KR101922884B1 - 팬-아웃 반도체 패키지 - Google Patents

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KR101922884B1
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wiring
layer
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semiconductor chip
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이재언
정광옥
고영관
변정수
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Abstract

본 개시에 따른 일 실시예는, 캐비티를 가지며 서로 반대에 위치한 제1 및 제2 면을 연결하는 배선구조를 포함하는 코어부재와, 상기 코어부재의 제2 면에 배치되며, 상기 배선 구조와 연결된 제1 재배선층을 포함하는 연결부재와, 상기 캐비티 내에서 상기 연결부재 상에 배치되며, 상기 제1 재배선층에 연결된 접속 패드를 갖는 반도체 칩과, 상기 캐비티에 위치한 반도체 칩을 봉합하며 상기 코어부재의 제1 면을 덮는 봉합재와, 상기 봉합재에 매립되며 표면이 노출된 배선패턴과 상기 봉합재를 관통하여 상기 배선구조와 상기 배선패턴을 연결하는 연결용 비아를 갖는 제2 재배선층을 포함하는 반도체 패키지를 제공한다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 팬-아웃 반도체 패키지에 관한 것이다.
반도체 패키지는 형상적인 측면에서 경박단소를 지속적으로 추구하고 있으며, 기능적인 측면에서는 복합화 및 다기능화를 요구하는 SiP(System in Package) 패키지를 추구하고 있다. 이런 개발 트렌드에 맞춰서 최근에는 FOWLP(Fan-Out Wafer Level Package)가 각광을 받고 있으며, 여러 가지의 기술들을 FOWLP에 적용하여 반도체 패키징의 요구사항을 만족시키려 하고 있다.
예를 들어, WiFi 모듈과 같은 특정 패키지는 세트의 핀과 매칭시키면서 방열패드로 활용하기 위해서 백사이드 재배선층(Backside RDL)이 요구될 수 있다. 하지만, 이러한 백사이드 재배선층은 추가적인 리소그라피를 별도의 라인 공정이 요구된다는 문제가 있다.
본 개시의 여러 목적 중 하나는 간소화된 공정으로 구현 가능한 재배선층을 갖는 팬-아웃 반도체 패키지를 제공하는데 있다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는, 봉합재의 표면에 미리 마련된 재배선층을 라미네이션시키는 방식으로 구현되는 반도체 패키지를 제공하는데 잇다.
본 개시에 따른 일 실시예는, 캐비티를 가지며 서로 반대에 위치한 제1 및 제2 면을 연결하는 배선구조를 포함하는 코어부재와, 상기 코어부재의 제2 면에 배치되며, 상기 배선 구조와 연결된 제1 재배선층을 포함하는 연결부재와, 상기 캐비티 내에서 상기 연결부재 상에 배치되며, 상기 제1 재배선층에 연결된 접속 패드를 갖는 반도체 칩과, 상기 캐비티에 위치한 반도체 칩을 봉합하며 상기 코어부재의 제1 면을 덮는 봉합재와, 상기 봉합재에 매립되며 표면이 노출된 배선패턴과 상기 봉합재를 관통하여 상기 배선구조와 상기 배선패턴을 연결하는 연결용 비아를 갖는 제2 재배선층을 포함하는 반도체 패키지를 제공한다.
본 개시에 따른 일 실시예는, 캐비티를 가지며 서로 반대에 위치한 제1 및 제2 면을 연결하는 배선구조를 포함하는 코어부재와, 상기 코어부재의 제2 면에 배치되며 상기 배선 구조와 연결된 제1 재배선층을 포함하는 연결부재와, 상기 캐비티 내에서 상기 연결부재 상에 배치되며 상기 제1 재배선층에 연결된 접속 패드를 갖는 반도체 칩과, 상기 캐비티에 위치한 반도체 칩을 봉합하며 상기 코어부재의 제1 면을 덮는 봉합재와, 서로 반대에 위치한 제1 면 및 제2 면을 가지며 상기 제2 면이 상기 봉합재에 접하는 절연층과 상기 절연층의 제1 면에 매립된 제1 배선패턴과 상기 절연층의 제2 면에 배치되며 상기 봉합재에 매립된 제2 배선패턴과 상기 절연층과 상기 봉합재를 관통하여 상기 제1 및 제2 배선패턴 중 적어도 하나와 상기 배선 구조를 연결하는 연결용 비아를 갖는 제2 재배선층을 포함하는 반도체 패키지를 제공한다.
본 개시의 여러 효과 중 일 효과로서, 팬-아웃 반도체 패키지 구조에서 리소그라피 공정 없이도 봉합재 표면에 원하는 재배선 구조를 형성할 수 있다. 2층 이상의 재배선층 구조도 구현할 수 있다. 리벳(Rivet) 핀 정합 방식으로 별도의 정합 설비 없이 진공 라미네이터 적층 방식으로 재배선층을 용이하게 전사시킬 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 본 개시의 일 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 측단면도이다.
도 10a 및 도 10b는 도 9에 도시된 팬-아웃 반도체 패키지를 나타내는 평면도 및 저면도이다.
도 11a 및 도 11b는 각각 도 9에 도시된 팬-아웃 반도체 패키지의 일부 영역(A 부분)을 확대하여 나타내는 단면도 및 평면도이다.
도 12a 내지 도 12h는 도 9에 도시된 팬-아웃 반도체 패키지의 제조방법(배선층 형성 및 라미네이션공정)을 설명하기 위한 주요 공정별 단면도이다.
도 13a 내지 도 13d는 도 9에 도시된 팬-아웃 반도체 패키지의 제조방법(연결용 비아 형성공정)을 설명하기 위한 주요 공정별 단면도이다.
도 14은 도 12e에 도시된 재배선층의 일부 영역(A' 부분)을 나타내는 평면도이다.
도 15a 및 도 15b은 도 12f에 도시된 재배선층의 일부 영역(A 부분)을 나타내는 단면도 및 평면도이다.
도 16a 및 도 16b은 도 13b에 도시된 재배선층의 일부 영역(A 부분)을 나타내는 단면도 및 평면도이다.
도 17 및 도 18은 각각 도 13c 및 도 13d에 도시된 재배선층의 일부 영역(A 부분)을 나타내는 단면도들이다.
도 19는 본 개시의 일 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 측단면도이다.
도 20a 및 도 20b는 도 19에 도시된 팬-아웃 반도체 패키지를 위한 제2 재배선층 형성과정을 설명하기 위한 주요 공정별 단면도이다.
도 21a 내지 도 21g는 도 19에 도시된 팬-아웃 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결부재(2140)가 형성될 수 있다. 이 경우에, 연결부재(2140)는 반도체 칩(2120)의 접속패드(2122)와 연결하는 비아 및 재배선층으로부터 공정이 이루어지므로, 비아(2143)은 반도체 칩에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 봉합재의 표면에 매립된 재배선층을 갖는 팬-아웃 반도체 패키지에 대하여 첨부된 도면을 참조하여 상세히 설명한다.
도 9는 본 개시의 일 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 측단면도이다. 도 9에 도시된 단면은 도 10a 및 도 10b는 도 9에 도시된 팬-아웃 반도체 패키지의 평면("T" 방향 뷰) 및 저면("B" 방향 뷰)을 I-I'으로 절개하여 본 단면도로 이해될 수 있다. .
도 9를 참조하면, 본 실시예에 따른 팬-아웃 반도체 패키지(100)는, 캐비티(110X)를 가지며 서로 반대에 위치한 제1 및 제2 면(110A,110B)을 갖는 코어부재(110)와, 상기 캐비티(110X) 내에 배치된 반도체 칩(120)과, 상기 코어부재(110)의 제2 면(110B) 및 상기 반도체 칩(120)의 하부에 배치된 연결부재(150)와, 상기 캐비티(110X)에 위치한 반도체 칩(110)을 봉합하며 상기 코어부재(110)의 제1 면(110A)을 덮는 봉합재(140)를 포함한다.
상기 코어부재(110)는 제1 면(110A)과 제2 면(110B)을 연결하는 배선 구조(130)를 포함한다. 본 실시예에서, 상기 배선 구조(130)는 상기 코어 부재(110)의 제1 면(110A) 및 제2 면(110B)에 각각 배치된 제1 및 제2 상부 패턴(131a,131b) 및 제1 및 제2 하부 패턴(132a,132b)와, 제1 및 제2 상부 패턴(131a,131b) 및 제1 및 제2 하부 패턴(132a,132b)을 연결하는 제1 및 제2 관통 비아(133a,133b)를 포함할 수 있다.
상기 연결부재(150)는 절연층(151)과 상기 절연층(151)에 형성된 제1 재배선층(155)을 포함한다. 상기 제1 재배선층(155)은 상기 코어 부재(110)의 배선 구조(130) 및 반도체 칩(120)의 접속패드(120P)에 접속될 수 있다.
본 실시예에서, 상기 제1 재배선층(155)은 제1 절연층(151a) 상에 배치된 제1 배선패턴(152a)과 제2 절연층(151b) 상에 배치된 제2 배선패턴(152b)을 포함할 수 있다. 상기 제1 배선패턴(152a)은 제1 절연층(151a)에 형성된 제1 비아(153a)에 의해 반도체 칩(120)의 접속패드(120P)와 배선 구조(130)의 제1 및 제2하부 패턴(131a,131b)에 연결될 수 있다. 이와 유사하게, 상기 제2 배선패턴(152b)은 제2 절연층(151b)에 형성된 제2 비아(153b)에 의해 상기 제1 배선패턴(152a)에 연결될 수 있다.
본 실시예에 따른 팬-아웃 반도체 패키지(100)는 그 표면의 일부가 노출되도록 상기 봉합재(140)에 매립된 제2 재배선층(160)을 포함한다. 상기 제2 재배선층(160)은 상기 코어 부재(110)의 배선구조(130)를 통해서 제1 재배선층(155)과 연결될 수 있다.
본 실시예에서, 상기 제2 재배선층(160)은, 상기 봉합재(140)에 매립되어 일 표면이 노출된 배선패턴(162a,162b)과, 상기 봉합재(140)를 관통하여 상기 배선패턴(162a,162b)을 각각 상기 배선구조(130)에 연결하는 연결용 비아(163)를 포함할 수 있다.
본 실시예에 채용된 제2 재배선층(160)의 구조는 도11a 및 도11b를 참조하여 보다 상세히 설명될 수 있다. 도 11a 및 도 11b는 각각 도 9에 도시된 팬-아웃 반도체 패키지의 A 영역을 확대하여 나타내는 단면도 및 부분 평면도이다.
도11a 및 도11b를 참조하면, 배선패턴(162b)은, 일 표면이 노출되도록 상기 봉합재(140)에 매립된다. 배선패턴(162b)의 노출된 표면은 봉합재(140)의 표면과 실질적으로 평탄한 공면을 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 배선패턴(162b)의 노출된 표면이 봉합재(140)의 표면보다 다소 높게 위치하거나, 심지어 적어도 일부 영역(예, 패드 영역)이 노출될 수 있도록 봉합재(140)의 표면보다 더 낮게 위치할 수도 있다.
상기 연결용 비아(163)는 상기 배선패턴(162b)을 지나 배선 구조의 상부 패턴(131b)에 접속된다. 도11b에 도시된 바와 같이, 상기 배선패턴(162b)은 링(ring) 형상과 같은 연결 영역(R)을 가질 수 있다. 연결용 비아(163)는 배선패턴(162b)이 제공된 후에 형성된 구조일 수 있다. 이 경우에, 연결용 비아(163)는 배선패턴(162b)의 홀을 갖는 연결영역(R)을 이용하여 용이하게 형성될 수 있다(도13b 참조). 본 실시예에 채용된 연결용 비아(163)는 배선패턴(162b)과 다른 공정(도금공정)에 의해 형성되므로, 연결용 비아(163)과 배선패턴(162b) 사이에서 그레인 바운더리(grain boundry)와 같은 계면이 관찰될 수 있다.
상기 연결용 비아(163)는 상기 배선 구조(130)에 접하는 영역의 폭보다 상기 배선패턴(162a,162b)에 접하는 영역의 폭이 클 수 있다. 상기 연결용 비아(163)의 상면(163T)은 그 중앙부가 리세스된 영역을 가질 수 있다. 본 실시예에서, 제2 재배선층(160)을 구성하는 다른 배선패턴(162a) 및 다른 연결용 비아(163)도 이와 유사한 구조를 가질 수 있다.
이러한 제2 재배선층(160)을 이용하여 본 실시예에 따른 팬-아웃 반도체 패키지(100) 상부에 배치될 다른 반도체 칩/패키지의 접속단자의 배열에 대응되는 복수의 제1 및 제2 패드(P1,P2)의 배열을 제공할 수 있다.
구체적으로, 상기 제2 재배선층(160)이 형성된 봉합재(140) 표면에는 제1 페시베이션층(171)이 형성된다. 상기 제1 페시베이션층(171)는 복수의 제1 및 제2 패드(P1,P2)의 영역을 정의하는 제1 개구(O1)를 가지며, 제1 개구(O1)는 상부에 배치될 다른 반도체 칩/패키지의 접속단자의 배열에 대응하여 형성된다.
복수의 제1 및 제2 패드(P1,P2)는 도10a에 도시된 바와 같이 배열될 수 있다. 본 실시예에 채용된 배선패턴(162a,162b)은 재배선 위치에 따라 팬-인 배선패턴(162a)과 팬-아웃 배선패턴(162b)으로 구분될 수 있다. 팬-인 배선패턴(162a)에 의해 제공되는 제1 패드(P1)는 상기 반도체 칩(120)과 중첩되지 않은 영역, 즉 팬-아웃 영역에 그대로 위치하며, 팬-아웃 배선패턴(162b)에 의해 제공되는 제2 패드(P2)는 상기 반도체 칩(120)과 중첩된 영역, 즉 팬-인 영역에 위치될 수 있다.
본 실시예에 채용된 제2 재배선층(160)은 단층 구조로 예시되어 있으나, 2 층 이상의 다층 구조로 구현될 수도 있다. 이는 도19를 참조하여 상세히 설명하기로 한다.
이하, 본 실시예에 따른 팬-아웃 반도체 패키지(100)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
상기 코어부재(110)는 팬-아웃 반도체 패키지(100)의 강성을 유지시킬 수 있다. 상기 코어부재(110)의 캐비티(110X) 내에 반도체 칩(120)이 배치되고, 봉합재(140)에 의해 반도체 칩(120)이 고정될 수 있다. 상기 코어부재(110)는 팬-아웃 반도체 패키지(100)에 확장된 라우팅 영역을 제공하며, 팬-아웃 반도체 패키지(100A)의 설계 자유도를 향상시킬 수 있다. 본 실시예에 채용된 코어부재(110)의 배선 구조(130)는 예시에 불과하며, 다양한 형태로 변경되어 구현될 수 있다. 예를 들어, 상기 배선 구조(130)는 코어부재(110)의 중간 레벨에 위치한 하나 이상의 패턴을 더 포함할 수 있다. 예를 들면, 이러한 패턴으로는 재배선을 위한 패턴 외에도 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(signal) 패턴을 포함할 수 있다. 이러한 배선 구조(130)는 반도체 칩(120) 배치 전에 미리 형성하여 반도체 칩(120)으로 인한 수율 저하의 문제를 경감시킬 수 있다.
상기 코어부재(110)로는 절연 물질이 사용될 수 있으며, 절연 물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 유리 섬유 및/또는 무기 필러와 같은 보강재가 함침된 수지를 포함할 수 있으며, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등이 사용될 수 있다. 또는, PID(Photo Imagable Dielectric) 수지와 같은 감광성 절연 재료를 사용할 수도 있다. 다른 예에서는, 강성 및 열 전도도가 우수한 금속(metal)이 사용될 수 있는데, 이때 금속으로는 Fe-Ni계 합금이 사용될 수 있다. 이때 봉합재 및 다른 층간 절연 재료 등과의 접착력을 확보하기 위하여, Fe-Ni계 합금 표면에 Cu 도금을 형성할 수도 있다. 이에 한정되지 않으며, 상기 코어부재(110)는 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등으로 형성될 수 있다. 한편, 상기 배선구조(130)는 이에 한정되지 않으나, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
상기 연결부재(150)는 기본적으로 반도체 칩(120)의 접속패드(120P)를 재배선하기 위한 구성이다. 연결부재(150)를 통하여 다양한 기능을 가지는 수십 수백의 접속패드(120P)가 재배선될 수 있으며, 접속단자(175)를 통하여 외부 장치에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(150)는 반도체 칩(120)의 접속패드(120P)에 연결되며 반도체 칩(120)을 지지할 수 있다.
앞서 설명한 바와 같이, 상기 연결부재(150)는 절연층(151)과 상기 절연층(151)에 형성된 제1 재배선층(155)을 포함하며, 본 실시예에서, 상기 제1 재배선층(155)은 제1 절연층(151a) 상에 배치된 제1 배선패턴(152a)과 제2 절연층(151b) 상에 배치된 제2 배선패턴(152b)을 포함할 수 있다. 상기 제1 배선패턴(152a)은 제1 절연층(151a)에 형성된 제1 비아(153a)에 의해 반도체 칩(120)의 접속패드(120P)와 배선 구조(130)에 연결되며,상기 제2 배선패턴(152b)은 제2 절연층(151b)에 형성된 제2 비아(153b)에 의해 상기 제1 배선패턴(152a)에 연결될 수 있다. 제1 재배선층(155)의 구성은 이에 한정되는 것은 아니며, 단층으로 구성되거나, 이보다 더 많은 층으로 구성될 수 있다.
상기 절연층(151)은 앞선 다른 절연체와 유사하게 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들이 무기 필러와 같은 보강재에 함침된 수지를 포함할 수 있으며, PID 수지와 같은 감광성 절연 재료를 사용할 수 있다. 제1 재배선층(155)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 제1 재배선층(152,153) 중 노출된 영역은 필요에 따라 표면처리층이 더 형성될 수 있다.
이와 같이, 연결부재(150)는 직접 반도체 칩(120)과 전기적으로 연결되며, 코어부재(110)의 배선구조(130)는 연결부재(150)의 제1 재배선층(155)으로 우회(bypass)하여 반도체 칩(120)과 전기적으로 연결될 수 있다.
상기 봉합재(140)는 반도체 칩(120)을 보호하기 위한 구성이다. 본 실시예에서, 봉합재(140)는 반도체 칩(120)과 함께 코어부재(110)의 제1 면(110A)을 봉합한다. 봉합 형태는 특별히 제한되지 않으며, 반도체 칩(120)을 둘러싸는 형태이면 무방하다. 예를 들면, 봉합재(140)는 반도체 칩(120)을 덮으며, 코어부재(110)의 캐비티(110X) 내의 나머지 공간을 채울 수 있다. 봉합재(140)가 캐비티(110X)을 채움으로써, 접착제 역할을 수행함과 동시에 반도체 칩(120)의 버클링을 감소시키는 역할도 수행할 수 있다. 봉합재(140)는 반도체 칩(120)의 하면을 제외한 모든 면을 덮을 수 있다. 반도체 칩(120)의 하면의 경우 반도체 칩(120)의 접속패드(120P)의 위치와 형상에 따라서 일부만 덮을 수 있다. 일부 실시예에서, 봉합재(140)는 복수의 재료로 이루어진 복수의 층으로 구성될 수 있다. 예를 들면, 캐비티(110X) 내의 공간을 제1 봉합재로 채우고, 코어부재(110)의 제1 면(110A) 및 반도체 칩(120)은 제1 봉합재와 다른 제2 봉합재로 덮을 수 있다.
상기 봉합재(140)의 재료는 특별히 한정되는 않으나, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 이들에 유리 섬유 및/또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그, ABF 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 재료를 사용할 수 있다. 일부 실시예에서는, 유리 섬유 및/또는 무기 필러와 절연 수지를 포함하는 재료를 사용하여 워피지를 효과적으로 개선할 수 있다.
일부 실시예에서, 봉합재(140)는 전자파 차단을 위하여 도전성 입자를 포함할 수 있다. 예를 들어, 도전성 입자는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 솔더(solder)를 포함할 수 있으며, 이에 한정되는 것은 아니다.
본 실시예에 따른 팬-아웃 반도체 패키지(100)는, 제2 재배선층(160)이 형성된 봉합재(140) 상에 배치된 제1 페시베이션층(171)과 유사하게, 연결부재(150) 하부에 배치된 제2 패시베이션층(172)을 더 포함할 수 있다.
제1 및 제2 패시베이션층(171,172)은 각각 제2 재배선층(160) 및 연결부재(150)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 구성이다. 제2 패시베이션층(172)은 앞서 설명된 제1 패시베이션층과 유사하게, 연결부재(150)의 제2 배선패턴(152b) 중 적어도 일부를 노출시키는 제2 개구(O2)를 갖는다.
제1 및 제2 패시베이션층(171,172)의 재료는 특별히 한정되지 않으며, 예를 들면, 솔더 레지스트를 사용할 수 있다. 일부 실시예에서, 코어부재(110) 및/또는 연결부재(150)에 사용되는 절연물질과 동일하거나 유사한 재료(예, PID 수지, ABF 등)을 사용할 수도 있다.
본 실시예에 따른 팬-아웃 반도체 패키지(100)는 제2 패시베이션층(172)의 제2 개구(O2)에 배치되어 외부로 노출된 접속 단자(175)를 더 포함할 수 있다. 상기 접속단자(175)는 팬-아웃 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 팬-아웃 반도체 패키지(100)는 접속단자(175)를 통하여 전자 기기의 마더 보드에 실장될 수 있다. 접속단자(175)는 제2 개구(O2)에 의해 노출된 제2 배선패턴(152b)과 연결된다. 일부 실시예에서, 제2 배선패턴(152b) 상에 추가적인 UBM(Under Bump Metallurgy)을 형성하고, 접속단자(175)를 형성할 수 있다.
예를 들어, 접속단자(175)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 솔더(solder) 등으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 접속단자(175)는 랜드(land), 볼(ball), 핀(pin) 등의 다양한 구조를 가질 수 있다.
도10b에 도시된 바와 같이, 접속단자(175) 중 일부는 팬-아웃(fan-out) 영역에 배치될 수 있다. 팬-아웃 패키지는 팬-인 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다는 장점이 있다. 이러한 접속단자(175)의 배열(개수, 간격 등)은 특별히 한정되지 않으며, 실장될 외부 장치 등의 조건에 따라 다양하게 변경될 수 있다.
본 실시예에서는, 접속단자(175)가 연결부재(150)의 하면에만 제공된 것으로 도시되어 있으나, 필요에 따라, 접속단자(175)와 유사한 접속단자가 제2 재배선층(160), 즉 제1 및 제2 패드(P1,P2)에도 제공될 수 있다.
도 12a 내지 도 12h는 도 9에 도시된 팬-아웃 반도체 패키지의 제조방법(제1 재배선층 형성 및 라미네이션 공정)을 설명하기 위한 주요 공정별 단면도이다.
이하, 팬-아웃 반도체 패키지(100)의 제조방법에 대한 설명에서 상술한 설명과 중복되는 내용은 생략하거나 간단히 설명할 수 있다.
도 12a를 참조하면, 절연부재(111)의 양측에 배선구조(130)가 형성된다.
절연부재(111)는 그 상면 및 하면에 얇은 금속층, 예를 들면, 동박(미도시)이 형성된 동박 적층판(Copper Clad Laminated: CCL)일 수 있다. 동박은 패턴 형성을 위한 시드층으로 사용될 수 있다. 절연부재(111)에 관통 비아(133a,133b)와 상부 패턴(131a,131b) 및 하부 패턴(132a,132b)을 형성한다. 관통 비아(133a,133b)을 위한 홀은 기계적 드릴 및/또는 레이저 드릴(예, CO2 레이저 또는 YAG 레이저)을 사용하여 형성될 수 있다. 디스미어 처리를 수행하여 홀(미도시) 내의 수지 스미어를 제거할 수 있다. 관통 비아(133a,133b)와 상부 패턴(131a,131b) 및 하부 패턴(132a,132b)은 드라이 필름 패턴을 이용하여 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니하며, 필요에 따라 CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering)에 의해 형성될 수도 있다.
이어, 도 12b를 참조하면, 코어부재(110)의 상면(110A) 및 하면(110B)을 관통하는 캐비티(110X)을 형성한다.
캐비티(110X)을 형성하는 방법 역시 특별히 한정되지 않으며, 예를 들면, 기계적 드릴 및/또는 레이저 드릴, 연마용 입자를 이용하는 샌드 블라스트법, 플라스마를 이용한 드라이 에칭법 등에 의하여 수행될 수 있다. 캐비티(110X)를 기계적 드릴 및/또는 레이저 드릴을 사용하여 형성한 경우에는 디스미어 처리를 수행해서 캐비티(110X) 내의 수지 스미어를 제거할 수 있다. 캐비티(110X)의 크기 및 형상은 실장될 반도체 칩(도 12c의 120)의 크기, 형상 및 개수 등에 따라 설계할 수 있다.
다음으로, 도 12c를 참조하면, 코어부재(110)의 제2 면(110B)에 점착성 지지체(180)을 부착하고, 캐비티(110X) 내에 반도체 칩(120)을 배치할 수 있다.
점착성 지지체(180)는 코어부재(110)을 고정할 수 있는 점착성 표면을 갖는 다양한 지지수단일 수 있다. 예를 들어, 점착성 지지체(180)로는 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프 등의 다양한 형태의 점착 테이프이 사용될 수 있다.
캐비티(110X) 내의 점착성 지지체(180)에 반도체 칩(120)을 부착하여 배치ㅎ할 수 있다. 반도체 칩(120)은 접속패드(120P)가 점착성 지지체(180)에 부착될 수 있다(페이스-다운(face-down)). 반도체칩(120)의 접속패드(120P)가 매립형태인 경우 코어부재(110)의 제2 면(110B)과 반도체 칩(120)의 하면은 실질적으로 동일 평면을 가질 수 있다. 이와 달리, 반도체칩(120)의 접속패드(120P)가 돌출형태인 경우 코어부재(110)의 제2 면(110B)과 접속패드(120P)의 하면은 실질적으로 동일 평면에 존재할 수 있다.
이어, 도 12d를 참조하면, 봉합재(140)를 이용하여 반도체 칩(120)을 봉합하며 코어부재(110)의 제1 면(110A)을 덮는다.
봉합재(140)는 코어부재(110) 및 반도체 칩(120)을 덮으며, 캐비티(110X) 내의 공간을 채울 수 있다. 봉합재(160)는 공지의 방법으로 형성될 수 있다. 도포 방법으로는, 예를 들면, 스퀴즈로 잉크를 도포하는 스크린 인쇄법, 잉크를 안개화하여 도포하는 방식의 스프레이 인쇄법 등을 이용할 수 있다. 일부 실시예에서, 봉합재(140) 전구체를 라미네이션한 후 경화하여 형성할 수 있다.
다만, 본 실시예에서는, 봉합재(140) 형성 물질을 도포한 후에 완전 경화하기 전(예, 반경화)에 임시 지지체(190)에 마련된 배선패턴(162)을 봉합재(140) 표면에 매립되도록 전사시킬 수 있다(도 12e 및 도 12f 참조).
구체적으로, 도 12e에 도시된 바와 같이, 임시 지지체(190)에 마련된 제2 재배선층을 위한 배선패턴(162)을 미경화되거나 반경화된 봉합재의 표면에 라미네이션시킬 수 있다.
임시 지지체(190)는 이에 한정되지 않으나, 그 상면 및 하면에 얇은 금속층, 예를 들면, 동박(미도시)이 형성된 동박 적층판일 수 있다. 후속 공정에서 배선패턴(162)이 용이하게 분리되도록 동박에 이형층이 형성되거나 표면처리가 적용될 수 있다. 배선패턴(162a,162b)은 동박을 시드층으로 하여 도금 공정을 이용하여 형성될 수 있으며, 각각 홀(h)을 갖는 연결 영역(R)을 포함할 수 있다. 홀(h)은 연결용 비아를 용이하게 형성하기 위해서 도체가 형성되지 않은 오픈영역을 말한다. 도 14에 도시된 바와 같이, 배선패턴(162b)의 연결 영역(R)은 상대적으로 큰 폭을 갖는 링형 구조일 수 있다.
본 공정은 리벳 핀 정합 방식으로 이용하여 별도의 정합 설비 없이 형성될 수 있다. 즉, 점착성 지지체(180) 또는 그 지지수단과 함께 임시 지지체(190)를 리벳 핀으로 고정시킴으로써 각 패키지 단위에서 라미네이션될 배선패턴(162)의 위치를 정확히 정렬시킬 수 있다. 이와 같이, 본 공정은 리벳 핀을 이용하여 정확한 정렬을 보장하면서 간단한 진공 라미네이터 적층 방식으로 용이하게 수행될 수 있다.
다음으로, 도 12f에 도시된 바와 같이, 배선패턴(162)을 봉합재(140) 표면에 매립시킬 수 있다.
봉합재(140)는 미경화된 상태, 예를 들어 반경화된 상태이므로, 라미네이션 공정을 통해서 임시 지지체의 표면보다 볼록한 형태로 형성된 배선패턴(162)을 매립시킬 수 있다. 라미네이션 공정을 이용할 경우에, 고온에서 일정시간 가압한 후 감압하여 실온까지 식히는 핫 프레스 후, 콜드 프레스에서 추가로 식히는 방식으로 수행될 수 있다.
매립된 배선패턴(162b)은 도 15a 및 도 15b에 도시된 바와 같이, 연결될 배선구조(130)의 상부 패턴(131b)과 중첩되도록 배치되며, 특히 연결 영역(R)의 홀(h)이 상부 패턴(131b)의 일부 영역 상에 중첩되도록 배치될 수 있다. 이와 유사하게, 다른 배선패턴(162a)도 그 연결영역(R)의 홀(h)이 연결대상인 상부 패턴(131a)의 일부 영역과 서로 중첩되도록 배치될 수 있다. 배선패턴(162a,162b)이 매립된 상태에서 완전 경화 공정을 수행될 수 있다. 배선패턴(162a,162b)을 매립시킨 후에도 임시 지지체(190)는 제1 재배선층(또는 연결부재)을 형성하는 과정에서 유지하여 지지체로 활용될 수 있다.
이어, 도 12g를 참조하면, 점착성 지지체(190)를 코어 부재(110) 및 반도체 칩(120)으로부터 제거할 수 있다.
본 제거 공정은 특별히 제한되지 않으며, 다양한 방법으로 수행될 수 있다. 예를 들면, 점착성 지지체(180)로 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프 등을 사용한 경우에는, 점착성 지지체(180)를 열처리하여 부착력을 약화시킨 이후에 수행하거나, 또는 점착성 지지체(180)에 자외선을 조사하여 부착력을 약화시킨 이후에 수행할 수 있다. 앞서 설명한 바와 같이, 제1 재배선층을 형성하는 과정에서는 임시 지지체(190)가 지지체로 사용된다.
다음으로, 도 12h를 참조하면, 상기 코어 부재(110)와 상기 반도체 칩(120)의 하면에 제1 재배선층(155)을 갖는 연결부재(150)을 형성하고, 연결부재(150) 하부에 배치된 제2 패시베이션층(172)을 형성할 수 있다.
본 실시예에서, 상기 제1 절연층(151a)을 형성하고, 반도체 칩(120)의 접속패드(120P)와 배선 구조(130)의 제1 및 제2 하부 패턴(131a,131b)에 연결되는 홀들을 형성하고, 드라이 필름을 이용하여 홀을 충전하여 제1 비아(153a)를 형성하고, 원하는 제1 절연층(151a) 표면에 제1 배선패턴(152a)을 형성할 수 있다. 이와 유사하게, 제2 절연층(151b)을 형성하고, 제1 배선패턴(152a)과 연결되도록 제2 비아(153b)와 제2 배선패턴(152b)을 형성할 수 있다. 제1 및 제2 절연층(151a,151b)은 이에 한정되지 않으나 PID와 같은 감광성 물질일 수 있다. 제2 패시베이션층(172)은 전구체를 라미네이션 한 후 경화시키는 방법 또는 패시베이션층 형성 재료를 도포한 후 경화시키는 방법 등을 통하여 형성될 수 있다.
이어, 코어부재(110)의 제1 면(110A)에 위치한 제2 배선층(160)을 형성하는 공정을 수행할 수 있다. 구체적으로, 매립된 배선패턴을 배선구조와 연결하는 연결용 비아 형성공정을 수행한다. 도 13a 내지 도 13d는 도 9에 도시된 팬-아웃 반도체 패키지의 제조방법 중 연결용 비아 형성공정을 설명하기 위한 주요 공정별 단면도이다.
우선, 도 13a를 참조하면, 연결부재(150)가 형성된 후에, 봉지재(140) 표면으로부터 임시 지지체(190)를 제거할 수 있다.
매립된 배선패턴(162)이 봉지재(140) 표면에 잔류하도록 임시 지지체(190)를 제거할 수 있다. 임시 지지체(190)는 앞서 설명된 이형층 등의 분리수단을 이용하여 용이하게 제거될 수 있다. 이러한 제거 공정은 임시 지지체 또는 이형층의 특성에 따라, 열처리 또는 자외선 등을 이용하여 부착력이 약화시키는 후에 용이하게 수행될 수 있다. 구체적으로, 도 15a 및 도 15b에 도시된 바와 같이, 앞선 공정을 통해서 배선패턴(162b)은 연결대상인 배선구조의 상부패턴(131b)와 중첩되도록 배치될 수 있다. 특히, 연결영역(R)의 홀(h)이 연결용 비아가 형성될 상부패턴(131b)의 연결영역에 중첩되도록 배선패턴(162b)이 봉합재(140) 표면에 매립될 수 있다.
다음으로, 도 13b에 도시된 바와 같이, 배선패턴(162a,162b)의 연결영역과 상부 패턴(131a,131b)을 각각 연결하는 비아홀(H)을 형성할 수 있다.
본 공정은 기계적 드릴 및/또는 레이저 드릴을 사용하여 수행될 수 있다. 이 때에 드릴공정은 미리 연결영역(R)에 마련된 홀(h)에 의해 봉합재(140) 영역만 가공되므로 용이하게 진행될 수 있다. 기계적 드릴 및/또는 레이저 드릴을 사용하여 형성한 경우에는, 과망간산염법 등을 이용해 디스미어 처리를 수행해서 수지 스미어를 제거할 수 있다. 구체적으로, 도 16a 및 도 16b에 도시된 바와 같이, 배선패턴(162b)의 연결영역(R)에 위치한 홀(h)을 따라 비아홀(H)이 형성되고 비아홀(H)을 통해서 상부패턴(131b)의 연결영역에 노출될 수 있다.
이어, 도 13c에 도시된 바와 같이, 비아홀(H)의 내부가 충전되도록 배선패턴(162a,162b)이 매립된 봉합재(140) 상에 도금층(163')를 형성할 수 있다.
상기 도금층(163')은 비아홀(H)의 내부 표면을 포함한 봉합재(140) 표면 상에 시드층을 형성하고, 이어 도금 공정을 수행함으로써 얻어질 수 있다. 이렇게 형성된 도금층(163')은 비아홀(H) 내부가 충전될 수 있다(도17 참조).
다음으로, 도 13d에 도시된 바와 같이, 연결용 비아(163)가 형성되도록 봉합재(140) 상에 위치한 도금층 부분을 제거한다.
이러한 제거 공정은 에치백이나 그라인딩 공정으로 수행될 수 있다. 비아홀 내부에 잔류한 도금층 부분은 연결용 비아(163)로 제공될 수 있다. 본 공정에서 얻어진 연결용 비아(163)는 배선구조(130)의 상부패턴(131a,131b)과 배선패턴(162a,162b)을 연결하며, 배선패턴(162a,162b)과 함께 원하는 제2 배선층(160)을 제공할 수 있다. 본 공정에 의해 도 18에 도시된 바와 같이 제2 재배선층(160)의 배선패턴(162a,162b)의 노출 표면은 봉합재(140)의 표면과 실질적으로 평탄한 공면을 가질 수 있다. 또한, 연결용 비아(163)의 상면(163T)은 중앙부가 리세스된 구조를 가질 수 있다. 일부 실시예에서, 매립된 배선패턴(162a,162b)의 표면에서 잔류물을 제거하는 공정을 추가로 수행할 수 있다.
이어, 제2 페시베이션층과 유사하게, 제1 페시베이션층을 형성한 후에, 제1 및 제2 페시베이션층(171)에 각각 복수의 제1 및 제2 개구(O1,O2)를 형성하고, 제2 개구(O2)에 접속단자(175)를 형성함으로써 도9에 도시된 반도체 패키지(100)가 제조될 수 있다. 필요한 경우에는 제2 개구(O2)에도 접속단자를 추가로 형성할 수 있다.
도 19는 본 개시의 일 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 측단면도이다.
도 19를 참조하면, 본 실시예에 따른 팬-아웃 반도체 패키지(100A)는 제2 재배선층(160')이 절연층(161)을 포함하며 배선패턴이 2 레벨로 구성된 점을 제외하고, 도9 내지 도11b에 도시된 팬-아웃 반도체 패키지(100)와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도9 내지 도11b에 도시된 팬-아웃 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 채용된 제2 재배선층(160')은 서로 반대에 위치한 제1 면(161A)및 제2 면(161B)을 가지며 상기 제2 면(161B)이 상기 봉합재(140)에 접하는 절연층(161)을 더 포함할 수 있다. 상기 제2 재배선층(160')은, 상기 절연층(161)을 사이에 두고 배치된 제1 배선패턴(162a',162b') 및 제2 배선패턴(162a",162b")을 포함한다.
제1 배선패턴(162a',162b')은 일면이 노출되도록 상기 절연층(161)의 제1 면(161A)에 매립된다 제2 배선패턴(162a",162b")은 상기 절연층(161)의 제2 면(161B)에 배치되며 일면이 노출되도록 상기 봉합재(140)에 매립될 수 있다.
상기 제2 재배선층(160')은, 상기 절연층(161)과 상기 봉합재(140)를 관통하여 형성된 제1 및 제2 연결용 비아(163a,163b)를 포함한다.
상기 제1 연결용 비아(163a)는 상기 제1 배선패턴(162a')과 상기 제2 배선패턴(162a")을 상기 배선 구조(130)의 상부 패턴(131a)에 연결시킬 수 있다. 상기 제2 연결용 비아(163b)는 상기 제1 배선패턴(162b')에 연결되지 않으며, 상기 제2 배선패턴(162b")만을 상기 배선 구조(130)의 상부 패턴(131b)에 연결시킬 수 있다.
제1 및 제2 연결용 비아(163a,163b)는 제1 배선패턴(162a',162b')과 제2 배선패턴(162a",162b")을 라미네이션한 후에 형성된다. 따라서, 제2 연결용 비아(163b)는 상기 제1 배선패턴(162b')에는 연결되지 않지만 절연층(161)을 관통한다. 일부 실시예에서는, 제2 재배선층(160')은 절연층(161)과 상기 봉합재(140)를 관통하면서 상기 제2 배선패턴(162a",162b")에는 연결되지 않고 제1 배선패턴(162a',162b')과 상부 패턴(131a,131b)에 연결된 제3 연결용 비아(미도시)를 더 포함할 수 있다.
상기 제1 연결용 비아(163a)가 통과하는 상기 제1 배선패턴(162a')과 상기 제2 배선패턴(162a")의 영역은 앞선 실시예에서 설명된 바와 같이 홀을 갖는 연결영역을 가질 수 있으며, 상기 제2 연결용 비아(163b)가 통과하는 상기 제2 배선패턴(162b")의 영역도 유사하게 홀을 갖는 연결영역을 가질 수 있다(도17d 및 도17e 참조).
상기 제2 재배선층(160')은 상기 절연층(161)을 관통하여 상기 제1 배선패턴(161b')과 제2 배선패턴(161b")을 연결하는 층간 비아(164)를 포함할 수 있다. 상기 층간 비아(164)는 제1 및 제2 연결용 비아(163a,163b)와 달리 봉합재(164)까지 연장되지는 않을 수 있다. 이러한 층간 비아(164)는, 상기 제1 배선패턴(161b')과 일체화된 구조를 가질 수 있다. 본 명세서에서 "일체화된 구조(integrated structure)"는, 두 요소가 단순히 접촉한 상태를 의미하는 것이 아니라, 동일한 공정을 통해서 동일한 물질로 이용하여 일체로 형성되는 구조를 말한다. 즉, 층간 비아(164)와 제1 배선패턴(161b')는 동일한 도금 공정을 통해서 동시에 형성된 "일체화된 구조"라 할 수 있다(도 20b의 공정 참조).
제1 및 제2 연결용 비아(163a,163b)와 층간 비아(164)는 형성 공정이 상이하며, 일부 실시예에서, 상기 제1 및 제2 연결용 비아(163a,163b)는, 상기 절연층(161)의 제1 면(161A)에 인접하는 부분의 폭이 상기 배선 구조(130)의 상부 패턴(131a,131b)에 접하는 부분의 폭이 작으며, 상기 층간 비아(164)는, 상기 제2 배선패턴(161b")에 접하는 부분의 폭이 상기 제1 배선패턴(161b')에 접하는 부분의 폭이 클 수 있다.
본 실시예에 채용 가능한 제2 재배선층(160')은 2 레벨 재배선층에 한정되지 않으며, 2개 이상의 절연층을 포함하여 3 레벨 이상으로 구현될 수도 있다.

도 20a 및 도 20b는 도 19에 도시된 팬-아웃 반도체 패키지의 제2 재배선층 형성 과정을 설명하기 위한 주요 공정별 단면도이다.
도 20a를 참조하면, 임시 지지체(201) 상에 제1 배선패턴(162a',162b')을 형성한다.
임시 지지체(201)는 이에 한정되지 않으나, 그 상면 및 하면에 얇은 금속층(202a,202b), 예를 들면, 동박이 형성된 동박 적층판일 수 있다. 후속 공정에서 임시 지지체(201)가 제2 재배선층으로부터 용이하게 분리되도록 동박에 이형층이 형성되거나 표면처리가 적용될 수 있다. 제1 배선패턴(162a',162b')은 동박을 시드층으로 하여 도금 공정을 이용하여 형성될 수 있으며, 각각 홀(h1)을 갖는 연결 영역(R1)을 포함할 수 있다. 홀(h1)은 연결대상인 배선구조(특히, 상부패턴) 영역에 위치할 수 있도록 형성된다. 상기 홀(h1)은 연결용 비아를 용이하게 형성하기 위해서 도체가 형성되지 않은 오픈영역을 말한다. 제1 배선패턴(162a',162b')의 연결 영역(R1)은 상대적으로 큰 폭을 가지며, 링형 구조로 예시되어 있으나 이에 한정되는 것은 아니다.
다음으로, 도 20b를 참조하면, 제1 배선패턴(162a',162b')이 매립되도록 절연층(161)을 형성하고 상기 절연층(161) 상에 제2 배선패턴(162a",162b")을 형성한다.
상기 절연층(161)은 앞서 설명된 절연물질로 이루어질 수 있으며, 예를 들어 PID와 같은 감광성 물질로 형성될 수 있다. 제2 배선패턴(162a",162b")은 동박을 시드층으로 하여 도금 공정을 이용하여 형성될 수 있다. 패턴형성 전에 절연층(161)에 층간 비아(164)를 형성할 영역에 홀을 형성하여 제2 배선패턴(162b")과 함께 층간 비아(164)를 형성할 수 있다. 제1 배선패턴(162a',162b')과 유사하게, 제2 배선패턴(162a",162b")은, 각각 홀(h2,h3)을 갖는 연결 영역(R2,R3)을 포함할 수 있다. 본 실시예에서, 제2 배선패턴(162a")의 홀(h2)은 제1 배선패턴(162a')의 홀(h1)과 중첩되도록 형성될 수 있다.
도 21a 내지 도 21g는 도 20b에서 마련된 제2 재배선층을 이용하여 팬-아웃 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
우선, 도 21a 및 도 21b에 도시된 바와 같이, 제2 재배선층(160')을 봉합재(140) 표면에 라미네이션시킬 수 있다.
본 공정이 적용되는 과정에서, 봉합재(140)는 미경화된 상태, 예를 들어 반경화된 상태이므로, 라미네이션 공정을 통해서 임시 지지체의 표면보다 볼록한 형태로 형성된 제2 배선패턴(162a",162b")은 봉합재(140)에 매립될 수 있다.
봉합재(140)에 매립된 제2 배선패턴(162a",162b")과 절연층(161)에 매립된 제1 배선패턴(162a',162b')은 연결될 배선구조(130)의 상부 패턴(131b)과 부분적으로 중첩되도록 배치될 수 있다. 특히, 제2 배선패턴(162a",162b") 및 제1 배선패턴(162a')의 홀(h1,h2,h3)이 상부 패턴(131b)의 일부 영역 상에 중첩되도록 배치될 수 있다. 제2 재배선층(160')을 봉합재(140)에 라미네이션한 후에, 완전 경화 공정을 진행한다.
다음으로, 도 21c를 참조하면, 상기 코어 부재(110)와 상기 반도체 칩(120)의 하면에 제1 재배선층을 갖는 연결부재(150)을 형성하고, 연결부재(150) 하부에 배치된 제2 패시베이션층(172)을 형성할 수 있다.
본 실시예에서, 상기 제1 절연층(151a)을 형성하고, 반도체 칩(120)의 접속패드(120P)와 배선 구조(130)의 제1 및 제2 하부 패턴(131a,131b)에 연결되는 홀들을 형성하고, 드라이 필름을 이용하여 홀을 충전하여 제1 비아(153a)를 형성하고, 원하는 제1 절연층(151a) 표면에 제1 배선패턴(152a)을 형성할 수 있다. 이와 유사하게, 제2 절연층(151b)을 형성하고, 제1 배선패턴(152a)과 연결되도록 제2 비아(153b)와 제2 배선패턴(152b)을 형성할 수 있다. 제1 및 제2 절연층(151a,151b)은 이에 한정되지 않으나 PID와 같은 감광성 물질일 수 있다. 제2 패시베이션층(172)은 전구체를 라미네이션 한 후 경화시키는 방법 또는 패시베이션층 형성 재료를 도포한 후 경화시키는 방법 등을 통하여 형성될 수 있다.
이어, 도 21d를 참조하면, 연결부재(150)가 형성된 후에, 봉지재(140) 표면으로부터 임시 지지체(201)를 제거할 수 있다.
매립된 배선패턴(162)이 봉지재(140) 표면에 잔류하도록 임시 지지체(201)를 제거할 수 있다. 임시 지지체(190)는 앞서 설명된 이형층 등의 분리수단을 이용하여 용이하게 제거될 수 있다. 이러한 제거 공정은 임시 지지체 또는 이형층의 특성에 따라, 열처리 또는 자외선 등을 이용하여 부착력이 약화시키는 후에 용이하게 수행될 수 있다.
다음으로, 도 21e를 참조하면, 상부 패턴(131a,131b)의 영역에 연결되는 제1 및 제2 비아홀(H1,H2)을 형성할 수 있다.
제1 비아홀(H1)은 제1 배선패턴(162a')의 연결영역(R1)으로부터 제2 배선패턴(162a")의 연결영역(R2)을 경유하여 상부 패턴(131a)의 일부 영역까지 연결한다. 제2 비아홀(H2)은 제2 배선패턴(162b")의 연결영역(R3)과 상부 패턴(131a)의 일부 영역을 연결한다. 본 공정은 기계적 드릴 및/또는 레이저 드릴을 사용하여 수행될 수 있다. 이 때에 드릴공정은 미리 연결영역(R1,R2,R3)에 마련된 홀(h1,h2,h3)에 의해 봉합재(140) 영역만 가공되므로 용이하게 진행될 수 있다.
이어, 도 21f에 도시된 바와 같이, 제1 및 제2 비아홀(H1,H2)의 내부가 충전되도록 봉합재(140) 상에 도금층(163')를 형성할 수 있다.
상기 도금층(163')은 제1 및 제2 비아홀(H1,H2)의 내부 표면을 포함한 봉합재(140) 표면 상에 시드층을 형성하고, 이어 도금 공정을 수행함으로써 얻어질 수 있다. 이렇게 형성된 도금층(163')은 제1 및 제2 비아홀(H1,H2) 내부가 충전될 수 있다.
다음으로, 도 21g에 도시된 바와 같이, 제1 및 제2 연결용 비아(163a,163b)가 형성되도록 봉합재(140) 상에 위치한 도금층 부분을 제거한다.
이러한 제거 공정은 에치백이나 그라인딩 공정으로 수행될 수 있다. 비아홀 내부에 잔류한 도금층 부분은 제1 및 제2 연결용 비아(163a,163b)로 제공될 수 있다. 제1 연결용 비아(163a)는 봉합재(140) 및 절연층(161)를 관통하여 제1 배선패턴(162a') 및 제2 배선패턴(162a")의 연결영역들과 상부 패턴(131a)을 연결한다. 제2 연결용 비아(163b)는 제1 배선패턴(162b')의 연결영역과 상부 패턴(131b)을 연결하지만, 봉합재(140) 및 절연층(161)를 관통하도록 형성된다. 제2 재배선층(160')의 제1 배선패턴(162a',162b')의 노출 표면은 봉합재(140)의 표면과 실질적으로 평탄한 공면을 가질 수 있다. 또한, 연결용 비아(163a)의 상면(T)은 중앙부가 리세스된 구조를 가질 수 있다. 일부 실시예에서, 매립된 제1 배선패턴(162a',162b')의 표면에서 잔류물을 제거하는 공정을 추가로 수행할 수 있다.
앞선 제2 페시베이션층의 형성과 유사하게, 제1 페시베이션층을 형성한 후에, 제1 및 제2 패시베이션층(171)에 각각 복수의 제1 및 제2 개구(O1,O2)를 형성하고, 제2 개구(O2)에 접속단자(175)를 형성함으로써 도19에 도시된 반도체 패키지(100A)가 제조될 수 있다. 필요한 경우에는 제2 개구(O2)에도 접속단자를 추가로 형성할 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (20)

  1. 캐비티를 가지며, 서로 반대에 위치한 제1 및 제2 면을 연결하는 배선구조를 포함하는 코어부재;
    상기 코어부재의 제2 면에 배치되며, 상기 배선 구조와 연결된 제1 재배선층을 포함하는 연결부재;
    상기 캐비티 내에서 상기 연결부재 상에 배치되며, 상기 제1 재배선층에 연결된 접속 패드를 갖는 반도체 칩;
    상기 캐비티에 위치한 반도체 칩을 봉합하며 상기 코어부재의 제1 면을 덮는 봉합재; 및
    상기 봉합재에 매립되며 표면이 노출된 배선패턴과, 상기 봉합재를 관통하여 상기 배선구조와 상기 배선패턴을 연결하는 연결용 비아를 가지며 상기 연결용 비아는 상기 배선패턴을 관통하여 형성되는 제2 재배선층;을 포함하는 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 배선패턴은 오픈 영역을 가지며, 상기 연결용 비아는 상기 배선패턴의 오픈 영역에 위치하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 연결용 비아는 중앙부가 리세스된 상면을 갖는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 연결용 비아는 상기 배선 구조에 접하는 영역의 폭보다 상기 배선패턴에 접하는 영역의 폭이 큰 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2 재배선층의 노출된 표면은 상기 봉합재의 표면과 실질적으로 평탄한 상면을 갖는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제2 면이 상기 봉합재에 접하는 절연층을 더 포함하며,
    상기 제2 재배선층의 상기 배선패턴은, 상기 절연층의 제1 면에 매립된 제1 배선패턴과, 상기 절연층의 제2 면에 배치되며 상기 봉합재에 매립된 제2 배선패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 제2 재배선층의 상기 연결용 비아는, 상기 절연층과 상기 봉합재를 관통하여 상기 제1 및 제2 배선패턴과 상기 배선 구조을 연결하는 제1 연결용 비아를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 캐비티를 가지며, 서로 반대에 위치한 제1 및 제2 면을 연결하는 배선구조를 포함하는 코어부재;
    상기 코어부재의 제2 면에 배치되며, 상기 배선 구조와 연결된 제1 재배선층을 포함하는 연결부재;
    상기 캐비티 내에서 상기 연결부재 상에 배치되며, 상기 제1 재배선층에 연결된 접속 패드를 갖는 반도체 칩;
    상기 캐비티에 위치한 반도체 칩을 봉합하며 상기 코어부재의 제1 면을 덮는 봉합재;
    서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제2 면이 상기 봉합재에 접하는 절연층; 및
    상기 절연층의 제1 면에 매립된 제1 배선패턴과, 상기 절연층의 제2 면에 배치되며 상기 봉합재에 매립된 제2 배선패턴과, 상기 절연층과 상기 봉합재를 관통하여 상기 제2 배선패턴과 상기 배선 구조를 연결하면서 상기 제1 배선패턴과 직접 접촉하지 않는 연결용 비아를 갖는 제2 재배선층;을 포함하는 반도체 패키지.
  10. 캐비티를 가지며, 서로 반대에 위치한 제1 및 제2 면을 연결하는 배선구조를 포함하는 코어부재;
    상기 코어부재의 제2 면에 배치되며, 상기 배선 구조와 연결된 제1 재배선층을 포함하는 연결부재;
    상기 캐비티 내에서 상기 연결부재 상에 배치되며, 상기 제1 재배선층에 연결된 접속 패드를 갖는 반도체 칩;
    상기 캐비티에 위치한 반도체 칩을 봉합하며 상기 코어부재의 제1 면을 덮는 봉합재;
    서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제2 면이 상기 봉합재에 접하는 절연층; 및
    상기 절연층의 제1 면에 매립된 제1 배선패턴과, 상기 절연층의 제2 면에 배치되며 상기 봉합재에 매립된 제2 배선패턴과, 상기 절연층과 상기 봉합재를 관통하여 상기 제1 및 제2 배선패턴 중 적어도 하나와 상기 배선 구조를 연결하는 연결용 비아를 갖는 제2 재배선층;을 포함하고,
    상기 제2 재배선층은, 상기 봉합재를 관통하지 않고 상기 절연층을 관통하여 상기 제1 배선패턴과 제2 배선패턴을 연결하는 층간 비아를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 층간 비아는, 상기 제2 배선패턴에 접하는 부분의 폭이 상기 제1 배선패턴에 접하는 부분의 폭이 큰 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 층간 비아는, 상기 제2 배선패턴과 일체화된 구조를 갖는 것을 특징으로 하는 반도체 패키지.
  13. 제1항에 있어서,
    상기 제1 재배선층은 복수의 제1 패드 영역을 가지며,
    상기 봉합재의 표면에 배치되며 상기 복수의 제1 패드 영역을 노출하는 개구를 갖는 제1 패시베이션층을 더 포함하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 복수의 제1 패드 영역 중 일부는 상기 반도체 칩과 중첩된 영역으로 연장되는 것을 특징으로 하는 반도체 패키지.
  15. 제1항에 있어서,
    상기 제2 재배선층은 복수의 제2 패드 영역을 가지며,
    상기 연결부재의 하면에 배치되며 상기 복수의 제2 패드 영역을 노출하는 개구를 갖는 제2 패시베이션층을 더 포함하는 반도체 패키지.
  16. 캐비티를 가지며, 서로 반대에 위치한 제1 및 제2 면을 연결하는 배선구조를 포함하는 코어부재;
    상기 코어부재의 제2 면에 배치되며, 상기 배선 구조와 연결된 제1 재배선층을 포함하는 연결부재;
    상기 캐비티 내에서 상기 연결부재 상에 배치되며, 상기 제1 재배선층에 연결된 접속 패드를 갖는 반도체 칩;
    상기 캐비티에 위치한 반도체 칩을 봉합하며 상기 코어부재의 제1 면을 덮는 봉합재; 및,
    서로 반대에 위치한 제1 면 및 제2 면을 가지며 상기 제2 면이 상기 봉합재에 접하는 절연층과, 상기 절연층의 제1 면에 매립된 제1 배선패턴과, 상기 절연층의 제2 면에 배치되며 상기 봉합재에 매립된 제2 배선패턴과, 상기 절연층과 상기 봉합재를 관통하여, 상기 제1 및 제2 배선패턴 중 적어도 하나와 상기 배선 구조를 연결하는 연결용 비아를 가지며, 상기 연결용 비아는 상기 제1 및 제2 배선 패턴 중 적어도 하나를 관통하여 형성되는 제2 재배선층;을 포함하는 반도체 패키지.
  17. 제16항에 있어서,
    상기 연결용 비아는, 상기 절연층과 상기 봉합재를 관통하여 상기 제1 및 제2 배선패턴과 상기 배선 구조에 연결되는 제1 연결용 비아와, 상기 절연층과 상기 봉합재를 관통하여, 상기 제2 배선패턴과 상기 배선 구조에 연결되며 상기 제1 배선패턴과 직접 접촉하지 않는 제2 연결용 비아를 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 제16항에 있어서,
    상기 연결용 비아는, 상기 절연층의 제1 면에 인접하는 부분의 폭보다 상기 배선 구조에 접하는 부분의 폭이 작은 것을 특징으로 하는 반도체 패키지.
  19. 제16항에 있어서,
    상기 제2 재배선층은, 상기 절연층을 관통하여 상기 제1 배선패턴과 제2 배선패턴을 연결하며 상기 제1 배선패턴과 일체화된 층간 비아를 더 포함하며,
    상기 층간 비아는, 상기 제2 배선패턴에 접하는 부분의 폭보다 상기 제1 배선패턴에 접하는 부분의 폭이 큰 것을 특징으로 하는 반도체 패키지.
  20. 제16항에 있어서,
    상기 제2 배선패턴은 복수의 패드 영역을 가지며, 상기 봉합재 상에 배치되며 상기 복수의 패드 영역을 노출하는 개구를 갖는 패시베이션층을 더 포함하며,
    상기 복수의 패드 영역 중 일부는 상기 반도체 칩과 중첩된 영역에 위치하며, 상기 복수의 패드 영역 중 다른 일부는 상기 반도체 칩과 중첩되지 않은 영역에 위치하는 것을 특징으로 하는 반도체 패키지.
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