WO2023037723A1 - イメージセンサ及びイメージセンシング方法 - Google Patents

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WO2023037723A1
WO2023037723A1 PCT/JP2022/025997 JP2022025997W WO2023037723A1 WO 2023037723 A1 WO2023037723 A1 WO 2023037723A1 JP 2022025997 W JP2022025997 W JP 2022025997W WO 2023037723 A1 WO2023037723 A1 WO 2023037723A1
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voltage
analog
reset
digital conversion
signal
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PCT/JP2022/025997
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Inventor
昭 松澤
正也 野原
Original Assignee
株式会社テックイデア
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to an image sensor and a sensing method using this image sensor.
  • an image sensor has a plurality of pixels, each of which includes a photoelectric sensor that converts a light signal into an electric signal and a transistor that controls the electric signal, arranged two-dimensionally in the row and column directions. It consists of a column A/D (analog/digital) converter that converts to a digital value, a scanning circuit that controls each pixel, and the like.
  • a photoelectric sensor that converts a light signal into an electric signal and a transistor that controls the electric signal
  • It consists of a column A/D (analog/digital) converter that converts to a digital value, a scanning circuit that controls each pixel, and the like.
  • photoelectric films such as organic thin films, quantum dot thin films, and carbon-based thin films for photoelectric sensors, it is possible to detect light in wavelength regions such as infrared light that could not be handled by conventional silicon photodiodes.
  • by combining a plurality of photoelectric thin films with different properties it is possible to impart various functions to the image sensor.
  • FIG. 16 is a circuit diagram showing the configuration of a pixel using a photoelectric film.
  • the pixel 100 shown in FIG. 16 includes a reset transistor M 0 that resets the photoelectric film 110 to a predetermined voltage, a capacitor C H that accumulates the photocurrent flowing through the photoelectric film 110 as charge, a transistor M 1 that constitutes a source follower, and a pixel. and selectively outputting a voltage proportional to the accumulated charge to the common signal line D via a source follower.
  • a configuration including three transistors as shown in FIG. 16 is generally called a three-transistor configuration (see, for example, Patent Document 1).
  • FIG. 17 is a block diagram showing a configuration example of an image sensor using the pixels 100 shown in FIG.
  • pixels 100 are two-dimensionally arranged in row and column directions.
  • Each pixel 100 is controlled row by row by a vertical scanning circuit 101, and signals are sequentially extracted. Then, the signals of the pixels 100 in each selected row are converted into digital values by a plurality of A/D converters 102 .
  • the above-described conventional three-transistor pixel has the problem that it is difficult to perform effective correlated double sampling and that noise is large.
  • FIG. 18 is a waveform diagram showing the terminal voltage VG of the capacitor CH buffered by the source follower of the transistor M1 in the pixel 100.
  • FIG. A portion surrounded by a broken line in FIG. 18 indicates a pixel signal readout period.
  • the reset signal RST first becomes "H", and the terminal voltage VG of the capacitor CH becomes the reset voltage VRST(nm) by the transistor M0 .
  • n is the number of the row from which the signal is read
  • m is the exposure time represented by the number of rows.
  • the reset voltage V RST(n ⁇ m) is expressed by Equation 1 below, where V TH0 is the threshold voltage of the transistor M 0 and V DD is the power supply voltage.
  • V STD(nm) which is the starting point of exposure after the reset is released, is expressed by Equation 2 below.
  • V n(n ⁇ m) shown in Equation 2 below is a noise voltage including kT/C noise related to the capacitance CH and an offset voltage caused by feedthrough of the switch.
  • the terminal voltage V SIG(n) at the time of readout starts from the voltage V STD(n ⁇ m)
  • the current excited by light is I p
  • the holding capacitance is C H
  • one horizontal period is represented by Equation 3 below, where T is T.
  • Equation 5 the output voltage V CDS(n) obtained by subtracting the voltage V RST(n) represented by Equation 4 above from the voltage V SIG ( n) represented by Equation 3 above is represented by Equation 5 below. be.
  • an object of the present invention is to provide an image sensor and an image sensing method that operate with low noise and low power even if the pixel has a three-transistor configuration.
  • the present inventors have studied the signal readout of the CMOS image sensor, and have taken the voltage difference between the signal voltage of the storage capacitor after exposure and the reset voltage as in the conventional case, and correlated double sampling.
  • correlated double sampling is performed by taking the voltage difference between the reset signal before the start of exposure and the voltage of the storage capacitor immediately after the reset is released, and the difference between these two correlated double sampling signals is obtained. , and found that the effects of noise and threshold drift of transistors can be canceled, leading to the present invention.
  • an image sensor includes a plurality of pixels two-dimensionally arranged in row and column directions, a vertical scanning circuit for selecting pixels in a specific row, and each pixel in a row selected by the vertical scanning circuit.
  • a plurality of analog-to-digital converters for column-parallel analog-to-digital conversion of the signals from, and a control unit for controlling the pixels, the vertical scanning circuit and the analog-to-digital converter
  • the pixel includes a photoelectric conversion element that converts a light signal into a current, a capacitor that accumulates the current converted by the photoelectric conversion element and converts it into a signal voltage, a reset unit that resets the capacitor to a predetermined voltage, A voltage buffer unit that receives the voltage of the capacitor, (1) in each pixel in a specific row selected by the vertical scanning circuit, the reset unit resets the capacitance to a predetermined voltage and then releases the reset; 2)
  • the analog-to-digital converter converts the difference between the first reset voltage taken out by the voltage buffer unit of each pixel
  • an image sensing method includes: a plurality of pixels two-dimensionally arranged in row and column directions; a vertical scanning circuit that selects pixels in a specific row; a plurality of analog-to-digital converters for column-parallel analog-to-digital conversion of signals from pixels; and a control unit for controlling the pixels, the vertical scanning circuit, and the analog-to-digital converters, wherein the pixels a photoelectric conversion element that converts a signal into a current; a capacitor that accumulates the current converted by the photoelectric conversion element and converts it into a signal voltage; a reset unit that resets the capacitor to a predetermined voltage; A method of performing image sensing with an image sensor having a voltage buffer unit as an input, a step of performing a first reset operation by the reset unit on pixels in a specific row selected by the vertical scanning circuit, resetting the capacitance of the pixels to a predetermined voltage, and then canceling the set; a step of converting the difference between the first reset voltage taken out by
  • the analog-to-digital converter is converted into a digital value by the analog-to-digital converter, the value is used as an accumulated signal value, and the difference value between the reference signal value input to the memory and the accumulated signal value is an analog-to-digital converted value of the pixel signal and the step of
  • reset noise and threshold voltage drift of transistors can be canceled even in a pixel with a three-transistor configuration, so an image sensor and image sensing method with low noise and high image quality can be realized.
  • FIG. 1 is a block diagram showing the configuration of an image sensor according to an embodiment of the invention
  • FIG. 2 is a waveform diagram showing signal voltages in pixels 10 of the image sensor 1 shown in FIG. 1.
  • FIG. 4 is a diagram showing output timings of a reset signal RST, a selection signal SEL, and an analog/digital conversion signal;
  • FIG. 3 illustrates a correlated double sampling method using memory 13;
  • 4 is a diagram showing timings at which signals are output from pixels 10 in each row;
  • FIG. 3 is a circuit diagram showing the configuration of a differential amplifier used in the A/D converter 12;
  • FIG. 7 is a block diagram showing the configuration of a time-domain A/D converter using the differential amplifier 20 shown in FIG. 6 as a comparator;
  • FIG. 1 is a block diagram showing the configuration of an image sensor according to an embodiment of the invention
  • FIG. 2 is a waveform diagram showing signal voltages in pixels 10 of the image sensor 1 shown in FIG. 1.
  • FIG. 4 is a diagram
  • a to D are circuit diagrams showing a first A/D conversion method.
  • a to F are circuit diagrams showing a second A/D conversion method.
  • a to F are circuit diagrams showing a third A/D conversion method.
  • A is a circuit diagram showing a third A/D conversion method, and B is a waveform diagram showing the relationship between the signal and the reference voltage VR2 during the operation of A.
  • FIG. A to C are circuit diagrams showing a fourth A/D conversion method.
  • a to C are circuit diagrams showing a fourth A/D conversion method.
  • a to D are circuit diagrams showing a fifth A/D conversion method.
  • a to C are circuit diagrams showing a fifth A/D conversion method.
  • FIG. 3 is a circuit diagram showing the configuration of a pixel using a photoelectric film
  • 17 is a block diagram showing a configuration example of an image sensor using the pixel 100 shown in FIG. 16
  • FIG. 3 is a waveform diagram showing terminal voltage VG of capacitor CH buffered by a source follower of transistor M1 in pixel 100.
  • FIG. 1 is a block diagram showing the configuration of an image sensor according to an embodiment of the present invention.
  • the image sensor 1 of this embodiment includes a plurality of pixels 10, a vertical scanning circuit 11 that selects pixels in a specific row, and pixels from each pixel 10 in the row selected by the vertical scanning circuit 11.
  • a plurality of A/D converters 12 for column-parallel analog/digital conversion of signals, a memory 13 for storing output signals from the A/D converters 12, pixels 10, a vertical scanning circuit 11, and an analog/digital converter. 12 is provided.
  • the pixel 10 includes a photoelectric conversion element that converts a light signal into a current, a capacitor that accumulates the current converted by the photoelectric conversion element and converts it into a signal voltage, a reset unit that resets the capacitor to a predetermined voltage, and a capacitor. and a voltage buffer section for inputting the voltage of .
  • the reset section and the voltage buffer section can be composed of, for example, MOS transistors. Either one of the reset section and the voltage buffer section may be composed of MOS transistors, or both may be composed of MOS transistors.
  • a plurality of pixels 10 are two-dimensionally arranged in row and column directions, and each pixel 10 is controlled row by row by a vertical scanning circuit 11, and signals are sequentially extracted. Then, the signal of the pixels 10 in each selected row is converted into a digital value by the A/D converter 12, and the output signal from the A/D converter 12 is temporarily stored in the memory 13, and is A/D at an arbitrary timing. A difference from the output signal of the D converter 12 is obtained and output as a converted output signal.
  • each pixel 10 in a specific row selected by the vertical scanning circuit 11 a first reset operation of resetting the reset to a predetermined voltage by the reset unit and then canceling the reset.
  • A/D converter 12 converts the difference between the first reset voltage taken out by the voltage buffer section of each pixel 10 in a specific row and the voltage at the time of reset cancellation into a digital value, and uses that value as a reference. The operation of storing in the memory 13 as a signal value.
  • a second reset operation is performed after a certain exposure time has passed since the reset is released, and the voltage at the time of the second reset and the voltage immediately before the second reset operation taken out by the voltage buffer unit An operation in which the difference is converted into a digital value by the A/D converter 12 and the value is used as an accumulated signal value.
  • FIG. 2 is a waveform diagram showing signal voltages in the pixels 10 of the image sensor 1 shown in FIG.
  • FIG. 2 shows the terminal voltage VG of the charge storage capacitor CH buffered in the source follower by the transistor M1 in the pixel 10 , the dashed time range being the pixel voltage used to control the transistor M3. 10 to the common signal line (pixel signal selection period).
  • the reset pulse RST becomes "H"
  • the terminal voltage VG is changed to the reset voltage by the transistor M0 .
  • V RST(nm) is the number of the row from which the signal is read
  • m is the exposure time represented by the number of rows.
  • This reset voltage V RST(n ⁇ m) is expressed by the following equation 6 from the threshold voltage V TH(n ⁇ m) of the transistor M0 and the power supply voltage V DD .
  • these two signals are A/D converted.
  • the voltage is shifted by the gate-source voltage VGS of the transistor M1 . is expressed by Equations 8 and 9 below.
  • Equation 10 when the difference between the two signals represented by Equations 8 and 9 is taken, only the noise voltage Vn(nm) remains.
  • the memory 13 stores the A/D conversion value representing the noise voltage Vn (nm) .
  • the terminal voltage VG within the pixel 10 gradually decreases due to the current excited by the light.
  • the pixel selection signal SEL is set to "H" to turn on the transistor M2 and output the terminal voltage VG to the common signal line D through the source follower.
  • the input voltage V SIG(n)_ADC of the A/D converter 12 at this time is obtained by setting the current excited by light as I p , one horizontal period as T H , and the gate-source voltage of the source follower as V GS(n). , is represented by the following equation 11.
  • Equation 13 the output voltage V SIG(n)_CDS obtained by subtracting the input voltage V RST(n)_ADC represented by Equation 12 from the input voltage V SIG(n) _ADC represented by Equation 11 is given by Equation 13 below.
  • Equation 13 is expressed by Equation 14 below.
  • V STD(n ⁇ m)_CDS stored in the memory 13 is read, and the voltage obtained by taking the difference is V SIG(n)_DCDS . Only a purely optical signal can be extracted.
  • FIG. 3 is a diagram showing output timings of the reset signal RST, the selection signal SEL, and the analog/digital conversion signal.
  • the first reset signal RST (n-1-m) of the (n-1-m) row first becomes “H", and after some delay ( The selection signal SEL (n-1-m) of the n-1-m) row becomes "H”.
  • the selection signal SEL (n-1-m) of the n-1-m) row becomes "H”.
  • the reset signal RST (nm) of the (nm) row becomes "H"
  • the selection signal SEL (nm) of the (nm) row becomes "H". This is repeated to shift rows sequentially.
  • the selection signal SEL(n-1) When the exposure time indicated by line m has elapsed, the selection signal SEL(n-1) first becomes “H", and the signal voltage V SIG(n-1) in which the current excited by light is accumulated is changed. After taking out and A/D conversion, the second reset signal RST(n-1) becomes “H”. After the reset signal VRST(n-1) is A/D converted, the selection signal SEL(n-1) becomes "L”. Next, after a short interval, the selection signal SEL(n) of the n row becomes "H", and after a slight delay, the reset signal RST(n) of the n row becomes "H", thereby sequentially shifting the rows.
  • the A/D conversion signal alternately generates a correlated double sampled (CDS) reference signal STD_CDS and a correlated double sampled (CDS) pixel signal SIG_CDS .
  • FIG. 4 is a diagram showing a correlated double sampling method using memory 13.
  • the correlated double sampled (CDS) reference signal STD_CDS is stored in the memory 13 and read out at the timing of generation of the correlated double sampled (CDS) pixel signal SIG_CDS . be Then, the difference between the pixel signal SIG_CDS and the reference signal STD_CDS is taken, and noise is removed by final correlated double sampling (CDS), resulting in the final converted output.
  • CDS correlated double sampled
  • FIG. 5 is a diagram showing the timing at which signals are output from the pixels 10 on each row.
  • the first reset voltage is output to the common line in the first quarter horizontal period of one horizontal period, and the reference voltage is output in the next quarter horizontal period. Output to common line.
  • the exposure period starts, and when the predetermined exposure period ends (in FIG. 4, it is set to two horizontal periods), the signal voltage due to the photocurrent accumulated in the capacitor in the latter quarter horizontal period is output to the common line.
  • a second reset voltage is output to the common line in a quarter horizontal period.
  • the first reset voltage, the reference voltage, the signal voltage based on the photocurrent, and the second reset voltage are arranged in this order so that the signals do not overlap each other. It is designed to be output to the common line in 1/4 horizontal period units.
  • FIG. 6 is a circuit diagram showing the configuration of a differential amplifier used in A/D converter 12 shown in FIG.
  • transistors M 1a and M 1b are a differential pair that converts a differential input voltage to a differential current
  • transistors M 2a and M 2b are a current converter that converts the differential current to an output voltage.
  • the differential input voltage is amplified and appears as the output voltage.
  • Transistor M0 is the transistor that provides the bias current for the differential pair, and voltage VB is its bias voltage.
  • a switch S1 is provided between the input and output terminals of the differential amplifier 20, respectively.
  • a pair of capacitors Cs are provided between the signal input terminals IN a and IN b and the output terminal of the differential amplifier 20 .
  • FIG. 7 is a block diagram showing the configuration of a time domain A/D converter using the differential amplifier 20 shown in FIG. 6 as a comparator.
  • the differential amplifier 20 amplifies the differential voltage between the signal input terminals IN a and IN b to generate the amplified signal at the output terminal.
  • the counter 21 counts clocks to update time information, the output signal of the differential amplifier 20 serves as a stop signal for the counter 21, and the time information at the moment the stop signal appears is stored in the counter 21.
  • time information may be obtained using a time-to-digital converter that inputs a code that changes with time and latches the code at the moment the stop signal appears. .
  • the output of the counter 21 often becomes an A/D converted signal as it is, but as shown in FIG.
  • the obtained average value can also be output as an A/D converted signal.
  • the time-domain A/D converter shown in FIG. 7 has many features as described below, depending on how the switches S1 of the differential amplifier 20 are controlled and the voltages are applied to the input terminals INa and INb . It is possible to realize an image sensor with
  • First A/D conversion method> 8A to 8D are circuit diagrams showing the first A/D conversion method.
  • the voltage VRST1 appearing on the common signal line at reset is sampled.
  • the voltage V RST1 appearing on the common signal line at the time of resetting is applied to the first signal input terminal IN a
  • the reference voltage V RST1 is applied to the second signal input terminal IN b .
  • Apply voltage VR01 and close switch S1 is applied to the voltage between the terminals of the capacitors C sa and C sb .
  • V c is the common input/output voltage of the differential amplifier 20 .
  • the voltage V STD appearing on the common signal line after the reset is released and the voltage V RST1 appearing on the common signal line at the time of reset are converted.
  • the switch S1 is opened, the voltage V STD appearing on the common signal line after the reset is released is applied to the first signal input terminal INa , and the second signal input terminal is applied.
  • a reference voltage V R1 whose voltage changes in proportion to time is applied to IN b , and the voltages V a and V b appearing at the two input terminals of the differential amplifier 20 are compared.
  • the voltage Va and the voltage Vb at this time are represented by the following Equation 17 using Equation 16 above.
  • the voltage V STD after the reset is canceled is the difference between the reset voltage V RST1 and the correlated double sampled (CDS) signal. It becomes the signal to be converted.
  • the correlated double sampled (CDS) signal is then A/D converted into a digital value and stored in memory 13 .
  • the difference between the storage capacitor voltage V SIG appearing on the common signal line via the source follower and the voltage V RST2 appearing on the common signal line at the time of the second reset is converted.
  • the switch S1 is opened, the voltage VRST2 appearing on the common signal line at the time of the second reset is applied to the first signal input terminal INa , and the second signal input terminal INa is applied.
  • a reference voltage V R2 whose voltage changes in proportion to time is applied to the terminal INb , and the voltages Va and Vb appearing at the two input terminals of the differential amplifier 20 are compared.
  • the voltage Va and the voltage Vb at this time are represented by the following Equation 20 using Equation 19 above.
  • the signal voltage V SIG immediately before the second reset is subtracted from the second reset voltage V RST2 and correlated double sampling ( CDS)-processed signal becomes a signal to be converted. Then, this CDS signal is A/D converted into a digital value, the data stored in the memory 13 is read out during the A/D conversion operation shown in FIG. 8B, and the difference is taken to obtain the final pixel signal. becomes the A/D conversion value of
  • the first A/D conversion method described above performs correlated double sampling (CDS) using the analog voltage sampled on the capacitor, only two A/D conversions are required and the A/D conversion shown in FIG. In D conversion, the difference between the first reset voltage and the voltage after reset release is considered to be extremely small, so the time required for A/D conversion can be shortened. Therefore, this method is effective in shortening the conversion time.
  • CDS correlated double sampling
  • FIG. 9A are circuit diagrams showing a second A/D conversion method.
  • the voltage VRST1 appearing on the common signal line at reset is sampled.
  • the voltage V RST1 appearing on the common signal line at the time of resetting is applied to the first signal input terminal IN a
  • the reference voltage V RST1 is applied to the second signal input terminal IN b .
  • Apply voltage VR01 and close switch S1 is expressed by Equation 16 described above, where V c is the common input/output voltage of the differential amplifier 20 .
  • the offset and noise of the comparator 20 are converted. Specifically, as shown in FIG. 9B, the switch S1 is opened, the voltage V RST1 is continuously applied to the first signal input terminal INa , and the voltage proportional to time is applied to the second signal input terminal INb . A reference voltage V R1 whose voltage changes as a result is applied, and the voltages V a and V b appearing at the two input terminals of the differential amplifier 20 are compared.
  • kT/C noise occurs due to offset voltage due to switch pulse feedthrough and capacitances Csa and Csb . Assuming that these non-ideal voltages appear at terminal a and setting ⁇ V1 , voltage Va and voltage Vb are expressed by Equation 22 below.
  • the non-ideal voltage ⁇ V1 can be A/D converted. Therefore, in the second A/D conversion method, this conversion value is temporarily stored in a register or the like.
  • the voltage VSTD conversion that appears on the common signal line after the reset is released is performed. Specifically, as shown in FIG. 9C, the voltage V STD appearing on the common signal line after the reset is released is applied to the first signal input terminal INa .
  • the voltage Va and the voltage Vb at this time are represented by Equation 24 below.
  • the voltage V STD after the reset is canceled is the correlated double sampled (CDS) signal obtained by taking the difference from the reset voltage V RST1 .
  • CDS correlated double sampled
  • a non-ideal voltage ⁇ V1 is applied to the voltage after correlated double sampling (CDS). Therefore, in this conversion method, the A/D conversion value of the non-ideal voltage ⁇ V1 temporarily stored in the register is read out and the difference is obtained. This allows correlated double sampling (CDS) that cancels the non-ideal voltage ⁇ V1 . Then, the value obtained by taking this difference is input to the memory 13 .
  • the storage capacitor voltage V SIG appearing on the common signal line via the source follower is sampled. Specifically, after a certain exposure time has passed, as shown in FIG . , applies a reference voltage V R02 as a reference to the second signal input terminal IN b and closes the switch S 1 .
  • V R02 a reference voltage
  • the voltage across the terminals of the capacitors C sa and C sb at this time is expressed by Equation 19 above, where V c is the common input/output voltage of the differential amplifier 20 .
  • the offset and noise of the comparator 20 are converted. Specifically, as shown in FIG. 9E, the switch S1 is opened to continuously apply the voltage V SIG to the first signal input terminal INa , while the second signal input terminal INb is temporarily A reference voltage V R2 that varies proportionally is applied.
  • the voltage Va and the voltage Vb at this time are expressed by Equation 26 below, where ⁇ V2 is a non-ideal voltage.
  • the non-ideal voltage ⁇ V2 can be A/D converted. Therefore, this conversion value is temporarily stored in a register or the like.
  • a correlated double sampling (CDS) conversion of the signal level and the second reset voltage V RST2 is then performed. Specifically, as shown in FIG. 9F, the voltage V RST2 appearing on the common signal line at the time of the second reset is applied to the first signal input terminal INa . At this time, the voltage Va and the voltage Vb are represented by Equation 28 below.
  • the signal voltage V SIG immediately before the second reset is subtracted from the second reset voltage V RST2 and correlated double sampling ( CDS) is converted.
  • CDS correlated double sampling
  • a non-ideal voltage ⁇ V2 is applied to the correlated double sampling (CDS) voltage. Therefore, in this conversion method, the A/D conversion value of the non-ideal voltage ⁇ V2 temporarily stored in the register is read out and the difference is obtained. This allows correlated double sampling (CDS) that cancels the non-ideal voltage ⁇ V2 .
  • This correlated double sampled (CDS) voltage is A/D converted into a digital value, the data stored in the memory 13 is read out during the A/D conversion operation shown in FIG. It becomes the A/D conversion value of the signal.
  • This second conversion method requires a slightly longer conversion time than the first conversion method described above. A/D conversion with very high accuracy becomes possible.
  • FIG. 10A to 10F and 11A are circuit diagrams showing the third A/D conversion method
  • FIG. 11B is a waveform diagram showing the relationship between the signal and the reference voltage VR2 during the operation of FIG. 11A.
  • the third A/D conversion method first, the voltage VRST1 appearing on the common signal line at reset is sampled. Specifically, as shown in FIG. 10A, the voltage V RST1 appearing on the common signal line at the time of resetting is applied to the first signal input terminal INa , and the reference voltage VRST1 is applied to the second signal input terminal INb . Apply voltage VR01 and close switch S1 . The voltage between the terminals of the capacitors C sa and C sb at this time is expressed by Equation 16 described above, where V c is the common input/output voltage of the differential amplifier 20 .
  • the offset and noise of the comparator 20 are converted (multi-conversion). Specifically, as shown in FIG. 10B, the switch S1 is opened to continue applying the voltage VRST1 to the first signal input terminal INa , and to apply the voltage proportional to time to the second signal input terminal INb . A reference voltage V R1 that varies in voltage is applied, and the voltages V a and V b appearing at the two input terminals of the differential amplifier 20 are compared.
  • the non-ideal voltage ⁇ V 1 can be A/D converted according to the above-described equations 22 and 23.
  • the operation shown in FIG. 10A and the operation shown in FIG. 10B are alternately repeated multiple times, and an average value of the multiple conversion values obtained is taken and temporarily stored in a register or the like.
  • the operation shown in FIG. 10A may be omitted, the operation shown in FIG. 10B may be performed multiple times, the average value of the obtained multiple conversion values may be obtained, and the average value may be temporarily stored in a register or the like. good. By doing so, noise can be effectively reduced.
  • the noise voltage Vn decreases in proportion to the square root of M, as shown in Equation 30 below.
  • conversion (multi-conversion) of the voltage V STD appearing on the common signal line after the reset is released is performed at the first signal input terminal.
  • the voltage V STD appearing on the common signal line after the reset is released is applied to the first signal input terminal INa .
  • the voltage V STD after reset release is the difference between the reset voltage V RST1 and the correlated double sampled (CDS) signal is converted.
  • the reference voltage V R1 is swept a plurality of times to perform A/D conversion, and the average value of the obtained plurality of conversion values is taken as an A/D conversion value. Since the non-ideal voltage ⁇ V 1 is applied to the voltage after correlated double sampling (CDS), by reading out the A/D conversion value of the non-ideal voltage ⁇ V 1 temporarily stored in the register and taking the difference, , the CDS that cancels the non-ideal voltage ⁇ V 1 can be taken. Then, this value is input to the memory 13 .
  • CDS correlated double sampling
  • the storage capacitor voltage V SIG appearing on the common signal line is sampled through the source follower. Specifically, after a certain exposure time has elapsed, as shown in FIG . , applies a reference voltage V R02 as a reference to the second signal input terminal IN b and closes the switch S 1 .
  • V R02 a reference voltage
  • the voltage across the terminals of the capacitors C sa and C sb at this time is expressed by Equation 19 above, where V c is the common input/output voltage of the differential amplifier 20 .
  • the switch S1 is opened, the voltage V SIG is continuously applied to the first signal input terminal IN a , and the voltage proportional to time is applied to the second signal input terminal IN b . Then, a reference voltage V R2 whose voltage changes is applied. At this time, the non-ideal voltage ⁇ V2 can be A/D converted from Equations 26 and 27 described above.
  • the operation shown in FIG. 10D and the operation shown in FIG. 10E are alternately repeated a plurality of times, the average value of the obtained conversion values is taken, and the obtained value is used as the A/D conversion value. noise can be reduced.
  • the operation shown in FIG. 10D is omitted, and the average value of a plurality of conversion values obtained by performing the operation shown in FIG. It may be a conversion value.
  • the voltage V RST2 appearing on the common signal line at the time of the second reset is applied to the first signal input terminal IN -a , and the A/D conversion voltage is applied to the second signal input terminal IN- b .
  • a threshold voltage VTH is applied for operation determination.
  • the voltage Va and the voltage Vb at this time are represented by Equation 31 below.
  • the signal voltage V SIG immediately before the second reset is the difference from the second reset voltage V RST2 , and the magnitude thereof is the threshold value. It is compared with the voltage V TH .
  • V RST2 ⁇ V SIG is lower than the threshold voltage V TH and the signal is weak
  • the multi-conversion is performed by the circuit shown in FIG. 11A.
  • the reference voltage V R2 is A/D-converted multiple times in a voltage range limited slightly wider than the threshold voltage V TH , and the average value of the multiple conversion values obtained. is taken as the A/D conversion value.
  • noise can be effectively reduced.
  • V RST2 -V SIG is higher than the threshold voltage V TH and is a strong signal, the circuit shown in FIG . Sweep the voltage range of the scale.
  • the correlated double sampled (CDS) signal is converted between the signal V SIG and the reset signal V RST2 by the operations shown in FIGS. 10D-F and 11A.
  • a non-ideal voltage ⁇ V2 is applied to the voltage after correlated double sampling (CDS). Therefore, in this conversion method, the A/D conversion value of the non-ideal voltage ⁇ V2 temporarily stored in the register is read out and the difference is obtained. This allows correlated double sampling (CDS) that cancels the non-ideal voltage ⁇ V2 .
  • This correlated double sampled (CDS) signal is A/D converted into a digital value, the data stored in the memory 13 is read out during the A/D conversion operation shown in FIG. A/D converted value of the signal.
  • this third conversion method requires a slightly longer conversion time than the second conversion method, it not only can cancel the offset voltage due to the switch feedthrough of the comparator and the kT/C noise of the capacitance of the comparator, Since the average value of a plurality of A/D conversion values is taken, the noise of the entire circuit can be reduced more than the second A/D conversion method described above, and extremely low-noise A/D conversion is possible.
  • 12A-C and 13A-C are circuit diagrams showing a fourth A/D conversion method.
  • the fourth A/D conversion method first, the voltage VRST1 appearing on the common signal line at reset is sampled. Specifically, as shown in FIG. 12A, the voltage V RST1 appearing on the common signal line at the time of resetting is applied to the first signal input terminal IN a , and the reference voltage V RST1 is applied to the second signal input terminal IN b . Apply voltage VR01 and close switch S1 . This operation is the same as the operation of the first A/D conversion method shown in FIG. 8A.
  • the voltage V STD appearing on the common signal line after the reset is released and the voltage V RST1 appearing on the common signal line at the time of reset are converted.
  • the switch S1 is opened, the voltage V STD appearing on the common signal line after the reset is released is applied to the first signal input terminal INa , and the second signal input terminal INa is applied.
  • a reference voltage V R1 whose voltage changes in proportion to time is applied to IN b , and the voltages V a and V b appearing at the two input terminals of the differential amplifier 20 are compared. This operation is also the same as the operation of the first A/D conversion method shown in FIG. 8B.
  • the voltage V STD after the reset is released is converted from a correlated double sampled (CDS) signal by taking the difference from the reset voltage V RST1 .
  • the correlated double sampled (CDS) signal is A/D converted into a digital value and input to memory 13 .
  • signal sampling is performed. Specifically, after a certain exposure time has elapsed, as shown in FIG. 12C, the storage capacitor voltage V SIG appearing on the common signal line is applied to the first and second signal input terminals through the source follower. to close switch S1 . At this time, the voltages across the terminals of the capacitors C sa and C sb are equal, and the common input/output voltage of the differential amplifier 20 is V c .
  • the voltage V SIG is A/D converted and the converted value is stored in a register.
  • the storage capacitor voltage V RST2 appearing on the common signal line is sampled through the source follower. Specifically, as shown in FIG. 13B, the storage capacitor voltage V RST2 appearing on the common signal line is applied to the first and second signal input terminals via a source follower to close the switch S1 . At this time, the voltages across the terminals of the capacitors C sa and C sb are equal, and the common input/output voltage of the differential amplifier 20 is V c .
  • the signal voltage V RST2 is A/D converted.
  • the digital difference between this conversion value and the A/D conversion value of the voltage V SIG stored in the register is taken, resulting in a correlated double sampled (CDS) digital value, which is finally shown in FIG. 12B.
  • the data stored in the memory 13 is read out during the A/D conversion operation, and the difference is taken to obtain the A/D conversion value of the pixel signal.
  • the fourth A/D conversion method when comparing the two voltages Va and Vb , the voltages at the two input terminals of the differential amplifier are close to the common voltage Vc , so the input voltage of the differential amplifier is It becomes possible to suppress the range. As a result, the operating voltage of the differential amplifier can be lowered and the power consumption of the A/D converter can be reduced.
  • 14A-D and 15A-C are circuit diagrams showing a fifth A/D conversion method.
  • the fifth A/D conversion method first, the voltage VRST1 appearing on the common signal line at reset is sampled. Specifically, as shown in FIG. 14A, the voltage V RST1 appearing on the common signal line at the time of reset is applied to the first signal input terminal IN -a , and the reference voltage V-- RST1 is applied to the second signal input terminal IN- b . Apply voltage VR01 and close switch S1 . This operation is the same as the fourth A/D conversion method shown in FIG. 12A.
  • the voltage V STD appearing on the common signal line after the reset is released and the voltage V RST1 appearing on the common signal line at the time of reset are multi-converted.
  • the switch S1 is opened, the voltage V STD appearing on the common signal line after the reset is released is applied to the first signal input terminal INa , and the second signal input terminal is applied.
  • a reference voltage V R1 whose voltage changes in proportion to time is applied to IN b , and the voltages V a and V b appearing at the two input terminals of the differential amplifier 20 are compared.
  • the reference voltage VR1 is swept a plurality of times within a limited voltage range and A/D converted, and the average value of the obtained A/D conversion values is taken as the A/D conversion value.
  • the voltage V STD after the reset is released is converted from a correlated double sampled (CDS) signal by taking a difference from the reset voltage V RST1 .
  • This correlated double sampled (CDS) voltage is A/D converted into a digital value and input to memory 13 .
  • signal sampling is performed. Specifically, after a certain exposure time has elapsed, as shown in FIG. 14C, the storage capacitor voltage V SIG appearing on the common signal line is applied to the first and second signal input terminals through the source follower. At the same time, switch S1 is closed. This operation is the same as the operation of FIG. 12C in the fourth conversion method described above.
  • the magnitude of voltage V SIG is determined. Specifically, as shown in FIG. 14D, the switch S1 is opened to continuously apply the voltage V SIG to the first signal input terminal, and the threshold voltage V TH is applied to the second signal input terminal at the same time. is applied and the voltages Va and Vb appearing at the two inputs of the differential amplifier 20 are compared to determine the magnitude of the voltage VSIG and the threshold voltage VTH .
  • the storage capacitor voltage V RST2 appearing on the common signal line is sampled through the source follower. Specifically, as shown in FIG. 15B, the storage capacitor voltage V RST2 appearing on the common signal line is applied to the first and second signal input terminals through the source follower, and the switch S1 is closed.
  • the voltage VRST2 is multi-converted. Specifically, as shown in FIG. 15C, the switch S1 is opened to continuously apply the voltage VRST2 to the first signal input terminal INa , while the second signal input terminal INb is temporarily A reference voltage V R2 that varies proportionally is applied. Then, sweeping is performed a plurality of times in a limited voltage range, and an average value of a plurality of obtained conversion values is taken as an A/D conversion value. Thereby, noise can be effectively reduced. In this process, the signal voltage VRST2 is A/D converted.
  • the fifth A/D conversion method similar to the above-described fourth A/D conversion method, when comparing the two voltages Va and Vb , the voltages at the two input terminals of the differential amplifier are common. Since it is close to the voltage Vc , it is possible to suppress the input voltage range of the differential amplifier. As a result, the operating voltage of the differential amplifier can be lowered and the power consumption of the A/D converter can be reduced. Furthermore, in the fifth A/D conversion method, since the A/D conversion is performed a plurality of times and the average value is obtained, readout noise can be reduced.
  • the image sensor of the present embodiment has the A/D conversion value of the first reset voltage, the A/D conversion value of the second reset voltage, the A/D conversion value of the voltage after the first reset, and the A/D conversion value of the voltage after the first reset.
  • the image sensor of the present embodiment converts the difference between the first reset voltage taken out by the voltage buffer unit of each pixel in a specific row and the voltage when the first reset is released into an analog/digital It is converted into a digital value by a converter, the value is stored in a memory as a reference signal value, a second reset operation is performed after a certain exposure time has passed since the reset was released, and the voltage is taken out by the voltage buffer unit.
  • the difference between the voltage immediately before the second reset operation and the voltage at the time of the second reset is converted into a digital value by an analog-to-digital converter, the value is used as an accumulated signal value, and is stored in the memory.

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Abstract

画素が３トランジスタ構成であっても、低ノイズ及び低電力で動作するイメージセンサ及びイメージセンシング方法を提供する。　行方向及び列方向に２次元配置された複数の画素１０と、特定行の画素を選択する垂直走査回路１１と、垂直走査回路１１により選択された行の画素１０からの信号を列並列でアナログ・デジタル変換する複数のアナログ・デジタル変換器１２と、これらを制御する制御部１４を有するイメージセンサ１により、選択行の各画素１０の電圧バッファー部により取り出された第１のリセット電圧とリセット解除時の電圧との差をアナログ・デジタル変換器１２でデジタル変換した基準信号値と、電圧バッファー部により取り出された第２のリセット動作直前の電圧と第２のリセット時の電圧との差をアナログ・デジタル変換器１２によってデジタル変換した蓄積信号値との差分値を、画素信号のアナログ・デジタル変換値として出力する。

Description

イメージセンサ及びイメージセンシング方法
　本発明はイメージセンサ及びこのイメージセンサを用いたセンシング方法に関する。
　イメージセンサは、一般に、光信号を電気信号に変換する光電センサーと電気信号を制御するトランジスタを備える複数の画素が行方向及び列方向に２次元的に配置され、各行及び各列の電気信号をデジタル値に変換するコラムＡ／Ｄ（アナログ・デジタル）変換器、各画素を制御する走査回路などで構成されている。また、光電センサーに有機薄膜、量子ドット薄膜、炭素系薄膜などの光電膜を用いることで、これまで用いられてきたシリコンフォトダイオードでは対応できなかった赤外光などの波長域の光も検出可能となる他、性質の異なる複数の光電薄膜を組み合わせて用いることで、イメージセンサに様々な機能を付与することが可能となる。
　図１６は光電膜を用いた画素の構成を示す回路図である。図１６に示す画素１００には、光電膜１１０を所定の電圧にリセットするリセットトランジスタＭ０、光電膜１１０を流れる光電流を電荷として蓄積する容量ＣＨ、ソースフォロアを構成するトランジスタＭ１、画素を選択し、ソースフォロアを介して共通信号線Ｄに蓄積電荷に比例した電圧を選択的に出力するトランジスタＭ２が設けられている。図１６に示すような３つのトランジスタを備える構成は、一般に、３トランジスタ構成と呼ばれている（例えば、特許文献１参照）。
　図１７は図１６に示す画素１００を用いたイメージセンサの構成例を示すブロック図である。図１７に示すイメージセンサでは、画素１００が行方向及び列方向に２次元的に配置されており、各画素１００は垂直走査回路１０１によって行毎に制御され、順次信号が取り出される。そして、選択された各行の画素１００の信号は、複数のＡ／Ｄ変換器１０２においてデジタル値に変換される。
特開２０００－１６５７６０号公報
　しかしながら、前述した従来の３トランジスタ構成の画素には、効果的な相関二重サンプリングを行い難く、ノイズが大きいという課題がある。
　図１８は画素１００内においてトランジスタＭ１によるソースフォロアでバッファーされる容量ＣＨの端子電圧ＶＧを示す波形図である。図１８において破線で囲んだ部分は画素信号の読出し期間を示している。図１８に示すように、初めにリセット信号ＲＳＴが”Ｈ”になり、トランジスタＭ０によって容量ＣＨの端子電圧ＶＧはリセット電圧ＶＲＳＴ（ｎ－ｍ）になる。ここで、ｎは信号を読み出す行の番号、ｍは行数で表した露光時間である。このリセット電圧ＶＲＳＴ（ｎ－ｍ）は、トランジスタＭ０のしきい値電圧をＶＴＨ０、電源電圧をＶＤＤとし、下記数式１で表される。
Figure JPOXMLDOC01-appb-M000001
　次に、リセット信号ＲＳＴを”Ｌ”にしてトランジスタＭ０をオフにすると、リセットを解除した後の露光の起点となる電圧ＶＳＴＤ（ｎ－ｍ）は、下記数式２で表される。なお、下記数式２に示すＶｎ（ｎ－ｍ）は、容量ＣＨに関するｋＴ／Ｃノイズとスイッチのフィードスルーに起因するオフセット電圧を含むノイズ電圧である。
Figure JPOXMLDOC01-appb-M000002
　露光が開始されると、読み出し時の端子電圧ＶＳＩＧ（ｎ）は、電圧ＶＳＴＤ（ｎ－ｍ）を起点とし、光により励起された電流をＩｐ、保持容量をＣＨ、１水平期間をＴＨとして、下記数式３で表される。
Figure JPOXMLDOC01-appb-M000003
　次に、信号を読み出した後、リセット信号ＲＳＴを”Ｈ”にすると、端子電圧ＶＧは、上記数式１に示す電圧となるため、下記数式４で表される。
Figure JPOXMLDOC01-appb-M000004
　そこで、上記数式３で表される電圧ＶＳＩＧ（ｎ）から、上記数式４で表される電圧ＶＲＳＴ（ｎ）を引いて求められる出力電圧ＶＣＤＳ（ｎ）は、下記数式５で表される。
Figure JPOXMLDOC01-appb-M000005
　上記数式５に示すＭＯＳトランジスタＭ０の電圧ＶＴＨは、キャンセルされて得られた信号に現れないので、トランジスタのしきい値電圧バラツキの影響を受けないようにすることができる。同様に、信号線Ｄの電圧をＡ／Ｄ変換するときには、トランジスタＭ１で構成されるソースフォロアを介して読み出されるので、そのゲートソース間電圧をＶＧＳ１とすると、読出し電圧はこの電圧の影響を受けるが、信号電圧ＶＳＩＧ（ｎ）と信号電圧ＶＲＳＴ（ｎ）は読出し時間の差が短いので、この間電圧ＶＧＳ１は殆ど変化がないものと考えられる。このため、電圧ＶＧＳ１は相関二重サンプリング（ＣＤＳ）によりキャンセルされて、影響は殆ど現れない。
　しかしながら、上記数式５に示すように、従来の３トランジスタ構成の画素では、リセット信号ＲＳＴを”Ｌ”にしてリセットを解除したときに誘起されるノイズＶｎ（ｎ－ｍ）を除去することはできない。このため、従来の３トランジスタ構成の画素を備えるイメージセンサは、ノイズが多く、特に光が弱い時にＳＮＲ（Signal to Noise Ratio）が低下して画質劣化を生じるという大きな課題がある。
　そこで、本発明は、画素が３トランジスタ構成であっても、低ノイズ及び低電力で動作するイメージセンサ及びイメージセンシング方法を提供することを目的とする。
　本発明者は、前述した課題を解決するためにＣＭＯＳイメージセンサの信号読出しについて検討を行い、従来のように露光後の蓄積容量の信号電圧とリセット電圧間の電圧差分をとって相関二重サンプリングを行うだけでなく、露光開始前のリセット信号とリセット解除直後の蓄積容量の電圧間の電圧差分をとった相関二重サンプリングを行い、これら２つの相関二重サンプリング信号間の差分を求めることで、ノイズやトランジスタのしきい値ドリフトの影響をキャンセルできることを見出し、本発明に至った。
　即ち、本発明に係るイメージセンサは、行方向及び列方向に２次元配置された複数の画素と、特定行の画素を選択する垂直走査回路と、前記垂直走査回路により選択された行の各画素からの信号を列並列でアナログ・デジタル変換する複数のアナログ・デジタル変換器と、前記画素、前記垂直走査回路及びアナログ・デジタル変換器を制御する制御部とを有するものであり、
　前記画素は、光信号を電流に変換する光電変換素子と、前記光電変換素子で変換された電流を蓄積して信号電圧に変換する容量と、前記容量を所定の電圧にリセットするリセット部と、前記容量の電圧を入力とする電圧バッファー部とを備え、
　前記制御部は、（１）前記垂直走査回路によって選択された特定行の各画素において、前記リセット部により前記容量を所定の電圧にリセットした後、該リセットを解除する第１のリセット動作、（２）前記特定行の各画素の電圧バッファー部により取り出された第１のリセット電圧と前記リセット解除時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を基準信号値としてメモリに記憶する動作、（３）前記リセット解除時から一定の露光時間が経過した後で、第２のリセット動作を行い、前記電圧バッファー部により取り出された第２のリセット動作直前の電圧と前記第２のリセット時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を蓄積信号値とする動作、及び、（４）前記メモリに記憶された基準信号値と前記蓄積信号値との差分値を、画素信号のアナログ・デジタル変換値として出力する動作を制御する。
　また、本発明に係るイメージセンシング方法は、行方向及び列方向に２次元配置された複数の画素と、特定行の画素を選択する垂直走査回路と、前記垂直走査回路により選択された行の各画素からの信号を列並列でアナログ・デジタル変換する複数のアナログ・デジタル変換器と、前記画素、前記垂直走査回路及びアナログ・デジタル変換器を制御する制御部とを有し、前記画素が、光信号を電流に変換する光電変換素子と、前記光電変換素子で変換された電流を蓄積して信号電圧に変換する容量と、前記容量を所定の電圧にリセットするリセット部と、前記容量の電圧を入力とする電圧バッファー部とを備えるイメージセンサによりイメージセンシングを行う方法であって、
　前記垂直走査回路により選択された特定行の画素について、前記リセット部により第１のリセット動作を行い、前記画素の容量を所定の電圧にリセットした後で該セットを解除する工程と、
　前記電圧バッファー部により取り出された第１のリセット電圧と前記リセット解除時の電圧との差を前記アナログ・デジタル変換器によってデジタル値に変換し、その値を基準信号値としてメモリに記憶する工程と、
　前記リセット解除時から一定の露光時間が経過した後で第２のリセット動作を行い、前記電圧バッファー部により取り出された第２のリセット動作直前の電圧と前記第２のリセット時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を蓄積信号値とし、前記メモリに入力された基準信号値と前記蓄積信号値との差分値を画素信号のアナログ・デジタル変換値とする工程とを行う。
　本発明によれば、３トランジスタ構成の画素であっても、リセットノイズやトランジスタのしきい値電圧のドリフトをキャンセルできるため、ノイズの少ない高画質のイメージセンサ及びイメージセンシング方法を実現できる。
本発明の実施形態のイメージセンサの構成を示すブロック図である。 図１に示すイメージセンサ１の画素１０内の信号電圧を示す波形図である。 リセット信号ＲＳＴ、選択信号ＳＥＬ及びアナログ・デジタル変換信号の出力タイミングを示す図である。 メモリ１３を用いた相関二重サンプリング方法を示す図である。 各行の画素１０から信号が出力されるタイミングを示す図である。 Ａ／Ｄ変換器１２に用いられる差動増幅器の構成を示す回路図である。 図６に示す差動増幅器２０を比較器として用いた時間領域のＡ／Ｄ変換器の構成を示すブロック図である。 Ａ～Ｄは第１のＡ／Ｄ変換方法を示す回路図である。 Ａ～Ｆは第２のＡ／Ｄ変換方法を示す回路図である。 Ａ～Ｆは第３のＡ／Ｄ変換方法を示す回路図である。 Ａは第３のＡ／Ｄ変換方法を示す回路図であり、ＢはＡの動作時の信号と参照電圧ＶＲ２の関係を示す波形図である。 Ａ～Ｃは第４のＡ／Ｄ変換方法を示す回路図である。 Ａ～Ｃは第４のＡ／Ｄ変換方法を示す回路図である。 Ａ～Ｄは第５のＡ／Ｄ変換方法を示す回路図である。 Ａ～Ｃは第５のＡ／Ｄ変換方法を示す回路図である。 光電膜を用いた画素の構成を示す回路図である。 図１６に示す画素１００を用いたイメージセンサの構成例を示すブロック図である。 画素１００内においてトランジスタＭ１によるソースフォロアでバッファーされる容量ＣＨの端子電圧ＶＧを示す波形図である。
　以下，発明を実施するための形態について，添付の図面を用いて詳細に説明する。なお、本発明は以下に説明する実施形態に限定されるものではない。
　図１は本発明の実施形態に係るイメージセンサの構成を示すブロック図である。図１に示すように、本実施形態のイメージセンサ１は、複数の画素１０と、特定行の画素を選択する垂直走査回路１１と、垂直走査回路１１により選択された行の各画素１０からの信号を列並列でアナログ・デジタル変換する複数のＡ／Ｄ変換器１２と、Ａ／Ｄ変換器１２からの出力信号を記憶するメモリ１３と、画素１０、垂直走査回路１１及びアナログ・デジタル変換器１２を制御する制御部１４を備えている。
　画素１０には、光信号を電流に変換する光電変換素子と、光電変換素子で変換された電流を蓄積して信号電圧に変換する容量と、容量を所定の電圧にリセットするリセット部と、容量の電圧を入力とする電圧バッファー部とが設けられている。そして、リセット部及び電圧バッファー部は、例えばＭＯＳトランジスタで構成することができる。なお、リセット部及び電圧バッファー部は、いずれか一方のみＭＯＳトランジスタで構成されていてもよく、また、両方がＭＯＳトランジスタで構成されていてもよい。
　本実施形態のイメージセンサ１では、複数の画素１０が行方向及び列方向に２次元的に配置されており、各画素１０は垂直走査回路１１によって行毎に制御され、順次信号が取り出される。そして、選択された各行の画素１０の信号は、Ａ／Ｄ変換器１２においてデジタル値に変換され、Ａ／Ｄ変換器１２からの出力信号は一旦メモリ１３に保存され、任意のタイミングのＡ／Ｄ変換器１２の出力信号との差分がとられ、変換出力信号として出力される。
　その際、制御部１４によって、以下に示す（１）～（４）の動作が制御される。
（１）垂直走査回路１１によって選択された特定行の各画素１０において、リセット部により容量を所定の電圧にリセットした後、該リセットを解除する第１のリセット動作。
（２）特定行の各画素１０の電圧バッファー部により取り出された第１のリセット電圧とリセット解除時の電圧との差を、Ａ／Ｄ変換器１２によってデジタル値に変換し、その値を基準信号値としてメモリ１３に記憶する動作。
（３）リセット解除時から一定の露光時間が経過した後で、第２のリセット動作を行い、電圧バッファー部により取り出された第２のリセット動作直前の電圧と第２のリセット時の電圧との差を、Ａ／Ｄ変換器１２によってデジタル値に変換し、その値を蓄積信号値とする動作。
（４）メモリ１３に記憶された基準信号値と前述した蓄積信号値との差分値を、画素信号のアナログ・デジタル変換値として出力する動作。
［動作］
　図２は図１に示すイメージセンサ１の画素１０内の信号電圧を示す波形図である。図２は、画素１０内でトランジスタＭ１によるソースフォロアでバッファーされた電荷蓄積容量ＣＨの端子電圧ＶＧを示しており、破線で示した時間範囲は、トランジスタＭ３の制御に用いられる画素１０から共通信号線への電圧伝送期間（画素信号選択期間）である。
　図２に示すように、本実施形態のイメージセンサ１では、先ず、露光を開始するための第１のリセットにおいてリセットパルスＲＳＴが”Ｈ”になり、トランジスタＭ０により端子電圧ＶＧはリセット電圧ＶＲＳＴ（ｎ－ｍ）になる。ここで、ｎは信号を読み出す行の番号であり、ｍは行数で表した露光時間である。このリセット電圧ＶＲＳＴ（ｎ－ｍ）は、トランジスタＭ０のしきい値電圧ＶＴＨ（ｎ－ｍ）、電源電圧ＶＤＤから、下記数式６で表される。
Figure JPOXMLDOC01-appb-M000006
　次に、リセット信号ＲＳＴを”Ｌ”にしてトランジスタＭ０をオフし、リセットを解除すると、露光の起点となる電圧ＶＳＴＤ（ｎ－ｍ）は、従来と同様に、スイッチのフィードスルーによるオフセット電圧と容量ＣＨに関するｋＴ／Ｃノイズを合わせてノイズ電圧Ｖｎ（ｎ－ｍ）として、下記数式７で表される。
Figure JPOXMLDOC01-appb-M000007
　本実施形態のイメージセンサ１では、この２つの信号をＡ／Ｄ変換するが、その際、トランジスタＭ１のゲートソース間電圧ＶＧＳだけ電圧がシフトするため、この効果を加味してこれらの電圧は、下記数式８及び下記数式９で表される。
Figure JPOXMLDOC01-appb-M000008
Figure JPOXMLDOC01-appb-M000009
　そして、下記数式１０に示すように、上記数式８及び数式９で表される２つの信号の差分をとると、ノイズ電圧Ｖｎ（ｎ－ｍ）だけが残る。
Figure JPOXMLDOC01-appb-M000010
　本実施形態のイメージセンサ１では、このノイズ電圧Ｖｎ（ｎ－ｍ）を表すＡ／Ｄ変換値をメモリ１３に保存する。
　露光時間が経過すると、画素１０内の端子電圧ＶＧは、光により励起された電流により徐々に低下する。定められた露光時間が経過した後、画素選択信号ＳＥＬを”Ｈ”にしてトランジスタＭ２をオンにし、ソースフォロワを介して共通信号線Ｄに端子電圧ＶＧを出力させる。このときのＡ／Ｄ変換器１２の入力電圧ＶＳＩＧ（ｎ）＿ＡＤＣは、光により励起された電流をＩｐ、１水平期間をＴＨ、ソースフォロワのゲートソース電圧をＶＧＳ（ｎ）として、下記数式１１で表される。
Figure JPOXMLDOC01-appb-M000011
　次に、露光を終了するための第２のリセットにおいてリセット信号ＲＳＴを”Ｈ”にすると、Ａ／Ｄ変換器１２の入力電圧ＶＲＳＴ（ｎ）＿ＡＤＣは、下記数式１２で表される。
Figure JPOXMLDOC01-appb-M000012
　そして、上記数式１１で表される入力電圧ＶＳＩＧ（ｎ）＿ＡＤＣから上記数式１２で表される入力電圧ＶＲＳＴ（ｎ）＿ＡＤＣを引いた出力電圧ＶＳＩＧ（ｎ）＿ＣＤＳは、下記数式１３で表される。
Figure JPOXMLDOC01-appb-M000013
　ここで、しきい値電圧ＶＴＨの変動は殆ど生じないか、又は、しきい値電圧をデプレションにするとしきい値電圧はＡ／Ｄ変換器１２の入力電圧に殆ど変動を与えないと考えられるので、上記数式１３は、下記数式１４で表される。
Figure JPOXMLDOC01-appb-M000014
　その後、メモリ１３に保存している電圧ＶＳＴＤ（ｎ－ｍ）＿ＣＤＳを読出し、その差分を取った電圧をＶＳＩＧ（ｎ）＿ＤＣＤＳとすると、下記数式１５に示すように、ノイズがキャンセルされ、純粋に光による信号だけを取り出すことができる。
Figure JPOXMLDOC01-appb-M000015
　図３はリセット信号ＲＳＴ、選択信号ＳＥＬ及びアナログ・デジタル変換信号の出力タイミングを示す図である。図３に示すように、本実施形態のイメージセンサ１の場合、先ず（ｎ－１－ｍ）行の第１のリセット信号ＲＳＴ（ｎ－１－ｍ）が”Ｈ”となり、やや遅れて（ｎ－１－ｍ）行の選択信号ＳＥＬ（ｎ－１－ｍ）が”Ｈ”となる。第１のリセット信号ＲＳＴ（ｎ－１－ｍ）が”Ｌ”となっても、リセット解除後の信号をＡ／Ｄ変換する必要があるため、しばらくは”Ｈ”の状態が継続してから”Ｌ”になる。そして、少し間隔を空けて（ｎ－ｍ）行のリセット信号ＲＳＴ（ｎ－ｍ）が”Ｈ”となり、やや遅れて（ｎ－ｍ）行の選択信号ＳＥＬ（ｎ－ｍ）が”Ｈ”となることを繰り返し、順次行をシフトさせていく。
　ｍ行で示される露光時間が経った場合は、初めに選択信号ＳＥＬ（ｎ－１）が”Ｈ”となり、光により励起された電流が蓄積されている信号電圧ＶＳＩＧ（ｎ－１）を取りだし、Ａ／Ｄ変換後に第２のリセット信号ＲＳＴ（ｎ－１）が”Ｈ”となる。そして、リセット信号ＶＲＳＴ（ｎ－１）がＡ／Ｄ変換された後、選択信号ＳＥＬ（ｎ－１）が”Ｌ”になる。次に、少し間隔を空けてｎ行の選択信号ＳＥＬ（ｎ）が”Ｈ”となり、やや遅れてｎ行のリセット信号ＲＳＴ（ｎ）が”Ｈ”となり、順次行をシフトさせていく。Ａ／Ｄ変換信号は、相関二重サンプリング（ＣＤＳ）が取られた基準信号ＳＴＤ＿ＣＤＳと、相関二重サンプリング（ＣＤＳ）が取られた画素信号ＳＩＧ＿ＣＤＳを交互に発生させるようになっている。
　図４はメモリ１３を用いた相関二重サンプリング方法を示す図である。図４に示すように、相関二重サンプリング（ＣＤＳ）が取られた基準信号ＳＴＤ＿ＣＤＳは、メモリ１３に記憶され、相関二重サンプリング（ＣＤＳ）が取られた画素信号ＳＩＧ＿ＣＤＳの発生タイミングで読み出される。そして、画素信号ＳＩＧ＿ＣＤＳと基準信号ＳＴＤ＿ＣＤＳとの差分が取られ、最終的な相関二重サンプリング（ＣＤＳ）が行われることでノイズが除去されて最終変換出力となる。
　図５は各行の画素１０から信号が出力されるタイミングを示す図である。図５に示すように、本実施形態のイメージセンサ１では、１水平期間の最初の１／４水平期間で第１リセット電圧が共通ラインに出力され、次の１／４水平期間で基準電圧が共通ラインに出力される。
　その後、露光期間になり、所定の露光期間が終了すると（図４では２水平期間に設定）、後半の１／４水平期間で容量に蓄積された光電流による信号電圧が共通ラインに出力され、１／４水平期間で第２のリセット電圧が共通ラインに出力される。このように、本実施形態のイメージセンサ１では、各信号が重なりあうことがないよう、１水平期間では、第１リセット電圧、基準電圧、光電流による信号電圧及び第２のリセット電圧の順に、１／４水平期間単位で共通ラインに出力されるようになっている。
［Ａ／Ｄ変換器１２］
　次に、前述した動作を実現するためのＡ／Ｄ変換器１２について説明する。図６は図１に示すＡ／Ｄ変換器１２に用いられる差動増幅器の構成を示す回路図である。図６に示す作動増幅器２０において、トランジスタＭ１ａ，Ｍ１ｂは差動入力電圧を差動電流に変換する差動対であり、トランジスタＭ２ａ，Ｍ２ｂは差動電流を出力電圧に変換するカレントミラーを構成し、差動入力電圧が増幅されて出力電圧として現れる。
　トランジスタＭ０は、差動対のバイアス電流を与えるトランジスタであり、電圧ＶＢはそのバイアス電圧である。差動増幅器２０の入出力端間には、それぞれスイッチＳ１が設けられている。信号入力端ＩＮａ，ＩＮｂと差動増幅器２０の出力端間には、一対の容量Ｃｓが設けられている。
　図７は図６に示す差動増幅器２０を比較器として用いた時間領域のＡ／Ｄ変換器の構成を示すブロック図である。図７に示すように、差動増幅器２０は、信号入力端ＩＮａ，ＩＮｂ間の差動電圧を増幅して出力端にその増幅信号を発生させる。カウンター２１は、クロックをカウントして時間情報を更新し、差動増幅器２０の出力信号がカウンター２１の停止信号となり、停止信号が出現した瞬間の時間情報がカウンター２１に記憶される。
　本実施形態のイメージセンサ１では、カウンター２１以外にも、時間的に変化するコードを入力し、停止信号が出現した瞬間のコードをラッチする時間デジタル変換器を用いて時間情報を得てもよい。カウンター２１の出力は、そのままＡ／Ｄ変換信号となることが多いが、図７に示すように累積加算器２２を用い、複数の時間情報が累積加算器２２に入力されて累積加算され、得られた平均値をＡ／Ｄ変換信号として出力することもできる。
　図７に示す時間領域のＡ／Ｄ変換器は、差動増幅器２０の各スイッチＳ１の制御と入力端ＩＮａ，ＩＮｂへの電圧の与え方により、以下に述べるように多くの特徴をもったイメージセンサを実現することができる。
＜第１のＡ／Ｄ変換方法＞
　図８Ａ～Ｄは第１のＡ／Ｄ変換方法を示す回路図である。第１のＡ／Ｄ変換方法では、先ず、リセット時の共通信号線に現れる電圧ＶＲＳＴ１のサンプリングを行う。具体的には、図８Ａに示すように、第１の信号入力端ＩＮａにリセット時の共通信号線に現れる電圧ＶＲＳＴ１を印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０１を印加し、スイッチＳ１を閉じる。このとき、容量Ｃｓａ，Ｃｓｂの端子間電圧は、差動増幅器２０の共通入出力電圧をＶｃとして、下記数式１６で表される。
Figure JPOXMLDOC01-appb-M000016
　次に、リセット解除後の共通信号線に現れる電圧ＶＳＴＤとリセット時の共通信号線に現れる電圧ＶＲＳＴ１の変換を行う。具体的には、図８Ｂに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａにリセット解除後の共通信号線に現れる電圧ＶＳＴＤを印加すると共に、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ１を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。このときの電圧Ｖａ及び電圧Ｖｂは、上記数式１６を用いて、下記数式１７で表される。
Figure JPOXMLDOC01-appb-M000017
　出力電圧が変化する入力電圧の条件は下記数式１８で表されるため、リセット解除後の電圧ＶＳＴＤは、リセット電圧ＶＲＳＴ１との差分が取られ、相関二重サンプリング（ＣＤＳ）された信号が被変換信号となる。そして、この相関二重サンプリング（ＣＤＳ）された信号は、Ａ／Ｄ変換されてデジタル値となり、メモリ１３に記憶される。
Figure JPOXMLDOC01-appb-M000018
　次に、一定の露光時間が経過した後、信号サンプリングを行う。具体的には、図８Ｃに示すように、第１の信号入力端ＩＮａに、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧを印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０２を印加し、スイッチＳ１を閉じる。このとき、容量Ｃｓａ，Ｃｓｂの端子間電圧は、差動増幅器２０の共通入出力電圧をＶｃとして、下記数式１９で表される。
Figure JPOXMLDOC01-appb-M000019
　次に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧと第２のリセット時に共通信号線に現れる電圧ＶＲＳＴ２の差分の変換を行う。具体的には、図８Ｄに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａに第２のリセット時に共通信号線に現れる電圧ＶＲＳＴ２を印加すると共に、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ２を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。このときの電圧Ｖａ及び電圧Ｖｂは、上記数式１９を用いて、下記数式２０で表される。
Figure JPOXMLDOC01-appb-M000020
　出力電圧が変化する入力電圧の条件は下記数式２１で表されるため、第２のリセット直前の信号電圧ＶＳＩＧは、第２のリセット電圧ＶＲＳＴ２との差分が取られ、相関二重サンプリング（ＣＤＳ）された信号が被変換信号となる。そして、このＣＤＳされた信号は、Ａ／Ｄ変換されてデジタル値となり、図８Ｂに示すＡ／Ｄ変換動作時にメモリ１３に記憶されたデータを読出し、その差分が取られて最終的な画素信号のＡ／Ｄ変換値となる。
Figure JPOXMLDOC01-appb-M000021
　前述した第１のＡ／Ｄ変換方法は、容量にサンプリングされたアナログ電圧を用いて相関二重サンプリング（ＣＤＳ）を行うため、Ａ／Ｄ変換は２回で済み、しかも図８Ｂに示すＡ／Ｄ変換では、第１のリセット電圧とリセット解除の後電圧の差は極めて小さいと考えられるため、Ａ／Ｄ変換に要する時間を短くすることができる。よって、この方法は、変換時間の短縮に有効である。
＜第２のＡ／Ｄ変換方法＞
　図９Ａ～Ｆは第２のＡ／Ｄ変換方法を示す回路図である。第２のＡ／Ｄ変換方法では、先ず、リセット時の共通信号線に現れる電圧ＶＲＳＴ１のサンプリングを行う。具体的には、図９Ａに示すように、第１の信号入力端ＩＮａにリセット時の共通信号線に現れる電圧ＶＲＳＴ１を印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０１を印加し、スイッチＳ１を閉じる。このときの容量Ｃｓａ，Ｃｓｂの端子間電圧は、差動増幅器２０の共通入出力電圧をＶｃとして、前述した数式１６で表される。
　次に、比較器２０のオフセットとノイズの変換を行う。具体的には、図９Ｂに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａには電圧ＶＲＳＴ１の印加を継続すると共に、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ１を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。スイッチＳ１を開くと、スイッチパルスのフィードスルーによるオフセット電圧や容量Ｃｓａ，ＣｓｂによるｋＴ／Ｃノイズが発生する。これらの非理想電圧が端子ａに現れたと仮定してΔＶ１と置くと、電圧Ｖａ及び電圧Ｖｂは下記数式２２で表される。
Figure JPOXMLDOC01-appb-M000022
　出力電圧が変化する入力電圧の条件は下記数式２３で表されるため、非理想電圧ΔＶ１をＡ／Ｄ変換することができる。そこで、第２のＡ／Ｄ変換方法では、この変換値をレジスタなどに一時的に記憶しておく。
Figure JPOXMLDOC01-appb-M000023
　次に、リセット解除後の共通信号線に現れる電圧ＶＳＴＤ変換を行う。具体的には、図９Ｃに示すように、第１の信号入力端ＩＮａにリセット解除後の共通信号線に現れる電圧ＶＳＴＤを印加する。この時の電圧Ｖａ及び電圧Ｖｂは、下記数式２４で表される。
Figure JPOXMLDOC01-appb-M000024
　出力電圧が変化する入力電圧の条件は下記数式２５で表されるため、リセット解除後の電圧ＶＳＴＤは、リセット電圧ＶＲＳＴ１との差分が取られ、相関二重サンプリング（ＣＤＳ）された信号を変換している。ただし、この場合、相関二重サンプリング（ＣＤＳ）後の電圧に非理想電圧ΔＶ１が印加されている。そこで、本変換方法では、レジスタに一時的に記憶された非理想電圧ΔＶ１のＡ／Ｄ変換値を読出し、差分を取る。これにより、非理想電圧ΔＶ１をキャンセルした相関二重サンプリング（ＣＤＳ）を取ることができる。そして、この差分を取った値をメモリ１３に入力する。
Figure JPOXMLDOC01-appb-M000025
　次に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧのサンプリングを行う。具体的には、一定の露光時間が経過した後、図９Ｄに示すように、第１の信号入力端ＩＮａにソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧを印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０２を印加し、スイッチＳ１を閉じる。このときの容量Ｃｓａ，Ｃｓｂの端子間電圧は、差動増幅器２０の共通入出力電圧をＶｃとして、前述した数式１９で表される。
　次に、比較器２０のオフセットとノイズの変換を行う。具体的には、図９Ｅに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａに電圧ＶＳＩＧを継続して印加すると共に、第２の信号入力端ＩＮｂには時間に比例して電圧が変化する参照電圧ＶＲ２を印加する。この時の電圧Ｖａ及び電圧Ｖｂは、ΔＶ２を非理想電圧として、下記数式２６で表される。
Figure JPOXMLDOC01-appb-M000026
　出力電圧が変化する入力電圧の条件は、下記数式２７で表されるため、非理想電圧ΔＶ２をＡ／Ｄ変換することができる。そこで、この変換値をレジスタなどに一時的に記憶する。
Figure JPOXMLDOC01-appb-M000027
　次に、信号レベルと第２のリセット電圧ＶＲＳＴ２の相関二重サンプリング（ＣＤＳ）変換を行う。具体的には、図９Ｆに示すように、第１の信号入力端ＩＮａに第２のリセット時に共通信号線に現れる電圧ＶＲＳＴ２を印加する。このとき、電圧Ｖａ及び電圧Ｖｂは、下記数式２８で表される。
Figure JPOXMLDOC01-appb-M000028
　出力電圧が変化する入力電圧の条件は下記数式２９で表されるため、第２のリセット直前の信号電圧ＶＳＩＧは、第２のリセット電圧ＶＲＳＴ２との差分が取られ、相関二重サンプリング（ＣＤＳ）された信号を変換している。ただし、この場合、相関二重サンプリング（ＣＤＳ）の電圧には、非理想電圧ΔＶ２が印加されている。そこで、本変換方法では、レジスタに一時的に記憶された非理想電圧ΔＶ２のＡ／Ｄ変換値を読出し、差分を取る。これにより、非理想電圧ΔＶ２をキャンセルした相関二重サンプリング（ＣＤＳ）を取ることができる。
Figure JPOXMLDOC01-appb-M000029
　この相関二重サンプリング（ＣＤＳ）された電圧は、Ａ／Ｄ変換されてデジタル値となり、図９Ｃに示すＡ／Ｄ変換動作時にメモリ１３に記憶されたデータを読出し、その差分が取られて画素信号のＡ／Ｄ変換値となる。
　この第２の変換方法は、前述した第１の変換方法に比べると変換時間はやや長くなるが、比較器のスイッチフィードスルーによるオフセット電圧や比較器の容量のｋＴ／Ｃノイズをキャンセルできるため、非常に高精度なＡ／Ｄ変換が可能となる。
＜第３のＡ／Ｄ変換方法＞
　図１０Ａ～Ｆ及び図１１Ａは第３のＡ／Ｄ変換方法を示す回路図であり、図１１Ｂは図１１Ａの動作時における信号と参照電圧ＶＲ２の関係を示す波形図である。第３のＡ／Ｄ変換方法では、先ず、リセット時の共通信号線に現れる電圧ＶＲＳＴ１のサンプリングを行う。具体的には、図１０Ａに示すように、第１の信号入力端ＩＮａにリセット時の共通信号線に現れる電圧ＶＲＳＴ１を印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０１を印加し、スイッチＳ１を閉じる。このときの容量Ｃｓａ，Ｃｓｂの端子間電圧は、差動増幅器２０の共通入出力電圧をＶｃとして、前述した数式１６で表される。
　次に、比較器２０のオフセットとノイズの変換（マルチ変換）を行う。具体的には、図１０Ｂに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａに電圧ＶＲＳＴ１の印加を継続すると共に、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ１を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。
　スイッチＳ１を開くと、スイッチパルスのフィードスルーによるオフセット電圧や容量Ｃｓａ，ＣｓｂによるｋＴ／Ｃノイズが発生する。これらの非理想電圧が端子ａに現れたと仮定してΔＶ１と置くと、前述した数式２２及び数式２３より、非理想電圧ΔＶ１をＡ／Ｄ変換することができるが、第３のＡ／Ｄ変換方法では、図１０Ａに示す動作と、図１０Ｂに示す動作を複数回交互に繰り返し、得られた複数の変換値の平均値を取りレジスタなどに一時的に記憶する。
　ただし、変換時間短縮のため、図１０Ａに示す動作を省略し、図１０Ｂに示す動作を複数回行い、得られた複数の変換値の平均値を取り、レジスタなどに一時的に記憶してもよい。このようにすることで、ノイズを効果的に低減することができる。なお、理想的には、変換回数をＭとすると、下記数式３０に示すように、ノイズ電圧ＶｎはＭの平方根に比例して減少する。
Figure JPOXMLDOC01-appb-M000030
　次に、第１の信号入力端にリセット解除後の共通信号線に現れる電圧ＶＳＴＤの変換（マルチ変換）を行う。具体的には、図１０Ｃに示すように、第１の信号入力端ＩＮａにリセット解除後の共通信号線に現れる電圧ＶＳＴＤを印加する。前述した数式２４及び数式２５から、リセット解除後の電圧ＶＳＴＤは、リセット電圧ＶＲＳＴ１との差分が取られ、相関二重サンプリング（ＣＤＳ）された信号を変換している。
　本変換方法でも、参照電圧ＶＲ１を複数回掃引してＡ／Ｄ変換を行い、得られた複数の変換値の平均値を取ってＡ／Ｄ変換値とする。非理想電圧ΔＶ１が相関二重サンプリング（ＣＤＳ）後の電圧に印加されているので、レジスタに一時的に記憶された非理想電圧ΔＶ１のＡ／Ｄ変換値を読出して差分を取ることにより、非理想電圧ΔＶ１をキャンセルしたＣＤＳを取ることができる。そして、この値をメモリ１３に入力する。
　次に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧをサンプリングする。具体的には、一定の露光時間が経過した後、図１０Ｄに示すように、第１の信号入力端ＩＮａにソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧを印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０２を印加し、スイッチＳ１を閉じる。このときの容量Ｃｓａ，Ｃｓｂの端子間電圧は、差動増幅器２０の共通入出力電圧をＶｃとして、前述した数式１９で表される。
　次に、比較器のオフセットとノイズの変換（マルチ変換）を行う。具体的には、図１０Ｅに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａには電圧ＶＳＩＧを継続して印加し、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ２を印加する。このとき、前述した数式２６及び数式２７から、非理想電圧ΔＶ２をＡ／Ｄ変換することができる。
　更に、図１０Ｄに示す動作と図１０Ｅに示す動作を複数回交互に繰り返し、得られた複数の変換値の平均値を取り、得られた値をＡ／Ｄ変換値とすることにより、効果的にノイズを低減することができる。この場合も変換時間短縮のために、図１０Ｄに示す動作を省略し、図１０Ｅに示す動作を複数回行って得られた複数の変換値の平均値を取り、得られた値をＡ／Ｄ変換値としてもよい。
　次に、図１０Ｆに示すように、第１の信号入力端ＩＮａに第２のリセット時に共通信号線に現れる電圧ＶＲＳＴ２を印加すると共に、第２の信号入力端ＩＮｂにＡ／Ｄ変換動作の判断のためにしきい値電圧ＶＴＨを印加する。このときの電圧Ｖａと電圧Ｖｂは、下記数式３１で表わされる。
Figure JPOXMLDOC01-appb-M000031
　出力電圧が変化する入力電圧の条件は下記数式３２で表されるため、第２のリセット直前の信号電圧ＶＳＩＧは、第２のリセット電圧ＶＲＳＴ２との差分が取られ、その大きさがしきい値電圧ＶＴＨと比較される。
Figure JPOXMLDOC01-appb-M000032
　そして、ＶＲＳＴ２－ＶＳＩＧがしきい値電圧ＶＴＨよりも低く、弱い信号である場合は、図１１Ａに示す回路によるマルチ変換に移行する。その際、図１１Ｂに示すように、参照電圧ＶＲ２は、しきい値電圧ＶＴＨよりも若干広く限定された電圧範囲で複数回Ａ／Ｄ変換され、得られた複数の変換値の平均値を取った値をＡ／Ｄ変換値とする。これにより、効果的にノイズを低減することができる。一方、ＶＲＳＴ２－ＶＳＩＧがしきい値電圧ＶＴＨよりも高く、強い信号である場合は、図１１Ａに示す回路によるシングル変換に移行し、図１１Ｂに示すように、参照電圧ＶＲ２はフルスケールの電圧範囲を掃引する。
　このように、本変換方法では、図１０Ｄ～Ｆ及び図１１Ａに示す動作により、信号ＶＳＩＧとリセット信号ＶＲＳＴ２間で相関二重サンプリング（ＣＤＳ）された信号を変換している。ただし、この場合、非理想電圧ΔＶ２が相関二重サンプリング（ＣＤＳ）後の電圧に印加されている。そこで、本変換方法では、レジスタに一時的に記憶された非理想電圧ΔＶ２のＡ／Ｄ変換値を読出し、差分を取る。これにより、非理想電圧ΔＶ２をキャンセルした相関二重サンプリング（ＣＤＳ）を取ることができる。
　この相関二重サンプリング（ＣＤＳ）された信号は、Ａ／Ｄ変換されてデジタル値となり、図１０Ｃに示すＡ／Ｄ変換動作時にメモリ１３に記憶されたデータを読出し、その差分が取られて画素信号のＡ／Ｄ変換値とされる。
　この第３の変換方法は、前述した第２の変換方法に比べると変換時間はやや長くなるが、比較器のスイッチフィードスルーによるオフセット電圧や比較器の容量のｋＴ／Ｃノイズをキャンセルできるだけでなく、複数のＡ／Ｄ変換値の平均値を取るため、前述した第２のＡ／Ｄ変換方法よりも更に回路全体のノイズを低減でき、非常に低ノイズなＡ／Ｄ変換が可能となる。
＜第４のＡ／Ｄ変換方法＞
　図１２Ａ～Ｃ及び図１３Ａ～Ｃは第４のＡ／Ｄ変換方法を示す回路図である。第４のＡ／Ｄ変換方法では、先ず、リセット時の共通信号線に現れる電圧ＶＲＳＴ１のサンプリングを行う。具体的には、図１２Ａに示すように、第１の信号入力端ＩＮａにリセット時の共通信号線に現れる電圧ＶＲＳＴ１を印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０１を印加し、スイッチＳ１を閉じる。この動作は図８Ａに示す第１のＡ／Ｄ変換方法の動作と同じである。
　次に、リセット解除後の共通信号線に現れる電圧ＶＳＴＤと、リセット時の共通信号線に現れる電圧ＶＲＳＴ１の変換を行う。具体的には、図１２Ｂに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａにリセット解除後の共通信号線に現れる電圧ＶＳＴＤを印加すると共に、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ１を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。この動作も、図８Ｂに示す第１のＡ／Ｄ変換方法の動作と同じである。そして、リセット解除後の電圧ＶＳＴＤは、リセット電圧ＶＲＳＴ１との差分が取られ、相関二重サンプリング（ＣＤＳ）された信号を変換している。相関二重サンプリング（ＣＤＳ）された信号は、Ａ／Ｄ変換されてデジタル値となりメモリ１３に入力される。
　次に、信号サンプリングを行う。具体的には、一定の露光時間が経過した後、図１２Ｃに示すように、第１及び第２の信号入力端に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧを印加して、スイッチＳ１を閉じる。このとき、容量Ｃｓａ，Ｃｓｂの端子間電圧は等しく、差動増幅器２０の共通入出力電圧をＶｃとして、下記数式３３で表される。
Figure JPOXMLDOC01-appb-M000033
　次に、電圧ＶＳＩＧの変換を行う。具体的には、図１３Ａに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａには継続して電圧ＶＳＩＧを印加すると共に、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ２を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。このときの電圧Ｖａ及び電圧Ｖｂは、上記数式３３を用いて、下記数式３４で表される。
Figure JPOXMLDOC01-appb-M000034
　出力電圧が変化する入力電圧の条件は、下記数式３５で表されるので、電圧ＶＳＩＧはＡ／Ｄ変換され、変換値はレジスタに保存される。
Figure JPOXMLDOC01-appb-M000035
　次に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＲＳＴ２をサンプリングする。具体的には、図１３Ｂに示すように、第１及び第２の信号入力端に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＲＳＴ２を印加して、スイッチＳ１を閉じる。このとき、容量Ｃｓａ，Ｃｓｂの端子間電圧は等しく、差動増幅器２０の共通入出力電圧をＶｃとして、下記数式３６で表される。
Figure JPOXMLDOC01-appb-M000036
　次に、電圧ＶＲＳＴ２の変換を行う。具体的には、図１３Ｃに示すように、スイッチＳ１を開き、第１の信号入力端には継続して電圧ＶＲＳＴ２を印加すると共に、第２の信号入力端に時間に比例して電圧が変化する参照電圧ＶＲ２を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。このときの電圧Ｖａ及び電圧Ｖｂは、上記数式３６を用いて、下記数式３７で表わされる。
Figure JPOXMLDOC01-appb-M000037
　出力電圧が変化する入力電圧の条件は、下記数式３８で表されるので、信号電圧ＶＲＳＴ２はＡ／Ｄ変換される。次に、この変換値とレジスタに記憶されている電圧ＶＳＩＧのＡ／Ｄ変換値のデジタル差分が取られ、相関二重サンプリング（ＣＤＳ）されたデジタル値となるので、最後に図１２Ｂに示すＡ／Ｄ変換動作時にメモリ１３に保存されたデータを読出し、その差分を取って、画素信号のＡ／Ｄ変換値とされる。
Figure JPOXMLDOC01-appb-M000038
　第４のＡ／Ｄ変換方法は、２つの電圧Ｖａと電圧Ｖｂを比較するとき、差動増幅器の２つの入力端の電圧はコモン電圧Ｖｃ近傍になるので、差動増幅器の入力電圧範囲を抑制することが可能となる。その結果、差動増幅器の動作電圧を下げ、Ａ／Ｄ変換器を低電力化することができる。
＜第５のＡ／Ｄ変換方式＞
　図１４Ａ～Ｄ及び図１５Ａ～Ｃは第５のＡ／Ｄ変換方法を示す回路図である。第５のＡ／Ｄ変換方法では、先ず、リセット時の共通信号線に現れる電圧ＶＲＳＴ１をサンプリングする。具体的には、図１４Ａに示すように、第１の信号入力端ＩＮａにリセット時の共通信号線に現れる電圧ＶＲＳＴ１を印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０１を印加し、スイッチＳ１を閉じる。この動作は、図１２Ａに示す第４のＡ／Ｄ変換方法と同じである。
　次に、リセット解除後の共通信号線に現れる電圧ＶＳＴＤと、リセット時の共通信号線に現れる電圧ＶＲＳＴ１のマルチ変換を行う。具体的には、図１４Ｂに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａにリセット解除後の共通信号線に現れる電圧ＶＳＴＤを印加すると共に、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ１を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。
　そして、参照電圧ＶＲ１を限定された電圧範囲で複数回掃引してＡ／Ｄ変換し、得られた複数のＡ／Ｄ変換値の平均値を取り、これをＡ／Ｄ変換値とする。リセット解除後の電圧ＶＳＴＤは、リセット電圧ＶＲＳＴ１との差分が取られ、相関二重サンプリング（ＣＤＳ）された信号を変換している。この相関二重サンプリング（ＣＤＳ）された電圧は、Ａ／Ｄ変換されてデジタル値となり、メモリ１３に入力される。
　次に、信号サンプリングを行う。具体的には、一定の露光時間が経過した後、図１４Ｃに示すように、第１及び第２の信号入力端に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧを印加すると共に、スイッチＳ１を閉じる。この動作は、前述した第４の変換方式における図１２Ｃの動作と同様である。
　次に、電圧ＶＳＩＧの大きさを判定する。具体的には、図１４Ｄに示すように、スイッチＳ１を開き、第１の信号入力端に継続して電圧ＶＳＩＧを印加すると共に、第２の信号入力端に時間にしきい値電圧ＶＴＨを印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較して電圧ＶＳＩＧとしきい値電圧ＶＴＨの大きさを判定する。
　判定の結果、電圧ＶＳＩＧがしきい値電圧ＶＴＨよりも低く、弱い信号である場合は、図１５Ａに示す回路によるマルチ変換に移行し、図１１Ｂに示すように、参照電圧ＶＲ２はしきい値電圧ＶＴＨよりも若干広い限定された電圧範囲で複数回掃引し、得られた複数の変換値の平均値を取り、Ａ／Ｄ変換値とする。これにより、効果的にノイズを低減できる。一方、電圧ＶＳＩＧがしきい値電圧ＶＴＨよりも高く、強い信号である場合は、図１５Ａに示す回路によるシングル変換に移行し、図１１Ｂに示すように、参照電圧ＶＲ２はフルスケールの電圧範囲を掃引する。いずれの動作においても、電圧ＶＳＩＧはＡ／Ｄ変換され、その変換値はレジスタに記憶される。
　次に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＲＳＴ２をサンプリングする。具体的には、図１５Ｂに示すように第１及び第２の信号入力端にソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＲＳＴ２を印加し、スイッチＳ１を閉じる。
　次に、電圧ＶＲＳＴ２をマルチ変換する。具体的には、図１５Ｃに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａに継続して電圧ＶＲＳＴ２を印加すると共に、第２の信号入力端ＩＮｂには時間に比例して電圧が変化する参照電圧ＶＲ２を印加する。そして、限定された電圧範囲で複数回掃引し、得られた複数の変換値の平均値を取り、Ａ／Ｄ変換値とする。これにより、効果的にノイズを低減できる。この過程で信号電圧ＶＲＳＴ２はＡ／Ｄ変換される。
　次に、この変換値とレジスタに記憶されている電圧ＶＳＩＧのＡ／Ｄ変換値のデジタル差分が取られ、相関二重サンプリング（ＣＤＳ）されたデジタル値となるため、最後に図１４Ｂに示すＡ／Ｄ変換動作時にメモリ１３に保存されたデータを読出し、その差分が取られて画素信号のＡ／Ｄ変換値とされる。
　第５のＡ／Ｄ変換方法は、前述した第４のＡ／Ｄ変換方法と同様に、２つの電圧Ｖａと電圧Ｖｂを比較するとき、差動増幅器の２つの入力端の電圧はコモン電圧Ｖｃ近傍になるため、差動増幅器の入力電圧範囲を抑制することが可能となる。その結果、差動増幅器の動作電圧を下げて、Ａ／Ｄ変換器を低電力化することができる。さらに、第５のＡ／Ｄ変換方法では、複数回Ａ／Ｄ変換し、その平均値を取っているので、読出しノイズの低減を図ることもできる。
　ところで、参照電圧の掃引範囲やしきい値電圧の合理的な設定のためには、相関二重サンプリング（ＣＤＳ）された電圧ではなく、第１のリセット電圧、第２のリセット電圧、第１のリセットを解除した直後の電圧、第２のリセット前の信号電圧を計測することが必要である。このため、本実施形態のイメージセンサは、第１のリセット電圧のＡ／Ｄ変換値、第２のリセット電圧のＡ／Ｄ変換値、第１のリセット後の電圧のＡ／Ｄ変換値、第２のリセット前のＡ／Ｄ変換値を記憶し、これを用いて参照電圧の電圧範囲又はしきい値電圧を決定することで、より高精度で高速に動作させることができる。
　以上詳述したように、本実施形態のイメージセンサは、特定行の各画素の電圧バッファー部により取り出された第１のリセット電圧と、第１のリセット解除時の電圧との差をアナログ・デジタル変換器によってデジタル値に変換し、その値を基準信号値としてメモリに記憶し、リセット解除時から一定の露光時間が経過した後で、第２のリセット動作を行い、前記電圧バッファー部により取り出された第２のリセット動作直前の電圧と前記第２のリセット時の電圧との差を、アナログ・デジタル変換器によってデジタル値に変換し、その値を蓄積信号値とし、及び前記メモリに記憶された基準信号値と前記蓄積信号値との差分値を、画素信号のアナログ・デジタル変換値として出力するため、３トランジスタ構成の画素であっても、リセットノイズやトランジスタのしきい値電圧のドリフトをキャンセルでき、ノイズの少ない高画質の画像を得ることができる。
　１　イメージセンサ
　１０、１００　画素
　１１、１０１　垂直走査回路
　１２、１０２　アナログ・デジタル（Ａ／Ｄ）変換器
　１３　メモリ
　１４　制御部
　２０　差動増幅器
　２１　カウンター
　２２　累積加算器
　１１０　光電膜

Claims (10)

  1. 　行方向及び列方向に２次元配置された複数の画素と、
    　特定行の画素を選択する垂直走査回路と、
    　前記垂直走査回路により選択された行の各画素からの信号を列並列でアナログ・デジタル変換する複数のアナログ・デジタル変換器と、
    　前記画素、前記垂直走査回路及びアナログ・デジタル変換器を制御する制御部と、
    を有し、
    　前記画素は、
    　　光信号を電流に変換する光電変換素子と、
    　　前記光電変換素子で変換された電流を蓄積して信号電圧に変換する容量と、
    　　前記容量を所定の電圧にリセットするリセット部と、
    　　前記容量の電圧を入力とする電圧バッファー部と、
    を備え、
    　前記制御部は、
    　　前記垂直走査回路によって選択された特定行の各画素において、前記リセット部により前記容量を所定の電圧にリセットした後、該リセットを解除する第１のリセット動作、
    　　前記特定行の各画素の電圧バッファー部により取り出された第１のリセット電圧と前記リセット解除時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を基準信号値としてメモリに記憶する動作、
    　　前記リセット解除時から一定の露光時間が経過した後で、第２のリセット動作を行い、前記電圧バッファー部により取り出された第２のリセット動作直前の電圧と前記第２のリセット時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を蓄積信号値とする動作、及び、
    　　前記メモリに記憶された基準信号値と前記蓄積信号値との差分値を、画素信号のアナログ・デジタル変換値として出力する動作、
    を制御するイメージセンサ。
  2. 　前記リセット部及び前記電圧バッファー部の少なくとも一方はＭＯＳトランジスタで構成されている請求項１に記載のイメージセンサ。
  3. 　前記アナログ・デジタル変換器は、
    　　２つの入力端の差動電圧を増幅させて２つの出力端に生じさせる差動増幅器と、
    　　第１の入力端と第１の出力端間に設けられた第１のスイッチと、
    　　第２の入力端と第２の出力端間に設けられた第２のスイッチと、
    　　第１の信号入力端子と前記第１の入力端の間に設けられた第１の容量と、
    　　第２の信号入力端子と前記第２の入力端の間に設けられた第２の容量と、
    を有し、
    　前記第１及び第２の出力端における停止信号発生時の時間情報をアナログ・デジタル変換値とする請求項１又は２に記載のイメージセンサ。
  4. 　前記第１の信号入力端子に前記第１のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子に第１の基準参照電圧が付与され、前記第１及び第２のスイッチが閉じられる第１工程と、
    　前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第１のリセット解除後の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報が第１のアナログ・デジタル変換値としてメモリに記憶される第２工程と、
    　前記第１の信号入力端子に前記第２のリセット直前の共通信号線の電圧が付与され、前記第２の信号入力端子に第２の基準参照電圧が付与され、前記第１及び第２のスイッチが閉じられる第３工程と、
    　前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第２のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報が第２のアナログ・デジタル変換値とされる第４工程と、
    を行い、
    　前記メモリに記憶された第１のアナログ・デジタル変換値と、前記第２のアナログ・デジタル変換値との差分値を、画素信号のアナログ・デジタル変換値とする請求項３に記載のイメージセンサ。
  5. 　前記第１の信号入力端子に前記第１のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子に第１の基準参照電圧が付与され、前記第１及び第２のスイッチが閉じられる第１工程と、
    　前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第１のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報が第１のアナログ・デジタル変換値としてレジスタに一時的に記憶される第２工程と、
    　前記第１の信号入力端子に前記第１のリセット解除後の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報を第２のアナログ・デジタル変換値とし、前記第２工程において前記レジスタに記憶された前記第１のアナログ・デジタル変換値との差分が第３のアナログ・デジタル変換値としてメモリに記憶される第３工程と、
    　前記第１の信号入力端子に前記第２のリセット直前の共通信号線の電圧が付与され、前記第２の信号入力端子に第２の基準参照信号が付与され、前記第１及び第２のスイッチが閉じられる第４工程と、
    　前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第２のリセット直前の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記出力端からの停止信号発生時の時間情報が第４のアナログ・デジタル変換値としてレジスタに一時的に記憶される第５工程と、
    　前記第１の信号入力端子に前記第２のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報を第５のアナログ・デジタル変換値とし、該第５のアナログ・デジタル変換値と前記第４工程において前記レジスタに記憶された前記第４のアナログ・デジタル変換値との差分値が第６のアナログ・デジタル変換値とされる第６工程と、
    を行い、
    　前記メモリに記憶された前記第３のアナログ・デジタル変換値と、前記第６のアナログ・デジタル変換値との差分値を、画素信号のアナログ・デジタル変換値とする請求項３に記載のイメージセンサ。
  6. 　前記第１の信号入力端子に前記第１のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子に第１の基準参照電圧が付与され、前記第１及び第２のスイッチが閉じられる第１工程と、
    　前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第１のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端の停止信号発生時の時間情報から第１のアナログ・デジタル変換値を得る第２工程と、
    　前記第１工程と前記第２工程を交互に複数回行うか、又は、前記第２工程において時間に比例して電圧が変化する参照電圧を複数回変化させることにより複数の第１のアナログ・デジタル変換値を得、それらの値の平均値が最終的な第１のアナログ・デジタル変換値としてレジスタに一時的に記憶される工程と、
    　前記第１の信号入力端子に前記第１のリセット解除後の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が複数回付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報から得た複数のアナログ・デジタル変換値を平均化した値を第２のアナログ・デジタル変換値とし、前記第１のアナログ・デジタル変換値との差分値が第３のアナログ・デジタル変換値としてメモリに記憶される第３工程と、
    　前記第１の信号入力端子に前記第２のリセット直前の共通信号線の電圧が付与され、前記第２の信号入力端子に第２の基準参照信号が付与され、前記第１及び第２のスイッチが閉じられる第４工程と、
    　前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第２のリセット直前の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が複数回付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報から得た複数のアナログ・デジタル変換値の平均値が第４のアナログ・デジタル変換値としてレジスタに一時的に記憶される第５工程と、
    　前記第１の信号入力端子に前記第２のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子にしきい値電圧が付与され、前記出力端信号により前記第２のリセット直前の共通信号線の電圧が比較される第６工程と、
    　前記第６工程で得た比較信号が小さい場合は、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が複数回付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報から得た複数のアナログ・デジタル変換値の平均値が第５のアナログ・デジタル変換値としてレジスタに一時的に記憶され、又は、前記比較信号が大きい場合は、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報から得たアナログ・デジタル変換値が、第５のアナログ・デジタル変換値としてレジスタに一時的に記憶される第７工程と、
    を行い、
    　前記メモリに記憶された前記第３のアナログ・デジタル変換値と、前記第５のアナログ・デジタル変換値との差分値を、画素信号のアナログ・デジタル変換値とする請求項３に記載のイメージセンサ。
  7. 　前記第１及び第２の信号入力端に前記第１のリセット時の共通信号線の電圧が付与され、前記第１及び第２のスイッチが閉じられる第１工程と、
    　前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第１のリセット解除後の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端の停止信号発生時の時間情報が第１のアナログ・デジタル変換値としてメモリに記憶される第２工程と、
    　前記第１及び第２の信号入力端に前記第２のリセット直前の共通信号線の電圧が付与され、前記第１及び第２のスイッチが閉じられる第３工程と、
    　前記第１及び第２のスイッチが解放され、前記第１の信号入力端子にリセット直前の共通信号線の電圧が付与されると共に、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端の停止信号発生時の時間情報が第２のアナログ・デジタル変換値とされる第２工程と、
    　前記第１及び第２の信号入力端に前記第２のリセット時の共通信号線の電圧が付与され、前記第１及び第２のスイッチが閉じられる第５工程と、
    　前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に第２のリセット時の共通信号線の電圧が付与されると共に、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端の停止信号発生時の時間情報を第３のアナログ・デジタル変換値とし、該第３のアナログ・デジタル変換値と前記第２のアナログ・デジタル変換値との差分値が第４のアナログ・デジタル変換値とされる第６工程と、
    を行い、
    　前記メモリに記憶された第１のアナログ・デジタル変換値と、前記第４のアナログ・デジタル変換値との差分値を、画素信号のアナログ・デジタル変換値とする請求項３に記載のイメージセンサ。
  8. 　前記第１の信号入力端に前記第１のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端に第１の基準参照電圧が付与され、前記第１及び第２のスイッチが閉じられる第１工程と、
    　前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第１のリセット解除後の共通信号線の電圧が付与されると共に、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が複数回付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報から得た複数のアナログ・デジタル変換値の平均値が第１のアナログ・デジタル変換値としてメモリに記憶される第２工程と、
    　前記第１及び第２の信号入力端に前記第２のリセット直前の共通信号線の電圧が付与され、前記第１及び第２のスイッチが閉じられる第３工程と、
    　前記第１及び第２のスイッチが解放され、前記第１の信号入力端子にリセット直前の共通信号線の電圧が付与されると共に、前記第２の信号入力端にしきい値電圧が付与され、得られた差動増幅器の出力電圧によってリセット直前の共通信号線の電圧の大きさが判定される第４工程と、
    　前記第４工程で判定されたリセット直前の共通信号線の電圧の大きさがしきい値以下の場合は、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が複数回付与され、前記出力端の停止信号発生時の時間情報から得た複数のアナログ・デジタル変換値の平均値が第２のアナログ・デジタル変換値としてレジスタに一時的に記憶され、又は、前記リセット直前の共通信号線の電圧の大きさがしきい値を超える場合は、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端の停止信号発生時の時間情報から得たアナログ・デジタル変換値が第２のアナログ・デジタル変換値としてレジスタに一時的に記憶される第５工程と、
    　前記第１及び第２の信号入力端に前記第２のリセット時の共通信号線の電圧が付与されると共に、前記第１及び第２のスイッチが閉じられる第６工程と、
    　前記第１及び第２のスイッチが解放され、前記第１の信号入力端子にリセット時の共通信号線の電圧が付与されると共に、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が複数回付与され、前記出力端の停止信号発生時の時間情報から得た複数のアナログ・デジタル変換値の平均値を第３のアナログ・デジタル変換値とし、該第３のアナログ・デジタル変換値と前記第２のアナログ・デジタル変換値との差分値が第４のアナログ・デジタル変換値とされる第７工程と、
    を行い、
    　前記メモリに記憶された前記第１のアナログ・デジタル変換値と、前記第４のアナログ・デジタル変換値との差分値を、画素信号のアナログ・デジタル変換値とする請求項３に記載のイメージセンサ。
  9. 　前記第１のリセット電圧のアナログ・デジタル変換値、前記第１のリセット解除後の電圧のアナログ・デジタル変換値、前記第２のリセット電圧のアナログ・デジタル変換値及び前記第２のリセット前のアナログ・デジタル変換値のうち１種又は２種以上に基づき、前記参照電圧の電圧範囲及び／又はしきい値電圧が決定される請求項３～８のいずれか１項に記載のイメージセンサ。
  10. 　行方向及び列方向に２次元配置された複数の画素と、特定行の画素を選択する垂直走査回路と、前記垂直走査回路により選択された行の各画素からの信号を列並列でアナログ・デジタル変換する複数のアナログ・デジタル変換器と、前記画素、前記垂直走査回路及びアナログ・デジタル変換器を制御する制御部とを有し、
    　前記画素が、光信号を電流に変換する光電変換素子と、前記光電変換素子で変換された電流を蓄積して信号電圧に変換する容量と、前記容量を所定の電圧にリセットするリセット部と、前記容量の電圧を入力とする電圧バッファー部とを備える
    イメージセンサによりイメージセンシングを行う方法であって、
    　前記垂直走査回路により選択された特定行の画素について、前記リセット部により第１のリセット動作を行い、前記画素の容量を所定の電圧にリセットした後で該セットを解除する工程と、
    　前記電圧バッファー部により取り出された第１のリセット電圧と前記リセット解除時の電圧との差を前記アナログ・デジタル変換器によってデジタル値に変換し、その値を基準信号値としてメモリに記憶する工程と、
    　前記リセット解除時から一定の露光時間が経過した後で第２のリセット動作を行い、前記電圧バッファー部により取り出された第２のリセット動作直前の電圧と前記第２のリセット時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を蓄積信号値とし、前記メモリに入力された基準信号値と前記蓄積信号値との差分値を画素信号のアナログ・デジタル変換値とする工程と
    を行うイメージセンシング方法。
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