WO2023032833A1 - 基板処理方法及び基板処理装置 - Google Patents

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WO2023032833A1
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wafer
layer
laser beam
substrate processing
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康隆 溝本
陽平 山下
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東京エレクトロン株式会社
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Definitions

  • the present disclosure relates to a substrate processing method and a substrate processing apparatus.
  • Patent Document 1 discloses a method of manufacturing a semiconductor device using a SIMOX (Separation by Implanted Oxygen) substrate. According to the description of Patent Document 1, after forming a layer including a memory element and a field effect transistor having a first single crystal semiconductor layer as an active layer on one surface of a SIMOX substrate, a second silicon substrate is formed on the surface opposite to the one surface. is removed by at least one of etching and grinding/polishing.
  • SIMOX Separatation by Implanted Oxygen
  • the technique according to the present disclosure appropriately thins the first substrate in the superimposed substrate in which the first substrate and the second substrate are bonded.
  • One aspect of the present disclosure is a method of processing a polymerized substrate having a first substrate and a second substrate bonded together, wherein a device layer including a plurality of devices is formed on a front side of the first substrate. and forming a leakage light prevention layer by irradiating a first laser beam to an oxygen-containing film formed between a formation position of a modified layer serving as a starting point for peeling of the first substrate and the device layer. forming the modified layer by irradiating the interior of the first substrate with a second laser beam after forming the light leakage prevention layer; and exfoliating and thinning the substrate.
  • the first substrate can be appropriately thinned in the superimposed substrate in which the first substrate and the second substrate are bonded.
  • FIG. 4 is a side view showing a configuration example of a superposed wafer; 1 is a plan view showing a schematic configuration of a wafer processing system according to an embodiment; FIG. It is a front view showing an outline of composition of an interfacial modification device concerning an embodiment. It is a front view which shows the outline of a structure of a separation apparatus.
  • FIG. 2 is an explanatory diagram showing an example of main steps in a semiconductor wafer manufacturing process;
  • FIG. 2 is a flowchart showing an example of main steps in a semiconductor wafer manufacturing process;
  • FIG. 4 is an explanatory diagram showing an example of another process in the semiconductor wafer manufacturing process;
  • FIG. 4 is an explanatory view showing an example of a process of forming an oxygen-containing film on the first wafer;
  • FIG. 4 is an explanatory diagram showing an example of another process in the semiconductor wafer manufacturing process;
  • It is a longitudinal cross-sectional view which shows the structural example of a laser irradiation apparatus.
  • a semiconductor substrate (hereinafter sometimes referred to as a "wafer") having a device layer including a plurality of electronic circuits formed on its surface is thinned. ing.
  • wafer thinning is performed by irradiating the inside of a wafer to be processed with a laser beam to form a modified layer, and using the modified layer as a starting point, the wafer is divided into a device wafer on the front side and a separation wafer on the back side. It is done separately from
  • SOI substrates in which a single crystal semiconductor layer (for example, single crystal silicon) and an insulating layer (for example, SiO 2 ) are laminated have been used for the purpose of improving the efficiency of semiconductor devices (transistors) as products.
  • a single crystal semiconductor layer for example, single crystal silicon
  • an insulating layer for example, SiO 2
  • SOI substrate is the SIMOX substrate described in Patent Document 1.
  • the irradiated laser light for example, near-infrared (NIR: Near Infrared) light is transmitted through the single crystal semiconductor layer and the insulating layer, resulting in leakage light. It may affect the device layer.
  • NIR near Infrared
  • the focal point of the laser light inside the wafer (the position where the modified layer is formed) is moved upward (on the back side opposite to the surface on which the device layer is formed). and defocusing the light that is transmitted to the device layer.
  • the position of the modified layer is shifted upward, and the separation surface position (thinned interface) of the wafer is also shifted upward, which may cause a problem that the amount of grinding of the back surface of the wafer in the subsequent process increases.
  • a superposed substrate in which a first wafer W as a first substrate and a second wafer S as a second substrate are bonded together.
  • the process is performed on the superposed wafer T as .
  • the surface of the first wafer W to be bonded to the second wafer S will be referred to as a front surface Wa
  • the surface opposite to the front surface Wa will be referred to as a rear surface Wb.
  • the surface on the side bonded to the first wafer W is referred to as a front surface Sa
  • the surface opposite to the front surface Sa is referred to as a rear surface Sb.
  • the first wafer W is, for example, a semiconductor wafer such as a silicon substrate.
  • a SiO 2 film is formed as an insulating layer on the surface Wa side of the first wafer W.
  • the SiO 2 film may be, for example, an oxygen-doped silicon layer in which part of the thickness of the first wafer W is modified by doping with oxygen (O 2 ).
  • the SiO 2 film is further formed with a Si film as a single crystal silicon layer (single crystal semiconductor layer) and a device layer Dw including a plurality of devices. That is, the first wafer W has a structure as an SOI substrate in which an insulating layer and a single crystal semiconductor layer are laminated.
  • a surface film Fw is further formed on the device layer Dw, and the first wafer W is bonded to the second wafer S via the surface film Fw.
  • the surface film Fw includes, for example, an oxide film (THOX film, SiO2 film, TEOS film), SiC film, SiCN film, adhesive, or the like.
  • the peripheral edge portion We of the first wafer W is chamfered, and the thickness of the cross section of the peripheral edge portion We decreases toward its tip.
  • the SiO 2 film formed on the first wafer W does not necessarily have to be an oxygen-doped silicon layer, and may be a general oxide film.
  • the SiO 2 film may be formed by modifying the inside of the first wafer W, or may be formed so as to cover the outer surface of the first wafer W. As shown in FIG. In other words, the first wafer W is formed with an oxygen-containing film.
  • the second wafer S is a wafer that supports the first wafer W, for example.
  • a surface film Fs is formed on the second wafer S, and is bonded to the first wafer W via the surface film Fs.
  • the second wafer S does not need to be a support wafer for supporting the first wafer W, and may be a device wafer having a device layer (not shown) formed on the surface Sa side, for example. In such a case, the surface film Fs is formed on the second wafer S through the device layer.
  • the wafer processing system 1 has a configuration in which a loading/unloading station 2 and a processing station 3 are integrally connected.
  • a cassette C capable of accommodating a plurality of superposed wafers T and the like is loaded/unloaded to/from the outside.
  • the processing station 3 includes various processing devices for performing desired processing on the superposed wafer T.
  • the loading/unloading station 2 is provided with a cassette mounting table 10 on which a plurality of, for example, three cassettes C are mounted.
  • a wafer transfer device 20 is provided adjacent to the cassette mounting table 10 on the X-axis negative direction side of the cassette mounting table 10 .
  • the wafer transfer device 20 moves on a transfer path 21 extending in the Y-axis direction, and is configured to transfer superimposed wafers T and the like between a cassette C on the cassette mounting table 10 and a transition device 30 which will be described later.
  • the loading/unloading station 2 is provided with a transition device 30 adjacent to the wafer transport device 20 on the X-axis negative direction side of the wafer transport device 20 and for transferring the superimposed wafers T and the like to and from the processing station 3 . It is
  • the processing station 3 is provided with, for example, three processing blocks B1 to B3.
  • the first processing block B1, the second processing block B2, and the third processing block B3 are arranged in this order from the X-axis positive direction side (carrying in/out station 2 side) to the negative direction side.
  • the first processing block B1 includes an etching device 40 for etching the ground surface of the first wafer W ground by a processing device 80 described later, a cleaning device 41 for cleaning the ground surface of the first wafer W, A wafer carrier 50 is provided.
  • the etching device 40 and the cleaning device 41 are stacked and arranged. The number and arrangement of the etching device 40 and the cleaning device 41 are not limited to this.
  • the wafer transfer device 50 is arranged on the X-axis negative direction side of the transition device 30 .
  • the wafer transfer device 50 has, for example, two transfer arms 51, 51 that hold and transfer the superposed wafer T. As shown in FIG.
  • Each transport arm 51 is configured to be movable in the horizontal direction, the vertical direction, around the horizontal axis, and around the vertical axis.
  • the wafer transport device 50 transports the superposed wafer T and the like to the transition device 30, the etching device 40, the cleaning device 41, the interface reforming device 60 described later, the internal reforming device 61 described later, and the separating device 62 described later. configured as possible.
  • an interface reforming device 60 for forming a leakage light prevention layer which will be described later
  • a separating device 62 for separating the first wafer W and a wafer transfer device 70 are provided.
  • the interfacial reformer 60, the internal reformer 61 and the separation device 62 are arranged in layers.
  • the number and arrangement of the interfacial reforming device 60, the internal reforming device 61 and the separation device 62 are not limited to this. For example, instead of arranging the interfacial reforming device 60, the internal reforming device 61 and the separation device 62 in layers, at least one of them may be arranged adjacent to each other in the horizontal direction.
  • the interface modification device 60 as a first laser beam irradiation unit applies an interface laser beam L1 (for example, CO 2 laser).
  • the interface laser beam L1 has a wavelength of, for example, 5 ⁇ m or more, preferably 9 ⁇ m to 10 ⁇ m.
  • the Si film is modified at the focal point position of the interface laser beam L1 to form a leakage light prevention layer M1 that suppresses transmission of the internal laser beam L2, which will be described later.
  • the interface modification device 60 has a chuck 100 that holds the superposed wafer T on its upper surface.
  • the chuck 100 holds the non-bonding surface side of the second wafer S with the first wafer W by suction.
  • the chuck 100 is supported by a slider table 102 via air bearings 101 .
  • a rotating mechanism 103 is provided on the lower surface side of the slider table 102 .
  • the rotation mechanism 103 incorporates, for example, a motor as a drive source.
  • the chuck 100 is configured to be rotatable around the ⁇ axis (vertical axis) via an air bearing 101 by a rotating mechanism 103 .
  • the slider table 102 is configured to be movable along a rail 105 extending in the Y-axis direction by means of a horizontal movement mechanism 104 provided on its underside. Rail 105 is provided on base 106 .
  • the drive source for the horizontal movement mechanism 104 is not particularly limited, for example, a linear motor is used.
  • a laser irradiation system 110 is provided above the chuck 100 .
  • a laser irradiation system 110 has a laser head 111 and a lens 112 .
  • the lens 112 may be configured to be vertically movable by a lifting mechanism (not shown).
  • the laser head 111 has a laser oscillator (not shown) that oscillates a pulsed laser beam. That is, the laser light irradiated from the laser irradiation system 110 to the superimposed wafer T held by the chuck 100 is a so-called pulse laser, and its power alternates between 0 (zero) and the maximum value. Note that the laser head 111 may have a device other than the laser oscillator, such as an amplifier.
  • the lens 112 is a tubular member and irradiates the superposed wafer T held by the chuck 100 with the interface laser light L1.
  • the internal reforming device 61 as a second laser beam irradiation unit irradiates the inside of the first wafer W with an internal laser beam L2 (for example, NIR light such as a YAG laser) as a second laser beam.
  • the internal laser beam L2 has a wavelength of 1 ⁇ m to 1.5 ⁇ m, for example.
  • the first wafer W is reformed at the position of the focal point of the internal laser beam L2 to form the internal surface reforming layer M2 that serves as the starting point for separating the first wafer W.
  • the internal reforming device 61 has the same configuration as the interfacial reforming device 60. That is, as shown in FIG. 3, the internal reforming device 61 includes a chuck 200 for holding the superposed wafer T, an air bearing 201, a slider table 202, a rotating mechanism 203, a horizontal moving mechanism 204, a rail 205, a base 206, and a laser irradiation device. It has a system 210 . Also, the laser irradiation system 210 has a laser head 211 and a lens 212 . The laser irradiation system 210 irradiates the superposed wafer T held by the chuck 200 with the internal laser beam L2.
  • a separating device 62 as a separating unit separates the first wafer W into a device wafer Wd1 and a separated wafer Wd2 with the inner surface modified layer M2 formed by the internal modifying device 61 as a base point.
  • the separation device 62 has a chuck 130 that holds the second wafer S on its upper surface, and a separation arm 131 that holds the first wafer W on its suction holding surface.
  • the separation arm 131 sucks and holds the first wafer W, and in this state, the separation arm 131 is lifted. , the first wafer W is separated.
  • the method of separating the first wafer W in the separating device 62 is not limited to this, and can be arbitrarily determined.
  • the wafer transfer device 70 is arranged, for example, on the Y-axis positive direction side of the interface reforming device 60 and the internal reforming device 61 .
  • the wafer transfer device 70 has, for example, two transfer arms 71, 71 for transferring the superposed wafer T while holding it by suction with a suction holding surface (not shown).
  • Each transport arm 71 is supported by a multi-joint arm member 72, and is configured to be movable in the horizontal direction, the vertical direction, around the horizontal axis, and around the vertical axis.
  • the wafer transport device 70 is configured to be capable of transporting the superposed wafer T and the like to the etching device 40, the cleaning device 41, the interface reforming device 60, the internal reforming device 61, the separating device 62, and the processing device 80, which will be described later. ing.
  • a processing device 80 is provided in the third processing block B3.
  • the processing device 80 has a rotary table 81 .
  • the rotary table 81 is rotatable around a vertical center line 82 of rotation by a rotary mechanism (not shown).
  • Two chucks 83 for holding the superposed wafer T by suction are provided on the rotary table 81 .
  • the chucks 83 are evenly arranged on the same circumference as the rotary table 81 .
  • the two chucks 83 are movable to the delivery position A0 and the processing position A1 by rotating the rotary table 81 .
  • Each of the two chucks 83 is configured to be rotatable about a vertical axis by a rotating mechanism (not shown).
  • a grinding unit 84 is arranged at the processing position A1, and grinds the first wafer W while the second wafer S is held by the chuck 83 by suction. Grinding unit 84 has a grinding section 85 with an annular, rotatable grinding wheel (not shown). Further, the grinding part 85 is configured to be movable in the vertical direction along the support 86 .
  • a controller 90 is provided in the wafer processing system 1 described above.
  • the control device 90 is, for example, a computer having a CPU, a memory, etc., and has a program storage unit (not shown).
  • the program storage unit stores programs for controlling the processing of the superposed wafers T in the wafer processing system 1 .
  • the program may be recorded in a computer-readable storage medium H and installed in the control device 90 from the storage medium H.
  • the superimposed wafer T is formed in advance in a bonding apparatus (not shown) outside the wafer processing system 1 . Further, in the polymerized wafer T to be processed according to the present embodiment, as shown in FIGS. 1 and 5A, a SiO 2 film, a Si film, a device layer Dw and A surface film Fw is formed by stacking.
  • a cassette C containing a plurality of superposed wafers T is mounted on the cassette mounting table 10 of the loading/unloading station 2 .
  • the superposed wafer T in the cassette C is taken out by the wafer transfer device 20 and transferred to the transition device 30 .
  • the superposed wafer T transferred to the transition device 30 is then transferred to the interface modification device 60 by the wafer transfer device 50 .
  • the SiO 2 film formed on the first wafer W is irradiated with the interface laser beam L1 as shown in FIG. 5(a).
  • the irradiated interface laser light L1 is absorbed by the SiO 2 film and reforms the SiO 2 film to form the leakage light prevention layer M1 (step P1 in FIG. 6).
  • the leakage light prevention layer M1 is desirably formed so as to cover the entire effective device surface to be protected in plan view.
  • the temperature of silicon forming the first wafer W is raised by raising the temperature of the SiO 2 film by absorbing the interface laser beam L1 (CO 2 laser). to improve the light absorption rate of the silicon.
  • the silicon absorbs the wavelength of the interface laser light L1 (CO 2 laser) and is reformed to form the leakage light prevention layer M1. That is, the "modification" of the SiO 2 film in the interface modification apparatus 60 in this embodiment includes the modification of the silicon forming the first wafer W.
  • the polymerized wafer T on which the leakage light prevention layer M1 is formed is subsequently transferred to the internal reforming device 61 by the wafer transfer device 50 .
  • the internal reforming device 61 as shown in FIG. 5B, the internal surface reforming layer M2 is formed inside the first wafer W (step P2 in FIG. 6).
  • the laser irradiation system 210 In forming the inner surface modified layer M2, while rotating the superposed wafer T (first wafer W), the laser irradiation system 210 periodically irradiates the internal laser beam L2, and the irradiation position of the laser beam is set to the first position. One wafer W is moved radially inward. As a result, the inner surface modified layer M2 is formed inside the first wafer W over the entire surface along the surface direction, and has a substantially spiral or concentric circular shape in a plan view. The formation interval in the radial direction of the inner surface modified layer M2 can be determined arbitrarily. In forming the inner surface modified layer M2, the laser beam irradiation position is relatively scanned horizontally with respect to the superposed wafer T (first wafer W) so that the inner surface modified layer M2 is formed. may be formed substantially linearly.
  • the cracks C2 extending from each of the inner surface modified layers M2 formed adjacent to each other in the surface direction are connected to each other.
  • the crack C2 extending from the inner surface modified layer M2 can be controlled by adjusting conditions such as the output and frequency of the internal laser beam L2 or the number of revolutions of the superposed wafer T, for example.
  • the internal laser beam L2 irradiated when forming the internal surface modified layer M2 is NIR light and has transparency to silicon (Si). For this reason, part of the internal laser beam L2 irradiated to the inside of the first wafer W leaks from the focal point (formation position of the internal surface modified layer M2), further penetrates the SiO 2 film, and reaches the device layer. There was concern that it would affect Dw.
  • the leakage light prevention layer M1 is formed in the interface modification device 60 prior to the formation of the internal surface modification layer M2. Then, the formed leakage light prevention layer M1 absorbs or scatters the leakage light of the internal laser beam L2 (NIR light), thereby reducing the leakage light reaching the device layer Dw and affecting the device layer Dw. can be suppressed.
  • NIR light the internal laser beam L2
  • the inner surface modified layer M2 formed inside the first wafer W has a lower end which is the first layer after grinding the separation surface in step P4 described later. It is desirable to be above the target thickness of the wafer W (broken line in FIG. 5(b)).
  • the superposed wafer T on which the inner surface modified layer M2 is formed is then transferred to the separation device 62 by the wafer transfer device 50.
  • the first wafer W is divided into a device wafer Wd1 on the front surface Wa side and a separated wafer Wd2 on the rear surface Wb side with the inner surface modified layer M2 and the crack C2 as base points. Separate (step P3 in FIG. 6).
  • the chuck 130 In the separation of the first wafer W in step P3, the chuck 130 (see FIG. 4) sucks and holds the second wafer S while sucking and holding the first wafer W on the sucking and holding surface of the separation arm 131 . .
  • the first wafer W is separated into the device wafer Wd1 and the separation wafer Wd2 by raising the separation arm 131 while the suction holding surface holds the first wafer W by suction.
  • shear stress may be generated at the separation interface between the device wafer Wd1 and the separation wafer Wd2 by relatively rotating or moving the chuck 130 and the separation arm 131 in the horizontal direction.
  • the separation arm 131 is used in the separation device 62 to separate the first wafer W. Separation of one wafer W may be performed.
  • the processing device 80 functions as a "peeling section" according to the technique of the present disclosure.
  • a separated wafer Wd2 separated from the first wafer W is collected outside the wafer processing system 1, for example.
  • a recovery section (not shown) may be provided within the movable range of the transfer arm 71, and the separated wafer Wd2 may be recovered in the recovery section.
  • the superposed wafer T from which the first wafer W has been separated is subsequently transferred to the chuck 83 of the processing device 80 by the wafer transfer device 70 .
  • the chuck 83 is moved to the processing position A1, and as shown in FIG. 5(d), the separation surface of the device wafer Wd1 is ground by the grinding unit 84 (step P4 in FIG. 6).
  • the internal surface modified layer M2 remaining on the separation surface of the device wafer Wd1 is removed, and the device wafer Wd1 is reduced to a desired target thickness.
  • the inner surface modified layer M2 is formed such that the lower end thereof is located above the target thickness (the height position of the final finished thickness) of the first wafer W after grinding. , the internal surface modified layer M2 remaining on the separation surface can be appropriately removed by grinding.
  • the superposed wafer T obtained by thinning the first wafer W to the target thickness in the processing device 80 is transferred to the cleaning device 41 by the wafer transfer device 70, and the ground surface of the device wafer Wd1 is cleaned (step P5 in FIG. 6). .
  • step P6 the ground surface of the device wafer Wd1 is planarized by wet etching the ground surface.
  • the superposed wafer T that has undergone all the processes is transferred to the transition device 30 by the wafer transfer device 50 and further transferred to the cassette C on the cassette mounting table 10 by the wafer transfer device 20 .
  • a series of wafer processing in the wafer processing system 1 is completed.
  • the polymerized wafer T that has undergone all the processes may be further subjected to CMP (Chemical Mechanical Polishing) to smooth the ground surface.
  • CMP Chemical Mechanical Polishing
  • the CMP process may be performed outside the wafer processing system 1 or may be performed inside.
  • the CMP apparatus for performing the CMP process can be stacked with the etching apparatus 40 and the cleaning apparatus 41 in the first processing block B1, for example.
  • the SiO 2 film provided between the first wafer W and the device layer Dw is modified, and the internal laser beam L2 is generated.
  • a leakage light prevention layer M1 is formed to absorb or scatter leakage light.
  • the leakage light prevention layer M1 by forming the leakage light prevention layer M1 in this way, the position of the condensing point (the position where the inner surface modification layer M2 is formed) inside the first wafer W is brought closer to the device layer Dw. It is possible to reduce the amount of grinding in the subsequent grinding process (step P4).
  • the amount of the internal laser beam L2 that passes through the device layer Dw when forming the internal surface modified layer M2 increases as the focal point position of the internal laser beam L2 approaches the device layer Dw. .
  • the focal point position of the internal laser beam L2 the position where the internal surface modified layer M2 is formed
  • the leaked light can be absorbed and scattered by the leaked light prevention layer M1. Therefore, the focal point position of the internal laser beam L2 can be brought closer to the device layer Dw (more specifically, the target thickness in the grinding process), and the amount of grinding in the grinding process (step P4) can be reduced.
  • the superposed wafer T after separation of the first wafer W is sequentially subjected to the grinding process (step P4), the cleaning of the ground surface (step P5), and the wet etching process (step P6).
  • the grinding process of the superposed wafer T can be omitted as appropriate. That is, the purpose of the grinding process in step P4 is to reduce the device wafer Wd1 to a desired target thickness. If the first wafer W can be separated near the position, the grinding process in step P4 can be omitted.
  • the inner surface modified layer M2 remaining on the separation surface of the device wafer Wd1 can be removed by wet etching treatment applied to the superposed wafer T without performing the grinding treatment. Further, in such a wet etching process, the separation surface of the superposed wafer T is flattened. Further, the separation surface of the superposed wafer T flattened by the wet etching process may be further smoothed by the CMP process as described above.
  • the crack C2 extending in the surface direction from the inner surface modified layer M2 reaches the outer peripheral edge of the first wafer W as shown in FIG. 5(b).
  • the device wafer Wd1 after removal of the separation wafer Wd2 has a sharply pointed peripheral edge We (so-called knife-edge shape) as shown in FIG. 5(c).
  • chipping may occur at the peripheral edge We of the wafer, and the wafer may be damaged.
  • the peripheral edge We of the first wafer W is removed integrally with the separated wafer Wd2 (so-called edge trim processing). That is, the separation device 62 or the processing device 80 that separates the first wafer W can function as a peripheral edge removal section that removes the peripheral edge portion We of the first wafer W.
  • the SiO 2 film is modified in the interface modification device 60 to form the leakage light prevention layer M1 in the same manner as in the above embodiment.
  • Dw or the surface film Fw (surface film Fw in the illustrated example) is used to form an unbonded area Ae in which the bonding strength between the first wafer W and the second wafer S is reduced.
  • the unbonded region Ae is formed, for example, by amorphizing or removing the irradiated portion of the interface laser beam L1.
  • an inner surface modified layer M2 and a peripheral edge modified layer M3 are sequentially formed in the internal modification device 61.
  • FIG. The modified peripheral layer M3 serves as a starting point for peeling (edge trim) of the peripheral edge We.
  • the formation order of the inner surface modified layer M2 and the peripheral edge modified layer M3 is not particularly limited.
  • the crack C2 extends from the inner surface modified layer M2 along the surface direction of the first wafer W
  • the crack C3 extends from the peripheral edge modified layer M3 along the thickness direction of the first wafer W. Extend.
  • the radially outer end of the crack C2 is formed at the uppermost side (on the rear surface Wb side of the first wafer W) inside the first wafer W as shown in FIG. 7(c). It connects with the upper end of layer M3 or crack C3.
  • the crack C2 does not extend to the edge of the first wafer W.
  • the crack C3 does not extend to the rear surface Wb of the first wafer W.
  • the first wafer W is formed with the inner surface modified layer M2, the peripheral edge modified layer M3, and the cracks C2 and C3 formed inside the first wafer W as base points. is separated into a device wafer Wd1 and a separation wafer Wd2 and thinned.
  • the polymerized wafer T to be processed is the first layer formed by laminating the SiO 2 film, the Si film, the device layer Dw and the surface film Fw on the surface Wa side.
  • the SiO 2 film of the first wafer W is partially doped with oxygen (O 2 ). It may be a modified oxygen-doped silicon layer.
  • a SiO2 layer is formed as an insulating layer as shown in (b).
  • the SiO 2 layer is formed at the thickness direction position of the first wafer W implanted with O ions.
  • an SOI structure is formed in which a single crystal silicon layer and an SiO 2 layer as an insulating layer are arranged in the thickness direction.
  • the implantation position of oxygen ions may be appropriately adjusted to a desired position. It is set closer to the surface Wa than the position where the modified layer M2 is to be formed.
  • the method of forming the SiO 2 layer on the first wafer W is not limited to this.
  • high-concentration carbon (C ) After the ion implantation, the first wafer W into which the carbon ions are implanted may be subjected to a heat treatment (annealing treatment) at a high temperature to form an oxygen precipitation layer.
  • the device layer Dw includes multiple devices.
  • the surface film Fw is, for example, a TEOS film.
  • FIG. 8(d) the first wafer W and the second wafer S are bonded to form a superimposed wafer T.
  • FIG. 8(d) the first wafer W and the second wafer S are bonded to each other via surface films Fw and Fs, respectively.
  • the superposed wafer T formed as described above is then loaded into the wafer processing system 1 .
  • the polymerized wafer T loaded into the wafer processing system 1 is first transported to the interface modification device 60, and as shown in FIG .
  • the SiO 2 layer is modified to form the leakage light prevention layer M1.
  • the polymerized wafer T on which the leakage light prevention layer M1 is formed is transported to the internal reforming device 61, and as shown in FIG. 9B, the inside of the first wafer W is irradiated with the internal laser beam L2.
  • an inner surface modified layer M2 which serves as a starting point for delamination of the first wafer W, is formed.
  • a crack C2 extending in the surface direction of the first wafer W extends from the inner surface modified layer M2.
  • the leakage light prevention layer M1 is formed between the formation position of the internal surface modified layer M2 and the device layer Dw, the device layer Dw is not exposed when the internal laser beam L2 is irradiated. It is possible to appropriately suppress the influence of leaked light on the Further, since the leakage light prevention layer M1 is formed in this way, as shown in FIG. It can be brought closer to the device layer Dw.
  • the polymerized wafer T on which the inner surface modified layer M2 is formed is subsequently transported to the separation device 62.
  • the separating device 62 separates the first wafer W into a device wafer Wd1 and a separated wafer Wd2 with the inner surface modified layer M2 and the crack C2 as base points.
  • the device wafer Wd1 after separation of the first wafer W may be transferred to the cleaning device 41 and the separated surface may be cleaned.
  • the formation position of the internal surface modified layer M2 (position of the focal point of the internal laser beam L2) can be brought closer to the device layer Dw. .
  • the amount of grinding of the first wafer W after separation in the processing device 80 can be reduced or eliminated. Therefore, in the present embodiment, the device wafer Wd1 after separation of the first wafer W is transferred to the etching device 40 without being transferred to the processing device 80 .
  • the peeled surface of the superimposed wafer T (device wafer Wd1) thinned by separation is etched without being subjected to the grinding process in the processing apparatus 80.
  • Processing may be applied.
  • the SiO 2 layer and the leakage light preventing layer M1 formed inside the first wafer W may be further removed as shown in FIG. 9(d).
  • the CMP process may be further performed inside or outside the wafer processing system 1 on the superposed wafer T on which all the processes have been performed.
  • the structure of the superposed wafer T processed by the wafer processing system 1 is not particularly limited, and the SiO 2 film as the oxygen-containing film is formed on the surface Wa of the first wafer W.
  • a SiO 2 layer may be formed inside the first wafer W as an oxygen-containing film.
  • the overlapping wafer T is etched without being ground.
  • the interface modification device 60 for forming the leakage light prevention layer M1 and the internal modification device 61 for forming the internal surface modification layer M2 (and the periphery modification layer M3) are arranged independently, but these laser irradiation devices may be configured integrally.
  • one laser irradiation system 161 for irradiating interface laser light L1 (CO 2 laser) and internal laser light L2 (NIR Another laser irradiation system 162 for irradiating light) may be arranged.
  • One laser irradiation system 161 includes a laser head 161a and a lens 161b.
  • Another laser illumination system 162 comprises a laser head 162a and a lens 162b.
  • one laser irradiation system 161 and another laser irradiation system 162 may be arranged independently as shown in FIG.
  • one laser irradiation system 161 and another laser irradiation system 162 are integrally configured, and, for example, under the control of the control device 90, the irradiation of the interface laser light L1 and the internal laser light L2 is switched. may be configured to allow
  • the SiO 2 film is irradiated with the interfacial laser light L1, and the inside of the first wafer W is irradiated with the internal laser light L2. Irradiation may be performed simultaneously. More specifically, while moving the lens 161b, the SiO 2 film is irradiated with the interface laser light L1, and the lens 162b is moved so as to follow the irradiation of the SiO 2 film with the interface laser light L1. It is moved and irradiated with the internal laser beam L2.
  • the inner surface modification layer M2 is subsequently formed, but immediately after the formation of the light leakage prevention layer M1. Then, the internal laser beam L2 may be irradiated at a position corresponding to the formed leakage light prevention layer M1.
  • the output of the internal laser beam L2 or the relative distance between the irradiation axis of the interface laser beam L1 and the irradiation axis of the internal laser beam L2 is determined by the crack C2 that extends during the formation of the internal surface modified layer M2. is preferably controlled so as not to reach directly under the irradiation of the interface laser beam L1.
  • the formation of the leakage light prevention layer M1 and the formation of the internal surface modification layer M2 can be performed substantially simultaneously as described above, so that the time required for a series of processes on the superposed wafer T in the wafer processing system 1 can be greatly reduced. can be shortened.
  • the interface laser beam L1 is a CO 2 laser and the internal laser beam L2 is an NIR beam has been described as an example.
  • the type of laser light is not particularly limited as long as the can be formed appropriately.
  • the wafer to be processed is an SIO wafer (for example, SIMOX wafer) has been described as an example, but the structure of the wafer is not particularly limited.
  • Wafer Processing System 60 Interface Modification Device 61 Internal Modification Device 80 Processing Device 90 Control Device Dw Device Layer L1 Interface Laser Light L2 Internal Laser Light M1 Leakage Prevention Layer M2 Internal Surface Modification Layer S Second Wafer T Superimposed wafer W First wafer

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Abstract

第１の基板と第２の基板が接合された重合基板を処理する方法であって、前記第１の基板の表面側には複数のデバイスを含むデバイス層が形成され、前記第１の基板の剥離の基点となる改質層の形成位置と前記デバイス層の間に形成された酸素含有膜に第１のレーザ光を照射して漏れ光防止層を形成することと、前記漏れ光防止層を形成した後、前記第１の基板の内部に第２のレーザ光を照射して、前記改質層を形成することと、前記改質層を基点として前記第１の基板を剥離して薄化することと、を含む。

Description

基板処理方法及び基板処理装置
　本開示は、基板処理方法及び基板処理装置に関する。
　特許文献１には、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板を用いた半導体装置の製造方法が開示されている。特許文献１の記載によれば、ＳＩＭＯＸ基板の一表面に第１の単結晶半導体層を活性層とした電界効果トランジスタ及び記憶素子を含む層を形成した後、一表面とは反対表面の第２の単結晶半導体層を、エッチング又は研削研磨の少なくともいずれかにより除去する。
日本国　特開２０１１－９７１０５号公報
　本開示にかかる技術は、第１の基板と第２の基板が接合された重合基板において、第１の基板を適切に薄化する。
　本開示の一態様は、第１の基板と第２の基板が接合された重合基板を処理する方法であって、前記第１の基板の表面側には複数のデバイスを含むデバイス層が形成され、前記第１の基板の剥離の基点となる改質層の形成位置と前記デバイス層の間に形成された酸素含有膜に第１のレーザ光を照射して漏れ光防止層を形成することと、前記漏れ光防止層を形成した後、前記第１の基板の内部に第２のレーザ光を照射して、前記改質層を形成することと、前記改質層を基点として前記第１の基板を剥離して薄化することと、を含む。
　本開示によれば、第１の基板と第２の基板が接合された重合基板において、第１の基板を適切に薄化することができる。
重合ウェハの構成例を示す側面図である。 実施の形態に係るウェハ処理システムの構成の概略を示す平面図である。 実施の形態にかかる界面改質装置の構成の概略を示す正面図である。 分離装置の構成の概略を示す正面図である。 半導体ウェハ製造工程における主な工程の一例を示す説明図である。 半導体ウェハ製造工程における主な工程の一例を示すフロー図である。 半導体ウェハ製造工程における他の工程の一例を示す説明図である。 第１のウェハに対する酸素含有膜の形成工程の一例を示す説明図である。 半導体ウェハ製造工程における他の工程の一例を示す説明図である。 レーザ照射装置の構成例を示す縦断面図である。
　半導体デバイスの製造工程においては、表面に複数の電子回路等を含むデバイス層が形成された半導体基板（以下、「ウェハ」という場合がある。）に対し、当該ウェハを薄化することが行われている。ウェハの薄化は、一例として、処理対象のウェハの内部にレーザ光を照射することで改質層を形成し、当該改質層を基点としてウェハを表面側のデバイスウェハと裏面側の分離ウェハとに分離して行われる。
　ところで、近年、製品としての半導体デバイス（トランジスタ）の効率向上を目的として、単結晶半導体層（例えば単結晶シリコン）と絶縁層（例えばＳｉＯ２）が積層されたＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板が用いられる場合がある。ＳＯＩ基板の一例としては、特許文献１に記載のＳＩＭＯＸ基板が挙げられる。ＳＯＩ基板を使用した場合、トランジスタの寄生容量を減らし、動作速度の向上や消費電力の削減を図ることが可能である。
　しかしながら、このようにＳＯＩ基板を使用する場合、上述のウェハの薄化を適切に行うことが困難であった。
　具体的には、例えば特許文献１に記載のようにウェハをエッチングにより薄化する場合、当該ウェハの薄化に時間を要すると共に、多量の薬液やガスを使用する必要がある。
　また、例えば特許文献１に記載のようにウェハを研削研磨する場合、当該ウェハの薄化に多量の研削水を要すると共に、研削に際して多量の研削屑等が発生する。
　更に、例えば上述のようにウェハの内部に改質層を形成する場合、照射されるレーザ光、例えば近赤外線（ＮＩＲ：Ｎｅａｒ　Ｉｎｆｒａｒｅｄ）光が単結晶半導体層や絶縁層を透過し、漏れ光としてデバイス層に影響を与えるおそれがある。
　ここで、漏れ光によるデバイス層への影響を抑制する手法として、ウェハの内部におけるレーザ光の焦点（改質層の形成位置）を上方（デバイス層が形成される表面とは反対の裏面側）にずらし、デバイス層へ透過する光をデフォーカスすることが挙げられる。しかしながら、この場合、改質層の形成位置が上方にずれることでウェハの分離面位置（薄化界面）も上方にずれ、後工程におけるウェハ裏面の研削分量が増加する、という問題が生じ得る。
　本開示に係る技術は上記事情に鑑みてなされたものであり、第１の基板と第２の基板が接合された重合基板において、第１の基板を適切に薄化する。以下、本実施形態にかかる基板処理装置としてのウェハ処理システム、および基板処理方法としてのウェハ処理方法ついて、図面を参照して説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する要素においては、同一の符号を付することにより重複説明を省略する。
　本実施形態に係る後述のウェハ処理システム１では、図１に示すように第１の基板としての第１のウェハＷと、第２の基板としての第２のウェハＳとが接合された重合基板としての重合ウェハＴに対して処理を行う。以下、第１のウェハＷにおいて、第２のウェハＳと接合される側の面を表面Ｗａといい、表面Ｗａと反対側の面を裏面Ｗｂという。同様に、第２のウェハＳにおいて、第１のウェハＷと接合される側の面を表面Ｓａといい、表面Ｓａと反対側の面を裏面Ｓｂという。
　第１のウェハＷは、例えばシリコン基板等の半導体ウェハである。第１のウェハＷの表面Ｗａ側には、絶縁層としてのＳｉＯ２膜が形成されている。ＳｉＯ２膜は、例えば第１のウェハＷの厚みの一部が酸素（Ｏ２）のドープにより改質された酸素ドープシリコン層であってもよい。ＳｉＯ２膜には、さらに単結晶シリコン層（単結晶半導体層）としてのＳｉ膜及び複数のデバイスを含むデバイス層Ｄｗが形成されている。すなわち第１のウェハＷは、絶縁層と単結晶半導体層とが積層されたＳＯＩ基板としての構成を有する。また、デバイス層Ｄｗには表面膜Ｆｗが更に形成され、第１のウェハＷは、当該表面膜Ｆｗを介して第２のウェハＳと接合されている。表面膜Ｆｗとしては、例えば酸化膜（ＴＨＯＸ膜、ＳｉＯ２膜、ＴＥＯＳ膜）、ＳｉＣ膜、ＳｉＣＮ膜又は接着剤などが挙げられる。なお、第１のウェハＷの周縁部Ｗｅは面取り加工がされており、周縁部Ｗｅの断面はその先端に向かって厚みが小さくなっている。
　なお、第１のウェハＷに形成されるＳｉＯ２膜は必ずしも酸素ドープシリコン層である必要はなく、一般的な酸化膜であってもよい。ＳｉＯ２膜は第１のウェハＷの内部を改質して形成してもよいし、第１のウェハＷの外表面を被膜するように形成してもよい。換言すれば、第１のウェハＷには酸素含有膜が形成されている。
　第２のウェハＳは、例えば第１のウェハＷを支持するウェハである。第２のウェハＳには表面膜Ｆｓが形成され、当該表面膜Ｆｓを介して第１のウェハＷと接合されている。なお、第２のウェハＳは第１のウェハＷを支持するサポートウェハである必要はなく、例えば表面Ｓａ側にデバイス層（図示せず）が形成されたデバイスウェハであってもよい。かかる場合、第２のウェハＳには、デバイス層を介して表面膜Ｆｓが形成される。
　図２に示すようにウェハ処理システム１は、搬入出ステーション２と処理ステーション３を一体に接続した構成を有している。搬入出ステーション２では、例えば外部との間で複数の重合ウェハＴ等を収容可能なカセットＣが搬入出される。処理ステーション３は、重合ウェハＴに対して所望の処理を施す各種処理装置を備えている。
　搬入出ステーション２には、複数、例えば３つのカセットＣを載置するカセット載置台１０が設けられている。また、カセット載置台１０のＸ軸負方向側には、当該カセット載置台１０に隣接してウェハ搬送装置２０が設けられている。ウェハ搬送装置２０は、Ｙ軸方向に延伸する搬送路２１上を移動し、カセット載置台１０のカセットＣと後述のトランジション装置３０との間で重合ウェハＴ等を搬送可能に構成されている。
　搬入出ステーション２には、ウェハ搬送装置２０のＸ軸負方向側において、当該ウェハ搬送装置２０に隣接して、重合ウェハＴ等を処理ステーション３との間で受け渡すためのトランジション装置３０が設けられている。
　処理ステーション３には、例えば３つの処理ブロックＢ１～Ｂ３が設けられている。第１の処理ブロックＢ１、第２の処理ブロックＢ２、及び第３の処理ブロックＢ３は、Ｘ軸正方向側（搬入出ステーション２側）から負方向側にこの順で並べて配置されている。
　第１の処理ブロックＢ１には、後述の加工装置８０で研削された第１のウェハＷの研削面をエッチングするエッチング装置４０と、第１のウェハＷの研削面を洗浄する洗浄装置４１と、ウェハ搬送装置５０が設けられている。エッチング装置４０と洗浄装置４１は、積層して配置されている。なお、エッチング装置４０と洗浄装置４１の数や配置はこれに限定されない。
　ウェハ搬送装置５０は、トランジション装置３０のＸ軸負方向側に配置されている。ウェハ搬送装置５０は、重合ウェハＴを保持して搬送する、例えば２つの搬送アーム５１、５１を有している。各搬送アーム５１は、水平方向、鉛直方向、水平軸回り及び鉛直軸周りに移動自在に構成されている。そしてウェハ搬送装置５０は、トランジション装置３０、エッチング装置４０、洗浄装置４１、後述する界面改質装置６０、後述する内部改質装置６１及び後述する分離装置６２に対して、重合ウェハＴ等を搬送可能に構成されている。
　第２の処理ブロックＢ２には、後述の漏れ光防止層を形成する界面改質装置６０と、第１のウェハＷの剥離の基点となる分離面改質層を形成する内部改質装置６１と、第１のウェハＷを分離する分離装置６２と、ウェハ搬送装置７０が設けられている。界面改質装置６０、内部改質装置６１及び分離装置６２は、積層して配置されている。なお、界面改質装置６０、内部改質装置６１及び分離装置６２の数や配置はこれに限定されない。例えば、界面改質装置６０、内部改質装置６１と分離装置６２を積層して配置することに代え、少なくともいずれかを水平方向に隣接して配置してもよい。
　第１のレーザ光照射部としての界面改質装置６０は、例えば第１のウェハＷに形成された絶縁層としてのＳｉＯ２膜に第１のレーザ光としての界面用レーザ光Ｌ１（例えばＣＯ２レーザ）を照射する。界面用レーザ光Ｌ１は、一例として５μｍ以上、好ましくは９μｍ～１０μｍの波長を有する。界面改質装置６０においては、界面用レーザ光Ｌ１の集光点位置においてＳｉ膜を改質し、後述の内部用レーザ光Ｌ２の透過を抑制する漏れ光防止層Ｍ１を形成する。
　図３に示すように界面改質装置６０は、重合ウェハＴを上面で保持するチャック１００を有している。チャック１００は、第２のウェハＳにおける第１のウェハＷとの非接合面側を吸着保持する。
　チャック１００は、エアベアリング１０１を介して、スライダテーブル１０２に支持されている。スライダテーブル１０２の下面側には、回転機構１０３が設けられている。回転機構１０３は、駆動源として例えばモータを内蔵している。チャック１００は、回転機構１０３によってエアベアリング１０１を介して、θ軸（鉛直軸）回りに回転自在に構成されている。スライダテーブル１０２は、その下面側に設けられた水平移動機構１０４によって、Ｙ軸方向に延伸するレール１０５に沿って移動可能に構成されている。レール１０５は、基台１０６に設けられている。なお、水平移動機構１０４の駆動源は特に限定されるものではないが、例えばリニアモータが用いられる。
　チャック１００の上方には、レーザ照射システム１１０が設けられている。レーザ照射システム１１０は、レーザヘッド１１１、及びレンズ１１２を有している。レンズ１１２は、昇降機構（図示せず）によって昇降自在に構成されていてもよい。
　レーザヘッド１１１は、レーザ光をパルス状に発振する図示しないレーザ発振器を有している。すなわち、レーザ照射システム１１０からチャック１００に保持された重合ウェハＴに照射されるレーザ光はいわゆるパルスレーザであり、そのパワーが０（ゼロ）と最大値を繰り返すものである。なお、レーザヘッド１１１は、レーザ発振器の他の機器、例えば増幅器などを有していてもよい。
　レンズ１１２は、筒状の部材であり、チャック１００に保持された重合ウェハＴに界面用レーザ光Ｌ１を照射する。
　第２のレーザ光照射部としての内部改質装置６１は、第１のウェハＷの内部に第２のレーザ光としての内部用レーザ光Ｌ２（例えばＹＡＧレーザ等のＮＩＲ光）を照射する。内部用レーザ光Ｌ２は、一例として１μｍ～１．５μｍの波長を有する。内部改質装置６１においては、内部用レーザ光Ｌ２の集光点位置において第１のウェハＷを改質し、第１のウェハＷの分離の基点となる内部面改質層Ｍ２を形成する。
　内部改質装置６１は界面改質装置６０と同様の構成を有している。すなわち内部改質装置６１は、図３に示したように重合ウェハＴを保持するチャック２００、エアベアリング２０１、スライダテーブル２０２、回転機構２０３、水平移動機構２０４、レール２０５、基台２０６及びレーザ照射システム２１０を有している。またレーザ照射システム２１０は、レーザヘッド２１１、及びレンズ２１２を有している。レーザ照射システム２１０は、チャック２００に保持された重合ウェハＴに内部用レーザ光Ｌ２を照射する。
　剥離部としての分離装置６２は、内部改質装置６１で形成された内部面改質層Ｍ２を基点として、第１のウェハＷをデバイスウェハＷｄ１と分離ウェハＷｄ２とに分離する。
　図４に示すように分離装置６２は、第２のウェハＳを上面で保持するチャック１３０と、第１のウェハＷを吸着保持面で保持する分離アーム１３１を有している。そして分離装置６２では、図４に示すように、チャック１３０で第２のウェハＳを保持しつつ、分離アーム１３１で第１のウェハＷを吸着保持し、かかる状態で分離アーム１３１を上昇させることで、第１のウェハＷを分離する。なお、分離装置６２における第１のウェハＷの分離方法はこれに限定されるものではなく、任意に決定できる。
　ウェハ搬送装置７０は、例えば界面改質装置６０と内部改質装置６１のＹ軸正方向側に配置されている。ウェハ搬送装置７０は、重合ウェハＴを図示しない吸着保持面により吸着保持して搬送する、例えば２つの搬送アーム７１、７１を有している。各搬送アーム７１は、多関節のアーム部材７２に支持され、水平方向、鉛直方向、水平軸回り及び鉛直軸周りに移動自在に構成されている。そしてウェハ搬送装置７０は、エッチング装置４０、洗浄装置４１、界面改質装置６０、内部改質装置６１、分離装置６２及び後述する加工装置８０に対して、重合ウェハＴ等を搬送可能に構成されている。
　第３の処理ブロックＢ３には、加工装置８０が設けられている。
　加工装置８０は、回転テーブル８１を有している。回転テーブル８１は、回転機構（図示せず）によって、鉛直な回転中心線８２を中心に回転自在に構成されている。回転テーブル８１上には、重合ウェハＴを吸着保持するチャック８３が２つ設けられている。チャック８３は、回転テーブル８１と同一円周上に均等に配置されている。２つのチャック８３は、回転テーブル８１が回転することにより、受渡位置Ａ０及び加工位置Ａ１に移動可能になっている。また、２つのチャック８３はそれぞれ、回転機構（図示せず）によって鉛直軸回りに回転可能に構成されている。
　受渡位置Ａ０では、重合ウェハＴの受け渡しが行われる。加工位置Ａ１には、研削ユニット８４が配置され、第２のウェハＳをチャック８３で吸着保持した状態で第１のウェハＷを研削する。研削ユニット８４は、環状形状で回転自在な研削砥石（図示せず）を備えた研削部８５を有している。また、研削部８５は、支柱８６に沿って鉛直方向に移動可能に構成されている。
　以上のウェハ処理システム１には、制御装置９０が設けられている。制御装置９０は、例えばＣＰＵやメモリ等を備えたコンピュータであり、プログラム格納部（図示せず）を有している。プログラム格納部には、ウェハ処理システム１における重合ウェハＴの処理を制御するプログラムが格納されている。なお、上記プログラムは、コンピュータに読み取り可能な記憶媒体Ｈに記録されていたものであって、当該記憶媒体Ｈから制御装置９０にインストールされたものであってもよい。
　次に、ウェハ処理システム１を用いて行われるウェハ処理について説明する。なお本実施形態では、予めウェハ処理システム１の外部の接合装置（図示せず）において重合ウェハＴが形成されている。
　また、本実施形態に係る処理対象の重合ウェハＴにおいては、図１及び図５（ａ）に示すように、第１のウェハＷの表面Ｗａ側にＳｉＯ２膜、Ｓｉ膜、デバイス層Ｄｗ及び表面膜Ｆｗが積層して形成されている。
　先ず、複数の重合ウェハＴを収納したカセットＣが、搬入出ステーション２のカセット載置台１０に載置される。次に、ウェハ搬送装置２０によりカセットＣ内の重合ウェハＴが取り出され、トランジション装置３０に搬送される。トランジション装置３０に搬送された重合ウェハＴは、続いて、ウェハ搬送装置５０により界面改質装置６０に搬送される。
　界面改質装置６０では、図５（ａ）に示すように第１のウェハＷに形成されたＳｉＯ２膜に界面用レーザ光Ｌ１を照射する。照射された界面用レーザ光Ｌ１はＳｉＯ２膜に吸収され、当該ＳｉＯ２膜を改質して漏れ光防止層Ｍ１を形成する（図６のステップＰ１）。漏れ光防止層Ｍ１は、平面視において、保護すべき有効なデバイス面の全面を覆うように形成されることが望ましい。
　なお、本実施形態においては、一例として、界面用レーザ光Ｌ１（ＣＯ２レーザ）の吸収によりＳｉＯ２膜の温度を上昇させることで第１のウェハＷを構成するシリコンの温度を上昇させ、これにより当該シリコンの光吸収率を向上させる。これにより、当該シリコンが界面用レーザ光Ｌ１（ＣＯ２レーザ）の波長を吸収し、改質され、漏れ光防止層Ｍ１を形成する。すなわち、本実施形態における界面改質装置６０でのＳｉＯ２膜の「改質」には、第１のウェハＷを構成するシリコンの改質が含まれるものとする。
　漏れ光防止層Ｍ１が形成された重合ウェハＴは、続いて、ウェハ搬送装置５０により内部改質装置６１に搬送される。内部改質装置６１では、図５（ｂ）に示すように、第１のウェハＷの内部に、内部面改質層Ｍ２を形成する（図６のステップＰ２）。
　内部面改質層Ｍ２の形成にあたっては、重合ウェハＴ（第１のウェハＷ）を回転させながらレーザ照射システム２１０から内部用レーザ光Ｌ２を周期的に照射するとともに、レーザ光の照射位置を第１のウェハＷの径方向内側に移動させる。これにより、第１のウェハＷの内部には、面方向に沿って全面に、平面視において略螺旋状、又は同心円状の内部面改質層Ｍ２が形成される。内部面改質層Ｍ２の径方向の形成間隔は任意に決定することができる。
　なお、内部面改質層Ｍ２の形成にあたっては、レーザ光の照射位置を重合ウェハＴ（第１のウェハＷ）に対して相対的に水平方向にスキャン移動させることで、内部面改質層Ｍ２を略直線状に形成してもよい。
　なお、第１のウェハＷの内部には、図５（ｂ）に示したように、内部面改質層Ｍ２の形成方向に沿って、すなわち第１のウェハＷの面方向に沿ってクラックＣ２が伸展する。面方向に隣接して形成される内部面改質層Ｍ２のそれぞれから伸展するクラックＣ２は、相互に連結させることが望ましい。内部面改質層Ｍ２から伸展するクラックＣ２は、例えば内部用レーザ光Ｌ２の出力や周波数、又は重合ウェハＴの回転数等の条件を調節することで制御できる。
　ここで、内部面改質層Ｍ２の形成時に照射される内部用レーザ光Ｌ２はＮＩＲ光であり、シリコン（Ｓｉ）に対して透過性を有する。このため、第１のウェハＷの内部に照射された内部用レーザ光Ｌ２の一部が集光点（内部面改質層Ｍ２の形成位置）から漏れ、更にＳｉＯ２膜を透過してデバイス層Ｄｗに影響を与えることが懸念された。
　この点、本実施形態においては、内部面改質層Ｍ２の形成に先立って界面改質装置６０において漏れ光防止層Ｍ１を形成する。そして、形成された漏れ光防止層Ｍ１が内部用レーザ光Ｌ２（ＮＩＲ光）の漏れ光を吸収、もしくは散乱し、これによりデバイス層Ｄｗに到達する漏れ光を減らして当該デバイス層Ｄｗへの影響を抑制できる。
　なお、第１のウェハＷの内部に形成される内部面改質層Ｍ２は、図５（ｂ）に示したように、その下端が、後述のステップＰ４における分離面の研削後の第１のウェハＷの目標厚み（図５（ｂ）における破線）よりも上方に位置することが望ましい。
　内部面改質層Ｍ２が形成された重合ウェハＴは、次に、ウェハ搬送装置５０により分離装置６２へと搬送される。
　分離装置６２では、図５（ｃ）に示すように、内部面改質層Ｍ２及びクラックＣ２を基点に第１のウェハＷを表面Ｗａ側のデバイスウェハＷｄ１と裏面Ｗｂ側の分離ウェハＷｄ２とに分離する（図６のステップＰ３）。
　ステップＰ３の第１のウェハＷの分離では、分離アーム１３１が備える吸着保持面で第１のウェハＷを吸着保持しつつ、チャック１３０（図４を参照）で第２のウェハＳを吸着保持する。その後、吸着保持面が第１のウェハＷを吸着保持した状態で分離アーム１３１を上昇させることで、第１のウェハＷをデバイスウェハＷｄ１と分離ウェハＷｄ２に分離する。またこの際、チャック１３０と分離アーム１３１を相対的に回転、又は水平方向に移動させることで、デバイスウェハＷｄ１と分離ウェハＷｄ２の分離界面にせん断応力を発生させてもよい。
　なお、本実施形態では分離装置６２において分離アーム１３１を利用して第１のウェハＷの分離を行ったが、加工装置８０におけるウェハ搬送装置７０からチャック８３への重合ウェハＴの受け渡しに際して、第１のウェハＷの分離を行ってもよい。かかる場合、加工装置８０が、本開示の技術に係る「剥離部」として機能する。
　第１のウェハＷから分離された分離ウェハＷｄ２は、例えばウェハ処理システム１の外部に回収される。また例えば、搬送アーム７１の可動範囲内に回収部（図示せず）を設け、当該回収部において分離ウェハＷｄ２を回収してもよい。
　第１のウェハＷの分離が行われた重合ウェハＴは、続いて、ウェハ搬送装置７０により加工装置８０のチャック８３に搬送される。次に、チャック８３を加工位置Ａ１に移動させ、図５（ｄ）に示すように、研削ユニット８４によってデバイスウェハＷｄ１の分離面を研削する（図６のステップＰ４）。かかる研削処理により、デバイスウェハＷｄ１の分離面に残る内部面改質層Ｍ２を除去するとともに、デバイスウェハＷｄ１を所望の目標厚みまで減少させる。
　この時、上述したように、内部面改質層Ｍ２はその下端が研削後の第１のウェハＷの目標厚み（最終仕上げ厚みの高さ位置）よりも上方に位置するように形成されるため、分離面に残る内部面改質層Ｍ２を研削により適切に除去できる。
　加工装置８０において第１のウェハＷが目標厚みまで薄化された重合ウェハＴは、ウェハ搬送装置７０により洗浄装置４１に搬送され、デバイスウェハＷｄ１の研削面が洗浄される図６のステップＰ５）。
　続いて重合ウェハＴは、ウェハ搬送装置５０によりエッチング装置４０に搬送され、デバイスウェハＷｄ１の研削面が薬液によりウェットエッチングされる（図６のステップＰ６）。ステップＰ６では、このようにデバイスウェハＷｄ１の研削面にウェットエッチング処理を施すことにより、当該研削面を平坦化する。
　その後、すべての処理が施された重合ウェハＴは、ウェハ搬送装置５０によりトランジション装置３０に搬送され、さらにウェハ搬送装置２０によりカセット載置台１０のカセットＣに搬送される。こうして、ウェハ処理システム１における一連のウェハ処理が終了する。
　なお、全ての処理が行われた重合ウェハＴには、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を更に施すことで、研削面を平滑化してもよい。当該ＣＭＰ処理は、ウェハ処理システム１の外部で行われてもよいし、又は内部で行われてもよい。ウェハ処理システム１の内部でＣＭＰ処理を行う場合、当該ＣＭＰ処理を行うためのＣＭＰ装置は、一例として第１の処理ブロックＢ１においてエッチング装置４０及び洗浄装置４１と積層して配置され得る。
　以上の実施形態によれば、内部面改質層Ｍ２の形成に先立って、第１のウェハＷとデバイス層Ｄｗとの間に設けられたＳｉＯ２膜を改質し、内部用レーザ光Ｌ２の漏れ光を吸収、もしくは散乱するための漏れ光防止層Ｍ１を形成する。これにより、内部面改質層Ｍ２の形成にあたりシリコンに対する透過性を有する内部用レーザ光Ｌ２（ＮＩＲ光）を照射したとしても、当該内部用レーザ光Ｌ２の漏れ光がデバイス層Ｄｗに到達することが抑制され、これによりデバイス層Ｄｗに影響が生じることが抑制される。
　また本実施形態によれば、このように漏れ光防止層Ｍ１を形成することで第１のウェハＷの内部における集光点位置（内部面改質層Ｍ２の形成位置）をデバイス層Ｄｗに近づけることができ、後工程の研削処理（ステップＰ４）における研削分量を削減できる。
　具体的には、内部面改質層Ｍ２の形成時にデバイス層Ｄｗへと透過する内部用レーザ光Ｌ２の量は、当該内部用レーザ光Ｌ２の集光点位置がデバイス層Ｄｗに近づくほど増加する。この点、本実施形態においては、内部用レーザ光Ｌ２の集光点位置（内部面改質層Ｍ２の形成位置）をデバイス層Ｄｗに近づけた場合であっても、デバイス層Ｄｗへ透過しようとする漏れ光を漏れ光防止層Ｍ１により吸収、散乱できる。このため、内部用レーザ光Ｌ２の集光点位置をデバイス層Ｄｗ（より具体的には研削処理における目標厚み）まで近づけることができ、研削処理（ステップＰ４）における研削分量を減らすことができる。
　なお、上記実施形態では、第１のウェハＷの分離後の重合ウェハＴに対して研削処理（ステップＰ４）、研削面の洗浄（ステップＰ５）、ウェットエッチング処理（ステップＰ６）を順次施したが、このように内部用レーザ光Ｌ２の集光点位置をデバイス層Ｄｗに対して充分に近づけることができる場合、重合ウェハＴの研削処理は、適宜省略可能である。すなわち、上記したステップＰ４の研削処理は、デバイスウェハＷｄ１を所望の目標厚みまで減少させることを目的としたが、当該所望の目標厚み位置近傍に内部面改質層Ｍ２を形成し、当該目標厚み位置近傍で第１のウェハＷを分離できれば、ステップＰ４の研削処理を省略できる。
　この場合、デバイスウェハＷｄ１の分離面に残る内部面改質層Ｍ２は、研削処理を行うことなく重合ウェハＴに施されるウェットエッチング処理により除去され得る。また、かかるウェットエッチング処理では、重合ウェハＴの当該分離面が平坦化される。
　また、ウェットエッチング処理により平坦化された重合ウェハＴの分離面は、上記したようにＣＭＰ処理による平滑化が更に行われてもよい。
　なお、上記実施形態においては、図５（ｂ）に示したように内部面改質層Ｍ２から面方向に伸展するクラックＣ２を第１のウェハＷの外周端部まで到達させた。しかしながら、この場合、分離ウェハＷｄ２の除去後のデバイスウェハＷｄ１は、図５（ｃ）に示したように周縁部Ｗｅが鋭く尖った形状（いわゆるナイフエッジ形状）になる。そうすると、ウェハの周縁部Ｗｅでチッピングが発生し、ウェハが損傷を被るおそれがある。
　そこで本実施形態にかかるウェハ処理システム１においては、周縁部Ｗｅにこのナイフエッジ形状が形成されるのを抑制するため、第１のウェハＷの周縁部Ｗｅを分離ウェハＷｄ２と一体に除去（いわゆるエッジトリム処理）してもよい。すなわち、第１のウェハＷの分離を行う分離装置６２又は加工装置８０は、第１のウェハＷの周縁部Ｗｅを除去する周縁除去部として機能し得る。
　具体的には、まず、図７（ａ）に示すように、界面改質装置６０においてＳｉＯ２膜を改質し、上記実施形態と同様に漏れ光防止層Ｍ１を形成する。
　漏れ光防止層Ｍ１が形成されると、次に、図７（ｂ）に示すように、界面用レーザ光Ｌ１（ＣＯ２レーザ）の焦点位置を第１のウェハＷの周縁部Ｗｅにおけるデバイス層Ｄｗ、又は表面膜Ｆｗ（図示の例では表面膜Ｆｗ）に変更し、第１のウェハＷと第２のウェハＳとの接合力が低下された未接合領域Ａｅを形成する。未接合領域Ａｅは、例えば界面用レーザ光Ｌ１の照射部分をアモルファス化、又は除去することで形成する。
　未接合領域Ａｅが形成されると、次に、図７（ｃ）に示すように、内部改質装置６１において内部面改質層Ｍ２及び周縁改質層Ｍ３を順次形成する。周縁改質層Ｍ３は、周縁部Ｗｅの剥離（エッジトリム）の基点となるものである。内部面改質層Ｍ２と周縁改質層Ｍ３の形成順序は特に限定されない。またこの時、内部面改質層Ｍ２から第１のウェハＷの面方向に沿ってクラックＣ２が伸展すると共に、周縁改質層Ｍ３からは第１のウェハＷの厚み方向に沿ってクラックＣ３が伸展する。また、クラックＣ２の径方向外側端部は、図７（ｃ）に示したように第１のウェハＷの内部において最も上方（第１のウェハＷの裏面Ｗｂ側）に形成された周縁改質層Ｍ３又はクラックＣ３の上端と連結させる。換言すれば、クラックＣ２は第１のウェハＷの端部まで伸展させない。また、クラックＣ３は第１のウェハＷの裏面Ｗｂまで伸展させない。
　そしてその後、図７（ｄ）に示すように、第１のウェハＷの内部に形成された内部面改質層Ｍ２、周縁改質層Ｍ３及びクラックＣ２、Ｃ３を基点として、第１のウェハＷをデバイスウェハＷｄ１と分離ウェハＷｄ２とに分離して薄化する。
　図７に示した例によれば、第１のウェハＷの周縁部Ｗｅを分離ウェハＷｄ２と一体に除去することで、デバイスウェハＷｄ１の周縁部にナイフエッジ形状が形成されることを抑制できる。
　なお、図７に示した例においては漏れ光防止層Ｍ１と未接合領域Ａｅをこの順に形成したが、漏れ光防止層Ｍ１に先行して未接合領域Ａｅを形成してもよい。
　なお、図５又は図７で示した実施例においては、処理対象の重合ウェハＴが、表面Ｗａ側にＳｉＯ２膜、Ｓｉ膜、デバイス層Ｄｗ及び表面膜Ｆｗが積層して形成された第１のウェハＷを有する場合を例に説明を行ったが、上記したように、第１のウェハＷのＳｉＯ２膜は、第１のウェハＷの厚みの一部が酸素（Ｏ２）のドープにより改質された酸素ドープシリコン層であってもよい。
　以下、重合ウェハＴが、ＳｉＯ２膜としての酸素ドープシリコン層が形成された第１のウェハＷを有する場合について説明する。
　第１のウェハＷに対する酸素ドープシリコン層の形成にあたっては、先ず、図８（ａ）に示すように第１のウェハＷの表面Ｗａ近傍に高濃度の酸素（Ｏ）イオンを注入し、図８（ｂ）に示すように絶縁層としてのＳｉＯ２層を形成する。この時、ＳｉＯ２層は、Ｏイオンが注入された第１のウェハＷの厚み方向位置に形成される。この結果、第１のウェハＷには、単結晶シリコン層と絶縁層としてのＳｉＯ２層が厚み方向に並べて形成されたＳＯＩ構造が形成される。なお、酸素イオンの注入位置（第１のウェハＷの内部における厚み方向の高さ）は、適宜、所望の位置に調整されてもよいが、当該注入位置は、内部改質装置６１における内部面改質層Ｍ２の形成予定位置よりも表面Ｗａ側に設定される。
　なお、第１のウェハＷに対するＳｉＯ２層の形成方法はこれに限定されず、例えば高濃度の酸素イオンを注入することに代え、第１のウェハＷの表面Ｗａ近傍に高濃度の炭素（Ｃ）イオンを注入した後、内部に炭素イオンが注入された第１のウェハＷに対して、高温での熱処理（アニール処理）を行い、酸素析出層を形成するようにしてもよい。
　第１のウェハＷの内部にＳｉＯ２層が形成されると、次に、図８（ｃ）に示すように、第１のウェハＷの表面Ｗａ側にデバイス層Ｄｗ及び表面膜Ｆｗを順次形成する。デバイス層Ｄｗは、複数のデバイスを含む。表面膜Ｆｗは、一例としてＴＥＯＳ膜である。
　次に、図８（ｄ）に示すように、第１のウェハＷと第２のウェハＳを接合し、重合ウェハＴを形成する。第１のウェハＷと第２のウェハＳは、それぞれ表面膜Ｆｗ、Ｆｓを介して相互に接合される。
　以上のように形成された重合ウェハＴは、続いて、ウェハ処理システム１に搬入される。ウェハ処理システム１に搬入された重合ウェハＴは、先ず、界面改質装置６０に搬送され、図９（ａ）に示すように、第１のウェハＷに形成されたＳｉＯ２層に界面用レーザ光Ｌ１が照射されることで、当該ＳｉＯ２層が改質されて漏れ光防止層Ｍ１が形成される。
　続いて、漏れ光防止層Ｍ１が形成された重合ウェハＴは内部改質装置６１に搬送され、図９（ｂ）に示すように、第１のウェハＷの内部に内部用レーザ光Ｌ２が照射されることで、第１のウェハＷの剥離の基点となる内部面改質層Ｍ２が形成される。また、内部面改質層Ｍ２からは、第１のウェハＷの面方向に延伸するクラックＣ２が伸展する。
　この時、重合ウェハＴの内部には、内部面改質層Ｍ２の形成位置とデバイス層Ｄｗの間に漏れ光防止層Ｍ１が形成されているため、内部用レーザ光Ｌ２の照射に際してデバイス層Ｄｗに漏れ光の影響が生じることを適切に抑制できる。また、このように漏れ光防止層Ｍ１が形成されているため、図９（ｂ）に示すように、内部面改質層Ｍ２の形成位置（内部用レーザ光Ｌ２の集光点位置）を、デバイス層Ｄｗに近づけることができる。
　内部面改質層Ｍ２が形成された重合ウェハＴは、続いて、分離装置６２へと搬送される。分離装置６２では、図９（ｃ）に示すように、内部面改質層Ｍ２及びクラックＣ２を基点として第１のウェハＷをデバイスウェハＷｄ１と分離ウェハＷｄ２に分離する。なお、第１のウェハＷの分離後のデバイスウェハＷｄ１は、洗浄装置４１に搬送され、分離面が洗浄されてもよい。
　ここで、本実施形態に係る重合ウェハＴにおいては、上記したように、内部面改質層Ｍ２の形成位置（内部用レーザ光Ｌ２の集光点位置）を、デバイス層Ｄｗに近づけることができる。換言すれば、加工装置８０における分離後の第１のウェハＷの研削分量を、削減ないし無くすことができる。
　そこで本実施形態においては、第１のウェハＷの分離後のデバイスウェハＷｄ１を、加工装置８０に搬送することなくエッチング装置４０に搬送する。換言すれば、本実施形態においては、図９（ｄ）に示すように、分離による薄化後の重合ウェハＴ（デバイスウェハＷｄ１）の剥離面に、加工装置８０における研削処理を施すことなくエッチング処理（内部面改質層Ｍ２の除去及び平坦化）を施し得る。
　また、このエッチング処理においては、図９（ｄ）に示すように、第１のウェハＷの内部に形成されたＳｉＯ２層及び漏れ光防止層Ｍ１が更に除去されてもよい。
　その後、すべての処理が施された重合ウェハＴは、ウェハ処理システム１から搬出される。こうして、ウェハ処理システム１における一連のウェハ処理が終了する。
　なお、全ての処理が行われた重合ウェハＴには、ウェハ処理システム１の内部、又は外部において、ＣＭＰ処理（平滑化処理）が更に施されてもよい。
　以上に示したように、ウェハ処理システム１で処理される重合ウェハＴの構成は特に限定されるものではなく、酸素含有膜としてのＳｉＯ２膜が第１のウェハＷの表面Ｗａ上に形成されていてもよいし、酸素含有膜としてのＳｉＯ２層が第１のウェハＷの内部に形成されていてもよい。
　いずれの場合であっても、第１のウェハＷの内部に対する内部面改質層Ｍ２の形成に先立って漏れ光防止層Ｍ１を形成することで、適切に、デバイス層Ｄｗに対する漏れ光の影響を阻止、抑制することができる。
　なお、図９に示した例においては重合ウェハＴに研削処理を施すことなくエッチング処理を施したが、第１のウェハＷの内部における内部面改質層Ｍ２の形成位置、すなわち第１のウェハＷの分離面位置に応じて、適宜、研削処理を施すことが可能である。
　なお、以上の実施形態においては、漏れ光防止層Ｍ１を形成するための界面改質装置６０、及び内部面改質層Ｍ２（及び周縁改質層Ｍ３）を形成するための内部改質装置６１を独立して配置したが、これらレーザ照射装置は一体に構成されてもよい。
　すなわち、例えば図１０に示すように、１つのレーザ照射装置１６０の内部に、界面用レーザ光Ｌ１（ＣＯ２レーザ）を照射するための一のレーザ照射システム１６１と、内部用レーザ光Ｌ２（ＮＩＲ光）を照射するための他のレーザ照射システム１６２が配置されてもよい。一のレーザ照射システム１６１は、レーザヘッド１６１ａとレンズ１６１ｂを備える。他のレーザ照射システム１６２は、レーザヘッド１６２ａとレンズ１６２ｂを備える。
　この時、一のレーザ照射システム１６１と他のレーザ照射システム１６２は、図１０に示したように独立して配置されていてもよい。又は、図示は省略するが、一のレーザ照射システム１６１と他のレーザ照射システム１６２を一体に構成し、例えば制御装置９０の制御により、界面用レーザ光Ｌ１と内部用レーザ光Ｌ２の照射を切り替え可能に構成されてもよい。
　また、このように界面改質装置６０と内部改質装置６１を一体に構成する場合、ＳｉＯ２膜に対する界面用レーザ光Ｌ１の照射と、第１のウェハＷの内部に対する内部用レーザ光Ｌ２の照射は同時に行われてもよい。
　より具体的には、レンズ１６１ｂを移動させながらＳｉＯ２膜に対して界面用レーザ光Ｌ１を照射するとともに、当該ＳｉＯ２膜に対する界面用レーザ光Ｌ１の照射に対して後追いさせるようにレンズ１６２ｂを移動させ、内部用レーザ光Ｌ２を照射する。すなわち、上記実施形態においては漏れ光防止層Ｍ１を第１のウェハＷの全面に形成した後、続けて内部面改質層Ｍ２の形成を行ったが、漏れ光防止層Ｍ１が形成された直後に、形成された当該漏れ光防止層Ｍ１と対応する位置において内部用レーザ光Ｌ２の照射を行ってもよい。
　かかる場合、内部用レーザ光Ｌ２の出力、又は界面用レーザ光Ｌ１の照射軸と内部用レーザ光Ｌ２の照射軸との相対的な距離は、内部面改質層Ｍ２の形成時に伸展するクラックＣ２が、界面用レーザ光Ｌ１の照射直下に到達しないように制御されることが望ましい。
　これにより、上述のように漏れ光防止層Ｍ１の形成と内部面改質層Ｍ２の形成を略同時に行うことができるため、ウェハ処理システム１における重合ウェハＴに対する一連の処理に要する時間を大幅に短縮できる。
　なお、上記実施形態においては、界面用レーザ光Ｌ１がＣＯ２レーザ、内部用レーザ光Ｌ２がＮＩＲ光である場合を例に説明を行ったが、漏れ光防止層Ｍ１及び内部面改質層Ｍ２を適切に形成できれば、レーザ光の種類は特に限定されない。
　また、上記実施形態においては処理対象のウェハがＳＩＯウェハ（例えばＳＩＭＯＸウェハ）である場合を例に説明を行ったが、ウェハの構造も特に限定されるものではない。
　今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。上記の実施形態は、添付の請求の範囲及びその主旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。
　　１　　ウェハ処理システム
　　６０　界面改質装置
　　６１　内部改質装置
　　８０　加工装置
　　９０　制御装置
　　Ｄｗ　デバイス層
　　Ｌ１　界面用レーザ光
　　Ｌ２　内部用レーザ光
　　Ｍ１　漏れ光防止層
　　Ｍ２　内部面改質層
　　Ｓ　　第２のウェハ
　　Ｔ　　重合ウェハ
　　Ｗ　　第１のウェハ

Claims (17)

  1. 第１の基板と第２の基板が接合された重合基板を処理する方法であって、
    前記第１の基板の表面側には複数のデバイスを含むデバイス層が形成され、
    前記第１の基板の剥離の基点となる改質層の形成位置と前記デバイス層の間に形成された酸素含有膜に第１のレーザ光を照射して漏れ光防止層を形成することと、
    前記漏れ光防止層を形成した後、前記第１の基板の内部に第２のレーザ光を照射して、前記改質層を形成することと、
    前記改質層を基点として前記第１の基板を剥離して薄化することと、を含む、基板処理方法。
  2. 前記重合基板が、単結晶半導体層と絶縁層が積層して形成されたＳＩＭＯＸ基板である、請求項１に記載の基板処理方法。
  3. 前記漏れ光防止層が、前記第１の基板の厚みの一部が酸素のドープにより改質された酸素ドープシリコン層である、請求項１に記載の基板処理方法。
  4. 前記漏れ光防止層が、前記第１の基板の外表面を被膜するように形成された酸化膜である、請求項１に記載の基板処理方法。
  5. 前記改質層の下端が、前記第１の基板の最終仕上げ厚みの高さ位置よりも上方に位置する、請求項１～４のいずれか一項に記載の基板処理方法。
  6. 前記第１の基板の剥離に際して、前記第１の基板の周縁部を除去対象の前記第１の基板の裏面側と一体に剥離する、請求項１～５のいずれか一項に記載の基板処理方法。
  7. 前記漏れ光防止層を、除去対象の前記第１の基板の周縁部よりも径方向内側の中央領域に形成することと、
    前記周縁部と対応する部分において、前記第１の基板と前記第２の基板の接合力が低下された未接合領域を形成することと、を含む、請求項６に記載の基板処理方法。
  8. 薄化後の前記重合基板の剥離面に、研削処理を施すことなく平坦化処理を施すことと、
    平坦化後の前記重合基板の剥離面を研磨することと、を含む、請求項１～７のいずれか一項に記載の基板処理方法。
  9. 第１の基板と第２の基板が接合された重合基板の処理装置であって、
    前記第１の基板の表面側には複数のデバイスを含むデバイス層が形成され、
    前記第１の基板の剥離の基点となる改質層の形成位置と前記デバイス層の間に形成された酸素含有膜に第１のレーザ光を照射して漏れ光防止層を形成する第１のレーザ光照射部と、
    前記漏れ光防止層を形成した後、前記第１の基板の内部に第２のレーザ光を照射して、前記改質層を形成する第２のレーザ光照射部と、
    前記改質層を基点として前記第１の基板を剥離して薄化する剥離部と、
    制御部と、を備える、基板処理装置。
  10. 前記第１のレーザ光照射部と前記第２のレーザ光照射部とを一体に構成する、請求項９に記載の基板処理装置。
  11. 前記制御部は、前記改質層の下端が、前記第１の基板の最終仕上げ厚みの高さ位置よりも上方に位置するように当該改質層を形成する制御を実行する、請求項９又は１０に記載の基板処理装置。
  12. 前記第１の基板の周縁部を除去する周縁除去部を備える、請求項９～１１のいずれか一項に記載の基板処理装置。
  13. 前記周縁除去部は前記剥離部と一体に構成され、
    前記制御部は、前記第１の基板の剥離に際して、前記第１の基板の周縁部を除去対象の前記第１の基板の裏面側と一体に剥離する制御を実行する、請求項１２に記載の基板処理装置。
  14. 前記制御部は、
    前記漏れ光防止層を、除去対象の前記第１の基板の周縁部よりも径方向内側の中央領域に形成する制御と、
    前記周縁部と対応する部分において、前記第１の基板と前記第２の基板の接合力が低下された未接合領域を形成する制御と、を実行する、請求項１２又は１３に記載の基板処理装置。
  15. 前記重合基板が、単結晶半導体層と絶縁層が積層して形成されたＳＩＭＯＸ基板である、請求項９～１４のいずれか一項に記載の基板処理装置。
  16. 前記漏れ光防止層が、前記第１の基板の厚みの一部が酸素のドープにより改質された酸素ドープシリコン層である、請求項９～１４のいずれか一項に記載の基板処理装置。
  17. 前記漏れ光防止層が、前記第１の基板の外表面を被膜するように形成された酸化膜である、請求項９～１４のいずれか一項に記載の基板処理装置。
     
     
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4663037B2 (ja) * 1997-12-26 2011-03-30 セイコーエプソン株式会社 酸化珪素膜の製造方法
JP2016097419A (ja) * 2014-11-19 2016-05-30 キヤノンマシナリー株式会社 レーザ加工方法、レーザ加工装置、およびレーザ加工品
JP2018137403A (ja) * 2017-02-23 2018-08-30 大日本印刷株式会社 表示装置の製造方法および光照射装置
JP2018169556A (ja) * 2017-03-30 2018-11-01 大日本印刷株式会社 表示装置形成用基板、表示装置および表示装置の製造方法
WO2020213478A1 (ja) * 2019-04-19 2020-10-22 東京エレクトロン株式会社 処理装置及び処理方法
JP2021015832A (ja) * 2019-07-10 2021-02-12 東京エレクトロン株式会社 分離装置及び分離方法
WO2021084902A1 (ja) * 2019-10-29 2021-05-06 東京エレクトロン株式会社 チップ付き基板の製造方法、及び基板処理装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7935958B2 (en) 2004-10-22 2011-05-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4663037B2 (ja) * 1997-12-26 2011-03-30 セイコーエプソン株式会社 酸化珪素膜の製造方法
JP2016097419A (ja) * 2014-11-19 2016-05-30 キヤノンマシナリー株式会社 レーザ加工方法、レーザ加工装置、およびレーザ加工品
JP2018137403A (ja) * 2017-02-23 2018-08-30 大日本印刷株式会社 表示装置の製造方法および光照射装置
JP2018169556A (ja) * 2017-03-30 2018-11-01 大日本印刷株式会社 表示装置形成用基板、表示装置および表示装置の製造方法
WO2020213478A1 (ja) * 2019-04-19 2020-10-22 東京エレクトロン株式会社 処理装置及び処理方法
JP2021015832A (ja) * 2019-07-10 2021-02-12 東京エレクトロン株式会社 分離装置及び分離方法
WO2021084902A1 (ja) * 2019-10-29 2021-05-06 東京エレクトロン株式会社 チップ付き基板の製造方法、及び基板処理装置

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