WO2022249736A1 - 撮像装置および電子機器 - Google Patents

撮像装置および電子機器 Download PDF

Info

Publication number
WO2022249736A1
WO2022249736A1 PCT/JP2022/015491 JP2022015491W WO2022249736A1 WO 2022249736 A1 WO2022249736 A1 WO 2022249736A1 JP 2022015491 W JP2022015491 W JP 2022015491W WO 2022249736 A1 WO2022249736 A1 WO 2022249736A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
units
pixel
signal
photoelectric conversion
Prior art date
Application number
PCT/JP2022/015491
Other languages
English (en)
French (fr)
Inventor
晴久 永野川
謙吾 梅田
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to CN202280036188.8A priority Critical patent/CN117413529A/zh
Priority to US18/554,342 priority patent/US20240121531A1/en
Priority to KR1020237040192A priority patent/KR20240011708A/ko
Priority to EP22811011.0A priority patent/EP4351128A1/en
Priority to JP2023524054A priority patent/JPWO2022249736A1/ja
Publication of WO2022249736A1 publication Critical patent/WO2022249736A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present disclosure relates to imaging devices and electronic devices.
  • AD conversion analog-to-digital converted
  • the photoelectric conversion section and the AD conversion section are arranged on separate substrates or separate layers, and vias or Cu--Cu connections are provided between both substrates or multiple layers.
  • Techniques for signal transmission have been put into practical use.
  • the number of signals transmitted and received between a plurality of substrates or layers increases, the number of wirings on each substrate or each layer increases, and the area allocated to the photoelectric conversion units and AD conversion units is reduced. If the area allocated to the photoelectric conversion section or AD conversion section is reduced, the aperture ratio of the photoelectric conversion section will decrease, or it will become difficult to miniaturize the photoelectric conversion section or AD conversion section, making it impossible to increase the number of pixels. A problem arises.
  • the present disclosure provides an imaging device and an electronic device that can suppress a decrease in aperture ratio and can be miniaturized.
  • a plurality of pixels each having a photoelectric conversion unit; a floating diffusion that outputs a voltage corresponding to the charge photoelectrically converted by the photoelectric conversion unit in the pixel; a current amplifier that amplifies a current corresponding to the voltage of the floating diffusion; a storage unit that stores a signal corresponding to the current amplified by the current amplification unit;
  • the signals stored in the two or more storage units provided for each area pixel composed of the two or more pixels in the plurality of pixels and corresponding to the two or more pixels in the area pixels are converted into digital signals.
  • an analog-to-digital converter a plurality of stacked photoelectric converters, a plurality of analog-digital converters, a plurality of floating diffusions, a plurality of current amplifiers, and a plurality of memory units in the plurality of pixels; area and a signal transmission unit that transmits and receives signals between the plurality of areas, Among the plurality of regions, a region in which the plurality of photoelectric conversion units are arranged is provided separately from a region in which the plurality of current amplification units is arranged, The region in which the plurality of photoelectric conversion units are arranged and the region in which the plurality of current amplification units are arranged in the area pixel transmit the voltages of the plurality of floating diffusions via the corresponding signal transmission units. an imaging device that transmits and receives
  • the plurality of current amplification units, the plurality of storage units, and the plurality of analog-digital converters may be arranged in the same region among the plurality of regions.
  • the plurality of current amplification units, the plurality of storage units, and the plurality of analog-digital converters may be arranged on the same layer within the same region.
  • the two or more current amplification units and the two or more storage units belonging to the same area pixel may be arranged symmetrically along two opposing sides of the corresponding analog-digital converter.
  • the plurality of current amplifier sections and the plurality of analog-digital converters, and the plurality of storage sections may be arranged in different layers within the same region.
  • the plurality of storage units may be arranged in a wiring layer within the same region.
  • first region in which the plurality of photoelectric conversion units are arranged; a second region in which the plurality of current amplifiers, the plurality of storage units, and the plurality of analog-to-digital converters are arranged;
  • the first region and the second region may transmit and receive the voltages of the plurality of floating diffusions via the signal transmission units that are different for each pixel.
  • first substrate having the first region
  • second substrate having the second region
  • the first substrate and the second substrate may transmit and receive the voltage of the floating diffusion via the signal transmission section, which is different for each pixel.
  • the plurality of photoelectric conversion units, the plurality of current amplification units, the plurality of storage units, and the plurality of analog-digital converters are arranged in different regions among the plurality of regions. , (1).
  • the plurality of regions are a first region in which the plurality of photoelectric conversion units are arranged; a second region in which the plurality of current amplification units and the plurality of storage units are arranged; a third region in which the plurality of analog-to-digital converters are arranged;
  • the first region and the second region may transmit and receive the voltages of the plurality of floating diffusions via the signal transmission units that are different for each pixel.
  • first substrate on which the first region and the second region are laminated; a second substrate having the third region;
  • the first substrate and the second substrate may transmit and receive the signals stored in the storage unit via the signal transmission units that are different for each pixel.
  • the plurality of photoelectric conversion units, the plurality of current amplification units, the plurality of storage units, and the plurality of analog-digital converters may be arranged in different regions among the plurality of regions. .
  • the plurality of regions are a first region in which the plurality of photoelectric conversion units are arranged; a second region in which the plurality of current amplification units are arranged; a third region in which the plurality of storage units are arranged; a fourth region in which the plurality of analog-to-digital converters are arranged;
  • the first region and the second region may transmit and receive the voltages of the plurality of floating diffusions via the signal transmission units that are different for each pixel.
  • the first substrate and the second substrate may transmit and receive signals stored in the plurality of storage units via the signal transmission units that are different for each pixel.
  • first substrate on which the first region and the second region are laminated; a second substrate having the third region and the fourth region;
  • the first substrate and the second substrate may transmit and receive the currents amplified by the plurality of current amplification units via the signal transmission units that are different for each pixel.
  • the plurality of photoelectric conversion units, the plurality of current amplification units, the plurality of storage units, and the plurality of analog-digital converters may be arranged in different regions among the plurality of regions.
  • the plurality of regions are a first region in which the plurality of photoelectric conversion units are arranged; a second region in which the plurality of current amplification units are arranged; a third region in which the plurality of storage units and the plurality of analog-to-digital converters are arranged;
  • the first region and the second region may transmit and receive the voltages of the plurality of floating diffusions via the signal transmission units that are different for each pixel.
  • first substrate on which the first region and the second region are laminated; a second substrate having the third region;
  • the first substrate and the second substrate may transmit and receive the currents amplified by the plurality of current amplifications via the signal transmission units that are different for each of the pixels.
  • the plurality of photoelectric conversion units, the plurality of current amplification units and the plurality of analog-digital converters, and the plurality of storage units may be arranged in different regions among the plurality of regions.
  • the first region, the second region and the third region may be laminated on the same substrate.
  • the photoelectric conversion section may have a semiconductor layer made of silicon or a semiconductor layer made of a material other than silicon.
  • the signal transmission unit may transmit and receive the signal through vias, bumps, and Cu--Cu junctions.
  • an imaging device that outputs a photoelectrically converted digital signal for each pixel;
  • a signal processing unit that performs signal processing on the digital signal,
  • the imaging device is a plurality of pixels each having a photoelectric conversion unit; a floating diffusion that outputs a voltage corresponding to the charge photoelectrically converted by the photoelectric conversion unit in the pixel; a current amplifier that amplifies a current corresponding to the voltage of the floating diffusion; a storage unit that stores a signal corresponding to the current amplified by the current amplification unit;
  • the signals stored in the two or more storage units provided for each area pixel composed of the two or more pixels in the plurality of pixels and corresponding to the two or more pixels in the area pixels are converted into digital signals.
  • an analog-to-digital converter a plurality of stacked photoelectric converters, a plurality of analog-digital converters, a plurality of floating diffusions, a plurality of current amplifiers, and a plurality of memory units in the plurality of pixels; area and a signal transmission unit that transmits and receives signals between the plurality of areas, Among the plurality of regions, a region in which the plurality of photoelectric conversion units are arranged is provided separately from a region in which the plurality of current amplification units is arranged, The region in which the plurality of photoelectric conversion units are arranged and the region in which the plurality of current amplification units are arranged in the area pixel transmit the voltages of the plurality of floating diffusions via the corresponding signal transmission units.
  • an electronic device that transmits and receives
  • FIG. 1 is a diagram showing a configuration example of an imaging device according to an embodiment of the present technology
  • FIG. FIG. 3 is a diagram showing a configuration example of a vertical driving unit according to an embodiment of the present technology
  • FIG. 4 is a diagram showing a configuration example of a horizontal control unit according to an embodiment of the present technology
  • FIG. 4 is a diagram showing a configuration example of area pixels according to an embodiment of the present technology
  • FIG. 2 is a diagram showing a configuration example of a photoelectric conversion unit according to an embodiment of the present technology;
  • FIG. 4 is a timing diagram of one frame period of the imaging device according to the present disclosure
  • FIG. 4 is a circuit diagram of an area pixel according to the first example
  • FIG. 4 is a cross-sectional view of an area pixel according to the first example
  • FIG. 13 is a plan view taken along line AA of FIG. 12
  • FIG. 13 is a plan view taken along line BB in FIG. 12
  • FIG. 10 is a circuit diagram of an area pixel according to a second example; Sectional drawing of the area pixel which concerns on a 2nd example.
  • FIG. 15 is a plan view taken along line AA of FIG. 15;
  • FIG. 16 is a plan view taken along the line BB in FIG. 15;
  • FIG. 11 is a circuit diagram of an area pixel according to a third example; Sectional drawing of the area pixel which concerns on a 3rd example.
  • FIG. 19 is a plan view taken along line AA of FIG. 18;
  • FIG. 19 is a plan view taken along line BB in FIG. 18;
  • FIG. 11 is a circuit diagram of an area pixel according to a fourth example; Sectional drawing of the area pixel which concerns on a 4th example.
  • FIG. 21 is a plan view taken along line AA in FIG. 21;
  • FIG. 21 is a plan view taken along line BB in FIG. 21;
  • FIG. 21 is a plan view taken along line BB in FIG. 21;
  • FIG. 11 is a circuit diagram of an area pixel according to the fifth example; Sectional drawing of the area pixel which concerns on a 5th example.
  • FIG. 24 is a plan view taken along line AA of FIG. 24;
  • FIG. 24 is a plan view taken along line BB in FIG. 24;
  • FIG. 24 is a plan view taken along line CC of FIG. 24;
  • FIG. 11 is a circuit diagram of an area pixel according to the sixth example; Sectional drawing of the area pixel which concerns on a 6th example.
  • FIG. 27 is a plan view taken along the line AA in FIG. 27;
  • FIG. 27 is a plan view taken along line BB in FIG. 27;
  • FIG. 27 is a plan view taken along line CC of FIG. 27;
  • FIG. 11 is a circuit diagram of an area pixel according to the seventh example; Sectional drawing of the area pixel which concerns on a 7th example.
  • FIG. 31 is a plan view taken along the line AA in FIG. 30;
  • FIG. 31 is a plan view taken along line BB in FIG. 30;
  • FIG. 31 is a plan view taken along line CC of FIG. 30;
  • FIG. 11 is a cross-sectional view of an area pixel according to an eighth example;
  • FIG. 34 is a plan view taken along line AA of FIG. 33;
  • FIG. 34 is a plan view taken along line BB in FIG. 33;
  • FIG. 34 is a plan view taken along line CC of FIG. 33;
  • FIG. 34 is a plan view taken along line CC of FIG. 33;
  • FIG. 10 is a circuit diagram of a photoelectric conversion section, a current amplification section, and a storage section according to a first modification
  • FIG. 10 is a circuit diagram of a photoelectric conversion unit, a current amplification unit, and a storage unit according to a second modification
  • FIG. 11 is a circuit diagram of a photoelectric conversion section, a current amplification section, and a storage section according to a third modification
  • FIG. 11 is a circuit diagram of a photoelectric conversion section, a current amplification section, and a storage section according to a fourth modification
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system
  • FIG. FIG. 2 is an explanatory diagram showing an example of installation positions of an information detection unit outside the vehicle and an imaging unit;
  • an imaging device and an electronic device will be described below with reference to the drawings.
  • the main components of the imaging device and the electronic device will be mainly described below, the imaging device and the electronic device may have components and functions that are not illustrated or described. The following description does not exclude components or features not shown or described.
  • FIG. 1 is a diagram illustrating a configuration example of an imaging device 1 according to an embodiment of the present technology.
  • This imaging device 1 includes a pixel array section 10 , a time code generation section 20 , a reference signal generation section 30 , a vertical drive section 40 and a horizontal control section 50 .
  • the pixel array section 10 includes a plurality of area pixels 100, and the pixel signal is analog-digital converted (hereinafter referred to as AD conversion) for each area pixel 100.
  • Area pixel 100 has a plurality of pixels. Each pixel has a photoelectric converter. As will be described later, the area pixel 100 has one analog-digital converter (hereinafter referred to as AD converter).
  • the AD converter sequentially AD-converts analog pixel signals captured by each pixel in the area pixel 100 and outputs corresponding digital signals.
  • the area pixel 100 can also be called a pixel, and each photoelectric conversion unit in the pixel can also be called a sub-pixel or a color pixel.
  • the pixel array section 10 includes area pixels 100 arranged in a two-dimensional matrix to generate pixel signals, and a plurality of time code transfer sections 200 arranged between the plurality of area pixels 100 arranged in the column direction. ing.
  • the area pixel 100 outputs a time code that is the result of AD-converting the analog pixel signal of each pixel.
  • the time code transfer unit 200 sequentially transfers the time code in the column direction.
  • the transferred time code is input to the horizontal control section 50 .
  • a signal line 101 is a signal line that connects the area pixels 100 and the time code transfer section 200 . Details of the configurations of the area pixels 100 and the time code transfer section 200 will be described later.
  • the time code generation unit 20 generates a time code and outputs it to the time code transfer unit 200.
  • the time code is a code indicating the elapsed time from the start of AD conversion in the area pixel 100 .
  • This time code has a size equal to the number of bits of the digital pixel signal after conversion, and can use, for example, a Gray code.
  • the time code is output to the time code transfer section 200 via the signal line 21 .
  • the reference signal generator 30 generates a reference signal and outputs it to the area pixels 100 .
  • This reference signal is a reference signal for AD conversion in the area pixel 100, and for example, a signal (ramp signal) whose voltage linearly decreases with time can be used.
  • This reference signal is output via the signal line 31 .
  • the generation and output of the time code by the time code generator 20 are executed in synchronization with the generation and output of the reference signal by the reference signal generator 30 .
  • the time code and the reference signal output from the time code generating section 20 and the reference signal generating section 30 correspond one-to-one, and the voltage of the reference signal can be obtained from the time code.
  • a time code decoding unit 52 which will be described later, performs decoding by acquiring the voltage of the reference signal from the time code.
  • the vertical drive unit 40 generates and outputs control signals and the like for the area pixels 100 .
  • This control signal is output to the area pixels 100 via the signal line 41 .
  • the details of the configuration of the vertical driving section 40 will be described later.
  • the horizontal control unit 50 processes the time code transferred by the time code transfer unit 200.
  • the time code is input to the horizontal control section 50 via the signal line 11 . Details of the configuration of the horizontal control unit 50 will be described later.
  • FIG. 2 is a diagram showing a configuration example of the vertical driving section 40 according to an embodiment of the present technology.
  • the vertical drive section 40 includes a control signal generation section 42 and a power supply section 43 .
  • the control signal generation unit 42 generates and outputs control signals for the area pixels 100 .
  • the power supply unit 43 supplies power necessary for the operation of the area pixels 100 .
  • These control signals and power are transmitted by signal lines 41 .
  • the signal line 41 is composed of a plurality of signal lines (OFG, OFD, TX, SEL1, SEL2, SEL3, SEL4, Vb, INI, WORD) and a plurality of power supply lines (VDDH, VBIAS). be done.
  • the signal lines (OFG, OFD, TX, SEL1, SEL2, SEL3, SEL4, Vb, INI, WORD) are connected to the control signal generator 42 and transmit control signals for the area pixels 100 .
  • the power lines (VDDH, VBIAS) are connected to the power supply unit 43 and used for power supply. Details of these signal lines will be described later.
  • FIG. 3 is a diagram showing a configuration example of the horizontal control unit 50 according to an embodiment of the present technology.
  • the horizontal controller 50 includes a time code decoder 52 , a column signal processor 53 and a clock signal generator 54 .
  • the time code decoding unit 52 decodes the time code. This decoding produces a digital pixel signal that is the result of AD conversion.
  • a plurality of time code decoding units 52 are arranged in the horizontal control unit 50 and correspond to the time code transfer units 200 arranged in the pixel array unit 10 on a one-to-one basis. Time codes are simultaneously input to these time code decoding units 52 from the corresponding time code transfer units 200 . Decoding of the input time code is performed concurrently by these time code decoding units 52 . After that, the plurality of decoded digital pixel signals are input to the column signal processing section 53 .
  • the column signal processing unit 53 processes digital pixel signals output by the time code decoding unit 52 . As this processing, correlated double sampling (CDS), which will be described later, can be performed. Also, the column signal processing unit 53 performs horizontal transfer on the processed digital pixel signals. This sequentially transfers and outputs processed pixel signals corresponding to a plurality of digital pixel signals simultaneously input by a plurality of time code decoding units 52 .
  • the pixel signal output from the column signal processing unit 53 is an output signal of the imaging device 1 and corresponds to a digital pixel signal.
  • FIG. 4 is a diagram illustrating a configuration example of an area pixel 100 according to an embodiment of the present technology.
  • the area pixel 100 includes four photoelectric conversion units 110 (110a, 110b, 110c, 110d), four current amplification units 90 (90a, 90b, 90c, 90d) and four storage units 92 corresponding to the four pixels. (92a, 92b, 92c, 92d), and an AD conversion section (AD conversion section) 190.
  • Each storage section 92 as shown in FIG. , and a storage unit 23 for storing the D-phase signal.
  • the photoelectric conversion unit 110 performs photoelectric conversion for each pixel to generate and hold an analog pixel signal corresponding to incident light. Further, the photoelectric conversion section 110 is controlled by the vertical driving section 40 and inputs the held analog pixel signal to the corresponding current amplifying section 90 . The current amplifying section 90 amplifies the analog pixel signal and stores the electric charge according to the amplified voltage in the corresponding storage section 92 . A voltage corresponding to the charge stored in the storage unit 92 is supplied to the comparison unit 150 of the AD conversion unit 190 via the signal line 102 . Details of the configuration of the photoelectric conversion unit 110 will be described later. The comparison unit 150 has one input node, and voltages corresponding to charges stored in the four storage units 92 corresponding to the four pixels are sequentially input to the comparison unit 150 .
  • the AD converter 190 AD-converts the analog pixel signal generated by the photoelectric converter 110 .
  • the AD conversion section 190 includes a comparison section 150 , a comparison output processing section 160 and a conversion result holding section 170 .
  • the comparator 150 compares the reference signal generated by the reference signal generator 30 and the analog pixel signal output by the photoelectric converter 110 .
  • a comparison result is output to the comparison output processing unit 160 via the signal line 106 .
  • the comparison unit 150 compares one of the plurality of analog pixel signals output from the photoelectric conversion unit 110 with the reference signal. That is, the voltage of the analog pixel signal transmitted through one of the signal lines 102 to 105 is compared with the voltage of the reference signal.
  • the comparison result is output as an electrical signal. For example, when the voltage of the analog pixel signal is lower than the voltage of the reference signal, a signal of value "1" can be output, and when the voltage of the analog pixel signal is higher than the voltage of the reference signal, a signal of value "0" can be output.
  • the details of the configuration of the comparison unit 150 will be described later.
  • the comparison output processing unit 160 processes the comparison result output by the comparison unit 150 and outputs the processed comparison result to the conversion result holding unit 170 .
  • the processed comparison result is output to the conversion result holding unit 170 via the signal line 107 .
  • this processing for example, level conversion and waveform shaping can be performed.
  • the conversion result holding unit 170 holds the time code output from the time code transfer unit 200 based on the processed comparison result output from the comparison output processing unit 160 as the AD conversion result.
  • the conversion result holding unit 170 holds the time code output from the time code transfer unit 200 when the comparison result changes from "1" to "0", for example.
  • the time code at this time is a time code generated by the time code generation unit 20 and transferred to the area pixels 100 by the time code transfer unit 200 .
  • the conversion result holding section 170 outputs the held time code to the time code transfer section 200 under the control of the vertical driving section 40 .
  • the time code transfer section 200 transfers the output time code to the time code decoding section 52 of the horizontal control section 50 .
  • a signal that ramps from a high voltage to a low voltage is used as the reference signal, and the time code when the voltage of this reference signal transitions from a higher state to a lower state than the voltage of the analog pixel signal is determined. It can be held in the conversion result holding unit 170 . That is, the conversion result holding unit 170 holds the time code when the analog pixel signal and the reference signal are approximately equal. The held time code is converted by the time code decoder 52 into a digital signal representing the voltage of the reference signal at the corresponding time. Thereby, AD conversion of the analog pixel signal generated by the photoelectric conversion unit 110 can be performed.
  • FIG. 5 is a circuit diagram showing an example of the internal configuration of the photoelectric conversion section 110, current amplification section 90 and storage section 92 in each pixel in the area pixel 100. As shown in FIG. The photoelectric conversion section 110, the current amplification section 90, and the storage section 92 in FIG. 5 show the internal configuration for one pixel, and the area pixel is provided with a circuit diagram similar to that in FIG. 5 for four pixels.
  • the photoelectric conversion unit 110 has a photodiode 501 and transistors 502 and 503 .
  • the transistor 502 uses the OFG signal to control the discharge of the excessively generated charges in the photodiode 501 through the overflow drain signal line OFD.
  • the transistor 503 controls whether or not to temporarily accumulate the charge generated by the photodiode 501 in the floating diffusion FD with the TXG signal.
  • the current amplifying section 90 has transistors 14 to 16 and a current source 17 .
  • the transistor 14 controls whether or not the floating diffusion FD connected to the gate of the transistor 15 for charge-voltage conversion is initialized to the reset voltage by the RST signal.
  • the node where the gate of the transistor 15 and the source of the transistor 14 are connected is the floating diffusion FD.
  • the area in which the photoelectric conversion section 110 is arranged is different from the area in which the current amplification section 90 is arranged, and these areas transmit and receive the voltages of the plurality of floating diffusions FD.
  • the transistor 15 converts the charges generated by the photodiode 501 into voltage based on the voltage of the floating diffusion FD.
  • a selection transistor 16 is connected to the source of the transistor 15 .
  • a current source 17 is connected to the source of the selection transistor 16 .
  • the storage unit 92 has storage units 19 and 23 made of capacitors, a transistor 18 connected to the storage unit 19, and a transistor 22 connected to the storage unit 23.
  • One ends of the storage units 19 and 23 are connected to the source of the selection transistor 16 .
  • the drain of the transistor 18 is connected to the other end of the storage section 19
  • the drain of the transistor 22 is connected to the other end of the storage section 23 .
  • Both sources of the transistors 18 and 22 are connected to the input node of the AD converter 190 and the source of the transistor 13 as shown in FIG. 6 which will be described later.
  • the transistor 18 is controlled to be on or off by the signal S1
  • the transistor 22 is controlled to be on or off by the signal S2.
  • the storage unit 19 is used to hold the P-phase level of the photoelectric conversion unit 110 .
  • the storage unit 23 is used to hold the D-phase level of the photodiode.
  • the storage units 19 and 23 of all pixels simultaneously store the P-phase level and the D-phase level. This enables a global shutter.
  • FIG. 6 is a diagram illustrating a configuration example of the comparison unit 150 according to an embodiment of the present technology.
  • the comparator 150 includes a signal input transistor 12 , a reference input transistor 157 and MOS transistors 13 , 151 and 152 .
  • MOS transistors 151 and 152 can be P-channel MOS transistors.
  • MOS transistors 12 and 157 can be N-channel MOS transistors.
  • a plurality of signal lines (Vb, REF) and a power supply line VDDH are connected to the comparison unit 150 .
  • a bias signal line Vb (Bias) is a signal line that supplies a bias voltage to the MOS transistor 158 .
  • a reference signal line REF (Reference) is a signal line that transmits a reference signal to the reference input transistor 157 .
  • a power line VDDH is a power line that supplies power to the comparison unit 150 .
  • the sources of the MOS transistors 151 and 152 are commonly connected to the power supply line VDDH.
  • the gate of MOS transistor 151 is connected to the gate and drain of MOS transistor 152 and the drain of reference input transistor 157 .
  • the drain of MOS transistor 151 is connected to the drain of signal input transistor 12 and signal line 106 .
  • the source of signal input transistor 12 and the source of reference input transistor 157 are commonly connected to the drain of MOS transistor 158 .
  • MOS transistor 158 has a gate connected to bias signal line Vb and a source grounded.
  • the gate of MOS transistor 12 is connected to signal line 102 .
  • the MOS transistor 13 short-circuits the gate and drain of the MOS transistor 12 when the reset signal RST is at high level.
  • a gate of the reference input transistor 157 is connected to the reference signal line REF.
  • the signal input transistor 12 is a MOS transistor in which an input signal is input to the gate, which is the control terminal. An analog pixel signal is input as an input signal to the gate of the signal input transistor 12 in FIG.
  • the reference input transistor 157 is a MOS transistor to which the reference signal is input to the gate, which is the control terminal.
  • This reference input transistor 157 forms a differential pair with the signal input transistor 12 .
  • This differential pair provides a comparison of the input signal and the reference signal. Specifically, when the input signal is smaller than the reference signal, the current flowing through the reference input transistor 157 is larger than the current flowing through the signal input transistor 12 . Conversely, when the input signal is greater than the reference signal, the current flowing through the reference input transistor 157 is smaller than the current flowing through the signal input transistor 12 . Thus, a current corresponding to the difference between the input signal and the reference signal flows through the signal input transistor 12 and the reference input transistor 157 forming a differential pair.
  • the MOS transistor 151 converts this current change into a voltage change.
  • the MOS transistor 152 converts changes in current flowing through the reference input transistor 157 into changes in voltage.
  • These MOS transistors 151 and 152 form a current mirror circuit. This current mirror circuit operates so that a current equal to the current flowing through the reference input transistor 157 flows through the signal input transistor 12 . Thereby, the input signal and the reference signal can be compared at high speed.
  • the MOS transistor 158 controls the current flowing through the signal input transistor 12 and the reference input transistor 157 that form a differential pair. A predetermined bias voltage is supplied to the gate of the MOS transistor 158 through a bias signal line Vb. Thereby, MOS transistor 158 operates as a constant current power supply.
  • the comparison section 150 in FIG. 1 can perform a comparison operation between the pixel signal input to the gate of the signal input transistor 12 and the reference signal input to the gate of the reference input transistor 157 .
  • the voltage of the reference signal line REF is set to 0V. This renders the reference input transistor 157 non-conductive. Then, the voltage at the drain of the signal input transistor 12 becomes near 0V due to the action of the differential amplifier circuit composed of the signal input transistor 12, the reference input transistor 157 and the MOS transistor 158.
  • the reset signal RST is set to high level to turn on the MOS transistor 13 . As a result, a feedback circuit is formed, and the drain of the signal input transistor 12 has a voltage of approximately 0V. Then, the floating diffusion FD of the photoelectric conversion unit 110 connected to the signal line 102 is discharged, and the voltage of the signal line 102 becomes 0V.
  • a current mirror circuit consisting of MOS transistors 151 and 152 can further enhance the effect of setting the drain of signal input transistor 12 to 0V. That is, when the voltage of the reference signal line REF is set to 0V, the current flowing through the MOS transistor 152 becomes approximately 0A. Since the MOS transistor 151 forms a current mirror circuit together with the MOS transistor 152, the current flowing through the MOS transistor 151 is also approximately 0A. Therefore, the drain voltage of the signal input transistor 12 can be more accurately set to 0V.
  • the MOS transistor 13 further has a function of resetting the floating diffusion FD of the photoelectric conversion section 110 .
  • This reset can be done as follows. First, a voltage corresponding to the reset voltage of the floating diffusion FD is applied to the reference signal line REF. This causes the reference input transistor 157 to become conductive. Due to the action of the differential amplifier circuit and the current mirror circuit described above, the drain voltage of the MOS transistor 13 also becomes a value substantially equal to the reset voltage. Next, the reset signal RST is set to a high level to render the MOS transistor 13 conductive. Thereby, a reset voltage is applied to the floating diffusion FD of the photoelectric conversion unit 110, and reset can be performed.
  • the MOS transistor 13 resets the floating diffusion FD.
  • the configuration of the AD conversion section 190 can be simplified.
  • the gain in the differential amplifier circuit can be improved, and the floating diffusion FD can be reset more accurately.
  • the configuration of the comparison unit 150 is not limited to this example.
  • a resistive load or constant current power supply can be used instead of the MOS transistors 151 and 152 forming the current mirror circuit.
  • a resistive load or the like can be connected to either one or both of the signal input transistor 12 and the reference input transistor 157 of the differential pair.
  • FIG. 7 is a diagram illustrating a configuration example of the comparison output processing unit 160 according to an embodiment of the present technology.
  • the comparison output processing section 160 has MOS transistors 511 to 517 .
  • MOS transistors 511, 513 and 515 can be constructed of P-channel MOS transistors.
  • MOS transistors 512, 514, 516 and 517 can be formed of N-channel MOS transistors.
  • the MOS transistor 511 constitutes the preamplifier section 161 .
  • MOS transistor 512 forms level conversion unit 162 .
  • MOS transistors 513 to 517 constitute a waveform shaping section 163 .
  • Initialization signal line INI is a signal line for transmitting a control signal to MOS transistors 513 and 516 .
  • Power supply lines VDDH and VBIAS are power supply lines for supplying power to the comparison output processing section 160 .
  • the source and gate of the MOS transistor 511 are connected to the power supply line VDDH and the signal line 106, respectively.
  • the drain of MOS transistor 511 is connected to the drain of MOS transistor 512 .
  • MOS transistor 512 has a gate connected to power supply line VBIAS and a source connected to the drains of MOS transistors 514 and 516 and the gates of MOS transistors 515 and 517 .
  • the gates of MOS transistors 513 and 516 are commonly connected to initialization signal line INI.
  • the source and drain of MOS transistor 513 are connected to power supply line VBIAS and the source of MOS transistor 514, respectively.
  • the source of MOS transistor 516 is grounded.
  • the gate of MOS transistor 514 is connected to the drains of MOS transistors 515 and 517 and signal line 107 .
  • the source of MOS transistor 515 is connected to power supply line VBIAS, and the source of MOS transistor 517 is grounded.
  • the pre-amplification section 161 amplifies the signal corresponding to the comparison result output by the comparison section 150 .
  • the preamplifier 161 outputs the amplified signal to the level converter 162 . This amplification is performed by the MOS transistor 511 .
  • the level conversion section 162 converts the level of the signal output from the pre-amplification section 161 .
  • a power supply line VDDH is connected to the comparing section 150 and the pre-amplifying section 161 described with reference to FIG.
  • the power supplied by power supply line VDDH must have a relatively high voltage.
  • the conversion result holding unit 170 and the like in the subsequent stage handle digital signals, they can be supplied with relatively low-voltage power. This relatively low power supply is provided by power supply line VBIAS. This makes it possible to reduce power consumption in the conversion result holding unit 170 and the like and to use a low-voltage transistor for the conversion result holding unit 170 and the like.
  • the level converter 162 is arranged in order to transmit signals between circuits to which power supplies of different voltages are supplied. As a result, the level-converted signal is output to the waveform shaping section 163 .
  • the level conversion unit 162 in the figure can limit the signal level to a voltage obtained by subtracting the threshold voltage of the MOS transistor 512 from the power supply voltage supplied by the power supply line VBIAS.
  • the waveform shaping section 163 shapes the signal output by the level converting section 162 into a sharply changing signal.
  • the operation of this waveform shaping section 163 will be described.
  • the output of level converter 162 is a value "0".
  • a signal of value "1" is input from initialization signal line INI, and MOS transistor 516 is rendered conductive.
  • MOS transistor 517 is rendered non-conductive
  • MOS transistor 515 is rendered conductive
  • a value “1” is output to signal line 107 .
  • MOS transistors 513 and 514 are rendered non-conductive.
  • a signal of value "0" is input to the initialization signal line INI.
  • MOS transistor 513 is rendered conductive and MOS transistor 516 is rendered non-conductive. Since MOS transistor 514 is non-conductive and the output signal of level conversion unit 162 is "0", the states of MOS transistors 515 and 517 do not change.
  • FIG. 8 is a diagram illustrating a configuration example of the conversion result holding unit 170 according to an embodiment of the present technology.
  • the conversion result holding unit 170 includes a storage control unit 171 and storage units 172 to 179 .
  • 8-bit size data is assumed as a digital pixel signal after AD conversion. Therefore, the size of the time code is also 8 bits.
  • the size of the converted digital pixel signal and time code can be changed according to the requirements of the system. For example, the size can be 15 bits.
  • a plurality of signal lines (WORD, CODE 1 to 8) are connected to the conversion result holding unit 170 .
  • a word signal line WORD (Word) is a signal line for transmitting control signals for the storage units 172 to 179 .
  • Code signal lines CODE (Code) 1 to 8 are signal lines for bi-directionally transmitting the time code.
  • the plurality of code signal lines CODE1 to CODE8 constitute a signal line 101.
  • the storage units 172 to 179 store the time code input from the time code transfer unit 200.
  • the storage units 172 to 179 each store a 1-bit time code.
  • the configuration of the storage units 172 to 179 will be described by taking the storage unit 172 as an example.
  • This storage unit 172 includes a bit storage unit 522 and a bidirectional switch 523 .
  • the bidirectional switch 523 is connected between the signal line 526 and the code signal line CODE1, and transmits data bidirectionally.
  • the bidirectional switch 523 also has a control input terminal.
  • a signal line 524 is connected to this control input terminal.
  • the bidirectional switch 523 When a value of "1" is input to the control input terminal through the signal line 524, the bidirectional switch 523 is brought into a conductive state, and data is transmitted bidirectionally between the signal line 526 and the code signal line CODE1. be able to.
  • the bidirectional switch 523 becomes non-conducting.
  • the bit storage unit 522 is a storage device that stores 1-bit data.
  • the bit storage unit 522 has an input/output terminal and a control input terminal to which signal lines 526 and 107 are connected respectively.
  • the bit storage unit 522 stores the 1-bit time code which is the signal transmitted from the bidirectional switch 523 via the signal line 526. memorize At that time, when the 1-bit time code changes, the data stored in the bit storage unit 522 is rewritten. After that, when the signal input to the control input terminal changes from "1" to "0", the data stored in the bit storage unit 522 is held as it is. That is, the rewriting of the above data is not performed until the next signal input to the control input terminal becomes “1". Also, the bit storage unit 522 outputs the held data to the signal line 526 when the signal input to the control input terminal is “0”.
  • the storage control unit 171 outputs control signals via the signal line 524 to control the storage units 172 to 179 .
  • the storage control unit 171 can generate and output a signal obtained by ORing two signals input from the word signal line WORD and the signal line 107 as a control signal for the bidirectional switch 523 . This can be done by OR gate 521 .
  • FIG. 9 is a diagram illustrating a configuration example of the time code transfer unit 200 according to an embodiment of the present technology.
  • the time code transfer section 200 includes code holding sections 210 and 230 and clock buffers 220 and 240 .
  • the time code transfer section 200 has the same number of code holding sections and clock buffers as the number of rows of the area pixels 100 arranged in the pixel array section 10 described with reference to FIG.
  • code holding units 210 and 230 and clock buffers 220 and 240 will be described as an example.
  • the code holding unit 210 holds the time code.
  • This code holding unit 210 is composed of flip-flops 211 to 218 .
  • the flip-flop 211 and the like hold one bit of the time code based on the clock signal output from the clock buffer 220 . Specifically, when the clock signal is "0", the time code output from the time code generator 20 and input to the D input terminal in FIG. to Next, when the clock signal becomes "1", the time code held in the internal node is output from the Q output terminal. This output time code is input to the code holding unit 230 via the signal line 101 . In this manner, the time code transfer unit 200 transfers the time code by causing the plurality of time code holding units to operate as shift registers.
  • the clock buffer 220 outputs the clock signal generated by the clock signal generating section 54 described in FIG.
  • the clock buffer 220 is composed of a plurality of inverting gates 221 to 224 and operates as a repeater that shapes the degraded clock signal.
  • the clock buffer 220 is also sequentially transferred in the direction opposite to the time code in the time code transfer section 200 . That is, the clock buffer 240 outputs a clock signal to the code holding unit 230 and also outputs a clock signal to the clock buffer 220 .
  • the clock signal input to the code holding unit 210 is compared with the clock signal input to the code holding unit 230 with a propagation delay time corresponding to two inverting gates and a delay due to wiring up to the inverting gate 224. with a corresponding time delay.
  • the clock buffer 220 further has the function of delaying the clock signal.
  • the flip-flop 211 and the like hold the input time code in the internal node when the clock signal is "0". At the time of this holding, it is necessary to secure a predetermined time, a so-called setup time. Due to the clock signal delay caused by the clock buffer 220, when the clock signal transitions to the value "0" in the code holding unit 230, the clock signal input to the code holding unit 210 remains at the value "1". That is, the time code held in the internal node remains output. As a result, the setup time can be secured in the code holding unit 230, and the time code can be transmitted.
  • Code signal lines CODE1 to CODE8 are connected to the output of the code holding unit 210 and the input of the code holding unit 230, respectively.
  • the time code generated by the time code generating section 20 and held in the code holding section 210 is output to the conversion result holding section 170 via these code signal lines CODE1 to CODE8.
  • the time code held in the conversion result holding section 170 after AD conversion is output to the code holding section 230 via these code signal lines CODE1 to CODE8.
  • the time code transfer section 200 transfers the time code.
  • the internal configuration of the area pixel 100 will be described. Since there are various candidates for the internal configuration of the area pixel 100, representative internal configurations will be described in order below.
  • FIG. 10 is a timing diagram of one frame period of the imaging device according to the present disclosure.
  • An imaging apparatus according to the present disclosure performs exposure for all pixels simultaneously using a global shutter method, AD-converts the exposed pixel signals in units of area pixels, and outputs the signals.
  • the upper half of FIG. 10 shows the timing of one frame period (time T3 to T7) after the start of exposure at time T1.
  • the lower half of FIG. 10 is a timing chart showing in detail the operation from time T4 to T5.
  • the time T1 to T2 is the exposure period.
  • the OFG signal becomes high level
  • the transistor 502 is turned on, and the charge in the photodiode 501 is discharged through the overflow drain signal line OFD.
  • the photodiode 501 continuously performs photoelectric conversion and accumulates charges.
  • the transfer signal TXG becomes high level
  • the transistor 503 is turned on, and the charge photoelectrically converted by the photodiode 501 is held in the floating diffusion FD.
  • the holding operation to the floating diffusion FD is performed simultaneously for all pixels.
  • pixels in the area pixels are read out sequentially.
  • pixel A in the area pixel is read out at times T3 to T4
  • pixel B in the area pixel is read out at time T4 to T5
  • pixel C in the area pixel is read out at time T5 to T6.
  • the pixel D in the area pixel is read out at times T6 to T7.
  • the readout operation of the pixel B will be described in detail below.
  • the signal RB in the timing diagram in the lower half of FIG. 10 is the reset signal RST input to the gate of the transistor 13 in pixel B.
  • FIG. A signal SEL_B is a selection signal SW input to the gate of the transistor 16 in the pixel B.
  • FIG. A signal S1_B is the signal S1 input to the gate of the transistor 18 in the pixel B.
  • FIG. A signal S2_B is the signal S2 input to the gate of the transistor 23 in the pixel B.
  • the drain voltage of the transistor 12 in the AD conversion section 190 is initialized. Further, during the reading of the pixel B (time t1 to t11), the transistor 16 is on. After that, the signal S1_B becomes high level, the transistor 18 is turned on, and the P-phase signal is stored in the storage section 19 . The P-phase signal stored in the storage unit 19 is input to the gate of the transistor 12 .
  • a period from time t1 to t6 is a period for comparing the P-phase signal with the reference signal and converting the P-phase signal into a digital signal.
  • a reference signal REF composed of a ramp wave whose signal level linearly changes is input to the gate of the transistor 157 between times t2 and t4.
  • the signal level of the P-phase signal exceeds the signal level of the reference signal REF, the drain voltage of the differential pair of transistors 12 decreases, the drain voltage of the transistor 151 increases, and the output signal VCO of the AD converter becomes low level. (time t3).
  • the drain voltage of the transistor 12 in the AD converter is initialized.
  • the signal S2_B becomes high level, the transistor 23 is turned on, and the D-phase signal is stored in the storage section 23 .
  • Time t7 to t11 is a period for comparing the D-phase signal with the reference signal and converting the D-phase signal into a digital signal.
  • a reference signal REF composed of a ramp wave whose signal level linearly changes is input to the gate of the transistor 157 .
  • the drain voltage of the differential pair of transistors 12 decreases, the drain voltage of the transistor 151 increases, and the output signal VCO of the AD converter becomes low level. (time t8).
  • the AD converter compares the P-phase signal stored in the storage unit 19 and the D-phase signal stored in the storage unit 23 with the reference signal, and outputs the signal VCO indicating the timing of matching with the reference signal. Output.
  • FIG. 11 is a circuit diagram of the area pixel 100 according to the first example
  • FIG. 12 is a cross-sectional view of the area pixel 100 according to the first example
  • FIG. 13A is a plan view along the line AA in FIG. 12
  • FIG. 13B is FIG. 1 is a plan view in the BB line direction of FIG. 11, 12, 13A and 13B show an example where area pixel 100 has four pixels.
  • the imaging device 1 including the area pixels 100 according to the first example employs a global shutter method, and the storage units 19 and 23 are connected to the photoelectric conversion units 110 in each pixel.
  • the area pixel 100 in FIG. 11 has multiple photoelectric conversion units 110 , multiple current amplification units 90 , multiple storage units 19 and 23 , and an AD conversion unit 190 .
  • a plurality of photoelectric conversion units 110 , a plurality of current amplification units 90 , and a plurality of storage units 19 and 23 share one AD conversion unit 190 .
  • the circuit configuration within the area pixel 100 in FIG. 11 is the same as the circuit configurations in FIGS.
  • the photoelectric conversion unit 110 in the area pixel 100 in FIG. 11 has a photodiode 501 and transistors 502 and 503, as in FIG.
  • Current amplifying section 90 has transistors 14 to 17 and current source 17 .
  • a gate of the transistor 15 is connected to the floating diffusion FD.
  • a storage unit 19 is used to store the P-phase signal.
  • Storage unit 23 is used to store the D-phase signal.
  • the imaging device 1 having the area pixels 100 according to the first example includes a first region AR1 in which the photoelectric conversion unit 110 is arranged, a current amplification unit 90, storage units 19 and 23, and an AD conversion unit. and a second area AR2 in which 190 is arranged.
  • the first region AR1 and the second region AR2 each have a semiconductor layer made of silicon.
  • the first area AR1 is arranged on the first substrate SUB1.
  • the second area AR2 is arranged on the second substrate SUB2.
  • the first region AR1 has the area of the entire substrate surface of the first substrate SUB1, and the second region AR2 has the area of the entire substrate surface of the second substrate SUB2.
  • the first area AR1 and the second area AR2 have the same area.
  • a wiring layer 71, a photoelectric conversion section 110, a color filter 72, and an on-chip lens 73 are laminated on the first substrate SUB1.
  • An element isolation layer 74 is arranged between the pixels.
  • a wiring layer 75, a current amplification section 90, an AD conversion section 190, and a protective layer 76 are laminated on the second substrate SUB2.
  • the layer structure of the first substrate SUB1 and the second substrate SUB2 shown in FIG. 12 is an example, and various modifications are conceivable.
  • a plurality of photoelectric conversion units 110 are arranged in the first area AR1.
  • the photoelectric conversion unit 110 is arranged over the entire first area AR1.
  • the voltage signal of the floating diffusion FD is output from the first area AR1 and input to the second area AR2.
  • storage units 19 and 23, a current amplification unit 90, and an AD conversion unit 190 are arranged in the second area AR2.
  • the storage units 19 and 23 and the current amplification unit 90 are provided for each pixel, and the AD conversion unit 190 is shared by a plurality of pixels.
  • the storage units 19 and 23 are arranged in a layer different from the layer in which the current amplification unit 90 and the AD conversion unit 190 are arranged on the second substrate SUB2.
  • the second area AR2 is formed of a plurality of laminated layers. As shown in FIG.
  • the plurality of current amplification units 90 are arranged separately, and the plurality of current amplification units 90 are not arranged.
  • An AD converter 190 is arranged in the region.
  • the first area AR1 and the second area AR2 transmit and receive various signals through a signal transmission section 91 extending in the stacking direction.
  • the signal transmission unit 91 transmits and receives the floating diffusion voltage between the first substrate AR1 and the second substrate AR2, for example, through a Cu—Cu connection 91a.
  • the signal transmission unit 91 may transmit and receive the voltage of the floating diffusion not only by the Cu--Cu connection but also by other bonding means such as bumps.
  • the photoelectric conversion unit 110 is arranged in the first area AR1, and the storage units 19 and 23, the current amplification unit 90 and the AD conversion unit 190 are arranged in the second area AR2.
  • the first region AR1 and the second region AR2 transmit and receive the voltage of the floating diffusion FD. Since the entire area of the first area AR1 is used as the arrangement area of the photoelectric conversion unit 110, the area of the photoelectric conversion unit 110 can be increased, the aperture ratio can be increased, and the resolution can be improved by miniaturizing the area pixels 100.
  • the layout area of the storage units 19 and 23, the current amplification unit 90, and the AD conversion unit 190 can be increased.
  • FIG. 14 is a circuit diagram of the area pixel 100 according to the second example
  • FIG. 15 is a cross-sectional view of the area pixel 100 according to the second example
  • FIG. 16A is a plan view taken along line AA in FIG. 15
  • FIG. 16B is FIG. 1 is a plan view in the BB line direction of FIG. The following description focuses on the differences from the area pixel 100 according to the first example.
  • the area pixel 100 according to the second example includes a first region AR1 and a second region AR2 that are stacked, and is common to the first example in that the photoelectric conversion unit 110 is arranged in the first region AR1.
  • the second example differs from the first example in the layout arrangement of the second area AR2.
  • the circuit diagram of FIG. 14 in the second example is similar to the circuit diagram of FIG. 11 in the first example, but the cross-sectional structure and planar configuration in the second example are different from those in the first example.
  • the storage units 19 and 23, the current amplification unit 90, and the AD conversion unit 190 are arranged in the same layer in the second area AR2.
  • a current amplification section 90 and storage sections 19 and 23 for four pixels are symmetrically arranged along two opposite sides of the rectangular range of the area pixel 100, and an AD conversion section 190 is placed in the middle. are placed.
  • the AD converter 190 is not shown in the cross-sectional view of FIG. 15, the AD converter 190 is actually arranged on the far side of the cross-section of FIG. 15 as shown in FIG. 16B.
  • the first area AR1 is arranged on the first substrate SUB1
  • the second area AR2 is arranged on the second substrate SUB2.
  • the first substrate SUB1 and the second substrate SUB2 transmit and receive the voltage of the floating diffusion FD of the photoelectric conversion section 110 via the signal transmission section 91 composed of the Cu--Cu connection 91a.
  • FIG. 17 is a circuit diagram of the area pixel 100 according to the third example
  • FIG. 18 is a cross-sectional view of the area pixel 100 according to the third example
  • FIG. 19A is a plan view along the line AA in FIG. 18, and
  • FIG. 19B is FIG. 1 is a plan view in the BB line direction of FIG. Figures 17, 18, 19A and 19B show an example where the area pixel 100 has four pixels.
  • the area pixel 100 according to the third example has a photoelectric conversion section 110 made of a material other than silicon.
  • Materials other than silicon are, for example, organic materials.
  • the photoelectric conversion body 110 of the third example has semiconductor layers containing materials other than silicon. More specifically, as shown in FIG. 18, the photoelectric conversion body 110 of the third example has a structure in which an upper electrode layer 11a, a photoelectric conversion layer 11b, an insulating layer 11d, and a lower electrode layer 11e are laminated. have.
  • the material of the upper electrode layer 11a and the lower electrode layer 11e is, for example, ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide).
  • the circuit diagram shown in FIG. 17 is the same as the circuit diagram in FIG. 11 except that the type of photoelectric conversion unit 110 is different.
  • the area pixel 100 according to the third example includes a first area AR1 and a second area AR2 that are stacked.
  • a photoelectric conversion unit 110 made of a material other than silicon is arranged in the first region AR1.
  • Storage units 19 and 23, a current amplification unit 90, and an AD conversion unit 190 made of silicon are arranged in the second region AR2.
  • the current amplification section 90, the storage sections 19 and 23, and the AD conversion section 190 are arranged in the same layer.
  • a wiring layer 71 is arranged below this layer, and a protective layer 76 is arranged below it.
  • the first area AR1 and the second area AR2 are laminated on the same substrate.
  • the storage units 19 and 23 and the current amplification unit 90 are provided for each pixel, and the AD conversion unit 190 is shared by a plurality of pixels.
  • the first area AR1 and the second area AR2 transmit and receive the voltage of the floating diffusion FD of the photoelectric conversion section 110 via the signal transmission section 91 composed of the via 91b for each pixel in the area pixel 100.
  • the photoelectric conversion units 110 arranged in the first area AR1 are arranged over the entire rectangular range of the area pixels 100 .
  • the current amplification units 90 and the storage units 19 and 23 for four pixels are symmetrically arranged along two opposite sides of the rectangular range of the area pixel 100.
  • An AD conversion section 190 is arranged in the middle section.
  • FIG. 20 is a circuit diagram of the area pixel 100 according to the fourth example
  • FIG. 21 is a cross-sectional view of the area pixel 100 according to the fourth example
  • FIG. 22A is a plan view along line AA in FIG. 21,
  • FIG. 22B is FIG. 1 is a plan view in the BB line direction of FIG.
  • the following description focuses on the differences from the area pixel 100 according to the third example.
  • the circuit diagram of FIG. 20 in the fourth example is the same as the circuit diagram of FIG. 17 in the third example.
  • the area pixel 100 according to the fourth example includes a first area AR1, a second area AR2 and a third area AR3 which are stacked.
  • a photoelectric conversion unit 110 made of a material other than silicon is arranged in the first region AR1.
  • a current amplification section 90 and an AD conversion section 190 made of silicon are arranged in the second region AR2.
  • Storage units 19 and 23 made of silicon are arranged in the third area AR3.
  • the first area AR1, the second area AR2 and the third area AR3 are laminated on the same substrate.
  • the first area AR1 and the second area AR2 transmit and receive the voltage of the floating diffusion FD of the photoelectric conversion unit 110 via the signal transmission unit 91 composed of the via 91b for each pixel.
  • the second area AR2 and the third area AR3 transmit and receive the voltage across the storage units 19 and 23 for each area pixel 100 via the signal transmission unit 91 composed of the via 91b.
  • the storage units 19 and 23 are arranged in the third area AR3 different from the second area AR2 where the AD conversion unit 190 and the current amplification unit 90 are arranged, the AD conversion unit 190 and the current amplification unit 90
  • the layout area of can be expanded.
  • FIG. 23 is a circuit diagram of the area pixel 100 according to the fifth example
  • FIG. 24 is a cross-sectional view of the area pixel 100 according to the fifth example
  • FIG. 25A is a plan view along the line AA in FIG. 24, and
  • FIG. 25B is
  • FIG. 25C is a plan view taken along line BB of FIG. 24, and
  • FIG. 25C is a plan view taken along line CC of FIG. Figures 23, 24, 25A and 25B show an example where the area pixel 100 has four pixels.
  • the area pixel 100 according to the fifth example has a photoelectric conversion section 110 made of a material other than silicon, as in the third and fourth examples.
  • the layer structure of the photoelectric conversion unit 110 is also the same as in the third and fourth examples.
  • the circuit diagram of FIG. 23 in the fifth example differs from the circuit of FIG. Different from illustration.
  • the area pixel 100 according to the fifth example includes a first region AR1, a second region AR2 and a third region AR3 which are stacked, as shown in FIG.
  • a photoelectric conversion unit 110 made of a material other than silicon is arranged in the first region AR1.
  • a current amplifying portion 90 and storage portions 19 and 23 made of silicon are arranged in the second region AR2.
  • An AD converter 190 made of silicon is arranged in the third area AR3.
  • the storage units 19 and 23 and the current amplification unit 90 are provided for each pixel, and the AD conversion unit 190 is shared by a plurality of pixels.
  • the first area AR1 and the second area AR2 are laminated on the first substrate SUB1.
  • the third area AR3 is laminated on the second substrate SUB2.
  • the area pixel 100 according to the fifth example differs in the circuits arranged in the second area AR2 and the third area AR3 from the area pixels 100 according to the third and fourth examples.
  • the first area AR1 and the second area AR2 transmit and receive the voltage of the floating diffusion FD of the photoelectric conversion section 110 via the signal transmission section 91 composed of the via 91b for each pixel.
  • the second area AR2 and the third area AR3 transmit and receive voltage corresponding to the electric charges stored in the storage units 19 and 23 for each area pixel 100 via the signal transmission unit 91 composed of the Cu—Cu connection 91a.
  • the AD converter 190 is arranged in the third area AR3, the arrangement area of the AD converter 190 can be increased.
  • FIG. 26 is a circuit diagram of the area pixel 100 according to the sixth example
  • FIG. 27 is a cross-sectional view of the area pixel 100 according to the sixth example
  • FIG. 28A is a plan view in the direction of line AA in FIG. 27, and
  • FIG. 28C is a plan view taken along line BB of FIG. 27, and
  • FIG. 28C is a plan view taken along line CC of FIG.
  • the following description focuses on the differences from the area pixel 100 according to the fifth example.
  • the circuit diagram of FIG. 26 in the sixth example is the same as the circuit in FIG. 23 of the fifth example.
  • the area pixel 100 according to the sixth example has a first region AR1, a second region AR2, a third region AR3 and a fourth region AR4 which are stacked.
  • a photoelectric conversion unit 110 made of a material other than silicon is arranged in the first region AR1.
  • a current amplifier 90 made of silicon is arranged in the second region AR2.
  • Storage units 19 and 23 made of silicon are arranged in the third area AR3.
  • An AD converter 190 made of silicon is arranged in the fourth area AR4.
  • the first area AR1, the second area AR2 and the third area AR3 are laminated on the first substrate SUB1.
  • the fourth area AR4 is arranged on the second substrate SUB2.
  • the area pixel 100 according to the sixth example is different from the fourth example in that the current amplifying section 90 and the storage sections 19 and 23 are arranged in separate regions.
  • the first area AR1 and the second area AR2 transmit and receive the voltage of the floating diffusion FD of the photoelectric conversion section 110 via the signal transmission section 91 composed of the via 91b for each pixel.
  • the second area AR2 and the third area AR3 transmit and receive the voltage at one end of the storage units 19 and 23 for each area pixel 100 via the signal transmission unit 91 made up of vias 91b.
  • the third area AR3 and the fourth area AR4 transmit and receive voltages at the other ends of the storage units 19 and 23 for each area pixel 100 via a signal transmission unit 91 composed of a Cu--Cu connection 91a.
  • the arrangement area of the current amplification section 90 and the storage sections 19 and 23 can be increased. can.
  • FIG. 29 is a circuit diagram of the area pixel 100 according to the seventh example
  • FIG. 30 is a cross-sectional view of the area pixel 100 according to the seventh example
  • FIG. 31A is a plan view taken along the line AA in FIG. 30, and
  • FIG. 31C is a plan view taken along line BB of FIG. 30, and
  • FIG. 31C is a plan view taken along line CC of FIG.
  • the following description focuses on the differences from the area pixel 100 according to the sixth example.
  • the area pixel 100 according to the seventh example has a first region AR1, a second region AR2, a third region AR3, and a fourth region AR4 that are stacked, as in the sixth example.
  • the circuit portions arranged in the first area AR1 to the fourth area AR4 are similar to those in the sixth example, but signals are transmitted and received between the current amplifier 90 and the memory units 19 and 23 via the signal transmission unit 91. This is different from the sixth example in this respect.
  • the area pixel 100 according to the seventh example has a substrate configuration different from that of the sixth example.
  • the area pixel 100 according to the seventh example includes a first substrate SUB1 on which a first area AR1 and a second area AR2 are laminated, and a second substrate SUB2 on which a third area AR3 and a fourth area AR4 are laminated.
  • the first area AR1 and the second area AR2 transmit and receive the voltage of the floating diffusion FD of the photoelectric conversion section 110 via the signal transmission section 91 composed of the via 91b for each pixel.
  • the second area AR2 and the third area AR3 transmit and receive the voltage at one end of the storage units 19 and 23 via the signal transmission unit 91 composed of the Cu—Cu connection 91a for each pixel.
  • the third area AR3 and the fourth area AR4 transmit and receive the other end voltage of the storage units 19 and 23 via the signal transmission unit 91 formed by the via 91b for each area pixel 100.
  • FIG. 33 is a cross-sectional view of the area pixel 100 according to the eighth example
  • FIG. 34A is a plan view in the direction of line AA in FIG. 33
  • FIG. 34C is a plan view taken along line BB of FIG. 33
  • FIG. 34C is a plan view taken along line CC of FIG.
  • the following description will focus on differences from the area pixel 100 according to the seventh example.
  • the circuit diagram of FIG. 32 in the eighth example is the same as the circuit diagram of FIG. 29 in the seventh example.
  • the area pixel 100 according to the eighth example has a first area AR1, a second area AR2 and a third area AR3 which are stacked.
  • a photoelectric conversion unit 110 made of a material other than silicon is arranged in the first region AR1.
  • a current amplifier 90 made of silicon is arranged in the second region AR2.
  • Storage units 19 and 23 and an AD conversion unit 190 made of silicon are arranged in the third area AR3.
  • the first area AR1 and the second area AR2 are laminated on the first substrate SUB1, and the third area AR3 is arranged on the second substrate SUB2.
  • the first area AR1 and the second area AR2 transmit and receive the voltage of the floating diffusion FD of the photoelectric conversion unit 110 via the signal transmission unit 91 made up of vias for each pixel.
  • the second area AR2 and the third area AR3 transmit and receive the voltage on one end of the memory units 19 and 23 via the signal transmission unit 91 made of Cu--Cu connection.
  • the area pixel 100 according to the eighth example differs from the seventh example in that both the storage units 19 and 23 and the AD conversion unit 190 are arranged in the third area AR3. As a result, the number of regions can be reduced, and the manufacturing process can be simplified more than the seventh example.
  • An area pixel 100 has a plurality of pixels.
  • the area pixel 100 has a plurality of photoelectric converters 110 , a plurality of floating diffusions FDs, a plurality of current amplifiers 90 and an AD converter 190 .
  • Each floating diffusion FD outputs a voltage corresponding to charges photoelectrically converted by the photoelectric conversion unit 110 in the corresponding pixel.
  • the AD conversion unit 190 is provided for each area pixel 100 including two or more pixels among a plurality of pixels in the area pixel 100, and stores two or more storage units 19 and 23 corresponding to the two or more pixels in the area pixel 100. converts the stored signal into a digital signal.
  • the plurality of photoelectric conversion units 110, the plurality of AD converters 190, the plurality of floating diffusion FDs, the plurality of current amplification units 90, and the plurality of storage units 19 and 23 in the plurality of pixels are arranged in a plurality of stacked regions. ing.
  • the signal transmission unit 91 transmits and receives signals between a plurality of areas. Among the plurality of regions, the region in which the plurality of photoelectric conversion units 110 are arranged is provided separately from the region in which the plurality of current amplification units 90 are arranged.
  • the region in which the plurality of photoelectric conversion units 110 are arranged and the region in which the plurality of current amplification units 90 are arranged in the area pixel 100 transmit the voltages of the plurality of floating diffusions FD via the corresponding signal transmission units 91, respectively. to send and receive.
  • the area pixels 100 according to the first to eighth examples separately include a storage unit 19 for the P-phase signal and a storage unit 23 for the D-phase signal.
  • the circuit configurations of the photoelectric conversion section 110 for global shutter, the current amplification section 90, and the storage sections 19 and 23 are not limited to those described above. Other typical circuit configurations of the photoelectric conversion section 110, the current amplification section 90, and the storage sections 19 and 23 for the global shutter will be described below.
  • FIG. 35A is a circuit diagram of photoelectric conversion section 110, current amplification section 90, and storage sections 19 and 23 according to the first modification.
  • a photoelectric conversion portion 110 in FIG. 35A includes a photodiode 501 and a transistor 503 .
  • 35A has transistors 14, 15, 18, 22, 56, 57, 59, 60 and current sources 17, 58, 61.
  • the current amplifier 90 of FIG. The transistor 18 switches and controls whether or not to store the P-phase signal in the storage unit 19 .
  • the transistor 22 controls whether or not to store the D-phase signal in the storage unit 23 .
  • FIG. 35B is a circuit diagram of the photoelectric conversion section 110, the current amplification section 90, and the storage sections 19 and 23 according to the second modification.
  • the photoelectric conversion unit 110 in FIG. 35B includes a photodiode 501 and a transistor 503. 35B has transistors 14, 15, 18, 22, 56, 57 and current sources 17, 58.
  • FIG. The storage unit 23 stores the difference signal between the P-phase signal and the D-phase signal.
  • FIG. 35C is a circuit diagram of the photoelectric conversion section 110, the current amplification section 90, and the storage sections 19 and 23 according to the third modification.
  • the photoelectric conversion portion 110 in FIG. 35C includes a photodiode 501 and a transistor 503. 35C has transistors 14, 15, 18, 22, 56, 57 and current sources 17, 58.
  • FIG. The transistor 18 controls whether or not the P-phase signal is stored in the capacitor 19 .
  • the transistor 22 controls whether or not the D-phase signal is stored in the capacitor 23 .
  • FIG. 35D is a circuit diagram of the photoelectric conversion section 110, the current amplification section 90, and the storage sections 19 and 23 according to the fourth modification.
  • the circuit diagram of FIG. 35D has the function of selecting the global shutter method or the rolling shutter method.
  • the photoelectric conversion unit 110 in FIG. 35D includes a photodiode 501 and a transistor 503.
  • the photodiode 501 and the transistor 503 are shown in FIG.
  • the current amplifier portion 90 of FIG. 35D has transistors 14 , 15 , 18 , 22 , 56 and 57 .
  • the transistor 62 When the rolling shutter method is selected, the transistor 62 is turned on and the transistor 63 is turned off. As a result, the source voltage of the transistor 62 changes according to the voltage of the floating diffusion FD.
  • the transistor 63 When selecting the global shutter method, the transistor 63 is turned on and the transistor 62 is turned off. As a result, the source voltage of the transistor 63 changes according to the voltages of the capacitor 19 storing the P-phase signal and the capacitor 23 storing the D-phase signal.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 36 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an exterior information detection unit 12030, an interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 37 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 12100, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 37 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the traveling path of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 and the like among the configurations described above.
  • the imaging device 1 of the present disclosure can be applied to the imaging unit 12031 .
  • this technique can take the following structures. (1) a plurality of pixels each having a photoelectric conversion unit; a floating diffusion that outputs a voltage corresponding to the charge photoelectrically converted by the photoelectric conversion unit in the pixel; a current amplifier that amplifies a current corresponding to the voltage of the floating diffusion; a storage unit that stores a signal corresponding to the current amplified by the current amplification unit; The signals stored in the two or more storage units provided for each area pixel composed of the two or more pixels in the plurality of pixels and corresponding to the two or more pixels in the area pixels are converted into digital signals.
  • an analog-to-digital converter a plurality of stacked photoelectric converters, a plurality of analog-digital converters, a plurality of floating diffusions, a plurality of current amplifiers, and a plurality of memory units in the plurality of pixels; area and a signal transmission unit that transmits and receives signals between the plurality of areas, Among the plurality of regions, a region in which the plurality of photoelectric conversion units are arranged is provided separately from a region in which the plurality of current amplification units is arranged, The region in which the plurality of photoelectric conversion units are arranged and the region in which the plurality of current amplification units are arranged in the area pixel transmit the voltages of the plurality of floating diffusions via the corresponding signal transmission units.
  • an imaging device that transmits and receives
  • the imaging device according to (1) wherein the plurality of current amplification units, the plurality of storage units, and the plurality of analog-digital converters are arranged in the same region among the plurality of regions.
  • the two or more current amplification units and the two or more storage units belonging to the same area pixel are arranged symmetrically along two opposite sides of the corresponding analog-digital converter; (3) The imaging device according to (3).
  • the imaging device (5) The imaging device according to (2), wherein the plurality of current amplifiers, the plurality of analog-digital converters, and the plurality of storage units are arranged in different layers within the same region. . (6) The imaging device according to (5), wherein the plurality of storage units are arranged in a wiring layer within the same region. (7) a first region in which the plurality of photoelectric conversion units are arranged; a second region in which the plurality of current amplifiers, the plurality of storage units, and the plurality of analog-to-digital converters are arranged; The first region and the second region according to any one of (1) to (6), wherein the voltages of the plurality of floating diffusions are transmitted and received via the signal transmission units that are different for each pixel.
  • the image pickup device (8) a first substrate having the first region; a second substrate having the second region; The image pickup device according to (7), wherein the first substrate and the second substrate transmit and receive the voltage of the floating diffusion through the signal transmission unit that is different for each pixel.
  • the plurality of photoelectric conversion units, the plurality of current amplification units, the plurality of storage units, and the plurality of analog-digital converters are arranged in different regions among the plurality of regions. , (1).
  • the plurality of regions a first region in which the plurality of photoelectric conversion units are arranged; a second region in which the plurality of current amplification units are arranged; a third region in which the plurality of storage units are arranged; a fourth region in which the plurality of analog-to-digital converters are arranged;
  • the plurality of photoelectric conversion units, the plurality of current amplification units, the plurality of storage units, and the plurality of analog-digital converters are arranged in different regions among the plurality of regions. , (1). (18) the plurality of regions, a first region in which the plurality of photoelectric conversion units are arranged; a second region in which the plurality of current amplification units are arranged; a third region in which the plurality of storage units and the plurality of analog-to-digital converters are arranged; The imaging device according to (17), wherein the first region and the second region transmit and receive the voltages of the plurality of floating diffusions via the signal transmission units that are different for each pixel.
  • the plurality of photoelectric conversion units, the plurality of current amplification units and the plurality of analog-digital converters, and the plurality of storage units are arranged in different regions among the plurality of regions. , (1).
  • the imaging device according to any one of (1) to (21), wherein the photoelectric conversion section has a semiconductor layer made of silicon or a semiconductor layer made of a material other than silicon.
  • the signal transmission unit transmits and receives the signal through vias, bumps, and Cu--Cu junctions.
  • the imaging device that outputs a photoelectrically converted digital signal for each pixel;
  • a signal processing unit that performs signal processing on the digital signal,
  • the imaging device is a plurality of pixels each having a photoelectric conversion unit; a floating diffusion that outputs a voltage corresponding to the charge photoelectrically converted by the photoelectric conversion unit in the pixel; a current amplifier that amplifies a current corresponding to the voltage of the floating diffusion; a storage unit that stores a signal corresponding to the current amplified by the current amplification unit;
  • the signals stored in the two or more storage units provided for each area pixel composed of the two or more pixels in the plurality of pixels and corresponding to the two or more pixels in the area pixels are converted into digital signals.
  • an analog-to-digital converter a plurality of stacked photoelectric converters, a plurality of analog-digital converters, a plurality of floating diffusions, a plurality of current amplifiers, and a plurality of memory units in the plurality of pixels; area and a signal transmission unit that transmits and receives signals between the plurality of regions; Among the plurality of regions, a region in which the plurality of photoelectric conversion units are arranged is provided separately from a region in which the plurality of current amplification units is arranged, The region in which the plurality of photoelectric conversion units are arranged and the region in which the plurality of current amplification units are arranged in the area pixel transmit the voltages of the plurality of floating diffusions via the corresponding signal transmission units. electronic devices that transmit and receive
  • 1 imaging device 10 pixel array section, 11 signal line, 11a upper electrode layer, 11a upper electrode, 11b photoelectric conversion layer, 11d insulating layer, 11e lower electrode layer, 12 signal input transistor, 16 selection transistor, 17 current source, 19 Storage unit 20 Time code generation unit 23 Storage unit 30 Reference signal generation unit 40 Vertical drive unit 42 Control signal generation unit 43 Power supply unit 50 Horizontal control unit 52 Time code decoding unit 53 Column signal processing unit , 54 clock signal generator, 58 current source, 61 current source, 71 wiring layer, 72 color filter, 73 on-chip lens, 74 element separation layer, 75 wiring layer, 76 protective layer, 90 current amplifier, 91 signal transmission , 91a Cu-Cu connection, 91b via, 92 storage section, 100 area pixel, 110 photoelectric conversion section, 150 comparison section, 160 comparison output processing section, 161 pre-amplification section, 162 level conversion section, 163 waveform shaping section, 170 Conversion result holding unit, 171 storage control unit, 172 storage unit, 190 AD conversion unit, 200 time code transfer unit, 210 code

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

［課題］開口率の低下を抑制でき、かつ微細化も可能な撮像装置および電子機器を提供する。 ［解決手段］撮像装置は、光電変換部をそれぞれ有する複数の画素と、画素内の光電変換部で光電変換された電荷に応じた電圧を出力するフローティングディフュージョンと、フローティングディフュージョンの電圧に応じた電流を増幅する電流増幅部と、電流増幅部で増幅された電流に応じた信号を記憶する記憶部と、複数の画素内の２以上の画素からなるエリア画素ごとに設けられ、エリア画素内の２以上の画素に対応する２以上の記憶部に記憶された信号をデジタル信号に変換するアナログ－デジタル変換器と、複数の画素内の複数の光電変換部、複数のアナログ－デジタル変換器、複数のフローティングディフュージョン、複数の電流増幅部および複数の記憶部が配置される、積層された複数の領域と、複数の領域の間で信号の送受を行う信号伝送部と、を備える。エリア画素内の複数の光電変換部が配置される領域と、複数の電流増幅部が配置される領域とは、複数のフローティングディフュージョンの電圧を、それぞれ対応する信号伝送部を介して送受する。

Description

撮像装置および電子機器
　本開示は、撮像装置および電子機器に関する。
　従来のイメージセンサは、各画素の光電変換部で光電変換された撮像信号をカラム単位でアナログーデジタル変換（以下、ＡＤ変換）するローリングシャッタ方式が一般的であったが、カラムごとに読み出し時間がずれることによる画像の歪が発生するという問題がある。そこで、画素ごとにＡＤ変換部を設けて、全画素が同時にＡＤ変換を行うグローバルシャッタ方式のイメージセンサが提案されている（特許文献１参照）。
特開2018-148528号公報
　しかしながら、グローバルシャッタ方式のイメージセンサは、画素ごとにＡＤ変換部を設けるため、画素のサイズが大きくなってしまい画素の微細化が困難になる。そこで、複数の画素でＡＤ変換部を共有するエリアＡＤ変換を行う撮像装置が提案されている。
　また、最近では、特許文献１に記載されているように、光電変換部とＡＤ変換部を別々の基板や別々の層に配置し、両基板又は複数の層間でビアやＣｕ－Ｃｕ接続等により信号伝送を行う技術が実用化されている。しかしながら、複数の基板間又は層間で送受される信号の数が増えると、各基板又は各層上の配線数が増えて、光電変換部やＡＤ変換部に割り当てられる面積が削減してしまう。光電変換部やＡＤ変換部に割り当てられる面積が低下すると、光電変換部における開口率が低下したり、光電変換部やＡＤ変換部を微細化することが困難になって、画素数を増やせないといった問題が生じる。
　エリアＡＤ変換を行う撮像装置を、複数の基板又は複数の層に配置する際には、上述した問題が生じないようにする必要がある。
　そこで、本開示では、開口率の低下を抑制でき、かつ微細化も可能な撮像装置および電子機器を提供するものである。
　上記の課題を解決するために、本開示によれば、光電変換部をそれぞれ有する複数の画素と、
　前記画素内の前記光電変換部で光電変換された電荷に応じた電圧を出力するフローティングディフュージョンと、
　前記フローティングディフュージョンの電圧に応じた電流を増幅する電流増幅部と、
　前記電流増幅部で増幅された電流に応じた信号を記憶する記憶部と、
　前記複数の画素内の２以上の前記画素からなるエリア画素ごとに設けられ、前記エリア画素内の前記２以上の画素に対応する２以上の前記記憶部に記憶された信号をデジタル信号に変換するアナログ－デジタル変換器と、
　前記複数の画素内の複数の前記光電変換部、複数の前記アナログ－デジタル変換器、複数の前記フローティングディフュージョン、複数の前記電流増幅部および複数の前記記憶部が配置される、積層された複数の領域と、
　前記複数の領域の間で信号の送受を行う信号伝送部と、を備え、
　前記複数の領域のうち、前記複数の光電変換部が配置される領域は、前記複数の電流増幅部が配置される領域とは別に設けられ、
　前記エリア画素内の前記複数の光電変換部が配置される領域と、前記複数の電流増幅部が配置される領域とは、前記複数のフローティングディフュージョンの電圧を、それぞれ対応する前記信号伝送部を介して送受する、撮像装置。
　前記複数の電流増幅部、前記複数の記憶部および前記複数のアナログ－デジタル変換器は、前記複数の領域のうちの同一の領域に配置されてもよい。
　前記複数の電流増幅部、前記複数の記憶部および前記複数のアナログ－デジタル変換器は、前記同一の領域内の同一の層に配置されてもよい。
　同一の前記エリア画素に属する２以上の前記電流増幅部と２以上の前記記憶部とは、対応する前記アナログ－デジタル変換器の対向する二辺に沿って対称的に配置されてもよい。
　前記複数の電流増幅部および前記複数のアナログ－デジタル変換器と、前記複数の記憶部とは、前記同一の領域内の互いに異なる層に配置されてもよい。
　前記複数の記憶部は、前記同一の領域内の配線層に配置されてもよい。
　前記複数の光電変換部が配置される第１領域と、
　前記複数の電流増幅部、前記複数の記憶部及び前記複数のアナログ－デジタル変換器が配置される第２領域と、を有し、
　前記第１領域と前記第２領域とは、前記画素ごとに、前記複数のフローティングディフュージョンの電圧をそれぞれ異なる前記信号伝送部を介して送受してもよい。
　前記第１領域を有する第１基板と、
　前記第２領域を有する第２基板と、を備え、
　前記第１基板と前記第２基板とは、前記画素ごとに、それぞれ異なる前記信号伝送部を介して前記フローティングディフュージョンの電圧を送受してもよい。
　（９）前記複数の光電変換部と、前記複数の電流増幅部および前記複数の記憶部と、前記複数のアナログ－デジタル変換器とは、前記複数の領域のうちのそれぞれ異なる領域に配置される、（１）に記載の撮像装置。
　前記複数の領域は、
　前記複数の光電変換部が配置される第１領域と、
　前記複数の電流増幅部および前記複数の記憶部が配置される第２領域と、
　前記複数のアナログ－デジタル変換器が配置される第３領域と、を有し、
　前記第１領域と前記第２領域とは、前記画素ごとに、前記複数のフローティングディフュージョンの電圧をそれぞれ異なる前記信号伝送部を介して送受してもよい。
　（１１）前記複数の電流増幅部および前記複数の記憶部は、前記第２領域内の同一の層に配置される、（１０）に記載の撮像装置。
　前記第１領域および前記第２領域が積層される第１基板と、
　前記第３領域を有する第２基板と、を備え、
　前記第１基板と前記第２基板とは、前記画素ごとに、それぞれ異なる前記信号伝送部を介して、前記記憶部に記憶された信号を送受してもよい。
　前記複数の光電変換部と、前記複数の電流増幅部と、前記複数の記憶部と、前記複数のアナログ－デジタル変換器とは、前記複数の領域のうちのそれぞれ異なる領域に配置されてもよい。
　前記複数の領域は、
　前記複数の光電変換部が配置される第１領域と、
　前記複数の電流増幅部が配置される第２領域と、
　前記複数の記憶部が配置される第３領域と、
　前記複数のアナログ－デジタル変換器が配置される第４領域と、を有し、
　前記第１領域と前記第２領域とは、前記画素ごとに、前記複数のフローティングディフュージョンの電圧をそれぞれ異なる前記信号伝送部を介して送受してもよい。
　前記第１領域、前記第２領域および前記第３領域が積層される第１基板と、
　前記第４領域を有する第２基板と、を備え、
　前記第１基板と前記第２基板とは、前記画素ごとに、それぞれ異なる前記信号伝送部を介して、前記複数の記憶部に記憶された信号を送受してもよい。
　前記第１領域および前記第２領域が積層される第１基板と、
　前記第３領域および前記第４領域を有する第２基板と、を備え、
　前記第１基板と前記第２基板とは、前記画素ごとに、それぞれ異なる前記信号伝送部を介して、前記複数の電流増幅部で増幅された電流を送受してもよい。
　前記複数の光電変換部と、前記複数の電流増幅部と、前記複数の記憶部および前記複数のアナログ－デジタル変換器とは、前記複数の領域のうちのそれぞれ異なる領域に配置されてもよい。
　前記複数の領域は、
　前記複数の光電変換部が配置される第１領域と、
　前記複数の電流増幅部が配置される第２領域と、
　前記複数の記憶部および前記複数のアナログ－デジタル変換器が配置される第３領域と、を有し、
　前記第１領域と前記第２領域とは、前記画素ごとに、前記複数のフローティングディフュージョンの電圧をそれぞれ異なる前記信号伝送部を介して送受してもよい。
　前記第１領域および前記第２領域が積層される第１基板と、
　前記第３領域を有する第２基板と、を備え、
　前記第１基板と前記第２基板とは、前記画素ごとに、それぞれ異なる前記信号伝送部を介して、前記複数の電流増幅で増幅された電流を送受してもよい。
　前記複数の光電変換部と、前記複数の電流増幅部および前記複数のアナログ－デジタル変換器と、前記複数の記憶部とは、前記複数の領域のうちのそれぞれ異なる領域に配置されてもよい。
　前記第１領域、前記第２領域および前記第３領域は、同一の基板上に積層されてもよい。
　前記光電変換部は、シリコンを材料とする半導体層か、又はシリコン以外を材料とする半導体層を有してもよい。
　前記信号伝送部は、ビア、バンプ、Ｃｕ－Ｃｕ接合にて、前記信号を送受してもよい。
　本開示によれば、光電変換された画素ごとのデジタル信号を出力する撮像装置と、
　前記デジタル信号に対して信号処理を行う信号処理部と、を備え、
　前記撮像装置は、
　光電変換部をそれぞれ有する複数の画素と、
　前記画素内の前記光電変換部で光電変換された電荷に応じた電圧を出力するフローティングディフュージョンと、
　前記フローティングディフュージョンの電圧に応じた電流を増幅する電流増幅部と、
　前記電流増幅部で増幅された電流に応じた信号を記憶する記憶部と、
　前記複数の画素内の２以上の前記画素からなるエリア画素ごとに設けられ、前記エリア画素内の前記２以上の画素に対応する２以上の前記記憶部に記憶された信号をデジタル信号に変換するアナログ－デジタル変換器と、
　前記複数の画素内の複数の前記光電変換部、複数の前記アナログ－デジタル変換器、複数の前記フローティングディフュージョン、複数の前記電流増幅部および複数の前記記憶部が配置される、積層された複数の領域と、
　前記複数の領域の間で信号の送受を行う信号伝送部と、を備え、
　前記複数の領域のうち、前記複数の光電変換部が配置される領域は、前記複数の電流増幅部が配置される領域とは別に設けられ、
　前記エリア画素内の前記複数の光電変換部が配置される領域と、前記複数の電流増幅部が配置される領域とは、前記複数のフローティングディフュージョンの電圧を、それぞれ対応する前記信号伝送部を介して送受する、電子機器が提供される。
本技術の一実施形態における撮像装置の構成例を示す図。 本技術の一実施形態における垂直駆動部の構成例を示す図。 本技術の一実施形態における水平制御部の構成例を示す図。 本技術の一実施形態におけるエリア画素の構成例を示す図。 本技術の一実施形態における光電変換部の構成例を示す図。 本技術の一実施形態における比較部の構成例を示す図。 本技術の一実施形態における比較出力処理部の構成例を示す図。 本技術の一実施形態における変換結果保持部の構成例を示す図。 本技術の一実施形態における時刻コード転送部の構成例を示す図。 本開示に係る撮像装置の１フレーム期間のタイミング図。 第１例に係るエリア画素の回路図。 第１例に係るエリア画素の断面図。 図１２のＡ－Ａ線方向の平面図。 図１２のＢ－Ｂ線方向の平面図。 第２例に係るエリア画素の回路図。 第２例に係るエリア画素の断面図。 図１５のＡ－Ａ線方向の平面図。 図１５のＢ－Ｂ線方向の平面図。 第３例に係るエリア画素の回路図。 第３例に係るエリア画素の断面図。 図１８のＡ－Ａ線方向の平面図。 図１８のＢ－Ｂ線方向の平面図。 第４例に係るエリア画素の回路図。 第４例に係るエリア画素の断面図。 図２１のＡ－Ａ線方向の平面図。 図２１のＢ－Ｂ線方向の平面図。 第５例に係るエリア画素の回路図。 第５例に係るエリア画素の断面図。 図２４のＡ－Ａ線方向の平面図。 図２４のＢ－Ｂ線方向の平面図。 図２４のＣ－Ｃ線方向の平面図。 第６例に係るエリア画素の回路図。 第６例に係るエリア画素の断面図。 図２７のＡ－Ａ線方向の平面図。 図２７のＢ－Ｂ線方向の平面図。 図２７のＣ－Ｃ線方向の平面図。 第７例に係るエリア画素の回路図。 第７例に係るエリア画素の断面図。 図３０のＡ－Ａ線方向の平面図。 図３０のＢ－Ｂ線方向の平面図。 図３０のＣ－Ｃ線方向の平面図。 第８例に係るエリア画素の回路図。 第８例に係るエリア画素の断面図。 図３３のＡ－Ａ線方向の平面図。 図３３のＢ－Ｂ線方向の平面図。 図３３のＣ－Ｃ線方向の平面図。 第１変形例に係る光電変換部、電流増幅部および記憶部の回路図。 第２変形例に係る光電変換部、電流増幅部および記憶部の回路図。 第３変形例に係る光電変換部、電流増幅部および記憶部の回路図。 第４変形例に係る光電変換部、電流増幅部および記憶部の回路図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。
　以下、図面を参照して、撮像装置および電子機器の実施形態について説明する。以下では、撮像装置および電子機器の主要な構成部分を中心に説明するが、撮像装置および電子機器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
［撮像装置の構成］ 
　図１は、本技術の一実施形態における撮像装置１の構成例を示す図である。この撮像装置１は、画素アレイ部１０と、時刻コード生成部２０と、参照信号生成部３０と、垂直駆動部４０、水平制御部５０とを備える。
　画素アレイ部１０は、複数のエリア画素１００を備えており、エリア画素１００ごとに画素信号がアナログ－デジタル変換（以下、ＡＤ変換）される。エリア画素１００は、複数の画素を有する。各画素は光電変換部を有する。後述するように、エリア画素１００は、１個のアナログ－デジタル変換部（以下、ＡＤ変換部）を有する。ＡＤ変換部は、エリア画素１００内の各画素で撮像されたアナログの画素信号を順次ＡＤ変換して、対応するデジタル信号を出力する。なお、エリア画素１００を画素と呼び、画素内の各光電変換部をサブ画素あるいは色画素と呼ぶこともできる。
　画素アレイ部１０は、２次元行列状に配置されて画素信号を生成するエリア画素１００と、カラム方向に配置された複数のエリア画素１００間に配置される複数の時刻コード転送部２００とを備えている。エリア画素１００は、各画素のアナログの画素信号を画素信号ＡＤ変換した結果である時刻コードを出力する。時刻コード転送部２００は、この時刻コードをカラム方向に順次転送する。転送された時刻コードは水平制御部５０に入力される。信号線１０１は、エリア画素１００と時刻コード転送部２００とを接続する信号線である。エリア画素１００および時刻コード転送部２００の構成の詳細については、後述する。
　時刻コード生成部２０は、時刻コードを生成し、時刻コード転送部２００に対して出力する。ここで、時刻コードとは、エリア画素１００におけるＡＤ変換の開始からの経過時間を示す符号である。この時刻コードは、変換後のデジタルの画素信号のビット数に等しいサイズであり、例えば、グレイコードを使用することができる。時刻コードは、信号線２１を介して時刻コード転送部２００に対して出力される。
　参照信号生成部３０は、参照信号を生成し、エリア画素１００に対して出力する。この参照信号は、エリア画素１００におけるＡＤ変換の基準となる信号であり、例えば、電圧が時間とともに線形に低下する信号（ランプ信号）を使用することができる。この参照信号は、信号線３１を介して出力される。また、時刻コード生成部２０による時刻コードの生成および出力は、参照信号生成部３０による参照信号の生成および出力と同期して実行される。これにより、時刻コード生成部２０および参照信号生成部３０から出力された時刻コードおよび参照信号は１対１に対応し、時刻コードから参照信号の電圧を取得することができる。後述する時刻コード復号部５２は、時刻コードから参照信号の電圧を取得することにより復号を行う。
　垂直駆動部４０は、エリア画素１００の制御信号等を生成して出力する。この制御信号は、信号線４１を介してエリア画素１００に出力される。垂直駆動部４０の構成の詳細については、後述する。
　水平制御部５０は、時刻コード転送部２００により転送された時刻コードを処理する。時刻コードは、信号線１１を介して水平制御部５０に入力される。水平制御部５０の構成の詳細については、後述する。
　［垂直制御部の構成］ 
　図２は、本技術の一実施形態における垂直駆動部４０の構成例を示す図である。この垂直駆動部４０は、制御信号生成部４２と、電源部４３とを備える。
　制御信号生成部４２は、エリア画素１００の制御信号を生成して出力する。電源部４３は、エリア画素１００の動作に必要となる電源を供給する。これらの制御信号および電源は、信号線４１により伝達される。同図に表したように、信号線４１は、複数の信号線（ＯＦＧ、ＯＦＤ、ＴＸ、ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４、Ｖｂ、ＩＮＩ、ＷＯＲＤ）および複数の電源線（ＶＤＤＨ、ＶＢＩＡＳ）により構成される。信号線（ＯＦＧ、ＯＦＤ、ＴＸ、ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４、Ｖｂ、ＩＮＩ、ＷＯＲＤ）は、制御信号生成部４２に接続され、エリア画素１００の制御信号を伝達する。一方、電源線（ＶＤＤＨ、ＶＢＩＡＳ）は、電源部４３に接続されて電源供給に用いられる。これらの信号線の詳細については後述する。
　［水平制御部の構成］ 
　図３は、本技術の一実施形態における水平制御部５０の構成例を示す図である。この水平制御部５０は、時刻コード復号部５２と、カラム信号処理部５３と、クロック信号生成部５４とを備える。
　時刻コード復号部５２は、時刻コードを復号する。この復号により、ＡＤ変換の結果であるデジタルの画素信号が生成される。この時刻コード復号部５２は、水平制御部５０に複数配置されており、画素アレイ部１０に配置された時刻コード転送部２００と１対１に対応している。これらの時刻コード復号部５２には、対応する時刻コード転送部２００から同時に時刻コードが入力される。この入力された時刻コードの復号は、これらの時刻コード復号部５２により、同時並行して行われる。その後、復号された複数のデジタルの画素信号は、カラム信号処理部５３に入力される。
　カラム信号処理部５３は、時刻コード復号部５２により出力されたデジタルの画素信号を処理する。この処理として、後述する相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）を行うことができる。また、カラム信号処理部５３は、処理されたデジタルの画素信号に対して水平転送を行う。これは、複数の時刻コード復号部５２により同時に入力された複数のデジタルの画素信号に対応する処理済みの画素信号を順に転送して出力する。カラム信号処理部５３から出力された画素信号は、撮像装置１の出力信号であり、デジタル画素信号に該当する。
　［画素の構成］ 
　図４は、本技術の一実施形態におけるエリア画素１００の構成例を示す図である。このエリア画素１００は、４つの画素に対応する４つの光電変換部１１０（１１０ａ、１１０ｂ、１１０ｃ、１１０ｄと、４つの電流増幅部９０（９０ａ、９０ｂ、９０ｃ、９０ｄ）と、４つの記憶部９２（９２ａ、９２ｂ、９２ｃ、９２ｄ）と、ＡＤ変換部（ＡＤ変換部）１９０とを備える。各記憶部９２は、後述する図１１等に示すように、Ｐ相信号を記憶する記憶部１９と、Ｄ相信号を記憶する記憶部２３とを有する。
　光電変換部１１０は、画素ごとに光電変換を行って入射光に応じたアナログの画素信号を生成して保持する。また、光電変換部１１０は、垂直駆動部４０により制御され、保持したアナログの画素信号を対応する電流増幅部９０に入力する。電流増幅部９０は、アナログの画素信号を増幅して、増幅した電圧に応じた電荷を対応する記憶部９２に記憶する。記憶部９２に記憶された電荷に応じた電圧は、信号線１０２を介してＡＤ変換部１９０の比較部１５０に供給される。光電変換部１１０の構成の詳細については、後述する。比較部１５０の入力ノードは一つであり、４つの画素に対応する４つの記憶部９２に記憶された電荷に応じた電圧は、順次、比較部１５０に入力される。
　ＡＤ変換部１９０は、光電変換部１１０により生成されたアナログの画素信号をＡＤ変換する。このＡＤ変換部１９０は、比較部１５０と、比較出力処理部１６０と、変換結果保持部１７０とを備える。
　比較部１５０は、参照信号生成部３０により生成された参照信号と光電変換部１１０により出力されたアナログの画素信号とを比較する。比較結果は、信号線１０６を介して比較出力処理部１６０に対して出力される。この比較部１５０は、光電変換部１１０から出力された複数のアナログの画素信号のうちの１つと参照信号との比較を行う。すなわち、信号線１０２乃至１０５のうちの１つの信号線により伝達されたアナログの画素信号の電圧と参照信号の電圧との比較が行われる。比較結果は電気信号として出力される。例えば、アナログの画素信号の電圧が参照信号の電圧より小さい時に値「１」、アナログの画素信号の電圧が参照信号の電圧より大きい時に値「０」の信号を出力することができる。比較部１５０の構成の詳細については、後述する。
　比較出力処理部１６０は、比較部１５０により出力された比較結果を処理し、処理済みの比較結果を変換結果保持部１７０に対して出力する。処理済みの比較結果は、信号線１０７を介して変換結果保持部１７０に対して出力される。この処理として、例えば、レベル変換や波形の整形を行うことができる。
　変換結果保持部１７０は、比較出力処理部１６０により出力された処理済みの比較結果に基づいて時刻コード転送部２００から出力された時刻コードをＡＤ変換の結果として保持する。この変換結果保持部１７０は、比較結果が、例えば、値「１」から「０」に変化した際に、時刻コード転送部２００から出力された時刻コードを保持する。この際の時刻コードは、時刻コード生成部２０により生成されて時刻コード転送部２００によりエリア画素１００に転送される時刻コードである。その後、変換結果保持部１７０は、垂直駆動部４０の制御により、保持した時刻コードを時刻コード転送部２００に対して出力する。時刻コード転送部２００は、この出力された時刻コードを水平制御部５０の時刻コード復号部５２に転送する。
　前述のように、参照信号として高い電圧から低い電圧までランプ状に変化する信号を使用し、この参照信号の電圧がアナログの画素信号の電圧より高い状態から低い状態に移行した際の時刻コードを変換結果保持部１７０に保持することができる。すなわち、アナログの画素信号と参照信号とが略等しくなった際の時刻コードが変換結果保持部１７０に保持される。保持された時刻コードは、時刻コード復号部５２において対応する時刻における参照信号の電圧を表すデジタルの信号に変換される。これにより、光電変換部１１０により生成されたアナログの画素信号のＡＤ変換を行うことができる。
　［光電変換部の構成］ 
　図５はエリア画素１００内の各画素における光電変換部１１０、電流増幅部９０および記憶部９２の内部構成の一例を示す回路図である。図５の光電変換部１１０、電流増幅部９０および記憶部９２は、一画素分の内部構成を示しており、エリア画素には図５と同様の回路図が４画素分設けられている。
　光電変換部１１０は、フォトダイオード５０１と、トランジスタ５０２、５０３とを有する。トランジスタ５０２は、ＯＦＧ信号にて、フォトダイオード５０１で過剰に生成された電荷を、オーバーフロードレイン信号線ＯＦＤを介して排出する制御を行う。トランジスタ５０３は、ＴＸＧ信号にて、フォトダイオード５０１で生成された電荷をフローティングディフュージョンＦＤに一時的に蓄積するか否かを制御する。
　電流増幅部９０は、トランジスタ１４～１６と電流源１７とを有する。トランジスタ１４は、ＲＳＴ信号にて、電荷電圧変換用のトランジスタ１５のゲートに接続されるフローティングディフュージョンＦＤをリセット電圧に初期化するか否かを制御する。このように、トランジスタ１５のゲートとトランジスタ１４のソースが接続されるノードがフローティングディフュージョンＦＤである。後述するように、光電変換部１１０が配置される領域と、電流増幅部９０が配置される領域とは異なっており、これら領域では、複数のフローティングディフュージョンＦＤの電圧を送受する。
　トランジスタ１５は、フローティングディフュージョンＦＤの電圧に基づいて、フォトダイオード５０１で生成された電荷を電圧に変換する。トランジスタ１５のソースには、選択トランジスタ１６が接続されている。選択トランジスタ１６のソースには電流源１７が接続されている。
　記憶部９２は、コンデンサからなる記憶部１９，２３と、記憶部１９に接続されたトランジスタ１８と、記憶部２３に接続されたトランジスタ２２とを有する。記憶部１９と２３の一端には、選択トランジスタ１６のソースが接続されている。記憶部１９の他端にはトランジスタ１８のドレインが接続され、記憶部２３の他端にはトランジスタ２２のドレインが接続されている。トランジスタ１８、２２の両ソースは、後述する図６に示すように、ＡＤ変換部１９０の入力ノードと、トランジスタ１３のソースに接続されている。トランジスタ１８は信号Ｓ１にてオン又はオフが制御され、トランジスタ２２は信号Ｓ２にてオン又はオフが制御される。
　記憶部１９は、光電変換部１１０のＰ相レベルを保持するために用いられる。記憶部２３は、フォトダイオードのＤ相レベルを保持するために用いられる。全画素の記憶部１９と記憶部２３は、同時にＰ相レベルとＤ相レベルを記憶する。これにより、グローバルシャッタが可能となる。
　［比較部の構成］ 
　図６は、本技術の一実施形態における比較部１５０の構成例を示す図である。この比較部１５０は、信号入力トランジスタ１２と、参照入力トランジスタ１５７と、ＭＯＳトランジスタ１３、１５１、１５２とを備える。ここで、ＭＯＳトランジスタ１５１および１５２にはＰチャンネルＭＯＳトランジスタを使用することができる。ＭＯＳトランジスタ１２、１５７にはＮチャンネルＭＯＳトランジスタを使用することができる。
　また、比較部１５０には、前述した信号線１０２等の他に、複数の信号線（Ｖｂ、ＲＥＦ）と電源線ＶＤＤＨが接続される。バイアス信号線Ｖｂ（Bias）は、ＭＯＳトランジスタ１５８にバイアス電圧を供給する信号線である。参照信号線ＲＥＦ（Reference）は、参照入力トランジスタ１５７に参照信号を伝達する信号線である。電源線ＶＤＤＨは、比較部１５０の電源を供給する電源線である。
　ＭＯＳトランジスタ１５１および１５２のソースは、電源線ＶＤＤＨに共通に接続される。ＭＯＳトランジスタ１５１のゲートは、ＭＯＳトランジスタ１５２のゲートおよびドレインならびに参照入力トランジスタ１５７のドレインに接続される。ＭＯＳトランジスタ１５１のドレインは、信号入力トランジスタ１２のドレイン、および信号線１０６に接続される。信号入力トランジスタ１２のソースおよび参照入力トランジスタ１５７のソースは、ＭＯＳトランジスタ１５８のドレインに共通に接続される。ＭＯＳトランジスタ１５８のゲートはバイアス信号線Ｖｂに接続され、ソースは接地される。ＭＯＳトランジスタ１２のゲートは、信号線１０２に接続される。ＭＯＳトランジスタ１３は、リセット信号ＲＳＴがハイレベルのときに、ＭＯＳトランジスタ１２のゲートとドレインを短絡する。参照入力トランジスタ１５７のゲートは、参照信号線ＲＥＦに接続される。
　信号入力トランジスタ１２は、入力信号が制御端子であるゲートに入力されるＭＯＳトランジスタである。同図の信号入力トランジスタ１２のゲートには、入力信号としてアナログの画素信号が入力される。
　参照入力トランジスタ１５７は、参照信号が制御端子であるゲートに入力されるＭＯＳトランジスタである。この参照入力トランジスタ１５７は、信号入力トランジスタ１２と差動対を構成する。この差動対により入力信号および参照信号の比較が行われる。具体的には、入力信号が参照信号より小さい場合には、信号入力トランジスタ１２に流れる電流より参照入力トランジスタ１５７に流れる電流の方が大きくなる。逆に、入力信号が参照信号より大きい場合には、信号入力トランジスタ１２に流れる電流より参照入力トランジスタ１５７に流れる電流の方が小さくなる。このように、入力信号および参照信号の差分に応じた電流が差動対を構成する信号入力トランジスタ１２および参照入力トランジスタ１５７に流れることとなる。
　ＭＯＳトランジスタ１５１は、信号入力トランジスタ１２および参照入力トランジスタ１５７の何れか１つに流れる電流が入力信号および参照信号の差分に応じて変化した際に、この電流の変化を電圧の変化に変換する。また、ＭＯＳトランジスタ１５２は、参照入力トランジスタ１５７に流れる電流の変化を電圧の変化に変換する。これらＭＯＳトランジスタ１５１および１５２は、カレントミラー回路を構成する。このカレントミラー回路は、参照入力トランジスタ１５７に流れる電流に等しい電流が信号入力トランジスタ１２に流れるように作用する。これにより、入力信号および参照信号の比較を高速に行うことができる。
　ＭＯＳトランジスタ１５８は、差動対を構成する信号入力トランジスタ１２および参照入力トランジスタ１５７に流れる電流を制御する。このＭＯＳトランジスタ１５８のゲートには、バイアス信号線Ｖｂにより所定のバイアス電圧が供給される。これによりＭＯＳトランジスタ１５８は、定電流電源として動作する。
　このように、同図の比較部１５０は、信号入力トランジスタ１２のゲートに入力される画素信号と、参照入力トランジスタ１５７のゲートに入力される参照信号との比較動作を行わせることができる。
　［選択方法］ 
　まず、参照信号線ＲＥＦの電圧を０Ｖにする。これにより、参照入力トランジスタ１５７は非導通状態になる。すると、信号入力トランジスタ１２、参照入力トランジスタ１５７およびＭＯＳトランジスタ１５８により構成される差動増幅回路の作用により、信号入力トランジスタ１２のドレインは、０Ｖ近傍の電圧になる。次に、リセット信号ＲＳＴをハイレベルしてＭＯＳトランジスタ１３をオンさせる。これにより、帰還回路が形成され、信号入力トランジスタ１２のドレインは、約０Ｖの電圧になる。すると、信号線１０２に接続された光電変換部１１０のフローティングディフュージョンＦＤが放電されて、信号線１０２の電圧が０Ｖとなる。
　ＭＯＳトランジスタ１５１および１５２からなるカレントミラー回路は、信号入力トランジスタ１２のドレインを０Ｖにする作用をさらに高めることができる。すなわち、参照信号線ＲＥＦの電圧を０Ｖにした際、ＭＯＳトランジスタ１５２に流れる電流が約０Ａになる。ＭＯＳトランジスタ１５１はＭＯＳトランジスタ１５２とカレントミラー回路を構成するため、ＭＯＳトランジスタ１５１を流れる電流も約０Ａとなる。このため、信号入力トランジスタ１２のドレインの電圧をより正確に０Ｖにすることができる。
　なお、ＭＯＳトランジスタ１３は光電変換部１１０のフローティングディフュージョンＦＤをリセットする機能をさらに備えている。このリセットは、次のように行うことができる。まず、参照信号線ＲＥＦにフローティングディフュージョンＦＤのリセット電圧に相当する電圧を印加する。これにより、参照入力トランジスタ１５７が導通状態になる。上述した差動増幅回路およびカレントミラー回路の作用により、ＭＯＳトランジスタ１３のドレインの電圧もリセット電圧に略等しい値になる。次に、リセット信号ＲＳＴをハイレベルにしてＭＯＳトランジスタ１３を導通状態にする。これにより、光電変換部１１０のフローティングディフュージョンＦＤにリセット電圧が印加され、リセットを行うことができる。
　このように、本技術の一実施形態においては、ＭＯＳトランジスタ１３により、フローティングディフュージョンＦＤのリセットが行われる。これにより、ＡＤ変換部１９０の構成を簡略化することができる。また、カレントミラー回路を使用することにより、差動増幅回路における利得を向上させることができ、フローティングディフュージョンＦＤのリセットをより正確に行うことができる。
　なお、比較部１５０の構成は、この例に限られない。例えば、カレントミラー回路を構成するＭＯＳトランジスタ１５１および１５２の代わりに抵抗負荷または定電流電源を使用することもできる。この際、抵抗負荷等は、差動対のうちの信号入力トランジスタ１２および参照入力トランジスタ１５７の何れか１つまたは両方に接続することができる。
　［比較出力処理部の構成］ 
　図７は、本技術の一実施形態における比較出力処理部１６０の構成例を示す図である。この比較出力処理部１６０は、ＭＯＳトランジスタ５１１乃至５１７を備える。ここで、ＭＯＳトランジスタ５１１、５１３および５１５は、ＰチャンネルＭＯＳトランジスタにより構成することができる。また、ＭＯＳトランジスタ５１２、５１４、５１６および５１７は、ＮチャンネルＭＯＳトランジスタにより構成することができる。なお、ＭＯＳトランジスタ５１１は前置増幅部１６１を構成する。ＭＯＳトランジスタ５１２は、レベル変換部１６２を構成する。ＭＯＳトランジスタ５１３乃至５１７は、波形整形部１６３を構成する。また、比較出力処理部１６０には、前述した信号線１０６および１０７の他に、初期化信号線ＩＮＩ（Initialize）および電源線（ＶＤＤＨおよびＶＢＩＡＳ）が接続される。初期化信号線ＩＮＩは、ＭＯＳトランジスタ５１３および５１６に制御信号を伝達する信号線である。電源線ＶＤＤＨおよびＶＢＩＡＳは、比較出力処理部１６０に電源を供給する電源線である。
　ＭＯＳトランジスタ５１１のソースおよびゲートは、それぞれ電源線ＶＤＤＨおよび信号線１０６に接続される。ＭＯＳトランジスタ５１１のドレインは、ＭＯＳトランジスタ５１２のドレインに接続される。ＭＯＳトランジスタ５１２のゲートは電源線ＶＢＩＡＳに接続され、ソースはＭＯＳトランジスタ５１４および５１６のドレインならびにＭＯＳトランジスタ５１５および５１７のゲートに接続される。ＭＯＳトランジスタ５１３および５１６のゲートは、初期化信号線ＩＮＩに共通に接続される。ＭＯＳトランジスタ５１３のソースおよびドレインは、それぞれ電源線ＶＢＩＡＳおよびＭＯＳトランジスタ５１４のソースに接続される。ＭＯＳトランジスタ５１６のソースは、接地される。ＭＯＳトランジスタ５１４のゲートは、ＭＯＳトランジスタ５１５および５１７のドレインならびに信号線１０７に接続される。ＭＯＳトランジスタ５１５のソースは電源線ＶＢＩＡＳに接続され、ＭＯＳトランジスタ５１７のソースは接地される。
　前置増幅部１６１は、比較部１５０により出力された比較結果に対応する信号を増幅する。この前置増幅部１６１は、増幅した信号をレベル変換部１６２に対して出力する。この増幅は、ＭＯＳトランジスタ５１１により行われる。
　レベル変換部１６２は、前置増幅部１６１により出力された信号のレベル変換を行う。図６において説明した比較部１５０および前置増幅部１６１には、電源線ＶＤＤＨが接続されている。比較部１５０および前置増幅部１６１において高い利得を得るため、この電源線ＶＤＤＨにより供給される電源は比較的高い電圧にする必要がある。一方、後段の変換結果保持部１７０等は、デジタル信号を扱うため、比較的低い電圧の電源を供給することができる。この比較的低い電源は、電源線ＶＢＩＡＳにより供給される。これにより、変換結果保持部１７０等における消費電力を低減するとともに変換結果保持部１７０等に低耐圧のトランジスタを使用することが可能になる。このように、異なる電圧の電源が供給される回路間において信号の伝達を行うため、レベル変換部１６２を配置する。これにより、レベルの変換が行われた信号が波形整形部１６３に対して出力される。同図のレベル変換部１６２は、電源線ＶＢＩＡＳにより供給される電源電圧からＭＯＳトランジスタ５１２の閾値電圧を減じた電圧に信号レベルを制限することができる。
　波形整形部１６３は、レベル変換部１６２により出力された信号を変化の急峻な信号に整形する。この波形整形部１６３の動作について説明する。初期状態において、レベル変換部１６２の出力は値「０」である。この状態において、初期化信号線ＩＮＩから値「１」の信号が入力され、ＭＯＳトランジスタ５１６が導通状態になる。これにより、ＭＯＳトランジスタ５１７が非導通状態になるとともに、ＭＯＳトランジスタ５１５が導通状態になり、信号線１０７には値「１」が出力される。この際、ＭＯＳトランジスタ５１３および５１４は、非導通状態となる。その後、初期化信号線ＩＮＩには、値「０」の信号が入力される。これにより、ＭＯＳトランジスタ５１３は導通状態になり、ＭＯＳトランジスタ５１６は非導通状態になる。ＭＯＳトランジスタ５１４は、非導通状態であり、レベル変換部１６２の出力信号が値「０」であるため、ＭＯＳトランジスタ５１５および５１７の状態は、変化しない。
　次に、レベル変換部１６２の出力信号が値「０」から「１」に変化すると、ＭＯＳトランジスタ５１７が導通状態に遷移し、ＭＯＳトランジスタ５１５が非導通状態に遷移する。これにより、信号線１０７の電圧は低下する。このため、ＭＯＳトランジスタ５１４が導通状態に遷移し、ＭＯＳトランジスタ５１５および５１７のゲートの電圧がさらに上昇する。このような正帰還作用により信号線１０７の電圧は急激に低下する。これにより、波形の整形を行うことができる。
　［変換結果保持部の構成］ 
　図８は、本技術の一実施形態における変換結果保持部１７０の構成例を示す図である。この変換結果保持部１７０は、記憶制御部１７１と、記憶部１７２乃至１７９とを備える。ここで、便宜上、ＡＤ変換後のデジタルの画素信号として８ビットのサイズのデータを想定する。このため、時刻コードのサイズも８ビットになる。なお、変換後のデジタルの画素信号および時刻コードのサイズは、システムへの要求に合わせて変更することができる。例えば、１５ビットのサイズにすることもできる。
　また、変換結果保持部１７０には、信号線１０７の他に、複数の信号線（ＷＯＲＤ、ＣＯＤＥ１乃至８）が接続される。ワード信号線ＷＯＲＤ（Word）は、記憶部１７２乃至１７９の制御信号を伝達する信号線である。コード信号線ＣＯＤＥ（Code）１乃至８は、時刻コードを双方向に伝達する信号線である。この複数のコード信号線ＣＯＤＥ１乃至８は、信号線１０１を構成する。
　記憶部１７２乃至１７９は、時刻コード転送部２００から入力された時刻コードを記憶する。この記憶部１７２乃至１７９は、それぞれ１ビットの時刻コードを記憶する。この記憶部１７２乃至１７９の構成について、記憶部１７２を例に挙げて説明する。この記憶部１７２は、ビット記憶部５２２と、双方向スイッチ５２３とを備える。
　双方向スイッチ５２３は、信号線５２６とコード信号線ＣＯＤＥ１との間に接続され、データを双方向に伝達する。また、この双方向スイッチ５２３は、制御入力端子を備える。この制御入力端子には、信号線５２４が接続される。信号線５２４を介して制御入力端子に値「１」が入力されると、双方向スイッチ５２３は導通状態になり、信号線５２６とコード信号線ＣＯＤＥ１との間で双方向にデータの伝達を行うことができる。一方、制御入力端子に値「０」が入力されると、双方向スイッチ５２３は、非導通状態になる。
　ビット記憶部５２２は、１ビットのデータを記憶する記憶装置である。このビット記憶部５２２は入出力端子および制御入力端子を備え、それぞれ信号線５２６および１０７が接続される。信号線１０７を介して値「１」の信号が制御入力端子に入力されると、ビット記憶部５２２は、信号線５２６を介して双方向スイッチ５２３から伝達された信号である１ビットの時刻コードを記憶する。その際、１ビットの時刻コードが変化した場合には、ビット記憶部５２２に記憶されているデータが書き換えられる。その後、制御入力端子に入力された信号が値「１」から「０」に遷移すると、ビット記憶部５２２に記憶されていたデータがそのまま保持される。すなわち、次に制御入力端子に入力された信号が値「１」になるまで、上述のデータの書換えは行われない。また、ビット記憶部５２２は、制御入力端子に入力された信号が値「０」の際には、保持したデータを信号線５２６に対して出力する。
　記憶制御部１７１は、信号線５２４を介して制御信号を出力し、記憶部１７２乃至１７９を制御する。この記憶制御部１７１は、双方向スイッチ５２３の制御信号として、例えば、ワード信号線ＷＯＲＤおよび信号線１０７により入力された２つの信号の論理和により得られる信号を生成し、出力することができる。これは、ＯＲゲート５２１により行うことができる。
　［時刻コード転送部の構成］ 
　図９は、本技術の一実施形態における時刻コード転送部２００の構成例を示す図である。この時刻コード転送部２００は、コード保持部２１０および２３０と、クロックバッファ２２０および２４０とを備える。この時刻コード転送部２００は、図１において説明した画素アレイ部１０に配置されたエリア画素１００の行数と同数のコード保持部およびクロックバッファを有する。便宜上、コード保持部２１０および２３０ならびにクロックバッファ２２０および２４０を例に挙げて説明する。
　コード保持部２１０は、時刻コードを保持する。このコード保持部２１０は、フリップフロップ２１１乃至２１８により構成される。このフリップフロップ２１１等はクロックバッファ２２０から出力されたクロック信号に基づいて時刻コードのうちの１ビットを保持する。具体的には、クロック信号が値「０」のとき、時刻コード生成部２０から出力されて同図のＤ入力端子に入力された時刻コードを内部ノードに保持するとともにＱ出力端子をハイインピーダンス状態にする。次に、クロック信号が値「１」になると、内部ノードに保持した時刻コードをＱ出力端子から出力する。この出力された時刻コードは、信号線１０１を介してコード保持部２３０に入力される。このように、時刻コード転送部２００は、複数の時刻コード保持部をシフトレジスタとして動作させて、時刻コードの転送を行う。
　クロックバッファ２２０は、図３において説明したクロック信号生成部５４により生成されたクロック信号をコード保持部２１０に対して出力するとともに、次段のクロックバッファに対して出力する。このクロックバッファ２２０は、複数の反転ゲート２２１乃至２２４により構成され、劣化したクロック信号を整形するリピータとして動作する。また、このクロックバッファ２２０は、時刻コード転送部２００において、時刻コードとは逆の方向に順次転送される。すなわち、クロックバッファ２４０は、コード保持部２３０に対してクロック信号を出力するとともに、クロックバッファ２２０に対してクロック信号を出力する。これにより、コード保持部２１０に入力されるクロック信号は、コード保持部２３０に入力されたクロック信号と比較して、反転ゲート２つ分の伝播遅延時間と反転ゲート２２４までの配線による遅延とに相当する時間の遅延を有するものとなる。このように、クロックバッファ２２０は、クロック信号を遅延させる機能をさらに備える。
　上述したように、フリップフロップ２１１等は、クロック信号が値「０」のとき、入力された時刻コードを内部ノードに保持する。この保持の際、所定の時間、いわゆるセットアップタイムを確保する必要がある。クロックバッファ２２０により生じたクロック信号の遅延により、コード保持部２３０においてクロック信号が値「０」に遷移した際、コード保持部２１０に入力されるクロック信号は値「１」のままである。すなわち、内部ノードに保持された時刻コードが出力された状態にとどまっている。これによりコード保持部２３０においてセットアップタイムを確保することができ、時刻コードの伝達を行うことができる。
　コード保持部２１０の出力とコード保持部２３０の入力にはコード信号線ＣＯＤＥ１乃至８がそれぞれ接続される。これにより、時刻コード生成部２０により生成されて、コード保持部２１０において保持された時刻コードがこれらのコード信号線ＣＯＤＥ１乃至８を介して変換結果保持部１７０に対して出力される。また、ＡＤ変換後に変換結果保持部１７０に保持された時刻コードがこれらのコード信号線ＣＯＤＥ１乃至８を介してコード保持部２３０に対して出力される。このように、時刻コード転送部２００は、時刻コードの転送を行う。
　次に、エリア画素１００の内部構成について説明する。エリア画素１００の内部構成には種々の候補があるため、以下では、代表的な内部構成を順に説明する。
　（撮像装置の撮像タイミング）
　図１０は本開示に係る撮像装置の１フレーム期間のタイミング図である。本開示に係る撮像装置は、グローバルシャッタ方式にて全画素同時に露光を行い、露光した画素信号をエリア画素単位でＡＤ変換して出力する。図１０の上半分は、時刻Ｔ１で露光を開始してから、１フレーム期間（時刻Ｔ３～Ｔ７）のタイミングを示している。図１０の下半分は、時刻Ｔ４～Ｔ５の動作を詳細に示したタイミング図である。
　時刻Ｔ１～Ｔ２は露光期間である。時刻Ｔ１の直前にＯＦＧ信号がハイレベルになってトランジスタ５０２がオンし、フォトダイオード５０１内の電荷がオーバーフロードレイン信号線ＯＦＤを介して排出される。露光期間Ｔ１～Ｔ２内に、フォトダイオード５０１は継続して光電変換を行って、電荷を蓄積する。時刻Ｔ２で転送信号ＴＸＧがハイレベルになってトランジスタ５０３がオンし、フォトダイオード５０１で光電変換された電荷がフローティングディフュージョンＦＤに保持される。フローティングディフュージョンＦＤへの保持動作は、全画素同時に行われる。
　その後、エリア画素内の４つの画素の読出しが順次に行われる。図１０の時刻Ｔ３～Ｔ４ではエリア画素内の画素Ａの読出しが行われ、時刻Ｔ４～Ｔ５ではエリア画素内の画素Ｂの読出しが行われ、時刻Ｔ５～Ｔ６ではエリア画素内の画素Ｃの読出しが行われ、時刻Ｔ６～Ｔ７ではエリア画素内の画素Ｄの読出しが行われる。
　以下では、画素Ｂの読出し動作を詳細に説明する。図１０の下半分のタイミング図における信号ＲＢは、画素Ｂにおけるトランジスタ１３のゲートに入力されるリセット信号ＲＳＴである。信号ＳＥＬ＿Ｂは、画素Ｂにおけるトランジスタ１６のゲートに入力される選択信号ＳＷである。信号Ｓ１＿Ｂは、画素Ｂにおけるトランジスタ１８のゲートに入力される信号Ｓ１である。信号Ｓ２＿Ｂは、画素Ｂにおけるトランジスタ２３のゲートに入力される信号Ｓ２である。
　時刻ｔ１で信号ＲＢがハイレベルになると、ＡＤ変換部１９０内のトランジスタ１２のドレイン電圧が初期化される。また、画素Ｂの読み出しを行う最中（時刻ｔ１～ｔ１１）は、トランジスタ１６はオン状態である。その後、信号Ｓ１＿Ｂがハイレベルになって、トランジスタ１８がオンし、記憶部１９にＰ相信号が記憶される。記憶部１９に記憶されたＰ相信号は、トランジスタ１２のゲートに入力される。時刻ｔ１～ｔ６の期間は、Ｐ相信号を参照信号と比較して、Ｐ相信号をデジタル信号に変換する期間である。
　時刻ｔ２～ｔ４の間に、信号レベルが線形に変化するランプ波からなる参照信号ＲＥＦがトランジスタ１５７のゲートに入力される。Ｐ相信号の信号レベルが参照信号ＲＥＦの信号レベルを上回ると、差動対のトランジスタ１２のドレイン電圧が下がり、トランジスタ１５１のドレイン電圧が高くなり、ＡＤ変換部の出力信号ＶＣＯがローレベルになる（時刻ｔ３）。
　その後、時刻ｔ６で信号ＲＢがハイレベルになると、ＡＤ変換部内のトランジスタ１２のドレイン電圧が初期化される。その後、信号Ｓ２＿Ｂがハイレベルになって、トランジスタ２３がオンし、記憶部２３にＤ相信号が記憶される。
　時刻ｔ７～ｔ１１は、Ｄ相信号を参照信号と比較して、Ｄ相信号をデジタル信号に変換する期間である。時刻ｔ７～ｔ９の間に、信号レベルが線形に変化するランプ波からなる参照信号ＲＥＦがトランジスタ１５７のゲートに入力される。Ｄ相信号の信号レベルが参照信号ＲＥＦの信号レベルを上回ると、差動対のトランジスタ１２のドレイン電圧が下がり、トランジスタ１５１のドレイン電圧が高くなり、ＡＤ変換部の出力信号ＶＣＯがローレベルになる（時刻ｔ８）。
　このように、ＡＤ変換部では、記憶部１９に記憶されたＰ相信号と、記憶部２３に記憶されたＤ相信号を参照信号と比較して、参照信号と一致するタイミングを示す信号ＶＣＯを出力する。
　（エリア画素１００の第１例）
　図１１は第１例に係るエリア画素１００の回路図、図１２は第１例に係るエリア画素１００の断面図、図１３Ａは図１２のＡ－Ａ線方向の平面図、図１３Ｂは図１２のＢ－Ｂ線方向の平面図である。図１１、図１２、図１３Ａおよび図１３Ｂは、エリア画素１００が４つの画素を有する例を示している。第１例に係るエリア画素１００を備える撮像装置１は、グローバルシャッタ方式を採用しており、各画素内の光電変換部１１０には記憶部１９、２３が接続されている。
　図１１のエリア画素１００は、複数の光電変換部１１０と、複数の電流増幅部９０と、複数の記憶部１９、２３と、ＡＤ変換部１９０とを有する。複数の光電変換部１１０、複数の電流増幅部９０および複数の記憶部１９、２３は、一つのＡＤ変換部１９０を共有する。図１１のエリア画素１００内の回路構成は、図５および図６の回路構成と同じである。
　図１１のエリア画素１００内の光電変換部１１０は、図５と同様に、フォトダイオード５０１と、トランジスタ５０２、５０３とを有する。電流増幅部９０は、トランジスタ１４～１７と、電流源１７とを有する。トランジスタ１５のゲートは、フローティングディフュージョンＦＤに接続されている。記憶部１９はＰ相信号を記憶するために用いられる。記憶部２３はＤ相信号を記憶するために用いられる。
　第１例に係るエリア画素１００を有する撮像装置１は、図１２に示すように、光電変換部１１０が配置される第１領域ＡＲ１と、電流増幅部９０、記憶部１９、２３およびＡＤ変換部１９０が配置される第２領域ＡＲ２とを備えている。第１領域ＡＲ１と第２領域ＡＲ２はそれぞれ、シリコンを材料とする半導体層を有する。第１領域ＡＲ１は、第１基板ＳＵＢ１上に配置されている。第２領域ＡＲ２は、第２基板ＳＵＢ２上に配置されている。第１領域ＡＲ１は第１基板ＳＵＢ１の基板面の全域の面積を有し、第２領域ＡＲ２は第２基板ＳＵＢ２の基板面の全域の面積を有する。第１領域ＡＲ１と第２領域ＡＲ２は、同じ面積を有する。
　図１２に示すように、第１基板ＳＵＢ１には、配線層７１と、光電変換部１１０と、カラーフィルタ７２と、オンチップレンズ７３とが積層されている。画素間には素子分離層７４が配置されている。第２基板ＳＵＢ２には、配線層７５と、電流増幅部９０と、ＡＤ変換部１９０と、保護層７６とが積層されている。図１２に示す第１基板ＳＵＢ１と第２基板ＳＵＢ２の層構成は一例であり、種々の変形例が考えられる。
　図１２と図１３Ａに示すように、第１領域ＡＲ１には、複数の光電変換部１１０が配置されている。光電変換部１１０は、第１領域ＡＲ１の全域に配置されている。第１領域ＡＲ１からは、図１１に示すように、フローティングディフュージョンＦＤの電圧信号が出力されて、第２領域ＡＲ２に入力される。
　図１２と図１３Ｂに示すように、第２領域ＡＲ２には、記憶部１９、２３と、電流増幅部９０と、ＡＤ変換部１９０とが配置されている。第２領域ＡＲ２では、記憶部１９、２３と電流増幅部９０は画素ごとに設けられ、ＡＤ変換部１９０は複数の画素で共有される。記憶部１９、２３は、第２基板ＳＵＢ２上の電流増幅部９０およびＡＤ変換部１９０が配置される層とは異なる層に配置されている。このように、第２領域ＡＲ２は、積層される複数の層で形成されている。図１３Ｂに示すように、複数の電流増幅部９０とＡＤ変換部１９０が配置される層では、複数の電流増幅部９０がそれぞれ離隔して配置され、複数の電流増幅部９０が配置されていない領域に、ＡＤ変換部１９０が配置されている。
　第１領域ＡＲ１と第２領域ＡＲ２は、積層方向に延びる信号伝送部９１で各種の信号を送受する。信号伝送部９１は、例えばＣｕ－Ｃｕ接続９１ａにより、第１基板ＡＲ１と第２基板ＡＲ２の間でフローティングディフュージョンの電圧を送受する。なお、信号伝送部９１は、Ｃｕ－Ｃｕ接続だけでなく、バンプなどの他の接合手段で、フローティングディフュージョンの電圧を送受してもよい。
　このように、第１例に係るエリア画素１００では、第１領域ＡＲ１に光電変換部１１０を配置し、第２領域ＡＲ２に記憶部１９、２３、電流増幅部９０およびＡＤ変換部１９０を配置し、第１領域ＡＲ１と第２領域ＡＲ２は、フローティングディフュージョンＦＤの電圧を送受する。第１領域ＡＲ１の全域を光電変換部１１０の配置領域として用いるため、光電変換部１１０の面積を広げることができ、開口率を高くしたり、エリア画素１００の微細化による解像度の向上が図れる。
　また、第２領域ＡＲ２を積層構造にすることで、記憶部１９、２３、電流増幅部９０およびＡＤ変換部１９０の配置面積を広げることができる。
　（エリア画素１００の第２例）
　図１４は第２例に係るエリア画素１００の回路図、図１５は第２例に係るエリア画素１００の断面図、図１６Ａは図１５のＡ－Ａ線方向の平面図、図１６Ｂは図１５のＢ－Ｂ線方向の平面図である。以下では、第１例に係るエリア画素１００との相違点を中心に説明する。
　第２例に係るエリア画素１００は、積層される第１領域ＡＲ１および第２領域ＡＲ２を備えており、第１領域ＡＲ１に光電変換部１１０を配置する点では第１例と共通する。第２例は、第２領域ＡＲ２のレイアウト配置が第１例とは異なっている。第２例における図１４の回路図は、第１例における図１１の回路図と同様であるが、第２例における断面構造および平面構成は第１例とは異なる。
　図１５および図１６Ｂに示すように、第２領域ＡＲ２には、記憶部１９、２３と、電流増幅部９０と、ＡＤ変換部１９０とが同一の層に配置されている。図１６Ｂに示すように、エリア画素１００の矩形範囲の対向する二辺に沿って４画素分の電流増幅部９０と記憶部１９、２３が対称的に配置され、その中間部にＡＤ変換部１９０が配置されている。図１５の断面図にはＡＤ変換部１９０が図示されていないが、実際には、図１６Ｂに示すように図１５の断面の奥側にＡＤ変換部１９０が配置されている。
　第２例に係るエリア画素１００においても、第１領域ＡＲ１は第１基板ＳＵＢ１上に配置され、第２領域ＡＲ２は第２基板ＳＵＢ２上に配置されている。第１基板ＳＵＢ１と第２基板ＳＵＢ２は、Ｃｕ－Ｃｕ接続９１ａからなる信号伝送部９１を介して、光電変換部１１０のフローティングディフュージョンＦＤの電圧を送受する。
　（エリア画素１００の第３例）
　図１７は第３例に係るエリア画素１００の回路図、図１８は第３例に係るエリア画素１００の断面図、図１９Ａは図１８のＡ－Ａ線方向の平面図、図１９Ｂは図１８のＢ－Ｂ線方向の平面図である。図１７、図１８、図１９Ａおよび図１９Ｂは、エリア画素１００が４つの画素を有する例を示している。
　第３例に係るエリア画素１００は、シリコン以外を材料とする光電変換部１１０を有する。シリコン以外の材料とは、例えば有機材料である。このように、第３例の光電変換部１１０は、シリコン以外の材料を含む半導体層を有する。より詳細には、第３例の光電変換部１１０は、図１８に示すように、上部電極層１１ａと、光電変換層１１ｂと、絶縁層１１ｄと、下部電極層１１ｅとが積層された構造を有する。上部電極層１１ａと下部電極層１１ｅの材料は、例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などである。
　図１７に示す回路図は、光電変換部１１０の種類が異なる他は、図１１の回路図と同じである。
　第３例に係るエリア画素１００は、積層される第１領域ＡＲ１と第２領域ＡＲ２を備えている。第１領域ＡＲ１には、シリコン以外を材料とする光電変換部１１０が配置されている。第２領域ＡＲ２には、シリコンを材料とする記憶部１９、２３、電流増幅部９０およびＡＤ変換部１９０が配置されている。図１８に示すように、電流増幅部９０と、記憶部１９，２３と、ＡＤ変換部１９０とは、同一の層に配置されている。この層の下方には、配線層７１が配置され、その下方には保護層７６が配置されている。
　第１領域ＡＲ１と第２領域ＡＲ２は、同一の基板上に積層されている。第２領域ＡＲ２では、記憶部１９、２３と電流増幅部９０は画素ごとに設けられ、ＡＤ変換部１９０は複数の画素で共有される。
　第１領域ＡＲ１と第２領域ＡＲ２は、エリア画素１００内の画素ごとに、ビア９１ｂからなる信号伝送部９１を介して、光電変換部１１０のフローティングディフュージョンＦＤの電圧を送受する。
　図１９Ａに示すように、第１領域ＡＲ１に配置される光電変換部１１０は、エリア画素１００の矩形範囲の全域に配置されている。第２領域ＡＲ２では、図１９Ｂに示すように、エリア画素１００の矩形範囲の対向する二辺に沿って、４画素分の電流増幅部９０と記憶部１９、２３が対称的に配置され、その中間部にＡＤ変換部１９０が配置されている。
　（エリア画素１００の第４例）
　図２０は第４例に係るエリア画素１００の回路図、図２１は第４例に係るエリア画素１００の断面図、図２２Ａは図２１のＡ－Ａ線方向の平面図、図２２Ｂは図２１のＢ－Ｂ線方向の平面図である。以下では、第３例に係るエリア画素１００との相違点を中心に説明する。
　第４例における図２０の回路図は、第３例における図１７の回路図と同じである。第４例に係るエリア画素１００は、積層される第１領域ＡＲ１、第２領域ＡＲ２および第３領域ＡＲ３を備えている。第１領域ＡＲ１には、シリコン以外を材料とする光電変換部１１０が配置されている。第２領域ＡＲ２には、シリコンを材料とする電流増幅部９０とＡＤ変換部１９０が配置されている。第３領域ＡＲ３には、シリコンを材料とする記憶部１９、２３が配置されている。
　第１領域ＡＲ１、第２領域ＡＲ２および第３領域ＡＲ３は、同一基板上に積層されている。第１領域ＡＲ１と第２領域ＡＲ２とは、画素ごとに、ビア９１ｂからなる信号伝送部９１を介して、光電変換部１１０のフローティングディフュージョンＦＤの電圧を送受する。第２領域ＡＲ２と第３領域ＡＲ３とは、エリア画素１００ごとに、ビア９１ｂからなる信号伝送部９１を介して、記憶部１９、２３の両端電圧を送受する。
　第４例では、ＡＤ変換部１９０および電流増幅部９０が配置される第２領域ＡＲ２とは別の第３領域ＡＲ３に記憶部１９、２３を配置するため、ＡＤ変換部１９０と電流増幅部９０の配置面積を広げることができる。
　（エリア画素１００の第５例）
　図２３は第５例に係るエリア画素１００の回路図、図２４は第５例に係るエリア画素１００の断面図、図２５Ａは図２４のＡ－Ａ線方向の平面図、図２５Ｂは図２４のＢ－Ｂ線方向の平面図、図２５Ｃは図２４のＣ－Ｃ線方向の平面図である。図２３、図２４、図２５Ａおよび図２５Ｂは、エリア画素１００が４つの画素を有する例を示している。
　第５例に係るエリア画素１００は、第３例および第４例と同様に、シリコン以外を材料とする光電変換部１１０を有する。光電変換部１１０の層構成も、第３例および第４例と同様である。第５例における図２３の回路図は、記憶部１９，２３とＡＤ変換部１９０の間に、信号の送受を行う信号伝送部９１が設けられている点で、第４例における図２０の回路図とは異なる。
　第５例に係るエリア画素１００は、図２４に示すように、積層される第１領域ＡＲ１、第２領域ＡＲ２および第３領域ＡＲ３を備えている。第１領域ＡＲ１には、シリコン以外を材料とする光電変換部１１０が配置されている。第２領域ＡＲ２には、シリコンを材料とする電流増幅部９０と記憶部１９、２３が配置されている。第３領域ＡＲ３には、シリコンを材料とするＡＤ変換部１９０が配置されている。第２領域ＡＲ２では、記憶部１９、２３と電流増幅部９０は画素ごとに設けられ、ＡＤ変換部１９０は複数の画素で共有される。第１領域ＡＲ１と第２領域ＡＲ２は、第１基板ＳＵＢ１上に積層されている。第３領域ＡＲ３は、第２基板ＳＵＢ２上に積層されている。
　このように、第５例に係るエリア画素１００は、第３例および第４例に係るエリア画素１００と比べて、第２領域ＡＲ２と第３領域ＡＲ３に配置される回路が異なっている。
　第１領域ＡＲ１と第２領域ＡＲ２は、画素ごとに、ビア９１ｂからなる信号伝送部９１を介して、光電変換部１１０のフローティングディフュージョンＦＤの電圧を送受する。第２領域ＡＲ２と第３領域ＡＲ３は、エリア画素１００ごとに、Ｃｕ－Ｃｕ接続９１ａからなる信号伝送部９１を介して、記憶部１９、２３に記憶された電荷に応じた電圧を送受する。
　このように、第５例に係るエリア画素１００では、ＡＤ変換部１９０を第３領域ＡＲ３に配置するため、ＡＤ変換部１９０の配置面積を広げることができる。
　（エリア画素１００の第６例）
　図２６は第６例に係るエリア画素１００の回路図、図２７は第６例に係るエリア画素１００の断面図、図２８Ａは図２７のＡ－Ａ線方向の平面図、図２８Ｂは図２７のＢ－Ｂ線方向の平面図、図２８Ｃは図２７のＣ－Ｃ線方向の平面図である。以下では、第５例に係るエリア画素１００との相違点を中心に説明する。
　第６例における図２６の回路図は、第５例における図２３の回路と同じである。第６例に係るエリア画素１００は、積層される第１領域ＡＲ１、第２領域ＡＲ２、第３領域ＡＲ３および第４領域ＡＲ４を有する。第１領域ＡＲ１には、シリコン以外を材料とする光電変換部１１０が配置されている。第２領域ＡＲ２には、シリコンを材料とする電流増幅部９０が配置されている。第３領域ＡＲ３には、シリコンを材料とする記憶部１９、２３が配置されている。第４領域ＡＲ４には、シリコンを材料とするＡＤ変換部１９０が配置されている。第１領域ＡＲ１、第２領域ＡＲ２および第３領域ＡＲ３は、第１基板ＳＵＢ１上に積層されている。第４領域ＡＲ４は第２基板ＳＵＢ２上に配置されている。
　このように、第６例に係るエリア画素１００では、電流増幅部９０と記憶部１９、２３を別個の領域に配置する点で、第４例とは異なっている。
　第１領域ＡＲ１と第２領域ＡＲ２とは、画素ごとに、ビア９１ｂからなる信号伝送部９１を介して、光電変換部１１０のフローティングディフュージョンＦＤの電圧を送受する。第２領域ＡＲ２と第３領域ＡＲ３とは、エリア画素１００ごとに、ビア９１ｂからなる信号伝送部９１を介して、記憶部１９、２３の一端電圧を送受する。第３領域ＡＲ３と第４領域ＡＲ４とは、エリア画素１００ごとに、Ｃｕ－Ｃｕ接続９１ａからなる信号伝送部９１を介して、記憶部１９、２３の他端電圧を送受する。
　このように、第６例に係るエリア画素１００では、電流増幅部９０と記憶部１９、２３を別々の領域に配置するため、電流増幅部９０と記憶部１９、２３の配置面積を広げることができる。
　（エリア画素１００の第７例）
　図２９は第７例に係るエリア画素１００の回路図、図３０は第７例に係るエリア画素１００の断面図、図３１Ａは図３０のＡ－Ａ線方向の平面図、図３１Ｂは図３０のＢ－Ｂ線方向の平面図、図３１Ｃは図３０のＣ－Ｃ線方向の平面図である。以下では、第６例に係るエリア画素１００との相違点を中心に説明する。
　第７例に係るエリア画素１００は、第６例と同様に、積層される第１領域ＡＲ１、第２領域ＡＲ２、第３領域ＡＲ３および第４領域ＡＲ４を有する。第１領域ＡＲ１～第４領域ＡＲ４に配置される回路部分も第６例と同様であるが、電流増幅部９０と記憶部１９，２３の間で信号伝送部９１を介して信号の送受を行う点で、第６例とは異なる。
　第７例に係るエリア画素１００は、第６例とは基板構成が異なっている。第７例に係るエリア画素１００は、第１領域ＡＲ１と第２領域ＡＲ２が積層される第１基板ＳＵＢ１と、第３領域ＡＲ３と第４領域ＡＲ４が積層される第２基板ＳＵＢ２とを備えている。
　第１領域ＡＲ１と第２領域ＡＲ２とは、画素ごとに、ビア９１ｂからなる信号伝送部９１を介して、光電変換部１１０のフローティングディフュージョンＦＤの電圧を送受する。第２領域ＡＲ２と第３領域ＡＲ３とは、画素ごとに、Ｃｕ－Ｃｕ接続９１ａからなる信号伝送部９１を介して、記憶部１９、２３の一端電圧を送受する。第３領域ＡＲ３と第４領域ＡＲ４とは、エリア画素１００ごとに、ビア９１ｂからなる信号伝送部９１を介して、記憶部１９、２３の他端電圧を送受する。
　（エリア画素１００の第８例）
　図３２は第８例に係るエリア画素１００の回路図、図３３は第８例に係るエリア画素１００の断面図、図３４Ａは図３３のＡ－Ａ線方向の平面図、図３４Ｂは図３３のＢ－Ｂ線方向の平面図、図３４Ｃは図３３のＣ－Ｃ線方向の平面図である。以下では、第７例に係るエリア画素１００との相違点を中心に説明する。
　第８例における図３２の回路図は、第７例における図２９の回路図と同じである。第８例に係るエリア画素１００は、積層される第１領域ＡＲ１、第２領域ＡＲ２および第３領域ＡＲ３を有する。第１領域ＡＲ１には、シリコン以外を材料とする光電変換部１１０が配置される。第２領域ＡＲ２には、シリコンを材料とする電流増幅部９０が配置される。第３領域ＡＲ３には、シリコンを材料とする記憶部１９、２３とＡＤ変換部１９０が配置される。第１領域ＡＲ１と第２領域ＡＲ２は第１基板ＳＵＢ１上に積層され、第３領域ＡＲ３は第２基板ＳＵＢ２上に配置されている。第１領域ＡＲ１と第２領域ＡＲ２とは、画素ごとに、ビアからなる信号伝送部９１を介して、光電変換部１１０のフローティングディフュージョンＦＤの電圧を送受する。第２領域ＡＲ２と第３領域ＡＲ３とは、Ｃｕ－Ｃｕ接続からなる信号伝送部９１を介して、記憶部１９、２３の一端側電圧を送受する。
　第８例に係るエリア画素１００は、記憶部１９、２３とＡＤ変換部１９０がともに第３領域ＡＲ３に配置される点で、第７例とは異なっている。これにより、領域の数を減らすことができ、第７例よりも製造プロセスを簡略化できる。
　（エリア画素１００の第１例～第８例のまとめ）
　本開示に係るエリア画素１００は、複数の画素を有する。エリア画素１００は、複数の光電変換部１１０と、複数のフローティングディフュージョンＦＤと、複数の電流増幅部９０と、ＡＤ変換部１９０とを有する。各フローティングディフュージョンＦＤは、対応する画素内の光電変換部１１０で光電変換された電荷に応じた電圧を出力する。ＡＤ変換部１９０は、エリア画素１００内の複数の画素内の２以上の画素からなるエリア画素１００ごとに設けられ、エリア画素１００内の２以上の画素に対応する２以上の記憶部１９、２３に記憶された信号をデジタル信号に変換する。
　複数の画素内の複数の光電変換部１１０、複数のＡＤ変換器１９０、複数のフローティングディフュージョンＦＤ、複数の電流増幅部９０および複数の記憶部１９、２３は、積層された複数の領域に配置されている。信号伝送部９１は、複数の領域の間で信号の送受を行う。複数の領域のうち、複数の光電変換部１１０が配置される領域は、複数の電流増幅部９０が配置される領域とは別に設けられる。エリア画素１００内の複数の光電変換部１１０が配置される領域と、複数の電流増幅部９０が配置される領域とは、複数のフローティングディフュージョンＦＤの電圧を、それぞれ対応する信号伝送部９１を介して送受する。
　第１例～第８例に係るエリア画素１００は、Ｐ相信号用の記憶部１９とＤ相信号用の記憶部２３を別個に備えている。グローバルシャッタ用の光電変換部１１０、電流増幅部９０および記憶部１９、２３の回路構成は上述したものに限定されない。以下では、グローバルシャッタ用の光電変換部１１０、電流増幅部９０および記憶部１９、２３の他の代表的な回路構成を説明する。
　（光電変換部１１０、電流増幅部９０および記憶部１９、２３の第１変形例）
　図３５Ａは第１変形例に係る光電変換部１１０、電流増幅部９０および記憶部１９、２３の回路図である。図３５Ａの光電変換部１１０は、フォトダイオード５０１とトランジスタ５０３を有する。図３５Ａの電流増幅部９０は、トランジスタ１４、１５、１８、２２、５６、５７、５９、６０と、電流源１７、５８、６１とを有する。トランジスタ１８は、記憶部１９にＰ相信号を記憶するか否かを切替制御する。トランジスタ２２は、記憶部２３にＤ相信号を記憶するか否かを切替制御する。
　図３５Ｂは第２変形例に係る光電変換部１１０、電流増幅部９０および記憶部１９、２３の回路図である。図３５Ｂの光電変換部１１０は、フォトダイオード５０１とトランジスタ５０３を有する。図３５Ｂの電流増幅部９０は、トランジスタ１４、１５、１８、２２、５６、５７と、電流源１７、５８とを有する。記憶部２３は、Ｐ相信号とＤ相信号の差分の信号を記憶する。
　図３５Ｃは第３変形例に係る光電変換部１１０、電流増幅部９０および記憶部１９、２３の回路図である。図３５Ｃの光電変換部１１０は、フォトダイオード５０１とトランジスタ５０３を有する。図３５Ｃの電流増幅部９０は、トランジスタ１４、１５、１８、２２、５６、５７と電流源１７、５８とを有する。トランジスタ１８は、キャパシタ１９にＰ相信号を記憶するか否かを切替制御する。トランジスタ２２は、キャパシタ２３にＤ相信号を記憶するか否かを切替制御する。
　図３５Ｄは第４変形例に係る光電変換部１１０、電流増幅部９０および記憶部１９、２３の回路図である。図３５Ｄの回路図は、グローバルシャッタ方式とローリングシャッタ方式を選択する機能を持っている。図３５Ｄの光電変換部１１０は、フォトダイオード５０１とトランジスタ５０３を有する。図３５Ｄの電流増幅部９０は、トランジスタ１４、１５、１８、２２、５６および５７を有する。
　ローリングシャッタ方式を選択する場合は、トランジスタ６２をオンさせて、トランジスタ６３をオフさせる。これにより、フローティングディフュージョンＦＤの電圧に応じて、トランジスタ６２のソース電圧が変化する。
　グローバルシャッタ方式を選択する場合は、トランジスタ６３をオンさせて、トランジスタ６２をオフさせる。これにより、Ｐ相信号を記憶するキャパシタ１９と、Ｄ相信号を記憶するキャパシタ２３の電圧に応じて、トランジスタ６３のソース電圧が変化する。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３７は、撮像部１２０３１の設置位置の例を示す図である。
　図３７では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。具体的には、本開示の撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より鮮明な撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、本技術は以下のような構成を取ることができる。
　（１）光電変換部をそれぞれ有する複数の画素と、
　前記画素内の前記光電変換部で光電変換された電荷に応じた電圧を出力するフローティングディフュージョンと、
　前記フローティングディフュージョンの電圧に応じた電流を増幅する電流増幅部と、
　前記電流増幅部で増幅された電流に応じた信号を記憶する記憶部と、
　前記複数の画素内の２以上の前記画素からなるエリア画素ごとに設けられ、前記エリア画素内の前記２以上の画素に対応する２以上の前記記憶部に記憶された信号をデジタル信号に変換するアナログ－デジタル変換器と、
　前記複数の画素内の複数の前記光電変換部、複数の前記アナログ－デジタル変換器、複数の前記フローティングディフュージョン、複数の前記電流増幅部および複数の前記記憶部が配置される、積層された複数の領域と、
　前記複数の領域の間で信号の送受を行う信号伝送部と、を備え、
　前記複数の領域のうち、前記複数の光電変換部が配置される領域は、前記複数の電流増幅部が配置される領域とは別に設けられ、
　前記エリア画素内の前記複数の光電変換部が配置される領域と、前記複数の電流増幅部が配置される領域とは、前記複数のフローティングディフュージョンの電圧を、それぞれ対応する前記信号伝送部を介して送受する、撮像装置。
　（２）前記複数の電流増幅部、前記複数の記憶部および前記複数のアナログ－デジタル変換器は、前記複数の領域のうちの同一の領域に配置される、（１）に記載の撮像装置。
　（３）前記複数の電流増幅部、前記複数の記憶部および前記複数のアナログ－デジタル変換器は、前記同一の領域内の同一の層に配置される、（２）に記載の撮像装置。
　（４）同一の前記エリア画素に属する２以上の前記電流増幅部と２以上の前記記憶部とは、対応する前記アナログ－デジタル変換器の対向する二辺に沿って対称的に配置される、（３）に記載の撮像装置。
　（５）前記複数の電流増幅部および前記複数のアナログ－デジタル変換器と、前記複数の記憶部とは、前記同一の領域内の互いに異なる層に配置される、（２）に記載の撮像装置。
　（６）前記複数の記憶部は、前記同一の領域内の配線層に配置される、（５）に記載の撮像装置。
　（７）前記複数の光電変換部が配置される第１領域と、
　前記複数の電流増幅部、前記複数の記憶部及び前記複数のアナログ－デジタル変換器が配置される第２領域と、を有し、
　前記第１領域と前記第２領域とは、前記画素ごとに、前記複数のフローティングディフュージョンの電圧をそれぞれ異なる前記信号伝送部を介して送受する、（１）乃至（６）のいずれか一項に記載の撮像装置。
　（８）前記第１領域を有する第１基板と、
　前記第２領域を有する第２基板と、を備え、
　前記第１基板と前記第２基板とは、前記画素ごとに、それぞれ異なる前記信号伝送部を介して前記フローティングディフュージョンの電圧を送受する、（７）に記載の撮像装置。
　（９）前記複数の光電変換部と、前記複数の電流増幅部および前記複数の記憶部と、前記複数のアナログ－デジタル変換器とは、前記複数の領域のうちのそれぞれ異なる領域に配置される、（１）に記載の撮像装置。
　（１０）前記複数の領域は、
　前記複数の光電変換部が配置される第１領域と、
　前記複数の電流増幅部および前記複数の記憶部が配置される第２領域と、
　前記複数のアナログ－デジタル変換器が配置される第３領域と、を有し、
　前記第１領域と前記第２領域とは、前記画素ごとに、前記複数のフローティングディフュージョンの電圧をそれぞれ異なる前記信号伝送部を介して送受する、（９）に記載の撮像装置。
　（１１）前記複数の電流増幅部および前記複数の記憶部は、前記第２領域内の同一の層に配置される、（１０）に記載の撮像装置。
　（１２）前記第１領域および前記第２領域が積層される第１基板と、
　前記第３領域を有する第２基板と、を備え、
　前記第１基板と前記第２基板とは、前記画素ごとに、それぞれ異なる前記信号伝送部を介して、前記記憶部に記憶された信号を送受する、（１０）又は（１１）に記載の撮像装置。
　（１３）前記複数の光電変換部と、前記複数の電流増幅部と、前記複数の記憶部と、前記複数のアナログ－デジタル変換器とは、前記複数の領域のうちのそれぞれ異なる領域に配置される、（１）に記載の撮像装置。
　（１４）前記複数の領域は、
　前記複数の光電変換部が配置される第１領域と、
　前記複数の電流増幅部が配置される第２領域と、
　前記複数の記憶部が配置される第３領域と、
　前記複数のアナログ－デジタル変換器が配置される第４領域と、を有し、
　前記第１領域と前記第２領域とは、前記画素ごとに、前記複数のフローティングディフュージョンの電圧をそれぞれ異なる前記信号伝送部を介して送受する、（１３）に記載の撮像装置。
　（１５）前記第１領域、前記第２領域および前記第３領域が積層される第１基板と、
　前記第４領域を有する第２基板と、を備え、
　前記第１基板と前記第２基板とは、前記画素ごとに、それぞれ異なる前記信号伝送部を介して、前記複数の記憶部に記憶された信号を送受する、（１４）に記載の撮像装置。
　（１６）前記第１領域および前記第２領域が積層される第１基板と、
　前記第３領域および前記第４領域を有する第２基板と、を備え、
　前記第１基板と前記第２基板とは、前記画素ごとに、それぞれ異なる前記信号伝送部を介して、前記複数の電流増幅部で増幅された電流を送受する、（１５）に記載の撮像装置。
　（１７）前記複数の光電変換部と、前記複数の電流増幅部と、前記複数の記憶部および前記複数のアナログ－デジタル変換器とは、前記複数の領域のうちのそれぞれ異なる領域に配置される、（１）に記載の撮像装置。
　（１８）前記複数の領域は、
　前記複数の光電変換部が配置される第１領域と、
　前記複数の電流増幅部が配置される第２領域と、
　前記複数の記憶部および前記複数のアナログ－デジタル変換器が配置される第３領域と、を有し、
　前記第１領域と前記第２領域とは、前記画素ごとに、前記複数のフローティングディフュージョンの電圧をそれぞれ異なる前記信号伝送部を介して送受する、（１７）に記載の撮像装置。
　（１９）前記第１領域および前記第２領域が積層される第１基板と、
　前記第３領域を有する第２基板と、を備え、
　前記第１基板と前記第２基板とは、前記画素ごとに、それぞれ異なる前記信号伝送部を介して、前記複数の電流増幅で増幅された電流を送受する、（１８）に記載の撮像装置。
　（２０）前記複数の光電変換部と、前記複数の電流増幅部および前記複数のアナログ－デジタル変換器と、前記複数の記憶部とは、前記複数の領域のうちのそれぞれ異なる領域に配置される、（１）に記載の撮像装置。
　（２１）前記第１領域、前記第２領域および前記第３領域は、同一の基板上に積層される、（１８）に記載の撮像装置。
　（２２）前記光電変換部は、シリコンを材料とする半導体層か、又はシリコン以外を材料とする半導体層を有する、（１）乃至（２１）のいずれか一項に記載の撮像装置。
　（２３）前記信号伝送部は、ビア、バンプ、Ｃｕ－Ｃｕ接合にて、前記信号を送受する、（１）乃至（２２）のいずれか一項に記載の撮像装置。
　（２４）光電変換された画素ごとのデジタル信号を出力する撮像装置と、
　前記デジタル信号に対して信号処理を行う信号処理部と、を備え、
　前記撮像装置は、
　光電変換部をそれぞれ有する複数の画素と、
　前記画素内の前記光電変換部で光電変換された電荷に応じた電圧を出力するフローティングディフュージョンと、
　前記フローティングディフュージョンの電圧に応じた電流を増幅する電流増幅部と、
　前記電流増幅部で増幅された電流に応じた信号を記憶する記憶部と、
　前記複数の画素内の２以上の前記画素からなるエリア画素ごとに設けられ、前記エリア画素内の前記２以上の画素に対応する２以上の前記記憶部に記憶された信号をデジタル信号に変換するアナログ－デジタル変換器と、
　前記複数の画素内の複数の前記光電変換部、複数の前記アナログ－デジタル変換器、複数の前記フローティングディフュージョン、複数の前記電流増幅部および複数の前記記憶部が配置される、積層された複数の領域と、
　前記複数の領域の間で信号の送受を行う信号伝送部と、を備え、
　前記複数の領域のうち、前記複数の光電変換部が配置される領域は、前記複数の電流増幅部が配置される領域とは別に設けられ、
　前記エリア画素内の前記複数の光電変換部が配置される領域と、前記複数の電流増幅部が配置される領域とは、前記複数のフローティングディフュージョンの電圧を、それぞれ対応する前記信号伝送部を介して送受する、電子機器。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
　１　撮像装置、１０　画素アレイ部、１１　信号線、１１ａ　上部電極層、１１ａ　上部電極、１１ｂ　光電変換層、１１ｄ　絶縁層、１１ｅ　下部電極層、１２　信号入力トランジスタ、１６　選択トランジスタ、１７　電流源、１９　記憶部、２０　時刻コード生成部、２３　記憶部、３０　参照信号生成部、４０　垂直駆動部、４２　制御信号生成部、４３　電源部、５０　水平制御部、５２　時刻コード復号部、５３　カラム信号処理部、５４　クロック信号生成部、５８　電流源、６１　電流源、７１　配線層、７２　カラーフィルタ、７３　オンチップレンズ、７４　素子分離層、７５　配線層、７６　保護層、９０　電流増幅部、９１　信号伝送部、９１ａ　Ｃｕ－Ｃｕ接続、９１ｂ　ビア、９２　記憶部、１００　エリア画素、１１０　光電変換部、１５０　比較部、１６０　比較出力処理部、１６１　前置増幅部、１６２　レベル変換部、１６３　波形整形部、１７０　変換結果保持部、１７１　記憶制御部、１７２　記憶部、１９０　ＡＤ変換部、２００　時刻コード転送部、２１０　コード保持部

Claims (24)

  1. 　光電変換部をそれぞれ有する複数の画素と、
    　前記画素内の前記光電変換部で光電変換された電荷に応じた電圧を出力するフローティングディフュージョンと、
    　前記フローティングディフュージョンの電圧に応じた電流を増幅する電流増幅部と、
    　前記電流増幅部で増幅された電流に応じた信号を記憶する記憶部と、
    　前記複数の画素内の２以上の前記画素からなるエリア画素ごとに設けられ、前記エリア画素内の前記２以上の画素に対応する２以上の前記記憶部に記憶された信号をデジタル信号に変換するアナログ－デジタル変換器と、
    　前記複数の画素内の複数の前記光電変換部、複数の前記アナログ－デジタル変換器、複数の前記フローティングディフュージョン、複数の前記電流増幅部および複数の前記記憶部が配置される、積層された複数の領域と、
    　前記複数の領域の間で信号の送受を行う信号伝送部と、を備え、
    　前記複数の領域のうち、前記複数の光電変換部が配置される領域は、前記複数の電流増幅部が配置される領域とは別に設けられ、
    　前記エリア画素内の前記複数の光電変換部が配置される領域と、前記複数の電流増幅部が配置される領域とは、前記複数のフローティングディフュージョンの電圧を、それぞれ対応する前記信号伝送部を介して送受する、撮像装置。
  2. 　前記複数の電流増幅部、前記複数の記憶部および前記複数のアナログ－デジタル変換器は、前記複数の領域のうちの同一の領域に配置される、請求項１に記載の撮像装置。
  3. 　前記複数の電流増幅部、前記複数の記憶部および前記複数のアナログ－デジタル変換器は、前記同一の領域内の同一の層に配置される、請求項２に記載の撮像装置。
  4. 　同一の前記エリア画素に属する２以上の前記電流増幅部と２以上の前記記憶部とは、対応する前記アナログ－デジタル変換器の対向する二辺に沿って対称的に配置される、請求項３に記載の撮像装置。
  5. 　前記複数の電流増幅部および前記複数のアナログ－デジタル変換器と、前記複数の記憶部とは、前記同一の領域内の互いに異なる層に配置される、請求項２に記載の撮像装置。
  6. 　前記複数の記憶部は、前記同一の領域内の配線層に配置される、請求項５に記載の撮像装置。
  7. 　前記複数の光電変換部が配置される第１領域と、
    　前記複数の電流増幅部、前記複数の記憶部及び前記複数のアナログ－デジタル変換器が配置される第２領域と、を有し、
    　前記第１領域と前記第２領域とは、前記画素ごとに、前記複数のフローティングディフュージョンの電圧をそれぞれ異なる前記信号伝送部を介して送受する、請求項１に記載の撮像装置。
  8. 　前記第１領域を有する第１基板と、
    　前記第２領域を有する第２基板と、を備え、
    　前記第１基板と前記第２基板とは、前記画素ごとに、それぞれ異なる前記信号伝送部を介して前記フローティングディフュージョンの電圧を送受する、請求項７に記載の撮像装置。
  9. 　前記複数の光電変換部と、前記複数の電流増幅部および前記複数の記憶部と、前記複数のアナログ－デジタル変換器とは、前記複数の領域のうちのそれぞれ異なる領域に配置される、請求項１に記載の撮像装置。
  10. 　前記複数の領域は、
    　前記複数の光電変換部が配置される第１領域と、
    　前記複数の電流増幅部および前記複数の記憶部が配置される第２領域と、
    　前記複数のアナログ－デジタル変換器が配置される第３領域と、を有し、
    　前記第１領域と前記第２領域とは、前記画素ごとに、前記複数のフローティングディフュージョンの電圧をそれぞれ異なる前記信号伝送部を介して送受する、請求項９に記載の撮像装置。
  11. 　前記複数の電流増幅部および前記複数の記憶部は、前記第２領域内の同一の層に配置される、請求項１０に記載の撮像装置。
  12. 　前記第１領域および前記第２領域が積層される第１基板と、
    　前記第３領域を有する第２基板と、を備え、
    　前記第１基板と前記第２基板とは、前記画素ごとに、それぞれ異なる前記信号伝送部を介して、前記複数の記憶部に記憶された信号を送受する、請求項１０に記載の撮像装置。
  13. 　前記複数の光電変換部と、前記複数の電流増幅部と、前記複数の記憶部と、前記複数のアナログ－デジタル変換器とは、前記複数の領域のうちのそれぞれ異なる領域に配置される、請求項１に記載の撮像装置。
  14. 　前記複数の領域は、
    　前記複数の光電変換部が配置される第１領域と、
    　前記複数の電流増幅部が配置される第２領域と、
    　前記複数の記憶部が配置される第３領域と、
    　前記複数のアナログ－デジタル変換器が配置される第４領域と、を有し、
    　前記第１領域と前記第２領域とは、前記画素ごとに、前記複数のフローティングディフュージョンの電圧をそれぞれ異なる前記信号伝送部を介して送受する、請求項１３に記載の撮像装置。
  15. 　前記第１領域、前記第２領域および前記第３領域が積層される第１基板と、
    　前記第４領域を有する第２基板と、を備え、
    　前記第１基板と前記第２基板とは、前記画素ごとに、それぞれ異なる前記信号伝送部を介して、前記複数の記憶部に記憶された信号を送受する、請求項１４に記載の撮像装置。
  16. 　前記第１領域および前記第２領域が積層される第１基板と、
    　前記第３領域および前記第４領域を有する第２基板と、を備え、
    　前記第１基板と前記第２基板とは、前記画素ごとに、それぞれ異なる前記信号伝送部を介して、前記複数の電流増幅部で増幅された電流を送受する、請求項１４に記載の撮像装置。
  17. 　前記複数の光電変換部と、前記複数の電流増幅部と、前記複数の記憶部および前記複数のアナログ－デジタル変換器とは、前記複数の領域のうちのそれぞれ異なる領域に配置される、請求項１に記載の撮像装置。
  18. 　前記複数の領域は、
    　前記複数の光電変換部が配置される第１領域と、
    　前記複数の電流増幅部が配置される第２領域と、
    　前記複数の記憶部および前記複数のアナログ－デジタル変換器が配置される第３領域と、を有し、
    　前記第１領域と前記第２領域とは、前記画素ごとに、前記複数のフローティングディフュージョンの電圧をそれぞれ異なる前記信号伝送部を介して送受する、請求項１７に記載の撮像装置。
  19. 　前記第１領域および前記第２領域が積層される第１基板と、
    　前記第３領域を有する第２基板と、を備え、
    　前記第１基板と前記第２基板とは、前記画素ごとに、それぞれ異なる前記信号伝送部を介して、前記複数の電流増幅で増幅された電流を送受する、請求項１８に記載の撮像装置。
  20. 　前記複数の光電変換部と、前記複数の電流増幅部および前記複数のアナログ－デジタル変換器と、前記複数の記憶部とは、前記複数の領域のうちのそれぞれ異なる領域に配置される、請求項１に記載の撮像装置。
  21. 　前記第１領域、前記第２領域および前記第３領域は、同一の基板上に積層される、請求項１８に記載の撮像装置。
  22. 　前記光電変換部は、シリコンを材料とする半導体層か、又はシリコン以外を材料とする半導体層を有する、請求項１に記載の撮像装置。
  23. 　前記信号伝送部は、ビア、バンプ、Ｃｕ－Ｃｕ接合にて、前記信号を送受する、請求項１に記載の撮像装置。
  24. 　光電変換された画素ごとのデジタル信号を出力する撮像装置と、
    　前記デジタル信号に対して信号処理を行う信号処理部と、を備え、
    　前記撮像装置は、
    　光電変換部をそれぞれ有する複数の画素と、
    　前記画素内の前記光電変換部で光電変換された電荷に応じた電圧を出力するフローティングディフュージョンと、
    　前記フローティングディフュージョンの電圧に応じた電流を増幅する電流増幅部と、
    　前記電流増幅部で増幅された電流に応じた信号を記憶する記憶部と、
    　前記複数の画素内の２以上の前記画素からなるエリア画素ごとに設けられ、前記エリア画素内の前記２以上の画素に対応する２以上の前記記憶部に記憶された信号をデジタル信号に変換するアナログ－デジタル変換器と、
    　前記複数の画素内の複数の前記光電変換部、複数の前記アナログ－デジタル変換器、複数の前記フローティングディフュージョン、複数の前記電流増幅部および複数の前記記憶部が配置される、積層された複数の領域と、
    　前記複数の領域の間で信号の送受を行う信号伝送部と、を備え、
    　前記複数の領域のうち、前記複数の光電変換部が配置される領域は、前記複数の電流増幅部が配置される領域とは別に設けられ、
    　前記エリア画素内の前記複数の光電変換部が配置される領域と、前記複数の電流増幅部が配置される領域とは、前記複数のフローティングディフュージョンの電圧を、それぞれ対応する前記信号伝送部を介して送受する、電子機器。
PCT/JP2022/015491 2021-05-25 2022-03-29 撮像装置および電子機器 WO2022249736A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202280036188.8A CN117413529A (zh) 2021-05-25 2022-03-29 图像捕获装置及电子设备
US18/554,342 US20240121531A1 (en) 2021-05-25 2022-03-29 Image capturing apparatus and electronic device
KR1020237040192A KR20240011708A (ko) 2021-05-25 2022-03-29 촬상 장치 및 전자 기기
EP22811011.0A EP4351128A1 (en) 2021-05-25 2022-03-29 Imaging device and electronic apparatus
JP2023524054A JPWO2022249736A1 (ja) 2021-05-25 2022-03-29

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-087990 2021-05-25
JP2021087990 2021-05-25

Publications (1)

Publication Number Publication Date
WO2022249736A1 true WO2022249736A1 (ja) 2022-12-01

Family

ID=84228754

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/015491 WO2022249736A1 (ja) 2021-05-25 2022-03-29 撮像装置および電子機器

Country Status (7)

Country Link
US (1) US20240121531A1 (ja)
EP (1) EP4351128A1 (ja)
JP (1) JPWO2022249736A1 (ja)
KR (1) KR20240011708A (ja)
CN (1) CN117413529A (ja)
TW (1) TW202304187A (ja)
WO (1) WO2022249736A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018148528A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および電子機器
WO2020045122A1 (ja) * 2018-08-31 2020-03-05 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその駆動方法、並びに電子機器
JP2020096225A (ja) * 2018-12-10 2020-06-18 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018148528A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および電子機器
WO2020045122A1 (ja) * 2018-08-31 2020-03-05 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその駆動方法、並びに電子機器
JP2020096225A (ja) * 2018-12-10 2020-06-18 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器

Also Published As

Publication number Publication date
CN117413529A (zh) 2024-01-16
KR20240011708A (ko) 2024-01-26
EP4351128A1 (en) 2024-04-10
US20240121531A1 (en) 2024-04-11
TW202304187A (zh) 2023-01-16
JPWO2022249736A1 (ja) 2022-12-01

Similar Documents

Publication Publication Date Title
WO2019146527A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
JP7225127B2 (ja) 撮像素子及び電子機器
US11582416B2 (en) Solid-state image sensor, imaging device, and method of controlling solid-state image sensor
CN110710197B (zh) 模拟数字转换器、固态成像元件和模拟数字转换器的控制方法
JP2020088480A (ja) 固体撮像素子、および、撮像装置
US11800256B2 (en) Solid-state image sensor, imaging device, and method of controlling solid-state image sensor
CN115398885A (zh) 固态摄像元件
JP2020088481A (ja) 固体撮像素子、および、撮像装置
US11671728B2 (en) Sensing device, electronic apparatus, and method for controlling sensing device
CN111758251B (zh) 传感器元件和电子器件
JP2021170691A (ja) 撮像素子、制御方法、および電子機器
WO2022249736A1 (ja) 撮像装置および電子機器
JP7129983B2 (ja) 撮像装置
US20240187759A1 (en) Imaging device and electronic apparatus
WO2021192576A1 (ja) 固体撮像素子、および、撮像装置
WO2023058345A1 (ja) 撮像装置
WO2023112594A1 (ja) 物理量検出装置及び撮像装置
WO2023089958A1 (ja) 固体撮像素子
WO2023067961A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023026565A1 (ja) 撮像装置及び電子機器
WO2023067924A1 (ja) 撮像装置および電子機器
WO2023026576A1 (ja) 撮像装置及び電子機器
WO2023013178A1 (ja) 固体撮像装置及び電子機器
WO2022172714A1 (ja) 固体撮像素子
WO2022153901A1 (ja) 撮像装置及び電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22811011

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 18554342

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2023524054

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 202280036188.8

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2022811011

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 2022811011

Country of ref document: EP

Effective date: 20240102