WO2022210541A1 - 絶縁トランス - Google Patents

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文悟 田中
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    • H01L28/40—Capacitors

Definitions

  • This disclosure relates to an isolation transformer.
  • an insulated gate driver is known as a gate driver that applies a gate voltage to the gate of a switching element such as a transistor.
  • a semiconductor integrated circuit as an insulated gate driver that includes a transformer having a first coil on the primary side and a second coil on the secondary side.
  • An isolation transformer includes an insulating layer, and a first signal embedded in the insulating layer, having a first signal end and a first ground end, and configured to be able to apply a low voltage to the first signal end. and a second coil disposed apart from the first coil in the thickness direction of the insulating layer, having a second signal end and a second ground end, and capable of applying a high voltage to the second signal end.
  • a transformer having a coil; a first capacitor electrode disposed between the first coil and the second coil and connected to a first ground terminal of the first coil; and a second capacitor electrode disposed between two coils and connected to a second ground end of the second coil, wherein the insulating layers are alternately laminated in the thickness direction.
  • the plurality of thin films includes a first thin film and a second thin film separated from each other in the thickness direction; and the plurality of interlayer insulating films are separated in the thickness direction a first interlayer insulating film adjacent to the first thin film; and a second interlayer insulating film adjacent to the second thin film in the thickness direction, wherein the first capacitor electrode comprises the first thin film and the second thin film.
  • the second capacitor electrode is formed between the second thin film and the second interlayer insulating film.
  • a gate driver is a gate driver that applies a driving voltage signal to a gate of a switching element, the low-voltage circuit chip configured to operate when a first voltage is applied; a high-voltage circuit chip configured to operate when a second voltage higher than one voltage is applied; and a transformer chip connected between the low-voltage circuit chip and the high-voltage circuit chip,
  • the transformer chip includes an insulating layer, a transformer having a first coil and a second coil embedded in the insulating layer and spaced apart in a thickness direction of the insulating layer, and the first coil and the second coil. and a first capacitor electrode connected to the first ground end of the first coil; and a second capacitor electrode of the second coil disposed between the first capacitor electrode and the second coil.
  • the insulating layer has a plurality of thin films and a plurality of interlayer insulating films alternately laminated in the thickness direction;
  • the thin film includes a first thin film and a second thin film separated from each other in the thickness direction, and the plurality of interlayer insulating films includes a first interlayer insulating film adjacent to the first thin film in the thickness direction, a second interlayer insulating film adjacent to the second thin film in a thickness direction, wherein the first capacitor electrode is formed between the first thin film and the first interlayer insulating film; An electrode is formed between the second thin film and the second interlayer insulating film.
  • An isolation module is used to isolate a low-voltage circuit and a high-voltage circuit included in a gate driver that applies a drive voltage signal to a gate of a switching element, and the voltage between the low-voltage circuit and the high-voltage circuit is an insulation module comprising a transformer chip connected to an insulation layer, the transformer chip having first and second coils embedded in the insulation layer and spaced apart in the thickness direction of the insulation layer; a transformer having a coil; a first capacitor electrode disposed between the first coil and the second coil and connected to a first ground terminal of the first coil; and a second capacitor electrode disposed between the coil and connected to the second ground end of the second coil, wherein the insulating layers are a plurality of layers alternately laminated in the thickness direction.
  • the plurality of thin films including a first thin film and a second thin film separated from each other in the thickness direction, the plurality of interlayer insulating films having a thickness of A first interlayer insulating film adjacent to the first thin film and a second interlayer insulating film adjacent to the second thin film in the thickness direction are included, and the first capacitor electrode comprises the first thin film and the first capacitor electrode.
  • the second capacitor electrode is formed between the second thin film and the second interlayer insulating film.
  • an isolation transformer capable of reducing the influence on transmitted signals.
  • FIG. 1 is a schematic circuit diagram of the gate driver of the first embodiment.
  • FIG. 2 is a plan view showing the internal configuration of the gate driver of the first embodiment.
  • FIG. 3 is a perspective view of the transformer chip of the gate driver of the first embodiment. 4 is a plan view of the transformer chip of FIG. 3.
  • FIG. 5 is a schematic cross-sectional view showing a first coil of the transformer chip of FIG. 3;
  • FIG. 6 is a schematic cross-sectional view showing a second coil of the transformer chip of FIG. 3;
  • FIG. 7 is a schematic cross-sectional view showing a first capacitor electrode of the transformer chip of FIG. 3;
  • FIG. 8 is a schematic cross-sectional view showing a second capacitor electrode of the transformer chip of FIG. 3;
  • FIG. 5 is a schematic cross-sectional view showing a first coil of the transformer chip of FIG. 3;
  • FIG. 6 is a schematic cross-sectional view showing a second coil of the transformer chip of FIG. 3;
  • FIG. 7 is
  • FIG. 9 is a cross-sectional view taken along line 9-9 of FIG. 4 with the transformer chip mounted on the low-voltage die pad.
  • 10 is a partially enlarged view of the transformer chip of FIG. 9.
  • FIG. 11 is a partially enlarged view of the transformer chip of FIG. 9.
  • FIG. 12 is a circuit diagram showing the operation of the gate driver of the comparative example.
  • FIG. 13 is a circuit diagram showing the operation of the gate driver of this embodiment.
  • FIG. 14 is a cross-sectional view of the gate driver of the second embodiment, with the transformer chip mounted on the low-voltage die pad.
  • FIG. 15A is a partially enlarged view of the transformer chip of the second embodiment.
  • FIG. 15B is a partially enlarged view of the transformer chip of the second embodiment.
  • FIG. 16A is a cross-sectional view showing a method of forming a first capacitor electrode.
  • FIG. 16B is a cross-sectional view showing a method of forming the first capacitor electrode.
  • FIG. 17 is a schematic cross-sectional view showing the first capacitor electrode of the transformer chip of the modification.
  • FIG. 18 is a schematic cross-sectional view showing the first capacitor electrode of the transformer chip of the modification.
  • FIG. 19 is a schematic cross-sectional view showing the first capacitor electrode of the transformer chip of the modification.
  • FIG. 20 is a schematic cross-sectional view showing a first coil, a second coil, a dummy coil, a first capacitor electrode, and a second capacitor electrode of a transformer chip of a modification.
  • FIG. 21 is a schematic cross-sectional view showing a first coil, a second coil, a dummy coil, a first capacitor electrode, and a second capacitor electrode of a transformer chip of a modification.
  • FIG. 22 is a schematic cross-sectional view showing a first coil, a second coil, a dummy coil, a first capacitor electrode, and a second capacitor electrode of a transformer chip of a modification.
  • FIG. 23 is a schematic cross-sectional view showing a first coil, a second coil, a dummy coil, a first capacitor electrode, and a second capacitor electrode of a transformer chip of a modification.
  • FIG. 24 is a schematic cross-sectional view showing a first coil, a second coil, a dummy coil, a first capacitor electrode, and a second capacitor electrode of a transformer chip of a modification.
  • FIG. 25 is a schematic cross-sectional view showing a first coil, a second coil, a dummy coil, a first capacitor electrode, and a second capacitor electrode of a transformer chip of a modification.
  • FIG. 26 is a schematic cross-sectional view showing a first coil, a second coil, a dummy coil, a first capacitor electrode, and a second capacitor electrode of a transformer chip of a modification.
  • FIG. 27 is a schematic cross-sectional view showing a first coil, a second coil, a dummy coil, a first capacitor electrode, and a second capacitor electrode of a transformer chip of a modification.
  • FIG. 28 is a schematic cross-sectional view showing a first coil, a second coil, a dummy coil, a first capacitor electrode, and a second capacitor electrode of a transformer chip of a modification.
  • FIG. 1 A gate driver 10 according to the first embodiment will be described with reference to FIGS. 1 to 11.
  • FIG. 1 A gate driver 10 according to the first embodiment will be described with reference to FIGS. 1 to 11.
  • FIG. 1 shows a simplified example of the circuit configuration of the gate driver 10 .
  • the gate driver 10 applies a drive voltage signal to the gates of switching elements, and is applied to an inverter device 500 mounted on an electric vehicle or a hybrid vehicle, for example.
  • the inverter device 500 includes a pair of switching elements 501 and 502 connected in series with each other, a gate driver 10 , and an ECU (Electronic Control Unit) 503 that controls the gate driver 10 .
  • a switching element 501 is a high-side switching element connected to, for example, a drive power supply, and a switching element 502 is a low-side switching element.
  • switching elements 501 and 502 include transistors such as SiMOSFETs (Si Metal-Oxide-Semiconductor Field-Effect Transistors), SiCMOSFETs, and IGBTs (Insulated Gate Bipolar Transistors).
  • the gate driver 10 of this embodiment applies a drive voltage signal to the gate of the switching element 501 .
  • the switching elements 501 and 502 are SiCMOSFETs.
  • the gate driver 10 is provided for each of the switching elements 501 and 502, and drives the switching elements 501 and 502 individually. In this embodiment, for convenience of explanation, the gate driver 10 that drives the switching element 501 will be explained.
  • the gate driver 10 is provided between the low voltage circuit 20 to which the first voltage V1 is applied, the high voltage circuit 30 to which the second voltage V2 higher than the first voltage V1 is applied, and the low voltage circuit 20 and the high voltage circuit 30. and a transformer 40 that is connected to the That is, the low voltage circuit 20 and the high voltage circuit 30 are connected via the transformer 40 .
  • the first voltage V1 and the second voltage V2 are DC voltages.
  • the gate driver 10 of the present embodiment is configured such that a signal is transmitted from the low voltage circuit 20 to the high voltage circuit 30 via the transformer 40 based on a control signal from the ECU 503, and a drive voltage signal is output from the high voltage circuit 30. It is
  • a signal transmitted from low-voltage circuit 20 to high-voltage circuit 30, that is, a signal output from low-voltage circuit 20 is, for example, a signal for driving switching element 501, and examples include a set signal and a reset signal.
  • the set signal is a signal that transmits the rise of the control signal from the ECU 503, and the reset signal is the signal that transmits the fall of the control signal from the ECU 503. It can also be said that the set signal and the reset signal are signals for generating a drive voltage signal for the switching element 501 . Therefore, the set signal and the reset signal correspond to the "first signal".
  • the low-voltage circuit 20 is a circuit configured to operate when the first voltage V1 is applied.
  • the low voltage circuit 20 is a circuit electrically connected to the ECU 503 and generates a set signal and a reset signal based on control signals input from the ECU 503 .
  • the low-voltage circuit 20 generates a set signal in response to rising of the control signal and generates a reset signal in response to falling of the control signal.
  • the low-voltage circuit 20 then transmits the generated set signal and reset signal to the high-voltage circuit 30 .
  • the high voltage circuit 30 is a circuit configured to operate when the second voltage V2 is applied.
  • High voltage circuit 30 is electrically connected to the gate of switching element 501 .
  • High-voltage circuit 30 generates a drive voltage signal for driving switching element 501 based on the set signal and reset signal received from low-voltage circuit 20 , and applies the drive voltage signal to the gate of switching element 501 .
  • the high voltage circuit 30 generates a drive voltage signal to be applied to the gate of the switching element 501 based on the first signal output from the low voltage circuit 20 .
  • high-voltage circuit 30 generates a drive voltage signal for turning on switching element 501 based on the set signal, and applies the drive voltage signal to the gate of switching element 501 .
  • the high voltage circuit 30 generates a drive voltage signal for turning off the switching element 501 based on the reset signal, and applies the drive voltage signal to the gate of the switching element 501 .
  • the gate driver 10 controls on/off of the switching element 501 .
  • the high-voltage circuit 30 has, for example, an RS-type flip-flop circuit to which a set signal and a reset signal are input, and a driver section that generates a drive voltage signal based on the output signal of the RS-type flip-flop circuit.
  • a driver section that generates a drive voltage signal based on the output signal of the RS-type flip-flop circuit.
  • the specific circuit configuration of the high voltage circuit 30 can be changed arbitrarily.
  • the low voltage circuit 20 and the high voltage circuit 30 are insulated by the transformer 40 . More specifically, the transformer 40 restricts the transmission of DC voltage between the low-voltage circuit 20 and the high-voltage circuit 30, while allowing transmission of various signals such as set signals and reset signals. .
  • the state in which the low-voltage circuit 20 and the high-voltage circuit 30 are insulated means a state in which the transmission of the DC voltage between the low-voltage circuit 20 and the high-voltage circuit 30 is interrupted. Transmission of signals between circuits 30 is allowed.
  • the dielectric strength of the gate driver 10 is, for example, 2500 Vrms or more and 7500 Vrms or less.
  • the withstand voltage of the gate driver 10 of this embodiment is about 5000 Vrms.
  • the specific numerical value of the dielectric breakdown voltage of the gate driver 10 is not limited to this and is arbitrary.
  • the ground GND1 of the low-voltage circuit 20 and the ground GND2 of the high-voltage circuit 30 are provided independently.
  • the potential of the ground GND1 of the low-voltage circuit 20 is defined as a first reference potential
  • the potential of the ground GND2 of the high-voltage circuit 30 is defined as a second reference potential.
  • the first voltage V1 is the voltage from the first reference potential
  • the second voltage V2 is the voltage from the second reference potential.
  • the first voltage V1 is, for example, 4.5V or more and 5.5V or less
  • the second voltage V2 is, for example, 9V or more and 24V or less.
  • the gate driver 10 of this embodiment includes two transformers 40 and two capacitors 50 corresponding to two signals transmitted from the low voltage circuit 20 to the high voltage circuit 30 . More specifically, the gate driver 10 includes a transformer 40 and a capacitor 50 used for transmitting the set signal (SET), and a transformer 40 and a capacitor 50 used for transmitting the reset signal (RESET).
  • the transformer 40 and the capacitor 50 used for transmitting the set signal are referred to as “transformer 40A” and “capacitor 50A.”
  • the transformer 40 and the capacitor 50 used for transmitting the reset signal are referred to as "transformer 40B” and “capacitor 50B”.
  • the gate driver 10 includes a low-voltage signal line 21A connecting the low-voltage circuit 20 and the transformer 40A, and a low-voltage signal line 21B connecting the low-voltage circuit 20 and the transformer 40B. Therefore, the low-voltage signal line 21A transmits the set signal from the low-voltage circuit 20 to the transformer 40A.
  • the low voltage signal line 21B transmits a reset signal from the low voltage circuit 20 to the transformer 40B.
  • the gate driver 10 includes a high voltage signal line 31A that connects the transformer 40A and the high voltage circuit 30, and a high voltage signal line 31B that connects the transformer 40B and the high voltage circuit 30. Therefore, the high-voltage signal line 31A transmits the set signal from the transformer 40A to the high-voltage circuit 30.
  • FIG. A high-voltage signal line 31B transmits a reset signal from the transformer 40B to the high-voltage circuit 30 .
  • the transformer 40A transmits a set signal from the low-voltage circuit 20 to the high-voltage circuit 30 and electrically isolates the low-voltage circuit 20 and the high-voltage circuit 30 from each other.
  • the transformer 40A has a first coil 41A and a second coil 42A.
  • the first coil 41A and the second coil 42A are electrically insulated from each other and configured to be magnetically coupled.
  • the first coil 41A is connected to the low-voltage circuit 20 by the low-voltage signal line 21A, and is also connected to the ground GND1 of the low-voltage circuit 20. That is, the first end of the first coil 41A is electrically connected to the low voltage circuit 20. As shown in FIG.
  • the first coil 41A is configured to be able to apply a low voltage to the first end of the first coil 41A.
  • a second end of the first coil 41A is electrically connected to the ground GND1 of the low voltage circuit 20 . Therefore, the potential of the second end of the first coil 41A becomes the first reference potential.
  • the first reference potential is 0V, for example.
  • the second coil 42A is connected to the high voltage circuit 30 by the high voltage signal line 31A, and is also connected to the ground GND2 of the high voltage circuit 30. That is, the first end of the second coil 42A is electrically connected to the high voltage circuit 30. As shown in FIG.
  • the second coil 42A is configured to be able to apply a high voltage to the first end of the second coil 42A.
  • a second end of the second coil 42A is electrically connected to the ground GND2 of the high voltage circuit 30 . Therefore, the potential of the second end of the second coil 42A becomes the second reference potential.
  • a ground GND ⁇ b>2 of the high voltage circuit 30 is connected to the source of the switching element 501 . Therefore, the second reference potential fluctuates as inverter device 500 is driven, and may become, for example, 600 V or higher.
  • the transformer 40B transmits a reset signal from the low-voltage circuit 20 to the high-voltage circuit 30 and electrically isolates the low-voltage circuit 20 and the high-voltage circuit 30 from each other.
  • the transformer 40B has a first coil 41B and a second coil 42B.
  • the first coil 41B and the second coil 42B are electrically insulated from each other and configured to be magnetically coupled.
  • the connection configuration of the transformer 40B is the same as the connection configuration of the transformer 40A, so detailed description thereof will be omitted.
  • the capacitor 50A is connected to the transformer 40A. Specifically, the capacitor 50A is connected between the first coil 41A and the second coil 42A that constitute the transformer 40A.
  • the capacitor 50A has a first capacitor electrode 51A and a second capacitor electrode 52A.
  • the first capacitor electrode 51A and the second capacitor electrode 52A are arranged between the first coil 41A and the second coil 42A that constitute the transformer 40A.
  • the first capacitor electrode 51A is connected to the second end of the first coil 41A
  • the second capacitor electrode 52A is connected to the second end of the second coil 42A.
  • a second end of the first coil 41A is connected to the ground GND1 of the low voltage circuit 20 . That is, the second end of the first coil 41A serves as the ground end. Therefore, the first capacitor electrode 51A is connected to the ground end of the first coil 41A.
  • a second end of the second coil 42A is connected to the ground GND2 of the high voltage circuit 30 . That is, the second end of the second coil 42A serves as the ground end. Therefore, the second capacitor electrode 52A is connected to the ground end of the second coil 42A.
  • the capacitor 50B is connected to the transformer 40B. Specifically, the capacitor 50B is connected between the first coil 41B and the second coil 42B that constitute the transformer 40B.
  • the capacitor 50B has a first capacitor electrode 51B and a second capacitor electrode 52B.
  • the first capacitor electrode 51B and the second capacitor electrode 52B are arranged between the first coil 41B and the second coil 42B that constitute the transformer 40B.
  • the first capacitor electrode 51B is connected to the ground end of the first coil 41B.
  • the second capacitor electrode 52B is connected to the ground end of the second coil 42B.
  • FIG. 1 shows a simplified circuit configuration of the gate driver 10, the number of external terminals of the gate driver 10 of FIG. 2 is larger than the number of external terminals of the gate driver 10 of FIG.
  • the number of external terminals of the gate driver 10 is the number of external electrodes that can be connected between the gate driver 10 and electronic components outside the gate driver 10 such as the ECU 503 and the switching element 501 (see FIG. 1).
  • the number of signal lines (the number of wires W1 to W4 described later) for transmitting signals from the low voltage circuit 20 to the high voltage circuit 30 in the gate driver 10 in FIG. 2 is larger than the number of signal lines in the gate driver 10 in FIG. many.
  • the gate driver 10 is a semiconductor device in which a plurality of semiconductor chips are packaged into one package, and is mounted on a circuit board provided in the inverter device 500, for example.
  • the switching elements 501 and 502 are mounted on a mounting board different from the circuit board.
  • a cooler is attached to the mounting board.
  • the package format of the gate driver 10 is an SO (Small Outline) type, and in this embodiment it is an SOP (Small Outline Package).
  • the gate driver 10 includes a low-voltage circuit chip 60, a high-voltage circuit chip 70, and a transformer chip 80 as semiconductor chips.
  • a low voltage circuit chip 60 is mounted on a low voltage lead frame 90 .
  • a high voltage circuit chip 70 is mounted on a high voltage lead frame 100 .
  • Mold resin 110 seals a portion of lead frames 90 and 100 and chips 60 , 70 and 80 .
  • the transformer chip 80 corresponds to an "isolation transformer".
  • the transformer chip 80 and the mold resin 110 correspond to an "insulation module” that insulates the low-voltage circuit 20 and the high-voltage circuit 30 from each other.
  • the mold resin 110 is indicated by a chain double-dashed line for the convenience of explaining the internal structure of the gate driver 10.
  • the package format of the gate driver 10 can be arbitrarily changed.
  • the mold resin 110 is made of an electrically insulating material. This resin is, for example, a resin containing a black epoxy resin.
  • the mold resin 110 is formed in a rectangular plate shape having a thickness direction in the z direction. Mold resin 110 has four resin side surfaces 111-114. More specifically, the mold resin 110 has resin side surfaces 111 and 112 as both end surfaces in the x direction and resin side surfaces 113 and 114 as both end surfaces in the y direction.
  • the x-direction and y-direction are directions orthogonal to the z-direction.
  • the x-direction and y-direction are orthogonal to each other.
  • planar view means viewing from the z direction.
  • the low-voltage lead frame 90 and the high-voltage lead frame 100 are each made of a conductive material.
  • Low-voltage lead frame 90 and high-voltage lead frame 100 are made of a material containing Cu (copper), Fe (iron), or the like.
  • Each lead frame 90 , 100 is provided across the inside and outside of the mold resin 110 .
  • the low voltage lead frame 90 has a low voltage die pad 91 arranged in the mold resin 110 and a plurality of low voltage leads 92 arranged across the inside and outside of the mold resin 110 .
  • Each low-voltage lead 92 constitutes an external terminal electrically connected to an external electronic device such as the ECU 503 (see FIG. 1).
  • both the low voltage circuit chip 60 and the transformer chip 80 are mounted on the low voltage die pad 91 .
  • the low-voltage die pad 91 is arranged such that its y-direction center is closer to the resin side surface 113 than the y-direction center of the mold resin 110 .
  • the low-voltage die pad 91 is not exposed from the mold resin 110 .
  • the shape of the low-voltage die pad 91 in a plan view is a rectangular shape in which the x direction is the long side direction and the y direction is the short side direction.
  • a plurality of low-voltage leads 92 are arranged apart from each other in the x-direction.
  • Each of the low-voltage leads 92 arranged at both ends in the x direction among the plurality of low-voltage leads 92 is integrated with the low-voltage die pad 91 .
  • a portion of each low-voltage lead 92 protrudes from the resin side surface 113 toward the outside of the mold resin 110 .
  • a high-voltage lead frame 100 has a high-voltage die pad 101 arranged in a mold resin 110 and a plurality of high-voltage leads 102 arranged across the inside and outside of the mold resin 110 .
  • Each high-voltage lead 102 constitutes an external terminal electrically connected to an external electronic device such as the gate of the switching element 501 (see FIG. 1).
  • a high voltage circuit chip 70 is mounted on the high voltage die pad 101 .
  • the high voltage die pad 101 is arranged closer to the resin side surface 114 than the low voltage die pad 91 in the y direction.
  • the high-voltage die pad 101 is not exposed from the mold resin 110 .
  • the shape of the high-voltage die pad 101 in plan view is a rectangular shape in which the x direction is the long side direction and the y direction is the short side direction.
  • the low voltage die pad 91 and the high voltage die pad 101 are spaced apart in the y direction. Therefore, the y-direction can also be said to be the direction in which both die pads 91 and 101 are arranged.
  • the y-direction dimensions of the low-voltage die pad 91 and the high-voltage die pad 101 are set according to the size and number of semiconductor chips to be mounted. In this embodiment, the low-voltage die pad 91 has the low-voltage circuit chip 60 and the transformer chip 80 mounted thereon, and the high-voltage die pad 101 has the high-voltage circuit chip 70 mounted thereon. greater than the direction dimension.
  • a plurality of high-voltage leads 102 are arranged apart from each other in the x-direction.
  • a pair of high voltage leads 102 among the plurality of high voltage leads 102 are integrated with the high voltage die pad 101 .
  • a portion of each high-voltage lead 102 protrudes from the resin side surface 114 toward the outside of the mold resin 110 .
  • the number of high voltage leads 102 is the same as the number of low voltage leads 92 .
  • the plurality of low-voltage leads 92 and the plurality of high-voltage leads 102 are arranged in a direction (x-direction) orthogonal to the arrangement direction (y-direction) of the low-voltage die pads 91 and the high-voltage die pads 101 .
  • the number of high voltage leads 102 and the number of low voltage leads 92 can be changed arbitrarily.
  • the low voltage die pad 91 is supported by a pair of low voltage leads 92 integrated with the low voltage die pad 91 .
  • a high voltage die pad 101 is supported by a pair of high voltage leads 102 integrated with the high voltage die pad 101 . Therefore, the die pads 91 and 101 are not provided with suspension leads exposed from the resin side surfaces 111 and 112 . Therefore, the insulation distance between the low-voltage lead frame 90 and the high-voltage lead frame 100 can be increased.
  • the low-voltage circuit chip 60, high-voltage circuit chip 70, and transformer chip 80 are arranged apart from each other in the y direction.
  • the low-voltage circuit chip 60, the transformer chip 80, and the high-voltage circuit chip 70 are arranged in this order from the low-voltage lead 92 toward the high-voltage lead 102 in the y direction.
  • the low voltage circuit chip 60 includes the low voltage circuit 20 shown in FIG.
  • the shape of the low-voltage circuit chip 60 in plan view is a rectangle having short sides and long sides.
  • the low-voltage circuit chip 60 is mounted on the low-voltage die pad 91 so that the long side extends along the x direction and the short side extends along the y direction.
  • the low-voltage circuit chip 60 has a chip main surface 60s and a chip back surface (not shown) facing opposite sides in the z-direction.
  • the back surface of the low-voltage circuit chip 60 is bonded to a low-voltage die pad 91 with a conductive bonding material such as solder or Ag (silver) paste.
  • a plurality of first electrode pads 61, a plurality of second electrode pads 62, and a plurality of third electrode pads 63 are formed on the chip main surface 60s of the low-voltage circuit chip 60.
  • FIG. Each electrode pad 61 to 63 is electrically connected to the low voltage circuit 20 .
  • the plurality of first electrode pads 61 are arranged closer to the low-voltage lead 92 than the center of the chip main surface 60s in the y direction in the chip main surface 60s.
  • the plurality of first electrode pads 61 are arranged in the x direction.
  • the plurality of second electrode pads 62 are arranged at the end portion closer to the transformer chip 80 among both end portions in the y direction of the chip main surface 60s.
  • the plurality of second electrode pads 62 are arranged in the x direction.
  • the plurality of third electrode pads 63 are arranged at both ends in the x direction of the chip main surface 60s.
  • the high voltage circuit chip 70 includes the high voltage circuit 30 shown in FIG.
  • the shape of the high-voltage circuit chip 70 in plan view is a rectangle having short sides and long sides.
  • the high-voltage circuit chip 70 is mounted on the high-voltage die pad 101 so that the long side extends along the x direction and the short side extends along the y direction.
  • the high-voltage circuit chip 70 has a chip main surface 70s and a chip rear surface (not shown) facing opposite sides in the z-direction.
  • the back surface of the high voltage circuit chip 70 is bonded to the high voltage die pad 101 with a conductive bonding material.
  • a plurality of first electrode pads 71 , a plurality of second electrode pads 72 , and a plurality of third electrode pads 73 are formed on the chip main surface 70 s of the high-voltage circuit chip 70 .
  • Each electrode pad 71 to 73 is electrically connected to the high voltage circuit 30 .
  • the plurality of first electrode pads 71 are arranged at the end closer to the transformer chip 80 among both ends in the y direction of the chip main surface 70s.
  • the plurality of first electrode pads 71 are arranged in the x direction.
  • the plurality of second electrode pads 72 are arranged at the ends farther from the transformer chip 80 of the y-direction ends of the chip main surface 70s. That is, the plurality of second electrode pads 72 are arranged at the end portion closer to the high-voltage lead 102 among both end portions in the y direction of the chip main surface 70s.
  • the multiple second electrode pads 72 are arranged in the x direction.
  • the plurality of third electrode pads 73 are arranged at both ends in the x direction of the chip main surface 70s.
  • Transformer chip 80 includes transformer 40 (40A, 40B) and capacitor 50 (50A, 50B) shown in FIG.
  • the shape of the transformer chip 80 in plan view is a rectangle having short sides and long sides.
  • the transformer chip 80 is mounted on the low-voltage die pad 91 so that its long sides are along the x direction and its short sides are along the y direction in plan view.
  • the transformer chip 80 is arranged next to the low voltage circuit chip 60 in the y direction.
  • the transformer chip 80 is arranged closer to the high voltage circuit chip 70 than the low voltage circuit chip 60 is. That is, the transformer chip 80 is arranged between the low-voltage circuit chip 60 and the high-voltage circuit chip 70 in the y direction.
  • the transformer chip 80 has a chip main surface 80s and a chip rear surface 80r (see FIG. 9) facing opposite to each other in the z direction.
  • a chip rear surface 80r of the transformer chip 80 is bonded to a low-voltage die pad 91 with a conductive bonding material SD (see FIG. 9).
  • each first electrode pad 81 corresponds to a "first electrode” and each second electrode pad 82 corresponds to a "second electrode”.
  • the plurality of first electrode pads 81 are arranged, for example, at the end closer to the low-voltage circuit chip 60 among both ends in the y direction of the chip main surface 80s.
  • the plurality of first electrode pads 81 are arranged in the x direction.
  • the plurality of second electrode pads 82 are arranged, for example, near the center of the chip main surface 80s in the y direction.
  • the plurality of second electrode pads 82 are arranged in the x direction.
  • the transformers 40A and 40B and the capacitors 50A and 50B are arranged near the center of the chip main surface 80s in the y direction in plan view.
  • the plurality of second electrode pads 82, the transformers 40A and 40B, and the capacitors 50A and 50B are arranged at positions that do not overlap each other.
  • Each electrode pad 81, 82 is electrically connected to transformers 40A, 40B and capacitors 50A, 50B.
  • the low-voltage die pad 91 and the high-voltage die pad 101 which are closest to each of the lead frames 90 and 100, need to be separated from each other in order to set the dielectric strength voltage of the gate driver 10 to a predetermined dielectric strength voltage. Therefore, in plan view, the distance between the high-voltage circuit chip 70 and the transformer chip 80 is longer than the distance between the low-voltage circuit chip 60 and the transformer chip 80 .
  • a plurality of wires W1 to W4 are connected to each of the low-voltage circuit chip 60, the transformer chip 80, and the high-voltage circuit chip .
  • Each wire W1 to W4 is a bonding wire formed by a wire bonding apparatus, and is formed of a material including Au (gold), Al (aluminum), Cu, or the like.
  • the low-voltage circuit chip 60 is electrically connected to the low-voltage lead frame 90 by wires W1. More specifically, the plurality of first electrode pads 61 and the plurality of third electrode pads 63 of the low voltage circuit chip 60 and the plurality of low voltage leads 92 are connected by wires W1. A plurality of third electrode pads 63 of the low-voltage circuit chip 60 and a pair of low-voltage leads 92 integrated with the low-voltage die pad 91 among the plurality of low-voltage leads 92 are connected by wires W1. Thereby, the low-voltage circuit 20 and the plurality of low-voltage leads 92 (external electrodes electrically connected to the ECU 503 among the external electrodes of the gate driver 10) are electrically connected.
  • a pair of low-voltage leads 92 integrated with the low-voltage die pad 91 constitute ground terminals, and the low-voltage circuit 20 and the low-voltage die pad 91 are electrically connected by wires W1. Therefore, the low-voltage die pad 91 has the same potential as the ground GND1 of the low-voltage circuit 20 .
  • the high voltage circuit chip 70 and the plurality of high voltage leads 102 of the high voltage lead frame 100 are electrically connected by wires W4. More specifically, the plurality of second electrode pads 72 and the plurality of third electrode pads 73 of the high voltage circuit chip 70 and the high voltage leads 102 are connected by wires W4. Thereby, the high-voltage circuit 30 and the plurality of high-voltage leads 102 (external electrodes electrically connected to the switching elements 501 and the like among the external electrodes of the gate driver 10) are electrically connected.
  • a pair of high-voltage leads 102 integrated with a high-voltage die pad 101 form a ground terminal, and a wire W4 electrically connects the high-voltage circuit 30 and the high-voltage die pad 101 together. Therefore, the high voltage die pad 101 has the same potential as the ground GND2 of the high voltage circuit 30 .
  • the transformer chip 80 is connected to the low-voltage circuit chip 60 by a wire W2, and is connected to the high-voltage circuit chip 70 by a wire W3. More specifically, the multiple first electrode pads 81 of the transformer chip 80 are connected to the multiple second electrode pads 62 of the low-voltage circuit chip 60 by wires W2. The plurality of second electrode pads 82 of the transformer chip 80 are connected to the plurality of first electrode pads 71 of the high voltage circuit chip 70 by wires W3.
  • Both the first coil 41A of the transformer 40A and the first coil 41B of the transformer 40B are electrically connected to the ground GND1 of the low-voltage circuit 20 via the wire W2, the low-voltage circuit chip 60, and the like.
  • Both the second coil 42A of the transformer 40A and the second coil 42B of the transformer 40B are electrically connected to the ground GND2 of the high voltage circuit 30 via the wire W3, the high voltage circuit chip 70 and the like. .
  • FIG. 8 An example of the configuration of the transformer chip 80 will be described with reference to FIGS. 3 to 11.
  • FIG. 3 is a perspective view showing the appearance of the transformer chip 80.
  • FIG. 4 is a plan view of the transformer chip 80.
  • transformers 40A and 40B, capacitors 50A and 50B, a shield electrode 86 and dummy patterns 120 and 125, which will be described later, are indicated by dashed lines.
  • FIG. 5 is a cross-sectional view of the transformer chip 80 cut along the xy plane at the position of the first coils 41A and 41B in the z direction, showing the connection relationship between the first coils 41A and 41B.
  • FIG. 6 is a cross-sectional view of the transformer chip 80 taken along the xy plane at the z-direction position of the second coils 42A and 42B, showing the connection relationship between the second coils 42A and 42B. Note that hatching is omitted in FIGS. 5 and 6 for the sake of convenience.
  • FIG. 7 is a cross-sectional view of the transformer chip 80 cut along the xy plane at the z-direction position of the first capacitor electrodes 51A and 51B.
  • FIG. 8 is a cross-sectional view of the transformer chip 80 cut along the xy plane at the z-direction position of the second capacitor electrodes 52A and 52B. Note that hatching is omitted in FIGS. 7 and 8 for the sake of convenience.
  • FIG. 9 is a cross-sectional view of the transformer chip 80 cut along line 9-9 in FIG. 4, showing cross-sectional structures of the transformer 40A and capacitors.
  • the hatching is partially omitted from the viewpoint of visibility of the drawing.
  • FIG. 10 is a partially enlarged view of FIG. 9, showing a portion of the first coil 41A and the first capacitor electrode 51A.
  • FIG. 11 is a partially enlarged view of FIG. 9, showing a portion of the second coil 42A and the second capacitor electrode 52A. 10 and 11, like FIG. 9, the hatching is partially omitted.
  • the transformer chip 80 of this embodiment includes two pairs of transformers 40A and 40B and capacitors 50A and 50B. More specifically, transformer chip 80 is a semiconductor chip in which transformers 40A and 40B and capacitors 50A and 50B are integrated into one chip. That is, the transformer chip 80 is provided separately from the low-voltage circuit chip 60 and the high-voltage circuit chip 70 (see FIG. 2 for both).
  • transformers 40A, 40B and capacitors 50A, 50B have the same configuration. Furthermore, the transformer 40B is configured similarly to the transformer 40A. Also, the capacitor 50B is configured similarly to the capacitor 50A. Therefore, the details of the structure of the transformer 40A and the capacitor 50A will be explained, and the explanation of the transformer 40B and the capacitor 50B will be omitted.
  • the transformer chip 80 has four chip side surfaces 80a, 80b, 80c, 80d perpendicular to both the chip main surface 80s and the chip rear surface 80r.
  • the chip side surfaces 80a to 80d are provided between the chip main surface 80s and the chip rear surface 80r in the z direction.
  • the chip side surfaces 80a and 80b constitute both end surfaces of the transformer chip 80 in the y direction, and the chip side surfaces 80c and 80d constitute both end surfaces of the transformer chip 80 in the x direction.
  • the chip side surfaces 80a and 80b constitute the long sides of the transformer chip 80, and the chip side surfaces 80c and 80d constitute the short sides of the transformer chip 80.
  • the chip side surface 80a is closer to the high voltage circuit chip 70 (see FIG. 2) than the chip side surface 80b
  • the chip side surface 80b is closer to the low voltage circuit chip 60 (see FIG. 2) than the chip side surface 80a. is.
  • the transformer chip 80 has a substrate 83 and an insulating layer 84 formed on the substrate 83 .
  • Substrate 83 is configured by, for example, a semiconductor substrate.
  • the substrate 83 of this embodiment is made of a material containing Si (silicon).
  • a wide bandgap semiconductor or a compound semiconductor may be used as a semiconductor substrate for the substrate 83 .
  • the substrate 83 may be an insulating substrate made of a material containing glass instead of the semiconductor substrate.
  • a wide bandgap semiconductor is a semiconductor substrate having a bandgap of 2.0 eV or more.
  • the wide bandgap semiconductor may be SiC (silicon carbide).
  • the compound semiconductor may be a III-V compound semiconductor.
  • the compound semiconductor may contain at least one of AlN (aluminum nitride), InN (indium nitride), GaN (gallium nitride), and GaAs (gallium arsenide).
  • the substrate 83 has a substrate main surface 83s and a substrate rear surface 83r facing opposite sides in the z-direction.
  • the substrate rear surface 83 r constitutes a chip rear surface 80 r of the transformer chip 80 .
  • the insulating layer 84 of this embodiment has a plurality of insulating films 85 stacked in the z-direction from the main surface 83s of the substrate 83 .
  • the z direction can also be said to be the thickness direction of the insulating layer 84 .
  • the z-direction can be said to be the lamination direction of the insulating film 85 .
  • the insulating layer 84 is formed on the main surface 83 s of the substrate 83 .
  • the insulating film 85 has a first insulating film 85A and a second insulating film 85B formed on the first insulating film 85A. Therefore, it can be said that the insulating layer 84 has a plurality of first insulating films 85A and a plurality of second insulating films 85B. It can be said that the first insulating films 85A and the second insulating films 85B are alternately laminated in the z-direction.
  • the first insulating film 85A is a thin film, such as an etching stopper layer.
  • the first insulating film 85A is made of a material containing SiN (silicon nitride), SiC, SiCN (nitrogen-added silicon carbide), or the like.
  • the first insulating film 85A is made of a material containing SiN.
  • the second insulating film 85B is, for example, an interlayer insulating film.
  • the second insulating film 85B is made of a material containing SiO 2 (silicon oxide). As shown in FIG. 9, the thickness of the second insulating film 85B is thicker than the thickness of the first insulating film 85A.
  • the thickness of the first insulating film 85A may be 100 nm or more and less than 1000 nm.
  • the thickness of the second insulating film 85B may be 1000 nm or more and 3000 nm or less. In this embodiment, the thickness of the first insulating film 85A is, for example, approximately 300 nm, and the thickness of the second insulating film 85B is, for example, approximately 2000 nm.
  • Both the lowermost insulating film 85L and the uppermost insulating film 85U, which are in contact with the substrate main surface 83s of the substrate 83, are composed of the second insulating film 85B. Therefore, both the lowermost insulating film 85 ⁇ /b>L and the uppermost insulating film 85 ⁇ /b>U are thinner than the other insulating films 85 .
  • the thicknesses of both the lowermost insulating film 85L and the uppermost insulating film 85U are greater than or equal to the thickness of the first insulating film 85A and less than or equal to the thickness of the second insulating film 85B.
  • both the lowermost insulating film 85L and the uppermost insulating film 85U can be changed arbitrarily.
  • both the lowermost insulating film 85L and the uppermost insulating film 85U may be thicker than the second insulating film 85B, and are composed of the first insulating film 85A and the second insulating film 85B. It may be equal to or greater than the thickness of the insulating film 85 formed thereon.
  • the transformer chip 80 has a shield electrode 86 formed within an insulating layer 84 .
  • the shield electrode 86 suppresses the penetration of moisture into the insulating layer 84 and the occurrence of cracks in the insulating layer 84 .
  • the shield electrode 86 is provided on the outer peripheral portion of the insulating layer 84 (the outer peripheral portion of the transformer chip 80) in plan view. More specifically, as shown in FIGS. 4-8, the shield electrode 86 is spaced apart from the chip side surfaces 80a-80d. In plan view, the shield electrode 86 is formed in a strip shape and extends along the chip side surfaces 80a to 80d. In this embodiment, the shape of the shield electrode 86 in plan view is a rectangular ring.
  • the shield electrode 86 partitions the insulating layer 84 into an inner region 87 and an outer region 88 .
  • the uppermost insulating film 85U is formed so as to straddle the shield electrode 86 in plan view. That is, it can be said that the uppermost insulating film 85U has the outer region 88 .
  • the inner area 87 is the area of the insulating layer 84 that is protected by the shield electrode 86 .
  • the shape of the inner area 87 in a plan view is a rectangular shape with the long side in the x direction and the short side in the y direction.
  • the outer region 88 is a rectangular annular region surrounding the inner region 87 in plan view.
  • the outer area 88 is an area between the shield electrode 86 and the chip side surfaces 80a to 80d in plan view. In other words, the outer area 88 is a rectangular ring-shaped area including the chip side surfaces 80a to 80d.
  • the shield electrode 86 penetrates the plurality of insulating films 85 in the z direction. More specifically, the shield electrode 86, when viewed in a direction perpendicular to the z-direction, has coils 41A, 41B, 42A and 42B of transformers 40A and 40B and capacitor electrodes 51A, 51B, 52A and 52B of capacitors 50A and 50B. are set to overlap. In this embodiment, the shield electrode 86 penetrates in the z-direction from the insulating film 85 below the uppermost insulating film 85U to the insulating film 85 one layer above the lowermost insulating film 85L.
  • the shield electrode 86 is made of a material including one or more selected appropriately from Ti (titanium), TiN (titanium nitride), Au, Ag, Cu, Al, and W (tungsten).
  • a via 89 penetrating through the lowermost insulating film 85L in the z-direction is provided in the lowermost insulating film 85L.
  • the via 89 is arranged at a position overlapping the shield electrode 86 in plan view, and connects the shield electrode 86 and the substrate 83 .
  • the shield electrode 86 is thereby electrically connected to the substrate 83 .
  • the via 89 may be made of the same material as the shield electrode 86, for example.
  • the transformers 40A, 40B and the capacitors 50A, 50B are embedded in the insulating layer 84.
  • Transformers 40 A, 40 B and capacitors 50 A, 50 B are arranged in inner region 87 .
  • the capacitor 50A is arranged so as to overlap the transformer 40A
  • the capacitor 50B is arranged so as to overlap the transformer 40B.
  • the transformers 40A, 40B and the capacitors 50A, 50B are aligned with each other in the y direction and spaced apart from each other in the x direction. It can be said that the transformers 40A, 40B and the capacitors 50A, 50B are arranged in a direction perpendicular to the direction in which the chips 60, 70, 80 are arranged in a plan view.
  • the transformers 40A and capacitors 50A and the transformers 40B and capacitors 50B are alternately arranged from the chip side surface 80c to the chip side surface 80d in the x direction.
  • the first coil 41A of the transformer 40A includes a first coil wire 43A, a first ground end 45 to which one end of the first coil wire 43A is connected, and a first signal end 44A to which the other end is connected.
  • the first coil 41B of the transformer 40B is connected to the first coil wiring 43B, the first ground terminal 45 to which one end of the first coil wiring 43B is connected, and the other end of the first coil wiring 43B. and a first signal end 44B.
  • the first ground end 45 is configured as a terminal common to the first coil 41A and the first coil 41B. Note that the first coil 41A and the first coil 41B may each have a first ground terminal.
  • the shape of the first coil wirings 43A and 43B is an elliptical spiral in plan view.
  • the first signal ends 44A, 44B are arranged inside the first coil wires 43A, 43B.
  • the first ground end 45 is arranged between the first coil 41A of the transformer 40A and the first coil 41B of the transformer 40B.
  • the first coils 41A and 41B are made of a material containing one or more of Ti, TiN, Au, Ag, Cu, Al, and W selected as appropriate.
  • the first signal end 44A is connected to the first electrode pad 81A shown in FIG. 4 by a connection wiring 131A.
  • the first signal end 44B is connected to the first electrode pad 81B shown in FIG. 4 by a connection wiring 131B.
  • the first ground end 45 is connected to the first electrode pad 81C shown in FIG. 4 by a connection wiring 131C.
  • the second coil 42A of the transformer 40A includes a second coil wiring 46A, a second ground end 48 to which one end of the second coil wiring 46A is connected, and a second coil wiring 46A. and a second signal end 47A to which the other end is connected.
  • the second coil 42B of the transformer 40B is connected to the second coil wiring 46B, the second ground terminal 48 to which one end of the second coil wiring 46B is connected, and the other end of the second coil wiring 46B. and a second signal end 47B.
  • the second ground end 48 is configured as a terminal common to the second coil 42A and the second coil 42B.
  • the second coil 42A and the second coil 42B may each have a second ground terminal.
  • the shape of the second coil wirings 46A, 46B is an elliptical spiral in plan view.
  • the second signal ends 47A, 47B are arranged inside the second coil wires 46A, 46B.
  • the second ground end 48 is arranged between the second coil 42A of the transformer 40A and the second coil 42B of the transformer 40B.
  • the second coils 42A, 42B are made of a material containing one or more of Ti, TiN, Au, Ag, Cu, Al, and W selected as appropriate.
  • the second signal end 47A is connected to the second electrode pad 82A shown in FIG.
  • the second signal end 47B is connected to the second electrode pad 82B shown in FIG.
  • the second ground end 48 is connected to the second electrode pad 82C shown in FIG.
  • the second coil wiring 46A is formed in the same winding direction as the first coil wiring 43A shown in FIG. 5 in plan view.
  • the number of turns of the second coil wiring 46A is the same as the number of turns of the first coil wiring 43A.
  • the second coil wiring 46B is formed in the same winding direction as the first coil wiring 43B shown in FIG. 5 in plan view.
  • the number of turns of the second coil wiring 46B is the same as the number of turns of the first coil wiring 43B.
  • the first coil 41A and the second coil 42A of the transformer 40A are arranged to face each other in the z direction with an insulating film 85 interposed therebetween.
  • the first coil 41A and the second coil 42A are arranged to face each other in the z direction with a plurality of insulating films 85 interposed therebetween.
  • the first coil 41A is configured as a conductive layer embedded in one insulating film 85.
  • a coil groove (first coil groove) 141 penetrating the second insulating film 85B in the z-direction is formed in the insulating film 851 in which the first coil 41A is embedded.
  • a conductive layer forming the first coil 41A is embedded in the coil groove 141 of the second insulating film 85B of the insulating film 851 .
  • the insulating film 851 in which the first coil 41A is embedded is covered with the insulating film 85 adjacent to the insulating film 851 in the z-direction. Therefore, it can be said that the first coil 41A is embedded in the insulating film 85 .
  • the second coil 42A is configured as a conductive layer embedded in one insulating film 85.
  • the insulating film 854 in which the second coil 42A is embedded has a coil groove (second coil groove) 142 that penetrates the second insulating film 85B in the z-direction.
  • a conductive layer forming the second coil 42A is embedded in the coil groove 142 of the second insulating film 85B of the insulating film 854.
  • the insulating film 854 in which the second coil 42A is embedded is covered with the insulating film 85 adjacent to the insulating film 854 in the z-direction. Therefore, it can be said that the second coil 42A is embedded in the insulating film 85 .
  • the second coil 42A is located farther from the substrate 83 than the first coil 41A. In other words, it can be said that the second coil 42A is located above the first coil 41A. It can also be said that the first coil 41A is arranged closer to the substrate 83 than the second coil 42A. In this embodiment, the distance between the first coil 41A and the second coil 42A in the z-direction is greater than the distance between the first coil 41A and the substrate main surface 83s of the substrate 83 .
  • the first capacitor electrode 51A of the capacitor 50A shown in FIG. 7 is formed so as to overlap the first coil 41A shown in FIG. 5 in plan view.
  • the first capacitor electrode 51A is made of a conductive material. More preferably, the first capacitor electrode 51A is made of a non-magnetic material. Nonmagnetic materials include Ti, TiN, TiW (tungsten titanium), Ta (tantalum), TaN (tantalum nitride), Cr (chromium), CrSi (chromium silicide), Au, Ag, Cu, Al, and W one or more of are selected as appropriate.
  • the first capacitor electrode 51A may be formed of a conductive material other than the above materials.
  • the first capacitor electrode 51A of this embodiment is made of a material containing Ti.
  • the first capacitor electrode 51A has a first electrode wiring 53A, a first capacitor end portion 54A, and a first capacitor ground end 55.
  • 53 A of 1st electrode wirings are formed in the elliptical spiral shape like 43 A of 1st coil wirings shown in FIG.
  • the first electrode wiring 53A is formed in the same shape as the first coil wiring 43A of the first coil 41A shown in FIG. That is, the first electrode wiring 53A is set to have the same line width/line spacing ratio as the first coil wiring 43A.
  • the first electrode wiring 53A has a first slit 51As formed along the direction from the center of the first electrode wiring 53A to the outside of the first electrode wiring 53A.
  • the first electrode wiring 53A is formed in an open annular shape by the first slit 51As.
  • the first slit 51As suppresses formation of a current loop in the first electrode wiring 53A.
  • the first capacitor end portion 54A is arranged so as to overlap the first signal end 44A of the first coil 41A shown in FIG.
  • the first capacitor end portion 54A is formed in the same shape as the first signal end 44A in plan view.
  • the first capacitor end portion 54A is arranged inside the first electrode wiring 53A and connected to the first electrode wiring 53A.
  • the shape of the first capacitor end portion 54A may be changed to any shape. Also, the first capacitor end portion 54A may be omitted.
  • the first capacitor ground end 55 is arranged so as to overlap the first ground end 45 of the first coil 41A shown in FIG.
  • the first capacitor ground end 55 is formed in the same shape as the first ground end 45 in plan view.
  • the first capacitor ground terminal 55 is arranged between the first capacitor electrode 51A of the capacitor 50A and the first capacitor electrode 51B of the capacitor 50B.
  • the first capacitor ground end 55 is electrically connected to each wiring portion of the first electrode wiring 53A by a connection wiring 55A extending toward the center of the first electrode wiring 53A.
  • the first capacitor electrode 51B of the capacitor 50B shown in FIG. 7 is formed so as to overlap the first coil 41B shown in FIG. 5 in plan view.
  • the first capacitor electrode 51B is made of a conductive material. More preferably, the first capacitor electrode 51B is made of a non-magnetic material. One or more of Ti, TiN, TiW, Ta, TaN, Cr, CrSi, Au, Ag, Cu, Al, and W are appropriately selected as the non-magnetic material. Note that the first capacitor electrode 51B may be formed of a conductive material other than the above materials.
  • the first capacitor electrode 51B has a first electrode wiring 53B, a first capacitor end portion 54B, and a first ground end 55. Therefore, the first capacitor electrodes 51A and 51B have the first ground end 55 as a common terminal, like the first coils 41A and 41B shown in FIG.
  • the first electrode wiring 53B is formed in an elliptical spiral like the first coil wiring 43B shown in FIG.
  • the first electrode wiring 53B is formed in the same shape as the first coil wiring 43B of the first coil 41B shown in FIG. That is, the first electrode wiring 53B is set to have the same line width/line spacing ratio as the first coil wiring 43B.
  • This first electrode wiring 53B has a first slit 51Bs formed along the direction from the center of the first electrode wiring 53B toward the outside of the first electrode wiring 53B.
  • the first electrode wiring 53B is formed in an open annular shape by the first slit 51Bs.
  • the first slit 51Bs suppresses formation of a current loop in the first electrode wiring 53B.
  • the first capacitor end portion 54B is arranged so as to overlap the first signal end 44B of the first coil 41B shown in FIG.
  • the first capacitor end portion 54B is formed in the same shape as the first signal end 44B in plan view.
  • the first capacitor end portion 54B is arranged inside the first electrode wiring 53B and connected to the first electrode wiring 53B. Note that the shape of the first capacitor end portion 54B may be changed to any shape. Also, the first capacitor end portion 54B may be omitted.
  • the first capacitor ground end 55 is electrically connected to each wiring portion of the first electrode wiring 53B by a connection wiring 55B extending toward the center of the first electrode wiring 53B.
  • a second capacitor electrode 52A of the capacitor 50A shown in FIG. 8 is formed so as to overlap the second coil 42A shown in FIG. 6 in plan view.
  • the second capacitor electrode 52A is made of a conductive material. More preferably, the second capacitor electrode 52A is made of a non-magnetic material. One or more of Ti, TiN, TiW, Ta, TaN, Cr, CrSi, Au, Ag, Cu, Al, and W are appropriately selected as the non-magnetic material.
  • the second capacitor electrode 52A may be made of a conductive material other than the above materials.
  • the second capacitor electrode 52A has a second electrode wiring 56A, a second capacitor end portion 57A, and a second capacitor ground end 58.
  • the second electrode wiring 56A is formed in an elliptical spiral like the second coil wiring 46A shown in FIG.
  • the second electrode wiring 56A is formed in the same shape as the second coil wiring 46A of the second coil 42A shown in FIG. That is, the second electrode wiring 56A is set to have the same line width/line spacing ratio as the second coil wiring 46A.
  • the second electrode wiring 56A has a second slit 52As formed along the direction from the center of the second electrode wiring 56A to the outside of the second electrode wiring 56A.
  • the second electrode wiring 56A is formed in an open annular shape by the second slit 52As.
  • the second slit 52As suppresses formation of a current loop in the second electrode wiring 56A.
  • the second capacitor end portion 57A is arranged so as to overlap the second signal end 47A of the second coil 42A shown in FIG.
  • the second capacitor end portion 57A is formed in the same shape as the second signal end 47A in plan view.
  • the second capacitor end portion 57A is arranged inside the second electrode wiring 56A and connected to the second electrode wiring 56A.
  • the shape of the second capacitor end portion 57A may be changed to any shape. Also, the second capacitor end portion 57A may be omitted.
  • the second capacitor ground end 58 is arranged so as to overlap the second ground end 48 of the second coil 42A shown in FIG.
  • the second capacitor ground end 58 is formed in the same shape as the second ground end 48 in plan view.
  • a second capacitor ground end 58 is disposed between a second capacitor electrode 52A of capacitor 50A and a second capacitor electrode 52B of capacitor 50B.
  • the second capacitor ground end 58 is electrically connected to each wiring portion of the second electrode wiring 56A by a connection wiring 58A extending toward the center of the second electrode wiring 56A.
  • the second capacitor electrode 52B of the capacitor 50B shown in FIG. 8 is formed so as to overlap the second coil 42B shown in FIG. 6 in plan view.
  • the second capacitor electrode 52B is made of a conductive material. More preferably, the second capacitor electrode 52B is made of a non-magnetic material. One or more of Ti, TiN, TiW, Ta, TaN, Cr, CrSi, Au, Ag, Cu, Al, and W are appropriately selected as the non-magnetic material.
  • the second capacitor electrode 52B may be made of a conductive material other than the above materials.
  • the second capacitor electrode 52B has a second electrode wiring 56B, a second capacitor end portion 57B, and a second capacitor ground end 58. Therefore, the second capacitor electrodes 52A, 52B have the second capacitor ground end 58 as a common terminal, like the second coils 42A, 42B shown in FIG.
  • the second electrode wiring 56B is formed in an elliptical spiral like the second coil wiring 46B shown in FIG.
  • the second electrode wiring 56B is formed in the same shape as the second coil wiring 46B of the second coil 42B shown in FIG. That is, the second electrode wiring 56B is set to have the same line width/line spacing ratio as the second coil wiring 46B.
  • the second electrode wiring 56B has a second slit 52Bs formed along the direction from the center of the second electrode wiring 56B toward the outside of the second electrode wiring 56B.
  • the second electrode wiring 56B is formed in an open annular shape by the second slit 52Bs.
  • the second slit 52Bs suppresses formation of a current loop in the second electrode wiring 56B.
  • the second capacitor end portion 57B is arranged so as to overlap the second signal end 47B of the second coil 42B shown in FIG.
  • the second capacitor end portion 57B is formed in the same shape as the second signal end 47B in plan view.
  • the second capacitor end portion 57B is arranged inside the second electrode wiring 56B and connected to the second electrode wiring 56B.
  • the shape of the second capacitor end portion 57B may be changed to any shape. Also, the second capacitor end portion 57B may be omitted.
  • the second capacitor ground end 58 is electrically connected to each wiring portion of the second electrode wiring 56B by a connection wiring 58B extending toward the center of the second electrode wiring 56B.
  • the first capacitor electrode 51A and the second capacitor electrode 52A of the capacitor 50A are arranged between the first coil 41A and the second coil 42A of the transformer 40A.
  • the first capacitor electrode 51A and the second capacitor electrode 52A are arranged to face each other in the z direction with a plurality of insulating films 85 interposed therebetween.
  • the first capacitor electrode 51A of this embodiment is formed on an insulating film 852 adjacent to the insulating film 851 on which the first coil 41A is formed. Further, the second capacitor electrode 52A of this embodiment is formed on the insulating film 853 adjacent to the insulating film 854 on which the second coil 42A is formed.
  • the first capacitor electrode 51A is configured as a conductive layer embedded in one insulating film 85. More specifically, the insulating film 852 embedded with the first capacitor electrode 51A has a first insulating film 85A and a second insulating film 85B. A conductive layer forming the first capacitor electrode 51A is formed between the first insulating film 85A and the second insulating film 85B forming the insulating film 852 . That is, the first insulating film 85A has one surface (lower surface) in the z direction in contact with the first coil 41A and the other surface (upper surface) in contact with the first capacitor electrode 51A.
  • the first insulating film 85A of the insulating film 852 is arranged between the first capacitor electrode 51A and the first coil 41A.
  • the first insulating film 85A of the insulating film 852 corresponds to the first thin film.
  • the second insulating film 85B of the insulating film 852 corresponds to the first interlayer insulating film.
  • the first capacitor electrode 51A is embedded in the insulating film 85. As shown in FIG.
  • the second capacitor electrode 52A is configured as a conductive layer embedded in one insulating film 85. More specifically, the insulating film 853 embedded with the second capacitor electrode 52A has a first insulating film 85A and a second insulating film 85B.
  • the insulating film 854 in which the second coil 42A is embedded has a first insulating film 85A and a second insulating film 85B. The first insulating film 85A of the insulating film 854 is in contact with the second insulating film 85B of the insulating film 853 .
  • a conductive layer forming the second capacitor electrode 52A is formed between the second insulating film 85B of the insulating film 853 and the first insulating film 85A of the insulating film 854 adjacent to the insulating film 853 . That is, the first insulating film 85A has one surface (lower surface) in the z direction in contact with the second capacitor electrode 52A, and the other surface (upper surface) in contact with the second coil 42A. It can be said that the first insulating film 85A of the insulating film 854 is arranged between the second capacitor electrode 52A and the second coil 42A.
  • the first insulating film 85A of the insulating film 854 corresponds to the second thin film.
  • the second insulating film 85B of the insulating film 853 corresponds to a second interlayer insulating film. Thus, it can be said that the second capacitor electrode 52A is embedded in the insulating film 85. As shown in FIG.
  • the distance between the first capacitor electrode 51A and the second capacitor electrode 52A is determined by the film thickness and the number of layers of the insulating film 85 interposed between the first capacitor electrode 51A and the second capacitor electrode 52A. This distance is appropriately set according to the withstand voltage and electric field strength of the transformer chip 80 .
  • the first capacitor electrode 51A is electrically connected to the first coil 41A.
  • the first coil 41A has a first coil wire 43A, a first signal end 44A, and a first ground end 45.
  • the first capacitor electrode 51A has a first electrode wiring 53A, a first capacitor end portion 54A, and a first capacitor ground end 55.
  • the first electrode wiring 53A and the first coil wiring 43A overlap each other in the z direction.
  • the first capacitor end 54A and the first signal end 44A overlap each other in the z-direction.
  • the first capacitor ground end 55 and the first ground end 45 overlap each other in the z-direction.
  • the first capacitor ground end 55 of the first capacitor electrode 51A is connected to the first ground end 45 of the first coil 41A.
  • the first insulating film 85A of the insulating film 852 in which the first capacitor electrode 51A is embedded has a first opening 145 exposing the first ground end 45 of the first coil 41A.
  • the first capacitor ground end 55 of the first capacitor electrode 51A is in contact with the first ground end 45 of the first coil 41A inside the first opening 145 . Therefore, the first capacitor ground end 55 of the first capacitor electrode 51A is electrically connected to the first ground end 45 of the first coil 41A through the first opening 145. As shown in FIG.
  • the second capacitor electrode 52A is electrically connected to the second coil 42A.
  • the second coil 42A has a second coil wire 46A, a second signal end 47A, and a second ground end 48.
  • the second capacitor electrode 52A has a second electrode wiring 56A, a second capacitor end 57A, and a second capacitor ground end 58.
  • the second electrode wiring 56A and the second coil wiring 46A overlap each other in the z direction.
  • the second capacitor end 57A and the second signal end 47A overlap each other in the z direction.
  • the second capacitor ground end 58 and the second ground end 48 overlap each other in the z-direction.
  • the second capacitor ground end 58 of the second capacitor electrode 52A is connected to the second ground end 48 of the second coil 42A.
  • the first insulating film 85A of the insulating film 854 in which the second coil 42A is embedded has a second opening 146 that partially exposes the second capacitor ground end 58 of the second capacitor electrode 52A.
  • the second ground end 48 of the second coil 42A is in contact with the second capacitor ground end 58 of the second capacitor electrode 52A inside the second opening 146 . Therefore, the second ground end 48 of the second coil 42A is electrically connected through the second opening 146 to the second capacitor ground end 58 of the second capacitor electrode 52A.
  • the plurality of first electrode pads 81 and the plurality of second electrode pads 82 are each arranged within the inner region 87 in plan view. As shown in FIG. 9, the electrode pads 81 and 82 are formed on the uppermost insulating film 85U. It can be said that each electrode pad 81 and each electrode pad 82 is embedded in the insulating film 85 . In the present embodiment, each electrode pad 81 and each electrode pad 82 are arranged at positions separated from the substrate 83 with respect to the second coils 42A and 42B of the transformers 40A and 40B. In other words, each electrode pad 81 and each electrode pad 82 are located above the second coils 42A and 42B of the transformers 40A and 40B. In this embodiment, the distance between the first coil 41A and the second coil 42A is greater than the distance between the second coil 42A and the electrode pads 81 and 82 in the z direction.
  • the plurality of first electrode pads 81 are aligned with the two transformers 40A and 40B in the x direction, and between the transformers 40A and 40B in the x direction. are placed.
  • the plurality of first electrode pads 81 are arranged closer to the chip side surface 80b than the transformers 40A and 40B in the y direction.
  • the plurality of first electrode pads 81 are arranged between the transformers 40A, 40B and the chip side surface 80b in the y direction.
  • the plurality of first electrode pads 81 are arranged closer to the low-voltage lead 92 (see FIG. 2) than the transformers 40A and 40B.
  • the first electrode pad 81 arranged at a position aligned with the transformer 40A in the x direction will be referred to as a first electrode pad 81A.
  • the first electrode pad 81 arranged at a position aligned with the transformer 40B in the x direction is referred to as a first electrode pad 81B.
  • the first electrode pad 81 arranged between the transformers 40A and 40B in the x direction is referred to as a first electrode pad 81C. Note that the first electrode pad 81 will be described when describing items common to the first electrode pads 81A to 81C.
  • the first electrode pad 81A is arranged at a position overlapping the transformer 40A when viewed from the y direction.
  • the first electrode pad 81B is arranged at a position overlapping the transformer 40B when viewed in the y direction.
  • the first electrode pad 81C is arranged at a position overlapping a portion between the transformers 40A and 40B in the x direction when viewed from the y direction.
  • the plurality of first electrode pads 81A to 81C are aligned with each other in the y direction and spaced apart from each other in the x direction.
  • the plurality of second electrode pads 82 are arranged inside each of the transformers 40A and 40B and between the transformers 40A and 40B in the x direction.
  • the plurality of second electrode pads 82 are arranged at positions overlapping the transformers 40A and 40B when viewed in the x direction.
  • the second electrode pad 82 in the transformer 40A is referred to as the second electrode pad 82A
  • the second electrode pad 82 in the transformer 40B is referred to as the second electrode pad 82B
  • the second electrode pad between the transformer 40A and the transformer 40B is referred to as the second electrode pad 82A.
  • This is referred to as a second electrode pad 82C. Note that when describing items common to the second electrode pads 82A to 82C, the second electrode pad 82 will be described.
  • the second electrode pad 82A is arranged in the inner space formed in the elliptical spiral second coil 42A of the transformer 40A.
  • the second electrode pad 82B is arranged in the inner space formed in the elliptical spiral second coil 42A of the transformer 40B.
  • the second electrode pad 82C is arranged between the transformers 40A and 40B in the x direction.
  • Each of the second electrode pads 82A-82C is composed of a pair of electrode pads adjacent to each other in the x-direction.
  • the second electrode pads 82A to 82C are aligned with each other in the y direction and spaced apart from each other in the x direction.
  • the first electrode pad 81A is electrically connected to the first coil 41A of the transformer 40A.
  • the first electrode pad 81C is electrically connected to the first coil 41A of the transformer 40A.
  • the first electrode pad 81B shown in FIGS. 4 and 5 is electrically connected to the first coil 41B of the transformer 40B.
  • the first electrode pad 81C is electrically connected to the first coil 41B of the transformer 40B. That is, the first electrode pad 81C is a common electrode pad for the transformers 40A and 40B.
  • the second electrode pads 82A are individually electrically connected to the second coils 42A of the transformer 40A.
  • the second electrode pad 82C is electrically connected to the second coil 42A of the transformer 40A.
  • the second electrode pad 82B shown in FIGS. 4 and 6 is electrically connected to the second coil 42B of the transformer 40B.
  • the second electrode pad 82C is electrically connected to the second coil 42B of the transformer 40B. That is, the second electrode pad 82C is a common electrode pad for the transformers 40A and 40B.
  • the transformer chip 80 includes connection wirings for individually connecting the electrode pads 81A to 81C, 82A to 82C and the coils 41A, 41B, 42A, 42B of the transformers 40A, 40B.
  • the connection wirings include connection wirings 131A, 131B and 131C that connect the first electrode pads 81A to 81C and the first coils 41A and 41B.
  • Each connection wiring 131A to 131C is provided within the inner region 87.
  • Each of the connection wirings 131A to 131C is made of a material including one or more selected appropriately from Ti, TiN, Au, Ag, Cu, Al, and W.
  • connection wiring 131A is wiring that connects the first electrode pad 81A and the first signal end 44A of the first coil 41A of the transformer 40A.
  • the connection wiring 131B is wiring that connects the first electrode pad 81B and the first signal end 44B of the first coil 41B of the transformer 40B.
  • 131 C of connection wirings are wiring which connects the 1st electrode pad 81C, the 2nd end part of the 1st coil 41A of the transformer 40A, and the 2nd end part of the 1st coil 41B of the transformer 40B.
  • the connection wiring 131C corresponds to the first voltage wiring.
  • the first electrode pad 81C corresponds to a first ground electrode.
  • the connection wirings 131A to 131C have the same structure. Therefore, the configuration of the connection wiring 131A will be described below, and detailed description of the connection wirings 131B and 131C will be omitted.
  • the connection wiring 131A has a first wiring portion 132A extending in the z-direction and a second wiring portion 133A extending in the y-direction so as to penetrate the insulating films 85 .
  • 132 A of 1st wiring parts are arrange
  • the first wiring portion 132A penetrates from the insulating film 85 below the uppermost insulating film 85U to the insulating film 85 two layers above the lowermost insulating film 85L among the plurality of insulating films 85 .
  • the first wiring portion 132A has a flat wiring portion and a plurality of vias.
  • the wiring portions are provided at the same positions as the insulating films 851 and 854 on which the coils 41A and 42A are provided. Vias are provided between both wiring portions in the z direction, between the upper wiring portion and the first electrode pad 81A, and between the lower wiring portion and the second wiring portion 133A.
  • the second wiring portion 133A is provided closer to the substrate 83 than the first wiring portion 132A.
  • the second wiring portion 133A is provided closer to the substrate 83 than the first coil 41A.
  • the second wiring portion 133A is provided on the insulating film 85 that is one layer above the insulating film 85L of the lowest layer among the plurality of insulating films 85 .
  • the first end portion closer to the chip side surface 80b of the transformer chip 80 is provided at a position overlapping the first wiring portion 132A in plan view.
  • the second wiring portion 133A is connected to the first wiring portion 132A.
  • a second end opposite to the first end is provided at a position overlapping the first coil 41A of the transformer 40A in plan view. Specifically, the second end is provided at a position overlapping with the first signal end 44A included in the first coil 41A of the transformer 40A in plan view.
  • the second wiring portion 133A has a plurality of vias 134A connecting the second wiring portion 133A and the first signal end 44A.
  • connection wiring 131C has a first wiring portion 132C extending in the z-direction and a second wiring portion 133C extending in the y-direction so as to penetrate the insulating films 85 .
  • the first wiring portion 132C is configured similarly to the first wiring portion 132A of the connection wiring 131A.
  • the first wiring portion 132C is arranged at a position overlapping the first electrode pad 81C in plan view, and is connected to the first electrode pad 81C.
  • the first wiring portion 132C penetrates from the insulating film 85 below the uppermost insulating film 85U to the insulating film 85 two layers above the lowermost insulating film 85L among the plurality of insulating films 85 .
  • the first wiring portion 132C has a flat wiring portion and a plurality of vias.
  • the wiring portions are provided at the same positions as the insulating films 851 and 854 on which the coils 41A and 42A are provided. Vias are provided between both wiring portions in the z direction, between the upper wiring portion and the first electrode pad 81A, and between the lower wiring portion and the second wiring portion 133C.
  • the second wiring portion 133C is provided closer to the substrate 83 than the first wiring portion 132C.
  • the second wiring portion 133C is provided closer to the substrate 83 than the first coil 41A.
  • the second wiring portion 133C is provided in the insulating film 85 one layer above the insulating film 85L of the lowest layer among the plurality of insulating films 85 .
  • the first end portion closer to the chip side surface 80b of the transformer chip 80 is provided at a position overlapping the first wiring portion 132C in plan view.
  • the second wiring portion 133C is connected to the first wiring portion 132C.
  • a second end opposite to the first end is provided at a position overlapping the first coil 41A of the transformer 40A in plan view. Specifically, the second end is provided at a position overlapping with the first ground end 45 included in the first coil 41A of the transformer 40A in plan view.
  • the second wiring portion 133C has a plurality of vias 134C connecting the second wiring portion 133C and the first signal end 44A.
  • a second wiring portion 133C of the connection wiring 131C is electrically connected to the substrate 83 by a via 136 penetrating through the lowermost insulating film 85L. Note that the via 136 may be omitted.
  • the second electrode pad 82A is electrically connected to the second signal end 47A of the second coil 42A by a via 135A penetrating the uppermost insulating film 85U.
  • the second electrode pad 82C is electrically connected to the second ground end 48 of the second coil 42A by a via 135C penetrating the uppermost insulating film 85U.
  • the transformer chip 80 includes dummy patterns 120 provided around the second coils 42A, 42B of the transformers 40A, 40B.
  • the dummy pattern 120 is a dummy coil pattern.
  • the dummy pattern 120 is provided in the inner region 87 and has a first dummy pattern 121 , a second dummy pattern 122 and a third dummy pattern 123 .
  • Each of the dummy patterns 121 to 123 is made of a material containing one or more of Ti, TiN, Au, Ag, Cu, Al, and W appropriately selected.
  • the first dummy pattern 121 is provided in a region between the second coil 42A of the transformer 40A and the second coil 42B of the transformer 40B in the x direction in plan view.
  • the first dummy pattern 121 is formed in a pattern different from that of the second coils 42A and 42B.
  • the first dummy pattern 121 is electrically connected to the second ground end 48 of the second coil 42A.
  • the first dummy pattern 121 may be electrically connected to at least one of the second ground ends 48 of the two second coils 42A.
  • the first dummy pattern 121 has the same potential as the second coils 42A and 42B. Therefore, as the second reference potentials of the second coils 42A and 42B change, the voltage of the first dummy pattern 121 sometimes becomes higher than that of the first coil 41B, like the second coil 42B.
  • the first dummy pattern 121 is arranged at a position aligned with the second coils 42A and 42B in the z direction. That is, the first dummy pattern 121 is arranged at a position farther from the substrate 83 than the first coils 41A and 41B. In other words, it can be said that the dummy pattern 120 is provided around the coil of the transformer 40A or 40B which is closer to the chip main surface 80s of the transformer chip 80 .
  • the voltage drop between the second coils 42A, 42B and the first dummy pattern 121 can be suppressed by setting the first dummy pattern 121 to the same voltage as the second coils 42A, 42B. Therefore, electric field concentration on the second coils 42A and 42B can be suppressed.
  • the third dummy pattern 123 is formed so as to surround the second coils 42A, 42B of the transformers 40A, 40B in plan view.
  • the third dummy pattern 123 is electrically connected with the first dummy pattern 121 . Therefore, similarly to the first dummy pattern 121, the third dummy pattern 123 is set to a voltage when the voltage of the third dummy pattern 123 becomes higher than that of the first coil 41B as the second reference potential of the second coil 42B changes.
  • the third dummy pattern 123 is arranged at a position aligned with the second coil 42A in the z direction.
  • the third dummy pattern 123 is arranged at a position aligned with the second coil 42B in the z direction. That is, the third dummy pattern 123 is arranged at a position farther from the substrate 83 than the first coils 41A and 41B. In this way, the dummy patterns 121 to 123 are arranged at positions aligned with each other in the z direction.
  • the voltage drop between the second coils 42A, 42B and the third dummy pattern 123 can be suppressed because the third dummy pattern 123 has the same voltage as the second coils 42A, 42B. Therefore, electric field concentration on the second coils 42A and 42B can be suppressed.
  • the second dummy pattern 122 is formed so as to surround the third dummy pattern 123 in plan view.
  • the second dummy pattern 122 is independent of the second coils 42A, 42B. That is, the second dummy pattern 122 is not electrically connected to the second coils 42A, 42B.
  • the second dummy pattern 122 is arranged at a position aligned with the second coil 42A in the z direction.
  • the second dummy pattern 122 is arranged at a position aligned with the second coil 42B in the z direction. That is, the second dummy pattern 122 is arranged at a position farther from the substrate 83 than the first coils 41A and 41B.
  • the second dummy pattern 122 can suppress an increase in the electric field intensity around the second coils 42A and 42B and can suppress electric field concentration on the second electrode pads 82A to 82C.
  • the transformer chip 80 includes dummy patterns 125 provided around the second capacitor electrodes 52A, 52B of the capacitors 50A, 50B.
  • the dummy pattern 125 is configured in the same manner as the dummy pattern 120 described above.
  • the dummy pattern 125 has slits formed along the direction from the inside of the dummy pattern 125 to the outside of the dummy pattern 125 . This slit suppresses formation of a current loop in dummy pattern 125 .
  • the dummy pattern 125 is a dummy electrode pattern.
  • the dummy pattern 125 is provided in the inner region 87 and has a first dummy pattern 126, a second dummy pattern 127, and a third dummy pattern 128.
  • Dummy patterns 126 to 128 are made of the same material as second capacitor electrode 52A, for example.
  • the first dummy pattern 126 is provided in a region between the second capacitor electrode 52A of the capacitor 50A and the second capacitor electrode 52B of the capacitor 50B in the x direction in plan view.
  • the first dummy pattern 126 is formed in a pattern different from that of the second capacitor electrodes 52A and 52B.
  • the first dummy pattern 126 is electrically connected to the second capacitor ground end 58 of the second capacitor electrode 52A.
  • the first dummy pattern 126 may be electrically connected to at least one of the second capacitor ground ends 58 of the two second capacitor electrodes 52A.
  • the first dummy pattern 126 has the same potential as the second capacitor electrodes 52A and 52B. Therefore, as the second reference potential of the second capacitor electrodes 52A and 52B changes, the voltage of the first dummy pattern 126 sometimes becomes higher than that of the first capacitor electrode 51B, like the second capacitor electrode 52B.
  • the first dummy pattern 126 is arranged at a position aligned with the second capacitor electrodes 52A and 52B in the z direction. That is, the first dummy pattern 126 is arranged at a position farther from the substrate 83 than the first capacitor electrodes 51A and 51B. In other words, it can be said that the dummy pattern 125 is provided around the coil of the capacitors 50A and 50B which is closer to the chip main surface 80s of the transformer chip 80 .
  • the voltage drop between the second capacitor electrodes 52A, 52B and the first dummy pattern 126 can be suppressed by setting the first dummy pattern 126 to the same voltage as the second capacitor electrodes 52A, 52B. Therefore, electric field concentration on the second capacitor electrodes 52A and 52B can be suppressed.
  • the third dummy pattern 128 is formed so as to surround the second capacitor electrodes 52A, 52B of the capacitors 50A, 50B in plan view.
  • the third dummy pattern 128 is electrically connected with the first dummy pattern 126 . Therefore, in the third dummy pattern 128, similarly to the first dummy pattern 126, the voltage of the third dummy pattern 128 becomes higher than that of the first capacitor electrode 51B as the second reference potential of the second capacitor electrode 52B changes. There are times when
  • the third dummy pattern 128 is arranged at a position aligned with the second capacitor electrode 52A in the z direction.
  • the third dummy pattern 128 is arranged at a position aligned with the second capacitor electrode 52B in the z direction. That is, the third dummy pattern 128 is arranged at a position farther from the substrate 83 than the first capacitor electrodes 51A and 51B. In this way, the dummy patterns 126 to 128 are arranged in alignment with each other in the z direction.
  • the voltage drop between the second capacitor electrodes 52A, 52B and the third dummy pattern 128 can be suppressed because the third dummy pattern 128 has the same voltage as the second capacitor electrodes 52A, 52B. Therefore, electric field concentration on the second capacitor electrodes 52A and 52B can be suppressed.
  • the second dummy pattern 127 is formed so as to surround the third dummy pattern 128 in plan view.
  • the second dummy pattern 127 is independent of the second capacitor electrodes 52A, 52B. That is, the second dummy pattern 127 is not electrically connected to the second capacitor electrodes 52A, 52B.
  • the second dummy pattern 127 is arranged at a position aligned with the second capacitor electrode 52A in the z direction. Also, although not shown, the second dummy pattern 127 is arranged at a position aligned with the second capacitor electrode 52B in the z-direction. That is, the second dummy pattern 127 is arranged at a position farther from the substrate 83 than the first capacitor electrodes 51A and 51B.
  • the second dummy pattern 127 can suppress an increase in the electric field intensity around the second capacitor electrodes 52A and 52B and can suppress electric field concentration on the second electrode pads 82A to 82C.
  • the transformer chip 80 includes a protective film 150 and a passivation film 160.
  • a protective film 150 is formed on the surface 84 s of the insulating layer 84 .
  • the protective film 150 is a film that protects the insulating layer 84 .
  • Protective film 150 is a film formed of a material containing, for example, silicon oxide.
  • the passivation film 160 is a surface protective film of the transformer chip 80.
  • Passivation film 160 is made of a material containing, for example, silicon nitride. Materials containing silicon nitride include, for example, SiN and SiCN. In this embodiment, the passivation film 160 is made of a material containing SiN.
  • the passivation film 160 constitutes the chip main surface 80s of the transformer chip 80 .
  • the first electrode pad 81 and the second electrode pad 82 are covered with a protective film 150 and a passivation film 160.
  • the protective film 150 and the passivation film 160 have openings that partially expose the first electrode pads 81 and the second electrode pads 82 .
  • the first electrode pad 81 has an exposed surface for connecting the wire W2.
  • the second electrode pad 82 has an exposed surface for connecting the wire W3.
  • the transformer chip 80 has a resin layer 180 formed on the passivation film 160.
  • Resin layer 180 is made of a material containing polyimide (PI), for example.
  • the resin layer 180 is separated into an inner resin layer 181 and an outer resin layer 182 by a separation groove 183 .
  • the separation groove 183 is formed so as to surround the transformers 40A and 40B in plan view.
  • the resin layer 180 has a first resin opening 184 exposing the first electrode pad 81 and a second resin opening 185 exposing the second electrode pad 82 .
  • FIG. 10 is a partially enlarged view of FIG. 9 and shows a configuration example of the first coil 41A and the first capacitor electrode 51A.
  • This configuration example shows an example in which the first coil 41A is made of Cu.
  • an elliptical spiral coil groove 141 is formed in the insulating film 851 .
  • the coil groove 141 is formed through the second insulating film 85B.
  • the upper and lower ends of the coil groove 141 are formed as surfaces open to the first insulating film 85A of the upper insulating film 852 and the first insulating film 85A of the insulating film 851 in which the first coil 41A is embedded, respectively. It's becoming
  • a barrier film 143 is formed on the inner surface (side surface and bottom surface) of the coil groove 141 .
  • the barrier film 143 is formed in a film shape following the side and bottom surfaces of the coil groove 141 so that a space with an open top is formed.
  • the barrier film 143 is made of a material containing Ta, TaN, Ti, TiN, or the like.
  • the first coil 41A is formed so that its upper surface is flush with the upper surface of the insulating film 851. Thereby, the first coil 41A is in contact with different insulating films 85 on the side surface, top surface, and bottom surface. Specifically, in the insulating film 851 in which the first coil 41A is embedded, the first insulating film 85A and the second insulating film 85B are in contact with the side surfaces of the second coil 42A. As for the insulating film 852 formed on the upper side of the insulating film 851, only the lower first insulating film 85A is in contact with the upper surface of the second coil 42A. Further, in the lower insulating film 85, only the upper second insulating film 85B is in contact with the lower surface of the second coil 42A.
  • the first capacitor electrode 51A is in contact with the upper surface of the first insulating film 85A forming the insulating film 852.
  • the first capacitor electrode 51A is in contact with the second insulating film 85B forming the insulating film 852 on the top surface and side surfaces.
  • the first insulating film 85A of the insulating film 852 has one z-direction surface (lower surface) in contact with the second insulating film 85B (interlayer insulating film) and the other surface (upper surface) in contact with the first capacitor electrode 51A.
  • the first insulating film 85A of the insulating film 852 corresponds to the first thin film.
  • the second insulating film 85B of the insulating film 852 corresponds to the first interlayer insulating film.
  • the first insulating film 85A of the insulating film 852 is formed so as to cover the second insulating film 85B of the lower insulating film 851 and the first coil 41A embedded in the insulating film 851.
  • a first opening 145 is formed in the first insulating film 85A to partially expose the top surface of the first ground end 45 of the first coil 41A.
  • a film of a conductive material forming the first capacitor electrode 51A is formed on the first insulating film 85A. By removing part of this film, the first capacitor electrode 51A is formed.
  • a second insulating film 85B is formed to cover the first capacitor electrode 51A and the first insulating film 85A. Thereby, the first capacitor electrode 51A embedded in the insulating film 852 is formed.
  • FIG. 11 is a partially enlarged view of FIG. 9, showing a configuration example of the second coil 42A and the second capacitor electrode 52A.
  • This configuration example shows an example in which the second coil 42A is made of Cu.
  • the second insulating film 85B of the insulating film 854 has an elliptical spiral coil groove 142 formed therein.
  • the coil groove 142 is formed through the second insulating film 85B.
  • the upper and lower ends of the coil groove 142 become surfaces open to the first insulating film 85A of the upper insulating film 85 and the first insulating film 85A of the insulating film 854 in which the second coil 42A is embedded, respectively. ing.
  • a barrier film 143 is formed on the inner surface (side surface and bottom surface) of the coil groove 142 .
  • the barrier film 143 is formed in a film shape following the side and bottom surfaces of the coil groove 142 so that a space with an open top is formed.
  • the barrier film 143 is made of a material containing Ta, TaN, Ti, TiN, or the like.
  • a second coil 42A as an example of an embedded coil composed of the barrier film 143 and the body layer 144 is formed.
  • the body layer 144 is made of a material including one or more of Cu, Al, and W selected appropriately.
  • the second coil 42A is formed so that its upper surface is flush with the upper surface of the insulating film 854. Thereby, the second coil 42A is in contact with different insulating films on the side surface, top surface, and bottom surface. Specifically, in the insulating film 85 in which the second coil 42A is embedded, the second insulating film 85B is in contact with the side surface of the second coil 42A. Only the lower first insulating film 85A is in contact with the upper surface of the second coil 42A. In addition, in the insulating film 854 in which the second coil 42A is embedded, the first insulating film 85A is in contact with the lower surface of the second coil 42A.
  • the second capacitor electrode 52A is in contact with the lower surface of the first insulating film 85A forming the insulating film 854 in which the second coil 42A is embedded.
  • the second capacitor electrode 52A is in contact with the second insulating film 85B that constitutes the insulating film 853 at its lower surface and side surfaces.
  • the first insulating film 85A of the insulating film 853 is in contact with the second capacitor electrode 52A at one surface (lower surface) in the z direction, and is in contact with the second insulating film 85B (interlayer insulating film) at the other surface (upper surface).
  • the first insulating film 85A of the insulating film 854 corresponds to the second thin film.
  • the second insulating film 85B of the insulating film 853 corresponds to a second interlayer insulating film.
  • the second insulating film 85B forming the insulating film 853 is composed of two layers of insulating films 85B1 and 85B2.
  • an insulating film 85B1 is formed on the upper surface of the first insulating film 85A forming the insulating film 853.
  • a conductive material film forming the second capacitor electrode 52A is formed on the upper surface of the insulating film 85B1.
  • the second capacitor electrode 52A is formed.
  • a second insulating film 85B is formed by embedding the second capacitor electrode 52A with an insulating film 85B2.
  • the first insulating film 85A of the insulating film 854 is formed so as to cover the second insulating film 85B and the second capacitor electrode 52A. Thereby, the second capacitor electrode 52A embedded in the insulating film 85 is formed.
  • connection wirings 131A and 131C shown in FIG. 9 are formed by embedding a barrier film and a main body layer in trenches penetrating the insulating film 85 in the same manner as the first coil 41A and the second coil 42A.
  • FIG. 12 shows a gate driver 10R of a comparative example.
  • the gate driver 10R of this comparative example does not include the capacitor 50 (capacitors 50A and 50B) shown in FIG.
  • the current iC1 flowing through the parasitic capacitance C1 between the first coil 41A and the second coil 42A of the transformer 40A causes noise in the set signal transmitted from the low voltage circuit 20 to the high voltage circuit 30, It may cause malfunction.
  • the current Ic2 flowing through the parasitic capacitance C2 between the first coil 41B and the second coil 42B of the transformer 40B causes noise in the reset signal transmitted from the low voltage circuit 20 to the high voltage circuit 30, resulting in malfunction. may cause
  • the high-voltage circuit 30 includes a noise masking circuit.
  • the mask circuit masks reception of a signal for a certain period of time, for example, after receiving a reset signal (RESET). This prevents malfunction due to the currents i C1 and i C2 flowing through the second coils 42A and 42B due to the parasitic capacitances C1 and C2.
  • RESET reset signal
  • the capacitance values of the parasitic capacitances C1 and C2 may differ for each gate driver 10R or depending on the operating state. That is, the capacitance values of the parasitic capacitances C1 and C2 are indefinite. Therefore, the position of noise superimposed on the set signal and reset signal may change. Therefore, in the high-voltage circuit 30, it is necessary to set a long mask period according to the position where noise may occur. Since signal transmission cannot be performed during the mask period, this becomes a factor that hinders speeding up of signal transmission from the low-voltage circuit 20 to the high-voltage circuit 30 . A similar problem occurs when a signal is transmitted from the high voltage circuit 30 to the low voltage circuit 20 . For this reason, the low-voltage circuit 20 also requires a mask circuit like the high-voltage circuit 30 .
  • FIG. 13 shows the operation of the gate driver 10 of this embodiment.
  • the gate driver 10 of this embodiment includes the transformer 40A having the first coil 41A and the second coil 42A, and the transformer 40B having the first coil 41B and the second coil 42B.
  • the gate driver 10 of this embodiment includes a capacitor 50A connected between the ground end of the first coil 41A and the ground end of the second coil 42A, the ground end of the first coil 41B and the ground end of the second coil 42B. It has a capacitor 50B connected between the terminals.
  • the first capacitor electrode 51A of the capacitor 50A is electrically connected to the first coil 41A and has the same potential.
  • a second capacitor electrode 52A of the capacitor 50A is electrically connected to the second coil 42A and has the same potential.
  • a first capacitor electrode 51B of the capacitor 50B is electrically connected to the first coil 41B and has the same potential.
  • a second capacitor electrode 52B of the capacitor 50B is electrically connected to the second coil 42B and has the same potential.
  • a set signal (SET) and a reset signal (RESET) are transmitted from low-voltage circuit 20 to high-voltage circuit 30, for example, using transformer 40A and transformer 40B.
  • a current i 1A flows through the first coil 41A of the transformer 40A due to the set signal output from the low voltage circuit 20 .
  • a current i2A flows through the second coil 42A magnetically coupled to the first coil 41A.
  • the high voltage circuit 30 generates a pulse signal with this current i 2A , that is, receives a set signal.
  • a current iCA due to the set signal flows between the first capacitor electrode 51A and the second capacitor electrode 52A of the capacitor 50A.
  • This current iCA flows from the second capacitor electrode 52A to the ground end of the second coil 42A, that is, the ground GND2. Therefore, the influence of the current iCA flowing through the capacitor 50A on the current i2A flowing through the second coil 42A of the transformer 40A can be reduced. Therefore, the influence on signal transmission between the low voltage circuit 20 and the high voltage circuit 30 can be reduced.
  • a reset signal output from the low-voltage circuit 20 causes a current i1B to flow through the first coil 41B of the transformer 40B.
  • a current i2B flows through the second coil 42B magnetically coupled to the first coil 41B.
  • the high-voltage circuit 30 generates a pulse signal from this current i2B , that is, receives a reset signal.
  • a current iCB due to the reset signal flows between the first capacitor electrode 51B and the second capacitor electrode 52B of the capacitor 50B.
  • This current iCB flows from the second capacitor electrode 52B to the ground end of the second coil 42B, that is, the ground GND2. Therefore, the influence of the current iCB flowing through the capacitor 50B on the current i2B flowing through the second coil 42B of the transformer 40B can be reduced. Therefore, the influence on signal transmission between the low voltage circuit 20 and the high voltage circuit 30 can be reduced.
  • Current iCA flows with a phase delay corresponding to the impedance value of transformer 40A and the capacitance value of capacitor 50A with respect to current i of the set signal.
  • the current iCB flows with a phase delay corresponding to the impedance value of the transformer 40B and the capacitance value of the capacitor 50B with respect to the current i of the reset signal. Therefore, even if the currents i CA and i CB affect the signal reception of the high-voltage circuit 30, the mask period may be set in accordance with the timing of the currents i CA and i CB . It is shorter than in the case of capacitance C1. Therefore, it is possible to reduce the influence on speeding up of signal transmission.
  • the transformer chip 80 includes an insulating layer 84, a transformer 40A, and a capacitor 50A.
  • the transformer 40A has a first coil 41A and a second coil 42A that are embedded in the insulating layer 84 and spaced apart in the thickness direction of the insulating layer 84 .
  • the capacitor 50A has a first capacitor electrode 51A and a second capacitor electrode 52A arranged between the first coil 41A and the second coil 42A of the transformer 40A.
  • the first capacitor electrode 51A is connected to the first ground end 45 of the first coil 41A.
  • the second capacitor electrode 52A is connected to the second ground end 48 of the second coil 42A.
  • the insulating layer 84 includes a plurality of insulating films 85 (851-856).
  • the first capacitor electrode 51A is formed between the second insulating film 85B of the insulating film 851 and the first insulating film 85A of the insulating film 852 .
  • the second capacitor electrode 52A is formed between the second insulating film 85B of the insulating film 853 and the first insulating film 85A of the insulating film 854. As shown in FIG.
  • the set signal (SET) is transmitted from the low voltage circuit 20 to the high voltage circuit 30 using the transformer 40A.
  • a current iCA flowing through the capacitor 50A by the set signal flows from the second capacitor electrode 52A to the ground end of the second coil 42A, that is, the ground GND2. Therefore, the influence of the current iCA flowing through the capacitor 50A on the current i2A flowing through the second coil 42A of the transformer 40A can be reduced. Therefore, the influence on signal transmission between the low voltage circuit 20 and the high voltage circuit 30 can be reduced.
  • the transformer chip 80 also includes an insulating layer 84, a transformer 40B, and a capacitor 50B.
  • the transformer 40B has a first coil 41B and a second coil 42B embedded in the insulating layer 84 and spaced apart in the thickness direction of the insulating layer 84 .
  • the capacitor 50B has a first capacitor electrode 51B and a second capacitor electrode 52B arranged between the first coil 41B and the second coil 42B of the transformer 40B.
  • the first capacitor electrode 51B is connected to the first ground end 45 of the first coil 41B.
  • the second capacitor electrode 52B is connected to the second ground end 48 of the second coil 42B.
  • a reset signal is transmitted from low-voltage circuit 20 to high-voltage circuit 30, for example, using transformer 40B.
  • a current iCB flowing through the capacitor 50B due to the reset signal flows from the second capacitor electrode 52B to the ground end of the second coil 42B, that is, the ground GND2. Therefore, the influence of the current iCB flowing through the capacitor 50B on the current i2B flowing through the second coil 42B of the transformer 40B can be reduced. Therefore, the influence on signal transmission between the low voltage circuit 20 and the high voltage circuit 30 can be reduced.
  • the current i CA flowing through the capacitor 50A flows with a phase delay corresponding to the impedance value of the transformer 40A and the capacitance value of the capacitor 50A with respect to the current i of the set signal.
  • the current iCB flowing through the capacitor 50B flows with a phase delay corresponding to the impedance value of the transformer 40B and the capacitance value of the capacitor 50B with respect to the current i of the reset signal. Therefore, even if the currents i CA and i CB affect the signal reception of the high-voltage circuit 30, the mask period may be set according to the phases of the currents i CA and i CB , which facilitates the design of the high-voltage circuit 30. be able to. The length of the mask period is shorter than that of the parasitic capacitance C1. Therefore, it is possible to reduce the influence on speeding up of signal transmission.
  • Dummy patterns 120 are provided around the second coils 42A and 42B in plan view. According to this configuration, electric field concentration on the second coils 42A and 42B can be relaxed.
  • Dummy patterns 125 are provided around the second capacitor electrodes 52A and 52B in plan view. With this configuration, electric field concentration on the second capacitor electrodes 52A and 52B can be relaxed.
  • the gate driver 10 includes a low-voltage circuit 20, a high-voltage circuit 30, and a transformer chip 80.
  • the low voltage circuit 20 and the high voltage circuit 30 are connected via a transformer chip 80 and configured to transmit signals via the transformer chip 80 .
  • the transformer chip 80 includes transformers 40A and 40B, and capacitors 50A and 50B.
  • the capacitor 50A includes a first capacitor electrode 51A and a second capacitor electrode 52A arranged between the first coil 41A and the second coil 42A of the transformer 40A.
  • the capacitor 50B includes a first capacitor electrode 51B and a second capacitor electrode 52B arranged between the first coil 41B and the second coil 42B of the transformer 40B.
  • the first capacitor electrodes 51A, 51B are connected to the first ground ends 45 of the first coils 41A, 41B.
  • the second capacitor electrodes 52A, 52B are connected to the second ground ends 48 of the second coils 42A, 42B. According to this configuration, the same effect as the above (1) can be obtained, so that the gate driver 10 with reduced influence on the signal to be transmitted can be obtained.
  • the gate driver 10 includes the transformer 40 and the capacitor 50
  • a configuration of a low voltage circuit chip including the low voltage circuit 20 the transformer 40 and the capacitor 50 can be considered.
  • a configuration of a high voltage circuit chip including the high voltage circuit 30, the transformer 40 and the capacitor 50 is conceivable.
  • it is necessary to change each chip which increases the cost when manufacturing multiple types of gate drivers.
  • the transformer 40 and the capacitor 50 are included in the transformer chip 80 which is an independent chip with respect to the low voltage circuit chip 60 and the high voltage circuit chip 70 . That is, a chip dedicated to the transformer 40 is provided. Therefore, a common transformer chip 80 can be used for different low voltage circuits 20 and high voltage circuits 30 . As a result, costs can be reduced when manufacturing multiple types of gate drivers 10 in which at least one of the low-voltage circuit 20 and the high-voltage circuit 30 is different.
  • the first coil 41A and the first capacitor electrode 51A of the present embodiment are arranged with the first insulating film 85A constituting the insulating film 852 interposed therebetween.
  • the first coil 41A and the first capacitor electrode 51A are made of conductive metal.
  • the first insulating film 85A is made of SiN, for example. That is, it can be considered that the first coil 41A, the first insulating film 85A, and the first capacitor electrode 51A are formed in an MIM (Metal-Insulator-Metal) structure.
  • the second coil 42A, the second capacitor electrode 52A, and the first insulating film 85A that constitutes the insulating film 854 can be considered to be formed in an MIM (Metal-Insulator-Metal) structure. Therefore, it is possible to easily form a capacitor having an MIM structure or the like on the transformer chip 80 .
  • the first capacitor electrode 51A and the second capacitor electrode 52A are made of a non-magnetic material. If, for example, TiN, CrSi, or the like is selected as the magnetic material, the resistance element can be easily formed in the transformer chip 80 from the non-magnetic material.
  • the gate driver 10 of the second embodiment will be described with reference to FIGS. 14, 15A, and 15B.
  • the gate driver 10 of the present embodiment differs from the gate driver 10 of the first embodiment mainly in the formation positions of the first capacitor electrode 51A and the second capacitor electrode 52A of the capacitor 50A.
  • points different from the gate driver 10 of the first embodiment will be described in detail, and common reference numerals will be given to components common to the gate driver 10 of the first embodiment, and description thereof will be omitted.
  • the first capacitor electrode 51A and the second capacitor electrode 52A of the capacitor 50A are arranged between the first coil 41A and the second coil 42A of the transformer 40A.
  • the first capacitor electrode 51A and the second capacitor electrode 52A are arranged to face each other in the z direction with a plurality of insulating films 85 interposed therebetween.
  • At least one insulating film 85 is interposed between the first capacitor electrode 51A and the first coil 41A.
  • one insulating film 85 is interposed.
  • the second capacitor electrode 52A is formed on an insulating film 853 adjacent to the insulating film 854 on which the second coil 42A is formed.
  • the first capacitor electrode 51A is configured as a conductive layer embedded in one insulating film 85.
  • the insulating film 852 embedded with the first capacitor electrode 51A has a first insulating film 85A and a second insulating film 85B.
  • An insulating film 855 between the insulating film 851 on which the first coil 41A is formed and the insulating film 852 has a first insulating film 85A and a second insulating film 85B.
  • the first capacitor electrode 51A is formed on the upper surface of the insulating film 855, that is, on the upper surface of the second insulating film 85B forming the insulating film 855.
  • the first insulating film 85A of the insulating film 852 is formed to cover the first capacitor electrode 51A. That is, the upper surface and side surfaces of the first capacitor electrode 51A are in contact with the first insulating film 85A of the insulating film 852.
  • the lower surface of the first capacitor electrode 51A is flush with the lower surface of the first insulating film 85A of the insulating film 852.
  • the lower surface of the first capacitor electrode 51A is in contact with the second insulating film 85B of the insulating film 855. As shown in FIG.
  • the first capacitor electrode 51A is embedded in the insulating film 85.
  • the second insulating film 85B of the insulating film 855 is arranged between the first capacitor electrode 51A and the first coil 41A.
  • the first insulating film 85A of the insulating film 852 corresponds to the first thin film
  • the second insulating film 85B of the insulating film 855 corresponds to the first interlayer insulating film.
  • the second capacitor electrode 52A is configured as a conductive layer embedded in one insulating film 85.
  • the insulating film 853 in which the second capacitor electrode 52A is embedded has a first insulating film 85A and a second insulating film 85B.
  • An insulating film 856 adjacent to this insulating film 853 in the direction toward the first capacitor electrode 51A has a first insulating film 85A and a second insulating film 85B.
  • the second capacitor electrode 52A is formed on the upper surface of the insulating film 856, that is, on the upper surface of the second insulating film 85B forming the insulating film 856. As shown in FIG.
  • a first insulating film 85A forming the insulating film 853 is formed to cover the second capacitor electrode 52A. That is, the upper surface and side surfaces of the second capacitor electrode 52A are in contact with the first insulating film 85A of the insulating film 853. As shown in FIG. The lower surface of the second capacitor electrode 52A is flush with the lower surface of the insulating film 853 of the first insulating film 85A. The lower surface of the second capacitor electrode 52A is in contact with the second insulating film 85B of the insulating film 856. As shown in FIG. Thus, it can be said that the second capacitor electrode 52A is embedded in the insulating film 85. As shown in FIG.
  • the second insulating film 85B of the insulating film 856 is arranged on the side opposite to the first coil 41A with respect to the first capacitor electrode 51A. It can be said that the second insulating film 85B of the insulating film 853 is arranged between the first capacitor electrode 51A and the first coil 41A.
  • the first insulating film 85A of the insulating film 853 corresponds to the second thin film
  • the second insulating film 85B of the insulating film 856 corresponds to the second interlayer insulating film.
  • the distance between the first capacitor electrode 51A and the second capacitor electrode 52A is determined by the film thickness and the number of layers of the insulating film 85 interposed between the first capacitor electrode 51A and the second capacitor electrode 52A. This distance is appropriately set according to the withstand voltage and electric field strength of the transformer chip 80 .
  • the first capacitor electrode 51A is made of a material containing Ta, TaN, Ti, and TiN, for example.
  • the first capacitor electrode 51A is made of the same material as the barrier film 143 forming the first coil 41A, the connection wiring 131A, and the like. Also, the first capacitor electrode 51A is formed at the same time as the barrier film 143 forming vias embedded in the insulating film 855 adjacent to the insulating film 852 forming the first capacitor electrode 51A.
  • the first capacitor electrode 51A is electrically connected to the first coil 41A.
  • the first coil 41A has a first coil wire 43A, a first signal end 44A, and a first ground end 45.
  • the first capacitor electrode 51A has a first electrode wiring 53A, a first capacitor end portion 54A, and a first capacitor ground end 55.
  • the first electrode wiring 53A and the first coil wiring 43A overlap each other in the z direction.
  • the first capacitor end 54A and the first signal end 44A overlap each other in the z-direction.
  • the first capacitor ground end 55 and the first ground end 45 overlap each other in the z-direction.
  • the first capacitor ground end 55 of the first capacitor electrode 51A is connected to the first ground end 45 of the first coil 41A.
  • a plurality of vias 137 are formed through the insulating film 855 interposed between the first capacitor electrode 51A and the first coil 41A in the z-direction.
  • the plurality of vias 137 connect the first capacitor ground end 55 of the first capacitor electrode 51A and the first ground end 45 of the first coil 41A. Thereby, the first capacitor electrode 51A is connected to the first ground terminal 45 of the first coil 41A.
  • the second capacitor electrode 52A is electrically connected to the second coil 42A.
  • the second coil 42A has a second coil wire 46A, a second signal end 47A, and a second ground end 48.
  • the second capacitor electrode 52A has a second electrode wiring 56A, a second capacitor end 57A, and a second capacitor ground end 58.
  • the second electrode wiring 56A and the second coil wiring 46A overlap each other in the z direction.
  • the second capacitor end 57A and the second signal end 47A overlap each other in the z direction.
  • the second capacitor ground end 58 and the second ground end 48 overlap each other in the z-direction.
  • the second capacitor ground end 58 of the second capacitor electrode 52A is connected to the second ground end 48 of the second coil 42A.
  • a plurality of vias 138 are formed through the insulating film 853 interposed between the second capacitor electrode 52A and the second coil 42A in the z-direction.
  • the plurality of vias 138 are also formed through the first insulating film 85A of the insulating film 854 in which the second coil 42A is embedded.
  • the plurality of vias 138 connect the second capacitor ground end 58 of the second capacitor electrode 52A and the second ground end 48 of the second coil 42A. Thereby, the second capacitor electrode 52A is connected to the second ground end 48 of the second coil 42A.
  • 16A and 16B show part of the manufacturing process of the transformer chip 80, showing the process of forming the via 131V embedded in the insulating film 855 and the first capacitor electrode 51A. This via 131V is included in the connection wiring 131C shown in FIG.
  • the insulating film 855 is formed with a via hole 151 penetrating through the insulating film 855 in the thickness direction.
  • a barrier film 152 is formed to cover the surface of the insulating film 855, that is, the upper surface of the second insulating film 85B and the side and bottom surfaces of the via hole 151.
  • the body layer 144 is embedded inside the barrier film 152 in the via hole 151 .
  • a resist film 153 covering a predetermined portion of the upper surface of the barrier film 152 is formed.
  • a predetermined portion covered with the resist film 153 is a portion for forming the first capacitor electrode 51A (see FIG. 14).
  • Barrier film 152 exposed from resist film 153 (see FIG. 16B) is removed, for example, by etching, and then resist film 153 is removed to obtain first capacitor electrode 51A shown in FIG. 16B.
  • the second capacitor electrode 52A of the present embodiment can be formed by the same process as the first capacitor electrode. (effect) According to the gate driver 10 of this embodiment, the following effects are obtained in addition to the effects of the first embodiment.
  • the first capacitor electrode 51A is made of the same material as the barrier film 143 forming the first coil 41A, the connection wiring 131A, and the like. Therefore, the first capacitor electrode 51A can be formed, for example, simultaneously with the barrier film 143 forming the via 131V included in the connection wiring 131C. In this way, an increase in the number of steps for the first capacitor electrode 51A can be suppressed.
  • the second capacitor electrode 52A can also be formed in the same process as the first capacitor electrode 51A, thereby suppressing an increase in the number of processes.
  • the first capacitor electrode 51A is made of the same material as the barrier film 143 forming the first coil 41A, the connection wiring 131A, and the like. Therefore, another element using barrier film 143, such as a resistance element, can be easily formed on transformer chip 80.
  • FIG. 1 A diagrammatic representation of a resistance element.
  • isolation modules and gate drivers related to the present disclosure and are not intended to limit the forms.
  • the isolation modules and gate drivers associated with the present disclosure may take different forms than those illustrated in the above embodiments.
  • One example is a form in which part of the configuration of the above embodiment is replaced, changed, or omitted, or a form in which a new configuration is added to the above embodiment.
  • the following modifications can be combined with each other unless they are technically inconsistent.
  • the same reference numerals as in the above embodiment are given to the parts common to the above embodiment, and the explanation thereof is omitted.
  • FIG. 17 shows first capacitor electrodes 51A and 51B of a modification.
  • the first capacitor electrode 51A is formed in an elliptical ring shape so as to overlap with the first coil wiring 43A of the first coil 41A shown in FIG.
  • the first electrode wiring 53A of the first capacitor electrode 51A of this modified example is arranged from the inner end 43i of the first coil wiring 43A shown in FIG. are formed by a plurality of wirings.
  • the first capacitor electrode 51A has a slit 51As extending outward from the center.
  • the slit 51AS forms the first capacitor electrode 51A into an open annular shape.
  • the first capacitor electrode 51B is formed in an elliptical ring shape so as to overlap the first coil wiring 43A of the first coil 41B shown in FIG.
  • the first capacitor electrode 51B of this modified example is arranged from the inner end 43i of the first coil wiring 43B shown in FIG. formed.
  • the first capacitor electrode 51B has a first slit 51Bs extending outward from the center.
  • the first capacitor electrode 51B is formed in an open annular shape by the first slit 51Bs.
  • FIG. 18 shows first capacitor electrodes 51A and 51B of a modification.
  • the first capacitor electrode 51A is formed in an elliptical ring shape so as to overlap with the first coil wiring 43A of the first coil 41A shown in FIG.
  • the first electrode wiring 53A of the first capacitor electrode 51A of this modified example is formed in a plate shape continuously from the inner end 43i of the first coil wiring 43A shown in FIG. 5 to the outer end 43o of the first coil wiring 43B. It is
  • the first capacitor electrode 51A has a first slit 51As extending outward from the center.
  • the first slit 51As forms the first capacitor electrode 51A in an open annular shape.
  • the first capacitor electrode 51B is formed in an elliptical ring shape so as to overlap the first coil wiring 43A of the first coil 41B shown in FIG.
  • the first electrode wiring 53B of the first capacitor electrode 51B of this modified example is formed in a plate shape continuously from the inner end 43i of the first coil wiring 43A shown in FIG. 5 to the outer end 43o of the first coil wiring 43B. It is
  • the first capacitor electrode 51B has a first slit 51Bs extending outward from the center.
  • the first capacitor electrode 51B is formed in an open annular shape by the first slit 51Bs.
  • FIG. 19 shows first capacitor electrodes 51A and 51B of a modified example.
  • the first capacitor electrode 51A is formed in an elliptical plate shape so as to overlap the first coil wiring 43A and the first signal end 44A of the first coil 41A shown in FIG.
  • the first electrode wiring 53A of the first capacitor electrode 51A of this modified example is formed in a plate shape continuous from the center of the first coil 41A shown in FIG. 5 to the outer end 43o of the first coil wiring 43B. Therefore, the first electrode wiring 53A of this modified example is formed so as to include the first signal end 44A shown in FIG.
  • the first capacitor electrode 51A has a first slit 51As extending outward from the center.
  • the first capacitor electrode 51B is formed in an elliptical plate shape so as to overlap the first coil wiring 43A and the first signal end 44B of the first coil 41B shown in FIG.
  • the first capacitor electrode 51B of this modified example is formed in a plate shape continuous from the center of the first coil 41B shown in FIG. 5 to the outer end 43o of the first coil wiring 43B. Therefore, the first electrode wiring 53B of this modified example is formed to include the first signal end 44B shown in FIG.
  • the first capacitor electrode 51B has a first slit 51Bs extending outward from the center.
  • the first coil 41A and the second coil 42A, the first capacitor electrode 51A and the second capacitor electrode 52A, and the dummy patterns 120 and 125 may be changed as appropriate in the z-direction cross-section in the above embodiment.
  • 20-28 show schematics of a portion of the transformer chip 80 in cross-section along the z-direction. As shown in FIG. 20, the configuration may be such that the dummy pattern 120 corresponding to the second coil 42A and the dummy pattern 125 (see FIG. 9) corresponding to the second capacitor electrode 52A are omitted.
  • the dummy pattern 125 (see FIG. 9) corresponding to the second capacitor electrode 52A may be omitted and only the dummy pattern 120 corresponding to the second coil wiring 46A of the second coil 42A may be provided. good.
  • the dummy pattern 120 corresponding to the second coil wiring 46A of the second coil 42A may be omitted, and only the dummy pattern 125 (see FIG. 9) corresponding to the second capacitor electrode 52A may be provided.
  • the outer end 53o of the first electrode wiring 53A of the first capacitor electrode 51A is arranged outside the outer end 43o of the first coil wiring 43A of the first coil 41A.
  • the inner end 53i of the first electrode wiring 53A of the first capacitor electrode 51A is arranged at the same position as the inner end 43i of the first coil wiring 43A of the first coil 41A.
  • the outer end 56o of the second electrode wiring 56A of the second capacitor electrode 52A is arranged outside the outer end 46o of the second coil wiring 46A of the second coil 42A.
  • the inner end 56i of the second electrode wiring 56A of the second capacitor electrode 52A is arranged at the same position as the inner end 46i of the second coil wiring 46A of the second coil 42A.
  • the outer end 53o of the first electrode wiring 53A of the first capacitor electrode 51A is arranged outside the outer end 43o of the first coil wiring 43A of the first coil 41A.
  • the inner end 53i of the first electrode wiring 53A of the first capacitor electrode 51A is arranged inside the inner end 43i of the first coil wiring 43A of the first coil 41A.
  • the outer end 56o of the second electrode wiring 56A of the second capacitor electrode 52A is arranged outside the outer end 46o of the second coil wiring 46A of the second coil 42A.
  • the inner end 56i of the second electrode wiring 56A of the second capacitor electrode 52A is arranged inside the inner end 46i of the second coil wiring 46A of the second coil 42A.
  • the first electrode wiring 53A of the first capacitor electrode 51A and the second electrode wiring 56A of the second capacitor electrode 52A are arranged so as to overlap the second coil wiring 46A of the second coil 42A and the dummy pattern 120.
  • the outer end 53o of the first electrode wiring 53A of the first capacitor electrode 51A is arranged at the same position as the outer end of the dummy pattern 120 formed outside the second coil wiring 46A of the second coil 42A.
  • the outer end 56o of the second electrode wiring 56A of the second capacitor electrode 52A is arranged at the same position as the outer end of the dummy pattern 120 formed outside the second coil wiring 46A of the second coil 42A. ing.
  • the inner end 53i of the first electrode wiring 53A of the first capacitor electrode 51A is arranged at the same position as the inner end 43i of the first coil wiring 43A of the first coil 41A.
  • the inner end 56i of the second electrode wiring 56A of the second capacitor electrode 52A is arranged at the same position as the inner end 46i of the second coil wiring 46A of the second coil 42A.
  • the first electrode wiring 53A of the first capacitor electrode 51A and the second electrode wiring 56A of the second capacitor electrode 52A are arranged so as to overlap the second coil wiring 46A of the second coil 42A and the dummy pattern 120.
  • the outer end 53o of the first electrode wiring 53A of the first capacitor electrode 51A is arranged at the same position as the outer end of the dummy pattern 120 formed outside the second coil wiring 46A of the second coil 42A.
  • the outer end 56o of the second electrode wiring 56A of the second capacitor electrode 52A is arranged at the same position as the outer end of the dummy pattern 120 formed outside the second coil wiring 46A of the second coil 42A. ing.
  • the inner end 53i of the first electrode wiring 53A of the first capacitor electrode 51A is arranged inside the inner end 43i of the first coil wiring 43A of the first coil 41A.
  • the inner end 56i of the second electrode wiring 56A of the second capacitor electrode 52A is arranged inside the inner end 46i of the second coil wiring 46A of the second coil 42A.
  • the outer end 53o of the first electrode wiring 53A of the first capacitor electrode 51A is arranged inside the outer end 43o of the first coil wiring 43A of the first coil 41A.
  • the inner end 53i of the first electrode wiring 53A of the first capacitor electrode 51A is arranged outside the inner end 43i of the first coil wiring 43A of the first coil 41A.
  • the outer end portion 56o of the second electrode wiring 56A of the second capacitor electrode 52A is arranged inside the outer end portion 46o of the second coil wiring 46A of the second coil 42A.
  • the inner end 56i of the second electrode wiring 56A of the second capacitor electrode 52A is arranged outside the inner end 46i of the second coil wiring 46A of the second coil 42A.
  • the line width of the first electrode wiring 53A of the first capacitor electrode 51A is set narrower than the line width of the first coil wiring 43A of the first coil 41A. That is, the line width/line spacing ratio of the first electrode wiring 53A is set smaller than the line width/line spacing ratio of the first coil wiring 43A.
  • the line width of the second electrode wiring 56A of the second capacitor electrode 52A is set narrower than the line width of the second coil wiring 46A of the second coil 42A. That is, the line width/line spacing ratio of the second electrode wiring 56A is set smaller than the line width/line spacing ratio of the second coil wiring 46A.
  • the line width of the first electrode wiring 53A of the first capacitor electrode 51A is set wider than the line width of the first coil wiring 43A of the first coil 41A. That is, the line width/line spacing ratio of the first electrode wiring 53A is set larger than the line width/line spacing ratio of the first coil wiring 43A.
  • the line width of the second electrode wiring 56A of the second capacitor electrode 52A is set wider than the line width of the second coil wiring 46A of the second coil 42A. That is, the line width/line spacing ratio of the second electrode wiring 56A is set larger than the line width/line spacing ratio of the second coil wiring 46A.
  • the shapes of the first coil wiring 43A (first coil 41A) and the second coil wiring 46A (second coil 42A) can be set arbitrarily.
  • the shapes of the first electrode wiring 53A (first capacitor electrode 51A) and the second electrode wiring 56A (second capacitor electrode 52A) can be arbitrarily set.
  • the thickness of the first coil wiring 43A and the second coil wiring 46A and the thickness of the first electrode wiring 53A and the thickness of the second electrode wiring 56A can be made different from each other.
  • the passivation film 160 is not limited to a material containing silicon nitride as long as it is a layer capable of protecting the insulating layer 84 .
  • the layout of the transformers 40A and 40B and the capacitors 50A and 50B can be changed arbitrarily. In one example, from the chip side surface 80c of the transformer chip 80 toward the chip side surface 80d, the transformers 40A, 40A, 40B, and 40B may be arranged in this order. Capacitors 50A and 50B are arranged according to the positions of transformers 40A and 40B.
  • the first dummy pattern 121 of the dummy pattern 120 is electrically connected to the second coil 42B, but the present invention is not limited to this.
  • the first dummy pattern 121 may be provided independently of the second coils 42A, 42B. That is, the first dummy pattern 121 does not have to be electrically connected to the second coils 42A, 42B.
  • the third dummy pattern 123 is electrically connected to the first dummy pattern 121 in the above embodiment, the present invention is not limited to this.
  • third dummy pattern 123 may not be electrically connected to first dummy pattern 121 .
  • the first dummy pattern 126 of the dummy pattern 125 is electrically connected to the first capacitor electrode 51A, but the present invention is not limited to this.
  • first dummy pattern 126 may be provided independently of first capacitor electrodes 51A and 51B. That is, the first dummy pattern 126 does not have to be electrically connected to the first capacitor electrodes 51A and 51B.
  • the third dummy pattern 128 is electrically connected to the first dummy pattern 126 in the above embodiment, the present invention is not limited to this.
  • third dummy pattern 128 may not be electrically connected to first dummy pattern 126 .
  • the configuration of the dummy patterns 120 corresponding to the second coils 42A and 42B can be arbitrarily changed.
  • dummy pattern 120 one or two of first dummy pattern 121, second dummy pattern 122, and third dummy pattern 123 may be omitted.
  • the dummy pattern 120 may be omitted from the transformer chip 80 .
  • the configuration of the dummy pattern 125 corresponding to the second capacitor electrodes 52A and 52B can be arbitrarily changed.
  • dummy pattern 125 one or two of first dummy pattern 126, second dummy pattern 127, and third dummy pattern 128 may be omitted.
  • the dummy pattern 125 may be omitted from the transformer chip 80 .
  • the low-voltage circuit 20 and the transformer 40 are formed as individual chips, but the present invention is not limited to this.
  • the transformer 40 and the low voltage circuit 20 may be mounted on one chip.
  • the low voltage circuit 20 may be formed on the substrate 83 of the transformer chip 80 .
  • Transformer chip 80 is covered with mold resin 110 .
  • the high-voltage circuit 30 and the transformer 40 are formed as individual chips, but the invention is not limited to this.
  • the transformer 40 and the high voltage circuit 30 may be mounted on one chip.
  • the high voltage circuit 30 may be formed on the substrate 83 of the transformer chip 80 .
  • the transformer chip 80 is mounted on the high voltage die pad 101 .
  • Transformer chip 80 is covered with mold resin 110 .
  • the gate driver 10 may include an insulation module that accommodates the transformer 40 in one package.
  • the insulation module includes a transformer chip 80 and mold resin 110 sealing the transformer chip 80 .
  • the isolation module may further include a die pad on which the transformer chip 80 is mounted, multiple leads, and wires connecting the multiple leads and the transformer chip 80 .
  • the mold resin 110 encapsulates at least the transformer chip 80, the die pad, and the wires. A plurality of leads are electrically connectable with both the low voltage circuit 20 and the high voltage circuit 30 .
  • the gate driver 10 may include a low-voltage circuit unit that accommodates the low-voltage circuit 20 and the transformer 40 in one package.
  • the low-voltage circuit unit may include a low-voltage circuit chip 60 , a transformer chip 80 , and a mold resin 110 sealing the low-voltage circuit chip 60 and the transformer chip 80 .
  • the low-voltage circuit unit includes a die pad, a plurality of first leads, first wires connecting the plurality of first leads and the low-voltage circuit chip 60, a plurality of second leads, a plurality of second leads and the transformer chip 80. and a second wire that connects the .
  • the mold resin 110 encapsulates at least the low-voltage circuit chip 60, the transformer chip 80, the die pad, and each wire.
  • the plurality of first leads can be electrically connected to ECU 503 , for example, and the plurality of second leads can be electrically connected to high voltage circuit 30 .
  • the gate driver 10 may include a high-voltage circuit unit in which the high-voltage circuit 30 and the transformer 40 are accommodated in one package.
  • the high voltage circuit unit may include the high voltage circuit chip 70 , the transformer chip 80 , and the mold resin 110 sealing both the high voltage circuit chip 70 and the transformer chip 80 .
  • the high voltage circuit unit includes a die pad, a plurality of first leads, first wires connecting the plurality of first leads to the high voltage circuit chip 70, a plurality of second leads, a plurality of second leads and the transformer chip 80. and a second wire that connects the .
  • the mold resin 110 seals at least the high-voltage circuit chip 70, the transformer chip 80, the die pad, and each wire.
  • a plurality of first leads can be electrically connected to, for example, the source of switching element 501
  • a plurality of second leads can be electrically connected to low voltage circuit 20 .
  • a configuration may be adopted in which a signal is transmitted from the high voltage circuit 30 to the low voltage circuit 20 via the transformer 40 and the capacitor 50 .
  • the low-voltage circuit 20 and the high-voltage circuit 30 may transmit signals bidirectionally by means of the transformer 40 and the capacitor 50 .
  • the number of turns of the first coil 41A and the second coil 42A, and the number of turns of the first coil 41B and the second coil 42B may be different from each other in the above embodiment. Moreover, the winding directions of the first coil 41A and the second coil 42A, and the winding directions of the first coil 41B and the second coil 42B may be different from each other.
  • the positions of the slits 51As and 51Bs shown in FIG. 7 can be arbitrarily changed in contrast to the above embodiment. Although formed along the x direction in FIG. 7, they may be formed along the y direction. Moreover, both slits 51As and Bs may be formed in the same direction, for example, along the direction toward the chip side surface 80c. Similarly, the positions of the slits 52As and 52Bs shown in FIG. 8 can be changed arbitrarily. Moreover, the slits 51As shown in FIG. 7 and the slits 52As shown in FIG. 8 may be formed along different directions. Similarly, the slits 51Bs shown in FIG. 7 and the slits 52Bs shown in FIG. 8 may be formed along different directions.
  • on as used in this disclosure includes the meanings of “on” and “above” unless the context clearly indicates otherwise.
  • the expression “A is formed on B” means that although in this embodiment A may be placed directly on B with A touching B, as a variant, A does not touch B. It is intended that it can be positioned above. That is, the term “on” does not exclude structures in which other members are formed between A and B.
  • the z-direction used in the present disclosure does not necessarily have to be the vertical direction, nor does it have to match the vertical direction perfectly.
  • the various structures according to this disclosure are not limited to the z-direction "top” and “bottom” described herein being the vertical “top” and “bottom”.
  • the x-direction may be vertical, or the y-direction may be vertical.

Landscapes

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Abstract

絶縁トランスは、絶縁層と、トランスと、第１キャパシタ電極と第２キャパシタ電極とを有するキャパシタと、を備える。トランスは、第１信号端と第１接地端を有し、第１信号端に低圧を印加可能に構成された第１コイルと、絶縁層の厚さ方向に第１コイルから離れて配置され、第２信号端と第２接地端を有し、第２信号端に高圧を印加可能に構成された第２コイルとを有する。絶縁層は、厚さ方向において交互に積層された複数の薄膜および複数の層間絶縁膜を有し、複数の薄膜は、厚さ方向において互いに離れた第１薄膜と第２薄膜とを含み、複数の層間絶縁膜は、厚さ方向において第１薄膜と隣り合う第１層間絶縁膜と、厚さ方向において第２薄膜と隣り合う第２層間絶縁膜とを含み、第１キャパシタ電極は、第１薄膜と第１層間絶縁膜との間に形成され、第２キャパシタ電極は、第２薄膜と第２層間絶縁膜との間に形成されている。

Description

絶縁トランス
　本開示は、絶縁トランスに関する。
　トランジスタ等のスイッチング素子のゲートにゲート電圧を印加するゲートドライバとして、たとえば絶縁型のゲートドライバが知られている。たとえば特許文献１には、一次側の第１コイルおよび二次側の第２コイルを有するトランスを備える絶縁型のゲートドライバとしての半導体集積回路が記載されている。
特開２０１８－７８１６９号公報
　ところで、上記のトランスを介して伝達する信号に対する影響について、改善の余地がある。
　本開示の一態様による絶縁トランスは、絶縁層と、前記絶縁層に埋め込まれ、第１信号端と第１接地端を有し、前記第１信号端に低圧を印加可能に構成された第１コイルと、前記絶縁層の厚さ方向に前記第１コイルから離れて配置され、第２信号端と第２接地端を有し、前記第２信号端に高圧を印加可能に構成された第２コイルとを有するトランスと、前記第１コイルと前記第２コイルとの間に配置され、前記第１コイルの第１接地端に接続された第１キャパシタ電極と、前記第１キャパシタ電極と前記第２コイルとの間に配置され、前記第２コイルの第２接地端に接続された第２キャパシタ電極とを有するキャパシタと、を備え、前記絶縁層は、前記厚さ方向において交互に積層された複数の薄膜および複数の層間絶縁膜を有し、複数の前記薄膜は、前記厚さ方向において互いに離れた第１薄膜と第２薄膜とを含み、複数の前記層間絶縁膜は、前記厚さ方向において前記第１薄膜と隣り合う第１層間絶縁膜と、前記厚さ方向において前記第２薄膜と隣り合う第２層間絶縁膜とを含み、前記第１キャパシタ電極は、前記第１薄膜と前記第１層間絶縁膜との間に形成され、前記第２キャパシタ電極は、前記第２薄膜と前記第２層間絶縁膜との間に形成されている。
　本開示の一態様によるゲートドライバは、スイッチング素子のゲートに駆動電圧信号を印加するゲートドライバであって、第１電圧が印加されることによって動作するように構成された低圧回路チップと、前記第１電圧よりも高い第２電圧が印加されることによって動作するように構成された高圧回路チップと、前記低圧回路チップと前記高圧回路チップとの間に接続されたトランスチップと、を有し、前記トランスチップは、絶縁層と、前記絶縁層に埋め込まれ、前記絶縁層の厚さ方向に離れて配置された第１コイルおよび第２コイルを有するトランスと、前記第１コイルと前記第２コイルとの間に配置され、前記第１コイルの第１接地端に接続された第１キャパシタ電極と、前記第１キャパシタ電極と前記第２コイルとの間に配置され、前記第２コイルの第２接地端に接続された第２キャパシタ電極とを有するキャパシタと、を備え、前記絶縁層は、前記厚さ方向において交互に積層された複数の薄膜及び複数の層間絶縁膜を有し、複数の前記薄膜は、前記厚さ方向において互いに離れた第１薄膜と第２薄膜とを含み、複数の前記層間絶縁膜は、前記厚さ方向において前記第１薄膜と隣り合う第１層間絶縁膜と、前記厚さ方向において前記第２薄膜と隣り合う第２層間絶縁膜と、を含み、前記第１キャパシタ電極は、前記第１薄膜と前記第１層間絶縁膜との間に形成され、前記第２キャパシタ電極は、前記第２薄膜と前記第２層間絶縁膜との間に形成されている。
　本開示の一態様による絶縁モジュールは、スイッチング素子のゲートに駆動電圧信号を印加するゲートドライバに含まれる低圧回路と高圧回路とを絶縁するのに用いられ、前記低圧回路と前記高圧回路との間に接続されるトランスチップを備えた絶縁モジュールであって、前記トランスチップは、絶縁層と、前記絶縁層に埋め込まれ、前記絶縁層の厚さ方向に離れて配置された第１コイルおよび第２コイルを有するトランスと、前記第１コイルと前記第２コイルとの間に配置され、前記第１コイルの第１接地端に接続された第１キャパシタ電極と、前記第１キャパシタ電極と前記第２コイルとの間に配置され、前記第２コイルの第２接地端に接続された第２キャパシタ電極とを有するキャパシタと、を備え、前記絶縁層は、前記厚さ方向において交互に積層された複数の薄膜および複数の層間絶縁膜を有し、複数の前記薄膜は、前記厚さ方向において互いに離れた第１薄膜と第２薄膜とを含み、複数の前記層間絶縁膜は、前記厚さ方向において前記第１薄膜と隣り合う第１層間絶縁膜と、前記厚さ方向において前記第２薄膜と隣り合う第２層間絶縁膜とを含み、前記第１キャパシタ電極は、前記第１薄膜と前記第１層間絶縁膜との間に形成され、前記第２キャパシタ電極は、前記第２薄膜と前記第２層間絶縁膜との間に形成されている。
　本開示に一態様によれば、伝達する信号に対する影響を低減可能とした絶縁トランスを提供することができる。
図１は、第１実施形態のゲートドライバの模式的な回路図である。 図２は、第１実施形態のゲートドライバの内部構成を示す平面図である。 図３は、第１実施形態のゲートドライバのトランスチップの斜視図である。 図４は、図３のトランスチップの平面図である。 図５は、図３のトランスチップの第１コイルを示す概略断面図である。 図６は、図３のトランスチップの第２コイルを示す概略断面図である。 図７は、図３のトランスチップの第１キャパシタ電極を示す概略断面図である。 図８は、図３のトランスチップの第２キャパシタ電極を示す概略断面図である。 図９は、トランスチップが低圧ダイパッドに搭載された状態における図４の９－９線断面図である。 図１０は、図９のトランスチップの一部拡大図である。 図１１は、図９のトランスチップの一部拡大図である。 図１２は、比較例のゲートドライバにおける動作を示す回路図である。 図１３は、本実施形態のゲートドライバにおける動作を示す回路図である。 図１４は、第２実施形態のゲートドライバについて、トランスチップが低圧ダイパッドに搭載された状態の断面図である。 図１５Ａは、第２実施形態のトランスチップの一部拡大図である。 図１５Ｂは、第２実施形態のトランスチップの一部拡大図である。 図１６Ａは、第１キャパシタ電極の形成方法を示す断面図である。 図１６Ｂは、第１キャパシタ電極の形成方法を示す断面図である。 図１７は、変更例のトランスチップの第１キャパシタ電極を示す概略断面図である。 図１８は、変更例のトランスチップの第１キャパシタ電極を示す概略断面図である。 図１９は、変更例のトランスチップの第１キャパシタ電極を示す概略断面図である。 図２０は、変更例のトランスチップの第１コイル、第２コイル、ダミーコイル、第１キャパシタ電極、および第２キャパシタ電極を示す概略断面図である。 図２１は、変更例のトランスチップの第１コイル、第２コイル、ダミーコイル、第１キャパシタ電極、および第２キャパシタ電極を示す概略断面図である。 図２２は、変更例のトランスチップの第１コイル、第２コイル、ダミーコイル、第１キャパシタ電極、および第２キャパシタ電極を示す概略断面図である。 図２３は、変更例のトランスチップの第１コイル、第２コイル、ダミーコイル、第１キャパシタ電極、および第２キャパシタ電極を示す概略断面図である。 図２４は、変更例のトランスチップの第１コイル、第２コイル、ダミーコイル、第１キャパシタ電極、および第２キャパシタ電極を示す概略断面図である。 図２５は、変更例のトランスチップの第１コイル、第２コイル、ダミーコイル、第１キャパシタ電極、および第２キャパシタ電極を示す概略断面図である。 図２６は、変更例のトランスチップの第１コイル、第２コイル、ダミーコイル、第１キャパシタ電極、および第２キャパシタ電極を示す概略断面図である。 図２７は、変更例のトランスチップの第１コイル、第２コイル、ダミーコイル、第１キャパシタ電極、および第２キャパシタ電極を示す概略断面図である。 図２８は、変更例のトランスチップの第１コイル、第２コイル、ダミーコイル、第１キャパシタ電極、および第２キャパシタ電極を示す概略断面図である。
　以下、ゲートドライバの実施形態について図面を参照して説明する。
　以下に示す実施形態は、技術的思想を具体化するための構成や方法を例示するものであり、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。なお、添付図面は、理解を容易にするために構成要素を拡大して示している場合がある。構成要素の寸法比率は実際のものと、または別の図面中のものと異なる場合がある。また、断面図では、理解を容易にするために、一部の構成要素のハッチングを省略している場合がある。
　［第１実施形態］
　［ゲートドライバ］
　図１～図１１を参照して、第１実施形態のゲートドライバ１０について説明する。
　図１は、ゲートドライバ１０の回路構成の一例を簡略化して示している。ゲートドライバ１０は、スイッチング素子のゲートに駆動電圧信号を印加するものであり、たとえば、電気自動車やハイブリッド自動車に搭載されるインバータ装置５００に適用されている。インバータ装置５００は、互いに直列に接続された一対のスイッチング素子５０１，５０２と、ゲートドライバ１０と、ゲートドライバ１０を制御するＥＣＵ（Electronic Control Unit）５０３と、を備えている。スイッチング素子５０１はたとえば駆動電源に接続されるハイサイドのスイッチング素子であり、スイッチング素子５０２はローサイドのスイッチング素子である。スイッチング素子５０１，５０２としては、たとえばＳｉＭＯＳＦＥＴ（Si Metal-Oxide-Semiconductor Field-Effect Transistor）、ＳｉＣＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のトランジスタが挙げられる。本実施形態のゲートドライバ１０は、スイッチング素子５０１のゲートに駆動電圧信号を印加する。なお、以降の説明では、スイッチング素子５０１，５０２にＳｉＣＭＯＳＦＥＴが用いられた場合として説明する。
　ゲートドライバ１０は、スイッチング素子５０１，５０２ごとに設けられており、スイッチング素子５０１，５０２を個別に駆動させる。本実施形態では、説明の便宜上、スイッチング素子５０１を駆動させるゲートドライバ１０について説明する。
　ゲートドライバ１０は、第１電圧Ｖ１が印加される低圧回路２０と、第１電圧Ｖ１よりも高い第２電圧Ｖ２が印加される高圧回路３０と、低圧回路２０と高圧回路３０との間に設けられたトランス４０と、を備えている。すなわち、低圧回路２０と高圧回路３０とは、トランス４０を介して接続されている。第１電圧Ｖ１および第２電圧Ｖ２は直流電圧である。
　本実施形態のゲートドライバ１０は、ＥＣＵ５０３からの制御信号に基づいて、低圧回路２０からトランス４０を介して高圧回路３０に信号が伝達され、高圧回路３０から駆動電圧信号が出力されるように構成されている。
　低圧回路２０から高圧回路３０に向けて伝達される信号、すなわち低圧回路２０から出力される信号としては、たとえばスイッチング素子５０１を駆動させるための信号であり、一例としてはセット信号およびリセット信号が挙げられる。セット信号はＥＣＵ５０３からの制御信号の立ち上がりを伝達する信号であり、リセット信号はＥＣＵ５０３からの制御信号の立ち下がりを伝達する信号である。セット信号およびリセット信号は、スイッチング素子５０１の駆動電圧信号を生成するための信号であるともいえる。このため、セット信号およびリセット信号は、「第１信号」に対応している。
　より詳細には、低圧回路２０は、第１電圧Ｖ１が印加されることによって動作するように構成された回路である。低圧回路２０は、ＥＣＵ５０３と電気的に接続される回路であり、ＥＣＵ５０３から入力された制御信号に基づいてセット信号およびリセット信号を生成する。たとえば、低圧回路２０は、制御信号の立ち上がりに応答してセット信号を生成する一方、制御信号の立ち下がりに応答してリセット信号を生成する。そして、低圧回路２０は、生成したセット信号およびリセット信号を高圧回路３０に向けて送信する。
　高圧回路３０は、第２電圧Ｖ２が印加されることによって動作するように構成された回路である。高圧回路３０は、スイッチング素子５０１のゲートと電気的に接続される。高圧回路３０は、低圧回路２０から受信したセット信号およびリセット信号に基づいて、スイッチング素子５０１を駆動するための駆動電圧信号を生成し、その駆動電圧信号をスイッチング素子５０１のゲートに印加する。つまり、高圧回路３０は、低圧回路２０から出力された第１信号に基づいてスイッチング素子５０１のゲートに印加する駆動電圧信号を生成するともいえる。より詳細には、高圧回路３０は、セット信号に基づいてスイッチング素子５０１をオンする駆動電圧信号を生成し、その駆動電圧信号をスイッチング素子５０１のゲートに印加する。一方、高圧回路３０は、リセット信号に基づいてスイッチング素子５０１をオフする駆動電圧信号を生成し、その駆動電圧信号をスイッチング素子５０１のゲートに印加する。このように、ゲートドライバ１０によってスイッチング素子５０１のオンオフが制御される。
　高圧回路３０は、たとえばセット信号およびリセット信号が入力されるＲＳ型フリップフロップ回路と、ＲＳ型フリップフロップ回路の出力信号に基づいて駆動電圧信号を生成するドライバ部と、を有している。ただし、高圧回路３０の具体的な回路構成は任意に変更可能である。
　本実施形態のゲートドライバ１０では、トランス４０によって低圧回路２０と高圧回路３０とが絶縁されている。より詳細には、トランス４０によって低圧回路２０と高圧回路３０との間で直流電圧が伝達されることが規制されている一方、セット信号やリセット信号などの各種信号の伝達は可能となっている。
　すなわち、低圧回路２０と高圧回路３０とが絶縁されている状態とは、低圧回路２０と高圧回路３０との間において、直流電圧の伝達が遮断されている状態を意味し、低圧回路２０および高圧回路３０間における信号の伝達については許容している。
　ゲートドライバ１０の絶縁耐圧は、たとえば２５００Ｖｒｍｓ以上７５００Ｖｒｍｓ以下である。本実施形態のゲートドライバ１０の絶縁耐圧は、５０００Ｖｒｍｓ程度である。ただし、ゲートドライバ１０の絶縁耐圧の具体的な数値はこれに限られず任意である。
　本実施形態では、低圧回路２０のグランドＧＮＤ１と高圧回路３０のグランドＧＮＤ２とが独立して設けられている。以下、低圧回路２０のグランドＧＮＤ１の電位を第１基準電位とし、高圧回路３０のグランドＧＮＤ２の電位を第２基準電位とする。この場合、第１電圧Ｖ１は第１基準電位からの電圧であり、第２電圧Ｖ２は第２基準電位からの電圧である。第１電圧Ｖ１はたとえば４．５Ｖ以上５．５Ｖ以下であり、第２電圧Ｖ２はたとえば９Ｖ以上２４Ｖ以下である。
　以下、トランス４０について詳細に説明する。
　本実施形態のゲートドライバ１０は、低圧回路２０から高圧回路３０に向けて伝達する２つの信号に対応して、２つのトランス４０と２つのキャパシタ５０とを備えている。より詳細には、ゲートドライバ１０は、セット信号（ＳＥＴ）の伝達に用いられるトランス４０およびキャパシタ５０と、リセット信号（ＲＥＳＥＴ）の伝達に用いられるトランス４０およびキャパシタ５０と、を備えている。以下、説明の便宜上、セット信号の伝達に用いられるトランス４０およびキャパシタ５０を「トランス４０Ａ」「キャパシタ５０Ａ」とする。また、リセット信号の伝達に用いられるトランス４０およびキャパシタ５０を「トランス４０Ｂ」「キャパシタ５０Ｂ」とする。
　ゲートドライバ１０は、低圧回路２０とトランス４０Ａとを接続する低圧信号線２１Ａと、低圧回路２０とトランス４０Ｂとを接続する低圧信号線２１Ｂと、を備えている。このため、低圧信号線２１Ａは、セット信号を低圧回路２０からトランス４０Ａに伝達する。低圧信号線２１Ｂは、リセット信号を低圧回路２０からトランス４０Ｂに伝達する。
　ゲートドライバ１０は、トランス４０Ａと高圧回路３０とを接続する高圧信号線３１Ａと、トランス４０Ｂと高圧回路３０とを接続する高圧信号線３１Ｂと、を備えている。このため、高圧信号線３１Ａは、セット信号をトランス４０Ａから高圧回路３０に伝達する。高圧信号線３１Ｂは、リセット信号をトランス４０Ｂから高圧回路３０に伝達する。
　トランス４０Ａは、低圧回路２０から高圧回路３０にセット信号を伝達する一方、低圧回路２０と高圧回路３０とを電気的に絶縁している。
　トランス４０Ａは、第１コイル４１Ａと第２コイル４２Ａとを有している。第１コイル４１Ａと第２コイル４２Ａとは、互いに電気的に絶縁されており、かつ磁気結合可能に構成されている。
　第１コイル４１Ａは、低圧信号線２１Ａによって低圧回路２０に接続されている一方、低圧回路２０のグランドＧＮＤ１に接続されている。つまり、第１コイル４１Ａの第１端部は低圧回路２０に電気的に接続されている。第１コイル４１Ａは第１コイル４１Ａの第１端部に低圧を印加可能に構成されている。第１コイル４１Ａの第２端部は低圧回路２０のグランドＧＮＤ１に電気的に接続されている。したがって、第１コイル４１Ａの第２端部の電位は、第１基準電位となる。第１基準電位は、たとえば０Ｖである。
　第２コイル４２Ａは、高圧信号線３１Ａによって高圧回路３０に接続されている一方、高圧回路３０のグランドＧＮＤ２に接続されている。つまり、第２コイル４２Ａの第１端部は高圧回路３０に電気的に接続されている。第２コイル４２Ａは第２コイル４２Ａの第１端部に高圧を印加可能に構成されている。第２コイル４２Ａの第２端部は高圧回路３０のグランドＧＮＤ２に電気的に接続されている。したがって、第２コイル４２Ａの第２端部の電位は、第２基準電位となる。高圧回路３０のグランドＧＮＤ２は、スイッチング素子５０１のソースに接続されている。このため、第２基準電位は、インバータ装置５００の駆動にともない変動し、たとえば６００Ｖ以上となる場合がある。
　トランス４０Ｂは、低圧回路２０から高圧回路３０にリセット信号を伝達する一方、低圧回路２０と高圧回路３０とを電気的に絶縁している。トランス４０Ｂは、第１コイル４１Ｂと第２コイル４２Ｂとを有している。第１コイル４１Ｂと第２コイル４２Ｂは、互いに電気的に絶縁されており、かつ磁気結合可能に構成されている。なお、トランス４０Ｂの接続構成は、トランス４０Ａの接続構成と同様であるため、詳細な説明を省略する。
　キャパシタ５０Ａは、トランス４０Ａに接続されている。詳しくは、キャパシタ５０Ａは、トランス４０Ａを構成する第１コイル４１Ａと第２コイル４２Ａとの間に接続されている。
　キャパシタ５０Ａは、第１キャパシタ電極５１Ａと第２キャパシタ電極５２Ａとを有している。第１キャパシタ電極５１Ａおよび第２キャパシタ電極５２Ａは、トランス４０Ａを構成する第１コイル４１Ａと第２コイル４２Ａとの間に配置されている。第１キャパシタ電極５１Ａは、第１コイル４１Ａの第２端部に接続され、第２キャパシタ電極５２Ａは、第２コイル４２Ａの第２端部に接続されている。第１コイル４１Ａの第２端部は、低圧回路２０のグランドＧＮＤ１に接続されている。つまり、第１コイル４１Ａの第２端部は接地端となる。したがって、第１キャパシタ電極５１Ａは、第１コイル４１Ａの接地端に接続されている。第２コイル４２Ａの第２端部は、高圧回路３０のグランドＧＮＤ２に接続されている。つまり、第２コイル４２Ａの第２端部は接地端となる。したがって、第２キャパシタ電極５２Ａは、第２コイル４２Ａの接地端に接続されている。
　キャパシタ５０Ｂは、トランス４０Ｂに接続されている。詳しくは、キャパシタ５０Ｂは、トランス４０Ｂを構成する第１コイル４１Ｂと第２コイル４２Ｂとの間に接続されている。
　キャパシタ５０Ｂは、第１キャパシタ電極５１Ｂと第２キャパシタ電極５２Ｂとを有している。第１キャパシタ電極５１Ｂおよび第２キャパシタ電極５２Ｂは、トランス４０Ｂを構成する第１コイル４１Ｂと第２コイル４２Ｂとの間に配置されている。第１キャパシタ電極５１Ｂは、第１コイル４１Ｂの接地端に接続されている。第２キャパシタ電極５２Ｂは、第２コイル４２Ｂの接地端に接続されている。
　図２は、ゲートドライバ１０の内部構成を示す平面図の一例を示している。なお、図１では、ゲートドライバ１０の回路構成を簡略化して示しているため、図２のゲートドライバ１０の外部端子の数は、図１のゲートドライバ１０の外部端子の数よりも多い。ここで、ゲートドライバ１０の外部端子の数とは、ゲートドライバ１０と、ＥＣＵ５０３やスイッチング素子５０１（図１参照）等のゲートドライバ１０の外部の電子部品とを接続可能な外部電極の数である。また、図２のゲートドライバ１０における低圧回路２０から高圧回路３０に信号を伝達する信号線の数（後述するワイヤＷ１～Ｗ４の数）は、図１のゲートドライバ１０の信号線の数よりも多い。
　図２に示すように、ゲートドライバ１０は、複数の半導体チップが１パッケージ化された半導体装置であり、たとえばインバータ装置５００に設けられた回路基板に実装されている。なお、各スイッチング素子５０１，５０２は、上記回路基板とは別の実装基板に実装されている。この実装基板には、冷却器が取り付けられている。
　ゲートドライバ１０のパッケージ形式は、ＳＯ（Small Outline）系であり、本実施形態ではＳＯＰ（Small Outline Package）である。ゲートドライバ１０は、半導体チップとしての低圧回路チップ６０、高圧回路チップ７０、およびトランスチップ８０を含む。低圧回路チップ６０は低圧リードフレーム９０に搭載されている。高圧回路チップ７０は、高圧リードフレーム１００に搭載されている。モールド樹脂１１０は、各リードフレーム９０，１００の一部および各チップ６０，７０，８０を封止する。なお、本実施形態では、トランスチップ８０は「絶縁トランス」に対応している。トランスチップ８０およびモールド樹脂１１０は、低圧回路２０と高圧回路３０とを絶縁する「絶縁モジュール」に対応している。また、図２において、モールド樹脂１１０は、ゲートドライバ１０の内部構造を説明する都合上、二点鎖線で示されている。また、ゲートドライバ１０のパッケージ形式は任意に変更可能である。
　モールド樹脂１１０は、電気絶縁性を有する材料により形成されている。この樹脂は、たとえば黒色のエポキシ樹脂を含む樹脂である。モールド樹脂１１０は、ｚ方向を厚さ方向とする矩形板状に形成されている。モールド樹脂１１０は、４つの樹脂側面１１１～１１４を有している。より詳細には、モールド樹脂１１０は、ｘ方向の両端面としての樹脂側面１１１，１１２と、ｙ方向の両端面としての樹脂側面１１３，１１４と、を備えている。ｘ方向およびｙ方向は、ｚ方向に対して直交する方向である。ｘ方向およびｙ方向は互いに直交している。なお、以降の説明において、平面視とは、ｚ方向から視ることを意味する。
　低圧リードフレーム９０および高圧リードフレーム１００はそれぞれ、導電性を有する材料により形成されている。低圧リードフレーム９０および高圧リードフレーム１００は、Ｃｕ（銅）、Ｆｅ（鉄）、等を含む材料により形成されている。各リードフレーム９０，１００は、モールド樹脂１１０の内外に跨って設けられている。
　低圧リードフレーム９０は、モールド樹脂１１０内に配置されている低圧ダイパッド９１と、モールド樹脂１１０の内外に跨って配置されている複数の低圧リード９２と、を有している。各低圧リード９２は、ＥＣＵ５０３（図１参照）等の外部の電子機器と電気的に接続する外部端子を構成している。
　本実施形態では、低圧ダイパッド９１には、低圧回路チップ６０およびトランスチップ８０の双方が搭載されている。平面視において、低圧ダイパッド９１は、そのｙ方向の中央がモールド樹脂１１０のｙ方向の中央よりも樹脂側面１１３の近くとなるように配置されている。本実施形態では、低圧ダイパッド９１は、モールド樹脂１１０から露出していない。平面視における低圧ダイパッド９１の形状は、ｘ方向が長辺方向となり、ｙ方向が短辺方向となる矩形状である。
　複数の低圧リード９２は、ｘ方向において互いに離間して配列されている。複数の低圧リード９２のうちｘ方向の両端部に配置された低圧リード９２のそれぞれは、低圧ダイパッド９１と一体化されている。各低圧リード９２の一部は、樹脂側面１１３からモールド樹脂１１０の外方に向けて突出している。
　高圧リードフレーム１００は、モールド樹脂１１０内に配置されている高圧ダイパッド１０１と、モールド樹脂１１０の内外に跨って配置されている複数の高圧リード１０２と、を有している。各高圧リード１０２は、スイッチング素子５０１（図１参照）のゲート等の外部の電子機器と電気的に接続する外部端子を構成している。
　高圧ダイパッド１０１には、高圧回路チップ７０が搭載されている。平面視において、高圧ダイパッド１０１は、ｙ方向において低圧ダイパッド９１よりも樹脂側面１１４の近くに配置されている。本実施形態では、高圧ダイパッド１０１は、モールド樹脂１１０から露出していない。平面視における高圧ダイパッド１０１の形状は、ｘ方向が長辺方向となり、ｙ方向が短辺方向となる矩形状である。
　低圧ダイパッド９１と高圧ダイパッド１０１とは、ｙ方向において離間して配列されている。このため、ｙ方向は、両ダイパッド９１，１０１の配列方向ともいえる。
　低圧ダイパッド９１および高圧ダイパッド１０１のｙ方向の寸法は、搭載する半導体チップのサイズや数によって設定される。本実施形態では、低圧ダイパッド９１に低圧回路チップ６０およびトランスチップ８０が搭載され、高圧ダイパッド１０１に高圧回路チップ７０が搭載されているため、低圧ダイパッド９１のｙ方向の寸法が高圧ダイパッド１０１のｙ方向の寸法よりも大きくなる。
　複数の高圧リード１０２は、ｘ方向において互いに離間して配列されている。複数の高圧リード１０２のうち一対の高圧リード１０２は、高圧ダイパッド１０１と一体化されている。各高圧リード１０２の一部は、樹脂側面１１４からモールド樹脂１１０の外方に向けて突出している。
　本実施形態では、高圧リード１０２の数は、低圧リード９２の数と同じである。図２から分かるように、複数の低圧リード９２および複数の高圧リード１０２は、低圧ダイパッド９１および高圧ダイパッド１０１の配列方向（ｙ方向）と直交する方向（ｘ方向）に配列されている。なお、高圧リード１０２の数および低圧リード９２の数のそれぞれは、任意に変更可能である。
　本実施形態では、低圧ダイパッド９１は、低圧ダイパッド９１と一体化された一対の低圧リード９２によって支持されている。高圧ダイパッド１０１は、高圧ダイパッド１０１と一体化された一対の高圧リード１０２によって支持されている。このため、各ダイパッド９１，１０１には、樹脂側面１１１，１１２から露出する吊りリードが設けられていない。このため、低圧リードフレーム９０と高圧リードフレーム１００との間の絶縁距離を大きく取ることができる。
　低圧回路チップ６０、高圧回路チップ７０、およびトランスチップ８０は、ｙ方向において互いに離間して配列されている。ｙ方向において低圧リード９２から高圧リード１０２に向けて、低圧回路チップ６０、トランスチップ８０、および高圧回路チップ７０の順に配列されている。
　低圧回路チップ６０は、図１に示す低圧回路２０を含む。平面視における低圧回路チップ６０の形状は、短辺および長辺を有する矩形状である。平面視において、低圧回路チップ６０は、長辺がｘ方向に沿い、短辺がｙ方向に沿うように低圧ダイパッド９１に搭載されている。低圧回路チップ６０は、ｚ方向において互いに反対側を向くチップ主面６０ｓおよびチップ裏面（図示略）を有している。低圧回路チップ６０のチップ裏面は、はんだやＡｇ（銀）ペースト等の導電性接合材によって低圧ダイパッド９１に接合されている。
　低圧回路チップ６０のチップ主面６０ｓには、複数の第１電極パッド６１、複数の第２電極パッド６２、および複数の第３電極パッド６３が形成されている。各電極パッド６１～６３は、低圧回路２０と電気的に接続されている。
　複数の第１電極パッド６１は、チップ主面６０ｓのうちチップ主面６０ｓのｙ方向の中央よりも低圧リード９２の近くに配置されている。複数の第１電極パッド６１は、ｘ方向に配列されている。複数の第２電極パッド６２は、チップ主面６０ｓのｙ方向の両端部のうちトランスチップ８０に近い方の端部に配置されている。複数の第２電極パッド６２は、ｘ方向に配列されている。複数の第３電極パッド６３は、チップ主面６０ｓのｘ方向の両端部に配置されている。
　高圧回路チップ７０は、図１に示す高圧回路３０を含む。平面視における高圧回路チップ７０の形状は、短辺および長辺を有する矩形状である。平面視において、高圧回路チップ７０は、長辺がｘ方向に沿い、短辺がｙ方向に沿うように高圧ダイパッド１０１に搭載されている。高圧回路チップ７０は、ｚ方向において互いに反対側を向くチップ主面７０ｓおよびチップ裏面（図示略）を有している。高圧回路チップ７０のチップ裏面は、導電性接合材によって高圧ダイパッド１０１に接合されている。
　高圧回路チップ７０のチップ主面７０ｓには、複数の第１電極パッド７１、複数の第２電極パッド７２、および複数の第３電極パッド７３が形成されている。各電極パッド７１～７３は、高圧回路３０と電気的に接続されている。
　複数の第１電極パッド７１は、チップ主面７０ｓのｙ方向の両端部のうちトランスチップ８０に近い方の端部に配置されている。複数の第１電極パッド７１は、ｘ方向に配列されている。複数の第２電極パッド７２は、チップ主面７０ｓのｙ方向の両端部のうちトランスチップ８０から遠い方の端部に配置されている。すなわち、複数の第２電極パッド７２は、チップ主面７０ｓのｙ方向の両端部のうち高圧リード１０２に近い方の端部に配置されている。複数の第２電極パッド７２は、ｘ方向に配列されている。複数の第３電極パッド７３は、チップ主面７０ｓのｘ方向の両端部に配置されている。
　トランスチップ８０は、図１に示すトランス４０（４０Ａ，４０Ｂ）およびキャパシタ５０（５０Ａ，５０Ｂ）を含む。平面視におけるトランスチップ８０の形状は、短辺および長辺を有する矩形状である。本実施形態では、平面視において、トランスチップ８０は、長辺がｘ方向に沿い、短辺がｙ方向に沿うように低圧ダイパッド９１に搭載されている。
　トランスチップ８０は、低圧回路チップ６０のｙ方向の隣に配置されている。トランスチップ８０は、低圧回路チップ６０よりも高圧回路チップ７０に近い位置に配置されている。つまり、トランスチップ８０は、低圧回路チップ６０と高圧回路チップ７０とのｙ方向の間に配置されている。
　トランスチップ８０は、ｚ方向において互いに反対側を向くチップ主面８０ｓおよびチップ裏面８０ｒ（図９参照）を有している。トランスチップ８０のチップ裏面８０ｒは、導電性接合材ＳＤ（図９参照）によって低圧ダイパッド９１に接合されている。
　図２に示すように、トランスチップ８０のチップ主面８０ｓには、複数の第１電極パッド８１および複数の第２電極パッド８２が形成されている。ここで、本実施形態では、各第１電極パッド８１は「第１電極」に対応し、各第２電極パッド８２は「第２電極」に対応する。
　複数の第１電極パッド８１は、たとえばチップ主面８０ｓのｙ方向の両端部のうち低圧回路チップ６０に近い方の端部に配置されている。複数の第１電極パッド８１は、ｘ方向に配列されている。複数の第２電極パッド８２は、たとえばチップ主面８０ｓのｙ方向の中央付近に配置されている。複数の第２電極パッド８２は、ｘ方向に配列されている。
　図４に示すように、トランス４０Ａ，４０Ｂおよびキャパシタ５０Ａ，５０Ｂは、平面視において、チップ主面８０ｓのｙ方向の中央付近に配置されている。平面視において、複数の第２電極パッド８２とトランス４０Ａ，４０Ｂおよびキャパシタ５０Ａ，５０Ｂとは互いに重ならない位置に配置されている。各電極パッド８１，８２は、トランス４０Ａ，４０Ｂおよびキャパシタ５０Ａ，５０Ｂと電気的に接続されている。
　図２に示すように、ゲートドライバ１０の絶縁耐圧を予め設定された絶縁耐圧とするため、各リードフレーム９０，１００が最も接近する低圧ダイパッド９１と高圧ダイパッド１０１とを互いに離間させる必要がある。このため、平面視において、高圧回路チップ７０とトランスチップ８０との間の距離は、低圧回路チップ６０とトランスチップ８０との間の距離よりも大きくなる。
　低圧回路チップ６０、トランスチップ８０、および高圧回路チップ７０のそれぞれには、複数のワイヤＷ１～Ｗ４が接続されている。各ワイヤＷ１～Ｗ４は、ワイヤボンディング装置によって形成されるボンディングワイヤであり、たとえばＡｕ（金）、Ａｌ（アルミニウム）、Ｃｕ、等を含む材料により形成されている。
　低圧回路チップ６０は、ワイヤＷ１によって低圧リードフレーム９０と電気的に接続されている。より詳細には、低圧回路チップ６０の複数の第１電極パッド６１および複数の第３電極パッド６３と、複数の低圧リード９２とがワイヤＷ１によって接続されている。低圧回路チップ６０の複数の第３電極パッド６３と、複数の低圧リード９２のうち低圧ダイパッド９１と一体化された一対の低圧リード９２とがワイヤＷ１によって接続されている。これにより、低圧回路２０と複数の低圧リード９２（ゲートドライバ１０の外部電極のうちＥＣＵ５０３と電気的に接続される外部電極）とが電気的に接続されている。本実施形態では、低圧ダイパッド９１と一体化された一対の低圧リード９２がグランド端子を構成し、かつワイヤＷ１によって低圧回路２０と低圧ダイパッド９１とが電気的に接続されている。このため、低圧ダイパッド９１が低圧回路２０のグランドＧＮＤ１と同じ電位となる。
　高圧回路チップ７０と高圧リードフレーム１００の複数の高圧リード１０２とのそれぞれは、ワイヤＷ４によって電気的に接続されている。より詳細には、高圧回路チップ７０の複数の第２電極パッド７２および複数の第３電極パッド７３と、高圧リード１０２とがワイヤＷ４によって接続されている。これにより、高圧回路３０と複数の高圧リード１０２（ゲートドライバ１０の外部電極のうちスイッチング素子５０１等と電気的に接続される外部電極）とが電気的に接続されている。本実施形態では、高圧ダイパッド１０１と一体化された一対の高圧リード１０２がグランド端子を構成し、かつワイヤＷ４によって高圧回路３０と高圧ダイパッド１０１とが電気的に接続されている。このため、高圧ダイパッド１０１が高圧回路３０のグランドＧＮＤ２と同じ電位となる。
　トランスチップ８０は、低圧回路チップ６０とワイヤＷ２によって接続される一方、高圧回路チップ７０とワイヤＷ３によって接続されている。より詳細には、トランスチップ８０の複数の第１電極パッド８１は、低圧回路チップ６０の複数の第２電極パッド６２とワイヤＷ２によって接続されている。トランスチップ８０の複数の第２電極パッド８２は、高圧回路チップ７０の複数の第１電極パッド７１とワイヤＷ３によって接続されている。
　なお、トランス４０Ａの第１コイル４１Ａおよびトランス４０Ｂの第１コイル４１Ｂ（ともに図１参照）の双方は、ワイヤＷ２および低圧回路チップ６０等を介して低圧回路２０のグランドＧＮＤ１に電気的に接続されている。トランス４０Ａの第２コイル４２Ａおよびトランス４０Ｂの第２コイル４２Ｂ（ともに図１参照）の双方は、ワイヤＷ３および高圧回路チップ７０等を介して高圧回路３０のグランドＧＮＤ２に電気的に接続されている。
　［トランスチップの構成］
　図３～図１１を参照して、トランスチップ８０の構成の一例について説明する。
　以降の説明では、トランスチップ８０のチップ裏面８０ｒからチップ主面８０ｓに向かう方向を上方とし、チップ主面８０ｓからチップ裏面８０ｒに向かう方向を下方とする。
　図３は、トランスチップ８０の外観を示す斜視図である。
　図４は、トランスチップ８０の平面図であり、説明の便宜上、トランス４０Ａ，４０Ｂおよびキャパシタ５０Ａ，５０Ｂと、後述するシールド電極８６およびダミーパターン１２０，１２５と、をそれぞれ破線で示している。
　図５は、トランスチップ８０について、第１コイル４１Ａ，４１Ｂのｚ方向の位置においてｘｙ平面で切った断面図であり、第１コイル４１Ａ，４１Ｂの接続関係を示している。図６は、トランスチップ８０について、第２コイル４２Ａ，４２Ｂのｚ方向の位置においてｘｙ平面で切った断面図であり、第２コイル４２Ａ，４２Ｂの接続関係を示している。なお、図５および図６では、便宜上、ハッチングを省略している。
　図７は、トランスチップ８０について、第１キャパシタ電極５１Ａ，５１Ｂのｚ方向の位置においてｘｙ平面で切った断面図である。図８は、トランスチップ８０について、第２キャパシタ電極５２Ａ，５２Ｂのｚ方向の位置においてｘｙ平面で切った断面図である。なお、図７および図８では、便宜上、ハッチングを省略している。
　図９は、図４の９－９線に沿って切ったトランスチップ８０の断面図であり、トランス４０Ａおよびキャパシタの断面構造を示す。なお、図９では、図面の見やすさの観点から、一部のハッチングを省略して示している。図１０は、図９の一部拡大図であり、第１コイル４１Ａおよび第１キャパシタ電極５１Ａの一部を示す。図１１は、図９の一部拡大図であり、第２コイル４２Ａおよび第２キャパシタ電極５２Ａの一部を示す。なお、図１０、図１１は、図９と同様に、一部のハッチングを省略して示している。
　図４に示すように、本実施形態のトランスチップ８０は、２対のトランス４０Ａ，４０Ｂおよびキャパシタ５０Ａ，５０Ｂを備えている。より詳細には、トランスチップ８０は、トランス４０Ａ，４０Ｂおよびキャパシタ５０Ａ，５０Ｂを１チップ化し半導体チップである。つまり、トランスチップ８０は、低圧回路チップ６０と高圧回路チップ７０（ともに図２参照）とは別に設けられている。
　各対のトランス４０Ａ，４０Ｂおよびキャパシタ５０Ａ，５０Ｂは同じ構成である。さらに、トランス４０Ｂは、トランス４０Ａと同様に構成されている。また、キャパシタ５０Ｂは、キャパシタ５０Ａと同様に構成されている。したがって、トランス４０Ａおよびキャパシタ５０Ａについて構造の詳細を説明し、トランス４０Ｂおよびキャパシタ５０Ｂの説明を省略する。
　図４に示すように、トランスチップ８０は、チップ主面８０ｓおよびチップ裏面８０ｒの双方と直交する４つのチップ側面８０ａ，８０ｂ，８０ｃ，８０ｄを有している。チップ側面８０ａ～８０ｄは、チップ主面８０ｓとチップ裏面８０ｒとのｚ方向の間に設けられている。チップ側面８０ａ，８０ｂはトランスチップ８０のｙ方向の両端面を構成し、チップ側面８０ｃ，８０ｄはトランスチップ８０のｘ方向の両端面を構成している。平面視において、チップ側面８０ａ，８０ｂはトランスチップ８０の長辺を構成し、チップ側面８０ｃ，８０ｄはトランスチップ８０の短辺を構成している。本実施形態では、チップ側面８０ａはチップ側面８０ｂよりも高圧回路チップ７０（図２参照）に近い側面であり、チップ側面８０ｂはチップ側面８０ａよりも低圧回路チップ６０（図２参照）に近い側面である。
　図４、図９に示すように、トランスチップ８０は、基板８３と、基板８３上に形成された絶縁層８４と、を有している。
　基板８３は、たとえば半導体基板により構成されている。本実施形態の基板８３は、Ｓｉ（シリコン）を含む材料から形成されている。なお、基板８３は、半導体基板として、ワイドバンドギャップ半導体や化合物半導体が用いられてもよい。また、基板８３は、半導体基板に代えて、ガラスを含む材料で形成された絶縁基板が用いられてもよい。
　ワイドバンドギャップ半導体は、２．０ｅＶ以上のバンドギャップを有する半導体基板である。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、ＩＩＩ－Ｖ族化合物半導体であってもよい。化合物半導体は、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、ＧａＮ（窒化ガリウム）、およびＧａＡｓ（ヒ化ガリウム）のうち少なくとも１つを含んでいてもよい。
　基板８３は、ｚ方向において互いに反対側を向く基板主面８３ｓおよび基板裏面８３ｒを有している。基板裏面８３ｒは、トランスチップ８０のチップ裏面８０ｒを構成している。
　図９に示すように、本実施形態の絶縁層８４は、基板８３の基板主面８３ｓから、ｚ方向に積層された複数の絶縁膜８５を有している。つまり、ｚ方向は、絶縁層８４の厚さ方向であるともいえる。また、ｚ方向は、絶縁膜８５の積層方向であるともいえる。絶縁層８４は、基板８３の基板主面８３ｓ上に形成されている。
　絶縁膜８５は、第１絶縁膜８５Ａと、第１絶縁膜８５Ａ上に形成された第２絶縁膜８５Ｂと、を有している。したがって、絶縁層８４は、複数の第１絶縁膜８５Ａおよび複数の第２絶縁膜８５Ｂを有しているといえる。そして、第１絶縁膜８５Ａと第２絶縁膜８５Ｂは、ｚ方向において、交互に積層されているといえる。
　第１絶縁膜８５Ａは、薄膜であり、たとえばエッチングストッパ層である。第１絶縁膜８５Ａは、ＳｉＮ（窒化シリコン）、ＳｉＣ、ＳｉＣＮ（窒素添加炭化シリコン）等を含む材料により形成されている。本実施形態では、第１絶縁膜８５Ａは、ＳｉＮを含む材料により形成されている。第２絶縁膜８５Ｂは、たとえば層間絶縁膜である。第２絶縁膜８５Ｂは、ＳｉＯ２（酸化シリコン）を含む材料により形成されている。図９に示すように、第２絶縁膜８５Ｂの厚さは、第１絶縁膜８５Ａの厚さよりも厚い。第１絶縁膜８５Ａの厚さは、１００ｎｍ以上１０００ｎｍ未満であってもよい。第２絶縁膜８５Ｂの厚さは、１０００ｎｍ以上３０００ｎｍ以下であってもよい。本実施形態では、第１絶縁膜８５Ａの厚さはたとえば３００ｎｍ程度であり、第２絶縁膜８５Ｂの厚さはたとえば２０００ｎｍ程度である。
　基板８３の基板主面８３ｓと接する最下層の絶縁膜８５Ｌと、最上層の絶縁膜８５Ｕの双方は、第２絶縁膜８５Ｂにより構成されている。このため、最下層の絶縁膜８５Ｌおよび最上層の絶縁膜８５Ｕの双方の厚さは、他の絶縁膜８５よりも薄い。最下層の絶縁膜８５Ｌおよび最上層の絶縁膜８５Ｕの双方の厚さは、第１絶縁膜８５Ａの厚さ以上であり、第２絶縁膜８５Ｂの厚さ以下である。
　なお、最下層の絶縁膜８５Ｌおよび最上層の絶縁膜８５Ｕの双方の厚さは任意に変更可能である。一例では、最下層の絶縁膜８５Ｌおよび最上層の絶縁膜８５Ｕの双方の厚さは、第２絶縁膜８５Ｂの厚さよりも厚くてもよく、第１絶縁膜８５Ａおよび第２絶縁膜８５Ｂにより構成された絶縁膜８５の厚さ以上であってもよい。
　トランスチップ８０は、絶縁層８４内に形成されたシールド電極８６を備えている。シールド電極８６は、絶縁層８４への水分の浸入や絶縁層８４のクラックの発生を抑制する。シールド電極８６は、平面視において、絶縁層８４の外周部（トランスチップ８０の外周部）に設けられている。より詳細には、図４～図８に示すように、シールド電極８６は、チップ側面８０ａ～８０ｄから離間して設けられている。平面視において、シールド電極８６は、帯状に形成されており、チップ側面８０ａ～８０ｄに沿って延びている。本実施形態では、平面視におけるシールド電極８６の形状は、矩形環状である。シールド電極８６は、絶縁層８４を内方領域８７と外方領域８８とに区画している。本実施形態では、図９に示すように、最上層の絶縁膜８５Ｕは、平面視においてシールド電極８６を跨るように形成されている。つまり、最上層の絶縁膜８５Ｕは、外方領域８８を有しているともいえる。
　図４に示すように、内方領域８７は、シールド電極８６によって保護される絶縁層８４の領域である。平面視における内方領域８７の形状は、ｘ方向が長辺方向となり、ｙ方向が短辺方向となる矩形状である。外方領域８８は、平面視において内方領域８７を囲む矩形環状の領域である。外方領域８８は、平面視において、シールド電極８６とチップ側面８０ａ～８０ｄとの間の領域である。つまり、外方領域８８は、チップ側面８０ａ～８０ｄを含む矩形環状の領域である。
　図９に示すように、シールド電極８６は、複数の絶縁膜８５をｚ方向に貫通している。より詳細には、シールド電極８６は、ｚ方向と直交する方向から視て、トランス４０Ａ，４０Ｂの各コイル４１Ａ，４１Ｂ，４２Ａ，４２Ｂおよびキャパシタ５０Ａ，５０Ｂのキャパシタ電極５１Ａ，５１Ｂ，５２Ａ，５２Ｂと重なるように設けられている。本実施形態では、シールド電極８６は、最上層の絶縁膜８５Ｕの下の絶縁膜８５から最下層の絶縁膜８５Ｌよりも１つの上の絶縁膜８５までをｚ方向に貫通している。シールド電極８６は、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷ（タングステン）のうち１つまたは複数が適宜選択されたものを含む材料により形成されている。
　最下層の絶縁膜８５Ｌには、最下層の絶縁膜８５Ｌをｚ方向に貫通するビア８９が設けられている。ビア８９は、平面視において、シールド電極８６と重なる位置に配置されており、シールド電極８６と基板８３とを接続している。これにより、シールド電極８６は、基板８３と電気的に接続されている。ビア８９は、たとえばシールド電極８６と同じ材料によって形成されてもよい。
　図４に示すように、トランス４０Ａ，４０Ｂおよびキャパシタ５０Ａ，５０Ｂは、絶縁層８４内に埋め込まれている。トランス４０Ａ，４０Ｂおよびキャパシタ５０Ａ，５０Ｂは、内方領域８７に配置されている。ｚ方向から視て、キャパシタ５０Ａはトランス４０Ａと重なるように配置され、キャパシタ５０Ｂはトランス４０Ｂと重なるように配置されている。トランス４０Ａ，４０Ｂおよびキャパシタ５０Ａ，５０Ｂは、ｙ方向において互いに揃った状態でｘ方向において互いに離間して配列されている。トランス４０Ａ，４０Ｂおよびキャパシタ５０Ａ，５０Ｂは、平面視において、各チップ６０，７０，８０が配列される方向と直交する方向に配列されているともいえる。
　図４に示すとおり、ｘ方向においてチップ側面８０ｃからチップ側面８０ｄに向かうにつれて、トランス４０Ａおよびキャパシタ５０Ａと、トランス４０Ｂおよびキャパシタ５０Ｂは交互に配列されている。
　図５に示すように、トランス４０Ａの第１コイル４１Ａは、第１コイル配線４３Ａと、第１コイル配線４３Ａの一方の端部が接続された第１接地端４５と、第１コイル配線４３Ａの他方の端部が接続された第１信号端４４Ａとを有している。トランス４０Ｂの第１コイル４１Ｂは、第１コイル配線４３Ｂと、第１コイル配線４３Ｂの一方の端部が接続された第１接地端４５と、第１コイル配線４３Ｂの他方の端部が接続された第１信号端４４Ｂとを有している。第１接地端４５は、第１コイル４１Ａと第１コイル４１Ｂとに対して共通の端子として構成されている。なお、第１コイル４１Ａと第１コイル４１Ｂとにそれぞれ第１接地端を設ける構成としてもよい。
　第１コイル配線４３Ａ，４３Ｂの形状は、平面視において、楕円渦巻状である。第１信号端４４Ａ，４４Ｂは、第１コイル配線４３Ａ，４３Ｂの内側に配置されている。第１接地端４５は、トランス４０Ａの第１コイル４１Ａとトランス４０Ｂの第１コイル４１Ｂとの間に配置されている。第１コイル４１Ａ，４１Ｂは、Ｔｉ、ＴｉＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択されたものを含む材料により構成される。
　第１信号端４４Ａは、接続配線１３１Ａにより、図４に示す第１電極パッド８１Ａに接続されている。第１信号端４４Ｂは、接続配線１３１Ｂにより、図４に示す第１電極パッド８１Ｂに接続されている。第１接地端４５は、接続配線１３１Ｃにより、図４に示す第１電極パッド８１Ｃに接続されている。
　図６に示すように、トランス４０Ａの第２コイル４２Ａは、第２コイル配線４６Ａと、第２コイル配線４６Ａの一方の端部が接続された第２接地端４８と、第２コイル配線４６Ａの他方の端部が接続された第２信号端４７Ａとを有している。トランス４０Ｂの第２コイル４２Ｂは、第２コイル配線４６Ｂと、第２コイル配線４６Ｂの一方の端部が接続された第２接地端４８と、第２コイル配線４６Ｂの他方の端部が接続された第２信号端４７Ｂとを有している。第２接地端４８は、第２コイル４２Ａと第２コイル４２Ｂとに対して共通の端子として構成されている。なお、第２コイル４２Ａと第２コイル４２Ｂとにそれぞれ第２接地端を設ける構成としてもよい。
　第２コイル配線４６Ａ，４６Ｂの形状は、平面視において、楕円渦巻状である。第２信号端４７Ａ，４７Ｂは、第２コイル配線４６Ａ，４６Ｂの内側に配置されている。第２接地端４８は、トランス４０Ａの第２コイル４２Ａとトランス４０Ｂの第２コイル４２Ｂとの間に配置されている。第２コイル４２Ａ，４２Ｂは、Ｔｉ、ＴｉＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択されたものを含む材料により構成される。
　第２信号端４７Ａは、図４に示す第２電極パッド８２Ａに接続されている。第２信号端４７Ｂは、図４に示す第２電極パッド８２Ｂに接続されている。第２接地端４８は、図４に示す第２電極パッド８２Ｃに接続されている。
　本実施形態において、第２コイル配線４６Ａは、平面視において、図５に示す第１コイル配線４３Ａと同一の巻回方向によって形成されている。また、第２コイル配線４６Ａの巻回数は、第１コイル配線４３Ａの巻回数と同じである。本実施形態において、第２コイル配線４６Ｂは、平面視において、図５に示す第１コイル配線４３Ｂと同一の巻回方向によって形成されている。また、第２コイル配線４６Ｂの巻回数は、第１コイル配線４３Ｂの巻回数と同じである。
　図９に示すように、トランス４０Ａの第１コイル４１Ａおよび第２コイル４２Ａは、絶縁膜８５を介してｚ方向において互いに対向配置されている。本実施形態では、第１コイル４１Ａおよび第２コイル４２Ａは、複数の絶縁膜８５を介してｚ方向において互いに対向配置されている。
　図９に示すように、第１コイル４１Ａは、１つの絶縁膜８５内に埋め込まれた導電層として構成されている。より詳細には、第１コイル４１Ａが埋め込まれる絶縁膜８５１には、第２絶縁膜８５Ｂをｚ方向に貫通するコイル溝（第１コイル溝）１４１が形成されている。第１コイル４１Ａを構成する導電層は、絶縁膜８５１の第２絶縁膜８５Ｂのコイル溝１４１に埋め込まれている。第１コイル４１Ａが埋め込まれる絶縁膜８５１は、絶縁膜８５１とｚ方向において隣り合う絶縁膜８５によって覆われている。これにより、第１コイル４１Ａは、絶縁膜８５に埋め込まれているともいえる。
　図９に示すように、第２コイル４２Ａは、１つの絶縁膜８５内に埋め込まれた導電層として構成されている。より詳細には、第２コイル４２Ａが埋め込まれる絶縁膜８５４には、第２絶縁膜８５Ｂをｚ方向に貫通するコイル溝（第２コイル溝）１４２が形成されている。第２コイル４２Ａを構成する導電層は、絶縁膜８５４の第２絶縁膜８５Ｂのコイル溝１４２に埋め込まれている。第２コイル４２Ａが埋め込まれる絶縁膜８５４は、絶縁膜８５４とｚ方向において隣り合う絶縁膜８５によって覆われている。これにより、第２コイル４２Ａは、絶縁膜８５に埋め込まれているともいえる。
　ｚ方向において、第２コイル４２Ａは、第１コイル４１Ａよりも基板８３から離れた位置にある。換言すると、第２コイル４２Ａは、第１コイル４１Ａよりも上方に位置しているともいえる。また、第１コイル４１Ａは、第２コイル４２Ａよりも基板８３の近くに配置されているともいえる。本実施形態では、第１コイル４１Ａと第２コイル４２Ａとのｚ方向の間の距離は、第１コイル４１Ａと基板８３の基板主面８３ｓとの間の距離よりも大きい。
　図７に示すキャパシタ５０Ａの第１キャパシタ電極５１Ａは、平面視において、図５に示す第１コイル４１Ａと重なるように形成されている。第１キャパシタ電極５１Ａは、導電性材料により形成される。第１キャパシタ電極５１Ａは、非磁性体材料により形成されることがより好ましい。非磁性体材料としては、Ｔｉ、ＴｉＮ、ＴｉＷ（タングステンチタン）、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、Ｃｒ（クロム）、ＣｒＳｉ（けい化クロム）、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうちの１つまたは複数が適宜選択される。なお、第１キャパシタ電極５１Ａは、上記の材料以外の導電性材料により形成されてもよい。本実施形態の第１キャパシタ電極５１Ａは、Ｔｉを含む材料により形成されている。
　第１キャパシタ電極５１Ａは、第１電極配線５３Ａと、第１キャパシタ端部５４Ａと、第１キャパシタ接地端５５とを有している。第１電極配線５３Ａは、図５に示す第１コイル配線４３Ａと同様に、楕円渦巻状に形成されている。第１電極配線５３Ａは、図５に示す第１コイル４１Ａの第１コイル配線４３Ａと同じ形状に形成されている。つまり、第１電極配線５３Ａは、第１コイル配線４３Ａと同一の線幅／線間隔比に設定されている。
　第１電極配線５３Ａは、第１電極配線５３Ａの中心から第１電極配線５３Ａの外側に向かう方向に沿って形成された第１スリット５１Ａｓを有している。この第１スリット５１Ａｓにより、第１電極配線５３Ａは、開いた環状に形成されている。第１スリット５１Ａｓは、第１電極配線５３Ａにおいて、電流ループの形成を抑制する。
　第１キャパシタ端部５４Ａは、図５に示す第１コイル４１Ａの第１信号端４４Ａと重なるように配置されている。第１キャパシタ端部５４Ａは、平面視において第１信号端４４Ａと同じ形状に形成されている。第１キャパシタ端部５４Ａは、第１電極配線５３Ａの内側に配置され、第１電極配線５３Ａと接続されている。なお、第１キャパシタ端部５４Ａの形状は任意の形状に変更されてもよい。また、第１キャパシタ端部５４Ａは、省略されてもよい。
　第１キャパシタ接地端５５は、図５に示す第１コイル４１Ａの第１接地端４５と重なるように配置されている。第１キャパシタ接地端５５は、平面視において第１接地端４５と同じ形状に形成されている。第１キャパシタ接地端５５は、キャパシタ５０Ａの第１キャパシタ電極５１Ａとキャパシタ５０Ｂの第１キャパシタ電極５１Ｂとの間に配置されている。第１キャパシタ接地端５５は、第１電極配線５３Ａの中心に向かって延びる接続配線５５Ａにより、第１電極配線５３Ａの各配線部分と電気的に接続されている。
　図７に示すキャパシタ５０Ｂの第１キャパシタ電極５１Ｂは、平面視において、図５に示す第１コイル４１Ｂと重なるように形成されている。第１キャパシタ電極５１Ｂは、導電性材料により形成される。第１キャパシタ電極５１Ｂは、非磁性材料により形成されることがより好ましい。非磁性材料としては、Ｔｉ、ＴｉＮ、ＴｉＷ、Ｔａ、ＴａＮ、Ｃｒ、ＣｒＳｉ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうちの１つまたは複数が適宜選択される。なお、第１キャパシタ電極５１Ｂは、上記の材料以外の導電性材料により形成されてもよい。
　第１キャパシタ電極５１Ｂは、第１電極配線５３Ｂと、第１キャパシタ端部５４Ｂと、第１接地端５５とを有している。したがって、第１キャパシタ電極５１Ａ，５１Ｂは、図５に示す第１コイル４１Ａ，４１Ｂと同様に、第１接地端５５を共通の端子として有している。
　第１電極配線５３Ｂは、図５に示す第１コイル配線４３Ｂと同様に、楕円渦巻状に形成されている。第１電極配線５３Ｂは、図５に示す第１コイル４１Ｂの第１コイル配線４３Ｂと同じ形状に形成されている。つまり、第１電極配線５３Ｂは、第１コイル配線４３Ｂと同一の線幅／線間隔比に設定されている。この第１電極配線５３Ｂは、第１電極配線５３Ｂの中心から第１電極配線５３Ｂの外側に向かう方向に沿って形成された第１スリット５１Ｂｓを有している。この第１スリット５１Ｂｓにより、第１電極配線５３Ｂは、開いた環状に形成されている。第１スリット５１Ｂｓは、第１電極配線５３Ｂにおいて、電流ループの形成を抑制する。
　第１キャパシタ端部５４Ｂは、図５に示す第１コイル４１Ｂの第１信号端４４Ｂと重なるように配置されている。第１キャパシタ端部５４Ｂは、平面視において第１信号端４４Ｂと同じ形状に形成されている。第１キャパシタ端部５４Ｂは、第１電極配線５３Ｂの内側に配置され、第１電極配線５３Ｂと接続されている。なお、第１キャパシタ端部５４Ｂの形状は任意の形状に変更されてもよい。また、第１キャパシタ端部５４Ｂは、省略されてもよい。
　第１キャパシタ接地端５５は、第１電極配線５３Ｂの中心に向かって延びる接続配線５５Ｂにより、第１電極配線５３Ｂの各配線部分と電気的に接続されている。
　図８に示すキャパシタ５０Ａの第２キャパシタ電極５２Ａは、平面視において、図６に示す第２コイル４２Ａと重なるように形成されている。第２キャパシタ電極５２Ａは、導電性材料により形成される。第２キャパシタ電極５２Ａは、非磁性材料により形成されることがより好ましい。非磁性材料としては、Ｔｉ、ＴｉＮ、ＴｉＷ、Ｔａ、ＴａＮ、Ｃｒ、ＣｒＳｉ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうちの１つまたは複数が適宜選択される。なお、第２キャパシタ電極５２Ａは、上記の材料以外の導電性材料により形成されてもよい。
　第２キャパシタ電極５２Ａは、第２電極配線５６Ａと、第２キャパシタ端部５７Ａと、第２キャパシタ接地端５８とを有している。第２電極配線５６Ａは、図６に示す第２コイル配線４６Ａと同様に、楕円渦巻状に形成されている。第２電極配線５６Ａは、図６に示す第２コイル４２Ａの第２コイル配線４６Ａと同じ形状に形成されている。つまり、第２電極配線５６Ａは、第２コイル配線４６Ａと同一の線幅／線間隔比に設定されている。
　第２電極配線５６Ａは、第２電極配線５６Ａの中心から第２電極配線５６Ａの外側に向かう方向に沿って形成された第２スリット５２Ａｓを有している。この第２スリット５２Ａｓにより、第２電極配線５６Ａは、開いた環状に形成されている。第２スリット５２Ａｓは、第２電極配線５６Ａにおいて、電流ループの形成を抑制する。
　第２キャパシタ端部５７Ａは、図６に示す第２コイル４２Ａの第２信号端４７Ａと重なるように配置されている。第２キャパシタ端部５７Ａは、平面視において第２信号端４７Ａと同じ形状に形成されている。第２キャパシタ端部５７Ａは、第２電極配線５６Ａの内側に配置され、第２電極配線５６Ａと接続されている。なお、第２キャパシタ端部５７Ａの形状は任意の形状に変更されてもよい。また、第２キャパシタ端部５７Ａは、省略されてもよい。
　第２キャパシタ接地端５８は、図６に示す第２コイル４２Ａの第２接地端４８と重なるように配置されている。第２キャパシタ接地端５８は、平面視において第２接地端４８と同じ形状に形成されている。第２キャパシタ接地端５８は、キャパシタ５０Ａの第２キャパシタ電極５２Ａとキャパシタ５０Ｂの第２キャパシタ電極５２Ｂとの間に配置されている。第２キャパシタ接地端５８は、第２電極配線５６Ａの中心に向かって延びる接続配線５８Ａにより、第２電極配線５６Ａの各配線部分と電気的に接続されている。
　図８に示すキャパシタ５０Ｂの第２キャパシタ電極５２Ｂは、平面視において、図６に示す第２コイル４２Ｂと重なるように形成されている。第２キャパシタ電極５２Ｂは、導電性材料により形成される。第２キャパシタ電極５２Ｂは、非磁性材料により形成されることがより好ましい。非磁性材料としては、Ｔｉ、ＴｉＮ、ＴｉＷ、Ｔａ、ＴａＮ、Ｃｒ、ＣｒＳｉ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうちの１つまたは複数が適宜選択される。なお、第２キャパシタ電極５２Ｂは、上記の材料以外の導電性材料により形成されてもよい。
　第２キャパシタ電極５２Ｂは、第２電極配線５６Ｂと、第２キャパシタ端部５７Ｂと、第２キャパシタ接地端５８とを有している。したがって、第２キャパシタ電極５２Ａ，５２Ｂは、図６に示す第２コイル４２Ａ，４２Ｂと同様に、第２キャパシタ接地端５８を共通の端子として有している。
　第２電極配線５６Ｂは、図６に示す第２コイル配線４６Ｂと同様に、楕円渦巻状に形成されている。第２電極配線５６Ｂは、図６に示す第２コイル４２Ｂの第２コイル配線４６Ｂと同じ形状に形成されている。つまり、第２電極配線５６Ｂは、第２コイル配線４６Ｂと同一の線幅／線間隔比に設定されている。この第２電極配線５６Ｂは、第２電極配線５６Ｂの中心から第２電極配線５６Ｂの外側に向かう方向に沿って形成された第２スリット５２Ｂｓを有している。この第２スリット５２Ｂｓにより、第２電極配線５６Ｂは、開いた環状に形成されている。第２スリット５２Ｂｓは、第２電極配線５６Ｂにおいて、電流ループの形成を抑制する。
　第２キャパシタ端部５７Ｂは、図６に示す第２コイル４２Ｂの第２信号端４７Ｂと重なるように配置されている。第２キャパシタ端部５７Ｂは、平面視において第２信号端４７Ｂと同じ形状に形成されている。第２キャパシタ端部５７Ｂは、第２電極配線５６Ｂの内側に配置され、第２電極配線５６Ｂと接続されている。なお、第２キャパシタ端部５７Ｂの形状は任意の形状に変更されてもよい。また、第２キャパシタ端部５７Ｂは、省略されてもよい。
　第２キャパシタ接地端５８は、第２電極配線５６Ｂの中心に向かって延びる接続配線５８Ｂにより、第２電極配線５６Ｂの各配線部分と電気的に接続されている。
　図９に示すように、キャパシタ５０Ａの第１キャパシタ電極５１Ａおよび第２キャパシタ電極５２Ａは、トランス４０Ａの第１コイル４１Ａと第２コイル４２Ａとの間に配置されている。第１キャパシタ電極５１Ａと第２キャパシタ電極５２Ａは、複数の絶縁膜８５を介してｚ方向において互いに対向配置されている。
　本実施形態の第１キャパシタ電極５１Ａは、第１コイル４１Ａが形成された絶縁膜８５１に隣接する絶縁膜８５２に形成されている。また、本実施形態の第２キャパシタ電極５２Ａは、第２コイル４２Ａが形成された絶縁膜８５４に隣り合う絶縁膜８５３に形成されている。
　第１キャパシタ電極５１Ａは、１つの絶縁膜８５内に埋め込まれた導電層として構成されている。より詳細には、第１キャパシタ電極５１Ａが埋め込まれた絶縁膜８５２は、第１絶縁膜８５Ａおよび第２絶縁膜８５Ｂを有している。第１キャパシタ電極５１Ａを構成する導電層は、絶縁膜８５２を構成する第１絶縁膜８５Ａと第２絶縁膜８５Ｂとの間に形成されている。つまり、第１絶縁膜８５Ａは、ｚ方向における一方の面（下面）が第１コイル４１Ａと接し、他方の面（上面）が第１キャパシタ電極５１Ａに接する。絶縁膜８５２の第１絶縁膜８５Ａは、第１キャパシタ電極５１Ａと第１コイル４１Ａとの間に配置されているといえる。絶縁膜８５２の第１絶縁膜８５Ａは、第１薄膜に相当する。絶縁膜８５２の第２絶縁膜８５Ｂは第１層間絶縁膜に相当する。これにより、第１キャパシタ電極５１Ａは、絶縁膜８５に埋め込まれているともいえる。
　第２キャパシタ電極５２Ａは、１つの絶縁膜８５内に埋め込まれた導電層として構成されている。より詳細には、第２キャパシタ電極５２Ａが埋め込まれた絶縁膜８５３は、第１絶縁膜８５Ａおよび第２絶縁膜８５Ｂを有している。第２コイル４２Ａが埋め込まれた絶縁膜８５４は、第１絶縁膜８５Ａおよび第２絶縁膜８５Ｂを有している。絶縁膜８５４の第１絶縁膜８５Ａは、絶縁膜８５３の第２絶縁膜８５Ｂと接している。第２キャパシタ電極５２Ａを構成する導電層は、絶縁膜８５３の第２絶縁膜８５Ｂと、その絶縁膜８５３と隣り合う絶縁膜８５４の第１絶縁膜８５Ａとの間に形成されている。つまり、第１絶縁膜８５Ａは、ｚ方向における一方の面（下面）が第２キャパシタ電極５２Ａと接し、他方の面（上面）が第２コイル４２Ａと接する。絶縁膜８５４の第１絶縁膜８５Ａは、第２キャパシタ電極５２Ａと第２コイル４２Ａとの間に配置されているといえる。絶縁膜８５４の第１絶縁膜８５Ａは、第２薄膜に相当する。絶縁膜８５３の第２絶縁膜８５Ｂは第２層間絶縁膜に相当する。これにより、第２キャパシタ電極５２Ａは、絶縁膜８５に埋め込まれているともいえる。
　第１キャパシタ電極５１Ａおよび第２キャパシタ電極５２Ａの間の距離は、第１キャパシタ電極５１Ａと第２キャパシタ電極５２Ａの間に介在される絶縁膜８５の膜厚と積層数とにより決定される。この距離は、トランスチップ８０の絶縁耐圧や電界強度に応じて適宜設定される。
　図９に示すように、第１キャパシタ電極５１Ａは、第１コイル４１Ａと電気的に接続されている。
　第１コイル４１Ａは、第１コイル配線４３Ａ、第１信号端４４Ａ、および第１接地端４５を有している。第１キャパシタ電極５１Ａは、第１電極配線５３Ａ、第１キャパシタ端部５４Ａ、および第１キャパシタ接地端５５を有している。第１電極配線５３Ａと第１コイル配線４３Ａとは、ｚ方向において互いに重なりあう。第１キャパシタ端部５４Ａと第１信号端４４Ａは、ｚ方向において互いに重なりあう。第１キャパシタ接地端５５と第１接地端４５は、ｚ方向において互いに重なりあう。
　第１キャパシタ電極５１Ａの第１キャパシタ接地端５５は、第１コイル４１Ａの第１接地端４５と接続されている。第１キャパシタ電極５１Ａが埋め込まれた絶縁膜８５２の第１絶縁膜８５Ａは、第１コイル４１Ａの第１接地端４５を露出する第１開口部１４５を有している。第１キャパシタ電極５１Ａの第１キャパシタ接地端５５は、第１開口部１４５内において、第１コイル４１Ａの第１接地端４５と接している。したがって、第１キャパシタ電極５１Ａの第１キャパシタ接地端５５は、第１開口部１４５により、第１コイル４１Ａの第１接地端４５と電気的に接続されている。
　図９に示すように、第２キャパシタ電極５２Ａは、第２コイル４２Ａと電気的に接続されている。
　第２コイル４２Ａは、第２コイル配線４６Ａ、第２信号端４７Ａ、および第２接地端４８を有している。第２キャパシタ電極５２Ａは、第２電極配線５６Ａ、第２キャパシタ端部５７Ａ、および第２キャパシタ接地端５８を有している。第２電極配線５６Ａと第２コイル配線４６Ａとは、ｚ方向において互いに重なりあう。第２キャパシタ端部５７Ａと第２信号端４７Ａは、ｚ方向において互いに重なりあう。第２キャパシタ接地端５８と第２接地端４８は、ｚ方向において互いに重なりあう。
　第２キャパシタ電極５２Ａの第２キャパシタ接地端５８は、第２コイル４２Ａの第２接地端４８と接続されている。第２コイル４２Ａが埋め込まれた絶縁膜８５４の第１絶縁膜８５Ａは、第２キャパシタ電極５２Ａの第２キャパシタ接地端５８の一部を露出する第２開口部１４６を有している。第２コイル４２Ａの第２接地端４８は、第２開口部１４６内において、第２キャパシタ電極５２Ａの第２キャパシタ接地端５８と接している。したがって、第２コイル４２Ａの第２接地端４８は、第２開口部１４６により第２キャパシタ電極５２Ａの第２キャパシタ接地端５８と電気的に接続されている。
　図４に示すように、平面視において、複数の第１電極パッド８１および複数の第２電極パッド８２はそれぞれ、内方領域８７内に配置されている。
　図９に示すように、各電極パッド８１，８２は、最上層の絶縁膜８５Ｕの上に形成されている。各電極パッド８１および各電極パッド８２は、絶縁膜８５に埋め込まれているともいえる。本実施形態では、各電極パッド８１および各電極パッド８２は、トランス４０Ａ，４０Ｂの第２コイル４２Ａ，４２Ｂに対して基板８３から離れた位置に配置されている。換言すると、各電極パッド８１および各電極パッド８２は、トランス４０Ａ，４０Ｂの第２コイル４２Ａ，４２Ｂよりも上方に位置している。本実施形態では、第１コイル４１Ａと第２コイル４２Ａとの間の距離は、第２コイル４２Ａと各電極パッド８１，８２とのｚ方向の間の距離よりも大きい。
　図４に示すように、平面視において、複数の第１電極パッド８１は、２つのトランス４０Ａおよび２つのトランス４０Ｂとｘ方向に揃う位置と、トランス４０Ａとトランス４０Ｂとのｘ方向の間とそれぞれ配置されている。複数の第１電極パッド８１は、ｙ方向において、トランス４０Ａ，４０Ｂよりもチップ側面８０ｂの近くに配置されている。換言すると、複数の第１電極パッド８１は、トランス４０Ａ，４０Ｂとチップ側面８０ｂとのｙ方向の間に配置されている。平面視において、複数の第１電極パッド８１は、トランス４０Ａ，４０Ｂよりも低圧リード９２（図２参照）の近くに配置されているともいえる。
　以下、便宜上、トランス４０Ａとｘ方向に揃う位置に配置された第１電極パッド８１を第１電極パッド８１Ａとする。また、トランス４０Ｂとｘ方向に揃う位置に配置された第１電極パッド８１を第１電極パッド８１Ｂとする。また、トランス４０Ａとトランス４０Ｂとのｘ方向の間に配置された第１電極パッド８１を第１電極パッド８１Ｃとする。なお、第１電極パッド８１Ａ～８１Ｃに共通した事項を説明する場合、第１電極パッド８１として説明する。
　第１電極パッド８１Ａは、ｙ方向から視て、トランス４０Ａと重なる位置に配置されている。第１電極パッド８１Ｂは、ｙ方向から視て、トランス４０Ｂと重なる位置に配置されている。第１電極パッド８１Ｃは、ｙ方向から視て、トランス４０Ａとトランス４０Ｂとのｘ方向の間の部分と重なる位置に配置されている。複数の第１電極パッド８１Ａ～８１Ｃは、ｙ方向において互いに揃った状態でｘ方向において互いに離間して配列されている。
　図４に示すように、平面視において、複数の第２電極パッド８２は、各トランス４０Ａ，４０Ｂ内と、トランス４０Ａとトランス４０Ｂとのｘ方向の間にそれぞれ配置されている。複数の第２電極パッド８２は、ｘ方向から視て、トランス４０Ａ，４０Ｂと重なる位置に配置されている。以下、便宜上、トランス４０Ａ内の第２電極パッド８２を第２電極パッド８２Ａ、トランス４０Ｂ内の第２電極パッド８２を第２電極パッド８２Ｂ、トランス４０Ａとトランス４０Ｂとの間の第２電極パッドを第２電極パッド８２Ｃとする。なお、第２電極パッド８２Ａ～８２Ｃに共通した事項を説明する場合、第２電極パッド８２として説明する。
　第２電極パッド８２Ａは、トランス４０Ａの楕円渦巻状の第２コイル４２Ａに形成された内側のスペースに配置されている。第２電極パッド８２Ｂは、トランス４０Ｂの楕円渦巻状の第２コイル４２Ａに形成された内側のスペースに配置されている。第２電極パッド８２Ｃは、トランス４０Ａとトランス４０Ｂとのｘ方向の間に配置されている。各第２電極パッド８２Ａ～８２Ｃは、ｘ方向に隣り合う一対の電極パッドにより構成されている。各第２電極パッド８２Ａ～８２Ｃは、ｙ方向において互いに揃った状態でｘ方向において互いに離れて配列されている。
　図４、図５、および図９に示すように、第１電極パッド８１Ａは、トランス４０Ａの第１コイル４１Ａと電気的に接続されている。第１電極パッド８１Ｃは、トランス４０Ａの第１コイル４１Ａと電気的に接続されている。図４、図５に示す第１電極パッド８１Ｂは、トランス４０Ｂの第１コイル４１Ｂと電気的に接続されている。第１電極パッド８１Ｃは、トランス４０Ｂの第１コイル４１Ｂと電気的に接続されている。つまり、第１電極パッド８１Ｃは、トランス４０Ａとトランス４０Ｂとにおいて共通の電極パッドである。
　図４、図６、および図９に示すように、第２電極パッド８２Ａは、トランス４０Ａの第２コイル４２Ａと個別に電気的に接続されている。第２電極パッド８２Ｃは、トランス４０Ａの第２コイル４２Ａと電気的に接続されている。図４、図６に示す第２電極パッド８２Ｂは、トランス４０Ｂの第２コイル４２Ｂと電気的に接続されている。第２電極パッド８２Ｃは、トランス４０Ｂの第２コイル４２Ｂと電気的に接続されている。つまり、第２電極パッド８２Ｃは、トランス４０Ａとトランス４０Ｂとにおいて共通の電極パッドである。
　図５および図６に示すように、トランスチップ８０は、各電極パッド８１Ａ～８１Ｃ，８２Ａ～８２Ｃとトランス４０Ａ，４０Ｂの各コイル４１Ａ，４１Ｂ，４２Ａ，４２Ｂとを個別に接続するための接続配線を備えている。この接続配線は、本実施形態では、第１電極パッド８１Ａ～８１Ｃと第１コイル４１Ａ，４１Ｂとを接続する接続配線１３１Ａ，１３１Ｂ，１３１Ｃを含む。各接続配線１３１Ａ～１３１Ｃは、内方領域８７内に設けられている。各接続配線１３１Ａ～１３１Ｃは、Ｔｉ、ＴｉＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択されたものを含む材料により形成されている。
　図５に示すように、接続配線１３１Ａは、第１電極パッド８１Ａとトランス４０Ａの第１コイル４１Ａの第１信号端４４Ａとを接続する配線である。接続配線１３１Ｂは、第１電極パッド８１Ｂとトランス４０Ｂの第１コイル４１Ｂの第１信号端４４Ｂとを接続する配線である。接続配線１３１Ｃは、第１電極パッド８１Ｃと、トランス４０Ａの第１コイル４１Ａの第２端部およびトランス４０Ｂの第１コイル４１Ｂの第２端部とを接続する配線である。接続配線１３１Ｃは第１電圧配線に相当する。第１電極パッド８１Ｃは第１接地電極に相当する。なお、接続配線１３１Ａ～１３１Ｃは互いに同様の構造である。このため、以下では、接続配線１３１Ａの構成について説明し、接続配線１３１Ｂ，１３１Ｃの詳細な説明を省略する。
　図９に示すように、接続配線１３１Ａは、複数の絶縁膜８５を貫通するようにｚ方向に延びる第１配線部１３２Ａと、ｙ方向に延びる第２配線部１３３Ａと、を有している。
　第１配線部１３２Ａは、平面視において第１電極パッド８１Ａと重なる位置に配置されており、第１電極パッド８１Ａに接続されている。第１配線部１３２Ａは、複数の絶縁膜８５のうち最上層の絶縁膜８５Ｕの下の絶縁膜８５から最下層の絶縁膜８５Ｌよりも２つ上の絶縁膜８５までを貫通している。第１配線部１３２Ａは、平板状の配線部と複数のビアとを有している。配線部は、各コイル４１Ａ，４２Ａが設けられる絶縁膜８５１、８５４と同じ位置にそれぞれ設けられる。ビアは、両配線部のｚ方向の間、上方の配線部と第１電極パッド８１Ａとの間、および下方の配線部と第２配線部１３３Ａとの間にそれぞれ設けられる。
　第２配線部１３３Ａは、第１配線部１３２Ａよりも基板８３の近くに設けられている。第２配線部１３３Ａは、第１コイル４１Ａよりも基板８３の近くに設けられている。本実施形態では、第２配線部１３３Ａは、複数の絶縁膜８５のうち最下層の絶縁膜８５Ｌよりも１つ上の絶縁膜８５に設けられている。第２配線部１３３Ａのｘ方向の両端部のうちトランスチップ８０のチップ側面８０ｂに近い方の第１端部は、平面視において第１配線部１３２Ａと重なる位置に設けられている。第２配線部１３３Ａは、第１配線部１３２Ａに接続されている。第２配線部１３３Ａにおいて、第１端部と反対側の第２端部は、平面視においてトランス４０Ａの第１コイル４１Ａと重なる位置に設けられている。詳しくは、第２端部は、平面視においてトランス４０Ａの第１コイル４１Ａに含まれる第１信号端４４Ａと重なる位置に設けられている。第２配線部１３３Ａは、第２配線部１３３Ａと第１信号端４４Ａとを接続する複数のビア１３４Ａを有している。
　図９に示すように、接続配線１３１Ｃは、複数の絶縁膜８５を貫通するようにｚ方向に延びる第１配線部１３２Ｃと、ｙ方向に延びる第２配線部１３３Ｃと、を有している。
　第１配線部１３２Ｃは、接続配線１３１Ａの第１配線部１３２Ａと同様に構成されている。
　第１配線部１３２Ｃは、平面視において第１電極パッド８１Ｃと重なる位置に配置されており、第１電極パッド８１Ｃに接続されている。第１配線部１３２Ｃは、複数の絶縁膜８５のうち最上層の絶縁膜８５Ｕの下の絶縁膜８５から最下層の絶縁膜８５Ｌよりも２つ上の絶縁膜８５までを貫通している。第１配線部１３２Ｃは平板状の配線部と複数のビアとを有している。配線部は、各コイル４１Ａ，４２Ａが設けられる絶縁膜８５１、８５４と同じ位置にそれぞれ設けられる。ビアは、両配線部のｚ方向の間、上方の配線部と第１電極パッド８１Ａとの間、および下方の配線部と第２配線部１３３Ｃとの間にそれぞれ設けられる。
　第２配線部１３３Ｃは、第１配線部１３２Ｃよりも基板８３の近くに設けられている。第２配線部１３３Ｃは、第１コイル４１Ａよりも基板８３の近くに設けられている。本実施形態では、第２配線部１３３Ｃは、複数の絶縁膜８５のうち最下層の絶縁膜８５Ｌよりも１つ上の絶縁膜８５に設けられている。第２配線部１３３Ｃのｘ方向の両端部のうちトランスチップ８０のチップ側面８０ｂに近い方の第１端部は、平面視において第１配線部１３２Ｃと重なる位置に設けられている。第２配線部１３３Ｃは、第１配線部１３２Ｃに接続されている。第２配線部１３３Ｃにおいて、第１端部とは反対側の第２端部は、平面視においてトランス４０Ａの第１コイル４１Ａと重なる位置に設けられている。詳しくは、第２端部は、平面視においてトランス４０Ａの第１コイル４１Ａに含まれる第１接地端４５と重なる位置に設けられている。第２配線部１３３Ｃは、第２配線部１３３Ｃと第１信号端４４Ａとを接続する複数のビア１３４Ｃを有している。接続配線１３１Ｃの第２配線部１３３Ｃは、最下層の絶縁膜８５Ｌを貫通するビア１３６により、基板８３と電気的に接続されている。なお、ビア１３６は省略されてもよい。
　図９に示すように、第２電極パッド８２Ａは、最上層の絶縁膜８５Ｕを貫通するビア１３５Ａにより、第２コイル４２Ａの第２信号端４７Ａと電気的に接続されている。
　第２電極パッド８２Ｃは、最上層の絶縁膜８５Ｕを貫通するビア１３５Ｃにより、第２コイル４２Ａの第２接地端４８と電気的に接続されている。
　図４および図６に示すように、本実施形態では、トランスチップ８０は、トランス４０Ａ，４０Ｂの第２コイル４２Ａ，４２Ｂの周囲に設けられたダミーパターン１２０を備えている。ダミーパターン１２０は、ダミーコイルパターンである。
　ダミーパターン１２０は、内方領域８７に設けられており、第１ダミーパターン１２１、第２ダミーパターン１２２、および第３ダミーパターン１２３を有している。各ダミーパターン１２１～１２３は、Ｔｉ、ＴｉＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択されたものを含む材料により形成されている。
　第１ダミーパターン１２１は、平面視において、トランス４０Ａの第２コイル４２Ａとトランス４０Ｂの第２コイル４２Ｂとのｘ方向の間の領域に設けられている。第１ダミーパターン１２１は、第２コイル４２Ａ，４２Ｂとは異なるパターンで形成されている。第１ダミーパターン１２１は、第２コイル４２Ａの第２接地端４８と電気的に接続されている。なお、第１ダミーパターン１２１は、２つの第２コイル４２Ａの第２接地端４８のうちの少なくとも一方と電気的に接続されていればよい。このように、第１ダミーパターン１２１は、第２コイル４２Ａ，４２Ｂと同一電位となる。このため、第２コイル４２Ａ，４２Ｂの第２基準電位の変化にともない、第１ダミーパターン１２１の電圧が第２コイル４２Ｂと同様に、第１コイル４１Ｂよりも高くなるときがある。
　図示していないが、第１ダミーパターン１２１は、ｚ方向において、第２コイル４２Ａ，４２Ｂと揃った位置に配置されている。つまり、第１ダミーパターン１２１は、第１コイル４１Ａ，４１Ｂよりも基板８３から離れた位置に配置されている。つまり、ダミーパターン１２０は、トランス４０Ａ，４０Ｂのうちトランスチップ８０のチップ主面８０ｓに近い方のコイルの周囲に設けられているともいえる。
　第１ダミーパターン１２１が第２コイル４２Ａ，４２Ｂと同じ電圧となることによって、第２コイル４２Ａ，４２Ｂと第１ダミーパターン１２１との間の電圧降下を抑制できる。したがって、第２コイル４２Ａ，４２Ｂに対する電界集中を抑制できる。
　図６に示すように、第３ダミーパターン１２３は、平面視において、トランス４０Ａ，４０Ｂの第２コイル４２Ａ，４２Ｂを囲むように形成されている。第３ダミーパターン１２３は、第１ダミーパターン１２１と電気的に接続されている。このため、第３ダミーパターン１２３は、第１ダミーパターン１２１と同様に、第２コイル４２Ｂの第２基準電位の変化にともない、第３ダミーパターン１２３の電圧が第１コイル４１Ｂよりも高くなるときがある。
　図９に示すように、第３ダミーパターン１２３は、ｚ方向において、第２コイル４２Ａと揃った位置に配置されている。また、図示していないが、第３ダミーパターン１２３は、ｚ方向において、第２コイル４２Ｂと揃った位置に配置されている。つまり、第３ダミーパターン１２３は、第１コイル４１Ａ，４１Ｂよりも基板８３から離れた位置に配置されている。このように、各ダミーパターン１２１～１２３は、ｚ方向において互いに揃った位置に配置されている。
　第３ダミーパターン１２３が第２コイル４２Ａ，４２Ｂと同じ電圧となることによって、第２コイル４２Ａ，４２Ｂと第３ダミーパターン１２３との間の電圧降下を抑制できる。したがって、第２コイル４２Ａ，４２Ｂに対する電界集中を抑制できる。
　図６に示すように、第２ダミーパターン１２２は、平面視において、第３ダミーパターン１２３を囲むように形成されている。第２ダミーパターン１２２は、第２コイル４２Ａ，４２Ｂから独立している。つまり、第２ダミーパターン１２２は、第２コイル４２Ａ，４２Ｂと電気的に接続されていない。
　図９に示すように、第２ダミーパターン１２２は、ｚ方向において、第２コイル４２Ａと揃った位置に配置されている。また図示していないが、第２ダミーパターン１２２は、ｚ方向において、第２コイル４２Ｂと揃った位置に配置されている。つまり、第２ダミーパターン１２２は、第１コイル４１Ａ，４１Ｂよりも基板８３から離れた位置に配置されている。第２ダミーパターン１２２は、第２コイル４２Ａ，４２Ｂの周囲の電界強度の増加を抑制するとともに、第２電極パッド８２Ａ～８２Ｃに対する電界集中を抑制できる。
　図８に示すように、本実施形態では、トランスチップ８０は、キャパシタ５０Ａ，５０Ｂの第２キャパシタ電極５２Ａ，５２Ｂの周囲に設けられたダミーパターン１２５を備えている。このダミーパターン１２５は、上記のダミーパターン１２０と同様に構成されている。ダミーパターン１２５は、ダミーパターン１２５の内側からダミーパターン１２５の外側に向かう方向に沿って形成されたスリットを有している。このスリットは、ダミーパターン１２５における電流ループの形成を抑制する。ダミーパターン１２５は、ダミー電極パターンである。
　詳述すると、ダミーパターン１２５は、内方領域８７に設けられており、第１ダミーパターン１２６、第２ダミーパターン１２７、および第３ダミーパターン１２８を有している。各ダミーパターン１２６～１２８は、たとえば第２キャパシタ電極５２Ａと同じ材料により形成される。
　第１ダミーパターン１２６は、平面視において、キャパシタ５０Ａの第２キャパシタ電極５２Ａとキャパシタ５０Ｂの第２キャパシタ電極５２Ｂとのｘ方向の間の領域に設けられている。第１ダミーパターン１２６は、第２キャパシタ電極５２Ａ，５２Ｂとは異なるパターンで形成されている。第１ダミーパターン１２６は、第２キャパシタ電極５２Ａの第２キャパシタ接地端５８と電気的に接続されている。なお、第１ダミーパターン１２６は、２つの第２キャパシタ電極５２Ａの第２キャパシタ接地端５８のうちの少なくとも一方と電気的に接続されていればよい。このように、第１ダミーパターン１２６は、第２キャパシタ電極５２Ａ，５２Ｂと同一電位となる。このため、第２キャパシタ電極５２Ａ，５２Ｂの第２基準電位の変化にともない、第１ダミーパターン１２６の電圧が第２キャパシタ電極５２Ｂと同様に、第１キャパシタ電極５１Ｂよりも高くなるときがある。
　図示していないが、第１ダミーパターン１２６は、ｚ方向において、第２キャパシタ電極５２Ａ，５２Ｂと揃った位置に配置されている。つまり、第１ダミーパターン１２６は、第１キャパシタ電極５１Ａ，５１Ｂよりも基板８３から離れた位置に配置されている。つまり、ダミーパターン１２５は、キャパシタ５０Ａ，５０Ｂのうちトランスチップ８０のチップ主面８０ｓに近い方のコイルの周囲に設けられているともいえる。
　第１ダミーパターン１２６が第２キャパシタ電極５２Ａ，５２Ｂと同じ電圧となることによって、第２キャパシタ電極５２Ａ，５２Ｂと第１ダミーパターン１２６との間の電圧降下を抑制できる。したがって、第２キャパシタ電極５２Ａ，５２Ｂに対する電界集中を抑制できる。
　図８に示すように、第３ダミーパターン１２８は、平面視において、キャパシタ５０Ａ，５０Ｂの第２キャパシタ電極５２Ａ，５２Ｂを囲むように形成されている。第３ダミーパターン１２８は、第１ダミーパターン１２６と電気的に接続されている。このため、第３ダミーパターン１２８は、第１ダミーパターン１２６と同様に、第２キャパシタ電極５２Ｂの第２基準電位の変化にともない、第３ダミーパターン１２８の電圧が第１キャパシタ電極５１Ｂよりも高くなるときがある。
　図９に示すように、第３ダミーパターン１２８は、ｚ方向において、第２キャパシタ電極５２Ａと揃った位置に配置されている。また、図示していないが、第３ダミーパターン１２８は、ｚ方向において、第２キャパシタ電極５２Ｂと揃った位置に配置されている。つまり、第３ダミーパターン１２８は、第１キャパシタ電極５１Ａ，５１Ｂよりも基板８３から離れた位置に配置されている。このように、各ダミーパターン１２６～１２８は、ｚ方向において互いに揃った位置に配置されている。
　第３ダミーパターン１２８が第２キャパシタ電極５２Ａ，５２Ｂと同じ電圧となることによって、第２キャパシタ電極５２Ａ，５２Ｂと第３ダミーパターン１２８との間の電圧降下を抑制できる。したがって、第２キャパシタ電極５２Ａ，５２Ｂに対する電界集中を抑制できる。
　図８に示すように、第２ダミーパターン１２７は、平面視において、第３ダミーパターン１２８を囲むように形成されている。第２ダミーパターン１２７は、第２キャパシタ電極５２Ａ，５２Ｂから独立している。つまり、第２ダミーパターン１２７は、第２キャパシタ電極５２Ａ，５２Ｂと電気的に接続されていない。
　図９に示すように、第２ダミーパターン１２７は、ｚ方向において、第２キャパシタ電極５２Ａと揃った位置に配置されている。また図示していないが、第２ダミーパターン１２７は、ｚ方向において、第２キャパシタ電極５２Ｂと揃った位置に配置されている。つまり、第２ダミーパターン１２７は、第１キャパシタ電極５１Ａ，５１Ｂよりも基板８３から離れた位置に配置されている。第２ダミーパターン１２７は、第２キャパシタ電極５２Ａ，５２Ｂの周囲の電界強度の増加を抑制するとともに、第２電極パッド８２Ａ～８２Ｃに対する電界集中を抑制できる。
　図９に示すように、トランスチップ８０は、保護膜１５０およびパッシベーション膜１６０を備えている。保護膜１５０は、絶縁層８４の表面８４ｓに形成されている。保護膜１５０は、絶縁層８４を保護する膜である。保護膜１５０は、たとえば酸化シリコンを含む材料によって形成された膜である。
　パッシベーション膜１６０は、トランスチップ８０の表面保護膜である。パッシベーション膜１６０は、たとえば窒化シリコンを含む材料から形成されている。窒化シリコンを含む材料としては、たとえばＳｉＮおよびＳｉＣＮが挙げられる。本実施形態では、パッシベーション膜１６０は、ＳｉＮを含む材料から形成されている。パッシベーション膜１６０は、トランスチップ８０のチップ主面８０ｓを構成する。
　第１電極パッド８１および第２電極パッド８２は、保護膜１５０およびパッシベーション膜１６０によって覆われている。保護膜１５０およびパッシベーション膜１６０は、第１電極パッド８１および第２電極パッド８２の一部を露出する開口部を有している。これにより、第１電極パッド８１は、ワイヤＷ２を接続するための露出面を有している。また、第２電極パッド８２は、ワイヤＷ３を接続するための露出面を有している。
　図３、図４に示すように，トランスチップ８０は、パッシベーション膜１６０上に形成された樹脂層１８０を備えている。樹脂層１８０は、たとえばポリイミド（ＰＩ）を含む材料から形成されている。樹脂層１８０は、分離溝１８３によって内方樹脂層１８１と外方樹脂層１８２とに分離されている。図４に示すように、平面視において、分離溝１８３は、トランス４０Ａ，４０Ｂを囲むように形成されている。樹脂層１８０は、第１電極パッド８１を露出する第１樹脂開口部１８４と、第２電極パッド８２を露出する第２樹脂開口部１８５と、を備えている。
　図１０は、図９の一部拡大図であり、第１コイル４１Ａおよび第１キャパシタ電極５１Ａの構成例を示す。この構成例は、第１コイル４１ＡをＣｕにより形成した例を示している。
　図１０に示すように、絶縁膜８５１には、楕円渦巻状のコイル溝１４１が形成されている。コイル溝１４１は、第２絶縁膜８５Ｂを貫通して形成されている。これにより、コイル溝１４１の上端および下端は、それぞれ、上方の絶縁膜８５２の第１絶縁膜８５Ａと、第１コイル４１Ａが埋め込まれた絶縁膜８５１の第１絶縁膜８５Ａとに開放した面となっている。
　コイル溝１４１の内面（側面および底面）には、バリア膜１４３が形成されている。バリア膜１４３は、コイル溝１４１に上方が開放した空間が形成されるように、当該側面および底面に倣って膜状に形成されている。この実施形態では、バリア膜１４３は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、等を含む材料により形成されている。そして、コイル溝１４１においてバリア膜１４３の内側に本体層１４４を埋め込むことによって、バリア膜１４３および本体層１４４により構成される埋め込みコイルの一例としての第２コイル４２Ａが形成されている。本体層１４４は、Ｃｕ、Ａｌ、Ｗのうちの１つまたは複数が適宜選択されたものを含む材料により形成されている。
　第１コイル４１Ａは、その上面が絶縁膜８５１の上面と面一になるように形成されている。これにより、第１コイル４１Ａは、側面、上面および下面において、互いに異なる絶縁膜８５に接している。具体的には、第１コイル４１Ａが埋め込まれた絶縁膜８５１は、第１絶縁膜８５Ａおよび第２絶縁膜８５Ｂが第２コイル４２Ａの側面に接している。この絶縁膜８５１の上側に形成された絶縁膜８５２は、下層の第１絶縁膜８５Ａのみが第２コイル４２Ａの上面に接している。また、下側の絶縁膜８５は、上層の第２絶縁膜８５Ｂのみが第２コイル４２Ａの下面に接している。
　第１キャパシタ電極５１Ａは、絶縁膜８５２を構成する第１絶縁膜８５Ａの上面に接している。第１キャパシタ電極５１Ａは、上面および側面が絶縁膜８５２を構成する第２絶縁膜８５Ｂに接している。絶縁膜８５２の第１絶縁膜８５Ａは、ｚ方向の一方の面（下面）が第２絶縁膜８５Ｂ（層間絶縁膜）と接し、他方の面（上面）が第１キャパシタ電極５１Ａと接する。絶縁膜８５２の第１絶縁膜８５Ａは第１薄膜に相当する。絶縁膜８５２の第２絶縁膜８５Ｂは第１層間絶縁膜に相当する。
　絶縁膜８５２の第１絶縁膜８５Ａは、下層の絶縁膜８５１の第２絶縁膜８５Ｂと、絶縁膜８５１に埋め込まれた第１コイル４１Ａとを覆うように形成される。この第１絶縁膜８５Ａに対して、第１コイル４１Ａの第１接地端４５の上面の一部を露出する第１開口部１４５を形成する。次いで、第１絶縁膜８５Ａの上に、第１キャパシタ電極５１Ａを構成する導電材料の膜を形成する。この膜の一部を除去することにより、第１キャパシタ電極５１Ａを形成する。そして、第１キャパシタ電極５１Ａおよび第１絶縁膜８５Ａを覆うように第２絶縁膜８５Ｂを形成する。これにより、絶縁膜８５２に埋め込まれた第１キャパシタ電極５１Ａが形成される。
　図１１は、図９の一部拡大図であり、第２コイル４２Ａおよび第２キャパシタ電極５２Ａの構成例を示す。この構成例は、第２コイル４２ＡをＣｕにより形成した例を示している。
　図１１に示すように、絶縁膜８５４の第２絶縁膜８５Ｂには、楕円渦巻状のコイル溝１４２が形成されている。コイル溝１４２は、第２絶縁膜８５Ｂを貫通して形成されている。これにより、コイル溝１４２の上端および下端は、それぞれ、上方の絶縁膜８５の第１絶縁膜８５Ａと、第２コイル４２Ａが埋め込まれた絶縁膜８５４の第１絶縁膜８５Ａに開放した面となっている。
　コイル溝１４２の内面（側面および底面）には、バリア膜１４３が形成されている。バリア膜１４３は、コイル溝１４２に上方が開放した空間が形成されるように、当該側面および底面に倣って膜状に形成されている。この実施形態では、バリア膜１４３は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、等を含む材料により形成されている。そして、コイル溝１４２においてバリア膜１４３の内側に本体層１４４を埋め込むことによって、バリア膜１４３および本体層１４４により構成される埋め込みコイルの一例としての第２コイル４２Ａが形成されている。本体層１４４は、Ｃｕ、Ａｌ、Ｗのうちの１つまたは複数が適宜選択されたものを含む材料により形成されている。
　第２コイル４２Ａは、その上面が絶縁膜８５４の上面と面一になるように形成されている。これにより、第２コイル４２Ａは、側面、上面、および下面において、互いに異なる絶縁膜に接している。具体的には、第２コイル４２Ａが埋め込まれた絶縁膜８５は、第２絶縁膜８５Ｂが第２コイル４２Ａの側面に接しており、この絶縁膜８５の上側に形成された絶縁膜８５は、下層の第１絶縁膜８５Ａのみが第２コイル４２Ａの上面に接している。また、第２コイル４２Ａが埋め込まれた絶縁膜８５４は、第１絶縁膜８５Ａが第２コイル４２Ａの下面に接している。
　第２キャパシタ電極５２Ａは、第２コイル４２Ａが埋め込まれた絶縁膜８５４を構成する第１絶縁膜８５Ａの下面に接している。第２キャパシタ電極５２Ａは、下面および側面が絶縁膜８５３を構成する第２絶縁膜８５Ｂに接している。絶縁膜８５３の第１絶縁膜８５Ａは、ｚ方向の一方の面（下面）が第２キャパシタ電極５２Ａと接し、他方の面（上面）が第２絶縁膜８５Ｂ（層間絶縁膜）と接する。絶縁膜８５４の第１絶縁膜８５Ａは第２薄膜に相当する。絶縁膜８５３の第２絶縁膜８５Ｂは第２層間絶縁膜に相当する。
　図１１に破線で示すように、絶縁膜８５３を構成する第２絶縁膜８５Ｂは、２層の絶縁膜８５Ｂ１，８５Ｂ２により構成される。先ず、絶縁膜８５３を構成する第１絶縁膜８５Ａの上面に、絶縁膜８５Ｂ１が形成される。この絶縁膜８５Ｂ１の上面に第２キャパシタ電極５２Ａを構成する導電材料の膜を形成する。この膜の一部を除去することにより、第２キャパシタ電極５２Ａを形成する。この第２キャパシタ電極５２Ａを絶縁膜８５Ｂ２により埋め込むことにより、第２絶縁膜８５Ｂを形成する。そして、第２絶縁膜８５Ｂと第２キャパシタ電極５２Ａとを覆うように、絶縁膜８５４の第１絶縁膜８５Ａを形成する。これにより、絶縁膜８５に埋め込まれた第２キャパシタ電極５２Ａが形成される。
　なお、ここでは説明および図面を省略するが、図９に示すダミーパターン１２０，１２５も第２コイル４２Ａ、第２キャパシタ電極５２Ａと同様に形成される。また、図９に示す接続配線１３１Ａ，１３１Ｃは、第１コイル４１Ａ、第２コイル４２Ａと同様に絶縁膜８５を貫通する溝にバリア膜および本体層を埋め込むことによって形成される。
　（作用）
　本実施形態のゲートドライバ１０の作用について説明する。
　（比較例）
　先ず、本実施形態のゲートドライバ１０に対する比較例を説明する。
　図１２は、比較例のゲートドライバ１０Ｒを示す。この比較例のゲートドライバ１０Ｒは、図１に示すキャパシタ５０（キャパシタ５０Ａ，５０Ｂ）を備えていない。このゲートドライバ１０Ｒでは、トランス４０Ａの第１コイル４１Ａと第２コイル４２Ａとの間の寄生容量Ｃ１に流れる電流ｉＣ１は、低圧回路２０から高圧回路３０へ伝達するセット信号に対するノイズを生じさせ、誤動作を生じさせる場合がある。同様に、トランス４０Ｂの第１コイル４１Ｂと第２コイル４２Ｂとの間の寄生容量Ｃ２に流れる電流Ｉｃ２は、低圧回路２０から高圧回路３０へ伝達するリセット信号に対するノイズを生じさせ、誤動作を生じさせる場合がある。
　この電流ｉＣ１，ｉＣ２による誤動作を防止する方法として、高圧回路３０は、ノイズをマスクする回路を備える。マスク回路は、たとえばリセット信号（ＲＥＳＥＴ）を受信した後、信号の受信を一定期間マスクする。これにより、上記の寄生容量Ｃ１，Ｃ２により第２コイル４２Ａ，４２Ｂに流れる電流ｉＣ１，ｉＣ２による誤動作を防止する。
　しかしながら、寄生容量Ｃ１，Ｃ２の容量値は、ゲートドライバ１０Ｒ毎や動作状態などによって異なる場合がある。つまり、寄生容量Ｃ１，Ｃ２の容量値は不定である。このため、セット信号およびリセット信号に重畳するノイズの位置は変化することがある。したがって、高圧回路３０では、ノイズが発生しうる位置に合わせて長いマスク期間を設定する必要がある。マスク期間は信号伝達ができないため、低圧回路２０から高圧回路３０への信号伝達の高速化を阻害する要因となる。なお、高圧回路３０から低圧回路２０へ信号を伝達する場合においても、同様の問題が生じる。このため、低圧回路２０においても、高圧回路３０と同様にマスク回路を必要とする。
　図１３は、本実施形態のゲートドライバ１０の動作を示す。
　上述したように、本実施形態のゲートドライバ１０は、第１コイル４１Ａおよび第２コイル４２Ａを有するトランス４０Ａ、第１コイル４１Ｂおよび第２コイル４２Ｂを有するトランス４０Ｂを備えている。また、本実施形態のゲートドライバ１０は、第１コイル４１Ａの接地端と第２コイル４２Ａの接地端との間に接続されたキャパシタ５０Ａ、第１コイル４１Ｂの接地端と第２コイル４２Ｂの接地端との間に接続されたキャパシタ５０Ｂを備えている。
　キャパシタ５０Ａの第１キャパシタ電極５１Ａは第１コイル４１Ａと電気的に接続され、同電位となっている。キャパシタ５０Ａの第２キャパシタ電極５２Ａは第２コイル４２Ａと電気的に接続され、同電位となっている。キャパシタ５０Ｂの第１キャパシタ電極５１Ｂは第１コイル４１Ｂと電気的に接続され、同電位となっている。キャパシタ５０Ｂの第２キャパシタ電極５２Ｂは第２コイル４２Ｂと電気的に接続され、同電位となっている。
　トランス４０Ａおよびトランス４０Ｂを利用してたとえば低圧回路２０から高圧回路３０に向けてセット信号（ＳＥＴ）とリセット信号（ＲＥＳＥＴ）を伝達する。
　このとき、トランス４０Ａの第１コイル４１Ａには、低圧回路２０から出力されるセット信号によって電流ｉ１Ａが流れる。第１コイル４１Ａと磁気結合された第２コイル４２Ａには、電流ｉ２Ａが流れる。高圧回路３０は、この電流ｉ２Ａによりパルス信号を生成する、つまりセット信号を受信する。
　キャパシタ５０Ａの第１キャパシタ電極５１Ａと第２キャパシタ電極５２Ａとの間には、セット信号による電流ｉＣＡが流れる。この電流ｉＣＡは、第２キャパシタ電極５２Ａから、第２コイル４２Ａの接地端、つまりグランドＧＮＤ２に流れる。このため、トランス４０Ａの第２コイル４２Ａに流れる電流ｉ２Ａに対して、キャパシタ５０Ａに流れる電流ｉＣＡの影響を低減できる。したがって、低圧回路２０と高圧回路３０との間の信号伝達に対する影響を低減できる。
　同様に、トランス４０Ｂの第１コイル４１Ｂには、低圧回路２０から出力されるリセット信号によって電流ｉ１Ｂが流れる。第１コイル４１Ｂと磁気結合された第２コイル４２Ｂには、電流ｉ２Ｂが流れる。高圧回路３０は、この電流ｉ２Ｂによりパルス信号を生成する、つまりリセット信号を受信する。
　キャパシタ５０Ｂの第１キャパシタ電極５１Ｂと第２キャパシタ電極５２Ｂとの間には、リセット信号による電流ｉＣＢが流れる。この電流ｉＣＢは、第２キャパシタ電極５２Ｂから、第２コイル４２Ｂの接地端、つまりグランドＧＮＤ２に流れる。このため、トランス４０Ｂの第２コイル４２Ｂに流れる電流ｉ２Ｂに対して、キャパシタ５０Ｂに流れる電流ｉＣＢの影響を低減できる。したがって、低圧回路２０と高圧回路３０との間の信号伝達に対する影響を低減できる。
　電流ｉＣＡは、セット信号の電流ｉに対して、トランス４０Ａのインピーダンス値とキャパシタ５０Ａの容量値とに応じた位相遅れで流れる。同様に、電流ｉＣＢは、リセット信号の電流ｉに対して、トランス４０Ｂのインピーダンス値とキャパシタ５０Ｂの容量値とに応じた位相遅れで流れる。このため、電流ｉＣＡ，ｉＣＢが高圧回路３０の信号受信に影響する場合でも、電流ｉＣＡ，ｉＣＢのタイミングに合わせてマスク期間を設定すればよく、そのマスク期間の長さは、寄生容量Ｃ１の場合と比べて短い。したがって、信号伝達の高速化に対する影響を低減できる。
　（効果）
　本実施形態のゲートドライバ１０によれば、以下の効果が得られる。
　（１－１）トランスチップ８０は、絶縁層８４と、トランス４０Ａと、キャパシタ５０Ａと、を備えている。トランス４０Ａは、絶縁層８４に埋め込まれ、絶縁層８４の厚さ方向に離れて配置された第１コイル４１Ａおよび第２コイル４２Ａを有する。キャパシタ５０Ａは、トランス４０Ａの第１コイル４１Ａと第２コイル４２Ａとの間に配置された第１キャパシタ電極５１Ａおよび第２キャパシタ電極５２Ａを有する。第１キャパシタ電極５１Ａは、第１コイル４１Ａの第１接地端４５に接続されている。第２キャパシタ電極５２Ａは、第２コイル４２Ａの第２接地端４８に接続されている。絶縁層８４は、複数の絶縁膜８５（８５１～８５６）を含む。第１キャパシタ電極５１Ａは、絶縁膜８５１の第２絶縁膜８５Ｂと絶縁膜８５２の第１絶縁膜８５Ａとの間に形成されている。第２キャパシタ電極５２Ａは、絶縁膜８５３の第２絶縁膜８５Ｂと絶縁膜８５４の第１絶縁膜８５Ａとの間に形成されている。
　この構成によれば、トランス４０Ａを利用してたとえば低圧回路２０から高圧回路３０に向けてセット信号（ＳＥＴ）を伝達する。セット信号によってキャパシタ５０Ａを流れる電流ｉＣＡは、第２キャパシタ電極５２Ａから、第２コイル４２Ａの接地端、つまりグランドＧＮＤ２に流れる。このため、トランス４０Ａの第２コイル４２Ａに流れる電流ｉ２Ａに対して、キャパシタ５０Ａに流れる電流ｉＣＡの影響を低減できる。したがって、低圧回路２０と高圧回路３０との間の信号伝達に対する影響を低減できる。
　また、トランスチップ８０は、絶縁層８４と、トランス４０Ｂと、キャパシタ５０Ｂと、を備えている。トランス４０Ｂは、絶縁層８４に埋め込まれ、絶縁層８４の厚さ方向に離れて配置された第１コイル４１Ｂおよび第２コイル４２Ｂを有する。キャパシタ５０Ｂは、トランス４０Ｂの第１コイル４１Ｂと第２コイル４２Ｂとの間に配置された第１キャパシタ電極５１Ｂおよび第２キャパシタ電極５２Ｂを有する。第１キャパシタ電極５１Ｂは、第１コイル４１Ｂの第１接地端４５に接続されている。第２キャパシタ電極５２Ｂは、第２コイル４２Ｂの第２接地端４８に接続されている。
　トランス４０Ｂを利用してたとえば低圧回路２０から高圧回路３０に向けてリセット信号（ＲＥＳＥＴ）を伝達する。リセット信号によりキャパシタ５０Ｂを流れる電流ｉＣＢは、第２キャパシタ電極５２Ｂから、第２コイル４２Ｂの接地端、つまりグランドＧＮＤ２に流れる。このため、トランス４０Ｂの第２コイル４２Ｂに流れる電流ｉ２Ｂに対して、キャパシタ５０Ｂに流れる電流ｉＣＢの影響を低減できる。したがって、低圧回路２０と高圧回路３０との間の信号伝達に対する影響を低減できる。
　（１－２）キャパシタ５０Ａを流れる電流ｉＣＡは、セット信号の電流ｉに対して、トランス４０Ａのインピーダンス値とキャパシタ５０Ａの容量値とに応じた位相遅れで流れる。キャパシタ５０Ｂを流れる電流ｉＣＢは、リセット信号の電流ｉに対して、トランス４０Ｂのインピーダンス値とキャパシタ５０Ｂの容量値とに応じた位相遅れで流れる。このため、電流ｉＣＡ，ｉＣＢが高圧回路３０の信号受信に影響する場合でも、電流ｉＣＡ，ｉＣＢの位相に合わせてマスク期間を設定すればよく、高圧回路３０における設計を容易とすることができる。そのマスク期間の長さは、寄生容量Ｃ１の場合と比べて短い。したがって、信号伝達の高速化に対する影響を低減できる。
　（１－３）平面視において、第２コイル４２Ａ，４２Ｂの周囲には、ダミーパターン１２０が設けられている。この構成によれば、第２コイル４２Ａ，４２Ｂへの電界集中を緩和できる。
　（１－４）平面視において、第２キャパシタ電極５２Ａ，５２Ｂの周囲には、ダミーパターン１２５が設けられている。この構成によれば、第２キャパシタ電極５２Ａ，５２Ｂへの電界集中を緩和できる。
　（１－５）ゲートドライバ１０は、低圧回路２０と、高圧回路３０と、トランスチップ８０と、を備えている。低圧回路２０と高圧回路３０とは、トランスチップ８０を介して接続されており、トランスチップ８０を介して信号を伝達するように構成されている。トランスチップ８０は、トランス４０Ａおよびトランス４０Ｂと、キャパシタ５０Ａおよびキャパシタ５０Ｂと、を備えている。キャパシタ５０Ａは、トランス４０Ａの第１コイル４１Ａと第２コイル４２Ａとの間に配置された第１キャパシタ電極５１Ａおよび第２キャパシタ電極５２Ａを備える。キャパシタ５０Ｂは、トランス４０Ｂの第１コイル４１Ｂと第２コイル４２Ｂとの間に配置された第１キャパシタ電極５１Ｂおよび第２キャパシタ電極５２Ｂを備える。第１キャパシタ電極５１Ａ，５１Ｂは、第１コイル４１Ａ，４１Ｂの第１接地端４５に接続されている。第２キャパシタ電極５２Ａ，５２Ｂは、第２コイル４２Ａ，４２Ｂの第２接地端４８に接続されている。この構成によれば、上記（１）と同様の効果が得られるため、伝達する信号に対する影響が低減されたゲートドライバ１０が得られる。
　（１－６）ゲートドライバ１０がトランス４０およびキャパシタ５０を備える構成として、たとえば、低圧回路２０とトランス４０およびキャパシタ５０とを含む低圧回路チップとする構成が考えられる。また、高圧回路３０とトランス４０およびキャパシタ５０とを含む高圧回路チップとする構成が考えられる。しかし、これらの構成において、低圧回路２０または高圧回路３０の回路構成を変更する場合、そのチップごと変更する必要があり、複数種類のゲートドライバを製造する場合にコストが高くなってしまう。
　この点、本実施形態では、トランス４０およびキャパシタ５０は、低圧回路チップ６０および高圧回路チップ７０に対して独立したチップであるトランスチップ８０に含まれる。つまり、トランス４０専用のチップが設けられている。このため、異なる低圧回路２０および高圧回路３０に対して共通のトランスチップ８０を用いることができる。これにより、低圧回路２０および高圧回路３０の少なくとも一方が異なる複数種類のゲートドライバ１０を製造する場合にコストを低減できる。
　（１－７）本実施形態の第１コイル４１Ａと第１キャパシタ電極５１Ａは、絶縁膜８５２を構成する第１絶縁膜８５Ａを挟んで配置されている。第１コイル４１Ａおよび第１キャパシタ電極５１Ａは、導電性を有する金属により形成されている。第１絶縁膜８５Ａは、たとえばＳｉＮにより構成されている。つまり、第１コイル４１Ａ、第１絶縁膜８５Ａ、および第１キャパシタ電極５１Ａは、ＭＩＭ（Metal-Insulator-Metal）構造にて形成されているとみることができる。同様に、第２コイル４２Ａ、第２キャパシタ電極５２Ａ、絶縁膜８５４を構成する第１絶縁膜８５Ａは、ＭＩＭ（Metal-Insulator-Metal）構造にて形成されているとみることができる。したがって、ＭＩＭ構造のキャパシタ等をトランスチップ８０に形成することも容易にできる。
　（１－８）第１キャパシタ電極５１Ａ、第２キャパシタ電極５２Ａは、非磁性体材料により形成されている。磁性体材料として、たとえばＴｉＮ，ＣｒＳｉ、等を選択した場合、その非磁性体材料により抵抗素子をトランスチップ８０に形成することも容易にできる。
　［第２実施形態］
　図１４、図１５Ａ、図１５Ｂを参照して、第２実施形態のゲートドライバ１０について説明する。本実施形態のゲートドライバ１０においては、第１実施形態のゲートドライバ１０と比較して、キャパシタ５０Ａの第１キャパシタ電極５１Ａおよび第２キャパシタ電極５２Ａの形成位置が主に異なる。以下の説明では、第１実施形態のゲートドライバ１０と異なる点について詳細に説明し、第１実施形態のゲートドライバ１０と共通する構成要素には共通の符号を付し、その説明を省略する。
　図１４に示すように、キャパシタ５０Ａの第１キャパシタ電極５１Ａおよび第２キャパシタ電極５２Ａは、トランス４０Ａの第１コイル４１Ａと第２コイル４２Ａとの間に配置されている。第１キャパシタ電極５１Ａと第２キャパシタ電極５２Ａは、複数の絶縁膜８５を介してｚ方向において互いに対向配置されている。
　第１キャパシタ電極５１Ａと第１コイル４１Ａとの間には、少なくとも１つの絶縁膜８５が介在されている。本実施形態は、１つの絶縁膜８５が介在されている。第２キャパシタ電極５２Ａは、第２コイル４２Ａが形成された絶縁膜８５４と隣り合う絶縁膜８５３に形成されている。
　図１４、図１５Ａに示すように、第１キャパシタ電極５１Ａは、１つの絶縁膜８５内に埋め込まれた導電層として構成されている。より詳細には、第１キャパシタ電極５１Ａが埋め込まれた絶縁膜８５２は、第１絶縁膜８５Ａおよび第２絶縁膜８５Ｂを有している。第１コイル４１Ａが形成された絶縁膜８５１と絶縁膜８５２との間の絶縁膜８５５は、第１絶縁膜８５Ａおよび第２絶縁膜８５Ｂを有している。
　第１キャパシタ電極５１Ａは、絶縁膜８５５の上面、つまり絶縁膜８５５を構成する第２絶縁膜８５Ｂの上面に形成されている。絶縁膜８５２の第１絶縁膜８５Ａは、第１キャパシタ電極５１Ａを覆うように形成されている。つまり、第１キャパシタ電極５１Ａの上面および側面は、絶縁膜８５２の第１絶縁膜８５Ａと接している。第１キャパシタ電極５１Ａの下面は、絶縁膜８５２の第１絶縁膜８５Ａの下面と面一である。第１キャパシタ電極５１Ａの下面は、絶縁膜８５５の第２絶縁膜８５Ｂと接している。これにより、第１キャパシタ電極５１Ａは、絶縁膜８５に埋め込まれているともいえる。絶縁膜８５５の第２絶縁膜８５Ｂは第１キャパシタ電極５１Ａと第１コイル４１Ａとの間に配置されているといえる。絶縁膜８５２の第１絶縁膜８５Ａは第１薄膜に相当し、絶縁膜８５５の第２絶縁膜８５Ｂは第１層間絶縁膜に相当する。
　図１４、図１５Ｂに示すように、第２キャパシタ電極５２Ａは、１つの絶縁膜８５内に埋め込まれた導電層として構成されている。より詳細には、第２キャパシタ電極５２Ａが埋め込まれる絶縁膜８５３は、第１絶縁膜８５Ａおよび第２絶縁膜８５Ｂを有している。第１キャパシタ電極５１Ａに向かう方向おいてこの絶縁膜８５３と隣り合う絶縁膜８５６は、第１絶縁膜８５Ａおよび第２絶縁膜８５Ｂを有している。第２キャパシタ電極５２Ａは、絶縁膜８５６の上面、つまり絶縁膜８５６を構成する第２絶縁膜８５Ｂの上面に形成されている。絶縁膜８５３を構成する第１絶縁膜８５Ａは、第２キャパシタ電極５２Ａを覆うように形成されている。つまり、第２キャパシタ電極５２Ａの上面および側面は、絶縁膜８５３の第１絶縁膜８５Ａと接している。第２キャパシタ電極５２Ａの下面は、絶縁膜８５３の第１絶縁膜８５Ａの下面と面一である。第２キャパシタ電極５２Ａの下面は、絶縁膜８５６の第２絶縁膜８５Ｂと接している。これにより、第２キャパシタ電極５２Ａは、絶縁膜８５に埋め込まれているともいえる。絶縁膜８５６の第２絶縁膜８５Ｂは、第１キャパシタ電極５１Ａに対して、第１コイル４１Ａとは反対側に配置されているといえる。そして、絶縁膜８５３の第２絶縁膜８５Ｂは、第１キャパシタ電極５１Ａと第１コイル４１Ａとの間に配置されているといえる。絶縁膜８５３の第１絶縁膜８５Ａは第２薄膜に相当し、絶縁膜８５６の第２絶縁膜８５Ｂは第２層間絶縁膜に相当する。
　第１キャパシタ電極５１Ａおよび第２キャパシタ電極５２Ａの間の距離は、第１キャパシタ電極５１Ａと第２キャパシタ電極５２Ａの間に介在される絶縁膜８５の膜厚と積層数とにより決定される。この距離は、トランスチップ８０の絶縁耐圧や電界強度に応じて適宜設定される。
　第１キャパシタ電極５１Ａは、たとえばＴａ，ＴａＮ，Ｔｉ，ＴｉＮを含む材料により形成されている。この第１キャパシタ電極５１Ａは、第１コイル４１Ａや接続配線１３１Ａ等を構成するバリア膜１４３と同じ材料により形成される。また、第１キャパシタ電極５１Ａは、第１キャパシタ電極５１Ａを形成する絶縁膜８５２と隣り合う絶縁膜８５５に埋め込まれたビアを構成するバリア膜１４３と同時に形成される。
　図１４に示すように、第１キャパシタ電極５１Ａは、第１コイル４１Ａと電気的に接続されている。
　第１コイル４１Ａは、第１コイル配線４３Ａ、第１信号端４４Ａ、および第１接地端４５を有している。第１キャパシタ電極５１Ａは、第１電極配線５３Ａ、第１キャパシタ端部５４Ａ、および第１キャパシタ接地端５５を有している。第１電極配線５３Ａと第１コイル配線４３Ａとは、ｚ方向において互いに重なりあう。第１キャパシタ端部５４Ａと第１信号端４４Ａは、ｚ方向において互いに重なりあう。第１キャパシタ接地端５５と第１接地端４５は、ｚ方向において互いに重なりあう。
　第１キャパシタ電極５１Ａの第１キャパシタ接地端５５は、第１コイル４１Ａの第１接地端４５と接続されている。第１キャパシタ電極５１Ａと第１コイル４１Ａとの間に介在する絶縁膜８５５には、絶縁膜８５５をｚ方向に貫通する複数のビア１３７が形成されている。この複数のビア１３７は、第１キャパシタ電極５１Ａの第１キャパシタ接地端５５と第１コイル４１Ａの第１接地端４５とを接続する。これにより、第１キャパシタ電極５１Ａは、第１コイル４１Ａの第１接地端４５に接続されている。
　図１４に示すように、第２キャパシタ電極５２Ａは、第２コイル４２Ａと電気的に接続されている。
　第２コイル４２Ａは、第２コイル配線４６Ａ、第２信号端４７Ａ、および第２接地端４８を有している。第２キャパシタ電極５２Ａは、第２電極配線５６Ａ、第２キャパシタ端部５７Ａ、および第２キャパシタ接地端５８を有している。第２電極配線５６Ａと第２コイル配線４６Ａとは、ｚ方向において互いに重なりあう。第２キャパシタ端部５７Ａと第２信号端４７Ａは、ｚ方向において互いに重なりあう。第２キャパシタ接地端５８と第２接地端４８は、ｚ方向において互いに重なりあう。
　第２キャパシタ電極５２Ａの第２キャパシタ接地端５８は、第２コイル４２Ａの第２接地端４８と接続されている。第２キャパシタ電極５２Ａと第２コイル４２Ａとの間に介在する絶縁膜８５３には、絶縁膜８５３をｚ方向に貫通する複数のビア１３８が形成されている。複数のビア１３８は、第２コイル４２Ａが埋め込まれた絶縁膜８５４の第１絶縁膜８５Ａも貫通して形成されている。この複数のビア１３８は、第２キャパシタ電極５２Ａの第２キャパシタ接地端５８と第２コイル４２Ａの第２接地端４８とを接続する。これにより、第２キャパシタ電極５２Ａは、第２コイル４２Ａの第２接地端４８に接続されている。
　図１６Ａ、図１６Ｂは、トランスチップ８０の製造工程の一部を示し、絶縁膜８５５に埋め込まれたビア１３１Ｖと、第１キャパシタ電極５１Ａとを形成する工程を示している。このビア１３１Ｖは、図１４に示す接続配線１３１Ｃに含まれる。
　図１６Ａに示すように、絶縁膜８５５は、絶縁膜８５５を厚さ方向に貫通するビアホール１５１が形成されている。次に、絶縁膜８５５の表面、つまり第２絶縁膜８５Ｂの上面と、ビアホール１５１の側面および底面に覆うバリア膜１５２を形成する。次に、ビアホール１５１において、バリア膜１５２の内側に本体層１４４を埋め込む。次に、バリア膜１５２の上面の所定部分を覆うレジスト膜１５３を形成する。レジスト膜１５３が覆う所定部分は、第１キャパシタ電極５１Ａ（図１４参照）を形成する部分である。レジスト膜１５３（図１６Ｂ参照）から露出するバリア膜１５２をたとえばエッチングにより除去した後、レジスト膜１５３を除去することで、図１６Ｂに示す第１キャパシタ電極５１Ａが得られる。
　ここでは、図面および説明を省略するが、本実施形態の第２キャパシタ電極５２Ａは、第１キャパシタ電極と同様の工程により形成することができる。
　（効果）
　本実施形態のゲートドライバ１０によれば、第１実施形態の効果に加え、以下の効果が得られる。
　（２－１）第１キャパシタ電極５１Ａは、第１コイル４１Ａや接続配線１３１Ａ等を構成するバリア膜１４３と同じ材料により形成される。したがって、第１キャパシタ電極５１Ａは、たとえば接続配線１３１Ｃに含まれるビア１３１Ｖを構成するバリア膜１４３と同時に形成できる。このように、第１キャパシタ電極５１Ａのための工程の増加を抑制できる。第２キャパシタ電極５２Ａについても第１キャパシタ電極５１Ａと同様の工程で形成することができ、工程の増加を抑制できる。
　（２－２）第１キャパシタ電極５１Ａは、第１コイル４１Ａや接続配線１３１Ａ等を構成するバリア膜１４３と同じ材料により形成される。このため、バリア膜１４３を用いた他の素子、たとえば抵抗素子をトランスチップ８０上に容易に形成することもできる。
　［変更例］
　上記実施形態は本開示に関する絶縁モジュールおよびゲートドライバが取り得る形態の例示であり、その形態を制限することを意図していない。本開示に関する絶縁モジュールおよびゲートドライバは、上記実施形態に例示された形態とは異なる形態を取り得る。その一例は、上記実施形態の構成の一部を置換、変更、もしくは省略した形態、または上記実施形態に新たな構成を付加した形態である。また、以下の変更例は、技術的に矛盾しない限り、互いに組み合わせることができる。以下の変更例において、上記実施形態に共通する部分については、上記実施形態と同一符号を付してその説明を省略する。
　・上記実施形態に対し、平面視におけるキャパシタ５０の形状を適宜変更してもよい。
　図１７は、変更例の第１キャパシタ電極５１Ａ，５１Ｂを示す。第１キャパシタ電極５１Ａは、図５に示す第１コイル４１Ａの第１コイル配線４３Ａと重なるように楕円環状に形成されている。この変更例の第１キャパシタ電極５１Ａの第１電極配線５３Ａは、図５に示す第１コイル配線４３Ａの内側端部４３ｉから、第１コイル配線４３Ａの外側端部４３ｏまで配列され、環状に形成された複数の配線により形成されている。この第１キャパシタ電極５１Ａは、中心から外側に向かって延びるスリット５１Ａｓを有している。このスリット５１ＡＳにより、第１キャパシタ電極５１Ａは、開いた環状に形成されている。
　第１キャパシタ電極５１Ｂは、図５に示す第１コイル４１Ｂの第１コイル配線４３Ａと重なるように楕円環状に形成されている。この変更例の第１キャパシタ電極５１Ｂは、図５に示す第１コイル配線４３Ｂの内側端部４３ｉから、第１コイル配線４３Ｂの外側端部４３ｏまで配列され、環状に形成された複数の配線により形成されている。この第１キャパシタ電極５１Ｂは、中心から外側に向かって延びる第１スリット５１Ｂｓを有している。この第１スリット５１Ｂｓにより、第１キャパシタ電極５１Ｂは、開いた環状に形成されている。
　図１８は、変更例の第１キャパシタ電極５１Ａ，５１Ｂを示す。第１キャパシタ電極５１Ａは、図５に示す第１コイル４１Ａの第１コイル配線４３Ａと重なるように楕円環状に形成されている。この変更例の第１キャパシタ電極５１Ａの第１電極配線５３Ａは、図５に示す第１コイル配線４３Ａの内側端部４３ｉから、第１コイル配線４３Ｂの外側端部４３ｏまで連続する板状に形成されている。この第１キャパシタ電極５１Ａは、中心から外側に向かって延びる第１スリット５１Ａｓを有している。この第１スリット５１Ａｓにより、第１キャパシタ電極５１Ａは、開いた環状に形成されている。
　第１キャパシタ電極５１Ｂは、図５に示す第１コイル４１Ｂの第１コイル配線４３Ａと重なるように楕円環状に形成されている。この変更例の第１キャパシタ電極５１Ｂの第１電極配線５３Ｂは、図５に示す第１コイル配線４３Ａの内側端部４３ｉから、第１コイル配線４３Ｂの外側端部４３ｏまで連続する板状に形成されている。この第１キャパシタ電極５１Ｂは、中心から外側に向かって延びる第１スリット５１Ｂｓを有している。この第１スリット５１Ｂｓにより、第１キャパシタ電極５１Ｂは、開いた環状に形成されている。
　図１９は、変更例の第１キャパシタ電極５１Ａ，５１Ｂを示す。第１キャパシタ電極５１Ａは、図５に示す第１コイル４１Ａの第１コイル配線４３Ａおよび第１信号端４４Ａと重なるように楕円板状に形成されている。この変更例の第１キャパシタ電極５１Ａの第１電極配線５３Ａは、図５に示す第１コイル４１Ａの中心から、第１コイル配線４３Ｂの外側端部４３ｏまで連続する板状に形成されている。したがって、この変更例の第１電極配線５３Ａは、図５に示す第１信号端４４Ａを含むように形成されている。この第１キャパシタ電極５１Ａは、中心から外側に向かって延びる第１スリット５１Ａｓを有している。
　第１キャパシタ電極５１Ｂは、図５に示す第１コイル４１Ｂの第１コイル配線４３Ａおよび第１信号端４４Ｂと重なるように楕円板状に形成されている。この変更例の第１キャパシタ電極５１Ｂは、図５に示す第１コイル４１Ｂの中心から、第１コイル配線４３Ｂの外側端部４３ｏまで連続する板状に形成されている。したがって、この変更例の第１電極配線５３Ｂは、図５に示す第１信号端４４Ｂを含むように形成されている。この第１キャパシタ電極５１Ｂは、中心から外側に向かって延びる第１スリット５１Ｂｓを有している。
　・上記実施形態に対し、ｚ方向の断面において、第１コイル４１Ａおよび第２コイル４２Ａ、第１キャパシタ電極５１Ａおよび第２キャパシタ電極５２Ａ、およびダミーパターン１２０，１２５を適宜変更してもよい。
　図２０から図２８は、ｚ方向に沿った断面におけるトランスチップ８０の一部の概略を示す。
　図２０に示すように、第２コイル４２Ａに対応するダミーパターン１２０と、第２キャパシタ電極５２Ａに対応するダミーパターン１２５（図９参照）とが省略された構成としてもよい。
　図２１に示すように、第２キャパシタ電極５２Ａに対応するダミーパターン１２５（図９参照）が省略され、第２コイル４２Ａの第２コイル配線４６Ａに対応するダミーパターン１２０のみを備えた構成としてもよい。なお、第２コイル４２Ａの第２コイル配線４６Ａに対応するダミーパターン１２０が省略され、第２キャパシタ電極５２Ａに対応するダミーパターン１２５（図９参照）のみを備えた構成としてもよい。
　図２２に示すように、第１キャパシタ電極５１Ａの第１電極配線５３Ａの外側端部５３ｏは、第１コイル４１Ａの第１コイル配線４３Ａの外側端部４３ｏよりも外側に配置されている。第１キャパシタ電極５１Ａの第１電極配線５３Ａの内側端部５３ｉは、第１コイル４１Ａの第１コイル配線４３Ａの内側端部４３ｉと同じ位置に配置されている。第２キャパシタ電極５２Ａの第２電極配線５６Ａの外側端部５６ｏは、第２コイル４２Ａの第２コイル配線４６Ａの外側端部４６ｏよりも外側に配置されている。第２キャパシタ電極５２Ａの第２電極配線５６Ａの内側端部５６ｉは、第２コイル４２Ａの第２コイル配線４６Ａの内側端部４６ｉと同じ位置に配置されている。
　図２３に示すように、第１キャパシタ電極５１Ａの第１電極配線５３Ａの外側端部５３ｏは、第１コイル４１Ａの第１コイル配線４３Ａの外側端部４３ｏよりも外側に配置されている。第１キャパシタ電極５１Ａの第１電極配線５３Ａの内側端部５３ｉは、第１コイル４１Ａの第１コイル配線４３Ａの内側端部４３ｉよりも内側に配置されている。第２キャパシタ電極５２Ａの第２電極配線５６Ａの外側端部５６ｏは、第２コイル４２Ａの第２コイル配線４６Ａの外側端部４６ｏよりも外側に配置されている。第２キャパシタ電極５２Ａの第２電極配線５６Ａの内側端部５６ｉは、第２コイル４２Ａの第２コイル配線４６Ａの内側端部４６ｉよりも内側に配置されている。
　図２４に示すように、第１キャパシタ電極５１Ａの第１電極配線５３Ａおよび第２キャパシタ電極５２Ａの第２電極配線５６Ａは、第２コイル４２Ａの第２コイル配線４６Ａおよびダミーパターン１２０と重なるように形成されている。つまり、第１キャパシタ電極５１Ａの第１電極配線５３Ａの外側端部５３ｏは、第２コイル４２Ａの第２コイル配線４６Ａの外側に形成されたダミーパターン１２０の外側端部と同じ位置に配置されている。同様に、第２キャパシタ電極５２Ａの第２電極配線５６Ａの外側端部５６ｏは、第２コイル４２Ａの第２コイル配線４６Ａの外側に形成されたダミーパターン１２０の外側端部と同じ位置に配置されている。第１キャパシタ電極５１Ａの第１電極配線５３Ａの内側端部５３ｉは、第１コイル４１Ａの第１コイル配線４３Ａの内側端部４３ｉと同じ位置に配置されている。第２キャパシタ電極５２Ａの第２電極配線５６Ａの内側端部５６ｉは、第２コイル４２Ａの第２コイル配線４６Ａの内側端部４６ｉと同じ位置に配置されている。
　図２５に示すように、第１キャパシタ電極５１Ａの第１電極配線５３Ａおよび第２キャパシタ電極５２Ａの第２電極配線５６Ａは、第２コイル４２Ａの第２コイル配線４６Ａおよびダミーパターン１２０と重なるように形成されている。つまり、第１キャパシタ電極５１Ａの第１電極配線５３Ａの外側端部５３ｏは、第２コイル４２Ａの第２コイル配線４６Ａの外側に形成されたダミーパターン１２０の外側端部と同じ位置に配置されている。同様に、第２キャパシタ電極５２Ａの第２電極配線５６Ａの外側端部５６ｏは、第２コイル４２Ａの第２コイル配線４６Ａの外側に形成されたダミーパターン１２０の外側端部と同じ位置に配置されている。第１キャパシタ電極５１Ａの第１電極配線５３Ａの内側端部５３ｉは、第１コイル４１Ａの第１コイル配線４３Ａの内側端部４３ｉよりも内側に配置されている。第２キャパシタ電極５２Ａの第２電極配線５６Ａの内側端部５６ｉは、第２コイル４２Ａの第２コイル配線４６Ａの内側端部４６ｉよりも内側に配置されている。
　図２６に示すように、第１キャパシタ電極５１Ａの第１電極配線５３Ａの外側端部５３ｏは、第１コイル４１Ａの第１コイル配線４３Ａの外側端部４３ｏの内側に配置されている。第１キャパシタ電極５１Ａの第１電極配線５３Ａの内側端部５３ｉは、第１コイル４１Ａの第１コイル配線４３Ａの内側端部４３ｉの外側に配置されている。第２キャパシタ電極５２Ａの第２電極配線５６Ａの外側端部５６ｏは、第２コイル４２Ａの第２コイル配線４６Ａの外側端部４６ｏの内側に配置されている。第２キャパシタ電極５２Ａの第２電極配線５６Ａの内側端部５６ｉは、第２コイル４２Ａの第２コイル配線４６Ａの内側端部４６ｉの外側に配置されている。
　図２７に示すように、第１キャパシタ電極５１Ａの第１電極配線５３Ａの線幅は、第１コイル４１Ａの第１コイル配線４３Ａの線幅よりも狭く設定されている。つまり、第１電極配線５３Ａの線幅／線間隔比は、第１コイル配線４３Ａの線幅／線間隔比よりも小さく設定されている。第２キャパシタ電極５２Ａの第２電極配線５６Ａの線幅は、第２コイル４２Ａの第２コイル配線４６Ａの線幅よりも狭く設定されている。つまり、第２電極配線５６Ａの線幅／線間隔比は、第２コイル配線４６Ａの線幅／線間隔比よりも小さく設定されている。
　図２８に示すように、第１キャパシタ電極５１Ａの第１電極配線５３Ａの線幅は、第１コイル４１Ａの第１コイル配線４３Ａの線幅よりも広く設定されている。つまり、第１電極配線５３Ａの線幅／線間隔比は、第１コイル配線４３Ａの線幅／線間隔比よりも大きく設定されている。第２キャパシタ電極５２Ａの第２電極配線５６Ａの線幅は、第２コイル４２Ａの第２コイル配線４６Ａの線幅よりも広く設定されている。つまり、第２電極配線５６Ａの線幅／線間隔比は、第２コイル配線４６Ａの線幅／線間隔比よりも大きく設定されている。
　このように、第１コイル配線４３Ａ（第１コイル４１Ａ）および第２コイル配線４６Ａ（第２コイル４２Ａ）の形状については、任意に設定することが可能である。また、第１電極配線５３Ａ（第１キャパシタ電極５１Ａ）および第２電極配線５６Ａ（第２キャパシタ電極５２Ａ）の形状については、任意に設定することが可能である。たとえば、ｚ方向において、第１コイル配線４３Ａおよび第２コイル配線４６Ａの厚さと、第１電極配線５３Ａおよび第２電極配線５６Ａの厚さとを互いに異なるようにすることもできる。
　・上記実施形態において、パッシベーション膜１６０は、絶縁層８４を保護することができる層であれば、窒化シリコンを含む材料に限られない。
　・上記実施形態において、トランス４０Ａ，４０Ｂおよびキャパシタ５０Ａ，５０Ｂの配置態様は任意に変更可能である。一例では、トランスチップ８０のチップ側面８０ｃからチップ側面８０ｄに向けて、トランス４０Ａ、トランス４０Ａ、トランス４０Ｂ、およびトランス４０Ｂの順に配置されていてもよい。キャパシタ５０Ａ，５０Ｂは、トランス４０Ａ，４０Ｂの位置に応じて配置される。
　・上記実施形態では、ダミーパターン１２０の第１ダミーパターン１２１が第２コイル４２Ｂに電気的に接続されていたが、これに限られない。たとえば第１ダミーパターン１２１は、第２コイル４２Ａ，４２Ｂから独立して設けられていてもよい。すなわち、第１ダミーパターン１２１は、第２コイル４２Ａ，４２Ｂに電気的に接続されていなくてもよい。また、上記実施形態では、第３ダミーパターン１２３は、第１ダミーパターン１２１に電気的に接続されていたが、これに限られない。たとえば第３ダミーパターン１２３は、第１ダミーパターン１２１に電気的に接続されていなくてもよい。
　・上記実施形態では、ダミーパターン１２５の第１ダミーパターン１２６が第１キャパシタ電極５１Ａに電気的に接続されていたが、これに限られない。たとえば第１ダミーパターン１２６は、第１キャパシタ電極５１Ａ，５１Ｂから独立して設けられていてもよい。すなわち、第１ダミーパターン１２６は、第１キャパシタ電極５１Ａ，５１Ｂに電気的に接続されていなくてもよい。また、上記実施形態では、第３ダミーパターン１２８は、第１ダミーパターン１２６に電気的に接続されていたが、これに限られない。たとえば第３ダミーパターン１２８は、第１ダミーパターン１２６に電気的に接続されていなくてもよい。
　・上記実施形態において、第２コイル４２Ａ，４２Ｂに対応するダミーパターン１２０の構成は任意に変更可能である。たとえばダミーパターン１２０において、第１ダミーパターン１２１、第２ダミーパターン１２２、および第３ダミーパターン１２３のうち１つまたは２つを省略してもよい。また、トランスチップ８０からダミーパターン１２０を省略してもよい。
　・上記実施形態において、第２キャパシタ電極５２Ａ，５２Ｂに対応するダミーパターン１２５の構成は任意に変更可能である。たとえばダミーパターン１２５において、第１ダミーパターン１２６、第２ダミーパターン１２７、および第３ダミーパターン１２８のうち１つまたは２つを省略してもよい。また、トランスチップ８０からダミーパターン１２５を省略してもよい。
　・上記実施形態では、低圧回路２０とトランス４０とが個別のチップとして形成されていたが、これに限られない。トランス４０と低圧回路２０とが１つのチップに搭載されていてもよい。一例では、トランスチップ８０の基板８３に低圧回路２０が形成されていてもよい。トランスチップ８０はモールド樹脂１１０によって覆われている。
　・上記実施形態では、高圧回路３０とトランス４０とが個別のチップとして形成されていたが、これに限られない。トランス４０と高圧回路３０とが１つのチップに搭載されていてもよい。一例では、トランスチップ８０の基板８３に高圧回路３０が形成されていてもよい。この場合、トランスチップ８０は、高圧ダイパッド１０１に搭載されている。トランスチップ８０はモールド樹脂１１０によって覆われている。
　・上記実施形態において、ゲートドライバ１０は、トランス４０を１つのパッケージに収容した絶縁モジュールを備えていてもよい。絶縁モジュールは、トランスチップ８０と、トランスチップ８０を封止するモールド樹脂１１０と、を備えている。絶縁モジュールは、トランスチップ８０が搭載されるダイパッドと、複数のリードと、複数のリードとトランスチップ８０とを接続するワイヤと、をさらに備えていてもよい。モールド樹脂１１０は、トランスチップ８０、ダイパッド、およびワイヤを少なくとも封止している。複数のリードは、低圧回路２０および高圧回路３０の双方と電気的に接続可能である。
　・上記実施形態において、ゲートドライバ１０は、低圧回路２０とトランス４０とを１つのパッケージに収容した低圧回路ユニットを備えていてもよい。低圧回路ユニットは、低圧回路チップ６０と、トランスチップ８０と、低圧回路チップ６０およびトランスチップ８０を封止するモールド樹脂１１０と、を備えていてもよい。低圧回路ユニットは、ダイパッドと、複数の第１リードと、複数の第１リードと低圧回路チップ６０とを接続する第１ワイヤと、複数の第２リードと、複数の第２リードとトランスチップ８０とを接続する第２ワイヤと、をさらに備えていてもよい。モールド樹脂１１０は、低圧回路チップ６０、トランスチップ８０、ダイパッド、および各ワイヤを少なくとも封止している。複数の第１リードは、たとえばＥＣＵ５０３と電気的に接続可能であり、複数の第２リードは、高圧回路３０と電気的に接続可能である。
　・上記実施形態において、ゲートドライバ１０は、高圧回路３０とトランス４０とを１つのパッケージに収容した高圧回路ユニットを備えていてもよい。高圧回路ユニットは、高圧回路チップ７０と、トランスチップ８０と、高圧回路チップ７０およびトランスチップ８０の双方を封止するモールド樹脂１１０と、を備えていてもよい。高圧回路ユニットは、ダイパッドと、複数の第１リードと、複数の第１リードと高圧回路チップ７０とを接続する第１ワイヤと、複数の第２リードと、複数の第２リードとトランスチップ８０とを接続する第２ワイヤと、をさらに備えていてもよい。モールド樹脂１１０は、高圧回路チップ７０、トランスチップ８０、ダイパッド、および各ワイヤを少なくとも封止している。複数の第１リードは、たとえばスイッチング素子５０１のソースと電気的に接続可能であり、複数の第２リードは、低圧回路２０と電気的に接続可能である。
　・上記実施形態に対し、高圧回路３０からトランス４０およびキャパシタ５０を介して低圧回路２０に信号を伝達する構成としてもよい。また、低圧回路２０と高圧回路３０とがトランス４０およびキャパシタ５０により双方向に信号を伝達する構成としてもよい。
　・上記実施形態に対し、第１コイル４１Ａと第２コイル４２Ａ、第１コイル４１Ｂと第２コイル４２Ｂの巻回数が互いに異なっていてもよい。また、第１コイル４１Ａと第２コイル４２Ａ、第１コイル４１Ｂと第２コイル４２Ｂの巻回方向が互いに異なっていてもよい。
　・上記実施形態に対し、図７に示すスリット５１Ａｓ，５１Ｂｓの位置は、任意に変更することができる。図７では、ｘ方向に沿って形成したが、ｙ方向に沿って形成されてもよい。また、両スリット５１Ａｓ、Ｂｓが同じ方向、例えばチップ側面８０ｃに向かう方向に沿って形成されてもよい。同様に、図８に示すスリット５２Ａｓ，５２Ｂｓの位置は任意に変更することができる。また、図７に示すスリット５１Ａｓと図８に示すスリット５２Ａｓとが互いに異なる方向に沿って形成されてもよい。同様に、図７に示すスリット５１Ｂｓと図８に示すスリット５２Ｂｓとが互いに異なる方向に沿って形成されてもよい。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「ＡがＢ上に形成される」という表現は、本実施形態ではＡがＢに接触してＢ上に直接配置され得るが、変更例として、ＡがＢに接触することなくＢの上方に配置され得ることが意図される。すなわち、「～上に」という用語は、ＡとＢとの間に他の部材が形成される構造を排除しない。
　本開示で使用されるｚ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるｚ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、ｘ方向が鉛直方向であってもよく、またはｙ方向が鉛直方向であってもよい。
　本明細書における記述「Ａ及びＢの少なくとも一つ」は、「Ａのみ、または、Ｂのみ、または、ＡとＢの両方」を意味するものとして理解されたい。
　１０　ゲートドライバ
　１０Ｒ　ゲートドライバ
　２０　低圧回路
　２１Ａ，２１Ｂ　低圧信号線
　３０　高圧回路
　３１Ａ，３１Ｂ　高圧信号線
　４０　トランス
　４０Ａ，４０Ｂ　トランス
　４１Ａ，４１Ｂ　第１コイル
　４２Ａ，４２Ｂ　第２コイル
　４３Ａ，４３Ｂ　第１コイル配線
　４３ｉ　内側端部
　４３ｏ　外側端部
　４４Ａ，４４Ｂ　第１信号端
　４５　第１接地端
　４６Ａ，４６Ｂ　第２コイル配線
　４６ｉ　内側端部
　４６ｏ　外側端部
　４７Ａ，４７Ｂ　第２信号端
　４８　第２接地端
　５０　キャパシタ
　５０Ａ，５０Ｂ　キャパシタ
　５１Ａ，５１Ｂ　第１キャパシタ電極
　５１Ａｓ，５１Ｂｓ　第１スリット
　５２Ａ，５２Ｂ　第２キャパシタ電極
　５２Ａｓ，５２Ｂｓ　第２スリット
　５３Ａ，５３Ｂ　第１電極配線
　５３ｉ　内側端部
　５３ｏ　外側端部
　５４Ａ，５４Ｂ　第１キャパシタ端部
　５５　第１キャパシタ接地端
　５５Ａ，５５Ｂ　接続配線
　５６Ａ，５６Ｂ　第２電極配線
　５６ｉ　内側端部
　５６ｏ　外側端部
　５７Ａ，５７Ｂ　第２キャパシタ端部
　５８　第２キャパシタ接地端
　５８Ａ，５８Ｂ　接続配線
　６０　低圧回路チップ
　６０ｓ　チップ主面
　６１　第１電極パッド
　６２　第２電極パッド
　６３　第３電極パッド
　７０　高圧回路チップ
　７０ｓ　チップ主面
　７１　第１電極パッド
　７２　第２電極パッド
　７３　第３電極パッド
　８０　トランスチップ
　８０ａ～８０ｄ　チップ側面
　８０ｒ　チップ裏面
　８０ｓ　チップ主面
　８１　第１電極パッド
　８１Ａ～８１Ｃ　第１電極パッド
　８２　第２電極パッド
　８２Ａ～８２Ｃ　第２電極パッド
　８３　基板
　８３ｒ　基板裏面
　８３ｓ　基板主面
　８４　絶縁層
　８４ｓ　表面
　８５　絶縁膜
　８５Ａ　第１絶縁膜
　８５Ｂ　第２絶縁膜
　８５Ｂ１　絶縁膜
　８５Ｂ２　絶縁膜
　８５Ｌ　絶縁膜
　８５Ｕ　絶縁膜
　８６　シールド電極
　８７　内方領域
　８８　外方領域
　８９　ビア
　９０　低圧リードフレーム
　９１　低圧ダイパッド
　９２　低圧リード
　１００　高圧リードフレーム
　１０１　高圧ダイパッド
　１０２　高圧リード
　１１０　モールド樹脂
　１１１～１１４　樹脂側面
　１２０　ダミーパターン
　１２１　第１ダミーパターン
　１２２　第２ダミーパターン
　１２３　第３ダミーパターン
　１２５　ダミーパターン
　１２６　第１ダミーパターン
　１２７　第２ダミーパターン
　１２８　第３ダミーパターン
　１３１Ａ～１３１Ｃ　接続配線
　１３１Ｖ　ビア
　１３２Ａ，１３２Ｃ　第１配線部
　１３３Ａ，１３３Ｃ　第２配線部
　１３４Ａ，１３４Ｃ　ビア
　１３５Ａ，１３５Ｃ　ビア
　１３６～１３８　ビア
　１４１，１４２　コイル溝
　１４３　バリア膜
　１４４　本体層
　１４５　第１開口部
　１４５　開口部
　１４６　第２開口部
　１５０　保護膜
　１５１　ビアホール
　１５２　バリア膜
　１５３　レジスト膜
　１６０　パッシベーション膜
　１８０　樹脂層
　１８１　内方樹脂層
　１８２　外方樹脂層
　１８３　分離溝
　１８４　第１樹脂開口部
　１８５　第２樹脂開口部
　５００　インバータ装置
　５０１，５０２　スイッチング素子
　５０３　ＥＣＵ
　８５１～８５６　絶縁膜
　ＧＮＤ１，ＧＮＤ２　グランド
　ｉ　電流
　ｉ１Ａ，ｉ１Ｂ　電流
　ｉ２Ａ，ｉ２Ｂ　電流
　ｉＣＡ，ｉＣＢ　電流
　ＳＤ　導電性接合材
　Ｖ１　第１電圧
　Ｖ２　第２電圧
　Ｗ１～Ｗ４　ワイヤ

Claims (19)

  1. 　絶縁層と、
    　前記絶縁層に埋め込まれ、第１信号端と第１接地端を有し、前記第１信号端に低圧を印加可能に構成された第１コイルと、前記絶縁層の厚さ方向に前記第１コイルから離れて配置され、第２信号端と第２接地端を有し、前記第２信号端に高圧を印加可能に構成された第２コイルとを有するトランスと、
    　前記第１コイルと前記第２コイルとの間に配置され、前記第１接地端に接続された第１キャパシタ電極と、前記第１キャパシタ電極と前記第２コイルとの間に配置され、前記第２接地端に接続された第２キャパシタ電極とを有するキャパシタと、
    　を備え、
    　前記絶縁層は、前記厚さ方向において交互に積層された複数の薄膜および複数の層間絶縁膜を有し、
    　複数の前記薄膜は、前記厚さ方向において互いに離れた第１薄膜と第２薄膜とを含み、
    　複数の前記層間絶縁膜は、前記厚さ方向において前記第１薄膜と隣り合う第１層間絶縁膜と、前記厚さ方向において前記第２薄膜と隣り合う第２層間絶縁膜とを含み、
    　前記第１キャパシタ電極は、前記第１薄膜と前記第１層間絶縁膜との間に形成され、
    　前記第２キャパシタ電極は、前記第２薄膜と前記第２層間絶縁膜との間に形成されている、
    　絶縁トランス。
  2. 　前記第１薄膜は、前記第１キャパシタ電極と前記第１コイルとの間に配置され、
    　前記第２薄膜は、前記第２キャパシタ電極と前記第２コイルとの間に配置されている、
    　請求項１に記載の絶縁トランス。
  3. 　前記第１層間絶縁膜は、前記第１キャパシタ電極と前記第１コイルとの間に配置され、
    　前記第２層間絶縁膜は、前記第２キャパシタ電極に対して前記第２コイルとは反対側に配置され、
    　前記第２薄膜と前記第２コイルとの間には少なくとも１つの前記層間絶縁膜が介在されている、
    　請求項１に記載の絶縁トランス。
  4. 　前記絶縁トランスは、前記厚さ方向において互いに反対側を向くチップ主面およびチップ裏面を有し、
    　前記第１コイルは、前記第２コイルよりも前記チップ裏面寄りに配置され、
    　前記絶縁トランスは、前記チップ主面に配置された第１接地電極と、前記第１接地電極と前記第１コイルおよび前記第１キャパシタ電極とを接続する第１電圧配線と、を備え、
    　前記第１電圧配線は、前記絶縁層に形成されたビアホールの内面に配置されたバリア膜を有するビアを含み、
    　前記第１キャパシタ電極および前記第２キャパシタ電極の少なくとも一方は、前記ビアの前記バリア膜の材料と同じ材料により形成されている、
    　請求項１から請求項３のいずれか一項に記載の絶縁トランス。
  5. 　前記第１キャパシタ電極および前記第２キャパシタ電極の少なくとも一方は、非磁性材料を含む、請求項１から請求項４のいずれか一項に記載の絶縁トランス。
  6. 　前記第１キャパシタ電極は、前記厚さ方向から視て前記第１コイルの中心から前記第１コイルの外側に向かう方向に沿って延びる第１スリットを有して開いた環状に形成され、
    　前記第２キャパシタ電極は、前記厚さ方向から視て前記第２コイルの中心から前記第２コイルの外側に向かう方向に沿って延びる第２スリットを有して開いた環状に形成されている、
    　請求項１から請求項５のいずれか一項に記載の絶縁トランス。
  7. 　前記第１コイルは、渦巻状に形成された第１コイル配線と、前記第１コイル配線の一方の端部が接続された前記第１接地端と、前記第１コイル配線の他方の端部が接続された前記第１信号端とを有し、
    　前記第２コイルは、渦巻状に形成された第２コイル配線と、前記第２コイルの一方の端部が接続された前記第２接地端と、前記第２コイル配線の他方の端部が接続された前記第２信号端とを有する、
    　請求項１から請求項６のいずれか一項に記載の絶縁トランス。
  8. 　前記第１キャパシタ電極は、前記厚さ方向から視て、前記第１コイル配線と重なるように形成された第１電極配線と、前記第１信号端と重なるように形成された第１キャパシタ端部と、前記第１接地端とに重なるように形成された第１キャパシタ接地端とを有し、
    　前記第２キャパシタ電極は、前記厚さ方向から視て、前記第２コイル配線と重なるように形成された第２電極配線と、前記第２信号端と重なるように形成された第２キャパシタ端部と、前記第２接地端とに重なるように形成された第２キャパシタ接地端とを有する、
    　請求項７に記載の絶縁トランス。
  9. 　前記第１電極配線は、前記第１コイル配線と同一の線幅／線間隔比に設定され、
    　前記第２電極配線は、前記第２コイル配線と同一の線幅／線間隔比に設定されている、
    　請求項８に記載の絶縁トランス。
  10. 　前記第１キャパシタ電極は、前記厚さ方向から視て前記第１コイル配線の内側端部から外側端部まで連続する板状に形成され、
    　前記第２キャパシタ電極は、前記厚さ方向から視て前記第２コイル配線の内側端部から外側端部まで連続する板状に形成されている、
    　請求項７に記載の絶縁トランス。
  11. 　前記厚さ方向から視て、前記第２電極配線の外側端部は、前記第２コイル配線の外側端部よりも外側に配置されている、請求項８または請求項９に記載の絶縁トランス。
  12. 　前記厚さ方向から視て、前記第２電極配線の外側端部は、前記第２コイル配線の外側端部と同じ位置に配置されている、請求項８または請求項９に記載の絶縁トランス。
  13. 　前記厚さ方向から視て、前記第２電極配線の内側端部は、前記第２コイル配線の内側端部と同じ位置に配置されている、請求項１１または請求項１２に記載の絶縁トランス。
  14. 　前記厚さ方向から視て、前記第２電極配線の内側端部は、前記第２コイル配線の内側端部よりも内側に配置されている、請求項１１または請求項１２に記載の絶縁トランス。
  15. 　前記厚さ方向から視て、前記第１電極配線の外側端部は、前記第１コイル配線の外側端部よりも外側に配置されている、請求項１１から請求項１４のいずれか一項に記載の絶縁トランス。
  16. 　前記厚さ方向から視て、前記第２電極配線の外側端部は、前記第２コイル配線の外側端部と同じ位置に配置されている、請求項１１から請求項１４のいずれか一項に記載の絶縁トランス。
  17. 　前記厚さ方向から視て、前記第１電極配線の内側端部は、前記第１コイル配線の内側端部と同じ位置に配置されている、請求項１５または請求項１６に記載の絶縁トランス。
  18. 　前記厚さ方向から視て、前記第１電極配線の内側端部は、前記第１コイル配線の内側端部よりも内側に配置されている、請求項１５または請求項１６に記載の絶縁トランス。
  19. 　前記第２コイルの周囲に配置され、前記第２コイルに接続されたダミーコイルパターンを備えた、請求項４に記載の絶縁トランス。
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