WO2022210273A1 - スイッチ回路および電源回路 - Google Patents

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矢嶋赳彬
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    • H03K2217/0081—Power supply means, e.g. to the switch driver

Definitions

  • the present invention relates to switch circuits and power supply circuits.
  • the power generated from the vibration power generation element itself is used as the power to operate the control circuit in the power conversion circuit that converts the power generated from the vibration power generation element
  • the power generated by the power generation element such as the vibration power generation element is It is known to store electricity in an electric storage device such as a capacitor and supply it to a control circuit.
  • a cold start switch having a function of directly connecting the output of the power generating element and the capacitor is provided, and the electric power stored in the capacitor starts the control of the circuit. Thereafter, when the voltage from the power generating element increases, the connection between the output of the power generating element and the capacitor is cut off to reduce power consumption in the cold start switch. (Fig. 5 of Patent Document 1).
  • the cold start switch be able to supply the necessary power as stably as possible.
  • the present invention has been made in view of the above problems, and provides a switch circuit and a power supply circuit in which the on/off control of a cold start switch can be performed at appropriate timing and the efficiency of using power generated from a power generation element is improved. intended to provide
  • the present invention comprises a first switching element for controlling the connection state between a power generation element and a capacitor according to a voltage applied to a first control terminal, and a switching element, when the voltage difference between both ends of the capacitor increases from the initial state with time. outputting a first voltage to the first control terminal to keep the first switching element ON until the voltage difference reaches a first predetermined value larger than the initial state, and the voltage difference exceeds the first predetermined value; and a control circuit that outputs to the first control terminal a second voltage that keeps turning off the first switching element until the voltage difference falls below a second predetermined value smaller than the first predetermined value. is.
  • the power generation element may include a power generation section that outputs alternating current and a rectifier circuit that rectifies the alternating current.
  • one end of the capacitor is connected to a reference potential, and the other end is controlled by the first switching element to be connected to the power generation element, and the first switching element is an enhancement-type FET,
  • the control circuit may be configured to output the voltage of the power generation element side terminal of the first switching element as the first voltage, and output the reference potential as the second voltage.
  • the rectifying circuit may generate a positive voltage with respect to the reference potential
  • the first switching element may be an enhancement type NFET.
  • the rectifier circuit may generate a negative voltage with respect to the reference potential
  • the first switching element may be an enhancement type PFET.
  • one end of the capacitor is connected to a reference potential, and the other end is controlled by the first switching element to be connected to the power generation element, and the first switching element is an enhancement-type FET,
  • the control circuit may be configured to output the reference potential as the first voltage and output the voltage of the power generation element side terminal of the first switching element as the second voltage.
  • the rectifier circuit may generate a positive voltage with respect to the reference potential, and the first switching element may be an enhancement-type PFET. can.
  • the rectifier circuit may generate a negative voltage with respect to the reference potential, and the first switching element may be an enhancement-type NFET. can.
  • a second switching element which is an enhancement-type FET, is provided and a connection state between the first switching element and the capacitor is controlled according to a voltage applied to a second control terminal, and the control circuit includes the
  • the reference potential is output to the second control terminal until the voltage difference reaches the first predetermined value, and the voltage difference reaches the first predetermined value.
  • the voltage of the capacitor-side terminal of the second switching element is output to the second control terminal until the voltage difference falls below the second predetermined value.
  • a third switching element is provided for controlling the connection state between the first control terminal and the reference potential according to the voltage applied to the third control terminal, and the capacitor has one end connected to the reference potential. and the other end is controlled by the first switching element to be connected to the power generation element, the first control terminal is capacitively coupled to the power generation element, the first switching element is an enhancement type FET, and the The control circuit continues to output the reference potential to the third control terminal until the voltage difference reaches the first predetermined value, and when the voltage difference exceeds the first predetermined value, the voltage difference changes to the second voltage difference.
  • the voltage at the other end of the capacitor may be output to the third control terminal until the voltage falls below a predetermined value.
  • a fourth switching element having a withstand voltage lower than that of the first switching element and controlling a connection state between the first switching element and the capacitor according to the voltage applied to the first control terminal; and a limiting element that limits the voltage between the first switching element and the fourth switching element so that it does not exceed a third predetermined value.
  • control circuit applies the first voltage to the first control terminal until the voltage difference reaches the first predetermined value as the voltage difference across the capacitor increases from the initial state with time. and outputting the second voltage to the first control terminal until the voltage difference falls below the second predetermined value when the voltage difference exceeds the first predetermined value.
  • the control circuit when the voltage difference falls below the second predetermined value, the control circuit resets the latched state of the latch circuit and causes the control terminal of the first switching element to turn on the first switching element. It can be configured as a control circuit that outputs the first voltage.
  • the voltage difference between both ends of the capacitor may be 0V.
  • the present invention includes the switch circuit described above and a power conversion circuit that converts the output power of the power generation element, and the switch circuit switches the power conversion circuit to the power conversion circuit when the voltage difference exceeds the first predetermined value. It is a power supply circuit that outputs a signal for activating a power conversion circuit.
  • the switch circuit when the voltage difference exceeds the first predetermined value, the switch circuit can be configured to keep off until the voltage difference falls below the second predetermined value.
  • the switch circuit may be configured to turn off when the voltage difference exceeds the first predetermined value, and to output a signal for starting the power conversion circuit to the power conversion circuit.
  • the power conversion circuit may be a voltage conversion circuit that includes an inductor and converts a third voltage input from the power generation element into a fourth voltage.
  • the switch circuit includes a determination circuit that determines whether or not the voltage difference exceeds the first predetermined value, and if the determination circuit determines that the voltage difference exceeds the first predetermined value, the and a generation circuit that generates an activation signal.
  • the present invention it is possible to provide a switch circuit and a power supply circuit capable of controlling on/off of the cold start switch at appropriate timing.
  • FIG. 1 is a circuit diagram showing a power supply circuit using a switch circuit according to an embodiment.
  • FIG. 2 is a diagram showing the on/off of the switch and the current IL flowing through the inductor with respect to time in the voltage conversion circuit using the switch circuit according to the embodiment.
  • 3A and 3B are circuit diagrams of the switch circuit according to the first embodiment.
  • FIG. 4 is a circuit diagram of a switch circuit according to the first embodiment;
  • FIG. 5 is a circuit diagram of a control circuit according to the first embodiment.
  • FIG. 6 is a circuit diagram of a determination circuit in Example 1.
  • FIG. FIG. 7 is a diagram showing time variations of voltages of the switch circuit and on/off of the FETs according to the first embodiment.
  • FIG. 8A and 8B are circuit diagrams of latch circuits according to the first embodiment.
  • 9A and 9B are circuit diagrams of a switch circuit according to Modification 1 of Embodiment 1.
  • FIG. 10 is a circuit diagram of a switch circuit according to Modification 1 of Embodiment 1.
  • FIG. 11 is a diagram showing the time change of each voltage of the switch circuit and the ON/OFF of the FET according to Modification 1 of Example 1.
  • FIG. 12A and 12B are circuit diagrams of a switch circuit according to Modification 2 of Embodiment 1.
  • FIG. 13A and 13B are graphs showing time variations of voltages, currents, and ON/OFF of FETs in the switch circuit according to the second embodiment.
  • FIG. 14 is a diagram showing time variations of voltages, currents, and on/off of FETs in the switch circuit according to the first modification of the second embodiment.
  • FIG. 15 is a circuit diagram of a switch circuit according to the third embodiment.
  • FIG. 16 is a circuit diagram of a switch circuit according to the fourth embodiment.
  • 17 is a circuit diagram of a switch circuit according to Modification 1 of Embodiment 4.
  • FIG. 18 is a block diagram showing a system using the switch circuits of Examples 1 to 4 and their modifications.
  • FIG. 1 is a circuit diagram showing a power supply circuit using a switch circuit according to an embodiment.
  • the power supply circuit includes a voltage conversion circuit 12 and a switch circuit 20 .
  • the switch circuit 20 has a cold start switch CSW and a control circuit 16 .
  • the cold start switch CSW is a switch that turns on and off between the input terminal Tin and the output terminal Tout.
  • the control circuit 16 controls on/off of the cold start switch CSW.
  • the control circuit 16 also outputs an enable signal Ven to the voltage conversion circuit 12 to activate the voltage conversion circuit 12 .
  • the output of the power generation element 10 is input to the input terminal Tin of the switch circuit 20 and the input terminal T1 of the voltage conversion circuit 12 .
  • the power generation element 10 is configured by a combination of a power generation unit 10a, which is an energy harvesting element such as a vibration power generation element, and a rectifier circuit 10b.
  • a power generation unit 10a which is an energy harvesting element such as a vibration power generation element
  • a rectifier circuit 10b When the power generation unit (power generation section) 10a outputs alternating current, the alternating current output by the power generation unit 10a is rectified by the rectifier circuit 10b and input to the input terminal Tin.
  • the vibration power generation element is, for example, a piezoelectric element using a piezoelectric material or a MEMS element using MEMS (Micro Electro Mechanical Systems). Vibration power generation elements are provided, for example, on roads, bridges, or the like, and generate power from vibrations when pedestrians or vehicles pass by.
  • the power generated by the power generation element 10 is very small and changes with time.
  • Example 1 is an example in which the power generation element 10 includes a rectifier circuit 10b whose output is positive with respect to the ground. In this case, voltage V2 on capacitor C2 is positive.
  • the power generation element 10 is an element that generates a voltage of one polarity with respect to the ground (reference potential).
  • the output terminal Tout of the switch circuit 20 is connected to one end of the capacitor C2.
  • Capacitor C2 is a capacitor.
  • the output terminal T2 of the voltage conversion circuit 12 is connected to one end of the capacitor C2.
  • the voltage Vout at the output terminal Tout of the switch circuit 20 and the voltage V2 at the output terminal T2 of the voltage conversion circuit 12 are both the voltage with respect to the ground of the capacitor C2.
  • the voltage V2 is used as the voltage of the capacitor C2 when describing the operation of the voltage conversion circuit 12, but the voltage Vout is used as the voltage of the capacitor C2 in other descriptions.
  • the voltage conversion circuit 12 converts the voltage V1 of the input terminal T1 into the voltage V2 of the capacitor C2 and outputs it to the output terminal T2.
  • a value obtained by dividing the voltage V1 by the current input to the input terminal T1 corresponds to the input impedance of the voltage conversion circuit 12.
  • FIG. The value of each element of the voltage conversion circuit 12 is set in advance so that the input impedance of the voltage conversion circuit 12 and the output impedance of the power generating element 10 match.
  • Each unit including the control unit 14 in the voltage conversion circuit 12 operates using the electric power accumulated in the capacitor C2 from the power generation element 10 .
  • Nodes N01 to N03 are provided between the input terminal T1 and the output terminal T2 of the voltage conversion circuit 12 .
  • One end of the switch SW1 is connected to the node N01, and the other end is connected to the node N02.
  • One end of inductor L1 is connected to node N02, and the other end is connected to node N03.
  • One end of the switch SW4 is connected to the node N03, and the other end is connected to the output terminal T2.
  • One end of the capacitor C1 on the primary side is connected to the node N01, and the other end is connected to the ground (reference potential).
  • One end of the switch SW2 is connected to the node N02, and the other end is connected to the ground.
  • the switch SW3 is connected to the node N03, and the other end is connected to the ground.
  • One end of the capacitor C2 on the secondary side is connected to the output terminal T2, and the other end is connected to the ground.
  • the switches SW1 to SW4 are turned on or off based on the control signals S1 to S4, respectively.
  • the control unit 14 of the voltage conversion circuit 12 receives the enable signal Ven and the voltage Vout, and the control unit 14 outputs control signals S1 to S4.
  • the control unit 14 and the control circuit 16 may be, for example, dedicated circuits, processors, or the like.
  • FIG. 2 is a diagram showing the on/off of the switch and the current IL flowing through the inductor with respect to time in the voltage conversion circuit using the switch circuit according to the embodiment.
  • the voltage Vout of the capacitor C2 is low, for example 0V.
  • the cold start switch CSW is turned on to connect the output of the power generation element 10 to the capacitor C2 without going through the voltage conversion circuit 12. Since the voltage conversion circuit 12 is not supplied with power for substantially operating the voltage conversion circuit 12, the voltage conversion circuit 12 does not operate. For example, the control signals S1-S4 are 0V, and the switches SW1-SW4 are off at this time.
  • the control circuit 16 turns off the cold start switch CSW and outputs the enable signal Ven to the voltage conversion circuit 12. FIG. As a result, the voltage conversion circuit 12 is activated and starts operating.
  • the control section 14 of the voltage conversion circuit 12 starts controlling the switches SW1 to SW4.
  • the value of voltage V2 is V21.
  • the control unit 14 keeps the switches SW1 to SW4 off.
  • the electric charge accumulated in the capacitor C1 increases due to the current generated by the power generation element 10, and the voltage V1 gradually increases.
  • control unit 14 turns on switches SW1 and SW3 at time t01, and keeps switches SW2 and SW4 off.
  • a current IL begins to flow from the capacitor C1 to the ground via the node N01, the switch SW1, the inductor L1 and the switch SW3.
  • the current IL gradually increases and the charge of the capacitor C1 is discharged, so the voltage V1 gradually decreases. Magnetic field energy is stored in the inductor L1.
  • the value of voltage V1 becomes V12.
  • the value of voltage V2 is V21.
  • the current IL becomes maximum at IL1.
  • the control unit 14 turns off the switches SW1 and SW3 and turns on the switches SW2 and SW4.
  • the magnetic field energy stored in inductor L1 causes current IL to flow from ground through switch SW2, inductor L1 and switch SW4, charging capacitor C2. Voltage V2 rises.
  • the control unit 14 turns off the switches SW2 and SW4 and keeps the switches SW1 and SW3 off.
  • current IL is 0, voltage V1 has a value of V12, and voltage V2 has a value of V22.
  • Voltage values V21 and V22 may be lower or higher than voltage values V11 and V12.
  • the capacitor C1 is charged when current is input from the power generation element 10 to the input terminal T1.
  • the voltage of the capacitor C1 with respect to the ground on the node N01 side reaches the threshold voltage V11 and the voltage conversion circuit 12 operates, the charge of the capacitor C1 moves to the capacitor C2.
  • the voltage of the output terminal T2 of the capacitor C2 with respect to the ground becomes the voltage V2 of the output terminal T2.
  • FIG. 3A and 3(b) are circuit diagrams of the switch circuit according to the first embodiment.
  • an enhancement mode (normally off mode) NFET M11 is used as the cold start switch CSW.
  • the threshold voltage of NFET M11 is positive.
  • the NFET M11 has a source connected to the output terminal Tout and a drain connected to the input terminal Tin.
  • the terminal connected to the output terminal Tout of the source and the drain is the first terminal, and the terminal connected to the input terminal Tin is the second terminal.
  • the gate is the control terminal.
  • the cold start switch CSW is controlled to turn on when the voltage Vout is equal to or less than a predetermined reference voltage Vref, and to turn off when the voltage Vout is greater than the reference voltage Vref.
  • the gate of the NFET M11 is connected to the drain with no power supply.
  • the NFET M11 is turned on.
  • the ground potential is applied to the gate of NFET M11.
  • the NFET M11 is turned off.
  • the cold start switch CSW is turned on without being controlled by the control circuit.
  • the cold start switch CSW is turned off when the voltage Vout is higher than the reference voltage Vref.
  • FIG. 4 is a circuit diagram of the switch circuit according to the first embodiment.
  • switch circuit 20 comprises NFET M11 and circuit 17 .
  • the circuit 17 applies the voltage VG to the gate so that the NFET M11 is turned on when the voltage Vout is equal to or lower than the reference voltage Vref as shown in FIG.
  • This circuit applies a voltage VG to the gate so that the NFET M11 is turned off when the voltage is higher than the voltage Vref.
  • the NFET M11 is in enhancement mode, the source is connected to the output terminal Tout, and the drain is connected to the input terminal Tin.
  • a power terminal Tp of the latch circuit 18 is connected to the drain of the NFET M11.
  • the reference potential terminal Tg is connected to the ground.
  • the output terminal Tq1 is connected to the gate of NFET M11.
  • the control circuit 16 Based on the voltage Vout, the control circuit 16 outputs voltages Vset and Vrst to the set terminal Tset and reset terminal Trst of the latch circuit 18, respectively.
  • the latch circuit 18 outputs the voltage Vin of the power supply terminal Tp to the output terminal Tq1 until a high level is input to the terminal Trst.
  • the latch circuit 18 outputs the voltage 0 V of the reference potential terminal Tg to the output terminal Tq1 until a high level is input to the terminal Tset.
  • FIG. 5 is a circuit diagram of the control circuit 16 in the first embodiment.
  • voltage Vout is input to decision circuits 22 and 24 .
  • Determination circuits 22 and 24 output voltage Vout as voltages V01 and V02 when voltage Vout is equal to or higher than reference voltages Vref1 and Vref2, respectively, and output the ground potential 0V as voltages V01 and V02 when voltage Vout is lower than reference voltages Vref1 and Vref2, respectively. .
  • the spike generation circuit 26 outputs a spike signal as the reset voltage Vrst when both the voltages V01 and V02 become high level.
  • Spike generating circuit 28 outputs a spike signal as set voltage Vset when voltages V01 and V02 both go low.
  • the spike generation circuits 26 and 28 do not require a clock signal, are composed of FETs, and consume power only when generating an output pulse width, so power consumption is low. Therefore, it is most suitable as a circuit constituting a control circuit for a minute electromotive force element such as a piezoelectric element that generates power from vibration as a power generation element.
  • a spike signal is a single-shot signal, and is a signal in which the interval between spike signals is sufficiently wide with respect to the pulse width of the spike signal.
  • FIG. 6 is a circuit diagram of the determination circuit in Example 1.
  • the diode D1 is connected in series between the input terminal of the voltage Vout and the ground, and the diode D2 is connected in the reverse direction in series.
  • the determination circuits 22 and 24 have the same connection state of the circuit elements, but the sizes of the diodes D1 and D2 are set separately as will be described later.
  • Node N1 between diodes D1 and D2 outputs voltages V01 and V02 via inverters Iv1 and Iv2.
  • Inverters Iv1 and Iv2 use voltage Vout as a power supply voltage.
  • the reverse current flowing through the diode D2 is substantially constant regardless of the voltage across it.
  • the forward current through diode D1 depends on the voltage across it. In the range where the voltage Vout is low, even if the voltage Vout rises, the voltage at the node N1 hardly rises.
  • the inverter Iv1 When the voltage Vout is low, the voltage of the node N1 is low, the inverter Iv1 outputs the voltage Vout, and the inverter Iv1 outputs the ground potential 0V.
  • the voltage of the node N1 becomes equal to or higher than the threshold voltage of the inverter Iv1.
  • the inverter Iv1 outputs a ground potential of 0 V, and the inverter Iv2 outputs a voltage Vout.
  • the inverter Iv2 outputs the voltage Vout when the voltage Vout is equal to or higher than an arbitrary reference voltage, and outputs the ground potential 0 V when the voltage Vout is lower than the reference voltage.
  • the sizes of the diodes D1 and D2 in the determination circuits 22 and 24 are set so that the reference voltage in the determination circuit 22 is Vref1, and the reference voltage in the determination circuit 24 is Vref2 higher than Vref1.
  • determination circuits 22 and 24 output voltage Vout as voltages V01 and V02 when voltage Vout is equal to or higher than reference voltages Vref1 and Vref2, respectively, and output voltages V01 and V02 as voltages V01 and V02 when voltage Vout is lower than reference voltages Vref1 and Vref2. Output potential 0V.
  • FIG. 7 is a diagram showing each voltage of the switch circuit according to the first embodiment and the time change of the FET on/off.
  • the voltages V01, V02, the reset voltage Vrst, the set voltage Vset, and the voltage Vout are indicated by dashed lines.
  • the voltage Vin is near the ground potential of 0V
  • the voltage Vout of the capacitor C2 is near the ground potential of 0V.
  • the voltages V01 and V02, the reset voltage Vrst and the set voltage Vset are the ground potential 0V.
  • the voltage VG at the gate of NFET M11 is the voltage Vin.
  • NFET M11 is off.
  • the voltage Vin rises.
  • the latch circuit 18 is asymmetrical, and the voltage VG at the output terminal Tq1 rises to the voltage Vin.
  • the determination circuit 22 When the voltage Vout becomes equal to or higher than the reference voltage Vref1 at time t13, the determination circuit 22 outputs the voltage Vout as the voltage V01. When the voltage Vout becomes equal to or higher than the reference voltage Vref2 at time t14, the determination circuit 24 outputs the voltage Vout as the voltage V02.
  • the spike generation circuit 26 outputs the spike signal 30 as the reset voltage Vrst when both the voltages V01 and V02 become high level. The height of spike signal 30 is the same as voltage Vout.
  • the latch circuit 18 outputs the ground potential 0 V, which is the voltage of the reference potential terminal Tg, as the voltage VG to the output terminal Tq1. NFET M11 turns off.
  • the control circuit 16 When the spike signal 30 is output, the control circuit 16 outputs activation as the enable signal Ven to the control section 14 . As a result, the voltage conversion circuit 12 is activated and starts operating. After time t14, the output voltage V2 of the voltage conversion circuit 12 increases the voltage Vout of the capacitor C2.
  • the voltage Vin begins to drop, and the voltage Vout begins to drop.
  • the determination circuit 22 outputs the ground potential 0 V as the voltage V02.
  • the determination circuit 24 outputs the ground potential 0 V as the voltage V01.
  • Spike generating circuit 28 outputs spike signal 32 as set voltage Vset when voltages V01 and V02 both reach the ground potential of 0V.
  • the spike signal 32 has the same height as the voltage Vout.
  • the latch circuit 18 outputs Vin, which is the voltage of the power supply terminal Tp, as the voltage VG to the output terminal Tq1. NFET M11 turns on.
  • the control circuit 16 outputs inactivation to the control section 14 as the enable signal Ven. As a result, the voltage conversion circuit 12 stops operating.
  • the voltage Vout becomes almost zero.
  • the NFET M1 (first switching element) controls the connection state between the power generation element 10 and the capacitor C2 according to the voltage applied to the gate (first control terminal). . Then, from time t11 to t14 in FIG. 7, the circuit 17 increases the voltage difference Vout-0V across the capacitor C2 from the initial state (for example, 0V) with time. A first voltage is output to the gate to keep the NFET M11 on until the reference voltage Vref2 (first predetermined value) reaches a large value.
  • the circuit 17 When the voltage difference Vout-0V exceeds the reference voltage Vref2, the circuit 17 outputs to the gate a second voltage that keeps turning off the NFET M11 until the voltage difference Vout-0V falls below the reference voltage Vref1 (second predetermined value).
  • the NFET M11 in the cold start switch CSW is turned on without power.
  • the latch circuit 18 outputs the ground potential (see FIG. 7) to the output terminal Tq1. This allows NFET M11 to be turned off.
  • the cold start switch CSW can be stably controlled.
  • the control circuit 16 outputs the reset voltage Vrst when the voltage difference between the voltage Vout and the ground potential increases with time and becomes equal to or higher than the reference voltage Vref2 (first reference voltage).
  • the control circuit 16 also outputs an enable signal Ven for activating the voltage conversion circuit 12 .
  • the voltage Vout increases, and the cold start switch CSW can be turned off when the power stored in the capacitor C2 is used as the power supply for the voltage conversion circuit 12, for example.
  • the determination circuits 22 and 24 shown in FIG. 5 function as determination circuits that determine whether or not the voltage difference between the voltage Vout and the ground potential exceeds the reference voltage Vref2.
  • the spike generation circuit 26 and the control circuit 16 function as a generation circuit that generates the enable signal Ven when it is determined that the voltage difference has exceeded the reference voltage Vref2.
  • the control circuit 16 outputs the set voltage Vset when the voltage difference between the voltage Vout and the ground potential 0V decreases with time and becomes equal to or lower than the reference voltage Vref1 (second reference voltage).
  • the output of latch circuit 18 switches from the second voltage to the first voltage. That is, the latch state of the latch circuit is reset.
  • the cold start switch CSW can be turned on when the voltage Vout becomes small and the power stored in the capacitor C2 is no longer used for the power supply of the voltage conversion circuit 12, for example.
  • FIGS. 8(a) and 8(b) are circuit diagrams of the latch circuit 18 in the first embodiment.
  • a NOR type latch circuit will be described as an example.
  • PFETs M7, M10, M2 and NFET M1 are connected in series between the power supply terminal Tp and the reference potential terminal Tg.
  • PFETs M8, M9, M4 and NFET M3 are connected in series in parallel with these FETs between the power supply terminal Tp and the reference potential terminal Tg.
  • the gates of PFETs M8 and M7 are connected to set terminal Tset and reset terminal Trst, respectively.
  • the gates of PFETs M9 and M10 are connected to the reference potential terminal Tg.
  • the drains of PFETM2 and NFETM1 are commonly connected to node Q1, and the gates of PFETM2 and NFETM1 are commonly connected to node Q2.
  • the drains of PFETM4 and NFETM3 are commonly connected to node Q2, and the gates of PFETM4 and NFETM3 are commonly connected to node Q1.
  • PFET M4 and NFET M3 form an inverter
  • PFET M2 and NFET M1 form an inverter.
  • Nodes Q1 and Q2 are storage nodes and hold voltages complementary to each other.
  • the node Q1 is connected to the output terminal Tq1, and the node Q2 is connected to Tq2.
  • Nodes Q1 and Q2 are connected to reference potential terminal Tg through NFETs M5 and M6, respectively.
  • the gates of NFETs M5 and M6 are connected to reset terminal Trst and set terminal Tset, respectively.
  • the latch circuit 18 when the high-level voltage Vset is input to the set terminal Tset, the latch circuit 18 outputs the voltage of the power supply terminal Tp to the output terminal Tq1 until the next high-level voltage Vrst is input to the reset terminal Trst.
  • the voltage of the reference potential terminal Tg is output to the output terminal Tq2.
  • the latch circuit 18 When the high-level voltage Vrst is input to the reset terminal Trst, the latch circuit 18 outputs the voltage of the reference potential terminal Tg to the output terminal Tq1 until the next high-level voltage Vset is input to the set terminal Tset.
  • the voltage of the power supply terminal Tp is output to Tq2.
  • PFETs M7 and M8 and the sources of PFETs M2 and M4 may be directly connected without providing PFETs M9 and M10.
  • PFETs M9 and M10 are provided so that a large current does not flow when the voltage of the power supply terminal Tp is high.
  • the nodes Q1 and Q2 are symmetrical, when the power supply voltage (the voltage of the power supply terminal Tp with respect to the reference potential terminal Tg) rises from 0V, which of the nodes Q1 and Q2 is the voltage of the power supply terminal Tp (high level). ) is not determined.
  • the nodes Q1 and Q2 are asymmetrical, and when the power supply voltage of the latch circuit 18 rises from 0V, the voltage of the node Q1 goes high. In this way, the gate width of NFET M5 is made narrower than the gate width of NFET M6 in order to achieve asymmetry.
  • the NFET has a gate length of 0.8 ⁇ m
  • the PFET has a gate length of 5 ⁇ m
  • the PFET has a gate width of 0.6 ⁇ m
  • the NFETs M1 and M3 have a gate width of 0.8 ⁇ m.
  • the gate widths of NFETs M5 and M6 are set to 15 ⁇ m and 60 ⁇ m, respectively.
  • the latch circuit 18 rises so that the voltage of the node Q1 becomes the voltage of the power supply terminal Tp.
  • Other parameters may be changed if nodes Q1 and Q2 rise asymmetrically.
  • the gate width of NFET M1 is made narrower than the gate width of NFET M3.
  • the gate widths of PFETs M2, M10 and M7 are made wider than the gate widths of PFETs M4, M9 and M8 respectively.
  • the gate widths of the NFETs M5 and M6 should be made larger than the gate widths of the other FETs. ing.
  • FIG. 8(b) is an example of a NAND-type latch circuit.
  • the latch circuit 18 includes PFETs M20a-M20c and M21a-M21c, NFETs M22a-M22d and M23a-M23d.
  • the operation of the latch circuit 18 is the same as in FIG. 8(a) and will not be described.
  • the latch circuit 18 may have a circuit configuration other than those shown in FIGS. 8A and 8B as long as the above operation is performed.
  • the latch circuit 18 in FIGS. 8(a) and 8(b) is used as a circuit for applying the voltage VG to the gate of the FET M11 shown in FIG.
  • the latch circuit 18 continues to output the second voltage for turning off the NFET M1 to the gate of the NFET M1.
  • the latch circuit 18 outputs the first voltage to the output terminal Tq1 before the reset voltage Vrst is input, and outputs the second voltage to the output terminal Tq1 when the reset voltage Vrst is input. can be output.
  • a circuit that generates the second voltage for turning off the NFET M11 can be simply implemented.
  • the latch circuit 18 When the set voltage Vset (second control signal) is input, the latch circuit 18 outputs to the gate of the NFET M1 a first voltage that turns on the NFET M1 until the reset voltage Vrst is input. Accordingly, by inputting the set voltage Vset to the latch circuit 18, the voltage VG of the gate of the NFET M11 becomes the first voltage, and the NFET M11 can be turned on.
  • Modification 1 of Embodiment 1 In Modification 1 of Embodiment 1, a PFET is used as the cold start switch CSW. The first and second terminals are then the drain and source of the PFET, respectively.
  • FIG. 9A and 9(b) are circuit diagrams of a switch circuit according to Modification 1 of Embodiment 1.
  • FIG. 9A in Modification 1 of Embodiment 1, an enhancement mode PFET M11a is used as the cold start switch CSW.
  • the threshold voltage of PFET M11a is negative.
  • the PFET M11a has a source connected to the input terminal Tin and a drain connected to the output terminal Tout.
  • the gate of PFET M11a is unpowered and connected to ground.
  • the PFET M11a is turned on.
  • FIG. 9B when the voltage Vout is higher than the reference voltage Vref, the input terminal Tin is connected to the gate of the PFET M11a.
  • PFET M11a is turned off.
  • FIG. 10 is a circuit diagram of a switch circuit according to Modification 1 of Embodiment 1.
  • FIG. 10 in Modification 1 of Embodiment 1, NFET M11 is replaced with enhancement-type PFET M11a as compared with Embodiment 1 shown in FIG.
  • the PFET M11a has a source connected to the input terminal Tin, a drain connected to the output terminal Tout, and a gate connected to the output terminal Tq2 of the latch circuit 18a.
  • the configuration of the latch circuit 18a is the same as that of the latch circuit 18 of the first embodiment, except that the output terminal Tq2 is connected to the gate of the PFET M11a.
  • the rest of the circuit configuration is the same as that of FIG. 4 of the first embodiment, and the description is omitted.
  • FIG. 11 is a diagram showing changes over time in each voltage of the switch circuit and on/off of the FETs according to Modification 1 of Embodiment 1.
  • FIG. The gate voltage relative to the source voltage of PFET M11a is shown as voltage VG-Vin.
  • the threshold voltage of PFET M11a is negative.
  • the change in voltage Vin over time is the same as in FIG.
  • the voltage VG of the gate of PFET M11a is the ground potential 0V.
  • PFET M11a is off.
  • the voltage Vin rises.
  • the voltage VG-Vin is -Vin.
  • the latch circuit 18 is asymmetrical, and when the power supply voltage of the latch circuit 18 rises from 0V, the voltage of the output terminal Tq2 becomes low level (that is, ground potential). Even if the voltage Vin rises, the voltage of the output terminal Tq2 remains at the ground potential 0V.
  • the PFET M11a is turned on.
  • the voltage Vout increases.
  • the control circuit 16 outputs the spike signal 30 to the reset terminal Trst of the latch circuit 18 as the reset voltage Vrst.
  • the latch circuit 18 outputs the voltage Vin, which is the voltage of the power supply terminal Tp, as the voltage VG to the output terminal Tq2. As a result, the voltage VG-Vin becomes approximately 0V. Therefore, PFET M11a is turned off.
  • the control circuit 16 outputs the spike signal 32 to the set terminal Tset of the latch circuit 18 as the set voltage Vset.
  • the latch circuit 18 outputs the ground potential 0 V, which is the voltage of the reference potential terminal Tg, as the voltage VG to the output terminal Tq2.
  • the voltage VG-Vin becomes -Vin, and the PFET M11a is turned on.
  • Other configurations and operations are the same as those of the first embodiment, and description thereof is omitted.
  • Example 1 the input voltage Vin is higher than the ground potential.
  • the first voltage for turning on the NFET M11 is the input voltage Vin.
  • the PFET M11a is used as the cold start switch CSW as in the first modification of the first embodiment, the first voltage for turning on the PFET M11a is the voltage of the ground potential.
  • the NFET M11 and the PFET M11a can be stably turned on.
  • the second voltage for turning off the NFET M11 is the voltage of the ground potential.
  • the second voltage for turning off the PFET M11a is the voltage Vin. This eliminates the need for an extra circuit for generating - ⁇ or + ⁇ used in Modifications 2 and 3 of Embodiment 1.
  • Example 1 when the voltage Vout becomes higher than the voltage Vin between times t14 and t17 in FIG. 7, the voltage VG is the ground potential of 0 V, which is lower than both the voltages Vout and Vin. Therefore, the gate voltage of NFET M11 is lower than the source voltage. Therefore, NFET M11 is off.
  • Modified Example 1 of Example 1 when the voltage Vout becomes higher than the voltage Vin between times t14 and t17 in FIG. 11, the voltage VG is the voltage Vin, which is lower than the voltage Vout. Therefore, when the voltage Vin-Vout becomes lower than the threshold voltage of the PFET M11a, the PFET M11a is turned on, and the current flows back from the terminal Tout to the terminal Tin. Therefore, the cold start switch CSW is preferably NFET M11 as in the first embodiment.
  • Modification 2 of Embodiment 1 is an example in which a depletion mode (normally-on mode) is used as the cold start switch.
  • 12A and 12B are circuit diagrams of a switch circuit according to Modification 2 of Embodiment 1.
  • FIG. 12A in the second modification of the first embodiment, a depletion mode NFET M11b is used as the cold start switch CSW.
  • the threshold voltage of NFET M11b is negative.
  • the NFET M11b has a source connected to the output terminal Tout and a drain connected to the input terminal Tin. When the voltage Vout is equal to or lower than the reference voltage Vref, the gate of NFET M11b is grounded with no power supply.
  • the voltage Vin output by the latch circuit 18 to the gates of the NFET M11 and PFET M11a may be a voltage dropped by the parasitic resistance of the latch circuit 18 from the voltage Vin of the output terminal Tout.
  • the voltage of the ground potential 0 V output by the latch circuit 18 to the gates of the NFET M11 and the PFET M11a may be a voltage increased by the parasitic resistance of the latch circuit 18 from the ground potential.
  • the second embodiment and its modification are examples in which the input voltage Vin is low with respect to the ground, the output of the power generation element 10 is negative with respect to the ground, and the voltage V2 of the capacitor C2 is negative.
  • an enhancement mode PFET M11a is used as the cold start switch CSW.
  • the circuit configuration is the same as that of FIG. 9 of Modification 1 of Embodiment 1, and description thereof is omitted.
  • FIG. 13 is a diagram showing changes over time in each voltage, current, and FET on/off in the switch circuit according to the second embodiment.
  • voltages Vin, Vout, V01, V02, reset voltage Vrst, set voltage Vset and voltage VG are negative.
  • the threshold voltage Vth of PFET M11a is negative.
  • Reference voltages Vref1 and Vref2 are negative.
  • the voltage VG becomes equal to or lower than the threshold voltage Vth, so the PFET M11a is turned on.
  • the voltage VG is higher than the threshold voltage Vth, so the PFET M11a is turned off.
  • Others are the same as those in FIG. 7 of the first embodiment, and description thereof is omitted.
  • FIG. 14 is a diagram showing time variations of voltages, currents, and on/off of FETs in the switch circuit according to the first modification of the second embodiment.
  • the threshold voltage Vth of NFET M11 is positive.
  • Reference voltages Vref1 and Vref2 are negative.
  • the voltage VG-Vin becomes equal to or higher than the threshold voltage Vth, so the NFET M11 is turned on.
  • the voltage VG-Vin is approximately 0V and lower than the threshold voltage Vth, so the NFET M11 is turned off. Others are the same as those in FIG. 13 of the second embodiment, and description thereof is omitted.
  • the input voltage Vin is lower than the ground potential.
  • the first voltage for turning on the PFET M11a is the ground potential.
  • the first voltage for turning on the NFET M11 is the voltage Vin.
  • the second voltage for turning off the PFET M11a is the voltage Vin.
  • the second voltage for turning off the NFET M11 is the ground potential. This eliminates the need for extra circuitry to generate - ⁇ or + ⁇ .
  • Example 2 when the voltage Vout becomes higher than the voltage Vin between times t14 and t17 in FIG. 13, the voltage VG is the ground potential 0 V, which is higher than both the voltages Vout and Vin. Therefore, the gate voltage of PFET M11a is higher than the source voltage. Therefore, PFET M11a is off.
  • Modification 1 of Example 2 when voltage Vout becomes lower than voltage Vin between times t14 and t17 in FIG. 14, voltage VG is voltage Vin and is higher than voltage Vout. Therefore, when the voltage Vin-Vout becomes higher than the threshold voltage of the NFET M11, the NFET M11 is turned on, causing a reverse current flow from the terminal Tin to the terminal Tout. Therefore, the cold start switch CSW is preferably the PFET M11a as in the second embodiment.
  • Example 1 when the NFET M11 is on, a voltage drop occurs because the NFET M11 is diode-connected. Therefore, as in Modification 1 of Embodiment 1, PFET M11a may be used instead of NFET M11. However, in Modification 1 of Embodiment 1, when the voltage Vout becomes higher than the voltage Vin, the current flows backward from the terminal Tout to the terminal Tin. This may result in power loss.
  • the third embodiment is an example of a switch circuit that suppresses reverse current flow from the terminal Tout to the terminal Tin even when the voltage Vout becomes higher than the voltage Vin.
  • FIG. 15 is a circuit diagram of a switch circuit according to the third embodiment. 10 of Modification 1 of Embodiment 1, the switch circuit 20 further includes a PFET M2 and a latch circuit 18c.
  • the source of PFET M2 is connected to the drain of PFET M11a, and the drain is connected to the output terminal Tout.
  • a power terminal Tp of the latch circuit 18c is connected to the drain of the PFET M2.
  • a reference potential terminal Tg of the latch circuit 18c is connected to the ground.
  • the output terminal Tq2 of the latch circuit 18c is connected to the gate of PFETM2. Voltages Vset and Vrst are input from the control circuit 16 to the set terminal Tset and reset terminal Trst of the latch circuit 18c, respectively.
  • the rest of the circuit configuration is the same as FIG. 10 of Modification 1 of Embodiment 1, and description thereof is omitted.
  • PFET M2 (second switching element) controls the connection state between PFET M11a (first switching element) and capacitor C2 according to the voltage applied to the gate (second control terminal).
  • Circuit 17 outputs 0V (first voltage) to the gate of PFET M2 to keep PFET M2 on until the voltage difference Vout-0V across capacitor C2 becomes reference voltage Vref2.
  • Vout second voltage
  • enhancement type PFETs are used as PFETM11a and PFETM2.
  • An enhancement mode NFET may also be used.
  • Example 4 is an example in which the output voltage (that is, the input voltage Vin) of the power generation element 10 is high.
  • the output voltage of the power generation element 10 becomes high, for example 35V.
  • a high voltage FET is used as the NFET M11 of the first embodiment.
  • the high-voltage FET is an FET with a high drain withstand voltage (drain withstand voltage with respect to the source), and an FET with a drain withstand voltage of 35 V or more, for example, is used as the NFET M11.
  • Example 1 a high voltage is applied to the power terminal Tp of the latch circuit 18 .
  • a typical MOSFET has a withstand voltage of about 5 V, and if a voltage of 5 V or more is applied to the power supply terminal Tp, the latch circuit 18 will be destroyed.
  • Example 4 is an example in which the breakdown of the latch circuit 18 can be suppressed even when the voltage Vin becomes high.
  • FIG. 16 is a circuit diagram of a switch circuit according to the fourth embodiment.
  • the gate of NFET M11 is connected to node NG.
  • a capacitor C3 is connected between the node NG and the input terminal Tin.
  • the NFET M11 and the capacitor C3 are high withstand voltage elements, and have a withstand voltage of, for example, 35 V or higher.
  • the source and drain of NFET M3 are connected to ground and node NG, respectively.
  • NFETM3 is an enhancement type FET.
  • a power terminal Tp of the latch circuit 18b is connected to the output terminal Tout.
  • the reference potential terminal Tg is connected to the ground.
  • the output terminal Tq2 is connected to the gate of NFETM3. Voltages Vset and Vrst are input from the control circuit 16 to the set terminal Tset and reset terminal Trst of the latch circuit 18b, respectively.
  • the voltage VG3 applied to the gate of NFET M3 is 0V during times t11-t14 and t17-t18, and the voltage VG3 is Vout during times t14-t17. If the capacitance of the capacitor C3 is sufficiently large relative to the gate capacitance of the NFET M11 and the drain capacitance of the NFET M3, when Vin increases after time t11, the voltage VG of the gate of the NFET M11 capacitively coupled to the input terminal Tin becomes substantially the same voltage as Vout. increases with At time t14, when the voltage VG3 becomes Vout and the NFET M3 turns on, the voltage VG becomes 0 V and the NFET M11 turns off.
  • the NFET M3 (third switching element) controls the connection state between the node NG and the reference potential according to the voltage VG3 applied to the gate (third control terminal).
  • the latch circuit 18b continues to output the reference potential to the gate of the NFET M3 until the voltage difference Vout-0V across the capacitor C2 reaches the reference voltage Vref1.
  • Vout is output to the gate of NFET M3 until 0V falls below the reference voltage Vref2. Since the power supply terminal Tp of the latch circuit 18b is connected to the output terminal Tout in this way, it is possible to prevent the latch circuit 18b from being destroyed even if the voltage Vin becomes a high voltage.
  • Modification 1 of Embodiment 4 In the fourth embodiment, if the input voltage Vin increases while the NFET M11 is off, a leak current may flow through the NFET M11, and a current may flow from the input terminal Tin to the output terminal Tout. In particular, when the NFET M11 is a high breakdown voltage FET, the OFF resistance is low and the leak current may increase. Modification 1 of Embodiment 4 is an example of suppressing the leak current of NFET M11.
  • FIG. 17 is a circuit diagram of a switch circuit according to Modification 1 of Embodiment 4.
  • the switch circuit 20 further includes an NFET M4 and a Zener diode Zd compared to FIG. 16 of the fourth embodiment.
  • the NFET M4 has a source connected to the output terminal Tout, a drain connected to the source of the NFET M11, and a gate connected to the node NG.
  • NFET M4 is an enhancement type FET, and the threshold voltage of NFET M4 is approximately the same as that of NFET M11.
  • Zener diode Zd has an anode connected to ground and a cathode connected to node N4 between NFETs M11 and M4.
  • the breakdown voltage of Zener diode Zd is, for example, 5.5V.
  • the rest of the circuit configuration is the same as that of FIG. 16 of the fourth embodiment, and the explanation is omitted.
  • PFET M2 turns on and off when NFET M11 turns on and off, respectively. Since the NFETs M11 and M4 are connected in series between the input terminal Tin and the output terminal Tout, leakage current flowing from the input terminal Tin to the output terminal Tout can be suppressed when the NFETs M11 and M4 are off. However, if the off resistance of NFET M4 is high, the voltage at node N4 will be high. If the voltage of the node N4 with respect to the output voltage Vout exceeds the drain withstand voltage of the NFET M4, the NFET M4 may be destroyed. Therefore, the breakdown voltage of the Zener diode Zd is set to (maximum value of drain breakdown voltage of NFET M4 ⁇ Vout) or less. This prevents the voltage -Vout of the node N4 from becoming higher than the drain withstand voltage of the NFET M4. Destruction of NFET M4 can be suppressed.
  • NFET M4 (fourth switching element) has a lower drain breakdown voltage than NFET M11, and controls the connection state between NFET M11 and output terminal Tout according to the voltage applied to node NG. .
  • Zener diode Zd limits the voltage of node N4 so that it does not exceed the breakdown voltage (third predetermined value). By providing the NFET M4 in this way, it is possible to suppress the leak current flowing from the input terminal Tin to the output terminal Tout. By providing the Zener diode Zd, it is possible to suppress the breakdown of the NFET M4 due to the application of a high voltage to the NFET M4.
  • the Zener diode Zd closer to the input terminal Tin than the NFET M11, it is possible to suppress an increase in the input voltage Vin applied to the NFET M11.
  • the output power of the power generation unit 10a may be rectified in a rectifier circuit (for example, a rectifier circuit 62 in FIG. 18 described later) other than the rectifier circuit 10b in FIG.
  • a rectifier circuit for example, a rectifier circuit 62 in FIG. 18 described later
  • NFETs M11, M11b, M3 and M4 are off when the gate voltage is ground potential 0V and on when the gate voltage is higher than the positive threshold voltage. do.
  • PFETs M11a, M11c and M2 are off when the gate voltage (gate to source voltage) is at ground potential 0V, and turn on when the gate voltage is below the negative threshold voltage.
  • the NFETs M11, M11b, M3, M4PFETs M11a, M11c and M2 are MOS (Metal Oxide Semiconductor) FETs using silicon, for example.
  • the switch circuits of Examples 1 to 4 and their modifications are used as the cold start switch CSW of the voltage conversion circuit 12 of FIG.
  • the voltage conversion circuit 12 (power conversion circuit) starts converting the output power of the power generation element 10 when the reset voltage Vrst is output. That is, the circuit 17 activates the voltage conversion circuit 12 when outputting the reset voltage Vrst.
  • FIG. 1 an example of a step-down/boost voltage conversion circuit is described as the power supply circuit, but the power supply circuit may be a step-down voltage conversion circuit, a step-up voltage conversion circuit, or an inversion voltage conversion circuit.
  • the power conversion circuit includes an inductor and is a voltage conversion circuit (for example, a DC (Direct Current)-DC converter) that converts a third voltage (for example, DC voltage) input from the power generation element 10 into a fourth voltage (for example, DC voltage). good.
  • the power supply circuit may be a power conversion circuit or the like that converts alternating current to direct current.
  • FIG. 18 is a block diagram showing a system using the switch circuits of Examples 1 to 4 and their modifications.
  • the system includes a power generation element 60, rectifier circuits 61 and 62, a matching circuit 63, a voltage conversion circuit 64, a charge management circuit 65, a capacitor 66, a cold start circuit 67 and a booster circuit 68.
  • the power generation element 60 is, for example, the power generation element 10 in FIG. 1, and generates AC power of minute current.
  • the rectifier circuit 61 is, for example, a diode bridge, and the rectifier circuit 62 is, for example, a synchronous rectifier circuit.
  • Matching circuit 63 matches the output impedance of rectifying circuits 61 and 62 and the input impedance of voltage converting circuit 64 .
  • the voltage conversion circuit 64 is, for example, the voltage conversion circuit 12 in FIG. 1 and is a DC-DC converter.
  • the charge management circuit 65 charges the appropriate capacitor 66 out of the plurality of capacitors 66 .
  • the capacitor 66 is, for example, a capacitor.
  • a charge management circuit 65 monitors the voltage across a plurality of capacitors and appropriately charges the capacitors with the generated power.
  • the cold start circuit 67 is the switch circuit 20 shown in any one of the first to fourth embodiments and modifications thereof, and charges the capacitor 66 with the output current of the rectifier circuit 61 when the capacitor 66 is hardly charged.
  • the booster circuit 68 is, for example, a charge pump, and generates a voltage used for the rectifier circuit 62, the voltage conversion circuit 64, and the like.
  • the rectifier circuit 61 rectifies the minute power.
  • the rectifier circuit 61 is preferably a circuit that can perform rectification without an external power supply, such as a diode bridge. Further, the rectifier circuit is not limited to the diode bridge, and may be a rectifier circuit configured by combining FETs in which the gate and the source or drain are short-circuited. A rectifier circuit configured by combining such FETs is suitable for micro electric power generation in that a voltage drop can be reduced compared to a diode bridge.
  • the current rectified by the rectifier circuit 61 reaches the charge management circuit 65 via the cold start circuit 67 and is stored in the capacitor 66 .
  • boost circuit 68 boosts the voltage of capacitor 66 to the voltage used by rectifier circuit 62 and voltage conversion circuit 64 .
  • the voltage of the capacitor 66 is, for example, 1V
  • the output voltage of the booster circuit 68 is, for example, 2V. If the rectifying circuit 62 and the voltage converting circuit 64 operate using the voltage of the capacitor 66, the booster circuit 68 may be omitted.
  • the matching circuit 63 changes the input voltages of the rectifier circuits 61 and 62 according to the power generation amount of the power generation element 60 .
  • a value obtained by dividing the input voltage by the output current of the power generation element 60 is the input impedance of the rectifier circuits 61 and 62 . Therefore, the matching circuit 63 increases the input voltage when the output current of the power generation element 60 is large, and decreases the input voltage when the output current of the power generation element 60 is small. Thereby, the output impedance of the power generation element 60 and the input impedance of the rectifier circuits 61 and 62 are matched.
  • the matching circuit 63 switches between the rectifier circuits 61 and 62 according to the input voltage.
  • the rectifier circuits 61 and 62 are a diode bridge and a synchronous rectifier circuit, respectively, the loss due to the on voltage of the diodes increases when the input voltage is 1 V or less. Therefore, the rectifier circuit 62 is used. When the input voltage is 1V or more, the rectifier circuit 61 is used.
  • the voltage conversion circuit 64 converts the input voltage set by the matching circuit 63 into a voltage that charges the capacitor 66 .
  • the voltage of capacitor 66 is, for example, 1V or 3.3V.
  • a charge management circuit 65 monitors the voltages of a plurality of capacitors 66 and charges appropriate capacitors 66 with generated power.
  • the cold start circuit 67 is turned on without a power source when no power is stored in the capacitor 66, and is turned off after power is stored in the capacitor 66.
  • the cold start switch can be stably controlled.
  • the cold start switch CSW of FIG. 1 is used as the switching element whose connection state between the power generation element and the capacitor is controlled according to the voltage applied to the control terminal of the present invention.
  • An FET was used as such a switching element.
  • the switching elements of the present invention are not limited to FETs, and may be other switching elements such as bipolar transistor elements or IGBTs (Insulated Gate Bipolar Transistors).
  • bipolar transistor devices the first and second terminals are the emitter and collector and the control terminal is the base.
  • IGBT Insulated Gate Bipolar Transistors
  • a first voltage is output to the control terminal to keep the transistor on until the voltage difference reaches a first predetermined value larger than the initial state. and outputting a second voltage to the control terminal to keep the switching element off until the voltage difference falls below a second predetermined value smaller than the first predetermined value when the voltage difference exceeds the first predetermined value.
  • the circuit is, for example, the circuit 17 including the latch circuit 18 shown in FIG. In such a circuit as shown in FIG. 4, the normal initial state of the voltage difference across the capacitor is zero volts, but the invention is not limited to such zero volts.
  • the present invention includes a combination of an element whose output voltage has hysteresis characteristics with respect to the input voltage and a control circuit that controls on/off of the switch CSW according to the output voltage of the element.

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Abstract

スイッチ回路は、第１制御端子に与えられる電圧に応じて発電素子と蓄電器との接続状態が制御される第１スイッチング素子と、前記蓄電器の両端間の電圧差が初期状態から、時間とともに大きくなると前記電圧差が前記初期状態よりも大きい第１所定値になるまで前記第１制御端子に前記第１スイッチング素子をオンさせつづける第１電圧を出力し、前記電圧差が前記第１所定値を超えると、前記電圧差が前記第１所定値よりも小さい第２所定値を下回るまで前記第１制御端子に前記第１スイッチング素子をオフさせつづける第２電圧を出力する制御回路と、を備える。

Description

スイッチ回路および電源回路
　本発明は、スイッチ回路および電源回路に関する。
　振動発電素子から発生される電力を変換する電力変換回路内の制御回路を動作させる電力として、かかる振動発電素子自体から発生した電力を用いるため、振動発電素子等の発電素子が発電した電力を、キャパシタ等の蓄電器に蓄電し、制御回路に供給することが知られている。その際には発電素子の出力と蓄電器とを直接接続する機能を有するコールドスタートスイッチを設け、蓄電器に蓄電された電力により、回路の制御を開始する。その後、発電素子からの電圧が高くなった際に、発電素子の出力と蓄電器との接続を遮断して、コールドスタートスイッチにおける消費電力を低下させる。（特許文献１の図５）。
特開２０１４－３３４９４
　コールドスタートスイッチは、必要な電力をできるだけ安定して供給できるようにすることが望ましい。しかしながら、振動発電素子のように振動に出力の変化が大きい場合、コールドスタートスイッチのオン、オフを適切なタイミングで行うことが難しい。その場合には発電素子から発生した電力の利用効率が低下する。
　本発明は、上記課題に鑑みなされたものであり、コールドスタートスイッチのオン、オフの制御を適切なタイミングで行えるようにし、発電素子から発生した電力の利用効率を改善したスイッチ回路および電源回路を提供することを目的とする。
　本発明は、第１制御端子に与えられる電圧に応じて発電素子と蓄電器との接続状態が制御される第１スイッチング素子と、前記蓄電器の両端間の電圧差が初期状態から、時間とともに大きくなると前記電圧差が前記初期状態よりも大きい第１所定値になるまで前記第１制御端子に前記第１スイッチング素子をオンさせつづける第１電圧を出力し、前記電圧差が前記第１所定値を超えると、前記電圧差が前記第１所定値よりも小さい第２所定値を下回るまで前記第１制御端子に前記第１スイッチング素子をオフさせつづける第２電圧を出力する制御回路と、を備えるスイッチ回路である。
　上記構成において、前記発電素子は、交流電流を出力する発電部と、前記交流電流を整流する整流回路と、を備える構成とすることができる。
　上記構成において、前記蓄電器は、その一端が基準電位に接続され、その他端が前記第１スイッチング素子により、前記発電素子との接続状態が制御され、前記第１スイッチング素子はエンハンスメント型ＦＥＴであり、前記制御回路は、前記第１電圧として前記第１スイッチング素子の前記発電素子側の端子の電圧を出力し、前記第２電圧として前記基準電位を出力する構成とすることができる。
　上記構成において、前記整流回路は前記基準電位に対して正の電圧を発生し、前記第１スイッチング素子はエンハンスメント型ＮＦＥＴである構成とすることができる。
　上記構成において、前記整流回路は前記基準電位に対して負の電圧を発生し、前記第１スイッチング素子はエンハンスメント型ＰＦＥＴである構成とすることができる。
　上記構成において、前記蓄電器は、その一端が基準電位に接続され、その他端が前記第１スイッチング素子により、前記発電素子との接続状態が制御され、前記第１スイッチング素子はエンハンスメント型ＦＥＴであり、前記制御回路は、前記第１電圧として前記基準電位を出力し、前記第２電圧として前記第１スイッチング素子の前記発電素子側の端子の電圧を出力する構成とすることができる。
　上記構成のうち前記第１スイッチング素子がエンハンスメント型ＮＦＥＴでない場合において、前記整流回路は前記基準電位に対して正の電圧を発生し、前記第１スイッチング素子はエンハンスメント型ＰＦＥＴである構成とすることができる。
　上記構成のうち前記第１スイッチング素子がエンハンスメント型ＰＦＥＴでない場合において、前記整流回路は前記基準電位に対して負の電圧を発生し、前記第１スイッチング素子はエンハンスメント型ＮＦＥＴである構成とすることができる。
　上記構成において、エンハンスメント型ＦＥＴであり、第２制御端子に与えられる電圧に応じて前記第１スイッチング素子と前記蓄電器との接続状態が制御される第２スイッチング素子を備え、前記制御回路は、前記蓄電器の両端間の電圧差が初期状態から、時間とともに大きくなると前記電圧差が前記第１所定値になるまで前記第２制御端子に前記基準電位を出力し、前記電圧差が前記第１所定値を超えると、前記電圧差が前記第２所定値を下回るまで前記第２制御端子に前記第２スイッチング素子の前記蓄電器側の端子の電圧を出力する構成とすることができる。
　上記構成において、第３制御端子に与えられる電圧に応じて前記第１制御端子と基準電位との間の接続状態を制御する第３スイッチング素子を備え、前記蓄電器は、その一端が基準電位に接続され、その他端が前記第１スイッチング素子により、前記発電素子との接続状態が制御され、前記第１制御端子は前記発電素子と容量結合され、前記第１スイッチング素子はエンハンスメント型ＦＥＴであり、前記制御回路は、前記電圧差が前記第１所定値になるまで前記第３制御端子に前記基準電位を出力しつづけ、前記電圧差が前記第１所定値を超えると、前記電圧差が前記第２所定値を下回るまで前記第３制御端子に前記蓄電器の他端の電圧を出力する構成とすることができる。
　上記構成において、前記第１スイッチング素子より耐圧が低く、前記第１制御端子に与えられる電圧に応じて前記第１スイッチング素子と前記蓄電器との間の接続状態を制御する第４スイッチング素子と、前記第１スイッチング素子と前記第４スイッチング素子との間の電圧が第３所定値を超えないように制限する制限素子と、を備える構成とすることができる。
　上記構成において、前記制御回路は、前記蓄電器の両端間の電圧差が前記初期状態から、時間とともに大きくなると前記電圧差が前記第１所定値になるまで前記第１制御端子に前記第１電圧を出力し、前記電圧差が前記第１所定値を超えると、前記第２所定値を下回るまで前記第１制御端子に前記第２電圧を出力するラッチ回路を備える構成とすることができる。
　上記構成において、前記制御回路は、前記電圧差が前記第２所定値を下回ると、前記ラッチ回路のラッチ状態をリセットし、前記第１スイッチング素子の制御端子に前記第１スイッチング素子をオンさせる前記第１電圧を出力する制御回路である構成とすることができる。
　上記構成において、前記初期状態では、前記蓄電器の両端間の電圧差が０Ｖである構成とすることができる。
　本発明は、上記スイッチ回路と、前記発電素子の出力電力を変換する電力変換回路と、を備え、前記スイッチ回路は、前記電圧差が前記第１所定値を超えると、前記電力変換回路に前記電力変換回路を起動させる信号を出力する電源回路である。
　上記構成において、前記スイッチ回路は、前記電圧差が前記第１所定値を超えると、前記電圧差が前記第２所定値を下回るまでオフしつづける構成とすることができる。
　上記構成において、前記スイッチ回路は、前記電圧差が前記第１所定値を超えると、オフし、かつ前記電力変換回路に前記電力変換回路を起動させる信号を出力する構成とすることができる。
　上記構成において、前記電力変換回路は、インダクタを備え、前記発電素子から入力する第３電圧を第４電圧に変換する電圧変換回路である構成とすることができる。
　上記構成において、前記スイッチ回路は、前記電圧差が前記第１所定値を超えたか否かを判定する判定回路と、前記判定回路が前記電圧差が前記第１所定値を超えたと判定したとき前記起動させる信号を生成する生成回路と、を備える構成とすることができる。
　本発明によれば、コールドスタートスイッチのオン、オフの制御を適切なタイミングで行えるようにしたスイッチ回路および電源回路を提供することができる。
図１は、実施例に係るスイッチ回路が用いられる電源回路を示す回路図である。 図２は、実施例に係るスイッチ回路が用いられる電圧変換回路における時間に対するスイッチのオンおよびオフ、インダクタを流れる電流ＩＬを示す図である。 図３（ａ）および図３（ｂ）は、実施例１に係るスイッチ回路の回路図である。 図４は、実施例１に係るスイッチ回路の回路図である。 図５は、実施例１における制御回路の回路図である。 図６は、実施例１における判定回路の回路図である。 図７は、実施例１に係るスイッチ回路の各電圧およびＦＥＴのオン／オフの時間変化を示す図である。 図８（ａ）および図８（ｂ）は、実施例１におけるラッチ回路の回路図である。 図９（ａ）および図９（ｂ）は、実施例１の変形例１に係るスイッチ回路の回路図である。 図１０は、実施例１の変形例１に係るスイッチ回路の回路図である。 図１１は、実施例１の変形例１に係るスイッチ回路の各電圧およびＦＥＴのオン／オフの時間変化を示す図である。 図１２（ａ）および図１２（ｂ）は、実施例１の変形例２に係るスイッチ回路の回路図である。 図１３は、実施例２に係るスイッチ回路の各電圧、電流およびＦＥＴのオン／オフの時間変化を示す図である。 図１４は、実施例２の変形例１に係るスイッチ回路の各電圧、電流およびＦＥＴのオン／オフの時間変化を示す図である。 図１５は、実施例３に係るスイッチ回路の回路図である。 図１６は、実施例４に係るスイッチ回路の回路図である。 図１７は、実施例４の変形例１に係るスイッチ回路の回路図である。 図１８は、実施例１から４およびその変形例のスイッチ回路が用いられるシステムを示すブロック図である。
　以下、図面を参照し、実施例について説明する。
　図１は、実施例に係るスイッチ回路が用いられる電源回路を示す回路図である。図１に示すように、電源回路は、電圧変換回路１２およびスイッチ回路２０を備えている。スイッチ回路２０はコールドスタートスイッチＣＳＷと制御回路１６を備えている。コールドスタートスイッチＣＳＷは入力端子Ｔｉｎと出力端子Ｔｏｕｔの間をオンオフするスイッチである。制御回路１６は、コールドスタートスイッチＣＳＷのオンオフを制御する。また、制御回路１６は、電圧変換回路１２に電圧変換回路１２を起動させるイネーブル信号Ｖｅｎを出力する。発電素子１０の出力はスイッチ回路２０の入力端子Ｔｉｎおよび電圧変換回路１２の入力端子Ｔ１に入力する。発電素子１０は、例えば振動発電素子等の環境発電素子である発電ユニット１０ａと整流回路１０ｂとの組みあわせで構成されている。発電ユニット（発電部）１０ａが交流電流を出力する場合、発電ユニット１０ａが出力した交流電流は整流回路１０ｂにより整流され入力端子Ｔｉｎに入力する。
　振動発電素子は、例えば圧電材料を用いた圧電素子またはＭＥＭＳ（Micro Electro Mechanical Systems）を用いたＭＥＭＳ素子である。振動発電素子は、例えば道路または橋梁等に設けられており、歩行者または車両など通過時の振動により発電する。発電素子１０の発電電力は微小電力であり、時間とともに変化する。実施例１は、発電素子１０としての出力がグランドに対し正となる整流回路１０ｂを有する場合の例である。この場合、キャパシタＣ２の電圧Ｖ２は正である。このように、発電素子１０はグランド（基準電位）に対して一方の極性の電圧を発生させる素子である。
　スイッチ回路２０の出力端子ＴｏｕｔはキャパシタＣ２の一端に接続されている。キャパシタＣ２は蓄電器である。電圧変換回路１２の出力端子Ｔ２はキャパシタＣ２の一端に接続されている。スイッチ回路２０の出力端子Ｔｏｕｔの電圧Ｖｏｕｔと電圧変換回路１２の出力端子Ｔ２の電圧Ｖ２は、ともにキャパシタＣ２のグランドに対する電圧となる。以下では、電圧変換回路１２の動作を説明する場合にはキャパシタＣ２の電圧として電圧Ｖ２を用いるが、その他の説明にはキャパシタＣ２の電圧として電圧Ｖｏｕｔを用い説明する。
　電圧変換回路１２は入力端子Ｔ１の電圧Ｖ１をキャパシタＣ２の電圧Ｖ２に変換して出力端子Ｔ２に出力する。電圧Ｖ１を入力端子Ｔ１に入力する電流で除した値は電圧変換回路１２の入力インピーダンスに相当する。電圧変換回路１２の入力インピーダンスと発電素子１０の出力インピーダンスとが整合するよう電圧変換回路１２の各素子の値が予め設定されている。電圧変換回路１２内の制御部１４を含む各部は発電素子１０からキャパシタＣ２に蓄積された電力を用い動作する。
　電圧変換回路１２の入力端子Ｔ１と出力端子Ｔ２との間にノードＮ０１～Ｎ０３が設けられている。スイッチＳＷ１の一端はノードＮ０１に接続され、他端はノードＮ０２に接続されている。インダクタＬ１の一端はノードＮ０２に接続され、他端はノードＮ０３に接続されている。スイッチＳＷ４の一端はノードＮ０３に接続され、他端は出力端子Ｔ２に接続されている。１次側のキャパシタＣ１の一端はノードＮ０１に接続され、他端はグランド（基準電位）に接続されている。スイッチＳＷ２の一端はノードＮ０２に接続し、他端はグランドに接続されている。スイッチＳＷ３の一端はノードＮ０３に接続され、他端はグランドに接続されている。２次側のキャパシタＣ２の一端は出力端子Ｔ２に接続され、他端はグランドに接続されている。スイッチＳＷ１～ＳＷ４はそれぞれ制御信号Ｓ１～Ｓ４に基づきオンまたはオフとなる。電圧変換回路１２の制御部１４にはイネーブル信号Ｖｅｎおよび電圧Ｖｏｕｔが入力し、当該制御部１４は制御信号Ｓ１～Ｓ４を出力する。制御部１４および制御回路１６は、例えば専用の回路でもよいし、プロセッサ等でもよい。
　図２は、実施例に係るスイッチ回路が用いられる電圧変換回路における時間に対するスイッチのオンおよびオフ、インダクタを流れる電流ＩＬを示す図である。
　発電素子１０が発電を始める前、キャパシタＣ２の電圧Ｖｏｕｔは低く、例えば０Ｖである。電圧Ｖｏｕｔが低いとき、コールドスタートスイッチＣＳＷはオンし、発電素子１０の出力を電圧変換回路１２を介さずキャパシタＣ２に接続する。電圧変換回路１２に、電圧変換回路１２が実質的に動作する電力が供給されないため、電圧変換回路１２は動作しない。例えば制御信号Ｓ１～Ｓ４は０Ｖであり、このときスイッチＳＷ１～ＳＷ４はオフである。キャパシタＣ２の電圧Ｖｏｕｔが電圧変換回路１２を動作させるのに十分な大きさになると、制御回路１６はコールドスタートスイッチＣＳＷをオフし、電圧変換回路１２にイネーブル信号Ｖｅｎを出力する。これにより、電圧変換回路１２が起動し、動作を開始する。電圧変換回路１２の制御部１４は、スイッチＳＷ１～ＳＷ４を制御し始める。
　時刻ｔ００において、電圧Ｖ２の値はＶ２１である。制御部１４はスイッチＳＷ１～ＳＷ４をオフに維持している。発電素子１０の発電電流によりキャパシタＣ１に蓄積された電荷が増加し、電圧Ｖ１が徐々に増加する。電圧Ｖ１の値が閾値電圧Ｖ１１を越えると、時刻ｔ０１において制御部１４は、スイッチＳＷ１およびＳＷ３をオンし、スイッチＳＷ２およびＳＷ４のオフを維持する。これにより、キャパシタＣ１からノードＮ０１、スイッチＳＷ１、インダクタＬ１およびスイッチＳＷ３を介しグランドに電流ＩＬが流れはじめる。時刻ｔ０１とｔ０２の間において、電流ＩＬは徐々に増加し、キャパシタＣ１の電荷が放出されるため、電圧Ｖ１は徐々に減少する。インダクタＬ１には磁界エネルギーが蓄積される。
　時刻ｔ０２において、電圧Ｖ１の値はＶ１２となる。電圧Ｖ２の値はＶ２１である。電流ＩＬはＩＬ１で最大となる。制御部１４は、スイッチＳＷ１およびＳＷ３をオフし、スイッチＳＷ２およびＳＷ４をオンする。時刻ｔ０２とｔ０３の間において、インダクタＬ１に蓄積された磁界エネルギーにより電流ＩＬがグランドからスイッチＳＷ２、インダクタＬ１およびスイッチＳＷ４を流れ、キャパシタＣ２が充電される。電圧Ｖ２が上昇する。
　時刻ｔ０３において、制御部１４は、スイッチＳＷ２およびＳＷ４をオフにし、スイッチＳＷ１およびＳＷ３のオフを維持する。時刻ｔ０３以降において、電流ＩＬは０であり、電圧Ｖ１の値はＶ１２、電圧Ｖ２の値はＶ２２である。電圧値Ｖ２１およびＶ２２は電圧値Ｖ１１およびＶ１２より低くてもよいし、高くてもよい。以上のように、スイッチＳＷ１～ＳＷ４がオフのときに発電素子１０から入力端子Ｔ１に電流が入力すると、キャパシタＣ１が充電される。キャパシタＣ１のノードＮ０１側のグランドに対する電圧が入力端子Ｔ１の電圧Ｖ１の値が閾値電圧Ｖ１１に達し、電圧変換回路１２が動作すると、キャパシタＣ１の電荷がキャパシタＣ２に移動する。キャパシタＣ２の出力端子Ｔ２側のグランドに対する電圧が出力端子Ｔ２の電圧Ｖ２となる。
　図３（ａ）および図３（ｂ）は、実施例１に係るスイッチ回路の回路図である。図３（ａ）に示すように、実施例１では、コールドスタートスイッチＣＳＷとしてエンハンスメントモード（ノーマリーオフモード）のＮＦＥＴＭ１１を用いる。ＮＦＥＴＭ１１の閾値電圧は正である。ＮＦＥＴＭ１１のソースは出力端子Ｔｏｕｔに接続され、ドレインは入力端子Ｔｉｎに接続されている。ソースとドレインのうち出力端子Ｔｏｕｔに接続された端子が第１端子であり、入力端子Ｔｉｎに接続された端子が第２端子である。ゲートは制御端子である。コールドスタートスイッチＣＳＷは、電圧Ｖｏｕｔが所定の参照電圧Ｖｒｅｆ以下のときオンし、電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより大きいときオフするように制御される。そこで、電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ以下のとき、ＮＦＥＴＭ１１のゲートは無電源でドレインに接続される。これにより、電圧Ｖｏｕｔに対する電圧ＶｉｎがＮＦＥＴＭ１１の閾値電圧以上となればＮＦＥＴＭ１１はオンする。図３（ｂ）に示すように、電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより高いとき、ＮＦＥＴＭ１１のゲートにグランド電位が印加される。これにより、ＮＦＥＴＭ１１はオフする。
　以上のように、キャパシタＣ２の電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより低いとき、コールドスタートスイッチＣＳＷは制御回路に制御されず無電源でオンする。電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより高いときコールドスタートスイッチＣＳＷはオフする。
　図４は、実施例１に係るスイッチ回路の回路図である。図４に示すように、スイッチ回路２０はＮＦＥＴＭ１１および回路１７を備えている。回路１７は、図３（ａ）のように、電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ以下のとき、ＮＦＥＴＭ１１がオンするようにゲートに電圧ＶＧを印加し、図３（ｂ）のように、電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより大きいとき、ＮＦＥＴＭ１１がオフするようにゲートに電圧ＶＧを印加する回路である。
　ＮＦＥＴＭ１１はエンハンスメントモードであり、ソースは出力端子Ｔｏｕｔに接続され、ドレインは入力端子Ｔｉｎに接続されている。ラッチ回路１８の電源端子ＴｐはＮＦＥＴＭ１１のドレインに接続されている。基準電位端子Ｔｇはグランドに接続されている。出力端子Ｔｑ１はＮＦＥＴＭ１１のゲートに接続されている。制御回路１６は電圧Ｖｏｕｔに基づき、ラッチ回路１８のセット端子Ｔｓｅｔおよびリセット端子Ｔｒｓｔにそれぞれ電圧ＶｓｅｔおよびＶｒｓｔを出力する。ラッチ回路１８は、端子Ｔｓｅｔに電圧Ｖｓｅｔとしてハイレベルが入力すると、端子Ｔｒｓｔにハイレベルが入力するまで、出力端子Ｔｑ１に電源端子Ｔｐの電圧Ｖｉｎを出力する。また、ラッチ回路１８は、端子Ｔｒｓｔに電圧Ｖｒｓｔとしてハイレベルが入力すると、端子Ｔｓｅｔにハイレベルが入力するまで、出力端子Ｔｑ１に基準電位端子Ｔｇの電圧０Ｖを出力する。
　図５は、実施例１における制御回路１６の回路図である。図５に示すように、電圧Ｖｏｕｔは判定回路２２および２４に入力する。判定回路２２および２４は、電圧Ｖｏｕｔがそれぞれ参照電圧Ｖｒｅｆ１およびＶｒｅｆ２以上のとき電圧Ｖ０１およびＶ０２として電圧Ｖｏｕｔを出力し、それぞれ参照電圧Ｖｒｅｆ１およびＶｒｅｆ２より低いとき電圧Ｖ０１およびＶ０２としてグランド電位０Ｖを出力する。
　スパイク生成回路２６は、電圧Ｖ０１およびＶ０２がともにハイレベルとなるとリセット電圧Ｖｒｓｔとしてスパイク信号を出力する。スパイク生成回路２８は電圧Ｖ０１およびＶ０２がともにローレベルとなるとセット電圧Ｖｓｅｔとしてスパイク信号を出力する。スパイク生成回路２６および２８は、クロック信号を必要とせず、ＦＥＴで構成され、出力パルス幅を発生する際だけ電力を消費するため、消費電力が小さい。したがって、発電素子として振動から発電する圧電素子などの微小起電力素子の制御回路を構成する回路として最適である。スパイク信号は、単発の信号であり、スパイク信号のパルス幅に対しスパイク信号の間隔が十分に広い信号である。
　図６は、実施例１における判定回路の回路図である。図６に示すように、判定回路２２および２４では、電圧Ｖｏｕｔが入力端子とグランドとの間にダイオードＤ１が順方向に、ダイオードＤ２が逆方向に直列に接続されている。判定回路２２および２４は回路素子の接続状態は同じであるが、そのダイオードＤ１とＤ２の大きさは後述するように別々に設定されている。ダイオードＤ１とＤ２との間のノードＮ１はインバータＩｖ１およびＩｖ２を介し電圧Ｖ０１およびＶ０２を出力する。インバータＩｖ１およびＩｖ２は電圧Ｖｏｕｔを電源電圧とする。ダイオードＤ２を流れる逆方向電流は両端の電圧によらずほぼ一定である。ダイオードＤ１を流れる順方向電流は両端の電圧に依存する。電圧Ｖｏｕｔが低い範囲では電圧Ｖｏｕｔが上昇してもノードＮ１の電圧はほとんど上昇しないが、電圧Ｖｏｕｔが高い範囲では電圧Ｖｏｕｔが上昇するとノードＮ１の電圧は急激に上昇する。電圧Ｖｏｕｔが低いとき、ノードＮ１の電圧は低くインバータＩｖ１は電圧Ｖｏｕｔを出力し、インバータＩｖ１はグランド電位０Ｖを出力する。電圧Ｖｏｕｔの電圧が上昇することでノードＮ１の電圧が急激に上昇すると、ノードＮ１の電圧はインバータＩｖ１の閾値電圧以上となる。インバータＩｖ１はグランド電位０Ｖを出力しインバータＩｖ２は電圧Ｖｏｕｔを出力する。
　ダイオードＤ１とＤ２の大きさを適切に設定することで、電圧Ｖｏｕｔが任意の参照電圧以上のときインバータＩｖ２は電圧Ｖｏｕｔを出力し、電圧Ｖｏｕｔが参照電圧より低いときグランド電位０Ｖを出力するように設定できる。例えばダイオードＤ１をＤ２より大きくすると参照電圧を高くでき、ダイオードＤ１をＤ２より小さくすると参照電圧を低くできる。判定回路２２では参照電圧をＶｒｅｆ１とし、判定回路２４では参照電圧をＶｒｅｆ１より高いＶｒｅｆ２とするように判定回路２２および２４内のダイオードＤ１とＤ２の大きさが設定されている。これにより、判定回路２２および２４は、電圧Ｖｏｕｔがそれぞれ参照電圧Ｖｒｅｆ１およびＶｒｅｆ２以上のとき電圧Ｖ０１およびＶ０２として電圧Ｖｏｕｔを出力し、電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ１およびＶｒｅｆ２より低いとき電圧Ｖ０１およびＶ０２としてグランド電位０Ｖを出力する。
　図７は、実施例１に係るスイッチ回路の各電圧およびＦＥＴのオン／オフの時間変化を示す図である。電圧Ｖ０１、Ｖ０２、リセット電圧Ｖｒｓｔおよびセット電圧Ｖｓｅｔに電圧Ｖｏｕｔを破線で示している。図７に示すように、時刻ｔ１１において、電圧Ｖｉｎはグランド電位０Ｖ付近であり、キャパシタＣ２の電圧Ｖｏｕｔはグランド電位０Ｖ付近である。電圧Ｖ０１、Ｖ０２、リセット電圧Ｖｒｓｔおよびセット電圧Ｖｓｅｔはグランド電位０Ｖである。ＮＦＥＴＭ１１のゲートの電圧ＶＧは電圧Ｖｉｎである。ＮＦＥＴＭ１１はオフである。時刻ｔ１１以降に、電圧Ｖｉｎが上昇する。ラッチ回路１８は非対称であり出力端子Ｔｑ１の電圧ＶＧは電圧Ｖｉｎとなり上昇する。
　時刻ｔ１２において、電圧ＶＧがＮＦＥＴＭ１１の閾値電圧Ｖｔｈとなると、ＮＦＥＴＭ１１はオンする。時刻ｔ１２以降において、ＮＦＥＴＭ１１がオンするため、キャパシタＣ２が充電し始める。これにより、電圧Ｖｏｕｔが上昇する。なお、電圧ＶｉｎとＶｏｕｔの上昇速度は同じとは限らない。
　時刻ｔ１３において電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ１以上となると、判定回路２２は電圧Ｖ０１として電圧Ｖｏｕｔを出力する。時刻ｔ１４において電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ２以上となると、判定回路２４は電圧Ｖ０２として電圧Ｖｏｕｔを出力する。スパイク生成回路２６は、電圧Ｖ０１とＶ０２がともにハイレベルとなると、リセット電圧Ｖｒｓｔとしてスパイク信号３０を出力する。スパイク信号３０の高さは電圧Ｖｏｕｔと同じである。ラッチ回路１８は、出力端子Ｔｑ１に電圧ＶＧとして基準電位端子Ｔｇの電圧であるグランド電位０Ｖを出力する。ＮＦＥＴＭ１１はオフする。スパイク信号３０が出力されると、制御回路１６は制御部１４にイネーブル信号Ｖｅｎとして活性を出力する。これにより、電圧変換回路１２は起動し、動作を開始する。時刻ｔ１４以降は電圧変換回路１２の出力電圧Ｖ２によりキャパシタＣ２の電圧Ｖｏｕｔが上昇していく。
　時刻ｔ１５において、電圧Ｖｉｎが低下し始め、電圧Ｖｏｕｔが低下し始める。時刻ｔ１６において、電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ２より低くなると、判定回路２２は電圧Ｖ０２としてグランド電位０Ｖを出力する。時刻ｔ１７において、電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ１より低くなると、判定回路２４は電圧Ｖ０１としてグランド電位０Ｖを出力する。スパイク生成回路２８は、電圧Ｖ０１およびＶ０２がともにグランド電位０Ｖとなると、セット電圧Ｖｓｅｔとしてスパイク信号３２を出力する。スパイク信号３２の高さは電圧Ｖｏｕｔと同じである。ラッチ回路１８は、出力端子Ｔｑ１に電圧ＶＧとして電源端子Ｔｐの電圧であるＶｉｎを出力する。ＮＦＥＴＭ１１はオンする。スパイク信号３２が出力されると、制御回路１６は制御部１４にイネーブル信号Ｖｅｎとして非活性を出力する。これにより、電圧変換回路１２は動作を停止する。時刻ｔ１８において、電圧Ｖｏｕｔがほぼ０となる。
　実施例１によれば、図４のように、ＮＦＥＴＭ１（第１スイッチング素子）は、ゲート（第１制御端子）に与えられる電圧に応じて発電素子１０とキャパシタＣ２との接続状態が制御される。そして、図７の時刻ｔ１１からｔ１４のように、回路１７は、キャパシタＣ２の両端間の電圧差Ｖｏｕｔ－０Ｖが時間とともに初期状態（例えば０Ｖ）から大きくなると電圧差Ｖｏｕｔ－０Ｖが初期状態よりも大きい参照電圧Ｖｒｅｆ２（第１所定値）になるまでゲートにＮＦＥＴＭ１１をオンさせつづける第１電圧を出力する。回路１７は、電圧差Ｖｏｕｔ－０Ｖが参照電圧Ｖｒｅｆ２を超えると、電圧差Ｖｏｕｔ－０Ｖが参照電圧Ｖｒｅｆ１（第２所定値）を下回るまでゲートにＮＦＥＴＭ１１をオフさせつづける第２電圧を出力する。
　これにより、コールドスタートスイッチＣＳＷにおけるＮＦＥＴＭ１１は無電源でオンする。時刻ｔ１４において、ラッチ回路１８は、リセット電圧Ｖｒｓｔが入力すると出力端子Ｔｑ１にグランド電位（図７参照）を出力する。これにより、ＮＦＥＴＭ１１をオフできる。このように、コールドスタートスイッチＣＳＷを安定に制御することができる。
　制御回路１６は、電圧Ｖｏｕｔとグランド電位との電圧差が時間とともに大きくなり参照電圧Ｖｒｅｆ２（第１参照電圧）以上となるとリセット電圧Ｖｒｓｔを出力する。また、制御回路１６は、電圧変換回路１２を起動するイネーブル信号Ｖｅｎを出力する。これにより、電圧Ｖｏｕｔが大きくなり、キャパシタＣ２に蓄えられた電力を例えば電圧変換回路１２の電源に用いるときに、コールドスタートスイッチＣＳＷをオフできる。図５に示した判定回路２２および２４は、電圧Ｖｏｕｔとグランド電位との電圧差が参照電圧Ｖｒｅｆ２を超えたか否かを判定する判定回路として機能する。スパイク生成回路２６および制御回路１６は、電圧差が参照電圧Ｖｒｅｆ２を超えたと判定されたとき、イネーブル信号Ｖｅｎを生成する生成回路として機能する。
　制御回路１６は、電圧Ｖｏｕｔとグランド電位０Ｖとの電圧差が時間とともに小さくなり、参照電圧Ｖｒｅｆ１（第２参照電圧）以下となるとセット電圧Ｖｓｅｔを出力する。ラッチ回路１８の出力は第２電圧から第１電圧に切り替わる。すなわち、ラッチ回路のラッチ状態がリセットされる。これにより、電圧Ｖｏｕｔが小さくなり、キャパシタＣ２に蓄えられた電力を例えば電圧変換回路１２の電源に用いられなくなったときに、コールドスタートスイッチＣＳＷをオンできる。
　図８（ａ）および図８（ｂ）は、実施例１におけるラッチ回路１８の回路図である。図８（ａ）では、ラッチ回路１８として、ＮＯＲ型のラッチ回路を例に説明する。電源端子Ｔｐと基準電位端子Ｔｇとの間にＰＦＥＴＭ７、Ｍ１０、Ｍ２およびＮＦＥＴＭ１が直列に接続されている。電源端子Ｔｐと基準電位端子Ｔｇとの間にこれらのＦＥＴと並列にＰＦＥＴＭ８、Ｍ９、Ｍ４およびＮＦＥＴＭ３が直列に接続されている。ＰＦＥＴＭ８およびＭ７のゲートはそれぞれセット端子Ｔｓｅｔおよびリセット端子Ｔｒｓｔに接続されている。ＰＦＥＴＭ９およびＭ１０のゲートは基準電位端子Ｔｇに接続されている。
　ＰＦＥＴＭ２およびＮＦＥＴＭ１のドレインは共通にノードＱ１に接続され、ＰＦＥＴＭ２およびＮＦＥＴＭ１のゲートは共通にノードＱ２に接続されている。ＰＦＥＴＭ４およびＮＦＥＴＭ３のドレインは共通にノードＱ２に接続され、ＰＦＥＴＭ４およびＮＦＥＴＭ３のゲートは共通にノードＱ１に接続されている。ＰＦＥＴＭ４およびＮＦＥＴＭ３はインバータを形成し、ＰＦＥＴＭ２およびＮＦＥＴＭ１はインバータを形成する。ノードＱ１およびＱ２は記憶ノードであり互いに相補的な電圧を保持する。
　ノードＱ１は出力端子Ｔｑ１に接続され、ノードＱ２はＴｑ２に接続されている。ノードＱ１およびＱ２はそれぞれＮＦＥＴＭ５およびＭ６を介し基準電位端子Ｔｇに接続されている。ＮＦＥＴＭ５およびＭ６のゲートはそれぞれリセット端子Ｔｒｓｔおよびセット端子Ｔｓｅｔに接続されている。
　ノードＱ１がハイレベルおよびノードＱ２がローレベルのとき、電圧Ｖｒｓｔがローレベルであれば、ＮＦＥＴＭ１およびＭ５はオフであり、ＰＦＥＴＭ２、Ｍ１０およびＭ７はオンであり、ＮＦＥＴＭ３およびＭ６はオンであり、ＰＦＥＴＭ４、Ｍ９およびＭ８はオフである。電圧Ｖｒｓｔがハイレベルとなると、ＮＦＥＴＭ５がオンとなりノードＱ１がローレベルとなる。また、ＰＦＥＴＭ７がオフとなる。これにより、ノードＱ１がローレベルおよびノードＱ２がハイレベルに切り替わる。ノードＱ１がローレベルおよびノードＱ２がハイレベルのときに、電圧Ｖｓｅｔがハイレベルとなると、同様に、ノードＱ１がハイレベルおよびノードＱ２がローレベルに切り替わる。
　以上により、ラッチ回路１８は、セット端子Ｔｓｅｔにハイレベルの電圧Ｖｓｅｔが入力すると、次にリセット端子Ｔｒｓｔにハイレベルの電圧Ｖｒｓｔが入力するまで、出力端子Ｔｑ１に電源端子Ｔｐの電圧を出力し、出力端子Ｔｑ２に基準電位端子Ｔｇの電圧を出力する。ラッチ回路１８は、リセット端子Ｔｒｓｔにハイレベルの電圧Ｖｒｓｔが入力すると、次にセット端子Ｔｓｅｔにハイレベルの電圧Ｖｓｅｔが入力するまで、出力端子Ｔｑ１に基準電位端子Ｔｇの電圧を出力し、出力端子Ｔｑ２に電源端子Ｔｐの電圧を出力する。
　ＰＦＥＴＭ９およびＭ１０を設けずに、ＰＦＥＴＭ７およびＭ８のドレインとＰＦＥＴＭ２およびＭ４のソースを直接接続してもよい。ノードＱ１とＱ２のレベルが反転するときには、電源端子Ｔｐから基準電位端子Ｔｇに電流が流れる。電源端子Ｔｐの電圧が高いときに大電流が流れないようにＰＦＥＴＭ９およびＭ１０を設けている。
　ノードＱ１とＱ２が対称的なラッチ回路では、電源電圧（基準電位端子Ｔｇに対する電源端子Ｔｐの電圧）が０Ｖから上昇していくと、ノードＱ１とＱ２のいずれが電源端子Ｔｐの電圧（ハイレベル）となるか定まっていない。ラッチ回路１８では、ノードＱ１とＱ２が非対称であり、ラッチ回路１８の電源電圧が０Ｖから上昇していくとノードＱ１の電圧がハイレベルとなる。このように、非対称とするため、ＮＦＥＴＭ５のゲート幅をＮＦＥＴＭ６のゲート幅より狭くする。一例として、ＮＦＥＴのゲート長は０．８μｍであり、ＰＦＥＴのゲート長は５μｍで、ＰＦＥＴのゲート幅は０．６μｍであり、ＮＦＥＴＭ１およびＭ３のゲート幅は０．８μｍである。このとき、ＮＦＥＴＭ５およびＭ６のゲート幅をそれぞれ１５μｍおよび６０μｍとする。これにより、電源電圧が０Ｖから上昇すると、ＮＦＥＴＭ５を流れる電流Ｉ５よりＮＦＥＴＭ６を流れる電流Ｉ６が大きく、ノードＱ２の電圧はノードＱ１の電圧より低くなる。よって、ラッチ回路１８はノードＱ１が電源端子Ｔｐの電圧になるように立ち上がる。ノードＱ１とＱ２が非対称に立ち上がれば、他のパラメータを変えてもよい。例えば、ＮＦＥＴＭ１のゲート幅をＮＦＥＴＭ３のゲート幅より狭くする。ＰＦＥＴＭ２、Ｍ１０およびＭ７のゲート幅をそれぞれＰＦＥＴＭ４、Ｍ９およびＭ８のゲート幅より広くする。これにより、電源電圧が０Ｖから上昇すると、ノードＱ２の電圧はノードＱ１の電圧より低くなる。電源端子Ｔｐの電圧が例えば５Ｖ程度に高くなっても、１Ｖ程度の電圧ＶｓｅｔおよびＶｒｓｔにより、ノードＱ１およびＱ２のレベルを切り替えるため、ＮＦＥＴＭ５およびＭ６のゲート幅を他のＦＥＴのゲート幅より大きくしている。
　図８（ｂ）は、ＮＡＮＤ型のラッチ回路の例である。ラッチ回路１８は、ＰＦＥＴＭ２０ａ～Ｍ２０ｃおよびＭ２１ａ～Ｍ２１ｃ、ＮＦＥＴＭ２２ａ～Ｍ２２ｄおよびＭ２３ａ～Ｍ２３ｄを備えている。ラッチ回路１８の動作は図８（ａ）と同じであり説明を省略する。ラッチ回路１８は、上記動作を行えば図８（ａ）および図８（ｂ）以外の回路構成でもよい。
　図４に示すＦＥＴＭ１１のゲートに電圧ＶＧを印加する回路として、図８（ａ）および図８（ｂ）のラッチ回路１８を用いる。ラッチ回路１８は、リセット電圧Ｖｒｓｔ（第１制御信号）が入力するとＮＦＥＴＭ１のゲートにＮＦＥＴＭ１をオフさせる第２電圧を出力しつづける。このようなラッチ回路１８を用いることにより、ラッチ回路１８は、リセット電圧Ｖｒｓｔが入力する前は第１電圧を出力端子Ｔｑ１に出力し、リセット電圧Ｖｒｓｔが入力すると、第２電圧を出力端子Ｔｑ１に出力できる。ＮＦＥＴＭ１１をオフさせる第２電圧を生成する回路を簡素に実現できる。
　ラッチ回路１８は、セット電圧Ｖｓｅｔ（第２制御信号）が入力するとリセット電圧Ｖｒｓｔが入力するまでＮＦＥＴＭ１のゲートにＮＦＥＴＭ１をオンさせる第１電圧を出力する。これにより、ラッチ回路１８にセット電圧Ｖｓｅｔが入力することにより、ＮＦＥＴＭ１１のゲートの電圧ＶＧが第１電圧となり、ＮＦＥＴＭ１１をオンさせることができる。
[実施例１の変形例１]
　実施例１の変形例１では、コールドスタートスイッチＣＳＷとしてＰＦＥＴを用いる。このとき、第１端子および第２端子はそれぞれＰＦＥＴのドレインおよびソースである。
　図９（ａ）および図９（ｂ）は、実施例１の変形例１に係るスイッチ回路の回路図である。図９（ａ）に示すように、実施例１の変形例１では、コールドスタートスイッチＣＳＷとしてエンハンスメントモードのＰＦＥＴＭ１１ａを用いる。ＰＦＥＴＭ１１ａの閾値電圧は負である。ＰＦＥＴＭ１１ａのソースは入力端子Ｔｉｎに接続され、ドレインは出力端子Ｔｏｕｔに接続されている。電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ以下のとき、ＰＦＥＴＭ１１ａのゲートは無電源でグランドに接続される。これにより、電圧Ｖｉｎに対するグランド電位がＰＦＥＴＭ１１ａの閾値電圧以下となればＰＦＥＴＭ１１ａはオンする。図９（ｂ）に示すように、電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより高いとき、ＰＦＥＴＭ１１ａのゲートに入力端子Ｔｉｎが接続される。これにより、ＰＦＥＴＭ１１ａはオフする。
　図１０は、実施例１の変形例１に係るスイッチ回路の回路図である。図１０に示すように、実施例１の変形例１では、実施例１の図４と比べ、ＮＦＥＴＭ１１がエンハンスメント型のＰＦＥＴＭ１１ａに置き換わっている。ＰＦＥＴＭ１１ａのソースは入力端子Ｔｉｎに接続され、ドレインは出力端子Ｔｏｕｔに接続され、ゲートはラッチ回路１８ａの出力端子Ｔｑ２に接続されている。出力端子Ｔｑ２がＰＦＥＴＭ１１ａのゲートに接続されている以外のラッチ回路１８ａの構成は実施例１のラッチ回路１８と同じである。その他の回路構成は実施例１の図４と同じであり、説明を省略する。
　図１１は、実施例１の変形例１に係るスイッチ回路の各電圧およびＦＥＴのオン／オフの時間変化を示す図である。ＰＦＥＴＭ１１ａのソース電圧に対するゲート電圧を電圧ＶＧ－Ｖｉｎとして示している。ＰＦＥＴＭ１１ａの閾値電圧は負である。図１１に示すように、時間に対する電圧Ｖｉｎの変化は図７と同じである。時刻ｔ１１において、ＰＦＥＴＭ１１ａのゲートの電圧ＶＧはグランド電位０Ｖである。ＰＦＥＴＭ１１ａはオフである。時刻ｔ１１以降に、電圧Ｖｉｎが上昇する。電圧ＶＧ－Ｖｉｎは－Ｖｉｎである。ラッチ回路１８は、非対称であり、ラッチ回路１８の電源電圧が０Ｖから上昇していくと出力端子Ｔｑ２の電圧がローレベル（すなわちグランド電位）となる。電圧Ｖｉｎが上昇しても出力端子Ｔｑ２の電圧はグランド電位０Ｖである。
　時刻ｔ１２において、電圧ＶＧ－ＶｉｎがＰＦＥＴＭ１１ａの閾値電圧Ｖｔｈとなると、ＰＦＥＴＭ１１ａはオンする。時刻ｔ１２以降において、電圧Ｖｏｕｔが上昇する。時刻ｔ１４において電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ２以上となると、制御回路１６はラッチ回路１８のリセット端子Ｔｒｓｔにリセット電圧Ｖｒｓｔとしてスパイク信号３０を出力する。ラッチ回路１８は、出力端子Ｔｑ２に電圧ＶＧとして電源端子Ｔｐの電圧である電圧Ｖｉｎを出力する。これにより、電圧ＶＧ－Ｖｉｎはほぼ０Ｖとなる。よって、ＰＦＥＴＭ１１ａはオフする。
　時刻ｔ１７において、電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ１より低くなると、制御回路１６はラッチ回路１８のセット端子Ｔｓｅｔにセット電圧Ｖｓｅｔとしてスパイク信号３２を出力する。ラッチ回路１８は、出力端子Ｔｑ２に電圧ＶＧとして基準電位端子Ｔｇの電圧であるグランド電位０Ｖを出力する。これにより、電圧ＶＧ－Ｖｉｎは－Ｖｉｎとなり、ＰＦＥＴＭ１１ａはオンする。その他の構成および動作は実施例１と同じであり説明を省略する。
　実施例１およびその変形例１では、入力電圧Ｖｉｎはグランド電位より高い。このとき、実施例１のように、コールドスタートスイッチＣＳＷにＮＦＥＴＭ１１を用いるとき、ＮＦＥＴＭ１１をオンさせる第１電圧は入力電圧Ｖｉｎである。実施例１の変形例１のように、コールドスタートスイッチＣＳＷにＰＦＥＴＭ１１ａを用いるとき、ＰＦＥＴＭ１１ａをオンさせる第１電圧はグランド電位の電圧である。これにより、ＮＦＥＴＭ１１およびＰＦＥＴＭ１１ａを安定にオンさせることができる。
　実施例１のように、コールドスタートスイッチＣＳＷにＮＦＥＴＭ１１を用いるとき、ＮＦＥＴＭ１１をオフさせる第２電圧はグランド電位の電圧である。実施例１の変形例１のように、コールドスタートスイッチＣＳＷにＰＦＥＴＭ１１ａを用いるとき、ＰＦＥＴＭ１１ａをオフさせる第２電圧は電圧Ｖｉｎである。これにより、実施例１の変形例２および３において用いられる－αまたは＋αを生成するための余分な回路が不要となる。
　実施例１では、図７の時刻ｔ１４とｔ１７との間において電圧Ｖｏｕｔが電圧Ｖｉｎより高くなった場合、電圧ＶＧはグランド電位０Ｖであり、電圧ＶｏｕｔおよびＶｉｎのいずれよりも低い。このため、ＮＦＥＴＭ１１のゲート電圧はソース電圧より低い。よって、ＮＦＥＴＭ１１はオフである。実施例１の変形例１では、図１１の時刻ｔ１４とｔ１７との間において、電圧Ｖｏｕｔが電圧Ｖｉｎより高くなった場合、電圧ＶＧは電圧Ｖｉｎであり、電圧Ｖｏｕｔより低い。このため、電圧Ｖｉｎ－ＶｏｕｔがＰＦＥＴＭ１１ａの閾値電圧より低くなるとＰＦＥＴＭ１１ａがオンし、端子Ｔｏｕｔから端子Ｔｉｎに電流が逆流してしまう。よって、コールドスタートスイッチＣＳＷは実施例１のようにＮＦＥＴＭ１１であることが好ましい。
［実施例１の変形例２］
　実施例１の変形例２は、コールドスタートスイッチとして、デプリッションモード（ノーマリーオンモード）を用いる例である。図１２（ａ）および図１２（ｂ）は、実施例１の変形例２に係るスイッチ回路の回路図である。図１２（ａ）に示すように、実施例１の変形例２では、コールドスタートスイッチＣＳＷとしてデプリッションモードのＮＦＥＴＭ１１ｂを用いる。ＮＦＥＴＭ１１ｂの閾値電圧は負である。ＮＦＥＴＭ１１ｂのソースは出力端子Ｔｏｕｔに接続され、ドレインは入力端子Ｔｉｎに接続されている。電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ以下のとき、ＮＦＥＴＭ１１ｂのゲートは無電源でグランドに接続される。これにより、ＮＦＥＴＭ１１ｂはオンする。図１２（ｂ）に示すように、電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより高いとき、ＮＦＥＴＭ１１ｂのゲートに電圧Ｖｏｕｔ－α（αは正）が印加される。－αがＮＦＥＴＭ１１ｂの閾値電圧以下であればＮＦＥＴＭ１１ｂはオフする。
　コールドスタートスイッチＣＳＷとしてデプリッションモードのＮＦＥＴを用いる実施例１の変形例２では、図１２（ｂ）において、－αが閾値電圧より充分に低くないとＮＦＥＴＭ１１ｂのリーク電流が大きくなってしまう。コールドスタートスイッチＣＳＷとしてデプリッションモードのＰＦＥＴを用いる場合、ＰＦＥＴの閾値電圧は正である。ＰＦＥＴがオフのとき、ＰＦＥＴのリーク電流を小さくするためには、ＰＦＥＴのゲートに閾値電圧より十分に高い＋αを加える。しかし、十分に低い－αまたは十分に高い＋αを生成するには余分な回路を必要とし、それによって余分な電力も消費してしまう。実施例１およびその変形例１では、エンハンスメント型のトランジスタを用いることにより、－αまたは＋αを生成するには余分な回路が不要となる。これにより、余分な電力を抑制できる。
　なお、ラッチ回路１８がＮＦＥＴＭ１１およびＰＦＥＴＭ１１ａのゲートに出力する電圧Ｖｉｎは、出力端子Ｔｏｕｔの電圧Ｖｉｎからラッチ回路１８の寄生抵抗分電圧降下した電圧であってもよい。また、ラッチ回路１８がＮＦＥＴＭ１１およびＰＦＥＴＭ１１ａのゲートに出力するグランド電位０Ｖの電圧は、グランド電位からラッチ回路１８の寄生抵抗分電圧上昇した電圧であってもよい。
　実施例２およびその変形例は、入力電圧Ｖｉｎがグランドに対し低い場合の例であり、発電素子１０の出力がグランドに対し負であり、キャパシタＣ２の電圧Ｖ２は負である。実施例２では、コールドスタートスイッチＣＳＷとしてエンハンスメントモードのＰＦＥＴＭ１１ａを用いる。回路構成は実施例１の変形例１の図９と同様であり説明を省略する。
　図１３は、実施例２に係るスイッチ回路の各電圧、電流およびＦＥＴのオン／オフの時間変化を示す図である。図１３に示すように、電圧Ｖｉｎ、Ｖｏｕｔ、Ｖ０１、Ｖ０２、リセット電圧Ｖｒｓｔ、セット電圧Ｖｓｅｔおよび電圧ＶＧは負である。ＰＦＥＴＭ１１ａの閾値電圧Ｖｔｈは負である。参照電圧Ｖｒｅｆ１およびＶｒｅｆ２は負である。時刻ｔ１２とｔ１４との間および時刻ｔ１７とｔ１８の間において、電圧ＶＧは閾値電圧Ｖｔｈ以下となるためＰＦＥＴＭ１１ａはオンする。時刻ｔ１４とｔ１７の間において、電圧ＶＧは閾値電圧Ｖｔｈより高いため、ＰＦＥＴＭ１１ａはオフする。その他は実施例１の図７と同じであり説明を省略する。
［実施例２の変形例１］
　実施例２の変形例１では、コールドスタートスイッチＣＳＷとしてエンハンスメントモードのＮＦＥＴＭ１１を用いる。回路構成は実施例１の図４と同様であり説明を省略する。図１４は、実施例２の変形例１に係るスイッチ回路の各電圧、電流およびＦＥＴのオン／オフの時間変化を示す図である。図１４に示すように、ＮＦＥＴＭ１１の閾値電圧Ｖｔｈは正である。参照電圧Ｖｒｅｆ１およびＶｒｅｆ２は負である。時刻ｔ１２とｔ１４との間および時刻ｔ１７とｔ１８の間において、電圧ＶＧ－Ｖｉｎは閾値電圧Ｖｔｈ以上となるためＮＦＥＴＭ１１はオンする。時刻ｔ１４とｔ１７の間において、電圧ＶＧ－Ｖｉｎはほぼ０Ｖであり閾値電圧Ｖｔｈより低いため、ＮＦＥＴＭ１１はオフする。その他は実施例２の図１３と同じであり説明を省略する。
　実施例２およびその変形例１では、入力電圧Ｖｉｎはグランド電位より低い。このとき、実施例２のように、コールドスタートスイッチＣＳＷにＰＦＥＴＭ１１ａを用いるとき、ＰＦＥＴＭ１１ａをオンさせる第１電圧はグランド電位である。実施例２の変形例１のように、コールドスタートスイッチＣＳＷにＮＦＥＴＭ１１を用いるとき、ＮＦＥＴＭ１１をオンさせる第１電圧は電圧Ｖｉｎである。これにより、ＮＦＥＴＭ１１およびＰＦＥＴＭ１１ａを安定にオンさせることができる。
　実施例２のように、コールドスタートスイッチＣＳＷにＰＦＥＴＭ１１ａを用いるとき、ＰＦＥＴＭ１１ａをオフさせる第２電圧は電圧Ｖｉｎである。実施例２の変形例１のように、コールドスタートスイッチＣＳＷにＮＦＥＴＭ１１を用いるとき、ＮＦＥＴＭ１１をオフさせる第２電圧はグランド電位である。これにより、－αまたは＋αを生成するための余分な回路が不要となる。
　実施例２では、図１３の時刻ｔ１４とｔ１７との間において電圧Ｖｏｕｔが電圧Ｖｉｎより高くなった場合、電圧ＶＧはグランド電位０Ｖであり、電圧ＶｏｕｔおよびＶｉｎのいずれよりも高い。このため、ＰＦＥＴＭ１１ａのゲート電圧はソース電圧より高い。よって、ＰＦＥＴＭ１１ａはオフである。実施例２の変形例１では、図１４の時刻ｔ１４とｔ１７との間において電圧Ｖｏｕｔが電圧Ｖｉｎより低くなった場合、電圧ＶＧは電圧Ｖｉｎであり、電圧Ｖｏｕｔより高い。このため、電圧Ｖｉｎ－ＶｏｕｔがＮＦＥＴＭ１１の閾値電圧より高くなるとＮＦＥＴＭ１１がオンし、端子Ｔｉｎから端子Ｔｏｕｔに電流が逆流してしまう。よって、コールドスタートスイッチＣＳＷは実施例２のようにＰＦＥＴＭ１１ａであることが好ましい。
　実施例１では、ＮＦＥＴＭ１１がオンのとき、ＮＦＥＴＭ１１はダイオード接続されているため、電圧降下が生じる。そこで、実施例１の変形例１のように、ＮＦＥＴＭ１１の代わりにＰＦＥＴＭ１１ａを用いる場合がある。しかし、実施例１の変形例１では、電圧Ｖｏｕｔが電圧Ｖｉｎより高くなった場合、端子Ｔｏｕｔから端子Ｔｉｎへの電流が逆流してしまう。これにより、電力損失が発生するおそれがある。実施例３は、電圧Ｖｏｕｔが電圧Ｖｉｎより高くなった場合でも、端子Ｔｏｕｔから端子Ｔｉｎへの電流が逆流を抑制するスイッチ回路の例である。
　図１５は、実施例３に係るスイッチ回路の回路図である。実施例１の変形例１の図１０に比べ、スイッチ回路２０は、ＰＦＥＴＭ２とラッチ回路１８ｃを更に備えている。ＰＦＥＴＭ２のソースはＰＦＥＴＭ１１ａのドレインに接続され、ドレインは出力端子Ｔｏｕｔに接続されている。ラッチ回路１８ｃの電源端子ＴｐはＰＦＥＴＭ２のドレインに接続されている。ラッチ回路１８ｃの基準電位端子Ｔｇはグランドに接続されている。ラッチ回路１８ｃの出力端子Ｔｑ２はＰＦＥＴＭ２のゲートに接続されている。ラッチ回路１８ｃのセット端子Ｔｓｅｔおよびリセット端子Ｔｒｓｔには、それぞれ制御回路１６から電圧ＶｓｅｔおよびＶｒｓｔが入力する。その他の回路構成は実施例１の変形例１の図１０と同じであり説明を省略する。
　図１１を参照し、実施例３におけるスイッチ回路の動作を説明する。なお、説明を簡単にするため、ＰＦＥＴＭ１１ｂおよびＭ２の閾値電圧はほぼ０Ｖであり、時刻ｔ１１とｔ１２とはほぼ同じ時刻と仮定する。図１１において、時刻ｔ１１～ｔ１４およびｔ１７～ｔ１８では、ＰＦＥＴＭ１１ｂのゲートに印加される電圧ＶＧおよびＰＦＥＴＭ２のゲートに印加される電圧ＶＧ２は０Ｖであり、時刻ｔ１４～ｔ１７では、電圧ＶＧおよびＶＧ２はＶｏｕｔである。このため、ＰＦＥＴＭ２は、ＰＦＥＴＭ１１ａがオンおよびオフのときそれぞれオンおよびオフする。よって、実施例１の変形例１のスイッチ回路２０、図１１とほぼ同じ動作を行う。
　このように、実施例３では、ＰＦＥＴＭ２（第２スイッチング素子）は、ゲート（第２制御端子）に与えられる電圧に応じてＰＦＥＴＭ１１ａ（第１スイッチング素子）とキャパシタＣ２との接続状態が制御される。回路１７は、キャパシタＣ２の両端間の電圧差Ｖｏｕｔ－０Ｖが参照電圧Ｖｒｅｆ２になるまでＰＦＥＴＭ２のゲートにＰＦＥＴＭ２をオンさせつづける０Ｖ（第１電圧）を出力する。回路１７は、電圧差Ｖｏｕｔ－０Ｖが参照電圧Ｖｒｅｆ２を超えると、電圧差Ｖｏｕｔ－０Ｖが参照電圧Ｖｒｅｆ１を下回るまでＰＦＥＴＭ２のゲートにＰＦＥＴＭ２をオフさせつづけるＶｏｕｔ（第２電圧）を出力する。これにより、ＰＦＥＴＭ１１ａおよびＰＦＥＴＭ２がオフのときに、電圧Ｖｏｕｔが電圧Ｖｉｎより高くなったとしても、ＰＦＥＴＭ２のゲート電圧ＶＧ２はＶｏｕｔであり、ＰＦＥＴＭ２のオフは維持される。よって、端子Ｔｏｕｔから端子Ｔｉｎに電流が逆流することを抑制できる。したがって、電力損失を防ぎ、電力効率が下がることを抑制できる。
　実施例３では、入力電圧Ｖｉｎがグランド電位より高い場合に、ＰＦＥＴＭ１１ａおよびＰＦＥＴＭ２としてエンハンスメント型ＰＦＥＴを用いる例を説明したが、入力電圧Ｖｉｎがグランド電位より低い場合には、ＰＦＥＴＭ１１ａおよびＰＦＥＴＭ２の代わりに、エンハンスメント型ＮＦＥＴを用いてもよい。
　実施例４は、発電素子１０の出力電圧（すなわち入力電圧Ｖｉｎ）が高い場合の例である。例えば発電素子として、有機ピエゾ素子またはエレクトレットを用いたＭＥＭＳ（Micro Electro Mechanical Systems）素子のような容量成分が小さな素子を用いる場合、発電素子１０の出力電圧が高くなり、例えば３５Ｖとなる。このような場合に、実施例１のＮＦＥＴＭ１１として高耐圧ＦＥＴを用いる。高耐圧ＦＥＴは、ドレイン耐圧（ソースに対するドレインの耐圧）が高いＦＥＴであり、ＮＦＥＴＭ１１として、例えばドレイン耐圧が３５Ｖ以上のＦＥＴを用いる。しかし、実施例１では、ラッチ回路１８の電源端子Ｔｐに高電圧が加わる。一般的なＭＯＳＦＥＴの耐圧は５Ｖ程度であり、電源端子Ｔｐに５Ｖ以上の電圧が加わると、ラッチ回路１８が破壊されてしまう。実施例４は、電圧Ｖｉｎの電圧が高くなった場合でも、ラッチ回路１８の破壊が抑制できる例である。
　図１６は、実施例４に係るスイッチ回路の回路図である。図１６に示すように、ＮＦＥＴＭ１１のゲートはノードＮＧに接続されている。ノードＮＧと入力端子Ｔｉｎとの間にキャパシタＣ３が接続されている。ＮＦＥＴＭ１１とキャパシタＣ３は高耐圧素子であり、耐圧は例えば３５Ｖ以上である。ＮＦＥＴＭ３のソースおよびドレインはそれぞれグランドおよびノードＮＧに接続されている。ＮＦＥＴＭ３は、エンハンスメント型ＦＥＴである。ラッチ回路１８ｂの電源端子Ｔｐは出力端子Ｔｏｕｔに接続されている。基準電位端子Ｔｇはグランドに接続されている。出力端子Ｔｑ２はＮＦＥＴＭ３のゲートに接続されている。ラッチ回路１８ｂのセット端子Ｔｓｅｔおよびリセット端子Ｔｒｓｔには、それぞれ制御回路１６から電圧ＶｓｅｔおよびＶｒｓｔが入力する。
　図７において、時刻ｔ１１～ｔ１４およびｔ１７～ｔ１８では、ＮＦＥＴＭ３のゲートに印加される電圧ＶＧ３は０Ｖであり、時刻ｔ１４～ｔ１７では、電圧ＶＧ３はＶｏｕｔである。キャパシタＣ３のキャパシタンスをＮＦＥＴＭ１１のゲート容量およびＮＦＥＴＭ３のドレイン容量に対し十分に大きくすれば、時刻ｔ１１以降、Ｖｉｎが増加すると、入力端子Ｔｉｎに容量結合したＮＦＥＴＭ１１のゲートの電圧ＶＧはほぼＶｏｕｔと同じ電圧で増加する。時刻ｔ１４において、電圧ＶＧ３がＶｏｕｔとなり、ＮＦＥＴＭ３がオンすると、電圧ＶＧは０ＶとなりＮＦＥＴＭ１１はオフする。時刻ｔ１７において、電圧ＶＧ３が０Ｖとなり、ＮＦＥＴＭ３がオフすると、電圧ＶＧはほぼＶｉｎとなりＮＦＥＴＭ１１はオンする。その他のスイッチ回路２０の動作は、実施例１の図７と同じであり説明を省略する。
　実施例４によれば、ＮＦＥＴＭ３（第３スイッチング素子）は、ゲート（第３制御端子）に与えられる電圧ＶＧ３に応じてノードＮＧと基準電位との間の接続状態を制御する。ラッチ回路１８ｂは、キャパシタＣ２の両端の電圧差Ｖｏｕｔ－０Ｖが参照電圧Ｖｒｅｆ１になるまでＮＦＥＴＭ３のゲートに基準電位を出力しつづけ、電圧差Ｖｏｕｔ－０Ｖが参照電圧Ｖｒｅｆ１を超えると、電圧差Ｖｏｕｔ－０Ｖが参照電圧Ｖｒｅｆ２を下回るまでＮＦＥＴＭ３のゲートにＶｏｕｔを出力する。このように、ラッチ回路１８ｂの電源端子Ｔｐは出力端子Ｔｏｕｔに接続されるため、電圧Ｖｉｎが高電圧となってもラッチ回路１８ｂが破壊されることを抑制できる。
［実施例４の変形例１］
　実施例４において、ＮＦＥＴＭ１１がオフのときに、入力電圧Ｖｉｎが高くなると、ＮＦＥＴＭ１１にリーク電流が流れ、入力端子Ｔｉｎから出力端子Ｔｏｕｔに電流が流れることがある。特に、ＮＦＥＴＭ１１が高耐圧ＦＥＴの場合、オフ抵抗が低くリーク電流が大きくなることがある。実施例４の変形例１は、ＮＦＥＴＭ１１のリーク電流を抑制する例である。
　図１７は、実施例４の変形例１に係るスイッチ回路の回路図である。図１７に示すように、実施例４の図１６に比べ、スイッチ回路２０は、ＮＦＥＴＭ４とツェナーダイオードＺｄをさらに更に備えている。ＮＦＥＴＭ４のソースは出力端子Ｔｏｕｔに接続され、ドレインはＮＦＥＴＭ１１のソースに接続され、ゲートはノードＮＧに接続されている。ＮＦＥＴＭ４はエンハンスメント型ＦＥＴであり、ＮＦＥＴＭ４の閾値電圧はＮＦＥＴＭ１１の閾値電圧とほぼ同じである。ＮＦＥＴＭ４に、高耐圧ＦＥＴを用いず、ＮＦＥＴＭ４よりドレイン耐圧の低いＦＥＴを用いることで、ＮＦＥＴＭ４のオフ抵抗をＮＦＥＴＭ１１より高くできる。ツェナーダイオードＺｄのアノードはグランドに接続され、カソードはＮＦＥＴＭ１１とＭ４との間のノードＮ４に接続されている。ツェナーダイオードＺｄの降伏電圧は、例えば５．５Ｖである。その他の回路構成は実施例４の図１６と同じであり説明を省略する。
　図７において、ＰＦＥＴＭ２は、ＮＦＥＴＭ１１がオンおよびオフときそれぞれオンおよびオフする。入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にＮＦＥＴＭ１１およびＭ４が直列接続されているため、ＮＦＥＴＭ１１およびＭ４がオフのとき、入力端子Ｔｉｎから出力端子Ｔｏｕｔに流れるリーク電流を抑制できる。しかし、ＮＦＥＴＭ４のオフ抵抗が高い場合、ノードＮ４の電圧が高くなる。出力電圧Ｖｏｕｔに対するノードＮ４の電圧が、ＮＦＥＴＭ４のドレイン耐圧を超えると、ＮＦＥＴＭ４が破壊される可能性がある。そこで、ツェナーダイオードＺｄの降伏電圧を、（ＮＦＥＴＭ４のドレイン耐圧－Ｖｏｕｔの最大値）以下とする。これにより、ノードＮ４の電圧－ＶｏｕｔがＮＦＥＴＭ４のドレイン耐圧より高くなることが抑制され。ＮＦＥＴＭ４の破壊を抑制できる。
　実施例４の変形例１によれば、ＮＦＥＴＭ４（第４スイッチング素子）は、ＮＦＥＴＭ１１よりドレイン耐圧が低く、ノードＮＧに与えられる電圧に応じてＮＦＥＴＭ１１と出力端子Ｔｏｕｔとの間の接続状態を制御する。ツェナーダイオードＺｄ（制限素子）はノードＮ４の電圧が降伏電圧（第３所定値）を超えないように制限する。このように、ＮＦＥＴＭ４を設けることで、入力端子Ｔｉｎから出力端子Ｔｏｕｔに流れるリーク電流を抑制できる。ツェナーダイオードＺｄを設けることで、ＮＦＥＴＭ４に高電圧が印加されＮＦＥＴＭ４が破壊されることを抑制できる。
　なお、ツェナーダイオードＺｄをＮＦＥＴＭ１１より入力端子Ｔｉｎ側に設けることで、ＮＦＥＴＭ１１に加わる入力電圧Ｖｉｎが高くなることを抑制できる。しかし、コールドスタートスイッチＣＳＷがオフのときに、図１の整流回路１０ｂとは別の整流回路（例えば後述する図１８の整流回路６２）において、発電ユニット１０ａの出力電力を整流する場合がある。この場合、入力端子Ｔｉｎの電圧Ｖｉｎを制限してしまうと、別の整流回路に高電圧が加わらなくなってしまう。そこで、実施例４の変形例１のように、ツェナーダイオードＺｄはノードＮ４の設けることが好ましい。
　実施例４およびその変形例１では、入力電圧Ｖｉｎがグランド電位より高い場合に、ＮＦＥＴＭ１１およびＭ４としてエンハンスメント型ＮＦＥＴを用いる例を説明したが、入力電圧Ｖｉｎがグランド電位より低い場合には、ＮＦＥＴＭ１１およびＭ４の代わりに、エンハンスメント型ＰＦＥＴを用いればよい。
　実施例１から４およびその変形例において、トランジスタがエンハンスメント型のとき、ＮＦＥＴＭ１１、Ｍ１１ｂ、Ｍ３およびＭ４は、ゲート電圧がグランド電位０Ｖのときオフであり、ゲート電圧が正の閾値電圧より高くなるとオンする。ＰＦＥＴＭ１１ａ、Ｍ１１ｃおよびＭ２は、ゲート電圧（ソースに対するゲートの電圧）がグランド電位０Ｖのときオフであり、ゲート電圧が負の閾値電圧より低くなるとオンする。ＮＦＥＴＭ１１、Ｍ１１ｂ、Ｍ３、Ｍ４ＰＦＥＴＭ１１ａ、Ｍ１１ｃおよびＭ２は、例えばシリコンを用いたＭＯＳ（Metal Oxide Semiconductor）ＦＥＴである。
　実施例１から４およびその変形例のスイッチ回路を図１の電圧変換回路１２のコールドスタートスイッチＣＳＷとして用いる。電圧変換回路１２（電力変換回路）は、リセット電圧Ｖｒｓｔが出力されると、発電素子１０の出力電力の変換を開始する。すなわち、回路１７は、リセット電圧Ｖｒｓｔを出力するとき、電圧変換回路１２を起動する。図１では、電源回路として降圧昇圧型の電圧変換回路の例を説明したが、電源回路は降圧型の電圧変換回路、昇圧型の電圧変換回路および反転型の電圧変換回路でもよい。電力変換回路は、インダクタを備え、発電素子１０から入力する第３電圧（例えば直流電圧）を第４電圧（例えば直流電圧）に変換する電圧変換回路（例えばＤＣ（Direct Current）－ＤＣコンバータ）でもよい。また、電源回路は、交流を直流に変換する電力変換回路等でもよい。
　図１８は、実施例１から４およびその変形例のスイッチ回路が用いられるシステムを示すブロック図である。図１８に示すように、システムは、発電素子６０、整流回路６１、６２、整合回路６３、電圧変換回路６４、充電管理回路６５、蓄電器６６、コールドスタート回路６７および昇圧回路６８を備えている。
　発電素子６０は、例えば図１の発電素子１０であり、微小電流の交流電力を発電する。整流回路６１は例えばダイオードブリッジであり、整流回路６２は例えば同期整流回路である。整合回路６３は整流回路６１および６２の出力インピーダンスと電圧変換回路６４の入力インピーダンスとを整合させる。電圧変換回路６４は、例えば図１の電圧変換回路１２であり、ＤＣ－ＤＣコンバータである。充電管理回路６５は複数の蓄電器６６のうち適切な蓄電器６６に蓄電する。蓄電器６６は例えばキャパシタである。充電管理回路６５は複数の蓄電器の両端の電圧をモニターし、適切に蓄電器に発電電力を充電する。コールドスタート回路６７は、実施例１から４およびその変形例のいずれかに示されたスイッチ回路２０であり、蓄電器６６がほとんど充電されていないときに整流回路６１の出力電流を蓄電器６６に充電する。昇圧回路６８は例えばチャージポンプであり、整流回路６２および電圧変換回路６４等に用いる電圧を生成する。
　システムの動作について説明する。蓄電器６６がほとんど充電されていない状態において、発電素子６０が微小電力を生成すると、整流回路６１が微小電力を整流する。整流回路６１は例えばダイオードブリッジのように外部電源がなくとも整流を行うことができる回路が好ましい。また、ダイオードブリッジに限らず、ゲートと、ソースまたはドレインを短絡させたＦＥＴを組みあわせて構成した整流回路としてもよい。このようなＦＥＴを組みあわせて構成した整流回路では、ダイオードブリッジに比べて電圧降下が少なくできる点で、微小電力発電に好適である。整流回路６１が整流した電流はコールドスタート回路６７を介し充電管理回路６５に至り蓄電器６６に蓄電される。蓄電器６６が十分な電圧まで充電されると、昇圧回路６８は、蓄電器６６の電圧から整流回路６２および電圧変換回路６４に使用する電圧に昇圧する。蓄電器６６の電圧は例えば１Ｖであり、昇圧回路６８の出力電圧は例えば２Ｖである。蓄電器６６の電圧を用い整流回路６２および電圧変換回路６４が動作する場合には昇圧回路６８はなくてもよい。
　整合回路６３は、発電素子６０の発電量に応じ、整流回路６１および６２の入力電圧を変化させる。入力電圧を発電素子６０の出力電流で除した値が整流回路６１および６２の入力インピーダンスとなる。そこで、整合回路６３は、発電素子６０の出力電流が大きいとき入力電圧を高くし、発電素子６０の出力電流が小さいとき入力電圧を低くする。これにより、発電素子６０の出力インピーダンスと整流回路６１および６２の入力インピーダンスを整合させる。整合回路６３は入力電圧により整流回路６１と６２を切り替える。例えば整流回路６１および６２がそれぞれダイオードブリッジおよび同期整流回路の場合、入力電圧が１Ｖ以下となるとダイオードのオン電圧による損失が大きくなる。このため、整流回路６２を用いる。入力電圧が１Ｖ以上の場合、整流回路６１を用いる。
　電圧変換回路６４は、整合回路６３が設定した入力電圧を蓄電器６６が充電する電圧に変換する。蓄電器６６の電圧は例えば１Ｖまたは３．３Ｖである。充電管理回路６５は、複数の蓄電器６６の電圧をモニターし、適切な蓄電器６６に発電電力を充電する。
　このような微小電力を発電する発電素子６０を用いたシステムでは蓄電器６６に電力が蓄積されていないとき、コールドスタート回路６７は無電源でオンし、蓄電器６６に電力が蓄積した後、オフする。実施例１から４およびその変形例のスイッチ回路２０をコールドスタート回路６７に用いることにより、コールドスタートスイッチを安定に制御することができる。
　以上説明した本実施形態においては、本発明の制御端子に与えられる電圧に応じて発電素子と蓄電器との接続状態が制御されるスイッチング素子として例えば図１のコールドスタートスイッチＣＳＷを用いた。かかるスイッチング素子としてＦＥＴを用いた。消費電力が小さいので、ＦＥＴが好ましいが、本発明スイッチング素子としてはＦＥＴに限らず、他のスイッチング素子、例えばバイポーラトランジスタの素子やＩＧＢＴ（Insulated Gate Bipolar Transistor）でもよい。バイポーラトランジスタの素子では第１端子および第２端子はエミッタおよびコレクタであり、制御端子はベースである。ＩＧＢＴでは、第１端子および第２端子はエミッタおよびコレクタであり、制御端子はゲートである。
　また前記蓄電器の両端間の電圧差が初期状態から時間とともに大きくなると前記電圧差が前記初期状態よりも大きい第１所定値になるまで前記制御端子に前記トランジスタをオンさせつづける第１電圧を出力し、前記電圧差が前記第１所定値を超えると、前記電圧差が前記第１所定値よりも小さい第２所定値を下回るまで前記制御端子に前記スイッチング素子をオフさせつづける第２電圧を出力する回路を例えば図４に示されるラッチ回路１８を含む回路１７とした。かかる図４に示される回路では、蓄電器の両端間の電圧差の通常の初期状態はゼロボルトであるが、本発明はかかるゼロボルトに限らない。例えば蓄電器にわずかに電荷が残っている状態では、その電荷量と蓄電器の容量とに応じた電圧となる本発明はこの構成に限らず、ラッチ回路を含まないヒステリシス特性を有する回路で構成してもよい。たとえば、入力電圧に対して出力電圧がヒステリシス特性をもつ素子と、その素子の出力電圧に応じて、スイッチＣＳＷのオンオフを制御する制御回路との組みあわせによって構成しても本発明に含まれる。
　以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　１０　発電素子
　１２　電圧変換回路
　１４　制御部
　１６　制御回路
　１７　回路
　１８　ラッチ回路
　２０　スイッチ回路
　

Claims (19)

  1. 　第１制御端子に与えられる電圧に応じて発電素子と蓄電器との接続状態が制御される第１スイッチング素子と、
    　前記蓄電器の両端間の電圧差が初期状態から、時間とともに大きくなると前記電圧差が前記初期状態よりも大きい第１所定値になるまで前記第１制御端子に前記第１スイッチング素子をオンさせつづける第１電圧を出力し、前記電圧差が前記第１所定値を超えると、前記電圧差が前記第１所定値よりも小さい第２所定値を下回るまで前記第１制御端子に前記第１スイッチング素子をオフさせつづける第２電圧を出力する制御回路と、
    を備えるスイッチ回路。
  2. 　前記発電素子は、交流電流を出力する発電部と、前記交流電流を整流する整流回路と、を備える請求項１に記載のスイッチ回路。
  3. 　前記蓄電器は、その一端が基準電位に接続され、その他端が前記第１スイッチング素子により、前記発電素子との接続状態が制御され、
    　前記第１スイッチング素子はエンハンスメント型ＦＥＴであり、前記制御回路は、前記第１電圧として前記第１スイッチング素子の前記発電素子側の端子の電圧を出力し、前記第２電圧として前記基準電位を出力する請求項２に記載のスイッチ回路。
  4. 　前記整流回路は前記基準電位に対して正の電圧を発生し、
    　前記第１スイッチング素子はエンハンスメント型ＮＦＥＴである請求項３に記載のスイッチ回路。
  5. 　前記整流回路は前記基準電位に対して負の電圧を発生し、
    　前記第１スイッチング素子はエンハンスメント型ＰＦＥＴである請求項３に記載のスイッチ回路。
  6. 　前記蓄電器は、その一端が基準電位に接続され、その他端が前記第１スイッチング素子により、前記発電素子との接続状態が制御され、
    　前記第１スイッチング素子はエンハンスメント型ＦＥＴであり、前記制御回路は、前記第１電圧として前記基準電位を出力し、前記第２電圧として前記第１スイッチング素子の前記発電素子側の端子の電圧を出力する請求項２に記載のスイッチ回路。
  7. 　前記整流回路は前記基準電位に対して正の電圧を発生し、
    　前記第１スイッチング素子はエンハンスメント型ＰＦＥＴである請求項６に記載のスイッチ回路。
  8. 　前記整流回路は前記基準電位に対して負の電圧を発生し、
    　前記第１スイッチング素子はエンハンスメント型ＮＦＥＴである請求項６に記載のスイッチ回路。
  9. 　エンハンスメント型ＦＥＴであり、第２制御端子に与えられる電圧に応じて前記第１スイッチング素子と前記蓄電器との接続状態が制御される第２スイッチング素子を備え、
    　前記制御回路は、前記蓄電器の両端間の電圧差が初期状態から、時間とともに大きくなると前記電圧差が前記第１所定値になるまで前記第２制御端子に前記基準電位を出力し、前記電圧差が前記第１所定値を超えると、前記電圧差が前記第２所定値を下回るまで前記第２制御端子に前記第２スイッチング素子の前記蓄電器側の端子の電圧を出力する請求項６から８のいずれか一項に記載のスイッチ回路。
  10. 　第３制御端子に与えられる電圧に応じて前記第１制御端子と基準電位との間の接続状態を制御する第３スイッチング素子を備え、
    　前記蓄電器は、その一端が基準電位に接続され、その他端が前記第１スイッチング素子により、前記発電素子との接続状態が制御され、
    　前記第１制御端子は前記発電素子と容量結合され、
    　前記第１スイッチング素子はエンハンスメント型ＦＥＴであり、
    　前記制御回路は、前記電圧差が前記第１所定値になるまで前記第３制御端子に前記基準電位を出力しつづけ、前記電圧差が前記第１所定値を超えると、前記電圧差が前記第２所定値を下回るまで前記第３制御端子に前記蓄電器の他端の電圧を出力する請求項６に記載のスイッチ回路。
  11. 　前記第１スイッチング素子より耐圧が低く、前記第１制御端子に与えられる電圧に応じて前記第１スイッチング素子と前記蓄電器との間の接続状態を制御する第４スイッチング素子と、
    　前記第１スイッチング素子と前記第４スイッチング素子との間の電圧が第３所定値を超えないように制限する制限素子と、
    を備える請求項１０に記載のスイッチ回路。
  12. 　前記制御回路は、前記蓄電器の両端間の電圧差が前記初期状態から、時間とともに大きくなると前記電圧差が前記第１所定値になるまで前記第１制御端子に前記第１電圧を出力し、前記電圧差が前記第１所定値を超えると、前記第２所定値を下回るまで前記第１制御端子に前記第２電圧を出力するラッチ回路を備える請求項１から１１のいずれか一項に記載のスイッチ回路。
  13. 　前記制御回路は、前記電圧差が前記第２所定値を下回ると、前記ラッチ回路のラッチ状態をリセットし、前記第１スイッチング素子の制御端子に前記第１スイッチング素子をオンさせる前記第１電圧を出力する制御回路である請求項１２に記載のスイッチ回路。
  14. 　前記初期状態では、前記蓄電器の両端間の電圧差が０Ｖである請求項１から１３のいずれか一項に記載のスイッチ回路。
  15. 　請求項１から１４のいずれか一項に記載のスイッチ回路と、
    　前記発電素子の出力電力を変換する電力変換回路と、
    を備え、
    　前記スイッチ回路は、前記電圧差が前記第１所定値を超えると、前記電力変換回路に前記電力変換回路を起動させる信号を出力する電源回路。
  16. 　前記スイッチ回路は、前記電圧差が前記第１所定値を超えると、前記電圧差が前記第２所定値を下回るまでオフしつづける請求項１５に記載の電源回路。
  17. 　前記スイッチ回路は、前記電圧差が前記第１所定値を超えると、オフし、かつ前記電力変換回路に前記電力変換回路を起動させる信号を出力する請求項１５または１６に記載の電源回路。
  18. 　前記電力変換回路は、インダクタを備え、前記発電素子から入力する第３電圧を第４電圧に変換する電圧変換回路である請求項１５から１７のいずれか一項に記載の電源回路。
  19. 　前記スイッチ回路は、前記電圧差が前記第１所定値を超えたか否かを判定する判定回路と、前記判定回路が前記電圧差が前記第１所定値を超えたと判定したとき前記起動させる信号を生成する生成回路と、を備える請求項１５から１８のいずれか一項に記載の電源回路。
    　
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