WO2022209571A1 - 光検出装置および電子機器 - Google Patents

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WO2022209571A1
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insulating
semiconductor layer
layer
photodetector
electrode pad
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恵永 香川
隆季 亀嶋
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L27/14634—Assemblies, i.e. Hybrid structures

Definitions

  • the present technology (technology according to the present disclosure) relates to a photodetector and an electronic device, and more particularly to a photodetector and an electronic device having electrode pads.
  • An object of the present technology is to provide a photodetector and an electronic device capable of suppressing an increase in parasitic capacitance of electrode pads.
  • a photodetector includes a first semiconductor layer having a photoelectric conversion unit, one surface of which is a light incident surface and the other surface of which is an element formation surface; In a state in which the insulating layer is interposed between the insulating layer laminated on the light incident surface side and the first semiconductor layer, the insulating layer is exposed from the surface opposite to the surface facing the first semiconductor layer. and an insulating ring that penetrates through the first semiconductor layer in the thickness direction and surrounds the electrode pad in plan view.
  • An electronic device includes the photodetector and an optical system that forms an image of light from a subject on the photodetector.
  • FIG. 1 is a chip layout diagram showing a configuration example of a photodetector according to a first embodiment of the present technology
  • FIG. 1 is a block diagram showing a configuration example of a photodetector according to a first embodiment of the present technology
  • FIG. 1 is an equivalent circuit diagram of a pixel of a photodetector according to a first embodiment of the present technology
  • FIG. It is a top view showing arrangement of an electrode pad concerning a 1st embodiment of this art.
  • FIG. 4B is a vertical sectional view showing a cross section of the electrode pad when viewed along the BB section line of FIG.
  • FIG. 4A is a vertical cross-sectional view showing a relative relationship between an electrode pad and a pixel region of the photodetector according to the first embodiment of the present technology when viewed along the AA section line of FIG. 1;
  • FIG. It is a top view showing positional relationship between an insulating ring, a plug, and an electrode pad concerning a 1st embodiment of this art.
  • 6B is a vertical cross-sectional view showing the positional relationship between the insulating ring, the plug, and the electrode pad according to the first embodiment of the present technology when viewed along the CC section line of FIG. 6A.
  • FIG. 4 is a schematic diagram showing a configuration of a capacitor when two insulating rings are provided in the photodetector according to the first embodiment of the present technology; It is process sectional drawing which shows the manufacturing method of the photon detection apparatus which concerns on 1st Embodiment of this technique.
  • 7B is a process cross-sectional view following FIG. 7A;
  • FIG. 7B is a process cross-sectional view subsequent to FIG. 7B;
  • FIG. 7C is a process cross-sectional view subsequent to FIG. 7C;
  • FIG. 7C is a process cross-sectional view subsequent to FIG. 7D;
  • 7E is a plan view showing a resist pattern formed in the process of FIG. 7E;
  • FIG. FIG. 7E is a process cross-sectional view subsequent to FIG.
  • FIG. 7E is a process cross-sectional view subsequent to FIG. 7G
  • FIG. 7H is a process cross-sectional view subsequent to FIG. 7H
  • 7I is a process cross-sectional view subsequent to FIG. 7I
  • FIG. FIG. 7J is a process cross-sectional view subsequent to FIG. 7J
  • 7K is a process cross-sectional view subsequent to FIG. 7K
  • FIG. 7L is a process cross-sectional view subsequent to FIG. 7L
  • FIG. 2 is a plan view showing a positional relationship among one insulating ring, a plug, and an electrode pad according to the first embodiment of the present technology
  • FIG. 4 is a schematic diagram showing a configuration of a capacitor in the case where the photodetector according to the first embodiment of the present technology has one insulating ring;
  • FIG. 3 is a plan view showing the positional relationship among three insulating rings, plugs, and electrode pads according to the first embodiment of the present technology;
  • FIG. 4 is a schematic diagram showing a configuration of a capacitor when three insulating rings are provided in the photodetector according to the first embodiment of the present technology;
  • FIG. 4 is a schematic diagram showing the structure of a capacitor without an insulating ring; 7 is a graph showing the relationship between the number of insulating rings and the calculated combined capacitance.
  • 1 is a diagram showing a conventional photodetector;
  • FIG. 1 is a diagram showing a conventional photodetector;
  • FIG. 1 is a diagram showing a conventional photodetector;
  • FIG. 1 is a diagram showing a conventional photodetector;
  • FIG. 2 is a vertical cross-sectional view showing a relative relationship between an electrode pad and a pixel region of a photodetector according to Modification 1 of the first embodiment of the present technology when viewed along the AA section line in FIG. 1;
  • FIG. . 2 is a vertical cross-sectional view showing a relative relationship between an electrode pad and a pixel region of a photodetector according to Modification 2 of the first embodiment of the present technology when viewed along the AA section line of FIG. 1;
  • FIG. . 2 is a vertical cross-sectional view showing a relative relationship between an electrode pad and a pixel region of a photodetector according to Modification 3 of the first embodiment of the present technology when viewed along the AA section line in FIG. 1;
  • FIG. 10 is a vertical cross-sectional view showing a relative relationship between an electrode pad and a pixel region of a photodetector according to Modification 4 of the first embodiment of the present technology when viewed along the AA section line of FIG. 1;
  • FIG. . 10 is a vertical cross-sectional view showing the relative relationship between the electrode pads and the pixel regions of the photodetector according to Modification 5 of the first embodiment of the present technology when viewed along the AA section line of FIG. 1;
  • FIG. . FIG. 12 is a vertical cross-sectional view showing an insulating ring of a photodetector according to Modification 6 of the first embodiment of the present technology;
  • FIG. 12 is a vertical cross-sectional view showing an insulating ring of a photodetector according to Modification 7 of the first embodiment of the present technology
  • 2 is a vertical cross-sectional view showing a relative relationship between an electrode pad and a pixel region of a photodetector according to a second embodiment of the present technology when viewed along the AA section line of FIG. 1
  • FIG. FIG. 7 is a plan view showing the positional relationship among an insulating ring, a plug ring, and an electrode pad according to a second embodiment of the present technology
  • FIG. 21B is a vertical cross-sectional view showing the positional relationship between an insulating ring, a plug ring, and an electrode pad according to the second embodiment of the present technology when viewed along the CC section line of FIG. 21A.
  • FIG. 7 is a vertical cross-sectional view showing the positional relationship among one insulating ring, one plug ring, and electrode pads according to a second embodiment of the present technology;
  • FIG. 10 is a schematic diagram showing a configuration of a capacitor in a case where one insulating ring is provided in the photodetector according to the second embodiment of the present technology; It is a top view showing a resist pattern formed in a process of a manufacturing method of a photodetection device concerning a 2nd embodiment of this art.
  • FIG. 7 is a vertical cross-sectional view showing the positional relationship among one insulating ring, one plug ring, and electrode pads according to a second embodiment of the present technology
  • FIG. 10 is a schematic diagram showing a configuration of
  • FIG. 10 is a vertical cross-sectional view showing cross-sectional shapes of an insulating ring, a plug ring, and an electrode pad according to another form of the second embodiment of the present technology
  • FIG. 10 is a plan view showing a positional relationship among an insulating ring, two plug rings, and electrode pads according to Modification 1 of the second embodiment of the present technology
  • FIG. 25B is a vertical cross-sectional view showing the positional relationship between the insulating ring, the plug ring, and the electrode pads according to Modification 1 of the second embodiment of the present technology when viewed along the CC section line of FIG. 25A.
  • FIG. 10 is a vertical cross-sectional view showing cross-sectional shapes of an insulating ring, a plug ring, and an electrode pad according to another form of the second embodiment of the present technology
  • FIG. 10 is a plan view showing a positional relationship among an insulating ring, two plug rings, and electrode pads according to Modification 1 of the second embodiment of the present technology
  • FIG. 10 is a vertical cross-sectional view showing the positional relationship between one insulating ring, two plug rings, and electrode pads according to Modification 1 of the second embodiment of the present technology
  • FIG. 10 is a schematic diagram showing a configuration of a capacitor in a case where one insulating ring and two plug rings are provided in the photodetector according to Modification 1 of the second embodiment of the present technology
  • FIG. 10 is a vertical cross-sectional view showing cross-sectional shapes of an insulating ring, a plug ring, and an electrode pad according to Modification 2 of the second embodiment of the present technology
  • It is process sectional drawing which shows the manufacturing method of the photodetector based on the modification 2 of 2nd Embodiment of this technique.
  • FIG. 10 is a vertical cross-sectional view showing the positional relationship between one insulating ring, two plug rings, and electrode pads according to Modification 1 of the second embodiment of the present technology
  • FIG. 10 is a schematic diagram showing a configuration of a capacitor in
  • FIG. 28B is a process cross-sectional view subsequent to FIG. 28A;
  • FIG. 28B is a process cross-sectional view subsequent to FIG. 28B;
  • It is process sectional drawing which shows the manufacturing method of the photodetector based on the modification 3 of 2nd Embodiment of this technique.
  • 29B is a process cross-sectional view following FIG. 29A;
  • FIG. 29B is a process cross-sectional view subsequent to FIG. 29B; It is a figure showing a schematic structure of electronic equipment concerning a 3rd embodiment of this art.
  • first to third embodiments are examples of devices and methods for embodying the technical idea of the present technology, and the technical idea of the present technology is The material, shape, structure, arrangement, etc. are not specified as follows. Various modifications can be made to the technical idea of the present technology within the technical scope defined by the claims.
  • CMOS complementary metal oxide semiconductor
  • the photodetector 1 As shown in FIG. 1, the photodetector 1 according to the first embodiment of the present technology mainly includes a semiconductor chip 2 having a square two-dimensional planar shape when viewed from above. That is, the photodetector 1 is mounted on the semiconductor chip 2 . As shown in FIG. 30, the photodetector 1 captures image light (incident light 106) from a subject through an optical system (optical lens) 102, and the amount of incident light 106 formed on an imaging plane is is converted into an electric signal for each pixel and output as a pixel signal.
  • image light incident light 106
  • optical system optical lens
  • a semiconductor chip 2 on which a photodetector 1 is mounted has a rectangular pixel region 2A provided in the center and a rectangular pixel region 2A in a two-dimensional plane including X and Y directions that intersect with each other.
  • a peripheral region 2B is provided outside the pixel region 2A so as to surround the pixel region 2A.
  • the pixel area 2A is a light receiving surface that receives light condensed by the optical system 102 shown in FIG. 30, for example.
  • a plurality of pixels 3 are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 3 are arranged repeatedly in each of the X and Y directions that intersect each other within a two-dimensional plane.
  • the X direction and the Y direction are orthogonal to each other as an example.
  • a direction orthogonal to both the X direction and the Y direction is the Z direction (thickness direction).
  • a plurality of electrode pads (bonding pads) 14 are arranged in the peripheral region 2B.
  • the semiconductor chip 2 includes a logic circuit 13 including a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8, and the like.
  • the logic circuit 13 is composed of a CMOS (Complementary MOS) circuit having, for example, an n-channel conductivity type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a p-channel conductivity type MOSFET as field effect transistors.
  • CMOS Complementary MOS
  • the vertical driving circuit 4 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects desired pixel drive lines 10, supplies pulses for driving the pixels 3 to the selected pixel drive lines 10, and drives the pixels 3 in row units. That is, the vertical drive circuit 4 sequentially selectively scans the pixels 3 in the pixel region 2A in the vertical direction row by row, and outputs signals from the pixels 3 based on the signal charges generated by the photoelectric conversion elements of the pixels 3 according to the amount of received light.
  • a pixel signal is supplied to the column signal processing circuit 5 through the vertical signal line 11 .
  • the column signal processing circuit 5 is arranged, for example, for each column of the pixels 3, and performs signal processing such as noise removal on the signals output from the pixels 3 of one row for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion for removing pixel-specific fixed pattern noise.
  • a horizontal selection switch (not shown) is connected between the output stage of the column signal processing circuit 5 and the horizontal signal line 12 .
  • the horizontal driving circuit 6 is composed of, for example, a shift register.
  • the horizontal driving circuit 6 sequentially outputs a horizontal scanning pulse to the column signal processing circuit 5 to select each of the column signal processing circuits 5 in order, and the pixels subjected to the signal processing from each of the column signal processing circuits 5 are selected.
  • a signal is output to the horizontal signal line 12 .
  • the output circuit 7 performs signal processing on pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12 and outputs the processed signal.
  • signal processing for example, buffering, black level adjustment, column variation correction, and various digital signal processing can be used.
  • the control circuit 8 generates a clock signal and a control signal that serve as references for the operation of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, etc. based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock signal. Generate. The control circuit 8 then outputs the generated clock signal and control signal to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • FIG. 3 is an equivalent circuit diagram showing a configuration example of the pixel 3.
  • the pixel 3 includes a photoelectric conversion element PD, a charge accumulation region (floating diffusion) FD for accumulating (holding) signal charges photoelectrically converted by the photoelectric conversion element PD, and photoelectrically converted by the photoelectric conversion element PD. and a transfer transistor TR for transferring the signal charge to the charge accumulation region FD.
  • the pixel 3 also includes a readout circuit 15 electrically connected to the charge accumulation region FD.
  • the photoelectric conversion element PD generates signal charges according to the amount of light received.
  • the photoelectric conversion element PD also temporarily accumulates (holds) the generated signal charges.
  • the photoelectric conversion element PD has a cathode side electrically connected to the source region of the transfer transistor TR, and an anode side electrically connected to a reference potential line (for example, ground).
  • a photodiode for example, is used as the photoelectric conversion element PD.
  • the drain region of the transfer transistor TR is electrically connected to the charge storage region FD.
  • a gate electrode of the transfer transistor TR is electrically connected to a transfer transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the charge accumulation region FD temporarily accumulates and holds signal charges transferred from the photoelectric conversion element PD via the transfer transistor TR.
  • the readout circuit 15 reads out the signal charge accumulated in the charge accumulation region FD and outputs a pixel signal based on the signal charge.
  • the readout circuit 15 includes, but is not limited to, pixel transistors such as an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST. These transistors (AMP, SEL, RST) have a gate insulating film made of, for example, a silicon oxide film ( SiO2 film), a gate electrode, and a pair of main electrode regions functioning as a source region and a drain region. It consists of MOSFETs.
  • These transistors may be MISFETs (Metal Insulator Semiconductor FETs) whose gate insulating film is a silicon nitride film (Si 3 N 4 film), or a laminated film of a silicon nitride film and a silicon oxide film.
  • MISFETs Metal Insulator Semiconductor FETs
  • the amplification transistor AMP has a source region electrically connected to the drain region of the selection transistor SEL, and a drain region electrically connected to the power supply line Vdd and the drain region of the reset transistor.
  • a gate electrode of the amplification transistor AMP is electrically connected to the charge storage region FD and the source region of the reset transistor RST.
  • the selection transistor SEL has a source region electrically connected to the vertical signal line 11 (VSL) and a drain electrically connected to the source region of the amplification transistor AMP.
  • a gate electrode of the select transistor SEL is electrically connected to a select transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the reset transistor RST has a source region electrically connected to the charge storage region FD and the gate electrode of the amplification transistor AMP, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • a gate electrode of the reset transistor RST is electrically connected to a reset transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the photodetector 1 (semiconductor chip 2) includes a first semiconductor layer 20 having a first surface S1 and a second surface S2 located opposite to each other, and The first wiring layer 30 is superimposed on the first surface S1, and the second wiring layer 30 is superimposed on the third surface S3, which is the surface of the first wiring layer 30 opposite to the first semiconductor layer 20 side.
  • the wiring layer 40 and the second semiconductor layer 50 overlaid on the fifth surface S5, which is the surface opposite to the first wiring layer side surface (fourth surface S4) of the second wiring layer 40.
  • the first wiring layer 30 is laminated on the first surface S1 of the first semiconductor layer 20, the second wiring layer 40 is laminated on the second semiconductor layer 50, and then the first wiring layer is laminated. It can be realized by overlapping the third surface S3 of the wiring layer 30 and the fourth surface S4 of the second wiring layer 40 and joining them.
  • the second surface S2, which is one surface of the first semiconductor layer 20, is called a light incident surface or a back surface
  • the first surface S1, which is the other surface of the first semiconductor layer 20 is an element formation surface or a main surface. Also called a face.
  • the photodetector 1 (semiconductor chip 2) also includes an insulating layer 60, a color filter 81, and an on-chip lens 82.
  • the insulating layer 60, the color filter 81, and the on-chip lens 82 are laminated on the second surface S2 of the first semiconductor layer 20 in that order.
  • the insulating layer 60 is provided in both the pixel region 2A and the peripheral region 2B, and the color filter 81 and the on-chip lens 82 are provided in the pixel region 2A out of the pixel region 2A and the peripheral region 2B.
  • the photodetector 1 (semiconductor chip 2) includes an electrode pad 14 and an insulating ring 70 surrounding the electrode pad 14 in plan view.
  • the first semiconductor layer 20 is composed of a single-crystal silicon substrate of a first conductivity type, eg, p-type. As shown in FIG. 5, the first semiconductor layer 20 includes a well region 21 of a first conductivity type, eg, p-type, and a semiconductor region of a second conductivity type, eg, n-type, embedded in the well region 21 ( photoelectric conversion unit) 22 .
  • the photoelectric conversion element PD shown in FIG. 3 is configured in a region including the well region 21 and the photoelectric conversion portion 22 .
  • the first semiconductor layer 20 has a pixel region 20a overlapping with the pixel region 2A in plan view and a peripheral region 20b overlapping with the peripheral region 2B in plan view.
  • the peripheral region 20b is provided outside the pixel region 20a in plan view so as to surround the pixel region 20a.
  • the photoelectric conversion unit 22 described above is provided in the pixel region 20a. That is, the first semiconductor layer 20 has a photoelectric conversion section 22 .
  • the photoelectric conversion unit 22 photoelectrically converts incident light to generate signal charges.
  • the pixel region 20a is provided with the charge accumulation region FD, the transfer transistor TR, and the like shown in FIG. Note that when there is no need to distinguish between the pixel region 20a and the peripheral region 20b, the pixel region 20a and the peripheral region 20b are simply referred to as the first semiconductor layer 20 without distinction.
  • the peripheral region 20b is provided with an insulating ring 70 and a plug 75 which will be described later.
  • the peripheral region 20b is provided with an annular groove 24 and a hole 25 in plan view.
  • recesses 23 in which part of the electrode pads 14 are embedded are provided in the peripheral region 20b.
  • the groove 24 penetrates the first semiconductor layer 20 in the thickness direction and surrounds the electrode pad 14 in plan view.
  • 6A and 6B show an example in which two grooves 24 are provided for each electrode pad 14.
  • FIG. One or more grooves 24 can be provided for one electrode pad 14 , but here, it is assumed that two grooves 24 are provided for each electrode pad 14 .
  • the inner groove is called a first groove 24a
  • the outer groove that is, the groove surrounding the first groove 24a in plan view
  • the first grooves 24a and the second grooves 24b are simply referred to as grooves 24 without distinction.
  • the first groove 24a and the second groove 24b may be collectively referred to as the groove 24 in some cases.
  • the hole 25 penetrates the first semiconductor layer 20 in the thickness direction of the first semiconductor layer 20 . More specifically, it penetrates between the bottom surface 23a of the recess 23 and the first surface S1. A plurality of holes 25 are provided. More specifically, two holes 25 are provided.
  • the insulating layer 60 is an insulating film laminated on the second surface S2 side of the first semiconductor layer 20 by, for example, the CVD method.
  • Materials such as silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), silicon oxynitride (SiON), and silicon carbide (SiC) can be used for the insulating layer 60 .
  • the insulating layer 60 fills the interior of the trench 24 .
  • a portion of the insulating layer 60 embedded in the trench 24 is called an insulating layer 61 to distinguish it from the other insulating layers 60 .
  • the insulating layer 60 is deposited on the bottom surface 23 a and side surfaces 23 b of the recess 23 and the inner surface 25 a of the hole 25 .
  • a portion of the insulating layer 60 deposited on the bottom surface 23a and the side surface 23b of the recess 23 is called an insulating layer 62 (first insulating layer) to distinguish it from the other insulating layers 60. As shown in FIG.
  • the portion deposited on the bottom surface 23a is called an insulating layer 62a (eleventh insulating layer).
  • the portion deposited on the side surface 23b is called an insulating layer 62b (twelfth insulating layer).
  • the insulating layer 62a and the insulating layer 62b are simply referred to as the insulating layer 62 without distinction.
  • a portion of the insulating layer 60 deposited on the inner surface 25a of the hole 25 is called an insulating layer 63 (second insulating layer) to distinguish it from the other insulating layers 60 .
  • a plurality of plugs 75 are provided. More specifically, two plugs 75 are provided.
  • the plug 75 is embedded in the hole 25 via the insulating layer 63 and electrically connects the electrode pad 14 and the metal layer 32 described later. More specifically, the plug 75 is embedded in the hole 25 with the insulating layer 63 interposed between it and the first semiconductor layer 20 .
  • One end of the plug 75 is connected to the electrode pad 14 . More specifically, one end of the plug 75 penetrates the insulating layer 62a and is connected to the lower surface 14b of the electrode pad 14, which will be described later.
  • the other end of the plug 75 is connected to the metal layer 32 .
  • the other end of the plug 75 penetrates the first semiconductor layer 20 and extends into the first wiring layer 30 in the thickness direction of the first semiconductor layer 20 . And it is connected to the metal layer 32 in the first wiring layer 30 .
  • the metal layer 32 to which the other end of the plug 75 is connected is called a metal layer 32a to distinguish it from other metal layers 32.
  • tungsten for example, may be used as the material forming the plug 75 .
  • Electrode pad As shown in FIGS. 1, 4A, and 4B, a plurality of electrode pads (bonding pads) 14 are arranged in the peripheral region 2B of the photodetector 1 (semiconductor chip 2).
  • the electrode pads 14 are arranged, for example, along each of four sides in the two-dimensional plane of the semiconductor chip 2 . More specifically, the electrode pads 14 are arranged in a line along each of four sides extending in the X direction and the Y direction, as shown in FIGS. 4A and 4B, for example.
  • the number of electrode pads 14 is not limited to the illustrated number.
  • the electrode pad 14 has an upper surface 14a, a lower surface 14b opposite to the upper surface 14a, and a side surface 14c extending between the upper surface 14a and the lower surface 14b of the second electrode pad.
  • the upper surface 14a is an exposed surface exposed to the outside.
  • the electrode pads 14 are input/output terminals used when electrically connecting the photodetector 1 to an external device. Therefore, the electrode pads 14 are exposed to the outside. More specifically, the upper surface 14a of the electrode pad 14 is exposed to the outside. Further, the upper surface 14a of the electrode pad 14 is flush with the surface S6, which is the surface of the insulating layer 60 opposite to the first semiconductor layer 20 side. A lower surface 14 b of the electrode pad 14 is connected to the plug 75 .
  • the electrode pad 14 is provided on the first semiconductor layer 20 side between the first semiconductor layer 20 and the second semiconductor layer 50 .
  • the electrode pad 14 is exposed from the surface S ⁇ b>6 with the insulating layer 60 (insulating layer 62 ) interposed between the electrode pad 14 and the first semiconductor layer 20 .
  • a part of the electrode pad 14 is buried in the first semiconductor layer 20 . More specifically, the electrode pad 14 is partially embedded in the recess 23 with the insulating layer 62 interposed therebetween.
  • the insulating layer 62 is interposed between the electrode pad 14 and the first semiconductor layer 20, the electrode pad 14, the insulating layer 62, and the first semiconductor layer 20 form a parasitic capacitance. More specifically, the electrode pad 14, the insulating layer 62, and a region 26a, which will be described later, form a parasitic capacitance C1 shown in FIG. 6C.
  • the insulating ring 70 is an insulating ring that penetrates the first semiconductor layer 20 in the thickness direction and surrounds the electrode pad 14 in plan view.
  • the insulating ring 70 is made of an insulating material. More specifically, insulating ring 70 is insulating layer 61 .
  • FIG. 5A and 6B show examples in which two insulating rings 70 are provided for each electrode pad 14.
  • FIG. One or more insulating rings 70 can be provided for one electrode pad 14 , but here, it is assumed that two insulating rings 70 are provided for each electrode pad 14 .
  • the inner insulating ring is referred to as the first insulating ring 70a
  • the outer insulating ring that is, the insulating ring surrounding the first insulating ring 70a in plan view, is referred to as the second insulating ring 70b. call.
  • the first insulating ring 70a is the insulating layer 61 embedded in the first groove 24a
  • the second insulating ring 70b is the insulating layer 61 embedded in the second groove 24b.
  • the first insulating ring 70a and the second insulating ring 70b are simply referred to as the insulating ring 70 without distinction.
  • the insulating ring 70 may include the first insulating ring 70a and the second insulating ring 70b.
  • the width d1 between the outer contour 71 and the inner contour 72 of the insulating ring 70 in plan view is 10 nm or more and 300 nm or less.
  • the first semiconductor layer 20 is divided into a plurality of regions 26 by the insulating ring 70 . Since there are two insulating rings 70 here, the first semiconductor layer 20 is divided into three regions 26 as shown in FIGS. 6A and 6B. Here, in order to distinguish these three regions 26 from each other, the region located inside the first insulating ring 70a is defined as the region 26a, and the region located between the first insulating ring 70a and the second insulating ring 70b is defined as the region 26a. 26b, the region located outside the second insulating ring 70b is referred to as region 26c.
  • the regions 26a, 26b, and 26c are simply referred to as regions 26 without distinction. Also, the regions 26 located inside the insulating ring 70, more specifically the regions 26a and 26b, are electrically floating.
  • the insulating ring 70 and the two regions 26 adjacent to the insulating ring 70 constitute a capacitor. More specifically, the region 26a, the first insulating ring 70a, and the region 26b constitute the capacitor C2 shown in FIG. 6C, and the region 26b, the second insulating ring 70b, and the region 26c constitute the capacitor C3 shown in FIG. 6C. is doing. Together with the parasitic capacitance C1 described above, the three capacitors C1, C2, and C3 shown in FIG. 6C are connected in series.
  • the first wiring layer 30 includes an interlayer insulating film 31, a metal layer 32, first connection pads 33, and vias .
  • the metal layer 32 and the first connection pad 33 are stacked with the interlayer insulating film 31 interposed therebetween as shown.
  • the vias 34 connect the metal layers 32 to each other and connect the metal layers 32 to the first connection pads 33 .
  • the first connection pads 33 face the third surface S ⁇ b>3 of the first wiring layer 30 .
  • the first connection pad 33 is electrically connected to the metal layer 32a.
  • the first connection pad 33 is electrically connected to the metal layer 32a through the multiple metal layers 32 and vias 34 .
  • the first connection pads 33 are electrically connected to the electrode pads 14 via the metal layer 32 a and the plugs 75 .
  • the second wiring layer 40 includes an interlayer insulating film 41 , a metal layer 42 , second connection pads 43 and vias 44 .
  • the metal layer 42 and the second connection pad 43 are laminated via the interlayer insulating film 41 as shown.
  • the vias 44 connect the metal layers 42 to each other and connect the metal layers 42 to the second connection pads 43 .
  • the second connection pads 43 face the fourth surface S ⁇ b>4 of the second wiring layer 40 and are joined to the first connection pads 33 .
  • the electrode pad 14 of the first wiring layer 30 is electrically connected to the metal layer 42 of the second wiring layer 40 .
  • the electrode pads 14, the first connection pads 33, and the second connection pads 43 overlap in the thickness direction.
  • the second semiconductor layer 50 is composed of a single-crystal silicon substrate of a first conductivity type, eg, p-type.
  • the second semiconductor layer 50 is provided with, for example, transistors forming the logic circuit 13 and the readout circuit 15 .
  • a substrate 87 is prepared in which the first semiconductor layer 20, the first wiring layer 30, the second wiring layer 40 and the second semiconductor layer 50 are laminated in that order.
  • diffusion regions such as the n-type semiconductor region 22 and various transistors are already formed in the first semiconductor layer 20 .
  • various transistors are formed in the second semiconductor layer 50 .
  • the second connection pads 43 and the first connection pads 33 are joined together.
  • the insulating layer 60A is laminated on the second surface S2 of the first semiconductor layer 20.
  • a resist pattern 90 is laminated on the surface of the insulating layer 60A opposite to the first semiconductor layer 20 side.
  • the insulating layer 60A and the first semiconductor layer 20 are etched to form the recesses 23 shown in FIG. 7D.
  • FIGS. 7E and 7F a resist pattern 92 is laminated on the insulating layer 60A and the recess 23.
  • FIGS. FIG. 7F is a plan view showing the resist pattern 92 formed in the process of FIG. 7E.
  • etching is performed using the resist pattern 92 as a mask. More specifically, the first semiconductor layer 20 exposed from the opening 92 a of the resist pattern 92 is etched to form the hole 25 penetrating through the first semiconductor layer 20 . Further, the insulating layer 60A and the first semiconductor layer 20 exposed from the openings 92b of the resist pattern 92 are etched to form grooves 24 penetrating the first semiconductor layer 20.
  • FIG. 7G etching is performed using the resist pattern 92 as a mask. More specifically, the first semiconductor layer 20 exposed from the opening 92 a of the resist pattern 92 is etched to form the hole 25 penetrating through the first semiconductor layer 20 . Further, the insulating layer 60A and the first semiconductor layer 20 exposed from the openings
  • the insulating layer 60B is laminated on the insulating layer 60A and the first semiconductor layer 20. Then, as shown in FIG. 7H, the insulating layer 60 described above includes an insulating layer 60A and an insulating layer 60B. The laminated insulating layer 60B is embedded inside the trench 24 . The insulating layer 60B embedded inside the trench 24 corresponds to the insulating layer 61 shown in FIG. 6B. Thus, the insulating ring 70 shown in FIG. 6B is formed.
  • the insulating layer 60B is laminated so as to cover the inner surface 25a of the hole 25.
  • the diameter of hole 25 is larger than the width of groove 24 (width d1 of insulating ring 70)
  • hole 25 is not completely filled with insulating layer 60B, and inner surface 25a is covered with insulating layer 60B.
  • the diameter of the hole 25 is, for example, about two or three times the width of the groove 24 .
  • the hollow portion of the hole 25 after being covered with the insulating layer 60B is called a hole 25A.
  • a tungsten film 75A is laminated so as to cover the insulating layer 60B and fill the inside of the hole 25A, as shown in FIG. 7I. .
  • the entire surface is etched to remove unnecessary portions of the tungsten film 75A. A plug 75 is thus formed.
  • an aluminum film 14A is deposited.
  • a resist pattern 93 is deposited on the aluminum film 14A, and as shown in FIG. 7M, the entire surface is etched to remove unnecessary portions of the aluminum film 14A. Thereby, the electrode pads 14 are formed.
  • the photodetector 1 shown in FIG. 5 is almost completed.
  • the photodetector 1 is formed in each of a plurality of chip forming regions partitioned by scribe lines (dicing lines) on a semiconductor substrate. By dividing the plurality of chip forming regions along scribe lines, the semiconductor chips 2 on which the photodetecting device 1 is mounted are formed.
  • the two capacitors C1 and C2 shown in FIG. 8B are connected in series.
  • the three capacitors C1, C2, and C3 shown in FIG. 6C are connected in series.
  • four capacitors C1, C2, C3, and C4 shown in FIG. 9B are connected in series.
  • the parasitic capacitance accumulated in the electrode pad 14 is the combined capacitance C of these multiple capacitors.
  • the capacitor C4 is composed of the region 26c, the second insulating ring 70c and the region 26dd.
  • the conventional photodetector is not provided with the insulating ring 70, that is, the number of insulating rings is zero.
  • FIG. 11 is a diagram showing the calculation result of the combined capacity. As shown in FIG. 11, when there is one insulating ring 70, the combined capacitance is about one-seventh of that when there are no insulating rings. Also, when the number of insulating rings 70 is three, the combined capacitance is further halved as compared with the case of one. Although FIG. 11 does not show the combined capacitance when there are two insulating rings 70, the value is between the combined capacitance when there is one and the combined capacitance when there are three. Conceivable.
  • the insulating ring 70 penetrates the first semiconductor layer 20 in the thickness direction. Therefore, the region 26 positioned inside the insulating ring 70 is in an electrically floating state, and it is possible to suppress accumulation of charges.
  • the insulating ring 70 By providing the insulating ring 70 by utilizing the space around the electrode pads 14 in this way, it is possible to suppress an increase in the parasitic capacitance accumulated in the electrode pads 14 . Furthermore, by increasing the number of insulating rings 70, an increase in parasitic capacitance accumulated in electrode pad 14 can be further suppressed. As a result, the wiring delay and the RC delay can be suppressed, and the slowing down of the signal speed can be suppressed.
  • an increase in parasitic capacitance accumulated in the electrode pads 14 can be suppressed, so that the electrode pads 14 are arranged on the first semiconductor layer 20 side in the thickness direction. Disadvantage in relocating is small. Therefore, for example, it is possible to make a decision without hesitation to transfer the electrode pads 14 conventionally provided on the second wiring layer 40 to the first semiconductor layer 20 side. Also, the degree of freedom in layout of the electrode pads 14 is increased.
  • the electrode pads 14 were provided on the second wiring layer 40 as shown in FIG. Therefore, the recess 23' is deep in the thickness direction, and the electrode pad 14 is provided at the bottom of the recess 23'. Therefore, in order to place the ball B at a deep position and to provide the wire W at the end of the ball B, it was necessary to increase the volume of the ball B and the electrode pad 14 .
  • the insulating ring 70 can suppress an increase in the combined capacitance C between the first semiconductor layer 20 and the electrode pad 14 . can be transferred to the first semiconductor layer 20 side. Since the electrode pads 14 are moved to the side of the first semiconductor layer 20, wire bonding can be easily performed. Furthermore, the ball size of wire bonding can be reduced, and the dimensions of the semiconductor chip 2 on which the electrode pads 14 and the photodetector 1 are mounted can be reduced. Furthermore, the reliability of wire bonding is improved and the size of the semiconductor chip 2 is reduced, so that the yield of chips from a wafer is increased, which contributes to cost reduction.
  • the electrode pads 14, the first connection pads 33, and the second connection pads 43 overlap in the thickness direction.
  • the conductive path from the electrode pad 14 to the metal layer 42 of the second wiring layer 40 can be made shorter than when the conductive path is formed in the trench portion 83 described in FIGS. Therefore, even with such a configuration, an increase in the parasitic capacitance accumulated in the electrode pad 14 can be suppressed.
  • the number of second insulating rings surrounding the first insulating ring 70a in plan view is one or two in the first embodiment, but is not limited to this, and may be three or more.
  • the insulating ring 70 may include a first insulating ring 70a and at least one second insulating ring surrounding the first insulating ring 70a in plan view.
  • two plugs 75 are provided for each electrode pad 14, the number of plugs 75 is not limited to this and may be one.
  • three or more may be provided for one electrode pad 14 .
  • two holes 25 are provided for each electrode pad 14 , the number of holes 25 is not limited to this, and one hole or three or more holes may be provided according to the number of plugs 75 .
  • Modification 1 of the first embodiment Modification 1 of the first embodiment of the present technology shown in FIG. 13 will be described below.
  • the photodetector 1 according to Modification 1 of the first embodiment differs from the photodetector 1 according to the above-described first embodiment in the shape of the electrode pad 14, and the other parts of the photodetector 1 are different.
  • the configuration is basically the same as that of the photodetector 1 of the first embodiment described above.
  • symbol is attached
  • the electrode pad 14 has a head portion 141 and a trunk portion 142 integrally formed with the head portion 141 .
  • An upper surface 141a of the head 141 is an exposed surface exposed to the outside.
  • the trunk portion 142 is connected to the metal layer 32a.
  • Modification 2 of the first embodiment Modification 2 of the first embodiment of the present technology shown in FIG. 14 will be described below.
  • the photodetector 1 according to Modification 2 of the first embodiment differs from the photodetector 1 according to the above-described first embodiment in that the first substrate (first semiconductor layer 20 and first wiring layer 30) 84 and the second substrate (the second semiconductor layer 50 and the second wiring layer 40) 85 are electrically connected through the trench portion 83.
  • the configuration of the photodetector 1 is as follows. It basically has the same configuration as the photodetector 1 of the first embodiment described above.
  • symbol is attached
  • the photodetector 1 has a trench portion 83 instead of the plug 75 .
  • the trench portion 83 extends from the insulating layer 60 laminated on the first semiconductor layer 20 to the metal layer 42 of the second wiring layer 40 , and one end at a deep position in the extending direction is connected to the metal layer 42 .
  • Electrode pad 14 has head portion 141 and connection portion 143 .
  • An upper surface 141a of the head 141 is an exposed surface exposed to the outside.
  • the connecting portion 143 electrically connects the head portion 141 and the trench portion 83 .
  • the electrode pads 14 do not have to have the connecting portions 143 . In that case, the head portion 141 and the trench portion 83 are directly connected.
  • Modification 3 of the first embodiment Modification 3 of the first embodiment of the present technology shown in FIG. 15 will be described below.
  • the photodetector 1 according to Modification 3 of the first embodiment differs from the photodetector 1 according to Modification 2 of Embodiment 1 and Embodiment 1 described above in that the first substrate 84 and It has only the first substrate 84 out of the second substrate 85, and the first semiconductor layer 20 and the metal layer 32 are electrically connected through the trench portion 83.
  • the configuration of the photodetector 1 is basically the same as that of the photodetector 1 of the above-described first embodiment and modification 2 of the first embodiment.
  • symbol is attached
  • the photodetector 1 has a trench portion 83 instead of the plug 75 .
  • the photodetector 1 also has a first substrate 84 and a support substrate 86 .
  • the trench portion 83 extends from the insulating layer 60 laminated on the first semiconductor layer 20 to the metal layer 32 of the first wiring layer 30 , and one end at a deep position in the extending direction is connected to the metal layer 32 .
  • the connecting portion 143 electrically connects the head portion 141 and the trench portion 83 .
  • the electrode pads 14 do not have to have the connecting portions 143 . In that case, the head portion 141 and the trench portion 83 are directly connected.
  • Modification 4 of the first embodiment of the present technology shown in FIG. 16 will be described below.
  • the photodetector 1 according to Modification 4 of the first embodiment differs from the above-described first embodiment in that the electrode pad 14 protrudes from the surface S6.
  • the configuration is basically the same as that of the first embodiment described above.
  • symbol is attached
  • the electrode pads 14 are stacked on the second surface S2 of the first semiconductor layer 20. As shown in FIG. The electrode pads 14 protrude from the surface S6. Since the color filter 81 and the on-chip lens 82 are provided by applying resin or the like to the surface S6, the surface to be coated is preferably flat. Therefore, in the first embodiment, the electrode pad 14 is provided so that the upper surface 14a of the electrode pad 14 is positioned on the same plane as the surface S6.
  • Modification 5 of the first embodiment of the present technology shown in FIG. 17 will be described below.
  • the photodetector 1 according to Modification 5 of the first embodiment differs from the above-described first embodiment in that the electrode pads 14 are provided at positions recessed from the surface S6.
  • the configuration of the photodetector 1 is basically the same as that of the first embodiment described above.
  • symbol is attached
  • the electrode pads 14 are buried in the first semiconductor layer 20 .
  • the upper surface 14a of the electrode pad 14 is located on the same plane as the second surface S2. Therefore, the portion of the insulating layer 60 that overlaps with the electrode pad 14 in plan view is removed.
  • Modification 6 of the first embodiment Modification 6 of the first embodiment of the present technology shown in FIG. 18 will be described below.
  • the photodetector 1 according to Modification 6 of the first embodiment differs from the above-described first embodiment in that the insulating ring 70 includes an insulating layer 61F and an air gap 28.
  • the configuration of the device 1 is basically the same as that of the first embodiment described above.
  • symbol is attached
  • the inside of the trench 24 is not completely filled with the insulating layer 60 and contains a void 28 . That is, the insulating ring 70 includes both the insulating layer 61F and the air gap 28. As shown in FIG. Air gap 28 functions as an insulating layer and thus can function as part of insulating ring 70 .
  • Modification 7 of the first embodiment of the present technology shown in FIG. 19 will be described below.
  • the photodetector 1 according to Modification 7 of the first embodiment differs from the above-described first embodiment in that the insulating ring 70 includes an air gap 28.
  • the configuration of the photodetector 1 is is basically the same as the above-described first embodiment.
  • symbol is attached
  • the inside of the groove 24 is not filled with the insulating layer 60 but is a void 28 . That is, the insulating ring 70 is composed of the air gap 28 . Since the air gap 28 functions as an insulating layer, it can function as an insulating ring 70 .
  • FIGS. 20, 21A, and 21B A second embodiment of the present technology, shown in FIGS. 20, 21A, and 21B, is described below.
  • the photodetector 1 according to the second embodiment differs from the photodetector 1 according to the first embodiment described above in that it has a ring-shaped plug ring 76 instead of the columnar plug 75 and Instead, a ring-shaped groove 27 is provided in the first semiconductor layer 20, and other than that, the configuration of the photodetector 1 is basically the same as that of the photodetector 1 of the above-described first embodiment. It has become.
  • symbol is attached
  • FIG. 21A the plug ring 76 has an annular shape in a plan view and is arranged inside the contour 14d of the electrode pad 14. As shown in FIG. The groove 27 is annular in plan view.
  • An insulating layer 63 is interposed between the first semiconductor layer 20 and the plug ring 76 .
  • the insulating layer 63 is left between the first semiconductor layer 20 and the plug ring 76 with a thickness of several tens of nanometers or more.
  • the plug ring 76 Since the plug ring 76 penetrates the first semiconductor layer 20 in the thickness direction of the first semiconductor layer 20, it divides the first semiconductor layer 20 into a plurality of regions. More specifically, the plug ring 76 divides the region 26a of the first semiconductor layer 20 in the first embodiment into regions 26d and 26e. The divided regions 26d and 26e are in an electrically floating state. Moreover, it is preferable that the plug ring 76 be provided on the outer peripheral side of the electrode pad 14 as much as possible. This makes the plug ring 76 less susceptible to damage during wire bonding.
  • FIGS. 20, 21A, and 21B two insulating rings 70 are provided in FIGS. 20, 21A, and 21B, for the sake of simplification, as shown in FIG. Consider the configuration of
  • the electrode pad 14, the insulating layer 62 (mainly the insulating layer 62b), and the region 26d constitute the parasitic capacitance C5 shown in FIG. It constitutes C6.
  • Capacitors C5 and C6 connected in series are mainly side component capacitances accumulated on the side surface 14c of the electrode pad 14.
  • the electrode pad 14, the insulating layer 62 (mainly the insulating layer 62a), and the region 26e constitute the parasitic capacitance C7 shown in FIG. 22B. Furthermore, the region 26e and the region 26b form a capacitor C8 with the interlayer insulating film 31 of the first wiring layer 30 interposed therebetween.
  • Capacitors C7 and C8 connected in series are the capacitance of the lower surface component mainly accumulated in the lower surface 14b of the electrode pad 14. FIG. In this way, the plug ring 76 separates the parasitic capacitance to the electrode pad 14 into a pad side component and a bottom surface component.
  • the dimensions 14x and 14y of the electrode pad 14 in plan view shown in FIG. 21A are on the order of 100 ⁇ m, for example, while the dimension 14z of the electrode pad 14 in vertical cross-section shown in FIG. 21B is, for example, several ⁇ m. is the size of That is, the area of the lower surface 14b of the electrode pad 14 is overwhelmingly larger than the area of the side surface 14c.
  • FIGS. 7A to 7D are performed.
  • a resist pattern 92A shown in FIG. 23 is laminated instead of the resist pattern 92 shown in FIG. 7F.
  • the etching process shown in FIG. 7G is performed using the resist pattern 92A. More specifically, the first semiconductor layer 20 exposed from the opening 92c of the resist pattern 92A is etched to form the groove 27 penetrating the first semiconductor layer 20.
  • FIG. 7E the steps shown in FIGS. 7A to 7D are performed.
  • a resist pattern 92A shown in FIG. 23 is laminated instead of the resist pattern 92 shown in FIG. 7F.
  • the etching process shown in FIG. 7G is performed using the resist pattern 92A. More specifically, the first semiconductor layer 20 exposed from the opening 92c of the resist pattern 92A is etched to form the groove 27 penetrating the first semiconductor layer 20.
  • a ring-shaped groove 27 is formed in the first semiconductor layer 20 . Further, the insulating layer 60A and the first semiconductor layer 20 exposed from the openings 92b of the resist pattern 92 are etched to form grooves 24 penetrating the first semiconductor layer 20. Next, as shown in FIG. After that, the steps shown in FIGS. 7H to 7M are performed. Since the ring-shaped groove 27 is formed by the etching process shown in FIG. 7G, the ring-shaped plug ring 76 can be formed.
  • the number of insulating rings 70 that can be provided for one electrode pad 14 may be limited by the spacing between the electrode pads 14 .
  • the plug ring 76 is connected to the lower surface 14b of the electrode pad 14 in the photodetector 1 according to the second embodiment of the present technology, the region on the lower surface 14b side of the electrode pad 14 is This can be effectively used, and the number of capacitors can be increased to suppress an increase in parasitic capacitance regardless of the distance between the electrode pads 14 .
  • the parasitic capacitance C1 closer to the electrode pad 14 is dominant as the parasitic capacitance contributing to the electrode pad 14 .
  • the area of the lower surface 14b of the electrode pad 14 is overwhelmingly larger than the area of the side surface 14c. Therefore, among the dominant parasitic capacitances C1, the parasitic capacitance contributed to the bottom surface 14b is dominant over the parasitic capacitance contributed to the side surface 14c.
  • the parasitic capacitance to the electrode pad 14 can be separated into the side component and the bottom surface component, and the parasitic capacitance contributing to the electrode pad 14 is larger on the bottom surface 14b. Since the capacitor can be provided, an increase in parasitic capacitance can be further suppressed.
  • the width d1 of the insulating ring 70 and the width d2 of the plug ring 76 shown in FIG. 21A are constant along the thickness direction of the first semiconductor layer 20, but are not limited to this. , may have a tapered shape in a vertical cross-sectional view.
  • the width d1 of the insulating ring 70 and the width d2 of the plug ring 76 are larger on the electrode pad 14 side than on the metal layer 32a side in the thickness direction of the first semiconductor layer 20 . It's okay to be fat.
  • the width d2 of the plug ring 76 is the width between the outer contour 77 and the inner contour 78 of the plug ring 76 in plan view, as shown in FIG. 21A.
  • Modification 1 of the second embodiment of the present technology shown in FIGS. 25A and 25B will be described below.
  • the photodetector 1 according to Modification 1 of the second embodiment differs from the photodetector 1 according to the above-described second embodiment in that it has a plurality of plug rings 76. 1 is basically the same as the photodetector 1 of the second embodiment described above.
  • symbol is attached
  • ⁇ Plug ring> 25A and 25B show an example in which two ring-shaped plug rings 76 are provided.
  • the plug ring 76 includes a first plug ring 76a and a second plug ring 76b surrounding the first plug ring 76a in plan view. That is, the plug ring 76 is multiplexed.
  • the first plug ring 76a and the second plug ring 76b are simply referred to as the plug ring 76 without distinction.
  • the first plug ring 76a and the second plug ring 76b are provided in the groove 27a (27) and the groove 27b (27) provided in the first semiconductor layer 20 with the insulating layer 63 interposed therebetween.
  • the first plug ring 76a and the second plug ring 76b penetrate the first semiconductor layer 20 in the thickness direction of the first semiconductor layer 20 and divide the first semiconductor layer 20 into a plurality of regions. More specifically, the first plug ring 76a divides the first semiconductor layer 20 inside the second plug ring 76b (that is, the region 26e in the second embodiment) into a region 26f and a region 26g. . The divided regions 26f and 26g are in an electrically floating state. Also, as in the case of the second embodiment, it is preferable to provide the plug ring 76 as close to the outer circumference of the electrode pad 14 as possible. This makes the plug ring 76 less susceptible to damage during wire bonding.
  • the plug ring 76 may overlap the ball B in the thickness direction of the first semiconductor layer 20 .
  • the plug ring 76 can be made less susceptible to damage during wire bonding, for example, by changing the thickness of the electrode pad 14 and the type of barrier metal.
  • FIGS. 25A and 25B two insulating rings 70 are provided in FIGS. 25A and 25B, for the sake of simplification, as shown in FIG. .
  • the electrode pad 14, the insulating layer 62 (mainly the insulating layer 62a), and the region 26f constitute the parasitic capacitance C9 shown in FIG. together constitute a capacitor C10.
  • the electrode pad 14, the insulating layer 62 (mainly the insulating layer 62a), and the region 26g constitute the parasitic capacitance C11 shown in FIG.
  • a capacitor C12 is formed via. Capacitors C9 and C10 are connected in series, and capacitors C11 and C12 are connected in series.
  • Capacitors C 9 , C 10 , C 11 , and C 12 are capacitances of lower surface components mainly accumulated in the lower surface 14 b of the electrode pad 14 .
  • the lower surface component of the parasitic capacitance to the electrode pad 14 is separated into a plurality of parts.
  • the portion of the first semiconductor layer 20 that overlaps with the electrode pad 14 in plan view is divided into a plurality of floating regions. Since a capacitor can be further provided on the lower surface 14b where the parasitic capacitance contributing to the electrode pad 14 is larger, an increase in parasitic capacitance can be further suppressed.
  • the contact area between the plug ring 76 and the electrode pad 14 can be increased, the contact resistance can be reduced.
  • the plug ring 76 includes the first plug ring 76a and one second plug ring 76b surrounding the first plug ring 76a in plan view
  • the number of the second plug ring 76b is one. , and may be two or more. That is, the plug ring 76 may include a first plug ring 76a and at least one second plug ring 76b surrounding the first plug ring 76a in plan view.
  • Modification 2 of the second embodiment of the present technology shown in FIG. 27 will be described below.
  • the photodetector 1 according to Modification 2 of the second embodiment differs from the photodetector 1 according to the above-described second embodiment in that the insulating ring 70 and the plug ring 76 have reverse tapered shapes when viewed in longitudinal section. Except for the shape, the configuration of the photodetector 1 is basically the same as that of the photodetector 1 of the second embodiment described above.
  • symbol is attached
  • the shape of the insulating ring 70 and the plug ring 76 when viewed in longitudinal section is a reverse tapered shape as shown. As shown in FIG. 27, the width d1 of the insulating ring 70 and the width d2 of the plug ring 76 are narrower on the side of the electrode pad 14 than on the side of the metal layer 32a in the thickness direction of the first semiconductor layer 20. ing.
  • the grooves 24 and 27 for providing the insulating ring 70 and the plug ring 76 are formed in the first semiconductor layer 20.
  • 24 and grooves 27 are formed in the first semiconductor layer 20 before bonding.
  • a first substrate (first semiconductor layer 20 and first wiring layer 30) 84 and a second substrate (second semiconductor layer 50 and second wiring layer 40) 85 are prepared.
  • the first substrate 84 as shown in FIG. 28A, the grooves 24 and 27 are formed in the first semiconductor layer 20 after the transistors and the like are formed in the first semiconductor layer 20 and before the metal layer 32a is formed.
  • An insulating film is laminated thereon.
  • the insulating layer embedded in the trench 24 is the insulating layer 61
  • the insulating layer embedded in the trench 27 is the insulating layer 63 .
  • the first wiring layer 30 is formed.
  • the second substrate 85 a detailed description of the manufacturing method is omitted here.
  • the first substrate 84 and the second substrate 85 are bonded.
  • the insulating layer 63 in the trench 27 may be entirely removed, and then an insulating film may be formed again along the inner surface of the trench 27 .
  • the re-formed insulating film does not fill the inside of the trench 27, but is deposited leaving a gap where the plug ring 76 can be formed. That is, an insulating film is deposited with a constant thickness along the inner surface of trench 27 .
  • a plug ring 76 is embedded in the gap within the groove 27 .
  • Modification 3 of the second embodiment of the present technology will be described below.
  • the photodetector 1 according to Modification 3 of the second embodiment differs from the photodetector 1 according to the second embodiment described above in that, as in Modification 2 of the second embodiment, an insulating ring 70 is provided. and that the shape of the plug ring 76 when viewed in longitudinal section is a reverse tapered shape.
  • Modified Example 3 of the second embodiment employs a manufacturing method different from that of Modified Example 2 of the second embodiment.
  • the configuration of the photodetector 1 is basically the same as that of the photodetector 1 of the above-described second embodiment.
  • symbol is attached
  • the first wiring layer 30 and the second wiring layer 40 are joined together before the material forming the plug ring 76 is embedded in the trench 27.
  • the material forming the plug ring 76 is embedded in the groove 27 before joining.
  • a first substrate (first semiconductor layer 20 and first wiring layer 30) 84 and a second substrate (second semiconductor layer 50 and second wiring layer 40) 85 are prepared.
  • the first substrate 84 as shown in FIG. 29A, after forming the transistors and the like and before forming the metal layer 32a, the grooves 24 and 27 are formed in the first semiconductor layer 20, and the grooves 27 are formed thereon.
  • the insulating layer embedded in the trench 24 is the insulating layer 61
  • the insulating layer embedded in the trench 27 is the insulating layer 63 .
  • a hole for embedding a plug ring 76 is formed in the insulating layer 63 embedded in the groove 27, and a material forming the plug ring 76 is embedded in the hole to form the plug ring 76. do.
  • the first wiring layer 30 is formed. After that, as shown in FIG. 29B, the first substrate 84 and the second substrate 85 are bonded.
  • a hole for embedding the plug ring 76 is formed in the insulating layer 63 embedded in the groove 27, and tungsten is embedded in the hole, but the present invention is not limited to this.
  • an insulating film may be formed as shown in FIG. 7H, and then tungsten may be buried.
  • An electronic device 100 according to the third embodiment includes a photodetector (solid-state imaging device) 101 , an optical lens 102 , a shutter device 103 , a drive circuit 104 and a signal processing circuit 105 .
  • the electronic device 100 of the third embodiment shows an embodiment in which the photodetector 1 described above is used as the photodetector 101 in an electronic device (for example, a camera).
  • An optical lens (optical system) 102 forms an image of image light (incident light 106 ) from a subject on the imaging surface of the photodetector 101 .
  • image light incident light 106
  • the shutter device 103 controls a light irradiation period and a light shielding period for the photodetector 101 .
  • a drive circuit 104 supplies drive signals for controlling the transfer operation of the photodetector 101 and the shutter operation of the shutter device 103 .
  • a drive signal (timing signal) supplied from the drive circuit 104 is used to perform signal transfer of the photodetector 101 .
  • the signal processing circuit 105 performs various signal processing on the signal (pixel signal) output from the photodetector 101 .
  • the video signal that has undergone signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • the parasitic capacitance accumulated in the electrode pad 14 in the photodetector 101 can be suppressed, and the image quality of the video signal can be improved.
  • the electronic device 100 to which the photodetector 1 according to the first and second embodiments can be applied is not limited to cameras, and can be applied to other electronic devices.
  • the present invention may be applied to imaging devices such as camera modules for mobile devices such as mobile phones.
  • the photodetector 101 is the photodetector 1 according to either the first embodiment and its modifications, the second embodiment and its modifications, or the first embodiment and its modifications.
  • the photodetector 1 according to a combination of at least two embodiments or modifications of the example and the second embodiment and its modification can be used in an electronic device.
  • the insulation ring 70 according to Modification 6 and Modification 7 of the above-described first embodiment has the air gap 28.
  • Such a technical idea is applied to the photodetector 1 according to the second embodiment.
  • Various combinations such as application are possible in accordance with respective technical ideas.
  • the insulating ring 70 may be made of a material different from that of the insulating layers laminated on the first surface S ⁇ b>1 and the second surface S ⁇ b>2 of the first semiconductor layer 20 . Furthermore, the insulating ring 70 may be formed by a process different from that for the insulating layers laminated on the first surface S ⁇ b>1 and the second surface S ⁇ b>2 of the first semiconductor layer 20 . For example, an STI (Shallow Trench Isolation) process is performed from the first surface S1 side, a DTI (Deep Trench Isolation) process is performed from the second surface S2 side, and various types, multiple layers, or a plurality of insulating materials are provided in the grooves 24.
  • STI Shallow Trench Isolation
  • DTI Deep Trench Isolation
  • the insulating ring 70 may be formed by laminating them separately.
  • the present technology can be applied to light detection devices in general, including a distance measuring sensor that measures a distance, which is also called a ToF (Time of Flight) sensor.
  • a ranging sensor emits irradiation light toward an object, detects the reflected light that is reflected from the surface of the object, and then detects the reflected light from the irradiation light until the reflected light is received. It is a sensor that calculates the distance to an object based on time.
  • the structure of the insulating ring 70, the plug ring 76, and the electrode pad 14 described above can be adopted as the structure of this distance measuring sensor.
  • the present technology may be configured as follows. (1) a first semiconductor layer having a photoelectric conversion part, one surface of which is a light incident surface and the other surface of which is an element formation surface; an insulating layer laminated on the light incident surface side of the first semiconductor layer; an electrode pad exposed from a surface of the insulating layer opposite to the surface of the insulating layer facing the first semiconductor layer, with the insulating layer interposed between the insulating layer and the first semiconductor layer; an insulating ring that penetrates the first semiconductor layer in the thickness direction and surrounds the electrode pad in a plan view;
  • a photodetector device comprising: (2) The photodetector according to (1), wherein the insulating ring includes a first insulating ring and at least one second insulating ring surrounding the first insulating ring in plan view.
  • a first wiring layer superimposed on the element formation surface of the first semiconductor layer; a second wiring layer superimposed on the surface of the first wiring layer opposite to the surface facing the first semiconductor layer; a second semiconductor layer superimposed on the surface of the second wiring layer opposite to the surface on the first wiring layer side;
  • the first wiring layer has a first connection pad facing a surface opposite to the first semiconductor layer side surface of the first wiring layer and electrically connected to the electrode pad, the second wiring layer has a second connection pad facing the surface opposite to the second semiconductor layer side surface of the second wiring layer and joined to the first connection pad;
  • the plug ring includes a first plug ring and at least one second plug ring surrounding the first plug ring in plan view.
  • the width between the outer contour and the inner contour of the plug ring in a plan view is thicker on the electrode pad side than on the metal layer side in the thickness direction.
  • the width between the outer contour and the inner contour of the plug ring in plan view is narrower on the electrode pad side than on the metal layer side in the thickness direction.
  • the photodetector is a first semiconductor layer having a photoelectric conversion part, one surface of which is a light incident surface and the other surface of which is an element formation surface; an insulating layer laminated on the light incident surface side of the first semiconductor layer; an electrode pad exposed from a surface of the insulating layer opposite to the surface of the insulating layer facing the first semiconductor layer, with the insulating layer interposed between the insulating layer and the first semiconductor layer; an insulating ring that penetrates the first semiconductor layer in the thickness direction and surrounds the electrode pad in a plan view, which is an insulating ring; Electronics.

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Abstract

電極パッドの寄生容量の増加を抑制できる光検出装置を提供する。光検出装置は、光電変換部を有し、一方の面が光入射面であり他方の面が素子形成面である第１半導体層と、第１半導体層の光入射面側に積層された絶縁層と、第１半導体層との間に絶縁層が介在した状態で、絶縁層の第１半導体層側の面とは反対側の面から露出する電極パッドと、第１半導体層を厚み方向に貫通し且つ平面視で電極パッドを囲っている絶縁性を有するリングである絶縁リングと、を備える。

Description

光検出装置および電子機器
　本技術（本開示に係る技術）は、光検出装置および電子機器に関し、特に、電極パッドを有する光検出装置および電子機器に関する。
　積層型イメージセンサのワイヤボンディングパッドについて、ボールの設置のしやすさから、上側基板の表面に電極パッドを配置した構造が提案されている（例えば、特許文献１）。電極パッドを最表面に配置することで、ボールサイズを小さくすることができるので、電極パッドの寸法の縮小が実現でき、従ってチップサイズの縮小が実現できる。
特開２０１９－６８０４９号公報
　高速動作させるシステムの中では、寄生容量、例えば電極パッドの寄生容量が増加するのを抑制する必要がある。
　本技術は、電極パッドの寄生容量の増加を抑制できる光検出装置及び電子機器を提供することを目的とする。
　本技術の一態様に係る光検出装置は、光電変換部を有し、一方の面が光入射面であり他方の面が素子形成面である第１半導体層と、上記第１半導体層の上記光入射面側に積層された絶縁層と、上記第１半導体層との間に上記絶縁層が介在した状態で、上記絶縁層の上記第１半導体層側の面とは反対側の面から露出する電極パッドと、上記第１半導体層を厚み方向に貫通し且つ平面視で上記電極パッドを囲っている絶縁性を有するリングである絶縁リングと、を備える。
　本技術の一態様に係る電子機器は、上記光検出装置と、上記光検出装置に被写体からの像光を結像させる光学系と、を備える。
本技術の第１実施形態に係る光検出装置の一構成例を示すチップレイアウト図である。 本技術の第１実施形態に係る光検出装置の一構成例を示すブロック図である。 本技術の第１実施形態に係る光検出装置の画素の等価回路図である。 本技術の第１実施形態に係る電極パッドの配列を示す平面図である。 図４ＡのＢ－Ｂ切断線に沿って断面視した時の、電極パッドの断面を示す縦断面図である。 図１のＡ－Ａ切断線に沿って断面視した時の、本技術の第１実施形態に係る光検出装置の電極パッドと画素領域との相対関係を示す縦断面図である。 本技術の第１実施形態に係る絶縁リングとプラグと電極パッドとの位置関係を示す平面図である。 図６ＡのＣ－Ｃ切断線に沿って断面視した時の、本技術の第１実施形態に係る絶縁リングとプラグと電極パッドとの位置関係を示す縦断面図である。 本技術の第１実施形態に係る光検出装置において、絶縁リングが２本の場合のキャパシタの構成を示す模式図である。 本技術の第１実施形態に係る光検出装置の製造方法を示す工程断面図である。 図７Ａに引き続く工程断面図である。 図７Ｂに引き続く工程断面図である。 図７Ｃに引き続く工程断面図である。 図７Ｄに引き続く工程断面図である。 図７Ｅの工程で形成されたレジストパターンを示す平面図である。 図７Ｅに引き続く工程断面図である。 図７Ｇに引き続く工程断面図である。 図７Ｈに引き続く工程断面図である。 図７Ｉに引き続く工程断面図である。 図７Ｊに引き続く工程断面図である。 図７Ｋに引き続く工程断面図である。 図７Ｌに引き続く工程断面図である。 本技術の第１実施形態に係る１本の絶縁リングとプラグと電極パッドとの位置関係を示す平面図である。 本技術の第１実施形態に係る光検出装置において、絶縁リングが１本の場合のキャパシタの構成を示す模式図である。 本技術の第１実施形態に係る３本の絶縁リングとプラグと電極パッドとの位置関係を示す平面図である。 本技術の第１実施形態に係る光検出装置において、絶縁リングが３本の場合のキャパシタの構成を示す模式図である。 絶縁リングが設けられていない場合のキャパシタの構成を示す模式図である。 絶縁リングの本数と合成容量の計算結果との関係を示すグラフである。 従来の光検出装置を示す図である。 図１のＡ－Ａ切断線に沿って断面視した時の、本技術の第１実施形態の変形例１に係る光検出装置の電極パッドと画素領域との相対関係を示す縦断面図である。 図１のＡ－Ａ切断線に沿って断面視した時の、本技術の第１実施形態の変形例２に係る光検出装置の電極パッドと画素領域との相対関係を示す縦断面図である。 図１のＡ－Ａ切断線に沿って断面視した時の、本技術の第１実施形態の変形例３に係る光検出装置の電極パッドと画素領域との相対関係を示す縦断面図である。 図１のＡ－Ａ切断線に沿って断面視した時の、本技術の第１実施形態の変形例４に係る光検出装置の電極パッドと画素領域との相対関係を示す縦断面図である。 図１のＡ－Ａ切断線に沿って断面視した時の、本技術の第１実施形態の変形例５に係る光検出装置の電極パッドと画素領域との相対関係を示す縦断面図である。 本技術の第１実施形態の変形例６に係る光検出装置の絶縁リングを示す縦断面図である。 本技術の第１実施形態の変形例７に係る光検出装置の絶縁リングを示す縦断面図である。 図１のＡ－Ａ切断線に沿って断面視した時の、本技術の第２実施形態に係る光検出装置の電極パッドと画素領域との相対関係を示す縦断面図である。 本技術の第２実施形態に係る絶縁リングとプラグリングと電極パッドとの位置関係を示す平面図である。 図２１ＡのＣ－Ｃ切断線に沿って断面視した時の、本技術の第２実施形態に係る絶縁リングとプラグリングと電極パッドとの位置関係を示す縦断面図である。 本技術の第２実施形態に係る１本の絶縁リングと１本のプラグリングと電極パッドとの位置関係を示す縦断面図である。 本技術の第２実施形態に係る光検出装置において、絶縁リングが１本の場合のキャパシタの構成を示す模式図である。 本技術の第２実施形態に係る光検出装置の製造方法の工程で形成されたレジストパターンを示す平面図である。 本技術の第２実施形態の他の形態に係る絶縁リングとプラグリングと電極パッドとの断面形状を示す縦断面図である。 本技術の第２実施形態の変形例１に係る絶縁リングと２本のプラグリングと電極パッドとの位置関係を示す平面図である。 図２５ＡのＣ－Ｃ切断線に沿って断面視した時の、本技術の第２実施形態の変形例１に係る絶縁リングとプラグリングと電極パッドとの位置関係を示す縦断面図である。 本技術の第２実施形態の変形例１に係る１本の絶縁リングと２本のプラグリングと電極パッドとの位置関係を示す縦断面図である。 本技術の第２実施形態の変形例１に係る光検出装置において、絶縁リングが１本かつプラグリングが２本の場合のキャパシタの構成を示す模式図である。 本技術の第２実施形態の変形例２に係る絶縁リングとプラグリングと電極パッドとの断面形状を示す縦断面図である。 本技術の第２実施形態の変形例２に係る光検出装置の製造方法を示す工程断面図である。 図２８Ａに引き続く工程断面図である。 図２８Ｂに引き続く工程断面図である。 本技術の第２実施形態の変形例３に係る光検出装置の製造方法を示す工程断面図である。 図２９Ａに引き続く工程断面図である。 図２９Ｂに引き続く工程断面図である。 本技術の第３実施形態に係る電子機器の概略構成を示す図である。
　以下、本技術を実施するための好適な形態について図面を参照しながら説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態の一例を示したものであり、これにより本技術の範囲が狭く解釈されることはない。
　以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　また、以下に示す第１～第３の実施の形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであって、本技術の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本技術の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
　説明は以下の順序で行う。
１．第１実施形態
２．第２実施形態
３．第３実施形態
　［第１実施形態］
　この実施形態１では、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである光検出装置に本技術を適用した一例について説明する。
　≪光検出装置の全体構成≫
　まず、光検出装置１の全体構成について説明する。図１に示すように、本技術の第１実施形態に係る光検出装置１は、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。すなわち、光検出装置１は、半導体チップ２に搭載されている。この光検出装置１は、図３０に示すように、光学系（光学レンズ）１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、光検出装置１が搭載された半導体チップ２は、互いに交差するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素領域２Ａと、この画素領域２Ａの外側に画素領域２Ａを囲むようにして設けられた周辺領域２Ｂとを備えている。
　画素領域２Ａは、例えば図３０に示す光学系１０２により集光される光を受光する受光面である。そして、画素領域２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに交差するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。なお、本実施形態においては、一例としてＸ方向とＹ方向とが直交している。また、Ｘ方向とＹ方向との両方に直交する方向がＺ方向（厚み方向）である。
　図１に示すように、周辺領域２Ｂには、電極パッド（ボンディングパッド）１４が複数配置されている。
　＜ロジック回路＞
　図２に示すように、半導体チップ２は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含むロジック回路１３を備えている。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Ｃomplenentary ＭＯＳ）回路で構成されている。
　垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素領域２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換素子が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１２との間に接続されて設けられる。
　水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜画素＞
　図３は、画素３の一構成例を示す等価回路図である。画素３は、光電変換素子ＰＤと、この光電変換素子ＰＤで光電変換された信号電荷を蓄積（保持）する電荷蓄積領域（フローティングディフュージョン：Ｆloating Ｄiffusion）ＦＤと、この光電変換素子ＰＤで光電変換された信号電荷を電荷蓄積領域ＦＤに転送する転送トランジスタＴＲと、を備えている。また、画素３は、電荷蓄積領域ＦＤに電気的に接続された読出し回路１５を備えている。
　光電変換素子ＰＤは、受光量に応じた信号電荷を生成する。光電変換素子ＰＤはまた、生成された信号電荷を一時的に蓄積（保持）する。光電変換素子ＰＤは、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤとしては、例えばフォトダイオードが用いられている。
　転送トランジスタＴＲのドレイン領域は、電荷蓄積領域ＦＤと電気的に接続されている。転送トランジスタＴＲのゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
　電荷蓄積領域ＦＤは、光電変換素子ＰＤから転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　読出し回路１５は、電荷蓄積領域ＦＤに蓄積された信号電荷を読み出し、信号電荷に基づく画素信号を出力する。読出し回路１５は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、を備えている。これらのトランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）は、例えば、酸化シリコン膜（ＳｉＯ２膜）からなるゲート絶縁膜と、ゲート電極と、ソース領域及びドレイン領域として機能する一対の主電極領域と、を有するＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ゲート絶縁膜が窒化シリコン膜（Ｓｉ３Ｎ４膜）、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor ＦＥＴ）でも構わない。
　増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷蓄積領域ＦＤ及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
　選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレインが増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１０（図２参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
　リセットトランジスタＲＳＴは、ソース領域が電荷蓄積領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。リセットトランジスタＲＳＴのゲート電極は、画素駆動線１０（図２参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
　≪光検出装置の具体的な構成≫
　次に、光検出装置１の具体的な構成について、図４Ａ、図４Ｂ、図５等を用いて説明する。
　＜光検出装置の積層構造＞
　図５に示すように、光検出装置１（半導体チップ２）は、互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する第１半導体層２０と、第１半導体層２０の第１の面Ｓ１に重ね合わされている第１配線層３０と、第１配線層３０の第１半導体層２０側の面と反対側の面である第３の面Ｓ３に重ね合わされている第２配線層４０と、第２配線層４０の第１配線層側の面（第４の面Ｓ４）と反対側の面である第５の面Ｓ５に重ね合わされている第２半導体層５０と、を備える。このような積層構造は、例えば、第１配線層３０を第１半導体層２０の第１の面Ｓ１に積層し、第２配線層４０を第２半導体層５０に積層したのち、第１配線層３０の第３の面Ｓ３と第２配線層４０の第４の面Ｓ４とを重ね合わせて接合することにより、実現できる。また、第１半導体層２０の一方の面である第２の面Ｓ２側を光入射面又は裏面と呼び、第１半導体層２０の他方の面である第１の面Ｓ１を素子形成面又は主面と呼ぶこともある。
　また、光検出装置１（半導体チップ２）は、絶縁層６０と、カラーフィルタ８１と、オンチップレンズ８２とを備える。絶縁層６０、カラーフィルタ８１、及びオンチップレンズ８２は、その順で第１半導体層２０の第２の面Ｓ２に積層されている。絶縁層６０は、画素領域２Ａと周辺領域２Ｂとの両方に設けられ、カラーフィルタ８１及びオンチップレンズ８２は、画素領域２Ａと周辺領域２Ｂとのうちの画素領域２Ａに設けられている。
　さらに、光検出装置１（半導体チップ２）は、電極パッド１４と、平面視で電極パッド１４を囲っている絶縁リング７０とを備えている。
　＜第１半導体層＞
　第１半導体層２０は、第１導電型、例えばｐ型の、単結晶シリコン基板で構成されている。図５に示すように、第１半導体層２０は、第１導電型、例えばｐ型のウエル領域２１と、ウエル領域２１の内部に埋設された、第２導電型、例えばｎ型の半導体領域（光電変換部）２２とを有する。図３に示した光電変換素子ＰＤは、ウエル領域２１と光電変換部２２とを含む領域に構成されている。
　また、図５に示すように、第１半導体層２０は、平面視で画素領域２Ａと重なる画素領域２０ａと、平面視で周辺領域２Ｂと重なる周辺領域２０ｂとを有する。周辺領域２０ｂは、平面視で画素領域２０ａの外側に画素領域２０ａを囲むようにして設けられている。画素領域２０ａには、上述の光電変換部２２が設けられている。すなわち、第１半導体層２０は、光電変換部２２を有している。光電変換部２２は、入射した光を光電変換し、信号電荷を生成する。また、図５には図示を省略しているが、画素領域２０ａには、図３に示した電荷蓄積領域ＦＤ及び転送トランジスタＴＲ等が設けられている。なお、画素領域２０ａと周辺領域２０ｂとを区別する必要が無い場合には、画素領域２０ａと周辺領域２０ｂとを区別せず、単に第１半導体層２０と呼ぶ。
　これに対して、周辺領域２０ｂには、図５に示すように、絶縁リング７０と、後述のプラグ７５とが設けられている。周辺領域２０ｂに絶縁リング７０と、プラグ７５とを設けるために、図６Ａ及び図６Ｂに示すように、周辺領域２０ｂには、平面視で環状の溝２４と、孔２５とが設けられている。また、周辺領域２０ｂには、電極パッド１４の一部が埋め込まれる凹部２３が設けられている。
　溝２４は、第１半導体層２０を厚み方向に貫通し且つ平面視で電極パッド１４を囲っている。図６Ａ及び図６Ｂは、１つの電極パッド１４について溝２４が２本ずつ設けられた例を示している。溝２４は、１つの電極パッド１４に対して１本以上設けることができるが、ここでは、１つの電極パッド１４に対して溝２４が２本ずつ設けられているものとして、説明する。これら２本の溝２４を区別するために、内側の溝を第１溝２４ａと呼び、外側の溝、すなわち平面視で第１溝２４ａを囲う溝を、第２溝２４ｂと呼ぶ。これら第１溝２４ａと第２溝２４ｂとを区別する必要が無い場合には、第１溝２４ａと第２溝２４ｂとを区別せず、単に溝２４と呼ぶ。さらには、第１溝２４ａと第２溝２４ｂとを含めて、溝２４と呼ぶ場合もある。
　孔２５は、第１半導体層２０の厚み方向において第１半導体層２０を貫通している。より具体的には、凹部２３の底面２３ａと第１の面Ｓ１との間を貫通している。孔２５は、複数設けられている。より具体的には、孔２５は、２本設けられている。
　＜絶縁層＞
　絶縁層６０は、例えばＣＶＤ法等により、第１半導体層２０の第２の面Ｓ２側に積層された絶縁膜である。絶縁層６０として、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸窒化シリコン（ＳｉＯＮ）、炭化シリコン（ＳｉＣ）等の材料を採用できる。
　また、絶縁層６０は、溝２４の内部を埋めている。絶縁層６０のうちの溝２４内に埋め込まれた部分を、その他の絶縁層６０と区別するために絶縁層６１と呼ぶ。さらに、絶縁層６０は、凹部２３の底面２３ａ及び側面２３ｂと、孔２５の内面２５ａとに堆積されている。絶縁層６０のうちの凹部２３の底面２３ａ及び側面２３ｂに堆積された部分を、その他の絶縁層６０と区別するために絶縁層６２（第１絶縁層）と呼ぶ。また、絶縁層６２のうちの底面２３ａに堆積された部分と側面２３ｂに堆積された部分とを区別するために、底面２３ａに堆積された部分を絶縁層６２ａ（第１１絶縁層）と呼び、側面２３ｂに堆積された部分を絶縁層６２ｂ（第１２絶縁層）と呼ぶ。絶縁層６２ａと絶縁層６２ｂとを区別する必要が無い場合には、絶縁層６２ａと絶縁層６２ｂとを区別せず、単に絶縁層６２と呼ぶ。そして、絶縁層６０のうちの孔２５の内面２５ａに堆積された部分を、その他の絶縁層６０と区別するために絶縁層６３（第２絶縁層）と呼ぶ。
　＜プラグ＞
　プラグ７５は、複数設けられている。より具体的には、プラグ７５は、２本設けられている。プラグ７５は、絶縁層６３を介して孔２５内に埋め込まれていて、電極パッド１４と後述のメタル層３２とを電気的に接続している。より具体的には、プラグ７５は、第１半導体層２０との間に絶縁層６３が介在した状態で孔２５内に埋め込まれている。プラグ７５の一端は、電極パッド１４に接続されている。より具体的には、プラグ７５の一端は、絶縁層６２ａを貫通して、電極パッド１４の後述する下面１４ｂに接続されている。プラグ７５の他端は、メタル層３２に接続されている。より具体的には、プラグ７５の他端は、第１半導体層２０の厚み方向に、第１半導体層２０を突き抜けて、第１配線層３０内にまで延在している。そして、第１配線層３０内のメタル層３２に接続されている。ここで、プラグ７５の他端が接続されたメタル層３２を、他のメタル層３２と区別するためにメタル層３２ａと呼ぶ。また、プラグ７５を構成する材料として、例えばタングステンを用いても良い。
　＜電極パッド＞
　図１、図４Ａ、及び図４Ｂに示すように、光検出装置１（半導体チップ２）の周辺領域２Ｂには、電極パッド（ボンディングパッド）１４が複数配置されている。電極パッド１４は、例えば、半導体チップ２の二次元平面における４つの辺の各辺に沿って配列されている。より具体的には、電極パッド１４は、Ｘ方向及びＹ方向に沿った４つの辺の各辺に沿って、例えば図４Ａ及び図４Ｂに示すように一列に配列されている。なお、電極パッド１４の数は、図示された数に限定されない。
　図６Ｂに示すように、電極パッド１４は、上面１４ａと、上面１４ａとは反対側の面である下面１４ｂと、上面１４ａと２の下面１４ｂとの間に延在する側面である側面１４ｃとを有する。上面１４ａは、外部に露出している露出面である。電極パッド１４は、光検出装置１を外部装置と電気的に接続する際に用いられる入出力端子である。そのため、電極パッド１４は外部に露出している。より具体的には、電極パッド１４の上面１４ａは外部に露出している。また、電極パッド１４の上面１４ａは、絶縁層６０の第１半導体層２０側の面とは反対側の面である面Ｓ６と同一平面上にある。そして、電極パッド１４の下面１４ｂは、プラグ７５と接続されている。
　電極パッド１４は、第１半導体層２０と第２半導体層５０とのうちの第１半導体層２０側に設けられている。電極パッド１４は、第１半導体層２０との間に絶縁層６０（絶縁層６２）が介在した状態で、面Ｓ６から露出している。また、電極パッド１４は、その一部が第１半導体層２０に埋まっている。より具体的には、電極パッド１４は、その一部が絶縁層６２を介して凹部２３に埋まっている。
　また、電極パッド１４と第１半導体層２０との間に絶縁層６２が介在しているので、電極パッド１４と絶縁層６２と第１半導体層２０とで寄生容量を構成している。より具体的には、電極パッド１４と絶縁層６２と後述の領域２６ａとで図６Ｃに示す寄生容量Ｃ１を構成している。
　＜絶縁リング＞
　図５、図６Ａ及び図６Ｂに示すように、絶縁リング７０は、第１半導体層２０を厚み方向に貫通し且つ平面視で電極パッド１４を囲っている絶縁性を有するリングである。絶縁リング７０は、絶縁材料からなる。より具体的には、絶縁リング７０は絶縁層６１である。
　図５、図６Ａ及び図６Ｂは、１つの電極パッド１４について絶縁リング７０が２本ずつ設けられた例を示している。絶縁リング７０は、１つの電極パッド１４に対して１本以上設けることができるが、ここでは、１つの電極パッド１４に対して２本ずつ設けられているものとして、説明する。２本の絶縁リング７０を区別するために、内側の絶縁リングを第１絶縁リング７０ａと呼び、外側の絶縁リング、すなわち平面視で第１絶縁リング７０ａを囲う絶縁リングを、第２絶縁リング７０ｂと呼ぶ。第１絶縁リング７０ａは、第１溝２４ａ内に埋め込まれた絶縁層６１であり、第２絶縁リング７０ｂは、第２溝２４ｂ内に埋め込まれた絶縁層６１である。なお、これら第１絶縁リング７０ａと第２絶縁リング７０ｂとを区別する必要が無い場合には、第１絶縁リング７０ａと第２絶縁リング７０ｂとを区別せず、単に絶縁リング７０と呼ぶ。さらには、第１絶縁リング７０ａと第２絶縁リング７０ｂとを含めて、絶縁リング７０と呼ぶ場合もある。
　また、図６Ａに示すように、平面視における絶縁リング７０の外側輪郭７１と内側輪郭７２との間の幅ｄ１は、１０ｎｍ以上３００ｎｍ以下である。
　絶縁リング７０は、第１半導体層２０の厚み方向において第１半導体層２０を貫通しているので、第１半導体層２０は絶縁リング７０で複数の領域２６に分割されている。ここでは絶縁リング７０が２本あるので、第１半導体層２０は、図６Ａ及び図６Ｂに示すように３つの領域２６に分割されている。ここでは、これら３つの領域２６を互いに区別するために、第１絶縁リング７０ａの内側に位置する領域を領域２６ａ、第１絶縁リング７０ａと第２絶縁リング７０ｂとの間に位置する領域を領域２６ｂ、第２絶縁リング７０ｂの外側に位置する領域を領域２６ｃと呼ぶ。なお、領域２６ａと、領域２６ｂと、領域２６ｃとを区別する必要が無い場合には、領域２６ａと、領域２６ｂと、領域２６ｃとを区別せず、単に領域２６と呼ぶ。また、絶縁リング７０の内側に位置する領域２６、より具体的には領域２６ａ及び領域２６ｂは、電気的に浮遊状態にある。
　そして、絶縁リング７０と、その絶縁リング７０に隣接する２つの領域２６とで、キャパシタを構成している。より具体的には、領域２６ａと第１絶縁リング７０ａと領域２６ｂとで図６Ｃに示すキャパシタＣ２を構成し、領域２６ｂと第２絶縁リング７０ｂと領域２６ｃとで図６Ｃに示すキャパシタＣ３を構成している。そして、上述の寄生容量Ｃ１とあわせて、図６Ｃに示す３つのキャパシタＣ１，Ｃ２，Ｃ３が直列接続された状態が構成されている。
　＜第１配線層＞
　図５に示すように、第１配線層３０は、層間絶縁膜３１と、メタル層３２と、第１接続パッド３３と、ビア３４とを含む。メタル層３２及び第１接続パッド３３は、図示のように層間絶縁膜３１を介して積層されている。ビア３４は、メタル層３２同士及びメタル層３２と第１接続パッド３３とを接続している。第１接続パッド３３は、第１配線層３０の第３の面Ｓ３に臨んでいる。第１接続パッド３３は、メタル層３２ａと電気的に接続されている。例えば、第１接続パッド３３は、複数層のメタル層３２及びビア３４を介して、メタル層３２ａと電気的に接続されている。さらに、第１接続パッド３３は、メタル層３２ａ及びプラグ７５を介して、電極パッド１４と電気的に接続されている。
　＜第２配線層＞
　図５に示すように、第２配線層４０は、層間絶縁膜４１と、メタル層４２と、第２接続パッド４３と、ビア４４とを含む。メタル層４２及び第２接続パッド４３は、図示のように層間絶縁膜４１を介して積層されている。ビア４４は、メタル層４２同士及びメタル層４２と第２接続パッド４３とを接続している。第２接続パッド４３は、第２配線層４０の第４の面Ｓ４に臨んでいて、第１接続パッド３３と接合されている。これにより、第１配線層３０の電極パッド１４が、第２配線層４０のメタル層４２と電気的に接続されている。そして、図５に示すように、電極パッド１４と、第１接続パッド３３と、第２接続パッド４３とは、厚み方向で重なっている。
　＜第２半導体層＞
　図５に示すように、第２半導体層５０は、第１導電型、例えばｐ型の、単結晶シリコン基板で構成されている。第２半導体層５０には、例えば、ロジック回路１３及び読み出し回路１５を構成するトランジスタが設けられている。
　≪光検出装置の製造方法≫
　以下、図７Ａから図７Ｍまでを参照して、光検出装置１の製造方法について説明する。まず、図７Ａに示すように、第１半導体層２０と、第１配線層３０と、第２配線層４０と第２半導体層５０と、がその順序で順次重ね合わされた基板８７を準備する。図示は省略されているが、第１半導体層２０には、ｎ型の半導体領域２２等の拡散領域及び各種トランジスタ等がすでに形成されている。図示は省略されているが、第２半導体層５０には、各種トランジスタが形成されている。そして、第２接続パッド４３と第１接続パッド３３とが接合されている。
　次に、図７Ｂに示すように、第１半導体層２０の第２の面Ｓ２に、絶縁層６０Ａを積層する。そして、図７Ｃに示すように、絶縁層６０Ａの第１半導体層２０側の面と反対側の面にレジストパターン９０を積層する。そしてレジストパターン９０をマスクとして絶縁層６０Ａ及び第１半導体層２０をエッチングし、図７Ｄに示す凹部２３を形成する。
　そして、図７Ｅ及び図７Ｆに示すように、絶縁層６０Ａ及び凹部２３に、レジストパターン９２を積層する。図７Ｆは、図７Ｅの工程で形成されたレジストパターン９２を示す平面図である。そして、図７Ｇに示すように、レジストパターン９２をマスクとしてエッチングを行う。より具体的には、レジストパターン９２の開口部９２ａから露出する第１半導体層２０をエッチングして、第１半導体層２０を貫通する孔２５を形成する。さらに、レジストパターン９２の開口部９２ｂから露出する絶縁層６０Ａ及び第１半導体層２０をエッチングして、第１半導体層２０を貫通する溝２４を形成する。
　次に、図７Ｈに示すように、絶縁層６０Ａ及び第１半導体層２０に対して絶縁層６０Ｂを積層する。なお、上述の絶縁層６０は、絶縁層６０Ａ及び絶縁層６０Ｂを含んでいる。積層された絶縁層６０Ｂは、溝２４の内部に埋めこまれている。溝２４の内部に埋めこまれた絶縁層６０Ｂが図６Ｂに示す絶縁層６１に相当する。そして、これにより図６Ｂに示す絶縁リング７０が形成される。
　さらに、図７Ｈに示すように、絶縁層６０Ｂは、孔２５の内面２５ａを覆うように積層される。孔２５の直径は溝２４の幅（絶縁リング７０の幅ｄ１）より大きいので、孔２５は絶縁層６０Ｂで完全に埋められることはなく、内面２５ａが絶縁層６０Ｂで覆われた状態になる。孔２５の直径は、例えば、溝２４の幅の２、３倍程度である。また、絶縁層６０Ｂで覆われた後の孔２５の空洞部を、孔２５Ａと呼ぶ。
　そして、メタル層３２ａに孔２５を介して積層された絶縁層６０Ｂを除去した後、図７Ｉに示すように、絶縁層６０Ｂを覆いかつ孔２５Ａの内部を埋めるように、タングステン膜７５Ａを積層する。その後、図７Ｊに示すように、全面エッチングを行い、タングステン膜７５Ａの不要な部分を除去する。これにより、プラグ７５が形成される。
　その後、図７Ｋに示すように、アルミ膜１４Ａを堆積する。そして、図７Ｌに示すように、アルミ膜１４Ａにレジストパターン９３を堆積し、図７Ｍに示すように全面エッチングを行いアルミ膜１４Ａの不要な部分を除去する。これにより、電極パッド１４が形成される。
　そして、電極パッド１４を形成した後、図示は省略するが、絶縁層６０の第１半導体層２０側の面とは反対側の面にカラーフィルタ８１とオンチップレンズ８２とをその順で積層し、図５に示す光検出装置１がほぼ完成する。光検出装置１は、半導体基板にスクライブライン（ダイシングライン）で区画された複数のチップ形成領域の各々に形成される。そして、この複数のチップ形成領域をスクライブラインに沿って個々に分割することにより、光検出装置１を搭載した半導体チップ２が形成される。
　≪第１実施形態の主な効果≫
　以下、第１実施形態の主な効果を説明する。ここでは、上述の図６Ａ及び図６Ｃに示す絶縁リング７０が２本の場合に加えて、図８Ａ及び図８Ｂに示す絶縁リング７０が１本の場合と、図９Ａ及び図９Ｂに示す絶縁リング７０が３本の場合とを例として、主な効果の説明を行う。
　絶縁リング７０が１本の場合、図８Ｂに示す２つのキャパシタＣ１，Ｃ２が直列接続された状態が構成される。絶縁リング７０が２本の場合は、すでに説明したように、図６Ｃに示す３つのキャパシタＣ１，Ｃ２，Ｃ３が直列接続された状態が構成される。そして、絶縁リング７０が３本の場合は、図９Ｂに示す４つのキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４が直列接続された状態が構成される。電極パッド１４に蓄積される寄生容量は、これら複数のキャパシタの合成容量Ｃとなる。ここで、キャパシタＣ４は、領域２６ｃと第２絶縁リング７０ｃと領域２６ｄｄとで構成されている。
　従来の光検出装置は、絶縁リング７０が設けられていない、すなわち絶縁リングの本数はゼロである。図１０に示すように、絶縁リング７０が設けられていない場合は、キャパシタの合成容量Ｃ＝Ｃ１である。これに対して、絶縁リング７０が１本の場合のキャパシタの合成容量Ｃ＝Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）であり、２本の場合のキャパシタの合成容量Ｃ＝Ｃ１×Ｃ２×Ｃ３／（Ｃ１＋Ｃ２＋Ｃ３）であり、３本の場合のキャパシタの合成容量Ｃ＝Ｃ１×Ｃ２×Ｃ３×Ｃ４／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）である。キャパシタを直列接続すると、直列接続の数が増えるほど合成容量が小さくなっていく。図１１は、合成容量の計算結果を示す図である。図１１に示すように、絶縁リング７０が１本の場合、０本の場合と比べて合成容量が約七分の一になっている。また、絶縁リング７０が３本の場合、１本の場合と比べて合成容量がさらに二分の一になっている。そして、図１１には絶縁リング７０が２本の場合の合成容量が示されていないが、その値は、１本の場合の合成容量と３本の場合の合成容量との間の値になると考えられる。
　絶縁リング７０は第１半導体層２０を厚み方向に貫通している。そのため、絶縁リング７０の内側に位置する領域２６は電気的に浮遊状態となり、電荷が溜まるのを抑制できる。
　このように、電極パッド１４周辺のスペースを活用して絶縁リング７０を設けることにより、電極パッド１４に蓄積される寄生容量の増加を抑制することができる。さらに、絶縁リング７０の数を増やすことにより、電極パッド１４に蓄積される寄生容量の増加をより抑制することができる。これにより、配線遅延及びＲＣ遅延を抑制し、信号速度が遅くなることを抑制できる。
　また、本技術の第１実施形態に係る光検出装置１では、電極パッド１４に蓄積される寄生容量の増加を抑制することができるので、厚み方向において電極パッド１４を第１半導体層２０側に移設する上での不利益が小さい。そのため、例えば、従来第２配線層４０に設けられていた電極パッド１４を、第１半導体層２０側に移設するという判断を躊躇なく行うことができる。また、電極パッド１４のレイアウトの自由度が増える。
　従来の光検出装置１’の例では、図１２に示すように、電極パッド１４が第２配線層４０に設けられていた。そのため、凹部２３’が厚み方向に深く設けられ、凹部２３’の底に電極パッド１４が設けられていた。そのため、深い位置にボールＢを置いて、かつボールＢの端部にワイヤＷを設けるためには、ボールＢ及び電極パッド１４の体積を大きくする必要があった。
　これに対して、本技術の第１実施形態に係る光検出装置１では、絶縁リング７０により第１半導体層２０と電極パッド１４との間の合成容量Ｃの増加を抑制できるので、電極パッド１４を第１半導体層２０側に移設することができる。そして、電極パッド１４を第１半導体層２０側に移設したので、ワイヤボンディングを容易に行えるようになる。さらには、ワイヤボンディングのボールサイズを小さくすることができ、電極パッド１４及び光検出装置１が搭載された半導体チップ２の寸法をより小さくできる。さらに、ワイヤボンディングの信頼性も上がり、半導体チップ２が小さくなるので、ウエハからのチップの取れ高が上がり、コスト削減にも寄与することができる。
　また、電極パッド１４と、第１接続パッド３３と、第２接続パッド４３とは、厚み方向で重なっている。これにより、電極パッド１４から第２配線層４０のメタル層４２までの導電経路を、図１４及び図１５において説明するトレンチ部８３で導電経路を形成する場合より短くすることができる。そのため、このような構成によっても、電極パッド１４に蓄積される寄生容量の増加を抑制することができる。
　なお、平面視で第１絶縁リング７０ａを囲う第２絶縁リングの数は、本第１実施形態では１本又は２本であったが、これに限定されず、３本以上であっても良い。すなわち、絶縁リング７０は、第１絶縁リング７０ａと、平面視で第１絶縁リング７０ａを囲う少なくとも１本の第２絶縁リングと、を含んでいても良い。
　また、プラグ７５は１つの電極パッド１４について２本ずつ設けられていたが、これに限らず、１本でも良い。さらには、１つの電極パッド１４について３本以上設けられていても良い。孔２５についても、１つの電極パッド１４について２本ずつ設けられていたが、これに限らず、プラグ７５の数に応じて１本又は３本以上設けられていても良い。
　［第１実施形態の変形例１］
　図１３に示す本技術の第１実施形態の変形例１について、以下に説明する。本第１実施形態の変形例１に係る光検出装置１が上述の第１実施形態に係る光検出装置１と相違するのは、電極パッド１４の形状であり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態の光検出装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　電極パッド１４は、頭部１４１と、頭部１４１と一体に形成された胴部１４２とを有する。頭部１４１の上面１４１ａは、外部に露出している露出面である。胴部１４２は、メタル層３２ａに接続されている。
　≪第１実施形態の変形例１の主な効果≫
　この第１実施形態の変形例１に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　［第１実施形態の変形例２］
　図１４に示す本技術の第１実施形態の変形例２について、以下に説明する。本第１実施形態の変形例２に係る光検出装置１が上述の第１実施形態に係る光検出装置１と相違するのは、第１基板（第１半導体層２０及び第１配線層３０）８４と、第２基板（第２半導体層５０及び第２配線層４０）８５とがトレンチ部８３を介して電気的に接続されている点であり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態の光検出装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　光検出装置１は、プラグ７５に代えてトレンチ部８３を有する。トレンチ部８３は、第１半導体層２０に積層された絶縁層６０から第２配線層４０のメタル層４２まで延在し、延在方向の深い位置にある一端がメタル層４２に接続されている。電極パッド１４は、頭部１４１と接続部１４３とを有する。頭部１４１の上面１４１ａは、外部に露出している露出面である。接続部１４３は、頭部１４１とトレンチ部８３とを電気的に接続している。
　≪第１実施形態の変形例２の主な効果≫
　この第１実施形態の変形例２に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　なお、電極パッド１４は、接続部１４３を有していなくても良い。その場合、頭部１４１とトレンチ部８３とが直接接続されている構成となる。
　［第１実施形態の変形例３］
　図１５に示す本技術の第１実施形態の変形例３について、以下に説明する。本第１実施形態の変形例３に係る光検出装置１が上述の第１実施形態及び第１実施形態の変形例２に係る光検出装置１と相違するのは、上述の第１基板８４と第２基板８５とのうちの第１基板８４のみを有している点、及び第１半導体層２０とメタル層３２とがトレンチ部８３を介して電気的に接続されている点であり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態及び第１実施形態の変形例２の光検出装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　光検出装置１は、プラグ７５に代えてトレンチ部８３を有する。また、光検出装置１は、第１基板８４と、支持基板８６とを有する。トレンチ部８３は、第１半導体層２０に積層された絶縁層６０から第１配線層３０のメタル層３２まで延在し、延在方向の深い位置にある一端がメタル層３２に接続されている。接続部１４３は、頭部１４１とトレンチ部８３とを電気的に接続している。
　≪第１実施形態の変形例３の主な効果≫
　この第１実施形態の変形例３に係る光検出装置１であっても、上述の第１実施形態及び第１実施形態の変形例２に係る光検出装置１と同様の効果が得られる。
　なお、電極パッド１４は、接続部１４３を有していなくても良い。その場合、頭部１４１とトレンチ部８３とが直接接続されている構成となる。
　［第１実施形態の変形例４］
　図１６に示す本技術の第１実施形態の変形例４について、以下に説明する。本第１実施形態の変形例４に係る光検出装置１が上述の第１実施形態と相違するのは、電極パッド１４が面Ｓ６から突出している点であり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　電極パッド１４は、第１半導体層２０の第２の面Ｓ２に積層されている。そして、電極パッド１４は面Ｓ６から突出している。カラーフィルタ８１及びオンチップレンズ８２は、例えば樹脂等を面Ｓ６に塗布して設けられるため、塗布面は平坦な方が好ましい。そこで、第１実施形態では、電極パッド１４は、電極パッド１４の上面１４ａが面Ｓ６と同一平面上に位置するように設けられていた。
　これに対して、例えば白黒センサなど、カラーフィルタ８１及びオンチップレンズ８２が不要な光検出装置であれば、電極パッド１４が面Ｓ６から突出していても、樹脂の塗布性に影響することはない。
　≪第１実施形態の変形例４の主な効果≫
　この第１実施形態の変形例４に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　［第１実施形態の変形例５］
　図１７に示す本技術の第１実施形態の変形例５について、以下に説明する。本第１実施形態の変形例５に係る光検出装置１が上述の第１実施形態と相違するのは、電極パッド１４が面Ｓ６から窪んだ位置に設けられている点であり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　電極パッド１４は、第１半導体層２０内に埋まっている。そして、電極パッド１４の上面１４ａは、第２の面Ｓ２と同一平面上に位置している。そのため、絶縁層６０のうちの平面視で電極パッド１４と重なる部分は、除去されている。
　例えば白黒センサなど、カラーフィルタ８１及びオンチップレンズ８２が不要な光検出装置であれば、電極パッド１４が面Ｓ６から窪んだ位置に設けられていても、樹脂の塗布性に影響することはない。
　≪第１実施形態の変形例５の主な効果≫
　この第１実施形態の変形例５に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　［第１実施形態の変形例６］
　図１８に示す本技術の第１実施形態の変形例６について、以下に説明する。本第１実施形態の変形例６に係る光検出装置１が上述の第１実施形態と相違するのは、絶縁リング７０が絶縁層６１Ｆと空隙２８とを含む点であり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　図示するように、溝２４内は、絶縁層６０で完全に埋められておらず、空隙２８を含んでいる。つまり、絶縁リング７０が絶縁層６１Ｆと空隙２８との両方を含んでいる。空隙２８は、絶縁層として機能するため、絶縁リング７０の一部として機能することができる。
　≪第１実施形態の変形例６の主な効果≫
　この第１実施形態の変形例６に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　［第１実施形態の変形例７］
　図１９に示す本技術の第１実施形態の変形例７について、以下に説明する。本第１実施形態の変形例７に係る光検出装置１が上述の第１実施形態と相違するのは、絶縁リング７０が空隙２８を含む点であり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　図示するように、溝２４内は、絶縁層６０で埋められておらず、空隙２８になっている。つまり、絶縁リング７０は、空隙２８により構成されている。空隙２８は、絶縁層として機能するため、絶縁リング７０として機能することができる。
　≪第１実施形態の変形例７の主な効果≫
　この第１実施形態の変形例７に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　［第２実施形態］
　図２０、図２１Ａ、及び図２１Ｂに示す本技術の第２実施形態について、以下に説明する。本第２実施形態に係る光検出装置１が上述の第１実施形態に係る光検出装置１と相違するのは、柱状のプラグ７５に代えてリング状のプラグリング７６を有する点、孔２５の代わりにリング状の溝２７が第１半導体層２０に設けられた点であり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態の光検出装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　＜プラグリング＞
　図２０、図２１Ａ、及び図２１Ｂは、リング状のプラグリング７６が１本設けられた例を示している。また、図２１Ｂに示すように、プラグリング７６は、一端が電極パッド１４に接続され、他端がメタル層３２ａに接続されていて、電極パッド１４とメタル層３２ａとを電気的に接続している。また、プラグリング７６は、絶縁層６３を介して溝２７内に埋め込まれている。プラグリング７６及び溝２７は、第１半導体層２０の厚み方向に第１半導体層２０を貫通している。また、図２１Ａに示すように、プラグリング７６は、平面視で、環状でありかつ電極パッド１４の輪郭１４ｄより内側に配置されている。溝２７は、平面視で環状である。絶縁層６３は、第１半導体層２０と前記プラグリング７６との間に介在している。ここで、絶縁層６３は、第１半導体層２０とプラグリング７６との間に数十ｎｍ以上残してあることが望ましい。
　プラグリング７６は、第１半導体層２０の厚み方向において第１半導体層２０を貫通しているので、第１半導体層２０を複数の領域に分割している。より具体的には、プラグリング７６は、第１実施形態における第１半導体層２０の領域２６ａを、領域２６ｄと、領域２６ｅとに分割している。分割された領域２６ｄ及び領域２６ｅは、電気的に浮遊状態にある。また、プラグリング７６は、なるべく電極パッド１４の外周側に設けるのが好ましい。これにより、プラグリング７６は、ワイヤボンディング時にダメージを受け難くなる。
　ここで、図２０、図２１Ａ、及び図２１Ｂにおいては絶縁リング７０が２本設けられているが、簡略化のために、図２２Ａに示すように、絶縁リング７０が１本の場合について、キャパシタの構成を考える。
　より具体的には、電極パッド１４と絶縁層６２（主に絶縁層６２ｂ）と領域２６ｄとで図２２Ｂに示す寄生容量Ｃ５を構成し、領域２６ｄと第１絶縁リング７０ａと領域２６ｂとでキャパシタＣ６を構成している。直列接続されたキャパシタＣ５，Ｃ６は、主に電極パッド１４の側面１４ｃに蓄積される側面成分の容量である。
　そして、電極パッド１４と絶縁層６２（主に絶縁層６２ａ）と領域２６ｅとで図２２Ｂに示す寄生容量Ｃ７を構成している。さらに、領域２６ｅと領域２６ｂとが、第１配線層３０の層間絶縁膜３１を介してキャパシタＣ８を構成している。直列接続されたキャパシタＣ７，Ｃ８は、主に電極パッド１４の下面１４ｂに蓄積される下面成分の容量である。このように、プラグリング７６は、電極パッド１４への寄生容量をパッド側面成分と下面成分とに分離している。
　ここで、図２１Ａに示す電極パッド１４の平面視における寸法１４ｘ、１４ｙが例えば１００μｍオーダーの大きさを有するのに対し、図２１Ｂに示す電極パッド１４の縦断面視における寸法１４ｚは例えば数μｍ程度の大きさである。すなわち、電極パッド１４の下面１４ｂの面積は、側面１４ｃの面積より圧倒的に大きい。
　≪光検出装置の製造方法≫
　以下、光検出装置１の製造方法について説明する。ここでは、上述の第１実施形態に係る光検出装置１の製造方法と異なる点を中心に説明する。まず、図７Ａから図７Ｄまでに示す工程を行う。そして、図７Ｅに示す工程では、図７Ｆに示すレジストパターン９２に代えて図２３に示すレジストパターン９２Ａを積層する。そして、レジストパターン９２Ａを用いて、図７Ｇに示すエッチング工程を行う。より具体的には、レジストパターン９２Ａの開口部９２ｃから露出する第１半導体層２０をエッチングして、第１半導体層２０を貫通する溝２７を形成する。これにより、第１半導体層２０にリング状の溝２７を、形成する。さらに、レジストパターン９２の開口部９２ｂから露出する絶縁層６０Ａ及び第１半導体層２０をエッチングして、第１半導体層２０を貫通する溝２４を形成する。その後、図７Ｈから図７Ｍまでに示す工程を行う。図７Ｇに示すエッチング工程によりリング状の溝２７が形成されているので、リング状のプラグリング７６を形成することができる。
　≪第２実施形態の主な効果≫
　この第２実施形態に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　ここで、１つの電極パッド１４に対して設けることができる絶縁リング７０の本数は、電極パッド１４同士の間隔により制限を受ける場合があるかもしれない。逆に、絶縁リング７０の本数を増やすために、電極パッド１４同士の間隔を広げる必要が生じる場合があるかもしれない。このように、絶縁リング７０の本数と電極パッド１４同士の間隔とにトレードオフが生じる可能性、チップシュリンクが制限を受ける場合が生じる可能性があるかもしれない。
　そのような場合であっても、本技術の第２実施形態に係る光検出装置１では、プラグリング７６が電極パッド１４の下面１４ｂに接続されるので、電極パッド１４の下面１４ｂ側の領域を有効活用することができ、電極パッド１４同士の間隔に関係なく、寄生容量の増加を抑制するためのキャパシタの数を増やすことができる。
　また、第１実施形態のようにプラグリング７６を設けない場合、電極パッド１４に寄与する寄生容量としては、電極パッド１４により近い寄生容量Ｃ１が支配的である。さらには、電極パッド１４の側面１４ｃの面積より下面１４ｂの面積の方が圧倒的に大きい。それ故、支配的な寄生容量Ｃ１のなかでも、下面１４ｂに寄与する寄生容量の方が側面１４ｃに寄与する寄生容量より支配的である。
　本技術の第２実施形態に係る光検出装置１では、電極パッド１４への寄生容量を側面成分と下面成分とに分離することができ、電極パッド１４に寄与する寄生容量がより大きい下面１４ｂにキャパシタを設けることができるので、寄生容量の増加をさらに抑制することができる。
　なお、本実施形態２では、図２１Ａに示す絶縁リング７０の幅ｄ１及びプラグリング７６の幅ｄ２は、第１半導体層２０の厚み方向に沿って、一定であったが、これに限定されず、縦断面視でテーパー形状であっても良い。例えば、図２４に示すように、絶縁リング７０の幅ｄ１及びプラグリング７６の幅ｄ２は、第１半導体層２０の厚み方向において電極パッド１４側寄りの方が、メタル層３２ａ側寄りの方より太くても良い。ここで、プラグリング７６の幅ｄ２とは、図２１Ａに示すように、平面視におけるプラグリング７６の外側輪郭７７と内側輪郭７８との間の幅である。
　［第２実施形態の変形例１］
　図２５Ａ及び図２５Ｂに示す本技術の第２実施形態の変形例１について、以下に説明する。本第２実施形態の変形例１に係る光検出装置１が上述の第２実施形態に係る光検出装置１と相違するのは、プラグリング７６を複数有する点であり、それ以外の光検出装置１の構成は、基本的に上述の第２実施形態の光検出装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　＜プラグリング＞
　図２５Ａ及び図２５Ｂは、リング状のプラグリング７６が２本設けられた例を示している。換言すると、プラグリング７６は、第１プラグリング７６ａと、平面視で第１プラグリング７６ａを囲う第２プラグリング７６ｂと、を含んでいる。すなわち、プラグリング７６が多重化されている。なお、第１プラグリング７６ａと第２プラグリング７６ｂとを区別する必要が無い場合には、第１プラグリング７６ａと第２プラグリング７６ｂとを区別せず、単にプラグリング７６と呼ぶ。
　第１プラグリング７６ａ及び第２プラグリング７６ｂは、第１半導体層２０に設けられた溝２７ａ（２７）及び溝２７ｂ（２７）に、絶縁層６３を介して設けられている。
　第１プラグリング７６ａ及び第２プラグリング７６ｂは、第１半導体層２０の厚み方向において第１半導体層２０を貫通し、第１半導体層２０を複数の領域に分割している。より具体的には、第１プラグリング７６ａは、第２プラグリング７６ｂより内側の第１半導体層２０（すなわち第２実施形態における領域２６ｅ）を、領域２６ｆと、領域２６ｇとに分割している。分割された領域２６ｆ及び領域２６ｇは、電気的に浮遊状態にある。また、第２実施形態の場合と同様に、プラグリング７６をなるべく電極パッド１４の外周側に設けるのが好ましい。これにより、プラグリング７６は、ワイヤボンディング時にダメージを受け難くなる。ただし、配置スペースの制約から、プラグリング７６がボールＢと第１半導体層２０の厚み方向において重なってしまうことがあるかもしれない。しかし、そのような場合であっても、例えば、電極パッド１４の厚さ、バリアメタルの種類を変えることにより、プラグリング７６がワイヤボンディング時のダメージを受け難くすることができる。
　ここで、図２５Ａ及び図２５Ｂにおいては絶縁リング７０が２本設けられているが、簡略化のために、図２６Ａに示すように、絶縁リング７０が１本の場合について、キャパシタの構成を考える。なお、ここではキャパシタの下面成分についてのみ、説明する。電極パッド１４と絶縁層６２（主に絶縁層６２ａ）と領域２６ｆとで図２６Ｂに示す寄生容量Ｃ９を構成し、領域２６ｆと領域２６ｂとが、第１配線層３０の層間絶縁膜３１を介してキャパシタＣ１０を構成している。さらに、電極パッド１４と絶縁層６２（主に絶縁層６２ａ）と領域２６ｇとで図２６Ｂに示す寄生容量Ｃ１１を構成し、領域２６ｇと領域２６ｂとが、第１配線層３０の層間絶縁膜３１を介してキャパシタＣ１２を構成している。また、キャパシタＣ９，Ｃ１０が直列接続され、キャパシタＣ１１，Ｃ１２が直列接続されている。キャパシタＣ９，Ｃ１０，Ｃ１１，Ｃ１２は、主に電極パッド１４の下面１４ｂに蓄積される下面成分の容量である。このように、電極パッド１４への寄生容量の下面成分を、複数に分離している。
　≪第２実施形態の変形例１の主な効果≫
　この第２実施形態の変形例１に係る光検出装置１であっても、上述の第２実施形態に係る光検出装置１と同様の効果が得られる。
　また、プラグリング７６を多重化することにより、第１半導体層２０のうち平面視で電極パッド１４と重なる部分を複数の浮遊状態の領域に分割している。電極パッド１４に寄与する寄生容量がより大きい下面１４ｂにさらにキャパシタを設けることができるので、寄生容量の増加をさらに抑制することができる。
　また、プラグリング７６と電極パッド１４との接触面積を増やすことができるため、接触抵抗を低減する事もできる。
　なお、プラグリング７６は、第１プラグリング７６ａと、平面視で第１プラグリング７６ａを囲う１本の第２プラグリング７６ｂと、を含んでいたが、第２プラグリング７６ｂの数は１本に限定されず、２本以上であっても良い。すなわち、プラグリング７６は、第１プラグリング７６ａと、平面視で第１プラグリング７６ａを囲う少なくとも１本の第２プラグリング７６ｂと、を含んでいても良い。
　［第２実施形態の変形例２］
　図２７に示す本技術の第２実施形態の変形例２について、以下に説明する。本第２実施形態の変形例２に係る光検出装置１が上述の第２実施形態に係る光検出装置１と相違するのは、絶縁リング７０及びプラグリング７６の縦断面視の形状が逆テーパー形状である点であり、それ以外の光検出装置１の構成は、基本的に上述の第２実施形態の光検出装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　絶縁リング７０及びプラグリング７６の縦断面視の形状は、図示するように逆テーパー形状である。絶縁リング７０の幅ｄ１及びプラグリング７６の幅ｄ２は、図２７に示すように、第１半導体層２０の厚み方向において電極パッド１４側寄りの方が、メタル層３２ａ側寄りの方より細くなっている。
　≪光検出装置の製造方法≫
　以下、変形例２の光検出装置１の製造方法について説明する。ここでは、上述の第２実施形態に係る光検出装置１の製造方法と異なる点を中心に説明する。なお、ここでは、各部の形状について、簡略化のため、逆テーパー形状にはしていない。
　第２実施形態では、第１配線層３０と第２配線層４０とを接合してから絶縁リング７０及びプラグリング７６を設けるための溝２４及び溝２７を第１半導体層２０に形成するのに対し、本第２実施形態の変形例２では、接合前に２４及び溝２７を第１半導体層２０に形成している。
　まず、第１基板（第１半導体層２０及び第１配線層３０）８４と、第２基板（第２半導体層５０及び第２配線層４０）８５とのそれぞれを準備する。第１基板８４については、図２８Ａに示すように、第１半導体層２０にトランジスタ等を形成した後、メタル層３２ａを形成する前に、第１半導体層２０に対して溝２４及び溝２７を形成し、その上に絶縁膜を積層する。そして、溝２４内に埋め込まれた絶縁層が絶縁層６１であり、溝２７内に埋め込まれた絶縁層が絶縁層６３である。その後、第１配線層３０を形成する。第２基板８５については、詳細な製造方法の説明は、ここでは省略する。そして、図２８Ｂに示すように、第１基板８４と第２基板８５とを接合する。
　その後、図示は省略するが、溝２７に埋め込まれた絶縁層６３に、プラグリング７６を埋め込むための孔や、凹部２３等を形成する。その後は、図７Ｉから図７Ｍまでに示した工程と同様の工程を行い、図２８Ｃに示すプラグリング７６及び絶縁リング７０を得る。
　≪第２実施形態の変形例２の主な効果≫
　この第２実施形態の変形例２に係る光検出装置１であっても、上述の第２実施形態に係る光検出装置１と同様の効果が得られる。
　なお、上述の、溝２７に埋め込まれた絶縁層６３にプラグリング７６を埋め込むための孔を形成する工程において、上記以外の工程が用いられても良い。例えば、溝２７内の絶縁層６３を一旦全て除去し、その後、溝２７の内面に沿って絶縁膜を再度成膜してもよい。再度成膜された絶縁膜は、溝２７の内部を埋めるのではなく、プラグリング７６が形成できる空隙を残して堆積される。すなわち、溝２７の内面に沿って絶縁膜が一定の厚みで堆積される。そして、溝２７内の空隙にプラグリング７６が埋め込まれる。
　［第２実施形態の変形例３］
　本技術の第２実施形態の変形例３について、以下に説明する。本第２実施形態の変形例３に係る光検出装置１が上述の第２実施形態に係る光検出装置１と相違するのは、上述の第２実施形態の変形例２と同様に絶縁リング７０及びプラグリング７６の縦断面視の形状が逆テーパー形状である点である。さらに、本第２実施形態の変形例３では、第２実施形態の変形例２とは異なる製造方法を採用している。それ以外の光検出装置１の構成は、基本的に上述の第２実施形態の光検出装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　≪光検出装置の製造方法≫
　以下、変形例３の光検出装置１の製造方法について説明する。ここでは、上述の第２実施形態及び第２実施形態の変形例２に係る光検出装置１の製造方法と異なる点を中心に説明する。なお、ここでは、各部の形状について、簡略化のため、逆テーパー形状にはしていない。
　第２実施形態の変形例２では、第１配線層３０と第２配線層４０とを接合してからプラグリング７６を構成する材料を溝２７に埋め込んでいるのに対し、本第２実施形態の変形例３では、接合前に、プラグリング７６を構成する材料を溝２７に埋め込んでいる。
　まず、第１基板（第１半導体層２０及び第１配線層３０）８４と、第２基板（第２半導体層５０及び第２配線層４０）８５とのそれぞれを準備する。第１基板８４については、図２９Ａに示すように、トランジスタ等を形成した後、メタル層３２ａを形成する前に、第１半導体層２０に対して溝２４及び溝２７を形成し、その上に絶縁膜を積層する。そして、溝２４内に埋め込まれた絶縁層が絶縁層６１であり、溝２７内に埋め込まれた絶縁層が絶縁層６３である。次いで、同図に示すように、溝２７に埋め込まれた絶縁層６３に、プラグリング７６を埋め込むための孔を形成し、その孔にプラグリング７６を構成する材料を埋め込んでプラグリング７６を形成する。そして、第１配線層３０を形成する。その後、図２９Ｂに示すように、第１基板８４と第２基板８５とを接合する。
　次いで、図７Ｄ、及び図７Ｋから図７Ｍまでに示した工程と同様の工程を行い、図２９Ｃに示すプラグリング７６及び絶縁リング７０を得る。
　≪第２実施形態の変形例３の主な効果≫
　この第２実施形態の変形例３に係る光検出装置１であっても、上述の第２実施形態に係る光検出装置１と同様の効果が得られる。
　また、第２実施形態の変形例３では、第１基板８４と第２基板８５とを接合する前にプラグリング７６を構成する材料（例えばタングステン）の埋め込みが完了している。そのため、第２実施形態の変形例２において電極パッド１４の側壁に接するように残っていたタングステンメタル７９（図２８Ｃ）が、本第２実施形態の変形例３では残っていない。そのため、電極パッド１４のパッド抵抗を抑制することができる。
　なお、上述のプラグリング７６を形成する工程では、溝２７に埋め込まれた絶縁層６３に、プラグリング７６を埋め込むための孔を形成し、その穴にタングステンを埋め込んでいたが、それに限定されない。溝２７を絶縁層６３で完全に埋め込むことなく、例えば図７Ｈに示すように絶縁膜を形成し、その後タングステンを埋め込んでも良い。
　［第３実施形態］
　＜電子機器への応用例＞
　次に、図３０に示す本技術の第３実施形態に係る電子機器について説明する。第３実施形態に係る電子機器１００は、光検出装置（固体撮像装置）１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。第３の実施形態の電子機器１００は、光検出装置１０１として、上述の光検出装置１を電子機器（例えば、カメラ）に用いた場合の実施形態を示す。
　光学レンズ（光学系）１０２は、被写体からの像光（入射光１０６）を光検出装置１０１の撮像面上に結像させる。これにより、光検出装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、光検出装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、光検出装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、光検出装置１０１の信号転送を行う。信号処理回路１０５は、光検出装置１０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、第３実施形態の電子機器１００では、光検出装置１０１において電極パッド１４に蓄積される寄生容量を抑制でき、映像信号の画質の向上を図ることができる。
　なお、第１から第２の実施形態に係る光検出装置１を適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、第３実施形態では、光検出装置１０１として、第１実施形態及びその変形例、又は第２実施形態及びその変形例のいずれかに係る光検出装置１、又は第１実施形態及びその変形例と、第２実施形態及びその変形例との少なくとも２つの実施形態又は変形例の組み合わせに係る光検出装置１を電子機器に用いることができる。
　［その他の実施形態］
　上記のように、本技術は第１実施形態から第３実施形態までによって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
　例えば、第１実施形態から第３実施形態までにおいて説明したそれぞれの技術的思想を互いに組み合わせることも可能である。例えば、上述の第１実施形態の変形例６及び変形例７に係る絶縁リング７０は空隙２８を備えていたが、このような技術的思想を、第２実施形態に記載の光検出装置１に適用する等、それぞれの技術的思想に沿った種々の組み合わせが可能である。
　なお、絶縁リング７０は、第１半導体層２０の第１の面Ｓ１及び第２の面Ｓ２に積層された絶縁層と異なる材料で構成されていても良い。さらに、絶縁リング７０は、第１半導体層２０の第１の面Ｓ１及び第２の面Ｓ２に積層された絶縁層と異なるプロセスで形成されても良い。例えば、第１の面Ｓ１側からＳＴＩ（Ｓhallow Ｔrench Ｉsolation）工程を行い、第２の面Ｓ２側からＤＴＩ（Ｄeep Ｔrench Ｉsolation）工程を行い、溝２４内に絶縁材を多種、多層、又は複数部にわけて積層して、絶縁リング７０を形成しても良い。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ToF（Time of Flight）センサともよばれる距離を測定する測距センサなども含む光検出装置全般に適用
することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射され返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの構造として、上述した絶縁リング７０、プラグリング７６、及び電極パッド１４の構造を採用することができる。
　このように、本技術はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本技術の技術的範囲は上記の説明から妥当な特許請求の範囲に記載された発明特定事項によってのみ定められるものである。
　また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があっても良い。
　なお、本技術は、以下のような構成としてもよい。
（１）
　光電変換部を有し、一方の面が光入射面であり他方の面が素子形成面である第１半導体層と、
　前記第１半導体層の前記光入射面側に積層された絶縁層と、
　前記第１半導体層との間に前記絶縁層が介在した状態で、前記絶縁層の前記第１半導体層側の面とは反対側の面から露出する電極パッドと、
　前記第１半導体層を厚み方向に貫通し且つ平面視で前記電極パッドを囲っている絶縁性を有するリングである絶縁リングと、
　を備えた光検出装置。
（２）
　前記絶縁リングは、第１絶縁リングと、平面視で前記第１絶縁リングを囲う少なくとも１本の第２絶縁リングと、を含む、（１）に記載の光検出装置。
（３）
　平面視における前記絶縁リングの外側輪郭と内側輪郭との間の幅が１０ｎｍ以上３００ｎｍ以下である、（１）又は（２）に記載の光検出装置。
（４）
　前記絶縁リングは、絶縁材料と空隙とうちの少なくとも一方を含む、（１）から（３）のいずれかに記載の光検出装置。
（５）
　前記第１半導体層の前記素子形成面に重ね合わされている第１配線層と、
　前記第１配線層の前記第１半導体層側の面と反対側の面に重ね合わされている第２配線層と、
　前記第２配線層の前記第１配線層側の面と反対側の面に重ね合わされている第２半導体層と、を備え、
　前記第１配線層は、前記第１配線層の前記第１半導体層側の面とは反対側の面に臨み前記電極パッドと電気的に接続された第１接続パッドを有し、
　前記第２配線層は、前記第２配線層の前記第２半導体層側の面とは反対側の面に臨み前記第１接続パッドと接合された第２接続パッドを有し、
　前記電極パッドと、前記第１接続パッドと、前記第２接続パッドとは、厚み方向で重なっている、（１）から（４）のいずれかに記載の光検出装置。
（６）
　前記第１半導体層の前記素子形成面に重ね合わされ、メタル層を含む第１配線層と、
　前記第１半導体層の厚み方向に前記第１半導体層を貫通し、平面視で環状であり且つ前記電極パッドの輪郭より内側に配置されたプラグリングと、
　前記第１半導体層と前記プラグリングとの間に介在している絶縁層と、を備え、
　前記プラグリングは、一端が前記電極パッドに接続され、他端が前記メタル層に接続されていて、前記電極パッドと前記メタル層とを電気的に接続している、（１）に記載の光検出装置。
（７）
　前記プラグリングは、第１プラグリングと、平面視で前記第１プラグリングを囲う少なくとも１本の第２プラグリングと、を含む、（６）に記載の光検出装置。
（８）
　平面視における前記プラグリングの外側輪郭と内側輪郭との間の幅は、厚み方向において前記電極パッド側寄りの方が、前記メタル層側寄りの方より太い、（６）又は（７）に記載の光検出装置。
（９）
　平面視における前記プラグリングの外側輪郭と内側輪郭との間の幅は、厚み方向において前記電極パッド側寄りの方が、前記メタル層側寄りの方より細い、（６）又は（７）に記載の光検出装置。
（１０）
　前記電極パッドの露出する面は、前記光入射面側に積層された前記絶縁層の、前記第１半導体層側の面とは反対側の面と同一平面上にある、（１）から（９）のいずれかに記載の光検出装置。
（１１）
　光検出装置と、前記光検出装置に被写体からの像光を結像させる光学系と、を備え、
　前記光検出装置は、
　光電変換部を有し、一方の面が光入射面であり他方の面が素子形成面である第１半導体層と、
　前記第１半導体層の前記光入射面側に積層された絶縁層と、
　前記第１半導体層との間に前記絶縁層が介在した状態で、前記絶縁層の前記第１半導体層側の面とは反対側の面から露出する電極パッドと、
　前記第１半導体層を厚み方向に貫通し且つ平面視で前記電極パッドを囲っている絶縁性を有するリングである絶縁リングと、を有する、
　電子機器。
　１　光検出装置
　２　半導体チップ
　２Ａ　画素領域
　２Ｂ　周辺領域
　３　画素
　４　垂直駆動回路
　５　カラム信号処理回路
　６　水平駆動回路
　７　出力回路
　８　制御回路
　１０　画素駆動線
　１１　垂直信号線
　１２　水平信号線
　１３　ロジック回路
　１５　読出し回路
　２０　第１半導体層
　２３　凹部
　２４　溝
　２５　孔
　２６，２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ　領域
　２７　溝
　２８　空隙
　３０　第１配線層
　３３　第１接続パッド
　４０　第２配線層
　４３　第２接続パッド
　５０　第２半導体層
　６０　絶縁層
　７０　絶縁リング
　７５　プラグ
　７６　プラグリング
　１００　電子機器
 
 

Claims (11)

  1. 　光電変換部を有し、一方の面が光入射面であり他方の面が素子形成面である第１半導体層と、
    　前記第１半導体層の前記光入射面側に積層された絶縁層と、
    　前記第１半導体層との間に前記絶縁層が介在した状態で、前記絶縁層の前記第１半導体層側の面とは反対側の面から露出する電極パッドと、
    　前記第１半導体層を厚み方向に貫通し且つ平面視で前記電極パッドを囲っている絶縁性を有するリングである絶縁リングと、
    　を備えた光検出装置。
  2. 　前記絶縁リングは、第１絶縁リングと、平面視で前記第１絶縁リングを囲う少なくとも１本の第２絶縁リングと、を含む、請求項１に記載の光検出装置。
  3. 　平面視における前記絶縁リングの外側輪郭と内側輪郭との間の幅が１０ｎｍ以上３００ｎｍ以下である、請求項１に記載の光検出装置。
  4. 　前記絶縁リングは、絶縁材料と空隙とうちの少なくとも一方を含む、請求項１に記載の光検出装置。
  5. 　前記第１半導体層の前記素子形成面に重ね合わされている第１配線層と、
    　前記第１配線層の前記第１半導体層側の面と反対側の面に重ね合わされている第２配線層と、
    　前記第２配線層の前記第１配線層側の面と反対側の面に重ね合わされている第２半導体層と、を備え、
    　前記第１配線層は、前記第１配線層の前記第１半導体層側の面とは反対側の面に臨み前記電極パッドと電気的に接続された第１接続パッドを有し、
    　前記第２配線層は、前記第２配線層の前記第２半導体層側の面とは反対側の面に臨み前記第１接続パッドと接合された第２接続パッドを有し、
    　前記電極パッドと、前記第１接続パッドと、前記第２接続パッドとは、厚み方向で重なっている、請求項１に記載の光検出装置。
  6. 　前記第１半導体層の前記素子形成面に重ね合わされ、メタル層を含む第１配線層と、
    　前記第１半導体層の厚み方向に前記第１半導体層を貫通し、平面視で環状であり且つ前記電極パッドの輪郭より内側に配置されたプラグリングと、
    　前記第１半導体層と前記プラグリングとの間に介在している絶縁層と、を備え、
    　前記プラグリングは、一端が前記電極パッドに接続され、他端が前記メタル層に接続されていて、前記電極パッドと前記メタル層とを電気的に接続している、請求項１に記載の光検出装置。
  7. 　前記プラグリングは、第１プラグリングと、平面視で前記第１プラグリングを囲う少なくとも１本の第２プラグリングと、を含む、請求項６に記載の光検出装置。
  8. 　平面視における前記プラグリングの外側輪郭と内側輪郭との間の幅は、厚み方向において前記電極パッド側寄りの方が、前記メタル層側寄りの方より太い、請求項６に記載の光検出装置。
  9. 　平面視における前記プラグリングの外側輪郭と内側輪郭との間の幅は、厚み方向において前記電極パッド側寄りの方が、前記メタル層側寄りの方より細い、請求項６に記載の光検出装置。
  10. 　前記電極パッドの露出する面は、前記光入射面側に積層された前記絶縁層の、前記第１半導体層側の面とは反対側の面と同一平面上にある、請求項１に記載の光検出装置。
  11. 　光検出装置と、前記光検出装置に被写体からの像光を結像させる光学系と、を備え、
    　前記光検出装置は、
    　光電変換部を有し、一方の面が光入射面であり他方の面が素子形成面である第１半導体層と、
    　前記第１半導体層の前記光入射面側に積層された絶縁層と、
    　前記第１半導体層との間に前記絶縁層が介在した状態で、前記絶縁層の前記第１半導体層側の面とは反対側の面から露出する電極パッドと、
    　前記第１半導体層を厚み方向に貫通し且つ平面視で前記電極パッドを囲っている絶縁性を有するリングである絶縁リングと、を有する、
    　電子機器。
     
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