WO2022190414A1 - ノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタおよび電気機器 - Google Patents

ノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタおよび電気機器 Download PDF

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弘治 河合
修一 八木
啓修 成井
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    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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    • H01L29/432—Heterojunction gate for field effect devices

Definitions

  • the present invention relates to a normally-off polarization superjunction GaN (gallium nitride) field effect transistor and electrical equipment using this normally-off polarization superjunction GaN field effect transistor.
  • GaN gallium nitride
  • a polarization super junction (PSJ) GaN-based field effect transistor FET
  • PJ polarization super junction
  • FET field effect transistor
  • This polarization superjunction GaN-based field effect transistor has a polarization superjunction region including a structure in which an undoped GaN layer, an Al x Ga 1-x N layer and an undoped GaN layer are sequentially laminated.
  • This polarization super-junction GaN-based field effect transistor is capable of high breakdown voltage, high output, high efficiency, and high-speed operation, which are difficult to achieve with silicon (Si)-based power transistors.
  • an undoped InGaN layer or a p-type InGaN layer is provided on the AlGaN layer, and a gate electrode is provided thereon to form a normally-off type.
  • a diode composed of a double-gate polarization superjunction GaN-based field effect transistor see Patent Document 3.
  • 2DEG two-dimensional electron gas
  • transistors are often required to have so-called fail-safe operation, in which the transistor is turned off when the control signal (gate signal) is lost.
  • the normally-on polarization superjunction GaN-based field effect transistors described in Patent Documents 1 and 2 are made normally-off by constructing a cascode circuit or a modified cascode circuit using a low withstand voltage normally-off SiMOS transistor.
  • a cascode circuit or a modified cascode circuit using a low withstand voltage normally-off SiMOS transistor there is a disadvantage in that the circuit becomes complicated.
  • the problem to be solved by the present invention is a normally-off type polarization superjunction GaN-based field effect transistor that can easily realize a normally-off type transistor without using a complicated circuit, and this normally-off type.
  • An object of the present invention is to provide high-performance electrical equipment using a polarization superjunction GaN-based field effect transistor.
  • the present invention a first undoped GaN layer; an AlxGa1 -xN layer (0 ⁇ x ⁇ 1) on the first undoped GaN layer; a second undoped GaN layer having an island shape on the Al x Ga 1-x N layer; a p-type GaN layer on the second undoped GaN layer; a p-type In y Ga 1-y N layer (0 ⁇ y ⁇ 1) on the p-type GaN layer; a source electrode on the AlxGa1 -xN layer; a drain electrode on the AlxGa1 -xN layer; a first gate electrode electrically connected to the p-type InyGa1 -yN layer ; A p-type In z Ga 1-z N layer (0 ⁇ z ⁇ 1) on the Al x Ga 1-x N layer and adjacent to the end of the second undoped GaN layer on the source electrode side and thereon a second gate electrode; has The p-type GaN layer is present on the entire surface of the second undo
  • the polarization superjunction region is the portion other than the gate electrode contact region.
  • a first undoped GaN layer, an Al x Ga 1-x N layer, a second undoped GaN layer and a p-type GaN layer, where the p-type GaN layer exists only on one side of the second undoped GaN layer on the source electrode side consists of the first undoped GaN layer, the Al x Ga 1-x N layer and the second undoped GaN layer in the portion where the p-type GaN layer does not exist.
  • the thickness of the first undoped GaN layer, Al x Ga 1-x N layer, the second undoped GaN layer and the p-type GaN layer are typically selected according to Patent Document 2.
  • the thickness of the first undoped GaN layer, the Al x Ga 1-x is typically selected according to Patent Document 1.
  • the AlxGa1 -xN layer is typically undoped, but may be an n-type or p-type AlxGa1 -xN layer doped with donors (n-type impurities) or acceptors (p-type impurities). , for example, an n-type Al x Ga 1-x N layer doped with Si.
  • the AlxGa1 -xN layer is typically undoped. Between the first undoped GaN layer and the Al x Ga 1-x N layer and/or between the second undoped GaN layer and the Al x Ga 1-x N layer, typically An undoped Al u Ga 1-u N layer (0 ⁇ u ⁇ 1, u>x), for example an AlN layer, is provided.
  • the gap between the first undoped GaN layer and the Al x Ga 1-x N layer Infiltration into the Al x Ga 1-x N layer side of the two-dimensional electron gas formed in the first undoped GaN layer in the vicinity of the hetero interface can be reduced, and the electron mobility is significantly increased. be able to.
  • This Al u Ga 1-u N layer may generally be sufficiently thin, for example, about 0.5 to 2 nm.
  • the drain current when the gate voltage of the second gate electrode is 0 [V] and the drain voltage is 1.0 [V] is the drain current when the gate voltage of the second gate electrode is 5 [V]. It is 1/100 or less of the current (rated current).
  • the second gate electrode may be provided on the p-type In z Ga 1-z N layer via a gate insulating film.
  • a MIS (Metal Insulator Semiconductor) structure is formed by the second gate electrode, the gate insulating film and the p-type In z Ga 1-z N layer.
  • Each terminal of this normally-off polarization superjunction GaN-based field effect transistor can be connected according to the application.
  • the first gate electrode and the second gate electrode they can be operated as an integrated gate electrode.
  • the first gate electrode and the source electrode can act as a field plate.
  • the first gate electrode may be fixed at a positive potential with respect to the potential of the source electrode.
  • a diode can be operated.
  • the p-type In y Ga 1-y N layer and the p-type In z Ga 1-z N layer can be basically formed by any method, but can be easily formed by a sputtering method. can.
  • this invention having at least one transistor,
  • the above transistor is a first undoped GaN layer; an AlxGa1 -xN layer (0 ⁇ x ⁇ 1) on the first undoped GaN layer; a second undoped GaN layer having an island shape on the Al x Ga 1-x N layer; a p-type GaN layer on the second undoped GaN layer; a p-type In y Ga 1-y N layer (0 ⁇ y ⁇ 1) on the p-type GaN layer; a source electrode on the AlxGa1 -xN layer; a drain electrode on the AlxGa1 -xN layer; a first gate electrode electrically connected to the p-type InyGa1 -yN layer ; A p-type In z Ga 1-z N layer (0 ⁇ z ⁇ 1) on the Al x Ga 1-x N layer and adjacent to the end of the second undoped GaN layer on the source electrode side and thereon a second gate electrode; has The p-type GaN layer is present on the entire surface of
  • electrical equipment includes almost anything that uses electricity, regardless of its application, function, size, etc. Examples include electronic equipment, moving bodies, power units, construction machinery, and machine tools.
  • Electronic equipment includes robots, computers, game machines, vehicle-mounted equipment, home appliances (air conditioners, etc.), industrial products, mobile phones, mobile devices, IT equipment (servers, etc.), power conditioners used in solar power generation systems, power transmission system and so on.
  • Mobile objects include railway vehicles, automobiles (such as electric vehicles), motorcycles, aircraft, rockets, and spacecraft.
  • a GaN-based field effect transistor can be easily realized, and a high-performance electronic device can be realized using this normally-off polarization superjunction GaN-based field effect transistor.
  • FIG. 1 is a cross-sectional view showing a normally-off polarization superjunction GaN-based FET according to a first embodiment of the present invention
  • FIG. 1 is a schematic diagram showing an energy band diagram of each region of a normally-off polarization superjunction GaN-based FET according to a first embodiment of the present invention
  • FIG. BRIEF DESCRIPTION OF THE DRAWINGS FIG.
  • FIG. 1 is a cross-sectional view for explaining the operating mechanism of a normally-off polarization superjunction GaN-based FET according to a first embodiment of the invention
  • Schematic diagram showing the potential distribution when a reverse bias is applied across the drain and source of the normally-off polarization superjunction GaN-based FET according to the first embodiment of the present invention, and 0 V is applied across the gate and source. is.
  • FIG. 2 is a cross-sectional view for explaining a method of manufacturing a normally-off polarization superjunction GaN-based FET according to the first embodiment of the present invention
  • FIG. 2 is a cross-sectional view for explaining a method of manufacturing a normally-off polarization superjunction GaN-based FET according to the first embodiment of the present invention
  • FIG. 2 is a cross-sectional view for explaining a method of manufacturing a normally-off polarization superjunction GaN-based FET according to the first embodiment of the present invention
  • FIG. 2 is a cross-sectional view for explaining a method of manufacturing a normally-off polarization superjunction GaN-based FET according to the first embodiment of the present invention
  • 1 is a circuit diagram showing a measurement circuit used for measuring static characteristics of a normally-off polarization super-junction GaN-based FET according to an example
  • FIG. 4 is a schematic diagram showing drain current-drain voltage characteristics of a normally-off polarization superjunction GaN-based FET according to an example
  • FIG. 4 is a schematic diagram showing drain current-gate voltage characteristics of a normally-off polarization superjunction GaN-based FET according to an example
  • FIG. 13 is a schematic diagram showing the logarithm of the drain current in the drain current-gate voltage characteristic shown in FIG.
  • FIG. 4 is a schematic diagram showing breakdown voltage characteristics in an off state of a normally-off polarization super-junction GaN-based FET according to an example
  • FIG. 4 is a cross-sectional view showing a Hall element fabricated for measuring the two-dimensional electron gas concentration and the two-dimensional hole gas concentration in a specific region of the normally-off polarization superjunction GaN-based FET according to the example.
  • FIG. 4 is a cross-sectional view showing a Hall element fabricated for measuring the two-dimensional electron gas concentration and the two-dimensional hole gas concentration in a specific region of the normally-off polarization superjunction GaN-based FET according to the example.
  • FIG. 4 is a schematic diagram showing breakdown voltage characteristics in an off state of a normally-off polarization super-junction GaN-based FET according to an example
  • FIG. 4 is a cross-sectional view showing a Hall element fabricated for measuring the two-dimensional electron gas concentration and the two-dimensional hole gas concentration in a specific region of the normally-
  • FIG. 4 is a cross-sectional view showing a Hall element fabricated for measuring the two-dimensional electron gas concentration and the two-dimensional hole gas concentration in a specific region of the normally-off polarization superjunction GaN-based FET according to the example.
  • FIG. 4 is a cross-sectional view showing a Hall element fabricated for measuring the two-dimensional electron gas concentration and the two-dimensional hole gas concentration in a specific region of the normally-off polarization superjunction GaN-based FET according to the example.
  • 15D is a plan view showing the electrode arrangement of the Hall element shown in FIGS. 15A and 15D;
  • FIG. FIG. 15C is a plan view showing the electrode arrangement of the Hall element shown in FIGS.
  • FIG. 15B and 15C 1 is a circuit diagram showing a first example of a method of connecting terminals of a normally-off polarization super-junction GaN-based FET according to a first embodiment of the present invention
  • FIG. FIG. 4 is a circuit diagram showing a second example of a method of connecting terminals of the normally-off polarization super-junction GaN-based FET according to the first embodiment of the present invention
  • FIG. 5 is a circuit diagram showing a third example of a method of connecting terminals of the normally-off polarization super-junction GaN-based FET according to the first embodiment of the present invention
  • FIG. 4 is a circuit diagram showing a second example of a method of connecting terminals of the normally-off polarization super-junction GaN-based FET according to the first embodiment of the present invention
  • FIG. 5 is a circuit diagram showing a third example of a method of connecting terminals of the normally-off polarization super-junction GaN-based FET according to the first embodiment of
  • FIG. 5 is a circuit diagram showing a fourth example of a method of connecting terminals of the normally-off polarization super-junction GaN-based FET according to the first embodiment of the present invention
  • FIG. 5 is a cross-sectional view showing a normally-off polarization superjunction GaN-based FET according to a second embodiment of the present invention
  • FIG. 5 is a cross-sectional view showing a normally-off polarization superjunction GaN-based FET according to a third embodiment of the present invention
  • FIG. 10 is a schematic diagram showing an energy band diagram of a region immediately below a gate electrode 20 of a normally-off polarization superjunction GaN-based FET according to a third embodiment of the present invention
  • FIG. 10 is a schematic diagram showing an energy band diagram of a region immediately below a gate electrode 20 of a normally-off polarization superjunction GaN-based FET according to a third embodiment of the present invention
  • FIG. 3 is a schematic diagram showing an energy band diagram of a region immediately below the gate electrode 20 of the normally-off polarization superjunction GaN-based FET according to the first embodiment of the present invention
  • FIG. 11 is a schematic diagram showing an energy band diagram of a region immediately below the gate electrode 20 of the normally-off polarization superjunction GaN-based FET according to the third embodiment of the present invention when gate voltage is applied
  • FIG. 4 is a schematic diagram showing an energy band diagram of a region immediately below the gate electrode 20 of the normally-off polarization superjunction GaN-based FET according to the first embodiment of the present invention when gate voltage is applied;
  • FIG. 11 is a schematic diagram showing an energy band diagram of a region immediately below the gate electrode 20 of the normally-off polarization superjunction GaN-based FET according to the third embodiment of the present invention when gate voltage is applied
  • FIG. 4 is a schematic diagram showing an energy band diagram of a region immediately below the gate electrode 20 of the normally-off polarization superjunction
  • FIG. 5 is a cross-sectional view showing a normally-off polarization superjunction GaN-based FET according to a fourth embodiment of the present invention
  • FIG. 5 is a cross-sectional view showing a normally-off polarization superjunction GaN-based FET according to a fifth embodiment of the present invention
  • an undoped GaN layer 11 and Al x are formed on a substrate 10 via a buffer layer (not shown).
  • a Ga 1-x N layer 12 and an undoped GaN layer 13 are sequentially laminated.
  • the substrate 10 is preferably a substrate on which a GaN-based semiconductor grows on the C-plane, such as a C-plane sapphire substrate, a Si substrate, or an SiC substrate.
  • the buffer layer is made of, for example, polycrystalline or amorphous GaN, AlN, AlGaN, AlGaN/GaN superlattice, or the like.
  • the Al x Ga 1-x N layer 12 is typically undoped, but may be an n-type or p-type Al x Ga 1-x N layer doped with donors (n-type impurities) or acceptors (p-type impurities). may be
  • the undoped GaN layer 13 has an island shape, and the Al x Ga 1-x N layer 12 is exposed around it. In FIG. 1, the upper portion of the Al x Ga 1- x N layer 12 also has the same island-like shape as the undoped GaN layer 13, and the thickness of the Al x Ga 1-x N layer 12 in other portions is island-like.
  • a p-type GaN layer 14 is laminated on the entire surface of the undoped GaN layer 13 .
  • the thickness of one side portion of the p-type GaN layer 14 on the drain electrode 18 side, which will be described later, is smaller than the thickness of the one side portion on the source electrode 17 side, which will be described later.
  • This thin portion of the p-type GaN layer 14 corresponds to a polarized superjunction region (PSJ region).
  • a p-type In y Ga 1-y N layer 15 is stacked on the p-type GaN layer 14 in the thicker portion.
  • the p-type In y Ga 1-y N layer 15 may be laminated on the entire surface of the p-type GaN layer 14 in the thick portion, but here, the drain of the p-type GaN layer 14 in the thick portion is used. A case where it is formed only on a portion excluding a portion on the electrode 18 side is illustrated.
  • the p-type GaN layer 14 is doped with magnesium (Mg) as a p-type impurity, and the p-type InyGa1 -yN layer 15 is similarly doped with Mg.
  • Mg magnesium
  • a gate electrode 16 is provided on the p-type In y Ga 1-y N layer 15 .
  • the gate electrode 16 is formed of a metal having a large work function, typically nickel (Ni), in order to make ohmic contact with the p-type In y Ga 1-y N layer 15 .
  • the gate electrode 16 may be made of a laminated film in which another metal film is laminated on the Ni film.
  • p-type InyGa1 with respect to an island-shaped laminated structure composed of an undoped GaN layer 13, a p-type GaN layer 14 and a p-type InyGa1 -yN layer 15.
  • a source electrode 17 is provided on the -y N layer 15 side, and a drain electrode 18 is provided on the opposite side. As will be described later, the source electrode 17 and the drain electrode 18 are in ohmic contact with the 2DEG formed in the undoped GaN layer 11 in the vicinity of the heterointerface between the undoped GaN layer 11 and the AlxGa1 -xN layer 12. It is composed of a low work function metal, typically titanium (Ti), for example.
  • the source electrode 17 and the drain electrode 18 may be made of a laminated film in which an aluminum (Al) film, a nickel (Ni) film, a gold (Au) film, or the like is laminated on a Ti film.
  • p-type In z Ga is further formed on the island-shaped Al x Ga 1-x N layer 12 and near the end of the undoped GaN layer 13 on the source electrode 17 side.
  • a 1-z N layer 19 and a gate electrode 20 are provided thereon.
  • the In composition z of the p-type In z Ga 1-z N layer 19 may be the same as or different from the In composition y of the p-type In y Ga 1-y N layer 15 .
  • the In composition z of the p-type In z Ga 1-z N layer 19 satisfies 0 ⁇ z ⁇ 1.
  • the In composition z and thickness t of the p-type In z Ga 1-z N layer 19 are selected as required, but the In composition z is typically selected to be 0.20 or less.
  • the thin portion of the p-type GaN layer 14, the undoped GaN layer 13 directly below this portion, the Al x Ga 1-x N layer 12 and the undoped GaN Layer 11 constitutes the polarization superjunction region (intrinsic polarization superjunction region).
  • p-type In y Ga 1-y N layer 15, thick p-type GaN layer 14, undoped GaN layer 13 immediately below p-type GaN layer 14, Al x Ga 1-x N layer 12 and undoped GaN Layer 11 constitutes the gate electrode contact region.
  • the concentration of 2DEG 22 in the portion between gate electrode 20 and source electrode 17 is also n 3 .
  • n 0 ⁇ n 1 ⁇ n 2 ⁇ n 3 the magnitude relationship of n 0 ⁇ n 1 ⁇ n 2 ⁇ n 3 is schematically indicated by the size and density of circles representing electrons.
  • the concentration n 0 of the 2DEG 22 in the portion immediately below the gate electrode 20 is sufficiently low to the extent that the 2DEG 22 is almost depleted. Therefore, it can be said that the electron channel composed of the 2DEG 22 is discontinued in the portion immediately below the gate electrode 20 .
  • n 0 ⁇ (1/1000) ⁇ n 3 the concentration p 1 of the 2DHG 21 in the portion immediately below the gate electrode 16 and the concentration p 2 of the 2DHG 21 in the polarization superjunction region.
  • FIG. 2 shows an energy band diagram in the direction perpendicular to the substrate 10 in each region of this normally-off polarization superjunction GaN-based FET. 2, from the left, the energy band diagram of the portion immediately below the gate electrode 20, the energy band diagram of the portion immediately below the gate electrode 16, the energy band diagram of the portion of the polarization superjunction region, and the polarization superjunction region and the drain electrode 18. The energy band diagram for the portion between and is shown. These energy band diagrams are qualitative to show the relative concentrations of 2DEG22 and 2DHG21 at each site. In FIG .
  • the vertical axis represents electron energy
  • Ec is the energy at the lower end of the conduction band
  • Ev is the energy at the upper end of the valence band
  • Ef is the Fermi energy.
  • FIG. 2 in the portion between the polarized superjunction region and the drain electrode 18, undoped GaN in the vicinity of the hetero interface between the undoped GaN layer 11 and the Al x Ga 1-x N layer 12 A 2DEG 22 with a concentration of n 3 is formed in the layer 11 .
  • the conduction band is raised by the polarization effect of the undoped GaN layer 13 and the p-type GaN layer 14, resulting in heterogeneity between the undoped GaN layer 11 and the AlxGa1 -xN layer 12.
  • the concentration n 2 of the 2DEG 22 formed in the undoped GaN layer 11 in the vicinity of the interface is lower than the concentration n 3 .
  • the valence band is raised by the same effect, resulting in a concentration p 2DHG21 is formed.
  • the conduction band is further raised by the p-type InyGa1 -yN layer 15, and as a result, the heterointerface between the undoped GaN layer 11 and the AlxGa1 -xN layer 12 is increased.
  • the concentration n 1 of the 2DEG 22 formed in the undoped GaN layer 11 in the vicinity is lower than the concentration n 2 .
  • the same effect further raises the valence band, resulting in an increase in the valence band in the portion near the heterointerface between the undoped GaN layer 13 and the AlxGa1 -xN layer 12.
  • a 2DHG 21 with a concentration p 1 greater than the concentration p 2 is formed.
  • the concentration n 0 of the 2DEG 22 is at least n 1 or less so that the electron channel composed of the 2DEG 22 is interrupted in this portion. has a very small concentration of , which is practically zero.
  • the source electrode 17, the gate electrode 16 and the gate electrode 20 are connected together, and a positive voltage Vdg is applied to the drain electrode 18 with respect to the source electrode 17, the gate electrode 16 and the gate electrode 20. .
  • a reverse bias is applied between the gate electrode 16 and the drain electrode 18 and between the gate electrode 20 and the drain electrode 18, and holes in the 2DHG 21 in the polarization superjunction region are extracted from the gate electrode 16, resulting in a polarization superjunction.
  • Electrons in the 2DEG 22 of the region are withdrawn from the drain electrode 18 . Since the concentration n 0 of the 2DEG 22 immediately below the gate electrode 20 is substantially 0, no current flows from the source electrode 17 to the drain electrode 18 via the 2DEG 22 . That is, it is normally off.
  • FIGS. 4 and 5 The electric field distribution and potential distribution of the normally-off polarization superjunction GaN-based FET in this state are shown in FIGS. 4 and 5, respectively.
  • the electric field is substantially uniform in the polarized superjunction region. Therefore, as shown in FIG. 5, in the polarized superjunction region, the potential gently drops toward the drain electrode 18 side.
  • a peak electric field is generated at the connection point between the 2DEG 22 having a concentration of n 2 and the 2DEG 22 having a concentration of n 3 .
  • the voltage borne by the main body of the polarized superjunction region is much larger than that of the superjunction region.
  • the breakdown voltage of the normally-off type polarized super-junction GaN-based FET is borne by the main body of the polarized super-junction region, so that the withstand voltage is extremely high. Therefore, this normally-off polarization super-junction GaN-based FET can obtain high withstand voltage while maintaining normally-off.
  • TMG trimethylgallium
  • TMA trimethylaluminum
  • nitrogen are deposited on a substrate 10 by, for example, a conventionally known MOCVD (metal organic chemical vapor deposition) method.
  • MOCVD metal organic chemical vapor deposition
  • the growth temperature of the undoped GaN layer 11, the AlxGa1 -xN layer 12, the undoped GaN layer 13 and the p-type GaN layer 14 is, for example, about 1100C.
  • a sapphire substrate for example, a C-plane sapphire substrate
  • a Si substrate for example, a SiC substrate, or the like
  • a GaN layer, an AlN layer, an AlGaN layer, an AlGaN/GaN superlattice layer, or the like can be used as the buffer layer.
  • a GaN layer for example, it is grown at a low temperature of, for example, about 530.degree.
  • Cp 2 Mg Biscyclopentadienylmagnesium
  • H 2 hydrogen
  • nitrogen used as carrier gases during the growth of the p-type GaN layer 14.
  • N2 is used.
  • a mask such as a resist pattern having a shape corresponding to the element formation region on the p-type GaN layer 14, the p-type GaN layer 14, the undoped GaN layer 13, and the AlxGa1 -x are formed using this mask.
  • Element isolation is performed by sequentially etching the N layer 12 and the undoped GaN layer 11 to an intermediate depth in the thickness direction of the undoped GaN layer 11 and patterning them into a predetermined shape. After this, the mask is removed. This patterning can be performed by etching such as reactive ion etching (RIE).
  • RIE reactive ion etching
  • the GaN layer 13 and the Al x Ga 1-x N layer 12 are sequentially etched to a depth halfway in the thickness direction of the Al x Ga 1-x N layer 12 to pattern into a predetermined shape.
  • This patterning can be performed by etching such as the RIE method. After this, the mask is removed.
  • the p-type GaN layer 14 is etched and thinned halfway in the thickness direction using this mask. This etching can be performed by the RIE method or the like. After this, the mask is removed. This state is shown in FIG.
  • a p-type InyGa1 -yN layer 15 is grown on the entire surface by, for example, MOCVD or sputtering.
  • the p-type In y Ga 1-y N layer 15 is patterned to remove the source of the thick portion of the p-type GaN layer 14 and the island-shaped undoped GaN layer 13 . A portion close to the end on the electrode 17 side is left. This patterning can be performed by etching such as RIE or wet etching.
  • a gate electrode 16 is formed on the p-type In y Ga 1-y N layer 15 on the p-type GaN layer 14 .
  • a gate electrode 20 is formed on the p-type In z Ga 1-z N layer 19 on the Al x Ga 1-x N layer 12 .
  • the desired normally-off polarization superjunction GaN-based FET shown in FIG. 1 is manufactured.
  • Example 2 A normally-off type polarized superjunction GaN-based FET was fabricated and various evaluations were performed.
  • the growth temperature of the undoped GaN layer 11, the AlxGa1 -xN layer 12, the undoped GaN layer 13 and the p-type GaN layer 14 was 1100C.
  • N 2 gas and H 2 gas were used as carrier gases during growth.
  • Cp 2 Mg was used as a p-type dopant when growing the p-type GaN layer 14 .
  • the surface of the p-type GaN layer 14 in the element isolation region is masked, and the upper portion of the undoped GaN layer 11 is etched by ICP (inductively coupled plasma)-RIE using a chlorine (Cl)-based gas for element isolation. Until etched.
  • ICP inductively coupled plasma
  • the p-type GaN layer 14, the undoped GaN layer 13 and the Al x Ga 1-x N layer 12 are formed by masking the surface of the p-type GaN layer 14 in the portions corresponding to the gate electrode contact region and the polarization superjunction region. Etching was performed sequentially until the remaining thickness of the x Ga 1-x N layer 12 was 15 nm.
  • the p-type GaN layer 14 in the polarization superjunction region was thinned by etching while masking the surface of the region other than the polarization superjunction region.
  • the growth temperature of the p-type InyGa1 -yN layer 15 was set to 950C. 100% N 2 was used as a carrier gas during growth.
  • the p-type In y Ga 1-y N layer 15 is subjected to ICP- Etching was performed by RIE to leave the p-type In y Ga 1-y N layer 15 only at the portions where the gate electrodes 16 and 20 were to be formed.
  • the surface of the region excluding the portions where the source electrode 17 and the drain electrode 18 are to be formed is masked with a SiO 2 film, and Ti/Al/Ni/Au is laminated on the source electrode forming portion and the drain electrode forming portion by a vacuum vapor deposition method.
  • an ohmic alloy treatment was performed in N 2 at 800° C. for 60 seconds.
  • the surface of the region excluding the portions where the gate electrode 16 and the gate electrode 20 are to be formed is masked with a SiO 2 film, and the p-type In y Ga 1-y N layer 15 and Al x Ga on the p-type GaN layer 14 are formed.
  • a Ti/Ni/Au laminated film is formed on the p-type In y Ga 1-y N layer 15 close to the end of the undoped GaN layer 13 on the source electrode 17 side on the 1-x N layer 12 by vacuum deposition.
  • rapid thermal annealing was performed in N 2 at 500° C. for 100 seconds to perform ohmic alloying.
  • the p-type In z Ga 1-z N layer 19 is formed by the p-type In y Ga 1-y N layer 15 .
  • a normally-off polarization superjunction GaN-based FET was fabricated as described above.
  • the PSJ length of this normally-off polarization superjunction GaN-based FET is 15 ⁇ m
  • the gate length of the gate electrode 16 is 5 ⁇ m
  • the gate width is 100 mm
  • the gate electrode 20 has a gate length of 5 ⁇ m
  • a polarization superjunction region of The distance between the drain electrode 18 side end and the drain electrode 18 is 3 ⁇ m
  • the thickness of the Al x Ga 1-x N layer 12 immediately below the gate electrode 20 is about 15 nm.
  • FIG. 13 shows the I d -V g characteristic shown in FIG . clearly indicated.
  • V th is about 0.7 [V].
  • V th is set to V g when the drain current I d is 1/100 of the maximum rated drain current is that the circuit system can be substantially protected when the gate signal is lost as a normally-off FET. Because there is
  • the vertical axis in FIG. 14 is a logarithmic axis.
  • I d ⁇ 30 [ ⁇ A] at V d ⁇ 1.5 [kV] I understand.
  • a Hall element was fabricated for measuring the concentration of 2DEG22 and the concentration of 2DHG21 in each region. Specifically, for the measurement of n 0 , a Hall element H 1 shown in FIG. 15A having the same layer structure as the portion of the concentration n 0 of the 2DEG 22 shown in FIG. 1 was produced. For the measurement of n 1 and p 1 , a Hall element H 2 shown in FIG.
  • FIG. 15B having the same layer structure as that of the portion of concentration n 1 of 2DEG 22 and concentration p 1 of 2DHG 21 shown in FIG. 1 was fabricated.
  • a Hall element H 3 shown in FIG. 15C having the same layer structure as the part with the concentration n 2 of 2DEG 22 and the concentration p 2 of 2DHG 21 shown in FIG. 1 was fabricated.
  • a Hall element H 4 shown in FIG. 15D having the same layer structure as the concentration n 3 portion of the 2DEG 22 shown in FIG. 1 was fabricated.
  • FIG. 16A shows the electrode arrangement of Hall elements H 1 and H 4
  • FIG. 16B shows the electrode arrangement of Hall elements H 2 and H 3 .
  • 15A and 15D are cross-sectional views along the dashed line in FIG. 16A.
  • 15B and 15C are cross-sectional views along the dashed line in FIG. 16B.
  • the size of these Hall elements H 1 -H 4 is approximately 4 ⁇ 4 mm 2 .
  • four electrodes E 1 to E 4 are provided on the Al x Ga 1-x N layer 12 to measure the concentration of the 2DEG 22 .
  • electrodes E 1 to E 4 are provided on the Al x Ga 1-x N layer 12 in order to measure the concentration of the 2DEG 22.
  • 2DHG 21 are provided on the p-type In y Ga 1-y N layer 15 with four electrodes E 11 to E 14 .
  • These Hall elements H 1 to H 4 were manufactured by the same process as used for manufacturing the normally-off polarization superjunction GaN-based FETs.
  • Table 1 shows the measurement results of the concentration n 0 , the electron mobility ⁇ e and the resistance R measured by the Hall element H 1 .
  • Table 2 shows the measurement results of the concentration n 1 , the electron mobility ⁇ e and the resistance R measured by the Hall element H 2 .
  • Table 3 shows the measurement results of the concentration p 1 , the hole mobility ⁇ p and the resistance R measured by the Hall element H 2 .
  • Table 4 shows the measurement results of the concentration n 2 , the electron mobility ⁇ e and the resistance R measured by the Hall element H 3 .
  • Table 5 shows the measurement results of the concentration p 2 , the hole mobility ⁇ p and the resistance R measured by the Hall element H 3 .
  • Table 6 shows the measurement results of the concentration n 3 , the electron mobility ⁇ e and the resistance R measured by the Hall element H 4 .
  • This normally-off polarization superjunction GaN-based FET is a two-gate transistor that operates in AND. Drain current flows when both gate electrode 16 and gate electrode 20 are on. No drain current flows when either the gate electrode 16 or the gate electrode 20 is off. However, since the gate electrode 16 is normally on, it can be operated as a normally off transistor by the gate electrode 20 . In this case, three types of connection methods are conceivable.
  • FIG. 17A shows the case where the gate electrode 16 and the gate electrode 20 are connected to operate as a three-terminal transistor.
  • the gate electrode 16 is indicated by G1
  • the gate electrode 20 by G0
  • the source electrode 17 by S the drain electrode 18 by D (the same applies hereinafter).
  • FIG. 17B shows the case where the gate electrode 16 is connected to the source electrode 17 to operate like an internal cascode.
  • FIG. 17C shows a modified cascode in which a positive bias voltage is applied to the gate electrode 16 with respect to the source electrode 17.
  • connection methods shown in FIGS. 17A, 17B, and 17C are logically the same, but may have different transient characteristics during switching. Therefore, the normally-off type polarized super-junction GaN-based FET can be used properly depending on what kind of circuit it is applied to.
  • FIG. 17D shows a connection between the source electrode 17 and two gate electrodes 16 and 20, which can be operated as a diode.
  • the gate electrode 16 on the p-type InyGa1 -yN layer 15 and the p-type InzGa1 -zN layer 19 on the AlxGa1 -xN layer 12 With respect to the concentration of the 2DEG 22 and the concentration of the 2DHG 21, n 0 ⁇ n 1 ⁇ n 2 ⁇ n 3 and p 1 >p 2 are established, so that the low breakdown voltage normally-off type SiMOS No 2DEG 22 substantially exists directly under the gate electrode 20 during non-operation (during thermal equilibrium) without using a complicated circuit such as a cascode circuit using transistors or a modified cascode circuit. A junction GaN-based FET can be easily realized. Also, this normally-off type polarization super
  • the p-type GaN layer 14 does not exist in the polarization superjunction region. This is different from the normally-off polarization superjunction GaN-based FET according to the first embodiment. Others are the same as those of the normally-off polarization superjunction GaN-based FET according to the first embodiment.
  • a gate electrode 20 is provided on a p-type In z Ga 1-z N layer 19 with a gate insulating film 23 interposed therebetween. That is, the gate electrode 20, the gate insulating film 23 and the p-type InzGa1 -zN layer 19 form an MIS structure. Since the portion of the gate electrode 20 has the MIS structure as described above, a gate voltage of, for example, +3 V or higher is applied to the gate electrode 20 when the normally-off polarization superjunction GaN-based FET is turned on from the off state.
  • the gate insulating film 23 is made of an inorganic oxide, an inorganic nitride, an inorganic oxynitride, or the like. Specifically, it is made of Al2O3 , SiO2 , AlN, SiNx , SiON, or the like. It is not limited.
  • the thickness of the gate insulating film 23 is selected as necessary, and is, for example, 3 nm or more and 100 nm or less, typically 3 nm or more and 30 nm or less. Except for the above, this normally-off polarization super-junction GaN-based FET is the same as the normally-off polarization super-junction GaN-based FET according to the first embodiment.
  • FIG. 20A shows an enlarged energy band diagram of the portion immediately below the gate electrode 20 of this normally-off polarization superjunction GaN-based FET.
  • SiN x is assumed as the gate insulating film 23 as an example.
  • ⁇ E c is the E c of the undoped GaN layer 11 and the E c of the Al x Ga 1-x N layer 12 at the hetero interface between the undoped GaN layer 11 and the Al x Ga 1-x N layer 12. difference (conduction band discontinuity value).
  • FIG. 20B shows an energy band diagram of a portion immediately below the gate electrode 20 of the normally-off polarization superjunction GaN-based FET according to the first embodiment in which the gate electrode 20 is provided directly on the z Ga 1-z N layer 19. .
  • a gate electrode 20 provided directly on the p-type In z Ga 1 -z N layer 19 is in Schottky contact with the p-type In z Ga 1-z N layer 19 .
  • FIGS. 20A and 20B reveals that both energy band diagrams are substantially identical.
  • FIG. 21A shows an energy band diagram when a positive gate voltage V g is applied to the gate electrode 20 in the normally-off polarization superjunction GaN-based FET shown in FIG. 20A
  • FIG. FIG. 21B shows an energy band diagram when the same positive gate voltage V g is applied to the gate electrode 20 in the Marie-off polarization superjunction GaN-based FET.
  • the difference between the normally-off polarization super-junction GaN-based FET shown in FIG. 20A and the normally-off polarization super-junction GaN-based FET shown in FIG. 23 band is tilted as shown in FIG.
  • a positive gate voltage V g is applied that is larger than that of the normally-off polarization superjunction GaN-based FET according to the first embodiment shown in FIG. 20B.
  • V g negative gate voltage
  • the gate insulating film 23 is formed on the entire surface.
  • the gate insulating film 23 is removed by etching except for the portion on the p-type In z Ga 1-z N layer 19 .
  • the gate electrode 16 is formed on the p-type InyGa1 -yN layer 15 on the p-type GaN layer 14, and the p-type InzGa1 - z on the AlxGa1 -xN layer 12 is formed.
  • a gate electrode 20 is formed on the gate insulating film 23 formed on the N layer 19 .
  • the intended normally-off polarization superjunction GaN-based FET shown in FIG. 19 is manufactured.
  • the growth temperature of the undoped GaN layer 11, the AlxGa1 -xN layer 12, the undoped GaN layer 13 and the p-type GaN layer 14 is 1100C.
  • N 2 gas and H 2 gas are used as carrier gas during growth.
  • Cp 2 Mg is used as a p-type dopant for growing the p-type GaN layer 14 .
  • the surface of the p-type GaN layer 14 in the element isolation region is masked, and etching for element isolation is performed by ICP-RIE using a Cl-based gas until the upper portion of the undoped GaN layer 11 is etched.
  • the p-type GaN layer 14, the undoped GaN layer 13 and the Al x Ga 1-x N layer 12 are formed by masking the surface of the p-type GaN layer 14 in the portions corresponding to the gate electrode contact region and the polarization superjunction region.
  • the x Ga 1-x N layer 12 is sequentially etched until the remaining thickness is 15 nm.
  • the surface of the region other than the polarization superjunction region is masked and etched to thin the p-type GaN layer 14 in the polarization superjunction region.
  • the growth temperature of the p-type InyGa1 -yN layer 15 is set to 950.degree. 100% N 2 is used as a carrier gas during growth.
  • the p-type In y Ga 1-y N layer 15 is subjected to ICP- Etching is performed by RIE to leave the p-type In y Ga 1-y N layer 15 only in the portions where the gate electrodes 16 and 20 are to be formed.
  • the surface of the region excluding the portions where the source electrode 17 and the drain electrode 18 are to be formed is masked with a SiO 2 film, and Ti/Al/Ni/Au is laminated on the source electrode forming portion and the drain electrode forming portion by a vacuum vapor deposition method.
  • ohmic alloy treatment is performed in N 2 at 800° C. for 60 seconds.
  • this SiNx film is applied to the portion on the p-type InyGa1 -yN layer 15 remaining in the portion where the gate electrode 20 is to be formed. remove by etching.
  • the surface of the region excluding the portions where the gate electrode 16 and the gate electrode 20 are to be formed is masked with a SiO 2 film, and the p-type In y Ga 1-y N layer 15 and Al x Ga on the p-type GaN layer 14 are formed.
  • a normally-off polarization superjunction GaN-based FET is fabricated as described above.
  • the gate electrode 16 on the p-type InyGa1 -yN layer 15 and the p-type InzGa1 -zN layer 19 on the AlxGa1 -xN layer 12 and a gate electrode 20 provided through a gate insulating film 23, and regarding the concentrations of 2DEG 22 and 2DHG 21, n 0 ⁇ n 1 ⁇ n 2 ⁇ n 3 and p 1 >p 2 are established.
  • the 2DEG 22 is substantially formed in the portion immediately below the gate electrode 20 during non-operation (during thermal equilibrium) without using a complicated circuit such as a cascode circuit using low-voltage normally-off SiMOS transistors or a modified cascode circuit.
  • a normally-off polarization superjunction GaN-based FET which does not exist in nature, can be easily realized.
  • the MIS structure is formed by the gate electrode 20, the gate insulating film 23 and the p-type InzGa1 -zN layer 19.
  • this normally-off type polarization superjunction GaN-based FET can be used as a transistor having various characteristics by selecting the connection method of each terminal, or can be used as a diode.
  • the p-type GaN layer 14 does not exist in the polarization superjunction region. This is different from the normally-off polarization superjunction GaN-based FET according to the third embodiment. Others are the same as those of the normally-off polarization superjunction GaN-based FET according to the third embodiment.
  • the portion of the Al x Ga 1-x N layer 12 where the source electrode 17 and the drain electrode 18 are provided is is the same or almost the same as the thickness of the Al x Ga 1-x N layer 12 in the portion where the undoped GaN layer 13 is provided. It is different from the superjunction GaN system FET. Others are the same as those of the normally-off polarization superjunction GaN-based FET according to the third embodiment.
  • the method of manufacturing the normally-off polarization super-junction GaN-based FET according to the third embodiment is the same as the method of manufacturing the normally-off polarization super-junction GaN-based FET, except that it is left only on the portion of the Al x Ga 1-x N layer 12 forming 18 .
  • This patterning can be performed, for example, by etching such as the RIE method.
  • the thickness of this Al x Ga 1-x N layer varies from the thickness of the Al x Ga 1-x N layer 12 below the undoped GaN layer 13 to the Al x It is the same or almost the same as the value minus the thickness of the Ga 1-x N layer 12 . By doing so, the source electrode 17 and the drain electrode 18 can be formed on the Al x Ga 1-x N layer 12 having the same thickness as the portion under the undoped GaN layer 13 .

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Abstract

このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴは、順次積層されたアンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、島状のアンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ型Ｉｎy Ｇａ1-y Ｎ層１５を有し、最上層にゲート電極１６、Ａｌx Ｇａ1-x Ｎ層１２上にソース電極１７およびドレイン電極１８、Ａｌx Ｇａ1-x Ｎ層１２上に、アンドープＧａＮ層１３の一端部に近接したｐ型Ｉｎz Ｇａ1-z Ｎ層１９およびゲート電極２０を有する。ゲート電極２０はゲート絶縁膜を介してｐ型Ｉｎz Ｇａ1-z Ｎ層１９上に設けられてもよい。非動作時にアンドープＧａＮ層１１／Ａｌx Ｇａ1-x Ｎ層１２ヘテロ界面に形成される２ＤＥＧ２２の、ゲート電極２０の直下の部分の濃度をｎ0 、ゲート電極１６の直下の部分の濃度をｎ1 、分極超接合領域の濃度をｎ2 、分極超接合領域とドレイン電極１８との間の部分の濃度をｎ3 としたとき、ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 である。

Description

ノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタおよび電気機器
　この発明は、ノーマリーオフ型分極超接合ＧａＮ（窒化ガリウム）系電界効果トランジスタおよびこのノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタを用いた電気機器に関する。
　従来、パワートランジスタとして分極超接合（Polarization Super Junction;ＰＳＪ）ＧａＮ系電界効果トランジスタ（ＦＥＴ）が知られている（特許文献１、２参照）。この分極超接合ＧａＮ系電界効果トランジスタは、アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層およびアンドープＧａＮ層が順次積層された構造を含む分極超接合領域を有する。この分極超接合ＧａＮ系電界効果トランジスタは、シリコン（Ｓｉ）系のパワートランジスタでは実現が難しい、高耐圧、高出力、高効率、高速動作が可能である。
　なお、ＡｌＧａＮ／ＧａＮ　ＨＥＭＴ（High Electron Mobility Transistor)においては、ＡｌＧａＮ層上にアンドープＩｎＧａＮ層あるいはｐ型ＩｎＧａＮ層を設け、その上にゲート電極を設けた構造とすることでノーマリーオフ型とすることが知られている（非特許文献１、２参照）。また、ダブルゲート分極超接合ＧａＮ系電界効果トランジスタにより構成されたダイオードが知られている（特許文献３参照）。
特許第５８２８４３５号公報 特許第５６６９１１９号公報 特許第６６７９０３６号公報
Mizutani et al.,"AlGaN/GaN HEMTs with thin InGaN cap layerfor normally-off operation"，IEEE Electron Device Letters, Vol.28, No.7,p.549,July(2007) 李旭、他、"ｐ－ＩｎＧａＮ　ｃａｐ層を用いたノーマリーオフ型ＡｌＧａＮ／ＧａＮ　ＨＥＭＴｓ"，信学技報（ＩＥＩＣＥ　technical report），２００８
　特許文献１、２に記載の分極超接合ＧａＮ系電界効果トランジスタは、主として、非動作時（熱平衡状態）にゲート電極直下の部分も含めて、下層のアンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層に２次元電子ガス（２ＤＥＧ）が存在しているため、ゲート電圧Ｖg ＝０Ｖやオープン状態のときに、ソース電極とドレイン電極との間に電圧を印加したとき、ソース電極とドレイン電極との間に電流が流れる、所謂ノーマリーオン型のトランジスタであった。
　一方、トランジスタには、制御信号（ゲート信号）喪失のときにトランジスタがオフ状態である、所謂フェールセーフ動作が求められることも多い。特許文献１、２に記載のノーマリーオン型の分極超接合ＧａＮ系電界効果トランジスタでは、低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタを用いてカスコード回路あるいは変形カスコード回路を組むことでノーマリーオフ型化することが可能とされているが、この場合、回路が複雑化する点で不利となる。
　そこで、この発明が解決しようとする課題は、複雑な回路を用いることなくノーマリーオフ型トランジスタを容易に実現することができるノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタおよびこのノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタを用いた高性能の電気機器を提供することである。
　上記課題を解決するために、この発明は、
　第１アンドープＧａＮ層と、
　上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
　上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
　上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
　上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０＜ｙ＜１）と、
　上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
　上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
　上記ｐ型Ｉｎy Ｇａ1-y Ｎ層と電気的に接続された第１ゲート電極と、
　上記Ａｌx Ｇａ1-x Ｎ層上の、上記第２アンドープＧａＮ層の上記ソース電極側の端部に近接したｐ型Ｉｎz Ｇａ1-z Ｎ層（０＜ｚ＜１）およびその上の第２ゲート電極と、
を有し、
　上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
　上記ｐ型Ｉｎy Ｇａ1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在し、
　非動作時において、上記第１アンドープＧａＮ層と上記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における上記第１のアンドープＧａＮ層に形成される２次元電子ガスの、上記第２ゲート電極の直下の部分における濃度をｎ0 、上記第１ゲート電極の直下の部分における濃度をｎ1 、分極超接合領域における濃度をｎ2 、上記分極超接合領域と上記ドレイン電極との間の部分における濃度をｎ3 としたとき、
　　　ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 
であるノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである。
　このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタにおいて、分極超接合領域は、ｐ型ＧａＮ層が第２アンドープＧａＮ層の全面に存在する場合は、ゲート電極コンタクト領域の部分を除いた部分の第１アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層、第２アンドープＧａＮ層およびｐ型ＧａＮ層からなり、ｐ型ＧａＮ層が第２アンドープＧａＮ層のソース電極側の片側部分にのみ存在する場合は、ｐ型ＧａＮ層が存在しない部分の第１アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層および第２アンドープＧａＮ層からなる。分極超接合領域が前者のように第１アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層、第２アンドープＧａＮ層およびｐ型ＧａＮ層からなる場合、第１アンドープＧａＮ層の厚さ、Ａｌx Ｇａ1-x Ｎ層の厚さおよびＡｌ組成ｘ、第２アンドープＧａＮ層の厚さ、ｐ型ＧａＮ層の厚さおよび不純物濃度は、典型的には、特許文献２に準拠して選択される。また、分極超接合領域が後者のように第１アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層および第２アンドープＧａＮ層からなる場合、第１アンドープＧａＮ層の厚さ、Ａｌx Ｇａ1-x Ｎ層の厚さおよびＡｌ組成ｘ、第２アンドープＧａＮ層の厚さは、典型的には、特許文献１に準拠して選択される。
　このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタにおいては、典型的には、非動作時において、第２アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第２のアンドープＧａＮ層に形成される２次元正孔ガスの、第１ゲート電極の直下の部分における濃度をｐ1 、分極超接合領域における濃度をｐ2 としたとき、
　　　ｐ1 ＞ｐ2 
である。
　Ａｌx Ｇａ1-x Ｎ層は、典型的にはアンドープであるが、ドナー（ｎ型不純物）またはアクセプタ（ｐ型不純物）がドープされたｎ型またはｐ型のＡｌx Ｇａ1-x Ｎ層、例えばＳｉがドープされたｎ型Ａｌx Ｇａ1-x Ｎ層であってもよい。Ａｌx Ｇａ1-x Ｎ層は典型的にはアンドープである。必要に応じて、第１アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間、および／または、第２アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間に、典型的にはアンドープのＡｌu Ｇａ1-u Ｎ層（０＜ｕ≦１、ｕ＞ｘ）、例えばＡｌＮ層が設けられる。第２アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、第２アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第２アンドープＧａＮ層に形成される２次元正孔ガスのＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、正孔の移動度を格段に増加させることができる。また、第１アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、第１アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第１アンドープＧａＮ層に形成される２次元電子ガスのＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、電子の移動度を格段に増加させることができる。このＡｌu Ｇａ1-u Ｎ層は一般的には十分に薄くてよく、例えば０．５～２ｎｍ程度で足りる。
　典型的には、第２ゲート電極のゲート電圧が０［Ｖ］、ドレイン電圧が１．０［Ｖ］のときのドレイン電流が、第２ゲート電極のゲート電圧が５［Ｖ］のときのドレイン電流（定格電流）の１／１００以下である。
　このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタにおいて、第２ゲート電極は、ｐ型Ｉｎz Ｇａ1-z Ｎ層上にゲート絶縁膜を介して設けられることもある。この場合、第２ゲート電極、ゲート絶縁膜およびｐ型Ｉｎz Ｇａ1-z Ｎ層によりＭＩＳ（Metal Insulator Semiconductor)構造が形成される。
　このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタの各端子は用途に応じて接続することができる。例えば、第１ゲート電極と第２ゲート電極とを互いに電気的に接続することにより、一体のゲート電極として動作させることができる。また、第１ゲート電極とソース電極とを互いに電気的に接続することにより、第１ゲート電極をフィールドプレートとして作用させることができる。また、第１ゲート電極をソース電極の電位に対して正の電位に固定してもよい。また、第１ゲート電極、第２ゲート電極およびソース電極を互いに電気的に接続することにより、ダイオードの動作をさせることができる。
　ｐ型Ｉｎy Ｇａ1-y Ｎ層およびｐ型Ｉｎz Ｇａ1-z Ｎ層は、基本的にはどのような方法によって形成してもよいが、スパッタリング法によれば簡便に形成することができる。
　また、この発明は、
　少なくとも一つのトランジスタを有し、
　上記トランジスタは、
　第１アンドープＧａＮ層と、
　上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
　上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
　上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
　上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０＜ｙ＜１）と、
　上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
　上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
　上記ｐ型Ｉｎy Ｇａ1-y Ｎ層と電気的に接続された第１ゲート電極と、
　上記Ａｌx Ｇａ1-x Ｎ層上の、上記第２アンドープＧａＮ層の上記ソース電極側の端部に近接したｐ型Ｉｎz Ｇａ1-z Ｎ層（０＜ｚ＜１）およびその上の第２ゲート電極と、
を有し、
　上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
　上記ｐ型Ｉｎy Ｇａ1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在し、
　非動作時において、上記第１アンドープＧａＮ層と上記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における上記第１のアンドープＧａＮ層に形成される２次元電子ガスの、上記第２ゲート電極の直下の部分における濃度をｎ0 、上記第１ゲート電極の直下の部分における濃度をｎ1 、分極超接合領域における濃度をｎ2 、上記分極超接合領域と上記ドレイン電極との間の部分における濃度をｎ3 としたとき、
　　　ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 
であるノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである電気機器である。
　ここで、電気機器は、およそ電気を用いるもの全てを含み、用途、機能、大きさなどを問わないが、例えば、電子機器、移動体、動力装置、建設機械、工作機械などである。電子機器は、ロボット、コンピュータ、ゲーム機器、車載機器、家庭電気製品（エアコンディショナーなど）、工業製品、携帯電話、モバイル機器、ＩＴ機器（サーバーなど）、太陽光発電システムで使用するパワーコンディショナー、送電システムなどである。移動体は、鉄道車両、自動車（電動車両など）、二輪車、航空機、ロケット、宇宙船などである。
　この電気機器の発明においては、上記以外のことについては、その性質に反しない限り、上記のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタの発明に関連して説明したことが成立する。
　この発明によれば、非動作時（熱平衡時）において第２ゲート電極の直下の部分に２次元電子ガスが実質的に存在しないことにより、複雑な回路を用いることなくノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタを容易に実現することができ、このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタを用いて高性能の電子機器を実現することができる。
この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを示す断面図である。 この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの各領域のエネルギーバンド図を示す略線図である。 この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの動作メカニズムを説明するための断面図である。 この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのドレイン－ソース間に逆バイアスを印加し、ゲート－ソース間に０Ｖを印加した時の電界分布を示す略線図である。 この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのドレイン－ソース間に逆バイアスを印加し、ゲート－ソース間に０Ｖを印加した時の電位分布を示す略線図である。 この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法を説明するための断面図である。 この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法を説明するための断面図である。 この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法を説明するための断面図である。 この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法を説明するための断面図である。 実施例によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの静特性を測定するために用いた測定回路を示す回路図である。 実施例によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのドレイン電流－ドレイン電圧特性を示す略線図である。 実施例によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのドレイン電流－ゲート電圧特性を示す略線図である。 図１２に示すドレイン電流－ゲート電圧特性のドレイン電流を対数表示した略線図である。 実施例によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのオフ状態の耐圧特性を示す略線図である。 実施例によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの特定領域の２次元電子ガス濃度および２次元正孔ガス濃度を測定するために作製したホール素子を示す断面図である。 実施例によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの特定領域の２次元電子ガス濃度および２次元正孔ガス濃度を測定するために作製したホール素子を示す断面図である。 実施例によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの特定領域の２次元電子ガス濃度および２次元正孔ガス濃度を測定するために作製したホール素子を示す断面図である。 実施例によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの特定領域の２次元電子ガス濃度および２次元正孔ガス濃度を測定するために作製したホール素子を示す断面図である。 図１５Ａおよび図１５Ｄに示すホール素子の電極配置を示す平面図である。 図１５Ｂおよび図１５Ｃに示すホール素子の電極配置を示す平面図である。 この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの端子の接続方法の第１の例を示す回路図である。 この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの端子の接続方法の第２の例を示す回路図である。 この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの端子の接続方法の第３の例を示す回路図である。 この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの端子の接続方法の第４の例を示す回路図である。 この発明の第２の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを示す断面図である。 この発明の第３の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを示す断面図である。 この発明の第３の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのゲート電極２０の直下の領域のエネルギーバンド図を示す略線図である。 この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのゲート電極２０の直下の領域のエネルギーバンド図を示す略線図である。 この発明の第３の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのゲート電圧印加時のゲート電極２０の直下の領域のエネルギーバンド図を示す略線図である。 この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのゲート電圧印加時のゲート電極２０の直下の領域のエネルギーバンド図を示す略線図である。 この発明の第４の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを示す断面図である。 この発明の第５の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを示す断面図である。
　以下、発明を実施するための形態（以下、実施の形態という。）について説明する。
〈第１の実施の形態〉
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴ］
　図１に示すように、第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、基板１０上に、バッファ層（図示せず）を介して、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２およびアンドープＧａＮ層１３が順次積層されている。基板１０は、好適には、ＧａＮ系半導体がＣ面成長する基板、例えば、Ｃ面サファイア基板、Ｓｉ基板、ＳｉＣ基板などである。バッファ層は、例えば、多結晶あるいは非晶質のＧａＮやＡｌＮやＡｌＧａＮ、さらにはＡｌＧａＮ／ＧａＮ超格子などからなる。Ａｌx Ｇａ1-x Ｎ層１２は典型的にはアンドープであるが、ドナー（ｎ型不純物）またはアクセプタ（ｐ型不純物）がドープされたｎ型またはｐ型のＡｌx Ｇａ1-x Ｎ層であってもよい。アンドープＧａＮ層１３は島状の形状を有し、その周囲にはＡｌx Ｇａ1-x Ｎ層１２が露出している。図１においては、Ａｌx Ｇａ1-x Ｎ層１２の上部もアンドープＧａＮ層１３と同じ島状の形状を有し、その他の部分のＡｌx Ｇａ1-x Ｎ層１２の厚さが島状の部分のＡｌx Ｇａ1-x Ｎ層１２の厚さより小さい場合が示されているが、Ａｌx Ｇａ1-x Ｎ層１２の上部が島状の形状を有しておらず、Ａｌx Ｇａ1-x Ｎ層１２の厚さが均一であってもよい。アンドープＧａＮ層１３上には全面にｐ型ＧａＮ層１４が積層されている。ｐ型ＧａＮ層１４のうちの後述のドレイン電極１８側の片側部分の厚さは後述のソース電極１７側の片側部分の厚さに比べて小さくなっている。ｐ型ＧａＮ層１４のこの厚さが小さい部分は分極超接合領域（ＰＳＪ領域）に対応する。厚さが大きい部分のｐ型ＧａＮ層１４上にはｐ型Ｉｎy Ｇａ1-y Ｎ層１５が積層されている。ｐ型Ｉｎy Ｇａ1-y Ｎ層１５は厚さが大きい部分のｐ型ＧａＮ層１４の全面に積層されていてもよいが、ここでは、厚さが大きい部分のｐ型ＧａＮ層１４のドレイン電極１８側の一部を除いた部分にのみ形成されている場合が図示されている。ｐ型ＧａＮ層１４にはｐ型不純物としてマグネシウム（Ｍｇ）がドープされ、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５には同じくＭｇがドープされている。ｐ型Ｉｎy Ｇａ1-y Ｎ層１５のＩｎ組成ｙは０＜ｙ＜１である。より詳細には、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５のＩｎ組成ｙおよび厚さｔは必要に応じて選ばれるが、Ｉｎ組成ｙは典型的には０．２０以下に選ばれる。Ｉｎ組成ｙおよび厚さｔは典型的には概ねｙ×ｔ≦０．２０×５［ｎｍ］を満たすように選ばれる。例えば、ｙ＝０．１０の場合には概ねｔ＝１０ｎｍあるいはそれ以下に選ばれる。
　ｐ型Ｉｎy Ｇａ1-y Ｎ層１５上にゲート電極１６が設けられている。ゲート電極１６はｐ型Ｉｎy Ｇａ1-y Ｎ層１５にオーミックコンタクトさせるため、仕事関数が大きい金属、例えば典型的にはニッケル（Ｎｉ）により形成される。ゲート電極１６は、Ｎｉ膜上に他の金属膜を積層した積層膜からなるものであってもよい。また、Ａｌx Ｇａ1-x Ｎ層１２上に、アンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ型Ｉｎy Ｇａ1-y Ｎ層１５からなる島状の積層構造に関してｐ型Ｉｎy Ｇａ1-y Ｎ層１５側の部分にソース電極１７が、反対側の部分にドレイン電極１８がそれぞれ設けられている。ソース電極１７およびドレイン電極１８は、後述のとおり、アンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に形成される２ＤＥＧにオーミックコンタクトすることができるように、仕事関数が小さい金属、典型的には例えばチタン（Ｔｉ）により構成される。ソース電極１７およびドレイン電極１８は、Ｔｉ膜の上にアルミニウム（Ａｌ）膜、ニッケル（Ｎｉ）膜、金（Ａｕ）膜などを積層した積層膜からなるものであってもよい。Ａｌx Ｇａ1-x Ｎ層１２上にはさらに、島状のＡｌx Ｇａ1-x Ｎ層１２の上部およびアンドープＧａＮ層１３のソース電極１７側の端部に近接してｐ型Ｉｎz Ｇａ1-z Ｎ層１９およびその上のゲート電極２０が設けられている。ｐ型Ｉｎz Ｇａ1-z Ｎ層１９のＩｎ組成ｚはｐ型Ｉｎy Ｇａ1-y Ｎ層１５のＩｎ組成ｙと同一でも異なっていてもよい。ｐ型Ｉｎz Ｇａ1-z Ｎ層１９のＩｎ組成ｚは０＜ｚ＜１である。より詳細には、ｐ型Ｉｎz Ｇａ1-z Ｎ層１９のＩｎ組成ｚおよび厚さｔは必要に応じて選ばれるが、Ｉｎ組成ｚは典型的には０．２０以下に選ばれる。Ｉｎ組成ｚおよび厚さｔは典型的には概ねｚ×ｔ≦０．２０×５［ｎｍ］を満たすように選ばれる。例えば、ｚ＝０．１０の場合には概ねｔ＝１０ｎｍあるいはそれ以下に選ばれる。
　このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、ｐ型ＧａＮ層１４のうちの厚さが小さい部分、この部分の直下のアンドープＧａＮ層１３、Ａｌx Ｇａ1-x Ｎ層１２よびアンドープＧａＮ層１１が分極超接合領域（真性分極超接合領域）を構成する。ｐ型Ｉｎy Ｇａ1-y Ｎ層１５、厚さが大きい部分のｐ型ＧａＮ層１４およびこのｐ型ＧａＮ層１４の直下のアンドープＧａＮ層１３、Ａｌx Ｇａ1-x Ｎ層１２およびアンドープＧａＮ層１１はゲート電極コンタクト領域を構成する。
　このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、ピエゾ分極および自発分極により、アンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるＡｌx Ｇａ1-x Ｎ層１２に正の固定電荷が誘起され、また、Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるＡｌx Ｇａ1-x Ｎ層１２に負の固定電荷が誘起されている。このため、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、非動作時（熱平衡状態）に、Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１３に２ＤＨＧ２１が形成され、かつ、アンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に２ＤＥＧ２２が形成されている。
　このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、非動作時（熱平衡状態）において、ゲート電極２０の直下の部分における２ＤＥＧ２２の濃度ｎ0 、ゲート電極１６の直下の部分における２ＤＥＧ２２の濃度ｎ1 、分極超接合領域における２ＤＥＧ２２の濃度ｎ2 、分極超接合領域とドレイン電極１８との間の部分における２ＤＥＧ２２の濃度ｎ3 に対し、ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 が成立する。ゲート電極２０とソース電極１７との間の部分における２ＤＥＧ２２の濃度もｎ3 である。図１においては、ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 の大小関係を電子を示す○の大きさおよび密度で模式的に示している。この場合、ゲート電極２０の直下の部分における２ＤＥＧ２２の濃度ｎ0 は、２ＤＥＧ２２がほぼ空乏化していると言える程度に十分に低くなっている。このため、２ＤＥＧ２２からなる電子チャネルは、ゲート電極２０の直下の部分において途絶していると言える。典型的には、ｎ0 ＜（１／１０００）×ｎ3 である。一方、ゲート電極１６の直下の部分における２ＤＨＧ２１の濃度ｐ1 、分極超接合領域における２ＤＨＧ２１の濃度ｐ2 に対し、概ねｐ1 ＞ｐ2 が成立している。
　このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの各領域における基板１０に垂直な方向のエネルギーバンド図を図２に示す。図２の左から順に、ゲート電極２０の直下の部分のエネルギーバンド図、ゲート電極１６の直下の部分のエネルギーバンド図、分極超接合領域の部分のエネルギーバンド図および分極超接合領域とドレイン電極１８との間の部分のエネルギーバンド図が示されている。これらのエネルギーバンド図は各部の２ＤＥＧ２２および２ＤＨＧ２１の相対的な濃度を示すための定性的なものである。図２において、縦軸は電子エネルギー、Ｅc は伝導帯の下端のエネルギー、Ｅv は価電子帯の上端のエネルギー、Ｅf はフェルミエネルギーを示す。図２に示すように、分極超接合領域とドレイン電極１８との間の部分においては、アンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に濃度ｎ3 の２ＤＥＧ２２が形成されている。また、分極超接合領域においては、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４による分極効果により伝導帯が引き上げられ、結果としてアンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に形成される２ＤＥＧ２２の濃度ｎ2 は濃度ｎ3 より低くなる。分極超接合領域においては、同じ効果により価電子帯が引き上げられ、結果としてアンドープＧａＮ層１３とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分における価電子帯に濃度ｐ2 の２ＤＨＧ２１が形成される。ゲート電極１６の部分においては、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５により伝導帯がさらに引き上げられ、結果としてアンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に形成される２ＤＥＧ２２の濃度ｎ1 は濃度ｎ2 より低くなる。ゲート電極１６の部分においては、同じ効果により価電子帯がさらに引き上げられ、結果としてアンドープＧａＮ層１３とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分における価電子帯に濃度ｐ2 より大きい濃度ｐ1 の２ＤＨＧ２１が形成される。ゲート電極２０の部分においては、ｐ型Ｉｎz Ｇａ1-z Ｎ層１９による分極効果により、２ＤＥＧ２２の濃度ｎ0 は、この部分で２ＤＥＧ２２からなる電子チャネルが途絶されるように、少なくともｎ1 以下の極めて小さい濃度、実質的に０になっている。
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの動作メカニズム］
　図３に示すように、ソース電極１７、ゲート電極１６およびゲート電極２０を互いに結線し、これらのソース電極１７、ゲート電極１６およびゲート電極２０に対し、ドレイン電極１８に正電圧Ｖdgを印加する。この場合、ゲート電極１６とドレイン電極１８との間およびゲート電極２０とドレイン電極１８との間は逆バイアスとなって分極超接合領域の２ＤＨＧ２１の正孔はゲート電極１６から引き抜かれ、分極超接合領域の２ＤＥＧ２２の電子はドレイン電極１８から引き抜かれる。ゲート電極２０の直下の２ＤＥＧ２２の濃度ｎ0 は実質的に０であるので、ソース電極１７から２ＤＥＧ２２を介してドレイン電極１８に流れる電流はない。すなわち、ノーマリーオフとなっている。
　この状態のノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの電界分布および電位分布をそれぞれ図４および図５に示す。図４に示すように、分極超接合領域においては、電界はほぼ一様である。このため、図５に示すように、分極超接合領域においては、電位はなだらかにドレイン電極１８側に向かって下降する。図４に示すように、分極超接合領域のドレイン電極１８側の端部では、濃度ｎ2 の２ＤＥＧ２２と濃度ｎ3 の２ＤＥＧ２２との接続点でピーク電界が発生するが、そのピーク電界が受け持つ電圧に比較して分極超接合領域本体が受け持つ電圧の方が遙かに大きい。すなわち、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴが破壊に至る電圧は分極超接合領域本体が受け持つため、耐圧が非常に高くなる。従って、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴは、ノーマリーオフを維持しつつ、高耐圧性を得ることができる。
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法］
　まず、図６に示すように、基板１０上に、例えば、従来公知のＭＯＣＶＤ（有機金属化学気相成長）法により、Ｇａ原料としてＴＭＧ（トリメチルガリウム）、Ａｌ原料としてＴＭＡ（トリメチルアルミニウム）、窒素原料としてＮＨ3 （アンモニア）、キャリアガスとしてＮ2 ガスおよびＨ2 ガスを用いて、バッファ層（図示せず）、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４を順次エピタキシャル成長させる。アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４の成長温度は例えば１１００℃程度である。基板１０としては、サファイア基板（例えば、Ｃ面サファイア基板）、Ｓｉ基板、ＳｉＣ基板などを用いることができる。バッファ層は、ＧａＮ層、ＡｌＮ層、ＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子層などを用いることができる。バッファ層として例えばＧａＮ層を用いる場合には例えば５３０℃程度の低温で成長させる。ｐ型ＧａＮ層１４の成長の際のｐ型ドーパントとしてはビスシクロペンタジエニルマグネシウム（Ｃｐ2 Ｍｇ）を用い、ｐ型ＧａＮ層１４の成長の際のキャリアガスとしては水素（Ｈ2 ）および窒素（Ｎ2 ）を用いる。
　次に、ｐ型ＧａＮ層１４上に素子形成領域に対応する形状のレジストパターンなどのマスクを形成した後、このマスクを用いてｐ型ＧａＮ層１４、アンドープＧａＮ層１３、Ａｌx Ｇａ1-x Ｎ層１２およびアンドープＧａＮ層１１をアンドープＧａＮ層１１の厚さ方向の途中の深さまで順にエッチングして所定形状にパターニングすることにより素子分離を行う。この後、マスクを除去する。このパターニングは反応性イオンエッチング（ＲＩＥ）法などによるエッチングにより行うことができる。
　次に、ｐ型ＧａＮ層１４上に、図１に示すｐ型ＧａＮ層１４の平面形状に対応する形状のレジストパターンなどのマスクを形成した後、このマスクを用いてｐ型ＧａＮ層１４、アンドープＧａＮ層１３およびＡｌx Ｇａ1-x Ｎ層１２をＡｌx Ｇａ1-x Ｎ層１２の厚さ方向の途中の深さまで順にエッチングして所定形状にパターニングする。このパターニングはＲＩＥ法などによるエッチングにより行うことができる。この後、マスクを除去する。
　次に、分極超接合領域以外の領域の表面にレジストパターンなどのマスクを形成した後、このマスクを用いてｐ型ＧａＮ層１４を厚さ方向の途中の深さまでエッチングして薄化する。このエッチングはＲＩＥ法などにより行うことができる。この後、マスクを除去する。この状態を図７に示す。
　次に、図８に示すように、例えば、ＭＯＣＶＤ法やスパッタリング法などにより全面にｐ型Ｉｎy Ｇａ1-y Ｎ層１５を成長させる。
　次に、図９に示すように、例えば、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５をパターニングすることによりｐ型ＧａＮ層１４の厚い部分の上の部分および島状のアンドープＧａＮ層１３のソース電極１７側の端部に近接した部分を残す。このパターニングは、例えばＲＩＥ法やウェットエッチング法などによるエッチングにより行うことができる。島状のアンドープＧａＮ層１３のソース電極１７側の端部に近接した部分に残されたｐ型Ｉｎy Ｇａ1-y Ｎ層１５によりｐ型Ｉｎz Ｇａ1-z Ｎ層１９が形成される。すなわち、この場合、ｐ型Ｉｎz Ｇａ1-z Ｎ層１９はｐ型Ｉｎy Ｇａ1-y Ｎ層１５により形成され、ｚ＝ｙである。
　この後、Ａｌx Ｇａ1-x Ｎ層１２上にソース電極１７およびドレイン電極１８を形成した後、ｐ型ＧａＮ層１４上のｐ型Ｉｎy Ｇａ1-y Ｎ層１５上にゲート電極１６を形成するとともに、Ａｌx Ｇａ1-x Ｎ層１２上のｐ型Ｉｎz Ｇａ1-z Ｎ層１９上にゲート電極２０を形成する。
　以上により、図１に示す目的とするノーマリーオフ型分極超接合ＧａＮ系ＦＥＴが製造される。
（実施例）
　ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを作製し、様々な評価を行った。
　すなわち、まず、基板１０としてＣ面サファイア基板を用い、その上に、ＭＯＣＶＤ法により、厚さ３０ｎｍのＧａＮ低温バッファ層、厚さ３０００ｎｍのアンドープＧａＮ層１１、厚さ３０ｎｍでｘ＝０．２１のＡｌx Ｇａ1-x Ｎ層１２、厚さ５０ｎｍのアンドープＧａＮ層１３および厚さ４０ｎｍでＭｇ濃度［Ｍｇ］＝５×１０19ｃｍ-3のｐ型ＧａＮ層１４を順次エピタキシャル成長させた。アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４の成長温度は１１００℃とした。成長時のキャリアガスとしてはＮ2 ガスおよびＨ2 ガスを用いた。ｐ型ＧａＮ層１４の成長の際のｐ型ドーパントとしてはＣｐ2 Ｍｇを用いた。
　次に、素子分離領域におけるｐ型ＧａＮ層１４の表面をマスクし、素子分離を行うためのエッチングを、塩素（Ｃｌ）系ガスによるＩＣＰ（誘導結合プラズマ）－ＲＩＥによりアンドープＧａＮ層１１の上部がエッチングされるまで行った。
　次に、ゲート電極コンタクト領域および分極超接合領域に対応する部分のｐ型ＧａＮ層１４の表面をマスクしてｐ型ＧａＮ層１４、アンドープＧａＮ層１３およびＡｌx Ｇａ1-x Ｎ層１２をＡｌx Ｇａ1-x Ｎ層１２の残りの厚さが１５ｎｍとなるまで順次エッチングした。
　次に、分極超接合領域以外の領域の表面をマスクしてエッチングすることにより、分極超接合領域のｐ型ＧａＮ層１４を薄化した。
　次に、ＭＯＣＶＤ法により、厚さ５ｎｍでｘ＝０．１８、［Ｍｇ］＝１×１０20ｃｍ-3のｐ型Ｉｎy Ｇａ1-y Ｎ層１５をエピタキシャル成長させた。ｐ型Ｉｎy Ｇａ1-y Ｎ層１５の成長温度は９５０℃とした。成長時のキャリアガスとしては１００％Ｎ2 を用いた。
　次に、ゲート電極１６およびゲート電極２０を形成する部分のｐ型Ｉｎy Ｇａ1-y Ｎ層１５の表面をマスクしてｐ型Ｉｎy Ｇａ1-y Ｎ層１５をＣｌ系ガスによるＩＣＰ－ＲＩＥによりエッチングし、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５をゲート電極１６およびゲート電極２０を形成する部分にのみ残した。
　次に、ソース電極１７およびドレイン電極１８を形成する部位を除いた領域の表面をＳｉＯ2 膜でマスクし、ソース電極形成部およびドレイン電極形成部に真空蒸着法によりＴｉ／Ａｌ／Ｎｉ／Ａｕ積層膜を形成してソース電極１７およびドレイン電極１８を形成した後、Ｎ2 中、８００℃、６０秒間のオーミックアロイ処理を行った。
　次に、ゲート電極１６およびゲート電極２０を形成する部位を除いた領域の表面をＳｉＯ2 膜でマスクし、ｐ型ＧａＮ層１４上のｐ型Ｉｎy Ｇａ1-y Ｎ層１５およびＡｌx Ｇａ1-x Ｎ層１２上の、アンドープＧａＮ層１３のソース電極１７側の端部に近接したｐ型Ｉｎy Ｇａ1-y Ｎ層１５上に真空蒸着法によりＴｉ／Ｎｉ／Ａｕ積層膜を形成してそれぞれゲート電極１６およびゲート電極２０を形成した後、Ｎ2 中、５００℃、１００秒間の急速熱処理（Rapid Thermal Annealing;ＲＴＡ）を行い、オーミックアロイ処理を行った。この場合、ｐ型Ｉｎz Ｇａ1-z Ｎ層１９はｐ型Ｉｎy Ｇａ1-y Ｎ層１５により形成されている。
　以上のようにしてノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを作製した。このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのＰＳＪ長は１５μｍ、ゲート電極１６のゲート長は５μｍ、ゲート幅は１００ｍｍ、ゲート電極２０のゲート長は５μｍ、ゲート幅は１００ｍｍ、分極超接合領域のドレイン電極１８側の端部とドレイン電極１８との間の距離は３μｍ、ゲート電極２０の直下のＡｌx Ｇａ1-x Ｎ層１２の厚さは約１５ｎｍである。
　こうして作製したノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの電気特性を調べるために、図１０に示すように結線して測定回路を形成し、ゲート電極１６とゲート電極２０とを共通にした３端子素子として静特性を測定した。
（ドレイン電流（Ｉd ）－ドレイン電圧（Ｖd ）特性）
　ゲート電圧Ｖg をパラメータとしたＩd －Ｖd 特性の測定結果を図１１に示す。図１１に示すように、Ｖg ＝０ではＩd はほぼ０［Ａ］であった。
（ドレイン電流（Ｉd ）－ゲート電圧（Ｖg ）特性）
　Ｖd ＝１．０［Ｖ］と設定したときのＩd －Ｖg 特性の測定結果を図１２に示す。図１２に示すように、Ｉd はＶg ＝０［Ｖ］過ぎから立ち上がっている。図１３は図１２に示すＩd －Ｖg 特性に対し、Ｉd を対数表示（Ｌｏｇ）にして分解能を高めたものであり、Ｖg ＝０［Ｖ］過ぎからのＩd の立ち上がりがより明確に示されている。閾値電圧Ｖthの定義をドレイン電流Ｉd がＦＥＴの定格ドレイン電流（本ＦＥＴの場合、Ｖd ＝１［Ｖ］、Ｖg ＝５［Ｖ］で、Ｉd ～２．５［Ａ］）の１／１００程度（２．５×１０-2［Ａ］）のときのＶg と定義すると、Ｖthは約０．７［Ｖ］である。すなわち、ノーマリーオフが実現されていることが分かる。なお、Ｖthを、ドレイン電流Ｉd が最大定格ドレイン電流の１／１００であるときのＶg としたのは、ノーマリーオフ型ＦＥＴとしてゲート信号喪失時に回路系を実質的に保護できる範囲であるからである。
（オフ耐圧特性）
　Ｖg ＝－８［Ｖ］に設定してノーマリーオフ型分極超接合ＧａＮ系ＦＥＴをオフ状態としたとき、Ｖd に対してＩd を測定した結果を図１４に示す。図１４の縦軸は対数軸である。図１４に示すように、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴでは、Ｖd ～１．５［ｋＶ］においてＩd ～３０［μＡ］であり、非常に高い耐圧が得られていることが分かる。
　このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおける各領域の２ＤＥＧ２２の濃度および２ＤＨＧ２１の濃度を測定し、ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 およびｐ1 ＞ｐ2 が成立することを実証した結果について説明する。各領域の２ＤＥＧ２２の濃度および２ＤＨＧ２１の濃度を測定するためのホール（Hall）素子を作製した。具体的には、ｎ0 の測定のために、図１に示す２ＤＥＧ２２の濃度ｎ0 の部分と同じ層構造を有する図１５Ａに示すホール素子Ｈ1 を作製した。ｎ1 およびｐ1 の測定のために、図１に示す２ＤＥＧ２２の濃度ｎ1 および２ＤＨＧ２１の濃度ｐ1 の部分と同じ層構造を有する図１５Ｂに示すホール素子Ｈ2 を作製した。ｎ2 およびｐ2 の測定のために、図１に示す２ＤＥＧ２２の濃度ｎ2 および２ＤＨＧ２１の濃度ｐ2 の部分と同じ層構造を有する図１５Ｃに示すホール素子Ｈ3 を作製した。ｎ3 の測定のために、図１に示す２ＤＥＧ２２の濃度ｎ3 の部分と同じ層構造を有する図１５Ｄに示すホール素子Ｈ4 を作製した。図１６Ａはホール素子Ｈ1 、Ｈ4 の電極配置を示し、図１６Ｂはホール素子Ｈ2 、Ｈ3 の電極配置を示す。図１５Ａおよび図１５Ｄは図１６Ａの一点鎖線に沿っての断面図である。図１５Ｂおよび図１５Ｃは図１６Ｂの一点鎖線に沿っての断面図である。これらのホール素子Ｈ1 ～Ｈ4 の大きさは約４×４ｍｍ2 である。図１６Ａに示すように、ホール素子Ｈ1 、Ｈ4 においては、２ＤＥＧ２２の濃度を測定するためにＡｌx Ｇａ1-x Ｎ層１２上に四つの電極Ｅ1 ～Ｅ4 が設けられている。図１６Ｂに示すように、ホール素子Ｈ2 、Ｈ3 においては、２ＤＥＧ２２の濃度を測定するためにＡｌx Ｇａ1-x Ｎ層１２上に電極Ｅ1 ～Ｅ4 が設けられていることに加え、２ＤＨＧ２１の濃度を測定するためにｐ型Ｉｎy Ｇａ1-y Ｎ層１５上に四つの電極Ｅ11～Ｅ14が設けられている。これらのホール素子Ｈ1 ～Ｈ4 はノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの作製に用いたものと同じプロセスで作製した。
　ホール素子Ｈ1 による濃度ｎ0 、電子の移動度μe および抵抗Ｒの測定結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　ホール素子Ｈ2 による濃度ｎ1 、電子の移動度μe および抵抗Ｒの測定結果を表２に示す。
Figure JPOXMLDOC01-appb-T000002
　ホール素子Ｈ2 による濃度ｐ1 、正孔の移動度μp および抵抗Ｒの測定結果を表３に示す。
Figure JPOXMLDOC01-appb-T000003
　ホール素子Ｈ3 による濃度ｎ2 、電子の移動度μe および抵抗Ｒの測定結果を表４に示す。
Figure JPOXMLDOC01-appb-T000004
　ホール素子Ｈ3 による濃度ｐ2 、正孔の移動度μp および抵抗Ｒの測定結果を表５に示す。
Figure JPOXMLDOC01-appb-T000005
　ホール素子Ｈ4 による濃度ｎ3 、電子の移動度μe および抵抗Ｒの測定結果を表６に示す。
Figure JPOXMLDOC01-appb-T000006
　表１～６より、ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 およびｐ1 ＞ｐ2 が確かに成立していることが分かる。
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの使用形態］
　このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴは、ＡＮＤで動作する２ゲートトランジスタである。ゲート電極１６およびゲート電極２０の両者がオンの場合、ドレイン電流が流れる。ゲート電極１６およびゲート電極２０のいずれかがオフの場合はドレイン電流は流れない。ところが、ゲート電極１６がノーマリーオンであるので、ゲート電極２０によってノーマリーオフ型トランジスタとして動作させることができる。この場合、３種類の接続方法が考えられる。
　図１７Ａはゲート電極１６とゲート電極２０とを接続して３端子トランジスタとして動作させる場合である。ただし、図１７Ａにおいては、ゲート電極１６をＧ１、ゲート電極２０をＧ０、ソース電極１７をＳ、ドレイン電極１８をＤと示してある（以下同様）。
　図１７Ｂはゲート電極１６をソース電極１７と接続して、内部カスコード的な動作をさせる場合である。
　図１７Ｃは変形カスコードとして、ゲート電極１６にソース電極１７に対して正のバイアス電圧を印加するものである。
　図１７Ａ、図１７Ｂおよび図１７Ｃに示す接続方法は、ロジック的にはいずれも同じであるが、スイッチング時の過渡的な特性は異なっている可能性がある。従って、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴをどのような回路に応用するかによって使い分けることができる。
　図１７Ｄはソース電極１７と二つのゲート電極１６およびゲート電極２０とを接続したもので、ダイオードとして動作させることができる。
　以上のように、この第１の実施の形態によれば、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ型Ｉｎy Ｇａ1-y Ｎ層１５の積層構造に加えて、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５上のゲート電極１６とＡｌx Ｇａ1-x Ｎ層１２上のｐ型Ｉｎz Ｇａ1-z Ｎ層１９上のゲート電極２０とを有し、２ＤＥＧ２２の濃度および２ＤＨＧ２１の濃度に関し、ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 およびｐ1 ＞ｐ2 が成立していることにより、低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタを用いたカスコード回路あるいは変形カスコード回路のような複雑な回路を用いることなく、非動作時（熱平衡時）にゲート電極２０の直下の部分に２ＤＥＧ２２が実質的に存在しないノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを容易に実現することができる。また、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴは各端子の接続方法の選択により様々な特性を有するトランジスタとして用いることができ、あるいはダイオードとして用いることができる。
〈第２の実施の形態〉
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴ］
　図１８に示すように、第２の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、特許文献１と同様に、分極超接合領域にｐ型ＧａＮ層１４が存在しないことが第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴと異なる。その他のことは第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴと同様である。
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法］
　このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法は、分極超接合領域におけるアンドープＧａＮ層１３上に最終的にｐ型ＧａＮ層１４を形成しないことを除いて、第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法と同様である。
　この第２の実施の形態によれば、第１の実施の形態と同様な利点を得ることができる。
〈第３の実施の形態〉
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴ］
　図１９に示すように、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、ｐ型Ｉｎz Ｇａ1-z Ｎ層１９上にゲート絶縁膜２３を介してゲート電極２０が設けられている。すなわち、ゲート電極２０、ゲート絶縁膜２３およびｐ型Ｉｎz Ｇａ1-z Ｎ層１９によりＭＩＳ構造が形成されている。このようにゲート電極２０の部分がＭＩＳ構造となっているため、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴをオフの状態からオンにするときにゲート電極２０に例えば＋３Ｖ以上のゲート電圧を印加した場合に、たとえ２ＤＥＧ２２の一部の電子がＡｌx Ｇａ1-x Ｎ層１２を通ってｐ型Ｉｎz Ｇａ1-z Ｎ層１９に達したとしてもゲート絶縁膜２３により阻まれてゲート電極２０に到達せず、その結果、チャネルに流れるゲート電流の大幅な低減を図ることができる。ゲート絶縁膜２３は、無機酸化物、無機窒化物、無機酸窒化物などからなり、具体的には、例えば、Ａｌ2 Ｏ3 、ＳｉＯ2 、ＡｌＮ、ＳｉＮx 、ＳｉＯＮなどからなるが、これらに限定されるものではない。ゲート絶縁膜２３の厚さは必要に応じて選ばれるが、例えば３ｎｍ以上１００ｎｍ以下、典型的には３ｎｍ以上３０ｎｍ以下である。このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの上記以外のことは、第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴと同様である。
　図２０Ａに、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのゲート電極２０の直下の部分のエネルギーバンド図を拡大して示す。図２０Ａでは、一例としてゲート絶縁膜２３としてＳｉＮx を想定している。図２０Ａ中、ΔＥc は、アンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面におけるアンドープＧａＮ層１１のＥc とＡｌx Ｇａ1-x Ｎ層１２のＥc との差（伝導帯不連続値）を示す。このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴとの比較のために、ゲート電極２０をゲート絶縁膜２３を介してｐ型Ｉｎz Ｇａ1-z Ｎ層１９上に設けるのではなく、ｐ型Ｉｎz Ｇａ1-z Ｎ層１９上に直接ゲート電極２０を設ける第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのゲート電極２０の直下の部分のエネルギーバンド図を図２０Ｂに示す。ｐ型Ｉｎz Ｇａ1-z Ｎ層１９上に直接設けたゲート電極２０はｐ型Ｉｎz Ｇａ1-z Ｎ層１９とショットキー接触している。図２０Ａと図２０Ｂとを比較すると、両エネルギーバンド図は実質的に同一であることが分かる。図２０Ａに示すノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいてゲート電極２０に正のゲート電圧Ｖg を印加したときのエネルギーバンド図を図２１Ａに、図２０Ｂに示す第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいてゲート電極２０に同じく正のゲート電圧Ｖg を印加したときのエネルギーバンド図を図２１Ｂに示す。図２０Ａに示すノーマリーオフ型分極超接合ＧａＮ系ＦＥＴと図２０Ｂに示すノーマリーオフ型分極超接合ＧａＮ系ＦＥＴとの相違点は、前者においては正のゲート電圧Ｖg の印加時にゲート絶縁膜２３のバンドを図２１Ａに示すように傾斜させるため、その分、図２０Ｂに示す第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴに比べて大きな正のゲート電圧Ｖg を印加し、負のゲート電圧Ｖg の印加時も同様により大きな負のゲート電圧Ｖg を印加することだけである。
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの動作メカニズム］
　このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの動作メカニズムは、第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの動作メカニズムと基本的に同様である。
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法］
　まず、第１の実施の形態と同様にして、Ａｌx Ｇａ1-x Ｎ層１２上にソース電極１７およびドレイン電極１８を形成する工程まで実施した後、全面にゲート絶縁膜２３を形成する。次に、ｐ型Ｉｎz Ｇａ1-z Ｎ層１９上の部分を除いてこのゲート絶縁膜２３をエッチング除去する。次に、ｐ型ＧａＮ層１４上のｐ型Ｉｎy Ｇａ1-y Ｎ層１５上にゲート電極１６を形成するとともに、Ａｌx Ｇａ1-x Ｎ層１２上のｐ型Ｉｎz Ｇａ1-z Ｎ層１９上に形成されたゲート絶縁膜２３上にゲート電極２０を形成する。
　以上により、図１９に示す目的とするノーマリーオフ型分極超接合ＧａＮ系ＦＥＴが製造される。
（実施例）
　まず、基板１０としてＣ面サファイア基板を用い、その上に、ＭＯＣＶＤ法により、厚さ３０ｎｍのＧａＮ低温バッファ層、厚さ３０００ｎｍのアンドープＧａＮ層１１、厚さ３０ｎｍでｘ＝０．２１のＡｌx Ｇａ1-x Ｎ層１２、厚さ５０ｎｍのアンドープＧａＮ層１３および厚さ４０ｎｍでＭｇ濃度［Ｍｇ］＝５×１０19ｃｍ-3のｐ型ＧａＮ層１４を順次エピタキシャル成長させる。アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４の成長温度は１１００℃とする。成長時のキャリアガスとしてはＮ2 ガスおよびＨ2 ガスを用いる。ｐ型ＧａＮ層１４の成長の際のｐ型ドーパントとしてはＣｐ2 Ｍｇを用いる。
　次に、素子分離領域におけるｐ型ＧａＮ層１４の表面をマスクし、素子分離を行うためのエッチングを、Ｃｌ系ガスによるＩＣＰ－ＲＩＥによりアンドープＧａＮ層１１の上部がエッチングされるまで行う。
　次に、ゲート電極コンタクト領域および分極超接合領域に対応する部分のｐ型ＧａＮ層１４の表面をマスクしてｐ型ＧａＮ層１４、アンドープＧａＮ層１３およびＡｌx Ｇａ1-x Ｎ層１２をＡｌx Ｇａ1-x Ｎ層１２の残りの厚さが１５ｎｍとなるまで順次エッチングする。
　次に、分極超接合領域以外の領域の表面をマスクしてエッチングすることにより、分極超接合領域のｐ型ＧａＮ層１４を薄化する。
　次に、ＭＯＣＶＤ法により、厚さ５ｎｍでｘ＝０．１８、［Ｍｇ］＝１×１０20ｃｍ-3のｐ型Ｉｎy Ｇａ1-y Ｎ層１５をエピタキシャル成長させる。ｐ型Ｉｎy Ｇａ1-y Ｎ層１５の成長温度は９５０℃とする。成長時のキャリアガスとしては１００％Ｎ2 を用いる。
　次に、ゲート電極１６およびゲート電極２０を形成する部分のｐ型Ｉｎy Ｇａ1-y Ｎ層１５の表面をマスクしてｐ型Ｉｎy Ｇａ1-y Ｎ層１５をＣｌ系ガスによるＩＣＰ－ＲＩＥによりエッチングし、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５をゲート電極１６およびゲート電極２０を形成する部分にのみ残す。
　次に、ソース電極１７およびドレイン電極１８を形成する部位を除いた領域の表面をＳｉＯ2 膜でマスクし、ソース電極形成部およびドレイン電極形成部に真空蒸着法によりＴｉ／Ａｌ／Ｎｉ／Ａｕ積層膜を形成してソース電極１７およびドレイン電極１８を形成した後、Ｎ2 中、８００℃、６０秒間のオーミックアロイ処理を行う。
　次に、全面にゲート絶縁膜２３としてＳｉＮx 膜を形成した後、このＳｉＮx 膜を、ゲート電極２０を形成する部分に残されたｐ型Ｉｎy Ｇａ1-y Ｎ層１５上の部分を除いてエッチング除去する。次に、ゲート電極１６およびゲート電極２０を形成する部位を除いた領域の表面をＳｉＯ2 膜でマスクし、ｐ型ＧａＮ層１４上のｐ型Ｉｎy Ｇａ1-y Ｎ層１５およびＡｌx Ｇａ1-x Ｎ層１２上の、アンドープＧａＮ層１３のソース電極１７側の端部に近接したｐ型Ｉｎy Ｇａ1-y Ｎ層１５上のＳｉＮx 膜上に真空蒸着法によりＴｉ／Ｎｉ／Ａｕ積層膜を形成してそれぞれゲート電極１６およびゲート電極２０を形成した後、Ｎ2 中、５００℃、１００秒間のＲＴＡを行い、ゲート電極１６のオーミックアロイ処理を行う。この場合、ｐ型Ｉｎz Ｇａ1-z Ｎ層１９はｐ型Ｉｎy Ｇａ1-y Ｎ層１５により形成される。
　以上のようにしてノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを作製する。
　以上のように、この第３の実施の形態によれば、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ型Ｉｎy Ｇａ1-y Ｎ層１５の積層構造に加えて、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５上のゲート電極１６とＡｌx Ｇａ1-x Ｎ層１２上のｐ型Ｉｎz Ｇａ1-z Ｎ層１９上にゲート絶縁膜２３を介して設けられたゲート電極２０とを有し、２ＤＥＧ２２の濃度および２ＤＨＧ２１の濃度に関し、ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 およびｐ1 ＞ｐ2 が成立していることにより、低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタを用いたカスコード回路あるいは変形カスコード回路のような複雑な回路を用いることなく、非動作時（熱平衡時）にゲート電極２０の直下の部分に２ＤＥＧ２２が実質的に存在しないノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを容易に実現することができる。また、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、ゲート電極２０、ゲート絶縁膜２３およびｐ型Ｉｎz Ｇａ1-z Ｎ層１９によりＭＩＳ構造が形成されているため、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴをオフの状態からオンにするときにゲート電極２０に例えば＋３以上のゲート電圧を印加しても、チャネルに流れるゲート電流の大幅な低減を図ることができ、ひいては省エネルギー化を図ることができる。さらにまた、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴは各端子の接続方法の選択により様々な特性を有するトランジスタとして用いることができ、あるいはダイオードとして用いることができる。
〈第４の実施の形態〉
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴ］
　図２２に示すように、第４の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、特許文献１と同様に、分極超接合領域にｐ型ＧａＮ層１４が存在しないことが第３の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴと異なる。その他のことは第３の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴと同様である。
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法］
　このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法は、分極超接合領域におけるアンドープＧａＮ層１３上に最終的にｐ型ＧａＮ層１４を形成しないことを除いて、第３の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法と同様である。
　この第４の実施の形態によれば、第３の実施の形態と同様な利点を得ることができる。
〈第５の実施の形態〉
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴ］
　図２３に示すように、第５の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、ソース電極１７およびドレイン電極１８が設けられている部分のＡｌx Ｇａ1-x Ｎ層１２の厚さが、アンドープＧａＮ層１３が設けられている部分のＡｌx Ｇａ1-x Ｎ層１２の厚さと同一またはほぼ同一となっていることが第３の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴと異なる。その他のことは第３の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴと同様である。
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法］
　このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法は、ｐ型ＧａＮ層１４を厚さ方向の途中の深さまでエッチングして薄化した後、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５をエピタキシャル成長させる前に、ＭＯＣＶＤ法などにより所定の厚さのＡｌx Ｇａ1-x Ｎ層を全面にエピタキシャル成長させた後、このＡｌx Ｇａ1-x Ｎ層をパターニングすることによりソース電極１７およびドレイン電極１８を形成する部分のＡｌx Ｇａ1-x Ｎ層１２上にのみ残すことを除いて、第３の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法と同様である。このパターニングは、例えば、ＲＩＥ法などによるエッチングにより行うことができる。このＡｌx Ｇａ1-x Ｎ層の厚さは、アンドープＧａＮ層１３の下の部分のＡｌx Ｇａ1-x Ｎ層１２の厚さからソース電極１７およびドレイン電極１８を形成する部分のＡｌx Ｇａ1-x Ｎ層１２の厚さを引いた値と同一またはほぼ同一とする。こうすることで、ソース電極１７およびドレイン電極１８をアンドープＧａＮ層１３の下の部分と同じ厚さを有するＡｌx Ｇａ1-x Ｎ層１２上に形成することができる。
　この第５の実施の形態によれば、第３の実施の形態と同様な利点を得ることができる。
　以上、この発明の実施の形態および実施例について具体的に説明したが、この発明は、上述の実施の形態および実施例に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
　例えば、上述の実施の形態および実施例において挙げた数値、構造、形状、材料などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料などを用いてもよい。
　１０　基板
　１１　アンドープＧａＮ層
　１２　Ａｌx Ｇａ1-x Ｎ層
　１３　アンドープＧａＮ層
　１４　ｐ型ＧａＮ層
　１５　ｐ型Ｉｎy Ｇａ1-y Ｎ層
　１６　ゲート電極
　１７　ソース電極
　１８　ドレイン電極
　１９　ｐ型Ｉｎz Ｇａ1-z Ｎ層
　２０　ゲート電極
　２１　２ＤＨＧ
　２２　２ＤＥＧ
　２３　ゲート絶縁膜

Claims (10)

  1. 　第１アンドープＧａＮ層と、
    　上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
    　上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
    　上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
    　上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０＜ｙ＜１）と、
    　上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
    　上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
    　上記ｐ型Ｉｎy Ｇａ1-y Ｎ層と電気的に接続された第１ゲート電極と、
    　上記Ａｌx Ｇａ1-x Ｎ層上の、上記第２アンドープＧａＮ層の上記ソース電極側の端部に近接したｐ型Ｉｎz Ｇａ1-z Ｎ層（０＜ｚ＜１）およびその上の第２ゲート電極と、
    を有し、
    　上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
    　上記ｐ型Ｉｎy Ｇａ1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在し、
    　非動作時において、上記第１アンドープＧａＮ層と上記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における上記第１のアンドープＧａＮ層に形成される２次元電子ガスの、上記第２ゲート電極の直下の部分における濃度をｎ0 、上記第１ゲート電極の直下の部分における濃度をｎ1 、分極超接合領域における濃度をｎ2 、上記分極超接合領域と上記ドレイン電極との間の部分における濃度をｎ3 としたとき、
    　　　ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 
    であるノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
  2. 　非動作時において、上記第２アンドープＧａＮ層と上記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における上記第２のアンドープＧａＮ層に形成される２次元正孔ガスの、上記第１ゲート電極の直下の部分における濃度をｐ1 、上記分極超接合領域における濃度をｐ2 としたとき、
    　　　ｐ1 ＞ｐ2 
    である請求項１記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
  3. 　上記第２ゲート電極のゲート電圧が０［Ｖ］、ドレイン電圧が１．０［Ｖ］のときのドレイン電流が、上記第２ゲート電極のゲート電圧が５［Ｖ］のときのドレイン電流の１／１００以下である請求項１記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
  4. 　上記第１ゲート電極と上記第２ゲート電極とが互いに電気的に接続され、一体のゲート電極として動作する請求項１記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
  5. 　上記第１ゲート電極と上記ソース電極とが互いに電気的に接続され、上記第１ゲート電極がフィールドプレートとして作用する請求項１記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
  6. 　上記第１ゲート電極が上記ソース電極の電位に対して正の電位に固定されている請求項１記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
  7. 　上記第１ゲート電極、上記第２ゲート電極および上記ソース電極が互いに電気的に接続され、ダイオードの動作をする請求項１記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
  8. 　上記第２ゲート電極は上記ｐ型Ｉｎz Ｇａ1-z Ｎ層上にゲート絶縁膜を介して設けられている請求項１記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
  9. 　少なくとも一つのトランジスタを有し、
    　上記トランジスタは、
    　第１アンドープＧａＮ層と、
    　上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
    　上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
    　上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
    　上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０＜ｙ＜１）と、
    　上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
    　上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
    　上記ｐ型Ｉｎy Ｇａ1-y Ｎ層と電気的に接続された第１ゲート電極と、
    　上記Ａｌx Ｇａ1-x Ｎ層上の、上記第２アンドープＧａＮ層の上記ソース電極側の端部に近接したｐ型Ｉｎz Ｇａ1-z Ｎ層（０＜ｚ＜１）およびその上の第２ゲート電極と、
    を有し、
    　上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
    　上記ｐ型Ｉｎy Ｇａ1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在し、
    　非動作時において、上記第１アンドープＧａＮ層と上記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における上記第１のアンドープＧａＮ層に形成される２次元電子ガスの、上記第２ゲート電極の直下の部分における濃度をｎ0 、上記第１ゲート電極の直下の部分における濃度をｎ1 、分極超接合領域における濃度をｎ2 、上記分極超接合領域と上記ドレイン電極との間の部分における濃度をｎ3 としたとき、
    　　　ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 
    であるノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである電気機器。
  10. 　上記ノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタの上記第２ゲート電極は上記ｐ型Ｉｎz Ｇａ1-z Ｎ層上にゲート絶縁膜を介して設けられている請求項９記載の電気機器。
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