WO2022163196A1 - 半導体装置、半導体モジュールおよび電子機器 - Google Patents

半導体装置、半導体モジュールおよび電子機器 Download PDF

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克彦 竹内
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present disclosure relates to semiconductor devices, semiconductor modules, and electronic equipment.
  • High-output, high-frequency semiconductor devices include, for example, power amplifiers and RF switches (see Patent Document 1, for example).
  • a semiconductor device includes a semiconductor layer, a channel layer laminated on the semiconductor layer with a semiconductor material different from that of the semiconductor layer, and a buffer layer formed between the semiconductor layer and the channel layer. I have.
  • This semiconductor device further includes a barrier layer formed on the channel layer, a gate electrode formed on the barrier layer, and source and drain electrodes formed on the barrier layer at positions sandwiching the gate electrode. I have.
  • This semiconductor device further includes a low resistance material portion and a low thermal resistance material portion.
  • the low-resistance material portion is composed of a barrier layer, a channel layer, and a low-resistance material that is in contact with the source or drain electrode and has a resistance lower than that of the channel layer.
  • the low thermal resistance material portion is made of a low thermal resistance material that is in contact with the channel layer and the buffer layer and has a thermal resistance lower than that of the channel layer.
  • a semiconductor module according to an embodiment of the present disclosure includes the semiconductor device described above.
  • An electronic device includes the semiconductor device described above.
  • the low thermal resistance material portion is in contact with the channel layer and the buffer layer formed between the semiconductor layer and the channel layer. Thereby, heat generated in the channel layer can be discharged to the semiconductor layer side through the low thermal resistance material portion.
  • FIG. 1 is a diagram illustrating a cross-sectional configuration example of a semiconductor device according to an embodiment of the present disclosure
  • FIG. 2 is a diagram showing a planar configuration example of the semiconductor device of FIG. 1
  • FIG. 2 is a diagram showing an example of a manufacturing process of the semiconductor device of FIG. 1
  • FIG. 4 is a diagram illustrating an example of a manufacturing process following FIG. 3
  • FIG. 5 is a diagram illustrating an example of a manufacturing process following FIG. 4
  • FIG. 6 is a diagram illustrating an example of a manufacturing process following FIG. 5
  • FIG. 7 is a diagram illustrating an example of a manufacturing process following FIG. 6
  • FIG. FIG. 8 is a diagram illustrating an example of a manufacturing process following FIG. 7
  • FIG. 9 is a diagram illustrating an example of a manufacturing process following FIG. 8; 2 is a diagram showing an example of a current path and a heat dissipation path of the semiconductor device of FIG. 1; FIG. FIG. 5 is a diagram showing an example of a current path and a heat dissipation path of a semiconductor device according to a comparative example; 2 is a diagram showing a modified example of the cross-sectional configuration of the semiconductor device of FIG. 1; FIG. 13 is a diagram showing a planar configuration example of the semiconductor device of FIG. 12; FIG. 2 is a diagram showing an example of a high frequency module to which the semiconductor device of FIG. 1 is applied; FIG. 2 is a diagram illustrating an example of a wireless communication device to which the semiconductor device of FIG. 1 is applied; FIG.
  • GaN has features such as high breakdown voltage, high temperature operation, and high saturation drift.
  • a two-dimensional electron gas (2DEG) formed in a GaN-based heterojunction is characterized by high mobility and high sheet electron density. Due to these characteristics, a high electron mobility transistor (HEMT) using a GaN-based heterojunction is capable of high-speed, high-voltage operation with low resistance. Therefore, high electron mobility transistors using GaN-based heterojunctions are expected to be applied to high-output, high-frequency semiconductor devices.
  • An embodiment of a semiconductor device including a high electron mobility transistor using a GaN-based heterojunction will be described below.
  • FIG. 1 shows a cross-sectional configuration example of a semiconductor device 1 according to this embodiment.
  • the semiconductor device 1 includes a high electron mobility transistor using a heterojunction of Al 1-xy Ga x In y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1)/GaN.
  • FIG. 2 shows a planar configuration example of the semiconductor device 1 of FIG. In FIG. 2, the region in which the high electron mobility transistor is formed is shown as the active region ⁇ .
  • the periphery of the active region ⁇ is a non-active region whose resistance is increased by, for example, boron ion implantation.
  • a high electron mobility transistor is formed in a semiconductor lamination portion 20 laminated on a substrate 10 having a lattice constant different from that of GaN.
  • the semiconductor lamination portion 20 is an epitaxial crystal growth layer formed by performing epitaxial crystal growth on the substrate 10 .
  • the substrate 10 corresponds to a specific example of the "semiconductor layer" of the present disclosure.
  • the semiconductor lamination portion 20 has a buffer layer 21 that controls the lattice constant at a location in contact with the substrate 10 .
  • the buffer layer 21 corresponds to a specific example of the "buffer layer" of the present disclosure.
  • the semiconductor device 1 has a structure in which the high electron mobility transistor is formed on the substrate 10 with the buffer layer 21 interposed therebetween.
  • the semiconductor device 1 includes, for example, a substrate 10 and a semiconductor lamination portion 20 laminated on the substrate 10, as shown in FIG.
  • the semiconductor laminated portion 20 has, for example, a configuration in which a buffer layer 21, a back barrier layer 22, a channel layer 23, and a barrier layer 24 are laminated in this order from the substrate 10 side.
  • the back barrier layer 22 corresponds to one specific example of the "back barrier layer” of the present disclosure.
  • the channel layer 23 corresponds to a specific example of "channel layer” of the present disclosure.
  • the barrier layer 24 corresponds to one specific example of the "barrier layer" of the present disclosure.
  • the substrate 10 is made of, for example, Si, SiC, sapphire, or the like.
  • a compound semiconductor used for the substrate 10 corresponds to a specific example of the "first compound semiconductor" of the present disclosure.
  • the buffer layer 21 is made of a compound semiconductor such as AlN, AlGaN, or GaN, for example.
  • the buffer layer 21 does not necessarily have to be composed of a single layer, and may have a structure in which at least two types of layers selected from an AlN layer, an AlGaN layer, and a GaN layer are stacked.
  • the buffer layer 21 is composed of a ternary system (AlGaN)
  • the buffer layer 21 may have a configuration in which the composition is gradually changed in the thickness direction.
  • the back barrier layer 22 is formed between buffer layer 21 and channel layer 23 .
  • the back barrier layer 22 is made of a compound semiconductor material that has the effect of raising the energy band of the portion of the channel layer 23 on the back barrier layer 22 side.
  • a compound semiconductor material for example, a compound semiconductor material having a bandgap wider than that of the channel layer 23 (for example, Al 1-ab Ga InbN (0 ⁇ a ⁇ 1, 0 ⁇ b ⁇ 1) ).
  • the back barrier layer 22 may be made of an undoped compound semiconductor material.
  • the back barrier layer 22 does not necessarily have to be composed of a single layer, and may be composed of, for example, a plurality of Al 1-ab Ga InbN layers having different composition ratios.
  • the back barrier layer 22 is composed of a ternary system (AlInN) or a quaternary system (AlGaInN)
  • the composition of the back barrier layer 22 may be gradually changed in the thickness direction. good.
  • the back barrier layer 22 between the buffer layer 21 and the channel layer 23 By forming the back barrier layer 22 between the buffer layer 21 and the channel layer 23, improvement of characteristics such as suppression of the short channel effect can be expected.
  • the number of dislocations and traps increases, and further that the deterioration of heat dissipation leads to the deterioration of characteristics.
  • a structure for suppressing deterioration of heat dissipation is provided in the semiconductor lamination portion 20 . A configuration for suppressing deterioration of heat dissipation will be described in detail later.
  • the channel layer 23 is a layer forming the channel of the high electron mobility transistor described above.
  • the channel layer 23 is a region in which carriers are accumulated by polarization with the barrier layer 24 .
  • the channel layer 23 is made of a compound semiconductor material in which carriers are easily accumulated by polarization with the barrier layer 24 .
  • a compound semiconductor used for the channel layer 23 corresponds to a specific example of the "second compound semiconductor" of the present disclosure. Examples of such compound semiconductor materials include GaN.
  • the channel layer 23 may be made of an undoped compound semiconductor material. In this case, impurity scattering of carriers in the channel layer 23 is suppressed, and carrier movement with high mobility is realized.
  • the channel layer 23 is formed by hetero-junction of the channel layer 23 and the barrier layer 24 formed of different compound semiconductor materials, thereby forming a two-dimensional electron gas layer 23a serving as a channel at the interface of the channel layer 23 in contact with the barrier layer 24. do.
  • the barrier layer 24 is made of a compound semiconductor material in which carriers are accumulated in the channel layer 23 by polarization with the channel layer 23 .
  • Examples of such compound semiconductor materials include Al 1-cd Ga c In d N (0 ⁇ c ⁇ 1, 0 ⁇ d ⁇ 1).
  • the barrier layer 24 may be made of an undoped compound semiconductor material. In this case, impurity scattering of carriers in the channel layer 23 is suppressed, and carrier movement at high mobility is realized.
  • the barrier layer 24 does not necessarily have to be composed of a single layer, and may be composed of, for example, a plurality of Al 1-cd Ga c In d N layers having different composition ratios.
  • the barrier layer 24 may have a structure in which the composition is gradually changed in the thickness direction.
  • the semiconductor lamination portion 20 further has high-concentration impurity regions 25 and 26, for example.
  • the high-concentration impurity regions 25 and 26 correspond to a specific example of the "low resistance material portion" of the present disclosure.
  • the high-concentration impurity region 25 is a region for connecting the two-dimensional electron gas layer 23a in the channel layer 23 and the drain electrode 32, which will be described later, to each other with low resistance.
  • the high-concentration impurity region 25 is made of a low-resistance material having a resistance lower than that of the channel layer 23 and is in contact with the barrier layer 24 , the channel layer 23 and the drain electrode 32 .
  • the high-concentration impurity region 25 is preferably formed from the surface of the barrier layer 24 to a region deeper than the region where the two-dimensional electron gas layer 23a is formed in the channel layer 23.
  • the two-dimensional electron gas layer 23a and the drain electrode 32 may be connected to each other with low resistance even if the high-concentration impurity region 25 is not in direct contact with the two-dimensional electron gas layer 23a. Sometimes you can connect. In that case, the high-concentration impurity region 25 may not be in contact with the two-dimensional electron gas layer 23a.
  • the high-concentration impurity region 26 is a region for connecting the two-dimensional electron gas layer 23a in the channel layer 23 and the source electrode 33, which will be described later, to each other with low resistance.
  • the high-concentration impurity region 26 is made of a low-resistance material having a resistance lower than that of the channel layer 23 and is in contact with the barrier layer 24 , the channel layer 23 and the source electrode 33 .
  • the high-concentration impurity region 26 is preferably formed from the surface of the barrier layer 24 to a region deeper than the region where the two-dimensional electron gas layer 23a is formed in the channel layer 23.
  • the two-dimensional electron gas layer 23a and the source electrode 33 can be connected with each other with low resistance. Sometimes you can connect. In that case, the high-concentration impurity region 25 may not be in contact with the two-dimensional electron gas layer 23a.
  • the high-concentration impurity regions 25 and 26 are formed by performing selective regrowth to selectively bury the high-concentration impurity regions 25 and 26 in the recesses 20A and 20B formed by etching the semiconductor lamination portion 20. good too.
  • the high-concentration impurity regions 25 and 26 may be formed by ion-implanting the semiconductor lamination portion 20 .
  • the high-concentration impurity regions 25 and 26 are formed of n-type In 1-e Ga N (0 ⁇ e ⁇ 1), for example.
  • the dopant concentration is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more.
  • the high - concentration impurity regions 25 and 26 do not necessarily have to be composed of a single layer. good.
  • the high-concentration impurity regions 25 and 26 may have a structure in which the composition is gradually changed in the thickness direction. .
  • recessed portions 20A and 20B are formed in the semiconductor lamination portion 20 at positions sandwiching a gate electrode 34, which will be described later.
  • the recess 20A is surrounded by the high-concentration impurity region 25 in plan view.
  • the recess 20B is surrounded by the high-concentration impurity region 26 in plan view.
  • the recesses 20A and 20B are formed from the surface of the barrier layer 24 to a depth reaching the buffer layer 21 . That is, the buffer layer 21 is exposed on the bottom surfaces of the recesses 20A and 20B.
  • the semiconductor device 1 further includes a gate electrode 34 forming the gate of the high electron mobility transistor described above, a drain electrode 32 forming the drain of the high electron mobility transistor described above, and a source of the high electron mobility transistor described above. and a source electrode 33 that configures
  • the gate electrode 34 corresponds to a specific example of the "gate electrode” of the present disclosure.
  • the drain electrode 32 corresponds to a specific example of the “drain electrode” of the present disclosure.
  • the source electrode 33 corresponds to a specific example of the "source electrode” of the present disclosure.
  • the drain electrode 32 and the source electrode 33 are formed on the barrier layer 24 at positions sandwiching the gate electrode 34 .
  • a portion of the drain electrode 32 is embedded inside the recess 20A.
  • a portion of the drain electrode 32 embedded inside the concave portion 20A corresponds to a specific example of a “low thermal resistance material portion having a thermal resistance lower than that of the channel layer” and a “second low thermal resistance material portion” of the present disclosure.
  • the portion of the drain electrode 32 buried inside the recess 20A is formed directly below the portion of the drain electrode 32 formed on the barrier layer 24 .
  • the entire drain electrode 32 may be integrally formed by the same manufacturing process. Further, the portion of the drain electrode 32 buried inside the recess 20A and the portion of the drain electrode 32 formed on the barrier layer 24 are formed by different processes. good too.
  • the portion of the drain electrode 32 buried inside the recess 20A and the portion of the drain electrode 32 formed on the barrier layer 24 may be made of the same metal material, They may be made of metal materials different from each other.
  • a part of the source electrode 33 is embedded inside the recess 20B.
  • a portion of the source electrode 33 embedded inside the recess 20B corresponds to a specific example of a “low thermal resistance material portion having a thermal resistance lower than that of the channel layer” and a “first low thermal resistance material portion” of the present disclosure.
  • a portion of the source electrode 33 buried inside the recess 20B is formed immediately below a portion of the source electrode 33 formed on the barrier layer 24 .
  • the entire source electrode 33 may be integrally formed by the same manufacturing process. Further, the portion of the source electrode 33 buried inside the recess 20B and the portion of the source electrode 33 formed on the barrier layer 24 are formed by different processes. good too.
  • the portion of the source electrode 33 buried inside the recess 20B and the portion of the source electrode 33 formed on the barrier layer 24 may be made of the same metal material, They may be made of metal materials different from each other.
  • the drain electrode 32 and the source electrode 33 are formed from the surface of the barrier layer 24 to a depth reaching the buffer layer 21 . That is, the portions of the drain electrode 32 and the source electrode 33 buried inside the recesses 20A and 20B penetrate the barrier layer 24, the channel layer 23 and the back barrier layer 22 and are in contact with the buffer layer 21. FIG. The portion of the drain electrode 32 buried inside the recess 20A is also in contact with the high-concentration impurity region 25 and the channel layer 23 . The portion of the source electrode 33 embedded inside the recess 20B is also in contact with the high-concentration impurity region 26 and the channel layer 23 .
  • the drain electrode 32 is in ohmic contact with the high-concentration impurity region 25 .
  • the drain electrode 32 further covers the high-concentration impurity region 25 in plan view and is in contact with the upper surface of the barrier layer 24 .
  • the source electrode 33 is in ohmic contact with the high-concentration impurity region 26 .
  • the source electrode 33 further covers the high-concentration impurity region 26 in plan view and is in contact with the upper surface of the barrier layer 24 .
  • the drain electrode 32 and the source electrode 33 are connected to the high-concentration impurity regions 25 and 26 by ohmic contact. A laminated body is obtained by laminating in this order.
  • the drain electrode 32 and the source electrode 33 are made of the materials described above, the drain electrode 32 and the source electrode 33 are made of a material having a lower resistance than the channel layer 23, can also be said to be made of a low thermal resistance material with low thermal resistance.
  • a gate electrode 34 is formed on the barrier layer 24 .
  • the gate electrode 34 is in contact with the upper surface of the barrier layer 24 via a gate opening 31A formed in the insulating layer 31 covering the upper surface of the semiconductor lamination portion 20 .
  • the insulating layer 31 is a layer that has insulating properties with respect to the barrier layer 24 and protects the barrier layer 24 from impurities such as ions.
  • the insulating layer 31 is also made of a material that forms a good interface with the barrier layer 24 and does not degrade device characteristics.
  • the insulating layer 31 is made of, for example, aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), silicon nitride (SiN), or a laminate of these.
  • FIGS. 3 to 9 show cross-sectional configuration examples of a wafer in the manufacturing process of the semiconductor device 1.
  • a compound semiconductor is collectively formed on the substrate 10 by an epitaxial crystal growth method such as MOCVD (Metal Organic Chemical Vapor Deposition).
  • MOCVD Metal Organic Chemical Vapor Deposition
  • raw materials for the compound semiconductor for example, trimethylgallium ((CH 3 ) 3 Ga) as a raw material gas for gallium, trimethylaluminum ((CH 3 ) 3 Al) as a raw material gas for aluminum, and trimethylaluminum ((CH 3 ) 3 Al) as a raw material gas for indium.
  • trimethylindium ((CH 3 ) 3 In) is used as the raw material gas.
  • Ammonia (NH 3 ) is used as a source gas for nitrogen.
  • Monosilane (SiH 4 ), for example, is used as a raw material gas for silicon.
  • a buffer layer 21 to a barrier layer 24 (semiconductor lamination portion 20) are formed on the substrate 10 (FIG. 3).
  • an insulating layer 40 is formed on the surface of the barrier layer 24 (FIG. 3).
  • openings H1 and H2 are formed in regions of the insulating layer 40 where the high-concentration impurity regions 25 and 26 are to be formed (FIG. 4). Subsequently, using the insulating layer 40 as a mask, etching is selectively performed by the RIE method using a chlorine-based gas until the channel layer 23 is reached. 20-2 (FIG. 4). Next, high-concentration impurity regions 25 and 26 are formed so as to fill the concave portions 20-1 and 20-2 (FIG. 5). After that, the insulating layer 40 is removed (FIG. 5).
  • openings are formed in the insulating layer in areas where the recesses 20A and 20B are to be formed. At this time, the high-concentration impurity regions 25 and 26 are exposed at the bottom of the opening. Subsequently, using the insulating layer as a mask, etching is selectively performed by RIE using a chlorine-based gas until the buffer layer 21 is reached. (Fig. 6). At this time, recesses 20A and 20B are formed so as to penetrate high-concentration impurity regions 25 and 26, channel layer 23 and back barrier layer 22. Next, as shown in FIG.
  • the drain electrode 32 and the source electrode 33 are formed using a vacuum deposition method or a sputtering method (FIG. 7). At this time, the drain electrode 32 and the source electrode 33 are formed so as to fill the concave portions 20A and 20B and cover the high-concentration impurity regions 25 and 26, respectively.
  • an insulating layer 31 is formed over the entire surface including the drain electrode 32 and the source electrode 33 (FIG. 8).
  • a gate opening 31A is formed in the region of the insulating layer 31 where the gate electrode 34 is to be formed (FIG. 9). At this time, the barrier layer 24 is exposed on the bottom surface of the gate opening 31A.
  • the gate electrode 34 is formed by using, for example, a vacuum deposition method or a sputtering method (FIG. 1). At this time, the gate electrode 34 is formed so as to fill the gate opening 31A and have a T-shaped cross section. Thus, the semiconductor device 1 is manufactured.
  • FIG. 10 shows an example of a current path Pi and a heat dissipation path Ph of the semiconductor device 1.
  • FIG. 11 shows an example of a current path Pi and a heat dissipation path Ph of a semiconductor device 100 according to a comparative example.
  • the semiconductor device 1 current flows from the drain electrode 32 to the source electrode 33 via the current path Pi including the two-dimensional electron gas layer 23 a of the channel layer 23 .
  • the heat generated in the channel layer 23 is discharged to the drain electrode 32 side or the source electrode 33 side through the same path as the current path Pi.
  • the heat generated in the channel layer 23 is further dissipated through the heat dissipation path P2 including the portion of the drain electrode 32 buried inside the recess 20A and the portion of the source electrode 33 buried inside the recess 20B. , and is also discharged to the substrate 10 side.
  • the back barrier layer 22 is made of a material (ternary (AlInN) or quaternary (AlGaInN)) with lower thermal conductivity than the channel layer 23 and the like. Therefore, in the semiconductor device 100 according to the comparative example, the back barrier layer 22 inhibits the discharge of the heat generated in the channel layer 23 to the substrate 10 side.
  • the heat generated in the channel layer 23 is mainly discharged to the drain electrode 32 side and the source electrode 33 side, and not much to the substrate 10 side.
  • the heat generated in the channel layer 23 cannot be sufficiently discharged, and the temperature of the channel layer 23 and its vicinity becomes high, resulting in deterioration of characteristics.
  • the heat dissipation path P2 is provided through the back barrier layer 22 and connected to the buffer layer 21, so that the heat generated in the channel layer 23 is discharged to the substrate 10 side. It is not obstructed by the back barrier layer 22. Accordingly, in the semiconductor device 1, heat generated in the channel layer 23 is discharged not only to the drain electrode 32 side and the source electrode 33 side but also to the substrate 10 side. As a result, the temperature of the channel layer 23 and its vicinity can be lowered, and the occurrence of characteristic deterioration can be suppressed.
  • FIG. 12 shows a modified example of the cross-sectional configuration of the semiconductor device 1 according to the above embodiment.
  • FIG. 13 shows a top configuration example of the semiconductor device 1 of FIG.
  • the drain electrode 32 and the source electrode 33 are formed so as to be in contact with the upper surface of the barrier layer 24 . At this time, part of the heat generated in the channel layer 23 can be discharged from the upper surface of the barrier layer 24 to the substrate 10 side via the drain electrode 32 and the source electrode 33 . However, if there is no problem with omitting this heat exhaust path, it is possible to omit this heat exhaust path. At this time, the drain electrode 32 and the source electrode 33 may have a rod-like shape so as not to contact the upper surface of the barrier layer 24, as shown in FIGS. 12 and 13, for example.
  • FIG. 14 is a perspective view of the high frequency module 2.
  • the high frequency module 2 includes, for example, an edge antenna 42, a driver 43, a phase adjustment circuit 44, a switch 41, a low noise amplifier 45, a bandpass filter 46, and a power amplifier 47.
  • the high-frequency module 2 is an antenna in which an edge antenna 42 formed in an array and front-end components such as a switch 41, a low-noise amplifier 45, a band-pass filter 46, and a power amplifier 47 are integrally mounted as one module. It is an integrated module. Such a high frequency module 2 can be used, for example, as a communication transceiver.
  • the transistors constituting the switch 41, the low-noise amplifier 45, the power amplifier 47, and the like provided in the high-frequency module 2 are designed to increase the gain for high frequencies. can be configured with a high electron mobility transistor provided in the .
  • FIG. 15 illustrates an example of a wireless communication device.
  • a wireless communication device corresponds to a specific example of the “electronic device” of the present disclosure.
  • This wireless communication device is, for example, a mobile phone system having multiple functions such as voice, data communication, and LAN connection.
  • the wireless communication device includes, for example, an antenna ANT, an antenna switch circuit 3, a high power amplifier HPA, a radio frequency integrated circuit RFIC (Radio Frequency Integrated Circuit), a baseband section BB, an audio output section MIC, and a data output section. It includes a DT and an interface unit I/F (eg, wireless LAN (W-LAN; Wireless Local Area Network), Bluetooth (registered trademark), etc.).
  • the antenna switch circuit 3 includes a high electron mobility transistor provided in the semiconductor device 1 according to one embodiment of the present disclosure and its modification.
  • the high frequency integrated circuit RFIC and the baseband section BB are connected by an interface section I/F.
  • the transmission signal output from the baseband unit BB is transmitted through the high frequency integrated circuit RFIC and the high power amplifier. It is output to the antenna ANT via the HPA and the antenna switch circuit 3 .
  • the received signal When receiving, that is, when inputting the signal received by the antenna ANT to the receiving system of the wireless communication device, the received signal is input to the baseband unit BB via the antenna switch circuit 3 and the high frequency integrated circuit RFIC.
  • the signal processed by the baseband unit BB is output from output units such as the audio output unit MIC, the data output unit DT, and the interface unit I/F.
  • the present disclosure can have the following configurations. (1) a semiconductor layer; a channel layer laminated on the semiconductor layer with a semiconductor material different from that of the semiconductor layer; a buffer layer formed between the semiconductor layer and the channel layer; a barrier layer formed on the channel layer; a gate electrode formed on the barrier layer; a source electrode and a drain electrode formed on the barrier layer at positions sandwiching the gate electrode; the barrier layer, the channel layer, and a low-resistance material portion having a resistance lower than that of the channel layer and in contact with the source electrode or the drain electrode; A semiconductor device comprising: a low thermal resistance material portion having a thermal resistance lower than that of the channel layer, the low thermal resistance material portion being in contact with the channel layer and the buffer layer.
  • the low thermal resistance material portion is a first low thermal resistance material portion in contact with the source electrode and formed immediately below the source electrode; (3) The semiconductor device according to (3), further comprising: a second low heat resistance material portion that is in contact with the drain electrode and formed immediately below the drain electrode.
  • the source electrode is formed of the same metal material as the first low heat resistance material portion and is formed integrally with the first low heat resistance material portion, (6) The semiconductor device according to (6), wherein the drain electrode is made of the same metal material as that of the second low heat resistance material portion, and is formed integrally with the second low heat resistance material portion.
  • the channel layer is made of GaN
  • a semiconductor module comprising: a low thermal resistance material portion having a thermal resistance lower than that of the channel layer and in contact with the channel layer and the buffer layer.
  • a semiconductor layer comprising: a low thermal resistance material portion having a lower thermal resistance than the channel layer and being in contact with the channel layer and the buffer layer.
  • the low thermal resistance material portion is in contact with the channel layer and the buffer layer formed between the semiconductor layer and the channel layer. Thereby, heat generated in the channel layer can be discharged to the semiconductor layer side through the low thermal resistance material portion. As a result, it is possible to realize a semiconductor device with high heat dissipation compared to the case where the heat generated in the channel layer is discharged only to the source electrode side or the drain electrode side. Note that the effects of the present disclosure are not necessarily limited to the effects described herein, and may be any of the effects described herein.

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Abstract

本開示の一実施形態に係る半導体装置は、低抵抗材料部および低熱抵抗材料部を備えている。低抵抗材料部は、バリア層と、チャネル層と、ソース電極もしくはドレイン電極に接する、チャネル層よりも低抵抗の低抵抗材料で構成されている。低熱抵抗材料部は、チャネル層およびバッファ層に接する、チャネル層よりも低熱抵抗の低熱抵抗材料で構成されている。

Description

半導体装置、半導体モジュールおよび電子機器
　本開示は、半導体装置、半導体モジュールおよび電子機器に関する。
　第５世代移動体通信システム（５Ｇ）においては、ミリ波帯域の信号の使用が想定される。空間減衰の大きなミリ波帯域では、高いパワーの出力が必要となり、高出力、高周波の半導体デバイスが必要となる。高出力、高周波の半導体デバイスとしては、例えば、パワーアンプや、ＲＦスイッチが挙げられる（例えば、特許文献１参照）。
特開２０１７－１６２９５８号公報
　ところで、高出力、高周波の半導体デバイスでは、高い排熱性が求められる。従って、排熱性の高い半導体装置、ならびにそのような半導体装置を備えた半導体モジュールおよび電子機器を提供することが望ましい。
　本開示の一実施形態に係る半導体装置は、半導体層と、半導体層とは異なる半導体材料で半導体層に積層されたチャネル層と、半導体層とチャネル層との間に形成されたバッファ層とを備えている。この半導体装置は、さらに、チャネル層上に形成されたバリア層と、バリア層上に形成されたゲート電極と、バリア層上に、ゲート電極を挟み込む位置に形成されたソース電極およびドレイン電極とを備えている。この半導体装置は、さらに、低抵抗材料部と、低熱抵抗材料部とを備えている。低抵抗材料部は、バリア層と、チャネル層と、ソース電極もしくはドレイン電極に接する、チャネル層よりも低抵抗の低抵抗材料で構成されている。低熱抵抗材料部は、チャネル層およびバッファ層に接する、チャネル層よりも低熱抵抗の低熱抵抗材料で構成されている。
　本開示の一実施形態に係る半導体モジュールは、上記の半導体装置を備えている。
　本開示の一実施形態に係る電子機器は、上記の半導体装置を備えている。
　本開示の一実施形態に係る半導体装置、半導体モジュールおよび電子機器では、低熱抵抗材料部が、半導体層とチャネル層との間に形成されたバッファ層と、チャネル層とに接している。これにより、チャネル層で発生した熱を、低熱抵抗材料部を介して半導体層側に排出することが可能となる。
本開示の一実施形態に係る半導体装置の断面構成例を表す図である。 図１の半導体装置の平面構成例を表す図である。 図１の半導体装置の製造過程の一例を表す図である。 図３に続く製造過程の一例を表す図である。 図４に続く製造過程の一例を表す図である。 図５に続く製造過程の一例を表す図である。 図６に続く製造過程の一例を表す図である。 図７に続く製造過程の一例を表す図である。 図８に続く製造過程の一例を表す図である。 図１の半導体装置の電流経路および放熱経路の一例を表す図である。 比較例に係る半導体装置の電流経路および放熱経路の一例を表す図である。 図１の半導体装置の断面構成の一変形例を表す図である。 図１２の半導体装置の平面構成例を表す図である。 図１の半導体装置が適用された高周波モジュールの一例を表す図である。 図１の半導体装置が適用された無線通信装置の一例を表す図である。
　以下、本開示を実施するための形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比などについても、それらに限定されるものではない。なお、説明は、以下の順序で行う。
 
　　１．背景
　　２．実施の形態（半導体装置）
　　３．変形例（半導体装置）
　　４．適用例（高周波モジュール、無線通信装置）
 
＜１．背景＞
　第５世代移動体通信システム（５Ｇ）においては、ミリ波帯域の信号の使用が想定される。空間減衰の大きなミリ波帯域では、高いパワーの出力が必要となり、高出力、高周波の半導体デバイスが必要となる。高出力、高周波の半導体デバイスとしては、例えば、パワーアンプや、ＲＦスイッチが挙げられる。
　ＧａＮは、絶縁破壊電圧が高く、高温動作が可能で、飽和ドリフトが高いなどの特徴を有している。ＧａＮ系ヘテロ接合に形成される二次元電子ガス（２ＤＥＧ）は、移動度が高く、シート電子密度が高いという特徴を有している。これらの特徴により、ＧａＮ系ヘテロ接合を用いた高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）では、低抵抗で高速・高耐圧動作が可能である。そのため、ＧａＮ系ヘテロ接合を用いた高電子移動度トランジスタは、高出力、高周波の半導体デバイスへの適用が期待されている。以下に、ＧａＮ系ヘテロ接合を用いた高電子移動度トランジスタを備えた半導体装置の実施形態について説明する。
＜２．実施の形態＞
[構成]
　次に、本開示の一実施の形態に係る半導体装置１について説明する。図１は、本実施の形態に係る半導体装置１の断面構成例を表したものである。半導体装置１は、Ａｌ１－ｘ－ｙＧａｘＩｎｙＮ（０≦ｘ＜１，０≦ｙ＜１）／ＧａＮのヘテロ接合を用いた高電子移動度トランジスタを備えている。図２は、図１の半導体装置１の平面構成例を表したものである。図２には、高電子移動度トランジスタの形成された領域がアクティブ領域αとして示されている。アクティブ領域αの周囲は、例えば、ボロンのイオン注入などにより高抵抗化された非活性領域となっている。
　高電子移動度トランジスタは、ＧａＮの格子定数とは異なる格子定数の基板１０上に積層された半導体積層部２０に形成されている。半導体積層部２０は、基板１０上にエピタキシャル結晶成長を行うことによって形成されたエピタキシャル結晶成長層である。基板１０は、本開示の「半導体層」の一具体例に対応する。
　半導体積層部２０は、基板１０と接する箇所に、格子定数を制御するバッファ層２１を有している。バッファ層２１は、本開示の「バッファ層」の一具体例に対応する。バッファ層２１が設けられていることにより、半導体積層部２０のうち、高電子移動度トランジスタが形成される層内の結晶状態を良好にすることができ、また、基板１０の反りを抑制することもできる。このように、半導体装置１は、バッファ層２１を介して基板１０上に高電子移動度トランジスタを形成した構成となっている。
　半導体装置１は、例えば、図１に示したように、基板１０と、基板１０上に積層された半導体積層部２０とを備えている。半導体積層部２０は、例えば、バッファ層２１、バックバリア層２２、チャネル層２３、バリア層２４を基板１０側からこの順に積層した構成となっている。バックバリア層２２は、本開示の「バックバリア層」の一具体例に対応する。チャネル層２３は、本開示の「チャネル層」の一具体例に対応する。バリア層２４は、本開示の「バリア層」の一具体例に対応する。
　基板１０が、例えば、Ｓｉ、ＳｉＣ、サファイアなどで構成されている。基板１０に用いられる化合物半導体が、本開示の「第１の化合物半導体」の一具体例に対応する。バッファ層２１は、例えば、ＡｌＮ、ＡｌＧａＮ、ＧａＮなどの化合物半導体により構成されている。バッファ層２１は、必ずしも単層で構成されている必要はなく、例えば、ＡｌＮ層、ＡｌＧａＮ層およびＧａＮ層のうち少なくとも２種類の層を積層した構成となっていてもよい。バッファ層２１が３元系（ＡｌＧａＮ）で構成されている場合には、バッファ層２１が、厚さ方向に徐々に組成を変化させた構成となっていてもよい。
　バックバリア層２２は、バッファ層２１とチャネル層２３との間に形成されている。バックバリア層２２は、チャネル層２３内のバックバリア層２２側の部分のエネルギーバンドを持ち上げる作用を有する化合物半導体材料で形成されている。そのような化合物半導体材料としては、例えば、チャネル層２３よりもバンドギャップの広い化合物半導体材料（例えば、Ａｌ１－ａ－ｂＧａａＩｎｂＮ（０≦ａ＜１，０≦ｂ＜１））が挙げられる。バックバリア層２２は、アンドープの化合物半導体材料で形成されていてもよい。バックバリア層２２は、必ずしも単層で構成されている必要はなく、例えば、組成比に互いに異なる複数のＡｌ１－ａ－ｂＧａａＩｎｂＮ層を積層した構成となっていてもよい。バックバリア層２２が３元系（ＡｌＩｎＮ）または４元系（ＡｌＧａＩｎＮ）で構成されている場合には、バックバリア層２２が、厚さ方向に徐々に組成を変化させた構成となっていてもよい。
　バックバリア層２２がバッファ層２１とチャネル層２３との間に形成されることにより、短チャネル効果の抑制などの特性良化が期待できる。しかし、その一方で、転移やトラップの増加、さらには、放熱性の悪化に伴う特性劣化が起こる可能性がある。本実施の形態では、放熱性の悪化を抑制するための構成が半導体積層部２０内に設けられている。放熱性の悪化を抑制するための構成については、後に詳述するものとする。
　チャネル層２３は、上述の高電子移動度トランジスタのチャネルを構成する層である。チャネル層２３は、バリア層２４との分極によりキャリアが蓄積される領域である。チャネル層２３は、バリア層２４との分極によりキャリアが蓄積されやすい化合物半導体材料で形成されている。チャネル層２３に用いられる化合物半導体が、本開示の「第２の化合物半導体」の一具体例に対応する。そのような化合物半導体材料としては、例えば、ＧａＮが挙げられる。チャネル層２３は、アンドープの化合物半導体材料で形成されていてもよい。このようにした場合には、チャネル層２３におけるキャリアの不純物散乱が抑えられ、高移動度でのキャリア移動が実現される。チャネル層２３は、異なる化合物半導体材料によって形成されるチャネル層２３およびバリア層２４がヘテロ接合されることで、バリア層２４と接するチャネル層２３の界面にチャネルとなる二次元電子ガス層２３ａを形成する。
　バリア層２４は、チャネル層２３との分極によりチャネル層２３内にキャリアが蓄積される化合物半導体材料で形成されている。そのような化合物半導体材料としては、例えば、Ａｌ１－ｃ－ｄＧａｃＩｎｄＮ（０≦ｃ＜１，０≦ｄ＜１）が挙げられる。バリア層２４は、アンドープの化合物半導体材料で形成されていてもよい。このようにした場合には、チャネル層２３におけるキャリアの不純物散乱が抑えられ、高移動度でのキャリア移動が実現される。バリア層２４は、必ずしも単層で構成されている必要はなく、例えば、組成比に互いに異なる複数のＡｌ１－ｃ－ｄＧａｃＩｎｄＮ層を積層した構成となっていてもよい。バリア層２４が３元系（ＡｌＩｎＮ）または４元系（ＡｌＧａＩｎＮ）で構成されている場合には、バリア層２４が、厚さ方向に徐々に組成を変化させた構成となっていてもよい。
　半導体積層部２０は、さらに、例えば、高濃度不純物領域２５，２６を有している。高濃度不純物領域２５，２６は、本開示の「低抵抗材料部」の一具体例に対応する。
　高濃度不純物領域２５は、チャネル層２３内の二次元電子ガス層２３ａと、後述のドレイン電極３２とを互いに低抵抗で接続するための領域である。高濃度不純物領域２５は、チャネル層２３よりも低抵抗の低抵抗材料で形成されており、バリア層２４、チャネル層２３およびドレイン電極３２に接している。高濃度不純物領域２５は、バリア層２４の表面から、チャネル層２３において二次元電子ガス層２３ａが形成される領域よりも深い領域まで形成されていることが好ましい。ただし、チャネル層２３およびバリア層２４の構成によっては、高濃度不純物領域２５が二次元電子ガス層２３ａに直接接していなくても、二次元電子ガス層２３ａとドレイン電極３２とを互いに低抵抗で接続することができる場合もある。その場合には、高濃度不純物領域２５は、二次元電子ガス層２３ａに接していなくてもよい。
　高濃度不純物領域２６は、チャネル層２３内の二次元電子ガス層２３ａと、後述のソース電極３３とを互いに低抵抗で接続するための領域である。高濃度不純物領域２６は、チャネル層２３よりも低抵抗の低抵抗材料で形成されており、バリア層２４、チャネル層２３およびソース電極３３に接している。高濃度不純物領域２６は、バリア層２４の表面から、チャネル層２３において二次元電子ガス層２３ａが形成される領域よりも深い領域まで形成されていることが好ましい。ただし、チャネル層２３およびバリア層２４の構成によっては、高濃度不純物領域２５が二次元電子ガス層２３ａに直接接していなくても、二次元電子ガス層２３ａとソース電極３３とを互いに低抵抗で接続することができる場合もある。その場合には、高濃度不純物領域２５は、二次元電子ガス層２３ａに接していなくてもよい。
　高濃度不純物領域２５，２６は、半導体積層部２０に対してエッチングにより形成した凹部２０Ａ、２０Ｂに対して高濃度不純物領域２５，２６を選択的に埋める選択再成長を行うことにより形成されていてもよい。高濃度不純物領域２５，２６は、半導体積層部２０に対してイオン注入を行うことにより形成されていてもよい。高濃度不純物領域２５，２６が上述の選択再成長により形成されている場合、高濃度不純物領域２５，２６は、例えば、ｎ型のＩｎ１－ｅＧａｅＮ（０＜ｅ＜１）によって形成されていてもよい。このとき、高濃度不純物領域２５，２６に含まれるｎ型のドーパントとしては、ＳｉやＧｅが用いられ、そのドーパントの濃度（不純物濃度）は、例えば、１×１０１８ｃｍ－３以上となっている。
　高濃度不純物領域２５，２６は、必ずしも単層で構成されている必要はなく、例えば、組成比に互いに異なる複数のｎ型のＩｎ１－ｅＧａｅＮ層を積層した構成となっていてもよい。高濃度不純物領域２５，２６が３元系（ＩｎＧａＮ）で構成されている場合には、高濃度不純物領域２５，２６が、厚さ方向に徐々に組成を変化させた構成となっていてもよい。
　半導体積層部２０には、例えば、図１に示したように、後述のゲート電極３４を挟み込む位置に、凹部２０Ａ，２０Ｂが形成されている。凹部２０Ａは、例えば、図２に示したように、平面視において高濃度不純物領域２５によって囲まれている。凹部２０Ｂは、例えば、図２に示したように、平面視において高濃度不純物領域２６によって囲まれている。凹部２０Ａ，２０Ｂは、バリア層２４の表面から、バッファ層２１に達する深さまで形成されている。つまり、凹部２０Ａ，２０Ｂの底面には、バッファ層２１が露出している。
　半導体装置１は、更に、上述の高電子移動度トランジスタのゲートを構成するゲート電極３４と、上述の高電子移動度トランジスタのドレインを構成するドレイン電極３２と、上述の高電子移動度トランジスタのソースを構成するソース電極３３とを備えている。ゲート電極３４は、本開示の「ゲート電極」の一具体例に対応する。ドレイン電極３２は、本開示の「ドレイン電極」の一具体例に対応する。ソース電極３３は、本開示の「ソース電極」の一具体例に対応する。ドレイン電極３２およびソース電極３３は、バリア層２４上に、ゲート電極３４を挟み込む位置に形成されている。
　凹部２０Ａの内部には、ドレイン電極３２の一部が埋め込まれている。ドレイン電極３２のうち、凹部２０Ａの内部に埋め込まれた部分が、本開示の「チャネル層よりも低熱抵抗の低熱抵抗材料部」「第２低熱抵抗材料部」の一具体例に対応する。ドレイン電極３２のうち、凹部２０Ａの内部に埋め込まれた部分は、ドレイン電極３２のうち、バリア層２４上に形成されている部分の直下に形成されている。ドレイン電極３２全体が同一の製造プロセスで一体に形成されたものであってもよい。また、ドレイン電極３２のうち、凹部２０Ａの内部に埋め込まれた部分と、ドレイン電極３２のうち、バリア層２４上に形成されている部分とが、互いの異なるプロセスで形成されたものであってもよい。ドレイン電極３２のうち、凹部２０Ａの内部に埋め込まれた部分と、ドレイン電極３２のうち、バリア層２４上に形成されている部分とが、互いに同一の金属材料で形成されていてもよいし、互いに異なる金属材料で形成されていてもよい。
　凹部２０Ｂの内部には、ソース電極３３の一部が埋め込まれている。ソース電極３３のうち、凹部２０Ｂの内部に埋め込まれた部分が、本開示の「チャネル層よりも低熱抵抗の低熱抵抗材料部」「第１低熱抵抗材料部」の一具体例に対応する。ソース電極３３のうち、凹部２０Ｂの内部に埋め込まれた部分は、ソース電極３３のうち、バリア層２４上に形成されている部分の直下に形成されている。ソース電極３３全体が同一の製造プロセスで一体に形成されたものであってもよい。また、ソース電極３３のうち、凹部２０Ｂの内部に埋め込まれた部分と、ソース電極３３のうち、バリア層２４上に形成されている部分とが、互いの異なるプロセスで形成されたものであってもよい。ソース電極３３のうち、凹部２０Ｂの内部に埋め込まれた部分と、ソース電極３３のうち、バリア層２４上に形成されている部分とが、互いに同一の金属材料で形成されていてもよいし、互いに異なる金属材料で形成されていてもよい。
　ドレイン電極３２およびソース電極３３は、バリア層２４の表面から、バッファ層２１に達する深さまで形成されている。つまり、ドレイン電極３２およびソース電極３３のうち、凹部２０Ａ，２０Ｂの内部に埋め込まれた部分は、バリア層２４、チャネル層２３およびバックバリア層２２を貫通してバッファ層２１に接している。ドレイン電極３２のうち、凹部２０Ａの内部に埋め込まれた部分は、さらに、高濃度不純物領域２５およびチャネル層２３にも接している。ソース電極３３のうち、凹部２０Ｂの内部に埋め込まれた部分は、さらに、高濃度不純物領域２６およびチャネル層２３にも接している。
　ドレイン電極３２は、高濃度不純物領域２５にオーミック接合している。ドレイン電極３２は、さらに、平面視において高濃度不純物領域２５を覆っており、バリア層２４の上面に接している。ソース電極３３は、高濃度不純物領域２６にオーミック接合している。ソース電極３３は、さらに、平面視において高濃度不純物領域２６を覆っており、バリア層２４の上面に接している。ドレイン電極３２およびソース電極３３は、高濃度不純物領域２５，２６にオーミック接合する構成としては、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）および金（Ａｕ）を基板１０側からこの順に積層した積層体となっている。ドレイン電極３２およびソース電極３３が上述の材料で形成されている場合、ドレイン電極３２およびソース電極３３が、チャネル層２３よりも低抵抗の低抵抗材料で形成されており、さらに、チャネル層２３よりも低熱抵抗の低熱抵抗材料で形成されていると言える。
　ゲート電極３４は、バリア層２４上に形成されている。ゲート電極３４は、半導体積層部２０の上面を覆う絶縁層３１に形成されたゲート開口３１Ａを介してバリア層２４の上面に接している。絶縁層３１は、バリア層２４に対して絶縁性を有し、かつ、イオンなどの不純物からバリア層２４を保護する層である。絶縁層３１は、さらに、バリア層２４との間に良好な界面を形成して、デバイス特性を劣化させない材料によって形成されている。絶縁層３１は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、または、これらの積層体によって形成されている。
[製造方法]
　次に、図３～図９を参考にして、半導体装置１の製造方法について説明する。図３～図９は、半導体装置１製造過程におけるウェハの断面構成例を表したものである。
　半導体装置１を製造するためには、基板１０上に、化合物半導体を、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ：有機金属気相成長）法などのエピタキシャル結晶成長法により一括に形成する。この際、化合物半導体の原料としては、例えば、ガリウムの原料ガスとして例えばトリメチルガリウム（（ＣＨ３）３Ｇａ）を、アルミニウムの原料ガスとして例えばトリメチルアルミニウム（（ＣＨ３）３Ａｌ）を、インジウムの原料ガスとして例えばトリメチルインジウム（（ＣＨ３）３Ｉｎ）をそれぞれ用いる。また、窒素の原料ガスとしてアンモニア（ＮＨ３）を用いる。また、ケイ素の原料ガスとして例えばモノシラン（ＳｉＨ４）を用いる。これにより、基板１０上に、バッファ層２１～バリア層２４（半導体積層部２０）を形成する（図３）。その後、バリア層２４の表面に絶縁層４０を形成する（図３）。
　次に、絶縁層４０のうち、高濃度不純物領域２５，２６を形成する領域に対して開口部Ｈ１，Ｈ２を形成する（図４）。続いて、絶縁層４０をマスクとして、塩素系のガスを用いたＲＩＥ法によって、チャネル層２３に達するまで選択的にエッチングを行い、これにより、半導体積層部２０に対して、凹部２０－１，２０－２を形成する（図４）。次に、凹部２０－１，２０－２を埋め込むように、高濃度不純物領域２５，２６を形成する（図５）。その後、絶縁層４０を除去する（図５）。
　次に、表面全体に絶縁層を形成した後、絶縁層のうち、凹部２０Ａ，２０Ｂを形成する領域に対して開口部を形成する。このとき、開口部の底面には、高濃度不純物領域２５，２６が露出している。続いて、絶縁層をマスクとして、塩素系のガスを用いたＲＩＥ法によって、バッファ層２１に達するまで選択的にエッチングを行い、これにより、半導体積層部２０に対して、凹部２０Ａ，２０Ｂを形成する（図６）。このとき、高濃度不純物領域２５，２６、チャネル層２３およびバックバリア層２２を貫通するように凹部２０Ａ，２０Ｂを形成する。
　次に、例えば、真空蒸着法やスパッタ法を用いて、ドレイン電極３２およびソース電極３３を形成する（図７）。このとき、凹部２０Ａ，２０Ｂを埋め込むとともに、高濃度不純物領域２５，２６を覆うように、ドレイン電極３２およびソース電極３３を形成する。次に、例えば、ドレイン電極３２およびソース電極３３を含む表面全体に絶縁層３１を形成する（図８）。次に、絶縁層３１のうち、ゲート電極３４を形成する領域に対してゲート開口３１Ａを形成する（図９）。このとき、ゲート開口３１Ａの底面には、バリア層２４が露出している。続いて、例えば、真空蒸着法やスパッタ法を用いて、ゲート電極３４を形成する（図１）。このとき、ゲート開口３１Ａを埋め込むとともに、断面形状がＴ字形状となるように、ゲート電極３４を形成する。このようにして、半導体装置１が製造される。
[効果]
　次に、比較例と対比しつつ、半導体装置１における効果について説明する。図１０は、半導体装置１の電流経路Ｐｉおよび放熱経路Ｐｈの一例を表したものである。図１１は、比較例に係る半導体装置１００の電流経路Ｐｉおよび放熱経路Ｐｈの一例を表したものである。
　半導体装置１では、チャネル層２３の二次元電子ガス層２３ａを含む電流経路Ｐｉを介して、ドレイン電極３２からソース電極３３に電流が流れる。このとき、チャネル層２３で発生した熱は、電流経路Ｐｉと同じ経路を介して、ドレイン電極３２側やソース電極３３側に排出される。チャネル層２３で発生した熱は、さらに、ドレイン電極３２のうち、凹部２０Ａの内部に埋め込まれた部分や、ソース電極３３のうち、凹部２０Ｂの内部に埋め込まれた部分を含む放熱経路Ｐ２を介して、基板１０側にも排出される。
　一般に、バックバリア層２２はチャネル層２３などと比べて熱伝導率の低い材料（３元系（ＡｌＩｎＮ）または４元系（ＡｌＧａＩｎＮ））で構成されている。そのため、比較例に係る半導体装置１００では、チャネル層２３で発生した熱の基板１０側への排出が、バックバリア層２２で阻害される。比較例に係る半導体装置１００では、チャネル層２３で発生した熱は、主に、ドレイン電極３２側やソース電極３３側に排出され、基板１０側にはあまり排出されない。その結果、比較例に係る半導体装置１００では、チャネル層２３で発生した熱を十分に排出することができず、チャネル層２３およびその近傍が高温となり、特性劣化が生じてしまう。
　一方、半導体装置１では、放熱経路Ｐ２がバックバリア層２２を貫通して設けられており、バッファ層２１に連結されているので、チャネル層２３で発生した熱の基板１０側への排出が、バックバリア層２２で邪魔されない。これにより、半導体装置１では、チャネル層２３で発生した熱が、ドレイン電極３２側やソース電極３３側だけでなく、基板１０側へ排出される。その結果、チャネル層２３およびその近傍の温度を下げることができ、特性劣化の発生を抑制することができる。
＜２．変形例＞
　次に、上記実施の形態に係る半導体装置１の変形例について説明する。
　図１２は、上記実施の形態に係る半導体装置１の断面構成の一変形例を表したものである。図１３は、図１２の半導体装置１の上面構成例を表したものである。
　上記実施の形態では、ドレイン電極３２およびソース電極３３は、バリア層２４の上面に接するように形成されていた。このとき、チャネル層２３で発生した熱の一部を、バリア層２４の上面から、ドレイン電極３２およびソース電極３３を経由して基板１０側へ排出することができる。しかし、この排熱経路を省略しても問題ない場合には、この排熱経路を省略することが可能である。このとき、ドレイン電極３２およびソース電極３３が、例えば、図１２、図１３に示したように、バリア層２４の上面に接しないように棒状の形状となっていてもよい。
　＜４．適用例＞
［適用例１］
　次に、図１４を参照して、本開示の一実施形態およびその変形例に係る半導体装置１が適用される高周波モジュール２について説明する。高周波モジュール２は、本開示の「半導体モジュール」の一具体例に対応する。図１４は、高周波モジュール２の斜視図である。
　高周波モジュール２は、例えば、エッジアンテナ４２と、ドライバ４３と、位相調整回路４４と、スイッチ４１と、低ノイズアンプ４５と、バンドパスフィルタ４６と、パワーアンプ４７とを備えている。
　高周波モジュール２は、アレイ状に形成されたエッジアンテナ４２と、スイッチ４１、低ノイズアンプ４５、バンドパスフィルタ４６およびパワーアンプ４７等のフロントエンド部品とが１つのモジュールとして一体化して実装されたアンテナ一体型モジュールである。このような高周波モジュール２は、例えば、通信向けトランシーバとして用いられ得る。高周波モジュール２に備えられるスイッチ４１、低ノイズアンプ４５およびパワーアンプ４７等を構成するトランジスタは、高周波に対する利得を高くするために、例えば、本開示の一実施形態およびその変形例に係る半導体装置１に設けられた高電子移動度トランジスタで構成され得る。
［適用例２］
　図１５は、無線通信装置の一例を表したものである。無線通信装置は、本開示の「電子機器」の一具体例に対応する。この無線通信装置は、例えば、音声、データ通信、ＬＡＮ接続など多機能を有する携帯電話システムである。無線通信装置は、例えば、アンテナＡＮＴと、アンテナスイッチ回路３と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗ－ＬＡＮ；Wireless Local Area Network）、Bluetooth（登録商標）、他）とを備えている。アンテナスイッチ回路３は、本開示の一実施形態およびその変形例に係る半導体装置１に設けられた高電子移動度トランジスタを含んで構成されている。高周波集積回路ＲＦＩＣとベースバンド部ＢＢとはインタフェース部Ｉ／Ｆにより接続されている。
　無線通信装置では、送信時、すなわち、無線通信装置の送信系から送信信号をアンテナＡＮＴへと出力する場合には、ベースバンド部ＢＢから出力される送信信号は、高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、およびアンテナスイッチ回路３を介してアンテナＡＮＴへと出力される。
　受信時、すなわち、アンテナＡＮＴで受信した信号を無線通信装置の受信系へ入力させる場合には、受信信号は、アンテナスイッチ回路３および高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに入力される。ベースバンド部ＢＢで処理された信号は、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆなどの出力部から出力される。
　以上、実施の形態、変形例および適用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　半導体層と、
　前記半導体層とは異なる半導体材料で前記半導体層に積層されたチャネル層と、
　前記半導体層と前記チャネル層との間に形成されたバッファ層と、
　前記チャネル層上に形成されたバリア層と、
　前記バリア層上に形成されたゲート電極と、
　前記バリア層上に、前記ゲート電極を挟み込む位置に形成されたソース電極およびドレイン電極と、
　前記バリア層と、前記チャネル層と、前記ソース電極もしくは前記ドレイン電極に接する、前記チャネル層よりも低抵抗の低抵抗材料部と、
　前記チャネル層および前記バッファ層に接する、前記チャネル層よりも低熱抵抗の低熱抵抗材料部と
　を備えた
　半導体装置。
（２）
　前記低熱抵抗材料部は、前記バリア層および前記チャネル層を貫通する金属材料で構成されている
　（１）に記載の半導体装置。
（３）
　前記低熱抵抗材料部は、前記ソース電極もしくは前記ドレイン電極に接するとともに前記ソース電極もしくは前記ドレイン電極の直下に形成されている
　（２）に記載の半導体装置。
（４）
　前記低熱抵抗材料部と前記低抵抗材料部とは互いにオーミック接合している
　（２）または（３）に記載の半導体装置。
（５）
　前記チャネル層と前記バッファ層との間に形成され、前記チャネル層よりもバンドギャップの広いバックバリア層を更に備え、
　前記低熱抵抗材料部は、前記バッファ層、前記チャネル層および前記バックバリア層を貫通する金属材料で構成されている
　（２）ないし（４）のいずれか１つに記載の半導体装置。
（６）
　前記低熱抵抗材料部は、
　前記ソース電極に接するとともに前記ソース電極の直下に形成された第１低熱抵抗材料部と、
　前記ドレイン電極に接するとともに前記ドレイン電極の直下に形成された第２低熱抵抗材料部と
　を有する
　（３）に記載の半導体装置。
（７）
　前記ソース電極は、前記第１低熱抵抗材料部と同一の金属材料で形成されるとともに、前記第１低熱抵抗材料部と一体に形成されており、
　前記ドレイン電極は、前記第２低熱抵抗材料部と同一の金属材料で形成されるとともに、前記第２低熱抵抗材料部と一体に形成されている
　（６）に記載の半導体装置。
（８）
　前記チャネル層は、ＧａＮで形成されており、
　前記バリア層は、Ａｌ１－ｘ－ｙＧａｘＩｎｙＮ（０≦ｘ＜１，０≦ｙ＜１）で形成されている
　（１）ないし（７）のいずれか１つに記載の半導体装置。
（９）
　半導体層と、
　前記半導体層とは異なる半導体材料で前記半導体層に積層されたチャネル層と、
　前記半導体層と前記チャネル層との間に形成されたバッファ層と、
　前記チャネル層上に形成されたバリア層と、
　前記バリア層上に形成されたゲート電極と、
　前記バリア層上に、前記ゲート電極を挟み込む位置に形成されたソース電極およびドレイン電極と、
　前記バリア層と、前記チャネル層と、前記ソース電極もしくは前記ドレイン電極に接する、前記チャネル層よりも低抵抗の低抵抗材料部と、
　前記チャネル層および前記バッファ層に接する、前記チャネル層よりも低熱抵抗の低熱抵抗材料部と
　を備えた
　半導体モジュール。
（１０）
　半導体層と、
　前記半導体層とは異なる半導体材料で前記半導体層に積層されたチャネル層と、
　前記半導体層と前記チャネル層との間に形成されたバッファ層と、
　前記チャネル層上に形成されたバリア層と、
　前記バリア層上に形成されたゲート電極と、
　前記バリア層上に、前記ゲート電極を挟み込む位置に形成されたソース電極およびドレイン電極と、
　前記バリア層と、前記チャネル層と、前記ソース電極もしくは前記ドレイン電極に接する、前記チャネル層よりも低抵抗の低抵抗材料部と、
　前記チャネル層および前記バッファ層に接する、前記チャネル層よりも低熱抵抗の低熱抵抗材料部と
　を備えた
　電子機器。
　本開示の一実施形態に係る半導体装置、半導体モジュールおよび電子機器では、低熱抵抗材料部が、半導体層とチャネル層との間に形成されたバッファ層と、チャネル層とに接している。これにより、チャネル層で発生した熱を、低熱抵抗材料部を介して半導体層側に排出することが可能となる。その結果、チャネル層で発生した熱を、ソース電極側やドレイン電極側だけに排出する場合と比べて、排熱性の高い半導体装置を実現することができる。なお、本開示の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
　本出願は、日本国特許庁において２０２１年２月１日に出願された日本特許出願番号第２０２１－０１４６１８号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (10)

  1. 　半導体層と、
    　前記半導体層とは異なる半導体材料で前記半導体層に積層されたチャネル層と、
    　前記半導体層と前記チャネル層との間に形成されたバッファ層と、
    　前記チャネル層上に形成されたバリア層と、
    　前記バリア層上に形成されたゲート電極と、
    　前記バリア層上に、前記ゲート電極を挟み込む位置に形成されたソース電極およびドレイン電極と、
    　前記バリア層と、前記チャネル層と、前記ソース電極もしくは前記ドレイン電極に接する、前記チャネル層よりも低抵抗の低抵抗材料部と、
    　前記チャネル層および前記バッファ層に接する、前記チャネル層よりも低熱抵抗の低熱抵抗材料部と
    　を備えた
    　半導体装置。
  2. 　前記低熱抵抗材料部は、前記バリア層および前記チャネル層を貫通する金属材料で構成されている
    　請求項１に記載の半導体装置。
  3. 　前記低熱抵抗材料部は、前記ソース電極もしくは前記ドレイン電極に接するとともに前記ソース電極もしくは前記ドレイン電極の直下に形成されている
    　請求項２に記載の半導体装置。
  4. 　前記低熱抵抗材料部と前記低抵抗材料部とは互いにオーミック接合している
    　請求項２に記載の半導体装置。
  5. 　前記チャネル層と前記バッファ層との間に形成され、前記チャネル層よりもバンドギャップの広いバックバリア層を更に備え、
    　前記低熱抵抗材料部は、前記バッファ層、前記チャネル層および前記バックバリア層を貫通する金属材料で構成されている
    　請求項２に記載の半導体装置。
  6. 　前記低熱抵抗材料部は、
    　前記ソース電極に接するとともに前記ソース電極の直下に形成された第１低熱抵抗材料部と、
    　前記ドレイン電極に接するとともに前記ドレイン電極の直下に形成された第２低熱抵抗材料部と
    　を有する
    　請求項３に記載の半導体装置。
  7. 　前記ソース電極は、前記第１低熱抵抗材料部と同一の金属材料で形成されるとともに、前記第１低熱抵抗材料部と一体に形成されており、
    　前記ドレイン電極は、前記第２低熱抵抗材料部と同一の金属材料で形成されるとともに、前記第２低熱抵抗材料部と一体に形成されている
    　請求項６に記載の半導体装置。
  8. 　前記チャネル層は、ＧａＮで形成されており、
    　前記バリア層は、Ａｌ１－ｘ－ｙＧａｘＩｎｙＮ（０≦ｘ＜１，０≦ｙ＜１）で形成されている
    　請求項１に記載の半導体装置。
  9. 　半導体層と、
    　前記半導体層とは異なる半導体材料で前記半導体層に積層されたチャネル層と、
    　前記半導体層と前記チャネル層との間に形成されたバッファ層と、
    　前記チャネル層上に形成されたバリア層と、
    　前記バリア層上に形成されたゲート電極と、
    　前記バリア層上に、前記ゲート電極を挟み込む位置に形成されたソース電極およびドレイン電極と、
    　前記バリア層と、前記チャネル層と、前記ソース電極もしくは前記ドレイン電極に接する、前記チャネル層よりも低抵抗の低抵抗材料部と、
    　前記チャネル層および前記バッファ層に接する、前記チャネル層よりも低熱抵抗の低熱抵抗材料部と
    　を備えた
    　半導体モジュール。
  10. 　半導体層と、
    　前記半導体層とは異なる半導体材料で前記半導体層に積層されたチャネル層と、
    　前記半導体層と前記チャネル層との間に形成されたバッファ層と、
    　前記チャネル層上に形成されたバリア層と、
    　前記バリア層上に形成されたゲート電極と、
    　前記バリア層上に、前記ゲート電極を挟み込む位置に形成されたソース電極およびドレイン電極と、
    　前記バリア層と、前記チャネル層と、前記ソース電極もしくは前記ドレイン電極に接する、前記チャネル層よりも低抵抗の低抵抗材料部と、
    　前記チャネル層および前記バッファ層に接する、前記チャネル層よりも低熱抵抗の低熱抵抗材料部と
    　を備えた
    　電子機器。
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