WO2022137854A1 - 固体撮像素子およびその製造方法 - Google Patents

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solid
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昭彦 加藤
利博 黒部
亮子 本庄
公一 馬場
直彦 君塚
遥平 広瀬
豊隆 片岡
卓哉 豊福
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present disclosure relates to a solid-state image sensor and a method for manufacturing the same.
  • CMOS Complementary Metal Oxide Semiconductor
  • a transfer transistor In a CMOS (Complementary Metal Oxide Semiconductor) image sensor, a plurality of pixels arranged in a pixel array section are a transfer transistor, an amplification transistor, a selection transistor, etc. (hereinafter collectively referred to as a transfer transistor, an amplification transistor, a selection transistor, etc.) in order to amplify and output the photoelectrically converted charge. It also has a pixel transistor).
  • an embedded gate structure in which the gate electrode is embedded from the surface of the semiconductor substrate may be used.
  • the channel area can be increased, noise can be reduced, and the read speed can be improved.
  • Japanese Unexamined Patent Publication No. 2013-125862 Japanese Unexamined Patent Publication No. 2017-183636 International Patent Publication No. 2013/094430 JP-A-2015-53411A Japanese Unexamined Patent Publication No. 2006-121093
  • the present disclosure provides a solid-state image sensor capable of reducing the parasitic capacitance of the gate while increasing the channel area of the pixel transistor.
  • the solid-state imaging device on one aspect of the present disclosure is a solid-state imaging device including a plurality of pixels that photoelectrically convert incident light, and is provided on a substrate provided with the plurality of pixels and on each of the plurality of pixels.
  • a first transistor having a first gate electrode portion embedded in a first direction from the first surface of the substrate toward the second surface of the substrate on the opposite side of the first surface, and the first transistor of the substrate.
  • a first gate insulating film provided between an active region in which a channel is formed and a first side surface of a first gate electrode portion facing the active region, and a second gate electrode portion other than the first side surface.
  • a first insulating film provided on the side surface and thicker than the first gate insulating film is provided, and the depth of the first insulating film from the first surface to the second surface of the substrate is approximately the depth of the first gate electrode portion.
  • the width of the upper surface of the first gate electrode portion is wider than the width of the bottom surface of the first gate electrode portion in the cross section in the first direction, which is the same as or deeper than that.
  • the first transistor further includes a second gate electrode portion embedded from the first surface to the second surface of the substrate and electrically connected to the first gate electrode portion, and the first gate electrode portion and the second gate electrode portion.
  • the gate electrode portions face each other with the active region interposed therebetween, and further include a second gate insulating film provided between the active region and the second gate electrode portion.
  • the first transistor is provided on the upper surface of the active region between the first gate electrode portion and the second gate electrode portion, and the upper gate electrode portion connecting between the first gate electrode portion and the second gate electrode portion. Further, an upper gate insulating film provided between the upper surface of the active region and the upper gate electrode portion is further provided.
  • the width of the source or drain of the first transistor in the first direction is the first. Approximately equal to the width of the active region in the direction.
  • the width of the source or drain of the first transistor in the first direction is the first.
  • the upper gate electrode portion is not provided above the source or drain of the first transistor.
  • the first transistor is embedded in a second gate electrode portion embedded from the first surface to the second surface of the substrate and from the first surface to the second surface of the substrate, and is embedded in the first gate electrode portion and the second surface.
  • a third gate electrode portion provided between the gate electrode portion and electrically connected to the first and second gate electrode portions is further provided, and the first gate electrode portion and the third gate electrode portion are active.
  • the second gate electrode portion and the third gate electrode portion are opposed to each other across the first active region portion of the region, and the second gate electrode portion and the third gate electrode portion are opposed to each other across the second active region of the active region, and are second active.
  • the second gate insulating film provided between the region portion and the second gate electrode portion, the third gate insulating film provided between the first active region portion and the third gate electrode portion, and the second active A fourth gate insulating film provided between the region portion and the third gate electrode portion is further provided.
  • the first transistor is embedded in a second gate electrode portion embedded from the first surface to the second surface of the substrate and from the first surface to the second surface of the substrate, and is embedded in the first gate electrode portion and the second surface.
  • a plurality of third gate electrode portions provided between the gate electrode portions and electrically connected to the first and second gate electrode portions are further provided.
  • the first transistor is provided on the upper surface of the first and second active regions, further includes an upper gate electrode portion connecting the first to third gate electrode portions, and the upper surface and the upper gate of the first and second active regions.
  • An upper gate insulating film provided between the electrode portion and the electrode portion is further provided.
  • the width of the upper gate electrode portion in the first direction is the first in the first direction. It is wider than the sum of the widths of the 1st and 2nd active regions.
  • the thickness of the first gate insulating film is 1 nm or more and less than 20 nm, and the thickness of the first insulating film is 20 nm or more.
  • the width of the upper surface of the active region is narrower than the width of the bottom surface of the active region.
  • the channel length of the first transistor is 200 nm or more.
  • the width of the upper surface of the active region in the first direction is 20 nm or more and 200 nm or less.
  • the depth from the first surface of the substrate to the bottom surface of the first gate electrode portion is 100 nm or more.
  • the first transistor is applied to an amplification transistor that amplifies the signal charge stored in the photodiode of the pixel.
  • the first transistor is at least one of a transfer transistor that transfers the signal charge accumulated in the photodiode of the pixel, a reset transistor that eliminates the signal charge of the photodiode, and a selection transistor that selectively connects the pixel to the vertical signal line. Applies to.
  • a method for manufacturing a solid-state image sensor having a plurality of pixels for photoelectric conversion of incident light in which a first trench is formed on the first surface of the substrate and a gate insulating film is formed on the inner wall of the first trench.
  • the element separation film is embedded in the first trench, and the element separation film is processed to form the second trench so as to expose the gate insulating film in the channel region where the channel is formed in the inner wall of the first trench.
  • the gate electrode is embedded in the second trench.
  • FIG. 4A is a cross-sectional view taken along the line BB.
  • FIG. 4A is a cross-sectional view taken along the line CC of FIG. 4A.
  • FIG. 5A is a cross-sectional view taken along the line BB.
  • FIG. 6A is a cross-sectional view taken along the line BB.
  • FIG. 7A is a cross-sectional view taken along the line CC of FIG. 7A.
  • FIG. 8A is a cross-sectional view taken along the line CC.
  • FIG. 3 is a plan view showing a configuration example in which the drain region, source region, and body region of the fifth embodiment are applied to the third embodiment.
  • FIG. 10A is a cross-sectional view taken along the line BB.
  • FIG. 2 is a cross-sectional view showing an example of a method for manufacturing an amplification transistor according to a third embodiment.
  • FIG. 13 is a cross-sectional view showing an example of a manufacturing method following FIG.
  • FIG. 13 is a cross-sectional view showing an example of a manufacturing method following FIG.
  • FIG. 13 is a cross-sectional view showing an example of a manufacturing method following FIG.
  • the plan view which shows an example of the layout of the pixel array part by this disclosure.
  • the block diagram which shows the schematic configuration example of the vehicle control system which is an example of the moving body control system by this disclosure.
  • the figure which shows the example of the installation position of the image pickup part.
  • FIG. 1 is a block diagram showing a configuration example of an embodiment of a solid-state image sensor to which the present technology is applied.
  • the solid-state image sensor 11 is a CMOS type solid-state image sensor (CIS), and has a pixel array unit 12, a vertical drive circuit 13, a shutter drive circuit 14, a CDS (Correlated Double Sampling) circuit 15, and a horizontal drive circuit 16. It is configured to include an AGC (Automatic Gain Controller) 17, an A / D (Analog-to-Digital) conversion unit 18, and a timing generator 19.
  • the solid-state image sensor 11 may be a front-illuminated CIS or a back-illuminated CIS.
  • the pixel array unit 12 has a plurality of pixels (for example, the pixel 21 in FIG. 3) arranged in a two-dimensional manner, and each pixel is provided on a semiconductor substrate to perform photoelectric conversion of incident light. It has one or more photoelectric conversion elements. Further, a plurality of signal wirings for supplying the signal from the vertical drive circuit 13 to each pixel are connected to the pixel array unit 12 for each row, and the pixel signal from each pixel is output to the CDS circuit 15. Multiple signal wirings for each row are connected.
  • the vertical drive circuit 13 sequentially supplies a signal for selecting a plurality of pixels of the pixel array unit 12 for each row via signal wiring.
  • the shutter drive circuit 14 sequentially supplies drive signals for performing shutter drive for each row of a plurality of pixels included in the pixel array unit 12.
  • the exposure time (charge accumulation time) of the pixels can be adjusted by adjusting the interval between the drive signal output from the shutter drive circuit 14 and the signal output from the vertical drive circuit 13.
  • the CDS circuit 15 reads a pixel signal from the pixels in the row selected by the signal from the vertical drive circuit 13 and performs CDS processing. That is, the CDS circuit 15 removes fixed pattern noise for each pixel by performing processing for taking the difference between the pixel signal corresponding to the level in which the charge is accumulated in each pixel and the pixel signal at the reset level of each pixel. Acquires a signal indicating the pixel value. Then, the CDS circuit 15 sequentially outputs a signal indicating the acquired pixel value to the AGC 17 according to the drive signal from the horizontal drive circuit 16.
  • the horizontal drive circuit 16 selects the pixels of the pixel array unit 12 in order in the column direction, and outputs a drive signal for outputting a signal indicating the pixel value to the CDS circuit 15.
  • the AGC 17 amplifies the signal indicating the pixel value supplied from the CDS circuit 15 with an appropriate gain, and outputs the signal to the A / D conversion unit 18.
  • the A / D conversion unit 18 outputs pixel data obtained by converting an analog signal supplied from the AGC 17 into a digital numerical value to the outside of the solid-state image sensor 11.
  • the timing generator 19 generates a signal indicating the timing required for driving each block of the solid-state image sensor 11 based on a clock signal having a predetermined frequency, and supplies the signal to each block.
  • the flow of the signal output from the pixel is indicated by a thick arrow, and the signal output from the pixel array unit 12 is amplified by the AGC 17 after being subjected to the CDS processing in the CDS circuit 15. Then, it is A / D converted by the A / D conversion unit 18 and output to the outside.
  • FIG. 1 shows an example of the configuration of the solid-state image sensor 11, for example, a configuration in which the A / D conversion unit 18 is not provided inside the solid-state image sensor 11 or A / D conversion for each pixel row. It is possible to adopt a configuration including a unit. Further, the solid-state image pickup device 11 may be configured to have a plurality of output systems by providing one or more CDS circuits 15 or providing a plurality of AGC 17s and an A / D conversion unit 18.
  • the peripheral circuits of the pixel array unit 12 include AND elements 22 to 24 arranged in each row of the pixel 21, transistors 25 arranged in each column of the pixel 21, and a constant potential source 26. It is configured to have.
  • the pixel 21 includes a PD 31, a transfer transistor 32, an FD 33, an amplification transistor 34, a selection transistor 35, and a reset transistor 36. Further, the transfer signal wiring 41, the reset signal wiring 42, and the selection signal wiring 43 that supply signals common to the pixels 21 arranged in the row direction are connected to the pixel 21, and the pixel signal is output to the CDS circuit 15. The pixel output wiring 44 is connected. Further, a predetermined power potential is supplied to the pixel 21 via the power potential supply wiring 45.
  • the PD 31 is a photoelectric conversion element that photoelectrically converts the light applied to the pixel 21 to generate an electric charge and stores the electric charge.
  • the transfer transistor 32 transfers the electric charge stored in the PD 31 to the FD 33 according to the transfer signal supplied via the transfer signal wiring 41.
  • the FD 33 is a floating diffusion region formed at a connection point between the transfer transistor 32 and the gate electrode of the amplification transistor 34, and temporarily stores the electric charge transferred from the PD 31 via the transfer transistor 32. That is, the potential of the gate electrode of the amplification transistor 34 increases according to the charge accumulated in the FD 33.
  • the drain of the amplification transistor 34 is connected to the power supply potential supply wiring 45, and the electric charge stored in the FD 33 is converted into a pixel signal at a level corresponding to the potential and output.
  • a selection signal for selecting the pixel 21 for outputting the pixel signal is supplied to the selection transistor 35 via the selection signal wiring 43, and the selection transistor 35 connects the amplification transistor 34 to the pixel output wiring 44 according to the selection signal. ..
  • the drain of the reset transistor 36 is connected to the power potential supply wiring 45, and the charge stored in the FD 33 is reset according to the reset signal supplied via the reset signal wiring 42.
  • the transistor 25 supplies a constant current to the pixel output wiring 44. That is, a constant current is supplied from the transistor 25 to the amplification transistor 34 of the pixel 21 for which the output of the pixel signal is selected, so that the amplification transistor 34 operates as a source follower. As a result, the gate potential of the amplification transistor 34 and the potential having a predetermined constant voltage difference are configured to appear in the pixel output wiring 44.
  • the constant potential source 26 supplies a constant potential to the gate electrode of the transistor 25 via the constant potential supply wiring 46 so that the transistor 25 operates in the saturation region to supply a constant current.
  • the output terminal of the AND element 22 is connected to the gate electrode of the transfer transistor 32 via the transfer signal wiring 41. Further, in the AND element 22, one input terminal is connected to the output terminal of the vertical drive circuit 13 via the signal wiring 51, and the other input terminal is pulsed according to the drive timing via the signal wiring 52. It is connected to the terminal that outputs the transfer signal of.
  • the output terminal of the AND element 23 is connected to the gate electrode of the reset transistor 36 via the reset signal wiring 42. Further, in the AND element 23, one input terminal is connected to the output terminal of the vertical drive circuit 13 via the signal wiring 51, and the other input terminal is pulsed according to the drive timing via the signal wiring 53. It is connected to the terminal that outputs the reset signal of.
  • the output terminal of the AND element 24 is connected to the gate electrode of the selection transistor 35 via the selection signal wiring 43. Further, in the AND element 24, one input terminal is connected to the output terminal of the vertical drive circuit 13 via the signal wiring 51, and the other input terminal is pulsed according to the drive timing via the signal wiring 54. It is connected to the terminal that outputs the selection signal of.
  • the selection signal shown in FIG. 3 is supplied to the selection transistor 35 via the selection signal wiring 43, the reset signal is supplied to the reset transistor 36 via the reset signal wiring 42, and the transfer signal is the transfer signal wiring. It is supplied to the transfer transistor 32 via 41.
  • the selection signal becomes high level and the selection transistor 35 becomes conductive, so that the signal of the pixel 21 is transmitted to the CDS circuit 15 via the pixel output wiring 44. It will be in a state where it can be output to.
  • the reset signal becomes high level and the reset transistor 36 becomes conductive, so that the charge accumulated in the FD 33 is reset. Then, when the reset signal reaches the Low level, the reset transistor 36 becomes non-conducting and the reset is completed, and then the pixel signal at the reset level is read out to the CDS circuit 15.
  • the transfer transistor 32 becomes conductive, and the charge stored in the PD 31 is transferred to the FD 33. Then, when the transfer signal reaches the Low level, the transfer transistor 32 becomes non-conducting and the charge transfer is completed, and then the pixel signal corresponding to the charge level stored in the FD 33 is read out to the CDS circuit 15.
  • the reset level pixel signal and the pixel signal corresponding to the charge level stored in the FD 33 are read out to the CDS circuit 15. Then, when the CDS circuit 15 performs the CDS processing, the fixed pattern noise generated due to the variation of the threshold voltage of the amplification transistor 34 for each pixel 21 is canceled.
  • the CDS circuit 15 outputs a signal indicating the pixel value of the pixel 21 in the row selected by the horizontal drive circuit 16 to the AGC 17 in FIG. 1 through the horizontal signal wiring 47.
  • FIG. 4A is a plan view showing a configuration example of the amplification transistor 34 according to the first embodiment.
  • FIG. 4A shows a planar configuration example of the amplification transistor 34
  • FIG. 4B shows a cross-sectional view taken along the line BB of FIG. 4A
  • FIG. 4C shows the C- of FIG. 4A.
  • a cross-sectional view taken along line C is shown.
  • the direction perpendicular to the first surface F1 of the semiconductor substrate 10 is the Z direction
  • the direction orthogonal to the Z direction is the X direction or the Y direction.
  • the Y direction is the channel length direction of the amplification transistor 34 in a plane parallel to the first surface F1
  • the X direction is a direction orthogonal to the Y direction in a plane parallel to the first surface F1 (or orthogonal to the Y and Z directions).
  • Direction to do
  • the amplification transistor 34 is a Fin type transistor provided on the semiconductor substrate 10.
  • the semiconductor substrate 10 may be, for example, a silicon substrate.
  • the amplification transistor 34 includes a gate electrode G, a source region S, and a drain region D.
  • the source region S and the drain region D are composed of an impurity diffusion layer provided on the surface of the semiconductor substrate 10.
  • a source region S is provided on one side in the channel length direction of the amplification transistor 34, and a drain region D is provided on the other side.
  • the channel region CH is provided in the body region BD between the source region S and the drain region D.
  • the body region BD as an active region is a region of the semiconductor substrate 10 between the source region S and the drain region D, and has a Fin shape protruding in a substantially vertical direction (Z direction) with respect to the first surface F1 of the semiconductor substrate 10.
  • the channel region CH is provided on the side surface of the body region BD facing the gate electrode G.
  • the source region S and the drain region D have a width substantially equal to that of the body region BD having the channel region CH.
  • the width of the source region S and the drain region D of the amplification transistor 34 in the X direction is the width of the body region BD in the X direction. Almost equal. Therefore, the source region S, the drain region D, and the body region BD have a substantially rectangular shape when viewed from above the surface of the semiconductor substrate 10 (when viewed from the Z direction).
  • the gate electrode G faces one side surface of the body region BD.
  • the channel region CH is also provided on one side of the body region.
  • the gate electrode G is embedded in the trench TR carved from the first surface F1 of the semiconductor substrate 10. That is, the lower portion (first gate electrode portion) G1 of the gate electrode G is in the trench TR carved from the first surface F1 of the semiconductor substrate 10 toward the second surface F2 opposite to the first surface F1. It is embedded.
  • the depth of the trench TR is, for example, about 100 nm or more. Therefore, the depth from the first surface F1 to the bottom surface of the lower portion G1 is also about 100 nm or more.
  • the upper part (upper gate electrode portion) G2 of the gate electrode G is provided on the lower part G1 and is provided integrally with the lower part G1.
  • the channel region CH is provided in the facing region of the semiconductor substrate 10 facing the gate electrode G via the gate insulating film 20.
  • the channel region CH is inverted by the voltage of the gate electrode G to conduct conduction between the source region S and the drain region D. That is, the channel of the amplification transistor 34 is formed on the first side surface SF1 of the lower portion G1 of the gate electrode G. Since the current flows between the source and the drain, it flows in the Y direction (or the ⁇ Y direction) of FIGS. 4B and 4C. Therefore, the length (width) of the channel region CH shown in FIG. 4B is the channel width W34.
  • the width (length) of the lower portion G1 of the gate electrode G in FIG. 4C is the channel length L34.
  • the channel length L34 is, for example, about 200 nm or more.
  • the lower portion G1 of the gate electrode G becomes narrower in the X direction and the Y direction as it becomes deeper in the ⁇ Z direction from the first surface F1 to the second surface F2. That is, the lower portion G1 is formed in a rectangular shape or a wedge shape that tapers from the first surface F1 to the second surface F2. Along with this, the channel length L34 is also gradually shortened from the first surface F1 to the second surface F2. Therefore, in the vertical cross section in the Z direction shown in FIGS. 4A and 4B, the widths Wtx and Wty of the upper surface of the lower portion G1 of the lower portion G1 are wider than the widths Wbx and Wby of the bottom surface of the lower portion G1.
  • the gate insulating film 20 is provided between the body region BD in which the channel of the amplification transistor 34 is formed and the first side surface SF1 of the gate electrode G facing the body region BD. Further, the gate insulating film 20 is interposed between the gate electrode G and the semiconductor substrate 10 at the bottom of the trench TR. Further, the gate insulating film 20 is also interposed between the upper portion G2 of the gate electrode G and the semiconductor substrate 10. As a result, the gate insulating film 20 electrically separates the gate electrode G from the semiconductor substrate 10.
  • a silicon oxide film or a high-dielectric material having a higher relative permittivity than the silicon oxide film for example, a hafnium oxide film
  • an STI (Shallow Trench Isolation) 30 as a first insulating film is provided in the trench TR.
  • the STI 30 contacts the second side surface SF2 on the opposite side of the first side surface SF1 of the lower G1 in the trench TR.
  • the STI 30 also contacts the side surfaces SF3 and SF4 facing the Y direction of the lower portion G1 in the trench TR. That is, the STI 30 covers three side surfaces SF2 to SF4 other than the first side surface SF1 of the lower portion G1 of the gate electrode G.
  • the STI 30 is thicker than the gate insulating film 20 and is provided to a depth substantially equal to or deeper than the gate insulating film 20.
  • an insulating material such as a silicon oxide film is used.
  • the trench TR and the gate electrode G have a substantially rectangular shape when viewed from the Z direction, and the STI 30 has three side surfaces (second side surface) other than the first side surface SF1 of the lower G1. It covers SF2 to SF4.
  • the STI 30 is provided on a side surface other than the side surface of the gate electrode G facing the channel region CH. Even if the trench TR and the gate electrode G have a shape other than a rectangle, the gate insulating film 20 is provided on the side surface of the gate electrode G facing the channel region CH.
  • the thickness of the STI 30 is thicker than that of the gate insulating film 20 in each of the X direction, the Y direction, and the Z direction.
  • the thickness of the gate insulating film 20 is, for example, about 1 nm or more and less than about 20 nm, and the thickness of the STI 30 is, for example, about 20 nm or more. Therefore, the distance between the side surfaces SF2 to SF4 of the gate electrode G facing the semiconductor substrate 10 other than the channel region CH and the semiconductor substrate 10 is the distance between the first side surface SF1 of the gate electrode G facing the channel region CH and the semiconductor. It is larger than the distance to the substrate 10.
  • the lower portion G1 of the gate electrode G is covered with the gate insulating film 20 on the first side surface SF1 facing the channel region CH of the body region BD, and on the side surfaces SF2 to SF4 other than the first side surface SF1. It is covered with STI30, which is thicker than the gate insulating film 20.
  • the parasitic capacitance of the gate electrode G is very small on the side surfaces SF2 to SF4 other than the first side surface SF1 facing the channel region CH.
  • the parasitic capacitance of the gate electrode G becomes small, the conversion efficiency at the time of amplifying the pixel charge is improved, and the S / N ratio is improved.
  • the operating speed of the amplification transistor 34 can be increased.
  • a Fin type transistor is used as the amplification transistor 34.
  • the conversion efficiency is a conversion coefficient of a voltage value per charge (for example, electrons) when electrons photoelectrically converted by a photodiode PD are transferred to an FD 33 via a transfer transistor 32 and converted into a voltage. ..
  • the conversion efficiency CG is expressed by Equation 1.
  • CG q ⁇ G SF / C SN + C GD + (1-G SF ) C GS (Equation 1) where q is an elementary charge.
  • GSF is the gain of the source follower circuit connected to the output wiring 44.
  • the C SN is a parasitic capacitance component such as the reset transistor 36, the transfer transistor 32, the amplification transistor 35, and the wiring
  • the C GD is the gate-drain capacitance of the amplification transistor 35.
  • CGS is the gate-source capacitance of the amplification transistor 35.
  • the parasitic capacitance component of the amplification transistor 35 is a capacitance between the gate electrode G and another element or diffusion region arranged via an insulating material such as STI30, an insulating material or a gate oxide film. Includes the capacitance of the well region and the gate electrode G in contact with each other.
  • the transistor of the present disclosure is applied to the amplification transistor 34, it can be applied to any of the other transfer transistor 32, the reset transistor 36, and the selection transistor 35. Further, the transistor of the present disclosure may be applied to two or more of the amplification transistor 34, the transfer transistor 32, the reset transistor 36, and the selection transistor 35. As a result, each transistor 32, 33 to 36 can pass a relatively large current while reducing the layout area of the pixels.
  • FIG. 5A is a plan view showing a configuration example of the amplification transistor 34 according to the second embodiment.
  • FIG. 5A shows a planar configuration example of the amplification transistor 34
  • FIG. 5B shows a cross-sectional view taken along the line BB of FIG. 5A.
  • the cross section along the line CC in FIG. 5 may be the same as the cross section shown in FIG. 4C.
  • the second embodiment is different from the first embodiment in that the gate electrodes G_1 and G_1 are provided on both sides (both sides) of the body region BD.
  • the gate electrode G_1 may have the same configuration as the gate electrode G of the first embodiment.
  • the gate electrode G_1 has basically the same configuration as the gate electrode G_1, but has a configuration symmetrical with respect to the gate electrode G_1 with the body region BD interposed therebetween (line symmetry with respect to the Z axis).
  • the channel regions CH_1 and CH_2 are provided on both side surfaces of the body region BD in the X direction, respectively.
  • the channel region CH_1 is provided on one side surface of the body region BD facing the gate electrode G_1, and the channel region CH_1 is provided on the other side surface of the body region BD facing the gate electrode G_1.
  • the source region S and the drain region D are provided in common with respect to the channel regions CH_1 and CH2. That is, the gate electrodes G_1 and G_1 are commonly connected to the FD 33 and are driven to the same voltage at the same timing.
  • the gate electrodes G_1 and G_1 face both side surfaces of the body region BD.
  • channel regions CH_1 and CH_2 are also provided on both side surfaces of the body region BD.
  • the lower portion G1-1 of the gate electrode G_1 is embedded in the trench TR_1 carved from the first surface F1 of the semiconductor substrate 10 toward the second surface F2 on the opposite side of the first surface F1.
  • the upper part G2_1 of the gate electrode G_1 is provided on the lower part G1_1 and is provided integrally with the lower part G1_1.
  • the channel region CH_1 is provided in the facing region of the semiconductor substrate 10 facing the gate electrode G_1 via the gate insulating film 20_1.
  • the lower portion G1_1 of the gate electrode G_1 is configured in a rectangular shape or a wedge shape that tapers from the first surface F1 to the second surface F2.
  • the channel length L34 and the channel width W34 are gradually shortened or narrowed from the first surface F1 to the second surface F2.
  • the gate insulating film 20_1 is provided between the body region BD and the first side surface SF1-1 of the gate electrode G_1. Further, the gate insulating film 20_1 is interposed between the gate electrode G_1 and the semiconductor substrate 10 at the bottom of the trench TR_1. Further, the gate insulating film 20_1 is also interposed between the upper portion G2_1 of the gate electrode G_1 and the semiconductor substrate 10. As a result, the gate insulating film 20_1 electrically separates the gate electrode G_1 from the semiconductor substrate 10. The same material as the gate insulating film 20 is used for the gate insulating film 20_1.
  • an STI30 is provided in addition to the lower portion G1_1 of the gate electrode G_1.
  • the STI30_1 contacts the second side surface SF2_1 on the opposite side of the first side surface SF1_1 of the lower G1_1 in the trench TR_1.
  • the STI30_1 covers three side surfaces SF2_1 to SF4_1 other than the first side surface SF1_1 of the lower portion G1_1 of the gate electrode G_1 in the trench TR_1.
  • the STI30_1 is thicker than the gate insulating film 20_1 and is provided to a depth substantially equal to the lower portion G1_1 of the gate electrode G_1.
  • the depth of the STI30_1 is preferably substantially the same as or deeper than that of the gate electrode G_1 in order to cover the side surfaces SF1-2 to SF1_1 other than the side surface SF1_1 of the gate electrode G_1.
  • the gate electrodes G_1 and G_1 do not face the semiconductor substrate 10 other than the channel regions CH_1 and CH_2 via the gate insulating film, but face the semiconductor substrate 10 via the relatively thick STI30.
  • the parasitic capacitance of the gate electrodes G_1 and G_1 can be suppressed low.
  • the gate electrode G_2 is embedded in the trench TR_2 carved from the first surface F1 of the semiconductor substrate 10. That is, the lower portion (second gate electrode portion) G1_2 of the gate electrode G_2 is formed in the trench TR_2 carved from the first surface F1 of the semiconductor substrate 10 toward the second surface F2 opposite to the first surface F1. It is embedded.
  • the upper part G2_2 of the gate electrode G_2 is provided on the lower part G1_2 and is provided integrally with the lower part G1_2.
  • the channel region CH_2 is provided in the facing region of the semiconductor substrate 10 facing the gate electrode G_2 via the gate insulating film 20_2.
  • the channel region CH_2 is inverted by the voltage of the gate electrode G_2 to conduct conduction between the source region S and the drain region D. That is, the channel of the amplification transistor 34 is formed on the first side surface SF1_2 of the lower portion G1_2 of the gate electrode G_2 and the bottom surface of the upper portion G2_2. Since the current flows between the source and the drain, it flows in the Y direction (or the ⁇ Y direction). Therefore, the sum of the lengths (widths) of the channel regions CH_1 and CH_2 shown in FIG. 5B is the channel width W34.
  • the width (length) of the lower portion G1_1 or G1-2 of the gate electrode G_1 or G_1 in FIG. 5A in the Y direction is the channel length L34.
  • the lower portion G1_2 of the gate electrode G_2 becomes narrower in the X direction and the Y direction as it becomes deeper in the Z direction from the first surface F1 to the second surface F2. That is, the lower portion G1_2 is configured in a rectangular shape or a wedge shape that tapers from the first surface F1 to the second surface F2. Along with this, the channel length L34 gradually becomes shorter from the first surface F1 to the second surface F2, as described with reference to FIG. 4C. Therefore, in the vertical cross section in the Z direction, the widths Wtx and Wty of the upper surface of the lower portion G1 of the lower portion G1 are wider than the widths Wbx and Wby of the bottom surface of the lower portion G1.
  • the width Wtbd of the upper surface of the width of the body region BD is narrower than the width Wbdb of the bottom surface of the width of the body region BD.
  • the width Wtbd is, for example, about 20 nm or more and about 200 nm or less.
  • the gate insulating film 20_2 is provided between the body region BD and the first side surface SF1_1 of the lower portion G1_2 of the gate electrode G_2. Further, the gate insulating film 20_2 is interposed between the gate electrode G_2 and the semiconductor substrate 10 at the bottom of the trench TR_2. Further, the gate insulating film 20_2 is also interposed between the upper portion G2_2 of the gate electrode G_2 and the semiconductor substrate 10. As a result, the gate insulating film 20_2 electrically separates the gate electrode G_2 from the semiconductor substrate 10.
  • the material of the gate insulating film 20_1 may be the same as the material of the gate insulating film 20_1.
  • STI30_2 as a second insulating film is provided in the trench TR_2.
  • the STI30_2 contacts the second side surface SF2_2 on the opposite side of the first side surface SF1_2 of the lower G1-2 in the trench TR_2.
  • the STI30_2 also contacts the side surfaces SF3_2 and SF4_2 facing the Y direction of the lower G1-2 in the trench TR_2. That is, the STI30_2 covers the three side surfaces SF2_2 to SF4_2 other than the first side surface SF1_2 of the lower portion G1_2 of the gate electrode G_2.
  • the STI30_2 is thicker than the gate insulating film 20_2, and is provided at a depth substantially equal to or deeper than the gate electrodes G_1 and G_2.
  • an insulating material such as a silicon oxide film is used.
  • the trench TR_2 and the gate electrode G_2 also have a substantially rectangular shape when viewed from the Z direction, and the STI30_2 covers three side surfaces SF2_2 to SF4_2 other than the first side surface SF1_2 of the lower G1_2. is doing.
  • the STI30_2 is provided on a side surface other than the side surface of the gate electrode G_2 facing the channel region CH_2.
  • the gate insulating film 20_2 is provided on the side surface of the gate electrode G_2 facing the channel region CH_2.
  • the thickness of STI30_2 is thicker than that of the gate insulating film 20_2 in each of the X direction, the Y direction, and the Z direction.
  • the thickness of the gate insulating film 20_2 and STI30_2 may be substantially equal to the thickness of the gate insulating film 20_1 and STI30_1, respectively.
  • the distance between the side surface SF2_2 to SF4_2 of the gate electrode G_2 facing the semiconductor substrate 10 other than the channel region CH_2 and the semiconductor substrate 10 is the distance between the first side surface SF1_2 of the gate electrode G_2 facing the channel region CH_2 and the semiconductor. It is larger than the distance to the substrate 10.
  • the lower part G1_1 of the gate electrode G_1 of the amplification transistor 34 and the lower part G1_2 of the gate electrode G_2 according to the second embodiment face each other with the body region BD interposed therebetween, and form channels on both sides of the body region BD. be able to. Therefore, the amplification transistor 34 according to the second embodiment can widen the channel width W34 and allow a relatively large current to flow. Further, in the present disclosure, the lower portion G1_2 of the gate electrode G_2 is covered with an STI30 thicker than the gate insulating film 20 on the side surfaces SF2_2 to SF4_2 other than the first side surface SF1_2.
  • the parasitic capacitance of the gate electrode G_1 is also small as in the gate electrode G_1. Therefore, the amplification transistor 34 of the second embodiment can also improve the conversion efficiency at the time of amplifying the pixel charge and improve the S / N ratio. Further, the operating speed of the amplification transistor 34 can be increased.
  • the transistor of the second embodiment can be applied to any of the amplification transistor 34, the transfer transistor 32, the reset transistor 36, and the selection transistor 35.
  • FIG. 6A is a plan view showing a configuration example of the amplification transistor 34 according to the third embodiment.
  • FIG. 6A shows a planar configuration example of the amplification transistor 34
  • FIG. 6B shows a cross-sectional view taken along the line BB of FIG. 6A.
  • the cross section along the line CC in FIG. 6 may be the same as the cross section shown in FIG. 4C.
  • the upper G2_1 and G2_1 of the gate electrodes G_1 and G_2 are integrally connected.
  • the upper G2_1 and G2_2 as the upper gate electrode portion are provided over the upper surface of the body region BD, and are electrically connected between the lower G1_1 of the gate electrode G_1 and the lower G1_2 of the gate electrode G_2.
  • a gate insulating film 20t as an upper gate insulating film is provided between the upper surface of the body region BD and the upper G2_1 and G2_2.
  • a channel is also formed on the upper surface of the body region BD, so that the channel width W34 can be further increased and the current of the amplification transistor 34 can be further increased.
  • FIG. 7A is a plan view showing a configuration example of the amplification transistor 34 according to the fourth embodiment.
  • FIG. 7B is a cross-sectional view taken along the line CC of FIG. 7A.
  • the width of the drain region D in the X direction is wider than that of the body region BD, and the drain region D is the gate. It protrudes in the ⁇ X direction to a position facing the side surface SF4 of the lower portion G1 of the electrode G. Increasing the width of the drain region D facilitates contact with the drain region D.
  • the cross section along the line BB of FIG. 7A may be the same as the cross section shown in FIG. 4B.
  • the cross section of FIG. 7B is basically the same as the cross section shown in FIG. 4C.
  • the drain region D appears on the side surface SF4 side in the Y direction of the lower portion G1 via the STI30.
  • the STI 30 as the second insulating film is provided between the drain region D and the side surface SF4 of the lower portion G1 of the gate electrode G.
  • the film thickness of the STI 30 between the drain region D and the side surface SF4 is thicker than the film thickness of the gate insulating film 20. Therefore, even if the drain region D faces the side surface SF4, the parasitic capacitance of the gate electrode G does not increase so much. Therefore, the fourth embodiment can sufficiently obtain the effect of the first embodiment.
  • FIG. 8A is a plan view showing a configuration example of the amplification transistor 34 according to the fifth embodiment.
  • FIG. 8B is a cross-sectional view taken along the line CC of FIG. 8A.
  • the fifth embodiment in the XY plane, not only the drain region D but also the width of the source region S in the X direction (orthogonal to the channel length direction) becomes wider than that of the body region BD. There is. Therefore, not only the drain region D but also the source region S protrudes in the ⁇ X direction to a position facing the side surface SF3 of the lower portion G1 of the gate electrode G. By widening the width of the drain region D and the source region S, contact with the drain region D and the source region S becomes easy.
  • the cross section along the line BB of FIG. 8A may be the same as the cross section shown in FIG. 4B.
  • the cross section along the line CC of FIG. 8B is basically the same as the cross section shown in FIG. 4C.
  • the drain region D appears on the side surface SF4 side in the Y direction of the lower portion G1 via the STI30
  • the source region S appears on the side surface SF3 side via the STI30.
  • the STI 30 is provided between the source region S and the side surface SF3 of the lower portion G1 of the gate electrode G.
  • the film thickness of the STI 30 between the source region S and the side surface SF4 is also thicker than the film thickness of the gate insulating film 20. Therefore, even if the source region S faces the side surface SF3, the parasitic capacitance of the gate electrode G does not increase so much. Therefore, the effect of the first embodiment can be sufficiently obtained in this modification as well.
  • the width of the drain region D and / or one of the drain region D and / or the source region S in the X direction may be wider than that of the body region BD.
  • the upper portion G2 of the gate electrode G is not provided above the drain region D and the source region S. That is, in a plan view seen from the Z direction, the upper portion G2 of the gate electrode G does not overlap with the drain region D and the source region S. As a result, it is possible to suppress an increase in the parasitic capacitance of the gate electrode G.
  • drain region D, the source region S and the body region BD of the fourth or fifth embodiment may be combined with the first to third embodiments.
  • FIG. 9 is a plan view showing an example in which the drain region D, the source region S, and the body region BD of the fifth embodiment are applied to the third embodiment. Also in the sixth embodiment, the width of the drain region D and the source region S in the X direction (orthogonal direction with respect to the channel length direction) in the XY plane is wider than that of the body region BD. Therefore, the source region S projects in the X direction to a position facing the side surfaces SF3_1 and SF3_2 of the lower portion of the gate electrode G (G1_1 and G1_2 in FIG. 6B).
  • the drain region D projects in the X direction to a position facing the side surfaces SF4_1 and SF4_2 of the lower portion of the gate electrode G (G1_1 and G1_2 in FIG. 6B). By widening the width of the drain region D and the source region S, contact with the drain region D and the source region S becomes easy.
  • the sixth embodiment may be the same as the corresponding configurations of the third or fifth embodiment. Therefore, the cross section along the line BB in FIG. 9 may be the same as the cross section shown in FIG. 6B. Further, the cross section along the line CC of FIG. 9 may be the same as the cross section shown in FIG. 8B. Thereby, the sixth embodiment can obtain the effects of the third and fifth embodiments.
  • FIG. 10A is a plan view showing a configuration example of the amplification transistor 34 according to the seventh embodiment.
  • FIG. 10B is a cross-sectional view taken along the line BB of FIG. 10A.
  • the cross section along the line CC of FIG. 10A may be the same as that of FIG. 8B.
  • a gate electrode G_3 as a third gate electrode is provided between the gate electrode G_1 and the gate electrode G_2.
  • the gate electrodes G_1 and G_1 may be the same as those of the third embodiment.
  • the gate electrode G_3 is arranged in the middle between the gate electrode G_1 and the gate electrode G_2.
  • the gate electrodes G_1 to G_3 are configured and arranged substantially symmetric with respect to the center line in the Z direction of the gate electrodes G_1 (line symmetry with respect to the Z axis).
  • the gate electrode G_3 is embedded in the trench TR_3 carved from the first surface F1 of the semiconductor substrate 10. That is, the lower portion (third gate electrode portion) G1_2 of the gate electrode G_3 is formed in the trench TR_3 carved from the first surface F1 of the semiconductor substrate 10 toward the second surface F2 opposite to the first surface F1. It is embedded.
  • the upper part G2_3 of the gate electrode G_3 is provided on the lower part G1_3 and is provided integrally with the lower part G1_3.
  • the upper portion G2_3 is integrally configured with the upper portion G2_1 of the gate electrode G_1 and the upper portion G2_1 of the gate electrode G_2, and connects the lower portions G1_1 to G1_3 as electrodes. Therefore, the gate electrodes G_1 to G_3 function as an integrated gate electrode.
  • the width of the upper portions G2-1 to G2_3 of the gate electrodes G_1 to G_3 in the X direction is wider than the sum of the widths of the body regions BD_1 and BD_1 in the X direction.
  • the channel region CH_3 is provided in the facing region of the semiconductor substrate 10 facing the gate electrode G_3 via the gate insulating film 20_3.
  • the channel region CH_4 is provided in the facing region of the semiconductor substrate 10 facing the gate electrode G_3 via the gate insulating film 20_4. That is, in the gate electrode G_3, the channel is formed in the body region BD facing the side surface SF1_3 and SF2_3 of the lower portion G1_3 of the gate electrode G_3.
  • the channel is also formed in the body region BD facing the bottom surface of the upper G2-1 to G2_3 via the gate insulating film. Since the current flows between the source and the drain, it flows in the Y direction (or the ⁇ Y direction). Therefore, the sum of the lengths (widths) of the channel regions CH_1 to CH_1 shown in FIG. 10B is the channel width W34.
  • the length L34 in FIG. 10A is the channel length.
  • the lower portion G1_3 of the gate electrode G_3 becomes narrower in the X direction and the Y direction as it becomes deeper in the ⁇ Z direction from the first surface F1 to the second surface F2. That is, the lower portion G1_3 is configured in a rectangular shape that tapers from the first surface F1 to the second surface F2, similarly to the lower G1_1 and G1_2. Along with this, the channel length L34 gradually becomes shorter from the first surface F1 to the second surface F2, as described with reference to FIG. 4C. Therefore, as shown in FIGS. 8B and 10B, in the vertical cross section in the Z direction, the widths Wtx and Wty of the upper surface of the lower portion G1_3 are wider than the widths Wbx and Wby of the bottom surface of the lower portion G1_3.
  • the gate insulating film 20_3 is provided between the body region BD_1 and the side surface SF1_3 of the lower G1_3.
  • the gate insulating film 20_4 is provided between the body region BD_2 and the side surface SF1_4 of the lower G1_4. Further, the gate insulating film 20t is interposed between the upper portion G2_3 of the gate electrode G_3 and the semiconductor substrate 10. The gate insulating film is also provided at the bottom of the trench TR_3. As a result, the gate electrode G_3 is electrically separated from the semiconductor substrate 10.
  • the material of the gate insulating films 20_3 and 20_4 may be the same as the material of the gate insulating films 20_1 and 20_2.
  • the lower part G1_1 of the gate electrode G_1 and the lower part G1_3 of the gate electrode G_3 face each other with the body region BD_1 as the first active region portion interposed therebetween.
  • the lower part G1-2 of the gate electrode G_2 and the lower part G1_3 of the gate electrode G_3 face each other with the body region BD_2 as the second active region portion interposed therebetween.
  • an STI 30 is provided in the trench TR_3 between the lower G1_3 and the drain region D, and between the lower G1_3 and the source region S.
  • the STI 30 is thicker than any of the gate insulating films 20_1 to 20_1 and is provided to a depth substantially equal to that of the gate insulating films 20_3 and 20_4.
  • the lower G1_3 of the gate electrode G_3 according to the seventh embodiment faces each other with the body regions BD_1 and BD_1 interposed therebetween, and channels can be formed on both sides of the body regions BD_1 and BD_1. Therefore, the amplification transistor 34 according to the seventh embodiment can further widen the channel width W34 and allow a larger current to flow. Further, in the present disclosure, the lower portion G1_3 of the gate electrode G_3 is covered with an STI30 thicker than the gate insulating films 20_1 to 20_4 on the side surfaces SF4_3 and SF4_4.
  • the amplification transistor 34 of the seventh embodiment can also improve the conversion efficiency at the time of amplifying the pixel charge and improve the S / N ratio. Further, the operating speed of the amplification transistor 34 can be increased.
  • a plurality of lower parts 1_3 may be arranged in the X direction between the lower part G1_1 of the gate electrode G_1 and the lower part G1_2 of the gate electrode G_2.
  • the transistor of the seventh embodiment can be applied to any of the amplification transistor 34, the transfer transistor 32, the reset transistor 36, and the selection transistor 35.
  • FIG. 11 is a plan view showing a configuration example of the amplification transistor 34 according to the eighth embodiment.
  • the width of the drain region D and the source region S in the X direction (orthogonal direction with respect to the channel length direction) in the XY plane is the sum of the widths of the body regions BD_1 and BD_2 in the X direction. Wide. Therefore, the source region S projects in the ⁇ X direction to a position facing the side surfaces SF3_1 and SF3_1 of the lower G1_1 of the gate electrodes G_1 and G_1 and G1_2.
  • the drain region D projects in the X direction to a position facing the side surfaces SF4_1 and SF4_2 of the lower portions G1_1 and G1-2 of the gate electrodes G_1 and G_1.
  • FIG. 11 Other configurations of the eighth embodiment may be the same as the corresponding configurations of the seventh embodiment. Therefore, the cross section along the line BB of FIG. 11 may be the same as that of FIG. 10B. The cross section along the line CC of FIG. 11 may be the same as that of FIG. 8B.
  • the STI 30 is provided between the source region S and the side surface SF3_3 of the gate electrode G_3, and between the drain region D and the side surface SF4_3 of the gate electrode G_3. Therefore, even if the source region S and the drain region D face the side surfaces SF3_3 and SF4_3, the parasitic capacitance of the gate electrode does not increase so much. Therefore, the effect of the first embodiment can be sufficiently obtained in the eighth embodiment as well.
  • a plurality of lower parts 1_3 may be arranged in the X direction between the lower part G1_1 of the gate electrode G_1 and the lower part G1_2 of the gate electrode G_2.
  • FIG. 12 is a plan view showing a configuration example of the amplification transistor 34 according to the ninth embodiment.
  • the ninth embodiment is different from the third embodiment in that the planar shapes of the lower portion G1_1 of the gate electrode G_1 and the lower portion G1_2 of the gate electrode G_1 are semicircular in the XY plane.
  • the side surface SF2_1 other than the side surface SF1_1 of the lower portion G1_1 has a curved surface and is covered with STI30 which is thicker than the gate insulating film 20_1.
  • the side surface SF2_2 other than the side surface SF1_2 of the lower portion G1_2 also has a curved surface and is covered with STI30 which is thicker than the gate insulating film 20_1. Therefore, the ninth embodiment can obtain the same effect as the third embodiment.
  • the ninth embodiment can be applied to other embodiments.
  • the ninth embodiment may be applied to any of the first to eighth embodiments.
  • 13 to 16 are cross-sectional views showing an example of the manufacturing method of the third embodiment. 13 to 16 show a cross section corresponding to the cross section of FIG. 6B.
  • a P-type well diffusion layer is formed on the first surface F1 side of the semiconductor substrate 10, and the insulating film 151 and the hard mask HM material are deposited on the first surface F1.
  • the hard mask HM for example, an insulating film such as a silicon oxide film or a silicon nitride film or a laminated film thereof is used.
  • the material of the hard mask HM is processed into the patterns of trenches TR_1 and TR_2 by using the lithography technique and the etching technique.
  • the semiconductor substrate 10 is etched to form trenches TR_1 and TR_2 as the first trench.
  • the body region BD is formed into a Fin shape protruding in the Z direction.
  • the gate insulating films 20_1 and 20_2 are formed on the inner walls of the trenches TR_1 and TR_2. As a result, the structure shown in FIG. 13 is obtained.
  • the material of STI30 (for example, a silicon oxide film) is embedded in the trenches TR_1 and TR_2 by using a CVD (Chemical Vapor Deposition) method or the like.
  • the STI30 is polished and flattened by using a CMP (Chemical Mechanical Polishing) method or the like until the hard mask HM is exposed.
  • the material of STI30 is processed into the pattern of the lower part G1_1 of the gate electrode G_1 and the lower part G1_2 of the gate electrode G_1 by using the lithography technique and the etching technique.
  • the STIs 30 on both sides of the body region BD in the trenches TR_1 and TR_2 are removed in a reverse taper shape, and the second trench TR_1 for embedding the lower portions G1_1 and G1_2 of the gate electrodes G_1 and G_1, TR_12 is formed.
  • the gate insulating films 20_1 and 20_1 on the side surface of the body region BD having the channel regions CH_1 and CH_2 are exposed.
  • the other side surface of the body region BD remains covered with STI30, which is thicker than the gate insulating films 20_1 and 20_1.
  • the materials of the gate electrodes G_1 and G_2 are embedded in the trenches TR_1 and TR_1. Further, the materials of the gate electrodes G_1 and G_1 are processed by using the lithography technique and the etching technique. As a result, the side surfaces SF1_1 and SF1_2 of the lower portions G1_1 and G1_2 of the gate electrodes G_1 and G_1 face the body region BD via the gate insulating films 20_1 and 20_1 and face the channel regions CH_1 and CH_2. Side surfaces SF2_1 to SF4_1 and SF2_2 to SF4_2 other than the side surfaces SF1_1 and SF1_2 of the lower parts G1_1 and G1_2 are covered with STI30.
  • the amplification transistor 34 shown in FIG. 6B is completed.
  • the amplification transistor 34 according to another embodiment can be formed by changing the layout pattern in the process of forming the trench or the like, a more detailed description of the manufacturing method thereof will be omitted here.
  • FIG. 17 and 18 are plan views showing an example of the layout of the pixel array unit 12 according to the present disclosure.
  • FIG. 17 shows the layout of the front-illuminated CIS
  • FIG. 18 shows the layout of the back-illuminated CIS.
  • an STI 30 is provided around each photodiode 31 to electrically and optically separate adjacent photodiode PDs.
  • a transfer transistor 32, an FD 33, an amplification transistor 34, a selection transistor 35, and a reset transistor 36 are arranged between the photodiode PDs.
  • One end of the selection transistor 35 is connected to the pixel output wiring 44.
  • the well electrode TW is an electrode electrically connected to the well diffusion layer of the semiconductor substrate 10.
  • the transfer transistor 32 is provided corresponding to each photodiode PD in order to transfer the charges accumulated in the four photodiodes 31 to the FD 33 at different timings.
  • the Fin-type transistor according to the present disclosure can be applied to both the front-illuminated CIS and the back-illuminated CIS.
  • the technique according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 19 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (Interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 has a driving force generator for generating a driving force of a vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, turn signals or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle outside information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the out-of-vehicle information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the image pickup unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects a driver's state is connected to the vehicle interior information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether or not the driver has fallen asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, so that the driver can control the driver. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the vehicle outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a head-up display.
  • FIG. 20 is a diagram showing an example of the installation position of the image pickup unit 12031.
  • the image pickup unit 12031 has image pickup units 12101, 12102, 12103, 12104, and 12105.
  • the image pickup units 12101, 12102, 12103, 12104, 12105 are provided at positions such as, for example, the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
  • the image pickup unit 12101 provided in the front nose and the image pickup section 12105 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the image pickup units 12102 and 12103 provided in the side mirror mainly acquire images of the side of the vehicle 12100.
  • the image pickup unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the image pickup unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 20 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging range of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 can be obtained.
  • At least one of the image pickup units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera including a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object in the image pickup range 12111 to 12114 based on the distance information obtained from the image pickup unit 12101 to 12104, and a temporal change of this distance (relative speed with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like that autonomously travels without relying on the driver's operation.
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the image pickup units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the image pickup units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging unit 12101 to 12104.
  • recognition of a pedestrian is, for example, a procedure for extracting feature points in an image captured by an image pickup unit 12101 to 12104 as an infrared camera, and pattern matching processing is performed on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 determines the square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technique according to the present disclosure can be applied.
  • the solid-state image sensor according to the present disclosure can be applied to, for example, the image pickup unit 12031 among the configurations described above.
  • the present technology can have the following configurations.
  • the substrate provided with the plurality of pixels and A first gate electrode portion provided in each of the plurality of pixels and embedded in a first direction from the first surface of the substrate to the second surface of the substrate opposite to the first surface.
  • 1 transistor and A first gate insulating film provided between an active region in which a channel of the first transistor is formed and a first side surface of the first gate electrode portion facing the active region in the substrate.
  • a first insulating film provided on the second side surface of the first gate electrode portion other than the first side surface and thicker than the first gate insulating film is provided.
  • the depth of the first insulating film from the first surface to the second surface of the substrate is substantially the same as or deeper than the depth of the first gate electrode portion.
  • a solid-state image sensor in which the width of the upper surface of the first gate electrode portion is wider than the width of the bottom surface of the first gate electrode portion in the cross section in the first direction.
  • the first transistor further includes a second gate electrode portion embedded from the first surface of the substrate toward the second surface and electrically connected to the first gate electrode portion, and the first one.
  • the gate electrode portion and the second gate electrode portion face each other with the active region interposed therebetween.
  • the solid-state image pickup device according to (1) further comprising a second gate insulating film provided between the active region and the second gate electrode portion.
  • the first transistor is provided on the upper surface of the active region between the first gate electrode portion and the second gate electrode portion, and is provided between the first gate electrode portion and the second gate electrode portion. Further equipped with an upper gate electrode part to connect, The solid-state imaging device according to (2), further comprising an upper gate insulating film provided between the upper surface of the active region and the upper gate electrode portion.
  • the direction substantially perpendicular to the channel length direction of the first transistor is the first direction in a plane substantially parallel to the first surface of the substrate, the width of the source or drain of the first transistor in the first direction.
  • 3 is the solid-state imaging device according to (3), wherein is substantially equal to the width of the active region in the first direction.
  • the width of the source or drain of the first transistor in the first direction is wider than the width of the active region in the first direction.
  • the solid-state image pickup device according to (3) further comprising a second insulating film that is provided between the source or drain of the first transistor and the first gate electrode portion and is thicker than the first gate insulating film.
  • the first transistor is A second gate electrode portion embedded from the first surface of the substrate toward the second surface, and a first gate electrode portion embedded from the first surface of the substrate toward the second surface.
  • a third gate electrode portion provided between the second gate electrode portion and electrically connected to the first and second gate electrode portions is further provided.
  • the first gate electrode portion and the third gate electrode portion face each other with the first active region portion of the active region interposed therebetween.
  • the second gate electrode portion and the third gate electrode portion face each other with the second active region portion of the active region interposed therebetween.
  • the solid-state image pickup device according to (1), further comprising a fourth gate insulating film provided between the second active region portion and the third gate electrode portion.
  • the first transistor is A second gate electrode portion embedded from the first surface of the substrate toward the second surface, and a first gate electrode portion embedded from the first surface of the substrate toward the second surface.
  • the first transistor is provided on the upper surface of the first and second active regions, and further includes an upper gate electrode portion connecting the first to third gate electrode portions.
  • the width of the upper gate electrode portion in the first direction is the said.
  • the thickness of the first gate insulating film is 1 nm or more and less than 20 nm.
  • the solid-state image sensor according to any one of (1) to (14), wherein the depth from the first surface of the substrate to the bottom surface of the first gate electrode portion is 100 nm or more.
  • the solid-state image pickup device according to any one of (1) to (15), wherein the first transistor is applied to an amplification transistor that amplifies a signal charge stored in a photodiode of the pixel.
  • the first transistor is a transfer transistor that transfers the signal charge accumulated in the photodiode of the pixel, a reset transistor that eliminates the signal charge of the photodiode, and a selection transistor that selectively connects the pixel to a vertical signal line.
  • the solid-state imaging device according to any one of (1) to (16), which is applied to at least one of them.
  • a method for manufacturing a solid-state image sensor having a plurality of pixels for photoelectric conversion of incident light comprising embedding a gate electrode in the second trench.
  • 11 solid-state image sensor 10 semiconductor substrate, G gate electrode, S source region, D drain region, 20 gate insulating film, TR trench, BD body region, lower G1, upper G2, 30 STI, 21 pixels, 31 PD, 32 transfer Transistor, 33 FD, 34 amplification transistor, 35 selection transistor, 36 reset transistor

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Abstract

［課題］画素トランジスタのチャネル面積を増大させ、ゲートの寄生容量を低減可能な固体撮像素子を提供する。 ［解決手段］固体撮像素子は、光電変換する画素を備えた固体撮像素子であり、画素が設けられた基板と、画素に設けられ基板の第１面から第１面に対して反対側の基板の第２面へ向かう第１方向に埋め込まれた第１ゲート電極部分を備える第１トランジスタと、基板のうち第１トランジスタのチャネルが形成される活性領域と該活性領域に対向する第１ゲート電極部分の第１側面との間に設けられた第１ゲート絶縁膜と、第１側面以外の第１ゲート電極部分の第２側面に設けられ、第１ゲート絶縁膜よりも厚い第１絶縁膜とを備え、基板の第１面から第２面への第１絶縁膜の深さは、第１ゲート電極部分の深さとほぼ同じかあるいはそれより深く、第１方向の断面において、第１ゲート電極部分の上面の幅は、該第１ゲート電極部分の底面の幅よりも広い。

Description

固体撮像素子およびその製造方法
　本開示は、固体撮像素子およびその製造方法に関する。
　ＣＭＯＳ(Complementary　Metal　Oxide　Semiconductor)イメージセンサにおいて、画素アレイ部に配置された複数の画素は、光電変換された電荷を増幅して出力するために転送トランジスタ、増幅トランジスタ、選択トランジスタ等（以下、まとめて画素トランジスタともいう）を備えている。
　画素トランジスタには、ゲート電極を半導体基板の表面から埋め込んだ埋め込みゲート構造が用いられる場合がある。埋込みゲート構造にすることによって、チャネル面積が増大し、ノイズの低減および読み出し速度の向上を図ることができる。
特開２０１３－１２５８６２号公報 特開２０１７－１８３６３６号公報 国際特許公開第２０１３／０９４４３０号公報 特開２０１５－５３４１１号公報 特開２００６－１２１０９３号公報
　一方、増幅トランジスタのゲートの寄生容量が増大すると、画素電荷の増幅時における変換効率が低下し、Ｓ／Ｎ（Signal/Noise）比が悪化する。従って、埋込みゲート構造にすることによって、ゲートの寄生容量が増大すると、逆にＳ／Ｎ比の悪化の原因にもなる。
　そこで、本開示は、画素トランジスタのチャネル面積を増大させつつ、ゲートの寄生容量を低減させることができる固体撮像素子を提供する。
　本開示の一側面の固体撮像素子は、入射した光を光電変換する複数の画素を備えた固体撮像素子であって、複数の画素が設けられた基板と、複数の画素のそれぞれに設けられ、基板の第１面から該第１面に対して反対側の該基板の第２面へ向かう第１方向に埋め込まれた第１ゲート電極部分を備える第１トランジスタと、基板のうち第１トランジスタのチャネルが形成される活性領域と該活性領域に対向する第１ゲート電極部分の第１側面との間に設けられた第１ゲート絶縁膜と、第１側面以外の第１ゲート電極部分の第２側面に設けられ、第１ゲート絶縁膜よりも厚い第１絶縁膜とを備え、基板の第１面から第２面への第１絶縁膜の深さは、第１ゲート電極部分の深さとほぼ同じか、あるいは、それよりも深く、第１方向の断面において、第１ゲート電極部分の上面の幅は、該第１ゲート電極部分の底面の幅よりも広い。
　第１トランジスタは、基板の第１面から第２面へ向かって埋め込まれ、第１ゲート電極部分と電気的に接続されている第２ゲート電極部分をさらに備え、第１ゲート電極部分と第２ゲート電極部分は、活性領域を挟んで互いに対向しており、活性領域と第２ゲート電極部分との間に設けられた第２ゲート絶縁膜をさらに備える。
　第１トランジスタは、第１ゲート電極部分と第２ゲート電極部分との間の活性領域の上面上に設けられ、第１ゲート電極部分と第２ゲート電極部分との間を接続する上部ゲート電極部分をさらに備え、活性領域の上面と上部ゲート電極部分との間に設けられた上部ゲート絶縁膜をさらに備える。
　基板の第１面に対して略平行面内において第１トランジスタのチャネル長方向に対して略垂直方向を第１方向とすると、第１方向における第１トランジスタのソースまたはドレインの幅は、第１方向における活性領域の幅とほぼ等しい。
　基板の第１面に対して略平行面内において第１トランジスタのチャネル長方向に対して略垂直方向を第１方向とすると、第１方向における第１トランジスタのソースまたはドレインの幅は、第１方向における活性領域の幅よりも広く、第１トランジスタのソースまたはドレインと第１ゲート電極部分との間に設けられ、第１ゲート絶縁膜よりも厚い第２絶縁膜をさらに備える。
　上部ゲート電極部分は、第１トランジスタのソースまたはドレインの上方には設けられていない。
　第１トランジスタは、基板の第１面から第２面へ向かって埋め込まれた第２ゲート電極部分と、基板の第１面から第２面へ向かって埋め込まれ、第１ゲート電極部分と第２ゲート電極部分との間に設けられ、第１および第２ゲート電極部分と電気的に接続されている第３ゲート電極部分とをさらに備え、第１ゲート電極部分と第３ゲート電極部分は、活性領域のうち第１活性領域部分を挟んで互いに対向しており、第２ゲート電極部分と第３ゲート電極部分は、活性領域のうち第２活性領域を挟んで互いに対向しており、第２活性領域部分と第２ゲート電極部分との間に設けられた第２ゲート絶縁膜と、第１活性領域部分と第３ゲート電極部分との間に設けられた第３ゲート絶縁膜と、第２活性領域部分と第３ゲート電極部分との間に設けられた第４ゲート絶縁膜と、をさらに備える。
　第１トランジスタは、基板の第１面から第２面へ向かって埋め込まれた第２ゲート電極部分と、基板の第１面から第２面へ向かって埋め込まれ、第１ゲート電極部分と第２ゲート電極部分との間に設けられ、第１および第２ゲート電極部分と電気的に接続されている複数の第３ゲート電極部分とをさらに備える。
　第１トランジスタは、第１および第２活性領域の上面上に設けられ、第１～第３ゲート電極部分を接続する上部ゲート電極部分をさらに備え、第１および第２活性領域の上面と上部ゲート電極部分との間に設けられた上部ゲート絶縁膜をさらに備える。
　基板の第１面に対して略平行面内において第１トランジスタのチャネル長方向に対して略垂直方向を第１方向とすると、第１方向における上部ゲート電極部分の幅は、第１方向における第１および第２活性領域の幅の和よりも広い。
　第１ゲート絶縁膜の厚みは、１ｎｍ以上、２０ｎｍ未満であり、第１絶縁膜の厚みは、２０ｎｍ以上である。
　基板の第１面から第２面へ向かう方向の断面において、活性領域の上面の幅は、該活性領域の底面の幅よりも狭い。
　第１トランジスタのチャネル長は、２００ｎｍ以上である。
　第１方向における活性領域の上面の幅は、２０ｎｍ以上、２００ｎｍ以下である。
　基板の第１面から第１ゲート電極部分の底面までの深さは、１００ｎｍ以上である。
　第１トランジスタは、画素のフォトダイオードに蓄積された信号電荷を増幅する増幅トランジスタに適用される。
　第１トランジスタは、画素のフォトダイオードに蓄積された信号電荷を転送する転送トランジスタ、フォトダイオードの信号電荷を排除するリセットトランジスタ、画素を垂直信号線に選択的に接続する選択トランジスタのうち少なくとも１つに適用される。
　入射した光を光電変換する複数の画素を備えた固体撮像素子の製造方法であって、基板の第１面第１に第１トレンチを形成し、第１トレンチの内壁にゲート絶縁膜を形成し、第１トレンチ内に素子分離膜を埋め込み、第１トレンチの内壁のうちチャネルが形成されるチャネル領域にあるゲート絶縁膜を露出するように、素子分離膜を加工して第２トレンチを形成し、第２トレンチ内にゲート電極を埋め込む。
本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図。 画素アレイ部の画素および周辺回路を示す図。 画素に供給される駆動信号を示す図。 第１実施形態による増幅トランジスタの構成例を示す平面図。 図４ＡのＢ－Ｂ線に沿った断面図。 図４ＡのＣ－Ｃ線に沿った断面図。 第２実施形態による増幅トランジスタ３４の構成例を示す平面図。 図５ＡのＢ－Ｂ線に沿った断面図。 第３実施形態による増幅トランジスタの構成例を示す平面図。 図６ＡのＢ－Ｂ線に沿った断面図。 第４実施形態による増幅トランジスタの構成例を示す平面図。 図７ＡのＣ－Ｃ線に沿った断面図。 第５実施形態による増幅トランジスタの構成例を示す平面図。 図８ＡのＣ－Ｃ線に沿った断面図。 第５実施形態のドレイン領域、ソース領域およびボディ領域を第３実施形態の形態に適用した構成例を示す平面図。 第７実施形態による増幅トランジスタの構成例を示す平面図。 図１０ＡのＢ－Ｂ線に沿った断面図。 第８実施形態による増幅トランジスタの構成例を示す平面図。 第９実施形態による増幅トランジスタの構成例を示す平面図。 第３実施形態による増幅トランジスタの製造方法の一例を示す断面図。 図１３に続く、製造方法の一例を示す断面図。 図１３に続く、製造方法の一例を示す断面図。 図１３に続く、製造方法の一例を示す断面図。 本開示による画素アレイ部のレイアウトの一例を示す平面図。 本開示による画素アレイ部のレイアウトの一例を示す平面図。 本開示による移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図。 撮像部の設置位置の例を示す図。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
　図１は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
　図１において、固体撮像素子１１は、ＣＭＯＳ型固体撮像素子（ＣＩＳ）であり、画素アレイ部１２、垂直駆動回路１３、シャッタ駆動回路１４，ＣＤＳ(Correlated　Double　Sampling)回路１５、水平駆動回路１６，ＡＧＣ（Automatic　Gain　Controller）１７，Ａ／Ｄ（Analog-to-Digital）変換部１８、およびタイミングジェネレータ１９を備えて構成される。固体撮像素子１１は、表面照射型ＣＩＳでもよく、裏面照射型ＣＩＳであってもよい。
　画素アレイ部１２は、２次元状に配置された複数の画素（例えば、図３の画素２１）を有しており、各画素は、半導体基板上に設けられており、入射した光を光電変換する１または複数の光電変換素子を有している。また、画素アレイ部１２には、垂直駆動回路１３からの信号を各画素に供給するための複数の信号配線が行ごとに接続されるとともに、各画素からの画素信号をＣＤＳ回路１５に出力するための複数の信号配線が列ごとに接続されている。
　垂直駆動回路１３は、画素アレイ部１２が有する複数の画素を行ごとに選択する信号を、信号配線を介して順次供給する。
　シャッタ駆動回路１４は、シャッタ駆動を行うための駆動信号を、画素アレイ部１２が有する複数の画素の行ごとに順次供給する。例えば、シャッタ駆動回路１４から出力される駆動信号と、垂直駆動回路１３から出力される信号との間隔を調整することで、画素の露光時間（電荷蓄積時間）を調整することができる。
　ＣＤＳ回路１５は、垂直駆動回路１３からの信号によって選択された行の画素から画素信号を読み出して、ＣＤＳ処理を行う。即ち、ＣＤＳ回路１５は、各画素に電荷が蓄積されたレベルに応じた画素信号と、各画素のリセットレベルの画素信号との差を取る処理を行うことにより、画素ごとの固定パターンノイズを除去した画素値を示す信号を取得する。そして、ＣＤＳ回路１５は、水平駆動回路１６からの駆動信号に従って、取得した画素値を示す信号を順次、ＡＧＣ１７に出力する。
　水平駆動回路１６は、画素アレイ部１２が有する画素を列方向に順番に選択して、画素値を示す信号を出力させる駆動信号をＣＤＳ回路１５に出力する。
　ＡＧＣ１７は、ＣＤＳ回路１５から供給される画素値を示す信号を、適切なゲインで増幅して、Ａ／Ｄ変換部１８に出力する。
　Ａ／Ｄ変換部１８は、ＡＧＣ１７から供給されたアナログの信号をデジタルな数値に変換した画素データを、固体撮像素子１１の外部に出力する。
　タイミングジェネレータ１９は、所定の周波数のクロック信号に基づいて、固体撮像素子１１の各ブロックの駆動に必要なタイミングを示す信号を生成して、それぞれのブロックに供給する。
　また、図１では、画素から出力される信号の流れが太線の矢印で示されており、画素アレイ部１２から出力された信号は、ＣＤＳ回路１５においてＣＤＳ処理が施された後に、ＡＧＣ１７において増幅され、Ａ／Ｄ変換部１８においてＡ／Ｄ変換されて外部に出力される。
　なお、図１は、固体撮像素子１１の構成の一例を示すものであり、例えば、Ａ／Ｄ変換部１８を固体撮像素子１１の内部に備えない構成や、画素の列ごとにＡ／Ｄ変換部を備える構成などを採用することができる。また、固体撮像素子１１は、１つ以上のＣＤＳ回路１５を備えたり、複数のＡＧＣ１７およびＡ／Ｄ変換部１８を設けたりすることで、複数の出力系統を有する構成としてもよい。
　次に、図２を参照して、画素アレイ部１２の画素および周辺回路について説明する。
　上述したように、画素アレイ部１２には、２次元状に複数の画素が配置されているが、図２では、それらの中の１つの画素２１が図示されており、その他の画素は簡略化のため図示が省略されている。また、図２に示すように、画素アレイ部１２の周辺回路は、画素２１の行ごとに配置されるアンド素子２２乃至２４、画素２１の列ごとに配置されるトランジスタ２５、および定電位源２６を有して構成されている。
　画素２１は、ＰＤ３１、転送トランジスタ３２、ＦＤ３３、増幅トランジスタ３４、選択トランジスタ３５、リセットトランジスタ３６を備えて構成される。また、画素２１には、行方向に並ぶ画素２１で共通する信号を供給する転送信号配線４１、リセット信号配線４２、および選択信号配線４３が接続されるとともに、ＣＤＳ回路１５に画素信号を出力する画素出力配線４４が接続される。また、画素２１には、電源電位供給配線４５を介して、所定の電源電位が供給される。
　ＰＤ３１は、画素２１に照射される光を光電変換して電荷を発生し、その電荷を蓄積する光電変換素子である。
　転送トランジスタ３２は、転送信号配線４１を介して供給される転送信号に従って、ＰＤ３１に蓄積されている電荷を、ＦＤ３３に転送する。
　ＦＤ３３は、転送トランジスタ３２と増幅トランジスタ３４のゲート電極との接続点に形成される浮遊拡散領域であり、転送トランジスタ３２を介してＰＤ３１から転送された電荷を一時的に蓄積する。即ち、ＦＤ３３に蓄積される電荷に応じて、増幅トランジスタ３４のゲート電極の電位が増加する。
　増幅トランジスタ３４は、そのドレインが電源電位供給配線４５に接続されており、ＦＤ３３に蓄積されている電荷を、その電位に応じたレベルの画素信号に変換して出力する。
　選択トランジスタ３５には、画素信号を出力する画素２１を選択する選択信号が選択信号配線４３を介して供給され、選択トランジスタ３５は、その選択信号に従って、増幅トランジスタ３４を画素出力配線４４に接続する。
　リセットトランジスタ３６は、そのドレインが電源電位供給配線４５に接続されており、リセット信号配線４２を介して供給されるリセット信号に従って、ＦＤ３３に蓄積されている電荷をリセットする。
　トランジスタ２５は、画素出力配線４４に定電流を供給する。即ち、画素信号の出力が選択された画素２１の増幅トランジスタ３４にトランジスタ２５から定電流が供給されることにより、増幅トランジスタ３４がソースフォロアとして動作する。これにより、増幅トランジスタ３４のゲート電位と、所定の一定の電圧差を持つ電位が、画素出力配線４４に表れるように構成されている。
　定電位源２６は、トランジスタ２５が定電流を供給するために飽和領域動作をするように、定電位供給配線４６を介して、トランジスタ２５のゲート電極に一定の電位を供給する。
　アンド素子２２は、出力端子が転送信号配線４１を介して転送トランジスタ３２のゲート電極に接続されている。また、アンド素子２２は、一方の入力端子が、信号配線５１を介して垂直駆動回路１３の出力端子に接続されるとともに、他方の入力端子が、信号配線５２を介して、駆動タイミングに従ってパルス状の転送信号を出力する端子に接続されている。
　アンド素子２３は、出力端子がリセット信号配線４２を介してリセットトランジスタ３６のゲート電極に接続されている。また、アンド素子２３は、一方の入力端子が、信号配線５１を介して垂直駆動回路１３の出力端子に接続されるとともに、他方の入力端子が、信号配線５３を介して、駆動タイミングに従ってパルス状のリセット信号を出力する端子に接続されている。
　アンド素子２４は、出力端子が選択信号配線４３を介して選択トランジスタ３５のゲート電極に接続されている。また、アンド素子２４は、一方の入力端子が、信号配線５１を介して垂直駆動回路１３の出力端子に接続されるとともに、他方の入力端子が、信号配線５４を介して、駆動タイミングに従ってパルス状の選択信号を出力する端子に接続されている。
　このような構成により、固体撮像素子１１では、垂直駆動回路１３によって選択された行に配置されている画素２１に、転送信号配線４１、リセット信号配線４２、および選択信号配線４３を介して、転送信号、リセット信号、および選択信号がそれぞれ供給される。
　次に、図３を参照して、画素２１に供給される駆動信号について説明する。
　図３に示されている選択信号は、選択信号配線４３を介して選択トランジスタ３５に供給され、リセット信号は、リセット信号配線４２を介してリセットトランジスタ３６に供給され、転送信号は、転送信号配線４１を介して転送トランジスタ３２に供給される。
　画素２１から画素信号を読み出す読み出し期間が開始されるタイミングになると、選択信号がｈｉｇｈレベルとなり、選択トランジスタ３５が導通状態となることで、画素２１の信号が画素出力配線４４を介してＣＤＳ回路１５に出力することができる状態になる。
　その後、リセット信号がｈｉｇｈレベルとなり、リセットトランジスタ３６が導通状態となることで、ＦＤ３３に蓄積されていた電荷がリセットされる。そして、リセット信号がＬｏｗレベルになることによりリセットトランジスタ３６が非導通状態となってリセットが完了した後、リセットレベルの画素信号がＣＤＳ回路１５に読み出される。
　次に、転送信号がｈｉｇｈレベルになることにより、転送トランジスタ３２が導通状態となり、ＰＤ３１に蓄積されていた電荷がＦＤ３３に転送される。そして、転送信号がＬｏｗレベルになることによって転送トランジスタ３２が非導通状態となり電荷の転送が完了した後、ＦＤ３３に蓄積されている電荷のレベルに応じた画素信号がＣＤＳ回路１５に読み出される。
　このようにして、固体撮像素子１１では、リセットレベルの画素信号と、ＦＤ３３に蓄積されている電荷のレベルに応じた画素信号とがＣＤＳ回路１５に読み出される。そして、ＣＤＳ回路１５が、ＣＤＳ処理を行うことにより、画素２１ごとの増幅トランジスタ３４の閾値電圧のバラツキなどによって発生する固定的なパターンノイズがキャンセルされる。
　また、ＣＤＳ回路１５は、水平駆動回路１６によって選択された列の画素２１の画素値を示す信号を、水平信号配線４７を通して、図１のＡＧＣ１７に出力する。
　図４Ａは、第１実施形態による増幅トランジスタ３４の構成例を示す平面図である。図４Ａには、増幅トランジスタ３４の平面的な構成例が示されており、図４Ｂには、図４ＡのＢ－Ｂ線に沿った断面図を示し、図４Ｃには、図４ＡのＣ－Ｃ線に沿った断面図を示す。尚、半導体基板１０の第１面Ｆ１に対して垂直方向をＺ方向とし、Ｚ方向に対して直交する方向をＸ方向またはＹ方向とする。Ｙ方向は、第１面Ｆ１と平行面内において、増幅トランジスタ３４のチャネル長方向であり、Ｘ方向は、第１面Ｆ１と平行面内においてＹ方向と直交する方向（ＹおよびＺ方向に直交する方向）である。
　増幅トランジスタ３４は、半導体基板１０上に設けられたＦｉｎ型トランジスタである。半導体基板１０は、例えば、シリコン基板でよい。増幅トランジスタ３４は、ゲート電極Ｇ、ソース領域Ｓおよびドレイン領域Ｄを備えている。ソース領域Ｓおよびドレイン領域Ｄは、半導体基板１０の表面に設けられた不純物拡散層で構成されている。増幅トランジスタ３４のチャネル長方向の一方にソース領域Ｓが設けられ、他方にドレイン領域Ｄが設けられている。
　チャネル領域ＣＨは、ソース領域Ｓおよびドレイン領域Ｄの間のボディ領域ＢＤに設けられる。活性領域としてのボディ領域ＢＤは、ソース領域Ｓおよびドレイン領域Ｄの間の半導体基板１０の領域であり、半導体基板１０の第１面Ｆ１に対して略垂直方向（Ｚ方向）に突出するＦｉｎ形状を有する。チャネル領域ＣＨは、ゲート電極Ｇに対向するボディ領域ＢＤの側面に設けられている。本実施形態において、ソース領域Ｓおよびドレイン領域Ｄは、チャネル領域ＣＨのあるボディ領域ＢＤとほぼ等しい幅を有する。即ち、半導体基板１０の第１面Ｆ１に対して略平行なＸ－Ｙ面内において、増幅トランジスタ３４のソース領域Ｓおよびドレイン領域ＤのＸ方向の幅は、Ｘ方向におけるボディ領域ＢＤの幅とほぼ等しい。従って、ソース領域Ｓ、ドレイン領域Ｄおよびボディ領域ＢＤは、半導体基板１０の表面上方から見て（Ｚ方向から見て）、略長方形を有する。ゲート電極Ｇは、ボディ領域ＢＤの片側側面に対向している。それに伴い、チャネル領域ＣＨもボディ領域の片側側面に設けられる。
　ゲート電極Ｇは、図４Ｂおよび図４Ｃに示すように、半導体基板１０の第１面Ｆ１から彫り込まれたトレンチＴＲ内に埋め込まれている。即ち、ゲート電極Ｇの下部（第１ゲート電極部分）Ｇ１は、半導体基板１０の第１面Ｆ１から第１面Ｆ１に対して反対側の第２面Ｆ２へ向かって彫り込まれたトレンチＴＲ内に埋め込まれている。トレンチＴＲの深さは、例えば、約１００ｎｍ以上である。従って、第１面Ｆ１から下部Ｇ１の底面までの深さも、約１００ｎｍ以上である。ゲート電極Ｇの上部（上部ゲート電極部分）Ｇ２は、下部Ｇ１上に設けられ、下部Ｇ１と一体として設けられている。チャネル領域ＣＨは、ゲート絶縁膜２０を介してゲート電極Ｇと対向する半導体基板１０の対向領域に設けられる。チャネル領域ＣＨは、ゲート電極Ｇの電圧によって反転し、ソース領域Ｓとドレイン領域Ｄとの間を導通させる。即ち、増幅トランジスタ３４のチャネルは、ゲート電極Ｇの下部Ｇ１の第１側面ＳＦ１に形成される。電流は、ソース－ドレイン間を流れるので、図４Ｂおよび図４ＣのＹ方向（または－Ｙ方向）へ流れる。よって、図４Ｂに示すチャネル領域ＣＨの長さ（幅）がチャネル幅Ｗ３４となる。図４Ｃのゲート電極Ｇの下部Ｇ１の幅（長さ）がチャネル長Ｌ３４となる。チャネル長Ｌ３４は、例えば、約２００ｎｍ以上である。
　ゲート電極Ｇの下部Ｇ１は、第１面Ｆ１から第２面Ｆ２への－Ｚ方向に深くなるに従って、Ｘ方向およびＹ方向に狭くなっている。即ち、下部Ｇ１は、第１面Ｆ１から第２面Ｆ２に向かって先細った矩形状または楔形状に構成されている。これに伴い、チャネル長Ｌ３４も第１面Ｆ１から第２面Ｆ２に向かって次第に短くなっている。よって、図４Ａおよび図４Ｂに示すＺ方向の縦断面において、下部Ｇ１の下部Ｇ１の上面の幅ＷｔｘおよびＷｔｙは、下部Ｇ１の底面の幅ＷｂｘおよびＷｂｙよりも広い。
　ゲート絶縁膜２０は、増幅トランジスタ３４のチャネルが形成されるボディ領域ＢＤとボディ領域ＢＤに対向するゲート電極Ｇの第１側面ＳＦ１との間に設けられている。また、ゲート絶縁膜２０は、トレンチＴＲの底部においてゲート電極Ｇと半導体基板１０との間に介在している。さらに、ゲート絶縁膜２０は、ゲート電極Ｇの上部Ｇ２と半導体基板１０との間にも介在する。これにより、ゲート絶縁膜２０は、ゲート電極Ｇと半導体基板１０との間を電気的に分離している。ゲート絶縁膜２０には、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも比誘電率の高い高誘電体材料（例えば、ハフニウム酸化膜）等を用いてもよい。
　トレンチＴＲ内には、ゲート電極Ｇの下部Ｇ１の他、第１絶縁膜としてのＳＴＩ（Shallow　Trench　Isolation）３０が設けられている。図４Ｂに示すように、ＳＴＩ３０は、トレンチＴＲ内において、下部Ｇ１の第１側面ＳＦ１に対して反対側にある第２側面ＳＦ２に接触する。図４Ｃに示すように、ＳＴＩ３０は、トレンチＴＲ内において、下部Ｇ１のＹ方向に向いている側面ＳＦ３、ＳＦ４にも接触する。即ち、ＳＴＩ３０は、ゲート電極Ｇの下部Ｇ１の第１側面ＳＦ１以外の３つの側面ＳＦ２～ＳＦ４を被覆している。ＳＴＩ３０は、ゲート絶縁膜２０よりも厚く、ゲート絶縁膜２０とほぼ等しい深さまで、あるいは、それよりも深く設けられている。ＳＴＩ３０には、例えば、シリコン酸化膜等の絶縁材料が用いられる。
　本開示では、図４Ａに示すように、トレンチＴＲおよびゲート電極Ｇは、Ｚ方向から見て略長方形を有し、ＳＴＩ３０は、下部Ｇ１の第１側面ＳＦ１以外の３つの側面（第２側面）ＳＦ２～ＳＦ４を被覆している。しかし、トレンチＴＲおよびゲート電極Ｇが、他の多角形、円形、半円形、楕円形の場合、ＳＴＩ３０は、チャネル領域ＣＨに面するゲート電極Ｇの側面以外の側面に設けられる。トレンチＴＲおよびゲート電極Ｇが長方形以外の形状であっても、チャネル領域ＣＨに面するゲート電極Ｇの側面には、ゲート絶縁膜２０が設けられる。ＳＴＩ３０の厚みは、Ｘ方向、Ｙ方向、Ｚ方向のそれぞれにおいて、ゲート絶縁膜２０よりも厚い。ゲート絶縁膜２０の厚みは、例えば、約１ｎｍ以上、約２０ｎｍ未満であり、ＳＴＩ３０の厚みは、例えば、約２０ｎｍ以上である。従って、チャネル領域ＣＨ以外の半導体基板１０に面しているゲート電極Ｇの側面ＳＦ２～ＳＦ４と半導体基板１０との距離は、チャネル領域ＣＨに面しているゲート電極Ｇの第１側面ＳＦ１と半導体基板１０との距離よりも大きい。
　このように、本開示では、ゲート電極Ｇの下部Ｇ１は、ボディ領域ＢＤのチャネル領域ＣＨに対向する第１側面ＳＦ１においてゲート絶縁膜２０で被覆され、第１側面ＳＦ１以外の側面ＳＦ２～ＳＦ４においてゲート絶縁膜２０よりも厚いＳＴＩ３０に被覆されている。これにより、ゲート電極Ｇの寄生容量は、チャネル領域ＣＨに対向する第１側面ＳＦ１以外の側面ＳＦ２～ＳＦ４においてにおいて非常に小さくなっている。ゲート電極Ｇの寄生容量が小さくなると、画素電荷の増幅時における変換効率が良くなり、Ｓ／Ｎ比が改善される。また、増幅トランジスタ３４の動作速度を高速にすることができる。また、本開示では、増幅トランジスタ３４としてＦｉｎ型トランジスタが用いられている。これにより、増幅トランジスタ３４のレイアウト面積を小さくしつつ、比較的大きな電流を流すことができる。
　尚、増幅トランジスタ３４のゲート電極Ｇの寄生容量が増大すると、増幅トランジスタ３４の変換効率が低下してノイズ成分が増大する。変換効率とは、フォトダイオードＰＤで光電変換された電子が転送トランジスタ３２を経由してＦＤ３３に転送され、電圧に変換される際の１電荷（例えば、電子）当たりの電圧値の変換係数である。変換効率の数値が大きいほど１つの電荷を大きな電圧値に変換することができる。変換された電圧信号は出力配線４４を経由してＡ／Ｄ変換等の信号処理を受けるため、この電圧信号が大きいほど信号処理などのＳ／Ｎ比がよくなり、低ノイズなる。変換効率ＣＧは式１で表される。
　　　　ＣＧ＝ｑ・ＧＳＦ／ＣＳＮ＋ＣＧＤ＋（１－ＧＳＦ）ＣＧＳ　（式１）ここで、ｑは電気素量である。ＧＳＦは出力配線４４に接続されるソースフォロワ回路の利得である。ＣＳＮはＦＤ３３の容量のうち、リセットトランジスタ３６、転送トランジスタ３２、増幅トランジスタ３５、配線等の寄生容量成分、ＣＧＤは、増幅トランジスタ３５のゲート－ドレイン間容量である。ＣＧＳは、増幅トランジスタ３５のゲート－ソース間容量である。増幅トランジスタ３５の寄生容量成分は、ゲート電極Ｇが埋め込まれている場合、ＳＴＩ３０等の絶縁材料を介して配置される他の素子や拡散領域とゲート電極Ｇとの容量、絶縁材料またはゲート酸化膜を介して接するウェル領域とゲート電極Ｇとの容量を含む。
　本開示のトランジスタは、増幅トランジスタ３４に適用されているが、他の転送トランジスタ３２、リセットトランジスタ３６、選択トランジスタ３５のいずれにも適用可能である。また、本開示のトランジスタは、増幅トランジスタ３４、転送トランジスタ３２、リセットトランジスタ３６、選択トランジスタ３５のうち２つ以上のトランジスタに適用してもよい。これにより、画素のレイアウト面積を小さくしつつ、各トランジスタ３２、３３～３６が比較的大きな電流を流すことができる。
（第２実施形態）
　図５Ａは、第２実施形態による増幅トランジスタ３４の構成例を示す平面図である。図５Ａには、増幅トランジスタ３４の平面的な構成例が示されており、図５Ｂには、図５ＡのＢ－Ｂ線に沿った断面図を示す。尚、図５のＣ－Ｃ線に沿った断面は、図４Ｃに示す断面と同じでよい。
　第２実施形態では、ゲート電極Ｇ＿１、Ｇ＿２がボディ領域ＢＤの両側（両側面）に設けられている点で第１実施形態と異なる。ゲート電極Ｇ＿１は、第１実施形態のゲート電極Ｇと同一構成でよい。ゲート電極Ｇ＿２も、基本的にゲート電極Ｇ＿１と同じ構成であるが、ゲート電極Ｇ＿１に対してボディ領域ＢＤを挟んで対称（Ｚ軸に対して線対称）の構成になっている。
　チャネル領域ＣＨ＿１、ＣＨ＿２は、ボディ領域ＢＤのＸ方向にある両側面にそれぞれ設けられる。チャネル領域ＣＨ＿１は、ゲート電極Ｇ＿１に対向するボディ領域ＢＤの一方の側面に設けられ、チャネル領域ＣＨ＿２は、ゲート電極Ｇ＿２に対向するボディ領域ＢＤの他方の側面に設けられている。ソース領域Ｓおよびドレイン領域Ｄは、チャネル領域ＣＨ＿１、ＣＨ２に対して共通に設けられている。即ち、ゲート電極Ｇ＿１、Ｇ＿２は、ＦＤ３３に共通に接続されており、同一タイミングで同一電圧に駆動される。ゲート電極Ｇ＿１、Ｇ＿２は、ボディ領域ＢＤの両側面に対向している。それに伴い、チャネル領域ＣＨ＿１、ＣＨ＿２もボディ領域ＢＤの両側面に設けられる。
　ゲート電極Ｇ＿１の下部Ｇ１＿１は、半導体基板１０の第１面Ｆ１から第１面Ｆ１に対して反対側の第２面Ｆ２へ向かって彫り込まれたトレンチＴＲ＿１内に埋め込まれている。ゲート電極Ｇ＿１の上部Ｇ２＿１は、下部Ｇ１＿１上に設けられ、下部Ｇ１＿１と一体として設けられている。チャネル領域ＣＨ＿１は、ゲート絶縁膜２０＿１を介してゲート電極Ｇ＿１と対向する半導体基板１０の対向領域に設けられる。
　ゲート電極Ｇ＿１の下部Ｇ１＿１は、第１面Ｆ１から第２面Ｆ２に向かって先細った矩形状または楔形状に構成されている。チャネル長Ｌ３４およびチャネル幅Ｗ３４は、第１面Ｆ１から第２面Ｆ２に向かって次第に短くあるいは細くなっている。
　ゲート絶縁膜２０＿１は、ボディ領域ＢＤとゲート電極Ｇ＿１の第１側面ＳＦ１＿１との間に設けられている。また、ゲート絶縁膜２０＿１は、トレンチＴＲ＿１の底部においてゲート電極Ｇ＿１と半導体基板１０との間に介在している。さらに、ゲート絶縁膜２０＿１は、ゲート電極Ｇ＿１の上部Ｇ２＿１と半導体基板１０との間にも介在する。これにより、ゲート絶縁膜２０＿１は、ゲート電極Ｇ＿１と半導体基板１０との間を電気的に分離している。ゲート絶縁膜２０＿１には、ゲート絶縁膜２０と同じ材料が用いられる。
　トレンチＴＲ＿１内には、ゲート電極Ｇ＿１の下部Ｇ１＿１の他、ＳＴＩ３０が設けられている。図５Ｂに示すように、ＳＴＩ３０＿１は、トレンチＴＲ＿１内において、下部Ｇ１＿１の第１側面ＳＦ１＿１に対して反対側にある第２側面ＳＦ２＿１に接触する。ＳＴＩ３０＿１は、図５Ａに示すように、トレンチＴＲ＿１内において、ゲート電極Ｇ＿１の下部Ｇ１＿１の第１側面ＳＦ１＿１以外の３つの側面ＳＦ２＿１～ＳＦ４＿１を被覆している。ＳＴＩ３０＿１は、ゲート絶縁膜２０＿１よりも厚く、ゲート電極Ｇ＿１の下部Ｇ１＿１とほぼ等しい深さまで設けられている。
　尚、ＳＴＩ３０＿１の深さは、ゲート電極Ｇ＿１の側面ＳＦ１＿１以外の側面ＳＦ１＿２～ＳＦ１＿４を被覆するために、ゲート電極Ｇ＿１とほぼ同じか、それよりも深いことが好ましい。これにより、ゲート電極Ｇ＿１、Ｇ＿２は、チャネル領域ＣＨ＿１、ＣＨ＿２以外の半導体基板１０に対してゲート絶縁膜を介して対向せず、比較的厚いＳＴＩ３０を介して半導体基板１０に対向する。その結果、ゲート電極Ｇ＿１、Ｇ＿２の寄生容量を低く抑制することができる。
　ゲート電極Ｇ＿２は、図５Ｂに示すように、半導体基板１０の第１面Ｆ１から彫り込まれたトレンチＴＲ＿２内に埋め込まれている。即ち、ゲート電極Ｇ＿２の下部（第２ゲート電極部分）Ｇ１＿２は、半導体基板１０の第１面Ｆ１から第１面Ｆ１に対して反対側の第２面Ｆ２へ向かって彫り込まれたトレンチＴＲ＿２内に埋め込まれている。ゲート電極Ｇ＿２の上部Ｇ２＿２は、下部Ｇ１＿２上に設けられ、下部Ｇ１＿２と一体として設けられている。チャネル領域ＣＨ＿２は、ゲート絶縁膜２０＿２を介してゲート電極Ｇ＿２と対向する半導体基板１０の対向領域に設けられる。チャネル領域ＣＨ＿２は、ゲート電極Ｇ＿２の電圧によって反転し、ソース領域Ｓとドレイン領域Ｄとの間を導通させる。即ち、増幅トランジスタ３４のチャネルは、ゲート電極Ｇ＿２の下部Ｇ１＿２の第１側面ＳＦ１＿２と、上部Ｇ２＿２の底面とに形成される。電流は、ソース－ドレイン間を流れるので、Ｙ方向（または－Ｙ方向）へ流れる。よって、図５Ｂに示すチャネル領域ＣＨ＿１、ＣＨ＿２の長さ（幅）の和がチャネル幅Ｗ３４となる。図５Ａのゲート電極Ｇ＿１またはＧ＿２の下部Ｇ１＿１またはＧ１＿２のＹ方向の幅（長さ）がチャネル長Ｌ３４となる。
　ゲート電極Ｇ＿２の下部Ｇ１＿２は、第１面Ｆ１から第２面Ｆ２に向かってＺ方向に深くなるに従って、Ｘ方向およびＹ方向に狭くなっている。即ち、下部Ｇ１＿２は、第１面Ｆ１から第２面Ｆ２に向かって先細った矩形状または楔形状に構成されている。これに伴い、チャネル長Ｌ３４は、図４Ｃを参照して説明したように、第１面Ｆ１から第２面Ｆ２に向かって次第に短くなっている。よって、Ｚ方向の縦断面において、下部Ｇ１の下部Ｇ１の上面の幅ＷｔｘおよびＷｔｙは、下部Ｇ１の底面の幅ＷｂｘおよびＷｂｙよりも広い。逆に、Ｚ方向の縦断面において、ボディ領域ＢＤの幅の上面の幅Ｗｔｂｄは、ボディ領域ＢＤの幅の底面の幅Ｗｂｄｂよりも狭くなっている。幅Ｗｔｂｄは、例えば、約２０ｎｍ以上、かつ、約２００ｎｍ以下である。
　ゲート絶縁膜２０＿２は、ボディ領域ＢＤとゲート電極Ｇ＿２の下部Ｇ１＿２の第１側面ＳＦ１＿１との間に設けられている。また、ゲート絶縁膜２０＿２は、トレンチＴＲ＿２の底部においてゲート電極Ｇ＿２と半導体基板１０との間に介在している。さらに、ゲート絶縁膜２０＿２は、ゲート電極Ｇ＿２の上部Ｇ２＿２と半導体基板１０との間にも介在する。これにより、ゲート絶縁膜２０＿２は、ゲート電極Ｇ＿２と半導体基板１０との間を電気的に分離している。ゲート絶縁膜２０＿２の材料は、ゲート絶縁膜２０＿１の材料と同じでよい。
　トレンチＴＲ＿２内には、ゲート電極Ｇ＿２の下部Ｇ１＿２の他、第２絶縁膜としてのＳＴＩ３０＿２が設けられている。図５Ｂに示すように、ＳＴＩ３０＿２は、トレンチＴＲ＿２内において、下部Ｇ１＿２の第１側面ＳＦ１＿２に対して反対側にある第２側面ＳＦ２＿２に接触する。図５Ａに示すように、ＳＴＩ３０＿２は、トレンチＴＲ＿２内において、下部Ｇ１＿２のＹ方向に向いている側面ＳＦ３＿２、ＳＦ４＿２にも接触する。即ち、ＳＴＩ３０＿２は、ゲート電極Ｇ＿２の下部Ｇ１＿２の第１側面ＳＦ１＿２以外の３つの側面ＳＦ２＿２～ＳＦ４＿２を被覆している。ＳＴＩ３０＿２は、ゲート絶縁膜２０＿２よりも厚く、ゲート電極Ｇ＿１、Ｇ＿２とほぼ等しい深さかより深い位置まで設けられている。ＳＴＩ３０＿２には、例えば、シリコン酸化膜等の絶縁材料が用いられる。
　本開示では、図５Ａに示すように、トレンチＴＲ＿２およびゲート電極Ｇ＿２も、Ｚ方向から見て略長方形を有し、ＳＴＩ３０＿２は、下部Ｇ１＿２の第１側面ＳＦ１＿２以外の３つの側面ＳＦ２＿２～ＳＦ４＿２を被覆している。しかし、トレンチＴＲ＿２およびゲート電極Ｇ＿２が、他の多角形、円形、半円形、楕円形の場合、ＳＴＩ３０＿２は、チャネル領域ＣＨ＿２に面するゲート電極Ｇ＿２の側面以外の側面に設けられる。トレンチＴＲ＿２およびゲート電極Ｇ＿２が長方形以外の形状であっても、チャネル領域ＣＨ＿２に面するゲート電極Ｇ＿２の側面には、ゲート絶縁膜２０＿２が設けられる。ＳＴＩ３０＿２の厚みは、Ｘ方向、Ｙ方向、Ｚ方向のそれぞれにおいて、ゲート絶縁膜２０＿２よりも厚い。ゲート絶縁膜２０＿２およびＳＴＩ３０＿２の厚みは、それぞれゲート絶縁膜２０＿１およびＳＴＩ３０＿１の厚みとほぼ等しくてよい。従って、チャネル領域ＣＨ＿２以外の半導体基板１０に面しているゲート電極Ｇ＿２の側面ＳＦ２＿２～ＳＦ４＿２と半導体基板１０との距離は、チャネル領域ＣＨ＿２に面しているゲート電極Ｇ＿２の第１側面ＳＦ１＿２と半導体基板１０との距離よりも大きい。
　このように、第２実施形態による増幅トランジスタ３４のゲート電極Ｇ＿１の下部Ｇ１＿１とゲート電極Ｇ＿２の下部Ｇ１＿２は、ボディ領域ＢＤを挟んで互いに対向しており、ボディ領域ＢＤの両側にチャネルを形成することができる。従って、第２実施形態による増幅トランジスタ３４は、チャネル幅Ｗ３４を広げることができ、比較的大きな電流を流すことができる。また、本開示では、ゲート電極Ｇ＿２の下部Ｇ１＿２は、第１側面ＳＦ１＿２以外の側面ＳＦ２＿２～ＳＦ４＿２においてゲート絶縁膜２０よりも厚いＳＴＩ３０に被覆されている。これにより、ゲート電極Ｇ＿２の寄生容量も、ゲート電極Ｇ＿１と同様に小さい。よって、第２実施形態の増幅トランジスタ３４も、画素電荷の増幅時における変換効率を向上させ、Ｓ／Ｎ比を改善することができる。また、増幅トランジスタ３４の動作速度を高速にすることができる。
　第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第２実施形態は、第１実施形態の効果も得ることができる。
　第２実施形態のトランジスタは、増幅トランジスタ３４、転送トランジスタ３２、リセットトランジスタ３６、選択トランジスタ３５のいずれにも適用可能である。
（第３実施形態）
　図６Ａは、第３実施形態による増幅トランジスタ３４の構成例を示す平面図である。図６Ａには、増幅トランジスタ３４の平面的な構成例が示されており、図６Ｂには、図６ＡのＢ－Ｂ線に沿った断面図を示す。尚、図６のＣ－Ｃ線に沿った断面は、図４Ｃに示す断面と同じでよい。
　第３実施形態では、ゲート電極Ｇ＿１、Ｇ＿２の上部Ｇ２＿１、Ｇ２＿２が一体として接続されている。図６Ｂに示すように、上部ゲート電極部分としての上部Ｇ２＿１、Ｇ２＿２は、ボディ領域ＢＤの上面上に亘って設けられ、ゲート電極Ｇ＿１の下部Ｇ１＿１とゲート電極Ｇ＿２の下部Ｇ１＿２との間を電気的に接続する。ボディ領域ＢＤの上面と上部Ｇ２＿１、Ｇ２＿２との間には、上部ゲート絶縁膜としてのゲート絶縁膜２０ｔが設けられている。これにより、ボディ領域ＢＤの上面にもチャネルが形成されるので、チャネル幅Ｗ３４がさらに大きくなり、増幅トランジスタ３４の電流をさらに大きくすることができる。
　第３実施形態のその他の構成は、第２実施形態の対応する構成と同様でよい。従って、第３実施形態は、第２実施形態の効果も得ることができる。
（第４実施形態）
　図７Ａは、第４実施形態による増幅トランジスタ３４の構成例を示す平面図である。図７Ｂは、図７ＡのＣ－Ｃ線に沿った断面図である。第４実施形態では、Ｘ－Ｙ面内において、ドレイン領域ＤのＸ方向（チャネル長方向に対して直交方向）の幅が、ボディ領域ＢＤのそれよりも広くなっており、ドレイン領域Ｄがゲート電極Ｇの下部Ｇ１の側面ＳＦ４に対向する位置まで±Ｘ方向に突出している。ドレイン領域Ｄの幅を広げることによって、ドレイン領域Ｄへのコンタクトが容易になる。
　第４実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、図７ＡのＢ－Ｂ線に沿った断面は、図４Ｂに示す断面と同じでよい。また、図７Ｂの断面は、図４Ｃに示す断面と基本的に同じである。ただし、図７Ｂにおいて、下部Ｇ１のＹ方向の側面ＳＦ４側にＳＴＩ３０を介してドレイン領域Ｄが現れている。
　ドレイン領域Ｄの幅を広げることによって、ドレイン領域Ｄへのコンタクトが容易になるが、一方で、ドレイン領域Ｄがゲート電極Ｇの側面ＳＦ４に対向することによって、ゲート電極Ｇの寄生容量が増大するおそれがある。しかし、第２絶縁膜としてのＳＴＩ３０が、ドレイン領域Ｄとゲート電極Ｇの下部Ｇ１の側面ＳＦ４との間に設けられている。ドレイン領域Ｄと側面ＳＦ４との間のＳＴＩ３０の膜厚は、ゲート絶縁膜２０の膜厚よりも厚い。よって、ドレイン領域Ｄが側面ＳＦ４に対向しても、ゲート電極Ｇの寄生容量はさほど増大しない。従って、第４実施形態は、第１実施形態の効果を十分に得ることができる。
（第５実施形態）
　図８Ａは、第５実施形態による増幅トランジスタ３４の構成例を示す平面図である。図８Ｂは、図８ＡのＣ－Ｃ線に沿った断面図である。第５実施形態では、Ｘ－Ｙ面内において、ドレイン領域Ｄだけでなく、ソース領域ＳのＸ方向（チャネル長方向に対して直交方向）の幅が、ボディ領域ＢＤのそれよりも広くなっている。よって、ドレイン領域Ｄだけでなく、ソース領域Ｓもゲート電極Ｇの下部Ｇ１の側面ＳＦ３に対向する位置まで±Ｘ方向に突出している。ドレイン領域Ｄおよびソース領域Ｓの幅を広げることによって、ドレイン領域Ｄおよびソース領域Ｓへのコンタクトが容易になる。
　第５実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、図８ＡのＢ－Ｂ線に沿った断面は、図４Ｂに示す断面と同じでよい。また、図８ＢのＣ－Ｃ線に沿った断面は、図４Ｃに示す断面と基本的に同じである。ただし、図８Ｂにおいて、下部Ｇ１のＹ方向の側面ＳＦ４側にＳＴＩ３０を介してドレイン領域Ｄが現れ、側面ＳＦ３側にＳＴＩ３０を介してソース領域Ｓが現れている。
　第５実施形態においても、ＳＴＩ３０が、ソース領域Ｓとゲート電極Ｇの下部Ｇ１の側面ＳＦ３との間に設けられている。ソース領域Ｓと側面ＳＦ４との間のＳＴＩ３０の膜厚も、ゲート絶縁膜２０の膜厚よりも厚い。よって、ソース領域Ｓが側面ＳＦ３に対向しても、ゲート電極Ｇの寄生容量はさほど増大しない。従って、本変形例も、第１実施形態の効果を十分に得ることができる。
　このように、ドレイン領域Ｄおよびソース領域Ｓの両方またはいずれか一方のＸ方向の幅が、ボディ領域ＢＤのそれよりも広くなっていてもよい。
　尚、ゲート電極Ｇの上部Ｇ２は、ドレイン領域Ｄおよびソース領域Ｓの上方には設けられていない。即ち、Ｚ方向から見た平面視において、ゲート電極Ｇの上部Ｇ２は、ドレイン領域Ｄおよびソース領域Ｓに重複していない。これにより、ゲート電極Ｇの寄生容量の増大化を抑制することができる。
　さらに、第４または第５実施形態のドレイン領域Ｄ、ソース領域Ｓおよびボディ領域ＢＤは、第１～第３実施形態と組み合わせてもよい。
（第６実施形態）
　図９は、第５実施形態のドレイン領域Ｄ、ソース領域Ｓおよびボディ領域ＢＤを第３実施形態の形態に適用した例を示す平面図である。第６実施形態でも、Ｘ－Ｙ面内において、ドレイン領域Ｄおよびソース領域ＳのＸ方向（チャネル長方向に対して直交方向）の幅が、ボディ領域ＢＤのそれよりも広くなっている。よって、ソース領域Ｓは、ゲート電極Ｇの下部（図６ＢのＧ１＿１、Ｇ１＿２）の側面ＳＦ３＿１、ＳＦ３＿２に対向する位置までＸ方向に突出している。ドレイン領域Ｄは、ゲート電極Ｇの下部（図６ＢのＧ１＿１、Ｇ１＿２）の側面ＳＦ４＿１、ＳＦ４＿２に対向する位置までＸ方向に突出している。ドレイン領域Ｄおよびソース領域Ｓの幅を広げることによって、ドレイン領域Ｄおよびソース領域Ｓへのコンタクトが容易になる。
　第６実施形態のその他の構成は、第３または第５実施形態の対応する構成と同様でよい。従って、図９のＢ－Ｂ線に沿った断面は、図６Ｂに示す断面と同じでよい。また、図９のＣ－Ｃ線に沿った断面は、図８Ｂに示す断面と同じでよい。これにより、第６実施形態は、第３および第５実施形態の効果を得ることができる。
（第７実施形態）
　図１０Ａは、第７実施形態による増幅トランジスタ３４の構成例を示す平面図である。図１０Ｂは、図１０ＡのＢ－Ｂ線に沿った断面図である。図１０ＡのＣ－Ｃ線に沿った断面は、図８Ｂと同じでよい。
　第７実施形態では、図１０Ｂに示すように、ゲート電極Ｇ＿１とゲート電極Ｇ＿２との間に、第３ゲート電極としてのゲート電極Ｇ＿３が設けられている。ゲート電極Ｇ＿１、Ｇ＿２は、第３実施形態のそれらの構成と同じでよい。ゲート電極Ｇ＿３は、ゲート電極Ｇ＿１とゲート電極Ｇ＿２との間の中間に配置されている。ゲート電極Ｇ＿１～Ｇ＿３は、ゲート電極Ｇ＿３のＺ方向の中心線に対して略対称（Ｚ軸に対して線対称）の構成および配置になっている。
　ゲート電極Ｇ＿３は、図１０Ｂに示すように、半導体基板１０の第１面Ｆ１から彫り込まれたトレンチＴＲ＿３内に埋め込まれている。即ち、ゲート電極Ｇ＿３の下部（第３ゲート電極部分）Ｇ１＿２は、半導体基板１０の第１面Ｆ１から第１面Ｆ１に対して反対側の第２面Ｆ２へ向かって彫り込まれたトレンチＴＲ＿３内に埋め込まれている。ゲート電極Ｇ＿３の上部Ｇ２＿３は、下部Ｇ１＿３上に設けられ、下部Ｇ１＿３と一体として設けられている。また、上部Ｇ２＿３は、ゲート電極Ｇ＿１の上部Ｇ２＿１およびゲート電極Ｇ＿２の上部Ｇ２＿２と一体に構成されており、下部Ｇ１＿１～Ｇ１＿３を電極的に接続している。よって、ゲート電極Ｇ＿１～Ｇ＿３は一体のゲート電極として機能する。Ｚ方向の平面視において、ゲート電極Ｇ＿１～Ｇ＿３の上部Ｇ２＿１～Ｇ２＿３のＸ方向の幅は、ボディ領域ＢＤ＿１、ＢＤ＿２のＸ方向の幅の和よりも広い。
　チャネル領域ＣＨ＿３は、ゲート絶縁膜２０＿３を介してゲート電極Ｇ＿３と対向する半導体基板１０の対向領域に設けられる。チャネル領域ＣＨ＿４は、ゲート絶縁膜２０＿４を介してゲート電極Ｇ＿３と対向する半導体基板１０の対向領域に設けられる。即ち、ゲート電極Ｇ＿３において、チャンネルは、ゲート電極Ｇ＿３の下部Ｇ１＿３の側面ＳＦ１＿３、ＳＦ２＿３に対向するボディ領域ＢＤに形成される。また、チャンネルは、上部Ｇ２＿１～Ｇ２＿３の底面とゲート絶縁膜を介して対向するボディ領域ＢＤにも形成される。電流は、ソース－ドレイン間を流れるので、Ｙ方向（または－Ｙ方向）へ流れる。よって、図１０Ｂに示すチャネル領域ＣＨ＿１～ＣＨ＿４の長さ（幅）の和がチャネル幅Ｗ３４となる。図１０Ａの長さＬ３４がチャネル長となる。
　ゲート電極Ｇ＿３の下部Ｇ１＿３は、第１面Ｆ１から第２面Ｆ２への－Ｚ方向に深くなるに従って、Ｘ方向およびＹ方向に狭くなっている。即ち、下部Ｇ１＿３は、下部Ｇ１＿１、Ｇ１＿２と同様に、第１面Ｆ１から第２面Ｆ２に向かって先細った矩形状に構成されている。これに伴い、チャネル長Ｌ３４は、図４Ｃを参照して説明したように、第１面Ｆ１から第２面Ｆ２に向かって次第に短くなっている。よって、図８Ｂおよび図１０Ｂに示すように、Ｚ方向の縦断面において、下部Ｇ１＿３の上面の幅ＷｔｘおよびＷｔｙは、下部Ｇ１＿３の底面の幅ＷｂｘおよびＷｂｙよりも広い。
　ゲート絶縁膜２０＿３は、ボディ領域ＢＤ＿１と下部Ｇ１＿３の側面ＳＦ１＿３との間に設けられている。ゲート絶縁膜２０＿４は、ボディ領域ＢＤ＿２と下部Ｇ１＿４の側面ＳＦ１＿４との間に設けられている。さらに、ゲート絶縁膜２０ｔは、ゲート電極Ｇ＿３の上部Ｇ２＿３と半導体基板１０との間に介在する。ゲート絶縁膜は、トレンチＴＲ＿３の底部にも設けられている。これにより、ゲート電極Ｇ＿３は、半導体基板１０から電気的に分離している。ゲート絶縁膜２０＿３、２０＿４の材料は、ゲート絶縁膜２０＿１、２０＿２の材料と同じでよい。
　ゲート電極Ｇ＿１の下部Ｇ１＿１とゲート電極Ｇ＿３の下部Ｇ１＿３は、第１活性領域部分としてのボディ領域ＢＤ＿１を挟んで互いに対向している。ゲート電極Ｇ＿２の下部Ｇ１＿２とゲート電極Ｇ＿３の下部Ｇ１＿３は、第２活性領域部分としてのボディ領域ＢＤ＿２を挟んで互いに対向している。
　図１０Ａおよび図８Ｂに示すように、トレンチＴＲ＿３内には、下部Ｇ１＿３とドレイン領域Ｄとの間、並びに、下部Ｇ１＿３とソース領域Ｓとの間に、ＳＴＩ３０が設けられている。ＳＴＩ３０は、ゲート絶縁膜２０＿１～２０＿４のいずれよりも厚く、ゲート絶縁膜２０＿３、２０＿４とほぼ等しい深さまで設けられている。
　このように、第７実施形態によるゲート電極Ｇ＿３の下部Ｇ１＿３は、ボディ領域ＢＤ＿１、ＢＤ＿２を挟んで互いに対向しており、ボディ領域ＢＤ＿１、ＢＤ＿２の両側にチャネルを形成することができる。従って、第７実施形態による増幅トランジスタ３４は、チャネル幅Ｗ３４をさらに広げることができ、さらに大きな電流を流すことができる。また、本開示では、ゲート電極Ｇ＿３の下部Ｇ１＿３は、側面ＳＦ４＿３、ＳＦ４＿４においてゲート絶縁膜２０＿１～２０＿４よりも厚いＳＴＩ３０に被覆されている。これにより、ゲート電極Ｇ＿３とソース領域Ｓとの寄生容量およびゲート電極Ｇ＿３とドレイン領域Ｄとの寄生容量が低減される。よって、第７実施形態の増幅トランジスタ３４も、画素電荷の増幅時における変換効率を向上させ、Ｓ／Ｎ比を改善することができる。また、増幅トランジスタ３４の動作速度を高速にすることができる。
　尚、ゲート電極の下部Ｇ１＿３は、ここでは１つだけ示したが、複数の下部１＿３がゲート電極Ｇ＿１の下部Ｇ１＿１とゲート電極Ｇ＿２の下部Ｇ１＿２との間にＸ方向に配置されてもよい。
　第７実施形態のその他の構成は、第６実施形態の対応する構成と同様でよい。従って、第７実施形態は、第６実施形態の効果も得ることができる。
　第７実施形態のトランジスタは、増幅トランジスタ３４、転送トランジスタ３２、リセットトランジスタ３６、選択トランジスタ３５のいずれにも適用可能である。
（第８実施形態）
　図１１は、第８実施形態による増幅トランジスタ３４の構成例を示す平面図である。第８実施形態では、Ｘ－Ｙ面内において、ドレイン領域Ｄおよびソース領域ＳのＸ方向（チャネル長方向に対して直交方向）の幅が、ボディ領域ＢＤ＿１、ＢＤ＿２のＸ方向の幅の和よりの広い。よって、ソース領域Ｓがゲート電極Ｇ＿１、Ｇ＿２の下部Ｇ１＿１、Ｇ１＿２の側面ＳＦ３＿１、ＳＦ３＿２に対向する位置まで±Ｘ方向に突出している。ドレイン領域Ｄがゲート電極Ｇ＿１、Ｇ＿２の下部Ｇ１＿１、Ｇ１＿２の側面ＳＦ４＿１、ＳＦ４＿２に対向する位置までＸ方向に突出している。ドレイン領域Ｄおよびソース領域Ｓの幅を広げることによって、ドレイン領域Ｄおよびソース領域Ｓへのコンタクトが容易になる。
　第８実施形態のその他の構成は、第７実施形態の対応する構成と同様でよい。従って、図１１のＢ－Ｂ線に沿った断面は、図１０Ｂと同じでよい。図１１のＣ－Ｃ線に沿った断面は、図８Ｂと同じでよい。
　第８実施形態においても、ＳＴＩ３０が、ソース領域Ｓとゲート電極Ｇ＿３の側面ＳＦ３＿３との間、並びに、ドレイン領域Ｄとゲート電極Ｇ＿３の側面ＳＦ４＿３との間に設けられている。よって、ソース領域Ｓおよびドレイン領域Ｄが側面ＳＦ３＿３、ＳＦ４＿３に対向しても、ゲート電極の寄生容量はさほど増大しない。従って、第８実施形態も、第１実施形態の効果を十分に得ることができる。
　尚、ゲート電極の下部Ｇ１＿３は、ここでは１つだけ示したが、複数の下部１＿３がゲート電極Ｇ＿１の下部Ｇ１＿１とゲート電極Ｇ＿２の下部Ｇ１＿２との間にＸ方向に配置されてもよい。
（第９実施形態）
　図１２は、第９実施形態による増幅トランジスタ３４の構成例を示す平面図である。第９実施形態では、Ｘ－Ｙ面内において、ゲート電極Ｇ＿１の下部Ｇ１＿１およびゲート電極Ｇ＿２の下部Ｇ１＿２の平面形状が半円形である点で第３実施形態と異なる。この場合、下部Ｇ１＿１の側面ＳＦ１＿１以外の側面ＳＦ２＿１は、曲面となっており、ゲート絶縁膜２０＿１よりも厚いＳＴＩ３０で被覆されている。下部Ｇ１＿２の側面ＳＦ１＿２以外の側面ＳＦ２＿２も、曲面となっており、ゲート絶縁膜２０＿１よりも厚いＳＴＩ３０で被覆されている。よって、第９実施形態は、第３実施形態と同様の効果を得ることができる。第９実施形態は、他の実施形態にも適用することができる。
　尚、第９実施形態は、第１～第８実施形態のいずれに適用してもよい。
（第３実施形態の製造方法）
　次に、一例として、図６Ｂに示す第３実施形態による増幅トランジスタ３４の製造方法について説明する。
　図１３～図１６は、第３実施形態の製造方法の一例を示す断面図である。図１３～図１６は、図６Ｂの断面に対応する断面を示している。
　まず、半導体基板１０の第１面Ｆ１側に、例えば、Ｐ型ウェル拡散層を形成し、第１面Ｆ１上に絶縁膜１５１、ハードマスクＨＭの材料を堆積する。ハードマスクＨＭには、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜あるいはこれらの積層膜が用いられる。
　次に、リソグラフィ技術およびエッチング技術を用いて、ハードマスクＨＭの材料をトレンチＴＲ＿１、ＴＲ＿２のパターンに加工する。
　次に、ハードマスクＨＭをマスクとして用いて、半導体基板１０をエッチングして、第１トレンチとしてのトレンチＴＲ＿１、ＴＲ＿２を形成する。トレンチＴＲ＿１とＴＲ＿２との間の半導体基板１０（ウェル）が後にボディ領域ＢＤとなる。ボディ領域ＢＤは、図１３に示すように、Ｚ方向に突出するＦｉｎ形状に成形される。
　次に、トレンチＴＲ＿１、ＴＲ＿２の内壁にゲート絶縁膜２０＿１、２０＿２を形成する。これにより、図１３に示す構造が得られる。
　次に、図１４に示すように、ＣＶＤ（Chemical　Vapor　Deposition）法等を用いて、トレンチＴＲ＿１、ＴＲ＿２内にＳＴＩ３０の材料（例えば、シリコン酸化膜）を埋め込む。ＣＭＰ(Chemical　Mechanical　Polishing)法等を用いてハードマスクＨＭが露出されるまでＳＴＩ３０を研磨し、平坦化する。
　次に、リソグラフィ技術およびエッチング技術を用いて、ゲート電極Ｇ＿１の下部Ｇ１＿１およびゲート電極Ｇ＿２の下部Ｇ１＿２のパターンにＳＴＩ３０の材料を加工する。これにより、図１５に示すように、トレンチＴＲ＿１、ＴＲ＿２内のボディ領域ＢＤの両側のＳＴＩ３０が逆テーパー状に除去され、ゲート電極Ｇ＿１、Ｇ＿２の下部Ｇ１＿１、Ｇ１＿２を埋め込むための第２トレンチＴＲ＿１１、ＴＲ＿１２が形成される。このとき、チャネル領域ＣＨ＿１、ＣＨ＿２のあるボディ領域ＢＤの側面のゲート絶縁膜２０＿１、２０＿２は露出される。しかし、それ以外のボディ領域ＢＤの側面は、ゲート絶縁膜２０＿１、２０＿２よりも厚いＳＴＩ３０で被覆されたままである。
　次に、図１６に示すように、ゲート電極Ｇ＿１、Ｇ＿２の材料（例えば、ドープトポリシリコン等の導電材料）をトレンチＴＲ＿１１、ＴＲ＿１２内に埋め込む。さらに、リソグラフィ技術およびエッチング技術を用いて、ゲート電極Ｇ＿１、Ｇ＿２の材料を加工する。これにより、ゲート電極Ｇ＿１、Ｇ＿２の下部Ｇ１＿１、Ｇ１＿２の側面ＳＦ１＿１、ＳＦ１＿２が、ゲート絶縁膜２０＿１、２０＿２を介してボディ領域ＢＤと面し、チャネル領域ＣＨ＿１、ＣＨ＿２に対向する。下部Ｇ１＿１、Ｇ１＿２の側面ＳＦ１＿１、ＳＦ１＿２以外の側面ＳＦ２＿１～ＳＦ４＿１、ＳＦ２＿２～ＳＦ４＿２は、ＳＴＩ３０によって被覆される。
　さらに、層間絶縁膜でゲート電極Ｇ＿１、Ｇ＿２を被覆することによって、図６Ｂに示す増幅トランジスタ３４が完成する。
　他の実施形態による増幅トランジスタ３４は、トレンチ等の形成工程におけるレイアウトパターンを変更すれば形成可能であるので、ここでは、その製造方法のより詳細な説明を省略する。
　図１７および図１８は、本開示による画素アレイ部１２のレイアウトの一例を示す平面図である。図１７は、表面照射型ＣＩＳのレイアウトを示し、図１８は、裏面照射型ＣＩＳのレイアウトを示す。
　図１７に示すレイアウトでは、各フォトダイオード３１の周囲にＳＴＩ３０が設けられており、隣接するフォトダイオードＰＤを電気的および光学的に分離している。フォトダイオードＰＤ間には、転送トランジスタ３２、ＦＤ３３、増幅トランジスタ３４、選択トランジスタ３５およびリセットトランジスタ３６が配置されている。選択トランジスタ３５の一端は、画素出力配線４４に接続されている。ウェル電極ＴＷは、半導体基板１０のウェル拡散層に電気的に接続される電極である。
　図１８に示すレイアウトでは、４つのフォトダイオード３１が、ＦＤ３３、増幅トランジスタ３４、選択トランジスタ３５およびリセットトランジスタ３６を共有している。転送トランジスタ３２は、４つのフォトダイオード３１に蓄積された電荷を別々のタイミングでＦＤ３３へ転送するために、各フォトダイオードＰＤに対応して設け得られている。
　本開示によるＦｉｎ型トランジスタは、このような表面照射型ＣＩＳおよび裏面照射型ＣＩＳのいずれにも適用することができる。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２０は、撮像部１２０３１の設置位置の例を示す図である。
　図２０では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る固体撮像素子は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。
　なお、本技術は、以下のような構成をとることができる。
（１）
　入射した光を光電変換する複数の画素を備えた固体撮像素子であって、
　前記複数の画素が設けられた基板と、
　前記複数の画素のそれぞれに設けられ、前記基板の第１面から該第１面に対して反対側の該基板の第２面へ向かう第１方向に埋め込まれた第１ゲート電極部分を備える第１トランジスタと、
　前記基板のうち前記第１トランジスタのチャネルが形成される活性領域と該活性領域に対向する前記第１ゲート電極部分の第１側面との間に設けられた第１ゲート絶縁膜と、
　前記第１側面以外の前記第１ゲート電極部分の第２側面に設けられ、前記第１ゲート絶縁膜よりも厚い第１絶縁膜とを備え、
　前記基板の前記第１面から前記第２面への前記第１絶縁膜の深さは、前記第１ゲート電極部分の深さとほぼ同じか、あるいは、それよりも深く、
　前記第１方向の断面において、前記第１ゲート電極部分の上面の幅は、該第１ゲート電極部分の底面の幅よりも広い、固体撮像素子。
（２）
　前記第１トランジスタは、前記基板の前記第１面から前記第２面へ向かって埋め込まれ、前記第１ゲート電極部分と電気的に接続されている第２ゲート電極部分をさらに備え、　前記第１ゲート電極部分と前記第２ゲート電極部分は、前記活性領域を挟んで互いに対向しており、
　前記活性領域と前記第２ゲート電極部分との間に設けられた第２ゲート絶縁膜をさらに備える、（１）に記載の固体撮像素子。
（３）
　前記第１トランジスタは、前記第１ゲート電極部分と前記第２ゲート電極部分との間の前記活性領域の上面上に設けられ、前記第１ゲート電極部分と前記第２ゲート電極部分との間を接続する上部ゲート電極部分をさらに備え、
　前記活性領域の上面と前記上部ゲート電極部分との間に設けられた上部ゲート絶縁膜をさらに備える、（２）に記載の固体撮像素子。
（４）
　前記基板の第１面に対して略平行面内において前記第１トランジスタのチャネル長方向に対して略垂直方向を第１方向とすると、前記第１方向における前記第１トランジスタのソースまたはドレインの幅は、前記第１方向における前記活性領域の幅とほぼ等しい、（３）に記載の固体撮像素子。
（５）
　前記基板の第１面に対して略平行面内において前記第１トランジスタのチャネル長方向に対して略垂直方向を第１方向とすると、前記第１方向における前記第１トランジスタのソースまたはドレインの幅は、前記第１方向における前記活性領域の幅よりも広く、
　前記第１トランジスタのソースまたはドレインと前記第１ゲート電極部分との間に設けられ、前記第１ゲート絶縁膜よりも厚い第２絶縁膜をさらに備える、（３）に記載の固体撮像素子。
（６）
　前記上部ゲート電極部分は、前記第１トランジスタのソースまたはドレインの上方には設けられていない、（４）または（５）に記載の固体撮像素子。
（７）
　前記第１トランジスタは、
　前記基板の前記第１面から前記第２面へ向かって埋め込まれた第２ゲート電極部分と、　前記基板の前記第１面から前記第２面へ向かって埋め込まれ、前記第１ゲート電極部分と前記第２ゲート電極部分との間に設けられ、前記第１および第２ゲート電極部分と電気的に接続されている第３ゲート電極部分とをさらに備え、
　前記第１ゲート電極部分と前記第３ゲート電極部分は、前記活性領域のうち第１活性領域部分を挟んで互いに対向しており、
　前記第２ゲート電極部分と前記第３ゲート電極部分は、前記活性領域のうち第２活性領域部分を挟んで互いに対向しており、
　前記第２活性領域部分と前記第２ゲート電極部分との間に設けられた第２ゲート絶縁膜と、
　前記第１活性領域部分と前記第３ゲート電極部分との間に設けられた第３ゲート絶縁膜と、
　前記第２活性領域部分と前記第３ゲート電極部分との間に設けられた第４ゲート絶縁膜と、をさらに備える、（１）に記載の固体撮像素子。
（８）
　前記第１トランジスタは、
　前記基板の前記第１面から前記第２面へ向かって埋め込まれた第２ゲート電極部分と、　前記基板の前記第１面から前記第２面へ向かって埋め込まれ、前記第１ゲート電極部分と前記第２ゲート電極部分との間に設けられ、前記第１および第２ゲート電極部分と電気的に接続されている複数の第３ゲート電極部分とをさらに備える、（１）に記載の固体撮像素子。
（９）
　前記第１トランジスタは、前記第１および第２活性領域の上面上に設けられ、前記第１～第３ゲート電極部分を接続する上部ゲート電極部分をさらに備え、
　前記第１および第２活性領域の上面と前記上部ゲート電極部分との間に設けられた上部ゲート絶縁膜をさらに備える、（７）に記載の固体撮像素子。
（１０）
　前記基板の第１面に対して略平行面内において前記第１トランジスタのチャネル長方向に対して略垂直方向を第１方向とすると、前記第１方向における前記上部ゲート電極部分の幅は、前記第１方向における前記第１および第２活性領域の幅の和よりも広い、（９）に記載の固体撮像素子。
（１１）
　前記第１ゲート絶縁膜の厚みは、１ｎｍ以上、２０ｎｍ未満であり、
　前記第１絶縁膜の厚みは、２０ｎｍ以上である、（１）から（１０）のいずれか一項に記載の固体撮像素子。
（１２）
　前記基板の前記第１面から前記第２面へ向かう方向の断面において、前記活性領域の上面の幅は、該活性領域の底面の幅よりも狭い、（１）から（１１）のいずれか一項に記載の固体撮像素子。
（１３）
　前記第１トランジスタのチャネル長は、２００ｎｍ以上である、（１）から（１２）のいずれか一項に記載の固体撮像素子。
（１４）
　前記第１方向における前記活性領域の上面の幅は、２０ｎｍ以上、２００ｎｍ以下である、（４）または（５）に記載の固体撮像素子。
（１５）
　前記基板の前記第１面から前記第１ゲート電極部分の底面までの深さは、１００ｎｍ以上である、（１）から（１４）のいずれか一項に記載の固体撮像素子。
（１６）
　前記第１トランジスタは、前記画素のフォトダイオードに蓄積された信号電荷を増幅する増幅トランジスタに適用される、（１）から（１５）のいずれか一項に記載の固体撮像素子。
（１７）
　前記第１トランジスタは、前記画素のフォトダイオードに蓄積された信号電荷を転送する転送トランジスタ、前記フォトダイオードの信号電荷を排除するリセットトランジスタ、前記画素を垂直信号線に選択的に接続する選択トランジスタのうち少なくとも１つに適用される、（１）から（１６）のいずれか一項に記載の固体撮像素子。
（１８）
　入射した光を光電変換する複数の画素を備えた固体撮像素子の製造方法であって、
　基板の第１面第１に第１トレンチを形成し、
　前記第１トレンチの内壁にゲート絶縁膜を形成し、
　前記第１トレンチ内に素子分離膜を埋め込み、
　前記第１トレンチの内壁のうちチャネルが形成されるチャネル領域にある前記ゲート絶縁膜を露出するように、前記素子分離膜を加工して第２トレンチを形成し、
　前記第２トレンチ内にゲート電極を埋め込む、ことを具備する固体撮像素子の製造方法。
　尚、本開示は、上述した実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
１１　固体撮像素子、１０　半導体基板、Ｇ　ゲート電極、Ｓ　ソース領域、Ｄ　ドレイン領域、２０　ゲート絶縁膜、ＴＲ　トレンチ、ＢＤ　ボディ領域、下部　Ｇ１、上部　Ｇ２、３０　ＳＴＩ、２１　画素、３１　ＰＤ、３２　転送トランジスタ、３３　ＦＤ、３４　増幅トランジスタ、３５　選択トランジスタ、３６　リセットトランジスタ

Claims (18)

  1. 　入射した光を光電変換する複数の画素を備えた固体撮像素子であって、
    　前記複数の画素が設けられた基板と、
    　前記複数の画素のそれぞれに設けられ、前記基板の第１面から該第１面に対して反対側の該基板の第２面へ向かう第１方向に埋め込まれた第１ゲート電極部分を備える第１トランジスタと、
    　前記基板のうち前記第１トランジスタのチャネルが形成される活性領域と該活性領域に対向する前記第１ゲート電極部分の第１側面との間に設けられた第１ゲート絶縁膜と、
    　前記第１側面以外の前記第１ゲート電極部分の第２側面に設けられ、前記第１ゲート絶縁膜よりも厚い第１絶縁膜とを備え、
    　前記基板の前記第１面から前記第２面への前記第１絶縁膜の深さは、前記第１ゲート電極部分の深さとほぼ同じか、あるいは、それよりも深く、
    　前記第１方向の断面において、前記第１ゲート電極部分の上面の幅は、該第１ゲート電極部分の底面の幅よりも広い、固体撮像素子。
  2. 　前記第１トランジスタは、前記基板の前記第１面から前記第２面へ向かって埋め込まれ、前記第１ゲート電極部分と電気的に接続されている第２ゲート電極部分をさらに備え、　前記第１ゲート電極部分と前記第２ゲート電極部分は、前記活性領域を挟んで互いに対向しており、
    　前記活性領域と前記第２ゲート電極部分との間に設けられた第２ゲート絶縁膜をさらに備える、請求項１に記載の固体撮像素子。
  3. 　前記第１トランジスタは、前記第１ゲート電極部分と前記第２ゲート電極部分との間の前記活性領域の上面上に設けられ、前記第１ゲート電極部分と前記第２ゲート電極部分との間を接続する上部ゲート電極部分をさらに備え、
    　前記活性領域の上面と前記上部ゲート電極部分との間に設けられた上部ゲート絶縁膜をさらに備える、請求項２に記載の固体撮像素子。
  4. 　前記基板の第１面に対して略平行面内において前記第１トランジスタのチャネル長方向に対して略垂直方向を第１方向とすると、前記第１方向における前記第１トランジスタのソースまたはドレインの幅は、前記第１方向における前記活性領域の幅とほぼ等しい、請求項３に記載の固体撮像素子。
  5. 　前記基板の第１面に対して略平行面内において前記第１トランジスタのチャネル長方向に対して略垂直方向を第１方向とすると、前記第１方向における前記第１トランジスタのソースまたはドレインの幅は、前記第１方向における前記活性領域の幅よりも広く、
    　前記第１トランジスタのソースまたはドレインと前記第１ゲート電極部分との間に設けられ、前記第１ゲート絶縁膜よりも厚い第２絶縁膜をさらに備える、請求項３に記載の固体撮像素子。
  6. 　前記上部ゲート電極部分は、前記第１トランジスタのソースまたはドレインの上方には設けられていない、請求項４に記載の固体撮像素子。
  7. 　前記第１トランジスタは、
    　前記基板の前記第１面から前記第２面へ向かって埋め込まれた第２ゲート電極部分と、　前記基板の前記第１面から前記第２面へ向かって埋め込まれ、前記第１ゲート電極部分と前記第２ゲート電極部分との間に設けられ、前記第１および第２ゲート電極部分と電気的に接続されている第３ゲート電極部分とをさらに備え、
    　前記第１ゲート電極部分と前記第３ゲート電極部分は、前記活性領域のうち第１活性領域部分を挟んで互いに対向しており、
    　前記第２ゲート電極部分と前記第３ゲート電極部分は、前記活性領域のうち第２活性領域部分を挟んで互いに対向しており、
    　前記第２活性領域部分と前記第２ゲート電極部分との間に設けられた第２ゲート絶縁膜と、
    　前記第１活性領域部分と前記第３ゲート電極部分との間に設けられた第３ゲート絶縁膜と、
    　前記第２活性領域部分と前記第３ゲート電極部分との間に設けられた第４ゲート絶縁膜と、をさらに備える、請求項１に記載の固体撮像素子。
  8. 　前記第１トランジスタは、
    　前記基板の前記第１面から前記第２面へ向かって埋め込まれた第２ゲート電極部分と、　前記基板の前記第１面から前記第２面へ向かって埋め込まれ、前記第１ゲート電極部分と前記第２ゲート電極部分との間に設けられ、前記第１および第２ゲート電極部分と電気的に接続されている複数の第３ゲート電極部分とをさらに備える、請求項１に記載の固体撮像素子。
  9. 　前記第１トランジスタは、前記第１および第２活性領域の上面上に設けられ、前記第１～第３ゲート電極部分を接続する上部ゲート電極部分をさらに備え、
    　前記第１および第２活性領域の上面と前記上部ゲート電極部分との間に設けられた上部ゲート絶縁膜をさらに備える、請求項７に記載の固体撮像素子。
  10. 　前記基板の第１面に対して略平行面内において前記第１トランジスタのチャネル長方向に対して略垂直方向を第１方向とすると、前記第１方向における前記上部ゲート電極部分の幅は、前記第１方向における前記第１および第２活性領域の幅の和よりも広い、請求項９に記載の固体撮像素子。
  11. 　前記第１ゲート絶縁膜の厚みは、１ｎｍ以上、２０ｎｍ未満であり、
    　前記第１絶縁膜の厚みは、２０ｎｍ以上である、請求項１に記載の固体撮像素子。
  12. 　前記基板の前記第１面から前記第２面へ向かう方向の断面において、前記活性領域の上面の幅は、該活性領域の底面の幅よりも狭い、請求項１に記載の固体撮像素子。
  13. 　前記第１トランジスタのチャネル長は、２００ｎｍ以上である、請求項１に記載の固体撮像素子。
  14. 　前記第１方向における前記活性領域の上面の幅は、２０ｎｍ以上、２００ｎｍ以下である、請求項４に記載の固体撮像素子。
  15. 　前記基板の前記第１面から前記第１ゲート電極部分の底面までの深さは、１００ｎｍ以上である、請求項１に記載の固体撮像素子。
  16. 　前記第１トランジスタは、前記画素のフォトダイオードに蓄積された信号電荷を増幅する増幅トランジスタに適用される、請求項１に記載の固体撮像素子。
  17. 　前記第１トランジスタは、前記画素のフォトダイオードに蓄積された信号電荷を転送する転送トランジスタ、前記フォトダイオードの信号電荷を排除するリセットトランジスタ、前記画素を垂直信号線に選択的に接続する選択トランジスタのうち少なくとも１つに適用される、請求項１に記載の固体撮像素子。
  18. 　入射した光を光電変換する複数の画素を備えた固体撮像素子の製造方法であって、
    　基板の第１面第１に第１トレンチを形成し、
    　前記第１トレンチの内壁にゲート絶縁膜を形成し、
    　前記第１トレンチ内に素子分離膜を埋め込み、
    　前記第１トレンチの内壁のうちチャネルが形成されるチャネル領域にある前記ゲート絶縁膜を露出するように、前記素子分離膜を加工して第２トレンチを形成し、
    　前記第２トレンチ内にゲート電極を埋め込む、ことを具備する固体撮像素子の製造方法。
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