JP2005019781A - 固体撮像装置およびその製造方法 - Google Patents
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Abstract
【課題】受光面積を維持しながらセルの面積を縮小することができる固体撮像装置を提供する。
【解決手段】まず、半導体基板１０上に複数の素子分離領域１１を形成する。そして、素子分離領域１１間に挟まれた活性領域の内部にｐ型不純物を導入してｐ型ウェル１０ａを形成する。次に、このｐ型ウェル１０ａの深部にイオン注入法を使用してｎ型半導体領域である電荷蓄積領域１２を形成する。これにより、フォトダイオードＰＤを半導体基板１０の表面から離れた深部に形成する。その後、電荷蓄積領域１２の離間した上部に電荷転送用のＭＩＳトランジスタＴｒ２を形成し、フォトダイオードＰＤとＭＩＳトランジスタＴｒ２とを縦構造にする。
【選択図】 図３
【解決手段】まず、半導体基板１０上に複数の素子分離領域１１を形成する。そして、素子分離領域１１間に挟まれた活性領域の内部にｐ型不純物を導入してｐ型ウェル１０ａを形成する。次に、このｐ型ウェル１０ａの深部にイオン注入法を使用してｎ型半導体領域である電荷蓄積領域１２を形成する。これにより、フォトダイオードＰＤを半導体基板１０の表面から離れた深部に形成する。その後、電荷蓄積領域１２の離間した上部に電荷転送用のＭＩＳトランジスタＴｒ２を形成し、フォトダイオードＰＤとＭＩＳトランジスタＴｒ２とを縦構造にする。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置およびその製造技術に関し、特に受光面積を維持しながらセルサイズの縮小を図ることができる固体撮像装置およびその製造工程に適用して有効な技術に関する。
【０００２】
【従来の技術】
被写体からの光信号を電気信号に変換して撮像を行なうものとして固体撮像装置があり、この固体撮像装置には、例えば、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）型イメージセンサやＣＭＯＳ型イメージセンサなどの種類がある。
【０００３】
ＣＭＯＳ型イメージセンサは、例えば２次元状にセル（画素）が配列されており、個々のセルを互いに直交する走査線によって選択できるようになっている。そして、互いに直交する走査線によって一つのセルが選択されると、選択されたセル内に蓄積されていた電荷がセルの外部へ出力される。この動作を二次元状に配列されたすべてのセルについて行なう（走査する）ことにより、被写体に対応した電気信号をディスプレイなどの外部機器へ出力し映像を表示する。
【０００４】
このようなＣＭＯＳ型イメージセンサのセルは、受光した光を電荷に変換して蓄積するフォトダイオードとフォトダイオードに蓄積された電荷を外部へ出力する転送用ＭＯＳトランジスタを含んでおり、フォトダイオードの横側に転送用ＭＯＳが形成された構造をしている（例えば、特許文献１、特許文献２、特許文献３参照）。
【０００５】
【特許文献１】
特開平１１−１２６８９３号公報（第７頁、図１）
【０００６】
【特許文献２】
特開平１１−２７４４５０号公報（第３頁〜第４頁、図１）
【０００７】
【特許文献３】
特開２０００−２８６４０５号公報（第５頁、図２）
【０００８】
【発明が解決しようとする課題】
しかし、受光部であるフォトダイオードの横側に転送用ＭＯＳトランジスタが形成されているセルの構造では、セルの面積が大きくなるという問題点がある。
【０００９】
本発明の目的は、受光面積を維持しながらセルの面積を縮小することができる固体撮像装置を提供することにある。
【００１０】
また、本発明の他の目的は、受光面積を維持しながらセルの面積を縮小することができる固体撮像装置の製造方法を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
本発明の固体撮像装置は、入射した光を電荷に変換するセルを半導体基板に複数備える固体撮像装置であって、前記セルは、（ａ）前記電荷を蓄積する電荷蓄積領域と、（ｂ）前記電荷蓄積領域に蓄積された前記電荷を前記セルの外部へ転送する電界効果トランジスタとを備え、前記電荷蓄積領域は、第１導電型の不純物を前記半導体基板の内部に導入して形成された半導体領域であり、前記電荷蓄積領域を前記半導体基板の素子形成面上に射影した場合、前記電荷蓄積領域と前記電界効果トランジスタのドレイン領域とは重なり合う領域を有することを特徴とするものである。
【００１４】
また、本発明の固体撮像装置の製造方法は、入射した光を電荷に変換するセルを半導体基板に複数形成する固体撮像装置の製造方法であって、（ａ）前記半導体基板に前記セルを分離するための素子分離領域を複数形成する工程と、（ｂ）活性領域に前記セルを形成する工程を備え、前記（ｂ）工程は、（ｂ１）前記活性領域の内部に、第１導電型の不純物を導入することにより、前記電荷を蓄積する電荷蓄積領域を形成する工程と、（ｂ２）前記電荷蓄積領域に蓄積された前記電荷を前記セルの外部へ転送する電界効果トランジスタを形成する工程とを備え、前記（ｂ２）工程は、前記電荷蓄積領域から離間した上部に前記電界効果トランジスタのゲート電極を形成する工程を有することを特徴とするものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
以下で説明する実施の形態は、フォトダイオードと転送用ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含むセルを複数備えたイメージセンサ（固体撮像装置）に本発明を適用したものである。
【００１７】
（実施の形態１）
本実施の形態１におけるイメージセンサについて図面を参照しながら説明する。図１は、本実施の形態１におけるイメージセンサの受光部の構成を示した回路構成図である。図１において、本実施の形態１のイメージセンサは、垂直走査回路Ｖおよび水平走査回路Ｈを有している。
【００１８】
垂直走査回路Ｖには走査線（画素選択線）１ａ〜１ｎが接続されており、垂直走査回路Ｖは、これらの走査線１ａ〜１ｎに順次電圧（パルス）を印加できるようになっている。
【００１９】
水平走査回路Ｈにはｎ個の配線が接続されており、各配線はそれぞれＭＩＳトランジスタＴｒ１のゲート電極に接続されている。そして、水平走査回路Ｈは、ｎ個のＭＩＳトランジスタＴｒ１のゲート電極に順次電圧を印加できるようになっている。また、各ＭＩＳトランジスタＴｒ１のソース領域にはそれぞれ走査線２ａ〜２ｎの一つが接続されており、各ＭＩＳトランジスタのドレイン領域は、共通した出力線が接続されている。
【００２０】
走査線１ａ〜１ｎと走査線２ａ〜２ｎとは、接続しない状態で互いに直交するように配置され、走査線１ａ〜１ｎおよび走査線２ａ〜２ｎによって区切られた個々の領域にはセル（画素）Ｃ１−１、Ｃ１−２・・・Ｃ１−ｎ、Ｃ２−１・・・Ｃｎ−ｎが形成されている。
【００２１】
セルＣｒ−ｓ（１≦ｒ≦ｎ、１≦ｓ≦ｎ；ｒ、ｓは自然数）は、イメージセンサの受光部の最小単位を形成し、フォトダイオードＰＤおよびＭＩＳトランジスタＴｒ２を有している。
【００２２】
フォトダイオードＰＤは、被写体からイメージセンサに入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、ＭＩＳトランジスタＴｒ２は、フォトダイオードＰＤで蓄積された電荷をセルＣｒ−ｓの外部へ転送する際のスイッチとしての役割を有している。
【００２３】
各セルＣｒ−ｓにおいて、フォトダイオードＰＤの一方の端は接地されており、もう一方の端は、ＭＩＳトランジスタＴｒ２のソース領域と電気接続されている。また、各ＭＩＳトランジスタＴｒ２のドレイン領域は、走査線２ａ〜２ｎの一つに接続されており、各ＭＩＳトランジスタＴｒ２のゲート電極は、垂直走査回路Ｖより引き出された走査線１ａ〜１ｎの一つに接続されている。
【００２４】
なお、フォトダイオードＰＤと並列に接続されたコンデンサは、実際にあるのではなく、フォトダイオードＰＤで電荷が蓄積されることを等価回路として示したものである。
【００２５】
次に、このように構成されたイメージセンサの動作について簡単に説明する。まず、イメージセンサにおいて被写体から入射する光に対応した電荷を蓄積する動作について説明する。
【００２６】
被写体からの光が各セルＣｒ−ｓ内のフォトダイオードＰＤに入射すると光電変換により、光が電荷に変換され、変換された電荷は、フォトダイオードＰＤに蓄積される。フォトダイオードＰＤに蓄積される電荷は、フォトダイオードＰＤに入射する光の強弱および蓄積時間に応じた量となる。
【００２７】
次に、フォトダイオードＰＤに蓄積された電荷を出力する動作について説明する。
【００２８】
垂直走査回路Ｖにより走査線１ａ〜１ｎに順にパルス電圧が印加されるが、現時点で特定の走査線１ｒにパルス電圧が印加されているとする。このとき他の走査線上には電圧は印加されていない。すると、走査線１ｒに接続されたセルＣｒ− １、Ｃｒ−２・・・Ｃｒ−ｎが選択され、各ＭＩＳトランジスタＴｒ２のゲート電極に電圧が印加される。各ゲート電極に電圧が印加されると、各ＭＩＳトランジスタＴｒ２がオン状態になり、セルＣｒ−１、Ｃｒ−２・・・Ｃｒ−ｎ内の各フォトダイオードＰＤに蓄積されていた電荷がそれぞれ走査線２ａ〜２ｎに取り出される。例えば、セルＣｒ−１のフォトダイオードＰＤに蓄積されていた電荷は、走査線２ａ上に取り出され、セルＣｒ−２のフォトダイオードＰＤに蓄積されていた電荷は、走査線２ｂ上に取り出される。
【００２９】
次に、水平走査回路Ｈにより、ｎ個のＭＩＳトランジスタＴｒ１のゲート電極に順次パルス電圧を印加する。例えば、走査線２ａに接続されているＭＩＳトランジスタＴｒ１から順にオン状態にする。走査線２ａに接続されているＭＩＳトランジスタＴｒ１がオン状態のとき、他の走査線２ｂ〜２ｎに接続されている各ＭＩＳトランジスタＴｒ１はオフ状態になっている。
【００３０】
走査線２ａに接続されているＭＩＳトランジスタＴｒ１がオン状態になると、走査線２ａと出力線が導通することになり、走査線２ａに取り出されていた電荷（セルＣｒ−１に蓄えられていた電荷）が出力線を通して出力される。
【００３１】
続いて、水平走査回路Ｈにより、走査線２ｂに接続されているＭＩＳトランジスタＴｒ１をオン状態にすると、走査線２ｂと出力線とが導通することになり、走査線２ｂ上に取り出されていた電荷（セルＣｒ−２に蓄えられていた電荷）が出力線を通して出力される。
【００３２】
このようにして、水平走査回路Ｈにより、走査線２ｎ上に取り出されていた電荷（セルＣｒ−ｎに蓄えられていた電荷）を出力する動作まで行なう。
【００３３】
その後、垂直走査回路Ｖにより走査線１ｒへの電圧の印加を終了し、今度は走査線１（ｒ＋１）への電圧の印加を行ない上述した動作を繰り返す。このようにして、２次元状に配列したセルＣｒ−ｓ内の電荷をすべて出力する。出力された電荷に対応した電気信号はアンプなどにより増幅された後、増幅された電気信号は、例えばディスプレイなどの表示機器に入力する。すると、ディスプレイに映像が表示される。
【００３４】
次に、本実施の形態１におけるイメージセンサの実際上の構成について説明する。図２は、半導体基板上に形成されたセルＣ１−１、Ｃ１−２、Ｃ２−１、Ｃ２−２の近傍領域を上部から見た平面図である。図２において、まず配線３２および配線３３が層間絶縁膜２４上に形成されており、紙面の上方から紙面の下方に向かって延伸している。この配線３２は、例えば図１に示す走査線２ａに電気接続されているか配線３２自体が走査線２ａになっている。同様に、配線３３は、例えば図１に示す走査線２ｂに電気接続されているか、配線３３自体が走査線２ｂになっている。
【００３５】
これら配線３２および配線３３にはＬ字型をした引き出し線が形成されており、この引き出し線の端部において、層間絶縁膜２４を貫通するプラグ２８と接続されている。
【００３６】
層間絶縁膜２４の下には、破線で示したようにセルＣ１−１、Ｃ１−２、Ｃ２−１、Ｃ２−２が形成されており、上部の左側にセルＣ１−１が形成され、上部の右側にはセルＣ１−２が形成されている。また、下部の左側にはセルＣ２−１が形成され、下部の右側にはセルＣ２−２が形成されている。これらのセルＣ１−１〜Ｃ２−２と、配線３２または配線３３は、層間絶縁膜２４を貫通したプラグ２８によって、電気接続されている。例えば、セルＣ１−１は、セルＣ１−１の下部領域において配線３２と電気接続されており、セルＣ１−２は、セルＣ１−２の下部領域において配線３３と電気接続されている。これら図２に示したセルＣ１−１〜Ｃ２−２は、図１に示した同符号のものに対応している。
【００３７】
また、セルＣ１−１およびセルＣ１−２には、それぞれの中央領域を横切るようにゲート電極１５が形成されている。同様に、セルＣ２−１およびセルＣ２−２には、それぞれの中央領域を横切るようにゲート電極１６が形成されている。これらゲート電極１５、１６は層間絶縁膜２４の下層に形成されており、配線３２および配線３３と直交するように配置されている。そして、ゲート電極１５は、図１に示す走査線１ａに電気接続されているか、それ自体走査線１ａになっている。同様に、ゲート電極１６は、図１に示す走査線１ｂに電気接続されているか、それ自体走査線１ｂになっている。
【００３８】
次に、図２のＡ−Ａ線で切断した断面図を図３に示し、図３を使用してセルＣ１−２の構成を説明する。
【００３９】
図３に示すように、半導体基板１０上には、セルＣ１−２を他のセルＣｒ−ｓから電気的に分離するための素子分離領域１１が設けられており、この素子分離領域１１間の活性領域下にはｐ型ウェル１０ａが形成されている。そして、このｐ型ウェル１０ａ上に本実施の形態１のセルＣ１−２が形成されている。
【００４０】
本実施の形態１におけるセルＣ１−２は、半導体基板１０の表面上に電荷転送用のＭＩＳトランジスタＴｒ２が形成されており、このＭＩＳトランジスタＴｒ２の下層、すなわち半導体基板１０内（ｐ型ウェル１０ａ内）にフォトダイオードＰＤの一部を構成する電荷蓄積領域１２が形成されている。
【００４１】
ここで、半導体基板１０およびｐ型ウェル１０ａには、例えば、ボロンやフッ化ボロンなどのｐ型不純物が導入されており、電荷蓄積領域１２には、リンや砒素などのｎ型不純物が導入されている。したがって、ｐ型ウェル１０ａと電荷蓄積領域１２との境界近傍にはｐｎ接合が形成され、このｐ型ウェル１０ａと電荷蓄積領域１２によりｐｎ接合型のフォトダイオードＰＤが形成されている。このため、ｐｎ接合近傍に光が入射すると光電効果により電子が発生し、発生した電子はエネルギーレベルの低いｎ型半導体領域（電荷蓄積領域１２）に蓄積される。
【００４２】
このような電荷蓄積領域１２上には、電荷転送用のＭＩＳトランジスタＴｒ２が形成されており、以下に示すような構成をしている。すなわち、半導体基板１０上にゲート絶縁膜１３が形成されており、このゲート絶縁膜１３上にゲート電極１５が形成されている。そして、このゲート電極１５の側壁には、ソース領域およびドレイン領域をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とするためのサイドウォール２０が形成されている。そして、サイドウォール２０の直下の半導体基板１０内（ｐ型ウェル１０ａ内）には低濃度ｎ型不純物拡散領域１８、１９が形成され、低濃度ｎ型不純物拡散領域１８、１９の外側には、高濃度ｎ型不純物領域２２、２３が形成されている。この低濃度ｎ型不純物拡散領域１８および高濃度ｎ型不純物拡散２３により、ＭＩＳトランジスタＴｒ２のソース領域が形成され、低濃度ｎ型不純物拡散領域１９と高濃度ｎ型不純物拡散領域２２により、ＭＩＳトランジスタＴｒ２のドレイン領域が形成されている。
【００４３】
上記のように構成された本実施の形態１のセルＣ１−２においては、半導体基板１０の素子形成面（表面）上に電荷蓄積領域１２を射影した場合、ドレイン領域と電荷蓄積領域１２との間に重なり合う領域が存在するように構成されているとともに、電荷蓄積領域１２の離間した上部にＭＩＳトランジスタＴｒ２のゲート電極１５が形成されている。
【００４４】
また、高濃度ｎ型不純物拡散領域２３（ソース領域）は、半導体基板１０に埋め込まれた電荷蓄積領域１２と電気的に接続している。このようにＭＩＳトランジスタＴｒ２のソース領域と電荷蓄積領域１２を電気的に接続することにより、ＭＩＳトランジスタＴｒ２がオン状態になったとき、電荷蓄積領域１２に蓄積されている電子をＭＩＳトランジスタＴｒ２のソース領域からドレイン領域へ流して転送することができる。一方、ＭＩＳトランジスタＴｒ２がオフ状態のときは、電荷蓄積領域１２に電荷を蓄積することができる。
【００４５】
次に、電荷転送用のＭＩＳトランジスタＴｒ２上には、層間絶縁膜２４が形成されており、この層間絶縁膜２４には接続孔２５がドレイン領域（高濃度ｎ型不純物拡散領域２２）を露出するように形成されている。
【００４６】
そして、この接続孔２５内には、チタン／窒化チタン膜２６およびタングステン膜２７が埋め込まれプラグ２８が形成されており、プラグ２８は上部で配線３３と電気接続されている。このプラグ２８は、ドレイン領域と配線３３とを電気接続する役割を果たしている。配線３３は、例えばチタン／窒化チタン膜２９、アルミニウム膜３０およびチタン／窒化チタン膜３１の積層膜より形成されている。なお、配線３３は、アルミニウム膜３０から形成されている例を示したがこれに限らず、例えば銅配線としてもよい。
【００４７】
以上述べた構成を有する本実施の形態１のセルＣ１−２によれば、電荷転送用のＭＩＳトランジスタＴｒ２と電荷蓄積領域１２との配置を縦構造にすることにより、セルＣ１−２の面積を従来に比べて小さくすることができる。すなわち、従来は、電荷転送用のＭＩＳトランジスタＴｒ２の横に電荷蓄積領域１２を配置した横構造をしていた。このような横構造にするとセルの面積が大きくなり、イメージセンサの解像度の向上を図ることが難しくなる。しかし、本実施の形態１におけるセルＣ１−２では上記したように電荷転送用のＭＩＳトランジスタＴｒ２と電荷蓄積領域１２との配置を縦構造にしたため、セルＣ１−２の面積を相対的に小さくすることができる。
【００４８】
ここで、電荷蓄積領域１２上にＭＩＳトランジスタＴｒ２のゲート電極１５があるため、フォトダイオードＰＤに入射する光を遮ってしまうことが考えられるが、ゲート電極１５は、透過性を有するポリシリコン膜よりできているため問題はない。ただし、電荷蓄積領域１２上にメタル配線である配線３３が形成されている領域は遮光されるが、図２を見てもわかるように、セルＣ１−２の全体の面積に占める遮光領域（配線３３の引き出し線部分の領域）は小さいため問題とならない。したがって、本実施の形態１のセルＣ１−２によれば、横構造にした場合とほぼ同様の受光面積を維持しながら、セルＣ１−２のサイズを縮小することができる。
【００４９】
また、本実施の形態１のセルＣ１−２によれば、電荷蓄積領域１２が半導体基板１０の表面（素子形成面）やゲート絶縁膜１３に接していないため、表面欠陥などに起因したリーク電流（暗電流）を低減することができる。すなわち、リーク電流が多いとフォトダイオードＰＤに光があたっていなくても電荷が蓄積されることになりノイズが多くなる。特に、セルＣ１−２を単に小さくしただけでは、入射する光量が減少し、リーク電流の影響が大きくなる。しかし、本実施の形態１のセルＣ１−２では、受光面積をほぼ維持しながらセルＣ１−２のサイズを小さくしているため、リーク電流の影響はあまり大きくならない。そして、上記したように電荷蓄積領域１２を半導体基板１０の表面でなく内部に設けたので、表面欠陥などの影響を受けず、リーク電流を低減することができる。すなわち、本実施の形態１のセルＣ１−２では受光面積を維持しながらセルの面積を小さくしたことと、リーク電流を低減したことによる相乗効果により解像度を向上することができる。
【００５０】
さらに、本実施の形態１のセルＣ１−２によればサイズ縮小を図ることができるため、ウェハに形成できるイメージセンサの数を増加することができる。したがって、イメージセンサの単価を下げることができ、コスト削減を図ることができる。
【００５１】
次に、本実施の形態１におけるイメージセンサを製造する方法について、図面を参照しながら説明する。
【００５２】
まず、図４に示すように例えば単結晶シリコンにｐ型不純物を導入した半導体基板１０を用意する。ｐ型不純物としては、例えばボロンやフッ化ボロンなどがある。次に、この半導体基板１０の素子形成面に素子分離領域１１を形成する。この素子分離領域１１は、各セルＣｒ−ｓが互いに干渉などの悪影響を及ぼしあわないように電気的に分離するために設けられる。素子分離領域１１は、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によって形成することができる。図４では、半導体基板１０の素子形成面に、エッチング技術を使用して例えば深さが約３００ｎｍの溝を掘り、この溝に例えばＣＶＤ法を使用して酸化シリコン膜を埋め込んだ後、半導体基板１０の素子形成面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって研磨するＳＴＩ法によって形成された素子分離領域１１を示している。ＳＴＩ法によれば、ＬＯＣＯＳ法に比べて分離幅を狭くできるとともに素子分離領域１１の深さを深くできるので、素子の高集積化を図ることができる。
【００５３】
続いて、素子分離領域１１で分離された活性領域にｐ型ウェル１０ａを形成する。ｐ型ウェル１０ａは、フォトリソグラフィ技術およびイオン注入法を使用して、ｐ型不純物であるボロンやフッ化ボロンを導入することにより形成できる。
【００５４】
次に、半導体基板１０の素子形成面上にレジスト膜を塗布した後、露光・現像することにより、レジスト膜をパターニングする。パターニングは、セルＣｒ−ｓの受光領域が開口するように行なう。そして、図５に示すように、イオン注入法を使用してｎ型不純物を半導体基板１０の内部（詳しくはｐ型ウェル１０ａの内部）に導入することにより、半導体基板１０の素子形成面に接触部を持たない電荷蓄積領域１２を形成する。電荷蓄積領域１２を形成する際に行なわれるイオン注入は、例えばリンを約２００ｋｅＶのエネルギー、約２．０×１０１３／ｃｍ２のドーズ量で打ち込むことにより行なう。このように、電荷蓄積領域１２は、比較的高エネルギーでリンを打ち込んでできるため、半導体基板１０の素子形成面（表面）に接触しない領域とすることができる。例えば、電荷蓄積領域１２は、半導体基板１０の素子形成面より、約０．１μｍ〜約１μｍの深さに形成される。
【００５５】
続いて、図６に示すように半導体基板１０の素子形成面上にゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、例えば酸化シリコン膜よりなり、例えば熱酸化法によって形成することができる。具体的には、例えば約９００℃のドライ酸化によってゲート絶縁膜１３を形成することができる。
【００５６】
従来、ゲート絶縁膜１３としては、絶縁耐性が高くリーク電流が少ない、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、酸化シリコン膜が使用されている。
【００５７】
しかし、素子の微細化に伴い、ゲート絶縁膜１３の膜厚の薄膜化が要求されるようになってきている。このように薄いゲート酸化膜を使用すると、ＭＯＳトランジスタのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００５８】
そこで、酸化シリコンより誘電率の高い材料を使用して物理的膜厚を増加させることができるＨｉｇｈ−ｋ膜が使用されるようになってきている。したがって、ゲート絶縁膜１３として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、窒化シリコンなどの膜から形成してもよい。
【００５９】
続いて、ゲート絶縁膜１３上に導体膜であるポリシリコン膜１４を形成する。ポリシリコン膜１４は、例えばシランガスを窒素ガス中で熱分解させてポリシリコン膜１４を堆積させるＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。なお、後述するゲート電極１５の低抵抗化のため、ポリシリコン膜１４の堆積時にはリンなどの導電型不純物が添加される。また、導電型不純物は、ポリシリコン膜１４の形成後に添加するようにしてもよい。
【００６０】
次に、ポリシリコン膜１４上に感光性を有するレジスト膜を塗布する。レジスト膜を塗布するには、例えばスピン塗布法などを使用することができる。そして、露光装置を使用して、レジスト膜へマスクパターンを転写する。その後、マスクパターンを転写したレジスト膜を現像することにより、パターニングしたレジスト膜を形成する。パターニングは、例えばゲート電極を形成する領域にレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、図７に示すようなゲート電極１５を形成する。
【００６１】
続いて、ゲート電極１５をマスクにしたイオン注入法により、半導体領域である低濃度ｎ型不純物拡散領域１８、１９を形成する。低濃度ｎ型不純物拡散領域１８、１９を形成する際に行なうイオン注入は、例えばリンを約６０ｋｅＶのエネルギー、約２．０×１０１３／ｃｍ２のドーズ量で打ち込むことにより行なう。
【００６２】
次に、半導体基板１０の素子形成面上に窒化シリコン膜を形成する。窒化シリコン膜は、例えばＣＶＤ法を使用して形成することができる。続いて、この窒化シリコン膜を異方性エッチングすることにより、ゲート電極１５の側壁に図８に示すようなサイドウォール２０を形成する。なお、半導体基板１０上に酸化シリコン膜を形成した後、この酸化シリコン膜を異方性エッチングすることにより、酸化シリコン膜よりなるサイドウォール２０を形成してもよい。
【００６３】
次に、図８に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、半導体領域である高濃度ｎ型不純物拡散領域２１、２２を形成する。この高濃度ｎ型不純物拡散領域２１、２２を形成する際に行なうイオン注入は、例えば砒素を約６０ｋｅＶのエネルギー、約１．０×１０１５／ｃｍ２のドーズ量で打ち込むことにより行なう。
【００６４】
続いて、半導体基板１０上にレジスト膜を塗布した後、露光・現像することにより、レジスト膜をパターニングする。パターニングは、ソース領域（高濃度ｎ型不純物拡散領域２１）を開口するようにする。その後、イオン注入法により、ｎ型不純物であるリンを半導体基板１０内に導入して、図９に示すような電荷蓄積領域１２と導通する高濃度ｎ型不純物拡散領域２３を形成する。イオン注入は、リンを約２００ｋｅＶのエネルギー、約１．０×１０１４／ｃｍ２のドーズ量で打ち込むことにより行なう。
【００６５】
このようにして、半導体基板１０内に電荷蓄積領域１２を形成し、この電荷蓄積領域１２上に電荷転送用のＭＩＳトランジスタＴｒ２を形成することができる。そのうえ、ＭＩＳトランジスタＴｒ２のゲート電極１５を、透過性を有するポリシリコン膜１４で形成したので、セルＣｒ−ｓの受光面積を維持しながらセルＣｒ−ｓの面積を縮小することができる。
【００６６】
続いて、配線工程について説明する。まず、図３に示すように半導体基板１０の素子形成面上に層間絶縁膜２４を形成する。層間絶縁膜２４は、例えば酸化シリコン膜よりなり、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜２４の表面を平坦化する。表面の平坦化には、例えばＣＭＰ法を使用することができる。
【００６７】
次に、フォトリソグラフィ技術およびエッチング技術を使用して層間絶縁膜２４に接続孔２５を形成する。接続孔２５の底部は、高濃度ｎ型不純物拡散領域２２を露出している。続いて、半導体基板１０の素子形成面の全面にチタン／窒化チタン膜２６を形成する。チタン／窒化チタン膜２６は、例えばスパッタリング法を使用して形成することができ、接続孔２５の内壁および底面にも形成される。このチタン／窒化チタン膜２６は、この後接続孔２５に埋め込むタングステン膜２７がシリコン内に拡散することを抑制する機能を有する。
【００６８】
続いて、チタン／窒化チタン膜２６上にタングステン膜２７を形成する。このタングステン膜２７は、接続孔２５を埋め込むように形成され、例えばＣＶＤ法を使用して形成することができる。その後、例えばＣＭＰ法を使用して、接続孔２５の内部以外に形成された不要なチタン／窒化チタン膜２６およびタングステン膜２７を除去して、プラグ２８を形成する。
【００６９】
続いて、チタン／窒化チタン膜２９、アルミニウム膜３０およびチタン／窒化チタン膜３１を順次形成する。これらの膜は、例えばスパッタリング法を使用して形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用して、上記した膜のパターニングを行い、配線３３を形成する。
【００７０】
このようにして、第１層配線を形成することができる。これ以降も同様にして多層配線が形成されるが、本明細書ではその記述は省略する。
【００７１】
なお、本実施の形態１のセルＣ１−２では、ソース領域（低濃度ｎ型不純物拡散領域１８および高濃度ｎ型不純物拡散領域２３）が半導体基板１０の表面および素子分離領域１１に接するように形成されている。この場合、電荷蓄積領域１２が半導体基板１０の表面に形成されているときよりリーク電流は低減できるが、電荷蓄積領域１２に電気接続されているソース領域が表面に形成されているため、表面欠陥などの影響を受け、わずかなリーク電流が流れてしまう。したがって、リーク電流をさらに低減する観点からは、ＭＩＳトランジスタＴｒ２のソース領域を半導体基板１０の表面および素子分離領域１１に接しないように構成することが望ましい。
【００７２】
（実施の形態２）
前記実施の形態１では、電荷蓄積領域１２の離間した上部に、ＭＩＳトランジスタＴｒ２のゲート電極１５が形成された構造をしていたが、本実施の形態２では、素子分離溝内にゲート電極を形成したセルＣｒ−ｓについて、図面を参照しながら説明する。
【００７３】
図１０は、本実施の形態２におけるイメージセンサの受光部の一部を上部から見た平面図である。イメージセンサの受光部は、前記実施の形態１でも説明したように２次元状にセルＣｒ−ｓ（１≦ｒ≦ｎ、１≦ｓ≦ｎ；ｒ、ｓは自然数）が配列され、このセルに電気接続する配線が縦横に配置されている。
【００７４】
図１０においては、層間絶縁膜２４上に配線３２、３３が形成されており、これらの配線３２、３３は、紙面上部から下部に向かって互いに平行になるように形成されている。そして、配線３２、３３には、引き出し線が設けられており、配線３２、３３は、それぞれ引き出し線の端部においてプラグ２８と電気接続している。また、配線３２、３３は、図１に示す走査線２ａ、２ｂに電気接続されているか、あるいはそれ自体が走査線２ａ、２ｂとなっている。
【００７５】
プラグ２８は、層間絶縁膜２４を貫通し、層間絶縁膜２４の下に形成されたセルＣ２−１、Ｃ３−１、Ｃ２−２、Ｃ３−２にそれぞれ接続されている。セルＣ２−１〜Ｃ３−２には、ゲート電極１６またはゲート電極１７が形成されており、ゲート電極１６、１７は、配線３２、３３と直交するように形成されている。このゲート電極１６、１７は、前記実施の形態１のようにセルＣｒ−ｓの中央部を横切るように形成されているのではなく、セルＣｒ−ｓの端部に形成されている。
【００７６】
次に、図１０のＡ−Ａ線で切断した断面図を図１１に示す。図１１において、半導体基板１０には、溝４０ａおよび溝４０ｂが形成されており、溝４０ａの内部および活性領域（溝４０ａと溝４０ｂとの間）の一部にわたって、セルＣ２−１の電荷転送用のＭＩＳトランジスタＴｒ２が形成されている。また、今後の説明は省略するが、同様に、溝４０ｂの内部および活性領域の一部にわたって、セルＣ３−１の電荷転送用のＭＩＳトランジスタＴｒ２が形成されている。
【００７７】
溝４０ａおよび溝４０ｂの間である活性領域の内部には、ｐ型ウェル１０ａが形成されており、このｐ型ウェル１０ａ内にｎ型半導体領域である電荷蓄積領域１２が形成されている。この電荷蓄積領域１２は溝４０ａおよび溝４０ｂに接しないようになっている。このようにフォトダイオードＰＤの電荷蓄積領域１２を半導体基板１０の内部に形成したことと、電荷蓄積領域１２を溝４０ａ、４０ｂに接しないようにしたことにより、表面欠陥などの影響を抑制できリーク電流を低減することができる。
【００７８】
以下に、上記した本実施の形態２における電荷転送用のＭＩＳトランジスタＴｒ２の構成について説明する。
【００７９】
溝４０ａの側面上および底面上には、ゲート絶縁膜１３が形成されており、このゲート絶縁膜１３を形成した溝４０ａの内部には、この溝４０ａを埋め込むようにゲート電極１６および素子分離領域４２が形成されている。すなわち、溝４０ａの一側面および底部の一部に、それぞれゲート電極１６および素子分離領域４２が形成されている。そして、溝４０ａに隣接する領域の一部には、高濃度ｎ型不純物拡散領域（ドレイン領域）４３が形成されている。この高濃度ｎ型不純物拡散領域４３は、電荷蓄積領域１２の離間した上部に形成されている。言い換えれば、電荷蓄積領域１２を活性領域の表面に射影した場合、この高濃度ｎ型不純物拡散領域４３と重なり合う領域を有するように構成されている。
【００８０】
このように、溝４０ａの側面に形成されたゲート絶縁膜１３と、溝４０ａの一部を埋め込むように形成されたゲート電極１６と、電荷蓄積領域１２および高濃度ｎ型不純物拡散領域４３によりセルＣ２−１のＭＩＳトランジスタＴｒ２が構成される。つまり、本実施の形態２におけるＭＩＳトランジスタＴｒ２は、溝４０ａ内に形成されたゲート電極１６によって、ソース領域となる電荷蓄積領域１２からドレイン領域である高濃度ｎ型不純物拡散領域４３へ蓄積された電子を転送することができる。
【００８１】
本実施の形態２のセルＣ２−１においては、電荷転送用のＭＩＳトランジスタＴｒ２を縦型構造にしたため、電荷蓄積領域１２自体をＭＩＳトランジスタＴｒ２のソース領域とすることができる。一方、前記実施の形態１のセルＣｒ−ｓにおいては、電荷転送用のＭＩＳトランジスタＴｒ２は、図３に示すように横構造をしており、半導体基板１０の表面（素子形成面）にソース領域およびドレイン領域が形成されている。このため、ｐ型ウェル１０ａの内部に形成された電荷蓄積領域１２に電気接続するように高濃度ｎ型不純物拡散領域２３（ソース領域の一部）を設けている。しかし、この構成では、電荷蓄積領域１２自体は、ｐ型ウェル１０ａの内部に埋め込まれているが、電荷蓄積領域１２に電気接続する高濃度ｎ型不純物拡散領域２３が半導体基板１０の表面に接している。したがって、電荷蓄積領域１２は、高濃度ｎ型不純物拡散領域２３を介して間接的に半導体基板１０の表面に接していることになり、表面におけるリーク電流がわずかに発生してしまう。しかし、本実施の形態２では、ｐ型ウェル１０ａに埋め込まれた電荷蓄積領域１２自体をＭＩＳトランジスタＴｒ２のソース領域とすることができるため、上記した表面の影響によるリーク電流の発生を防止することができる。
【００８２】
また、電荷蓄積領域１２（フォトダイオードＰＤ）と電荷転送用のＭＩＳトランジスタＴｒ２を縦構造にしたため、従来の構造に比べて受光面積を維持しながらセルサイズを縮小することができる。
【００８３】
また、前記実施の形態１では、電荷蓄積領域１２上の表面領域に横型のＭＩＳトランジスタＴｒ２が形成されている。このため、受光面（セルサイズ）は、ＭＩＳトランジスタのサイズにより制約を受ける。つまり、半導体基板１０の表面にソース領域、ゲート電極１５およびドレイン領域を形成する必要があり、これらを合わせたサイズ以下には受光面（活性領域）を小さくすることができない。これに対し、本実施の形態２では、ゲート電極１６を溝４０ａ内に設けているとともにソース領域は、電荷蓄積領域１２自体となっている。したがって、ドレイン領域である高濃度ｎ型不純物拡散領域４３のみが半導体基板１０の表面上に形成されることになり、前記実施の形態１に比べてセルサイズを縮小することが可能となる。
【００８４】
さらに、セルサイズの縮小を図ることができるため、ウェハに形成できるイメージセンサの数を増加することができる。したがって、イメージセンサの単価を下げることができ、コスト削減を図ることができる。
【００８５】
次に、半導体基板１０上には、層間絶縁膜２４が形成されており、この層間絶縁膜２４には、接続孔（コンタクトホール）２５が形成されている。接続孔２５は、層間絶縁膜２４を貫通し、その底部はドレイン領域である高濃度ｎ型不純物拡散領域４３に達している。
【００８６】
接続孔２５には、チタン／窒化チタン膜２６およびタングステン膜２７が埋め込まれておりプラグ２８が形成されている。そして、このプラグ２８上には、チタン／窒化チタン膜２９、アルミニウム膜３０およびチタン／窒化チタン膜３１を順次形成した積層膜よりなる配線３２が形成されている。
【００８７】
本実施の形態２におけるイメージセンサの各セルＣｒ−ｓは上記のように構成されており、以下にイメージセンサの製造方法について図面を参照しながら説明する。
【００８８】
まず、例えば単結晶シリコンにｐ型不純物を導入した半導体基板１０を用意する。導入されるｐ型不純物としては、例えばボロンやフッ化ボロンなどがある。
【００８９】
次に、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用して半導体基板１０の素子形成面上に溝４０ａおよび溝４０ｂを形成する。この溝４０ａ、４０ｂの深さは、約３００ｎｍである。続いて、半導体基板１０の素子形成面にゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、例えば酸化シリコン膜よりなり、例えば熱酸化法により形成することができる。この際、酸化シリコン膜は、溝４０ａ、４０ｂの側面および底面にも形成される。
【００９０】
なお、ゲート絶縁膜１３として、前記実施の形態１でも述べたように、酸化シリコン膜より誘電率が高く物理的膜厚を厚くすることができるＨｉｇｈ−ｋ膜を使用してもよい。Ｈｉｇｈ−ｋ膜としては、例えば酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、窒化シリコン膜などがある。
【００９１】
次に、図１３に示すように、半導体基板１０上にポリシリコン膜１４を形成する。ポリシリコン膜１４は、例えばＣＶＤ法を使用して形成することができ、前記工程で形成した溝４０ａ、４０ｂを埋め込むように形成される。なお、後述するゲート電極１６、１７の低抵抗化のため、ポリシリコン膜１４の堆積時にはリンなどの導電型不純物が添加される。
【００９２】
続いて、形成したポリシリコン膜１４上に感光性のレジスト膜を塗布した後、露光・現像することにより、パターニングする。パターニングは、溝４０ａ、４０ｂ内の一部およびこの溝４０ａ、４０ｂからはみ出した領域にレジスト膜が残るように行なう。そして、パターニングしたレジスト膜をマスクとして、図１４に示すように、ポリシリコン膜１４をパターニングする。
【００９３】
ここで、後述するようにポリシリコン膜１４よりなるゲート電極１６、１７は、溝４０ａ、４０ｂの内部にだけ形成される。したがって、図１４に示すように溝４０ａ、４０ｂよりはみ出して活性領域上にポリシリコン膜１４を残す必要はないように思われる。しかし、前述したレジスト膜にパターニングを施す際、合わせずれが生じるおそれがある。このため、溝４０ａ、４０ｂの内部にだけレジスト膜を残すようにパターニングした場合、合わせずれが生じ、ゲート電極１６、１７と溝４０ａ、４０ｂの側面との間に隙間ができるおそれがある。このような状態が生じると問題となるため、レジスト膜をパターニングする際、合わせずれを考慮して、溝４０ａ、４０ｂよりはみ出して活性領域上にもポリシリコン膜１４を残すようにしたものである。このようにすることにより、ポリシリコン膜１４と溝４０ａ、４０ｂの側面との間に隙間が生じる不良を回避することができる。
【００９４】
次に、図１５に示すように、半導体基板１０の素子形成面上に酸化シリコン膜（第１絶縁膜）４１を形成する。酸化シリコン膜４１は、例えば高密度プラズマＣＶＤ法によって形成することができ、その膜厚は、例えば約６００ｎｍである。この酸化シリコン膜４１によって溝４０ａ、４０ｂは、完全に埋め込まれた状態になる。すなわち、溝４０ａ、４０ｂの一部は、前記したポリシリコン膜１４で既に埋め込まれており、残りの部分をこの酸化シリコン膜４１で埋め込んだものである。
【００９５】
続いて、図１６に示すようにＣＭＰ法を使用して不要な酸化シリコン膜４１およびポリシリコン膜１４を除去することにより素子分離領域４２を形成する。つまり、溝４０ａ、４０ｂの内部に形成されている酸化シリコン膜４１およびポリシリコン膜１４を残して、それ以外の不要な酸化シリコン膜４１およびポリシリコン膜１４を除去する。
【００９６】
このようにして、素子分離領域４２と溝４０ａ、４０ｂに埋め込まれたゲート電極１６、１７を形成することができる。
【００９７】
次に、フォトリソグラフィ技術およびイオン注入法を使用してｐ型ウェル１０ａを形成する。ｐ型ウェル１０ａは、ｐ型不純物であるボロンやフッ化ボロンなどをイオン注入法により導入することにより形成することができる。
【００９８】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、ｐ型ウェル１０ａの内部に電荷蓄積領域１２を形成する。この電荷蓄積領域１２は、例えばｎ型不純物であるリンを２００ｋｅＶのエネルギー、２．０×１０１３／ｃｍ２のドーズ量で打ち込むことにより形成することができる。このように、電荷蓄積領域１２は、比較的高エネルギーでリンを打ち込んでできるため、半導体基板１０の素子形成面（表面）に接触しない領域とすることができる。
【００９９】
次に、フォトリソグラフィ技術により、溝４０ａ、４０ｂのゲート電極１６、１７が形成されている側に隣接する活性領域の一部を開口するようにレジスト膜をパターニングする。そして、パターニングしたレジスト膜をマスクとしたイオン注入により高濃度ｎ型不純物拡散領域４３を形成する。高濃度ｎ型不純物拡散領域４３は、例えばｎ型不純物である砒素を４０ｋｅＶのエネルギー、１．０×１０１５／ｃｍ２のドーズ量で打ち込むことにより形成される。このように比較的低エネルギーで、リンより重い砒素を打ち込むことにより、半導体基板１０の表面近傍にだけ高濃度ｎ型不純物拡散領域４３を形成することができる。以上より、電荷蓄積領域１２をｐ型ウェル１０ａの深部に形成し、高濃度ｎ型不純物拡散領域４３をｐ型ウェル１０ａの浅部に形成できる。したがって、電荷蓄積領域１２の離間した上部に高濃度ｎ型不純物拡散領域４３を形成することができ、電荷蓄積領域１２をソース領域とし、高濃度ｎ型不純物拡散領域４３をドレイン領域とする縦型のＭＩＳトランジスタＴｒ２を形成することができる。
【０１００】
この後は、前記実施の形態１で説明した方法と同様の工程を経ることにより、配線３２を形成することができる。すなわち、層間絶縁膜２４を形成後、この層間絶縁膜２４に接続孔２５を形成する。そして、この接続孔２５にチタン／窒化チタン膜２６およびタングステン膜２７を埋め込み、プラグ２８を形成する。その後、プラグ２８および層間絶縁膜２４上に、チタン／窒化チタン膜２９、アルミニウム膜３０、チタン／窒化チタン膜３１を順次形成し、パターニングすることにより配線３２を形成する。
【０１０１】
このようにして、本実施の形態２におけるイメージセンサを製造することができる。
【０１０２】
（実施の形態３）
前記実施の形態２では、溝４０ａ内にゲート電極１６と素子分離領域４２とを両方形成する場合について説明したが、本実施の形態３では、溝４０ａ内にゲート電極１６だけを形成する場合について、図面を参照しながら説明する。
【０１０３】
図１７は、本実施の形態３におけるイメージセンサの受光部の一部を上部から見た平面図である。図１７においても、前記実施の形態２と同様に、層間絶縁膜２４上に配線３２、３３が互いに平行になるように形成されており、それぞれ配線３２、３３には引き出し線が形成されている。この配線３２は、それ自体走査線２ａになっているか、あるいは走査線２ａに電気接続されている。同様に、配線３３は、それ自体走査線２ｂになっているか、あるいは走査線２ｂに電気接続されている。
【０１０４】
そして、配線３２、３３はそれぞれ引き出し線の端部において、プラグ２８と電気接続している。プラグ２８は、層間絶縁膜２４を貫通しており、配線３２に接続している２つのプラグ２８はそれぞれセルＣ２−１、Ｃ３−１に接続されている。また、配線３３に接続している２つのプラグ２８は、それぞれセルＣ２−２、Ｃ３−２に接続している。
【０１０５】
層間絶縁膜２４の下部に形成されたこれらのセルＣ２−１、セルＣ２−２には、ゲート電極１６が形成されており、セルＣ３−１、Ｃ３−２には、ゲート電極１７が形成されている。ゲート電極１６、１７は、配線３２、３３に直交するように形成されており、ゲート電極１６、１７はそれぞれ図１に示す走査線１ｂ、１ｃに電気接続されている。
【０１０６】
次に、図１８に、図１７のＡ−Ａ線で切断した断面図を示す。図１８において、半導体基板１０には、所定の間隔を隔てて溝４０ａ、４０ｂが形成されており、この溝４０ａと溝４０ｂの間の活性領域内にはｐ型ウェル１０ａが形成されている。ｐ型ウェル１０ａには、例えばボロンやフッ化ボロンなどのｐ型不純物が導入されている。
【０１０７】
ｐ型ウェル１０ａ内には、電荷蓄積領域１２が形成されている。電荷蓄積領域１２は、ｐｎ接合型のフォトダイオードＰＤの一部を形成しており、フォトダイオードＰＤに入射した光から光電変換により発生した電荷を蓄積する。電荷蓄積領域１２は、例えばｎ型不純物であるリンなどが導入して形成されている。
【０１０８】
このように構成することにより、ｐ型不純物を導入したｐ型ウェル１０ａと電荷蓄積領域１２の境界にｐｎ接合ができ、このｐ型ウェル１０ａと電荷蓄積領域１２によってフォトダイオードＰＤが形成される。
【０１０９】
次に、溝４０ａ、４０ｂの側面および底部には、ゲート絶縁膜１３が形成されており、このゲート絶縁膜１３を介した溝４０ａ、４０ｂ内にはそれぞれゲート電極１６、１７が形成されている。前記実施の形態２では、溝４０ａ内にゲート電極１６と素子分離領域４２が形成されていたが、本実施の形態３では、ゲート電極１６だけが形成されている点が異なる。
【０１１０】
溝４０ａに隣接する活性領域には、高濃度ｎ型不純物拡散領域４３が形成されている。
【０１１１】
このように本実施の形態３においても前記実施の形態２と同様に電荷転送用のＭＩＳトランジスタＴｒ２は、縦型構造をしている。すなわち、電荷蓄積領域１２（ソース領域）および高濃度ｎ型不純物拡散領域４３（ドレイン領域）と、溝４０ａの内部に形成されたゲート電極１６とゲート絶縁膜１３により、本実施の形態３における電荷転送用のＭＩＳトランジスタＴｒ２が形成されている。
【０１１２】
次に、半導体基板１０上には、層間絶縁膜２４が形成されており、この層間絶縁膜２４には、接続孔２５が形成されている。この接続孔２５には、チタン／窒化チタン膜２６およびタングステン膜２７が埋め込まれておりプラグ２８が形成されている。そして、このプラグ２８上には、チタン／窒化チタン膜２９、アルミニウム膜３０およびチタン／窒化チタン膜３１を順次形成した積層膜よりなる配線３２が形成されている。
【０１１３】
本実施の形態３におけるセルＣ２−１においては、電荷蓄積領域１２を溝４０ｂにあまり近づけることはできない。なぜなら、不要なトランジスタが形成されるからである。つまり、セルＣ２−１の電荷蓄積領域１２と図１８の右側に少し見えているセルＣ３−１の電荷蓄積領域と、溝４０ｂに形成されたゲート絶縁膜１３およびゲート電極１７により、不要なＭＩＳトランジスタが形成されてしまうからである。
【０１１４】
本実施の形態３におけるイメージセンサのセルＣｒ−ｓは上記のように構成されており、その構成は、上記したように溝４０ａにゲート電極１６だけを埋め込んだ点だけが相違する。したがって、本実施の形態３は、前記実施の形態２で述べた効果と同様の効果を奏する。
【０１１５】
すなわち、電荷蓄積領域１２をｐ型ウェル１０ａの深部に形成するとともにこの電荷蓄積領域１２自体を電荷転送用のＭＩＳトランジスタＴｒ２のソース領域とすることができるため、表面の影響を受けず、リーク電流を低減することができる。
【０１１６】
また、電荷転送用のＭＩＳトランジスタＴｒ２とフォトダイオードＰＤを縦方向に配置したことにより受光面積を維持しながらセルサイズを縮小することができる。
【０１１７】
さらに、セルサイズの縮小を図ることができるため、ウェハに形成できるイメージセンサの数を増加することができる。したがって、イメージセンサの単価を下げることができ、コスト削減を図ることができる。
【０１１８】
次に、本実施の形態３におけるイメージセンサの製造方法について図面を参照しながら説明する。
【０１１９】
まず、前記実施の形態２で説明したのと同様に、単結晶シリコンに例えばボロンやフッ化ボロンなどのｐ型不純物を導入した半導体基板１０を用意する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、図１９に示すように溝４０ａ、４０ｂを形成する。その後、半導体基板１０上にゲート絶縁膜１３を形成する。このゲート絶縁膜１３は、例えば酸化シリコン膜よりなり、例えば熱酸化法を使用して形成することができる。なお、ゲート絶縁膜１３は、Ｈｉｇｈ−ｋ膜より形成してもよい。
【０１２０】
続いて、図２０に示すように半導体基板１０上にポリシリコン膜（第１導体膜）１４を形成する。ポリシリコン膜１４は、例えばＣＶＤ法を使用して形成することができる。
【０１２１】
次に、ポリシリコン膜１４上にレジスト膜を塗布した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、溝４０ａ、４０ｂ上および溝４０ａ、４０ｂにそれぞれ隣接した活性領域の一部上にレジスト膜が残るように行なう。
【０１２２】
そして、パターニングしたレジスト膜をマスクにしたエッチングにより、図２１に示すようなパターンを有するポリシリコン膜１４を形成する。図２１を見てわかるようにパターニングされたポリシリコン膜１４は、溝４０ａ、４０ｂを埋め込むとともに、溝４０ａ、４０ｂからはみ出して溝４０ａ、４０ｂに隣接する活性領域上にも形成されている。これは前記実施の形態２でも述べたように合わせずれを考慮したものである。
【０１２３】
続いて、ＣＭＰ法を使用して活性領域上に形成された不要なポリシリコン膜１４を研磨して除去する。このようにして、図２２に示すように溝４０ａ、４０ｂの側面上および底面上にゲート絶縁膜１３を形成し、このゲート絶縁膜１３上にゲート電極１６、１７を形成することができる。
【０１２４】
次に、フォトリソグラフィ技術およびイオン注入法を使用して、半導体基板１０の活性領域内にｐ型ウェル１０ａを形成する。ｐ型ウェル１０ａを形成するイオン注入では、例えばボロンやフッ化ボロンなどのｐ型不純物が導入される。
【０１２５】
続いて、フォトリソグラフィ技術を使用して、活性領域の一部が開口しているレジスト膜を形成した後、このレジスト膜をマスクにしたイオン注入を行ない、ｐ型ウェル１０ａ内に図２２に示すような電荷蓄積領域１２を形成する。このイオン注入は、例えばリンを約２００ｋｅＶのエネルギー、約２．０×１０１３／ｃｍ２のドーズ量で打ち込むことにより行なわれる。このようにリンを高エネルギーで打ち込むことにより、半導体基板１０の表面に接触しない電荷蓄積領域１２を形成することができる。
【０１２６】
次に、フォトリソグラフィ技術を使用して、溝４０ａ、４０ｂに隣接する領域の一部が開口しているレジスト膜を形成した後、このレジスト膜をマスクにしたイオン注入を行ない、図２２に示すような高濃度ｎ型不純物拡散領域４３を形成する。このイオン注入は、例えば砒素を約４０ｋｅＶのエネルギー、約１．０×１０１５／ｃｍ２のドーズ量で打ち込むことにより行なわれる。
【０１２７】
この後は、前記実施の形態２で説明した方法と同様の工程を経ることにより、配線３２を形成することができる。すなわち、層間絶縁膜２４を形成後、この層間絶縁膜２４に接続孔２５を形成する。そして、この接続孔２５にチタン／窒化チタン膜２６およびタングステン膜２７を埋め込み、プラグ２８を形成する。その後、プラグ２８および層間絶縁膜２４上に、チタン／窒化チタン膜２９、アルミニウム膜３０、チタン／窒化チタン膜３１を順次形成し、パターニングすることにより配線３２を形成する。
【０１２８】
このようにして、本実施の形態３におけるイメージセンサを製造することができる。
【０１２９】
以上より、本実施の形態３におけるイメージセンサの製造方法によれば、前記実施の形態２におけるイメージセンサの製造方法に比べて簡素化した工程で、フォトダイオードＰＤおよび縦型のＭＩＳトランジスタを形成することができる。つまり、前記実施の形態２では、溝４０ａにゲート電極１６と素子分離領域４２を形成する工程が存在したが、本実施の形態３では溝４０ａには、ゲート電極１６しか形成しないため、工程の簡素化を図ることができる。
【０１３０】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３１】
なお、前記実施の形態では、ｐ型不純物を導入した半導体基板の内部にｐ型ウェルを形成し、このｐ型ウェルの内部にｎ型不純物を導入した電荷蓄積領域を形成する構造を示したが、例えば、ｎ型不純物を導入した半導体基板にｐ型ウェルを形成し、このｐ型ウェル内にｎ型不純物を導入した電荷蓄積領域を形成してもよい。
【０１３２】
また、前記実施の形態では、ｐ型ウェルを形成したが、形成しなくてもよい。
【０１３３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１３４】
受光面積を維持しながらセルの面積を縮小することができる。
【０１３５】
また、リーク電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるイメージセンサの受光部の構成を示した回路構成図である。
【図２】実施の形態１におけるイメージセンサの受光部の一部を示した平面図である。
【図３】図２のＡ−Ａ線で切断した断面図である。
【図４】本発明の実施の形態１における固体撮像装置の製造工程を示した断面図である。
【図５】図４に続く固体撮像装置の製造工程を示した断面図である。
【図６】図５に続く固体撮像装置の製造工程を示した断面図である。
【図７】図６に続く固体撮像装置の製造工程を示した断面図である。
【図８】図７に続く固体撮像装置の製造工程を示した断面図である。
【図９】図８に続く固体撮像装置の製造工程を示した断面図である。
【図１０】実施の形態２におけるイメージセンサの受光部の一部を示した平面図である。
【図１１】図１０のＡ−Ａ線で切断した断面図である。
【図１２】本発明の実施の形態２における固体撮像装置の製造工程を示した断面図である。
【図１３】図１２に続く固体撮像装置の製造工程を示した断面図である。
【図１４】図１３に続く固体撮像装置の製造工程を示した断面図である。
【図１５】図１４に続く固体撮像装置の製造工程を示した断面図である。
【図１６】図１５に続く固体撮像装置の製造工程を示した断面図である。
【図１７】実施の形態３におけるイメージセンサの受光部の一部を示した平面図である。
【図１８】図１７のＡ−Ａ線で切断した断面図である。
【図１９】本発明の実施の形態３における固体撮像装置の製造工程を示した断面図である。
【図２０】図１９に続く固体撮像装置の製造工程を示した断面図である。
【図２１】図２０に続く固体撮像装置の製造工程を示した断面図である。
【図２２】図２１に続く固体撮像装置の製造工程を示した断面図である。
【符号の説明】
１０ 半導体基板
１０ａ ｐ型ウェル
１１ 素子分離領域
１２ 電荷蓄積領域
１３ ゲート絶縁膜
１４ ポリシリコン膜（第１導体膜）
１５ ゲート電極
１６ ゲート電極
１７ ゲート電極
１８ 低濃度ｎ型不純物拡散領域
１９ 低濃度ｎ型不純物拡散領域
２０ サイドウォール
２１ 高濃度ｎ型不純物拡散領域
２２ 高濃度ｎ型不純物拡散領域
２３ 高濃度ｎ型不純物拡散領域
２４ 層間絶縁膜
２５ 接続孔
２６ チタン／窒化チタン膜
２７ タングステン膜
２８ プラグ
２９ チタン／窒化チタン膜
３０ アルミニウム膜
３１ チタン／窒化チタン膜
３２ 配線
３３ 配線
４０ａ 溝
４０ｂ 溝
４１ 酸化シリコン膜（第１絶縁膜）
４２ 素子分離領域
４３ 高濃度ｎ型不純物拡散領域（ドレイン領域）
Ｔｒ１ ＭＩＳトランジスタ
Ｔｒ２ ＭＩＳトランジスタ
ＰＤ フォトダイオード
【発明の属する技術分野】
本発明は、固体撮像装置およびその製造技術に関し、特に受光面積を維持しながらセルサイズの縮小を図ることができる固体撮像装置およびその製造工程に適用して有効な技術に関する。
【０００２】
【従来の技術】
被写体からの光信号を電気信号に変換して撮像を行なうものとして固体撮像装置があり、この固体撮像装置には、例えば、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）型イメージセンサやＣＭＯＳ型イメージセンサなどの種類がある。
【０００３】
ＣＭＯＳ型イメージセンサは、例えば２次元状にセル（画素）が配列されており、個々のセルを互いに直交する走査線によって選択できるようになっている。そして、互いに直交する走査線によって一つのセルが選択されると、選択されたセル内に蓄積されていた電荷がセルの外部へ出力される。この動作を二次元状に配列されたすべてのセルについて行なう（走査する）ことにより、被写体に対応した電気信号をディスプレイなどの外部機器へ出力し映像を表示する。
【０００４】
このようなＣＭＯＳ型イメージセンサのセルは、受光した光を電荷に変換して蓄積するフォトダイオードとフォトダイオードに蓄積された電荷を外部へ出力する転送用ＭＯＳトランジスタを含んでおり、フォトダイオードの横側に転送用ＭＯＳが形成された構造をしている（例えば、特許文献１、特許文献２、特許文献３参照）。
【０００５】
【特許文献１】
特開平１１−１２６８９３号公報（第７頁、図１）
【０００６】
【特許文献２】
特開平１１−２７４４５０号公報（第３頁〜第４頁、図１）
【０００７】
【特許文献３】
特開２０００−２８６４０５号公報（第５頁、図２）
【０００８】
【発明が解決しようとする課題】
しかし、受光部であるフォトダイオードの横側に転送用ＭＯＳトランジスタが形成されているセルの構造では、セルの面積が大きくなるという問題点がある。
【０００９】
本発明の目的は、受光面積を維持しながらセルの面積を縮小することができる固体撮像装置を提供することにある。
【００１０】
また、本発明の他の目的は、受光面積を維持しながらセルの面積を縮小することができる固体撮像装置の製造方法を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
本発明の固体撮像装置は、入射した光を電荷に変換するセルを半導体基板に複数備える固体撮像装置であって、前記セルは、（ａ）前記電荷を蓄積する電荷蓄積領域と、（ｂ）前記電荷蓄積領域に蓄積された前記電荷を前記セルの外部へ転送する電界効果トランジスタとを備え、前記電荷蓄積領域は、第１導電型の不純物を前記半導体基板の内部に導入して形成された半導体領域であり、前記電荷蓄積領域を前記半導体基板の素子形成面上に射影した場合、前記電荷蓄積領域と前記電界効果トランジスタのドレイン領域とは重なり合う領域を有することを特徴とするものである。
【００１４】
また、本発明の固体撮像装置の製造方法は、入射した光を電荷に変換するセルを半導体基板に複数形成する固体撮像装置の製造方法であって、（ａ）前記半導体基板に前記セルを分離するための素子分離領域を複数形成する工程と、（ｂ）活性領域に前記セルを形成する工程を備え、前記（ｂ）工程は、（ｂ１）前記活性領域の内部に、第１導電型の不純物を導入することにより、前記電荷を蓄積する電荷蓄積領域を形成する工程と、（ｂ２）前記電荷蓄積領域に蓄積された前記電荷を前記セルの外部へ転送する電界効果トランジスタを形成する工程とを備え、前記（ｂ２）工程は、前記電荷蓄積領域から離間した上部に前記電界効果トランジスタのゲート電極を形成する工程を有することを特徴とするものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
以下で説明する実施の形態は、フォトダイオードと転送用ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含むセルを複数備えたイメージセンサ（固体撮像装置）に本発明を適用したものである。
【００１７】
（実施の形態１）
本実施の形態１におけるイメージセンサについて図面を参照しながら説明する。図１は、本実施の形態１におけるイメージセンサの受光部の構成を示した回路構成図である。図１において、本実施の形態１のイメージセンサは、垂直走査回路Ｖおよび水平走査回路Ｈを有している。
【００１８】
垂直走査回路Ｖには走査線（画素選択線）１ａ〜１ｎが接続されており、垂直走査回路Ｖは、これらの走査線１ａ〜１ｎに順次電圧（パルス）を印加できるようになっている。
【００１９】
水平走査回路Ｈにはｎ個の配線が接続されており、各配線はそれぞれＭＩＳトランジスタＴｒ１のゲート電極に接続されている。そして、水平走査回路Ｈは、ｎ個のＭＩＳトランジスタＴｒ１のゲート電極に順次電圧を印加できるようになっている。また、各ＭＩＳトランジスタＴｒ１のソース領域にはそれぞれ走査線２ａ〜２ｎの一つが接続されており、各ＭＩＳトランジスタのドレイン領域は、共通した出力線が接続されている。
【００２０】
走査線１ａ〜１ｎと走査線２ａ〜２ｎとは、接続しない状態で互いに直交するように配置され、走査線１ａ〜１ｎおよび走査線２ａ〜２ｎによって区切られた個々の領域にはセル（画素）Ｃ１−１、Ｃ１−２・・・Ｃ１−ｎ、Ｃ２−１・・・Ｃｎ−ｎが形成されている。
【００２１】
セルＣｒ−ｓ（１≦ｒ≦ｎ、１≦ｓ≦ｎ；ｒ、ｓは自然数）は、イメージセンサの受光部の最小単位を形成し、フォトダイオードＰＤおよびＭＩＳトランジスタＴｒ２を有している。
【００２２】
フォトダイオードＰＤは、被写体からイメージセンサに入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、ＭＩＳトランジスタＴｒ２は、フォトダイオードＰＤで蓄積された電荷をセルＣｒ−ｓの外部へ転送する際のスイッチとしての役割を有している。
【００２３】
各セルＣｒ−ｓにおいて、フォトダイオードＰＤの一方の端は接地されており、もう一方の端は、ＭＩＳトランジスタＴｒ２のソース領域と電気接続されている。また、各ＭＩＳトランジスタＴｒ２のドレイン領域は、走査線２ａ〜２ｎの一つに接続されており、各ＭＩＳトランジスタＴｒ２のゲート電極は、垂直走査回路Ｖより引き出された走査線１ａ〜１ｎの一つに接続されている。
【００２４】
なお、フォトダイオードＰＤと並列に接続されたコンデンサは、実際にあるのではなく、フォトダイオードＰＤで電荷が蓄積されることを等価回路として示したものである。
【００２５】
次に、このように構成されたイメージセンサの動作について簡単に説明する。まず、イメージセンサにおいて被写体から入射する光に対応した電荷を蓄積する動作について説明する。
【００２６】
被写体からの光が各セルＣｒ−ｓ内のフォトダイオードＰＤに入射すると光電変換により、光が電荷に変換され、変換された電荷は、フォトダイオードＰＤに蓄積される。フォトダイオードＰＤに蓄積される電荷は、フォトダイオードＰＤに入射する光の強弱および蓄積時間に応じた量となる。
【００２７】
次に、フォトダイオードＰＤに蓄積された電荷を出力する動作について説明する。
【００２８】
垂直走査回路Ｖにより走査線１ａ〜１ｎに順にパルス電圧が印加されるが、現時点で特定の走査線１ｒにパルス電圧が印加されているとする。このとき他の走査線上には電圧は印加されていない。すると、走査線１ｒに接続されたセルＣｒ− １、Ｃｒ−２・・・Ｃｒ−ｎが選択され、各ＭＩＳトランジスタＴｒ２のゲート電極に電圧が印加される。各ゲート電極に電圧が印加されると、各ＭＩＳトランジスタＴｒ２がオン状態になり、セルＣｒ−１、Ｃｒ−２・・・Ｃｒ−ｎ内の各フォトダイオードＰＤに蓄積されていた電荷がそれぞれ走査線２ａ〜２ｎに取り出される。例えば、セルＣｒ−１のフォトダイオードＰＤに蓄積されていた電荷は、走査線２ａ上に取り出され、セルＣｒ−２のフォトダイオードＰＤに蓄積されていた電荷は、走査線２ｂ上に取り出される。
【００２９】
次に、水平走査回路Ｈにより、ｎ個のＭＩＳトランジスタＴｒ１のゲート電極に順次パルス電圧を印加する。例えば、走査線２ａに接続されているＭＩＳトランジスタＴｒ１から順にオン状態にする。走査線２ａに接続されているＭＩＳトランジスタＴｒ１がオン状態のとき、他の走査線２ｂ〜２ｎに接続されている各ＭＩＳトランジスタＴｒ１はオフ状態になっている。
【００３０】
走査線２ａに接続されているＭＩＳトランジスタＴｒ１がオン状態になると、走査線２ａと出力線が導通することになり、走査線２ａに取り出されていた電荷（セルＣｒ−１に蓄えられていた電荷）が出力線を通して出力される。
【００３１】
続いて、水平走査回路Ｈにより、走査線２ｂに接続されているＭＩＳトランジスタＴｒ１をオン状態にすると、走査線２ｂと出力線とが導通することになり、走査線２ｂ上に取り出されていた電荷（セルＣｒ−２に蓄えられていた電荷）が出力線を通して出力される。
【００３２】
このようにして、水平走査回路Ｈにより、走査線２ｎ上に取り出されていた電荷（セルＣｒ−ｎに蓄えられていた電荷）を出力する動作まで行なう。
【００３３】
その後、垂直走査回路Ｖにより走査線１ｒへの電圧の印加を終了し、今度は走査線１（ｒ＋１）への電圧の印加を行ない上述した動作を繰り返す。このようにして、２次元状に配列したセルＣｒ−ｓ内の電荷をすべて出力する。出力された電荷に対応した電気信号はアンプなどにより増幅された後、増幅された電気信号は、例えばディスプレイなどの表示機器に入力する。すると、ディスプレイに映像が表示される。
【００３４】
次に、本実施の形態１におけるイメージセンサの実際上の構成について説明する。図２は、半導体基板上に形成されたセルＣ１−１、Ｃ１−２、Ｃ２−１、Ｃ２−２の近傍領域を上部から見た平面図である。図２において、まず配線３２および配線３３が層間絶縁膜２４上に形成されており、紙面の上方から紙面の下方に向かって延伸している。この配線３２は、例えば図１に示す走査線２ａに電気接続されているか配線３２自体が走査線２ａになっている。同様に、配線３３は、例えば図１に示す走査線２ｂに電気接続されているか、配線３３自体が走査線２ｂになっている。
【００３５】
これら配線３２および配線３３にはＬ字型をした引き出し線が形成されており、この引き出し線の端部において、層間絶縁膜２４を貫通するプラグ２８と接続されている。
【００３６】
層間絶縁膜２４の下には、破線で示したようにセルＣ１−１、Ｃ１−２、Ｃ２−１、Ｃ２−２が形成されており、上部の左側にセルＣ１−１が形成され、上部の右側にはセルＣ１−２が形成されている。また、下部の左側にはセルＣ２−１が形成され、下部の右側にはセルＣ２−２が形成されている。これらのセルＣ１−１〜Ｃ２−２と、配線３２または配線３３は、層間絶縁膜２４を貫通したプラグ２８によって、電気接続されている。例えば、セルＣ１−１は、セルＣ１−１の下部領域において配線３２と電気接続されており、セルＣ１−２は、セルＣ１−２の下部領域において配線３３と電気接続されている。これら図２に示したセルＣ１−１〜Ｃ２−２は、図１に示した同符号のものに対応している。
【００３７】
また、セルＣ１−１およびセルＣ１−２には、それぞれの中央領域を横切るようにゲート電極１５が形成されている。同様に、セルＣ２−１およびセルＣ２−２には、それぞれの中央領域を横切るようにゲート電極１６が形成されている。これらゲート電極１５、１６は層間絶縁膜２４の下層に形成されており、配線３２および配線３３と直交するように配置されている。そして、ゲート電極１５は、図１に示す走査線１ａに電気接続されているか、それ自体走査線１ａになっている。同様に、ゲート電極１６は、図１に示す走査線１ｂに電気接続されているか、それ自体走査線１ｂになっている。
【００３８】
次に、図２のＡ−Ａ線で切断した断面図を図３に示し、図３を使用してセルＣ１−２の構成を説明する。
【００３９】
図３に示すように、半導体基板１０上には、セルＣ１−２を他のセルＣｒ−ｓから電気的に分離するための素子分離領域１１が設けられており、この素子分離領域１１間の活性領域下にはｐ型ウェル１０ａが形成されている。そして、このｐ型ウェル１０ａ上に本実施の形態１のセルＣ１−２が形成されている。
【００４０】
本実施の形態１におけるセルＣ１−２は、半導体基板１０の表面上に電荷転送用のＭＩＳトランジスタＴｒ２が形成されており、このＭＩＳトランジスタＴｒ２の下層、すなわち半導体基板１０内（ｐ型ウェル１０ａ内）にフォトダイオードＰＤの一部を構成する電荷蓄積領域１２が形成されている。
【００４１】
ここで、半導体基板１０およびｐ型ウェル１０ａには、例えば、ボロンやフッ化ボロンなどのｐ型不純物が導入されており、電荷蓄積領域１２には、リンや砒素などのｎ型不純物が導入されている。したがって、ｐ型ウェル１０ａと電荷蓄積領域１２との境界近傍にはｐｎ接合が形成され、このｐ型ウェル１０ａと電荷蓄積領域１２によりｐｎ接合型のフォトダイオードＰＤが形成されている。このため、ｐｎ接合近傍に光が入射すると光電効果により電子が発生し、発生した電子はエネルギーレベルの低いｎ型半導体領域（電荷蓄積領域１２）に蓄積される。
【００４２】
このような電荷蓄積領域１２上には、電荷転送用のＭＩＳトランジスタＴｒ２が形成されており、以下に示すような構成をしている。すなわち、半導体基板１０上にゲート絶縁膜１３が形成されており、このゲート絶縁膜１３上にゲート電極１５が形成されている。そして、このゲート電極１５の側壁には、ソース領域およびドレイン領域をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とするためのサイドウォール２０が形成されている。そして、サイドウォール２０の直下の半導体基板１０内（ｐ型ウェル１０ａ内）には低濃度ｎ型不純物拡散領域１８、１９が形成され、低濃度ｎ型不純物拡散領域１８、１９の外側には、高濃度ｎ型不純物領域２２、２３が形成されている。この低濃度ｎ型不純物拡散領域１８および高濃度ｎ型不純物拡散２３により、ＭＩＳトランジスタＴｒ２のソース領域が形成され、低濃度ｎ型不純物拡散領域１９と高濃度ｎ型不純物拡散領域２２により、ＭＩＳトランジスタＴｒ２のドレイン領域が形成されている。
【００４３】
上記のように構成された本実施の形態１のセルＣ１−２においては、半導体基板１０の素子形成面（表面）上に電荷蓄積領域１２を射影した場合、ドレイン領域と電荷蓄積領域１２との間に重なり合う領域が存在するように構成されているとともに、電荷蓄積領域１２の離間した上部にＭＩＳトランジスタＴｒ２のゲート電極１５が形成されている。
【００４４】
また、高濃度ｎ型不純物拡散領域２３（ソース領域）は、半導体基板１０に埋め込まれた電荷蓄積領域１２と電気的に接続している。このようにＭＩＳトランジスタＴｒ２のソース領域と電荷蓄積領域１２を電気的に接続することにより、ＭＩＳトランジスタＴｒ２がオン状態になったとき、電荷蓄積領域１２に蓄積されている電子をＭＩＳトランジスタＴｒ２のソース領域からドレイン領域へ流して転送することができる。一方、ＭＩＳトランジスタＴｒ２がオフ状態のときは、電荷蓄積領域１２に電荷を蓄積することができる。
【００４５】
次に、電荷転送用のＭＩＳトランジスタＴｒ２上には、層間絶縁膜２４が形成されており、この層間絶縁膜２４には接続孔２５がドレイン領域（高濃度ｎ型不純物拡散領域２２）を露出するように形成されている。
【００４６】
そして、この接続孔２５内には、チタン／窒化チタン膜２６およびタングステン膜２７が埋め込まれプラグ２８が形成されており、プラグ２８は上部で配線３３と電気接続されている。このプラグ２８は、ドレイン領域と配線３３とを電気接続する役割を果たしている。配線３３は、例えばチタン／窒化チタン膜２９、アルミニウム膜３０およびチタン／窒化チタン膜３１の積層膜より形成されている。なお、配線３３は、アルミニウム膜３０から形成されている例を示したがこれに限らず、例えば銅配線としてもよい。
【００４７】
以上述べた構成を有する本実施の形態１のセルＣ１−２によれば、電荷転送用のＭＩＳトランジスタＴｒ２と電荷蓄積領域１２との配置を縦構造にすることにより、セルＣ１−２の面積を従来に比べて小さくすることができる。すなわち、従来は、電荷転送用のＭＩＳトランジスタＴｒ２の横に電荷蓄積領域１２を配置した横構造をしていた。このような横構造にするとセルの面積が大きくなり、イメージセンサの解像度の向上を図ることが難しくなる。しかし、本実施の形態１におけるセルＣ１−２では上記したように電荷転送用のＭＩＳトランジスタＴｒ２と電荷蓄積領域１２との配置を縦構造にしたため、セルＣ１−２の面積を相対的に小さくすることができる。
【００４８】
ここで、電荷蓄積領域１２上にＭＩＳトランジスタＴｒ２のゲート電極１５があるため、フォトダイオードＰＤに入射する光を遮ってしまうことが考えられるが、ゲート電極１５は、透過性を有するポリシリコン膜よりできているため問題はない。ただし、電荷蓄積領域１２上にメタル配線である配線３３が形成されている領域は遮光されるが、図２を見てもわかるように、セルＣ１−２の全体の面積に占める遮光領域（配線３３の引き出し線部分の領域）は小さいため問題とならない。したがって、本実施の形態１のセルＣ１−２によれば、横構造にした場合とほぼ同様の受光面積を維持しながら、セルＣ１−２のサイズを縮小することができる。
【００４９】
また、本実施の形態１のセルＣ１−２によれば、電荷蓄積領域１２が半導体基板１０の表面（素子形成面）やゲート絶縁膜１３に接していないため、表面欠陥などに起因したリーク電流（暗電流）を低減することができる。すなわち、リーク電流が多いとフォトダイオードＰＤに光があたっていなくても電荷が蓄積されることになりノイズが多くなる。特に、セルＣ１−２を単に小さくしただけでは、入射する光量が減少し、リーク電流の影響が大きくなる。しかし、本実施の形態１のセルＣ１−２では、受光面積をほぼ維持しながらセルＣ１−２のサイズを小さくしているため、リーク電流の影響はあまり大きくならない。そして、上記したように電荷蓄積領域１２を半導体基板１０の表面でなく内部に設けたので、表面欠陥などの影響を受けず、リーク電流を低減することができる。すなわち、本実施の形態１のセルＣ１−２では受光面積を維持しながらセルの面積を小さくしたことと、リーク電流を低減したことによる相乗効果により解像度を向上することができる。
【００５０】
さらに、本実施の形態１のセルＣ１−２によればサイズ縮小を図ることができるため、ウェハに形成できるイメージセンサの数を増加することができる。したがって、イメージセンサの単価を下げることができ、コスト削減を図ることができる。
【００５１】
次に、本実施の形態１におけるイメージセンサを製造する方法について、図面を参照しながら説明する。
【００５２】
まず、図４に示すように例えば単結晶シリコンにｐ型不純物を導入した半導体基板１０を用意する。ｐ型不純物としては、例えばボロンやフッ化ボロンなどがある。次に、この半導体基板１０の素子形成面に素子分離領域１１を形成する。この素子分離領域１１は、各セルＣｒ−ｓが互いに干渉などの悪影響を及ぼしあわないように電気的に分離するために設けられる。素子分離領域１１は、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によって形成することができる。図４では、半導体基板１０の素子形成面に、エッチング技術を使用して例えば深さが約３００ｎｍの溝を掘り、この溝に例えばＣＶＤ法を使用して酸化シリコン膜を埋め込んだ後、半導体基板１０の素子形成面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって研磨するＳＴＩ法によって形成された素子分離領域１１を示している。ＳＴＩ法によれば、ＬＯＣＯＳ法に比べて分離幅を狭くできるとともに素子分離領域１１の深さを深くできるので、素子の高集積化を図ることができる。
【００５３】
続いて、素子分離領域１１で分離された活性領域にｐ型ウェル１０ａを形成する。ｐ型ウェル１０ａは、フォトリソグラフィ技術およびイオン注入法を使用して、ｐ型不純物であるボロンやフッ化ボロンを導入することにより形成できる。
【００５４】
次に、半導体基板１０の素子形成面上にレジスト膜を塗布した後、露光・現像することにより、レジスト膜をパターニングする。パターニングは、セルＣｒ−ｓの受光領域が開口するように行なう。そして、図５に示すように、イオン注入法を使用してｎ型不純物を半導体基板１０の内部（詳しくはｐ型ウェル１０ａの内部）に導入することにより、半導体基板１０の素子形成面に接触部を持たない電荷蓄積領域１２を形成する。電荷蓄積領域１２を形成する際に行なわれるイオン注入は、例えばリンを約２００ｋｅＶのエネルギー、約２．０×１０１３／ｃｍ２のドーズ量で打ち込むことにより行なう。このように、電荷蓄積領域１２は、比較的高エネルギーでリンを打ち込んでできるため、半導体基板１０の素子形成面（表面）に接触しない領域とすることができる。例えば、電荷蓄積領域１２は、半導体基板１０の素子形成面より、約０．１μｍ〜約１μｍの深さに形成される。
【００５５】
続いて、図６に示すように半導体基板１０の素子形成面上にゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、例えば酸化シリコン膜よりなり、例えば熱酸化法によって形成することができる。具体的には、例えば約９００℃のドライ酸化によってゲート絶縁膜１３を形成することができる。
【００５６】
従来、ゲート絶縁膜１３としては、絶縁耐性が高くリーク電流が少ない、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、酸化シリコン膜が使用されている。
【００５７】
しかし、素子の微細化に伴い、ゲート絶縁膜１３の膜厚の薄膜化が要求されるようになってきている。このように薄いゲート酸化膜を使用すると、ＭＯＳトランジスタのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００５８】
そこで、酸化シリコンより誘電率の高い材料を使用して物理的膜厚を増加させることができるＨｉｇｈ−ｋ膜が使用されるようになってきている。したがって、ゲート絶縁膜１３として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、窒化シリコンなどの膜から形成してもよい。
【００５９】
続いて、ゲート絶縁膜１３上に導体膜であるポリシリコン膜１４を形成する。ポリシリコン膜１４は、例えばシランガスを窒素ガス中で熱分解させてポリシリコン膜１４を堆積させるＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。なお、後述するゲート電極１５の低抵抗化のため、ポリシリコン膜１４の堆積時にはリンなどの導電型不純物が添加される。また、導電型不純物は、ポリシリコン膜１４の形成後に添加するようにしてもよい。
【００６０】
次に、ポリシリコン膜１４上に感光性を有するレジスト膜を塗布する。レジスト膜を塗布するには、例えばスピン塗布法などを使用することができる。そして、露光装置を使用して、レジスト膜へマスクパターンを転写する。その後、マスクパターンを転写したレジスト膜を現像することにより、パターニングしたレジスト膜を形成する。パターニングは、例えばゲート電極を形成する領域にレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、図７に示すようなゲート電極１５を形成する。
【００６１】
続いて、ゲート電極１５をマスクにしたイオン注入法により、半導体領域である低濃度ｎ型不純物拡散領域１８、１９を形成する。低濃度ｎ型不純物拡散領域１８、１９を形成する際に行なうイオン注入は、例えばリンを約６０ｋｅＶのエネルギー、約２．０×１０１３／ｃｍ２のドーズ量で打ち込むことにより行なう。
【００６２】
次に、半導体基板１０の素子形成面上に窒化シリコン膜を形成する。窒化シリコン膜は、例えばＣＶＤ法を使用して形成することができる。続いて、この窒化シリコン膜を異方性エッチングすることにより、ゲート電極１５の側壁に図８に示すようなサイドウォール２０を形成する。なお、半導体基板１０上に酸化シリコン膜を形成した後、この酸化シリコン膜を異方性エッチングすることにより、酸化シリコン膜よりなるサイドウォール２０を形成してもよい。
【００６３】
次に、図８に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、半導体領域である高濃度ｎ型不純物拡散領域２１、２２を形成する。この高濃度ｎ型不純物拡散領域２１、２２を形成する際に行なうイオン注入は、例えば砒素を約６０ｋｅＶのエネルギー、約１．０×１０１５／ｃｍ２のドーズ量で打ち込むことにより行なう。
【００６４】
続いて、半導体基板１０上にレジスト膜を塗布した後、露光・現像することにより、レジスト膜をパターニングする。パターニングは、ソース領域（高濃度ｎ型不純物拡散領域２１）を開口するようにする。その後、イオン注入法により、ｎ型不純物であるリンを半導体基板１０内に導入して、図９に示すような電荷蓄積領域１２と導通する高濃度ｎ型不純物拡散領域２３を形成する。イオン注入は、リンを約２００ｋｅＶのエネルギー、約１．０×１０１４／ｃｍ２のドーズ量で打ち込むことにより行なう。
【００６５】
このようにして、半導体基板１０内に電荷蓄積領域１２を形成し、この電荷蓄積領域１２上に電荷転送用のＭＩＳトランジスタＴｒ２を形成することができる。そのうえ、ＭＩＳトランジスタＴｒ２のゲート電極１５を、透過性を有するポリシリコン膜１４で形成したので、セルＣｒ−ｓの受光面積を維持しながらセルＣｒ−ｓの面積を縮小することができる。
【００６６】
続いて、配線工程について説明する。まず、図３に示すように半導体基板１０の素子形成面上に層間絶縁膜２４を形成する。層間絶縁膜２４は、例えば酸化シリコン膜よりなり、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜２４の表面を平坦化する。表面の平坦化には、例えばＣＭＰ法を使用することができる。
【００６７】
次に、フォトリソグラフィ技術およびエッチング技術を使用して層間絶縁膜２４に接続孔２５を形成する。接続孔２５の底部は、高濃度ｎ型不純物拡散領域２２を露出している。続いて、半導体基板１０の素子形成面の全面にチタン／窒化チタン膜２６を形成する。チタン／窒化チタン膜２６は、例えばスパッタリング法を使用して形成することができ、接続孔２５の内壁および底面にも形成される。このチタン／窒化チタン膜２６は、この後接続孔２５に埋め込むタングステン膜２７がシリコン内に拡散することを抑制する機能を有する。
【００６８】
続いて、チタン／窒化チタン膜２６上にタングステン膜２７を形成する。このタングステン膜２７は、接続孔２５を埋め込むように形成され、例えばＣＶＤ法を使用して形成することができる。その後、例えばＣＭＰ法を使用して、接続孔２５の内部以外に形成された不要なチタン／窒化チタン膜２６およびタングステン膜２７を除去して、プラグ２８を形成する。
【００６９】
続いて、チタン／窒化チタン膜２９、アルミニウム膜３０およびチタン／窒化チタン膜３１を順次形成する。これらの膜は、例えばスパッタリング法を使用して形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用して、上記した膜のパターニングを行い、配線３３を形成する。
【００７０】
このようにして、第１層配線を形成することができる。これ以降も同様にして多層配線が形成されるが、本明細書ではその記述は省略する。
【００７１】
なお、本実施の形態１のセルＣ１−２では、ソース領域（低濃度ｎ型不純物拡散領域１８および高濃度ｎ型不純物拡散領域２３）が半導体基板１０の表面および素子分離領域１１に接するように形成されている。この場合、電荷蓄積領域１２が半導体基板１０の表面に形成されているときよりリーク電流は低減できるが、電荷蓄積領域１２に電気接続されているソース領域が表面に形成されているため、表面欠陥などの影響を受け、わずかなリーク電流が流れてしまう。したがって、リーク電流をさらに低減する観点からは、ＭＩＳトランジスタＴｒ２のソース領域を半導体基板１０の表面および素子分離領域１１に接しないように構成することが望ましい。
【００７２】
（実施の形態２）
前記実施の形態１では、電荷蓄積領域１２の離間した上部に、ＭＩＳトランジスタＴｒ２のゲート電極１５が形成された構造をしていたが、本実施の形態２では、素子分離溝内にゲート電極を形成したセルＣｒ−ｓについて、図面を参照しながら説明する。
【００７３】
図１０は、本実施の形態２におけるイメージセンサの受光部の一部を上部から見た平面図である。イメージセンサの受光部は、前記実施の形態１でも説明したように２次元状にセルＣｒ−ｓ（１≦ｒ≦ｎ、１≦ｓ≦ｎ；ｒ、ｓは自然数）が配列され、このセルに電気接続する配線が縦横に配置されている。
【００７４】
図１０においては、層間絶縁膜２４上に配線３２、３３が形成されており、これらの配線３２、３３は、紙面上部から下部に向かって互いに平行になるように形成されている。そして、配線３２、３３には、引き出し線が設けられており、配線３２、３３は、それぞれ引き出し線の端部においてプラグ２８と電気接続している。また、配線３２、３３は、図１に示す走査線２ａ、２ｂに電気接続されているか、あるいはそれ自体が走査線２ａ、２ｂとなっている。
【００７５】
プラグ２８は、層間絶縁膜２４を貫通し、層間絶縁膜２４の下に形成されたセルＣ２−１、Ｃ３−１、Ｃ２−２、Ｃ３−２にそれぞれ接続されている。セルＣ２−１〜Ｃ３−２には、ゲート電極１６またはゲート電極１７が形成されており、ゲート電極１６、１７は、配線３２、３３と直交するように形成されている。このゲート電極１６、１７は、前記実施の形態１のようにセルＣｒ−ｓの中央部を横切るように形成されているのではなく、セルＣｒ−ｓの端部に形成されている。
【００７６】
次に、図１０のＡ−Ａ線で切断した断面図を図１１に示す。図１１において、半導体基板１０には、溝４０ａおよび溝４０ｂが形成されており、溝４０ａの内部および活性領域（溝４０ａと溝４０ｂとの間）の一部にわたって、セルＣ２−１の電荷転送用のＭＩＳトランジスタＴｒ２が形成されている。また、今後の説明は省略するが、同様に、溝４０ｂの内部および活性領域の一部にわたって、セルＣ３−１の電荷転送用のＭＩＳトランジスタＴｒ２が形成されている。
【００７７】
溝４０ａおよび溝４０ｂの間である活性領域の内部には、ｐ型ウェル１０ａが形成されており、このｐ型ウェル１０ａ内にｎ型半導体領域である電荷蓄積領域１２が形成されている。この電荷蓄積領域１２は溝４０ａおよび溝４０ｂに接しないようになっている。このようにフォトダイオードＰＤの電荷蓄積領域１２を半導体基板１０の内部に形成したことと、電荷蓄積領域１２を溝４０ａ、４０ｂに接しないようにしたことにより、表面欠陥などの影響を抑制できリーク電流を低減することができる。
【００７８】
以下に、上記した本実施の形態２における電荷転送用のＭＩＳトランジスタＴｒ２の構成について説明する。
【００７９】
溝４０ａの側面上および底面上には、ゲート絶縁膜１３が形成されており、このゲート絶縁膜１３を形成した溝４０ａの内部には、この溝４０ａを埋め込むようにゲート電極１６および素子分離領域４２が形成されている。すなわち、溝４０ａの一側面および底部の一部に、それぞれゲート電極１６および素子分離領域４２が形成されている。そして、溝４０ａに隣接する領域の一部には、高濃度ｎ型不純物拡散領域（ドレイン領域）４３が形成されている。この高濃度ｎ型不純物拡散領域４３は、電荷蓄積領域１２の離間した上部に形成されている。言い換えれば、電荷蓄積領域１２を活性領域の表面に射影した場合、この高濃度ｎ型不純物拡散領域４３と重なり合う領域を有するように構成されている。
【００８０】
このように、溝４０ａの側面に形成されたゲート絶縁膜１３と、溝４０ａの一部を埋め込むように形成されたゲート電極１６と、電荷蓄積領域１２および高濃度ｎ型不純物拡散領域４３によりセルＣ２−１のＭＩＳトランジスタＴｒ２が構成される。つまり、本実施の形態２におけるＭＩＳトランジスタＴｒ２は、溝４０ａ内に形成されたゲート電極１６によって、ソース領域となる電荷蓄積領域１２からドレイン領域である高濃度ｎ型不純物拡散領域４３へ蓄積された電子を転送することができる。
【００８１】
本実施の形態２のセルＣ２−１においては、電荷転送用のＭＩＳトランジスタＴｒ２を縦型構造にしたため、電荷蓄積領域１２自体をＭＩＳトランジスタＴｒ２のソース領域とすることができる。一方、前記実施の形態１のセルＣｒ−ｓにおいては、電荷転送用のＭＩＳトランジスタＴｒ２は、図３に示すように横構造をしており、半導体基板１０の表面（素子形成面）にソース領域およびドレイン領域が形成されている。このため、ｐ型ウェル１０ａの内部に形成された電荷蓄積領域１２に電気接続するように高濃度ｎ型不純物拡散領域２３（ソース領域の一部）を設けている。しかし、この構成では、電荷蓄積領域１２自体は、ｐ型ウェル１０ａの内部に埋め込まれているが、電荷蓄積領域１２に電気接続する高濃度ｎ型不純物拡散領域２３が半導体基板１０の表面に接している。したがって、電荷蓄積領域１２は、高濃度ｎ型不純物拡散領域２３を介して間接的に半導体基板１０の表面に接していることになり、表面におけるリーク電流がわずかに発生してしまう。しかし、本実施の形態２では、ｐ型ウェル１０ａに埋め込まれた電荷蓄積領域１２自体をＭＩＳトランジスタＴｒ２のソース領域とすることができるため、上記した表面の影響によるリーク電流の発生を防止することができる。
【００８２】
また、電荷蓄積領域１２（フォトダイオードＰＤ）と電荷転送用のＭＩＳトランジスタＴｒ２を縦構造にしたため、従来の構造に比べて受光面積を維持しながらセルサイズを縮小することができる。
【００８３】
また、前記実施の形態１では、電荷蓄積領域１２上の表面領域に横型のＭＩＳトランジスタＴｒ２が形成されている。このため、受光面（セルサイズ）は、ＭＩＳトランジスタのサイズにより制約を受ける。つまり、半導体基板１０の表面にソース領域、ゲート電極１５およびドレイン領域を形成する必要があり、これらを合わせたサイズ以下には受光面（活性領域）を小さくすることができない。これに対し、本実施の形態２では、ゲート電極１６を溝４０ａ内に設けているとともにソース領域は、電荷蓄積領域１２自体となっている。したがって、ドレイン領域である高濃度ｎ型不純物拡散領域４３のみが半導体基板１０の表面上に形成されることになり、前記実施の形態１に比べてセルサイズを縮小することが可能となる。
【００８４】
さらに、セルサイズの縮小を図ることができるため、ウェハに形成できるイメージセンサの数を増加することができる。したがって、イメージセンサの単価を下げることができ、コスト削減を図ることができる。
【００８５】
次に、半導体基板１０上には、層間絶縁膜２４が形成されており、この層間絶縁膜２４には、接続孔（コンタクトホール）２５が形成されている。接続孔２５は、層間絶縁膜２４を貫通し、その底部はドレイン領域である高濃度ｎ型不純物拡散領域４３に達している。
【００８６】
接続孔２５には、チタン／窒化チタン膜２６およびタングステン膜２７が埋め込まれておりプラグ２８が形成されている。そして、このプラグ２８上には、チタン／窒化チタン膜２９、アルミニウム膜３０およびチタン／窒化チタン膜３１を順次形成した積層膜よりなる配線３２が形成されている。
【００８７】
本実施の形態２におけるイメージセンサの各セルＣｒ−ｓは上記のように構成されており、以下にイメージセンサの製造方法について図面を参照しながら説明する。
【００８８】
まず、例えば単結晶シリコンにｐ型不純物を導入した半導体基板１０を用意する。導入されるｐ型不純物としては、例えばボロンやフッ化ボロンなどがある。
【００８９】
次に、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用して半導体基板１０の素子形成面上に溝４０ａおよび溝４０ｂを形成する。この溝４０ａ、４０ｂの深さは、約３００ｎｍである。続いて、半導体基板１０の素子形成面にゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、例えば酸化シリコン膜よりなり、例えば熱酸化法により形成することができる。この際、酸化シリコン膜は、溝４０ａ、４０ｂの側面および底面にも形成される。
【００９０】
なお、ゲート絶縁膜１３として、前記実施の形態１でも述べたように、酸化シリコン膜より誘電率が高く物理的膜厚を厚くすることができるＨｉｇｈ−ｋ膜を使用してもよい。Ｈｉｇｈ−ｋ膜としては、例えば酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、窒化シリコン膜などがある。
【００９１】
次に、図１３に示すように、半導体基板１０上にポリシリコン膜１４を形成する。ポリシリコン膜１４は、例えばＣＶＤ法を使用して形成することができ、前記工程で形成した溝４０ａ、４０ｂを埋め込むように形成される。なお、後述するゲート電極１６、１７の低抵抗化のため、ポリシリコン膜１４の堆積時にはリンなどの導電型不純物が添加される。
【００９２】
続いて、形成したポリシリコン膜１４上に感光性のレジスト膜を塗布した後、露光・現像することにより、パターニングする。パターニングは、溝４０ａ、４０ｂ内の一部およびこの溝４０ａ、４０ｂからはみ出した領域にレジスト膜が残るように行なう。そして、パターニングしたレジスト膜をマスクとして、図１４に示すように、ポリシリコン膜１４をパターニングする。
【００９３】
ここで、後述するようにポリシリコン膜１４よりなるゲート電極１６、１７は、溝４０ａ、４０ｂの内部にだけ形成される。したがって、図１４に示すように溝４０ａ、４０ｂよりはみ出して活性領域上にポリシリコン膜１４を残す必要はないように思われる。しかし、前述したレジスト膜にパターニングを施す際、合わせずれが生じるおそれがある。このため、溝４０ａ、４０ｂの内部にだけレジスト膜を残すようにパターニングした場合、合わせずれが生じ、ゲート電極１６、１７と溝４０ａ、４０ｂの側面との間に隙間ができるおそれがある。このような状態が生じると問題となるため、レジスト膜をパターニングする際、合わせずれを考慮して、溝４０ａ、４０ｂよりはみ出して活性領域上にもポリシリコン膜１４を残すようにしたものである。このようにすることにより、ポリシリコン膜１４と溝４０ａ、４０ｂの側面との間に隙間が生じる不良を回避することができる。
【００９４】
次に、図１５に示すように、半導体基板１０の素子形成面上に酸化シリコン膜（第１絶縁膜）４１を形成する。酸化シリコン膜４１は、例えば高密度プラズマＣＶＤ法によって形成することができ、その膜厚は、例えば約６００ｎｍである。この酸化シリコン膜４１によって溝４０ａ、４０ｂは、完全に埋め込まれた状態になる。すなわち、溝４０ａ、４０ｂの一部は、前記したポリシリコン膜１４で既に埋め込まれており、残りの部分をこの酸化シリコン膜４１で埋め込んだものである。
【００９５】
続いて、図１６に示すようにＣＭＰ法を使用して不要な酸化シリコン膜４１およびポリシリコン膜１４を除去することにより素子分離領域４２を形成する。つまり、溝４０ａ、４０ｂの内部に形成されている酸化シリコン膜４１およびポリシリコン膜１４を残して、それ以外の不要な酸化シリコン膜４１およびポリシリコン膜１４を除去する。
【００９６】
このようにして、素子分離領域４２と溝４０ａ、４０ｂに埋め込まれたゲート電極１６、１７を形成することができる。
【００９７】
次に、フォトリソグラフィ技術およびイオン注入法を使用してｐ型ウェル１０ａを形成する。ｐ型ウェル１０ａは、ｐ型不純物であるボロンやフッ化ボロンなどをイオン注入法により導入することにより形成することができる。
【００９８】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、ｐ型ウェル１０ａの内部に電荷蓄積領域１２を形成する。この電荷蓄積領域１２は、例えばｎ型不純物であるリンを２００ｋｅＶのエネルギー、２．０×１０１３／ｃｍ２のドーズ量で打ち込むことにより形成することができる。このように、電荷蓄積領域１２は、比較的高エネルギーでリンを打ち込んでできるため、半導体基板１０の素子形成面（表面）に接触しない領域とすることができる。
【００９９】
次に、フォトリソグラフィ技術により、溝４０ａ、４０ｂのゲート電極１６、１７が形成されている側に隣接する活性領域の一部を開口するようにレジスト膜をパターニングする。そして、パターニングしたレジスト膜をマスクとしたイオン注入により高濃度ｎ型不純物拡散領域４３を形成する。高濃度ｎ型不純物拡散領域４３は、例えばｎ型不純物である砒素を４０ｋｅＶのエネルギー、１．０×１０１５／ｃｍ２のドーズ量で打ち込むことにより形成される。このように比較的低エネルギーで、リンより重い砒素を打ち込むことにより、半導体基板１０の表面近傍にだけ高濃度ｎ型不純物拡散領域４３を形成することができる。以上より、電荷蓄積領域１２をｐ型ウェル１０ａの深部に形成し、高濃度ｎ型不純物拡散領域４３をｐ型ウェル１０ａの浅部に形成できる。したがって、電荷蓄積領域１２の離間した上部に高濃度ｎ型不純物拡散領域４３を形成することができ、電荷蓄積領域１２をソース領域とし、高濃度ｎ型不純物拡散領域４３をドレイン領域とする縦型のＭＩＳトランジスタＴｒ２を形成することができる。
【０１００】
この後は、前記実施の形態１で説明した方法と同様の工程を経ることにより、配線３２を形成することができる。すなわち、層間絶縁膜２４を形成後、この層間絶縁膜２４に接続孔２５を形成する。そして、この接続孔２５にチタン／窒化チタン膜２６およびタングステン膜２７を埋め込み、プラグ２８を形成する。その後、プラグ２８および層間絶縁膜２４上に、チタン／窒化チタン膜２９、アルミニウム膜３０、チタン／窒化チタン膜３１を順次形成し、パターニングすることにより配線３２を形成する。
【０１０１】
このようにして、本実施の形態２におけるイメージセンサを製造することができる。
【０１０２】
（実施の形態３）
前記実施の形態２では、溝４０ａ内にゲート電極１６と素子分離領域４２とを両方形成する場合について説明したが、本実施の形態３では、溝４０ａ内にゲート電極１６だけを形成する場合について、図面を参照しながら説明する。
【０１０３】
図１７は、本実施の形態３におけるイメージセンサの受光部の一部を上部から見た平面図である。図１７においても、前記実施の形態２と同様に、層間絶縁膜２４上に配線３２、３３が互いに平行になるように形成されており、それぞれ配線３２、３３には引き出し線が形成されている。この配線３２は、それ自体走査線２ａになっているか、あるいは走査線２ａに電気接続されている。同様に、配線３３は、それ自体走査線２ｂになっているか、あるいは走査線２ｂに電気接続されている。
【０１０４】
そして、配線３２、３３はそれぞれ引き出し線の端部において、プラグ２８と電気接続している。プラグ２８は、層間絶縁膜２４を貫通しており、配線３２に接続している２つのプラグ２８はそれぞれセルＣ２−１、Ｃ３−１に接続されている。また、配線３３に接続している２つのプラグ２８は、それぞれセルＣ２−２、Ｃ３−２に接続している。
【０１０５】
層間絶縁膜２４の下部に形成されたこれらのセルＣ２−１、セルＣ２−２には、ゲート電極１６が形成されており、セルＣ３−１、Ｃ３−２には、ゲート電極１７が形成されている。ゲート電極１６、１７は、配線３２、３３に直交するように形成されており、ゲート電極１６、１７はそれぞれ図１に示す走査線１ｂ、１ｃに電気接続されている。
【０１０６】
次に、図１８に、図１７のＡ−Ａ線で切断した断面図を示す。図１８において、半導体基板１０には、所定の間隔を隔てて溝４０ａ、４０ｂが形成されており、この溝４０ａと溝４０ｂの間の活性領域内にはｐ型ウェル１０ａが形成されている。ｐ型ウェル１０ａには、例えばボロンやフッ化ボロンなどのｐ型不純物が導入されている。
【０１０７】
ｐ型ウェル１０ａ内には、電荷蓄積領域１２が形成されている。電荷蓄積領域１２は、ｐｎ接合型のフォトダイオードＰＤの一部を形成しており、フォトダイオードＰＤに入射した光から光電変換により発生した電荷を蓄積する。電荷蓄積領域１２は、例えばｎ型不純物であるリンなどが導入して形成されている。
【０１０８】
このように構成することにより、ｐ型不純物を導入したｐ型ウェル１０ａと電荷蓄積領域１２の境界にｐｎ接合ができ、このｐ型ウェル１０ａと電荷蓄積領域１２によってフォトダイオードＰＤが形成される。
【０１０９】
次に、溝４０ａ、４０ｂの側面および底部には、ゲート絶縁膜１３が形成されており、このゲート絶縁膜１３を介した溝４０ａ、４０ｂ内にはそれぞれゲート電極１６、１７が形成されている。前記実施の形態２では、溝４０ａ内にゲート電極１６と素子分離領域４２が形成されていたが、本実施の形態３では、ゲート電極１６だけが形成されている点が異なる。
【０１１０】
溝４０ａに隣接する活性領域には、高濃度ｎ型不純物拡散領域４３が形成されている。
【０１１１】
このように本実施の形態３においても前記実施の形態２と同様に電荷転送用のＭＩＳトランジスタＴｒ２は、縦型構造をしている。すなわち、電荷蓄積領域１２（ソース領域）および高濃度ｎ型不純物拡散領域４３（ドレイン領域）と、溝４０ａの内部に形成されたゲート電極１６とゲート絶縁膜１３により、本実施の形態３における電荷転送用のＭＩＳトランジスタＴｒ２が形成されている。
【０１１２】
次に、半導体基板１０上には、層間絶縁膜２４が形成されており、この層間絶縁膜２４には、接続孔２５が形成されている。この接続孔２５には、チタン／窒化チタン膜２６およびタングステン膜２７が埋め込まれておりプラグ２８が形成されている。そして、このプラグ２８上には、チタン／窒化チタン膜２９、アルミニウム膜３０およびチタン／窒化チタン膜３１を順次形成した積層膜よりなる配線３２が形成されている。
【０１１３】
本実施の形態３におけるセルＣ２−１においては、電荷蓄積領域１２を溝４０ｂにあまり近づけることはできない。なぜなら、不要なトランジスタが形成されるからである。つまり、セルＣ２−１の電荷蓄積領域１２と図１８の右側に少し見えているセルＣ３−１の電荷蓄積領域と、溝４０ｂに形成されたゲート絶縁膜１３およびゲート電極１７により、不要なＭＩＳトランジスタが形成されてしまうからである。
【０１１４】
本実施の形態３におけるイメージセンサのセルＣｒ−ｓは上記のように構成されており、その構成は、上記したように溝４０ａにゲート電極１６だけを埋め込んだ点だけが相違する。したがって、本実施の形態３は、前記実施の形態２で述べた効果と同様の効果を奏する。
【０１１５】
すなわち、電荷蓄積領域１２をｐ型ウェル１０ａの深部に形成するとともにこの電荷蓄積領域１２自体を電荷転送用のＭＩＳトランジスタＴｒ２のソース領域とすることができるため、表面の影響を受けず、リーク電流を低減することができる。
【０１１６】
また、電荷転送用のＭＩＳトランジスタＴｒ２とフォトダイオードＰＤを縦方向に配置したことにより受光面積を維持しながらセルサイズを縮小することができる。
【０１１７】
さらに、セルサイズの縮小を図ることができるため、ウェハに形成できるイメージセンサの数を増加することができる。したがって、イメージセンサの単価を下げることができ、コスト削減を図ることができる。
【０１１８】
次に、本実施の形態３におけるイメージセンサの製造方法について図面を参照しながら説明する。
【０１１９】
まず、前記実施の形態２で説明したのと同様に、単結晶シリコンに例えばボロンやフッ化ボロンなどのｐ型不純物を導入した半導体基板１０を用意する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、図１９に示すように溝４０ａ、４０ｂを形成する。その後、半導体基板１０上にゲート絶縁膜１３を形成する。このゲート絶縁膜１３は、例えば酸化シリコン膜よりなり、例えば熱酸化法を使用して形成することができる。なお、ゲート絶縁膜１３は、Ｈｉｇｈ−ｋ膜より形成してもよい。
【０１２０】
続いて、図２０に示すように半導体基板１０上にポリシリコン膜（第１導体膜）１４を形成する。ポリシリコン膜１４は、例えばＣＶＤ法を使用して形成することができる。
【０１２１】
次に、ポリシリコン膜１４上にレジスト膜を塗布した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、溝４０ａ、４０ｂ上および溝４０ａ、４０ｂにそれぞれ隣接した活性領域の一部上にレジスト膜が残るように行なう。
【０１２２】
そして、パターニングしたレジスト膜をマスクにしたエッチングにより、図２１に示すようなパターンを有するポリシリコン膜１４を形成する。図２１を見てわかるようにパターニングされたポリシリコン膜１４は、溝４０ａ、４０ｂを埋め込むとともに、溝４０ａ、４０ｂからはみ出して溝４０ａ、４０ｂに隣接する活性領域上にも形成されている。これは前記実施の形態２でも述べたように合わせずれを考慮したものである。
【０１２３】
続いて、ＣＭＰ法を使用して活性領域上に形成された不要なポリシリコン膜１４を研磨して除去する。このようにして、図２２に示すように溝４０ａ、４０ｂの側面上および底面上にゲート絶縁膜１３を形成し、このゲート絶縁膜１３上にゲート電極１６、１７を形成することができる。
【０１２４】
次に、フォトリソグラフィ技術およびイオン注入法を使用して、半導体基板１０の活性領域内にｐ型ウェル１０ａを形成する。ｐ型ウェル１０ａを形成するイオン注入では、例えばボロンやフッ化ボロンなどのｐ型不純物が導入される。
【０１２５】
続いて、フォトリソグラフィ技術を使用して、活性領域の一部が開口しているレジスト膜を形成した後、このレジスト膜をマスクにしたイオン注入を行ない、ｐ型ウェル１０ａ内に図２２に示すような電荷蓄積領域１２を形成する。このイオン注入は、例えばリンを約２００ｋｅＶのエネルギー、約２．０×１０１３／ｃｍ２のドーズ量で打ち込むことにより行なわれる。このようにリンを高エネルギーで打ち込むことにより、半導体基板１０の表面に接触しない電荷蓄積領域１２を形成することができる。
【０１２６】
次に、フォトリソグラフィ技術を使用して、溝４０ａ、４０ｂに隣接する領域の一部が開口しているレジスト膜を形成した後、このレジスト膜をマスクにしたイオン注入を行ない、図２２に示すような高濃度ｎ型不純物拡散領域４３を形成する。このイオン注入は、例えば砒素を約４０ｋｅＶのエネルギー、約１．０×１０１５／ｃｍ２のドーズ量で打ち込むことにより行なわれる。
【０１２７】
この後は、前記実施の形態２で説明した方法と同様の工程を経ることにより、配線３２を形成することができる。すなわち、層間絶縁膜２４を形成後、この層間絶縁膜２４に接続孔２５を形成する。そして、この接続孔２５にチタン／窒化チタン膜２６およびタングステン膜２７を埋め込み、プラグ２８を形成する。その後、プラグ２８および層間絶縁膜２４上に、チタン／窒化チタン膜２９、アルミニウム膜３０、チタン／窒化チタン膜３１を順次形成し、パターニングすることにより配線３２を形成する。
【０１２８】
このようにして、本実施の形態３におけるイメージセンサを製造することができる。
【０１２９】
以上より、本実施の形態３におけるイメージセンサの製造方法によれば、前記実施の形態２におけるイメージセンサの製造方法に比べて簡素化した工程で、フォトダイオードＰＤおよび縦型のＭＩＳトランジスタを形成することができる。つまり、前記実施の形態２では、溝４０ａにゲート電極１６と素子分離領域４２を形成する工程が存在したが、本実施の形態３では溝４０ａには、ゲート電極１６しか形成しないため、工程の簡素化を図ることができる。
【０１３０】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３１】
なお、前記実施の形態では、ｐ型不純物を導入した半導体基板の内部にｐ型ウェルを形成し、このｐ型ウェルの内部にｎ型不純物を導入した電荷蓄積領域を形成する構造を示したが、例えば、ｎ型不純物を導入した半導体基板にｐ型ウェルを形成し、このｐ型ウェル内にｎ型不純物を導入した電荷蓄積領域を形成してもよい。
【０１３２】
また、前記実施の形態では、ｐ型ウェルを形成したが、形成しなくてもよい。
【０１３３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１３４】
受光面積を維持しながらセルの面積を縮小することができる。
【０１３５】
また、リーク電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるイメージセンサの受光部の構成を示した回路構成図である。
【図２】実施の形態１におけるイメージセンサの受光部の一部を示した平面図である。
【図３】図２のＡ−Ａ線で切断した断面図である。
【図４】本発明の実施の形態１における固体撮像装置の製造工程を示した断面図である。
【図５】図４に続く固体撮像装置の製造工程を示した断面図である。
【図６】図５に続く固体撮像装置の製造工程を示した断面図である。
【図７】図６に続く固体撮像装置の製造工程を示した断面図である。
【図８】図７に続く固体撮像装置の製造工程を示した断面図である。
【図９】図８に続く固体撮像装置の製造工程を示した断面図である。
【図１０】実施の形態２におけるイメージセンサの受光部の一部を示した平面図である。
【図１１】図１０のＡ−Ａ線で切断した断面図である。
【図１２】本発明の実施の形態２における固体撮像装置の製造工程を示した断面図である。
【図１３】図１２に続く固体撮像装置の製造工程を示した断面図である。
【図１４】図１３に続く固体撮像装置の製造工程を示した断面図である。
【図１５】図１４に続く固体撮像装置の製造工程を示した断面図である。
【図１６】図１５に続く固体撮像装置の製造工程を示した断面図である。
【図１７】実施の形態３におけるイメージセンサの受光部の一部を示した平面図である。
【図１８】図１７のＡ−Ａ線で切断した断面図である。
【図１９】本発明の実施の形態３における固体撮像装置の製造工程を示した断面図である。
【図２０】図１９に続く固体撮像装置の製造工程を示した断面図である。
【図２１】図２０に続く固体撮像装置の製造工程を示した断面図である。
【図２２】図２１に続く固体撮像装置の製造工程を示した断面図である。
【符号の説明】
１０ 半導体基板
１０ａ ｐ型ウェル
１１ 素子分離領域
１２ 電荷蓄積領域
１３ ゲート絶縁膜
１４ ポリシリコン膜（第１導体膜）
１５ ゲート電極
１６ ゲート電極
１７ ゲート電極
１８ 低濃度ｎ型不純物拡散領域
１９ 低濃度ｎ型不純物拡散領域
２０ サイドウォール
２１ 高濃度ｎ型不純物拡散領域
２２ 高濃度ｎ型不純物拡散領域
２３ 高濃度ｎ型不純物拡散領域
２４ 層間絶縁膜
２５ 接続孔
２６ チタン／窒化チタン膜
２７ タングステン膜
２８ プラグ
２９ チタン／窒化チタン膜
３０ アルミニウム膜
３１ チタン／窒化チタン膜
３２ 配線
３３ 配線
４０ａ 溝
４０ｂ 溝
４１ 酸化シリコン膜（第１絶縁膜）
４２ 素子分離領域
４３ 高濃度ｎ型不純物拡散領域（ドレイン領域）
Ｔｒ１ ＭＩＳトランジスタ
Ｔｒ２ ＭＩＳトランジスタ
ＰＤ フォトダイオード
Claims (15)
- 入射した光を電荷に変換するセルを半導体基板に複数備える固体撮像装置であって、
前記セルは、
（ａ）前記電荷を蓄積する電荷蓄積領域と、
（ｂ）前記電荷蓄積領域に蓄積された前記電荷を前記セルの外部へ転送する電界効果トランジスタとを備え、
前記電荷蓄積領域は、第１導電型の不純物を前記半導体基板の内部に導入して形成された半導体領域であり、
前記電荷蓄積領域を前記半導体基板の素子形成面上に射影した場合、前記電荷蓄積領域と前記電界効果トランジスタのドレイン領域とは重なり合う領域を有することを特徴とする固体撮像装置。 - 入射した光を電荷に変換するセルを半導体基板に複数備える固体撮像装置であって、
前記セルは、
（ａ）前記電荷を蓄積する電荷蓄積領域と、
（ｂ）前記電荷蓄積領域に蓄積された前記電荷を前記セルの外部へ転送する電界効果トランジスタとを備え、
前記電荷蓄積領域は、第１導電型の不純物を前記半導体基板の内部に導入して形成された半導体領域であり、
前記電荷蓄積領域から離間した上部には、前記電界効果トランジスタのゲート電極が形成されていることを特徴とする固体撮像装置。 - 入射した光を電荷に変換するセルを半導体基板に複数備える固体撮像装置であって、
（ａ）前記半導体基板に形成された複数の溝と、
（ｂ）前記溝の内部および活性領域にわたって形成された前記セルとを備え、
前記セルは、
（ｃ）前記電荷を蓄積する電荷蓄積領域と、
（ｄ）前記電荷蓄積領域に蓄積された前記電荷を前記セルの外部へ転送する電界効果トランジスタとを備え、
前記電荷蓄積領域は、第１導電型の不純物を前記活性領域の内部に導入して形成された半導体領域であり、
前記電界効果トランジスタは、
（ｄ１）前記溝の側面上および底面上に形成されたゲート絶縁膜と、
（ｄ２）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｄ３）前記電荷蓄積領域から離間した上部であって、前記活性領域に形成されたドレイン領域とを有することを特徴とする固体撮像装置。 - 請求項３記載の固体撮像装置において、
前記ゲート電極は、前記溝の一部を埋め込むように形成されていることを特徴とする固体撮像装置。 - 請求項３記載の固体撮像装置において、
前記ゲート電極は、前記溝の一側面上および底面の一部上に形成されていることを特徴とする固体撮像装置。 - 請求項３記載の固体撮像装置において、
前記溝は、前記セルを分離するための素子分離膜および前記ゲート電極の両方によって埋め込まれていることを特徴とする固体撮像装置。 - 請求項３記載の固体撮像装置において、
前記溝は、前記ゲート電極によって埋め込まれていることを特徴とする固体撮像装置。 - 請求項３記載の固体撮像装置において、
前記電荷蓄積領域は、前記溝に接していないことを特徴とする固体撮像装置。 - 請求項１、２、３のいずれか１項に記載の固体撮像装置において、
前記電荷蓄積領域は、前記電界効果トランジスタのソース領域になることを特徴とする固体撮像装置。 - 請求項１、２、３のいずれか１項に記載の固体撮像装置において、
前記半導体基板は、前記第１導電型と異なる導電型の不純物が導入されていることを特徴とする固体撮像装置。 - 請求項１、２、３のいずれか１項に記載の固体撮像装置において、
前記半導体基板には、前記第１導電型と異なる導電型の不純物が導入されたウェルが形成されており、
前記電荷蓄積領域は、前記ウェル内に形成されていることを特徴とする固体撮像装置。 - 入射した光を電荷に変換するセルを半導体基板に複数形成する固体撮像装置の製造方法であって、
（ａ）前記半導体基板に前記セルを分離するための素子分離領域を複数形成する工程と、
（ｂ）活性領域に前記セルを形成する工程を備え、
前記（ｂ）工程は、
（ｂ１）前記活性領域の内部に、第１導電型の不純物を導入することにより、前記電荷を蓄積する電荷蓄積領域を形成する工程と、
（ｂ２）前記電荷蓄積領域に蓄積された前記電荷を前記セルの外部へ転送する電界効果トランジスタを形成する工程とを備え、
前記（ｂ２）工程は、前記電荷蓄積領域から離間した上部に前記電界効果トランジスタのゲート電極を形成する工程を有することを特徴とする固体撮像装置の製造方法。 - 入射した光を電荷に変換するセルを半導体基板に複数形成する固体撮像装置の製造方法であって、
（ａ）前記半導体基板に前記セルを分離するための素子分離領域を複数形成する工程と、
（ｂ）活性領域の内部に、第１導電型の不純物を導入することにより、前記電荷を蓄積する電荷蓄積領域を形成する工程と、
（ｃ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｅ）前記第１導体膜上にパターニングしてゲート電極を形成する工程とを備え、
前記ゲート電極は、前記電荷蓄積領域から離間した上部に形成されることを特徴とする固体撮像装置の製造方法。 - 入射した光を電荷に変換するセルを半導体基板に複数形成する固体撮像装置の製造方法であって、
（ａ）前記半導体基板に溝を複数形成する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記溝を埋め込むように前記半導体基板上に第１導体膜を形成する工程と、
（ｄ）前記第１導体膜をパターニングして、前記溝の内部の一部および前記溝に接する活性領域の一部上に前記第１導体膜を残す工程と、
（ｅ）前記溝を埋め込むように前記半導体基板上に第１絶縁膜を形成する工程と、
（ｆ）前記半導体基板の前記溝を形成した面を化学的機械的研磨法によって研磨することにより、前記溝内に前記第１導体膜よりなるゲート電極と前記第１絶縁膜よりなる素子分離領域とを形成する工程と、
（ｇ）前記活性領域の内部に、第１導電型の不純物を導入することにより、前記電荷を蓄積する電荷蓄積領域を形成する工程と、
（ｈ）前記電荷蓄積領域の離間した上部に、前記第１導電型の不純物を導入することにより、ドレイン領域を形成する工程とを備えることを特徴とする固体撮像装置の製造方法。 - 入射した光を電荷に変換するセルを半導体基板に複数形成する固体撮像装置の製造方法であって、
（ａ）前記半導体基板に溝を複数形成する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記溝を埋め込むように前記半導体基板上に第１導体膜を形成する工程と、
（ｄ）前記第１導体膜をパターニングして、前記溝内および前記溝に接する活性領域の一部上に前記第１導体膜を残す工程と、
（ｅ）前記半導体基板の前記溝を形成した面を化学的機械的研磨法によって研磨することにより、前記溝内に前記第１導体膜よりなるゲート電極を形成する工程と、
（ｆ）前記活性領域の内部に、第１導電型の不純物を導入することにより、前記電荷を蓄積する電荷蓄積領域を形成する工程と、
（ｇ）前記電荷蓄積領域の離間した上部に、前記第１導電型の不純物を導入することにより、ドレイン領域を形成する工程とを備えることを特徴とする固体撮像装置の製造方法。
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