WO2022070404A1 - 走査線駆動回路およびこれを備えた表示装置 - Google Patents
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Definitions
- the present invention relates to a scanning line drive circuit included in a display device or the like.
- Organic electroluminescence (hereinafter referred to as EL) display device is widely used as a thin, lightweight, high-quality display device.
- a typical organic EL display device includes a display unit, a scanning line drive circuit, a data line drive circuit, and a light emission control line drive circuit.
- the display unit is formed on an organic EL panel by using a thin film transistor (hereinafter referred to as TFT).
- TFT thin film transistor
- the scanning line drive circuit has a configuration in which a plurality of unit circuits are connected in multiple stages. Further, a technique (gate driver monolithic technique) for integrally forming a scanning line drive circuit with an organic EL panel has been put into practical use.
- the scanning line is also called a gate line, and the scanning line drive circuit is also called a gate driver.
- FIG. 12 is a circuit diagram of a unit circuit of a conventional scanning line drive circuit.
- the unit circuit 90 shown in FIG. 12 includes a ratio circuit including TFTs: Q1, Q5 and a resistor R9.
- the unit circuit 90 performs a set operation of setting the voltage of the node n9 to a high level and a reset operation of setting the voltage of the node n9 to a low level.
- TFTs: Q1 and Q5 are turned on. At this time, a high level voltage VGH is applied to the node n9 via the TFT: Q1, and a low level voltage VGL is applied to the node n9 via the TFT: Q5 and the resistor R9. Since the resistance value of the resistor R9 is sufficiently larger than the resistance value when the TFT: Q1 is on, the voltage of the node n9 becomes a high level. In this way, the unit circuit 90 performs a set operation when the input signal IN and the clock signal CK1 are at a low level.
- the unit circuit 90 performs a reset operation when the input signal IN is at a high level and the clock signal CK1 is at a low level.
- a resistor R9 having a high resistance value of several hundred k ⁇ to several M ⁇ is used.
- the resistance value of the resistor R9 is, for example, 1.7 M ⁇ .
- the unit circuit 90 is formed by using the P-channel type TFT together with the pixel circuit included in the display unit.
- the resistor R9 is formed by using a P-type semiconductor having a high resistance value. Scanning line drive circuits including a unit circuit including a ratio circuit are described in, for example, Patent Documents 1 and 2.
- the resistance value of the resistor R9 is likely to fluctuate due to the influence of the ambient temperature, and the operating speed of the ratio circuit is also likely to fluctuate due to the influence of the ambient temperature. Therefore, if the resistance value of the resistor R9 exceeds the permissible range at the time of design due to the influence of the ambient temperature, the scanning line drive circuit malfunctions and the display quality of the organic EL display device is significantly deteriorated.
- the above-mentioned problem is, for example, a scanning line drive circuit having a configuration in which a plurality of unit circuits are connected in multiple stages, wherein the unit circuit is connected to a first conduction terminal to which a first level voltage is applied and a first node.
- a first transistor having a connected second conduction terminal, a second transistor having a second conduction terminal to which a second level voltage is applied, a first conduction terminal connected to the first node, and the above.
- a third transistor having a second conduction terminal connected to the first conduction terminal of the second transistor, a first conduction terminal connected to the control terminal of the third transistor, and the second level voltage are applied.
- a scanning line drive circuit including a fourth transistor having a second conduction terminal and a control terminal, an output transistor having a control terminal connected to the first node, and a second conduction terminal connected to the output terminal.
- a display device including a plurality of pixel circuits each including a light emitting element and the above scanning line drive circuit.
- the third transistor functions as a resistance in the ratio circuit, and the resistance value of this resistance is not easily affected by the ambient temperature. Further, by applying a voltage to the control terminal of the third transistor using the fourth transistor, the voltage of the first node changes to the second level at high speed during the reset operation. Therefore, it is possible to prevent the scanning line drive circuit from malfunctioning by using the ratio circuit that operates stably and at high speed.
- FIG. It is a figure which shows the simulation waveform of the scanning line drive circuit shown in FIG. It is a circuit diagram of the unit circuit of the scanning line drive circuit which concerns on 2nd Embodiment. It is a circuit diagram of the unit circuit of the scanning line drive circuit which concerns on 3rd Embodiment. It is a circuit diagram of the unit circuit of the conventional scanning line drive circuit.
- FIG. 1 is a block diagram showing a configuration of an organic EL display device including a scanning line drive circuit according to a first embodiment.
- the organic EL display device 1 shown in FIG. 1 includes a display unit 2, a display control circuit 3, a scanning line drive circuit 4, a data line drive circuit 5, and a light emission control line drive circuit 6.
- m and n are integers of 2 or more, i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less.
- the display unit 2 is formed on the organic EL panel 9 using a TFT.
- the scanning line drive circuit 4 and the light emission control line drive circuit 6 are integrally formed with the organic EL panel 9 by using a TFT.
- the data line drive circuit 5 is formed separately from the organic EL panel 9. In addition, all or a part of the data line drive circuit 5 may be formed integrally with the organic EL panel 9 by using a TFT, and all or a part of the light emission control line drive circuit 6 may be formed separately from the organic EL panel 9. You may.
- the display unit 2 includes m scanning lines G1 to Gm, n data lines S1 to Sn, m light emitting control lines E1 to Em, and (m ⁇ n) pixel circuits 7.
- the scanning lines G1 to Gm and the light emission control lines E1 to Em are arranged in parallel with each other.
- the data lines S1 to Sn are arranged parallel to each other so as to be orthogonal to the scanning lines G1 to Gm.
- the scanning lines G1 to Gm and the data lines S1 to Sn intersect at (m ⁇ n) points.
- the (m ⁇ n) pixel circuits 7 are arranged corresponding to the intersections of the scanning lines G1 to Gm and the data lines S1 to Sn.
- the pixel circuit 7 includes an organic EL element 8 that functions as a light emitting element.
- the pixel circuit 7 in the i-th row and j-th column is connected to the scanning line Gi, the data line Sj, and the light emission control line Ei.
- the pixel circuit 7 in the i-th row and the j-th column may be connected to a wiring other than the above.
- the display control circuit 3 outputs the control signal CS1 to the scanning line drive circuit 4, outputs the control signal CS2 and the video signal DS to the data line drive circuit 5, and controls the light emission control line drive circuit 6.
- the signal CS3 is output.
- the scanning line drive circuit 4 drives the scanning lines G1 to Gm based on the control signal CS1.
- the data line drive circuit 5 drives the data lines S1 to Sn based on the control signal CS2 and the video signal DS.
- the light emission control line drive circuit 6 drives the light emission control lines E1 to Em based on the control signal CS3.
- the scanning line drive circuit 4 sequentially selects one scanning line from the scanning lines G1 to Gm based on the control signal CS1, and applies the selected voltage (here, low level voltage) to the selected scanning line. Apply and apply a non-selective voltage (here, high level voltage) to the other scan lines. As a result, in the i-th horizontal period, the pixel circuits 7 (n-pixel circuits) in the i-th row are collectively selected. Based on the control signal CS2, the data line drive circuit 5 applies n voltages corresponding to the video signal DS to the data lines S1 to Sn, respectively. As a result, n voltages are written to each of the selected n pixel circuits 7. An amount of current corresponding to the voltage written in the pixel circuit 7 flows through the organic EL element 8, and the organic EL element 8 emits light with brightness corresponding to the amount of flowing current.
- the selected voltage here, low level voltage
- a non-selective voltage here, high level voltage
- a light emitting period and a non-light emitting period are set for each line of the pixel circuit 7.
- the light emission control line drive circuit 6 applies a light emission voltage (for example, a low level voltage) to the light emission control line Ei during the light emission period of the pixel circuit 7 on the i-th row, and emits light during the non-light emission period of the pixel circuit 7 on the i-th line.
- a non-emission voltage (for example, a high level voltage) is applied to the control line Ei.
- FIG. 2 is a block diagram showing the configuration of the scanning line drive circuit 4.
- the scanning line drive circuit 4 has a configuration in which m unit circuits 10 are connected in multiple stages.
- the unit circuit 10 has clock terminals CK1 and CK2, an input terminal IN, an output terminal OUT, and an initialization terminal INIT (not shown).
- a high level voltage VGH and a low level voltage VGL are supplied to the unit circuit 10 using wiring (not shown).
- m unit circuits 10 are referred to as unit circuits in the 1st to mth stages in the order of connection.
- SRi is described in the unit circuit of the i-th stage.
- the control signal CS1 output from the display control circuit 3 to the scanning line drive circuit 4 includes an initialization signal INIT (not shown), gate clocks GCK1, GCK2, and a gate start pulse GSP.
- the initialization signal INIT is supplied to the initialization terminal INIT of the unit circuit 10 of each stage (not shown).
- the gate clock GCK1 is supplied to the clock terminal CK1 of the odd-numbered unit circuit 10 and the clock terminal CK2 of the even-numbered unit circuit 10.
- the gate clock GCK2 is supplied to the clock terminal CK2 of the odd-numbered unit circuit 10 and the clock terminal CK1 of the even-numbered unit circuit 10.
- the gate start pulse GSP is supplied to the input terminal IN of the unit circuit 10 of the first stage.
- the output terminal OUT of the unit circuit 10 of the i-th stage is connected to the input terminal IN of the unit circuit 10 of the (i + 1) stage and the scanning line Gi.
- FIG. 3 is a circuit diagram of the unit circuit 10. As shown in FIG. 3, the unit circuit 10 includes 11 TFTs: M1 to M11 and two capacitors C1 and C2. TFTs: M1 to M11 are P-channel type TFTs. The unit circuit 10 is the unit circuit 90 shown in FIG. 12, in which the resistance R9 is replaced with TFTs: M10 and M11.
- the drain terminals of TFTs: M1 and M3, the source terminals of TFTs: M9 and M10, and the gate terminals of TFTs: M4 and M7 are connected to the node n1.
- the source terminal of the TFT: M5 is connected to the drain terminal of the TFT: M10.
- One conduction terminal of TFT: M6 (the conduction terminal on the right side in FIG. 3) and the gate terminal of TFT: M8 are connected to the node n2.
- the source terminal of TFT: M2 and the drain terminal of TFT: M4 are connected to the other conduction terminal of TFT: M6.
- the gate terminal of TFT: M10 is connected to the source terminal of TFT: M11.
- the gate terminal of the TFT: M9 is connected to the initialization terminal INIT.
- the gate terminal of the TFT: M5 is connected to the clock terminal CK1.
- the drain terminal of the TFT: M8 is connected to the clock terminal CK2.
- TFT: The gate terminals of M1 and M2 are connected to the input terminal IN.
- the gate terminal of TFT: M3, the drain terminal of TFT: M7, and the source terminal of TFT: M8 are connected to the output terminal OUT.
- TFT: A high level voltage VGH is applied to the source terminals of M1, M3, M4, and M7.
- a low level voltage VGL is applied to the drain terminals of the TFTs: M2, M5, M9 and M11 and the gate terminals of the TFTs: M6 and M11.
- the capacitor C1 is provided between the gate terminal and the source terminal of the TFT: M7.
- the capacitor C2 is provided between the gate terminal and the source terminal of the TFT: M8.
- TFT: M1 functions as a first transistor having a source terminal to which a high level voltage VGH is applied and a drain terminal connected to the node n1.
- TFT: M5 functions as a second transistor having a drain terminal to which a low level voltage VGL is applied.
- the TFT: M10 functions as a third transistor having a source terminal connected to the node n1 and a drain terminal connected to the source terminal of the TFT: M5.
- the TFT: M11 functions as a fourth transistor having a source terminal connected to the gate terminal of the TFT: M10, and a drain terminal and a gate terminal to which a low level voltage VGL is applied.
- TFT: M1, M5, M10, M11 constitutes a ratio circuit.
- TFT: M7 functions as an output transistor having a gate terminal connected to the node n1 and a drain terminal connected to the output terminal OUT.
- the initialization signal INIT is at a low level during the initialization period of the scanning line drive circuit 4, and is at a high level at other times.
- the TFT: M9 is turned on and the voltage at node n1 is initialized to a low level. Except for the initialization period, TFT: M9 is always in the off state. Since the low level voltage VGL is fixedly applied to the gate terminal of the TFT: M6, the TFT: M6 is always in the ON state. Therefore, the TFTs: M6 and M9 do not affect the normal operation of the unit circuit 10.
- the TFT: M11 Since the same voltage is applied to the drain terminal and the gate terminal of the TFT: M11, the TFT: M11 is in a diode-connected state. Since the source terminal of the TFT: M11 is connected to the gate terminal of the TFT: M10, the voltage of the gate terminal of the TFT: M10 becomes a voltage close to or lower than the low level voltage VGL (details will be described later). ). Therefore, the TFT: M10 is always on and does not affect the normal operation of the unit circuit 10. TFT: M10 has an on-resistance and functions as a resistance in the ratio circuit.
- FIG. 4 is a timing chart of the scanning line drive circuit 4.
- the gate clocks GCK1 and GCK2 are clock signals having a period of two horizontal periods (2H).
- the length of the high level period of the gate clocks GCK1 and GCK2 is 3/2 horizontal period, and the length of the low level period is 1/2 horizontal period.
- the gate clock GCK2 is delayed by one horizontal period from the gate clock GCK1.
- the gate start pulse GSP becomes low level once in one frame period when the gate clock GCK1 is low level, and becomes high level at other times.
- FIG. 5 is a timing chart of the unit circuit 10.
- the intervals between the times t1 and t6 are all 1/2 horizontal periods.
- the signal input or output via a certain terminal is referred to by the same name as that terminal.
- the signal input via the clock terminal CK1 is called a clock signal CK1.
- the clock signals CK1 and CK2, the input signal IN, the voltage of the node n2, and the output signal OUT are at the high level, and the voltage of the node n1 is at the low level. Therefore, the TFTs: M1 to M3, M5 and M8 are in the off state, and the TFTs: M4 and M7 are in the on state.
- the clock signal CK1 and the input signal IN change to a low level.
- the TFTs: M1, M2, and M5 are turned on.
- a high level voltage VGH is applied to the node n1 via the TFT: M1
- a low level voltage VGL is applied via the TFTs: M5 and M10.
- the TFTs: M1 and M5 are formed so that the resistance value when the TFT: M1 is on is smaller than the resistance value when the TFT: M5 is on.
- the channel width of TFT: M1 is formed larger than the channel width of TFT: M5. Therefore, the voltage of the node n1 changes to a high level after the time t1, and the TFTs: M4 and M7 are turned off.
- a low level voltage VGL is applied to the node n2 via the TFT: M2. Therefore, when the TFT: M4 is turned off, the voltage of the node n2 changes to a low level, and the TFT: M8 is turned on accordingly. Next, at time t2, the clock signal CK1 and the input signal IN change to a high level. Along with this, the TFTs: M1, M2 and M5 are turned off.
- the clock signal CK2 changes to a low level.
- the TFT: M8 since the TFT: M8 is in the ON state, the output signal OUT changes to a low level.
- a capacitor C2 is provided between the gate terminal and the source terminal of the TFT: M8. Therefore, while the output signal OUT is at a low level, the voltage of the node n2 becomes a level lower than the normal low level. Therefore, the low level voltage of the output signal OUT becomes the same level as the low level voltage of the clock signal CK2 without increasing by the threshold voltage of the TFT: M8.
- the TFT: M3 When the output signal OUT changes to a low level, the TFT: M3 is turned on. TFT: M3 applies a high level voltage VGH to node n1 while the output signal OUT is low level.
- the clock signal CK2 changes to a high level.
- the output signal OUT changes to a high level.
- the voltage of the node n2 changes to a normal low level, and the TFT: M3 is turned off.
- the clock signal CK1 changes to a low level.
- TFT: M5 is turned on. Since the low level voltage VGL is applied to the node n1 via the TFTs: M5 and M10, the voltage of the node n1 changes to the low level. Along with this, the TFTs: M4 and M7 are turned on, and the voltage of the node n2 changes to a high level.
- the clock signal CK1 changes to a high level, and the TFT: M5 is turned off accordingly.
- the unit circuit 10 performs a set operation to raise the voltage of the node n1 to a high level when the input signal IN and the clock signal CK1 are at a low level, and the input signal IN is at a high level and the clock signal CK1 is at a low level.
- a reset operation is performed to bring the voltage of the node n1 to a low level.
- the voltage of the node n1 changes to a high level after the time t1 when the input signal IN and the clock signal CK1 change to a low level, and the time t5 when the clock signal CK1 changes to a low level while the input signal IN is high level. After that, it changes to a low level.
- the voltage of node n2 becomes high level when the voltage of node n1 is low level, and becomes low level at other times.
- the output signal OUT is delayed by one horizontal period from the input signal IN and becomes low level by 1/2 horizontal period.
- the output terminals OUT of the unit circuit 10 in the 1st to mth stages are connected to the scanning lines G1 to Gm, respectively. Therefore, as shown in FIG. 4, the voltage of the scanning line G1 becomes low level by 1/2 horizontal period, which is delayed by 1 horizontal period from the voltage of the gate start pulse GSP.
- the voltage of the scanning line Gi is delayed by one horizontal period from the voltage of the scanning line Gi-1 and becomes low level by 1/2 horizontal period. Therefore, the voltages of the scanning lines G1 to Gm are delayed by one horizontal period in order and become low level for 1/2 horizontal period.
- FIG. 6 is a circuit diagram of the ratio circuit included in the unit circuit 10.
- the ratio circuit shown in FIG. 6 includes TFTs: M1, M5, M10, and M11.
- FIG. 6 shows a parasitic capacitance Ca existing between the gate and the source of the TFT: M10 and a parasitic capacitance Cb existing between the gate and the drain of the TFT: M10.
- n3 the node to which the drain terminal of the TFT: M10 is connected
- n4 the node to which the gate terminal of the TFT: M10 is connected
- the threshold voltage of the TFT: M11 is referred to as Vth (however, Vth ⁇ 0).
- the voltage of the node n1 changes to a high level after the time t1 and changes to a low level after the time t5 (see FIG. 5).
- the voltage of the node n4 connected to the nodes n1 and n3 via the parasitic capacitances Ca and Cb also starts to rise.
- the voltage of the node n4 rises until the TFT: M11 is turned on, and becomes (VGL-Vth) when the TFT: M11 is turned on. After that, the voltage of the node n4 is maintained at (VGL-Vth) until just before the time t5.
- the voltage of the nodes n1 and n3 drops by (VGH-VGL + Vth) from the high level.
- the voltage of the node n4 connected to the nodes n1 and n3 via the parasitic capacitances Ca and Cb decreases from (VGL-Vth) by (VGH-VGL + Vth) to ⁇ (VGL-Vth)-(VGH). -VGL + Vth) ⁇ .
- the TFT: M11 is turned off while the voltage of the node n4 is ⁇ (VGL-Vth)-(VGH-VGL + Vth) ⁇ .
- the scan line drive circuit provided with the unit circuit 90 shown in FIG. 12 is referred to as a “conventional scan line drive circuit”, and the scan line drive circuit provided with the unit circuit 80 shown in FIG. 7 is referred to as a “scan line drive circuit according to a comparative example”.
- the effect of the scanning line driving circuit 4 according to the present embodiment will be described in comparison with these scanning line driving circuits.
- the unit circuit 90 of the conventional scanning line drive circuit includes the resistor R9.
- the resistor R9 is formed by using a P-type semiconductor, the resistance value of the resistor R9 is likely to fluctuate due to the influence of the ambient temperature, and the operating speed of the ratio circuit is also likely to fluctuate due to the influence of the ambient temperature. Therefore, if the resistance value of the resistor R9 exceeds the allowable range at the time of design due to the influence of the ambient temperature, the conventional scanning line drive circuit malfunctions, and the display of the organic EL display device provided with the conventional scanning line drive circuit The dignity is significantly reduced.
- the unit circuit 10 of the scanning line drive circuit 4 includes TFTs: M10 and M11 instead of the resistor R9. Since the resistance value when the M10 is on is unlikely to fluctuate depending on the ambient temperature, the operating speed of the ratio circuit is also unlikely to fluctuate depending on the ambient temperature. Therefore, according to the scanning line driving circuit 4 according to the present embodiment, the scanning line driving circuit 4 is prevented from malfunctioning by using the ratio circuit that operates stably, and the display quality of the organic EL display device 1 is prevented from being deteriorated. be able to.
- FIG. 8 is a diagram showing a simulation waveform of a scanning line drive circuit according to a comparative example.
- FIG. 9 is a diagram showing a simulation waveform of the scanning line drive circuit 4. 8 and 9 show changes in the voltages of the nodes n1, n3, and n4 when the input signal IN and the clock signal CK1 change.
- the unit circuit 80 of the scanning line drive circuit according to the comparative example, a low level voltage VGL is applied to the gate terminal of the TFT: M70. Therefore, the voltage of the node n4 (TFT: the voltage of the gate terminal of the M70) is constant. Since the capability of the source follower circuit composed of the TFT: M70 is limited, the unit circuit 80 cannot reduce the voltage of the node n4 to the same level as that of the unit circuit 90.
- the gate terminal of the TFT: M10 is connected to the source terminal of the TFT: M11, and the voltage of the gate terminal of the TFT: M10 is lower than the low level voltage VGL. .. Therefore, the capability of the TFT: M10 as a source follower circuit is increased, and the voltage of the node n1 becomes low level in a short time during the reset operation. Therefore, according to the scan line drive circuit 4 according to the present embodiment, it is possible to reduce the voltage of the node n1 to a low level in a short time at the time of the reset operation and prevent the scan line drive circuit 4 from malfunctioning.
- the scanning line drive circuit 4 has a configuration in which a plurality of unit circuits 10 are connected in multiple stages, and a first level voltage (high level voltage VGH) is applied to the unit circuit 10.
- a first transistor TFT: M1 having a first conduction terminal (source terminal) and a second conduction terminal (drain terminal) connected to the first node (node n1), and a second level voltage (TFT: M1).
- a second transistor TFT: M5) having a second conduction terminal to which a low level voltage VGL) was applied, a first conduction terminal connected to the first node, and a first conduction terminal of the second transistor were connected.
- a third transistor (TFT: M10) having a second conduction terminal, a first conduction terminal connected to a control terminal (gate terminal) of the third transistor, and a second conduction terminal to which a second level voltage is applied.
- a fourth transistor (TFT: M11) having a control terminal, an output transistor (TFT: M7) having a control terminal connected to the first node, and a second conduction terminal connected to the output terminal OUT.
- the first to fourth transistors and output transistors are P-channel transistors, the first level voltage is a high level voltage, and the second level voltage is a low level voltage.
- the output signal OUT of the unit circuit 10 in the previous stage is given to the control terminal of the first transistor, the clock signal CK1 is given to the control terminal of the second transistor, and the first level voltage is given to the first conduction terminal of the output transistor. Has been applied.
- the third transistor functions as a resistance in the ratio circuit, and the resistance value of this resistance is not easily affected by the ambient temperature. Further, by applying a voltage to the control terminal of the third transistor using the fourth transistor, the voltage of the first node changes to the second level at high speed during the reset operation. Therefore, it is possible to prevent the scanning line drive circuit 4 from malfunctioning by using the ratio circuit that operates stably and at high speed.
- the scan line drive circuit according to the second embodiment has the same configuration as the scan line drive circuit 4 according to the first embodiment (see FIG. 2).
- the scanning line drive circuit according to the present embodiment includes the unit circuit shown below in place of the unit circuit 10 according to the first embodiment.
- FIG. 10 is a circuit diagram of a unit circuit of the scanning line drive circuit according to the present embodiment.
- the unit circuit 20 shown in FIG. 10 is a unit circuit 10 in which the TFT: M10 is replaced with the TFT: M20.
- TFT: M20 is a P-channel type transistor, which is a double gate transistor having two gate terminals.
- TFT The source terminal of M20 (the conduction terminal on the right side in FIG. 10) is connected to node n1.
- the drain terminal of the TFT: M20 is connected to the source terminal of the TFT: M5.
- the two gate terminals of the TFT: M20 are connected to the source terminal of the TFT: M11.
- the TFT: M20 functions as a third transistor having a source terminal connected to the node n1, a drain terminal connected to the source terminal of the TFT: M5, and a gate terminal connected to the source terminal of the TFT: M11. ..
- the third transistor (TFT: M20) is a double gate transistor having two control terminals.
- the leakage current from the control terminal (TFT: M7 gate terminal) of the output transistor is generated. It can be suppressed and the power consumption of the scanning line drive circuit can be reduced.
- the scan line drive circuit according to the third embodiment has the same configuration as the scan line drive circuit 4 according to the first and second embodiments (see FIG. 2).
- the scanning line drive circuit according to the present embodiment includes the unit circuit shown below in place of the unit circuit 10 according to the first embodiment.
- FIG. 11 is a circuit diagram of a unit circuit of the scanning line drive circuit according to the present embodiment.
- the unit circuit 30 shown in FIG. 11 is a unit circuit 10 in which the TFT: M10 is replaced with the TFT: M30.
- TFT: M30 is a P-channel type transistor, which is a triple gate transistor having three gate terminals.
- TFT The source terminal of M30 (the conduction terminal on the right side in FIG. 11) is connected to the node n1.
- the drain terminal of the TFT: M30 is connected to the source terminal of the TFT: M5.
- the three gate terminals of the TFT: M30 are connected to the source terminal of the TFT: M11.
- the TFT: M30 functions as a third transistor having a source terminal connected to the node n1, a drain terminal connected to the source terminal of the TFT: M5, and a gate terminal connected to the source terminal of the TFT: M11. ..
- the third transistor (TFT: M30) is a triple gate transistor having three control terminals. According to the scanning line driving circuit according to the present embodiment, the same effect as that of the scanning line driving circuit according to the second embodiment can be obtained.
- the unit circuit of the scanning line drive circuit according to the modification may have other configurations as long as it includes the first to fourth transistors and output transistors connected to the above-described embodiment.
- the third transistor may be a multi-gate transistor having a plurality of control terminals.
- the display device provided with the scanning line drive circuit according to the modification may be provided with any pixel circuit.
- an organic EL display device having a pixel circuit including an organic EL element (organic light emitting diode) has been described.
- Inorganic EL display device with pixel circuit including Quantum-dot Light Emitting Diode display device with pixel circuit including quantum dot light emitting diode, LED with pixel circuit including mini LED or micro LED A display device may be configured.
- the characteristics of the scanning line drive circuit and the display device described above may be arbitrarily combined as long as the characteristics are not contrary to the properties thereof to form the scanning line drive circuit and the display device having the characteristics of the above-described embodiment and the modified example. ..
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Abstract
走査線駆動回路は、複数の単位回路を多段接続した構成を有する。単位回路は、第1レベルの電圧が印加された第1導通端子と、第1ノードに接続された第2導通端子とを有する第1トランジスタと、第2レベルの電圧が印加された第2導通端子を有する第2トランジスタと、第1ノードに接続された第1導通端子と、第2トランジスタの第1導通端子に接続された第2導通端子とを有する第3トランジスタと、第3トランジスタの制御端子に接続された第1導通端子と、第2レベルの電圧が印加された第2導通端子および制御端子とを有する第4トランジスタと、第1ノードに接続された制御端子と、出力端子に接続された第2導通端子とを有する出力トランジスタとを含む。
Description
本発明は、表示装置などに含まれる走査線駆動回路に関する。
有機エレクトロルミネッセンス(Electro Luminescence:以下、ELという)表示装置は、薄型、軽量、高画質の表示装置として広く利用されている。典型的な有機EL表示装置は、表示部、走査線駆動回路、データ線駆動回路、および、発光制御線駆動回路を備えている。表示部は、有機ELパネル上に薄膜トランジスタ(Thin Film Transistor:以下、TFTという)を用いて形成される。走査線駆動回路は、複数の単位回路を多段接続した構成を有する。また、走査線駆動回路を有機ELパネルと一体に形成する技術(ゲートドライバモノリシック技術)が実用化されている。なお、走査線はゲート線、走査線駆動回路はゲートドライバとも呼ばれる。
有機ELパネルと一体に形成された走査線駆動回路については、従来から各種の単位回路が知られている。図12は、従来の走査線駆動回路の単位回路の回路図である。図12に示す単位回路90は、TFT:Q1、Q5と抵抗R9を含むレシオ回路を含んでいる。単位回路90は、ノードn9の電圧をハイレベルにするセット動作と、ノードn9の電圧をローレベルにするリセット動作とを行う。
入力信号INとクロック信号CK1がローレベルのときに、TFT:Q1、Q5はオンする。このとき、ノードn9には、TFT:Q1を介してハイレベル電圧VGHが印加されると共に、TFT:Q5と抵抗R9を介してローレベル電圧VGLが印加される。抵抗R9の抵抗値はTFT:Q1のオン時の抵抗値よりも十分に大きいので、ノードn9の電圧はハイレベルになる。このように単位回路90は、入力信号INとクロック信号CK1がローレベルのときにセット動作を行う。
入力信号INがハイレベルでクロック信号CK1がローレベルのときに、TFT:Q1はオフし、TFT:Q5はオンする。このとき、ノードn9にはTFT:Q5と抵抗R9を介してローレベル電圧VGLが印加されるので、ノードn9の電圧はローレベルになる。このように単位回路90は、入力信号INがハイレベルでクロック信号CK1がローレベルのときにリセット動作を行う。
セット動作とリセット動作を高速に行うために、抵抗R9には数100kΩから数MΩの高い抵抗値を有するものが使用される。抵抗R9の抵抗値は、例えば、1.7MΩである。走査線駆動回路を有機ELパネルと一体に形成する場合、単位回路90は表示部に含まれる画素回路と共にPチャネル型TFTを用いて形成される。この場合、抵抗R9は、高い抵抗値を有するP型半導体を用いて形成される。レシオ回路を含む単位回路を備えた走査線駆動回路は、例えば、特許文献1および2に記載されている。
しかしながら、上記従来の走査線駆動回路では、抵抗R9の抵抗値は周辺温度の影響を受けて変動しやすく、レシオ回路の動作速度も周辺温度の影響を受けて変動しやすい。このため、抵抗R9の抵抗値が周辺温度の影響を受けて設計時の許容範囲を超えると、走査線駆動回路は誤動作し、有機EL表示装置の表示品位は著しく低下する。
それ故に、安定的かつ高速に動作するレシオ回路を用いて誤動作を防止した走査線駆動回路を提供することが課題として挙げられる。
上記の課題は、例えば、複数の単位回路を多段接続した構成を有する走査線駆動回路であって、前記単位回路は、第1レベルの電圧が印加された第1導通端子と、第1ノードに接続された第2導通端子とを有する第1トランジスタと、第2レベルの電圧が印加された第2導通端子を有する第2トランジスタと、前記第1ノードに接続された第1導通端子と、前記第2トランジスタの第1導通端子に接続された第2導通端子とを有する第3トランジスタと、前記第3トランジスタの制御端子に接続された第1導通端子と、前記第2レベルの電圧が印加された第2導通端子および制御端子とを有する第4トランジスタと、前記第1ノードに接続された制御端子と、出力端子に接続された第2導通端子とを有する出力トランジスタとを含む走査線駆動回路によって解決することができる。
上記の課題は、それぞれが発光素子を含む複数の画素回路と、上記の走査線駆動回路とを備えた表示装置によっても解決することができる。
上記の走査線駆動回路および表示装置によれば、第3トランジスタはレシオ回路内の抵抗として機能し、この抵抗の抵抗値は周辺温度の影響を受けにくい。また、第4トランジスタを用いて第3トランジスタの制御端子に電圧を印加することにより、リセット動作時に第1ノードの電圧は高速に第2レベルに変化する。したがって、安定的かつ高速に動作するレシオ回路を用いて、走査線駆動回路の誤動作を防止することができる。
(第1の実施形態)
図1は、第1の実施形態に係る走査線駆動回路を備えた有機EL表示装置の構成を示すブロック図である。図1に示す有機EL表示装置1は、表示部2、表示制御回路3、走査線駆動回路4、データ線駆動回路5、および、発光制御線駆動回路6を備えている。以下、mおよびnは2以上の整数、iは1以上m以下の整数、jは1以上n以下の整数であるとする。
図1は、第1の実施形態に係る走査線駆動回路を備えた有機EL表示装置の構成を示すブロック図である。図1に示す有機EL表示装置1は、表示部2、表示制御回路3、走査線駆動回路4、データ線駆動回路5、および、発光制御線駆動回路6を備えている。以下、mおよびnは2以上の整数、iは1以上m以下の整数、jは1以上n以下の整数であるとする。
表示部2は、TFTを用いて有機ELパネル9上に形成される。走査線駆動回路4と発光制御線駆動回路6は、TFTを用いて有機ELパネル9と一体に形成される。データ線駆動回路5は、有機ELパネル9とは別に形成される。なお、データ線駆動回路5の全部または一部をTFTを用いて有機ELパネル9と一体に形成してもよく、発光制御線駆動回路6の全部または一部を有機ELパネル9とは別に形成してもよい。
表示部2は、m本の走査線G1~Gm、n本のデータ線S1~Sn、m本の発光制御線E1~Em、および、(m×n)個の画素回路7を含んでいる。走査線G1~Gmと発光制御線E1~Emは、互いに平行に配置される。データ線S1~Snは、走査線G1~Gmと直交するように、互いに平行に配置される。走査線G1~Gmとデータ線S1~Snは、(m×n)箇所で交差する。(m×n)個の画素回路7は、走査線G1~Gmとデータ線S1~Snの交点に対応して配置される。画素回路7は、発光素子として機能する有機EL素子8を含んでいる。i行j列目の画素回路7は、走査線Gi、データ線Sj、および、発光制御線Eiに接続される。なお、i行j列目の画素回路7を上記以外の配線に接続してもよい。
表示制御回路3は、走査線駆動回路4に対して制御信号CS1を出力し、データ線駆動回路5に対して制御信号CS2と映像信号DSを出力し、発光制御線駆動回路6に対して制御信号CS3を出力する。走査線駆動回路4は、制御信号CS1に基づき、走査線G1~Gmを駆動する。データ線駆動回路5は、制御信号CS2と映像信号DSに基づき、データ線S1~Snを駆動する。発光制御線駆動回路6は、制御信号CS3に基づき、発光制御線E1~Emを駆動する。
より詳細には、走査線駆動回路4は、制御信号CS1に基づき走査線G1~Gmの中から1本の走査線を順に選択し、選択した走査線に選択電圧(ここではローレベル電圧)を印加し、他の走査線に非選択電圧(ここではハイレベル電圧)を印加する。これにより、i番目の水平期間では、i行目の画素回路7(n個の画素回路)が一括して選択される。データ線駆動回路5は、制御信号CS2に基づき、映像信号DSに応じたn個の電圧をデータ線S1~Snにそれぞれ印加する。これにより、選択されたn個の画素回路7にn個の電圧がそれぞれ書き込まれる。有機EL素子8には画素回路7に書き込まれた電圧に応じた量の電流が流れ、有機EL素子8は流れる電流の量に応じた輝度で発光する。
画素回路7の各行に対して、発光期間と非発光期間が設定される。発光制御線駆動回路6は、i行目の画素回路7の発光期間では発光制御線Eiに発光電圧(例えば、ローレベル電圧)を印加し、i行目の画素回路7の非発光期間では発光制御線Eiに非発光電圧(例えば、ハイレベル電圧)を印加する。
図2は、走査線駆動回路4の構成を示すブロック図である。図2に示すように、走査線駆動回路4は、m個の単位回路10を多段接続した構成を有する。単位回路10は、クロック端子CK1、CK2、入力端子IN、出力端子OUT、および、初期化端子INIT(図示せず)を有する。単位回路10には、図示しない配線を用いてハイレベル電圧VGHとローレベル電圧VGLが供給される。
以下、m個の単位回路10を接続順に1~m段目の単位回路という。図2では、i段目の単位回路にはSRiと記載されている。表示制御回路3から走査線駆動回路4に対して出力される制御信号CS1には、初期化信号INIT(図示せず)、ゲートクロックGCK1、GCK2、および、ゲートスタートパルスGSPが含まれる。初期化信号INITは、各段の単位回路10の初期化端子INITに供給される(図示せず)。ゲートクロックGCK1は、奇数段目の単位回路10のクロック端子CK1と偶数段目の単位回路10のクロック端子CK2とに供給される。ゲートクロックGCK2は、奇数段目の単位回路10のクロック端子CK2と偶数段目の単位回路10のクロック端子CK1とに供給される。ゲートスタートパルスGSPは、1段目の単位回路10の入力端子INに供給される。i段目の単位回路10の出力端子OUTは、(i+1)段目の単位回路10の入力端子INと走査線Giに接続される。
図3は、単位回路10の回路図である。図3に示すように、単位回路10は、11個のTFT:M1~M11、および、2個のコンデンサC1、C2を含んでいる。TFT:M1~M11は、Pチャネル型TFTである。単位回路10は、図12に示す単位回路90において、抵抗R9をTFT:M10、M11に置換したものである。
TFT:M1、M3のドレイン端子、TFT:M9、M10のソース端子、および、TFT:M4、M7のゲート端子は、ノードn1に接続される。TFT:M5のソース端子は、TFT:M10のドレイン端子に接続される。TFT:M6の一方の導通端子(図3では右側の導通端子)とTFT:M8のゲート端子は、ノードn2に接続される。TFT:M2のソース端子とTFT:M4のドレイン端子は、TFT:M6の他方の導通端子に接続される。
TFT:M10のゲート端子は、TFT:M11のソース端子に接続される。TFT:M9のゲート端子は、初期化端子INITに接続される。TFT:M5のゲート端子は、クロック端子CK1に接続される。TFT:M8のドレイン端子は、クロック端子CK2に接続される。TFT:M1、M2のゲート端子は、入力端子INに接続される。TFT:M3のゲート端子、TFT:M7のドレイン端子、および、TFT:M8のソース端子は、出力端子OUTに接続される。TFT:M1、M3、M4、M7のソース端子には、ハイレベル電圧VGHが印加される。TFT:M2、M5、M9、M11のドレイン端子、および、TFT:M6、M11のゲート端子には、ローレベル電圧VGLが印加される。コンデンサC1は、TFT:M7のゲート端子とソース端子の間に設けられる。コンデンサC2は、TFT:M8のゲート端子とソース端子の間に設けられる。
TFT:M1は、ハイレベル電圧VGHが印加されたソース端子と、ノードn1に接続されたドレイン端子とを有する第1トランジスタとして機能する。TFT:M5は、ローレベル電圧VGLが印加されたドレイン端子を有する第2トランジスタとして機能する。TFT:M10は、ノードn1に接続されたソース端子と、TFT:M5のソース端子に接続されたドレイン端子とを有する第3トランジスタとして機能する。TFT:M11は、TFT:M10のゲート端子に接続されたソース端子と、ローレベル電圧VGLが印加されたドレイン端子およびゲート端子とを有する第4トランジスタとして機能する。TFT:M1、M5、M10、M11は、レシオ回路を構成する。TFT:M7は、ノードn1に接続されたゲート端子と、出力端子OUTに接続されたドレイン端子とを有する出力トランジスタとして機能する。
初期化信号INITは、走査線駆動回路4の初期化期間ではローレベルになり、それ以外ではハイレベルになる。初期化期間では、TFT:M9はオンし、ノードn1の電圧はローレベルに初期化される。初期化期間以外では、TFT:M9は常にオフ状態である。TFT:M6のゲート端子にはローレベル電圧VGLが固定的に印加されるので、TFT:M6は常にオン状態である。このため、TFT:M6、M9は、単位回路10の通常時の動作に影響を与えない。
TFT:M11のドレイン端子とゲート端子には同じ電圧が印加されるので、TFT:M11はダイオード接続された状態になる。TFT:M11のソース端子はTFT:M10のゲート端子に接続されるので、TFT:M10のゲート端子の電圧は、ローレベル電圧VGLに近い電圧、または、それよりも低い電圧になる(詳細は後述)。このため、TFT:M10は常にオン状態になり、単位回路10の通常時の動作に影響を与えない。TFT:M10は、オン抵抗を有し、レシオ回路内の抵抗として機能する。
図4は、走査線駆動回路4のタイミングチャートである。図4に示すように、ゲートクロックGCK1、GCK2は、周期が2水平期間(2H)のクロック信号である。ゲートクロックGCK1、GCK2のハイレベル期間の長さは3/2水平期間であり、ローレベル期間の長さは1/2水平期間である。ゲートクロックGCK2は、ゲートクロックGCK1よりも1水平期間遅れている。ゲートスタートパルスGSPは、1フレーム期間に1回、ゲートクロックGCK1がローレベルのときにローレベルになり、それ以外ではハイレベルになる。
図5は、単位回路10のタイミングチャートである。図5において、時刻t1~t6の間隔はいずれも1/2水平期間である。以下、ある端子経由で入力または出力される信号をその端子と同じ名称で呼ぶ。例えば、クロック端子CK1経由で入力される信号をクロック信号CK1という。
時刻t1の直前では、クロック信号CK1、CK2、入力信号IN、ノードn2の電圧、および、出力信号OUTはハイレベル、ノードn1の電圧はローレベルである。したがって、TFT:M1~M3、M5、M8はオフ状態、TFT:M4、M7はオン状態である。
時刻t1において、クロック信号CK1と入力信号INはローレベルに変化する。これに伴い、TFT:M1、M2、M5はオンする。ノードn1には、TFT:M1を介してハイレベル電圧VGHが印加されると共に、TFT:M5、M10を介してローレベル電圧VGLが印加される。TFT:M1、M5は、TFT:M1のオン時の抵抗値がTFT:M5のオン時の抵抗値よりも小さくなるように形成される。例えば、TFT:M1のチャネル幅は、TFT:M5のチャネル幅よりも大きく形成される。このため、ノードn1の電圧は時刻t1以降にハイレベルに変化し、TFT:M4、M7はオフする。ノードn2には、TFT:M2を介してローレベル電圧VGLが印加される。このため、TFT:M4がオフすると、ノードn2の電圧はローレベルに変化し、これに伴いTFT:M8はオンする。次に時刻t2において、クロック信号CK1と入力信号INはハイレベルに変化する。これに伴い、TFT:M1、M2、M5はオフする。
次に時刻t3において、クロック信号CK2はローレベルに変化する。このときTFT:M8はオン状態であるので、出力信号OUTはローレベルに変化する。TFT:M8のゲート端子とソース端子の間には、コンデンサC2が設けられている。このため、出力信号OUTがローレベルである間、ノードn2の電圧は通常のローレベルよりも低いレベルになる。したがって、出力信号OUTのローレベル電圧は、TFT:M8の閾値電圧分だけ上昇することなく、クロック信号CK2のローレベル電圧と同じレベルになる。出力信号OUTがローレベルに変化すると、TFT:M3はオンする。TFT:M3は、出力信号OUTがローレベルである間、ノードn1にハイレベル電圧VGHを印加する。
次に時刻t4において、クロック信号CK2はハイレベルに変化する。このときTFT:M8はオン状態であるので、出力信号OUTはハイレベルに変化する。これに伴い、ノードn2の電圧は通常のローレベルに変化し、TFT:M3はオフする。
次に時刻t5において、クロック信号CK1はローレベルに変化する。これに伴い、TFT:M5はオンする。ノードn1にはTFT:M5、M10を介してローレベル電圧VGLが印加されるので、ノードn1の電圧はローレベルに変化する。これに伴い、TFT:M4、M7はオンし、ノードn2の電圧はハイレベルに変化する。次に時刻t6において、クロック信号CK1はハイレベルに変化し、これに伴いTFT:M5はオフする。
このように単位回路10は、入力信号INとクロック信号CK1がローレベルのときに、ノードn1の電圧をハイレベルにするセット動作を行い、入力信号INがハイレベルでクロック信号CK1がローレベルのときに、ノードn1の電圧をローレベルにするリセット動作を行う。ノードn1の電圧は、入力信号INとクロック信号CK1がローレベルに変化する時刻t1以降にハイレベルに変化し、入力信号INがハイレベルである間にクロック信号CK1がローレベルに変化する時刻t5以降にローレベルに変化する。ノードn2の電圧は、ノードn1の電圧がローレベルのときにハイレベルになり、それ以外のときにローレベルになる。出力信号OUTは、入力信号INよりも1水平期間遅れて1/2水平期間だけローレベルになる。
1~m段目の単位回路10の出力端子OUTは、それぞれ、走査線G1~Gmに接続される。このため、図4に示すように、走査線G1の電圧は、ゲートスタートパルスGSPの電圧よりも1水平期間遅れて1/2水平期間だけローレベルになる。走査線Giの電圧は、走査線Gi-1の電圧よりも1水平期間遅れて1/2水平期間だけローレベルになる。したがって、走査線G1~Gmの電圧は、1水平期間ずつ順に遅れて1/2水平期間だけローレベルになる。
図6は、単位回路10に含まれるレシオ回路の回路図である。図6に示すレシオ回路は、TFT:M1、M5、M10、M11を含んでいる。図6には、TFT:M10のゲート-ソース間に存在する寄生容量Caと、TFT:M10のゲート-ドレイン間に存在する寄生容量Cbとが記載されている。以下、TFT:M10のドレイン端子が接続されたノードをn3、TFT:M10のゲート端子が接続されたノードをn4といい、TFT:M11の閾値電圧をVth(ただし、Vth<0)とする。
上述したように、ノードn1の電圧は、時刻t1以降にハイレベルに変化し、時刻t5以降にローレベルに変化する(図5を参照)。時刻t1においてノードn1、n3の電圧が上昇し始めると、寄生容量Ca、Cbを介してノードn1、n3に接続されたノードn4の電圧も上昇し始める。ノードn4の電圧は、TFT:M11がオンするまで上昇し、TFT:M11がオンする時点では(VGL-Vth)になる。その後、時刻t5の直前まで、ノードn4の電圧は(VGL-Vth)に保たれる。
時刻t5においてクロック信号CK1がローレベルに変化すると、ノードn1、n3の電圧は、ハイレベルから(VGH-VGL+Vth)だけ低下する。このとき、寄生容量Ca、Cbを介してノードn1、n3に接続されたノードn4の電圧は、(VGL-Vth)から(VGH-VGL+Vth)だけ低下して、{(VGL-Vth)-(VGH-VGL+Vth)}になる。時刻t5以降、ノードn4の電圧が{(VGL-Vth)-(VGH-VGL+Vth)}である間、TFT:M11はオフ状態になる。TFT:M10のゲート端子に低い電圧が印加されると、TFT:M10のソースフォロワ回路としての能力が高くなる。このため、TFT:M10のソース端子に接続されたノードn1の電圧は、短時間で(VGL-Vth)に低下する。
以下、図12に示す単位回路90を備えた走査線駆動回路を「従来の走査線駆動回路」、図7に示す単位回路80を備えた走査線駆動回路を「比較例に係る走査線駆動回路」といい、これらの走査線駆動回路と対比して、本実施形態に係る走査線駆動回路4の効果を説明する。
従来の走査線駆動回路の単位回路90は、抵抗R9を含んでいる。P型半導体を用いて抵抗R9を形成した場合、抵抗R9の抵抗値は周辺温度の影響を受けて変動しやすく、レシオ回路の動作速度も周辺温度の影響を受けて変動しやすい。このため、抵抗R9の抵抗値が周辺温度の影響を受けて設計時の許容範囲を超えると、従来の走査線駆動回路は誤動作し、従来の走査線駆動回路を備えた有機EL表示装置の表示品位は著しく低下する。
これに対して、走査線駆動回路4の単位回路10は、抵抗R9に代えて、TFT:M10、M11を含んでいる。M10のオン時の抵抗値は周辺温度によって変動しにくいので、レシオ回路の動作速度も周辺温度によって変動しにくい。したがって、本実施形態に係る走査線駆動回路4によれば、安定的に動作するレシオ回路を用いて走査線駆動回路4の誤動作を防止し、有機EL表示装置1の表示品位の低下を防止することができる。
図8は、比較例に係る走査線駆動回路のシミュレーション波形を示す図である。図9は、走査線駆動回路4のシミュレーション波形を示す図である。図8および図9には、入力信号INとクロック信号CK1が変化したときのノードn1、n3、n4の電圧の変化が記載されている。
比較例に係る走査線駆動回路の単位回路80では、TFT:M70のゲート端子にはローレベル電圧VGLが印加される。このため、ノードn4の電圧(TFT:M70のゲート端子の電圧)は一定である。TFT:M70で構成されるソースフォロワ回路の能力には限界があるので、単位回路80では、ノードn4の電圧を単位回路90の場合と同じレベルにまで低下させることができない。
これに対して、走査線駆動回路4の単位回路10では、TFT:M10のゲート端子はTFT:M11のソース端子に接続され、TFT:M10のゲート端子の電圧はローレベル電圧VGLよりも低くなる。このため、TFT:M10のソースフォロワ回路としての能力が高くなり、ノードn1の電圧はリセット動作時に短時間でローレベルになる。したがって、本実施形態に係る走査線駆動回路4によれば、リセット動作時にノードn1の電圧を短時間でローレベルに低下させ、走査線駆動回路4の誤動作を防止することができる。
以上に示すように、本実施形態に係る走査線駆動回路4は、複数の単位回路10を多段接続した構成を有し、単位回路10は、第1レベルの電圧(ハイレベル電圧VGH)が印加された第1導通端子(ソース端子)と、第1ノード(ノードn1)に接続された第2導通端子(ドレイン端子)とを有する第1トランジスタ(TFT:M1)と、第2レベルの電圧(ローレベル電圧VGL)が印加された第2導通端子を有する第2トランジスタ(TFT:M5)と、第1ノードに接続された第1導通端子と、第2トランジスタの第1導通端子に接続された第2導通端子とを有する第3トランジスタ(TFT:M10)と、第3トランジスタの制御端子(ゲート端子)に接続された第1導通端子と、第2レベルの電圧が印加された第2導通端子および制御端子とを有する第4トランジスタ(TFT:M11)と、第1ノードに接続された制御端子と、出力端子OUTに接続された第2導通端子とを有する出力トランジスタ(TFT:M7)とを含む。
第1~第4トランジスタおよび出力トランジスタはPチャネル型トランジスタであり、第1レベルの電圧はハイレベル電圧であり、第2レベルの電圧はローレベル電圧である。第1トランジスタの制御端子には前段の単位回路10の出力信号OUTが与えられ、第2トランジスタの制御端子にはクロック信号CK1が与えられ、出力トランジスタの第1導通端子には第1レベルの電圧が印加されている。
本実施形態に係る走査線駆動回路4によれば、第3トランジスタはレシオ回路内の抵抗として機能し、この抵抗の抵抗値は周辺温度の影響を受けにくい。また、第4トランジスタを用いて第3トランジスタの制御端子に電圧を印加することにより、リセット動作時に第1ノードの電圧は高速に第2レベルに変化する。したがって、安定的かつ高速に動作するレシオ回路を用いて、走査線駆動回路4の誤動作を防止することができる。
(第2の実施形態)
第2の実施形態に係る走査線駆動回路は、第1の実施形態に係る走査線駆動回路4と同じ構成を有する(図2を参照)。本実施形態に係る走査線駆動回路は、第1の実施形態に係る単位回路10に代えて、以下に示す単位回路を備えている。
第2の実施形態に係る走査線駆動回路は、第1の実施形態に係る走査線駆動回路4と同じ構成を有する(図2を参照)。本実施形態に係る走査線駆動回路は、第1の実施形態に係る単位回路10に代えて、以下に示す単位回路を備えている。
図10は、本実施形態に係る走査線駆動回路の単位回路の回路図である。図10に示す単位回路20は、単位回路10においてTFT:M10をTFT:M20に置換したものである。TFT:M20は、Pチャネル型トランジスタであり、2個のゲート端子を有するダブルゲートトランジスタである。
TFT:M20のソース端子(図10では右側の導通端子)は、ノードn1に接続される。TFT:M20のドレイン端子は、TFT:M5のソース端子に接続される。TFT:M20の2個のゲート端子は、TFT:M11のソース端子に接続される。TFT:M20は、ノードn1に接続されたソース端子と、TFT:M5のソース端子に接続されたドレイン端子と、TFT:M11のソース端子に接続されたゲート端子とを有する第3トランジスタとして機能する。
本実施形態に係る走査線駆動回路の単位回路20では、第3トランジスタ(TFT:M20)は、2個の制御端子を有するダブルゲートトランジスタである。本実施形態に係る走査線駆動回路によれば、第1の実施形態に係る走査線駆動回路4と同じ効果に加えて、出力トランジスタの制御端子(TFT:M7のゲート端子)からのリーク電流を抑制し、走査線駆動回路の消費電力を削減することができる。
(第3の実施形態)
第3の実施形態に係る走査線駆動回路は、第1および第2の実施形態に係る走査線駆動回路4と同じ構成を有する(図2を参照)。本実施形態に係る走査線駆動回路は、第1の実施形態に係る単位回路10に代えて、以下に示す単位回路を備えている。
第3の実施形態に係る走査線駆動回路は、第1および第2の実施形態に係る走査線駆動回路4と同じ構成を有する(図2を参照)。本実施形態に係る走査線駆動回路は、第1の実施形態に係る単位回路10に代えて、以下に示す単位回路を備えている。
図11は、本実施形態に係る走査線駆動回路の単位回路の回路図である。図11に示す単位回路30は、単位回路10においてTFT:M10をTFT:M30に置換したものである。TFT:M30は、Pチャネル型トランジスタであり、3個のゲート端子を有するトリプルゲートトランジスタである。
TFT:M30のソース端子(図11では右側の導通端子)は、ノードn1に接続される。TFT:M30のドレイン端子は、TFT:M5のソース端子に接続される。TFT:M30の3個のゲート端子は、TFT:M11のソース端子に接続される。TFT:M30は、ノードn1に接続されたソース端子と、TFT:M5のソース端子に接続されたドレイン端子と、TFT:M11のソース端子に接続されたゲート端子とを有する第3トランジスタとして機能する。
本実施形態に係る走査線駆動回路の単位回路30では、第3トランジスタ(TFT:M30)は、3個の制御端子を有するトリプルゲートトランジスタである。本実施形態に係る走査線駆動回路によれば、第2の実施形態に係る走査線駆動回路と同じ効果を得ることができる。
以上に述べた実施形態に係る走査線駆動回路については、各種の変形例を構成することができる。例えば、変形例に係る走査線駆動回路の単位回路は、上記の態様に接続された第1~第4トランジスタおよび出力トランジスタを含む限り、他の構成を有していてもよい。変形例に係る走査線駆動回路の単位回路では、第3トランジスタは、複数の制御端子を有するマルチゲートトランジスタでもよい。変形例に係る走査線駆動回路を備えた表示装置は、任意の画素回路を備えていてもよい。
ここまで、発光素子を含む画素回路を備えた表示装置の例として、有機EL素子(有機発光ダイオード)を含む画素回路を備えた有機EL表示装置について説明したが、同様の方法で、無機発光ダイオードを含む画素回路を備えた無機EL表示装置や、量子ドット発光ダイオードを含む画素回路を備えたQLED(Quantum-dot Light Emitting Diode)表示装置や、ミニLEDまたはマイクロLEDを含む画素回路を備えたLED表示装置を構成してもよい。また、以上に述べた走査線駆動回路および表示装置の特徴をその性質に反しない限り任意に組み合せて、上記実施形態および変形例の特徴を併せ持つ走査線駆動回路および表示装置を構成してもよい。
1…有機EL表示装置
2…表示部
3…表示制御回路
4…走査線駆動回路
5…データ線駆動回路
6…発光制御線駆動回路
7…画素回路
8…有機EL素子
9…有機ELパネル
10、20、30…単位回路
2…表示部
3…表示制御回路
4…走査線駆動回路
5…データ線駆動回路
6…発光制御線駆動回路
7…画素回路
8…有機EL素子
9…有機ELパネル
10、20、30…単位回路
Claims (7)
- 複数の単位回路を多段接続した構成を有する走査線駆動回路であって、
前記単位回路は、
第1レベルの電圧が印加された第1導通端子と、第1ノードに接続された第2導通端子とを有する第1トランジスタと、
第2レベルの電圧が印加された第2導通端子を有する第2トランジスタと、
前記第1ノードに接続された第1導通端子と、前記第2トランジスタの第1導通端子に接続された第2導通端子とを有する第3トランジスタと、
前記第3トランジスタの制御端子に接続された第1導通端子と、前記第2レベルの電圧が印加された第2導通端子および制御端子とを有する第4トランジスタと、
前記第1ノードに接続された制御端子と、出力端子に接続された第2導通端子とを有する出力トランジスタとを含むことを特徴とする、走査線駆動回路。 - 前記第3トランジスタは、2個の制御端子を有するダブルゲートトランジスタであることを特徴とする、請求項1に記載の走査線駆動回路。
- 前記第3トランジスタは、3個の制御端子を有するトリプルゲートトランジスタであることを特徴とする、請求項1に記載の走査線駆動回路。
- 前記第3トランジスタは、複数の制御端子を有するマルチゲートトランジスタであることを特徴とする、請求項1に記載の走査線駆動回路。
- 前記第1~第4トランジスタおよび前記出力トランジスタはPチャネル型トランジスタであり、
前記第1レベルの電圧はハイレベル電圧であり、
前記第2レベルの電圧はローレベル電圧であることを特徴とする、請求項1~4のいずれかに記載の走査線駆動回路。 - 前記第1トランジスタの制御端子には前段の単位回路の出力信号が与えられ、
前記第2トランジスタの制御端子にはクロック信号が与えられ、
前記出力トランジスタの第1導通端子には前記第1レベルの電圧が印加されていることを特徴とする、請求項1~5のいずれかに記載の走査線駆動回路。 - それぞれが発光素子を含む複数の画素回路と、
請求項1~6のいずれかに記載の走査線駆動回路とを備えた、表示装置。
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