WO2022054600A1 - 半導体装置 - Google Patents

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侑也 田村
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ローム株式会社
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    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • This disclosure relates to semiconductor devices.
  • Patent Document 1 describes an Al 2 O 3 layer made of aluminum oxide, an AlOxNy layer made of aluminum nitride, an AlN layer made of aluminum nitride, and an Al 2 O 3 made of aluminum oxide on a silicon substrate made of single crystal silicon.
  • a semiconductor device in which a GaN layer is formed on a nitride semiconductor growth substrate provided with a cap layer is disclosed.
  • the semiconductor device is formed on a semiconductor layer having a first main surface and a second main surface opposite to the first main surface, and the first main surface of the semiconductor layer.
  • the electron traveling layer, the electron supply layer formed on the electron traveling layer, the gate conductive layer formed on the electron supply layer, and the gate conductive layer are formed on the electron supply layer so as to sandwich the gate conductive layer.
  • FIG. 1 is a schematic cross-sectional view of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 2 is a plan view of the semiconductor element according to the first embodiment of the semiconductor device of FIG.
  • FIG. 3 is a cross-sectional view of a semiconductor device according to the first embodiment of the semiconductor device of FIG.
  • FIG. 4 is a diagram showing a part of the manufacturing process of the semiconductor device of FIG.
  • FIG. 5 is a diagram showing the next step of FIG.
  • FIG. 6 is a diagram showing the next step of FIG.
  • FIG. 7 is a diagram showing the next step of FIG.
  • FIG. 8 is a diagram showing the next step of FIG. 7.
  • FIG. 9 is a diagram showing the next step of FIG. FIG.
  • FIG. 10 is a diagram showing reverse current characteristics of a semiconductor device and a Si diode.
  • FIG. 11A is a diagram showing a schematic current path of the semiconductor element.
  • FIG. 11B is a diagram showing a schematic current path of the semiconductor element.
  • FIG. 11C is a diagram showing a schematic current path of the semiconductor element.
  • FIG. 12 is a schematic plan view of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 13 is a schematic cross-sectional view of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 14 is a schematic cross-sectional view of the semiconductor device according to the third embodiment of the present disclosure.
  • FIG. 15 is a schematic cross-sectional view of the semiconductor device according to the fourth embodiment of the present disclosure.
  • FIG. 11A is a diagram showing a schematic current path of the semiconductor element.
  • FIG. 11B is a diagram showing a schematic current path of the semiconductor element.
  • FIG. 11C is a diagram showing a schematic current path
  • FIG. 16 is a schematic cross-sectional view of the semiconductor device according to the fifth embodiment of the present disclosure.
  • FIG. 17 is a schematic cross-sectional view of the semiconductor device according to the sixth embodiment of the present disclosure.
  • FIG. 18 is a schematic cross-sectional view of the semiconductor device according to the seventh embodiment of the present disclosure.
  • FIG. 19 is a schematic plan view of the semiconductor device according to the eighth embodiment of the present disclosure.
  • FIG. 20 is a schematic cross-sectional view of the semiconductor device according to the ninth embodiment of the present disclosure.
  • FIG. 21 is a schematic cross-sectional view of the semiconductor device according to the tenth embodiment of the present disclosure.
  • FIG. 22 is a schematic cross-sectional view of the semiconductor device according to the eleventh embodiment of the present disclosure.
  • the semiconductor device is formed on a semiconductor layer having a first main surface and a second main surface opposite to the first main surface, and the first main surface of the semiconductor layer.
  • the electron traveling layer, the electron supply layer formed on the electron traveling layer, the gate conductive layer formed on the electron supply layer, and the gate conductive layer are formed on the electron supply layer so as to sandwich the gate conductive layer.
  • a rectifying element that allows current to flow in the opposite direction is formed between the source conductive layer and the drain conductive layer independently of the electron traveling layer and the electron supply layer. This makes it possible to secure a path for the current flowing from the source conductive layer to the drain conductive layer regardless of the applied voltage of the gate conductive layer. As a result, it is possible to provide a semiconductor device having good conduction characteristics of source-drain current.
  • the rectifying element is formed by using the semiconductor layer, it is possible to form a rectifying element having a low forward voltage, and it is possible to provide a semiconductor device having good conduction characteristics of current between source and drain. ..
  • the anode conductive layer formed on the second main surface of the semiconductor layer and the source conductive layer are electrically connected, the current collapse of the semiconductor device can be effectively suppressed.
  • the semiconductor device includes a first through wiring that penetrates the electron supply layer, the electron traveling layer, and the semiconductor layer, and connects the source conductive layer and the anode conductive layer. May be good.
  • the wiring resistance between the source conductive layer and the anode conductive layer can be reduced, so that a semiconductor device having good conduction characteristics can be provided.
  • the cathode conductive layer penetrates the electron supply layer and the electron traveling layer from the drain conductive layer, and is in contact with the first main surface of the semiconductor layer. Wiring may be included.
  • the wiring resistance between the drain conductive layer and the cathode conductive layer can be reduced, so that a semiconductor device having good conduction characteristics can be provided. Further, since the drain conductive layer and the cathode conductive layer can be shared, the structure of the semiconductor device can be simplified.
  • the semiconductor layer includes a silicon semiconductor layer
  • the electron traveling layer includes a nitride semiconductor layer, and is formed between the semiconductor layer and the electron traveling layer. It may further include a buffer layer.
  • the semiconductor device may further include an insulating layer formed between the electron supply layer and the gate conductive layer.
  • the rectifying element is formed in a p-shaped region formed in the semiconductor layer and electrically connected to the anode conductive layer, and formed in the semiconductor layer, and the cathode conductivity is formed. It may include an n-type region electrically connected to the layer.
  • the rectifying element may include a Schottky junction formed in the semiconductor layer and Schottky-bonded with the cathode conductive layer.
  • the electron supply layer may include a nitride semiconductor layer having an Al composition different from that of the electron traveling layer.
  • the electronic traveling layer includes an Al 1-X Ga X N (0 ⁇ X ⁇ 1) layer
  • the electronic supply layer is an Al 1-X Ga X N (Al 1-X Ga X N). It may include 0 ⁇ X ⁇ 1) layers.
  • the semiconductor layer has a first region in which the electron traveling layer and the electron supply layer are formed in the thickness direction view of the semiconductor layer, and the thickness direction view.
  • the second region including the second region in which the rectifying element is formed, the second region may be formed adjacent to the first region.
  • the second region may be formed along the outer periphery of the first region.
  • the electron traveling layer and the electron supply layer are laminated in a part of a region of the first main surface of the semiconductor layer to form a laminated structure.
  • the semiconductor layer includes a rectifying element forming region formed outside the laminated structure in a direction orthogonal to the thickness direction of the semiconductor layer, and the rectifying element is formed in the rectifying element forming region. It may include a pn junction.
  • the semiconductor layer may include a semiconductor substrate in which regions of the same conductive type are exposed on the first main surface and the second main surface.
  • the lead frame 4 is formed in the shape of a metal plate.
  • the lead frame 4 is formed from a thin metal plate such as Cu by punching, cutting, bending, or the like. Therefore, the main component of the material of the lead frame 4 is Cu.
  • the material of the lead frame 4 is not limited to this.
  • the lead frame 4 may include a die pad portion 5 and a lead portion 6.
  • the die pad portion 5 supports the semiconductor element 2, and the lead portion 6 is arranged around the die pad portion 5.
  • the lead portion 6 is formed apart from the die pad portion 5.
  • the die pad portion 5 and the lead portion 6 are exposed from the package 3.
  • the lower surfaces of the die pad portion 5 and the lead portion 6 are selectively exposed from the package 3. Since the lead portion 6 has a portion connected to the external circuit of the semiconductor device 1, it may be referred to as a terminal.
  • the semiconductor element 2 includes a conductive layer 7.
  • the conductive layer 7 is a member connected to the external circuit when the semiconductor element 2 is connected to the external circuit. Therefore, the conductive layer 7 may be referred to as an electrode layer.
  • the semiconductor element 2 is supported by the die pad portion 5 of the lead frame 4, and is mounted on the die pad portion 5 by a bonding material such as solder.
  • the semiconductor element 2 is electrically connected to the lead portion 6 by the conductive member 8. More specifically, the conductive layer 7 formed on the semiconductor element 2 and the lead portion 6 are connected by the conductive member 8, so that the semiconductor element 2 is electrically connected to the lead portion 6.
  • the conductive member 8 is a metal wire. Therefore, the semiconductor element 2 is electrically connected to the lead portion 6 by wire bonding.
  • the package 3 covers a part of the semiconductor element 2, the conductive member 8, and the lead frame 4, and may be referred to as a sealing resin.
  • Package 3 is made of an insulating material.
  • the package 3 is made of, for example, a black epoxy resin.
  • FIGS. 2 and 3 are diagrams showing a schematic planar structure and a schematic cross-sectional structure of the semiconductor element 2, respectively.
  • the semiconductor element 2 is formed in a chip shape and has a rectangular shape in a plan view.
  • the semiconductor element 2 includes a semiconductor chip 50, an insulating layer 16, and a conductive layer 7.
  • the semiconductor chip 50 has a two-stage structure including a base portion 51 and a mesa structure portion 52 selectively formed on the base portion 51. Both the base portion 51 and the mesa structure portion 52 may have a rectangular parallelepiped shape (a rectangular parallelepiped shape in a plan view).
  • the base portion 51 has a first main surface 53, a second main surface 54 on the opposite side of the first main surface 53, and first to fourth side surfaces 55A to 55D surrounding the first main surface 53 in a plan view.
  • the second main surface 54 of the base portion 51 may form the back surface of the semiconductor element 2.
  • the mesa structure portion 52 includes a first main surface 56, a second main surface 57 on the opposite side of the first main surface 56, and first to fourth side surfaces 58A to 58D surrounding the first main surface 56 in a plan view.
  • the first to fourth side surfaces 58A to 58D of the mesa structure portion 52 are formed inside the first to fourth side surfaces 55A to 55D of the base portion 51.
  • a step 59 is formed between the first to fourth side surfaces 58A to 58D of the mesa structure portion 52 and the first to fourth side surfaces 55A to 55D of the base portion 51.
  • a part of the step 59 may form a drawer portion 19 in which a part of the base portion 51 is pulled out laterally with respect to the mesa structure portion 52.
  • the drawer portion 19 may occupy about half the area of the semiconductor element 2 in a plan view.
  • a part of the first main surface 53 of the base portion 51 is exposed by the drawer portion 19.
  • the mesa structure portion 52 may be an element main body portion 18 in which the HEMT structure is formed in the semiconductor element 2.
  • the element main body portion 18 excluding the drawer portion 19 may occupy about half the area of the semiconductor element 2 as in the drawer portion 19.
  • the base portion 51 may be a silicon semiconductor layer 13, and the mesa structure portion 52 may be a nitride semiconductor layer 12.
  • the silicon semiconductor layer 13 is formed of a Si-based semiconductor material such as Si or SiC. Has been done.
  • the silicon semiconductor layer 13 has a first impurity region 22 containing p-type impurities formed in almost the entire area.
  • a second impurity region 23 containing an n-type impurity is selectively formed on the surface layer of the drawer portion 19.
  • the silicon semiconductor layer 13 is pn-junctioned by the first impurity region 22 and the second impurity region 23. As a result, the diode 17 is formed in the drawer portion 19 of the silicon semiconductor layer 13.
  • the nitride semiconductor layer 12 includes a buffer layer 14, a first nitride semiconductor layer 24 as an example of the electron traveling layer of the present disclosure, and a second nitride semiconductor layer 25 as an example of the electron supply layer of the present disclosure. include.
  • the buffer layer 14 is, for example, a layer for reducing the defect density of the nitride semiconductor layer 12 formed on the silicon semiconductor layer 13. For example, since there is a difference in lattice constant between Si and GaN, a transition defect may occur in the nitride semiconductor layer 12 grown on the silicon semiconductor layer 13. By having the buffer layer 14, it is possible to suppress the occurrence of transition defects in the nitride semiconductor layer 12.
  • the buffer layer 14 may be formed of a single film of AlN, or may be formed by laminating a plurality of nitride semiconductor films.
  • the buffer layer 14 is laminated on the AlN layer in contact with the silicon semiconductor layer 13 as the first buffer layer and on the first buffer layer as the second buffer layer. It may be composed of an AlGaN layer and.
  • the first buffer layer may be referred to as a seed layer because it functions to grow a low Al level AlGaN layer.
  • the second buffer layer may include a first AlGaN layer in contact with the first buffer layer and a second AlGaN layer formed on the first AlGaN layer and having an Al composition smaller than that of the first AlGaN layer.
  • the AlGaN layer single layer is simply provided between the first buffer layer and the nitride semiconductor layer 12, the difference in lattice constant between AlGaN and GaN is large, so that the nitride semiconductor layer 12 having a large thickness is laminated. , GaN lattice relaxation may occur. Therefore, it becomes difficult to impart sufficient withstand voltage to the semiconductor element 2. As a result, the thickness of the nitride semiconductor layer 12 is limited, and the degree of freedom in device design is reduced.
  • the lattice constant of the second buffer layer is changed from a value closer to the lattice constant of AlN to a lattice constant closer to GaN. It can be gradually increased to the value.
  • the thickness of the nitride semiconductor layer 12 can be freely designed. Therefore, the device withstand voltage can be improved by designing the nitride semiconductor layer 12 to be thick.
  • the first nitride semiconductor layer 24 is formed on the buffer layer 14.
  • the first nitride semiconductor layer 24 includes a semiconductor material whose composition is Al 1-X Ga X N (0 ⁇ X ⁇ 1).
  • the first nitride semiconductor layer 24 may include a first GaN layer that contains a large amount of acceptor impurities and is in contact with the buffer layer 14, and a second GaN layer that contains almost no acceptor impurities and is formed on the first GaN layer. ..
  • the first nitride semiconductor layer 24 may contain C (carbon) as an acceptor impurity. Since the second GaN layer is a layer on which the two-dimensional electron gas 100 is formed, it may be called a conduction path forming layer.
  • the second nitride semiconductor layer 25 includes a semiconductor material whose composition is Al 1-X Ga X N (0 ⁇ X ⁇ 1).
  • the second nitride semiconductor layer 25 is made of a nitride semiconductor having a bandgap larger than that of the first nitride semiconductor layer 24.
  • the second nitride semiconductor layer 25 is made of a nitride semiconductor having a higher Al composition than the first nitride semiconductor layer 24. Since the first nitride semiconductor layer 24 and the second nitride semiconductor layer 25 are nitride semiconductors having different band gaps, lattice mismatch occurs. As a result, the two-dimensional electron gas 100 spreads in the first nitride semiconductor layer 24 at a position near the interface between the first nitride semiconductor layer 24 and the second nitride semiconductor layer 25 (second GaN layer). There is.
  • the insulating layer 16 is formed in contact with the first main surface 56 of the mesa structure portion 52.
  • the insulating layer 16 may be made of an insulating material such as SiO 2 , SiN, SiON, Al 2 O 3 , AlN, AlON, HfO, HfN, HfON, HfSiON, and AlON. Further, the insulating layer 16 may be referred to as a gate insulating layer because it has a role of insulating between the gate 28 and the nitride semiconductor layer 12, which will be described later.
  • the conductive layer 7 is electrically connected to the lead portion 6.
  • the conductive layer 7 may include a source 26, a drain 27, a gate 28, an anode 29, and a cathode 30.
  • the source 26 and the drain 27 are formed on the element main body 18 via the source contact hole 31 and the drain contact hole 32 provided in the insulating layer 16.
  • the gate 28 is formed on the insulating layer 16.
  • the cathode 30 is formed on the drawer portion 19. The source 26, drain 27, gate 28 and cathode 30 are separated from each other.
  • the source 26 may include a source main body portion 33 and a source extension portion 34.
  • the source 26 has a comb-teeth shape due to the source main body 33 and the source extending portion 34.
  • the source main body 33 is a rectangular region in a plan view extending in a direction along the third side surface 58C of the element main body 18 in a plan view.
  • the source extending portion 34 has a rectangular shape in a plan view extending from the source main body 33 along the second side surface 58B and the fourth side surface 58D of the element main body 18.
  • a plurality of source extending portions 34 are formed at regular intervals.
  • the source 26 is formed in direct contact with the second nitride semiconductor layer 25.
  • the drain 27 may include a drain main body portion 35 and a drain extending portion 36.
  • the drain 27 has a comb-teeth shape due to the drain main body portion 35 and the drain extending portion 36.
  • the drain 27 is arranged so that the source 26 and the comb teeth mesh with each other.
  • the drain body portion 35 is a rectangular region in a plan view extending in a direction along the first side surface 58A of the element body portion 18 in a plan view.
  • the drain extending portion 36 has a rectangular shape in a plan view extending from the drain main body portion 35 in the direction along the second side surface 58B and the fourth side surface 58D of the element main body portion 18.
  • a plurality of drain extending portions 36 are formed at regular intervals.
  • the source extending portion 34 and the drain extending portion 36 are adjacent to each other in the direction along the first side surface 58A of the semiconductor element 2.
  • the drain 27 is formed in direct contact with the second nitride semiconductor layer 25.
  • the gate 28 is a rectangular region in a plan view formed at one corner of the element main body 18 in a plan view.
  • the gate 28 is formed on an extension line in the extending direction of the source main body 33 and on an extension line in the extending direction of the drain extending portion 36.
  • the gate 28 is formed on the insulating layer 16. When the gate 28 is formed on the insulating layer 16, a higher voltage can be applied to the gate 28 as compared with the case where the gate 28 is in direct contact with the nitride semiconductor layer 12.
  • the anode 29 is formed so as to cover the second main surface 54 of the base portion 51. Therefore, the anode 29 is formed on the surface of the silicon semiconductor layer 13 on which the p-type first impurity region 22 is formed.
  • the anode 29 is electrically connected to the source 26 by a through electrode 37 penetrating the mesa structure 52 and the base 51 from the first main surface 56 of the mesa structure 52 to the second main surface 54 of the base 51. Is connected.
  • the source 26 and the die pad portion 5 are electrically connected by surface contact by the anode 29, so that the parasitic inductance can be reduced.
  • the cathode 30 is formed on the first main surface 53 of the drawer portion 19.
  • the diode 17 is formed by a pn junction with a first impurity region 22 and a second impurity region 23 of the extraction portion 19, an anode 29, and a cathode 30.
  • FIGS. 4 to 9 are vertical cross-sectional views showing a part of the manufacturing process of the semiconductor device 1 in the order of the processes.
  • a silicon semiconductor layer 13 having a p-type first impurity region 22 is prepared.
  • the silicon semiconductor layer 13 is formed, for example, by adding an acceptor impurity of a trivalent element such as B (boron) to a Si wafer.
  • an acceptor impurity of a trivalent element such as B (boron)
  • a donor impurity of a pentavalent element such as P (phosphorus)
  • P phosphorus
  • the buffer layer 14 is formed in the region on the silicon semiconductor layer 13 on which the element main body portion 18 should be formed.
  • the buffer layer 14 is epitaxially grown on the element main body 18 side by the MOCVD (Metal Organic Chemical Vapor Deposition) method.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • the nitride semiconductor layer 12 is formed with reference to FIGS. 6 and 7.
  • the first nitride semiconductor layer 24 is epitaxially grown on the buffer layer 14 by the MOCVD method.
  • the second nitride semiconductor layer 25 is formed on the first nitride semiconductor layer 24 by the MOCVD method.
  • the insulating layer 16 is formed.
  • the insulating layer 16 is formed on the second nitride semiconductor layer 25 by a plasma CVD (Chemical Vapor Deposition) method, an LPCVD (Low Pressure CVD) method, an ALD (Atomic Layer Deposition) method, or the like.
  • a resist (not shown) is formed in a region on the insulating layer 16 excluding the region forming the source contact hole 31 and the drain contact hole 32, and an unnecessary portion of the insulating layer 16 is removed by etching to remove the source.
  • the contact hole 31 and the drain contact hole 32 are formed.
  • the source contact hole 31 and the drain contact hole 32 penetrate the insulating layer 16 and reach the second nitride semiconductor layer 25.
  • the conductive layer 7 is formed.
  • the material of the conductive layer 7 is laminated on the insulating layer 16 by a vapor deposition method, a sputtering method, or the like, and then the conductive material is patterned so that the conductive layer 7 has a source 26, a drain 27, a gate 28, and a cathode 30. Is separated into.
  • the insulating layer 16 and the nitride semiconductor layer 12 are partially covered with a resist and selectively etched to form a through hole 38, and then a through electrode is formed in the through hole 38 by a vapor deposition method, a sputtering method or the like. 37 is formed.
  • the anode 29 is formed on the second main surface 54 of the base portion 51 by a vapor deposition method, a sputtering method, or the like, a plurality of semiconductor devices 1 are cut out from the silicon semiconductor layer 13.
  • the semiconductor device 1 is manufactured through the steps including the above.
  • the semiconductor device 1 includes a normally-off type GaN-HEMT (High Electron Mobility Transistor).
  • a normally-off type GaN-HEMT High Electron Mobility Transistor
  • the entire energy band is lifted, the vicinity of the boundary between the electron traveling layer and the electron supply layer becomes higher than the Fermi level, and the two-dimensional electron gas 100 (2DEG: 2DimensionalElectronGas) disappears.
  • the entire energy band is pulled downward, two-dimensional electron gas 100 is generated, and a channel is formed between the source and drain.
  • FIG. 10 is a diagram showing an example of the drain voltage-drain current characteristic of the normally-off type GaN-HEMT device and the drain voltage-drain current characteristic of the Si diode according to the voltage between each gate and source.
  • the reverse current conduction characteristic of the normally-off type GaN-HEMT device is affected by the state of the gate applied voltage.
  • the Si diode can flow a reverse current with better characteristics than when the off voltage of the normally off type GaN-HEMT device is applied.
  • FIG. 11A to 11C are schematic views illustrating the current paths of the semiconductor device 1 according to this embodiment when the gate is on and when the gate is off.
  • FIG. 11A shows a path when a forward drain current (forward current) is passed through the semiconductor device 1 when an on-voltage is applied to the gate 28.
  • a forward current is passed through the two-dimensional electron gas 100 with the channel formed in the first nitride semiconductor layer 24 as the main current path. Flows (arrow A).
  • the forward current is in the direction from the cathode 30 of the diode 17 toward the anode 29, no current flows through the diode 17.
  • FIG. 11B shows a path when a reverse current is passed through the semiconductor device 1 when an on-voltage is applied to the gate 28.
  • the normally-off type GaN-HEMT device has better reverse current conduction characteristics than the Si diode when an on-voltage is applied to the gate 28. Therefore, when an on-voltage is applied to the gate 28, a reverse current flows through the two-dimensional electron gas 100 with the channel formed in the first nitride semiconductor layer 24 as the main current path (arrow B).
  • the diode 17 becomes a secondary current path and a current smaller than that of the normally-off type GaN-HEMT flows (arrow C). ).
  • FIG. 11C shows a path for passing a reverse current through the semiconductor device 1 when an off voltage is applied to the gate 28.
  • the Si diode has a better conduction characteristic than the conduction characteristic of the reverse current of the normally off type GaN-HEMT device when the off voltage is applied to the gate 28. Since the reverse current is in the direction from the anode 29 of the diode 17 to the cathode 30, when an off voltage is applied to the gate 28, the reverse current flows through the diode 17 as the main current path (arrow D). At this time, the normally-off type GaN-HEMT device becomes a secondary current path, and a current smaller than that of the diode 17 flows (arrow E).
  • [Second Embodiment] 12 and 13 are a schematic plan view and a schematic cross-sectional view of the semiconductor device 2 according to the second embodiment.
  • the cross-sectional structure of the semiconductor element 2 according to this embodiment is different from that of the semiconductor element 2 according to the first embodiment in that the drain 27 and the cathode 30 are replaced with the common electrode 39, but the other points are the same. Therefore, only the structure of the common electrode 39 will be described.
  • the common electrode 39 is an electrode in which the drain 27 and the cathode 30 are integrally formed.
  • FIG. 14 is a schematic cross-sectional view of the semiconductor device 1 according to the third embodiment of the present disclosure.
  • the semiconductor device 1 according to the third embodiment has the same basic structure as the semiconductor device 1 according to the first embodiment, but the configuration of the conductive member 8 is different. Therefore, only the conductive member 8 will be described.
  • FIG. 15 is a schematic cross-sectional view of the semiconductor device 1 according to the fourth embodiment of the present disclosure.
  • the semiconductor device 1 according to the fourth embodiment is different from the semiconductor device 1 according to the first embodiment in that it does not have the lead frame 4.
  • the semiconductor device 1 has Cu wiring 40 instead of the lead frame 4.
  • the Cu wiring 40 includes a first Cu wiring 41 and a second Cu wiring 42.
  • the semiconductor element 2 is supported by the first Cu wiring 41.
  • the conductive member 8 is formed by the second Cu wiring 42. Therefore, the conductive layer 7 formed on the semiconductor element 2 is connected to the second Cu wiring 42. Further, the second Cu wiring 42 is exposed to the outside of the package 3, and the second Cu wiring 42 plays the role of a member connected to the external circuit when the semiconductor element 2 is connected to the external circuit.
  • FIG. 16 is a schematic cross-sectional view of the semiconductor device 1 according to the fifth embodiment of the present disclosure.
  • the semiconductor device 1 according to the fifth embodiment has the same basic structure as the semiconductor device 1 according to the first embodiment, but the configuration of the lead frame 4 is different. Therefore, only the lead frame 4 will be described.
  • the lead portion 6 includes a source lead 43 connected to the source 26 (conductive layer 7) of the semiconductor element 2 by the conductive member 8.
  • the die pad portion 5 is integrally formed with the source lead 43.
  • the semiconductor device 1 according to the sixth embodiment has the same basic structure as the semiconductor device 1 according to the third embodiment, but the configuration of the lead frame 4 is different. Therefore, only the lead frame 4 will be described.
  • FIG. 18 is a schematic cross-sectional view of the semiconductor device 1 according to the seventh embodiment of the present disclosure.
  • the semiconductor device 1 according to the seventh embodiment has the same basic structure as the semiconductor device 1 according to the fourth embodiment, but the configuration of the Cu wiring 40 is different. Therefore, only the Cu wiring 40 will be described.
  • the Cu wiring 40 includes a source wiring 44 connected to the source 26 of the semiconductor element.
  • the first Cu wiring 41 is integrally formed with the source wiring 44.
  • planar structure of the semiconductor element 2 according to this embodiment is different from that of the semiconductor element 2 according to the first embodiment in terms of the element main body portion 18, the extraction portion 19, and the cathode 30, but the other points are the same. Only the element main body portion 18, the drawer portion 19, and the cathode 30 will be described.
  • the drawer portion 19 is formed on the outer periphery of the element main body portion 18. Therefore, the element main body portion 18 is surrounded by the drawer portion 19. Further, the second impurity region 23 is formed in an annular shape surrounding the element main body 18 in a plan view.
  • the cathode 30 is formed on the drawer portion 19 so as to surround the drain 27. Further, the cathode 30 is formed so as to surround a part of the element main body portion 18.
  • the cross-sectional structure of the semiconductor element 2 according to this embodiment is different from that of the semiconductor element 2 according to the first embodiment in the connection mode of the source 26 and the anode 29, but the other points are the same, so that the source 26 and the anode 29 are the same. Will be explained only.
  • the source 26 is connected to the anode 29 along the third side surface 58C of the element body 18 and the third side surface 55C of the silicon semiconductor layer 13.
  • the cross-sectional structure of the semiconductor element 2 according to this embodiment is different from that of the semiconductor element 2 according to the first embodiment in the structures of the insulating layer 16, the source 26, and the gate 28, but the other points are the same. 16, only the structure of the source 26 and the gate 28 will be described.
  • the gate 28 includes a nitride semiconductor portion 45 and a gate conductive portion 46.
  • the nitride semiconductor portion 45 is formed in contact with the second nitride semiconductor layer 25.
  • the nitride semiconductor unit 45 contains GaN to which acceptor-type impurities are added.
  • the gate 28 includes the nitride semiconductor portion 45, the two-dimensional electron gas 100 generated at the interface between the first nitride semiconductor layer 24 and the second nitride semiconductor layer 25 is offset in the region directly below the gate 28. Can be done.
  • the gate conductive portion 46 is formed on the nitride semiconductor portion 45.
  • the insulating layer 16 is in contact with the upper surface of the second nitride semiconductor layer 25 and covers the side surface of the nitride semiconductor portion 45 and the side surface and the surface of the gate conductive portion 46.
  • the insulating layer 16 may be made of an insulating material such as SiO 2 , SiN, SiON, Al 2 O 3 , AlN, AlON, HfO, HfN, HfON, HfSiON, and AlON.
  • the source 26 includes a source body portion 47 and a source field plate portion 48.
  • the source main body 47 is formed in contact with the nitride semiconductor layer 12.
  • the source field plate portion 48 extends from the source main body portion 47 and covers the gate 28 via the insulating layer 16. By having the source field plate portion 48, it is possible to relax the electric field concentration on the end portion of the source 26, so that a highly reliable semiconductor device can be provided. [11th Embodiment] Next, with reference to FIG. 22, the cross-sectional structure of the semiconductor device 2 according to the eleventh embodiment of the present disclosure will be described.
  • the semiconductor device 2 according to the eleventh embodiment is different from the semiconductor device 2 according to the first embodiment in that the second impurity region 23 is not formed.
  • the diode 17 may be a Schottky barrier diode 9 formed by a Schottky junction between the silicon semiconductor layer 13 and the cathode 30.
  • the element main body 18 of the semiconductor chip 50 is formed only of the nitride semiconductor layer 12, but a part of the element main body 18 may be formed of the silicon semiconductor layer 13. .. That is, the boundary between the nitride semiconductor layer 12 and the silicon semiconductor layer 13 does not coincide with the boundary between the base portion 51 and the mesa structure portion 52, and the element main body portion 18 (mesa structure portion 52) is in the middle of the thickness direction. It may be located in.

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Abstract

半導体装置は、第１主面および前記第１主面の反対側の第２主面を有する半導体層と、前記半導体層の前記第１主面上に形成された電子走行層と、前記電子走行層上に形成された電子供給層と、前記電子供給層上に形成されたゲート導電層と、前記ゲート導電層を挟むように前記電子供給層上に形成されたソース導電層およびドレイン導電層と、前記半導体層の前記第２主面上に形成され、前記ソース導電層に電気的に接続されたアノード導電層と、前記半導体層の前記第１主面上に形成され、前記ドレイン導電層に電気的に接続されたカソード導電層と、前記アノード導電層および前記カソード導電層に電気的に接続されるように前記半導体層を利用して形成された整流素子と、を含む。

Description

半導体装置
　本開示は、半導体装置に関する。
　特許文献１は、単結晶シリコンからなるシリコン基板の上に、酸化アルミニウムからなるＡｌ２Ｏ３層、酸窒化アルミニウムからなるＡｌＯｘＮｙ層、窒化アルミニウムからなるＡｌＮ層、及び酸化アルミニウムからなるＡｌ２Ｏ３キャップ層を備える窒化物半導体成長用基板の上に、ＧａＮ層が形成された半導体装置を開示している。
特開２００９－３８３９５号公報
　本開示の一実施形態に係る半導体装置は、第１主面および前記第１主面の反対側の第２主面を有する半導体層と、前記半導体層の前記第１主面上に形成された電子走行層と、前記電子走行層上に形成された電子供給層と、前記電子供給層上に形成されたゲート導電層と、前記ゲート導電層を挟むように前記電子供給層上に形成されたソース導電層およびドレイン導電層と、前記半導体層の前記第２主面上に形成され、前記ソース導電層に電気的に接続されたアノード導電層と、前記半導体層の前記第１主面上に形成され、前記ドレイン導電層に電気的に接続されたカソード導電層と、前記アノード導電層および前記カソード導電層に電気的に接続されるように前記半導体層を利用して形成された整流素子と、を含む。
図１は、本開示の第１実施形態に係る半導体装置の模式的な断面図である。 図２は、図１の半導体装置の第１実施形態における半導体素子の平面図である。 図３は、図１の半導体装置の第１実施形態における半導体素子の断面図である。 図４は、図３の半導体素子の製造工程の一部を示す図である。 図５は、図４の次の工程を示す図である。 図６は、図５の次の工程を示す図である。 図７は、図６の次の工程を示す図である。 図８は、図７の次の工程を示す図である。 図９は、図８の次の工程を示す図である。 図１０は、半導体装置およびＳｉダイオードの逆電流特性を示す図である。 図１１Ａは、前記半導体素子の模式的な電流経路を示す図である。 図１１Ｂは、前記半導体素子の模式的な電流経路を示す図である。 図１１Ｃは、前記半導体素子の模式的な電流経路を示す図である。 図１２は、本開示の第２実施形態に係る半導体素子の模式的な平面図である。 図１３は、本開示の第２実施形態に係る半導体素子の模式的な断面図である。 図１４は、本開示の第３実施形態に係る半導体装置の模式的な断面図である。 図１５は、本開示の第４実施形態に係る半導体装置の模式的な断面図である。 図１６は、本開示の第５実施形態に係る半導体装置の模式的な断面図である。 図１７は、本開示の第６実施形態に係る半導体装置の模式的な断面図である。 図１８は、本開示の第７実施形態に係る半導体装置の模式的な断面図である。 図１９は、本開示の第８実施形態に係る半導体素子の模式的な平面図である。 図２０は、本開示の第９実施形態に係る半導体素子の模式的な断面図である。 図２１は、本開示の第１０実施形態に係る半導体素子の模式的な断面図である。 図２２は、本開示の第１１実施形態に係る半導体素子の模式的な断面図である。
＜本開示の実施形態＞
　まず、本開示の実施形態を列記して説明する。
　本開示の一実施形態に係る半導体装置は、第１主面および前記第１主面の反対側の第２主面を有する半導体層と、前記半導体層の前記第１主面上に形成された電子走行層と、前記電子走行層上に形成された電子供給層と、前記電子供給層上に形成されたゲート導電層と、前記ゲート導電層を挟むように前記電子供給層上に形成されたソース導電層およびドレイン導電層と、前記半導体層の前記第２主面上に形成され、前記ソース導電層に電気的に接続されたアノード導電層と、前記半導体層の前記第１主面上に形成され、前記ドレイン導電層に電気的に接続されたカソード導電層と、前記アノード導電層および前記カソード導電層に電気的に接続されるように前記半導体層を利用して形成された整流素子と、を含む。
　この構成によれば、ソース導電層およびドレイン導電層間に、逆方向に電流を流す整流素子が、電子走行層および電子供給層とは独立して形成されている。これにより、ゲート導電層の印加電圧に関係なく、ソース導電層からドレイン導電層へ流れる電流の経路を確保することが可能である。その結果、ソース・ドレイン間電流の導通特性が良好である半導体装置を提供できる。
　また、半導体層を利用して整流素子が形成されているため、順方向電圧が低い整流素子を形成することが可能であり、ソース・ドレイン間電流の導通特性が良好である半導体装置を提供できる。
　さらに、半導体層の第２主面上に形成されたアノード導電層と、ソース導電層とが電気的に接続されているため、半導体装置の電流コラプスを効果的に抑制することができる。
　本開示の一実施形態に係る半導体装置は、前記電子供給層、前記電子走行層および前記半導体層を貫通し、前記ソース導電層と前記アノード導電層とを接続する第１貫通配線を含んでいてもよい。
　これにより、ソース導電層とアノード導電層との間の配線抵抗を低減することができるため、導通特性が良好である半導体装置を提供できる。
　本開示の一実施形態に係る半導体装置では、前記カソード導電層は、前記ドレイン導電層から前記電子供給層および前記電子走行層を貫通し、前記半導体層の前記第１主面に接する第２貫通配線を含んでいてもよい。
　これにより、ドレイン導電層とカソード導電層との間の配線抵抗を低減することができるため、導通特性が良好である半導体装置を提供できる。また、ドレイン導電層とカソード導電層とを共通化できるため、半導体装置の構造を簡略化することができる。
　本開示の一実施形態に係る半導体装置では、前記半導体層は、シリコン半導体層を含み、前記電子走行層は、窒化物半導体層を含み、前記半導体層と前記電子走行層との間に形成されたバッファ層をさらに含んでいてもよい。
　本開示の一実施形態に係る半導体装置では、前記電子供給層と前記ゲート導電層との間に形成された絶縁層をさらに含んでいてもよい。
　本開示の一実施形態に係る半導体装置では、前記整流素子は、前記半導体層に形成され、前記アノード導電層に電気的に接続されたｐ型領域と、前記半導体層に形成され、前記カソード導電層に電気的に接続されたｎ型領域とを含んでいてもよい。
　本開示の一実施形態に係る半導体装置では、前記整流素子は、前記半導体層に形成され、前記カソード導電層との間にショットキー接合するショットキー接合部を含んでいてもよい。
　本開示の一実施形態に係る半導体装置では、前記電子供給層は、前記電子走行層とＡｌ組成が異なる窒化物半導体層を含んでいてもよい。
　本開示の一実施形態に係る半導体装置は、前記電子走行層は、Ａｌ１－ＸＧａＸＮ（０＜Ｘ≦１）層を含み、前記電子供給層は、Ａｌ１－ＸＧａＸＮ（０≦Ｘ＜１）層を含んでいてもよい。
　本開示の一実施形態に係る半導体装置では、前記半導体層は、前記半導体層の厚さ方向視において前記電子走行層および前記電子供給層が形成されている第１領域と、前記厚さ方向視において、前記整流素子が形成されている第２領域と、を含み、前記第２領域は、前記第１領域に隣接して形成されていてもよい。
　本開示の一実施形態に係る半導体装置では、前記第２領域は、前記第１領域の外周に沿って形成されていてもよい。
　本開示の一実施形態に係る半導体装置では、前記電子走行層および前記電子供給層は、前記半導体層の前記第１主面の一部の領域に積層されることによって積層構造を形成しており、前記半導体層は、前記半導体層の厚さ方向視に直交する方向において、前記積層構造の外側に形成された整流素子形成領域を含み、前記整流素子は、前記整流素子形成領域に形成されたｐｎ接合を含んでいてもよい。
　本開示の一実施形態に係る半導体装置では、前記半導体層は、前記第１主面および前記第２主面において、互いに同一導電型の領域が露出した半導体基板を含んでいてもよい。
＜本開示の実施形態の詳細な説明＞
　次に、本開示の実施形態を、添付図面を参照して詳細に説明する。なお、以下の詳細な説明において、序数が付された名称の構成要素が複数存在するが、当該序数と、請求項に記載の構成要素の序数とは、必ずしも一致するものではない。
［第１実施形態］
　図１は、本開示の第１実施形態に係る半導体装置１の模式的な断面図である。図１を参照して半導体装置１の構造について説明する。半導体装置１は、半導体素子２と、パッケージ３と、リードフレーム４と、を含む。
　リードフレーム４は、金属製の板状に形成されている。リードフレーム４は、Ｃｕなどの薄肉金属板から、打ち抜き加工、切り取り加工、曲げ加工等によって形成される。よって、リードフレーム４の素材は、主な成分がＣｕである。なお、リードフレーム４の素材は、これに限定されない。
　リードフレーム４は、ダイパッド部５と、リード部６とを含んでいてもよい。ダイパッド部５は、半導体素子２を支持しており、リード部６は、ダイパッド部５の周囲に配置されている。リード部６は、ダイパッド部５から離れて形成されている。ダイパッド部５およびリード部６は、パッケージ３から露出している。この実施形態では、ダイパッド部５およびリード部６の下面が、パッケージ３から選択的に露出している。リード部６は、半導体装置１の外部回路に接続される部分を有しているので、端子と称してもよい。
　半導体素子２は、導電層７を含む。導電層７は、半導体素子２を外部回路に接続する際に、外部回路に接続される部材である。そのため、導電層７は、電極層と称してもよい。半導体素子２は、リードフレーム４のダイパッド部５によって支持されており、半田等の接合材によりダイパッド部５に搭載されている。半導体素子２は、導電部材８によってリード部６と電気的に接続されている。より具体的には、半導体素子２に形成された導電層７とリード部６とが導電部材８によって接続されることにより、半導体素子２が、リード部６と電気的に接続されている。この実施形態では、導電部材８は金属ワイヤである。したがって、半導体素子２は、ワイヤボンディングによりリード部６と電気的に接続されている。
　パッケージ３は、半導体素子２、導電部材８およびリードフレーム４の一部を覆っており、封止樹脂と称してもよい。パッケージ３は、絶縁性を有する素材からなる。この実施形態では、パッケージ３は、たとえば黒色のエポキシ樹脂からなる。
　図２および図３を参照して、半導体装置１にパッケージングされた半導体素子２の構造について説明する。図２および図３は、それぞれ、半導体素子２の模式的な平面構造および模式的な断面構造を示す図である。
　半導体素子２は、チップ状に形成されており、平面視四角形状である。半導体素子２は、半導体チップ５０と、絶縁層１６と、導電層７とを含む。
　半導体チップ５０は、ベース部５１と、ベース部５１上に選択的に形成されたメサ構造部５２とを含む２段構造を有している。ベース部５１およびメサ構造部５２は、いずれも直方体形状（平面視四角形状）であってもよい。
　ベース部５１は、第１主面５３、第１主面５３の反対側の第２主面５４、および平面視において第１主面５３を取り囲む第１～第４側面５５Ａ～５５Ｄを有している。ベース部５１の第２主面５４は、半導体素子２の裏面を形成していてもよい。一方、メサ構造部５２は、第１主面５６、第１主面５６の反対側の第２主面５７、および平面視において第１主面５６を取り囲む第１～第４側面５８Ａ～５８Ｄを有している。メサ構造部５２の第１～第４側面５８Ａ～５８Ｄは、ベース部５１の第１～第４側面５５Ａ～５５Ｄに対して内側に形成されている。これにより、メサ構造部５２の第１～第４側面５８Ａ～５８Ｄとベース部５１の第１～第４側面５５Ａ～５５Ｄとの間には、段差５９が形成されている。
　段差５９の一部は、メサ構造部５２に対してベース部５１の一部が横方向に引き出された態様の引出部１９を形成していてもよい。この引出部１９は、平面視において、半導体素子２の約半分の面積を占めていてもよい。また、引出部１９によって、ベース部５１の第１主面５３の一部が露出している。一方、メサ構造部５２は、半導体素子２においてＨＥＭＴ構造が形成される素子本体部１８であってもよい。平面視において、引出部１９を除く素子本体部１８も、引出部１９と同様に、半導体素子２の約半分の面積を占めていてもよい。
　この実施形態では、ベース部５１は、シリコン半導体層１３であり、メサ構造部５２は、窒化物半導体層１２であってもよい
　シリコン半導体層１３は、Ｓｉ、ＳｉＣ等のＳｉ系半導体材料で形成されている。この実施形態では、シリコン半導体層１３は、ｐ型の不純物を含む第１不純物領域２２がほぼ全域に形成されている。引出部１９の表層には、ｎ型の不純物を含む第２不純物領域２３が選択的に形成されている。シリコン半導体層１３は、第１不純物領域２２および第２不純物領域２３によりｐｎ接合している。これにより、シリコン半導体層１３の引出部１９には、ダイオード１７が形成されている。
　窒化物半導体層１２は、バッファ層１４と、本開示の電子走行層の一例としての第１窒化物半導体層２４と、本開示の電子供給層の一例としての第２窒化物半導体層２５とを含む。
　バッファ層１４は、たとえば、シリコン半導体層１３上に形成した窒化物半導体層１２の欠陥密度を低減させるための層である。たとえばＳｉとＧａＮとの間には格子定数の差が存在するため、シリコン半導体層１３上に成長した窒化物半導体層１２には、転移欠陥が生じる場合がある。バッファ層１４を有する構成とすることによって、窒化物半導体層１２に転移欠陥が生じることを抑制することが可能である。バッファ層１４は、ＡｌＮの単膜から形成されていてもよいし、複数の窒化物半導体膜を積層して形成されていてもよい。バッファ層１４は、複数の窒化物半導体膜を積層して形成される場合、第１バッファ層として、シリコン半導体層１３に接するＡｌＮ層と、第２バッファ層として、第１バッファ層に積層されるＡｌＧａＮ層と、から構成されていてもよい。第１バッファ層は、低いＡｌレベルのＡｌＧａＮ層を成長させるために機能するため、シード層と呼んでもよい。第２バッファ層は、第１バッファ層に接する第１ＡｌＧａＮ層と、第１ＡｌＧａＮ層上に形成され、第１ＡｌＧａＮ層よりもＡｌ組成が小さい第２ＡｌＧａＮ層とを含んでいてもよい。
　第１バッファ層と窒化物半導体層１２との間にＡｌＧａＮ層単層を単に設けるだけでは、ＡｌＧａＮとＧａＮとの格子定数の差が大きいので、大きな厚みを有する窒化物半導体層１２が積層されると、ＧａＮの格子緩和が起こる場合がある。そのため、半導体素子２に十分な耐圧を付与することが困難になる。その結果、窒化物半導体層１２の厚さが制限され、デバイス設計の自由度が小さくなる。窒化物半導体層１２に近い層ほど、Ａｌ組成が小さくなるように、それぞれの組成を定めることにより、第２バッファ層の格子定数を、ＡｌＮの格子定数に近い値から、ＧａＮの格子定数に近い値にまで段階的に大きくすることができる。その結果、窒化物半導体層１２の厚さを自由に設計することができる。よって、窒化物半導体層１２を厚く設計することにより、素子耐圧を向上させることができる。
　第１窒化物半導体層２４は、バッファ層１４上に形成されている。第１窒化物半導体層２４は、その組成がＡｌ１－ＸＧａＸＮ（０＜Ｘ≦１）である半導体材料を含む。第１窒化物半導体層２４は、アクセプタ不純物を多く含み、バッファ層１４に接する第１ＧａＮ層と、アクセプタ不純物をほとんど含まず、第１ＧａＮ層上に形成された第２ＧａＮ層とを含んでいてもよい。この場合、第１窒化物半導体層２４は、アクセプタ不純物として、Ｃ（炭素）を含んでいてもよい。第２ＧａＮ層は、二次元電子ガス１００が形成される層であるため、伝導経路形成層と呼んでもよい。
　第２窒化物半導体層２５は、その組成がＡｌ１－ＸＧａＸＮ（０＜Ｘ≦１）である半導体材料を含む。第２窒化物半導体層２５は、第１窒化物半導体層２４よりもバンドギャップの大きい窒化物半導体から構成されている。具体的には、第２窒化物半導体層２５は、第１窒化物半導体層２４よりもＡｌ組成が高い窒化物半導体から構成されている。第１窒化物半導体層２４と第２窒化物半導体層２５とは、バンドギャップの異なる窒化物半導体であるため、格子不整合が生じている。これにより、第１窒化物半導体層２４内には、第１窒化物半導体層２４と第２窒化物半導体層２５との界面に近い位置（第２ＧａＮ層）に、二次元電子ガス１００が広がっている。
　絶縁層１６は、メサ構造部５２の第１主面５６に接して形成されている。絶縁層１６は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ等の絶縁性を有する材料から構成されていてもよい。また、絶縁層１６は、後述するゲート２８と窒化物半導体層１２との間を絶縁する役割から、ゲート絶縁層と称してもよい。
　導電層７は、リード部６と電気的に接続されている。導電層７は、ソース２６と、ドレイン２７と、ゲート２８と、アノード２９、カソード３０とを含んでいてもよい。
　ソース２６およびドレイン２７は、絶縁層１６に設けられたソースコンタクト孔３１およびドレインコンタクト孔３２を介して、素子本体部１８上に形成されている。ゲート２８は、絶縁層１６上に形成されている。カソード３０は、引出部１９上に形成されている。ソース２６、ドレイン２７、ゲート２８およびカソード３０は、互いに分離されている。
　ソース２６は、ソース本体部３３と、ソース延出部３４とを含んでいてもよい。ソース２６は、ソース本体部３３およびソース延出部３４によって櫛歯形状となっている。ソース本体部３３は、平面視において素子本体部１８の第３側面５８Ｃに沿う方向に延びる、平面視四角形状の領域である。ソース延出部３４は、ソース本体部３３から素子本体部１８の第２側面５８Ｂおよび第４側面５８Ｄに沿う方向に延びる平面視四角形状である。ソース延出部３４は、一定の間隔を空けて複数形成されている。ソース２６は、第２窒化物半導体層２５に直接接触して形成されている。
　ドレイン２７は、ドレイン本体部３５と、ドレイン延出部３６とを含んでいてもよい。ドレイン２７は、ドレイン本体部３５およびドレイン延出部３６によって櫛歯形状となっている。ドレイン２７は、ソース２６と櫛歯が噛み合うように配置されている。ドレイン本体部３５は、平面視において素子本体部１８の第１側面５８Ａに沿う方向に延びる、平面視四角形状の領域である。ドレイン延出部３６は、ドレイン本体部３５から素子本体部１８の第２側面５８Ｂおよび第４側面５８Ｄに沿う方向に延びる平面視四角形状である。ドレイン延出部３６は、一定の間隔を空けて複数形成されている。ソース延出部３４と、ドレイン延出部３６とは、半導体素子２の第１側面５８Ａに沿う方向において、互いに隣り合っている。ドレイン２７は、第２窒化物半導体層２５に直接接触して形成されている。
　ゲート２８は、平面視において素子本体部１８の一つの角部に形成されている、平面視長方形状の領域である。ゲート２８は、ソース本体部３３の延びる方向の延長線上且つドレイン延出部３６の延びる方向の延長線上に形成されている。ゲート２８は、絶縁層１６上に形成されている。ゲート２８が、絶縁層１６上に形成されている場合、ゲート２８が窒化物半導体層１２に直接接触している場合と比較して、ゲート２８により高い電圧を印加することができる。
　アノード２９は、ベース部５１の第２主面５４を覆うように形成されている。したがって、アノード２９は、シリコン半導体層１３のｐ型の第１不純物領域２２が形成されている面上に形成されている。この実施形態において、アノード２９は、メサ構造部５２の第１主面５６からベース部５１の第２主面５４までメサ構造部５２およびベース部５１を貫通する貫通電極３７によって、ソース２６と電気的に接続されている。アノード２９が、ソース２６と電気的に接続されている構成の場合、ソース２６とダイパッド部５とが、アノード２９による面接触によって電気的に接続されるため、寄生インダクタンスを低減することができる。これにより、寄生インダクタンスに起因するゲート電圧の振動が軽減され、誤動作、破壊等の問題を低減し、信頼性の高い半導体装置を提供することができる。また、アノード２９が、ソース２６と電気的に接続されている構成の場合、半導体装置１のアノード２９とソース２６を一体化できるため、不要な外部端子の増大を防ぐことができる。
　カソード３０は、引出部１９の第１主面５３上に形成されている。
　ダイオード１７は、引出部１９の第１不純物領域２２および第２不純物領域２３によるｐｎ接合と、アノード２９と、カソード３０と、によって形成されている。
　次に、図４～図９を参照して、半導体装置１の製造方法について説明する。図４～図９は、半導体装置１の製造工程の一部を工程順に示す縦断面図である。
　図４を参照して、半導体装置１を製造するにあたり、まず、ｐ型の第１不純物領域２２を有するシリコン半導体層１３が用意される。シリコン半導体層１３は、たとえば、ＳｉウエハにＢ（ボロン）等の３価元素のアクセプタ不純物を添加することで形成される。次に、当該シリコン半導体層１３の第１主面５３側に、不純物拡散法やイオン注入法などによってＰ（リン）等の５価元素のドナー不純物を添加することによって、ｎ型の導伝特性を有する第２不純物領域２３が形成される。これにより、シリコン半導体層１３にｐｎ接合が形成される。
　次に、図５を参照して、シリコン半導体層１３上の素子本体部１８を形成すべき領域に、バッファ層１４が形成される。たとえば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、素子本体部１８側に、バッファ層１４がエピタキシャル成長される。
　次に、図６および図７を参照して、窒化物半導体層１２が形成される。窒化物半導体層１２は、たとえば、ＭＯＣＶＤ法によって、バッファ層１４の上に第１窒化物半導体層２４をエピタキシャル成長させる。さらに、ＭＯＣＶＤ法によって、第１窒化物半導体層２４の上に第２窒化物半導体層２５が形成される。
　次に、図８を参照して、絶縁層１６が形成される。たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法、ＬＰＣＶＤ（Low Pressure CVD）法、ＡＬＤ（Atomic Layer Deposition）法等によって、第２窒化物半導体層２５の上に絶縁層１６が形成される。その後、絶縁層１６上のソースコンタクト孔３１およびドレインコンタクト孔３２を形成する領域を除いた領域にレジスト（不図示）を形成し、絶縁層１６の不要な部分をエッチングにより除去することにより、ソースコンタクト孔３１およびドレインコンタクト孔３２が形成される。ソースコンタクト孔３１およびドレインコンタクト孔３２は、絶縁層１６を貫通して第２窒化物半導体層２５に到達している。
　次に、図９を参照して、導電層７が形成される。たとえば、蒸着法、スパッタ法等によって絶縁層１６上に導電層７の材料が積層され、その後、当該導電材料をパターニングすることによって、導電層７が、ソース２６、ドレイン２７、ゲート２８およびカソード３０に分離される。また、たとえば、レジストにより絶縁層１６および窒化物半導体層１２を部分的に覆い、選択的にエッチングすることにより、貫通孔３８を形成した後、蒸着法、スパッタ法等によって貫通孔３８に貫通電極３７が形成される。さらに、たとえば、蒸着法、スパッタ法等によってベース部５１の第２主面５４にアノード２９が形成された後、シリコン半導体層１３から複数の半導体装置１が切り出される。以上を含む工程を経て半導体装置１が製造される。
　本開示の第１実施形態に係る半導体装置１は、ノーマリーオフ型のＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）を含む。ノーマリーオフ型のＧａＮ－ＨＥＭＴは、ゲート２８に電圧が印加されていないとき、エネルギーバンド全体が持ち上げられ、電子走行層と電子供給層の境界付近がフェルミ準位より高くなり、二次元電子ガス１００（2DEG:2 Dimensional Electron Gas）が消失する。そして、ゲート２８に正の電圧を印加することにより、エネルギーバンド全体が下方に引っ張られ、二次元電子ガス１００が発生し、ソース・ドレイン間にチャネルが形成される。
　図１０は、各ゲート・ソース間電圧に応じたノーマリーオフ型ＧａＮ－ＨＥＭＴデバイスのドレイン電圧―ドレイン電流特性と、Ｓｉダイオードのドレイン電圧―ドレイン電流特性の一例を示す図である。ノーマリーオフ型ＧａＮ－ＨＥＭＴデバイスは、ゲート・ソース間電圧がオン電圧（図ではＶｇｓ＝６Ｖ）のとき、低いソース・ドレイン間電圧で、負のドレイン電流（逆電流）を流すことができる。しかし、ゲート・ソース間電圧がオフ電圧（図ではＶｇｓ≦０Ｖ）のとき、逆電流を流すために必要なソース・ドレイン間電圧が高くなる。このように、ノーマリーオフ型ＧａＮ－ＨＥＭＴデバイスの逆電流導通特性はゲート印加電圧の状態に影響を受ける。Ｓｉダイオードは、ノーマリーオフ型ＧａＮ－ＨＥＭＴデバイスのオフ電圧印加時よりも良好な特性で逆電流を流すことができる。
　図１１Ａ～図１１Ｃは、この実施形態に係る半導体装置１の、ゲートオン時およびオフ時の電流経路を説明する模式図である。図１１Ａは、ゲート２８にオン電圧が印加されているとき、半導体装置１に順方向のドレイン電流（順電流）を流す際の経路を示している。ノーマリーオフ型ＧａＮ－ＨＥＭＴデバイスは、ゲート２８にオン電圧が印加されているとき、第１窒化物半導体層２４に形成されたチャネルを主な電流経路として二次元電子ガス１００を介して順電流が流れる（矢印Ａ）。このとき、順電流は、ダイオード１７のカソード３０からアノード２９へ向かう方向となるため、ダイオード１７には電流が流れない。また、図示していないが、ゲート２８にオフ電圧が印加されている際、ノーマリーオフ型ＧａＮ－ＨＥＭＴデバイスは、第１窒化物半導体層２４にチャネルが形成されないため電流が流れない。さらに図１１Ａの場合と同様に、順電流は、ダイオード１７のカソード３０からアノード２９へ向かう方向となるため、ダイオード１７には電流が流れない。
　図１１Ｂは、ゲート２８にオン電圧が印加されているとき、半導体装置１に逆電流を流す際の経路を示している。図１０で示したように、ノーマリーオフ型ＧａＮ－ＨＥＭＴデバイスは、ゲート２８にオン電圧が印加されているとき、逆電流の導通特性がＳｉダイオードよりも良好である。そのため、ゲート２８にオン電圧が印加されているとき、第１窒化物半導体層２４に形成されたチャネルを主な電流経路として二次元電子ガス１００を介して逆電流が流れる（矢印Ｂ）。このとき、逆電流は、ダイオード１７のアノード２９からカソードへ３０向かう方向となるため、ダイオード１７は副次的な電流経路となってノーマリーオフ型ＧａＮ－ＨＥＭＴよりも少ない電流が流れる（矢印Ｃ）。
　図１１Ｃは、ゲート２８にオフ電圧が印加されているとき、半導体装置１に逆電流を流す際の経路を示している。図１０で示したように、Ｓｉダイオードは、ゲート２８にオフ電圧が印加されているときのノーマリーオフ型ＧａＮ－ＨＥＭＴデバイス逆電流の導通特性がよりも導通特性が良好である。逆電流は、ダイオード１７のアノード２９からカソード３０へ向かう方向となるため、ゲート２８にオフ電圧が印加されているとき、ダイオード１７を主な電流経路として逆電流が流れる（矢印Ｄ）。このとき、ノーマリーオフ型ＧａＮ－ＨＥＭＴデバイスは副次的な電流経路となってダイオード１７よりも少ない電流が流れる（矢印Ｅ）。従って、ノーマリーオフ型ＧａＮ－ＨＥＭＴデバイスにオフ電圧を印加している場合であっても、良好に逆電流を流すことができる半導体装置１を提供できる。
［第２実施形態］
　図１２および図１３は、第２実施形態に係る半導体素子２の模式的な平面図および模式的な断面図である。
　この実施形態に係る半導体素子２の断面構造は、第１実施形態に係る半導体素子２と、ドレイン２７およびカソード３０が共通電極３９に置き換えられている点が異なるが、その他の点は同一であるため、共通電極３９の構造についてのみ説明する。
　共通電極３９は、共通電極３９は、ドレイン２７およびカソード３０が一体的に形成されている電極である。
　共通電極３９は、素子本体部１８および引出部１９にまたがって形成されている。共通電極３９を有する構成の場合、半導体素子２のドレイン２７とカソード３０を一体化できるため、不要な外部端子の増大を防ぐことができる。
［第３実施形態］
　図１４は、本開示の第３実施形態に係る半導体装置１の模式的な断面図である。
　第３実施形態に係る半導体装置１は、第１実施形態に係る半導体装置１と、基本的な構造は同一であるが、導電部材８の構成が異なっている。そのため、導電部材８に関してのみ説明する。
　半導体素子２は、導電部材８によってリード部６と電気的に接続されている。より具体的には、半導体素子２に形成された導電層７とリード部６とが導電部材８によって接続されることにより、半導体素子２が、リード部６と電気的に接続している。この実施形態において導電部材８は、金属クリップによるクリップボンディングによりリード部６と電気的に接続されていている。
［第４実施形態］
　図１５は、本開示の第４実施形態に係る半導体装置１の模式的な断面図である。
　第４実施形態に係る半導体装置１は、第１実施形態に係る半導体装置１と比較して、リードフレーム４を有していない点で相違する。第４実施形態において、半導体装置１は、リードフレーム４に代わりＣｕ配線４０を有する。
　Ｃｕ配線４０は、第１Ｃｕ配線４１と第２Ｃｕ配線４２とを含む。半導体素子２は、第１Ｃｕ配線４１に支持されている。導電部材８は、第２Ｃｕ配線４２により形成されている。したがって、半導体素子２に形成された導電層７は、第２Ｃｕ配線４２と接続されている。また、第２Ｃｕ配線４２が、パッケージ３の外部に露出しており、第２Ｃｕ配線４２は、半導体素子２を外部回路に接続する際に外部回路に接続される部材の役割を果たしている。
［第５実施形態］
　図１６は、本開示の第５実施形態に係る半導体装置１の模式的な断面図である。
　第５実施形態に係る半導体装置１は、第１実施形態に係る半導体装置１と、基本的な構造は同一であるが、リードフレーム４の構成が異なっている。そのため、リードフレーム４に関してのみ説明する。
　リード部６は、導電部材８によって半導体素子２のソース２６（導電層７）に接続されるソースリード４３を含む。第５実施形態において、ダイパッド部５は、ソースリード４３と一体的に形成されている。
［第６実施形態］
　図１７は、本開示の第６実施形態に係る半導体装置１の模式的な断面図である。
　第６実施形態に係る半導体装置１は、第３実施形態に係る半導体装置１と、基本的な構造は同一であるが、リードフレーム４の構成が異なっている。そのため、リードフレーム４に関してのみ説明する。
　リード部６は、導電部材８によって半導体素子２のソース２６（導電層７）に接続されるソースリード４３を含む。第６実施形態において、ダイパッド部は５、ソースリード４３と一体的に形成されている。
［第７実施形態］
　図１８は、本開示の第７実施形態に係る半導体装置１の模式的な断面図である。
　第７実施形態に係る半導体装置１は、第４実施形態に係る半導体装置１と、基本的な構造は同一であるが、Ｃｕ配線４０の構成が異なっている。そのため、Ｃｕ配線４０に関してのみ説明する。
　Ｃｕ配線４０は、半導体素子のソース２６に接続されるソース配線４４を含む。第４実施形態において、第１Ｃｕ配線４１は、ソース配線４４と一体的に形成されている。
［第８実施形態］
　次に、図１９を参照して、本開示の第８実施形態に係る半導体素子２の平面構造を説明する。
　この実施形態に係る半導体素子２の平面構造は、第１実施形態に係る半導体素子２と、素子本体部１８、引出部１９およびカソード３０の様態が異なるが、その他の点は同一であるため、素子本体部１８と引出部１９とカソード３０についてのみ説明する。
　この実施形態において、引出部１９は、素子本体部１８の外周に形成されている。そのため、素子本体部１８が、引出部１９によって囲まれている構成となっている。また、第２不純物領域２３が、平面視において素子本体部１８を取り囲む環状に形成されている。カソード３０は、引出部１９上に、ドレイン２７を囲うように形成されている。また、カソード３０は、素子本体部１８の一部を囲うように形成されている。
［第９実施形態］
　次に、図２０を参照して、本開示の第９実施形態に係る半導体素子２の断面構造を説明する。
　この実施形態に係る半導体素子２の断面構造は、第１実施形態に係る半導体素子２と、ソース２６およびアノード２９の接続様態が異なるが、その他の点は同一であるため、ソース２６およびアノード２９についてのみ説明する。この実施形態において、ソース２６は、素子本体部１８の第３側面５８Ｃおよびシリコン半導体層１３の第３側面５５Ｃに沿ってアノード２９と接続されている。
［第１０実施形態］
　次に、図２１を参照して、本開示の第１０実施形態に係る半導体素子２の断面構造を説明する。
　この実施形態に係る半導体素子２の断面構造は、第１実施形態に係る半導体素子２と、絶縁層１６、ソース２６およびゲート２８の構造が異なるが、その他の点は同一であるため、絶縁層１６、ソース２６およびゲート２８の構造についてのみ説明する。
　この実施形態において、ゲート２８は、窒化物半導体部４５およびゲート導電部４６を含む。窒化物半導体部４５は、第２窒化物半導体層２５に接して形成されている。窒化物半導体部４５は、アクセプタ型不純物が添加されたＧａＮを含む。ゲート２８が窒化物半導体部４５を含む構成の場合、ゲート２８直下の領域において、第１窒化物半導体層２４と第２窒化物半導体層２５との界面に生じる二次元電子ガス１００を相殺することができる。ゲート導電部４６は、窒化物半導体部４５の上に形成されている。
　絶縁層１６は、第２窒化物半導体層２５の上面に接し、窒化物半導体部４５の側面と、ゲート導電部４６の側面および表面を覆っている。絶縁層１６は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ等の絶縁性を有する材料から構成されていてもよい。
　ソース２６は、ソース本体部４７と、ソースフィールドプレート部４８とを含む。ソース本体部４７は、窒化物半導体層１２に接して形成されている。ソースフィールドプレート部４８は、ソース本体部４７から延出され、絶縁層１６を介してゲート２８を覆っている。ソースフィールドプレート部４８を有する構成とすることにより、ソース２６の端部への電界集中を緩和することが可能であるため、信頼性の高い半導体装置を提供できる。
［第１１実施形態］
　次に、図２２を参照して、本開示の第１１実施形態に係る半導体素子２の断面構造を説明する。
　第１１実施形態に係る半導体素子２は、第１実施形態に係る半導体素子２と比較して、第２不純物領域２３が形成されていない点で相違する。この実施形態においてダイオード１７は、シリコン半導体層１３とカソード３０とのショットキー接合によって形成されたショットキーバリアダイオード９であってもよい。
　以上、本開示の一実施形態について説明したが、本開示は、他の形態で実施することもできる。
　たとえば、前述の実施形態では、半導体チップ５０の素子本体部１８が窒化物半導体層１２のみで形成されていたが、素子本体部１８の一部が、シリコン半導体層１３で形成されていてもよい。つまり、窒化物半導体層１２とシリコン半導体層１３との境界が、ベース部５１とメサ構造部５２との境界に一致しておらず、素子本体部１８（メサ構造部５２）の厚さ方向途中に位置していてもよい。
　また、特許請求の範囲に記載された事項の範囲で各々の実施形態の構成要素を組み合わせることが可能である。
　その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
　本出願は、２０２０年９月８日に日本国特許庁に提出された特願２０２０－１５０７７４号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
１　　　　：半導体装置
２　　　　：半導体素子
３　　　　：パッケージ
４　　　　：リードフレーム
５　　　　：ダイパッド部
６　　　　：リード部
７　　　　：導電層
８　　　　：導電部材
９　　　　：ショットキーバリアダイオード
１２　　　：窒化物半導体層
１３　　　：シリコン半導体層
１４　　　：バッファ層
１５　　　：導電層
１６　　　：絶縁層
１７　　　：ダイオード
１８　　　：素子本体部
１９　　　：引出部
２２　　　：第１不純物領域
２３　　　：第２不純物領域
２４　　　：第１窒化物半導体層
２５　　　：第２窒化物半導体層
２６　　　：ソース
２７　　　：ドレイン
２８　　　：ゲート
２９　　　：アノード
３０　　　：カソード
３１　　　：ソースコンタクト孔
３２　　　：ドレインコンタクト孔
３３　　　：ソース本体部
３４　　　：ソース延出部
３５　　　：ドレイン本体部
３６　　　：ドレイン延出部
３７　　　：貫通電極
３８　　　：貫通孔
３９　　　：共通電極
４０　　　：Ｃｕ配線
４１　　　：第１Ｃｕ配線
４２　　　：第２Ｃｕ配線
４３　　　：ソースリード
４４　　　：ソース配線
４５　　　：窒化物半導体部
４６　　　：ゲート導電部
４７　　　：ソース本体部
４８　　　：ソースフィールドプレート部
５０　　　：半導体チップ
５１　　　：ベース部
５２　　　：メサ構造部
５３　　　：（ベース部）第１主面
５４　　　：（ベース部）第２主面
５５Ａ　　：（ベース部）第１側面
５５Ｂ　　：（ベース部）第２側面
５５Ｃ　　：（ベース部）第３側面
５５Ｄ　　：（ベース部）第４側面
５６　　　：（メサ構造部）第１主面
５７　　　：（メサ構造部）第２主面
５８Ａ　　：（メサ構造部）第１側面
５８Ｂ　　：（メサ構造部）第２側面
５８Ｃ　　：（メサ構造部）第３側面
５８Ｄ　　：（メサ構造部）第４側面
５９　　　：段差
１００　　：二次元電子ガス
 

Claims (13)

  1. 　第１主面および前記第１主面の反対側の第２主面を有する半導体層と、
    　前記半導体層の前記第１主面上に形成された電子走行層と、
    　前記電子走行層上に形成された電子供給層と、
    　前記電子供給層上に形成されたゲート導電層と、
    　前記ゲート導電層を挟むように前記電子供給層上に形成されたソース導電層およびドレイン導電層と、
    　前記半導体層の前記第２主面上に形成され、前記ソース導電層に電気的に接続されたアノード導電層と、
    　前記半導体層の前記第１主面上に形成され、前記ドレイン導電層に電気的に接続されたカソード導電層と、
    　前記アノード導電層および前記カソード導電層に電気的に接続されるように前記半導体層を利用して形成された整流素子と、を含む、半導体装置。
  2. 　前記電子供給層、前記電子走行層および前記半導体層を貫通し、前記ソース導電層と前記アノード導電層とを接続する第１貫通配線を含む、請求項１に記載の半導体装置。
  3. 　前記カソード導電層は、前記ドレイン導電層から前記電子供給層および前記電子走行層を貫通し、前記半導体層の前記第１主面に接する第２貫通配線を含む、請求項３に記載の半導体装置。
  4. 　前記半導体層は、シリコン半導体層を含み、
    　前記電子走行層は、窒化物半導体層を含み、
    　前記半導体層と前記電子走行層との間に形成されたバッファ層をさらに含む、請求項１～３いずれか一項に記載の半導体装置
  5. 　前記電子供給層と前記ゲート導電層との間に形成された絶縁層をさらに含む、請求項１～４いずれか一項に記載の半導体装置。
  6. 　前記整流素子は、前記半導体層に形成され、前記アノード導電層に電気的に接続されたｐ型領域と、前記半導体層に形成され、前記カソード導電層に電気的に接続されたｎ型領域とを含む、請求項１～５いずれか一項に記載の半導体装置。
  7. 　前記整流素子は、前記半導体層に形成され、前記カソード導電層との間にショットキー接合するショットキー接合部を含む、請求項１～５いずれか一項に記載の半導体装置。
  8. 　前記電子供給層は、前記電子走行層とＡｌ組成が異なる窒化物半導体層を含む、請求項１～７いずれか一項に記載の半導体装置。
  9. 　前記電子走行層は、Ａｌ１－ＸＧａＸＮ（０＜Ｘ≦１）層を含み、
    　前記電子供給層は、Ａｌ１－ＸＧａＸＮ（０≦Ｘ＜１）層を含む、請求項８に記載の半導体装置。
  10. 　前記半導体層は、
    　前記半導体層の厚さ方向視において前記電子走行層および前記電子供給層が形成されている第１領域と、
    　前記厚さ方向視において、前記整流素子が形成されている第２領域と、を含み、
    　前記第２領域は、前記第１領域に隣接して形成されている、請求項１～９いずれか一項に記載の半導体装置。
  11. 　前記第２領域は、前記第１領域の外周に沿って形成されている、請求項１０に記載の半導体装置。
  12. 　前記電子走行層および前記電子供給層は、前記半導体層の前記第１主面の一部の領域に積層されることによって積層構造を形成しており、
    　前記半導体層は、前記半導体層の厚さ方向視に直交する方向において、前記積層構造の外側に形成された整流素子形成領域を含み、
    　前記整流素子は、前記整流素子形成領域に形成されたｐｎ接合を含む、請求項１～５のいずれか一項に記載の半導体装置。
  13. 　前記半導体層は、前記第１主面および前記第２主面において、互いに同一導電型の領域が露出した半導体基板を含む、請求項１～１２のいずれか一項に記載の半導体装置。
     
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