WO2021246741A1 - 표시 장치 - Google Patents

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이요한
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삼성디스플레이 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device.
  • An object of the present invention is to provide a display device capable of bias alignment and center alignment of light emitting devices using a single alignment signal (or alignment voltage).
  • a display device includes a plurality of pixels disposed in a display area, wherein the plurality of pixels include a first electrode and a second electrode spaced apart from each other in a first direction, and the It is disposed between the first electrode and the second electrode and includes at least one light emitting element electrically connected to the first electrode and the second electrode, and the first light emitting element between one end of the light emitting element and one end of the second electrode.
  • the interval in the direction is greater than the interval in the first direction between the other end of the light emitting device and one end of the first electrode.
  • a width of the second electrode in the first direction may be greater than a width of the first electrode in the first direction.
  • the light emitting device includes a first semiconductor layer, a second semiconductor layer, and an active layer disposed between the first semiconductor layer and the second semiconductor layer, wherein the first semiconductor layer is electrically connected to the second electrode and the second semiconductor layer may be electrically connected to the first electrode.
  • the first semiconductor layer may overlap the second electrode, and the second semiconductor layer may overlap the first electrode.
  • An area in which the second electrode overlaps the first semiconductor layer may be greater than an area in which the first electrode overlaps the second semiconductor layer.
  • a distance in the first direction between the active layer and one end of the first electrode may be substantially the same as a distance in the first direction between the active layer and one end of the second electrode.
  • the plurality of pixels may further include a first bank pattern disposed under the first electrode and overlapping the first electrode, and a second bank pattern disposed under the second electrode and overlapping the second electrode.
  • a distance in the first direction between one end of the second electrode and one end of the second bank pattern may be greater than a distance in the first direction between one end of the first electrode and one end of the first bank pattern.
  • a distance in the first direction between one end of the light emitting device and one end of the second bank pattern may be substantially the same as a distance in the first direction between the other end of the light emitting device and one end of the first bank pattern.
  • the light emitting device includes a first semiconductor layer, a second semiconductor layer, and an active layer disposed between the first semiconductor layer and the second semiconductor layer, and the first between one end of the second bank pattern and the active layer.
  • the distance in the direction may be greater than the distance in the first direction between one end of the first bank pattern and the active layer.
  • a display device includes a plurality of pixels disposed in a display area, wherein the plurality of pixels include a first electrode and a second electrode spaced apart from each other in a first direction, and the second electrode, respectively. at least one intermediate electrode disposed between the first electrode and the second electrode, a first light emitting element disposed between the intermediate electrode and the first electrode, and a second light emitting device disposed between the intermediate electrode and the second electrode.
  • the device may include an overlapping area of the intermediate electrode and the first light emitting device greater than an overlapping area of the intermediate electrode and the second light emitting device.
  • Each of the first light emitting device and the second light emitting device may include a first semiconductor layer, a second semiconductor layer, and an active layer disposed between the first semiconductor layer and the second semiconductor layer.
  • the intermediate electrode may overlap the first semiconductor layer of the first light emitting device.
  • the intermediate electrode may overlap the second semiconductor layer of the second light emitting device.
  • the distance in the first direction between one end of the intermediate electrode and one end of the first semiconductor layer of the first light emitting element is the first distance between the other end of the intermediate electrode and one end of the second semiconductor layer of the second light emitting element. It may be larger than the interval in the direction.
  • a distance in the first direction between one end of the intermediate electrode and the active layer of the first light emitting device may be substantially the same as a distance in the first direction between the other end of the intermediate electrode and the active layer of the second light emitting device .
  • the plurality of pixels may further include a bank pattern disposed under the middle electrode.
  • a distance in the first direction between one end of the middle electrode and one end of the bank pattern may be greater than a distance in the first direction between the other end of the middle electrode and the other end of the bank pattern.
  • a distance in the first direction between one end of the bank pattern and one end of the first light emitting device may be substantially the same as a distance in the first direction between the other end of the bank pattern and one end of the second light emitting device.
  • Each of the first light emitting device and the second light emitting device includes a first semiconductor layer, a second semiconductor layer, and an active layer disposed between the first semiconductor layer and the second semiconductor layer, A distance in the first direction between the active layer and one end of the bank pattern may be greater than a distance in the first direction between the active layer of the second light emitting device and the other end of the bank pattern.
  • the light emitting devices may be centrally aligned using a single alignment signal by designing the alignment electrode asymmetrically. That is, since a separate center alignment signal can be omitted, the alignment signal can be simplified, and a contact area between the light emitting element and the contact electrode can be stably secured through the center alignment.
  • 1 to 6 are perspective views and cross-sectional views of a light emitting device according to an exemplary embodiment, respectively.
  • FIG. 7 is a plan view illustrating a display device according to an exemplary embodiment.
  • 8 to 11 are circuit diagrams each showing a pixel according to an exemplary embodiment.
  • FIG. 12 is a plan view illustrating a pixel according to an exemplary embodiment.
  • 13 and 14 are cross-sectional views taken along line A-A' of FIG. 12 .
  • FIG. 15 is an enlarged cross-sectional view of area A of FIG. 13 .
  • 16 is a plan view illustrating a pixel according to another exemplary embodiment.
  • 17 and 18 are cross-sectional views taken along the line B-B' of FIG. 16 .
  • 19 is a plan view illustrating a pixel according to another exemplary embodiment.
  • 20 and 21 are cross-sectional views taken along the line C-C' of FIG. 19 .
  • FIG. 22 is a plan view illustrating a pixel according to another exemplary embodiment.
  • 23 and 24 are cross-sectional views taken along the line D-D' of FIG. 22 .
  • 1 to 6 are perspective views and cross-sectional views of a light emitting device according to an exemplary embodiment, respectively.
  • FIG. 1 to 6 illustrate a rod-shaped light emitting device LD having a cylindrical shape, the type and/or shape of the light emitting device LD is not limited thereto.
  • a light emitting device LD includes a first semiconductor layer 11 and a second semiconductor layer 13 , and the first and second semiconductor layers 11 . , 13) and an active layer 12 interposed between them.
  • the light emitting device LD may include a first semiconductor layer 11 , an active layer 12 , and a second semiconductor layer 13 sequentially stacked along the length L direction.
  • the light emitting device LD may be provided in the shape of a rod extending in one direction.
  • the extending direction of the light emitting device LD is referred to as a length L direction
  • the light emitting device LD may have one end and the other end along the length L direction.
  • one of the first and second semiconductor layers 11 and 13 may be disposed at one end of the light emitting device LD.
  • the other one of the first and second semiconductor layers 11 and 13 may be disposed at the other end of the light emitting device LD.
  • the light emitting device LD may be a bar-shaped light emitting diode manufactured in a bar shape.
  • bar-shaped refers to a rod-like shape that is long (ie, an aspect ratio greater than 1) in the length (L) direction, such as a cylinder or a polygonal prism, or a bar-like shape. ), and the shape of the cross-section is not particularly limited.
  • a length L of the light emitting device LD may be greater than a diameter D (or a width of a cross-section) thereof.
  • the light emitting device LD may have a size as small as a nanoscale to a micrometer scale.
  • each of the light emitting devices LD may have a diameter D and/or a length L in a range of nano-scale to micro-scale.
  • the size of the light emitting device LD is not limited thereto.
  • the size of the light emitting device LD may be variously changed according to design conditions of various devices using a light emitting device using the light emitting device LD as a light source, for example, a display device.
  • the first semiconductor layer 11 may include, for example, at least one N-type semiconductor layer.
  • the first semiconductor layer 11 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is an N-type semiconductor layer doped with a first dopant such as Si, Ge, Sn, etc. may include
  • the material constituting the first semiconductor layer 11 is not limited thereto, and in addition to this, the first semiconductor layer 11 may be formed of various materials.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single or multi-quantum well (MQW) structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on the upper and/or lower portions of the active layer 12 .
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or InAlGaN may be used to form the active layer 12 , and in addition to this, various materials may constitute the active layer 12 .
  • the light emitting device LD When a voltage equal to or greater than the threshold voltage is applied to both ends of the light emitting device LD, the light emitting device LD emits light while electron-hole pairs are combined in the active layer 12 .
  • the light emitting device LD can be used as a light source of various light emitting devices including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the active layer 12 , and may include a semiconductor layer of a different type from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include at least one P-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may include a P-type semiconductor layer doped with a second dopant such as Mg. have.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and in addition to this, various materials may form the second semiconductor layer 13 .
  • the thickness of the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 may be different from each other.
  • the thicknesses of the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 may mean thicknesses in the length (L) direction.
  • the thickness of the first semiconductor layer 11 may be greater than the thickness of the second semiconductor layer 13 . Due to a thickness difference between the first semiconductor layer 11 and the second semiconductor layer 13 , the active layer 12 may not be disposed at the center of the light emitting device LD. Accordingly, when the light emitting device LD is aligned using the permanent dipole of the active layer 12 , the center alignment of the light emitting device LD may not occur smoothly due to the eccentricity of the active layer 12 .
  • the light emitting device LD can be centrally aligned using a single alignment signal.
  • a detailed description thereof will be described later with reference to FIGS. 12 to 15 .
  • the light emitting device LD may further include an insulating layer INF provided on a surface thereof.
  • the insulating layer INF may be formed on the surface of the light emitting device LD to surround at least the outer peripheral surface of the active layer 12 , and may further surround one region of the first and second semiconductor layers 11 and 13 . have.
  • the insulating layer INF may expose both ends of the light emitting device LD having different polarities.
  • the insulating layer INF may include one end of each of the first and second semiconductor layers 11 and 13 positioned at both ends of the light emitting device LD in the length L direction, for example, two lower surfaces of a cylinder ( FIG. 1 ). And in FIG.
  • the upper and lower surfaces of the light emitting device LD may be exposed without being covered.
  • the insulating layer INF may expose both ends of the light emitting device LD having different polarities and side portions of the semiconductor layers 11 and 13 adjacent to both ends.
  • the insulating layer INF may include at least one insulating material selected from silicon nitride (SiNx), silicon oxide (SiOx), aluminum oxide (AlOx), and titanium oxide (TiOx), but is not limited thereto. does not That is, the constituent material of the insulating layer INF is not particularly limited, and the insulating layer INF may be composed of various currently known insulating materials.
  • the light emitting device LD may further include additional components in addition to the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and/or the insulating layer INF.
  • the light emitting device LD may include one or more phosphor layers, active layers, semiconductor layers and/or one or more phosphor layers disposed on one end side of the first semiconductor layer 11 , the active layer 12 and/or the second semiconductor layer 13 .
  • An electrode layer may be additionally included.
  • the light emitting device LD may further include at least one additional electrode 14 disposed on one end side of the second semiconductor layer 13 as shown in FIGS. 3 and 4 .
  • the light emitting device LD may further include at least one other additional electrode 15 disposed on one end side of the first semiconductor layer 11 as shown in FIGS. 5 and 6 . . 3 and 5 , a portion of the insulating layer INF is omitted for convenience of description.
  • each of the additional electrodes 14 and 15 may be an ohmic contact electrode, but is not limited thereto.
  • the additional electrodes 14 and 15 may be Schottky electrodes.
  • each of the additional electrodes 14 and 15 may include a metal or a metal oxide.
  • each of the additional electrodes 14 and 15 may include chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), oxides or alloys thereof, and indium tin oxide (ITO). ), a transparent electrode material such as Indium Zinc Oxide (IZO), Zinc Oxide (ZnO), Indium Tin Zinc Oxide (ITZO), etc. may be formed alone or by mixing.
  • the additional electrodes 14 and 15 may be substantially transparent or translucent. Accordingly, light generated from the light emitting device LD may pass through the additional electrodes 14 and 15 and be emitted to the outside of the light emitting device LD.
  • the insulating layer INF may or may not at least partially surround the outer peripheral surfaces of the additional electrodes 14 and 15 . That is, the insulating layer INF may be selectively formed on the surfaces of the additional electrodes 14 and 15 . Also, the insulating layer INF is formed to expose both ends of the light emitting device LD having different polarities, and for example, at least one region of the additional electrodes 14 and 15 may be exposed. According to an embodiment, the insulating layer INF may have a curved shape in a corner region adjacent to the additional electrodes 14 and 15 . The curved surface may be formed due to etching when manufacturing the light emitting device LD. In another embodiment, the insulating layer INF may not be provided.
  • connection may refer to a physical and/or electrical connection (or connection) inclusively. Also, it may refer generically to direct and/or indirect connections (or connections) and integral or non-integral connections.
  • the insulating layer INF on the surface of the light emitting device LD, surface defects of the light emitting device LD may be minimized, thereby improving lifespan and efficiency.
  • an undesirable short circuit may occur between the light emitting devices LD even when the plurality of light emitting devices LD are disposed close to each other. can be prevented from doing
  • the light emitting device LD may be manufactured through a surface treatment process. For example, when a plurality of light emitting devices LD are mixed with a fluid solution (or solvent) and supplied to each light emitting region (eg, a light emitting region of each pixel), the light emitting devices LD are Each of the light emitting devices LD may be surface-treated so as to be uniformly dispersed without being non-uniformly agglomerated in the solution.
  • the insulating layer INF itself may be formed as a hydrophobic layer using a hydrophobic material, or a hydrophobic layer made of a hydrophobic material may be additionally formed on the insulating layer INF.
  • the hydrophobic material may be a material containing fluorine to exhibit hydrophobicity.
  • the hydrophobic material may be applied to the light emitting devices LD in the form of a self-assembled monolayer (SAM).
  • SAM self-assembled monolayer
  • the hydrophobic material may include octadecyl trichlorosilane, fluoroalkyl trichlorosilane, perfluoroalkyl triethoxysilane, or the like.
  • the hydrophobic material may be a commercially available fluorine-containing material such as Teflon(TM) or Cytop(TM), or a material corresponding thereto.
  • the light emitting device including the above-described light emitting device LD may be used in various types of devices requiring a light source, including a display device.
  • a display device For example, at least one micro light emitting device LD, for example, a plurality of micro light emitting devices LD each having a size of a nano scale to a micro scale, is disposed in each pixel area of the display panel, and the micro light emitting device A light source (or a light source unit) of each pixel may be configured using the LDs.
  • the field of application of the light emitting device LD is not limited to the display device.
  • the light emitting device LD may be used in other types of devices that require a light source, such as a lighting device.
  • FIG. 7 is a plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 7 illustrates a display device, particularly a display panel PNL provided in the display device, as an example of a device capable of using the light emitting device LD described with reference to FIGS. 1 to 6 as a light source according to an embodiment.
  • each of the pixels PXL of the display panel PNL may include at least one light emitting device LD.
  • the structure of the display panel PNL is briefly illustrated with the display area DA as the center.
  • at least one driving circuit unit eg, at least one of a scan driver and a data driver
  • a plurality of wires may be further disposed on the display panel PNL.
  • a display panel PNL may include a base layer BSL and a plurality of pixels PXL disposed on the base layer BSL.
  • the display panel PNL and the base layer BSL for forming the same may include a display area DA for displaying an image and a non-display area NDA excluding the display area DA. have.
  • pixels PXL may be disposed in the display area DA on the base layer BSL.
  • the display area DA may be disposed in a central area of the display panel PNL, and the non-display area NDA may be disposed at an edge area of the display panel PNL to surround the display area DA. have.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and positions thereof may be changed.
  • the display area DA may constitute a screen on which an image is displayed.
  • the base layer BSL may constitute a base member of the display panel PNL.
  • the base layer BSL may be a rigid or flexible substrate or film, and the material or properties thereof are not particularly limited.
  • the base layer (BSL) may be a rigid substrate made of glass or tempered glass, a flexible substrate (or thin film) made of plastic or metal, or at least one insulating film, and the material and/or physical properties of the special not limited
  • the base layer BSL may be transparent, but is not limited thereto.
  • the base layer BSL may be a transparent, translucent, opaque, or reflective base member.
  • the base layer BSL may include a display area DA including a plurality of pixel areas in which each pixel PXL is formed, and a non-display area NDA disposed outside the display area DA.
  • the base layer BSL may include Various wirings and/or built-in circuits connected to the pixels PXL of the display area NDA may be disposed in the non-display area NDA.
  • the pixels PXL may be disposed in each pixel area of the display area DA.
  • the pixels PXL may be arranged in the display area DA in a stripe or pentile arrangement structure, but is not limited thereto.
  • the pixels PXL may be arranged in the display area DA in various currently known arrangement structures.
  • Each pixel PXL may include at least one light source driven by a predetermined control signal (eg, a scan signal and a data signal) and/or a predetermined power supply (eg, a first power supply and a second power supply).
  • a predetermined control signal eg, a scan signal and a data signal
  • a predetermined power supply eg, a first power supply and a second power supply
  • each pixel PXL is the light emitting device LD according to any one of the embodiments of FIGS. 1 to 6 , for example, at least one having a size as small as a nano-scale to a micro-scale, respectively.
  • the type of the light emitting device LD that can be used as a light source of the pixel PXL is not limited thereto.
  • each pixel PXL may include a light emitting device having a core-shell structure manufactured by a growth method.
  • the light emitting device of the core-shell structure may be a light emitting device of a micro-miniature core-shell structure having a size as small as a nano-scale to a micro-scale, but the size of the light-emitting device of the core-shell structure is not limited. .
  • each pixel PXL may be configured as an active pixel.
  • the types, structures, and/or driving methods of the pixels PXL applicable to the display device are not particularly limited.
  • each pixel PXL may be configured as a pixel of a passive or active type light emitting display device having various currently known structures and/or driving methods.
  • 8 to 11 are circuit diagrams each showing a pixel according to an exemplary embodiment.
  • FIGS. 8 to 11 illustrate different embodiments of a pixel PXL that may be applied to an active display device.
  • the types of the pixel PXL and the display device to which the embodiment may be applied are not limited thereto.
  • each of the pixels PXL illustrated in FIGS. 8 to 11 may be any one of the pixels PXL included in the display panel PNL of FIG. 7 , and the pixels PXL include They may have substantially the same or similar structures to each other.
  • a pixel PXL includes a light source unit LSU for generating light having a luminance corresponding to a data signal. Also, the pixel PXL may selectively further include a pixel circuit PXC for driving the light source unit LSU.
  • the light source unit LSU may include a plurality of light emitting devices LD connected between the first power source VDD and the second power source VSS.
  • the light source unit LSU includes a first electrode ET1 connected to the first power source VDD via the pixel circuit PXC and the first power line PL1 , and a second power line PL2 . ) through the second electrode ET2 connected to the second power source VSS, and a plurality of light emitting elements LD connected in parallel in the same direction between the first and second electrodes ET1 and ET2. ) may be included.
  • the first electrode ET1 may be an anode electrode
  • the second electrode ET2 may be a cathode electrode.
  • each of the light emitting devices LD has a P-type end connected to the first power source VDD through the first electrode ET1 and the second power source VSS through the second electrode ET2.
  • each light emitting device LD connected in the forward direction between the first power source VDD and the second power source VSS constitutes each effective light source, and these effective light sources are collected to form a light source unit ( LSU) can be configured.
  • LSU light source unit
  • the first and second power sources VDD and VSS may have different potentials so that the light emitting devices LD emit light.
  • the first power VDD may be set as a high potential power
  • the second power VSS may be set as a low potential power.
  • a potential difference between the first and second power sources VDD and VSS may be set to be greater than or equal to the threshold voltage of the light emitting elements LD during at least the light emission period of the pixel PXL.
  • the P-type end of the light emitting elements LD constituting each light source unit LSU is one electrode of the light source unit LSU (eg, the first electrode ET1 of each pixel PXL). It is commonly connected to the pixel circuit PXC through (also referred to as a “first pixel electrode” or “first alignment electrode”), and a first power supply through the pixel circuit PXC and the first power line PL1 (VDD) can be connected.
  • the N-type ends of the light emitting elements LD may have other electrodes of the light source unit LSU (eg, the second electrode ET2 (“second pixel electrode” or “second alignment) of each pixel PXL”. electrode”) and the second power supply line PL2 may be commonly connected to the second power source VSS.
  • the light emitting elements LD of the light source unit LSU may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC.
  • the pixel circuit PXC may supply a driving current corresponding to the grayscale value of the corresponding frame data to the light source unit LSU.
  • the driving current supplied to the light source unit LSU may flow through the light emitting devices LD connected in a forward direction. Accordingly, the light source unit LSU may emit light having a luminance corresponding to the driving current while each light emitting element LD emits light with a luminance corresponding to the current flowing therein.
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj of the corresponding pixel PXL.
  • the pixel circuit PXC of the pixel PXL is the display area It may be connected to the i-th scan line Si and the j-th data line Dj of (DA).
  • the pixel circuit PXC may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the first transistor T1 (also referred to as a “driving transistor”) is connected between the first power source VDD and the light source unit LSU. And, the gate electrode of the first transistor T1 is connected to the first node N1. The first transistor T1 controls the driving current supplied to the light source unit LSU in response to the voltage of the first node N1 .
  • the second transistor T2 (also referred to as a “switching transistor”) is connected between the data line Dj and the first node N1 . And, the gate electrode of the second transistor T2 is connected to the scan line Si.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage (eg, a low-level voltage) is supplied from the scan line Si, and the data line Dj and the first node N1 are turned on. electrically connect to a gate-on voltage (eg, a low-level voltage) is supplied from the scan line Si, and the data line Dj and the first node N1 are turned on. electrically connect to a gate-on voltage (eg, a low-level voltage) is supplied from the scan line Si, and the data line Dj and the first node N1 are turned on. electrically connect to a gate-on voltage (eg, a low-level voltage) is supplied from the scan line Si, and the data line Dj and the first node N1 are turned on. electrically connect
  • the data signal of the corresponding frame is supplied to the data line Dj, and the data signal is transmitted to the first node N1 via the second transistor T2. Accordingly, the storage capacitor Cst is charged with a voltage corresponding to the data signal.
  • One electrode of the storage capacitor Cst is connected to the first power source VDD, and the other electrode of the storage capacitor Cst is connected to the first node N1 .
  • the storage capacitor Cst is charged with a voltage corresponding to the data signal supplied to the first node N1 during each frame period.
  • transistors included in the pixel circuit PXC for example, the first and second transistors T1 and T2 are all P-type transistors in FIG. 8 , the present invention is not limited thereto. That is, at least one of the first and second transistors T1 and T2 may be changed to an N-type transistor.
  • both of the first and second transistors T1 and T2 may be N-type transistors.
  • the gate-on voltage of the scan signal for writing the data signal supplied to the data line Dj to the pixel PXL in each frame period may be a high level voltage (also referred to as a “gate-high voltage”).
  • the voltage of the data signal for turning on the first transistor T1 may be at a level opposite to that of the embodiment of FIG. 8 .
  • a data signal having a higher voltage may be supplied as the grayscale value to be expressed increases.
  • the interconnection positions of the pixel circuit PXC and the light source unit LSU may be changed.
  • the pixel circuit PXC is the light source unit LSU.
  • the second power source VSS and the storage capacitor Cst may be connected between the first node N1 and the second power source VSS.
  • the present invention is not limited thereto.
  • the pixel circuit PXC is composed of N-type transistors
  • the pixel circuit PXC is connected between the first power source VDD and the light source unit LSU, and the storage capacitor Cst ) may be connected between the first node N1 and the first power source VDD.
  • the pixel PXL shown in FIG. 9 has the configuration and configuration and The operation is substantially similar to the pixel PXL of FIG. 8 . Accordingly, a detailed description of the pixel PXL of FIG. 9 will be omitted.
  • the structure of the pixel circuit PXC is not limited to the embodiment illustrated in FIGS. 8 and 9 . That is, the pixel circuit PXC may be configured with pixel circuits of various currently known structures and/or driving methods. For example, the pixel circuit PXC may be configured as in the embodiment illustrated in FIG. 10 .
  • the pixel circuit PXC may be further connected to at least one other scan line (or control line) in addition to the scan line Si of the corresponding horizontal line.
  • the pixel circuit PXC of the pixel PXL disposed in the i-th row of the display area DA is connected to the i-1 th scan line Si-1 and/or the i+1 th scan line Si+1. more can be connected.
  • the pixel circuit PXC may be further connected to a third power source in addition to the first and second power sources VDD and VSS.
  • the pixel circuit PXC may also be connected to the initialization power source Vint.
  • the pixel circuit PXC may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • the first transistor T1 is connected between the first power source VDD and the light source unit LSU.
  • one electrode (eg, a source electrode) of the first transistor T1 is connected to the first power source VDD through the fifth transistor T5 and the first power line PL1 , and the first transistor
  • the other electrode (eg, the drain electrode) of T1 is connected to one electrode of the light source unit LSU (eg, the first pixel electrode and/or the first electrode of the corresponding pixel PXL) via the sixth transistor T6. contact electrode).
  • the gate electrode of the first transistor T1 is connected to the first node N1.
  • the first transistor T1 controls the driving current supplied to the light source unit LSU in response to the voltage of the first node N1 .
  • the second transistor T2 is connected between the data line Dj and one electrode of the first transistor T1 . And, the gate electrode of the second transistor T2 is connected to the corresponding scan line Si.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage is supplied from the scan line Si to electrically connect the data line Dj to one electrode of the first transistor T1 . Accordingly, when the second transistor T2 is turned on, the data signal supplied from the data line Dj is transferred to the first transistor T1 .
  • the third transistor T3 is connected between the other electrode of the first transistor T1 and the first node N1 . And, the gate electrode of the third transistor T3 is connected to the corresponding scan line Si. The third transistor T3 is turned on when a scan signal of a gate-on voltage is supplied from the scan line Si to connect the first transistor T1 in a diode form.
  • the fourth transistor T4 is connected between the first node N1 and the initialization power source Vint. And, the gate electrode of the fourth transistor T4 is connected to the previous scan line, for example, the i-1 th scan line Si-1.
  • the fourth transistor T4 is turned on when the scan signal of the gate-on voltage is supplied to the i-1 th scan line Si-1 to transfer the voltage of the initialization power Vint to the first node N1. transmit
  • the voltage of the initialization power source Vint for initializing the gate voltage of the first transistor T1 may be less than or equal to the lowest voltage of the data signal.
  • the fifth transistor T5 is connected between the first power source VDD and the first transistor T1 . And, the gate electrode of the fifth transistor T5 is connected to the corresponding emission control line, for example, the i-th emission control line Ei.
  • the fifth transistor T5 is turned off when an emission control signal of a gate-off voltage (eg, a high level voltage) is supplied to the emission control line Ei, and is turned on in other cases.
  • a gate-off voltage eg, a high level voltage
  • the sixth transistor T6 is connected between the first transistor T1 and the light source unit LSU. And, the gate electrode of the sixth transistor T6 is connected to the corresponding emission control line, for example, the i-th emission control line Ei.
  • the sixth transistor T6 is turned off when the emission control signal of the gate-off voltage is supplied to the emission control line Ei, and is turned on in other cases.
  • the seventh transistor T7 is connected between one electrode of the light source unit LSU (eg, the first pixel electrode ET1 of the corresponding pixel PXL) and the initialization power supply Vint. And, the gate electrode of the seventh transistor T7 is connected to any one of the scan lines of the next stage (next horizontal pixel column), for example, the i+1th scan line Si+1.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the i+1-th scan line Si+1 to convert the voltage of the initialization power Vint to one of the light source unit LSU. supplied to the electrode.
  • the voltage of one electrode of the light source unit LSU is initialized.
  • the control signal for controlling the operation of the seventh transistor T7 may be variously changed.
  • the gate electrode of the seventh transistor T7 may be connected to the scan line of the corresponding horizontal line, that is, the i-th scan line Si.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the i-th scan line Si to supply the voltage of the initialization power Vint to one electrode of the light source unit LSU.
  • the storage capacitor Cst is connected between the first power source VDD and the first node N1 .
  • the storage capacitor Cst stores a data signal supplied to the first node N1 and a voltage corresponding to the threshold voltage of the first transistor T1 in each frame period.
  • first to seventh transistors T1 to T7 are all P-type transistors in FIG. 10
  • the present invention is not limited thereto.
  • at least one of the first to seventh transistors T1 to T7 may be changed to an N-type transistor.
  • each light source unit LSU that is, the light emitting elements LD
  • the present invention is not limited thereto.
  • the light source unit LSU of each pixel PXL may be configured to include a series connection structure.
  • FIG. 11 a detailed description of a configuration similar to or identical to that of the embodiment of FIGS. 8 to 10 (eg, the pixel circuit PXC) will be omitted.
  • the light source unit LSU may include at least two light emitting devices connected in series to each other.
  • the light source unit LSU is connected in series between the first power source VDD and the second power source VSS in a forward direction to constitute each effective light source, the first light emitting element LD1 and the second light emitting element (LD2) and a third light emitting device LD3 may be included.
  • the corresponding light emitting device is referred to as “the first light emitting device LD1” and “the second light emitting device LD2”. )” or “third light emitting device LD3”.
  • At least one of the first, second, and third light emitting devices LD1, LD2, and LD3 is arbitrarily referred to, or the first, second, and third light emitting devices LD1, LD2, and LD3 When generically referred to, it will be referred to as a “light emitting device (LD)” or “light emitting devices (LD)”.
  • the P-type end of the first light emitting element LD1 is connected to the first power source VDD through the first electrode ET1 of the light source unit LSU, and the N-type end of the first light emitting element LD1 is It may be connected to the P-type end of the second light emitting device LD2 through the first intermediate electrode IET1 .
  • the P-type end of the second light emitting element LD2 is connected to the N-type end of the first light emitting element LD1
  • the N-type end of the second light emitting element LD2 is connected to the second intermediate electrode IET2 through the second intermediate electrode IET2 . 3 It may be connected to the P-type end of the light emitting device LD3.
  • the P-type end of the third light emitting element LD3 is connected to the N-type end of the second light emitting element LD2, and the N-type end of the third light emitting element LD3 is connected to the second electrode ( ET2) and the second power line PL2 may be connected to the second power source VSS.
  • the first, second, and third light emitting elements LD1 , LD2 , and LD3 are sequentially connected in series between the first and second electrodes ET1 and ET2 of the light source unit LSU.
  • FIG. 11 illustrates an embodiment in which the light emitting devices LD are connected in a three-stage series structure
  • the present invention is not limited thereto.
  • two light emitting elements LD may be connected in a two-stage series structure, or four or more light emitting elements LD may be connected in a four-stage series structure or more.
  • the voltage applied between the first and second electrodes ET1 and ET2 increases compared to the light source unit LSU having a structure in which the light emitting elements LD are connected in parallel, and the light source unit LSU
  • the magnitude of the driving current flowing in the ? may be decreased. Accordingly, when the light source unit LSU of each pixel PXL is configured by applying the series connection structure of the light emitting elements LD, the panel current flowing through the display panel PNL can be reduced as the display device is driven. have.
  • the driving transistor eg, the first transistor T1
  • the driving circuit It is possible to reduce the size of the output stage buffer (eg, the amplification circuit of each channel).
  • the light source unit LSU in which the light emitting elements LD are connected only in parallel, when a short defect occurs in at least one of the light emitting elements LD, a driving current flows through the defective light emitting element and the remaining light emitting elements A driving current may not smoothly flow through the LDs. Accordingly, a dark spot defect may occur.
  • the light source unit LSU in which the light emitting elements LD are connected in a series structure of at least two stages, even if a short defect occurs in some series stages, a driving current flows through the light emitting elements LD of the remaining series stages.
  • the light emitting devices LD of the remaining series stage may emit light.
  • the pixel PXL may include the pixel circuit PXC and/or the light source unit LSU having various structures.
  • the structure of the pixel PXL applicable to the present invention is not limited to the embodiments illustrated in FIGS. 8 to 11 , and each pixel PXL may have various currently known structures.
  • the pixel circuit PXC included in each pixel PXL may be configured with pixel circuits of various currently known structures and/or driving methods.
  • each pixel PXL may be configured inside a passive light emitting display device or the like.
  • the pixel circuit PXC is omitted, and the first and second electrodes ET1 and ET2 of the light source unit LSU are respectively the scan line Si, the data line Dj, the power line and/or the control line. It can be directly connected to a line or the like.
  • FIG. 12 is a plan view illustrating a pixel according to an exemplary embodiment.
  • Each pixel PXL illustrated in FIG. 12 may be any one of the pixels PXL illustrated in FIGS. 8 to 11 .
  • the pixels PXL disposed in the display area DA of FIG. 4 may have substantially the same or similar structure to each other.
  • the structure of the pixel PXL is illustrated with the light source unit LSU of the pixel PXL as the center.
  • the pixel PXL may further include circuit elements constituting each pixel circuit (eg, the pixel circuit PXC of FIGS. 8 to 11 ).
  • the circuit elements may be disposed on a different layer from the light source unit LSU.
  • the circuit elements are disposed on a circuit element layer (or, also referred to as a “pixel circuit layer”) positioned on one surface of the base layer BSL, and the light source unit LSU is a display element positioned on the circuit element layer. may be placed on the floor.
  • each light source unit LSU is connected to a predetermined power line (eg, first and/or second power source) through the first and second contact holes CH1 and CH2. It is connected to the lines PL1 and PL2, a circuit element (eg, at least one circuit element constituting the pixel circuit PXC) and/or a signal line (eg, the scan line Si and/or the data line Dj).
  • a circuit element eg, at least one circuit element constituting the pixel circuit PXC
  • a signal line eg, the scan line Si and/or the data line Dj.
  • at least one of the first and second electrodes ET1 and ET2 of each pixel PXL may include a contact hole and /or it may be directly connected to a predetermined power line and/or signal line without passing through an intermediate line or the like.
  • the pixel PXL includes a first electrode ET1 and a second electrode ET2 spaced apart from each other, and between the first and second electrodes ET1 and ET2 . It may include a plurality of light emitting devices LD electrically connected to the first and second electrodes ET1 and ET2.
  • the first electrode ET1 and the second electrode ET2 may be alternately arranged while being spaced apart from each other in the first direction (X-axis direction).
  • each of the first electrode ET1 and the second electrode ET2 may extend in a second direction (Y-axis direction) intersecting the first direction.
  • the shape, arrangement direction, and/or mutual arrangement structure of the electrodes constituting the light source unit LSU is not limited thereto, and may be variously changed.
  • at least one of the first electrode ET1 and the second electrode ET2 may have a bent or bent structure in one region.
  • the width WET2 of the second electrode ET2 in the first direction (X-axis direction) may be greater than the width WET1 of the first electrode ET1 in the first direction (X-axis direction).
  • the active layer 12 is positioned at the center of the light emitting device LD. Even if not disposed, the light emitting device LD may be centrally aligned by designing a large width WET1 in the first direction (X-axis direction) of the first electrode ET1 overlapping the first semiconductor layer 11 . A detailed description thereof will be described later with reference to FIG. 15 .
  • the first electrode ET1 is electrically connected to the first electrode wiring ETL1 (also referred to as a “first alignment wiring” or a “first connection wiring”), and the first electrode wiring ETL1 may be electrically connected to the pixel circuit PXC and/or the first power source VDD through In some embodiments, the first electrode ET1 and the first electrode wiring ETL1 may be integrally or non-integrally connected. When the first electrode ET1 and the first electrode wire ETL1 are integrally connected, the first electrode ET1 and the first electrode wire ETL1 are connected to different regions of one electrode, wire, or pattern. may be considered.
  • the second electrode ET2 is electrically connected to the second electrode wiring ETL2 (also referred to as a “second alignment wiring” or a “second connection wiring”), and the second electrode wiring ETL2 may be electrically connected to the second power source VSS through In some embodiments, the second electrode ET2 and the second electrode wiring ETL2 may be integrally or non-integrally connected. When the second electrode ET2 and the second electrode wire ETL2 are integrally connected, the second electrode ET2 and the second electrode wire ETL2 are connected to different regions of one electrode, wire, or pattern. may be considered.
  • each of the first and second electrode wires ETL1 and ETL2 may extend along a direction crossing the first and second electrodes ET1 and ET2 .
  • each of the first and second electrode wires ETL1 and ETL2 may extend in a first direction (X-axis direction) and may be disposed parallel to each other with electrodes of the corresponding light source unit LSU therebetween. have.
  • the first electrode line ETL1 may be connected between the first power line PL1 and the first electrode ET1 .
  • the first electrode wiring ETL1 is a first power supply VDD (or a scan signal, a data signal, or a predetermined other control signal) supplied from the first power supply line PL1 during a driving period of the display device. driving signal) may be supplied, and may be transmitted to the first electrode ET1.
  • the first electrode wiring ETL1 includes a first contact hole CH1, a predetermined circuit element (eg, at least one transistor constituting the pixel circuit PXC), and a power line (eg, the first electrode wiring ETL1 ).
  • each pixel PXL may further include a pixel circuit PXC connected between the first electrode line ETL1 and the first power source VDD.
  • the pixel circuit PXC is disposed under each light source unit LSU and electrically connected to the first electrode wiring ETL1 of the light source unit LSU through the first contact hole CH1 .
  • the first electrode wiring ETL1 may be connected to a signal line to which a predetermined first driving signal is supplied via the first contact hole CH1 or the like.
  • the first electrode wiring ETL1 may be directly connected to the first power line PL1 or a predetermined signal line without passing through the first contact hole CH1 and/or a circuit element.
  • the first electrode wiring ETL1 may be integrally or non-integrally connected to the first power line PL1 or a predetermined signal line.
  • the first electrode wiring ETL1 connected to the first electrode ET1 of each of the pixels PXL is first formed in a form commonly connected to the plurality of pixels PXL, so that the light emitting devices LD ) may be supplied with a predetermined first alignment signal (or a first alignment voltage) in the alignment step.
  • the second electrode line ETL2 may be connected between the second power line PL2 and the second electrode ET2 .
  • the second electrode wiring ETL2 receives a second power source VSS (or a second driving signal such as a scan signal, a data signal, or a predetermined other control signal) during a period in which the display device is driven, and receives the second power supply VSS. It can be transferred to the electrode ET2.
  • the second electrode wiring ETL2 includes a second contact hole CH2, a predetermined circuit element (eg, at least one transistor constituting the pixel circuit PXC), and a power line (eg, the second electrode wiring ETL2).
  • the second power line PL2) and/or a signal line may be electrically connected.
  • the second electrode wiring ETL2 may be connected to the second power line PL2 disposed under the second contact hole CH2 through the second contact hole CH2 .
  • the second electrode line ETL2 may be directly connected to the second power line PL2 or a predetermined signal line without passing through the second contact hole CH2 and/or a circuit element.
  • the second electrode line ETL2 may be integrally or non-integrally connected to the second power line PL2 or a predetermined signal line.
  • the second electrode wiring ETL2 may receive a predetermined second alignment signal (or a second alignment voltage) in the step of aligning the light emitting elements LD. Meanwhile, during a period in which the display device is actually driven, the second electrode line ETL2 may receive the second power source VSS or a predetermined second driving signal.
  • the first and second electrode wirings ETL1 and ETL2 may be formed in each of the light source units LSU in the step of aligning the light emitting elements LD inside each pixel PXL to manufacture a display device. They may be alignment wires that are supplied with a predetermined alignment signal applied to , and are disposed on a path through which an alignment current corresponding to the alignment signal flows. In addition, the first and second electrode wires ETL1 and ETL2 are supplied with a predetermined driving voltage applied to each light source unit LSU in the driving stage of the display device (for example, in actual use). , may be connection wires disposed on a path through which the driving current of each pixel PXL flows.
  • first alignment signal or first alignment voltage
  • second alignment signal or second alignment voltage
  • first alignment signal and second alignment signal have a voltage difference and/or phase difference to which the light emitting devices LD can be aligned.
  • At least one of the first alignment signal (or the first alignment voltage) and the second alignment signal (or the second alignment voltage) may be an AC signal, but is not limited thereto.
  • At least one light emitting device LD may be disposed between the first electrode ET1 and the second electrode ET2 to be electrically connected to the first electrode ET1 and the second electrode ET2 .
  • each light emitting device LD may be a light emitting device using a material having an inorganic crystalline structure and using a microminiature, for example, a size as small as a nano-scale to a micro-scale.
  • each light emitting device LD may be a miniature rod-shaped light emitting device having a size ranging from a nano-scale to a micro-scale, as shown in FIGS. 1 to 6 .
  • the size, type, and shape of the light emitting devices LD may be variously changed.
  • each light emitting device LD may be a light emitting device having a core-shell structure manufactured by a growth method.
  • the light emitting device having the core-shell structure may be a micro light emitting device having a size ranging from nano scale to micro scale, but is not limited thereto.
  • the light emitting devices LD are prepared in a dispersed form in a predetermined solution, and a bank (““ may be supplied to each light emitting region) surrounded by a pixel defining layer”).
  • the light emitting devices LD may be supplied to each pixel area through an inkjet method, a slit coating method, or other various methods.
  • the light emitting devices LD may be mixed with a volatile solvent and supplied to the light emitting region of each pixel PXL.
  • a predetermined alignment signal or alignment voltage
  • the solvent may be evaporated or removed by other methods to stably dispose the light emitting devices LD inside each pixel PXL.
  • the pixel PXL may further include a plurality of bank patterns PW overlapping one region of each of the electrodes constituting the light source unit LSU.
  • the bank patterns PW may be arranged to be spaced apart from each other in the first direction (X-axis direction), respectively. Also, each of the bank patterns PW may extend in the second direction (Y-axis direction).
  • the shape, the arrangement direction, and/or the mutual arrangement structure of the bank patterns PW are not limited thereto, and may be variously changed.
  • the bank patterns PW include a first bank pattern PW1 and a third bank pattern PW3 overlapping the first electrode ET1 , a second bank pattern PW2 overlapping the second electrode ET2 , and A fourth bank pattern PW4 may be included.
  • the above-described first light emitting device LD1 is disposed between the first bank pattern PW1 and the second bank pattern PW2
  • the second light emitting device LD2 includes the second bank pattern PW2 and the third bank pattern PW2 . It is disposed between PW3
  • the third light emitting device LD3 may be disposed between the third bank pattern PW3 and the fourth bank pattern PW4 .
  • the pixel PXL may further include a plurality of contact electrodes CE overlapping one region of each of the electrodes constituting the light source unit LSU.
  • the contact electrodes CE may be arranged to be spaced apart from each other in the first direction (X-axis direction). Also, each of the contact electrodes CE may extend in the second direction (Y-axis direction).
  • the shape, arrangement direction, and/or mutual arrangement structure of the contact electrodes CE is not limited thereto, and may be variously changed.
  • the contact electrodes CE include a first contact electrode CE1 and a third contact electrode CE3 overlapping the first electrode ET1 , a second contact electrode CE2 overlapping the second electrode ET2 , and A fourth contact electrode CE4 may be included.
  • the first contact electrode CE1 overlaps one end of the first light emitting element LD1
  • the second contact electrode CE2 overlaps the other end of the first light emitting element LD1 and one end of the second light emitting element LD2
  • the third contact electrode CE3 overlaps the other end of the second light emitting element LD2 and one end of the third light emitting element LD3
  • the fourth contact electrode CE4 is the other end of the third light emitting element LD3 .
  • 13 and 14 are cross-sectional views taken along line A-A' of FIG. 12 .
  • 15 is an enlarged cross-sectional view of area A of FIG. 13 .
  • FIG. 13 and 14 illustrate cross-sections of the pixel PXL according to example embodiments.
  • a pixel PXL and a display device including the same include a circuit element layer PCL and a display element layer DPL sequentially disposed on one surface of a base layer BSL. may include
  • the circuit element layer PCL may include at least one circuit element electrically connected to the light emitting elements LD of each pixel PXL.
  • the circuit element layer PCL may include a plurality of transistors T and a storage capacitor Cst constituting each pixel circuit PXC.
  • the circuit element layer PCL may further include at least one power line and/or signal line connected to each of the pixel circuits PXC and/or the light source unit LSU.
  • circuit element layer PCL For convenience of description, only one transistor T among circuit elements and wirings disposed in the circuit element layer PCL is representatively illustrated in FIG. 13 .
  • the planar/cross-sectional structure of the circuit element layer PCL may be variously changed, and the position and cross-sectional structure of each transistor T may be variously changed according to embodiments.
  • the circuit element layer PCL may include a plurality of insulating layers.
  • the circuit element layer PCL may include a buffer layer BFL, a gate insulating layer GI, an interlayer insulating layer ILD, and/or a passivation layer PSV sequentially stacked on one surface of the base layer BSL.
  • the circuit element layer PCL may further include at least one light blocking pattern (not shown) disposed under at least some of the transistors T.
  • the buffer layer BFL may prevent impurities from diffusing into each circuit element.
  • the buffer layer BFL may be configured as a single layer, but may also be configured as a multi-layer of at least two or more layers. When the buffer layer BFL is provided in multiple layers, each layer may be formed of the same material or may be formed of different materials.
  • Various circuit elements such as transistors T and storage capacitor Cst and various wirings connected to the circuit elements may be disposed on the buffer layer BFL. Meanwhile, in some embodiments, the buffer layer BFL may be omitted, and in this case, at least one circuit element and/or wiring may be directly disposed on one surface of the base layer BSL.
  • Each transistor T includes a semiconductor layer SCL (also referred to as a “semiconductor pattern” or an “active layer”), a gate electrode GE, and first and second transistor electrodes TE1 and TE2 . Meanwhile, according to an embodiment, in FIG. 13 , each transistor T includes first and second transistor electrodes TE1 and TE2 formed separately from the semiconductor layer SCL. However, in the present invention This is not limited thereto. For example, in another embodiment of the present invention, the first and/or second transistor electrodes TE1 and TE2 provided in the at least one transistor T may be integrated with each semiconductor layer SCL. have.
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may be disposed between the base layer BSL on which the buffer layer BFL is formed and the gate insulating layer GI.
  • the semiconductor layer SCL includes a first region in contact with each of the first transistor electrodes TE1 , a second region in contact with each of the second transistor electrodes TE2 , and between the first and second regions. It may include a located channel region.
  • one of the first and second regions may be a source region and the other may be a drain region.
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, oxide semiconductor, or the like.
  • the channel region of the semiconductor layer SCL may be an intrinsic semiconductor pattern as a semiconductor pattern not doped with impurities, and the first and second regions of the semiconductor layer SCL may each be a semiconductor pattern doped with a predetermined impurity. have.
  • the semiconductor layer SCL of the transistors T constituting each pixel circuit PXC may be formed of substantially the same or similar material.
  • the semiconductor layer SCL of the transistors T may be made of the same one of polysilicon, amorphous silicon, and oxide semiconductor.
  • some of the transistors T and the rest of the transistors T may include the semiconductor layer SCL made of different materials.
  • the semiconductor layer SCL of some of the transistors T may be made of polysilicon or amorphous silicon, and the semiconductor layer SCL of some of the transistors T may be made of an oxide semiconductor. have.
  • the gate insulating layer GI may be disposed on the semiconductor layer SCL.
  • the gate insulating layer GI may be disposed between the semiconductor layer SCL and the gate electrode GE.
  • the gate insulating layer GI may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the gate electrode GE may be disposed on the gate insulating layer GI.
  • the gate electrode GE may be disposed to overlap the semiconductor layer SCL with the gate insulating layer GI interposed therebetween.
  • FIG. 13 illustrates the transistor T having a top-gate structure, in another embodiment, the transistor T may have a bottom-gate structure. In this case, the gate electrode GE may be disposed to overlap the semiconductor layer SCL under the semiconductor layer SCL.
  • the interlayer insulating layer ILD may be disposed on the gate electrode GE.
  • the interlayer insulating layer ILD may be disposed between the gate electrode GE and the first and second transistor electrodes TE1 and TE2 .
  • the interlayer insulating layer (ILD) may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the first and second transistor electrodes TE1 and TE2 may be disposed on each semiconductor layer SCL with at least one interlayer insulating layer ILD interposed therebetween.
  • the first and second transistor electrodes TE1 and TE2 are disposed on different ends of the semiconductor layer SCL with the gate insulating layer GI and the interlayer insulating layer ILD interposed therebetween.
  • the first and second transistor electrodes TE1 and TE2 may be electrically connected to each semiconductor layer SCL.
  • the first and second transistor electrodes TE1 and TE2 may be connected to the first and second transistor electrodes TE1 and TE2 of the semiconductor layer SCL through respective contact holes penetrating the gate insulating layer GI and the interlayer insulating layer ILD. It can be connected to two regions.
  • one of the first and second transistor electrodes TE1 and TE2 may be a source electrode, and the other may be a drain electrode.
  • a passivation layer PSV may be disposed on circuit elements and/or wirings including the transistors T.
  • the passivation layer PSV may consist of a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the passivation layer PSV may include at least one organic insulating layer and may substantially planarize the surface of the circuit element layer PCL.
  • a display device layer DPL may be disposed on the passivation layer PSV.
  • a display element layer DPL may be disposed on the circuit element layer PCL.
  • the display element layer DPL may include a light source unit LSU of each of the pixels PXL.
  • the display element layer DPL may include a plurality of electrodes constituting the light source unit LSU of each pixel PXL and a plurality of light emitting elements LD arranged between the electrodes.
  • the display element layer DPL may include first and second electrodes ET1 and ET2 of each pixel PXL, and first and second electrodes ET1 and ET2 connected to the first and second electrodes ET1 and ET2, respectively.
  • a plurality of light emitting devices disposed between the second electrode wires ETL1 and ETL2 and the first and second electrodes ET1 and ET2 and electrically connected to the first and second electrodes ET1 and ET2 ( LD) may be included.
  • the display element layer DPL includes a plurality of bank patterns PW for protruding one region of each of the electrodes in a third direction (Z-axis direction), and the light emitting elements LD between the electrodes. ) may further include a plurality of contact electrodes CE for more stably connecting them.
  • the display device layer DPL may further include at least one conductive layer and/or an insulating layer.
  • the bank patterns PW may be disposed to be spaced apart from each other in the emission area of each pixel PXL. These bank patterns PW may protrude in a third direction (Z-axis direction) on one surface of the base layer BSL on which the circuit element layer PCL is formed. According to an exemplary embodiment, the bank patterns PW may have substantially the same height, but is not limited thereto.
  • each bank pattern PW may be disposed between each electrode (eg, any one of the first and second electrodes ET1 and ET2 ) and the circuit element layer PCL. have.
  • each bank pattern PW may be disposed around the at least one light emitting device LD to face one end or the other end of the adjacent at least one light emitting device LD.
  • the bank patterns PW may have various shapes.
  • the bank patterns PW may have a cross-section of a semicircle or a semi-ellipse that becomes narrower toward the top.
  • each bank pattern PW may have a curved surface on at least one side surface.
  • each electrode and/or insulating layer disposed on the bank patterns PW may have a shape corresponding to the bank patterns PW.
  • each electrode and/or insulating layer disposed on the bank patterns PW may have an inclined surface or a curved surface in a region corresponding to the bank patterns PW.
  • the shape of the bank patterns PW is not particularly limited, and may be variously changed.
  • the bank patterns PW may include an insulating material including at least one inorganic material and/or an organic material.
  • the bank patterns PW may include at least one inorganic layer including various currently known inorganic insulating materials including silicon nitride (SiNx) or silicon oxide (SiOx).
  • the bank patterns PW may include at least one organic layer and/or a photoresist layer including various types of currently known organic insulating materials, or a single layer including organic/inorganic materials in combination. It may consist of multiple layers of insulators. That is, in the embodiment, the constituent material of the bank patterns PW may be variously changed.
  • the bank patterns PW may function as a reflective member.
  • the bank patterns PW guide the light emitted from each light emitting device LD in a desired direction together with the first and second electrodes ET1 and ET2 provided thereon in a desired direction to form the pixel PXL. It may function as a reflective member for improving light efficiency.
  • the first and second electrodes ET1 and ET2 of the light source unit LSU may be disposed on the bank patterns PW.
  • the electrodes may have a shape corresponding to each bank pattern PW.
  • each electrode may protrude in the third direction (Z-axis direction) while having an inclined surface or a curved surface corresponding to each bank pattern PW.
  • the first and second electrodes ET1 and ET2 may include at least one conductive material.
  • the first and second electrodes ET1 and ET2 may include silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), or nickel (Ni).
  • ITO Indium
  • a conductive oxide such as Tin Oxide), Indium Zinc Oxide (IZO), Zinc Oxide (ZnO), Antimony Zinc Oxide (AZO), Indium Tin Zinc Oxide (ITZO), Tin Oxide (SnO2), and a conductive polymer such as PEDOT of a conductive material, but is not limited thereto.
  • first and second electrodes ET1 and ET2 may be configured as a single layer or a multilayer.
  • the first and second electrodes ET1 and ET2 may include at least one reflective electrode layer.
  • the first and second electrodes ET1 and ET2 include at least one transparent electrode layer disposed above and/or below the reflective electrode layer, and at least one layer covering an upper portion of the reflective electrode layer and/or the transparent electrode layer. It may optionally further include at least one of the conductive capping layers of the layer.
  • a first insulating layer INS1 may be disposed on one region of the first and second electrodes ET1 and ET2 .
  • the first insulating layer INS1 is formed to cover one region of the first and second electrodes ET1 and ET2 , and the other one of the first and second electrodes ET1 and ET2 . It may include an opening exposing the region.
  • the first insulating layer INS1 may expose one region of the first and second electrodes ET1 and ET2 on each bank pattern PW. Meanwhile, in some embodiments, the first insulating layer INS1 may be omitted.
  • the first insulating layer INS1 may be formed to primarily cover the first and second electrodes ET1 and ET2 entirely. After the light emitting devices LD are supplied and aligned on the first insulating layer INS1 , the first insulating layer INS1 is formed to form the first and second electrodes in one region above each bank pattern PW. It may be partially opened to expose (ET1, ET2). Alternatively, in another embodiment, the first insulating layer INS1 is patterned in the form of an individual pattern that is locally disposed only under the light emitting devices LD after supply and alignment of the light emitting devices LD are completed.
  • the first insulating layer INS1 may be interposed between the first and second electrodes ET1 and ET2 and the light emitting devices LD to expose at least one region of each of the electrodes. After the electrodes are formed, the first insulating layer INS1 is formed to cover the electrodes, thereby preventing the electrodes from being damaged in a subsequent process. Also, the first insulating layer INS1 may stably support each light emitting device LD.
  • the first insulating layer INS1 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • a plurality of light emitting devices LD may be supplied and arranged in each pixel area where the first insulating layer INS1 is formed, in particular, in the light emitting area of each pixel PXL.
  • a plurality of light emitting elements LD are supplied to the light emitting area of each pixel PXL through an inkjet method, a slit coating method, or various other methods, and the light emitting elements LD receive an alignment signal ( Alternatively, alignment voltage) may be used to have directionality and alignment.
  • the alignment signal may align the first light emitting device LD1 using the permanent dipole of the active layer 12 .
  • the active layer 12 may be disposed at the center of one end of the first electrode ET1 and one end of the second electrode ET2 . That is, the distance E112 in the first direction (X-axis direction) between the active layer 12 and one end of the first electrode ET1 is in the first direction (X-axis) between the active layer 12 and one end of the second electrode ET2 . direction) may be substantially equal to the interval E212 .
  • the first light emitting device LD1 may be aligned with a direction between the first electrode ET1 and the second electrode ET2 by the alignment signal (or the alignment voltage).
  • the first semiconductor layer 11 is adjacent to the second electrode ET2 and the second semiconductor layer 13 is adjacent to the first electrode ET1 . It may be aligned along a direction (X-axis direction). That is, in the first light emitting device LD1 , one end of the first semiconductor layer 11 overlaps with the second electrode ET2 and one end of the second semiconductor layer 13 overlaps with the first electrode ET1 . It may be aligned along one direction (X-axis direction). In this way, when the light emitting elements LD are arranged in a biased manner, material efficiency can be improved compared to a case where the light emitting elements LD are randomly arranged.
  • the center alignment of the light emitting devices LD may not be smoothly achieved due to the eccentricity of the active layer 12 .
  • the first electrode ET1 and the second electrode ET2 are designed asymmetrically in consideration of the eccentricity of the active layer 12 , so that the light emitting elements LD without a separate center alignment signal. can be centered.
  • the interval E211 in the first direction (X-axis direction) between the one end 11E (the N-type end) of the first light emitting element LD1 and the one end of the second electrode ET2 is the first light emitting element LD1 . It may be designed to be larger than the distance E113 in the first direction (X-axis direction) between the other end 13E (the P-type end) of the first electrode ET1 and the end of the first electrode ET1. Accordingly, as much as the active layer 12 is eccentric within the first light emitting device LD1 , a space in which the first semiconductor layer 11 is aligned may be secured.
  • the overlapping area of the first light emitting device LD1 with the second electrode ET2 may be greater than the overlapping area of the first light emitting device LD1 with the first electrode ET1 .
  • an area where the first semiconductor layer 11 overlaps with the second electrode ET2 may be larger than an area where the second semiconductor layer 13 overlaps with the first electrode ET1 .
  • the interval P2E2 in the first direction (X-axis direction) between one end of the second electrode ET2 and one end of the second bank pattern PW2 is equal to the one end of the first electrode ET1 and the first bank pattern PW1 .
  • the second electrode ET2 may relatively extend from one end of the second bank pattern PW2 to secure a space in which the first semiconductor layer 11 is aligned.
  • the active layer 12 is formed of the light emitting device LD due to the difference in thickness between the first semiconductor layer 11 and the second semiconductor layer 13 (the difference in length in the first direction (X-axis direction)).
  • the light emitting device LD may be centrally aligned between the bank patterns PW using a single alignment signal (or alignment voltage). That is, since a separate center alignment signal may be omitted, the alignment signal (or alignment voltage) may be simplified.
  • the light emitting device LD is centrally aligned between the bank patterns PW, sufficient space may be secured between one end 11E and the other end 13E of the light emitting device LD and the bank patterns PW. have. That is, a contact area between the one end 11E and the other end 13E of the light emitting element LD and the contact electrode CE may be stably secured.
  • the interval P211 may be substantially the same as the interval P113 in the first direction (X-axis direction) between the other end 13E of the first light emitting element LD1 and one end of the first bank pattern PW1 .
  • the interval P112 in the first direction (X-axis direction) between the active layer 12 and one end of the first bank pattern PW1 is in the first direction between the active layer 12 and one end of the second bank pattern PW2 ( It may be different from the interval P212 in the X-axis direction).
  • the interval P212 in the first direction (X-axis direction) between the active layer 12 and one end of the second bank pattern PW2 is a first interval between the active layer 12 and one end of the first bank pattern PW1 . It may be larger than the interval P112 in the direction (X-axis direction).
  • an insulating pattern INP may be disposed on one region of the light emitting devices LD.
  • the insulating pattern INP may be partially disposed on only one region including a central region of each of the light emitting devices LD while exposing one end and the other end of each of the light emitting devices LD.
  • the insulating pattern INP may be formed as an independent pattern on the emission area of each pixel PXL, but is not limited thereto.
  • the insulating pattern INP may be omitted in some embodiments.
  • the insulating pattern INP may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the insulating pattern INP is formed on the light emitting devices LD after the alignment of the light emitting devices LD is completed, it is possible to prevent the light emitting devices LD from being separated from the aligned positions. Also, when a separation space exists between the first insulating layer INS1 and the light emitting devices LD, the separation space may be filled with an insulating material introduced during the formation of the insulating pattern INP. Accordingly, the light emitting devices LD may be more stably supported.
  • One end and the other end of the light emitting devices LD that are not covered by the insulating pattern INP may be covered by the contact electrode CE.
  • one end of each of the adjacent contact electrodes CE may be disposed with an insulating pattern INP interposed therebetween and spaced apart from one end and the other end of at least one adjacent light emitting device LD.
  • the contact electrodes CE may be simultaneously formed on the same layer on one surface of the base layer BSL as shown in FIG. 13 . Accordingly, the manufacturing process of the pixel PXL and the display device including the same may be simplified.
  • the contact electrodes CE may be divided into a plurality of groups and sequentially formed on different layers on one surface of the base layer BSL for each group. For example, as shown in FIG. 14 , a pair of adjacent contact electrodes CE may be sequentially formed on different layers on one surface of the base layer BSL. In this case, a third insulating layer INS3 may be additionally disposed between the pair of contact electrodes CE. That is, the position and mutual arrangement relationship of the contact electrodes CE may be variously changed.
  • the contact electrodes CE may be disposed on the first and second electrodes ET1 and ET2 to cover the exposed areas of the first and second electrodes ET1 and ET2 .
  • the contact electrodes CE may be disposed on at least one region of the first and second electrodes ET1 and ET2 to be in contact with the first and second electrodes ET1 and ET2 .
  • the contact electrodes CE are electrically connected to the first and second electrodes ET1 and ET2 disposed thereon, respectively, and the first and second electrodes are connected through the contact electrodes CE. It may be electrically connected to one end and the other end of the at least one light emitting device LD disposed between ET1 and ET2.
  • the contact electrodes CE may be formed of various transparent conductive materials.
  • the contact electrodes CE may include at least one of various transparent conductive materials including ITO, IZO, and ITZO, and may be substantially transparent or semi-transparent to satisfy a predetermined light transmittance. Accordingly, light emitted from one end and the other end of the light emitting elements LD may pass through the contact electrodes CE to be emitted to the outside of the display device.
  • a second insulating layer INS2 may be disposed on the contact electrodes CE.
  • the second insulating layer INS2 may include bank patterns PW, first and second electrodes ET1 and ET2 , light emitting devices LD, insulating pattern INP, and contact electrodes.
  • the second insulating layer INS2 may include at least one inorganic layer and/or an organic layer.
  • the second insulating layer INS2 may include a thin film encapsulation layer having a multilayer structure, but is not limited thereto. Also, in some embodiments, at least one overcoat layer OC may be further disposed on the second insulating layer INS2 .
  • each of the second insulating layer INS2 and the overcoat layer OC may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • each of the second insulating layer INS2 and the overcoat layer OC may include various types of currently known organic/inorganic insulating materials including silicon nitride (SiNx) or silicon oxide (SiOx). .
  • the light emitting elements LD may be centrally aligned using a single alignment signal (or alignment voltage). That is, since the separate center alignment signal can be omitted, the alignment signal (or alignment voltage) can be simplified, and the contact area between the light emitting device LD and the contact electrode CE can be stably secured through the center alignment.
  • 16 is a plan view illustrating a pixel according to another exemplary embodiment. 17 and 18 are cross-sectional views taken along the line B-B' of FIG. 16 .
  • the pixel PXL according to the present exemplary embodiment is different from the exemplary embodiment of FIGS. 1 to 15 in that a plurality of bank patterns is omitted.
  • the first electrode ET1 and the second electrode ET2 may be directly disposed on one surface of the uppermost surface (eg, the passivation layer PSV) of the circuit element layer PCL.
  • the first electrode ET1 and the second electrode ET2 may be flatly disposed along the shape of one surface of the top surface (eg, the passivation layer PSV) of the circuit element layer PCL.
  • the light emitting devices LD may be disposed on the first electrode ET1 and the second electrode ET2 , and one end and the other end of the light emitting devices LD may be covered by the contact electrode CE.
  • one end of each of the adjacent contact electrodes CE may be disposed with an insulating pattern INP interposed therebetween and spaced apart from one end and the other end of at least one adjacent light emitting device LD.
  • the contact electrodes CE may be simultaneously formed on the same layer on one surface of the base layer BSL as shown in FIG. 17 . Accordingly, the manufacturing process of the pixel PXL and the display device including the same may be simplified.
  • the contact electrodes CE may be divided into a plurality of groups and sequentially formed on different layers on one surface of the base layer BSL for each group. For example, as shown in FIG. 14 , a pair of adjacent contact electrodes CE may be sequentially formed on different layers on one surface of the base layer BSL. In this case, a third insulating layer INS3 may be additionally disposed between the pair of contact electrodes CE. That is, the position and mutual arrangement relationship of the contact electrodes CE may be variously changed.
  • the contact electrodes CE may cover one surface of the first electrode ET1 and the second electrode ET2 exposed by the first insulating layer INS1 . Accordingly, one end of the light emitting elements LD is electrically connected to the first electrode ET1 by the first contact electrode CE1 , and the other end of the light emitting elements LD is connected to the second contact electrode CE2 . may be electrically connected to the second electrode ET2.
  • the device density in the pixel PXL may be improved.
  • 19 is a plan view illustrating a pixel according to another exemplary embodiment. 20 and 21 are cross-sectional views taken along the line C-C' of FIG. 19 .
  • FIGS. 19 to 21 components similar to or identical to those of the above-described embodiments are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the pixel PXL according to the present exemplary embodiment further includes at least one intermediate electrode IET disposed between the first and second electrodes ET1 and ET2, and the light emitting elements LD are connected in series. It is different from the embodiment of FIGS. 1 to 15 in that respect.
  • the pixel PXL is disposed between the first and second electrodes ET1 and ET2 spaced apart from each other and the first and second electrodes ET1 and ET2.
  • At least one intermediate electrode (IET), a plurality of light emitting elements connected between the first and second electrodes (ET1, ET2) and a pair of adjacent electrodes among the at least one intermediate electrode (IET) ( LD) may be included.
  • the first electrode ET1, the at least one intermediate electrode IET, and the second electrode ET2 may be sequentially connected in series via each light emitting element LD to constitute electrodes of each series end. .
  • the first electrode ET1 , the first intermediate electrode IET1 , the second intermediate electrode IET2 , and the second electrode ET2 may be sequentially arranged while being spaced apart from each other in the first direction (X-axis direction).
  • the first electrode ET1 and the first intermediate electrode IET1 adjacent to each other may form a pair to constitute electrodes of the first series stage.
  • the first intermediate electrode IET1 and the second intermediate electrode IET2 adjacent to each other form a pair to constitute the electrodes of the second series stage
  • the second intermediate electrode IET2 and the second electrode IET2 adjacent to each other are paired.
  • ET2 may be paired to constitute the electrodes of the third series stage.
  • Each of the first electrode ET1 , the first intermediate electrode IET1 , the second intermediate electrode IET2 , and the second electrode ET2 may extend in a second direction (Y-axis direction).
  • the first electrode ET1 , the first intermediate electrode IET1 , the second intermediate electrode IET2 , and the second electrode ET2 each have a bar shape extending along the second direction (Y-axis direction). while having them, they can be arranged side by side with each other.
  • the shape, arrangement direction, and/or mutual arrangement structure of the electrodes constituting the light source unit LSU is not limited thereto, and may be variously changed.
  • a pair of electrodes constituting each series end of the light source unit LSU may be disposed to be spaced apart from each other in a double helical structure or the like.
  • at least one of the first electrode ET1 , the first intermediate electrode IET1 , the second intermediate electrode IET2 , and the second electrode ET2 may have a structure that is bent or bent in one region.
  • the first electrode ET1 is electrically connected to the first electrode line ETL1 and is connected to the pixel circuit PXC and/or the first power source VDD through the first electrode line ETL1 . may be electrically connected.
  • the second electrode ET2 may be electrically connected to the second electrode line ETL2 , and may be electrically connected to the second power source VSS through the second electrode line ETL2 .
  • each of the first and second electrode wires ETL1 and ETL2 may extend along a direction crossing the first and second electrodes ET1 and ET2 .
  • each of the first and second electrode wires ETL1 and ETL2 may extend in a first direction (X-axis direction) and may be disposed parallel to each other with electrodes of the corresponding light source unit LSU therebetween. have.
  • the first electrode line ETL1 may be connected between the first power line PL1 and the first electrode ET1 .
  • the first electrode wiring ETL1 is a first power supply VDD (or a scan signal, a data signal, or a predetermined other control signal) supplied from the first power supply line PL1 during a driving period of the display device. driving signal) may be supplied, and may be transmitted to the first electrode ET1.
  • the first electrode wiring ETL1 includes a first contact hole CH1, a predetermined circuit element (eg, at least one transistor constituting the pixel circuit PXC), and a power line (eg, the first electrode wiring ETL1 ).
  • each pixel PXL may further include a pixel circuit PXC connected between the first electrode line ETL1 and the first power source VDD.
  • the pixel circuit PXC is disposed under each light source unit LSU and electrically connected to the first electrode wiring ETL1 of the light source unit LSU through the first contact hole CH1 .
  • the first electrode wiring ETL1 may be connected to a signal line to which a predetermined first driving signal is supplied via the first contact hole CH1 or the like.
  • the first electrode wiring ETL1 may be directly connected to the first power line PL1 or a predetermined signal line without passing through the first contact hole CH1 and/or a circuit element.
  • the first electrode wiring ETL1 may be integrally or non-integrally connected to the first power line PL1 or a predetermined signal line.
  • the first electrode wiring ETL1 connected to the first electrode ET1 of each of the pixels PXL is first formed in a form commonly connected to the plurality of pixels PXL, so that the light emitting devices LD ) may be supplied with a predetermined first alignment signal (or a first alignment voltage) in the alignment step. Thereafter, by disconnecting the first electrode wiring ETL1 between the pixels PXL, the pixels PXL may be individually drivable. For example, the first electrode lines ETL1 of the pixels PXL may be separated from each other between the pixels PXL adjacent to each other.
  • the second electrode line ETL2 may be connected between the second power line PL2 and the second electrode ET2 .
  • the second electrode wiring ETL2 receives a second power source VSS (or a second driving signal such as a scan signal, a data signal, or a predetermined other control signal) during a period in which the display device is driven, and receives the second power supply VSS. It can be transferred to the electrode ET2.
  • the second electrode wiring ETL2 includes a second contact hole CH2, a predetermined circuit element (eg, at least one transistor constituting the pixel circuit PXC), and a power line (eg, the second electrode wiring ETL2).
  • the second power line PL2) and/or a signal line may be electrically connected.
  • the second electrode wiring ETL2 may be connected to the second power line PL2 disposed under the second contact hole CH2 through the second contact hole CH2 .
  • the second electrode line ETL2 may be directly connected to the second power line PL2 or a predetermined signal line without passing through the second contact hole CH2 and/or a circuit element.
  • the second electrode line ETL2 may be integrally or non-integrally connected to the second power line PL2 or a predetermined signal line.
  • the second electrode wiring ETL2 may receive a predetermined second alignment signal (or a second alignment voltage) in the step of aligning the light emitting elements LD. Meanwhile, during a period in which the display device is actually driven, the second electrode line ETL2 may receive the second power source VSS or a predetermined second driving signal.
  • the first and second electrode wirings ETL1 and ETL2 may be formed in each of the light source units LSU in the step of aligning the light emitting elements LD inside each pixel PXL to manufacture a display device. They may be alignment wires that are supplied with a predetermined alignment signal applied to , and are disposed on a path through which an alignment current corresponding to the alignment signal flows. In addition, the first and second electrode wires ETL1 and ETL2 are supplied with a predetermined driving voltage applied to each light source unit LSU in the driving stage of the display device (for example, in actual use). , may be connection wires disposed on a path through which the driving current of each pixel PXL flows.
  • each of the intermediate electrodes IET for example, the first and second intermediate electrodes IET1 and IET2, is first formed in a form connected to the first or second electrode wirings ETL1 and ETL2, In the step of aligning the light emitting devices LD, a predetermined first or second alignment signal may be supplied. Then, after the alignment of the light emitting elements LD is completed, each intermediate electrode IET is separated from the first or second electrode wirings ETL1 and ETL2 to form the first, second and third light emitting elements ( LD1, LD2, LD3) can be connected in series.
  • At least one light emitting device LD may be connected in a forward direction between a pair of adjacent electrodes.
  • at least one first light emitting element LD1 is connected in a forward direction between the first electrode ET1 and the first intermediate electrode IET1, and the first intermediate electrode IET1 and the second intermediate electrode IET1
  • At least one second light emitting element LD2 is connected between the IET2 in the forward direction, and between the second intermediate electrode IET2 and the second electrode ET2 is at least one third light emitting element LD3 connected in the forward direction.
  • the pixel PXL includes a plurality of bank patterns PW disposed under one region of each of the electrodes constituting the light source unit LSU, and/or a plurality of contact electrodes disposed over each of the electrodes. (CE) may be further included.
  • the pixels PXL are first to fourth disposed below the first electrode ET1 , the first intermediate electrode IET1 , the second intermediate electrode IET2 , and the second electrode ET2 , respectively. It may include bank patterns PW1, PW2, PW3, and PW4.
  • the pixel PXL includes first to fourth contact electrodes disposed on the first electrode ET1 , the first intermediate electrode IET1 , the second intermediate electrode IET2 , and the second electrode ET2 , respectively. (CE1, CE2, CE3, CE4).
  • circuit element layer PCL is omitted for convenience of description, and a cross-sectional structure of the pixel PXL will be described with the first light emitting element LD1 and the second light emitting element LD2 as the center.
  • the first light emitting device LD1 is disposed between the first electrode ET1 and the first intermediate electrode IET1
  • the second light emitting device LD2 includes the first intermediate electrode IET1 and the second light emitting device LD2 . It may be disposed between the two intermediate electrodes IET2.
  • the first light emitting device LD1 and the second light emitting device LD2 may be aligned between the electrodes by an alignment signal (or alignment voltage) using a permanent dipole of the active layer 12 .
  • the distance E121 in the first direction (X-axis direction) between the active layer 12 of the first light emitting element LD1 and one end of the first intermediate electrode IET1 is the active layer ( 12) and the other end of the first intermediate electrode IET1 may be substantially the same as the distance E122 in the first direction (X-axis direction).
  • the first light emitting device LD1 and the second light emitting device LD2 may be aligned with a direction between electrodes by an alignment signal (or an alignment voltage).
  • the direction in which the first light emitting element LD1 and the second light emitting element LD2 are arranged may be the same, but is not limited thereto.
  • the first semiconductor layer 11 faces a first direction (X-axis direction)
  • the second semiconductor layer 13 has a first It may be aligned to face a direction opposite to the direction (X-axis direction).
  • the first semiconductor layer 11 is adjacent to the first intermediate electrode IET1 and the second semiconductor layer 13 is adjacent to the first electrode ET1 in the first direction ( may be aligned along the X-axis direction).
  • the second light emitting device LD2 in the first direction X such that the first semiconductor layer 11 is adjacent to the second intermediate electrode IET2 and the second semiconductor layer 13 is adjacent to the first intermediate electrode IET1 . axial direction).
  • the first intermediate electrode IET1 may overlap the first semiconductor layer 11 of the first light emitting device LD1 and overlap the second semiconductor layer 13 of the second light emitting device LD2 .
  • the light emitting elements LD may be centrally aligned without a separate center alignment signal.
  • the overlapping area of the first intermediate electrode IET1 and the first semiconductor layer 11 of the first light emitting device LD1 is the second semiconductor layer of the first intermediate electrode IET1 and the second light emitting device LD2 .
  • (13) can be designed to be larger than the overlapping area. Accordingly, as much as the active layer 12 is eccentric within the light emitting devices LD1 and LD2, a space in which the first semiconductor layer 11 is aligned may be secured.
  • the distance E11 in the first direction (X-axis direction) between one end of the first intermediate electrode IET1 and one end of the first semiconductor layer 11 of the first light emitting device LD1 is the first middle
  • the distance E13 in the first direction (X-axis direction) between the other end of the electrode IET1 and the end of the third semiconductor layer 13 of the second light emitting device LD2 may be greater than the distance E13 .
  • the distance PE1 in the first direction (X-axis direction) between one end of the first intermediate electrode IET1 and one end of the second bank pattern PW2 is the other end of the first intermediate electrode IET1 and the second bank pattern PW2 . It may be greater than the interval PE2 in the first direction (X-axis direction) between the other ends of the PW2 .
  • the active layer 12 is formed in the light emitting device LD. Even if it is not disposed at the center of , the light emitting device LD may be centrally aligned between the bank patterns PW using a single alignment signal (or alignment voltage). That is, since a separate center alignment signal can be omitted, the alignment signal (or alignment voltage) can be simplified as described above.
  • the light emitting device LD is centrally aligned between the bank patterns PW, sufficient space may be secured between one end and the other end of the light emitting device LD and the bank patterns PW. That is, as described above, a contact area between one end and the other end of the light emitting element LD and the contact electrode CE can be stably secured.
  • a gap P11 in the first direction (X-axis direction) between one end of the first semiconductor layer 11 of the first light emitting device LD and one end of the second bank pattern PW2 is the second light emission.
  • the distance P13 in the first direction (X-axis direction) between one end of the second semiconductor layer 13 of the device LD2 and the other end of the second bank pattern PW2 may be substantially the same.
  • the interval P121 in the first direction (X-axis direction) between the active layer 12 of the first light emitting element LD1 and one end of the second bank pattern PW2 is the active layer 12 of the second light emitting element LD2 .
  • the other end of the second bank pattern PW2 may be different from the interval P122 in the first direction (X-axis direction).
  • the interval P121 in the first direction (X-axis direction) between the active layer 12 of the first light emitting element LD1 and one end of the second bank pattern PW2 is the active layer of the second light emitting element LD2 . It may be greater than the interval P122 in the first direction (X-axis direction) between (12) and the other end of the second bank pattern PW2.
  • 22 is a plan view illustrating a pixel according to another exemplary embodiment.
  • 23 and 24 are cross-sectional views taken along the line D-D' of FIG. 22 .
  • the pixel PXL according to the present exemplary embodiment is different from the exemplary embodiment of FIGS. 19 to 21 in that a plurality of bank patterns is omitted.
  • the first electrode ET1 , the first intermediate electrode IET1 , and the second intermediate electrode IET2 may be directly disposed on one surface of the uppermost surface (eg, the passivation layer PSV) of the circuit element layer PCL.
  • the first electrode ET1 , the first intermediate electrode IET1 , and the second intermediate electrode IET2 may be flatly disposed along the shape of one surface of the uppermost surface (eg, the passivation layer PSV) of the circuit element layer PCL.
  • Light emitting devices LD are disposed on the first electrode ET1 , the first intermediate electrode IET1 , the second intermediate electrode IET2 , and the second electrode ET2 , and one end of the light emitting devices LD and The other end may be covered by the contact electrodes CE.
  • one end of each of the adjacent contact electrodes CE may be disposed with an insulating pattern INP interposed therebetween and spaced apart from one end and the other end of at least one adjacent light emitting device LD. .
  • the contact electrodes CE may be simultaneously formed on the same layer on one surface of the base layer BSL as shown in FIG. 23 . Accordingly, as described above, the manufacturing process of the pixel PXL and the display device including the same can be simplified.
  • the contact electrodes CE may be divided into a plurality of groups and sequentially formed on different layers on one surface of the base layer BSL for each group. For example, as shown in FIG. 24 , a pair of adjacent contact electrodes CE may be sequentially formed on different layers on one surface of the base layer BSL. In this case, a third insulating layer INS3 may be additionally disposed between the pair of contact electrodes CE. That is, the position and mutual arrangement relationship of the contact electrodes CE may be variously changed.
  • the contact electrodes CE include the first electrode ET1 , the first intermediate electrode IET1 , the second intermediate electrode IET2 , and the second electrode ET2 exposed by the first insulating layer INS1 . can cover one side of the
  • the device density in the pixel PXL may be improved.

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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역에 배치된 복수의 화소들을 포함하며, 복수의 상기 화소들은 각각, 제1 방향으로 서로 이격된 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 적어도 하나의 발광 소자를 포함하고, 상기 발광 소자의 일단과 상기 제2 전극의 일단 간의 상기 제1 방향의 간격은 상기 발광 소자의 타단과 상기 제1 전극의 일단 간의 상기 제1 방향의 간격보다 크다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하려는 과제는 단일 정렬 신호(또는, 정렬 전압)을 이용하여 발광 소자의 편향 정렬 및 중앙 정렬할 수 있는 표시 장치를 제공하는 것이다.
과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역에 배치된 복수의 화소들을 포함하며, 복수의 상기 화소들은 각각, 제1 방향으로 서로 이격된 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 적어도 하나의 발광 소자를 포함하고, 상기 발광 소자의 일단과 상기 제2 전극의 일단 간의 상기 제1 방향의 간격은 상기 발광 소자의 타단과 상기 제1 전극의 일단 간의 상기 제1 방향의 간격보다 크다.
상기 제2 전극의 상기 제1 방향의 폭은 상기 제1 전극의 상기 제1 방향의 폭보다 클 수 있다.
상기 발광 소자는, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제1 반도체층은 상기 제2 전극과 전기적으로 연결되고, 상기 제2 반도체층은 상기 제1 전극과 전기적으로 연결될 수 있다.
상기 제1 반도체층은 상기 제2 전극과 중첩하고, 상기 제2 반도체층은 상기 제1 전극과 중첩할 수 있다.
상기 제2 전극이 상기 제1 반도체층과 중첩하는 면적은 상기 제1 전극이 상기 제2 반도체층과 중첩하는 면적보다 클 수 있다.
상기 활성층과 상기 제1 전극의 일단 간의 상기 제1 방향의 간격은 상기 활성층과 상기 제2 전극의 일단 간의 상기 제1 방향의 간격과 실질적으로 동일할 수 있다.
복수의 상기 화소들은, 상기 제1 전극 하부에 배치되어 상기 제1 전극과 중첩하는 제1 뱅크 패턴, 및 상기 제2 전극 하부에 배치되어 상기 제2 전극과 중첩하는 제2 뱅크 패턴을 더 포함할 수 있다.
상기 제2 전극의 일단과 상기 제2 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 제1 전극의 일단과 상기 제1 뱅크 패턴의 일단 간의 상기 제1 방향의 간격보다 클 수 있다.
상기 발광 소자의 일단과 상기 제2 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 발광 소자의 타단과 상기 제1 뱅크 패턴의 일단 간의 상기 제1 방향의 간격과 실질적으로 동일할 수 있다.
상기 발광 소자는, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 뱅크 패턴의 일단과 상기 활성층 간의 상기 제1 방향의 간격은 상기 제1 뱅크 패턴의 일단과 상기 활성층 간의 상기 제1 방향의 간격보다 클 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 표시 영역에 배치된 복수의 화소들을 포함하며, 복수의 상기 화소들은 각각, 제1 방향으로 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 적어도 하나의 중간 전극, 상기 중간 전극과 상기 제1 전극 사이에 배치된 제1 발광 소자, 및 상기 중간 전극과 상기 제2 전극 사이에 배치된 제2 발광 소자를 포함하고, 상기 중간 전극과 상기 제1 발광 소자가 중첩하는 면적은 상기 중간 전극과 상기 제2 발광 소자가 중첩하는 면적보다 클 수 있다.
상기 제1 발광 소자 및 상기 제2 발광 소자는 각각, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함할 수 있다.
상기 중간 전극은 상기 제1 발광 소자의 상기 제1 반도체층과 중첩할 수 있다.
상기 중간 전극은 상기 제2 발광 소자의 상기 제2 반도체층과 중첩할 수 있다.
상기 중간 전극의 일단과 상기 제1 발광 소자의 상기 제1 반도체층의 일단 간의 상기 제1 방향의 간격은 상기 중간 전극의 타단과 상기 제2 발광 소자의 상기 제2 반도체층의 일단 간의 상기 제1 방향의 간격보다 클 수 있다.
상기 중간 전극의 일단과 상기 제1 발광 소자의 상기 활성층 간의 상기 제1 방향의 간격은 상기 중간 전극의 타단과 상기 제2 발광 소자의 상기 활성층 간의 상기 제1 방향의 간격과 실질적으로 동일할 수 있다.
복수의 상기 화소들은 상기 중간 전극 하부에 배치된 뱅크 패턴을 더 포함할 수 있다.
상기 중간 전극의 일단과 상기 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 중간 전극의 타단과 상기 뱅크 패턴의 타단 간의 상기 제1 방향의 간격보다 클 수 있다.
상기 뱅크 패턴의 일단과 상기 제1 발광 소자의 일단 간의 상기 제1 방향의 간격은 상기 뱅크 패턴의 타단과 상기 제2 발광 소자의 일단 간의 상기 제1 방향의 간격과 실질적으로 동일할 수 있다.
상기 제1 발광 소자 및 제2 발광 소자는 각각, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제1 발광 소자의 상기 활성층과 상기 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 제2 발광 소자의 상기 활성층과 상기 뱅크 패턴의 타단 간의 상기 제1 방향의 간격보다 클 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 의하면, 정렬 전극을 비대칭으로 설계함으로써 단일 정렬 신호를 이용하여 발광 소자들을 중앙 정렬할 수 있다. 즉, 별도의 중앙 정렬 신호를 생략할 수 있으므로 정렬 신호를 단순화할 수 있으며, 중앙 정렬을 통해 발광 소자와 컨택 전극 간의 컨택 면적을 안정적으로 확보할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 내지 도 6은 각각 일 실시예에 따른 발광 소자를 나타내는 사시도들 및 단면도들이다.
도 7은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 8 내지 도 11은 각각 일 실시예에 따른 화소를 나타내는 회로도들이다.
도 12는 일 실시예에 따른 화소를 나타내는 평면도이다.
도 13 및 도 14는 도 12의 A-A' 선을 기준으로 자른 단면도들이다.
도 15는 도 13의 A 영역을 확대한 단면도이다.
도 16은 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 17 및 도 18은 도 16의 B-B' 선을 기준으로 자른 단면도들이다.
도 19는 또 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 20 및 도 21은 도 19의 C-C' 선을 기준으로 자른 단면도들이다.
도 22는 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 23 및 도 24는 도 22의 D-D' 선을 기준으로 자른 단면도들이다.
이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 실시예들을 상세히 설명한다. 도면 상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1 내지 도 6은 각각 일 실시예에 따른 발광 소자를 나타내는 사시도들 및 단면도들이다.
도 1 내지 도 6에서는 원기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 제한되는 것은 아니다.
먼저 도 1 및 도 2를 참조하면, 일 실시예에 따른 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)을 포함할 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 그리고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, “막대형”이라 함은 원기둥 또는 다각기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 N형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 P형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 두께는 서로 상이할 수 있다. 여기서, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 두께는 길이(L) 방향의 두께를 의미할 수 있다. 일 실시예에서, 제1 반도체층(11)의 두께는 제2 반도체층(13)의 두께보다 클 수 있다. 제1 반도체층(11)과 제2 반도체층(13)의 두께 차이로 인해, 활성층(12)은 발광 소자(LD)의 중심에 배치되지 않을 수 있다. 따라서, 활성층(12)의 영구 쌍극자(permanent dipole)를 이용하여 발광 소자(LD)를 정렬하는 경우, 활성층(12)의 편심으로 인해 발광 소자(LD)의 중앙 정렬이 원활하게 일어나지 않을 수 있다. 이에, 일 실시예에 따른 표시 장치는 발광 소자(LD) 내에서의 활성층(12)의 편심을 고려하여 정렬 전극을 비대칭으로 설계함으로써 단일 정렬 신호를 이용하여 발광 소자(LD)를 중앙 정렬할 수 있다. 이에 대한 상세한 설명은 도 12 내지 도 15를 참조하여 후술하기로 한다.
발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 길이(L) 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(도 1 및 도 2에서, 발광 소자(LD)의 상부면 및 하부면)은 커버하지 않고 노출할 수 있다. 몇몇 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부 및 상기 양 단부와 인접한 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따라, 절연막(INF)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13) 및/또는 절연막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 3 및 도 4에 도시된 바와 같이 제2 반도체층(13)의 일단 측에 배치되는 적어도 하나의 추가 전극(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 도 5 및 도 6에 도시된 바와 같이 제1 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 추가 전극(15)을 더 포함할 수도 있다. 도 3 및 도 5에서는 설명의 편의를 위해 절연막(INF)의 일부가 생략되어 도시되었다.
상기 추가 전극들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 실시예에 따라, 상기 추가 전극들(14, 15)은 쇼트키(Schottky) 전극일 수 있다. 또한, 상기 추가 전극들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 상기 추가 전극들(14, 15) 각각은 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 투명 전극 물질 등을 단독 또는 혼합하여 형성될 수 있다. 또한, 실시예에 따라, 상기 추가 전극들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 상기 추가 전극들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연막(INF)은, 상기 추가 전극들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연막(INF)은 추가 전극들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 추가 전극들(14, 15)의 적어도 일 영역을 노출할 수 있다. 실시예에 따라, 절연막(INF)은 추가 전극들(14, 15)과 인접한 모서리 영역에서 곡면 형상을 가질 수 있다. 상기 곡면은 발광 소자(LD) 제조 시 에칭(etching)으로 인하여 형성된 것일 수 있다. 또 다른 실시예에서는, 절연막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연막(INF)이 제공되면, 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 각 실시예를 설명함에 있어, “연결(또는, 접속)”이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 및/또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결을 포괄적으로 의미할 수 있다.
또한, 발광 소자(LD)의 표면에 절연막(INF)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
이와 관련한 비제한적인 실시예로서, 소수성 재료를 이용하여 절연막(INF) 자체를 소수성 막으로 형성하거나, 절연막(INF) 상에 소수성 재료로 이루어진 소수막을 추가적으로 형성할 수 있다. 실시예에 따라, 소수성 재료는 소수성을 나타내도록 불소를 함유하는 재료일 수 있다. 또한, 실시예에 따라, 소수성 재료는 자기조립 단분자막(self-assembled monolayer; SAM)의 형태로 발광 소자들(LD)에 적용될 수 있다. 이 경우, 소수성 재료는 옥타데실 트라이클로로실란(octadecyl trichlorosilane), 플루오로알킬 트라이클로로실란(fluoroalkyl trichlorosilane), 퍼플루오로알킬 트라이에톡시실란(perfluoroalkyl triethoxysilane) 등을 포함할 수 있다. 또한, 소수성 재료는 테플론(TeflonTM)이나 사이토프(CytopTM)와 같은 상용화된 불소 함유 재료이거나, 이에 상응하는 재료일 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 7은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
실시예에 따라, 도 7에서는 도 1 내지 도 6에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 화소들(PXL)은 각각 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 7에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수 있다.
도 7을 참조하면, 일 실시예에 따른 표시 패널(PNL)은, 베이스층(BSL)과, 상기 베이스층(BSL) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 베이스층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다. 이러한 표시 영역(DA)은, 영상이 표시되는 화면을 구성할 수 있다.
베이스층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재일 수 있다.
베이스층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
실시예에 따라, 화소들(PXL)은 표시 영역(DA)의 각 화소 영역에 배치될 수 있다. 일 실시예에서, 화소들(PXL)은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)은 현재 공지된 다양한 배열 구조로 표시 영역(DA)에 배열될 수 있다.
각각의 화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 예를 들면, 각각의 화소(PXL)는 도 1 내지 도 6의 실시예들 중 어느 하나의 실시예에 의한 발광 소자(LD), 일 예로, 각각 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형 막대형 발광 소자(LD)를 포함할 수 있다. 다만, 실시예에서 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각각의 화소(PXL)가, 성장 방식으로 제조된 코어-쉘 구조의 발광 소자를 포함할 수도 있다. 일 실시예에서, 코어-쉘 구조의 발광 소자는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가진 초소형 코어-쉘 구조의 발광 소자일 수 있으나, 상기 코어-쉘 구조의 발광 소자의 크기가 한정되지는 않는다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 현재 공지된 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 8 내지 도 11은 각각 일 실시예에 따른 화소를 나타내는 회로도들이다.
예를 들어, 도 8 내지 도 11은 능동형 표시 장치에 적용될 수 있는 화소(PXL)의 서로 다른 실시예들을 나타낸다. 다만, 실시예가 적용될 수 있는 화소(PXL) 및 표시 장치의 종류가 이에 한정되지는 않는다. 실시예에 따라, 도 8 내지 도 11에 도시된 각각의 화소(PXL)는 도 7의 표시 패널(PNL)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
먼저 도 8을 참조하면, 일 실시예에 따른 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 광원 유닛(LSU)을 포함한다. 또한, 화소(PXL)는, 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은, 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ET1)과, 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ET1)은 애노드 전극이고, 제2 전극(ET2)은 캐소드 전극일 수 있다.
실시예에 따라, 상기 발광 소자들(LD) 각각은, 제1 전극(ET1)을 통해 제1 전원(VDD)에 연결되는 P형 단부와, 제2 전극(ET2)을 통해 제2 전원(VSS)에 연결되는 N형 단부를 포함할 수 있다. 즉, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ET1, ET2)의 사이에 순방향으로 병렬 연결될 수 있다. 이와 같이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
실시예에 따라, 제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
실시예에 따라, 각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 P형 단부는 광원 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ET1)(“제1 화소 전극” 또는 “제1 정렬 전극”이라고도 함))을 통해 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 소자들(LD)의 N형 단부는 상기 광원 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ET2)(“제2 화소 전극” 또는 “제2 정렬 전극”이라고도 함)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
광원 유닛(LSU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 광원 유닛(LSU)으로 공급할 수 있다. 광원 유닛(LSU)으로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)(“구동 트랜지스터”라고도 함)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)(“스위칭 트랜지스터”라고도 함)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속된다. 이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
한편, 도 8에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
예를 들면, 도 9에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N형 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간마다 데이터선(Dj)으로 공급되는 데이터 신호를 화소(PXL)에 기입하기 위한 주사 신호의 게이트-온 전압은 하이 레벨 전압(“게이트-하이 전압”이라고도 함)일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호의 전압은 도 8의 실시예와 상반된 레벨의 전압일 수 있다. 일 예로, 도 9의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압의 데이터 신호가 공급될 수 있다.
일 실시예에서, 화소 회로(PXC) 및 광원 유닛(LSU)의 상호 접속 위치는 변경될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 화소 회로(PXC)를 구성하는 제1 및 제2 트랜지스터들(T1, T2)이 모두 N형 트랜지스터들일 때, 화소 회로(PXC)는 광원 유닛(LSU)과 제2 전원(VSS)의 사이에 접속되고, 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 전원(VSS)의 사이에 접속될 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소 회로(PXC)가 N형 트랜지스터들로 구성되더라도 상기 화소 회로(PXC)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속되고, 스토리지 커패시터(Cst)는 제1 노드(N1)와 제1 전원(VDD)의 사이에 접속될 수도 있다.
도 9에 도시된 화소(PXL)는, 트랜지스터의 타입 변경에 따라 일부 회로 소자의 접속 위치 및 제어 신호들(일 예로, 주사 신호 및 데이터 신호)의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 8의 화소(PXL)와 실질적으로 유사하다. 따라서, 도 9의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 8 및 도 9에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 10에 도시된 실시예와 같이 구성될 수도 있다.
도 10을 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 제3의 다른 전원에 더 연결될 수도 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 예를 들어, 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 화소 전극 및/또는 제1 컨택 전극)에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 실시예에 따라, 제1 트랜지스터(T1)가 P형 트랜지스터일 때, 상기 제1 트랜지스터(T1)의 게이트 전압을 초기화시키기 위한 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 레벨 전압)의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU) 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 화소 전극(ET1))과 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단(다음 수평 화소열)의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급한다. 이에 따라, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 일 전극의 전압이 초기화된다. 한편, 제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉 i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장한다.
한편, 도 10에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
또한, 도 8 내지 도 10에서는, 각각의 광원 유닛(LSU)을 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 도 11에 도시된 바와 같이, 각 화소(PXL)의 광원 유닛(LSU)이 직렬 연결 구조를 포함하도록 구성될 수도 있다. 도 11의 실시예를 설명함에 있어, 도 8 내지 도 10의 실시예와 유사 또는 동일한 구성(일 예로, 화소 회로(PXC))에 대한 상세한 설명은 생략하기로 한다.
도 11을 참조하면, 광원 유닛(LSU)은 서로 직렬로 연결된 적어도 두 개의 발광 소자들을 포함할 수 있다. 일 예로, 광원 유닛(LSU)은, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 직렬 연결되어 각각의 유효 광원을 구성하는 제1 발광 소자(LD1), 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)를 포함할 수 있다. 이하에서는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 특정 발광 소자를 지칭할 때에는 해당 발광 소자를 “제1 발광 소자(LD1)”, “제2 발광 소자(LD2)” 또는 “제3 발광 소자(LD3)”로 명기하기로 한다. 그리고, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 적어도 하나의 발광 소자를 임의로 지칭하거나, 상기 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 포괄적으로 지칭할 때에는, “발광 소자(LD)” 또는 “발광 소자들(LD)"이라 하기로 한다.
제1 발광 소자(LD1)의 P형 단부는 광원 유닛(LSU)의 제1 전극(ET1) 등을 통해 제1 전원(VDD)에 연결되고, 상기 제1 발광 소자(LD1)의 N형 단부는 제1 중간 전극(IET1)을 통해 제2 발광 소자(LD2)의 P형 단부에 연결될 수 있다. 제2 발광 소자(LD2)의 P형 단부는 제1 발광 소자(LD1)의 N형 단부에 연결되고, 상기 제2 발광 소자(LD2)의 N형 단부는 제2 중간 전극(IET2)을 통해 제3 발광 소자(LD3)의 P형 단부에 연결될 수 있다. 제3 발광 소자(LD3)의 P형 단부는 제2 발광 소자(LD2)의 N형 단부에 연결되고, 상기 제3 발광 소자(LD3)의 N형 단부는 광원 유닛(LSU)의 제2 전극(ET2) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결될 수 있다. 상술한 방식으로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)의 사이에 순차적으로 직렬 연결될 수 있다.
한편, 도 11에서는 3단 직렬 구조로 발광 소자들(LD)을 연결하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 두 개의 발광 소자들(LD)을 2단 직렬 구조로 연결하거나, 네 개 이상의 발광 소자들(LD)을 4단 이상의 직렬 구조로 연결할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 이용하여 동일 휘도를 표현한다고 가정할 때, 상기 발광 소자들(LD)을 직렬 연결한 구조의 광원 유닛(LSU)에서는, 상기 발광 소자들(LD)을 병렬 연결한 구조의 광원 유닛(LSU)에 비해 제1 및 제2 전극들(ET1, ET2)의 사이에 인가되는 전압은 증가하고, 상기 광원 유닛(LSU)에 흐르는 구동 전류의 크기는 감소할 수 있다. 따라서, 발광 소자들(LD)의 직렬 연결 구조를 적용하여 각 화소(PXL)의 광원 유닛(LSU)을 구성할 경우, 표시 장치를 구동함에 따라 표시 패널(PNL)에 흐르는 패널 전류를 저감할 수 있다. 이에 따라, 전력 손실을 줄여 효율을 개선하고, 소비 전력을 낮출 수 있다. 또한, 각각의 계조를 표현하기 위하여 광원 유닛(LSU)으로 공급해야 할 구동 전류의 크기가 저감되면서, 화소(PXL)의 구동 트랜지스터(일 예로, 제1 트랜지스터(T1)) 및/또는 구동 회로의 출력단 버퍼(일 예로, 각 채널의 증폭 회로)의 크기를 축소할 수 있게 된다.
또한, 발광 소자들(LD)을 오직 병렬로만 연결한 광원 유닛(LSU)에서는 상기 발광 소자들(LD) 중 적어도 하나에서 쇼트 결함이 발생하였을 경우, 구동 전류가 결함 발광 소자를 통해 흐르면서 나머지 발광 소자들(LD)에 구동 전류가 원활히 흐르지 않을 수 있다. 이에 따라, 암점 불량이 발생할 수 있다. 반면, 발광 소자들(LD)을 적어도 두 단의 직렬 구조로 연결한 광원 유닛(LSU)에서는, 일부 직렬 단에서 쇼트 결함이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 구동 전류가 흐르면서 나머지 직렬 단의 발광 소자들(LD)이 발광할 수 있게 된다.
상술한 실시예들에서와 같이, 화소(PXL)는 다양한 구조의 화소 회로(PXC) 및/또는 광원 유닛(LSU)을 구비할 수 있다. 다만, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 8 내지 도 11에 도시된 실시예들에 한정되지는 않으며, 각각의 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 다른 실시예에서, 각각의 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)은, 각각 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 12는 일 실시예에 따른 화소를 나타내는 평면도이다.
도 12에 도시된 각각의 화소(PXL)는 도 8 내지 도 11에 도시된 화소들(PXL) 중 어느 하나일 수 있다. 일 실시예에서, 표시 영역(도 4의 DA)에 배치되는 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 12에서는 화소(PXL)의 광원 유닛(LSU)을 중심으로 상기 화소(PXL)의 구조를 도시하기로 한다. 다만, 화소(PXL)는 각각의 화소 회로(일 예로, 도 8 내지 도 11의 화소 회로(PXC))를 구성하는 회로 소자들을 더 포함할 수 있다. 실시예에 따라, 상기 회로 소자들은 광원 유닛(LSU)과 다른 층에 배치될 수 있다. 일 예로, 상기 회로 소자들은 베이스층(BSL)의 일면 상에 위치한 회로 소자층(또는, “화소 회로층”이라고도 함)에 배치되고, 광원 유닛(LSU)은 상기 회로 소자층 상에 위치한 표시 소자층에 배치될 수 있다.
또한, 실시예에 따라 도 12에서는 각각의 광원 유닛(LSU)이, 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원선(일 예로, 제1 및/또는 제2 전원선들(PL1, PL2), 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호선(일 예로, 주사선(Si) 및/또는 데이터선(Dj))에 연결되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 제1 및 제2 전극들(ET1, ET2) 중 적어도 하나가, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
먼저 도 12를 참조하면, 실시예에 따른 화소(PXL)는, 서로 이격된 제1 전극(ET1) 및 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2) 사이에 배치되어, 제1 및 제2 전극들(ET1, ET2)과 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
실시예에 따라, 제1 전극(ET1) 및 제2 전극(ET2)은 제1 방향(X축 방향)을 따라 서로 이격되어 교대로 배열될 수 있다. 또한, 제1 전극(ET1) 및 제2 전극(ET2) 각각은, 제1 방향과 교차하는 제2 방향(Y축 방향)을 따라 연장될 수 있다. 다만, 광원 유닛(LSU)을 구성하는 전극들의 형상, 배열 방향 및/또는 상호 배치 구조가 이에 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 예를 들어, 제1 전극(ET1) 및 제2 전극(ET2) 중 적어도 하나는, 일 영역에서 꺾이거나 구부러진 구조를 가질 수도 있다.
실시예에 따라, 제2 전극(ET2)의 제1 방향(X축 방향)의 폭(WET2)은 제1 전극(ET1)의 제1 방향(X축 방향)의 폭(WET1)보다 클 수 있다. 이에 따라, 제1 반도체층(11)과 제2 반도체층(13)의 두께 차이(제1 방향(X축 방향)으로의 길이 차이)로 인해 활성층(12)이 발광 소자(LD)의 중심에 배치되지 않더라도, 제1 반도체층(11)과 중첩하는 제1 전극(ET1)의 제1 방향(X축 방향)의 폭(WET1)을 크게 설계함으로써 발광 소자(LD)를 중앙 정렬할 수 있다. 이에 대한 상세한 설명은 도 15를 참조하여 후술하기로 한다.
실시예에 따라, 제1 전극(ET1)은 제1 전극 배선(ETL1)(“제1 정렬 배선” 또는 “제1 연결 배선”이라고도 함)에 전기적으로 연결되고, 상기 제1 전극 배선(ETL1)을 통해 화소 회로(PXC) 및/또는 제1 전원(VDD)에 전기적으로 연결될 수 있다. 실시예에 따라, 제1 전극(ET1)과 제1 전극 배선(ETL1)은 일체 또는 비일체로 연결될 수 있다. 제1 전극(ET1)과 제1 전극 배선(ETL1)이 일체로 연결된 경우, 상기 제1 전극(ET1)과 제1 전극 배선(ETL1)을 하나의 전극, 배선, 또는 패턴의 서로 다른 영역들로 간주할 수도 있다.
실시예에 따라, 제2 전극(ET2)은 제2 전극 배선(ETL2)(“제2 정렬 배선” 또는 “제2 연결 배선”이라고도 함)에 전기적으로 연결되고, 상기 제2 전극 배선(ETL2)을 통해 제2 전원(VSS)에 전기적으로 연결될 수 있다. 실시예에 따라, 제2 전극(ET2)과 제2 전극 배선(ETL2)은 일체 또는 비일체로 연결될 수 있다. 제2 전극(ET2)과 제2 전극 배선(ETL2)이 일체로 연결된 경우, 상기 제2 전극(ET2)과 제2 전극 배선(ETL2)을 하나의 전극, 배선, 또는 패턴의 서로 다른 영역들로 간주할 수도 있다.
일 실시예에서, 제1 및 제2 전극 배선들(ETL1, ETL2) 각각은 제1 및 제2 전극들(ET1, ET2)과 교차하는 방향을 따라 연장될 수 있다. 예를 들어, 제1 및 제2 전극 배선들(ETL1, ETL2) 각각은 제1 방향(X축 방향)을 따라 연장되며, 해당 광원 유닛(LSU)의 전극들을 사이에 두고 서로 평행하게 배치될 수 있다.
제1 전극 배선(ETL1)은 제1 전원선(PL1)과 제1 전극(ET1)의 사이에 연결될 수 있다. 이러한 제1 전극 배선(ETL1)은 표시 장치가 구동되는 기간 동안 제1 전원선(PL1)으로부터 공급되는 제1 전원(VDD)(또는, 주사 신호, 데이터 신호 또는 소정의 다른 제어 신호와 같은 제1 구동 신호)을 공급받고, 이를 제1 전극(ET1)으로 전달할 수 있다. 일 실시예에서, 제1 전극 배선(ETL1)은 제1 컨택홀(CH1), 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극 배선(ETL1)은, 제1 컨택홀(CH1)을 통해 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고, 상기 회로 소자를 통해 제1 전원선(PL1)에 연결될 수 있다. 일 예로, 각각의 화소(PXL)는, 제1 전극 배선(ETL1)과 제1 전원(VDD)의 사이에 접속된 화소 회로(PXC)를 더 포함할 수 있다. 실시예에 따라, 화소 회로(PXC)는 각각의 광원 유닛(LSU)의 하부에 배치되어, 제1 컨택홀(CH1)을 통해 상기 광원 유닛(LSU)의 제1 전극 배선(ETL1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 전극 배선(ETL1)은, 제1 컨택홀(CH1) 등을 경유하여 소정의 제1 구동 신호가 공급되는 신호선에 연결될 수도 있다. 또 다른 실시예에서, 제1 전극 배선(ETL1)은, 제1 컨택홀(CH1) 및/또는 회로 소자를 경유하지 않고 제1 전원선(PL1) 또는 소정의 신호선에 직접 연결될 수도 있다. 이 경우, 제1 전극 배선(ETL1)은 상기 제1 전원선(PL1) 또는 소정의 신호선에 일체 또는 비일체로 연결될 수 있다.
일 실시예에서, 화소들(PXL) 각각의 제1 전극(ET1)에 연결된 제1 전극 배선(ETL1)은 먼저 복수의 화소들(PXL)에 공통으로 연결된 형태로 형성되어, 발광 소자들(LD)을 정렬하는 단계에서 소정의 제1 정렬 신호(또는, 제1 정렬 전압)를 공급받을 수 있다.
제2 전극 배선(ETL2)은 제2 전원선(PL2)과 제2 전극(ET2)의 사이에 연결될 수 있다. 이러한 제2 전극 배선(ETL2)은 표시 장치가 구동되는 기간 동안 제2 전원(VSS)(또는, 주사 신호, 데이터 신호 또는 소정의 다른 제어 신호와 같은 제2 구동 신호)을 공급받고, 이를 제2 전극(ET2)으로 전달할 수 있다. 일 실시예에서, 제2 전극 배선(ETL2)은 제2 컨택홀(CH2), 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제2 전극 배선(ETL2)은, 제2 컨택홀(CH2)을 통해 그 하부에 배치된 제2 전원선(PL2)에 연결될 수 있다. 다른 실시예에서, 제2 전극 배선(ETL2)은, 제2 컨택홀(CH2) 및/또는 회로 소자 등을 경유하지 않고 제2 전원선(PL2) 또는 소정의 신호선에 직접 연결될 수도 있다. 이 경우, 제2 전극 배선(ETL2)은 상기 제2 전원선(PL2) 또는 소정의 신호선에 일체 또는 비일체로 연결될 수 있다.
이러한 제2 전극 배선(ETL2)은, 발광 소자들(LD)을 정렬하는 단계에서 소정의 제2 정렬 신호(또는, 제2 정렬 전압)를 공급받을 수 있다. 한편, 표시 장치가 실제로 구동되는 기간 동안, 제2 전극 배선(ETL2)은 제2 전원(VSS) 또는 소정의 제2 구동 신호를 공급받을 수 있다.
예를 들어, 제1 및 제2 전극 배선들(ETL1, ETL2)은 표시 장치를 제조하기 위하여 각 화소(PXL)의 내부에 발광 소자들(LD)을 정렬하는 단계에서 각각의 광원 유닛(LSU)에 인가되는 소정의 정렬 신호를 공급받으며, 상기 정렬 신호에 대응하는 정렬 전류가 흐르는 경로 상에 배치된 정렬 배선들일 수 있다. 또한, 상기 제1 및 제2 전극 배선들(ETL1, ETL2)은, 표시 장치의 구동 단계에서(일 예로, 실 사용 시), 각각의 광원 유닛(LSU)에 인가되는 소정의 구동 전압을 공급받으며, 각 화소(PXL)의 구동 전류가 흐르는 경로 상에 배치된 연결 배선들일 수 있다.
상술한 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압)은 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 가지는 신호들일 수 있다. 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압) 중 적어도 하나는 교류 신호일 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 전극(ET1) 및 제2 전극(ET2) 사이에는 적어도 하나의 발광 소자(LD)가 배치되어, 제1 전극(ET1) 및 제2 전극(ET2)과 전기적으로 연결될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 도 1 내지 도 6에 도시된 바와 같은, 나노 스케일 내지 마이크로 스케일 범위의 크기를 가지는 초소형의 막대형 발광 소자일 수 있다. 다만, 발광 소자들(LD)의 크기, 종류 및 형상 등은 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 각각의 발광 소자(LD)가 성장 방식으로 제조된 코어-쉘 구조의 발광 소자일 수도 있다. 상기 코어-쉘 구조의 발광 소자는, 나노 스케일 내지 마이크로 스케일 범위의 크기를 가지는 초소형 발광 소자일 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 등을 이용해 각각의 화소 영역(일 예로, 인접한 화소들(PXL)의 사이에 배치된 뱅크(“화소 정의막”이라고도 함)에 의해 둘러싸이는 각각의 발광 영역)에 공급될 수 있다. 일 실시예에서, 발광 소자들(LD)은 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각각의 화소 영역에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 휘발성 용매에 섞여 각 화소(PXL)의 발광 영역에 공급될 수 있다. 이때, 제1 및 제2 전극들(ET1, ET2)에 소정의 정렬 신호(또는, 정렬 전압)를 인가하게 되면, 이웃한 전극들의 사이에 전계가 형성되면서, 활성층(12)의 영구 쌍극자에 의해 상기 전극들의 사이에 발광 소자들(LD)이 정렬된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 각 화소(PXL)의 내부에 발광 소자들(LD)을 안정적으로 배치할 수 있다.
화소(PXL)는 광원 유닛(LSU)을 구성하는 전극들 각각의 일 영역과 중첩하는 복수의 뱅크 패턴들(PW)을 더 포함할 수 있다. 뱅크 패턴들(PW)은 각각 제1 방향(X축 방향)을 따라 서로 이격되어 배열될 수 있다. 또한, 뱅크 패턴들(PW)은 각각 제2 방향(Y축 방향)을 따라 연장될 수 있다. 다만, 뱅크 패턴들(PW)의 형상, 배열 방향 및/또는 상호 배치 구조가 이에 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 뱅크 패턴들(PW)은 제1 전극(ET1)과 중첩하는 제1 뱅크 패턴(PW1) 및 제3 뱅크 패턴(PW3)과, 제2 전극(ET2)과 중첩하는 제2 뱅크 패턴(PW2) 및 제4 뱅크 패턴(PW4)을 포함할 수 있다. 상술한 제1 발광 소자(LD1)는 제1 뱅크 패턴(PW1)과 제2 뱅크 패턴(PW2) 사이에 배치되고, 제2 발광 소자(LD2)는 제2 뱅크 패턴(PW2)과 제3 뱅크 패턴(PW3) 사이에 배치되고, 제3 발광 소자(LD3)는 제3 뱅크 패턴(PW3)과 제4 뱅크 패턴(PW4) 사이에 배치될 수 있다.
또한, 화소(PXL)는 광원 유닛(LSU)을 구성하는 전극들 각각의 일 영역과 중첩하는 복수의 컨택 전극들(CE)을 더 포함할 수 있다. 컨택 전극들(CE)은 각각 제1 방향(X축 방향)을 따라 서로 이격되어 배열될 수 있다. 또한, 컨택 전극들(CE)은 각각 제2 방향(Y축 방향)을 따라 연장될 수 있다. 다만, 컨택 전극들(CE)의 형상, 배열 방향 및/또는 상호 배치 구조가 이에 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 컨택 전극들(CE)은 제1 전극(ET1)과 중첩하는 제1 컨택 전극(CE1) 및 제3 컨택 전극(CE3)과, 제2 전극(ET2)과 중첩하는 제2 컨택 전극(CE2) 및 제4 컨택 전극(CE4)을 포함할 수 있다. 제1 컨택 전극(CE1)은 제1 발광 소자(LD1)의 일단과 중첩하고, 제2 컨택 전극(CE2)은 제1 발광 소자(LD1)의 타단 및 제2 발광 소자(LD2)의 일단과 중첩하고, 제3 컨택 전극(CE3)은 제2 발광 소자(LD2)의 타단 및 제3 발광 소자(LD3)의 일단과 중첩하고, 제4 컨택 전극(CE4)은 제3 발광 소자(LD3)의 타단과 중첩할 수 있다.
도 13 및 도 14는 도 12의 A-A' 선을 기준으로 자른 단면도들이다. 도 15는 도 13의 A 영역을 확대한 단면도이다.
도 13 및 도 14는 일 실시예에 따른 화소(PXL)의 단면에 대한 서로 다른 실시예들을 나타낸다.
먼저 도 13을 참조하면, 일 실시예에 따른 화소(PXL) 및 이를 포함한 표시 장치는, 베이스층(BSL)의 일면 상에 순차적으로 배치된 회로 소자층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
회로 소자층(PCL)은, 각 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결되는 적어도 하나의 회로 소자를 포함할 수 있다. 예를 들어, 회로 소자층(PCL)은 각각의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 회로 소자층(PCL)은 각각의 화소 회로(PXC) 및/또는 광원 유닛(LSU)에 연결되는 적어도 하나의 전원선 및/또는 신호선 등을 더 포함할 수 있다.
설명의 편의를 위해, 도 13에서는 회로 소자층(PCL)에 배치되는 회로 소자들 및 배선들 중 어느 하나의 트랜지스터(T)만을 대표적으로 도시하기로 한다. 다만, 회로 소자층(PCL)의 평면/단면 구조는 다양하게 변경될 수 있는 것으로서, 각각의 트랜지스터(T)의 위치 및 단면 구조는 실시예에 따라 다양하게 변경될 수 있다.
또한, 회로 소자층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 회로 소자층(PCL)은 베이스층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및/또는 패시베이션층(PSV)을 포함할 수 있다. 또한, 실시예에 따라서는, 회로 소자층(PCL)이 적어도 일부의 트랜지스터(T)의 하부에 배치되는 적어도 하나의 차광 패턴(미도시) 등을 더 포함할 수도 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 이러한 버퍼층(BFL) 상에는 트랜지스터들(T) 및 스토리지 커패시터(Cst) 등과 같은 각종 회로 소자와, 상기 회로 소자에 연결되는 각종 배선들이 배치될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있고, 이 경우 적어도 하나의 회로 소자 및/또는 배선이 베이스층(BSL)의 일면 상에 직접 배치될 수도 있다.
각각의 트랜지스터(T)는, 반도체층(SCL)(“반도체 패턴” 또는 “활성층”이라고도 함), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함한다. 한편, 실시예에 따라 도 13에서는 각각의 트랜지스터(T)가, 반도체층(SCL)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 트랜지스터(T)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(TE1, TE2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 베이스층(BSL)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 반도체층(SCL)은 각각의 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역과, 각각의 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(T)의 반도체층(SCL)은 실질적으로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 상기 트랜지스터들(T)의 반도체층(SCL)은, 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다. 다른 실시예에서, 상기 트랜지스터들(T) 중 일부와 나머지 일부는 서로 다른 물질로 이루어진 반도체층(SCL)을 포함할 수도 있다. 예를 들어, 상기 트랜지스터들(T) 중 일부의 반도체층(SCL)은 폴리 실리콘 또는 아모포스 실리콘으로 이루어지고, 상기 트랜지스터들(T) 중 다른 일부의 반도체층(SCL)은 산화물 반도체로 이루어질 수 있다.
게이트 절연층(GI)은 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체층(SCL)과 게이트 전극(GE)의 사이에 배치될 수 있다. 이러한 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체층(SCL)과 중첩되도록 배치될 수 있다. 한편, 도 13에서는 탑-게이트 구조의 트랜지스터(T)를 도시하였으나, 다른 실시예에서, 트랜지스터(T)는 바텀-게이트 구조를 가질 수도 있다. 이 경우, 게이트 전극(GE)은, 반도체층(SCL)의 하부에 상기 반도체층(SCL)과 중첩되도록 배치될 수도 있다.
층간 절연층(ILD)은 게이트 전극(GE) 상에 배치될 수 있다. 일 예로, 층간 절연층(ILD)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 이러한 층간 절연층(ILD)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은, 적어도 한 층의 층간 절연층(ILD)을 사이에 개재하고, 각각의 반도체층(SCL) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 사이에 개재하고, 반도체층(SCL)의 서로 다른 단부들 상에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각각의 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 각각의 컨택홀을 통해 반도체층(SCL)의 제1 및 제2 영역들에 연결될 수 있다. 실시예에 따라, 상기 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
트랜지스터들(T)을 비롯한 회로 소자들 및/또는 배선들의 상부에는 패시베이션층(PSV)이 배치될 수 있다. 패시베이션층(PSV)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 일 예로, 패시베이션층(PSV)은 적어도 하나의 유기 절연층을 포함하며 회로 소자층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 상기 패시베이션층(PSV)의 상부에는 표시 소자층(DPL)이 배치될 수 있다.
회로 소자층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다.
표시 소자층(DPL)은 화소들(PXL) 각각의 광원 유닛(LSU)을 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 복수의 전극들과, 상기 전극들의 사이에 배열된 복수의 발광 소자들(LD)을 포함할 수 있다. 일 예로, 표시 소자층(DPL)은, 각 화소(PXL)의 제1 및 제2 전극들(ET1, ET2), 각각 상기 제1 및 제2 전극들(ET1, ET2)에 연결되는 제1 및 제2 전극 배선들(ETL1, ETL2), 및 제1 및 제2 전극들(ET1, ET2) 사이에 배치되어 제1 및 제2 전극들(ET1, ET2)과 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
또한, 표시 소자층(DPL)은, 상기 전극들 각각의 일 영역을 제3 방향(Z축 방향)으로 돌출시키기 위한 복수의 뱅크 패턴들(PW)과, 상기 전극들의 사이에 발광 소자들(LD)을 보다 안정적으로 연결하기 위한 복수의 컨택 전극들(CE)을 더 포함할 수 있다. 또한, 표시 소자층(DPL)은 이외에도 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
뱅크 패턴들(PW)은 각 화소(PXL)의 발광 영역에 서로 이격되어 배치될 수 있다. 이러한 뱅크 패턴들(PW)은 회로 소자층(PCL)이 형성된 베이스층(BSL)의 일면 상에서 제3 방향(Z축 방향)으로 돌출될 수 있다. 실시예에 따라, 뱅크 패턴들(PW)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 각각의 뱅크 패턴(PW)은, 각각의 전극(일 예로, 제1 및 제2 전극들(ET1, ET2) 중 어느 하나)과 회로 소자층(PCL)의 사이에 배치될 수 있다. 또한, 각각의 뱅크 패턴(PW)은, 인접한 적어도 하나의 발광 소자(LD)의 일단 또는 타단과 마주하도록 상기 적어도 하나의 발광 소자(LD)의 주변에 배치될 수 있다.
실시예에 따라, 뱅크 패턴들(PW)은 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크 패턴들(PW)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수 있다. 이 경우, 각각의 뱅크 패턴(PW)은 적어도 일 측면에서 곡면을 가질 수 있다. 또한, 뱅크 패턴들(PW)의 상부에 배치되는 각각의 전극 및/또는 절연층은 상기 뱅크 패턴들(PW)에 대응하는 형상을 가질 수 있다. 일 예로, 뱅크 패턴들(PW)의 상부에 배치되는 각각의 전극 및/또는 절연층은 상기 뱅크 패턴들(PW)에 대응하는 영역에서 경사면 또는 곡면을 가질 수 있다. 다만, 본 발명에서 뱅크 패턴들(PW)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
뱅크 패턴들(PW)은 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 뱅크 패턴들(PW)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 뱅크 패턴들(PW)은 현재 공지된 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토 레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 실시예에서, 뱅크 패턴들(PW)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 뱅크 패턴들(PW)은 반사 부재로 기능할 수 있다. 일 예로, 뱅크 패턴들(PW)은 그 상부에 제공된 제1 및 제2 전극들(ET1, ET2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
뱅크 패턴들(PW)의 상부에는 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)이 배치될 수 있다. 실시예에 따라, 상기 전극들은 각각의 뱅크 패턴(PW)에 대응하는 형상을 가질 수 있다. 예를 들어, 각각의 전극은, 각각의 뱅크 패턴(PW)에 대응하는 경사면 또는 곡면을 가지면서, 제3 방향(Z축 방향)으로 돌출될 수 있다.
제1 및 제2 전극들(ET1, ET2)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ET1, ET2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), SnO2(Tin Oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 전극들(ET1, ET2)은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ET1, ET2)은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ET1, ET2)은 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
제1 및 제2 전극들(ET1, ET2)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 전극들(ET1, ET2)의 일 영역을 커버하도록 형성되며, 상기 제1 및 제2 전극들(ET1, ET2)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 일 예로, 제1 절연층(INS1)은, 각각의 뱅크 패턴(PW) 상에서 제1 및 제2 전극들(ET1, ET2)의 일 영역을 노출할 수 있다. 한편, 실시예에 따라 제1 절연층(INS1)은 생략될 수도 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 및 제2 전극들(ET1, ET2)을 전면적으로 커버하도록 형성될 수 있다. 이러한 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 상기 제1 절연층(INS1)은 각 뱅크 패턴(PW) 상부의 일 영역에서 제1 및 제2 전극들(ET1, ET2)을 노출하도록 부분적으로 개구될 수 있다. 또는, 다른 실시예에서, 제1 절연층(INS1)은, 발광 소자들(LD)의 공급 및 정렬이 완료된 이후, 상기 발광 소자들(LD)의 하부에만 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다. 즉, 제1 절연층(INS1)은, 제1 및 제2 전극들(ET1, ET2)과 발광 소자들(LD)의 사이에 개재되되, 상기 전극들 각각의 적어도 일 영역을 노출할 수 있다. 이러한 제1 절연층(INS1)은 상기 전극들이 형성된 이후 상기 전극들을 커버하도록 형성되어, 후속 공정에서 상기 전극들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)은 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다.
제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다.
제1 절연층(INS1)이 형성된 각각의 화소 영역, 특히, 각 화소(PXL)의 발광 영역에는 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식 등을 통해 각 화소(PXL)의 발광 영역에 다수의 발광 소자들(LD)이 공급되고, 상기 발광 소자들(LD)은 정렬 신호(또는, 정렬 전압)에 의해 방향성을 가지고 정렬될 수 있다.
발광 소자들(LD)의 정렬에 대한 상세한 설명을 위해 도 15가 참조된다. 이하에서는 설명의 편의를 위해 제1 발광 소자(LD1)를 중심으로 발광 소자들(LD)의 편향 정렬 및 중앙 정렬을 설명한다.
도 15를 참조하면, 정렬 신호(또는, 정렬 전압)는 활성층(12)의 영구 쌍극자를 이용하여 제1 발광 소자(LD1)를 정렬할 수 있다. 이 경우, 활성층(12)은 제1 전극(ET1)의 일단과 제2 전극(ET2)의 일단의 중앙에 배치될 수 있다. 즉, 활성층(12)과 제1 전극(ET1)의 일단 간의 제1 방향(X축 방향)의 간격(E112)은 활성층(12)과 제2 전극(ET2)의 일단 간의 제1 방향(X축 방향)의 간격(E212)과 실질적으로 동일할 수 있다.
제1 발광 소자(LD1)는 상기 정렬 신호(또는, 정렬 전압)에 의해 제1 전극(ET1) 및 제2 전극(ET2) 사이에서 방향성을 가지고 정렬될 수 있다.
실시예에 따라, 제1 발광 소자(LD1)는 제1 반도체층(11)이 제2 전극(ET2)에 인접하고, 제2 반도체층(13)이 제1 전극(ET1)에 인접하도록 제1 방향(X축 방향)을 따라 정렬될 수 있다. 즉, 제1 발광 소자(LD1)는 제1 반도체층(11)의 일단이 제2 전극(ET2)과 중첩하고, 제2 반도체층(13)의 일단이 제1 전극(ET1)과 중첩하도록 제1 방향(X축 방향)을 따라 정렬될 수 있다. 이와 같이, 발광 소자들(LD)을 편향 정렬하는 경우, 발광 소자들(LD)이 랜덤하게 배치되는 경우 대비 재료 효율을 향상시킬 수 있다.
한편, 발광 소자들(LD)을 편향 정렬하는 경우, 상술한 바와 같이 제1 반도체층(11)과 제2 반도체층(13)의 두께 차이(제1 방향(X축 방향))으로의 길이 차이)에 기인하는 활성층(12)의 편심으로 인해 발광 소자들(LD)의 중앙 정렬이 원활하게 이루어지지 않을 수 있다.
이에, 일 실시예에 따른 표시 장치는 활성층(12)의 편심을 고려하여 제1 전극(ET1) 및 제2 전극(ET2)을 비대칭으로 설계함으로써, 별도의 중앙 정렬 신호 없이도 발광 소자들(LD)을 중앙 정렬할 수 있다.
즉, 제1 발광 소자(LD1)의 일단(11E)(N형 단부)과 제2 전극(ET2)의 일단 간의 제1 방향(X축 방향)의 간격(E211)이 제1 발광 소자(LD1)의 타단(13E)(P형 단부)과 제1 전극(ET1)의 일단 간의 제1 방향(X축 방향)의 간격(E113)보다 크도록 설계할 수 있다. 이에 따라, 활성층(12)이 제1 발광 소자(LD1) 내에서 편심된 만큼 제1 반도체층(11)이 정렬될 공간을 확보할 수 있다.
실시예에 따라, 제1 발광 소자(LD1)가 제2 전극(ET2)과 중첩하는 면적은 제1 발광 소자(LD1)가 제1 전극(ET1)과 중첩하는 면적보다 클 수 있다. 또한, 제1 반도체층(11)이 제2 전극(ET2)과 중첩하는 면적은 제2 반도체층(13)이 제1 전극(ET1)과 중첩하는 면적보다 클 수 있다. 또한, 제2 전극(ET2)의 일단과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(P2E2)은 제1 전극(ET1)의 일단과 제1 뱅크 패턴(PW1)의 일단 간의 제1 방향(X축 방향)의 간격(P1E1)보다 클 수 있다. 즉, 제2 전극(ET2)은 제2 뱅크 패턴(PW2)의 일단으로부터 상대적으로 더 연장되어 제1 반도체층(11)이 정렬될 공간을 확보할 수 있다.
상술한 실시예에 의하면, 제1 반도체층(11)과 제2 반도체층(13)의 두께 차이(제1 방향(X축 방향)으로의 길이 차이)로 인해 활성층(12)이 발광 소자(LD)의 중심에 배치되지 않더라도, 단일 정렬 신호(또는, 정렬 전압)를 이용하여 발광 소자(LD)를 뱅크 패턴들(PW) 사이에서 중앙 정렬할 수 있다. 즉, 별도의 중앙 정렬 신호를 생략할 수 있으므로, 정렬 신호(또는, 정렬 전압)를 단순화할 수 있다.
아울러, 발광 소자(LD)가 뱅크 패턴들(PW) 사이에서 중앙 정렬됨에 따라, 발광 소자(LD)의 일단(11E) 및 타단(13E)과 뱅크 패턴들(PW) 간의 충분한 공간을 확보할 수 있다. 즉, 발광 소자(LD)의 일단(11E) 및 타단(13E)과 컨택 전극(CE) 간의 컨택 면적을 안정적으로 확보할 수 있다.
발광 소자(LD)들이 뱅크 패턴들(PW) 사이에서 중앙 정렬됨에 따라, 제1 발광 소자(LD1)의 일단(11E)과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(P211)은 제1 발광 소자(LD1)의 타단(13E)과 제1 뱅크 패턴(PW1)의 일단 간의 제1 방향(X축 방향)의 간격(P113)과 실질적으로 동일할 수 있다. 또한, 활성층(12)과 제1 뱅크 패턴(PW1)의 일단 간의 제1 방향(X축 방향)의 간격(P112)은 활성층(12)과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(P212)과 상이할 수 있다. 예를 들어, 활성층(12)과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(P212)은 활성층(12)과 제1 뱅크 패턴(PW1)의 일단 간의 제1 방향(X축 방향)의 간격(P112)보다 클 수 있다.
다시 도 13을 참조하면, 발광 소자들(LD)의 일 영역 상에는, 절연 패턴(INP)이 배치될 수 있다. 예를 들어, 절연 패턴(INP)은, 발광 소자들(LD) 각각의 일단 및 타단을 노출하면서, 상기 발광 소자들(LD) 각각의 중앙 영역을 포함한 일 영역 상부에만 부분적으로 배치될 수 있다. 이러한 절연 패턴(INP)은 각 화소(PXL)의 발광 영역 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 절연 패턴(INP)은 실시예에 따라서 생략될 수도 있다.
절연 패턴(INP)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다.
발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 절연 패턴(INP)을 형성하게 되면, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 상기 이격 공간은 절연 패턴(INP)을 형성하는 과정에서 유입된 절연 물질로 채워질 수 있다. 이에 따라, 발광 소자들(LD)을 보다 안정적으로 지지할 수 있다.
절연 패턴(INP)에 의해 커버되지 않은 발광 소자들(LD)의 일단 및 타단은 컨택 전극(CE)에 의해 커버될 수 있다. 예를 들어, 이웃한 컨택 전극들(CE) 각각의 일단은, 절연 패턴(INP)을 사이에 개재하고, 적어도 하나의 인접한 발광 소자(LD)의 일단 및 타단 상에 이격되어 배치될 수 있다.
일 실시예에서, 컨택 전극들(CE)은 도 13에 도시된 바와 같이 베이스층(BSL)의 일면 상에서 동일한 층에 동시에 형성될 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있다.
다른 실시예에서, 컨택 전극들(CE)은 복수의 그룹으로 나뉘어 각 그룹 별로 베이스층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 예를 들어, 도 14에 도시된 바와 같이 이웃한 한 쌍의 컨택 전극들(CE)은 베이스층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 이 경우, 상기 한 쌍의 컨택 전극들(CE)의 사이에는 제3 절연층(INS3)이 추가적으로 배치될 수 있다. 즉, 컨택 전극들(CE)의 위치 및 상호 배치 관계는 다양하게 변경될 수 있다.
또한, 컨택 전극들(CE)은 제1 및 제2 전극들(ET1, ET2)의 노출 영역을 커버하도록 상기 제1 및 제2 전극들(ET1, ET2)의 상부에 배치될 수 있다. 예를 들어, 컨택 전극들(CE)은, 제1 및 제2 전극들(ET1, ET2)과 접촉되도록 상기 제1 및 제2 전극들(ET1, ET2)의 적어도 일 영역 상에 배치될 수 있다. 이에 따라, 컨택 전극들(CE)이 각각의 상부에 배치된 제1 및 제2 전극들(ET1, ET2)에 전기적으로 연결되고, 상기 컨택 전극들(CE)을 통해 제1 및 제2 전극들(ET1, ET2) 사이에 배치된 적어도 하나의 발광 소자(LD)의 일단 및 타단에 전기적으로 연결될 수 있다.
실시예에 따라, 컨택 전극들(CE)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 컨택 전극들(CE)은 ITO, IZO 및 ITZO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 일단 및 타단으로부터 방출되는 빛이 컨택 전극들(CE)을 투과하여 표시 장치의 외부로 방출될 수 있게 된다.
컨택 전극들(CE) 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 뱅크 패턴들(PW), 제1 및 제2 전극들(ET1, ET2), 발광 소자들(LD), 절연 패턴(INP), 및 컨택 전극들(CE)을 커버하도록, 뱅크 패턴들(PW), 제1 및 제2 전극들(ET1, ET2), 발광 소자들(LD), 절연 패턴(INP), 및 컨택 전극들(CE)이 형성된 베이스층(BSL)의 표시 영역(DA) 상에 전면적으로 형성 및/또는 배치될 수 있다. 이러한 제2 절연층(INS2)은, 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다.
일 실시예에서, 제2 절연층(INS2)은 다층 구조의 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라서는, 제2 절연층(INS2)의 상부에 적어도 한 층의 오버 코트층(OC)이 더 배치될 수도 있다.
실시예에 따라, 제2 절연층(INS2) 및 오버 코트층(OC) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제2 절연층(INS2) 및 오버 코트층(OC) 각각은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
상술한 실시예에 의하면, 제1 전극(ET1) 및 제2 전극(ET2)을 비대칭으로 설계함으로써 단일 정렬 신호(또는, 정렬 전압)를 이용하여 발광 소자들(LD)을 중앙 정렬할 수 있다. 즉, 별도의 중앙 정렬 신호를 생략할 수 있으므로, 정렬 신호(또는, 정렬 전압)를 단순화할 수 있으며, 중앙 정렬을 통해 발광 소자(LD)와 컨택 전극(CE) 간의 컨택 면적을 안정적으로 확보할 수 있다.
도 16은 다른 실시예에 따른 화소를 나타내는 평면도이다. 도 17 및 도 18은 도 16의 B-B' 선을 기준으로 자른 단면도들이다.
도 16 내지 도 18의 실시예에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
본 실시예에 따른 화소(PXL)는 복수의 뱅크 패턴들이 생략된다는 점에서 도 1 내지 도 15의 실시예와 상이하다.
구체적으로, 제1 전극(ET1) 및 제2 전극(ET2)은 회로 소자층(PCL)의 최상면(예컨대, 패시베이션층(PSV))의 일면 상에 직접 배치될 수 있다. 제1 전극(ET1) 및 제2 전극(ET2)은 회로 소자층(PCL)의 최상면(예컨대, 패시베이션층(PSV))의 일면의 형상을 따라 평탄하게 배치될 수 있다.
제1 전극(ET1) 및 제2 전극(ET2) 상에는 발광 소자들(LD)이 배치되고, 발광 소자들(LD)의 일단 및 타단은 컨택 전극(CE)에 의해 커버될 수 있다. 예를 들어, 이웃한 컨택 전극들(CE) 각각의 일단은, 절연 패턴(INP)을 사이에 개재하고, 적어도 하나의 인접한 발광 소자(LD)의 일단 및 타단 상에 이격되어 배치될 수 있다.
일 실시예에서, 컨택 전극들(CE)은 도 17에 도시된 바와 같이 베이스층(BSL)의 일면 상에서 동일한 층에 동시에 형성될 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있다.
다른 실시예에서, 컨택 전극들(CE)은 복수의 그룹으로 나뉘어 각 그룹 별로 베이스층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 예를 들어, 도 14에 도시된 바와 같이 이웃한 한 쌍의 컨택 전극들(CE)은 베이스층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 이 경우, 상기 한 쌍의 컨택 전극들(CE)의 사이에는 제3 절연층(INS3)이 추가적으로 배치될 수 있다. 즉, 컨택 전극들(CE)의 위치 및 상호 배치 관계는 다양하게 변경될 수 있다.
또한, 컨택 전극들(CE)은 제1 절연층(INS1)에 의해 노출된 제1 전극(ET1) 및 제2 전극(ET2)의 일면을 커버할 수 있다. 이에 따라, 발광 소자들(LD)의 일단은 제1 컨택 전극(CE1)에 의해 제1 전극(ET1)과 전기적으로 연결되고, 발광 소자들(LD)의 타단은 제2 컨택 전극(CE2)에 의해 제2 전극(ET2)과 전기적으로 연결될 수 있다.
본 실시예에 의하면, 화소(PXL) 내의 복수의 뱅크 패턴이 생략될 수 있으므로, 화소(PXL) 내의 소자 밀도가 향상될 수 있다.
이외 구성은 도 1 내지 도 15를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
도 19는 또 다른 실시예에 따른 화소를 나타내는 평면도이다. 도 20 및 도 21은 도 19의 C-C' 선을 기준으로 자른 단면도들이다.
도 19 내지 도 21의 실시예에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
본 실시예에 따른 화소(PXL)는 제1 및 제2 전극들(ET1, ET2)의 사이에 배치된 적어도 하나의 중간 전극(IET)을 더 포함하고, 발광 소자들(LD)이 직렬 연결된다는 점에서 도 1 내지 도 15의 실시예와 상이하다.
구체적으로, 도 19를 참조하면, 화소(PXL)는 서로 이격된 제1 전극(ET1) 및 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 배치된 적어도 하나의 중간 전극(IET)과, 상기 제1 및 제2 전극들(ET1, ET2) 및 상기 적어도 하나의 중간 전극(IET) 중 이웃한 한 쌍의 전극들의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 전극(ET1), 적어도 하나의 중간 전극(IET) 및 제2 전극(ET2)은, 각각의 발광 소자(LD)를 경유하여 순차적으로 직렬 연결되어, 각 직렬 단의 전극들을 구성할 수 있다.
제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2) 및 제2 전극(ET2)은 제1 방향(X축 방향)을 따라 서로 이격되어 순차적으로 나열될 수 있다. 서로 이웃한 제1 전극(ET1)과 제1 중간 전극(IET1)은 쌍을 이뤄 제1 직렬 단의 전극들을 구성할 수 있다. 유사하게, 서로 이웃한 제1 중간 전극(IET1)과 제2 중간 전극(IET2)은 쌍을 이뤄 제2 직렬 단의 전극들을 구성하고, 서로 이웃한 제2 중간 전극(IET2)과 제2 전극(ET2)은 쌍을 이뤄 제3 직렬 단의 전극들을 구성할 수 있다.
제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2) 및 제2 전극(ET2) 각각은, 제2 방향(Y축 방향)을 따라 연장될 수 있다. 일 예로, 제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2) 및 제2 전극(ET2)은 각각이 제2 방향(Y축 방향)을 따라 연장되는 바 형상을 가지면서, 서로 나란히 배치될 수 있다. 다만, 광원 유닛(LSU)을 구성하는 전극들의 형상, 배열 방향 및/또는 상호 배치 구조가 이에 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 예를 들어, 광원 유닛(LSU)의 각 직렬 단을 구성하는 한 쌍의 전극들이 이중 나선형 구조 등으로 서로 이격되어 배치될 수도 있다. 또한, 제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2) 및 제2 전극(ET2) 중 적어도 하나는, 일 영역에서 꺾이거나 구부러진 구조를 가질 수도 있다.
실시예에 따라, 제1 전극(ET1)은 제1 전극 배선(ETL1)에 전기적으로 연결되고, 상기 제1 전극 배선(ETL1)을 통해 화소 회로(PXC) 및/또는 제1 전원(VDD)에 전기적으로 연결될 수 있다. 제2 전극(ET2)은 제2 전극 배선(ETL2)에 전기적으로 연결되고, 상기 제2 전극 배선(ETL2)을 통해 제2 전원(VSS)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 및 제2 전극 배선들(ETL1, ETL2) 각각은 제 및 제2 전극들(ET1, ET2)과 교차하는 방향을 따라 연장될 수 있다. 예를 들어, 제1 및 제2 전극 배선들(ETL1, ETL2) 각각은 제1 방향(X축 방향)을 따라 연장되며, 해당 광원 유닛(LSU)의 전극들을 사이에 두고 서로 평행하게 배치될 수 있다.
제1 전극 배선(ETL1)은 제1 전원선(PL1)과 제1 전극(ET1)의 사이에 연결될 수 있다. 이러한 제1 전극 배선(ETL1)은 표시 장치가 구동되는 기간 동안 제1 전원선(PL1)으로부터 공급되는 제1 전원(VDD)(또는, 주사 신호, 데이터 신호 또는 소정의 다른 제어 신호와 같은 제1 구동 신호)을 공급받고, 이를 제1 전극(ET1)으로 전달할 수 있다. 일 실시예에서, 제1 전극 배선(ETL1)은 제1 컨택홀(CH1), 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극 배선(ETL1)은, 제1 컨택홀(CH1)을 통해 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고, 상기 회로 소자를 통해 제1 전원선(PL1)에 연결될 수 있다. 일 예로, 각각의 화소(PXL)는, 제1 전극 배선(ETL1)과 제1 전원(VDD)의 사이에 접속된 화소 회로(PXC)를 더 포함할 수 있다. 실시예에 따라, 화소 회로(PXC)는 각각의 광원 유닛(LSU)의 하부에 배치되어, 제1 컨택홀(CH1)을 통해 상기 광원 유닛(LSU)의 제1 전극 배선(ETL1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 전극 배선(ETL1)은, 제1 컨택홀(CH1) 등을 경유하여 소정의 제1 구동 신호가 공급되는 신호선에 연결될 수도 있다. 또 다른 실시예에서, 제1 전극 배선(ETL1)은, 제1 컨택홀(CH1) 및/또는 회로 소자를 경유하지 않고 제1 전원선(PL1) 또는 소정의 신호선에 직접 연결될 수도 있다. 이 경우, 제1 전극 배선(ETL1)은 상기 제1 전원선(PL1) 또는 소정의 신호선에 일체 또는 비일체로 연결될 수 있다.
일 실시예에서, 화소들(PXL) 각각의 제1 전극(ET1)에 연결된 제1 전극 배선(ETL1)은 먼저 복수의 화소들(PXL)에 공통으로 연결된 형태로 형성되어, 발광 소자들(LD)을 정렬하는 단계에서 소정의 제1 정렬 신호(또는, 제1 정렬 전압)를 공급받을 수 있다. 이후, 화소들(PXL)의 사이에서 제1 전극 배선(ETL1)을 단선시킴으로써, 화소들(PXL)을 개별 구동이 가능한 형태로 제조할 수 있다. 예를 들어, 서로 인접한 화소들(PXL)의 사이에서 상기 화소들(PXL)의 제1 전극 배선들(ETL1)은 서로 분리될 수 있다.
제2 전극 배선(ETL2)은 제2 전원선(PL2)과 제2 전극(ET2)의 사이에 연결될 수 있다. 이러한 제2 전극 배선(ETL2)은 표시 장치가 구동되는 기간 동안 제2 전원(VSS)(또는, 주사 신호, 데이터 신호 또는 소정의 다른 제어 신호와 같은 제2 구동 신호)을 공급받고, 이를 제2 전극(ET2)으로 전달할 수 있다. 일 실시예에서, 제2 전극 배선(ETL2)은 제2 컨택홀(CH2), 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제2 전극 배선(ETL2)은, 제2 컨택홀(CH2)을 통해 그 하부에 배치된 제2 전원선(PL2)에 연결될 수 있다. 다른 실시예에서, 제2 전극 배선(ETL2)은, 제2 컨택홀(CH2) 및/또는 회로 소자 등을 경유하지 않고 제2 전원선(PL2) 또는 소정의 신호선에 직접 연결될 수도 있다. 이 경우, 제2 전극 배선(ETL2)은 상기 제2 전원선(PL2) 또는 소정의 신호선에 일체 또는 비일체로 연결될 수 있다.
이러한 제2 전극 배선(ETL2)은, 발광 소자들(LD)을 정렬하는 단계에서 소정의 제2 정렬 신호(또는, 제2 정렬 전압)를 공급받을 수 있다. 한편, 표시 장치가 실제로 구동되는 기간 동안, 제2 전극 배선(ETL2)은 제2 전원(VSS) 또는 소정의 제2 구동 신호를 공급받을 수 있다.
예를 들어, 제1 및 제2 전극 배선들(ETL1, ETL2)은 표시 장치를 제조하기 위하여 각 화소(PXL)의 내부에 발광 소자들(LD)을 정렬하는 단계에서 각각의 광원 유닛(LSU)에 인가되는 소정의 정렬 신호를 공급받으며, 상기 정렬 신호에 대응하는 정렬 전류가 흐르는 경로 상에 배치된 정렬 배선들일 수 있다. 또한, 상기 제1 및 제2 전극 배선들(ETL1, ETL2)은, 표시 장치의 구동 단계에서(일 예로, 실 사용 시), 각각의 광원 유닛(LSU)에 인가되는 소정의 구동 전압을 공급받으며, 각 화소(PXL)의 구동 전류가 흐르는 경로 상에 배치된 연결 배선들일 수 있다.
실시예에 따라, 각각의 중간 전극(IET), 일 예로 제1 및 제2 중간 전극들(IET1, IET2)은, 먼저 제1 또는 제2 전극 배선(ETL1, ETL2)에 연결된 형태로 형성되어, 발광 소자들(LD)을 정렬하는 단계에서 소정의 제1 또는 제2 정렬 신호를 공급받을 수 있다. 그리고, 발광 소자들(LD)의 정렬이 완료된 이후, 각각의 중간 전극(IET)을 제1 또는 제2 전극 배선(ETL1, ETL2)으로부터 분리함으로써, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 직렬로 연결할 수 있다.
이웃한 한 쌍의 전극들의 사이에는 각각 적어도 하나의 발광 소자(LD)가 순방향으로 연결될 수 있다. 예를 들어, 제1 전극(ET1)과 제1 중간 전극(IET1)의 사이에는 적어도 하나의 제1 발광 소자(LD1)가 순방향으로 연결되고, 제1 중간 전극(IET1)과 제2 중간 전극(IET2)의 사이에는 적어도 하나의 제2 발광 소자(LD2)가 순방향으로 연결되고, 제2 중간 전극(IET2)과 제2 전극(ET2) 사이에는 적어도 하나의 제3 발광 소자(LD3)가 순방향으로 연결될 수 있다.
화소(PXL)는, 광원 유닛(LSU)을 구성하는 전극들 각각의 일 영역 하부에 배치되는 복수의 뱅크 패턴들(PW), 및/또는 상기 전극들 각각의 상부에 배치되는 복수의 컨택 전극들(CE)을 더 포함할 수 있다. 예를 들어, 화소(PXL)는, 제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2) 및 제2 전극(ET2)의 하부에 각각 배치되는 제1 내지 제4 뱅크 패턴(PW1, PW2, PW3, PW4)을 포함할 수 있다. 또한, 화소(PXL)는, 제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2) 및 제2 전극(ET2)의 상부에 각각 배치되는 제1 내지 제4 컨택 전극(CE1, CE2, CE3, CE4)을 포함할 수 있다.
이하에서는 설명의 편의를 위해 회로 소자층(PCL)의 상세한 구조는 생략하였으며, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 중심으로 화소(PXL)의 단면 구조를 설명한다.
도 20을 참조하면, 제1 발광 소자(LD1)는 제1 전극(ET1)과 제1 중간 전극(IET1) 사이에 배치되고, 제2 발광 소자(LD2)는 제1 중간 전극(IET1)과 제2 중간 전극(IET2) 사이에 배치될 수 있다.
제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 활성층(12)의 영구 쌍극자를 이용한 정렬 신호(또는, 정렬 전압)에 의해 전극들 사이에서 정렬될 수 있다.
이 경우, 제1 발광 소자(LD1)의 활성층(12)과 제1 중간 전극(IET1)의 일단 간의 제1 방향(X축 방향)의 간격(E121)은 제2 발광 소자(LD2)의 활성층(12)과 제1 중간 전극(IET1)의 타단 간의 제1 방향(X축 방향)의 간격(E122)과 실질적으로 동일할 수 있다.
제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 정렬 신호(또는, 정렬 전압)에 의해 전극들 사이에서 방향성을 가지고 정렬될 수 있다. 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)가 배열되는 방향은 서로 동일할 수 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 각각 제1 반도체층(11)이 제1 방향(X축 방향)을 향하고, 제2 반도체층(13)이 제1 방향(X축 방향)의 반대 방향을 향하도록 정렬될 수 있다. 즉, 제1 발광 소자(LD1)는 제1 반도체층(11)이 제1 중간 전극(IET1)에 인접하고, 제2 반도체층(13)이 제1 전극(ET1)에 인접하도록 제1 방향(X축 방향)을 따라 정렬될 수 있다. 제2 발광 소자(LD2)는 제1 반도체층(11)이 제2 중간 전극(IET2)에 인접하고, 제2 반도체층(13)이 제1 중간 전극(IET1)에 인접하도록 제1 방향(X축 방향)을 따라 정렬될 수 있다.
실시예에 따라, 제1 중간 전극(IET1)은 제1 발광 소자(LD1)의 제1 반도체층(11)과 중첩하고, 제2 발광 소자(LD2)의 제2 반도체층(13)과 중첩할 수 있다. 이와 같이, 발광 소자들(LD)을 편향 정렬하는 경우, 발광 소자들(LD)이 랜덤하게 배치되는 경우 대비 재료 효율을 향상시킬 수 있음은 앞서 설명한 바와 같다.
한편, 발광 소자들(LD)을 편향 정렬하는 경우, 상술한 바와 같이 제1 반도체층(11)과 제2 반도체층(13)의 두께 차이(제1 방향(X축 방향)으로의 길이 차이)에 기인하는 활성층(12)의 편심으로 인해 발광 소자들(LD)의 중앙 정렬이 원활하게 이루어지지 않을 수 있다.
이에, 본 실시예에 따른 표시 장치는 활성층(12)의 편심을 고려하여 제1 중간 전극(IET1)을 비대칭으로 설계함으로써 별도의 중앙 정렬 신호 없이도 발광 소자들(LD)을 중앙 정렬할 수 있다.
즉, 제1 중간 전극(IET1)과 제1 발광 소자(LD1)의 제1 반도체층(11)이 중첩하는 면적은 제1 중간 전극(IET1)과 제2 발광 소자(LD2)의 제2 반도체층(13)이 중첩하는 면적보다 크도록 설계할 수 있다. 이에 따라, 활성층(12)이 발광 소자들(LD1, LD2) 내에서 편심된 만큼 제1 반도체층(11)이 정렬될 공간을 확보할 수 있다.
실시예에 따라, 제1 중간 전극(IET1)의 일단과 제1 발광 소자(LD1)의 제1 반도체층(11)의 일단 간의 제1 방향(X축 방향)의 간격(E11)은 제1 중간 전극(IET1)의 타단과 제2 발광 소자(LD2)의 제3 반도체층(13)의 일단 간의 제1 방향(X축 방향)의 간격(E13)보다 클 수 있다. 또한, 제1 중간 전극(IET1)의 일단과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(PE1)은 제1 중간 전극(IET1)의 타단과 제2 뱅크 패턴(PW2)의 타단 간의 제1 방향(X축 방향)의 간격(PE2)보다 클 수 있다.
본 실시예에 의하면, 제1 반도체층(11)과 제2 반도체층(13)의 두께 차이(제1 방향(X축 방향)으로의 길이 차이)로 인해 활성층(12)이 발광 소자(LD)의 중심에 배치되지 않더라도, 단일 정렬 신호(또는, 정렬 전압)를 이용하여 발광 소자(LD)를 뱅크 패턴들(PW) 사이에서 중앙 정렬할 수 있다. 즉, 별도의 중앙 정렬 신호를 생략할 수 있으므로, 정렬 신호(또는, 정렬 전압)를 단순화할 수 있음은 앞서 설명한 바와 같다.
아울러, 발광 소자(LD)가 뱅크 패턴들(PW) 사이에서 중앙 정렬됨에 따라, 발광 소자(LD)의 일단 및 타단과 뱅크 패턴들(PW) 간의 충분한 공간을 확보할 수 있다. 즉, 발광 소자(LD)의 일단 및 타단과 컨택 전극(CE) 간의 컨택 면적을 안정적으로 확보할 수 있음은 앞서 설명한 바와 같다.
실시예에 따라, 제1 발광 소자(LD)의 제1 반도체층(11)의 일단과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(P11)은 제2 발광 소자(LD2)의 제2 반도체층(13)의 일단과 제2 뱅크 패턴(PW2)의 타단 간의 제1 방향(X축 방향)의 간격(P13)과 실질적으로 동일할 수 있다. 또한, 제1 발광 소자(LD1)의 활성층(12)과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(P121)은 제2 발광 소자(LD2)의 활성층(12)과 제2 뱅크 패턴(PW2)의 타단 간의 제1 방향(X축 방향)의 간격(P122)과 상이할 수 있다. 예를 들어, 제1 발광 소자(LD1)의 활성층(12)과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(P121)은 제2 발광 소자(LD2)의 활성층(12)과 제2 뱅크 패턴(PW2)의 타단 간의 제1 방향(X축 방향)의 간격(P122)보다 클 수 있다.
이외 구성은 도 1 내지 도 15를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
도 22는 다른 실시예에 따른 화소를 나타내는 평면도이다. 도 23 및 도 24는 도 22의 D-D' 선을 기준으로 자른 단면도들이다.
도 22 내지 도 24의 실시예에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
본 실시예에 따른 화소(PXL)는 복수의 뱅크 패턴들이 생략된다는 점에서 도 19 내지 도 21의 실시예와 상이하다.
구체적으로, 제1 전극(ET1), 제1 중간 전극(IET1) 및 제2 중간 전극(IET2)은 회로 소자층(PCL)의 최상면(예컨대, 패시베이션층(PSV))의 일면 상에 직접 배치될 수 있다. 제1 전극(ET1), 제1 중간 전극(IET1) 및 제2 중간 전극(IET2)은 회로 소자층(PCL)의 최상면(예컨대, 패시베이션층(PSV))의 일면의 형상을 따라 평탄하게 배치될 수 있다.
제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2), 및 제2 전극(ET2) 상에는 발광 소자들(LD)이 배치되고, 발광 소자들(LD)의 일단 및 타단은 컨택 전극들(CE)에 의해 커버될 수 있다. 예를 들어, 이웃한 컨택 전극들(CE) 각각의 일단은, 절연 패턴(INP)을 사이에 개재하고, 적어도 하나의 인접한 발광 소자들(LD)의 일단 및 타단 상에 이격되어 배치될 수 있다.
일 실시예에서, 컨택 전극들(CE)은 도 23에 도시된 바와 같이 베이스층(BSL)의 일면 상에서 동일한 층에 동시에 형성될 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있음은 앞서 설명한 바와 같다.
다른 실시예에서, 컨택 전극들(CE)은 복수의 그룹으로 나뉘어 각 그룹 별로 베이스층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 예를 들어, 도 24에 도시된 바와 같이 이웃한 한 쌍의 컨택 전극들(CE)은 베이스층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 이 경우, 상기 한 쌍의 컨택 전극들(CE)의 사이에는 제3 절연층(INS3)이 추가적으로 배치될 수 있다. 즉, 컨택 전극들(CE)의 위치 및 상호 배치 관계는 다양하게 변경될 수 있다.
또한, 컨택 전극들(CE)은 제1 절연층(INS1)에 의해 노출된 제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2), 및 제2 전극(ET2)의 일면을 커버할 수 있다.
본 실시예에 의하면, 화소(PXL) 내의 복수의 뱅크 패턴이 생략될 수 있으므로, 화소(PXL) 내의 소자 밀도가 향상될 수 있음은 앞서 설명한 바와 같다.
이외 구성은 도 19 내지 도 21을 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
이상 첨부된 도면을 참조하여 실시예들을 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 표시 영역에 배치된 복수의 화소들을 포함하며,
    복수의 상기 화소들은 각각,
    제1 방향으로 서로 이격된 제1 전극 및 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 적어도 하나의 발광 소자를 포함하고,
    상기 발광 소자의 일단과 상기 제2 전극의 일단 간의 상기 제1 방향의 간격은 상기 발광 소자의 타단과 상기 제1 전극의 일단 간의 상기 제1 방향의 간격보다 큰 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 전극의 상기 제1 방향의 폭은 상기 제1 전극의 상기 제1 방향의 폭보다 큰 표시 장치.
  3. 제1 항에 있어서,
    상기 발광 소자는,
    제1 반도체층;
    제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 제1 반도체층은 상기 제2 전극과 전기적으로 연결되고, 상기 제2 반도체층은 상기 제1 전극과 전기적으로 연결되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 반도체층은 상기 제2 전극과 중첩하고, 상기 제2 반도체층은 상기 제1 전극과 중첩하는 표시 장치.
  5. 제3 항에 있어서,
    상기 제2 전극이 상기 제1 반도체층과 중첩하는 면적은 상기 제1 전극이 상기 제2 반도체층과 중첩하는 면적보다 큰 표시 장치.
  6. 제3 항에 있어서,
    상기 활성층과 상기 제1 전극의 일단 간의 상기 제1 방향의 간격은 상기 활성층과 상기 제2 전극의 일단 간의 상기 제1 방향의 간격과 실질적으로 동일한 표시 장치.
  7. 제1 항에 있어서,
    복수의 상기 화소들은,
    상기 제1 전극 하부에 배치되어 상기 제1 전극과 중첩하는 제1 뱅크 패턴; 및
    상기 제2 전극 하부에 배치되어 상기 제2 전극과 중첩하는 제2 뱅크 패턴을 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 전극의 일단과 상기 제2 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 제1 전극의 일단과 상기 제1 뱅크 패턴의 일단 간의 상기 제1 방향의 간격보다 큰 표시 장치.
  9. 제7 항에 있어서,
    상기 발광 소자의 일단과 상기 제2 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 발광 소자의 타단과 상기 제1 뱅크 패턴의 일단 간의 상기 제1 방향의 간격과 실질적으로 동일한 표시 장치.
  10. 제7 항에 있어서,
    상기 발광 소자는,
    제1 반도체층;
    제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 제2 뱅크 패턴의 일단과 상기 활성층 간의 상기 제1 방향의 간격은 상기 제1 뱅크 패턴의 일단과 상기 활성층 간의 상기 제1 방향의 간격보다 큰 표시 장치.
  11. 표시 영역에 배치된 복수의 화소들을 포함하며,
    복수의 상기 화소들은 각각,
    제1 방향으로 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치된 적어도 하나의 중간 전극;
    상기 중간 전극과 상기 제1 전극 사이에 배치된 제1 발광 소자; 및
    상기 중간 전극과 상기 제2 전극 사이에 배치된 제2 발광 소자를 포함하고,
    상기 중간 전극과 상기 제1 발광 소자가 중첩하는 면적은 상기 중간 전극과 상기 제2 발광 소자가 중첩하는 면적보다 큰 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 각각,
    제1 반도체층;
    제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 중간 전극은 상기 제1 발광 소자의 상기 제1 반도체층과 중첩하는 표시 장치.
  14. 제12 항에 있어서,
    상기 중간 전극은 상기 제2 발광 소자의 상기 제2 반도체층과 중첩하는 표시 장치.
  15. 제12 항에 있어서,
    상기 중간 전극의 일단과 상기 제1 발광 소자의 상기 제1 반도체층의 일단 간의 상기 제1 방향의 간격은 상기 중간 전극의 타단과 상기 제2 발광 소자의 상기 제2 반도체층의 일단 간의 상기 제1 방향의 간격보다 큰 표시 장치.
  16. 제12 항에 있어서,
    상기 중간 전극의 일단과 상기 제1 발광 소자의 상기 활성층 간의 상기 제1 방향의 간격은 상기 중간 전극의 타단과 상기 제2 발광 소자의 상기 활성층 간의 상기 제1 방향의 간격과 실질적으로 동일한 표시 장치.
  17. 제16 항에 있어서,
    복수의 상기 화소들은 상기 중간 전극 하부에 배치된 뱅크 패턴을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 중간 전극의 일단과 상기 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 중간 전극의 타단과 상기 뱅크 패턴의 타단 간의 상기 제1 방향의 간격보다 큰 표시 장치.
  19. 제17 항에 있어서,
    상기 뱅크 패턴의 일단과 상기 제1 발광 소자의 일단 간의 상기 제1 방향의 간격은 상기 뱅크 패턴의 타단과 상기 제2 발광 소자의 일단 간의 상기 제1 방향의 간격과 실질적으로 동일한 표시 장치.
  20. 제17 항에 있어서,
    상기 제1 발광 소자 및 제2 발광 소자는 각각,
    제1 반도체층;
    제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 제1 발광 소자의 상기 활성층과 상기 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 제2 발광 소자의 상기 활성층과 상기 뱅크 패턴의 타단 간의 상기 제1 방향의 간격보다 큰 표시 장치.
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