WO2021125574A1 - 표시장치 및 이의 제조방법 - Google Patents

표시장치 및 이의 제조방법 Download PDF

Info

Publication number
WO2021125574A1
WO2021125574A1 PCT/KR2020/016161 KR2020016161W WO2021125574A1 WO 2021125574 A1 WO2021125574 A1 WO 2021125574A1 KR 2020016161 W KR2020016161 W KR 2020016161W WO 2021125574 A1 WO2021125574 A1 WO 2021125574A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
conductive pattern
light emitting
disposed
layer
Prior art date
Application number
PCT/KR2020/016161
Other languages
English (en)
French (fr)
Inventor
문수미
강신철
강재웅
오원식
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to CN202080088944.2A priority Critical patent/CN114846614A/zh
Priority to US17/786,952 priority patent/US20230045654A1/en
Priority to EP20902608.7A priority patent/EP4080572A4/en
Publication of WO2021125574A1 publication Critical patent/WO2021125574A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/387—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape with a plurality of electrode regions in direct contact with the semiconductor body and being electrically interconnected by another electrode layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0091—Scattering means in or on the semiconductor body or semiconductor body package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device and a method for manufacturing the same.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • An inorganic light emitting diode using an inorganic semiconductor as a fluorescent material has durability even in a high temperature environment, and has an advantage in that blue light efficiency is higher than that of an organic light emitting diode.
  • a transfer method using a dielectrophoresis (DEP) method has been developed. Accordingly, research on inorganic light emitting diodes having superior durability and efficiency compared to organic light emitting diodes is continuing.
  • An object of the present invention is to provide a display device including a plurality of electrodes having different widths and a light emitting device disposed between the electrodes.
  • Another object of the present invention is to provide a display device in which light emitting devices disposed between electrodes have a uniform distribution.
  • a display device provides a base substrate, a plurality of transistors disposed on the base substrate, a first protective layer covering the plurality of transistors on the plurality of transistors, and the first 1 A plurality of conductive patterns disposed on a protective layer, a second protective layer disposed on the plurality of conductive patterns, a first electrode and a second electrode disposed on the same layer on the second protective layer and spaced apart from each other , at least a plurality of light emitting devices disposed between the first electrode and the second electrode, and a first contact disposed on the first electrode and in contact with one end of at least one light emitting device among the plurality of light emitting devices an electrode, and a second contact electrode disposed on the second electrode and in contact with the other end of the at least one light emitting device, wherein the plurality of conductive patterns include a first conductive pattern overlapping the first electrode, and a second conductive pattern overlapping the second electrode, wherein the first electrode is electrically connected to the first conductive pattern through
  • the first electrode may be in direct contact with the first conductive pattern through the contact hole, and the second electrode may be insulated from the second conductive pattern.
  • the second conductive pattern may be directly connected to the source electrode or the drain electrode of the transistor through another contact hole passing through the first passivation layer.
  • a first power may be applied to the first electrode, and a second power that is a higher potential power than the first power may be applied to the second electrode.
  • the first electrode and the second electrode may each extend in a first direction, and an extension length of the first electrode may be longer than an extension length of the second electrode.
  • a plurality of second electrodes may be electrically connected to the first electrode through the at least one light emitting device, and the opening hole may be disposed between the plurality of second electrodes.
  • the display device may further include a first barrier rib disposed between the second passivation layer and the first electrode, and a second barrier rib disposed between the second passivation layer and a single second electrode, wherein the first barrier rib and the second barrier rib may have a shape protruding in a thickness direction from an upper surface of the second passivation layer.
  • the first electrode may cover the first barrier rib, and the second electrode may cover the second barrier rib.
  • the opening hole may be formed adjacent to the second partition wall.
  • the opening hole may pass through the second partition wall.
  • the display device may further include a first island electrode disposed on the same layer as the first electrode and the second electrode and disposed between the first electrode and the second electrode.
  • the plurality of light emitting devices may be disposed between the first electrode and the first island electrode and between the first island electrode and the second electrode.
  • a difference between the number of light emitting devices disposed between the first electrode and the first island electrode and the number disposed between the first island electrode and the second electrode may be less than 5%.
  • the display device may further include a third conductive pattern in which the plurality of conductive patterns overlap the first island electrode.
  • the second passivation layer may further include another opening hole exposing at least a portion of the third conductive pattern, wherein the first island electrode may be insulated from the third conductive pattern.
  • the display device may further include the first electrode, the second electrode, and a second island electrode disposed on the same layer as the first island electrode and disposed between the first island electrode and the second electrode.
  • a width of the first electrode and the second electrode may be smaller than a width of the first island electrode and the second island electrode.
  • the plurality of light emitting devices may be connected in series and in parallel.
  • a first passivation layer disposed on a plurality of transistors, a plurality of conductive patterns disposed on the first passivation layer, and the plurality of A display device including a second passivation layer disposed on conductive patterns of: forming a plurality of barrier ribs to be spaced apart from each other on the second passivation layer; an opening hole exposing at least a portion of the plurality of conductive patterns forming a plurality of electrode materials on each of the barrier ribs so as to be in contact with the respective conductive patterns through the opening holes, and forming a first insulating material on the plurality of electrode materials, and and arranging the light emitting elements on the first insulating material so as to be disposed between the respective conductive patterns.
  • the method of manufacturing the display device may further include forming an isolation region to separate some of the plurality of electrode materials.
  • the separation region may overlap the opening hole.
  • the method of manufacturing the display device may further include forming an insulating layer covering the opening hole.
  • the separated electrode material may not contact each of the conductive patterns, and the non-isolated electrode material may contact each of the conductive patterns.
  • the plurality of electrode materials includes a first electrode material, a second electrode material, a third electrode material, and a fourth electrode material extending in a first direction, and the plurality of conductive patterns overlap the first electrode material. It may include a first conductive pattern, a second conductive pattern overlapping the second electrode material, a third conductive pattern overlapping the third electrode material, and a fourth conductive pattern overlapping the fourth electrode material.
  • the light emitting devices are disposed between the first conductive pattern and the second conductive pattern, between the second conductive pattern and the third conductive pattern, and between the third conductive pattern and the fourth conductive pattern.
  • the number of light emitting devices arranged between the patterns and arranged between the first conductive pattern and the second conductive pattern, the number of light emitting devices aligned between the second conductive pattern and the third conductive pattern, and the second The number of light emitting devices aligned between the conductive pattern and the third conductive pattern may differ by less than 5%.
  • an angle between the first conductive pattern and the second conductive pattern, between the second conductive pattern and the third conductive pattern, and between the third conductive pattern and the fourth conductive pattern may be less than 5%.
  • an alternating voltage may be applied to the first conductive pattern and the third conductive pattern, and a ground voltage may be applied to the second conductive pattern and the fourth conductive pattern.
  • the light emitting devices disposed between the plurality of electrodes may have a uniform distribution.
  • FIG 1 and 2 are perspective and cross-sectional views illustrating a light emitting device according to an embodiment of the present invention.
  • 3 and 4 are perspective and cross-sectional views illustrating a light emitting device according to another embodiment of the present invention.
  • FIG. 5 and 6 are perspective and cross-sectional views illustrating a light emitting device according to another embodiment of the present invention.
  • FIG. 7 is a plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 8 is a circuit diagram illustrating an example of a sub-pixel included in the display device of FIG. 7 .
  • 9 to 12 are circuit diagrams illustrating an example that may be applied to a unit pixel included in the sub-pixel of FIG. 8 .
  • FIG. 13 is a plan layout view illustrating the arrangement of some components in one sub-pixel included in the display device of FIG. 7 .
  • FIG. 14 is a cross-sectional view of the display device taken along line I1-I1' of FIG. 13 .
  • 15 is a cross-sectional view of the display device taken along line I2-I2' of FIG. 13 .
  • 16 to 21 are cross-sectional views illustrating a part of a manufacturing step of a display device taken along line I2-I2' of FIG. 13 .
  • FIG. 22 is a cross-sectional view of a display device according to another exemplary embodiment.
  • 23 and 24 are cross-sectional views illustrating a part of a manufacturing step of the display device of FIG. 22 .
  • 25 is a plan layout view illustrating the arrangement of some components in one sub-pixel included in a display device according to another exemplary embodiment of the present invention.
  • 26 is a cross-sectional view of the display device taken along line II1-II1' of FIG. 25;
  • 27 is a cross-sectional view of the display device taken along line II2-II2' of FIG. 25;
  • FIG. 28 is a plan layout view illustrating the arrangement of some components in one sub-pixel included in a display device according to another embodiment of the present invention.
  • 29 is a plan layout view illustrating the arrangement of some components in one sub-pixel included in a display device according to another embodiment of the present invention.
  • FIG. 30 is a plan layout view illustrating the arrangement of some components in one sub-pixel included in a display device according to another embodiment of the present invention.
  • FIGS. 1 and 2 are perspective and cross-sectional views illustrating a light emitting device according to an embodiment of the present invention.
  • the cylindrical rod-shaped light emitting device LD is illustrated in FIGS. 1 and 2 , the type and/or shape of the light emitting device LD according to the present invention is not limited thereto.
  • the light emitting device LD is interposed between the first conductive electrode layer 11 and the second conductive electrode layer 13 , and the first and second conductive electrode layers 11 and 13 . and an active layer 12 .
  • the light emitting device LD may be configured as a laminate in which the first conductive electrode layer 11 , the active layer 12 , and the second conductive electrode layer 13 are sequentially stacked along one direction.
  • the light emitting device LD may be provided in the shape of a rod extending in one direction.
  • the light emitting device LD may have one end and the other end along one direction.
  • one of the first and second conductive electrode layers 11 and 13 is disposed at one end of the light emitting device LD, and the first and second conductive electrode layers are disposed at the other end of the light emitting device LD.
  • the other one of (11, 13) may be disposed.
  • the light emitting device LD may be a bar-shaped light emitting diode manufactured in a bar shape.
  • the bar shape encompasses a rod-like shape, or a bar-like shape, longer in the longitudinal direction than in the width direction (ie, an aspect ratio greater than 1), such as a circular column or a polygonal column,
  • the shape of the cross section is not particularly limited.
  • a length L of the light emitting device LD may be greater than a diameter D (or a width of a cross-section) thereof.
  • the light emitting device LD may have a size as small as a nano-scale to a micro-scale, for example, a diameter D and/or a length L in a nano-scale or micro-scale range.
  • the size of the light emitting device LD is not limited thereto.
  • the size of the light emitting device LD may be variously changed according to design conditions of various devices using a light emitting device using the light emitting device LD as a light source, for example, a display device.
  • the first conductive electrode layer 11 may include at least one n-type semiconductor material.
  • the first conductive electrode layer 11 includes a semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and an n-type semiconductor material doped with a first conductive dopant such as Si, Ge, Sn, etc. may include.
  • the material constituting the first conductive electrode layer 11 is not limited thereto, and in addition to this, various materials may constitute the first conductive electrode layer 11 .
  • the active layer 12 is disposed on the first conductive electrode layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on the upper and/or lower portions of the active layer 12 .
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or AlInGaN may be used to form the active layer 12 , and in addition to this, various materials may constitute the active layer 12 .
  • the light emitting device LD When a voltage equal to or greater than a threshold voltage is applied to both ends of the light emitting device LD, the light emitting device LD may emit light while electron-hole pairs are combined in the active layer 12 . By controlling the light emission of the light emitting device LD using this principle, the light emitting device LD may be used as a light source of various light emitting devices including pixels of a display device.
  • the second conductive electrode layer 13 is disposed on the active layer 12 , and may include a semiconductor material of a type different from that of the first conductive electrode layer 11 .
  • the second conductive electrode layer 13 may include at least one p-type semiconductor material.
  • the second conductive electrode layer 13 may include a semiconductor material of at least one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may include a p-type semiconductor material doped with a second conductive dopant such as Mg.
  • the material constituting the second conductive electrode layer 13 is not limited thereto, and various other materials may be used to configure the second conductive electrode layer 13 .
  • the light emitting device LD may further include an insulating film INF provided on a surface thereof.
  • the insulating film INF may be formed on the surface of the light emitting device LD to surround at least the outer peripheral surface of the active layer 12 , and may further surround one region of the first and second conductive electrode layers 11 and 13 .
  • the insulating film INF may expose both ends of the light emitting device LD having different polarities.
  • the insulating film INF may be formed at one end of each of the first and second conductive electrode layers 11 and 13 positioned at both ends of the light emitting element LD in the longitudinal direction, for example, two planes (ie, upper surfaces) of a cylinder. and the lower surface) may be exposed without being covered.
  • the insulating film INF may include at least one insulating material selected from among silicon dioxide (SiO2), silicon nitride (Si3N4), aluminum oxide (Al2O3), and titanium dioxide (TiO2), but is not limited thereto. . That is, the constituent material of the insulating film INF is not particularly limited, and the insulating film INF may be composed of various currently known insulating materials.
  • the light emitting device LD may further include additional components in addition to the first conductive electrode layer 11 , the active layer 12 , the second conductive electrode layer 13 , and/or the insulating film INF.
  • the light emitting device LD may include one or more phosphor layers, an active layer, a semiconductor material and/or one or more phosphor layers disposed on one end side of the first conductive electrode layer 11 , the active layer 12 and/or the second conductive electrode layer 13 .
  • An electrode layer may be additionally included.
  • 3 and 4 are perspective and cross-sectional views illustrating a light emitting device according to another embodiment of the present invention.
  • 5 and 6 are perspective and cross-sectional views illustrating a light emitting device according to another embodiment of the present invention.
  • the light emitting device LD may further include at least one electrode layer 14 disposed on one end of the second conductive electrode layer 13 .
  • the light emitting device LD may further include at least one other electrode layer 15 disposed on one end side of the first conductive electrode layer 11 .
  • each of the electrode layers 14 and 15 may be an ohmic contact electrode, but is not limited thereto.
  • each of the electrode layers 14 and 15 may include a metal or a conductive metal oxide, for example, chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), These oxides or alloys, ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), ZnO (Zinc Oxide), a transparent electrode material such as ITZO (Indium Tin Zinc Oxide) may be formed alone or by mixing.
  • the electrode layers 14 , 15 may be substantially transparent or translucent. Accordingly, light generated from the light emitting device LD may pass through the electrode layers 14 and 15 to be emitted to the outside of the light emitting device LD.
  • the insulating film INF may or may not at least partially surround the outer peripheral surfaces of the electrode layers 14 and 15 . That is, the insulating film INF may be selectively formed on the surfaces of the electrode layers 14 and 15 . In addition, the insulating film INF is formed to expose both ends of the light emitting device LD having different polarities, and for example, at least one region of the electrode layers 14 and 15 may be exposed. However, the present invention is not limited thereto, and the insulating film INF may not be provided.
  • An insulating film INF is provided on the surface of the light emitting element LD, for example, the surface of the active layer 12, so that the active layer 12 is formed on at least one electrode (eg, at both ends of the light emitting element LD). At least one of the connected contact electrodes) and the like) may be prevented from being short-circuited. Accordingly, electrical stability of the light emitting device LD may be secured.
  • the insulating film INF is formed on the surface of the light emitting device LD, surface defects of the light emitting device LD may be minimized, and lifetime and efficiency of the light emitting device LD may be improved. Furthermore, since the insulating film INF is formed on the light emitting device LD, an undesired short circuit between the light emitting devices LD may be prevented even when the plurality of light emitting devices LD are disposed close to each other.
  • the light emitting device LD may be manufactured through a surface treatment process (eg, coating).
  • a surface treatment process eg, coating
  • the light emitting devices LD are It can be uniformly dispersed without agglomeration non-uniformly in the solution.
  • the light emitting area is an area from which light is emitted by the light emitting devices LD, and may be distinguished from a non-emission area from which light is not emitted.
  • the insulating film INF itself may be formed as a hydrophobic film using a hydrophobic material, or a hydrophobic film made of a hydrophobic material may be additionally formed on the insulating film INF.
  • the hydrophobic material may be a material containing fluorine to exhibit hydrophobicity.
  • the hydrophobic material may be applied to the light emitting devices LD in the form of a self-assembled monolayer (SAM).
  • the hydrophobic material may include octadecyl trichlorosilane, fluoroalkyl trichlorosilane, perfluoroalkyl triethoxysilane, or the like.
  • the hydrophobic material may be a commercially available fluorine-containing material such as Teflon(TM) or Cytop(TM), or a material corresponding thereto.
  • the light emitting device including the light emitting element LD may be used in various types of devices requiring a light source, including a display device.
  • a display device For example, at least one micro light emitting device LD, for example, a plurality of micro light emitting devices LD each having a size of a nano scale to a micro scale, is disposed in each pixel area of the display panel, and the micro light emitting device A light source (or a light source unit) of each pixel may be configured using the LDs.
  • the field of application of the light emitting device LD is not limited to the display device.
  • the light emitting device LD may be used in other types of devices that require a light source, such as a lighting device.
  • FIG. 7 is a plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 7 illustrates a display device 1 that may use the light emitting devices LD described with reference to FIGS. 1 to 6 as a light source.
  • the structure of the display device 1 is schematically illustrated with reference to the display area DA in FIG. 7 .
  • at least one driving circuit unit eg, at least one of a scan driving unit and a data driving unit
  • a plurality of wires may be further disposed on the display device 1 .
  • the display device 1 may have a rectangular shape longer in the second direction DR2 than in the first direction DR1 .
  • the thickness direction of the display device 1 is indicated by the third direction DR3 .
  • the directions indicated by the first to third directions DR1 , DR2 , and DR3 may be converted into other directions as a relative concept.
  • the first to third directions DR1 , DR2 , and DR3 refer to the same reference numerals as directions indicated by the first to third directions DR1 , DR2 , and DR3 , respectively.
  • the shape of the display device 1 is not limited to the illustrated one, and may have various shapes.
  • the display device 1 may include a base layer SUB1 (or a substrate) and a pixel PXL disposed on the base layer SUB1 .
  • the display device 1 and the base layer SUB1 may include a display area DA in which an image is displayed and a non-display area NDA excluding the display area DA.
  • the display area DA may be disposed in a central area of the display device 1
  • the non-display area NDA may be disposed along an edge of the display device 1 to surround the display area DA.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and positions thereof may be changed.
  • the base layer SUB1 may constitute a base member of the display device 1 .
  • the base layer SUB1 may constitute a base member of a lower panel (eg, a lower plate of the display device 1 ).
  • the base layer SUB1 may be a rigid substrate or a flexible substrate, and the material or properties thereof are not particularly limited.
  • the base layer SUB1 may be a rigid substrate made of glass or tempered glass, or a flexible substrate made of a thin film made of plastic or metal.
  • the base layer SUB1 may be a transparent substrate, but is not limited thereto.
  • the base layer SUB1 may be a translucent substrate, an opaque substrate, or a reflective substrate.
  • the base layer SUB1 may include a display area DA including a plurality of emission areas in which the pixel PXL is formed, and a non-display area NDA disposed outside the display area DA. have.
  • Various wirings and/or built-in circuits connected to the pixels PXL of the display area NDA may be disposed in the non-display area NDA.
  • the pixel PXL may include at least one light emitting device LD driven by a corresponding scan signal and a data signal, for example, at least one bar type light emitting diode according to any one of the embodiments of FIGS. 1 to 6 .
  • the pixel PXL may include a plurality of rod-shaped light emitting diodes having a size as small as a nano-scale to a micro-scale and connected in series and/or parallel to each other.
  • the plurality of rod-shaped light emitting diodes may constitute a light source of the pixel PXL.
  • the pixel PXL may include a plurality of sub-pixels.
  • the pixel PXL may include a first sub-pixel SPX1 , a second sub-pixel SPX2 , and a third sub-pixel SPX3 .
  • the first, second, and third sub-pixels SPX1 , SPX2 , and SPX3 may emit light in different colors.
  • the first sub-pixel SPX1 may be a red sub-pixel emitting red light
  • the second sub-pixel SPX2 may be a green sub-pixel emitting green light
  • the third sub-pixel SPX3 may be blue It may be a blue sub-pixel that emits light.
  • the color, type, and/or number of the sub-pixels constituting the pixel PXL is not particularly limited, and, for example, the color of light emitted by each sub-pixel may be variously changed.
  • FIG. 7 illustrates an embodiment in which the pixels PXL are arranged in a stripe shape in the display area DA, the present invention is not limited thereto.
  • the pixels PXL may be arranged in various currently known pixel arrangement shapes.
  • each of the sub-pixels SPX1 , SPX2 , and SPX3 may include a plurality of unit pixels SSPX1 , SSPX2 , and SSPX3 .
  • FIG. 8 is a circuit diagram illustrating an example of a sub-pixel included in the display device of FIG. 7 .
  • FIG. 8 shows first to third sub-pixels SPX1 , SPX2 , and SPX3 included in the display device 1 of FIG. 7 .
  • the first to third sub-pixels SPX1, SPX2, and SPX3 are respectively connected to the corresponding data lines Dj, Dj+1, and Dj+2, except that the first to third sub-pixels SPX1 , SPX2, and SPX3 are substantially the same as each other, so the first to third sub-pixels SPX1, SPX2, and SPX3 will be described inclusively with the first sub-pixel SPX1 as the center.
  • the first to third sub-pixels SPX1, SPX2, and SPX3 include scan lines Si-1 and Si (where i is a natural number) and data lines Dj, Dj+1, Dj+2 (provided that j is a natural number). may be respectively arranged in regions partitioned by a natural number).
  • the first sub-pixel SPX1 is a region partitioned by i-1 and i-th scan lines Si-1 and Si and j-th and j+1th data lines Dj and Dj+1. can be placed in
  • the arrangement of the first to third sub-pixels SPX1 , SPX2 , and SPX3 is not limited thereto.
  • the first sub-pixel SPX1 may be connected to the scan line Si and the data line Dj, and may also be connected to the first power line and the second power line.
  • the first power source VDD is applied to the first power line
  • the second power source VSS is applied to the second power line
  • each of the first and second power lines has a common connection to the plurality of sub-pixels. It may be wiring.
  • the first and second power sources VDD and VSS may have different potentials so that the first sub-pixel SPX1 emits light, and the first power source VDD is higher than the voltage level of the second power source VSS. It may have a high voltage level.
  • the first sub-pixel SPX1 may include at least one unit pixel SSPX1 to SSPXk (where k is a natural number).
  • Each of the unit pixels SSPX1 to SSPXk may be connected to the scan line Si and the data line Dj, and may also be connected to a first power line and a second power line.
  • Each of the unit pixels SSPX1 to SSPXk may emit light with a luminance corresponding to a data signal transmitted through the data line Dj in response to a scan signal transmitted through the scan line Si.
  • the unit pixels SSPX1 to SSPXk may include substantially the same pixel structure or pixel circuit.
  • the first sub-pixel SPX1 may include unit pixels SSPX1 to SSPXk that independently emit light in response to one scan signal and one data signal.
  • each of the unit pixels SSPX1 to SSPXk may be configured as an active pixel.
  • the type, structure, and/or driving method of the unit pixel applicable to the display device 1 of the present invention is not particularly limited.
  • the unit pixel may be composed of pixels of the display device 1 having various currently known passive or active structures.
  • 9 to 12 are circuit diagrams illustrating an example that may be applied to a unit pixel included in the sub-pixel of FIG. 8 .
  • the unit pixel SSPX1 may include a light source unit LSU that emits light with a luminance corresponding to a data signal.
  • the unit pixel SSPX1 may further selectively include a pixel circuit PXC for driving the light source unit LSU.
  • the light source unit LSU may include a plurality of light emitting devices LD electrically connected between the first power source VDD and the second power source VSS.
  • the light emitting devices LD may be connected to each other in a series/parallel mixed structure, but is not limited thereto.
  • a plurality of light emitting devices LD may be connected in a parallel structure between the first power source VDD and the second power source VSS.
  • the first and second power sources VDD and VSS may have different potentials so that the light emitting devices LD emit light.
  • the first power VDD may be set as a high potential power
  • the second power VSS may be set as a low potential power.
  • the potential difference between the first and second power sources VDD and VSS is set to be greater than or equal to the threshold voltage of the light emitting elements LD during the light emission period of at least the unit pixel SSPX1 (or the first sub pixel SPX1). can be
  • the light emitting devices LD are connected in parallel in the same direction (for example, forward direction) between the first power source VDD and the second power source VSS is illustrated in an embodiment.
  • some of the light emitting devices LD may be connected in a forward direction between the first and second power sources VDD and VSS to constitute an effective light source, and others may be connected in a reverse direction.
  • the unit pixel SSPX1 may include only a single light emitting device LD (eg, a single effective light source connected in a forward direction between the first and second power sources VDD and VSS).
  • one end of each of the light emitting devices LD is commonly connected to the corresponding pixel circuit PXC through a first electrode, and a first power supply ( ) through the pixel circuit PXC and the first power line VDD) can be connected.
  • the other end of each of the light emitting elements LD may be commonly connected to the second power source VSS through the second electrode and the second power line.
  • the light source unit LSU may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC. Accordingly, a predetermined image may be displayed in the display area DA (refer to FIG. 4 ).
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj corresponding to the corresponding sub-pixel (ie, the first sub-pixel SPX1 ).
  • the pixel circuit PXC of the unit pixel SSPX is the i-th scan line of the display area DA. (Si) and the j-th data line Dj.
  • the pixel circuit PXC may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the first transistor T1 may be connected between the first power source VDD and the light source unit LSU.
  • the gate electrode of the first transistor T1 may be connected to the first node N1 .
  • the first transistor T1 may control the driving current supplied to the light source unit LSU in response to the voltage of the first node N1 .
  • the second transistor T2 may be connected between the data line Dj and the first node N1 .
  • the gate electrode of the second transistor T2 may be connected to the scan line Si.
  • the second transistor T2 is turned on in response to a scan signal of a gate-on voltage (eg, a low voltage) from the scan line Si to electrically connect the data line Dj and the first node N1 .
  • a gate-on voltage eg, a low voltage
  • a data signal of a corresponding frame may be supplied to the data line Dj for each frame period, and the data signal may be transmitted to the first node N1 via the second transistor T2. Accordingly, the storage capacitor Cst may be charged with a voltage corresponding to the data signal.
  • One electrode of the storage capacitor Cst may be connected to the first power source VDD, and the other electrode may be connected to the first node N1 .
  • the storage capacitor Cst may charge a voltage corresponding to the data signal supplied to the first node N1 during each frame period and maintain the charged voltage until the data signal of the next frame is supplied.
  • the transistors included in the pixel circuit PXC for example, the first and second transistors T1 and T2 are all illustrated as P-type transistors, but the present invention is not limited thereto. does not For example, at least one of the first and second transistors T1 and T2 may be changed to an N-type transistor.
  • all of the first and second transistors T1 and T2 may be N-type transistors.
  • the gate-on voltage of the scan signal for writing the data signal supplied to the data line Dj to the unit pixel SSPX1_1 in each frame period may be a high level voltage.
  • the voltage of the data signal for turning on the first transistor T1 may be a voltage having a waveform opposite to that of the embodiment of FIG. 9 .
  • a data signal having a higher voltage level may be supplied as the grayscale value to be expressed increases.
  • the unit pixel SSPX1_1 shown in FIG. 10 has a configuration and a configuration of the unit pixel SSPX1_1 except that the connection positions of some circuit elements and voltage levels of control signals (eg, scan signals and data signals) are changed according to a change in the transistor type.
  • the operation is substantially similar to the unit pixel SSPX1 of FIG. 9 . Accordingly, a detailed description of the unit pixel SSPX1_1 of FIG. 10 will be omitted.
  • the structure of the pixel circuit PXC is not limited to the embodiments illustrated in FIGS. 9 and 10 . That is, the pixel circuit PXC may be configured with pixel circuits of various currently known structures and/or driving methods. For example, the pixel circuit PXC may be configured as in the embodiment illustrated in FIG. 11 .
  • the pixel circuit PXC in the unit pixel SSPX1_2 may be further connected to at least one other scan line (or control line) in addition to the corresponding scan line Si.
  • the pixel circuit PXC of the sub-pixel SPX (or the unit pixel SSPX included therein) disposed in the i-th row of the display area DA may have an i-1 th scan line Si-1 ). and/or may be further connected to the i+1th scan line Si+1.
  • the pixel circuit PXC may be further connected to other power sources in addition to the first and second power sources VDD and VSS.
  • the pixel circuit PXC may also be connected to the initialization power source Vint.
  • the pixel circuit PXC may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • the first transistor T1 may be connected between the first power source VDD and the light source unit LSU.
  • One electrode (eg, source electrode) of the first transistor T1 is connected to the first power source VDD through the fifth transistor T5 , and the other electrode (eg, the source electrode) of the first transistor T1 is connected to
  • the drain electrode may be connected to one electrode of the light source unit LSU (eg, the first electrode of the corresponding sub-pixel SPX) via the sixth transistor T6 .
  • the gate electrode of the first transistor T1 may be connected to the first node N1 .
  • the first transistor T1 may control the driving current supplied to the light source unit LSU in response to the voltage of the first node N1 .
  • the second transistor T2 may be connected between the data line Dj and one electrode of the first transistor T1 .
  • the gate electrode of the second transistor T2 may be connected to the corresponding scan line Si.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage is supplied from the scan line Si to electrically connect the data line Dj to one electrode of the first transistor T1 . Accordingly, when the second transistor T2 is turned on, the data signal supplied from the data line Dj may be transferred to the first transistor T1 .
  • the third transistor T3 may be connected between another electrode (eg, a drain electrode) of the first transistor T1 and the first node N1 .
  • the gate electrode of the third transistor T3 may be connected to the corresponding scan line Si.
  • the third transistor T3 is turned on when a scan signal of a gate-on voltage is supplied from the scan line Si to connect the first transistor T1 in a diode form.
  • the fourth transistor T4 may be connected between the first node N1 and the initialization power source Vint.
  • the gate electrode of the fourth transistor T4 may be connected to a previous scan line, for example, an i-1 th scan line Si-1.
  • the fourth transistor T4 is turned on when the scan signal of the gate-on voltage is supplied to the i-1 th scan line Si-1 to transfer the voltage of the initialization power Vint to the first node N1. have.
  • the voltage of the initialization power source Vint may be less than or equal to the lowest voltage of the data signal.
  • the fifth transistor T5 may be connected between the first power source VDD and the first transistor T1 .
  • the gate electrode of the fifth transistor T5 may be connected to a corresponding emission control line, for example, the i-th emission control line Ei.
  • the fifth transistor T5 is turned off when an emission control signal of a gate-off voltage (eg, a high voltage) is supplied to the emission control line Ei, and may be turned on in other cases.
  • a gate-off voltage eg, a high voltage
  • the sixth transistor T6 may be connected between the first transistor T1 and the first electrode of the light source unit LSU.
  • the gate electrode of the sixth transistor T6 may be connected to the corresponding emission control line, for example, the i-th emission control line Ei.
  • the sixth transistor T6 may be turned off when a light emission control signal having a gate-off voltage is supplied to the light emission control line Ei, and may be turned on in other cases.
  • the seventh transistor T7 may be connected between the first electrode of the light source unit LSU and the initialization power source Vint (or a third power line through which the initialization power is transmitted).
  • the gate electrode of the seventh transistor T7 may be connected to any one of the scan lines of the next stage, for example, the i+1th scan line Si+1.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the i+1th scan line Si+1 to apply the voltage of the initialization power source Vint to the first electrode of the light source unit LSU. can be supplied with In this case, the voltage of the first electrode of the light source unit LSU may be initialized during each initialization period in which the voltage of the initialization power Vint is transmitted to the light source unit LSU.
  • a control signal for controlling the operation of the seventh transistor T7 may be variously changed.
  • the gate electrode of the seventh transistor T7 may be connected to the scan line of the corresponding horizontal line, that is, the i-th scan line Si.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the i-th scan line Si to supply the voltage of the initialization power Vint to one electrode of the light source unit LSU.
  • the storage capacitor Cst may be connected between the first power source VDD and the first node N1 .
  • the storage capacitor Cst may store a data signal supplied to the first node N1 and a voltage corresponding to the threshold voltage of the first transistor T1 in each frame period.
  • transistors included in the pixel circuit PXC for example, first to seventh transistors T1 to T7 are all P-type transistors, but the present invention is not limited thereto. .
  • at least one of the first to seventh transistors T1 to T7 may be changed to an N-type transistor.
  • the pixel circuit PXC may be further connected to a line other than the data line Dj.
  • the pixel circuit PXC in the unit pixel SSPX1_3 may be connected to the sensing line SENj.
  • the pixel circuit PXC may include first to third transistors T1 to T3 and a storage capacitor Cst.
  • the first and second transistors T1 and T2 and the storage capacitor Cst are substantially the same as the first and second transistors T1 and T2 and the storage capacitor Cst described with reference to FIG. 10 , respectively, or Since they are similar, overlapping descriptions will not be repeated.
  • the third transistor T3 may be connected between the sensing line SENj and the second node N2 .
  • the gate electrode of the third transistor T3 is to be connected to a second scan line S2 different from the first scan line S1 (eg, a j+1th scan line Sj+1 different from the j-th scan line Sj).
  • the light source unit LSU may be connected between the second node N2 and a second power line (ie, a power line to which the second power VSS is applied).
  • the third transistor T3 is turned on in response to a scan signal of the gate-on voltage transmitted from the second scan line S2 to electrically connect the sensing line SENj and the second node N2 .
  • the third transistor T3 when the third transistor T3 is turned on while a driving current corresponding to the reference voltage flows through the first transistor T1 , the driving current flowing through the first transistor T1 is applied to the third transistor T3 ) and the sensing line SENj, and a signal corresponding to the characteristic (eg, Vth) of the first transistor T1 based on the driving current is externally provided through the sensing line SENj.
  • the characteristic eg, Vth
  • the structure of the unit pixel SSPX1 applicable to the present invention is not limited to the exemplary embodiments illustrated in FIGS. 9 to 12 , and the unit pixel SSPX1 may have various currently known structures.
  • the pixel circuit PXC included in the unit pixel SSPX1 may include pixel circuits of various currently known structures and/or driving methods.
  • the unit pixel SSPX1 may be configured in the passive light emitting display device 1 or the like. In this case, the pixel circuit PXC is omitted, and each of the first and second electrodes of the light source unit LSU may be directly connected to the scan line Si, the data line Dj, the power line, and/or the control line. have.
  • 13 is a plan layout view illustrating the arrangement of some components in one sub-pixel included in the display device of FIG. 7 .
  • 13 shows the structure of the unit pixels SSPX1 to SSPX3 with the light emitting unit LSU (refer to FIGS. 9 to 12 ) (or the light emitting element layer) included in the unit pixels SSPX1 to SSPX3 as a center.
  • the light emitting unit LSU Since the first to third unit pixels SSPX1 to SSPX3 are substantially identical to each other, the light emitting unit LSU will be described based on the first unit pixel SSPX1 .
  • the first unit pixel SSPX1 includes a first electrode ETL1 , a second electrode ETL21 , a third electrode ETL31 and a fourth electrode ETL41 disposed to be spaced apart from each other, and each electrode At least one light emitting device LD connected between the ones ETL1 , ETL21 , ETL31 , and ETL41 may be included.
  • the light emitting devices LD included in the same unit pixels SSPX1 to SSPX3 may emit light of the same color.
  • the first to third unit pixels SSPX1 to SSPX3 may define a light emitting area emitting light of different colors.
  • the first unit pixel SSPX1 includes light emitting devices LD that emit light in red
  • the second unit pixel SSPX2 includes light emitting devices LD that emit green light
  • the third unit pixel SSPX1 includes light emitting devices LD that emit green light
  • the pixel SSPX3 may include light emitting devices LD that emit blue light.
  • all of the first to third unit pixels SSPX1 to SSPX3 may include light emitting devices LD that emit blue light.
  • at least a portion of the first to third unit pixels SSPX1 to SSPX3 has light conversion for converting the color of light emitted from the corresponding unit pixel.
  • Layers and/or color filters may be disposed.
  • the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 in the first unit pixel SSPX1 generally extend along the first direction DR1 , respectively, and are spaced apart from each other in the second direction DR2 by a predetermined distance. and can be placed side by side (parallel).
  • an extension length of the first electrode ETL1 in the first direction DR1 may be longer than an extension length of the second to fourth electrodes ETL21 , ETL31 , and ETL41 in the first direction DR1 .
  • the first electrode ETL1 may be an electrode shared by the first to third unit pixels SSPX1 to SSPX3.
  • the first to third unit pixels may be disposed along the first direction DR1 .
  • the first to fourth electrodes ETL1 , ETL22 , ETL32 , and ETL42 in the second unit pixel SSPX2 generally extend along the first direction DR1 , respectively, by a predetermined interval in the second direction DR2 . may be spaced apart and placed side by side (parallel).
  • first to fourth electrodes ETL1 , ETL23 , ETL33 , and ETL43 in the third unit pixel SSPX3 generally extend along the first direction DR1 , respectively, and by a predetermined interval in the second direction DR2 . may be spaced apart and placed side by side (parallel).
  • the second electrode ETL21 of the first unit pixel SSPX1, the second electrode ETL22 of the second unit pixel SSPX2, and the second electrode ETL22 of the third unit pixel SSPX3 are aligned in the first direction DR1 ) can be spaced apart.
  • the second electrode ETL21 of the first unit pixel SSPX1 and the second electrode ETL22 of the second unit pixel SSPX2 may be spaced apart from each other by the width of the first separation area SPA1 .
  • the second electrode ETL22 of the second unit pixel SSPX2 and the second electrode ETL22 of the third unit pixel SSPX3 may be spaced apart by the width of the second separation area SPA2 .
  • the second electrode ETL21 of the first unit pixel SSPX1, the second electrode ETL22 of the second unit pixel SSPX2, and the second electrode ETL22 of the third unit pixel SSPX3 are formed of one electrode material. Since they are formed separately, a first separation region SPA1 and a second separation region SPA2 that are separated regions may be defined. In an embodiment, the width of the first separation area SPA1 and the second separation area SPA2 may be the same.
  • the above description of the second electrodes ETL21, ETL22, and ETL23 may be similarly applied to the third electrodes ETL31, ETL32, and ETL33 and the fourth electrodes ETL41, ETL42, and ETL43.
  • first separation area SPA1 and the second separation area SPA2 include the third electrode ETL31 of the first unit pixel SSPX1 , the third electrode ETL32 of the second unit pixel SSPX2 and the third The same may be defined by the third electrode ETL32 of the unit pixel SSPX3, the fourth electrode ETL41 of the first unit pixel SSPX1, and the fourth electrode ETL42 of the second unit pixel SSPX2 and the fourth electrode ETL42 of the third unit pixel SSPX3 may be equally defined.
  • the widths w1 and w4 of the first electrode ETL1 and the fourth electrode ETL41 may be smaller than the widths w2 and w3 of the second electrode ETL21 and the third electrode ETL31. .
  • the first electrode ETL1 may be a cathode electrode electrically connected to the second power source VSS.
  • the fourth electrode ETL41 may be an anode electrode electrically connected to the first power source VDD.
  • the second electrode ETL21 and the third electrode ETL31 may be island electrodes floating from the first electrode ETL1 and the fourth electrode ETL41 .
  • first electrode ETL1 and the second electrode ETL21 One end is between the first electrode ETL1 and the second electrode ETL21 , between the second electrode ETL21 and the third electrode ETL31 , and between the third electrode ETL31 and the fourth electrode ETL41 , respectively
  • the first electrode ETL1 , the second electrode ETL21 , the third electrode ETL31 , and the fourth electrode ETL41 may be electrically connected to each other by disposing the light emitting devices LD electrically connected to the other end.
  • the second electrode ETL21 and the third electrode ETL31 may be referred to as a first island electrode and a second island electrode, respectively.
  • the first barrier rib PW1 , the second barrier rib PW21 , and the third barrier rib PW31 under each of the first electrode ETL1 , the second electrode ETL21 , the third electrode ETL31 , and the fourth electrode ETL41 ) and a fourth partition wall PW41 may be disposed.
  • the first and second barrier ribs PW1 and PW21 disposed under each of the first electrode ETL1 , the second electrode ETL21 , the third electrode ETL31 , and the fourth electrode ETL41 . ), the third partition wall PW31, and the fourth partition wall PW41 may be formed to cover.
  • the first electrode ETL1 is disposed under the first contact hole CNT1 and electrically connected to a conductive pattern (eg, the first conductive pattern CE1 of FIG. 14 ) electrically connected to the second power source VSS. can be connected to Similarly, the fourth electrode ETL41 is disposed under the second contact hole CNT41 and is electrically connected to the first power source VDD (eg, the fifth conductive pattern CE5 of FIG. 14 ). can be electrically connected to.
  • an opening hole is disposed between each of the second electrodes ETL21 , ETL22 , and ETL23 , each of the third electrodes ETL31 , ETL32 , and ETL33 , and each of the fourth electrodes ETL41 , ETL42 and ETL43 disposed in adjacent unit pixels.
  • the ones VIA21 , VIA22 , VIA31 , VIA32 , VIA41 , VIA42 may be disposed.
  • the opening holes VIA21 , VIA22 , VIA31 , VIA32 , VIA41 , VIA42 correspond to the second electrodes ETL21 , ETL22 , and ETL23 respectively, the third electrodes ETL31 , ETL32 , ETL33 , and the fourth electrodes respectively. (ETL41, ETL42, ETL43) can be adjacent.
  • the opening holes VIA21 , VIA22 , VIA31 , VIA32 , VIA41 , and VIA42 may be located inside the first separation area SPA1 or the second separation area SPA2 .
  • the opening holes VIA21 , VIA22 , VIA31 , VIA32 , VIA41 , and VIA42 may expose the conductive patterns (eg, the first conductive pattern CE1 and the fifth conductive pattern CE5 of FIG. 14 ). Descriptions of the opening holes VIA21 , VIA22 , VIA31 , VIA32 , VIA41 , and VIA42 will be described later in detail with reference to FIGS. 14 to 21 .
  • 14 is a cross-sectional view of the display device taken along line I1-I1' of FIG. 13 .
  • 15 is a cross-sectional view of the display device taken along line I2-I2' of FIG. 13 .
  • 16 to 21 are cross-sectional views illustrating a part of a manufacturing step of a display device taken along line I2-I2' of FIG. 13 .
  • the display device 1 may include a base substrate 101 disposed thereunder.
  • the base substrate 101 corresponds to the base layer SUB1 described above. A duplicate description of the base substrate 101 will be omitted.
  • a first buffer layer 111 is disposed on the base substrate 101 .
  • the first buffer layer 111 serves to smooth the surface of the base substrate 101 and prevent penetration of moisture or external air.
  • the first buffer layer 111 may be an inorganic layer.
  • the first buffer layer 111 may be a single layer or a multilayer layer.
  • a plurality of switching elements Tdr and Tsw are disposed on the first buffer layer 111 .
  • each of the switching elements Tdr and Tsw may be a thin film transistor.
  • the two switching elements Tdr and Tsw shown in the figure may be a driving transistor and a switch transistor, respectively.
  • Each of the switching elements Tdr and Tsw may include semiconductor patterns ACT1 and ACT2, gate electrodes GE1 and GE2, source electrodes ET1 and ET3, and drain electrodes ET2 and ET4, respectively.
  • the first switching element Tsw that is a switch transistor may include a first semiconductor pattern ACT1 , a first gate electrode GE1 , a first source electrode ET1 , and a first drain electrode ET2 .
  • the second switching element Tdr serving as a driving transistor may include a second semiconductor pattern ACT2 , a second gate electrode GE2 , a second source electrode ET3 , and a second drain electrode ET4 .
  • a semiconductor layer is disposed on the first buffer layer 111 .
  • the semiconductor layer may include the first semiconductor pattern ACT1 and the second semiconductor pattern ACT2 described above.
  • the semiconductor layer may include amorphous silicon, poly silicon, low temperature poly silicon, and an organic semiconductor.
  • the semiconductor layer may be an oxide semiconductor.
  • the semiconductor layer may include a channel region, a source region and a drain region doped with impurities, which are disposed on both sides of the channel region.
  • a first gate insulating layer 112 is disposed on the semiconductor layer.
  • the first gate insulating layer 112 may be an inorganic layer.
  • the first gate insulating layer 112 may be a single layer or a multilayer layer.
  • a first conductive layer is disposed on the first gate insulating layer 112 .
  • the first conductive layer may include the first gate electrode GE1 and the second gate electrode GE2 described above.
  • the first conductive layer may be formed of a metal material having conductivity.
  • the first conductive layer may include molybdenum (Mo), aluminum (Al), copper (Cu), or titanium (Ti).
  • Mo molybdenum
  • Al aluminum
  • Cu copper
  • Ti titanium
  • the first conductive layer may be a single layer or a multilayer layer.
  • a second gate insulating layer 113 is disposed on the first conductive layer.
  • the second gate insulating layer 113 may be an inorganic layer.
  • the second gate insulating layer 113 may be a single layer or a multilayer layer.
  • a second conductive layer is disposed on the second gate insulating layer 113 .
  • the second conductive layer may include a third gate electrode GE3 .
  • the third gate electrode GE3 may include a gate electrode of another switching device (not shown).
  • the second conductive layer may be formed of a metal material having conductivity.
  • the second conductive layer may include molybdenum (Mo), aluminum (Al), copper (Cu), or titanium (Ti).
  • Mo molybdenum
  • Al aluminum
  • Cu copper
  • Ti titanium
  • the second conductive layer may be a single layer or a multilayer layer.
  • An interlayer insulating film 114 is disposed on the second conductive layer.
  • the interlayer insulating layer 114 may be an inorganic layer.
  • the interlayer insulating layer 114 may be a single layer or a multilayer layer.
  • a third conductive layer is disposed on the interlayer insulating layer 114 .
  • the third conductive layer may include source electrodes ET1 and ET3 and drain electrodes ET2 and ET4.
  • the third conductive layer is formed of a metal material having conductivity.
  • the source electrodes ET1 and ET3 and the drain electrodes ET2 and ET4 may include aluminum (Al), copper (Cu), titanium (Ti), or molybdenum (Mo).
  • the source electrodes ET1 and ET3 and the drain electrodes ET2 and ET4 are formed through contact holes penetrating the interlayer insulating layer 114 , the second gate insulating layer 113 , and the first gate insulating layer 112 through each semiconductor pattern ( Each of the source and drain regions of ACT1 and ACT2 may be electrically connected to each other.
  • the display device 1 may further include a storage capacitor disposed on the base substrate 101 .
  • a first passivation layer 121 is disposed on the third conductive layer.
  • the first passivation layer 121 is disposed to cover the circuit portion including the switching elements Tdr and Tsw.
  • the first passivation layer 121 may be a passivation layer or a planarization layer.
  • the passivation layer may include SiO2, SiNx, or the like, and the planarization layer may include a material such as acrylic or polyimide.
  • the first passivation layer 121 may include both a passivation layer and a planarization layer.
  • a passivation layer may be disposed on the third conductive layer and the interlayer insulating layer 114 , and a planarization layer may be disposed on the passivation layer.
  • a top surface of the first passivation layer 121 may be flat.
  • a fourth conductive layer may be disposed on the first passivation layer 121 .
  • the fourth conductive layer may include a power wiring, a signal wiring, and various conductive patterns such as a connection electrode.
  • the fourth conductive layer includes the first to fifth conductive patterns CE1 to CE5 .
  • the fourth conductive layer is formed of a metal material having conductivity.
  • the fourth conductive layer may include aluminum (Al), copper (Cu), titanium (Ti), or molybdenum (Mo).
  • the second conductive pattern CE2 is connected to any one of the source electrode ET3 and the drain electrode ET4 of the second switching element Tdr through a contact hole penetrating the first protective layer 121 ,
  • the fifth conductive pattern CE5 may be connected to the other one of the source electrode ET3 and the drain electrode ET4 of the second switching element Tdr through another contact hole passing through the first passivation layer 121 .
  • a second passivation layer 122 is disposed on the fourth conductive layer.
  • the second passivation layer 122 may be a passivation layer or a planarization layer.
  • the passivation layer may include SiO2, SiNx, or the like, and the planarization layer may include a material such as acrylic or polyimide.
  • the second passivation layer 122 may include both a passivation layer and a planarization layer.
  • the second passivation layer 122 may include an opening through which an upper portion of a portion of the conductive pattern included in the fourth conductive layer is exposed.
  • the second passivation layer 122 may include a first opening hole VIA21 exposing at least a portion of the second conductive pattern CE2 .
  • the second passivation layer 122 includes a second opening hole VIA31 and a third opening hole VIA41 exposing at least a portion of the third conductive pattern CE3 and the fourth conductive pattern CE4 , respectively. may include.
  • the base substrate 101 to the second passivation layer 122 may be referred to as a pixel circuit layer.
  • the first to fourth barrier ribs PW1 , PW21 , PW31 , and PW41 may be disposed on the pixel circuit layer (ie, the second passivation layer 122 ).
  • the first to fourth partition walls PW1 , PW21 , PW31 , and PW41 may protrude in the thickness direction (eg, the third direction DR3 ) on the pixel circuit layer.
  • the first to fourth partition walls PW1 , PW21 , PW31 , and PW41 may have substantially the same height, but is not limited thereto.
  • the protrusion height of the first to fourth partition walls PW1 , PW21 , PW31 , and PW41 may be about 1.0 ⁇ m to 1.5 ⁇ m, respectively.
  • the first barrier rib PW1 may be disposed between the pixel circuit layer and the first electrode ETL1 .
  • the second barrier rib PW21 may be disposed between the pixel circuit layer and the second electrode ETL21.
  • the third barrier rib PW31 may be disposed between the pixel circuit layer and the third electrode ETL3 .
  • the fourth barrier rib PW41 may be disposed between the pixel circuit layer and the fourth electrode ETL4 .
  • the first to fourth partition walls PW1 , PW21 , PW31 , and PW41 may have various shapes.
  • the first to fourth partition walls PW1 , PW21 , PW31 , and PW41 may have a trapezoidal cross-sectional shape in which the width becomes narrower toward the top as shown in the drawing.
  • each of the first to fourth partition walls PW1 , PW21 , PW31 , and PW41 may have an inclined surface on at least one side surface.
  • the first to fourth partition walls PW1 , PW21 , PW31 , and PW41 may have a semicircle or semi-elliptical cross-section that becomes narrower toward the top.
  • each of the first to fourth partition walls PW1 , PW21 , PW31 , and PW41 may have a curved surface on at least one side surface. That is, in the present invention, the shapes of the first to fourth partition walls PW1 , PW21 , PW31 , and PW41 are not particularly limited, and may be variously changed.
  • at least one of the first to fourth partition walls PW1 , PW21 , PW31 , and PW41 may be omitted or a position thereof may be changed.
  • the first to fourth partition walls PW1 , PW21 , PW31 , and PW41 may include an insulating material including an inorganic material and/or an organic material.
  • the first to fourth barrier ribs PW1 , PW21 , PW31 , and PW41 may include at least one inorganic layer including various currently known inorganic insulating materials including SiNx or SiOx.
  • the first to fourth barrier ribs PW1 , PW21 , PW31 , and PW41 may include at least one organic layer and/or a photoresist layer including various currently known organic insulating materials, or an organic/inorganic material. It may be composed of a single-layer or multi-layer insulator comprising a complex. That is, the constituent materials of the first to fourth partition walls PW1 , PW21 , PW31 , and PW41 may be variously changed.
  • the first to fourth partition walls PW1 , PW21 , PW31 , and PW41 may function as a reflective member.
  • the first to fourth barrier ribs PW1 , PW21 , PW31 , and PW41 are formed together with the first to fourth electrodes ETL1 , ETL21 , ETL31 and ETL41 provided thereon in each light emitting device LD. It may serve as a reflective member that guides the emitted light in a desired direction to improve the optical efficiency of the pixel PXL.
  • the first to fourth electrodes ETL1 , ETL21 , ETL31 and ETL41 may be respectively disposed on the first to fourth partition walls PW1 , PW21 , PW31 , and PW41 .
  • the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 may be disposed to be spaced apart from each other.
  • the first to fourth electrodes ETL1 , ETL21 , ETL31 , ETL41 and the like respectively disposed on the first to fourth partition walls PW1 , PW21 , PW31 and PW41 may include first to fourth Each of the partition walls PW1 , PW21 , PW31 , and PW41 may have a shape corresponding to the shape.
  • the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 each have an inclined surface or a curved surface corresponding to the first to fourth partition walls PW1 , PW21 , PW31 and PW41 and display the display. It may protrude in the thickness direction of the device 1 .
  • Each of the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 may include at least one conductive material.
  • each of the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 may include a metal such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, or an alloy thereof.
  • ITO, IZO, ZnO, a conductive oxide such as ITZO and may include at least one material of a conductive polymer such as PEDOT, but is not limited thereto.
  • each of the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 may be configured as a single layer or a multilayer.
  • each of the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 may include at least one reflective electrode layer.
  • each of the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 includes at least one transparent electrode layer disposed on and/or under the reflective electrode layer, and an upper portion of the reflective electrode layer and/or the transparent electrode layer. It may optionally further include at least one of at least one conductive capping layer covering the .
  • a reflective electrode layer of each of the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 may be formed of an electrode material having a uniform reflectance.
  • the reflective electrode layer may include at least one of metals such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and alloys thereof, but is not limited thereto. That is, the reflective electrode layer may be formed of various reflective electrode materials.
  • the light emitting devices When disposed to face one end and the other ends of the light emitting devices LD, light emitted from one end and the other ends of each of the light emitting devices LD is transmitted to the first to fourth electrodes ETL1, ETL21, ETL31, It is reflected by the ETL41 and further proceeds in a front direction of the display device 1 (eg, a third direction DR3 that is an upper direction of the base layer SUB1 ). Accordingly, the efficiency of light emitted from the light emitting devices LD may be improved.
  • a transparent electrode layer of each of the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 may be formed of various transparent electrode materials.
  • the transparent electrode layer may include ITO, IZO, or ITZO, but is not limited thereto.
  • each of the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 may be configured as a triple layer having a stacked structure of ITO/Ag/ITO.
  • a voltage drop due to a signal delay (RC delay) may be minimized. Accordingly, a desired voltage may be effectively transmitted to the light emitting devices LD.
  • each of the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 includes a conductive capping layer covering the reflective electrode layer and/or the transparent electrode layer, defects occurring in the manufacturing process of the pixel PXL, etc. Accordingly, it is possible to prevent damage to the reflective electrode layers of the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 .
  • the conductive capping layer may be selectively included in the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 and may be omitted depending on the embodiment.
  • the conductive capping layer is regarded as a component of each of the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 , or on the first to fourth electrodes ETL1 , ETL21 , ETL31 and ETL41 . It may also be considered as a separate component disposed.
  • the first electrode ETL1 may overlap at least a partial region with the first conductive pattern CE1
  • the second electrode ETL21 may overlap the second conductive pattern CE2 with at least a partial region.
  • the third electrode ETL31 may overlap at least a portion of the third conductive pattern CE3
  • the fourth electrode ETL41 may have the fourth conductive pattern CE4 and the fifth conductive pattern CE5 , respectively. may overlap with at least a partial region of .
  • the two configurations are in the thickness direction of the display device 1 (in the drawing, the direction perpendicular to the surface of the base substrate 101 (eg, the third direction DR3).
  • the first electrode ETL1 is electrically connected to the first conductive pattern CE1 through the first contact hole CNT1
  • the fourth electrode ETL41 is a second contact It may be electrically connected to the fifth conductive pattern CE5 through the hole CNT41
  • the second electrode ETL21 is insulated from the second conductive pattern CE2
  • the third electrode ETL31 is the third conductive pattern It may be insulated from CE3
  • the fourth electrode ETL41 may be insulated from the fourth conductive pattern CE4 .
  • a first insulating layer 131 may be disposed on one region of the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 .
  • the first insulating layer 131 is formed to cover one region of the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 , and the first to fourth electrodes ETL1 , ETL21 , An opening exposing another region of the ETL31 and ETL41 may be included.
  • the first insulating layer 131 may be formed to primarily cover the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 entirely. After the light emitting devices LD are supplied and aligned on the first insulating layer 131 , the first insulating layer 131 is partially exposed to expose the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 . can be opened with Alternatively, the first insulating layer 131 may be patterned in the form of an individual pattern that is locally disposed under the light emitting devices LD after the supply and alignment of the light emitting devices LD are completed.
  • the first insulating layer 131 is interposed between the first to fourth electrodes ETL1 , ETL21 , ETL31 and ETL41 and the light emitting devices LD, and the first to fourth electrodes ETL1 and ETL21 , ETL31, ETL41) may expose at least one region of each.
  • the first insulating layer 131 is formed to cover the first to fourth electrodes ETL1, ETL21, ETL31, and ETL41, In the process, damage to the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 may be prevented or metal deposition may be prevented.
  • the first insulating layer 131 may stably support each light emitting device LD. In some embodiments, the first insulating layer 131 may be omitted.
  • Light emitting devices LD may be supplied and aligned in this region of the first insulating layer 131 .
  • the light emitting elements LD are supplied through an inkjet method or the like, and the light emitting elements LD have a predetermined alignment voltage (or applied to the first to fourth electrodes ETL1 , ETL21 , ETL31 , ETL41 ). , alignment signal) between the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 may be aligned.
  • a bank BNK may be disposed on the first insulating layer 131 .
  • the bank BNK may be formed between other sub-pixels to surround the sub-pixels (SPX1 to SPX3 of FIG. 8 ), and may constitute a pixel defining layer that partitions the emission area.
  • the bank BNK may not be disposed between the unit pixels SSPX1 to SSPXk within the same sub-pixels SPX1 to SPX3, but is not limited thereto.
  • the second insulating layer 132 is disposed on the light emitting devices LD, in particular, on the light emitting devices LD aligned between the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 . , one end and other ends of the light emitting devices LD may be exposed.
  • the second insulating layer 132 may be partially disposed on only one region of the light emitting devices LD without covering one end and other ends of the light emitting devices LD.
  • the second insulating layer 132 may be formed in an independent pattern on each light emitting region, but is not limited thereto. Also, as shown in FIG.
  • the space is the second insulating layer 132 .
  • the first to fourth contact electrodes CNE1 to CNE4 are disposed on the first to fourth electrodes ETL1 , ETL21 , ETL31 , and ETL41 and one ends and other ends of the light emitting devices LD.
  • the first to fourth contact electrodes CNE1 to CNE4 may be disposed on the same layer as shown in FIG. 14 .
  • the first to fourth contact electrodes CNE1 to CNE4 may be formed in the same process using the same electrode material, but are not limited thereto.
  • the first to fourth contact electrodes CNE1 to CNE4 connect one and the other ends of the light emitting devices LD to the first and second electrodes ETL1 and ETL21, the second and third electrodes, respectively.
  • ETL21 and ETL31) or the third and fourth electrodes ETL31 and ETL41 may be electrically connected to each other.
  • the first contact electrode CNE1 may be disposed on the first electrode ETL1 to be in contact with the first electrode ETL1 .
  • the first contact electrode CNE1 may be disposed to contact the first electrode ETL1 on a region of the first electrode ETL1 not covered by the first insulating layer 131 .
  • the first contact electrode CNE1 may be disposed on one end of at least one light emitting device adjacent to the first electrode ETL1 , for example, one end of the plurality of light emitting devices LD. That is, the first contact electrode CNE1 may be disposed to cover the one end of the light emitting devices LD and at least one region of the first electrode ETL1 corresponding thereto. Accordingly, one end of the light emitting devices LD may be electrically connected to the first electrode ETL1 .
  • the second contact electrode CNE2 may be disposed on the second electrode ETL21 to be in contact with the second electrode ETL21 .
  • the second contact electrode CNE2 may be disposed to contact the second electrode ETL21 on a region of the second electrode ETL21 that is not covered by the first insulating layer 131 .
  • the second contact electrode CNE2 may be disposed on the ends to be in contact with the ends of at least two light emitting devices adjacent to the second electrode ETL21 . That is, the second contact electrode CNE2 may be disposed to cover one or the other end of the light emitting devices LD and at least one region of the corresponding second electrode ETL21 . Accordingly, one end or the other end of the light emitting devices LD may be electrically connected to the second electrode ETL21.
  • the third contact electrode CNE3 may be disposed on the third electrode ETL31 to be in contact with the third electrode ETL31 .
  • the third contact electrode CNE3 may be disposed to contact the third electrode ETL2 on a region of the third electrode ETL2 that is not covered by the first insulating layer 131 .
  • the third contact electrode CNE3 may be disposed on the ends to be in contact with the ends of at least two light emitting devices adjacent to the third electrode ETL31 . That is, the third contact electrode CNE3 may be disposed to cover one or the other end of the light emitting devices LD and at least one region of the third electrode ETL31 corresponding thereto. Accordingly, one end or the other end of the light emitting devices LD may be electrically connected to the third electrode ETL31.
  • the fourth contact electrode CNE4 may be disposed on the fourth electrode ETL41 to be in contact with the fourth electrode ETL41 .
  • the fourth contact electrode CNE4 may be disposed to contact the fourth electrode ETL41 on a region of the fourth electrode ETL41 that is not covered by the first insulating layer 131 .
  • the fourth contact electrode CNE4 may be disposed on the other end to be in contact with the other end of the at least one light emitting device adjacent to the fourth electrode ETL41 . That is, the fourth contact electrode CNE4 may be disposed to cover the other end of the light emitting devices LD and at least one region of the corresponding fourth electrode ETL41 . Accordingly, the other end of the light emitting elements LD may be electrically connected to the fourth electrode ETL41.
  • one end of the light emitting device may contact the first contact electrode CNE1 and the other end may contact the second contact electrode CNE2 .
  • Another light emitting device may have one end contacting the second contact electrode CNE2 and the other end contacting the third contact electrode CNE3 .
  • Another light emitting device may have one end contacting the third contact electrode CNE3 and the other end contacting the fourth contact electrode CNE4 .
  • first to fourth contact electrodes CNE1 to CNE4 may be disposed on different layers.
  • the third insulating layer 141 includes first to fourth barrier ribs PW1 , PW21 , PW31 , PW41 , first to fourth electrodes ETL1 , ETL21 , ETL31 , ETL41 , light emitting devices LD,
  • the first to fourth barrier ribs PW1 , PW21 , PW31 , PW41 , and the first to fourth electrodes ETL1 to cover the first to fourth contact electrodes CNE1 to CNE4 and the bank BNK. It may be formed and/or disposed on the ETL21 , ETL31 , and ETL41 , the light emitting devices LD, the first to fourth contact electrodes CNE1 to CNE4 , and the bank BNK.
  • each of the first to third insulating layers 131 , 132 , and 141 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material. have.
  • each of the first to third insulating layers 131 , 132 , and 141 may include various types of currently known organic/inorganic insulating materials including SiNx, and the first to third insulating layers (131, 132, 141) Each constituent material is not particularly limited.
  • first to third insulating layers 131 , 132 , and 141 may include different insulating materials, or at least some of the first to third insulating layers 131 , 132 , and 141 may have the same insulating material. may include.
  • a thin film encapsulation layer 151 including at least one inorganic layer and/or an organic layer may be included on the third insulating layer 141 .
  • the thin film encapsulation layer 151 may be omitted.
  • a portion of the conductive pattern (eg, the second conductive pattern CE2 , the third conductive pattern CE3 , and the fourth conductive pattern CE4 ) in the fourth conductive layer is formed by the second passivation layer 122 . ))) and may include a fourth insulating layer 160 covering the opening holes VIA21 , VIA22 , VIA31 , VIA32 , VIA41 , and VIA42 exposing upper portions.
  • the fourth insulating layer 160 may be formed to cover a portion of the opening holes VIA21 , VIA22 , VIA31 , VIA32 , VIA41 , VIA42 , the fourth conductive layer and the first insulating layer 131 .
  • the fourth insulating layer 160 may be formed to have the same material by the same process as that of the above-described second insulating layer 132 .
  • the second barrier rib PW21 of the first unit pixel SSPX1 and the second barrier rib PW22 of the second unit pixel SSPX2 are spaced apart from each other on the second passivation layer 122 with a substantially flat top surface. can be formed. That is, barrier ribs may be formed on the pixel circuit layer. In this case, the top surface of the second passivation layer 122 may be exposed between the second barrier rib PW21 of the first unit pixel SSPX1 and the second barrier rib PW22 of the second unit pixel SSPX2 .
  • the upper surface of the second passivation layer 122 exposed between the second barrier rib PW21 of the first unit pixel SSPX1 and the second barrier rib PW22 of the second unit pixel SSPX2 has a second conductive pattern CE2 . may overlap with at least a partial region of .
  • the second passivation layer 122 is formed with a second conductive pattern between the second barrier rib PW21 of the first unit pixel SSPX1 and the second barrier rib PW22 of the second unit pixel SSPX2 .
  • An opening hole VIA21 may be formed to expose at least a portion of CE2 .
  • a second electrode material ETL2a and a first insulating material 131a may be sequentially formed on the fourth conductive layer, the second passivation layer 122 , and the second barrier rib PW21 .
  • the second electrode material ETL2a may be formed of the same material as the second electrodes ETL21 and ETL22
  • the first insulating material 131a may be formed of the same material as the first insulating layer 131 .
  • the second electrode material ETL2a becomes the above-described second electrodes ETL21, ETL22, and ETL23 by a subsequent process
  • the first insulating material 131a is formed by the above-described first insulating layer 131 by a later process.
  • the second electrode material ETL2a may also be formed in the opening hole VIA21 . Accordingly, the second electrode material ETL2a may contact the second conductive pattern CE2 .
  • the first electrode material serving as the first electrode ETL1 the third electrode material serving as the third electrodes ETL31, ETL32, and ETL33, and the fourth electrodes ETL41 and ETL42 are processed later.
  • ETL43 may be formed to be in contact with electrode patterns positioned to overlap at least some regions, respectively, through opening holes or contact holes. That is, the first electrode material contacts the first conductive pattern CE1 through the first contact hole CNT1 , and the third electrode material contacts the third conductive pattern CE1 through one opening hole (eg, VIA31 in FIG. 13 ). CE3 ), and the fourth electrode material may contact the fourth conductive pattern CE4 through one opening hole (eg, VIA41 of FIG. 13 ). Also, the fourth electrode material may contact the fifth conductive pattern CE5 through the second contact holes CNT41 , CNT42 , and CNT43 .
  • a voltage is applied to the first electrode material, the second electrode material ETL2a, the third electrode material, and the fourth electrode material, and the light emitting devices are formed on the first insulating material 131a.
  • LD can be aligned.
  • the voltage applied to align the light emitting devices LD may be applied such that the AC voltage and the ground voltage are alternated for each position.
  • an AC voltage may be applied to the first electrode material and the third electrode material
  • a ground voltage may be applied to the second electrode material ETL2a and the fourth electrode material. That is, an alternating voltage is applied to the first conductive pattern CE1 electrically connected to the first electrode material and the third conductive pattern CE3 electrically connected to the third electrode material, and electrically to the second electrode material ETL2a.
  • An alternating voltage may be applied to the connected second conductive pattern CE2 and the fourth conductive pattern CE4 electrically connected to the fourth electrode material.
  • the ground voltage may have a voltage level similar to that of the second power source VSS.
  • the capacitance between the first electrode material and the second electrode material ETL2a, the third electrode material, and the fourth electrode material may be formed at substantially the same level.
  • the substantially same level means a level at which the first value and the second value differ by less than 5%.
  • the above-described percentage may be determined as ((first numerical value-second numerical value)/first numerical value)*100(%).
  • the first electrode material is brought into contact with the first conductive pattern CE1
  • the second electrode material ETL2a is brought into contact with the second electrode pattern
  • the third electrode material is brought into contact with the third electrode pattern
  • the fourth electrode material is made into contact with the third electrode pattern.
  • the number of light emitting elements arranged between the first electrode material and the second electrode material ETL2a, between the second electrode material ETL2a and the third electrode material, and between the third electrode material and the fourth electrode material, respectively, is may be at the same level.
  • the second electrode material ETL2a is formed of the second electrode ETL21 of the first unit pixel SSPX1, the second electrode ETL22 of the second unit pixel SSPX2, and the third unit pixel, respectively. It may be separated to become the second electrode ETL23 of SSPX.
  • the second electrodes ETL21 , ETL22 , and ETL23 may be separated to be electrically independent.
  • the second electrode ETL21 of the first unit pixel SSPX1 and the second electrode ETL22 of the second unit pixel SSPX2 are separated to form a first separation area SPA1
  • the second unit pixel SSPX2 The second electrode ETL22 of , and the second electrode ETL23 of the third unit pixel SSPX3 may be separated to form a second separation area SPA2 .
  • the third electrodes ETL31 , ETL32 , and ETL33 and the fourth electrodes ETL41 , ETL42 and ETL43 may also be separated.
  • the location where the first separation area SPA1 is generated and the location where the second separation area SPA2 is generated may overlap the locations where the existing opening holes VIA21 , VIA22 , VIA31 , VIA32 , VIA41 and VIA42 are generated.
  • the contacted second electrode material ETL2a and the second conductive pattern CE2 , the third electrode material and the third conductive pattern CE3 , and the fourth electrode material and the fourth conductive pattern CE4 are electrically separated.
  • the first electrode material may not be separated and become the first electrode ETL1 .
  • the fourth insulating layer 160 (and/or the second insulating layer 132 ) may be formed.
  • the fourth insulating layer 160 may be formed to cover the first isolation area SPA1 and the second isolation area SPA2 .
  • the first to fourth contact electrodes CNE1 to CNE4 , the third insulating layer 141 , and the thin film encapsulation layer 151 may be sequentially formed.
  • FIGS. 1 to 21 and the drawings are omitted, and the same or similar reference signs are used.
  • 22 is a cross-sectional view of a display device according to another exemplary embodiment.
  • 23 and 24 are cross-sectional views illustrating a part of a manufacturing step of the display device of FIG. 22 .
  • 22 to 24 are views corresponding to the cross-sections taken along the line I2-I2' as modified examples of FIG. 13 .
  • the opening hole VIA21 has a partition wall (eg, There is a difference in that it penetrates PW22).
  • the opening hole VIA21 may be formed through the partition wall PW22. According to an embodiment, the separation area SPA1 overlapping the opening hole VIA21 may separate the partition wall PW22.
  • 25 is a plan layout view illustrating the arrangement of some components in one sub-pixel included in a display device according to another exemplary embodiment of the present invention.
  • 26 is a cross-sectional view of the display device taken along line II1-II1' of FIG. 25;
  • 27 is a cross-sectional view of the display device taken along line II2-II2' of FIG. 25;
  • the display device 3 according to the present exemplary embodiment is different from the display device 1 according to the exemplary embodiment of FIGS. 13 to 15 in that barrier ribs are omitted.
  • the barrier rib may be omitted in the display device 3 .
  • FIG. 28 is a plan layout view illustrating the arrangement of some components in one sub-pixel included in a display device according to another embodiment of the present invention.
  • the display device 4 according to the present embodiment is different from the display device 1 according to the embodiment of FIG. 13 in that a part of the opening hole is omitted.
  • Opening holes (shown in FIG. 13 ) disposed between adjacent second electrodes ETL21 , ETL22 , and ETL23 , third electrodes ETL31 , ETL32 , ETL33 , and fourth electrodes ETL41 , ETL42 and ETL43 respectively Some of VIA21, VIA22, VIA31, VIA32, VIA41, VIA42) may be omitted. In the present embodiment, the opening holes (VIA21 and VIA22 of FIG. 13 ) disposed between the adjacent second electrodes ETL21 , ETL22 , and ETL23 are omitted as an example.
  • opening holes VIA31 , VIA32 , VIA41 , and VIA42 may be disposed between adjacent third electrodes ETL31 , ETL32 , ETL33 and fourth electrodes ETL41 , ETL42 and ETL43 respectively.
  • opening holes VIA31 , VIA32 , VIA41 , and VIA42 are formed as necessary, the third electrode material and the third electrode pattern are brought into contact, and the fourth electrode material and the fourth electrode After contacting the patterns, the light emitting devices LD may be aligned.
  • the capacitance between the first electrode material and the second electrode material, the capacitance between the second electrode material and the third electrode material, and the capacitance between the third electrode material and the fourth electrode material can be formed at substantially the same level, whereby Accordingly, the number of light emitting elements aligned between the first electrode material and the second electrode material, between the second electrode material and the third electrode material, and between the third electrode material and the fourth electrode material may be at the same level.
  • Opening holes VIA21 and VIA22 of FIG. 13 are disposed between adjacent second electrodes ETL21, ETL22, and ETL23, adjacent third electrodes ETL31, ETL32, ETL33, and each fourth electrode
  • the opening holes VIA31 , VIA32 , VIA41 , and VIA42 between the ETL41 , ETL42 and ETL43 may be omitted.
  • 29 is a plan layout view illustrating the arrangement of some components in one sub-pixel included in a display device according to another embodiment of the present invention.
  • the display device 5 according to the present embodiment is different from the display device 1 according to the embodiment of FIG. 13 in that light emitting elements LD are connected in a parallel structure.
  • the light emitting devices LD may be connected in a parallel structure. Accordingly, the island electrode described above may be omitted. That is, in the embodiment of FIG. 13 , the second electrodes ( ETL21 , ETL22 , and ETL23 of FIG. 13 ) and the third electrodes (ETL31 , ETL32 , ETL33 of FIG. 13 ) may be omitted.
  • the first electrode ETL1 and the fourth electrodes ETL41 , ETL42 , and ETL43 face a stem electrode extending in the first direction DR1 to secure a space in which the light emitting devices LD can be aligned, respectively. It may include branch electrodes extending in the direction of The branch electrodes of the first electrode ETL1 and the fourth electrodes ETL41 , ETL42 , and ETL43 may extend to face each other in the second direction DR2 .
  • the first electrode ETL1 and the branch electrodes of the fourth electrodes ETL41, ETL42, and ETL43 are spaced apart from each other in the first direction DR1, and the first electrode (SSPX1, SSPX2, SSPX3) in one unit pixel (SSPX1, SSPX2, SSPX3) Those extending from ETL1 and those extending from the fourth electrodes ETL41, ETL42, and ETL43 may be alternated.
  • opening holes VIA41 and VIA42 may be formed as needed, and the light emitting elements LD may be aligned after the fourth electrode material and the fourth electrode pattern are brought into contact with each other.
  • FIG. 30 is a plan layout view illustrating the arrangement of some components in one sub-pixel included in a display device according to another embodiment of the present invention.
  • the display device 5 according to the present embodiment is different from the display device 1 according to the embodiment of FIG. 13 in that the island electrode includes a plurality of at least three or more.
  • the second electrodes ETL21, ETL22, and ETL23 to the nth electrodes ETLn1, ETLn2, and ETLn3 may be spaced apart from each other in the second direction DR2. .
  • the functions of the n-th electrodes ETLn1 , ETLn2 , and ETLn3 may correspond to the fourth electrodes ( ETL41 , ETL42 , ETL43 of FIG. 13 ) of FIG. 13 .
  • the n-1 th electrodes ETL(n-1)1, ETL(n-1)2, ETL(n-1)3 are the third electrodes (ETL31, ETL32, ETL33 of FIG. 13) and Functions can be matched.
  • An opening between adjacent n-th electrodes ETLn1 , ETLn2 , and ETLn3 and between n-1 th electrodes ETL(n-1)1, ETL(n-1)2, ETL(n-1)3 Holes VIA(n-1)1, VIA(n-1)2, VIAn1, and VIAn2 may be disposed.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시장치는 베이스 기판, 베이스 기판 상에 배치되는 복수의 트랜지스터, 트랜지스터를 덮는 제1 보호층, 제1 보호층 상에 배치된 도전 패턴들, 도전 패턴들 상에 배치된 제2 보호층, 제2 보호층 상의 동일 층에 배치되며 서로 이격된 제1 전극 및 제2 전극, 제1 전극과 제2 전극 사이에 배치된 발광 소자들, 및 제1 전극 상에 배치되고 발광 소자의 일 단부와 접촉하는 제1 컨택 전극, 및 제2 전극 상에 배치되고 발광 소자의 타 단부와 접촉하는 제2 컨택 전극을 포함하되, 도전 패턴들은 제1 전극과 중첩되는 제1 도전 패턴 및 제2 전극과 중첩되는 제2 도전 패턴을 포함하고, 제1 전극은 제2 보호층을 관통하는 컨택홀을 통해 제1 도전 패턴과 전기적으로 연결되고, 제2 보호층은 제2 도전 패턴의 적어도 일부를 노출하는 개구홀을 포함한다.

Description

표시장치 및 이의 제조방법
본 발명은 표시장치 및 이의 제조방법에 관한 것이다.
표시장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시장치(Organic Light Emitting Display, OLED), 액정 표시장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시장치가 사용되고 있다.
표시장치의 화상을 표시하는 장치로서 유기 발광 표시패널이나 액정 표시패널과 같은 표시패널을 포함한다. 그 중, 발광 표시패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 서로 다른 폭을 갖는 복수의 전극과 상기 전극들 사이에 배치된 발광 소자를 포함하는 표시장치를 제공하고자 하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 전극들 사이에 배치되는 발광 소자들이 균일한 분포를 갖는 표시장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치는, 베이스 기판, 상기 베이스 기판 상에 배치되는 복수의 트랜지스터, 상기 복수의 트랜지스터 상에서 상기 복수의 트랜지스터를 덮는 제1 보호층, 상기 제1 보호층 상에 배치된 복수의 도전 패턴들, 상기 복수의 도전 패턴들 상에 배치된 제2 보호층, 상기 제2 보호층 상의 동일 층에 배치되며, 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 적어도 복수의 발광 소자들, 및 상기 제1 전극 상에 배치되고 상기 복수의 발광 소자 중 적어도 하나의 발광 소자의 일 단부와 접촉하는 제1 컨택 전극, 및 상기 제2 전극 상에 배치되고 상기 적어도 하나의 발광 소자의 타 단부와 접촉하는 제2 컨택 전극을 포함하되, 상기 복수의 도전 패턴들은 상기 제1 전극과 중첩되는 제1 도전 패턴, 및 상기 제2 전극과 중첩되는 제2 도전 패턴을 포함하고, 상기 제1 전극은 상기 제2 보호층을 관통하는 컨택홀을 통해 상기 제1 도전 패턴과 전기적으로 연결되고, 상기 제2 보호층은 제2 도전 패턴의 적어도 일부를 노출하는 개구홀을 포함한다.
상기 제1 전극은 상기 컨택홀을 통해 상기 제1 도전 패턴에 직접 접촉되되, 상기 제2 전극은 상기 제2 도전 패턴과 절연될 수 있다.
상기 제2 도전 패턴은 상기 제1 보호층을 관통하는 다른 컨택홀을 통해 상기 트랜지스터의 소스 전극 또는 드레인 전극에 직접 연결될 수 있다.
상기 제1 전극에는 제1 전원이 인가되고, 상기 제2 전극에는 상기 제1 전원보다 고전위 전원인 제2 전원이 인가될 수 있다.
상기 제1 전극 및 상기 제2 전극은 각각 제1 방향으로 연장하되, 상기 제1 전극의 연장 길이가 상기 제2 전극의 연장 길이보다 길 수 있다.
상기 제1 전극과 상기 적어도 하나의 발광 소자를 통해 전기적으로 연결되는 상기 제2 전극은 복수개고, 상기 개구홀은 상기 복수개의 제2 전극 사이에 배치될 수 있다.
상기 표시장치는, 상기 제2 보호층과 상기 제1 전극 사이에 배치된 제1 격벽, 및 상기 제2 보호층과 싱게 제2 전극 사이에 배치된 제2 격벽을 더 포함하되, 상기 제1 격벽과 상기 제2 격벽은 상기 제2 보호층의 상면으로부터 두께 방향으로 돌출된 형상일 수 있다.
상기 제1 전극은 상기 제1 격벽을 덮고, 상기 제2 전극은 상기 제2 격벽을 덮을 수 있다.
상기 개구홀은 상기 제2 격벽과 인접하여 형성될 수 있다.
상기 개구홀은 상기 제2 격벽을 관통할 수 있다.
상기 표시장치는, 상기 제1 전극 및 상기 제2 전극과 동일층에 배치되며, 상기 제1 전극과 상기 제2 전극 사이에 배치되는 제1 아일랜드 전극을 더 포함할 수 있다.
상기 복수의 발광 소자들은 상기 제1 전극과 상기 제1 아일랜드 전극 사이, 및 상기 제1 아일랜드 전극과 상기 제2 전극 사이에 배치될 수 있다.
상기 제1 전극과 상기 제1 아일랜드 전극 사이에 배치되는 발광 소자의 개수와 상기 제1 아일랜드 전극과 상기 제2 전극 사이에 배치되는 개수의 차이는 5% 미만일 수 있다.
상기 표시장치는, 상기 복수의 도전 패턴들은 상기 제1 아일랜드 전극과 중첩되는 제3 도전 패턴을 더 포함할 수 있다.
상기 제2 보호층은 상기 제3 도전 패턴의 적어도 일부를 노출하는 다른 개구홀을 더 포함하되, 상기 제1 아일랜드 전극은 상기 제3 도전 패턴과 절연될 수 있다.
상기 표시장치는, 상기 제1 전극, 상기 제2 전극, 및 상기 제1 아일랜드 전극과 동일층에 배치되며, 상기 제1 아일랜드 전극과 상기 제2 전극 사이에 배치되는 제2 아일랜드 전극을 더 포함할 수 있다.
상기 제1 전극 및 상기 제2 전극의 폭은 상기 제1 아일랜드 전극 및 상기 제2 아일랜드 전극의 폭 보다 작을 수 있다.
상기 복수의 발광 소자들은 직렬 및 병렬 연결될 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치 제조방법은, 복수의 트랜지스터 상에 배치되는 제1 보호층, 상기 제1 보호층 상에 배치되는 복수의 도전 패턴들, 및 상기 복수의 도전 패턴들 상에 배치되는 제2 보호층을 포함하는 표시장치에 있어서, 상기 제2 보호층 상에 이격되도록 복수의 격벽들을 형성하는 단계, 상기 복수의 도전 패턴들의 적어도 일부를 노출하는 개구홀을 형성하는 단계, 상기 각 격벽들 상에 상기 개구홀을 통해 상기 각 도전 패턴들과 접촉하도록 복수의 전극 물질들을 형성하고, 상기 복수의 전극 물질들 상에 제1 절연 물질을 형성하는 단계, 및 상기 제1 절연 물질 상에, 상기 각 도전 패턴들 사이에 배치되도록 발광 소자들을 정렬하는 단계를 포함한다.
상기 표시장치 제조방법은, 상기 복수의 전극 물질들 중 일부를 분리하도록 분리 영역을 형성하는 단계를 더 포함할 수 있다.
상기 분리 영역은 상기 개구홀과 중첩될 수 있다.
상기 표시장치 제조방법은, 상기 개구홀을 덮는 절연층을 형성하는 단계를 더 포함할 수 있다.
상기 분리 영역을 형성하는 단계에서, 상기 분리된 전극 물질은 상기 각 도전 패턴과 비접촉하고, 상기 분리되지 않은 전극 물질은 상기 각 도전 패턴과 접촉할 수 있다.
상기 복수의 전극 물질들은 제1 방향으로 연장하는 제1 전극 물질, 제2 전극 물질, 제3 전극 물질, 및 제4 전극 물질을 포함하고, 상기 복수의 도전 패턴들은 상기 제1 전극 물질과 중첩하는 제1 도전 패턴, 상기 제2 전극 물질과 중첩하는 제2 도전 패턴, 상기 제3 전극 물질과 중첩하는 제3 도전 패턴, 및 상기 제4 전극 물질과 중첩하는 제4 도전 패턴을 포함할 수 있다.
상기 발광 소자들을 정렬하는 단계에서, 상기 발광 소자들은 상기 제1 도전 패턴과 상기 제2 도전 패턴 사이, 상기 제2 도전 패턴과 상기 제3 도전 패턴 사이, 및 상기 제3 도전 패턴과 상기 제4 도전 패턴 사이에 정렬되고, 상기 제1 도전 패턴과 상기 제2 도전 패턴 사이에 정렬된 발광 소자들의 개수, 상기 제2 도전 패턴과 상기 제3 도전 패턴 사이에 정렬된 발광 소자들의 개수, 및 상기 제2 도전 패턴과 상기 제3 도전 패턴 사이에 정렬된 발광 소자들의 개수는 5% 미만으로 차이날 수 있다.
상기 발광 소자들을 정렬하는 단계에서, 상기 제1 도전 패턴과 상기 제2 도전 패턴 사이, 상기 제2 도전 패턴과 상기 제3 도전 패턴 사이, 및 상기 제3 도전 패턴과 상기 제4 도전 패턴 사이의 각 커패시턴스의 차이는 5% 미만일 수 있다.
상기 발광 소자들을 정렬하는 단계에서, 상기 제1 도전 패턴과 상기 제3 도전 패턴에는 교류 전압이 인가되고, 상기 제2 도전 패턴과 상기 제4 도전 패턴에는 그라운드 전압이 인가될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 복수의 전극들 사이에 배치되는 발광 소자들이 균일한 분포를 가질 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 및 도 4는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 5 및 도 6은 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시장치를 나타내는 평면도이다.
도 8은 도 7의 표시장치에 포함된 서브 화소의 일 예를 나타내는 회로도이다.
도 9 내지 도 12는 도 8의 서브 화소에 포함된 단위 화소로 적용될 수 있는 일 예를 나타내는 회로도들이다.
도 13은 도 7의 표시장치에 포함된 일 서브 화소 내 일부 구성의 배치를 나타내는 평면 배치도이다.
도 14는 도 13의 Ⅰ1-Ⅰ1'선을 따라 자른 표시장치의 단면도이다.
도 15는 도 13의 Ⅰ2-Ⅰ2'선을 따라 자른 표시장치의 단면도이다.
도 16 내지 도 21은 도 13의 Ⅰ2-Ⅰ2'선을 기준으로 표시장치의 제조 단계의 일부를 나타낸 단면도이다.
도 22는 본 발명의 다른 실시예에 따른 표시장치의 단면도이다.
도 23 및 도 24는 도 22의 표시장치의 제조 단계의 일부를 나타낸 단면도이다.
도 25는 본 발명의 또 다른 실시예에 따른 표시장치에 포함된 일 서브 화소 내 일부 구성의 배치를 나타내는 평면 배치도이다.
도 26은 도 25의 Ⅱ1-Ⅱ1'선을 따라 자른 표시장치의 단면도이다.
도 27은 도 25의 Ⅱ2-Ⅱ2'선을 따라 자른 표시장치의 단면도이다.
도 28은 본 발명의 또 다른 실시예에 따른 표시장치에 포함된 일 서브 화소 내 일부 구성의 배치를 나타내는 평면 배치도이다.
도 29는 본 발명의 또 다른 실시예에 따른 표시장치에 포함된 일 서브 화소 내 일부 구성의 배치를 나타내는 평면 배치도이다.
도 30은 본 발명의 또 다른 실시예에 따른 표시장치에 포함된 일 서브 화소 내 일부 구성의 배치를 나타내는 평면 배치도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서 원 기둥 형상의 막대형 발광 소자(LD)가 도시되었으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되는 것은 아니다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는, 제1 도전성 전극층(11) 및 제2 도전성 전극층(13)과, 제1 및 제2 도전성 전극층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 일 방향을 따라 제1 도전성 전극층(11), 활성층(12) 및 제2 도전성 전극층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)는 일 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전성 전극층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 도전성 전극층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 여기서, 막대 형상은 원 기둥 또는 다각 기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 나노 스케일 또는 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전성 전극층(11)은 적어도 하나의 n형 반도체 물질을 포함할 수 있다. 예를 들어, 제1 도전성 전극층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체 물질을 포함할 수 있다. 다만, 제1 도전성 전극층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 도전성 전극층(11)을 구성할 수 있다.
활성층(12)은 제1 도전성 전극층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압이 인가되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)는 표시장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용될 수 있다.
제2 도전성 전극층(13)은 활성층(12) 상에 배치되며, 제1 도전성 전극층(11)의 타입과 상이한 타입의 반도체 물질을 포함할 수 있다. 일 예로, 제2 도전성 전극층(13)은 적어도 하나의 p형 반도체 물질을 포함할 수 있다. 예를 들어, 제2 도전성 전극층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체 물질을 포함할 수 있다. 다만, 제2 도전성 전극층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 전극층(13)을 구성할 수 있다.
실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전성 전극층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전성 전극층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 이산화규소(SiO2), 질화규소(Si3N4), 산화알루미늄(Al2O3) 및 이산화타이타늄(TiO2) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전성 전극층(11), 활성층(12), 제2 도전성 전극층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전성 전극층(11), 활성층(12) 및/또는 제2 도전성 전극층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체 물질 및/또는 전극층을 추가적으로 포함할 수 있다.
도 3 및 도 4는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 5 및 도 6은 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 및 도 4를 참조하면, 발광 소자(LD)는 제2 도전성 전극층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다.
도 5 및 도 6를 참조하면, 발광 소자(LD)는 제1 도전성 전극층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 전극층들(14, 15) 각각은 금속 또는 도전성 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 투명 전극 물질 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 다만, 이에 한정되는 것은 아니며, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 예를 들어, 활성층(12)의 표면에 절연성 피막(INF)이 제공됨으로써, 활성층(12)이 적어도 하나의 전극(예를 들어, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것이 방지될 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성이 확보될 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)이 형성됨으로써, 발광 소자(LD)의 표면 결함이 최소화되고, 발광 소자(LD)의 수명 및 효율이 향상될 수 있다. 나아가, 발광 소자(LD)에 절연성 피막(INF)이 형성됨으로써, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되더라도, 발광 소자들(LD)의 사이에서 원하지 않는 단락이 방지될 수 있다.
일 실시예에서, 발광 소자(LD)는 표면 처리 과정(예를 들어, 코팅)을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)이 유동성의 용액(또는, 용매)에 혼합되어 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급될 때, 발광 소자들(LD)이 용액 내에서 불균일하게 응집하지 않고 균일하게 분산될 수 있다. 여기서, 발광 영역은 발광 소자들(LD)에 의해 광이 발산되는 영역으로, 광이 발산되지 않는 비발광 영역과 구별될 수 있다.
실시예들에 따라, 소수성 재료를 이용하여 절연성 피막(INF) 자체를 소수성 막으로 형성하거나, 절연성 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다. 실시예에 따라, 소수성 재료는 소수성을 나타내도록 불소를 함유하는 재료일 수 있다. 또한, 실시예에 따라, 소수성 재료는 자기조립 단분자막(self-assembled monolayer; SAM)의 형태로 발광 소자들(LD)에 적용될 수 있다. 이 경우, 소수성 재료는 옥타데실 트라이클로로실란(octadecyl trichlorosilane), 플루오로알킬 트라이클로로실란(fluoroalkyl trichlorosilane), 퍼플루오로알킬 트라이에톡시실란(perfluoroalkyl triethoxysilane) 등을 포함할 수 있다. 또한, 소수성 재료는 테플론(TeflonTM)이나 사이토프(CytopTM)와 같은 상용화된 불소 함유 재료이거나, 이에 상응하는 재료일 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시장치를 나타내는 평면도이다. 실시예에 따라, 도 7에는 도 1 내지 도 6에서 설명한 발광 소자들(LD)을 광원으로서 이용할 수 있는 표시장치(1)가 도시되어 있다. 실시예에 따라, 도 7에는 표시 영역(DA)을 중심으로 표시장치(1)의 구조가 간략하게 도시되어 있다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시장치(1)에 더 배치될 수도 있다.
도 7를 참조하면, 표시장치(1)는 제1 방향(DR1) 보다 제2 방향(DR2)으로 긴 직사각 형상일 수 있다. 표시장치(1)의 두께 방향은 제3 방향(DR3)이 지시한다. 그러나, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다. 또한, 표시장치(1)의 형상은 도시된 것에 한정하지 않으며, 다양한 형상을 가질 수 있다.
표시장치(1)는 베이스 층(SUB1)(또는, 기판)과, 베이스 층(SUB1) 상에 배치된 화소(PXL)를 포함할 수 있다. 구체적으로, 표시장치(1) 및 베이스 층(SUB1)은, 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시장치(1)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시장치(1)의 가장자리를 따라 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수도 있다.
베이스 층(SUB1)은 표시장치(1)의 베이스 부재를 구성할 수 있다. 예를 들어, 베이스 층(SUB1)은 하부 패널(예를 들어, 표시장치(1)의 하판)의 베이스 부재를 구성할 수 있다.
실시예에 따라, 베이스 층(SUB1)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(SUB1)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 베이스 층(SUB1)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 베이스 층(SUB1)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
베이스 층(SUB1) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정된다. 일 예로, 베이스 층(SUB1)은, 화소(PXL)가 형성되는 복수의 발광 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소(PXL)는 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1 내지 도 6의 실시예들 중 어느 하나에 의한 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 예를 들어, 화소(PXL)는, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 서로 직렬 및/또는 병렬로 연결된 복수의 막대형 발광 다이오드들을 포함할 수 있다. 복수의 막대형 발광 다이오드들은 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소(PXL)는 복수의 서브 화소들을 포함할 수 있다. 일 예로, 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 실시예에 따라, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 서로 다른 색상들로 발광할 수 있다. 일 예로, 제1 서브 화소(SPX1)는 적색으로 발광하는 적색 서브 화소일 수 있고, 제2 서브 화소(SPX2)는 녹색으로 발광하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SPX3)는 청색으로 발광하는 청색 서브 화소일 수 있다. 다만, 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 서브 화소들이 발하는 광의 색상은 다양하게 변경될 수 있다. 또한, 도 7에서는 표시 영역(DA)에서 화소(PXL)가 스트라이프 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 화소 배열 형태를 가지고 배치될 수 있다.
일 실시예로, 서브 화소들(SPX1, SPX2, SPX3) 각각은 복수의 단위 화소들(SSPX1, SSPX2, SSPX3)을 포함할 수 있다.
도 8은 도 7의 표시장치에 포함된 서브 화소의 일 예를 나타내는 회로도이다. 도 8에는 도 7의 표시장치(1)에 포함된 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)이 도시되어 있다.
제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 대응하는 데이터선들(Dj, Dj+1, Dj+2)에 각각 연결된다는 점을 제외하고, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 상호 실질적으로 동일하므로, 제1 서브 화소(SPX1)를 중심으로 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)을 포괄하여 설명하기로 한다.
제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 주사선들(Si-1, Si)(단, i는 자연수) 및 데이터선들(Dj, Dj+1, Dj+2)(단, j는 자연수)에 의해 구획된 영역들에 각각 배치될 수 있다. 예를 들어, 제1 서브 화소(SPX1)는 제i-1 및 제i 주사선들(Si-1, Si) 및 제j 및 제j+1 데이터선들(Dj, Dj+1)에 의해 구획된 영역에 배치될 수 있다. 다만, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)의 배치가 이에 한정되는 것은 아니다.
제1 서브 화소(SPX1)는 주사선(Si) 및 데이터선(Dj)에 연결되고, 또한, 제1 전원선 및 제2 전원선에 연결될 수 있다. 여기서, 제1 전원선에는 제1 전원(VDD)이 인가되고, 제2 전원선에는 제2 전원(VSS)이 인가되며, 제1 및 제2 전원선들 각각은 복수의 서브 화소들에 연결되는 공통 배선일 수 있다. 제1 및 제2 전원들(VDD, VSS)은 제1 서브 화소(SPX1)가 발광할 수 있도록 서로 다른 전위를 가질 수 있으며, 제1 전원(VDD)은 제2 전원(VSS)의 전압 레벨보다 높은 전압 레벨을 가질 수 있다.
일 실시예로, 제1 서브 화소(SPX1)는 적어도 하나의 단위 화소들(SSPX1 내지 SSPXk)(단, k는 자연수)을 포함할 수 있다.
단위 화소들(SSPX1 내지 SSPXk) 각각은 주사선(Si) 및 데이터선(Dj)에 연결되고, 또한, 제1 전원선 및 제2 전원선에 연결될 수 있다. 단위 화소들(SSPX1 내지 SSPXk) 각각은 주사선(Si)을 통해 전송되는 주사 신호에 응답하여 데이터선(Dj)을 통해 전송되는 데이터 신호에 대응하는 휘도로 발광할 수 있다. 단위 화소들(SSPX1 내지 SSPXk)은 상호 실질적으로 동일한 화소 구조 또는 화소 회로를 포함할 수 있다.
즉, 제1 서브 화소(SPX1)는 하나의 주사 신호 및 하나의 데이터 신호에 응답하여 상호 독립적으로 발광하는 단위 화소들(SSPX1 내지 SSPXk)을 포함할 수 있다.
일 실시예로, 단위 화소들(SSPX1 내지 SSPXk)(또는, 서브 화소들(SPX1 내지 SPX3)) 각각은 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시장치(1)에 적용될 수 있는 단위 화소의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 단위 화소는 현재 공지된 다양한 수동형 또는 능동형 구조를 가진 표시장치(1)의 화소로 구성될 수 있다.
도 9 내지 도 12는 도 8의 서브 화소에 포함된 단위 화소로 적용될 수 있는 일 예를 나타내는 회로도들이다.
각 도면마다 하나의 단위 화소를 기준으로 설명하며, 도 8의 도 9에 도시된 제1 내지 제k 단위 화소들(SSPX1 내지 SSPXk)에 유사한 내용이 적용될 수 있는바, 상기 유사한 내용은 생략하기로 한다. 즉, 도 8에 도시된 제1 내지 제k 단위 화소들(SSPX1 내지 SSPXk)은 실질적으로 동일 또는 유사한 구조를 가지며, 도 9 내지 도 12에 도시된 제1 단위 화소(SSPX1)는 예시적인 것으로, 도 8의 제1 내지 제k 단위 화소들(SSPX1 내지 SSPXk) 중 어느 하나에 동일 또는 유사하게 적용될 수 있다.
먼저 도 9를 참조하면, 단위 화소(SSPX1)는 데이터 신호에 대응하는 휘도로 발광하는 광원 유닛(LSU)을 포함할 수 있다. 또한, 단위 화소(SSPX1)는, 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 발광 소자들(LD)은 서로 직/병렬 혼합 구조로 연결될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 전원(VDD)과 제2 전원(VSS)의 사이에, 복수의 발광 소자들(LD)이 병렬 구조로 연결될 수도 있다.
제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 예를 들어, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 단위 화소(SSPX1)(또는, 제1 서브 화소(SPX1))의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 9에서는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되어 각각의 유효 광원을 구성하고, 다른 일부는 역방향으로 연결될 수도 있다. 다른 예로, 단위 화소(SSPX1)가 단일의 발광 소자(LD)(예를 들어, 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결된 단일의 유효 광원)만을 포함할 수도 있다.
실시예에 따라, 발광 소자들(LD) 각각의 일 단부는, 제1 전극을 통해 해당 화소 회로(PXC)에 공통으로 접속되며, 화소 회로(PXC) 및 제1 전원선을 통해 제1 전원(VDD)에 접속될 수 있다. 발광 소자들(LD) 각각의 다른 단부는, 제2 전극 및 제2 전원선을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
광원 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA, 도 4 참조)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 서브 화소(즉, 제1 서브 화소(SPX1))에 대응하는 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 예를 들어, 제1 서브 화소(SPX1)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 단위 화소(SSPX)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다.
화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1, 또는, 구동 트랜지스터)는 제1 전원(VDD)과 광원 유닛(LSU) 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2, 또는, 스위칭 트랜지스터)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속될 수 있다.
제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 전압)의 주사 신호에 응답하여 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
프레임 기간마다 데이터선(Dj)으로 해당 프레임의 데이터 신호가 공급되고, 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달될 수 있다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
한편, 도 9에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)이 모두 P타입의 트랜지스터들인 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들어, 도 10에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간 마다 데이터선(Dj)으로 공급되는 데이터 신호를 단위 화소(SSPX1_1)에 기입하기 위한 주사 신호의 게이트-온 전압은 하이 레벨 전압일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호의 전압은 도 9의 실시예와 상반된 파형의 전압일 수 있다. 일 예로, 도 10의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압 레벨을 가진 데이터 신호가 공급될 수 있다.
도 10에 도시된 단위 화소(SSPX1_1)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치 및 제어 신호들(일 예로, 주사 신호 및 데이터 신호)의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 9의 단위 화소(SSPX1)와 실질적으로 유사하다. 따라서, 도 10의 단위 화소(SSPX1_1)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 9 및 도 10에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 예를 들어, 화소 회로(PXC)는 도 11에 도시된 실시예와 같이 구성될 수도 있다.
도 11을 참조하면, 단위 화소(SSPX1_2) 내 화소 회로(PXC)는 해당 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 서브 화소(SPX)(또는, 이에 포함된 단위 화소(SSPX))의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU) 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 일 전극(예를 들어, 소스 전극)은 제5 트랜지스터(T5)를 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(예를 들어, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극(예를 들어, 해당 서브 화소(SPX)의 제1 전극)에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극(예를 들어, 드레인 전극)과 제1 노드(N1) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속될 수 있다. 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 제1 전극과 초기화 전원(Vint)(또는, 초기화 전원을 전송하는 제3 전원선)의 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속될 수 있다. 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 제1 전극으로 공급할 수 있다. 이 경우, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 제1 전극의 전압이 초기화될 수 있다.
제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉, i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
한편, 도 11에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예를 들어 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
실시예에 따라 화소 회로(PXC)는 데이터선(Dj) 외에 다른 배선에 더 연결될 수 있다.
도 12를 참조하면, 단위 화소(SSPX1_3) 내 화소 회로(PXC)는 센싱선(SENj)에 연결될 수 있다. 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 내지 T3)과 스토리지 커패시터(Cst)를 포함할 수 있다. 제1 및 제2 트랜지스터들(T1, T2) 및 스토리지 커패시터(Cst)는, 도 10을 참조하여 설명한 제1 및 제2 트랜지스터들(T1, T2) 및 스토리지 커패시터(Cst)와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제3 트랜지스터(T3)는 센싱선(SENj)과 제2 노드(N2) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제1 주사선(S1)과 다른 제2 주사선(S2)(예를 들어, j번째 주사선(Sj)과 다른 j+1번째 주사선(Sj+1))에 연결될 수 있다.
광원 유닛(LSU)은 제2 노드(N2) 및 제2 전원선(즉, 제2 전원(VSS)이 인가된 전원선) 사이에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 주사선(S2)으로부터 전송되는 게이트-온 전압의 주사 신호에 응답하여 턴-온되어, 센싱선(SENj)과 제2 노드(N2)를 전기적으로 연결할 수 있다.
예를 들어, 제1 트랜지스터(T1)에 기준 전압에 대응하는 구동 전류가 흐르는 상태에서 제3 트랜지스터(T3)가 턴온되는 경우, 제1 트랜지스터(T1)를 통해 흐르는 구동 전류가 제3 트랜지스터(T3) 및 센싱선(SENj)을 통해 외부 센싱 장치에 제공되며, 상기 구동 전류에 기초하여 제1 트랜지스터(T1)의 특성(예를 들어, Vth)에 대응하는 신호가 센싱선(SENj)을 통해 외부로 출력될 수 있다.
또한, 본 발명에 적용될 수 있는 단위 화소(SSPX1)의 구조가 도 9 내지 도 12에 도시된 실시예들에 한정되지는 않으며, 단위 화소(SSPX1)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 단위 화소(SSPX1)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 단위 화소(SSPX1)는 수동형 발광 표시장치(1) 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)의 제1 및 제2 전극들 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수도 있다.
도 13은 도 7의 표시장치에 포함된 일 서브 화소 내 일부 구성의 배치를 나타내는 평면 배치도이다. 도 13에는 단위 화소들(SSPX1 내지 SSPX3)에 포함된 발광 유닛(LSU, 도 9 내지 도 12 참조)(또는, 발광 소자층)을 중심으로 단위 화소들(SSPX1 내지 SSPX3)의 구조가 도시되어 있다. 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3)은 상호 실질적으로 동일하므로, 제1 단위 화소(SSPX1)를 중심으로 발광 유닛(LSU)을 설명하기로 한다.
도 13을 참조하면, 제1 단위 화소(SSPX1)는 서로 이격되어 배치된 제1 전극(ETL1), 제2 전극(ETL21), 제3 전극(ETL31) 및 제4 전극(ETL41)과, 각 전극들(ETL1, ETL21, ETL31, ETL41)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
실시예에 따라, 동일한 단위 화소(SSPX1 내지 SSPX3)에 포함된 발광 소자들(LD)은 동일한 색상의 빛을 방출할 수 있다. 실시예에 따라, 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3)은 상이한 색상들의 빛을 방출하는 발광 영역을 정의할 수도 있다. 일 예로, 제1 단위 화소(SSPX1)는 적색으로 발광하는 발광 소자들(LD)을 포함하고, 제2 단위 화소(SSPX2)는 녹색으로 발광하는 발광 소자들(LD)을 포함하고, 제3 단위 화소(SSPX3)는 청색으로 발광하는 발광 소자들(LD)을 포함할 수 있다. 다른 예로, 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3)은 모두 청색의 빛을 방출하는 발광 소자들(LD)을 포함할 수도 있다. 이 경우, 풀-컬러의 화소(PXL)를 구성하기 위하여, 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3) 중 적어도 일부의 상부에는 해당 단위 화소에서 방출되는 빛의 색상을 변환하기 위한 광 변환층 및/또는 컬러 필터가 배치될 수도 있다.
제1 단위 화소(SSPX1) 내 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)은 대체로 제1 방향(DR1)을 따라 각각 연장하며, 소정의 간격만큼 제2 방향(DR2)으로 이격되어 나란히(평행하게) 배치될 수 있다. 일 실시예로, 제1 전극(ETL1)의 제1 방향(DR1)연장 길이는 제2 내지 제4 전극들(ETL21, ETL31, ETL41) 제1 방향(DR1)연장 길이보다 길 수 있다.
일 실시예로, 제1 전극(ETL1)은 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3)이 공유하는 전극일 수 있다. 이 경우, 제1 내지 제3 단위 화소들은 제1 방향(DR1)을 따라 배치될 수 있다. 여기서, 제2 단위 화소(SSPX2) 내 제1 내지 제4 전극들(ETL1, ETL22, ETL32, ETL42)은 대체로 제1 방향(DR1)을 따라 각각 연장하며, 소정의 간격만큼 제2 방향(DR2)으로 이격되어 나란히(평행하게) 배치될 수 있다. 마찬가지로, 제3 단위 화소(SSPX3) 내 제1 내지 제4 전극들(ETL1, ETL23, ETL33, ETL43)은 대체로 제1 방향(DR1)을 따라 각각 연장하며, 소정의 간격만큼 제2 방향(DR2)으로 이격되어 나란히(평행하게) 배치될 수 있다.
제1 단위 화소(SSPX1)의 제2 전극(ETL21), 제2 단위 화소(SSPX2)의 제2 전극(ETL22) 및 제3 단위 화소(SSPX3)의 제2 전극(ETL22)은 제1 방향(DR1)으로 이격 배치될 수 있다. 제1 단위 화소(SSPX1)의 제2 전극(ETL21)과 제2 단위 화소(SSPX2)의 제2 전극(ETL22)은 제1 분리 영역(SPA1)의 폭만큼 이격될 수 있다. 제2 단위 화소(SSPX2)의 제2 전극(ETL22) 및 제3 단위 화소(SSPX3)의 제2 전극(ETL22)은 제2 분리 영역(SPA2)의 폭만큼 이격될 수 있다. 제1 단위 화소(SSPX1)의 제2 전극(ETL21), 제2 단위 화소(SSPX2)의 제2 전극(ETL22) 및 제3 단위 화소(SSPX3)의 제2 전극(ETL22)은 하나의 전극 물질로부터 분리되어 형성되므로, 분리된 사이의 영역인 제1 분리 영역(SPA1)과 제2 분리 영역(SPA2)이 정의될 수 있다. 일 실시예로, 제1 분리 영역(SPA1)과 제2 분리 영역(SPA2)의 폭은 동일할 수 있다. 상술한 제2 전극들(ETL21, ETL22, ETL23)에 대한 설명은 제3 전극들(ETL31, ETL32, ETL33) 및 제4 전극들(ETL41, ETL42, ETL43)에 대해서도 마찬가지로 적용될 수 있다. 또한, 제1 분리 영역(SPA1)과 제2 분리 영역(SPA2)은 제1 단위 화소(SSPX1)의 제3 전극(ETL31), 제2 단위 화소(SSPX2)의 제3 전극(ETL32) 및 제3 단위 화소(SSPX3)의 제3 전극(ETL32)에 의해서 동일하게 정의될 수 있으며, 제1 단위 화소(SSPX1)의 제4 전극(ETL41), 제2 단위 화소(SSPX2)의 제4 전극(ETL42) 및 제3 단위 화소(SSPX3)의 제4 전극(ETL42)에 의해서 동일하게 정의될 수 있다.
일 실시예로, 제1 전극(ETL1) 및 제4 전극(ETL41)의 폭(w1, w4)은 제2 전극(ETL21) 및 제3 전극(ETL31)의 폭(w2, w3)보다 작을 수 있다.
일 실시예로, 제1 전극(ETL1)은 제2 전원(VSS)에 전기적으로 접속된 캐소드 전극일 수 있다. 제4 전극(ETL41)은 제1 전원(VDD)에 전기적으로 접속된 애노드 전극일 수 있다. 제2 전극(ETL21) 및 제3 전극(ETL31)은 제1 전극(ETL1) 및 제4 전극(ETL41)으로부터 플로팅 된 아일랜드 전극일 수 있다. 제1 전극(ETL1)과 제2 전극(ETL21) 전극의 사이, 제2 전극(ETL21)과 제3 전극(ETL31)의 사이 및 제3 전극(ETL31)과 제4 전극(ETL41)에 각각 일 단부와 타 단부가 전기적으로 연결되는 발광 소자들(LD)이 배치됨으로써, 제1 전극(ETL1), 제2 전극(ETL21), 제3 전극(ETL31) 및 제4 전극(ETL41)은 전기적으로 연결될 수 있다. 이하에서, 필요에 따라, 제2 전극(ETL21) 및 제3 전극(ETL31)을 각각 제1 아일랜드 전극 및 제2 아일랜드 전극으로 칭할 수 있다.
제1 전극(ETL1), 제2 전극(ETL21), 제3 전극(ETL31) 및 제4 전극(ETL41) 각각의 하부에 제1 격벽(PW1), 제2 격벽(PW21), 제3 격벽(PW31), 제4 격벽(PW41)이 배치될 수 있다. 일 실시예로, 제1 전극(ETL1), 제2 전극(ETL21), 제3 전극(ETL31) 및 제4 전극(ETL41) 각각의 하부에 배치된 제1 격벽(PW1), 제2 격벽(PW21), 제3 격벽(PW31), 제4 격벽(PW41)을 덮도록 형성될 수 있다.
제1 전극(ETL1)은 제1 컨택홀(CNT1)을 통해 하부에 배치되고, 제2 전원(VSS)에 전기적으로 접속된 도전 패턴(예, 도 14의 제1 도전 패턴(CE1))과 전기적으로 연결될 수 있다. 마찬가지로, 제4 전극(ETL41)은 제2 컨택홀(CNT41)을 통해 하부에 배치되고, 제1 전원(VDD)에 전기적으로 접속된 도전 패턴(예, 도 14의 제5 도전 패턴(CE5))과 전기적으로 연결될 수 있다.
한편, 인접한 단위 화소 내 배치된 각 제2 전극들(ETL21, ETL22, ETL23), 각 제3 전극들(ETL31, ETL32, ETL33), 각 제4 전극들(ETL41, ETL42, ETL43) 사이에 개구홀들(VIA21, VIA22, VIA31, VIA32, VIA41, VIA42)이 배치될 수 있다. 개구홀들(VIA21, VIA22, VIA31, VIA32, VIA41, VIA42)은 대응되는 각 제2 전극들(ETL21, ETL22, ETL23), 각 제3 전극들(ETL31, ETL32, ETL33) 및 각 제4 전극들(ETL41, ETL42, ETL43)과 인접할 수 있다. 개구홀들(VIA21, VIA22, VIA31, VIA32, VIA41, VIA42)은 제1 분리 영역(SPA1) 또는 제2 분리 영역(SPA2) 내부에 위치할 수 있다. 개구홀들(VIA21, VIA22, VIA31, VIA32, VIA41, VIA42)은 상기 도전 패턴들(예, 도 14의 제1 도전 패턴(CE1) 및 제5 도전 패턴(CE5))을 노출할 수 있다. 개구홀들(VIA21, VIA22, VIA31, VIA32, VIA41, VIA42)에 대한 설명은 도 14 내지 도 21을 통해 자세하게 후술된다.
도 14는 도 13의 Ⅰ1-Ⅰ1'선을 따라 자른 표시장치의 단면도이다. 도 15는 도 13의 Ⅰ2-Ⅰ2'선을 따라 자른 표시장치의 단면도이다. 도 16 내지 도 21은 도 13의 Ⅰ2-Ⅰ2'선을 기준으로 표시장치의 제조 단계의 일부를 나타낸 단면도이다.
도 14 및 도 15를 참조하면, 표시장치(1)는 하부에 배치된 베이스 기판(101)을 포함할 수 있다. 여기서 베이스 기판(101)은 앞서 설명한 베이스 층(SUB1)에 해당한다. 베이스 기판(101)에 대한 중복된 설명은 생략하기로 한다.
베이스 기판(101) 상에는 제1 버퍼층(111)이 배치된다. 제1 버퍼층(111)은 베이스 기판(101)의 표면을 평활하게 하고, 수분 또는 외부 공기의 침투를 방지하는 기능을 한다. 제1 버퍼층(111)은 무기막일 수 있다. 제1 버퍼층(111)은 단일막 또는 다층막일 수 있다.
제1 버퍼층(111) 상에는 복수의 스위칭 소자들(Tdr, Tsw)이 배치된다. 여기서, 각 스위칭 소자들(Tdr, Tsw)은 박막 트랜지스터일 수 있다. 도면에 도시된 두 스위칭 소자들(Tdr, Tsw)은 각각 구동 트랜지스터와 스위치 트랜지스터일 수 있다.
각 스위칭 소자들(Tdr, Tsw)은 각각 반도체 패턴(ACT1, ACT2), 게이트 전극(GE1, GE2), 소스 전극(ET1, ET3), 드레인 전극(ET2, ET4)을 포함할 수 있다. 예를 들어, 스위치 트랜지스터인 제1 스위칭 소자(Tsw)는 제1 반도체 패턴(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(ET1) 및 제1 드레인 전극(ET2)을 포함할 수 있다. 구동 트랜지스터인 제2 스위칭 소자(Tdr)는 제2 반도체 패턴(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(ET3) 및 제2 드레인 전극(ET4)을 포함할 수 있다.
구체적으로 설명하면, 제1 버퍼층(111) 상에 반도체층이 배치된다. 반도체층은 상술한 제1 반도체 패턴(ACT1) 및 제2 반도체 패턴(ACT2)을 포함할 수 있다.
반도체층은 비정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 저온 폴리 실리콘(low temperature poly silicon) 및 유기 반도체를 포함할 수 있다. 다른 실시예에서, 반도체층은 산화물 반도체일 수도 있다. 명확히 도시하지는 않았지만, 반도체층은 채널 영역과, 채널 영역의 양 측에 배치되며, 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
반도체층 상에는 제1 게이트 절연막(112)이 배치된다. 제1 게이트 절연막(112)은 무기막일 수 있다. 제1 게이트 절연막(112)은 단일막 또는 다층막일 수 있다.
제1 게이트 절연막(112) 상에는 제1 도전층이 배치된다. 제1 도전층은 상술한 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 포함할 수 있다. 제1 도전층은 도전성을 가지는 금속 물질로 형성될 수 있다. 예를 들면, 제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 타이타늄(Ti)을 포함할 수 있다. 제1 도전층은 단일막 또는 다층막일 수 있다.
제1 도전층 상에 제2 게이트 절연막(113)이 배치된다. 제2 게이트 절연막(113)은 무기막일 수 있다. 제2 게이트 절연막(113)은 단일막 또는 다층막일 수 있다.
제2 게이트 절연막(113) 상에는 제2 도전층이 배치된다. 제2 도전층은 제3 게이트 전극(GE3)을 포함할 수 있다. 제3 게이트 전극(GE3)은 도시되지 않은 다른 스위칭 소자의 게이트 전극을 포함할 수 있다. 제2 도전층은 도전성을 가지는 금속 물질로 형성될 수 있다. 예를 들면, 제2 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 타이타늄(Ti)을 포함할 수 있다. 제2 도전층은 단일막 또는 다층막일 수 있다.
제2 도전층 상에는 층간 절연막(114)이 배치된다. 층간 절연막(114)은 무기막일 수 있다. 층간 절연막(114)은 단일막 또는 다층막일 수 있다.
층간 절연막(114) 상에는 제3 도전층이 배치된다. 제3 도전층은 소스 전극들(ET1, ET3) 및 드레인 전극들(ET2, ET4)을 포함할 수 있다. 제3 도전층은 도전성을 가지는 금속 물질로 형성된다. 예를 들면, 소스 전극들(ET1, ET3)과 드레인 전극들(ET2, ET4)은 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 몰리브덴(Mo)을 포함할 수 있다.
소스 전극들(ET1, ET3)과 드레인 전극들(ET2, ET4)은 층간 절연막(114), 제2 게이트 절연막(113) 및 제1 게이트 절연막(112)을 관통하는 컨택홀을 통하여 각 반도체 패턴(ACT1, ACT2)의 소스 영역 및 드레인 영역에 각각 전기적으로 연결될 수 있다.
별도 도시하지는 않았지만, 표시장치(1)는 베이스 기판(101) 상에 배치된 스토리지 커패시터를 더 포함할 수 있다.
제3 도전층 상에 제1 보호층(121)이 배치된다. 여기서, 제1 보호층(121)은 스위칭 소자들(Tdr, Tsw)를 포함하는 회로부를 덮도록 배치된다. 제1 보호층(121)은 패시베이션막 또는 평탄화막일 수 있다. 패시베이션막은 SiO2, SiNx 등을 포함할 수 있고, 평탄화막은 아크릴, 폴리이미드와 같은 재질을 포함할 수 있다. 제1 보호층(121)은 패시베이션막과 평탄화막을 모두 포함할 수도 있다. 이 경우, 제3 도전층 및 층간 절연막(114) 상에 패시베이션막이 배치되고, 패시베이션막 상에 평탄화막이 배치될 수 있다. 제1 보호층(121)의 상면은 평탄할 수 있다.
제1 보호층(121)의 상에는 제4 도전층이 배치될 수 있다. 제4 도전층은 전원 배선, 신호 배선, 및 연결 전극과 같은 여러 도전 패턴 등을 포함할 수 있다. 도면상 제4 도전층은 제1 내지 제5 도전 패턴(CE1~CE5)을 포함하는 것을 예시했다. 제4 도전층은 도전성을 가지는 금속 물질로 형성된다. 예를 들면, 제4 도전층은 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 몰리브덴(Mo)을 포함할 수 있다.
제2 도전 패턴(CE2)은 제1 보호층(121)을 관통하는 일 컨택홀을 통해 제2 스위칭 소자(Tdr)의 소스 전극(ET3) 및 드레인 전극(ET4) 중 어느 하나에 연결되고, 제5 도전 패턴(CE5)은 제1 보호층(121)을 관통하는 다른 컨택홀을 통해 제2 스위칭 소자(Tdr)의 소스 전극(ET3) 및 드레인 전극(ET4) 중 나머지 하나에 연결될 수 있다.
제4 도전층 상에 제2 보호층(122)이 배치된다. 제2 보호층(122)은 패시베이션막 또는 평탄화막일 수 있다. 패시베이션막은 SiO2, SiNx 등을 포함할 수 있고, 평탄화막은 아크릴, 폴리이미드와 같은 재질을 포함할 수 있다. 제2 보호층(122)은 패시베이션막과 평탄화막을 모두 포함할 수도 있다.
한편, 제2 보호층(122)은 제4 도전층에 포함된 일부 도전 패턴의 상부를 노출하는 개구홀을 포함할 수 있다. 예를 들어, 제2 보호층(122)은 제2 도전 패턴(CE2)의 적어도 일부를 노출하는 제1 개구홀(VIA21)을 포함할 수 있다. 명확히 도시하진 않았지만, 제2 보호층(122)은 제3 도전 패턴(CE3) 및 제4 도전 패턴(CE4)의 적어도 일부를 각각 노출하는 제2 개구홀(VIA31) 및 제3 개구홀(VIA41)을 포함할 수 있다.
베이스 기판(101) 내지 제2 보호층(122)을 화소 회로층이라고 명명할 수 있다.
제2 보호층(122) 상에 순차적으로 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41), 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41), 제1 절연층(131), 발광 소자들(LD), 제2 절연층(132), 제1 내지 제4 컨택 전극들(CNE1~CNE4), 제3 절연층(141) 및 박막 봉지층(151)을 포함할 수 있다.
제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)은 화소 회로층(즉, 제2 보호층(122)) 상에 배치될 수 있다. 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)은 화소 회로층 상에서 두께 방향(예, 제3 방향(DR3))으로 돌출될 수 있다. 실시예에 따라, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)의 돌출 높이는 각각 약 1.0μm 내지 1.5μm일 수 있다.
일 실시예로, 제1 격벽(PW1)은, 화소 회로층과 제1 전극(ETL1)의 사이에 배치될 수 있다. 제2 격벽(PW21)은, 화소 회로층과 제2 전극(ETL21)의 사이에 배치될 수 있다. 제3 격벽(PW31)은, 화소 회로층과 제3 전극(ETL3)의 사이에 배치될 수 있다. 제4 격벽(PW41)은, 화소 회로층과 제4 전극(ETL4)의 사이에 배치될 수 있다.
실시예에 따라, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)은 다양한 형상을 가질 수 있다. 일 예로, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)은 도면에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면 형상을 가질 수 있다. 이 경우, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41) 각각은 적어도 일 측면에서 경사면을 가질 수 있다.
도시하진 않았지만, 다른 예로, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 이 경우, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41) 각각은 적어도 일 측면에서 곡면을 가질 수 있다. 즉, 본 발명에서 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)은 SiNx 또는 SiOx 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)은 반사 부재로 기능할 수 있다. 일 예로, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)은 그 상부에 제공된 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)의 상부에는 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)이 각각 배치될 수 있다. 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)은 서로 이격되어 배치될 수 있다.
일 실시예로, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)의 상부에 각각 배치되는 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41) 등은 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)은, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)에 대응하는 경사면 또는 곡면을 각각 가지면서, 표시장치(1)의 두께 방향으로 돌출될 수 있다.
제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41) 각각은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41) 각각의 반사 전극층은, 균일한 반사율을 갖는 전극 물질로 구성될 수 있다. 일 예로, 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 전극 물질로 구성될 수 있다. 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD) 각각의 양단, 즉, 일 단부들 및 타 단부들에서 방출되는 광을 화상이 표시되는 방향(일 예로, 제3 방향(DR3), 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)이 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD)의 일 단부들 및 타 단부들에 마주하도록 배치되면, 발광 소자들(LD) 각각의 일 단부들 및 타 단부들에서 출사된 광은 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)에 의해 반사되어 더욱 표시장치(1)의 정면 방향(일 예로, 베이스 층(SUB1)의 상부 방향인 제3 방향(DR3))으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율이 향상될 수 있다.
또한, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41) 각각의 투명 전극층은, 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 도전성 캡핑층은 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 도전성 캡핑층은 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41) 각각의 구성 요소로 간주되거나, 또는 상기 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
일 실시예로, 제1 전극(ETL1)은 제1 도전 패턴(CE1)과 적어도 일부 영역이 중첩될 수 있고, 제2 전극(ETL21)은 제2 도전 패턴(CE2)과 적어도 일부 영역이 중첩될 수 있고, 제3 전극(ETL31)은 제3 도전 패턴(CE3)과 적어도 일부 영역이 중첩될 수 있고, 제4 전극(ETL41)은 제4 도전 패턴(CE4) 및 제5 도전 패턴(CE5) 각각의 적어도 일부 영역과 중첩될 수 있다. 본 명세서에서 "중첩된다"라고 표현하면, 다른 정의가 없는 한 두 구성이 표시장치(1)의 두께 방향(도면에서 베이스 기판(101)의 표면에 수직한 방향(예, 제3 방향(DR3))으로 중첩(overlap)되는 것을 의미한다. 제1 전극(ETL1)은 제1 컨택홀(CNT1)을 통해 제1 도전 패턴(CE1)에 전기적으로 접속되고, 제4 전극(ETL41)은 제2 컨택홀(CNT41)을 통해 제5 도전 패턴(CE5)에 전기적으로 접속될 수 있다. 제2 전극(ETL21)은 제2 도전 패턴(CE2)과 절연되고, 제3 전극(ETL31)은 제3 도전 패턴(CE3)과 절연되고, 제4 전극(ETL41)은 제4 도전 패턴(CE4)과 절연될 수 있다.
제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)의 일 영역 상에는 제1 절연층(131)이 배치될 수 있다. 예를 들어, 제1 절연층(131)은, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)의 일 영역을 커버하도록 형성되며, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
일 실시예에서, 제1 절연층(131)은, 일차적으로 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(131) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(131)은 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)을 노출하도록 부분적으로 개구될 수 있다. 또는, 제1 절연층(131)은, 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제1 절연층(131)은 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)과 발광 소자들(LD)의 사이에 개재되되, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41) 각각의 적어도 일 영역을 노출할 수 있다. 제1 절연층(131)은 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)이 형성된 이후 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)을 커버하도록 형성되어, 후속 공정에서 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 절연층(131)은, 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다. 실시예에 따라서는 제1 절연층(131)은 생략될 수도 있다.
제1 절연층(131)이 영역에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 발광 소자들(LD)이 공급되고, 발광 소자들(LD)은 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)에 인가되는 소정의 정렬 전압(또는, 정렬 신호)에 의해 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)의 사이에 정렬될 수 있다.
제1 절연층(131) 상에는 뱅크(BNK)가 배치될 수 있다. 일 예로, 뱅크(BNK)는 서브 화소(도 8의 SPX1~SPX3)를 둘러싸도록 다른 서브 화소들 사이에 형성되어, 발광 영역을 구획하는 화소 정의막을 구성할 수 있다.
실시예들에 따라, 뱅크(BNK)는, 동일 서브 화소(SPX1~SPX3) 내 단위 화소들(SSPX1~SSPXk) 사이에는 배치되지 않을 수 있으나, 이에 한정되는 것은 아니다.
제2 절연층(132)은, 발광 소자들(LD), 특히, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)의 사이에 정렬된 발광 소자들(LD)의 상부에 배치되며, 발광 소자들(LD)의 일 단부들 및 타 단부들을 노출할 수 있다. 예를 들어, 제2 절연층(132)은 발광 소자들(LD)의 일 단부들 및 타 단부들은 커버하지 않고, 발광 소자들(LD)의 일 영역 상부에만 부분적으로 배치될 수 있다. 제2 절연층(132)은 각각의 발광 영역 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 또한, 도 14에 도시된 바와 같이, 제2 절연층(132)의 형성 이전에 제1 절연층(131)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 공간은 제2 절연층(132)에 의해 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 보다 안정적으로 지지될 수 있다.
제1 내지 제4 컨택 전극들(CNE1~CNE4)은, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)과, 발광 소자들(LD)의 일 단부들 및 타 단부들 상에 배치될 수 있다. 일 실시예에서, 제1 내지 제4 컨택 전극들(CNE1~CNE4)은, 도 14에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 내지 제4 컨택 전극들(CNE1~CNE4)은 동일 공정에서, 동일한 전극 물질을 이용하여 형성될 수 있으나, 이에 한정되지는 않는다.
제1 내지 제4 컨택 전극들(CNE1~CNE4)은 각각 발광 소자들(LD)의 일 단부들 및 타 단부들을 제1 및 제2 전극들(ETL1, ETL21), 제2 및 제3 전극들(ETL21, ETL31) 또는 제3 및 제4 전극들(ETL31, ETL41)에 각각 전기적으로 연결할 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은, 제1 전극(ETL1)과 접촉되도록 제1 전극(ETL1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제1 절연층(131)에 의해 커버되지 않은 제1 전극(ETL1)의 일 영역 상에서 제1 전극(ETL1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(ETL1)에 인접한 적어도 하나의 발광 소자, 일 예로 복수의 발광 소자들(LD)의 일 단부와 접촉되도록 상기 일 단부 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 상기 일 단부와 이에 대응하는 제1 전극(ETL1)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 일 단부가 제1 전극(ETL1)에 전기적으로 연결될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은, 제2 전극(ETL21)과 접촉되도록 제2 전극(ETL21) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 절연층(131)에 의해 커버되지 않은 제2 전극(ETL21)의 일 영역 상에서 제2 전극(ETL21)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(ETL21)에 인접한 적어도 두개의 발광 소자의 단부들과 접촉되도록 단부들 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 일 단부 또는 타 단부와 이에 대응하는 제2 전극(ETL21)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 일 단부 또는 타 단부가 제2 전극(ETL21)에 전기적으로 연결될 수 있다.
유사하게, 제3 컨택 전극(CNE3)은, 제3 전극(ETL31)과 접촉되도록 제3 전극(ETL31) 상에 배치될 수 있다. 일 예로, 제3 컨택 전극(CNE3)은 제1 절연층(131)에 의해 커버되지 않은 제3 전극(ETL2)의 일 영역 상에서 제3 전극(ETL2)과 접촉되도록 배치될 수 있다. 또한, 제3 컨택 전극(CNE3)은 제3 전극(ETL31)에 인접한 적어도 두개의 발광 소자의 단부들과 접촉되도록 단부들 상에 배치될 수 있다. 즉, 제3 컨택 전극(CNE3)은 발광 소자들(LD)의 일 단부 또는 타 단부와 이에 대응하는 제3 전극(ETL31)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 일 단부 또는 타 단부가 제3 전극(ETL31)에 전기적으로 연결될 수 있다.
유사하게, 제4 컨택 전극(CNE4)은, 제4 전극(ETL41)과 접촉되도록 제4 전극(ETL41) 상에 배치될 수 있다. 일 예로, 제4 컨택 전극(CNE4)은 제1 절연층(131)에 의해 커버되지 않은 제4 전극(ETL41)의 일 영역 상에서 제4 전극(ETL41)과 접촉되도록 배치될 수 있다. 또한, 제4 컨택 전극(CNE4)은 제4 전극(ETL41)에 인접한 적어도 하나의 발광 소자들의 타 단부와 접촉되도록 상기 타 단부 상에 배치될 수 있다. 즉, 제4 컨택 전극(CNE4)은 발광 소자들(LD)의 타 단부와 이에 대응하는 제4 전극(ETL41)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 타 단부가 제4 전극(ETL41)에 전기적으로 연결될 수 있다.
즉, 일 발광 소자는 일 단부가 제1 컨택 전극(CNE1)과 접촉하고, 타 단부가 제2 컨택 전극(CNE2)과 접촉할 수 있다. 다른 발광 소자는 일 단부가 제2 컨택 전극(CNE2)과 접촉하고, 타 단부가 제3 컨택 전극(CNE3)과 접촉할 수 있다. 또 다른 발광 소자는 일 단부가 제3 컨택 전극(CNE3)과 접촉하고, 타 단부가 제4 컨택 전극(CNE4)과 접촉할 수 있다.
다른 실시예에서, 제1 내지 제4 컨택 전극들(CNE1~CNE4)은 다른 층들에 배치된 것을 포함할 수 있다.
제3 절연층(141)은, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41), 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41), 발광 소자들(LD), 제1 내지 제4 컨택 전극들(CNE1~CNE4), 및 뱅크(BNK)를 커버하도록, 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41), 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41), 발광 소자들(LD), 제1 내지 제4 컨택 전극들(CNE1~CNE4), 및 뱅크(BNK) 상에 형성 및/또는 배치될 수 있다.
실시예에 따라, 제1 내지 제3 절연층들(131, 132, 141) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 내지 제3 절연층들(131, 132, 141) 각각은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 내지 제3 절연층들(131, 132, 141) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 내지 제3 절연층들(131, 132, 141)은 서로 다른 절연 물질을 포함하거나, 또는 제1 내지 제3 절연층들(131, 132, 141) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
제3 절연층(141) 상에 적어도 한 층의 무기막 및/또는 유기막을 포함하는 박막 봉지층(151)을 포함할 수 있다. 실시예에 따라 박막 봉지층(151)은 생략될 수도 있다.
한편, 표시장치(1)는 제2 보호층(122)에 의해 제4 도전층 내 일부 도전 패턴(예, 제2 도전 패턴(CE2), 제3 도전 패턴(CE3), 제4 도전 패턴(CE4))의 상부를 노출하는 개구홀들(VIA21, VIA22, VIA31, VIA32, VIA41, VIA42)을 덮는 제4 절연층(160)을 포함할 수 있다. 일 실시예로, 제4 절연층(160)은 상기 개구홀들(VIA21, VIA22, VIA31, VIA32, VIA41, VIA42), 제4 도전층 및 제1 절연층(131)의 일부를 덮도록 형성될 수 있다. 실시예에 따라, 제4 절연층(160)은 앞서 설명한 제2 절연층(132)과 동일한 공정에 의해 동일한 재료를 갖도록 형성될 수 있다.
다음으로, 도 13의 Ⅰ2-Ⅰ2'선에 대응하는 표시장치(1)의 단면을 기준으로 표시장치(1)의 제조 단계의 일부를 설명한다. 인접 배치된 제1 단위 화소(SSPX1)와 제2 단위 화소(SSPX2) 내 각 제2 전극들(ETL21, ETL22)의 사이를 기준으로 설명하나, 제3 전극들(ETL31, ETL32), 제4 전극들(ETL41, ETL42) 및 다른 인접한 단위 화소들(SSPX2, SSPX3) 사이에서도 유사한 내용이 적용될 수 있는바, 상기 유사한 내용은 생략하기로 한다.
도 16과 같이, 상면이 대체로 평평한 제2 보호층(122) 상에 제1 단위 화소(SSPX1)의 제2 격벽(PW21)과 제2 단위 화소(SSPX2)의 제2 격벽(PW22)이 이격되어 형성될 수 있다. 즉, 화소 회로층 상에 격벽들이 형성될 수 있다. 이때, 제1 단위 화소(SSPX1)의 제2 격벽(PW21)과 제2 단위 화소(SSPX2)의 제2 격벽(PW22) 사이에 제2 보호층(122)의 상면이 노출될 수 있다. 제1 단위 화소(SSPX1)의 제2 격벽(PW21)과 제2 단위 화소(SSPX2)의 제2 격벽(PW22) 사이에서 노출된 제2 보호층(122)의 상면은 제2 도전 패턴(CE2)의 적어도 일부 영역과 중첩될 수 있다.
이후, 도 17과 같이, 제2 보호층(122)은 제1 단위 화소(SSPX1)의 제2 격벽(PW21)과 제2 단위 화소(SSPX2)의 제2 격벽(PW22) 사이에서 제2 도전 패턴(CE2)의 적어도 일부를 노출하도록 개구홀(VIA21)을 형성할 수 있다.
이후, 도 18과 같이, 제4 도전층, 제2 보호층(122), 제2 격벽(PW21) 상에 제2 전극 물질(ETL2a), 제1 절연 물질(131a)이 차례로 형성될 수 있다. 여기서, 제2 전극 물질(ETL2a)은 제2 전극(ETL21, ETL22)과 동일한 물질로 형성되고, 제1 절연 물질(131a)은 제1 절연층(131)과 동일한 물질로 형성될 수 있다. 제2 전극 물질(ETL2a)은 추후 공정에 의해 전술한 제2 전극들(ETL21, ETL22, ETL23)이 되고, 제1 절연 물질(131a)은 추후 공정에 의해 전술한 제1 절연층(131)이 될 수 있다.
이때, 제2 전극 물질(ETL2a)은 개구홀(VIA21)에도 형성될 수 있다. 이에 따라, 제2 전극 물질(ETL2a)은 제2 도전 패턴(CE2)과 접촉될 수 있다.
도시하진 않았지만, 이와 마찬가지로, 추후 공정에 의해 제1 전극(ETL1)이 되는 제1 전극 물질, 제3 전극들(ETL31, ETL32, ETL33)이 되는 제3 전극 물질, 제4 전극들(ETL41, ETL42, ETL43)이 되는 제4 전극 물질은 각각 적어도 일부 영역이 중첩하도록 위치한 전극 패턴들과 개구홀들 또는 컨택홀을 통해 접하도록 형성될 수 있다. 즉, 제1 전극 물질은 제1 컨택홀(CNT1)을 통해 제1 도전 패턴(CE1)과 접촉하고, 제3 전극 물질은 일 개구홀(예, 도 13의 VIA31)을 통해 제3 도전 패턴(CE3)과 접촉하고, 제4 전극 물질은 일 개구홀(예, 도 13의 VIA41)을 통해 제4 도전 패턴(CE4)과 접촉할 수 있다. 또한, 제4 전극 물질은 제2 컨택홀들(CNT41, CNT42, CNT43)을 통해 제5 도전 패턴(CE5)과 접촉할 수 있다.
이후, 도 19와 같이, 상술한 제1 전극 물질, 제2 전극 물질(ETL2a), 제3 전극 물질 및 제4 전극 물질에 전압을 인가하고, 제1 절연 물질(131a) 상에 발광 소자들(LD)을 정렬시킬 수 있다.
일 실시예로, 발광 소자들(LD)을 정렬시키기 위해 인가되는 전압은 위치별로 교류 전압과 그라운드 전압이 교번하도록 인가할 수 있다. 예를 들어, 제1 전극 물질과 제3 전극 물질에는 교류 전압을, 제2 전극 물질(ETL2a)과 제4 전극 물질에는 그라운드 전압이 인가될 수 있다. 즉, 제1 전극 물질에 전기적으로 연결된 제1 도전 패턴(CE1)과 제3 전극 물질에 전기적으로 연결된 제3 도전 패턴(CE3)과 교류 전압이 인가되고, 제2 전극 물질(ETL2a)에 전기적으로 연결된 제2 도전 패턴(CE2)과 제4 전극 물질에 전기적으로 연결된 제4 도전 패턴(CE4)에 교류 전압이 인가될 수 있다. 일 실시예로, 그라운드 전압은 제2 전원(VSS)과 유사한 전압 레벨을 가질 수 있다.
제1 전극 물질, 제2 전극 물질(ETL2a), 제3 전극 물질 및 제4 전극 물질에 해당 전압을 각각 인가하면, 제1 전극 물질과 제2 전극 물질(ETL2a) 사이의 커패시턴스, 제2 전극 물질(ETL2a)과 제3 전극 물질 사이의 커패시턴스, 제3 전극 물질과 제4 전극 물질 사이의 커패시턴스가 실질적으로 동일한 수준으로 형성될 수 있다. 여기서 실질적으로 동일한 수준이라 함은 제1 수치와 제2 수치가 5% 미만의 차이가 나는 수준을 의미한다. 예를 들어, 상술한 백분율은 제1 수치가 더 큰 값일 경우, ((제1 수치-제2 수치)/제1 수치)*100(%)로 결정될 수 있다.
제1 전극 물질을 제1 도전 패턴(CE1)과 접촉시키고, 제2 전극 물질(ETL2a)을 제2 전극 패턴과 접촉시키고, 제3 전극 물질을 제3 전극 패턴과 접촉시키고, 제4 전극 물질을 제4 전극 패턴과 접촉시킴으로써, 각 전극 물질의 면적을 확보할 수 있다. 제1 전극 물질과 제2 전극 물질(ETL2a) 사이의 커패시턴스, 제2 전극 물질(ETL2a)과 제3 전극 물질 사이의 커패시턴스, 제3 전극 물질과 제4 전극 물질 사이의 커패시턴스가 실질적으로 동일한 수준으로 형성시킬 수 있다.
이에 따라, 제1 전극 물질과 제2 전극 물질(ETL2a) 사이, 제2 전극 물질(ETL2a)과 제3 전극 물질 사이, 제3 전극 물질과 제4 전극 물질 사이에 각각 정렬되는 발광 소자들의 개수는 동일한 수준일 수 있다.
이후, 도 20과 같이, 제2 전극 물질(ETL2a)은 각각 제1 단위 화소(SSPX1)의 제2 전극(ETL21), 제2 단위 화소(SSPX2)의 제2 전극(ETL22), 제3 단위 화소(SSPX)의 제2 전극(ETL23)이 되도록 분리될 수 있다. 제2 전극들(ETL21, ETL22, ETL23)은 분리되어 전기적으로 독립될 수 있다. 제1 단위 화소(SSPX1)의 제2 전극(ETL21)과 제2 단위 화소(SSPX2)의 제2 전극(ETL22)은 분리되어 제1 분리 영역(SPA1)을 형성하고, 제2 단위 화소(SSPX2)의 제2 전극(ETL22)과 제3 단위 화소(SSPX3)의 제2 전극(ETL23)은 분리되어 제2 분리 영역(SPA2)을 형성할 수 있다. 마찬가지로, 제3 전극들(ETL31, ETL32, ETL33) 및 제4 전극들(ETL41, ETL42, ETL43)도 분리될 수 있다.
또한, 제1 분리 영역(SPA1)이 생성되는 위치 및 제2 분리 영역(SPA2)이 생성되는 위치는 기존 개구홀들(VIA21, VIA22, VIA31, VIA32, VIA41, VIA42)이 생성된 위치와 중첩할 수 있다. 이에 따라, 접촉되었던 제2 전극 물질(ETL2a)과 제2 도전 패턴(CE2), 제3 전극 물질과 제3 도전 패턴(CE3) 및 제4 전극 물질과 제4 도전 패턴(CE4)이 전기적으로 분리될 수 있다.
한편, 제1 분리 영역(SPA1) 및 제2 분리 영역(SPA2)이 형성되더라도, 제1 전극 물질의 경우 분리되지 않고 제1 전극(ETL1)이 될 수 있다.
이후, 도 21과 같이, 제4 절연층(160)(및/또는 제2 절연층(132))을 형성시킬 수 있다. 제4 절연층(160)은 제1 분리 영역(SPA1)과 제2 분리 영역(SPA2)을 덮도록 형성될 수 있다.
이후, 명확히 도시되진 않았지만, 제1 내지 제4 컨택 전극들(CNE1~CNE4), 제3 절연층(141) 및 박막 봉지층(151)을 차례로 형성시킬 수 있다.
다음으로, 다른 실시예에 따른 표시장치에 대해 설명하기로 한다. 이하, 도 1 내지 도 21과 도면상의 동일한 구성 요소에 대해서는 설명을 생략하고, 동일하거나 유사한 참조 부호를 사용하였다.
도 22는 본 발명의 다른 실시예에 따른 표시장치의 단면도이다. 도 23 및 도 24는 도 22의 표시장치의 제조 단계의 일부를 나타낸 단면도이다. 도 22 내지 도 24는 도 13의 변형 예로서, Ⅰ2-Ⅰ2'선을 기준으로 자른 단면에 대응되는 도면이다.
도 22 내지 도 24를 참조하면, 본 실시예에 따른 표시장치(2)는 도 15, 도 17 및 도 18의 실시예에 따른 표시장치(1) 대비, 개구홀(VIA21)이 격벽(예, PW22)을 관통하는 점에서 그 차이가 있다.
개구홀은(VIA21)이 격벽(PW22)을 관통하여 형성될 수 있다. 실시예에 따라, 개구홀은(VIA21)과 중첩하는 분리 영역(SPA1)은 격벽(PW22)을 분리할 수 있다.
도 25는 본 발명의 또 다른 실시예에 따른 표시장치에 포함된 일 서브 화소 내 일부 구성의 배치를 나타내는 평면 배치도이다. 도 26은 도 25의 Ⅱ1-Ⅱ1'선을 따라 자른 표시장치의 단면도이다. 도 27은 도 25의 Ⅱ2-Ⅱ2'선을 따라 자른 표시장치의 단면도이다.
도 25 내지 도 27을 참조하면, 본 실시예에 따른 표시장치(3)는 도 13 내지 도 15의 실시예에 따른 표시장치(1) 대비, 격벽들이 생략된 점에서 그 차이가 있다.
일 실시예로 표시장치(3)는 격벽이 생략될 수도 있다.
도 28은 본 발명의 또 다른 실시예에 따른 표시장치에 포함된 일 서브 화소 내 일부 구성의 배치를 나타내는 평면 배치도이다.
도 28을 참조하면, 본 실시예에 따른 표시장치(4)는 도 13의 실시예에 따른 표시장치(1) 대비, 개구홀의 일부가 생략된 점에서 그 차이가 있다.
인접한 각 제2 전극들(ETL21, ETL22, ETL23), 각 제3 전극들(ETL31, ETL32, ETL33), 각 제4 전극들(ETL41, ETL42, ETL43) 사이에 배치된 개구홀들(도 13의 VIA21, VIA22, VIA31, VIA32, VIA41, VIA42) 중 일부는 생략될 수도 있다. 본 실시예에서, 인접한 각 제2 전극들(ETL21, ETL22, ETL23)사이에 배치된 개구홀들(도 13의 VIA21, VIA22)이 생략된 것을 예로서 도시했다.
일 실시예로, 인접한 각 제3 전극들(ETL31, ETL32, ETL33), 각 제4 전극들(ETL41, ETL42, ETL43) 사이에 개구홀들(VIA31, VIA32, VIA41, VIA42)이 배치될 수 있다.
표시장치(4)의 제조 과정에서, 필요에 따라 개구홀들(VIA31, VIA32, VIA41, VIA42)을 형성하고, 제3 전극 물질과 제3 전극 패턴과 접촉시키고, 제4 전극 물질과 제4 전극 패턴을 접촉시킨 후 발광 소자들(LD)을 정렬시킬 수 있다. 제1 전극 물질과 제2 전극 물질 사이의 커패시턴스, 제2 전극 물질과 제3 전극 물질 사이의 커패시턴스, 제3 전극 물질과 제4 전극 물질 사이의 커패시턴스가 실질적으로 동일한 수준으로 형성될 수 있고, 이에 따라, 제1 전극 물질과 제2 전극 물질 사이, 제2 전극 물질과 제3 전극 물질 사이, 제3 전극 물질과 제4 전극 물질 사이에 각각 정렬되는 발광 소자들의 개수는 동일한 수준일 수 있다.
다만 실시예가 이에 제한되는 것은 아니다. 인접한 각 제2 전극들(ETL21, ETL22, ETL23)사이에 개구홀들(도 13의 VIA21, VIA22)이 배치되고, 인접한 각 제3 전극들(ETL31, ETL32, ETL33), 각 제4 전극들(ETL41, ETL42, ETL43) 사이에 개구홀들(VIA31, VIA32, VIA41, VIA42)은 생략될 수도 있다.
도 29는 본 발명의 또 다른 실시예에 따른 표시장치에 포함된 일 서브 화소 내 일부 구성의 배치를 나타내는 평면 배치도이다.
도 29를 참조하면, 본 실시예에 따른 표시장치(5)는 도 13의 실시예에 따른 표시장치(1) 대비, 발광 소자들(LD)이 병렬 구조로 연결된 점에서 그 차이가 있다.
일 실시예로, 발광 소자들(LD)이 병렬 구조로 연결될 수 있다. 이에 따라, 앞서 설명한 아일랜드 전극은 생략될 수도 있다. 즉, 도 13의 실시예에서, 제2 전극들(도 13의 ETL21, ETL22, ETL23) 및 제3 전극들(도 13의ETL31, ETL32, ETL33)은 생략될 수 있다.
제1 전극(ETL1)과 제4 전극들(ETL41, ETL42, ETL43)은 각각 발광 소자들(LD)의 정렬할 수 있는 공간을 확보하기 위해 제1 방향(DR1)으로 연장하는 줄기 전극과 서로 마주하는 방향으로 연장되는 가지 전극들을 포함할 수 있다. 제1 전극(ETL1)과 제4 전극들(ETL41, ETL42, ETL43)의 상기 각 가지 전극은 제2 방향(DR2)으로 대향하도록 연장할 수 있다. 제1 전극(ETL1)과 제4 전극들(ETL41, ETL42, ETL43)의 상기 각 가지 전극은 제1 방향(DR1)으로 이격되며, 일 단위 화소(SSPX1, SSPX2, SSPX3) 내에서 제1 전극(ETL1)로부터 연장된 것과 제4 전극들(ETL41, ETL42, ETL43)로부터 연장된 것이 교번할 수 있다.
표시장치(5)의 제조 과정에서, 필요에 따라 개구홀들(VIA41, VIA42)을 형성하고, 제4 전극 물질과 제4 전극 패턴을 접촉시킨 후 발광 소자들(LD)을 정렬시킬 수 있다.
도 30은 본 발명의 또 다른 실시예에 따른 표시장치에 포함된 일 서브 화소 내 일부 구성의 배치를 나타내는 평면 배치도이다.
도 30을 참조하면, 본 실시예에 따른 표시장치(5)는 도 13의 실시예에 따른 표시장치(1) 대비, 아일랜드 전극이 적어도 3개 이상의 복수개를 포함하는 점에서 그 차이가 있다.
일 실시예로, 각 단위 화소(SSPX1, SSPX2, SSPX3)에서 제2 전극(ETL21, ETL22, ETL23) 내지 제n 전극(ETLn1, ETLn2, ETLn3)은 제2 방향(DR2)으로 이격 배치될 수 있다.
본 실시예에서 제n 전극들(ETLn1, ETLn2, ETLn3)은 도 13의 제4 전극들(도 13의 ETL41, ETL42, ETL43)과 기능이 대응될 수 있다. 제n-1 전극들(ETL(n-1)1, ETL(n-1)2, ETL(n-1)3)은 도 13의 제3 전극들(도 13의 ETL31, ETL32, ETL33)과 기능이 대응될 수 있다.
인접한 각 제n 전극들(ETLn1, ETLn2, ETLn3) 사이, 각 제n-1 전극들(ETL(n-1)1, ETL(n-1)2, ETL(n-1)3) 사이에 개구홀들(VIA(n-1)1, VIA(n-1)2, VIAn1, VIAn2)이 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (27)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되는 복수의 트랜지스터;
    상기 복수의 트랜지스터 상에서 상기 복수의 트랜지스터를 덮는 제1 보호층;
    상기 제1 보호층 상에 배치된 복수의 도전 패턴들;
    상기 복수의 도전 패턴들 상에 배치된 제2 보호층;
    상기 제2 보호층 상의 동일 층에 배치되며, 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치된 적어도 하나의 발광 소자들; 및
    상기 제1 전극 상에 배치되고 상기 복수의 발광 소자 중 적어도 하나의 발광 소자의 일 단부와 접촉하는 제1 컨택 전극, 및 상기 제2 전극 상에 배치되고 상기 적어도 하나의 발광 소자의 타 단부와 접촉하는 제2 컨택 전극을 포함하되,
    상기 복수의 도전 패턴들은 상기 제1 전극과 중첩되는 제1 도전 패턴, 및 상기 제2 전극과 중첩되는 제2 도전 패턴을 포함하고,
    상기 제1 전극은 상기 제2 보호층을 관통하는 컨택홀을 통해 상기 제1 도전 패턴과 전기적으로 연결되고,
    상기 제2 보호층은 제2 도전 패턴의 적어도 일부를 노출하는 개구홀을 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 제1 전극은 상기 컨택홀을 통해 상기 제1 도전 패턴에 직접 접촉되되,
    상기 제2 전극은 상기 제2 도전 패턴과 절연되는 표시장치.
  3. 제2 항에 있어서,
    상기 제2 도전 패턴은 상기 제1 보호층을 관통하는 다른 컨택홀을 통해 상기 트랜지스터의 소스 전극 또는 드레인 전극에 직접 연결되는 표시장치.
  4. 제1 항에 있어서,
    상기 제1 전극에는 제1 전원이 인가되고, 상기 제2 전극에는 상기 제1 전원보다 고전위 전원인 제2 전원이 인가되는 표시장치.
  5. 제4 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 각각 제1 방향으로 연장하되,
    상기 제1 전극의 연장 길이가 상기 제2 전극의 연장 길이보다 긴 표시장치.
  6. 제5 항에 있어서,
    상기 제1 전극과 상기 적어도 하나의 발광 소자를 통해 전기적으로 연결되는 상기 제2 전극은 복수개고,
    상기 개구홀은 상기 복수개의 제2 전극 사이에 배치되는 표시장치.
  7. 제1 항에 있어서,
    상기 제2 보호층과 상기 제1 전극 사이에 배치된 제1 격벽; 및
    상기 제2 보호층과 싱게 제2 전극 사이에 배치된 제2 격벽을 더 포함하되,
    상기 제1 격벽과 상기 제2 격벽은 상기 제2 보호층의 상면으로부터 두께 방향으로 돌출된 형상인 표시장치.
  8. 제7 항에 있어서,
    상기 제1 전극은 상기 제1 격벽을 덮고,
    상기 제2 전극은 상기 제2 격벽을 덮는 표시장치.
  9. 제8 항에 있어서,
    상기 개구홀은 상기 제2 격벽과 인접하여 형성된 표시장치.
  10. 제8 항에 있어서,
    상기 개구홀은 상기 제2 격벽을 관통하는 표시장치.
  11. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극과 동일층에 배치되며, 상기 제1 전극과 상기 제2 전극 사이에 배치되는 제1 아일랜드 전극을 더 포함하는 표시장치.
  12. 제11 항에 있어서,
    상기 복수의 발광 소자들은 상기 제1 전극과 상기 제1 아일랜드 전극 사이, 및 상기 제1 아일랜드 전극과 상기 제2 전극 사이에 배치되는 표시장치.
  13. 제12 항에 있어서,
    상기 제1 전극과 상기 제1 아일랜드 전극 사이에 배치되는 발광 소자의 개수와 상기 제1 아일랜드 전극과 상기 제2 전극 사이에 배치되는 개수의 차이는 5% 미만인 표시장치.
  14. 제11 항에 있어서,
    상기 복수의 도전 패턴들은 상기 제1 아일랜드 전극과 중첩되는 제3 도전 패턴을 더 포함하는 표시장치.
  15. 제14 항에 있어서,
    상기 제2 보호층은 상기 제3 도전 패턴의 적어도 일부를 노출하는 다른 개구홀을 더 포함하되,
    상기 제1 아일랜드 전극은 상기 제3 도전 패턴과 절연되는 표시장치.
  16. 제11 항에 있어서,
    상기 제1 전극, 상기 제2 전극, 및 상기 제1 아일랜드 전극과 동일층에 배치되며, 상기 제1 아일랜드 전극과 상기 제2 전극 사이에 배치되는 제2 아일랜드 전극을 더 포함하는 표시장치.
  17. 제16 항에 있어서,
    상기 제1 전극 및 상기 제2 전극의 폭은 상기 제1 아일랜드 전극 및 상기 제2 아일랜드 전극의 폭 보다 작은 표시장치.
  18. 제11 항에 있어서,
    상기 복수의 발광 소자들은 직렬 및 병렬 연결되는 표시장치.
  19. 복수의 트랜지스터 상에 배치되는 제1 보호층, 상기 제1 보호층 상에 배치되는 복수의 도전 패턴들, 및 상기 복수의 도전 패턴들 상에 배치되는 제2 보호층을 포함하는 표시장치에 있어서,
    상기 제2 보호층 상에 이격되도록 복수의 격벽들을 형성하는 단계;
    상기 복수의 도전 패턴들의 적어도 일부를 노출하는 개구홀을 형성하는 단계;
    상기 각 격벽들 상에 상기 개구홀을 통해 상기 각 도전 패턴들과 접촉하도록 복수의 전극 물질들을 형성하고, 상기 복수의 전극 물질들 상에 제1 절연 물질을 형성하는 단계; 및
    상기 제1 절연 물질 상에, 상기 각 도전 패턴들 사이에 배치되도록 발광 소자들을 정렬하는 단계를 포함하는 표시장치 제조방법.
  20. 제19 항에 있어서,
    상기 복수의 전극 물질들 중 일부를 분리하도록 분리 영역을 형성하는 단계를 더 포함하는 표시장치 제조방법.
  21. 제20 항에 있어서,
    상기 분리 영역은 상기 개구홀과 중첩되는 표시장치 제조방법.
  22. 제21 항에 있어서,
    상기 개구홀을 덮는 절연층을 형성하는 단계를 더 포함하는 표시장치 제조방법.
  23. 제20 항에 있어서,
    상기 분리 영역을 형성하는 단계에서, 상기 분리된 전극 물질은 상기 각 도전 패턴과 비접촉하고, 상기 분리되지 않은 전극 물질은 상기 각 도전 패턴과 접촉하는 표시장치 제조방법.
  24. 제19 항에 있어서,
    상기 복수의 전극 물질들은 제1 방향으로 연장하는 제1 전극 물질, 제2 전극 물질, 제3 전극 물질, 및 제4 전극 물질을 포함하고,
    상기 복수의 도전 패턴들은 상기 제1 전극 물질과 중첩하는 제1 도전 패턴, 상기 제2 전극 물질과 중첩하는 제2 도전 패턴, 상기 제3 전극 물질과 중첩하는 제3 도전 패턴, 및 상기 제4 전극 물질과 중첩하는 제4 도전 패턴을 포함하는 표시장치 제조방법.
  25. 제24 항에 있어서,
    상기 발광 소자들을 정렬하는 단계에서, 상기 발광 소자들은 상기 제1 도전 패턴과 상기 제2 도전 패턴 사이, 상기 제2 도전 패턴과 상기 제3 도전 패턴 사이, 및 상기 제3 도전 패턴과 상기 제4 도전 패턴 사이에 정렬되고,
    상기 제1 도전 패턴과 상기 제2 도전 패턴 사이에 정렬된 발광 소자들의 개수, 상기 제2 도전 패턴과 상기 제3 도전 패턴 사이에 정렬된 발광 소자들의 개수, 및 상기 제2 도전 패턴과 상기 제3 도전 패턴 사이에 정렬된 발광 소자들의 개수는 5% 미만으로 차이나는 표시장치 제조방법.
  26. 제24 항에 있어서,
    상기 발광 소자들을 정렬하는 단계에서, 상기 제1 도전 패턴과 상기 제2 도전 패턴 사이, 상기 제2 도전 패턴과 상기 제3 도전 패턴 사이, 및 상기 제3 도전 패턴과 상기 제4 도전 패턴 사이의 각 커패시턴스의 차이는 5% 미만인 표시장치 제조방법.
  27. 제24 항에 있어서,
    상기 발광 소자들을 정렬하는 단계에서, 상기 제1 도전 패턴과 상기 제3 도전 패턴에는 교류 전압이 인가되고, 상기 제2 도전 패턴과 상기 제4 도전 패턴에는 그라운드 전압이 인가되는 표시장치 제조방법.
PCT/KR2020/016161 2019-12-18 2020-11-17 표시장치 및 이의 제조방법 WO2021125574A1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202080088944.2A CN114846614A (zh) 2019-12-18 2020-11-17 显示装置和用于制造该显示装置的方法
US17/786,952 US20230045654A1 (en) 2019-12-18 2020-11-17 Display device and method for manufacturing the same
EP20902608.7A EP4080572A4 (en) 2019-12-18 2020-11-17 DISPLAY DEVICE AND METHOD FOR MANUFACTURING SAME

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0169912 2019-12-18
KR1020190169912A KR20210078627A (ko) 2019-12-18 2019-12-18 표시장치 및 이의 제조방법

Publications (1)

Publication Number Publication Date
WO2021125574A1 true WO2021125574A1 (ko) 2021-06-24

Family

ID=76477686

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2020/016161 WO2021125574A1 (ko) 2019-12-18 2020-11-17 표시장치 및 이의 제조방법

Country Status (5)

Country Link
US (1) US20230045654A1 (ko)
EP (1) EP4080572A4 (ko)
KR (1) KR20210078627A (ko)
CN (1) CN114846614A (ko)
WO (1) WO2021125574A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220123043A1 (en) * 2020-01-21 2022-04-21 Beijing Boe Optoelectronics Technics Technology Co., Ltd. Light emitting substrate, wiring substrate and display device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024128440A1 (ko) * 2022-12-15 2024-06-20 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190024197A (ko) * 2017-08-31 2019-03-08 엘지디스플레이 주식회사 전계발광 표시장치
US10269779B2 (en) * 2017-05-23 2019-04-23 Shenzhen China Star Optoelectronics Technology Co., Ltd. Micro light-emitting-diode display panel and manufacturing method thereof
KR20190095638A (ko) * 2018-02-06 2019-08-16 삼성디스플레이 주식회사 표시 장치의 제조 방법
KR20190121894A (ko) * 2018-04-18 2019-10-29 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20190124359A (ko) * 2018-04-25 2019-11-05 삼성디스플레이 주식회사 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102513267B1 (ko) * 2017-10-13 2023-03-23 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269779B2 (en) * 2017-05-23 2019-04-23 Shenzhen China Star Optoelectronics Technology Co., Ltd. Micro light-emitting-diode display panel and manufacturing method thereof
KR20190024197A (ko) * 2017-08-31 2019-03-08 엘지디스플레이 주식회사 전계발광 표시장치
KR20190095638A (ko) * 2018-02-06 2019-08-16 삼성디스플레이 주식회사 표시 장치의 제조 방법
KR20190121894A (ko) * 2018-04-18 2019-10-29 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20190124359A (ko) * 2018-04-25 2019-11-05 삼성디스플레이 주식회사 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP4080572A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220123043A1 (en) * 2020-01-21 2022-04-21 Beijing Boe Optoelectronics Technics Technology Co., Ltd. Light emitting substrate, wiring substrate and display device

Also Published As

Publication number Publication date
CN114846614A (zh) 2022-08-02
KR20210078627A (ko) 2021-06-29
EP4080572A1 (en) 2022-10-26
EP4080572A4 (en) 2024-01-17
US20230045654A1 (en) 2023-02-09

Similar Documents

Publication Publication Date Title
WO2020175783A1 (ko) 표시 장치
WO2020122337A1 (ko) 표시 장치 및 그의 제조 방법
WO2020149471A1 (ko) 표시 장치
WO2020059990A1 (ko) 표시 장치 및 그의 제조 방법
WO2020022596A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020111413A1 (ko) 표시 장치
WO2020075935A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020059989A1 (ko) 표시 장치 및 그의 제조 방법
WO2020075936A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020149474A1 (ko) 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
WO2020071600A1 (ko) 표시 장치
WO2020040384A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020149476A1 (ko) 발광 장치, 이를 포함하는 표시 장치
WO2020059987A1 (ko) 발광 장치 및 이를 구비하는 표시 장치
WO2020226276A1 (ko) 화소 및 이를 구비한 표시 장치
WO2020111391A1 (ko) 표시 장치 및 그의 제조 방법
WO2021125574A1 (ko) 표시장치 및 이의 제조방법
WO2021066287A1 (ko) 표시 장치 및 이의 제조 방법
WO2022035163A1 (ko) 화소 및 이를 구비한 표시 장치
WO2021045413A1 (ko) 표시 장치
WO2021118131A1 (ko) 표시 장치
WO2021091065A1 (ko) 표시 장치
WO2021006509A1 (ko) 표시 장치
WO2020218713A1 (ko) 표시 장치 및 그의 제조 방법
WO2021025236A1 (ko) 표시 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20902608

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2020902608

Country of ref document: EP

Effective date: 20220718