JP7170940B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関し、特に、マイクロ波帯において動作可能な半導体装置に関するものである。
従来の窒化物系半導体を用いたトランジスタでは、例えば、高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)構造などを利用することにより、マイクロ波帯などの高周波において高出力で動作可能な半導体装置を実現できることが知られている(例えば、下記の非特許文献1を参照)。
G.H.Jessen et al, "Short-Channel Effect Limitations on High-Frequency Operation of AlGaN/GaN HEMTs for T-Gate Devices," IEEE Trans. Electron Devices, vol.54, pp.2589-2597, Sep. 2007
上記のような半導体装置を、より高周波かつより高出力で動作させるためには、ゲート長を短くすることが重要である。しかしながら、上記文献に記載されているように、ゲート長を短くすると、短チャンネル効果と呼ばれる現象が発生して、ドレインとソースとの間でリーク電流が流れてしまう課題がある。
本開示は以上のような課題を解決するためになされたものであり、その目的は、ゲート長を短くした場合であっても短チャネル効果を抑制することができる半導体装置を提供することである。
本開示に係る半導体装置は、マイクロ波帯において動作可能であり、厚み方向に垂直な面内方向において互いに直交する第1の方向および第2の方向を有している。半導体装置は、第1のp型層と、ソース層と、ソース電極と、ドレイン層と、ドレイン電極と、ゲート電極と、チャネル構造とを含む。第1のp型層は窒化物系半導体からなる。ソース層は、第1のp型層上に設けられており、キャリアとして電子を有する半導体領域を含む。ソース電極はソース層上に設けられている。ドレイン層は、第1のp型層上においてソース層から間隔を空けて第1の方向において対向して設けられており、キャリアとして電子を有する半導体領域を含む。ドレイン電極はドレイン層上に設けられている。ゲート電極は、ソース電極およびドレイン電極から離されており、第1の方向においてソース電極とドレイン電極との間に設けられている。チャネル構造は、第1のp型層上においてソース層とドレイン層との間に設けられており、第2の方向において交互にチャネル領域およびゲート領域が配置されている。チャネル構造は、チャネル層と、ゲート層とを含む。チャネル層は、チャネル領域の少なくとも一部を構成しており、窒化物系半導体からなる。ゲート層は、ゲート領域の少なくとも一部を構成しており、ゲート電極と第1のp型層とを電気的に接続している。
本開示によれば、第2の方向においてチャネル領域およびゲート領域が交互に配置されているので、チャネル領域におけるチャネル層へ、第2の方向における一方側および他方側の両方から、ゲート電位に応じた電界を印加することができる。さらに、チャネル層が、ゲート電極に電気的に接続された第1のp型層上に配置されているので、ゲート電位に応じた電界をチャネル領域におけるチャネル層へ厚み方向からも印加することができる。以上から、チャネル領域におけるチャネル層へ、ゲート電位に応じた電界が三方から印加される。これによりゲート制御性が高められるので、ドレインからの電気力線の侵入が抑制される。よって短チャンネル効果を抑制することができる。
本開示の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態1における半導体装置の構成を概略的に示す断面斜視図である。 図1の上面図である。 図2の線III-IIIに沿う断面図である。 図2の線IV-IVに沿う断面図である。 実施の形態1における半導体装置の製造方法の第1工程を概略的に示す断面斜視図である。 実施の形態1における半導体装置の製造方法の第2工程を概略的に示す断面斜視図である。 実施の形態1における半導体装置の製造方法の第3工程を概略的に示す断面斜視図である。 実施の形態1における半導体装置の製造方法の第4工程を概略的に示す断面斜視図である。 図8の上面図である。 実施の形態1における半導体装置の製造方法の第5工程を概略的に示す上面図である。 図10の断面斜視図である。 実施の形態1の変形例における半導体装置の構成を概略的に示す断面斜視図である。 図12の上面図である。 図13の線XIV-XIVに沿う断面図である。 図13の線XV-XVに沿う断面図である。 実施の形態2における半導体装置の構成を概略的に示す断面斜視図である。 図16の上面図である。 図17の線XVIII-XVIIIに沿う断面図である。 実施の形態3における半導体装置の構成を概略的に示す断面斜視図である。 図19の上面図である。 図20の線XXI-XXIに沿う断面図である。 実施の形態4における半導体装置の構成を概略的に示す断面斜視図である。 図22の上面図である。 図23の線XXIV-XXIVに沿う断面図である。 実施の形態5における半導体装置の構成を概略的に示す断面斜視図である。 図25の上面図である。 図26の線XXVII-XXVIIに沿う断面図である。 図26の線XXVIII-XXVIIIに沿う断面図である。 実施の形態6における半導体装置の構成を概略的に示す断面斜視図である。 図29の上面図である。 図30の線XXXI-XXXIに沿う断面図である。 図30の線XXXII-XXXIIに沿う断面図である。
以下、実施の形態について図面に基づいて説明する。これら図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また本開示の半導体装置は重方向に対して任意の姿勢に配置されてよく、よって本明細書における、「上部」、「下部」、「上方」、「下方」、「上面」および「下面」等の、構成要素間での相対的位置関係を含意する用語は、必ずしも重力方向を基準とするものではなく、重量方向に代わって任意の方向が基準とされてよい。また明細書において「窒化物系半導体」は、GaN(窒化ガリウム)、AlN(窒化アルミニウム)、InN(窒化インジウム)およびそれらの中間組成を有する半導体の総称である。
<実施の形態1>
図1および図2のそれぞれは、本実施の形態1におけるトランジスタ100(半導体装置)の構成を概略的に示す断面斜視図および上面図である。図3および図4のそれぞれは、図2の線III-IIIおよび線IV-IVに沿う断面図である。
トランジスタ100はマイクロ波帯において動作可能な半導体装置である。トランジスタ100は、厚み方向(図1、図3および図4の各々における縦方向)に垂直な面内方向において互いに直交する第1の方向(図2における横方向)および第2の方向(図2における縦方向)を有している。図1の斜視図においては、第1の方向が幅方向であり、第2の方向が奥行方向である。トランジスタ100は、p型層12(第1のp型層)と、ソース層13と、ソース電極17と、ドレイン層14と、ドレイン電極18と、ゲート電極19と、チャネル構造SRとを含む。またトランジスタ100は、基板10を有していてよく、さらに核生成層11(バッファ層)を有していてよい。
p型層12は窒化物系半導体からなる。p型層12は、AlGa1-xN(1≧x≧0)からなることが好ましく、例えばGaNからなる。p型層12の厚み(図3および図4における縦方向の寸法)は、例えば2μm以下である。
ソース層13は、p型層12上に設けられており、キャリアとして電子を有する半導体領域を含む。ドレイン層14は、p型層12上に設けられており、キャリアとして電子を有する半導体領域を含む。具体的には、ソース層13およびドレイン層14は、n型を有するようにドープされた半導体領域を有し、このドーピングによってキャリアとしての電子が生じている。ソース層13およびドレイン層14は、例えばGaNからなる。ソース層13およびドレイン層14の各々の厚みは、例えば20nm以上2μm以下である。ドレイン層14は、p型層12上においてソース層13から間隔を空けて第1の方向(図2における横方向)において対向している。
ソース電極17およびドレイン電極18のそれぞれはソース層13およびドレイン層14上に設けられている。ソース電極17およびドレイン電極18の各々は、金属からなることが好ましく、例えばチタンおよびアルミニウムの少なくともいずれかを含有する。ソース電極17とソース層13との間、およびドレイン電極18とドレイン層14との間は、オーミックコンタクトであることが好ましい。
ゲート電極19は、ソース電極17およびドレイン電極18から離されており、第1の方向(図2における横方向)においてソース電極17とドレイン電極18との間に設けられている。
チャネル構造SRは、p型層12上においてソース層13とドレイン層14との間に設けられている。チャネル構造SRには、第2の方向(図1における縦方向)において交互に、チャネル領域CNおよびゲート領域GTが配置されている。チャネル構造SRは、チャネル層15と、ゲート層16とを含む。
チャネル層15は窒化物系半導体からなる。チャネル層15は、チャネル領域CNの少なくとも一部を構成しており、本実施の形態においてはチャネル領域CNの全体を構成している。よって本実施の形態においては、チャネル領域CNにおいてチャネル層15の一方端面および他方端面のそれぞれがソース層13およびドレイン層14に接している。チャネル層15は、ゲート領域GTの一部も構成してよい。チャネル層15はn型またはアンドープの単層によって構成されている。チャネル層15がn型を有する場合、その不純物濃度は、ゲート層16の不純物濃度と等しいかまたはより低いことが好ましい。n型を付与するためのドーパントは、例えばSiである。チャネル層15の厚みは、例えば20nm以上2μm以下である。
ゲート層16は、ゲート領域GTの少なくとも一部を構成している。本実施の形態においては、ゲート層16は、ゲート領域GTの一部を構成しており、具体的には、ゲート領域GTにおいてソース層13およびドレイン層14の各々から離れて配置されている。またゲート領域GTの他部がチャネル層15によって構成されており、このチャネル層15によってゲート層16(図4)がソース層13およびドレイン層14から隔てられている。なお変形例として、ゲート領域GTにおいてゲート層16の一方端面がソース層13に接していてよく、それに代わってまたはそれと同時に、ゲート層16の他方端面がドレイン層14に接していてよい。ゲート層16はゲート電極19とp型層12とを電気的に接続している。この電気的接続が得られるように、ゲート電極19はゲート領域GTにおいてゲート層16上に形成されており、かつゲート層16はp型層12上に形成されている。ゲート層16は、p型を有しており、窒化物系半導体からなり、例えばGaNからなる。ゲート層16の厚みは、例えば20nm以上2μm以下である。ゲート電極19は、金属、または、p型もしくはn型の半導体からなる。金属としては、例えば、NiまたはPtが適用可能である。p型の半導体としては、例えば、ボロンがドープされたポリシリコンが適用可能である。n型の半導体としては、例えば、リンがドープされたポリシリコンが適用可能である。
基板10は、p型層12を支持している。ソース層13およびドレイン層14の各々と、基板10と、の間にp型層12が配置されている。p型層12は、基板10の方を向く下面と、ソース層13およびおドレイン層14の方を向く上面とを有している。基板10の材料は、例えば、炭化ケイ素、シリコン、窒化ガリウム、またはサファイアである。
核生成層11はp型層12と基板10との間に設けられている。具体的には、基板10上に核生成層11がエピタキシャルに成長されており、核生成層11上にp型層12がエピタキシャルに成長されている。核生成層11は、基板10およびp型層12の組成とは異なる組成を有しており、例えば窒化アルミニウムからなる。
トランジスタ100が動作させられる際は、ソース電極17が接地されつつゲート電極19に電圧が印加されることによって、ゲート層16の電位が制御される。これによりチャネルのオンおよびオフのスイッチングが行われる。トランジスタ100がマイクロ波帯で良好に動作するためには、ゲート領域GTにおけるゲート層16の、第1の方向(図2における横方向)における寸法は、例えば0.5μm以下である。
さらに図5~図11を参照して、次にトランジスタ100の製造方法の一例について、以下に説明する。
図5は、第1工程を概略的に示す断面斜視図である。基板10の上方に、例えば有機金属気相成長法(Metal Organic Chemical Vapor Deposition:MOCVD)を用いて、核生成層11、p型層12およびチャネル層15が、この順に、エピタキシャルに成長される。
図6は、第2工程を概略的に示す断面斜視図である。チャネル層15上にマスク層40が形成される。例えば、気相成膜法(Chemical Vapor Deposition:CVD)によりSiOが成膜される。次に、光学露光などを用いてマスク層40がパターニングされる。次に、マスク層40を用いてチャネル層15がエッチングされる。エッチングは、例えば、塩素ガスなどを用いた誘導結合プラズマ反応性イオンエッチング(Inductive Coupling Plasma Reactive Ion Etching:ICP-RIE)により行われる。
図7は、第3工程を概略的に示す断面斜視図である。例えばMOCVD法を用いて、ソース層13およびドレイン層14がエピタキシャル成長される。
図8および図9のそれぞれは、第3工程を概略的に示す断面斜視図および上面図である。ソース層13、ドレイン層14およびチャネル層15がなす上面上にマスク層41が形成される。例えば、CVD法によりSiOが成膜される。次に、光学露光などを用いて、マスク層41がパターニングされる。次に、マスク層41を用いてチャネル層15がエッチングされる。
図10および図11のそれぞれは、第4工程を概略的に示す上面図および断面斜視図である。例えばMOCVD法を用いて、ゲート層16がエピタキシャル成長される。
再び図1を参照して、例えばMOCVD法を用いて、ソース電極17、ドレイン電極18、およびゲート電極が形成される。これによりトランジスタ100が得られる。
なお変形例として、チャネル層15(図5参照)などの半導体層中へのイオン注入によって、n型を有するソース層13およびドレイン層14が形成されてもよい。イオン注入によって添加されるドーパントは、例えばSiが注入される。イオン注入後には、ドーパントを活性化するための熱処理が行われる。
本実施の形態によれば、第2の方向(図2における縦方向)においてチャネル領域CNおよびゲート領域GTが交互に配置されているので、チャネル領域CNにおけるチャネル層15へ、第2の方向における一方側および他方側の両方から、ゲート電位に応じた電界を印加することができる。さらに、ゲート層16(図4)を介してゲート電極19(図4)に電気的に接続されたp型層12(図3および図4)上にチャネル層15(図3)が配置されているので、ゲート電位に応じた電界を、チャネル領域CN(図2)におけるチャネル層15へ、厚み方向からも印加することができる。以上から、チャネル領域CNにおけるチャネル層15へ、ゲート電位に応じた電界が三方から印加される。言い換えれば、ゲート電位の印加によってチャネルのオンおよびオフをスイッチングするチャネル制御が、三方からの電界印加によって行われる。よって、ゲート制御性(ゲート電位の印加によるチャネルの制御性)が高められるので、ドレインからの電気力線の侵入が抑制される。よって短チャンネル効果を抑制することができる。
また、第2の方向(図2における縦方向)においてチャネル領域CNとゲート領域GTとが上記のように交互に配列されているので、チャネル領域CNの各々の幅(図2における縦方向の寸法)、すなわち各チャネル幅、は、ソース層13の幅(図2における縦方向の寸法)よりも小さい。これにより、伝導に寄与するキャリアの枯渇を抑制することができる。
チャネル層15(図3)が単層で構成されることによって、チャネル層15が複層で構成される場合に比して、トランジスタ100の製造方法を簡素化することができる。また、チャネル領域CNにおいて単層の全体をチャネルとして利用することができる。
チャネル層15は、ゲート層16の不純物濃度(ドーピング濃度)と等しいか、または、より低い不純物濃度(ドーピング濃度)を有することが好ましい。言い換えれば、ゲート層16の不純物濃度はチャネル層15の不純物濃度以上であることが好ましい。これによりゲート制御性をより高めることができる。
p型層12と基板10との間に核生成層11が設けられている場合、基板10とp型層12との間の格子不整合を緩和することができる。
<実施の形態1の変形例>
図12および図13のそれぞれは、本実施の形態1の変形例におけるトランジスタ100V(半導体装置)の構成を概略的に示す断面斜視図および上面図である。図14および図15のそれぞれは、図13の線XIV-XIVおよび線XV-XVに沿う断面図である。
トランジスタ100Vは、トランジスタ100(図1~図4)が有するソース層13およびドレイン層14のそれぞれに代わって、ソース層13Vおよびドレイン層14Vを有している。ソース層13Vおよびドレイン層14Vは窒化物系半導体からなる。ソース層13Vは、第1ソース膜20と、第1ソース膜20上に設けられ第1ソース膜20よりも禁制帯幅が広い第2ソース膜21とを有している。ドレイン層14Vは、第1ドレイン膜22と、第1ドレイン膜22上に設けられ第1ドレイン膜22よりも禁制帯幅が広い第2ドレイン膜23とを有している。例えば、第1ソース膜20および第1ドレイン膜22はGaNであり、第2ソース膜21および第2ドレイン膜23はAlGaNである。第1ソース膜20および第1ドレイン膜22はアンドープであってよい。第2ソース膜21および第2ドレイン膜23は、アンドープであってよく、あるいは、n型を有するようにドープされていてよい。
本変形例によれば、ソース層13Vにおいて第1ソース膜20と第2ソース膜21との間に、分極に起因した二次元電子ガス(Two Dimensional Electron Gas:2DEG)が形成される。同様にドレイン層14Vに2DEGが形成される。これら2DEGによってソース層13Vおよびドレイン層14Vに、キャリアとして電子を有する半導体領域が設けられる。この結果、ゲート電極19と、ソース電極17およびドレイン電極18の各々と、の間の移動度を高くすることができる。
また、電気伝導を2DEGの閉じ込め範囲に集中させることによって、寄生容量が低減される。これにより、マイクロ波帯でのトランジスタ100Vの動作特性を、より良好なものとすることができる。
<実施の形態2>
図16および図17のそれぞれは、本実施の形態2におけるトランジスタ200(半導体装置)の構成を概略的に示す断面斜視図および上面図である。図18は、図17の線XVIII-XVIIIに沿う断面図である。
トランジスタ200は、トランジスタ100(図1~図4)が有するチャネル層15に代わって、チャネル層15Vを有している。チャネル層15Vは窒化物系半導体からなる。チャネル層15Vは、第1チャネル膜24と、第1チャネル膜24上に設けられ第1チャネル膜24よりも禁制帯幅が広い第2チャネル膜25と、によって構成されるヘテロ接合層である。例えば、第1チャネル膜24はGaNであり、第2チャネル膜25はAlGaNである。
第2チャネル膜25はn型を有していてもよい。n型を付与するためのドーパントは、例えばSiである。
なお、上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、チャネル層15Vにおいて第1チャネル膜24と第2チャネル膜25との間に、分極に起因した2DEGが形成される。この結果、チャネル層15(実施の形態1)に比して、チャネル移動度を高めることができる。これにより、マイクロ波帯でのトランジスタ200の動作特性を、より良好なものとすることができる。
第2チャネル膜25がn型を有する場合、2DEGの濃度を高くすることができる。これにより、トランジスタ200の電流駆動能力が高まることが期待される。
<実施の形態3>
図19および図20のそれぞれは、本実施の形態3におけるトランジスタ300(半導体装置)の構成を概略的に示す断面斜視図および上面図である。図21は、図20の線XXI-XXIに沿う断面図である。
トランジスタ200は、トランジスタ100(図1~図4)が有するゲート層16に代わって、ゲート層26を有している。ゲート層26はp型を有している。ゲート層26は多結晶構造を有している。ゲート層26は、金属化合物から作られていてよく、特に金属酸化物から作られていてよい。ゲート層26の材料としては、例えば、ニッケル酸化物、酸化銅、またはモリブデン酸化物が好ましい。またゲート層26の材料として、ボロンがドープされたp型ポリシリコン、アルミニウムがドープされたp型ポリ炭化ケイ素、または、マグネシウムがドープされたp型ポリ窒化ガリウムが適用されてもよい。ゲート層26は、例えば、スパッタ法またはCVD法等によって成膜される。
なお、上記以外の構成については、上述した実施の形態1または2の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、ゲート層26が多結晶構造を有している。これにより、単結晶を成長させるための高度な成膜技術を要しない。よってトランジスタ300の製造方法を簡素化することができる。
<実施の形態4>
図22は、本実施の形態4におけるトランジスタ400(半導体装置)の構成を概略的に示す断面斜視図である。図23は、図22の上面図である。図24は、図23の線XXIV-XXIVに沿う断面図である。
トランジスタ400は、トランジスタ100(図1~図4)が有するチャネル層15に代わって、チャネル層15Wを有している。チャネル層15Wは窒化物系半導体からなる。チャネル層15Wは、第1チャネル膜27a~27d(以下、総称して第1チャネル膜27ともいう)と、第2チャネル膜28a~28d(以下、総称して第2チャネル膜28ともいう)とを有している。第1チャネル膜27および第2チャネル膜28は、p型層12上に交互に積層されている。
チャネル層15Wは複数のヘテロ接合層15a~15dを含む。複数のヘテロ接合層15a~15dは、上記複数の第1チャネル膜27および複数の第2チャネル膜28によって構成されており、互いに積層されている。ヘテロ接合層15a~15dはこの順にp型層12上に積層されている。
複数のヘテロ接合層15a~15dの各々は、ひとつの第1チャネル膜27と、当該第1チャネル膜27上に設けられ当該第1チャネル膜27よりも禁制帯幅が広いひとつの第2チャネル膜28とによって構成されている。例えば、第1チャネル膜27はGaNからなり、第2チャネル膜28はAlGaNからなる。第2チャネル膜28はn型を有していてもよい。n型を付与するためのドーパントは、例えばSiである。
具体的には、ヘテロ接合層15aは、第1チャネル膜27aと、第1チャネル膜27a上に設けられ第1チャネル膜27aよりも禁制帯幅が広い第2チャネル膜28aとによって構成されている。同様に、ヘテロ接合層15bは、第1チャネル膜27bと、第1チャネル膜27b上に設けられ第1チャネル膜27bよりも禁制帯幅が広い第2チャネル膜28bとによって構成されている。同様に、ヘテロ接合層15cは、第1チャネル膜27cと、第1チャネル膜27c上に設けられ第1チャネル膜27cよりも禁制帯幅が広い第2チャネル膜28cとによって構成されている。同様に、ヘテロ接合層15dは、第1チャネル膜27dと、第1チャネル膜27d上に設けられ第1チャネル膜27dよりも禁制帯幅が広い第2チャネル膜28dとによって構成されている。
ヘテロ接合層15a~15dは、複数のヘテロ接合層であるので、第1および第2のヘテロ接合層を含む。ここで、第1のヘテロ接合層は、第2のヘテロ接合層とp型層12との間に配置されているものと定義する。
厚み方向における第2のヘテロ接合層の平均的Al組成は、厚み方向における第1のヘテロ接合層の平均的Al組成よりも、低いか、または高いことが好ましい。これにより、第1のヘテロ接合層と第2のヘテロ接合層との間で、2DEG濃度に傾斜が設けられる。
なおヘテロ接合層15a~15dはこの順に、厚み方向における平均的Al組成が低下または増加するような組成を有していてもよい。これにより、チャネル層15W全体において、2DEG濃度に傾斜が設けられる。例えば、チャネル層15Wはp型層12上において順に、GaN/Al0.4Ga0.6N/GaN/Al0.35Ga0.65N/GaN/Al0.3Ga0.7N/GaN/Al0.25Ga0.75Nの積層構造を有している。上記の各層の組成は、各層の厚み方向における平均的な値である。当該積層構造においては、厚み方向における平均的Al組成が、p型層12から遠ざかるにつれて、0.4から0.25へと徐々に低下している。
厚み方向における第2のヘテロ接合層の平均的ドーピング濃度は、厚み方向における第1のヘテロ接合層の平均的ドーピング濃度よりも、低いか、または、高いことが好ましい。これにより、第1のヘテロ接合層と第2のヘテロ接合層との間で、2DEG濃度に傾斜が設けられる。
なおヘテロ接合層15a~15dはこの順に、厚み方向におけるドーピング濃度が低下または増加するようなドーピング濃度を有していてもよい。これにより、チャネル層15W全体において、2DEG濃度に傾斜が設けられる。
なお、上記以外の構成については、上述した実施の形態1~3の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、チャネル層15Wに、単数ではなく複数の2DEG層が形成される。これにより、単数の2DEG層しか形成されない場合に比して、チャネル移動度をより高めることができる。これにより、マイクロ波帯でのトランジスタ400の動作特性を、より良好なものとすることができる。また、電流駆動能力を高くすることができる。
p型層12から表面側(図24における上側)に向かって低下する傾斜を2DEG濃度が有する場合、相対的に高濃度の2DEGがp型層12の近傍に配置される。よって、高濃度の2DEGによるチャネルを、p型層12からの電界によって、より十分に制御することができる。よってトランジスタ400におけるゲート制御性を損なうことなく高い駆動能力を実現することができる。
p型層12から表面側(図24における上側)に向かって増加する傾斜を2DEG濃度が有する場合、相対的に低濃度の2DEGがp型層12の近傍に配置される。よって、p型層12からの電気力線が、表面側(図24における上側)に向かって、より十分に届きやすい。よって、トランジスタ400におけるゲート制御性を損なうことなく高い駆動能力を実現することができる。
<実施の形態5>
図25および図26のそれぞれは、本実施の形態5におけるトランジスタ500(半導体装置)の構成を概略的に示す断面斜視図および上面図である。図27および図28のそれぞれは、図26の線XXVII-XXVIIおよび線XXVIII-XXVIIIに沿う断面図である。
トランジスタ500は、トランジスタ100(図1~図4)の構成に加えてさらに、窒化物系半導体からなるp型層29(第2のp型層)を有している。p型層29は、例えば、GaNまたはAlGaNであり、p型層29にp型を付与するためのドーパントは、例えばMgである。p型層29はチャネル領域CNおよびゲート領域GT上に設けられている。よってチャネル領域CNのチャネル層15はp型層29に覆われている。ゲート領域GT上方においてp型層29上にゲート電極19が配置されており、これによりp型層29はゲート電極19と電気的に接続されている。
なお、上記以外の構成については、上述した実施の形態1~4の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、チャネル領域CN上に、ゲート電極19と電気的に接続されたp型層29が設けられる。これにより、チャネル領域CNにおけるチャネル層15へ、ゲート電位に応じた電界が四方から印加される。言い換えれば、ゲート電位の印加によってチャネルのオンおよびオフをスイッチングするチャネル制御が、四方からの電界印加によって行われる。よって、ゲート制御性がより高められるので、ドレインからの電気力線の侵入がより抑制される。よって短チャンネル効果をより抑制することができる。
<実施の形態6>
図29および図30のそれぞれは、本実施の形態6におけるトランジスタ600(半導体装置)の構成を概略的に示す断面斜視図および上面図である。図31および図32のそれぞれは、図30の線XXXI-XXXIおよび線XXXII-XXXIIに沿う断面図である。
トランジスタ600は、トランジスタ100(図1~図4)の構成に加えてさらに、層間膜30を有している。層間膜30は、ソース層13およびドレイン層14の各々と、p型層12と、の間に設けられている。層間膜30は、p型層12よりも禁制帯幅が広い窒化物系半導体からなり、例えばAlGaNからなる。層間膜30の厚みは、例えば15nm以上100nm以下である。
なお、上記以外の構成については、上述した実施の形態1~5の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、ゲート電極19に負電圧が印加された際、ソースとゲートとの間およびゲートとドレインとの間でのpn接合の逆バイアス電流を遮断する効果が期待される。言い換えれば、pn接合の逆方向リーク電流を抑制する効果が期待される。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。本開示は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、それに限定するものではない。例示されていない無数の変形例が、本開示から想定され得るものと解される。
CN チャネル領域、GT ゲート領域、SR チャネル構造、10 基板、11 核生成層、12 p型層(第1のp型層)、13,13V ソース層、14,14V ドレイン層、15,15V,15W チャネル層、15a~15d ヘテロ接合層、16 ゲート層、17 ソース電極、18 ドレイン電極、19 ゲート電極、20 第1ソース膜、21 第2ソース膜、22 第1ドレイン膜、23 第2ドレイン膜、24 第1チャネル膜、25 第2チャネル膜、26 ゲート層、27,27a~27d 第1チャネル膜、28,28a~28d 第2チャネル膜、29 p型層(第2のp型層)、30 層間膜、40,41 マスク層、100,100V,200,300,400,500,600 トランジスタ(半導体装置)。

Claims (19)

  1. 厚み方向に垂直な面内方向において互いに直交する第1の方向および第2の方向を有し、マイクロ波帯において動作可能な半導体装置であって、
    窒化物系半導体からなる第1のp型層と、
    前記第1のp型層上に設けられ、キャリアとして電子を有する半導体領域を含むソース層と、
    前記ソース層上に設けられたソース電極と、
    前記第1のp型層上において前記ソース層から間隔を空けて前記第1の方向において対向して設けられ、キャリアとして電子を有する半導体領域を含むドレイン層と、
    前記ドレイン層上に設けられたドレイン電極と、
    前記ソース電極および前記ドレイン電極から離されて、前記第1の方向において前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
    前記第1のp型層上において前記ソース層と前記ドレイン層との間に設けられ、前記第2の方向において交互にチャネル領域およびゲート領域が配置されたチャネル構造と、
    を備え、前記チャネル構造は、
    前記チャネル領域の少なくとも一部を構成し、窒化物系半導体からなるチャネル層と、
    前記ゲート領域の少なくとも一部を構成し、前記ゲート電極と前記第1のp型層とを電気的に接続するゲート層と、
    を含む、半導体装置。
  2. 前記ゲート層がp型の窒化物系半導体からなることを特徴とする、請求項1に記載の半導体装置。
  3. 前記ゲート層が多結晶構造を有していることを特徴とする、請求項1または2に記載の半導体装置。
  4. 前記チャネル層がn型またはアンドープの単層によって構成されていることを特徴とする、請求項1から3のいずれか1項に記載の半導体装置。
  5. 前記チャネル層が、第1チャネル膜と前記第1チャネル膜上に設けられ前記第1チャネル膜よりも禁制帯幅が広い第2チャネル膜とによって構成されるヘテロ接合層であることを特徴とする、請求項1から3のいずれか1項に記載の半導体装置。
  6. 前記チャネル層は、互いに積層された複数のヘテロ接合層を含み、前記複数のヘテロ接合層の各々が、第1チャネル膜と前記第1チャネル膜上に設けられ前記第1チャネル膜よりも禁制帯幅が広い第2チャネル膜とによって構成されていることを特徴とする、請求項1から3のいずれか1項に記載の半導体装置。
  7. 前記ソース層が、第1ソース膜と、前記第1ソース膜上に設けられ前記第1ソース膜よりも禁制帯幅が広い第2ソース膜とを有していることを特徴とする、請求項1から6のいずれか1項に記載の半導体装置。
  8. 前記ドレイン層が、第1ドレイン膜と、前記第1ドレイン膜上に設けられ前記第1ドレイン膜よりも禁制帯幅が広い第2ドレイン膜とを有していることを特徴とする、請求項1から7のいずれか1項に記載の半導体装置。
  9. 前記チャネル領域上に、前記ゲート電極と電気的に接続され窒化物系半導体からなる第2のp型層をさらに備える、請求項1から8のいずれか1項に記載の半導体装置。
  10. 前記ソース層と前記第1のp型層との間に、前記第1のp型層よりも禁制帯幅が広い窒化物系半導体からなる層間膜をさらに備える、請求項1から9のいずれか1項に記載の半導体装置。
  11. 前記ドレイン層と前記第1のp型層との間に、前記第1のp型層よりも禁制帯幅が広い窒化物系半導体からなる層間膜をさらに備える、請求項1から10のいずれか1項に記載の半導体装置。
  12. 前記チャネル層が、前記ゲート層の不純物濃度と等しいかまたはより低い不純物濃度を有することを特徴とする、請求項1から4のいずれか1項に記載の半導体装置。
  13. 前記チャネル層は、互いに積層された複数のヘテロ接合層を含み、前記複数のヘテロ接合層の各々は、第1チャネル膜と前記第1チャネル膜上に設けられ前記第1チャネル膜よりも禁制帯幅が広い第2チャネル膜とによって構成されており、
    前記複数のヘテロ接合層は第1のヘテロ接合層および第2のヘテロ接合層を含み、前記第1のヘテロ接合層は前記第2のヘテロ接合層と前記第1のp型層との間に配置されており、前記厚み方向における前記第2のヘテロ接合層の平均的Al組成が、前記厚み方向における前記第1のヘテロ接合層の平均的Al組成よりも低いことを特徴とする、請求項1から3のいずれか1項に記載の半導体装置。
  14. 前記チャネル層は、互いに積層された複数のヘテロ接合層を含み、前記複数のヘテロ接合層の各々は、第1チャネル膜と前記第1チャネル膜上に設けられ前記第1チャネル膜よりも禁制帯幅が広い第2チャネル膜とによって構成されており、
    前記複数のヘテロ接合層は第1のヘテロ接合層および第2のヘテロ接合層を含み、前記第1のヘテロ接合層は前記第2のヘテロ接合層と前記第1のp型層との間に配置されており、前記厚み方向における前記第2のヘテロ接合層の平均的Al組成が、前記厚み方向における前記第1のヘテロ接合層の平均的Al組成よりも高いことを特徴とする、請求項1から3のいずれか1項に記載の半導体装置。
  15. 前記チャネル層は、第1チャネル膜と前記第1チャネル膜上に設けられ前記第1チャネル膜よりも禁制帯幅が広い第2チャネル膜とによって構成されるヘテロ接合層を含み、前記第2チャネル膜がn型を有していることを特徴とする、請求項1から3のいずれか1項に記載の半導体装置。
  16. 前記チャネル層は、互いに積層された複数のヘテロ接合層を含み、前記複数のヘテロ接合層の各々は、第1チャネル膜と前記第1チャネル膜上に設けられ前記第1チャネル膜よりも禁制帯幅が広い第2チャネル膜とによって構成されており、
    前記複数のヘテロ接合層は第1のヘテロ接合層および第2のヘテロ接合層を含み、前記第1のヘテロ接合層は前記第2のヘテロ接合層と前記第1のp型層との間に配置されており、前記厚み方向における前記第2のヘテロ接合層の平均的ドーピング濃度が、前記厚み方向における前記第1のヘテロ接合層の平均的ドーピング濃度よりも低いことを特徴とする、請求項1から3のいずれか1項に記載の半導体装置。
  17. 前記チャネル層は、互いに積層された複数のヘテロ接合層を含み、前記複数のヘテロ接合層の各々は、第1チャネル膜と前記第1チャネル膜上に設けられ前記第1チャネル膜よりも禁制帯幅が広い第2チャネル膜とによって構成されており、
    前記複数のヘテロ接合層は第1のヘテロ接合層および第2のヘテロ接合層を含み、前記第1のヘテロ接合層は前記第2のヘテロ接合層と前記第1のp型層との間に配置されており、前記厚み方向における前記第2のヘテロ接合層の平均的ドーピング濃度が、前記厚み方向における前記第1のヘテロ接合層の平均的ドーピング濃度よりも高いことを特徴とする、請求項1から3のいずれか1項に記載の半導体装置。
  18. 前記第1のp型層を支持する基板をさらに備え、前記ソース層および前記ドレイン層の各々と前記基板との間に前記第1のp型層が配置されている、請求項1から17のいずれか1項に記載の半導体装置。
  19. 前記第1のp型層と前記基板との間に核生成層をさらに備える、請求項18に記載の半導体装置。
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