WO2021210907A1 - 반도체층 및 그 제조방법, 그리고 이를 포함하는 트랜지스터 - Google Patents

반도체층 및 그 제조방법, 그리고 이를 포함하는 트랜지스터 Download PDF

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precursor
unit process
thin film
substrate
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박진성
홍태현
성가진
김민정
이현경
석장현
박정우
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    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Definitions

  • the present invention relates to a semiconductor layer, a method for manufacturing the same, and a transistor including the same, and more particularly, to a semiconductor layer formed by providing a precursor and a reaction source containing indium on a substrate, a method for manufacturing the same, and a transistor including the same is related to
  • a-Si based transistors are mainly used in the display market, especially in the LCD field.
  • an oxide semiconductor-based transistor is being researched.
  • Korean Patent Publication No. 10-2019-0067556 Application No.: 10-2017-016714, Applicant: Yonsei University Industry-University Cooperation Foundation
  • forming a gate electrode on a substrate a gate insulating film on the gate electrode forming a semiconductor thin film on the gate insulating film, and forming source/drain electrodes spaced apart from each other on the semiconductor thin film
  • the forming of the semiconductor thin film comprises: an oxide semiconductor target and an oxide semiconductor thin film transistor and a manufacturing method thereof, characterized in that the semiconductor thin film is formed by a co-sputtering method using a polymer target to improve hydrophobicity of the semiconductor thin film.
  • Patent Document 1 Korean Patent Publication No. 10-2019-0067556
  • One technical problem to be solved by the present invention is to provide a semiconductor layer having improved mobility, a method for manufacturing the same, and a transistor including the same.
  • Another technical problem to be solved by the present invention is to provide a semiconductor layer having an improved on/off ratio (I ON /I OFF ), a method for manufacturing the same, and a transistor including the same.
  • Another technical problem to be solved by the present invention is to provide a semiconductor layer with easy composition control, a method for manufacturing the same, and a transistor including the same.
  • Another technical problem to be solved by the present invention is to provide a semiconductor layer with improved reliability, a method for manufacturing the same, and a transistor including the same.
  • the technical problem to be solved by the present invention is not limited to the above.
  • the present invention provides a method of manufacturing a semiconductor layer.
  • the method for manufacturing the semiconductor layer includes preparing a substrate, and a first unit process of reacting a first precursor containing indium (In) and a first reaction source, gallium ( performing a second unit process of reacting a second precursor containing Ga) and a second reaction source to form a semiconductor layer containing the indium and the gallium on the substrate;
  • the first precursor and the second precursor may include those having a ligand having the same chemical structure.
  • the first precursor may include a compound represented by the following ⁇ Formula 1>
  • the second precursor may include a compound represented by the following ⁇ Formula 2>.
  • the step of forming the semiconductor layer further comprising the step of heat-treating the semiconductor layer, wherein the heat treatment temperature of the semiconductor layer is, the number of repetitions of the first unit process and the second unit process It may include controlling according to the number of repetitions of .
  • the semiconductor layer may include heat-treating at a temperature greater than 350°C and less than 450°C. .
  • the semiconductor layer may include heat-treating at a temperature greater than 300°C and less than 400°C. .
  • the semiconductor layer may include being heat-treated by ultraviolet (UV) light.
  • UV ultraviolet
  • the first reaction source and the second reaction source may include plasma in which oxygen (O 2 ) and argon (Ar) are mixed.
  • the semiconductor layer manufacturing method includes the steps of preparing a substrate, providing a precursor including indium on the substrate, and providing a reaction source on the substrate on which the precursor is provided, the precursor and Forming a semiconductor layer reacted with the reaction source at a first temperature, and heat-treating the semiconductor layer at a second temperature, wherein the heat treatment temperature of the semiconductor layer is controlled according to the type of the reaction source may include
  • the reaction source may include a plasma (plasma) in which oxygen (O 2 ) and argon (Ar) are mixed, and the first temperature is controlled to be greater than 100°C and less than 250°C. .
  • plasma in which oxygen (O 2 ) and argon (Ar) are mixed, and the first temperature is controlled to be greater than 100°C and less than 250°C. .
  • the reaction source may include water (H- 2 O), and the first temperature may include being controlled to be greater than 100°C and less than 200°C.
  • the precursor may include a compound represented by the following ⁇ Formula 1>.
  • the present invention provides a transistor.
  • the transistor is in contact with a substrate, a gate insulating layer disposed on the substrate, an active layer disposed on the gate insulating layer and including indium (In) and gallium (Ga), and one side of the active layer a source electrode disposed on the gate insulating layer so as to be possible, and a drain electrode disposed on the gate insulating layer so as to be in contact with the other side of the active layer, wherein the content of indium in the active layer is 25.3 wt% It may include more than 33.5 wt% and less than 16.9 wt%, and the content of gallium is more than 6.8 wt% and less than 16.9 wt%.
  • the mobility of the active layer may include 26.0 cm 2 /Vs or more.
  • the ON/OFF ratio I ON /I OFF may include 6.2E+10 or more.
  • a semiconductor layer manufacturing method includes preparing a substrate, and a first unit process of reacting a first precursor containing indium (In) and a first reaction source, gallium ( performing a second unit process of reacting a second precursor containing Ga) and a second reaction source to form a semiconductor layer containing the indium and the gallium on the substrate; ,
  • the first precursor and the second precursor may include the same ligand. Accordingly, since the composition ratio in the semiconductor layer is easily controlled, electrical characteristics and reliability of a transistor including the semiconductor layer may be improved.
  • FIG. 1 is a flowchart illustrating a method of manufacturing a semiconductor layer according to a first embodiment of the present invention.
  • FIGS. 2 to 7 are views illustrating a manufacturing process of a semiconductor layer according to a first embodiment of the present invention.
  • FIG. 8 is a diagram illustrating a transistor including a semiconductor layer according to a first embodiment of the present invention.
  • FIG. 9 is a flowchart illustrating a method for manufacturing a semiconductor layer according to a second embodiment of the present invention.
  • FIG. 10 is a diagram illustrating a semiconductor layer according to a second embodiment of the present invention.
  • 11 and 12 are diagrams illustrating a semiconductor layer manufacturing process according to a reaction source.
  • Example 13 is a graph showing the growth rate of In in the semiconductor thin film according to Example 1 of the present invention.
  • Example 14 is a graph showing the growth rate of Ga in the semiconductor thin film according to Example 1 of the present invention.
  • 15 and 16 are graphs showing electrical characteristics of the transistor according to Example 1 including the semiconductor thin film according to Example 1 subjected to UV annealing.
  • 17 to 20 are graphs illustrating electrical characteristics of a transistor according to Example 1 including the semiconductor thin film according to Example 1 heat-treated in a furnace.
  • Example 21 is a graph showing electrical characteristics of a semiconductor thin film according to Example 2 of the present invention.
  • Example 22 is a graph showing the structure of a semiconductor thin film according to Example 2 of the present invention.
  • 23 to 26 are graphs illustrating electrical characteristics of a transistor according to Example 2 of the present invention.
  • Example 27 is a graph showing electrical characteristics of a semiconductor thin film according to Example 3 of the present invention.
  • Example 28 is a graph showing the structure of a semiconductor thin film according to Example 3 of the present invention.
  • 29 to 32 are graphs illustrating electrical characteristics of a transistor according to Example 3 of the present invention.
  • first, second, third, etc. are used to describe various components, but these components should not be limited by these terms. These terms are only used to distinguish one component from another. Accordingly, what is referred to as a first component in one embodiment may be referred to as a second component in another embodiment.
  • a first component in one embodiment may be referred to as a second component in another embodiment.
  • a second component in another embodiment may be referred to as a second component in another embodiment.
  • Each embodiment described and illustrated herein also includes a complementary embodiment thereof.
  • 'and/or' is used to mean including at least one of the elements listed before and after.
  • connection is used to include both indirectly connecting a plurality of components and directly connecting a plurality of components.
  • FIG. 1 is a flowchart illustrating a method of manufacturing a semiconductor layer according to a first embodiment of the present invention
  • FIGS. 2 to 7 are views showing a manufacturing process of a semiconductor layer according to a first embodiment of the present invention
  • FIG. 8 is It is a view showing a transistor including a semiconductor layer according to a first embodiment of the present invention.
  • the substrate 100 is prepared ( S110 ).
  • the substrate 100 may be a semiconductor substrate.
  • the substrate 100 may be a silicon (Si) substrate.
  • the substrate 100 may be a metal substrate, a plastic substrate, or a glass substrate.
  • the type of the substrate 100 is not limited.
  • a semiconductor layer 200 may be formed on the substrate 100 ( S120 ).
  • the semiconductor layer 200 may be formed by atomic layer deposition.
  • the semiconductor layer 200 forming step as shown in FIGS. 1 and 2, providing a first precursor on the substrate 100, a purge step, the first precursor A step of providing a first reaction source on the provided substrate 100, a purge step, a step of providing a second precursor on the substrate 100, a purge step, the second precursor is provided It may include providing a second reaction source on the substrate 100, and a purge step.
  • the first precursor may include indium (In).
  • the second precursor may include gallium (Ga).
  • the first precursor and the second precursor may have the same ligand. More specifically, the first precursor may include a compound represented by the following ⁇ Formula 1>, and the second precursor may include a compound represented by the following ⁇ Formula 2>.
  • the first reaction source and the second reaction source may be the same as each other.
  • the first reaction source and the second reaction source may include plasma in which oxygen (O 2 ) and argon (Ar) are mixed in a ratio of 50:50 wt%.
  • oxygen O 2
  • Ar argon
  • the quality may be improved compared to a thin film manufactured through a conventional sputtering system.
  • the semiconductor layer 200 may include IGO.
  • the first precursor providing step - purge step - first reaction source providing step - purge step may be defined as a first unit process.
  • the step of providing the second precursor - the purge step - the second reaction source providing step - the purge step may be defined as a second unit process.
  • the first unit process and the second unit process may be defined as a group process.
  • the first material layer 210 when the first unit process is performed, the first material layer 210 may be formed. That is, the first precursor and the first reaction source may be reacted to form the first material layer 210 .
  • the second material layer 220 when the second unit process is performed, the second material layer 220 may be formed. That is, the second precursor and the second reaction source may be reacted to form the second material layer 220 .
  • the group process may be repeatedly performed. Accordingly, the first material layer 210 and the second material layer 220 may be alternately and repeatedly formed on the substrate 100 .
  • the plurality of first material layers 210 and the plurality of second material layers 220 may be defined as the semiconductor layer 200 .
  • each of the first unit process and the second unit process may be repeatedly performed a plurality of times.
  • the thicknesses of the first material layer 210 and the second material layer 220 may be controlled, respectively.
  • the first material layer 210 and the second material layer 220 whose thickness is controlled may be disposed on the substrate 100 .
  • the first material layer 210 and the second material layer 220 whose thickness is controlled may be defined as the semiconductor layer 200 .
  • the semiconductor layer 200 is subjected to the first precursor providing step-the second precursor providing step-purge step-reaction It may be formed through a source providing step-purge step.
  • the reaction source may be the same as the first and second reaction sources described above. In this case, compared to a case in which the first unit process and the second unit process are sequentially performed, the number of purge steps is reduced, and thus process costs and procedures are simplified.
  • the semiconductor layer 200 may not be divided into the first material layer 210 and the second material layer 220 . More specifically, when the first material layer 210 and the second material layer 220 each do not have a predetermined thickness, the first material layer 210 and the second material layer 220 in the semiconductor layer 200 are The two material layers 220 may not be visually distinguished.
  • the semiconductor layer 200 may be divided into the first material layer 210 and the second material layer 220 . More specifically, when the first material layer 210 and the second material layer 220 are each formed to have a predetermined thickness or more, the first material layer 210 and the second material layer 220 in the semiconductor layer 200 The second material layer 220 may be visually distinguished.
  • the ratio of the first unit process and the second unit process may be controlled, so that the ratio of the indium (In) and the gallium (Ga) in the semiconductor layer 200 may be controlled.
  • the repetition rate of the first unit process may be controlled to be more than 3 times and less than 9 times the repetition rate of the second unit process.
  • the content of indium (In) in the semiconductor layer 200 is controlled to be more than 25.3 wt% and less than 33.5 wt%
  • the content of gallium (Ga) is controlled to be more than 6.8 wt% and less than 16.9 wt%. have. Accordingly, the performance of the transistor including the semiconductor layer 200 may be improved. A specific structure of the transistor including the semiconductor layer 200 will be described later.
  • the repetition rate of the first unit process the repetition rate of the second unit process is controlled to be 4:1 or 6:1
  • the mobility of the transistor including the semiconductor layer 200 mobility
  • an on/off ratio I ON /I OFF
  • the repetition rate of the first unit process the repetition rate of the second unit process is 4:1
  • the content of indium (In) in the semiconductor layer 200 is 28.6 wt%
  • the gallium (Ga) ) may be 12.6 wt%.
  • the repeating ratio of the first unit process the repeating ratio of the second unit process is 6:1
  • the content of indium (In) in the semiconductor layer 200 is 31.3 wt%
  • the The content of gallium (Ga) may be 9.3 wt%.
  • a reduction ratio of the gallium (Ga) content to the indium (In) content may be substantially constant.
  • the gallium (Ga) with respect to the indium (In) content in the semiconductor layer 200 can be reduced by about 100%.
  • the repetition rate of the first unit process the repetition rate of the second unit process is changed from 3:1 to 6:1
  • the indium (In) content in the semiconductor layer 200 the The gallium (Ga) content may be changed from 1:0.67 to 1:0.30.
  • the ligands of the first precursor and the second precursor are the same, the contents of the indium (In) and the gallium (Ga) in the semiconductor layer 200 can be easily controlled.
  • the semiconductor layer 200 may be heat-treated.
  • the semiconductor layer 200 may be heat-treated by ultraviolet (UV) light.
  • UV ultraviolet
  • the semiconductor layer 200 may be heat-treated in a furnace.
  • the heat treatment temperature of the semiconductor layer 200 may be controlled according to the number of repetitions of the first unit process and the number of repetitions of the second unit process.
  • the semiconductor layer 200 may be heat-treated at a temperature greater than 350°C and less than 450°C.
  • the semiconductor layer 200 may be heat-treated at a temperature greater than 300°C and less than 400°C.
  • the performance eg, mobility, on/off ratio, etc.
  • the semiconductor layer 200 may be used as an active layer of a transistor.
  • the transistor includes a substrate 100 , a gate insulating layer 110 disposed on the substrate 100 , an active layer 200 disposed on the gate insulating layer 110 , A source electrode (S) disposed on the gate insulating layer 110 to contact one side of the active layer 200 , and a drain disposed on the gate insulating layer 110 to contact the other side of the active layer 200 . It may include an electrode (drain, D).
  • the content of indium (In) may be controlled to be more than 25.3 wt% and less than 33.5 wt%, and the content of gallium (Ga) may be controlled to be more than 6.8 wt% and less than 16.9 wt%.
  • the heat treatment temperature may be controlled to be more than 300°C and less than 400°C, or more than 350°C and less than 450°C. Accordingly, a transistor having a high mobility (mobility) of 26.0 cm 2 /Vs or more and a high ON/OFF ratio (I ON /I OFF ) of 6.2E+10 or more may be provided.
  • the method for manufacturing a semiconductor layer according to a first embodiment of the present invention includes preparing the substrate 100, and reacting the first precursor including the indium (In) and the first reaction source. On the substrate 100 by performing a first unit process, the second unit process of reacting the second precursor including gallium (Ga) and the second reaction source and forming the semiconductor layer 200 including the indium and gallium, wherein the first precursor and the second precursor have the same ligand. Accordingly, since the composition ratio in the semiconductor layer 200 is easily controlled, electrical characteristics and reliability of the transistor including the semiconductor layer 200 may be improved.
  • FIG. 9 is a flowchart for explaining a method for manufacturing a semiconductor layer according to a second embodiment of the present invention
  • FIG. 10 is a diagram showing a semiconductor layer according to a second embodiment of the present invention
  • FIGS. 11 and 12 are a reaction source. It is a diagram showing a semiconductor layer manufacturing process according to the following.
  • the substrate 100 is prepared (S210).
  • the substrate 100 may be a semiconductor substrate.
  • the substrate 100 may be a silicon (Si) substrate.
  • the substrate 100 may be a metal substrate, a plastic substrate, or a glass substrate.
  • the type of the substrate 100 is not limited.
  • a precursor including indium (In) may be provided on the substrate 100 ( S220 ).
  • the precursor may include a compound represented by the following ⁇ Formula 1>.
  • a reaction source may be provided on the substrate 100 provided with the precursor.
  • the precursor and the reaction source may be reacted.
  • the semiconductor layer 200 may be formed (S230).
  • a purge process may be performed before the reaction source is provided and after the reaction source is provided. That is, the semiconductor layer 200 may be formed through the precursor provision step-purge step-the reaction source provision step-purge step. The forming of the semiconductor layer may be performed at a first temperature.
  • the reaction source may include plasma in which oxygen (O 2 ) and argon (Ar) are mixed in a ratio of 50:50 wt%.
  • the reaction source may include water (H 2 O).
  • the semiconductor layer 200 may include indium oxide (In x O y, x, y>0).
  • the semiconductor layer 200 is prepared through the precursor providing step-purge step-O 2 /Ar plasma providing step-purge step, as shown in FIG. 11 , or in FIG. As shown in 12 , the precursor providing step-purge step-H 2 O providing step-purge step may be performed.
  • the first temperature may be controlled according to the type of the reaction source.
  • the reaction source includes a plasma in which oxygen (O 2 ) and argon (Ar) are mixed
  • the first temperature may be heat-treated at a temperature greater than 100° C. and less than 250° C.
  • the reaction source includes water (H 2 O)
  • the first temperature may be heat-treated at a temperature greater than 100°C and less than 200°C. In this case, the performance (eg, mobility, on/off ratio, etc.) of the transistor including the semiconductor layer 200 may be improved.
  • the semiconductor layer 200 may be heat-treated at a second temperature (S240).
  • the semiconductor layer 200 may be heat-treated by ultraviolet (UV) light.
  • UV ultraviolet
  • the semiconductor layer 200 may be heat-treated in a furnace.
  • the method for manufacturing a semiconductor layer according to a second embodiment of the present invention includes preparing the substrate 100 , providing the precursor including the indium on the substrate 100 , and the substrate provided with the precursor. and providing the reaction source on (100) to form the semiconductor layer 200 in which the precursor and the reaction source are reacted, and heat-treating the semiconductor layer 200, wherein the reaction source It may include controlling the heat treatment temperature of the semiconductor layer 200 according to the type of the semiconductor layer 200 . Accordingly, electrical characteristics of the transistor including the semiconductor layer 200 may be improved.
  • first precursor and the second precursor compounds represented by the following ⁇ Formula 1> and ⁇ Formula 2> were used.
  • a first precursor supply-purge-O 2 /Ar plasma supply-purge is defined as a first unit process
  • a second precursor supply-purge-O 2 /Ar plasma supply-purge is defined as a second unit process, and , each unit process was repeated.
  • the first unit process the second unit process was repeatedly performed at ratios of 2:1, 3:1, 4:1, 6:1, 9:1, and 19:1, and according to each ratio,
  • the manufactured semiconductor thin film is defined as the semiconductor thin film according to Example 1-1, Example 1-2, Example 1-3, Example 1-4, Example 1-5, and Example 1-6.
  • the ratio of the first unit process to the second unit process in the manufacturing process of the semiconductor thin film according to Examples 1-1 to 1-6 is summarized in Table 1 below.
  • first precursor on substrate-Purge-O 2 /Ar(50:50 wt%) plasma supply-Purge-Provide second precursor-Purge-O 2 /Ar(50:50 wt%) plasma supply-Purge
  • first precursor DADI ([3-(dimethylamino)propyl] dimethyl indium) was used, and as the second precursor, trimethylgallium (TMGa) was used.
  • DADI [3-(dimethylamino)propyl] dimethyl indium
  • TMGa trimethylgallium
  • the ratio of the first unit process to the second unit process is 2:1, 3:1, 4:1, 6:1, 9:1, and 19:1.
  • a semiconductor thin film was prepared according to each ratio.
  • the semiconductor thin film manufactured according to each ratio is defined as the semiconductor thin film according to Comparative Examples 1-1 to 1-6.
  • the semiconductor thin film (20 nm thick) according to Examples 1-1 to 1-6, and an ITO source electrode (100 nm thick) on the gate insulating film and ITO drain electrodes (100 nm thick) were formed to prepare transistors according to Examples 1-1 to 1-6.
  • FIG. 13 is a graph showing the growth rate of In in the semiconductor thin film according to Example 1 of the present invention
  • FIG. 14 is a graph showing the growth rate of Ga in the semiconductor thin film according to Example 1 of the present invention.
  • Example 13 and 14 a semiconductor thin film according to Example 1 was prepared, and GPC ( ⁇ /cycle) and Refractive index were measured according to the temperature (precursor temperature, °C) of the first precursor and the second precursor. indicated.
  • the overall growth temperature of the semiconductor thin film was controlled at 200 °C, and O 2 /Ar plasma was controlled at 300 W, 5 s.
  • the calculated deposition rates and actual deposition rates of the semiconductor thin films according to Examples 1-2 to 1-6 were measured, and the results are summarized in Table 2 below.
  • the ratio of the first unit process to the second unit process is 3:1 to 6:1 , the ratio of In:Ga decreased from 1:0.67 to 1:0.30. That is, as the ratio of the number of repetitions of the first unit process to the second unit process increases by 100% (3->6), it is confirmed that the ratio of Ga to In decreases by about 100% (0.67->0.30).
  • the ratio of the first unit process to the second unit process was 3:1 to 6
  • the ratio of In:Ga decreased from 1:1.07 to 1:0.71. That is, when the ratio of the number of repetitions of the first unit process to the second unit process increases by 100% (3->6), the ratio of Ga to In decreases by about 50% (1.07->0.71) could confirm that
  • 15 and 16 are graphs showing electrical characteristics of the transistor according to Example 1 including the semiconductor thin film according to Example 1 subjected to UV annealing.
  • the semiconductor thin film included in each transistor is UV annealed at a temperature of 250°C and 300°C, The electrical characteristics were measured and shown for each.
  • 17 to 20 are graphs illustrating electrical characteristics of a transistor according to Example 1 including the semiconductor thin film according to Example 1 heat-treated in a furnace.
  • FIG. 17 shows electrical characteristics of a transistor including a semiconductor thin film heat-treated at 300° C., and the results are summarized in Table 5 below.
  • 18 shows the electrical characteristics of a transistor including a semiconductor thin film heat-treated at 350° C., and the results are summarized in Table 6 below.
  • FIG. 19 shows electrical characteristics of a transistor including a semiconductor thin film heat treated at 400° C., and the results are summarized in Table 7 below.
  • FIG. 20 shows electrical characteristics of a transistor including a semiconductor thin film heat-treated at 450°C, and the results are summarized in Table 8 below.
  • the number of repetitions of the first unit process When the number of repetitions of the second unit process is 6:1, the mobility ( ⁇ sat ) and the on/off ratio ( I ON /I OFF ) increased, and then decreased.
  • the ratio of the number of repetitions of the first unit process: the second unit process is 4:1, the heat treatment temperature of the semiconductor thin film is controlled to be more than 350°C and less than 450°C.
  • the electrical characteristics of the transistor are improved as the heat treatment temperature of the semiconductor thin film is controlled to be more than 300°C and less than 400°C. .
  • Example According to 2 an In 2 O 3 semiconductor thin film was prepared.
  • the In precursor a compound represented by the following ⁇ Formula 1> was used.
  • Example 2-1, 2-2, 2-3, and 2-4 Process temperatures of the semiconductor thin films according to Examples 2-1, 2-2, 2-3, and 2-4 are summarized in Table 11 below.
  • Example 2-1 100°C
  • Example 2-2 150°C
  • Example 2-3 200°C
  • Example 2-4 250°C
  • Example 21 is a graph showing electrical characteristics of a semiconductor thin film according to Example 2 of the present invention.
  • Example 22 is a graph showing the structure of a semiconductor thin film according to Example 2 of the present invention.
  • Example 2-1 (100° C.) 1.56 C: N/A N: N/A
  • Example 2-2 (150°C) 1.50 C: N/A N: N/A
  • Example 2-3 (200°C) 1.50 C: N/A N: N/A
  • Example 2-4 (250°C) 1.47 C: N/A N: N/A
  • the drain current (A) according to the gate voltage (V) of the transistors according to Examples 2-1 to 2-4 of the present invention was measured and shown.
  • FIGS. 23 and 26 in the case of a transistor including a semiconductor thin film deposited at a temperature of 100 ° C, the insulator characteristic appears, and in the case of a transistor including a semiconductor thin film deposited at a temperature of 250 ° C, the conducting characteristic shows that could check
  • FIGS. 24 and 25 in the case of a transistor including a semiconductor thin film deposited at a temperature of 150° C. and 200° C., it was confirmed that the semiconductor thin film exhibited semiconductor characteristics as the semiconductor thin film was subjected to UV heat treatment.
  • the semiconductor thin film increment temperature is increased in order to improve the electrical characteristics of the transistor. It was found that it is effective to control the temperature to be more than 100°C and less than 250°C.
  • UV annealing the prepared thin film at a temperature of 250° C. for 1 hour to In 2 O 3 semiconductor thin film according to Example 3 was prepared.
  • In precursor a compound represented by the following ⁇ Formula 1> was used.
  • Example 3- It was defined as a semiconductor thin film according to 1, 3-2, 3-3, and 3-4.
  • Process temperatures of the semiconductor thin films according to Examples 3-1, 3-2, 3-3, and 3-4 are summarized in Table 11 below.
  • Example 3-1 100°C
  • Example 3-2 150°C
  • Example 3-3 200°C
  • Example 3-4 250°C
  • the semiconductor thin film (20 nm thick) according to Examples 3-1 to 3-4, and an ITO source electrode (100 nm thick) on the gate insulating film and ITO drain electrodes (100 nm thick) were formed to prepare transistors according to Examples 3-1 to 3-4.
  • Example 27 is a graph showing electrical characteristics of a semiconductor thin film according to Example 3 of the present invention.
  • Example 28 is a graph showing the structure of a semiconductor thin film according to Example 3 of the present invention.
  • the crystal structures of the semiconductor thin films according to Examples 3-1 (100° C.), 3-2 (150° C.), 3-3 (200° C.), and 3-4 (250° C.) were measured. was indicated.
  • the semiconductor thin films according to Examples 3-1 (100° C.) and 3-2 (150° C.) show a cubic structure, which is a general structure of In 2 O 3, and Example 3-3 ( 200°C) and 3-4 (250°C), it was confirmed that the semiconductor thin film exhibited a rhombohedral structure.
  • Example 3-1 (100° C.) 1.27 C:14.62
  • Example 3-2 (150° C.) 1.29 C: 1.51
  • Example 3-3 (200°C) 1.60 C:1.24
  • Example 3-4 (250°C) 1.62 C:1.43
  • the O/In ratio is about 1.3, 200°C and 250°C at 100°C and 150°C in the same tendency as the crystal structure. At °C, it has a value of about 1.6, and at 100 °C, it was confirmed that about 14% of carbon impurities were included. 29 to 32 are graphs illustrating electrical characteristics of a transistor according to Example 3 of the present invention.
  • the drain current (A) according to the gate voltage (V) of the transistors according to Examples 3-1 to 3-4 of the present invention was measured and shown.
  • FIG. 29 100
  • the insulator characteristic appears, and as can be seen in FIGS. 31 and 32, in the case of a transistor including a semiconductor thin film deposited at a temperature of 200 °C and 250 °C, the conducting characteristic is could be seen to indicate.
  • FIG. 30 in the case of a transistor including a semiconductor thin film deposited at a temperature of 150° C., it was confirmed that the semiconductor thin film exhibited semiconductor characteristics as the semiconductor thin film was subjected to UV heat treatment.
  • the semiconductor thin film stacking temperature is controlled to be more than 100°C and less than 200°C in order to improve the electrical properties of the transistor. was found to be effective.
  • the semiconductor layer manufacturing method comprises the steps of preparing a substrate, and a first unit process of reacting a first precursor containing indium (In) and a first reaction source, gallium (Ga). performing a second unit process of reacting a second precursor including a second reaction source and a second reaction source to form a semiconductor layer including the indium and gallium on the substrate, wherein the first The first precursor and the second precursor may include the same ligand. Accordingly, since the composition ratio in the semiconductor layer is easily controlled, electrical characteristics and reliability of a transistor including the semiconductor layer may be improved.

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Abstract

반도체층 제조방법이 제공된다. 상기 반도체층 제조방법은, 기판을 준비하는 단계, 및 인듐(In)을 포함하는 제1 전구체 및 제1 반응 소스를 반응시키는 제1 유닛 공정(first unit process), 갈륨(Ga)을 포함하는 제2 전구체 및 제2 반응 소스를 반응시키는 제2 유닛 공정(second unit process)을 수행하여, 상기 기판 상에 상기 인듐 및 상기 갈륨을 포함하는 반도체층을 형성하는 단계를 포함할 수 있다.

Description

반도체층 및 그 제조방법, 그리고 이를 포함하는 트랜지스터
본 발명은 반도체층 및 그 제조방법, 그리고 이를 포함하는 트랜지스터에 관한 것으로서, 보다 구체적으로는 기판 상에 인듐을 포함하는 전구체 및 반응 소스를 제공하여 형성된 반도체층 및 그 제조방법, 그리고 이를 포함하는 트랜지스터에 관련된 것이다.
현재 디스플레이 시장, 특히 LCD 분야에서는 주로 a-Si 기반의 트랜지스터를 주로 사용하고 있다. 하지만 최근 고해상도 및 OLED의 적용을 원하는 시장의 요구에 따라 산화물 반도체 기반의 트랜지스터를 연구 중에 있다.
예를 들어, 대한민국 특허 공개 번호 10-2019-0067556(출원번호: 10-2017-016714, 출원인: 연세대학교 산학협력단)에는, 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연 막을 형성하는 단계, 상기 게이트 절연막 상에 반도체 박막을 형성하는 단계, 및 상기 반도체 박막 상에 서로 이 격되는 소스/드레인 전극을 형성하는 단계를 포함하고, 상기 반도체 박막을 형성하는 단계는, 산화물 반도체 타겟 및 폴리머 타겟을 이용한 코-스퍼터링(co-sputtering) 방법으로 상기 반도체 박막이 형성하여 상기 반도체 박 막의 소수성을 개선하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터 및 그 제조방법이 개시되어 있다.
하지만, 기존의 스퍼터링 시스템을 이용한 산화물 박막 반도체층의 경우 신뢰성과 이동도의 조절이 어려운 단점이 있다. 또한, 고 이동도 소재의 경우 일반적으로 신뢰성이 안좋은 단점이 있으며, 반대로 신뢰성이 좋은 소재의 경우에는 이동도가 낮은 단점이 있다. 또한, 정밀한 두께의 조절이 힘들며 조성 조절을 통한 특성제어가 힘든 단점이 있다. 뿐만 아니라, 박막 증착 이후의 과정에도 대부분 필연적으로 높은 온도의 열처리가 필요하기 때문에 저온 공정에서 사용이 힘들다는 단점이 있다. 이에 따라, 상술된 문제점들을 해결할 수 있는 산화물 반도체 박막의 형성과 관련된 다양한 기술들이 연구 및 개발되고 있다.
[선행기술문헌]
[특허문헌]
(특허문헌 1) 대한민국 특허 공개 번호 10-2019-0067556
본 발명이 해결하고자 하는 일 기술적 과제는, 이동도(mobility)가 향상된 반도체층 및 그 제조방법, 그리고 이를 포함하는 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 온/오프 비율(ION/IOFF)이 향상된 반도체층 및 그 제조방법, 그리고 이를 포함하는 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 조성의 제어가 용이한 반도체층 및 그 제조방법, 그리고 이를 포함하는 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 신뢰성이 향상된 반도체층 및 그 제조방법, 그리고 이를 포함하는 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상술된 기술적 과제들을 해결하기 위해 본 발명은 반도체층 제조방법을 제공한다.
일 실시 예에 따르면, 상기 반도체층 제조방법은, 기판을 준비하는 단계, 및 인듐(In)을 포함하는 제1 전구체 및 제1 반응 소스를 반응시키는 제1 유닛 공정(first unit process), 갈륨(Ga)을 포함하는 제2 전구체 및 제2 반응 소스를 반응시키는 제2 유닛 공정(second unit process)을 수행하여, 상기 기판 상에 상기 인듐 및 상기 갈륨을 포함하는 반도체층을 형성하는 단계를 포함하되, 상기 제1 전구체 및 상기 제2 전구체는, 동일한 화학 구조의 리간드(ligand)를 갖는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 전구체는 아래의 <화학식 1>로 표현되는 화합물을 포함하고, 상기 제2 전구체는 아래의 <화학식 2>로 표현되는 화합물을 포함할 수 있다.
<화학식 1>
Figure PCTKR2021004685-appb-I000001
<화학식 2>
Figure PCTKR2021004685-appb-I000002
일 실시 예에 따르면, 상기 반도체층을 형성하는 단계 이후, 상기 반도체층을 열처리하는 단계를 더 포함하되, 상기 반도체층의 열처리 온도는, 상기 제1 유닛 공정의 반복 수행 횟수 및 상기 제2 유니 공정의 반복 수행 횟수에 따라서 제어되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 유닛 공정의 반복 수행 횟수: 상기 제2 유닛 공정의 반복 수행 횟수가 4:1인 경우, 상기 반도체층은 350℃ 초과 450℃ 미만으로 열처리되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 유닛 공정의 반복 수행 횟수: 상기 제2 유닛 공정의 반복 수행 횟수가 6:1인 경우, 상기 반도체층은 300℃ 초과 400℃ 미만으로 열처리되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 반도체층은, 자외선(UV)에 의해 열처리되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 반응 소스 및 상기 제2 반응 소스는, 산소(O2) 및 아르곤(Ar)이 혼합된 플라즈마(plasma)를 포함할 수 있다.
다른 실시 예에 따르면, 상기 반도체층 제조방법은, 기판을 준비하는 단계, 상기 기판 상에 인듐을 포함하는 전구체를 제공하는 단계, 상기 전구체가 제공된 상기 기판 상에 반응 소스를 제공하여, 상기 전구체 및 상기 반응 소스가 반응된 반도체층을 제1 온도에서 형성하는 단계, 및 상기 반도체층을 제2 온도로 열처리하는 단계를 포함하되, 상기 반응 소스의 종류에 따라, 상기 반도체층의 열처리 온도가 제어되는 것을 포함할 수 있다.
다른 실시 예에 따르면, 상기 반응 소스는 산소(O2) 및 아르곤(Ar)이 혼합된 플라즈마(plasma)를 포함하고, 상기 제1 온도는 100℃ 초과 250℃ 미만으로 제어되는 것을 포함할 수 있다.
다른 실시 예에 따르면, 상기 반응 소스는 물(H-2O)을 포함하고, 상기 제1 온도는 100℃ 초과 200℃ 미만으로 제어되는 것을 포함할 수 있다.
다른 실시 예에 따르면, 상기 전구체는 아래의 <화학식 1>로 표현되는 화합물을 포함할 수 있다.
<화학식 1>
Figure PCTKR2021004685-appb-I000003
상술된 기술적 과제들을 해결하기 위해 본 발명은 트랜지스터를 제공한다.
일 실시 예에 따르면, 상기 트랜지스터는, 기판, 상기 기판 상에 배치되는 게이트 절연막, 상기 게이트 절연막 상에 배치되고, 인듐(In) 및 갈륨(Ga)을 포함하는 활성층, 및 상기 활성층의 일측과 접촉되도록 상기 게이트 절연막 상에 배치되는 소스(source) 전극, 및 상기 활성층의 타측과 접촉되도록 상기 게이트 절연막 상에 배치되는 드레인(drain) 전극을 포함하되, 상기 활성층 내에서 상기 인듐의 함량은 25.3 wt% 초과 33.5 wt% 미만이고, 상기 갈륨의 함량은 6.8 wt% 초과 16.9 wt% 미만인 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 활성층의 이동도(mobility)는 26.0 cm2/Vs 이상인 것을 포함할 수 있다.
일 실시 예에 따르면, 온(ON)/오프(OFF) 비율(ION/IOFF)은 6.2E+10 이상인 것을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체층 제조방법은, 기판을 준비하는 단계, 및 인듐(In)을 포함하는 제1 전구체 및 제1 반응 소스를 반응시키는 제1 유닛 공정(first unit process), 갈륨(Ga)을 포함하는 제2 전구체 및 제2 반응 소스를 반응시키는 제2 유닛 공정(second unit process)을 수행하여, 상기 기판 상에 상기 인듐 및 상기 갈륨을 포함하는 반도체층을 형성하는 단계를 포함하되, 상기 제1 전구체 및 상기 제2 전구체는, 리간드(ligand)가 같은 것을 포함할 수 있다. 이에 따라, 상기 반도체층 내의 조성비가 용이하게 제어되므로, 상기 반도체층을 포함하는 트랜지스터의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 반도체층 제조방법을 설명하는 순서도이다.
도 2 내지 도 7은 본 발명의 제1 실시 예에 따른 반도체층의 제조 공정을 나타내는 도면들이다.
도 8은 본 발명의 제1 실시 예에 따른 반도체층을 포함하는 트랜지스터를 나타내는 도면이다.
도 9는 본 발명의 제2 실시 예에 따른 반도체층 제조방법을 설명하는 순서도이다.
도 10은 본 발명의 제2 실시 예에 따른 반도체층을 나타내는 도면이다.
도 11 및 도 12는 반응 소스에 따른 반도체층 제조 공정을 나타내는 도면이다.
도 13은 본 발명의 실시 예 1에 따른 반도체 박막 내의 In 성장률을 나타내는 그래프이다.
도 14는 본 발명의 실시 예 1에 따른 반도체 박막 내의 Ga 성장률을 나타내는 그래프이다.
도 15 및 도 16은 UV annealing된 실시 예 1에 따른 반도체 박막을 포함하는 실시 예 1에 따른 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 17 내지 도 20은 로(furnace) 내에서 열처리된 실시 예 1에 따른 반도체 박막을 포함하는 실시 예 1에 따른 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 21은 본 발명의 실시 예 2에 따른 반도체 박막의 전기적 특성을 나타내는 그래프이다.
도 22는 본 발명의 실시 예 2에 따른 반도체 박막의 구조를 나타내는 그래프이다.
도 23 내지 도 26은 본 발명의 실시 예 2에 따른 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 27은 본 발명의 실시 예 3에 따른 반도체 박막의 전기적 특성을 나타내는 그래프이다.
도 28은 본 발명의 실시 예 3에 따른 반도체 박막의 구조를 나타내는 그래프이다.
도 29 내지 도 32는 본 발명의 실시 예 3에 따른 트랜지스터의 전기적 특성을 나타내는 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 제1 실시 예에 따른 반도체층 제조방법을 설명하는 순서도이고, 도 2 내지 도 7은 본 발명의 제1 실시 예에 따른 반도체층의 제조 공정을 나타내는 도면들이고, 도 8은 본 발명의 제1 실시 예에 따른 반도체층을 포함하는 트랜지스터를 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 기판(100)이 준비된다(S110). 일 실시 예에 따르면, 상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘(Si) 기판일 수 있다. 이와 달리, 다른 실시 예에 따르면, 상기 기판(100)은 금속 기판, 플라스틱 기판, 또는 유리 기판 일 수 있다. 상기 기판(100)의 종류는 제한되지 않는다.
도 1 내지 도 7을 참조하면, 상기 기판(100) 상에 반도체층(200)이 형성될 수 있다(S120). 일 실시 예에 따르면, 상기 반도체층(200)은 원자층 증착법(Atomic Layer Deposition)으로 형성될 수 있다. 구체적으로, 상기 반도체층(200) 형성 단계는, 도 1 및 도 2에 도시된 바와 같이, 상기 기판(100) 상에 제1 전구체를 제공하는 단계, 퍼지(purge) 단계, 상기 제1 전구체가 제공된 상기 기판(100) 상에 제1 반응 소스를 제공하는 단계, 퍼지(purge) 단계, 상기 기판(100) 상에 제2 전구체를 제공하는 단계, 퍼지(purge) 단계, 상기 제2 전구체가 제공된 상기 기판(100) 상에 제2 반응 소스를 제공하는 단계, 및 퍼지(purge) 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 전구체는 인듐(In)을 포함할 수 있다. 이와 달리, 상기 제2 전구체는 갈륨(Ga)을 포함할 수 있다. 다만, 상기 제1 전구체 및 상기 제2 전구체는 리간드(ligand)가 같을 수 있다. 보다 구체적으로, 상기 제1 전구체는 아래의 <화학식 1>로 표현되는 화합물을 포함하고, 상기 제2 전구체는 아래의 <화학식 2>로 표현되는 화합물을 포함할 수 있다.
<화학식 1>
Figure PCTKR2021004685-appb-I000004
<화학식 2>
Figure PCTKR2021004685-appb-I000005
일 실시 예에 따르면, 상기 제1 반응 소스 및 상기 제2 반응 소스는 서로 같을 수 있다. 예를 들어, 상기 제1 반응 소스 및 상기 제2 반응 소스는 산소(O2) 및 아르곤(Ar)이 50:50 wt%의 비율로 혼합된 플라즈마(plasma)를 포함할 수 있다. 플라즈마를 통해 박막이 제조되는 경우, 기존의 스퍼터링(sputtering) 시스템을 통해 제작된 박막과 비교하여 품질이 향상될 수 있다.
상술된 바와 같이, 상기 제1 전구체가 인듐(In)을 포함하고, 상기 제2 전구체가 갈륨(Ga)을 포함하고, 상기 제1 및 제2 반응 소스가 산소(O2)를 포함하는 경우, 상기 반도체층(200)은 IGO를 포함할 수 있다.
상기 제1 전구체 제공 단계-퍼지 단계-제1 반응 소스 제공 단계-퍼지 단계는 제1 유닛 공정(first unit process)로 정의될 수 있다. 반면, 상기 제2 전구체 제공 단계-퍼지 단계-제2 반응 소스 제공 단계-퍼지 단계는 제2 유닛 공정(second unit process)로 정의될 수 있다. 또한, 상기 제1 유닛 공정 및 상기 제2 유닛 공정이 순차적으로 수행되는 경우, 상기 제1 유닛 공정 및 상기 제2 유닛 공정은 그룹 공정(group process)로 정의될 수 있다.
일 실시 예에 따르면, 상기 제1 유닛 공정이 수행되는 경우, 제1 물질층(210)이 형성될 수 있다. 즉, 상기 제1 전구체 및 상기 제1 반응 소스가 반응되어, 상기 제1 물질층(210)이 형성될 수 있다. 이와 달리, 상기 제2 유닛 공정이 수행되는 경우, 제2 물질층(220)이 형성될 수 있다. 즉, 상기 제2 전구체 및 상기 제2 반응 소스가 반응되어, 상기 제2 물질층(220)이 형성될 수 있다.
일 실시 예에 따르면, 상기 그룹 공정은 반복적으로 수행될 수 있다. 이에 따라, 상기 기판(100) 상에 상기 제1 물질층(210) 및 상기 제2 물질층(220)이 교대로, 그리고 반복적으로 형성될 수 있다. 이 경우, 복수의 상기 제1 물질층(210) 및 복수의 상기 제2 물질층(220)은 반도체층(200)으로 정의될 수 있다.
다른 실시 예에 따르면, 상기 제1 유닛 공정 및 상기 제2 유닛 공정이 각각 복수회 반복 수행될 수 있다. 상기 제1 유닛 공정 및 상기 제2 유닛 공정이 복수회 반복 수행되는 경우, 상기 제1 물질층(210) 및 상기 제2 물질층(220)의 두께가 각각 제어될 수 있다. 예를 들어, 상기 제1 유닛 공정의 반복 수행 횟수가 증가되는 경우, 상기 제1 물질층(210)의 두께가 증가될 수 있다. 또한, 상기 제2 유닛 공정의 반복 수행 횟수가 증가되는 경우, 상기 제2 물질층(220)의 두께가 증가될 수 있다. 이에 따라, 상기 기판(100) 상에 두께가 제어된 상기 제1 물질층(210) 및 제2 물질층(220)이 배치될 수 있다. 이 경우, 두께가 제어된 상기 제1 물질층(210) 및 상기 제2 물질층(220)은 상기 반도체층(200)으로 정의될 수 있다.
상술된 바와 같이, 상기 제1 전구체 및 상기 제2 전구체는 같은 리간드(ligand)를 포함함에 따라, 상기 반도체층(200)은 상기 제1 전구체 제공 단계-상기 제2 전구체 제공 단계-퍼지 단계-반응 소스 제공 단계-퍼지 단계를 통해 형성될 수 있다. 상기 반응 소스는, 상술된 제1 및 제2 반응 소스와 같을 수 있다. 이 경우, 상기 제1 유닛 공정 및 상기 제2 유닛 공정이 순차적으로 수행되는 경우와 비교하여, 퍼지(purge) 단계의 횟수가 줄어들게 되므로, 공정 비용 및 절차가 간소화되는 장점 있다.
일 실시 예에 따르면, 상기 반도체층(200)은 상기 제1 물질층(210) 및 상기 제2 물질층(220)으로 구분되지 않을 수 있다. 보다 구체적으로, 상기 제1 물질층(210) 및 상기 제2 물질층(220)이 각각 소정의 두께를 갖지 못하는 경우, 상기 반도체층(200) 내에서 상기 제1 물질층(210) 및 상기 제2 물질층(220)이 시각적으로 구분되지 않을 수 있다.
이와 달리, 다른 실시 예에 따르면, 상기 반도체층(200)은 상기 제1 물질층(210) 및 상기 제2 물질층(220)이 구분될 수 있다. 보다 구체적으로, 상기 제1 물질층(210) 및 상기 제2 물질층(220)이 각각 소정의 두께 이상으로 형성되는 경우, 상기 반도체층(200) 내에서 상기 제1 물질층(210) 및 상기 제2 물질층(220)이 시각적으로 구분될 수 있다.
일 실시 예에 따르면, 상기 제1 유닛 공정 및 상기 제2 유닛 공정의 비율이 제어되어, 상기 반도체층(200) 내의 상기 인듐(In) 및 상기 갈륨(Ga)의 비율이 제어될 수 있다. 예를 들어, 상기 제1 유닛 공정의 반복 수행 비율이 상기 제2 유닛 공정의 반복 수행 비율 대비 3배 초과 9배 미만으로 제어될 수 있다. 이 경우, 상기 반도체층(200) 내의 상기 인듐(In)의 함량은 25.3 wt% 초과 33.5 wt% 미만으로 제어되고, 상기 갈륨(Ga)의 함량은 6.8 wt% 초과 16.9 wt% 미만으로 제어될 수 있다. 이에 따라, 상기 반도체층(200)을 포함하는 트랜지스터의 성능이 향상될 수 있다. 상기 반도체층(200)을 포함하는 트랜지스터의 구체적인 구조는 후술된다.
보다 구체적으로, 상기 제1 유닛 공정의 반복 수행 비율: 상기 제2 유닛 공정의 반복 수행 비율이 4:1 또는 6:1로 제어되는 경우, 상기 반도체층(200)을 포함하는 트랜지스터의 이동도(mobility), 온/오프 비율(ION/IOFF) 등의 전기적 특성이 향상될 수 있다. 상기 제1 유닛 공정의 반복 수행 비율: 상기 제2 유닛 공정의 반복 수행 비율이 4:1인 경우, 상기 반도체층(200) 내의 상기 인듐(In)의 함량은 28.6 wt%이고, 상기 갈륨(Ga)의 함량은 12.6 wt%일 수 있다. 이와 달리, 상기 제1 유닛 공정의 반복 수행 비율: 상기 제2 유닛 공정의 반복 수행 비율이 6:1인 경우, 상기 반도체층(200) 내의 상기 인듐(In)의 함량은 31.3 wt%이고, 상기 갈륨(Ga)의 함량은 9.3 wt%일 수 있다.
일 실시 예에 따르면, 상기 제1 전구체 및 상기 제2 전구체의 리간드가 같은 경우, 상기 제2 유닛 공정의 반복 수행 횟수 대비 상기 제1 유닛 공정의 반복 수행 횟수의 증가 비율과, 상기 반도체층(200) 내의 상기 인듐(In) 함량에 대한 상기 갈륨(Ga) 함량의 감소 비율이 실질적으로 일정할 수 있다. 예를 들어, 상기 제2 유닛 공정의 반복 수행 횟수 대비 상기 제1 유닛 공정의 반복 수행 횟수가 100% 증가하는 경우, 상기 반도체층(200) 내의 상기 인듐(In) 함량에 대한 상기 갈륨(Ga) 함량이 약 100% 감소될 수 있다.
구체적으로, 상기 제1 유닛 공정의 반복 수행 비율: 상기 제2 유닛 공정의 반복 수행 비율이 3:1에서 6:1로 변화되는 경우, 상기 반도체층(200) 내의 상기 인듐(In) 함량: 상기 갈륨(Ga) 함량은 1:0.67에서 1:0.30으로 변화될 수 있다. 결과적으로, 상기 제1 전구체 및 상기 제2 전구체의 리간드(ligand)가 같은 경우, 상기 반도체층(200) 내의 상기 인듐(In) 및 상기 갈륨(Ga)의 함량이 용이하게 제어될 수 있다.
상기 반도체층(200)은 열처리될 수 있다. 예를 들어, 상기 반도체층(200)은 자외선(UV)에 의하여 열처리될 수 있다. 이와 달리, 다른 예를 들어, 상기 반도체층(200)은 로(furnace) 내에서 열처리될 수 있다.
일 실시 예에 따르면, 상기 반도체층(200)의 열처리 온도는 상기 제1 유닛 공정의 반복 수행 횟수 및 상기 제2 유닛 공정의 반복 수행 횟수에 따라서 제어될 수 있다. 예를 들어, 상기 제1 유닛 공정의 반복 수행 횟수: 상기 제2 유닛 공정의 반복 수행 횟수가 4:1인 경우, 상기 반도체층(200)은 350℃ 초과 450℃ 미만으로 열처리될 수 있다. 이와 달리, 다른 예를 들어, 상기 제1 유닛 공정의 반복 수행 횟수: 상기 제2 유닛 공정의 반복 수행 횟수가 6:1인 경우, 상기 반도체층(200)은 300℃ 초과 400℃ 미만으로 열처리될 수 있다. 이 경우, 상기 반도체층(200)을 포함하는 트랜지스터의 성능(예를 들어, 이동도, 온/오프 비율 등)이 향상될 수 있다.
상기 반도체층(200)은, 트랜지스터의 활성층(active layer)으로 사용될 수 있다. 구체적으로, 도 8에 도시된 바와 같이, 상기 트랜지스터는, 기판(100), 상기 기판(100) 상에 배치되는 게이트 절연막(110), 상기 게이트 절연막(110) 상에 배치되는 활성층(200), 상기 활성층(200)의 일측과 접촉되도록 상기 게이트 절연막(110) 상에 배치되는 소스 전극(source, S), 및 상기 활성층(200)의 타측과 접촉되도록 상기 게이트 절연막(110) 상에 배치되는 드레인 전극(drain, D)을 포함할 수 있다.
이 경우, 상기 활성층(200)은, 인듐(In)의 함량이 25.3 wt% 초과 33.5 wt% 미만으로 제어되고, 갈륨(Ga)의 함량이 6.8 wt% 초과 16.9 wt% 미만으로 제어될 수 있다. 또한, 상기 활성층(200)의 제조 과정에서 열처리 온도가 300℃ 초과 400℃ 미만 또는 350℃ 초과 450℃ 미만으로 제어될 수 있다. 이에 따라, 26.0 cm2/Vs 이상의 높은 이동도(mobility) 및 6.2E+10 이상의 높은 온(ON)/오프(OFF) 비율(ION/IOFF)을 갖는 트랜지스터가 제공될 수 있다.
본 발명의 제1 실시 예에 따른 반도체층 제조방법은, 상기 기판(100)을 준비하는 단계, 및 상기 인듐(In)을 포함하는 상기 제1 전구체 및 상기 제1 반응 소스를 반응시키는 상기 제1 유닛 공정(first unit process), 상기 갈륨(Ga)을 포함하는 상기 제2 전구체 및 상기 제2 반응 소스를 반응시키는 상기 제2 유닛 공정(second unit process)을 수행하여, 상기 기판(100) 상에 상기 인듐 및 상기 갈륨을 포함하는 상기 반도체층(200)을 형성하는 단계를 포함하되, 상기 제1 전구체 및 상기 제2 전구체는, 리간드(ligand)가 같은 것을 포함할 수 있다. 이에 따라, 상기 반도체층(200) 내의 조성비가 용이하게 제어되므로, 상기 반도체층(200)을 포함하는 트랜지스터의 전기적 특성 및 신뢰성이 향상될 수 있다.
이상, 본 발명의 제1 실시 예에 따른 반도체층 제조방법이 설명되었다. 이하, 인듐(In)을 포함하는 전구체와 반응 소스를 반응시켜 반도체층을 형성하는 본 발명의 제2 실시 예에 따른 반도체층 제조방법이 설명된다.
도 9는 본 발명의 제2 실시 예에 따른 반도체층 제조방법을 설명하는 순서도이고, 도 10은 본 발명의 제2 실시 예에 따른 반도체층을 나타내는 도면이고, 도 11 및 도 12는 반응 소스에 따른 반도체층 제조 공정을 나타내는 도면이다.
도 9 및 도 10을 참조하면, 기판(100)이 준비된다(S210). 일 실시 예에 따르면, 상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘(Si) 기판일 수 있다. 이와 달리, 다른 실시 예에 따르면, 상기 기판(100)은 금속 기판, 플라스틱 기판, 또는 유리 기판 일 수 있다. 상기 기판(100)의 종류는 제한되지 않는다.
상기 기판(100) 상에 인듐(In)을 포함하는 전구체가 제공될 수 있다(S220). 예를 들어, 상기 전구체는 아래의 <화학식 1>로 표현되는 화합물을 포함할 수 있다.
<화학식 1>
Figure PCTKR2021004685-appb-I000006
상기 전구체가 제공된 상기 기판(100) 상에 반응 소스가 제공될 수 있다. 이 경우, 상기 전구체 및 상기 반응 소스가 반응될 수 있다. 이에 따라, 반도체층(200)이 형성될 수 있다(S230). 일 실시 예에 따르면, 상기 반응 소스가 제공되기 전 및 상기 반응 소스가 제공된 후, 퍼지(purge) 공정이 수행될 수 있다. 즉, 상기 전구체 제공 단계-퍼지(purge) 단계-상기 반응 소스 제공 단계-퍼지(purge) 단계를 통해 상기 반도체층(200)이 형성될 수 있다. 상기 반도체층 형성 단계는 제1 온도에서 수행될 수 있다.
일 실시 예에 따르면, 상기 반응 소스는 산소(O2) 및 아르곤(Ar)이 50:50 wt%의 비율로 혼합된 플라즈마(plasma)를 포함할 수 있다. 이와 달리, 다른 실시 예에 따르면, 상기 반응 소스는 물(H2O)을 포함할 수 있다. 이에 따라, 상기 반도체층(200)은 인듐 산화물(InxOy, x,y>0)을 포함할 수 있다.
즉, 상기 반도체층(200)은 도 11에 도시된 바와 같이, 상기 전구체 제공 단계-퍼지(purge) 단계-O2/Ar 플라즈마(plasma) 제공 단계-퍼지(purge) 단계를 통해 제조되거나, 도 12에 도시된 바와 같이, 상기 전구체 제공 단계-퍼지(purge) 단계-H2O 제공 단계-퍼지(purge) 단계를 통해 제조될 수 있다.
일 실시 예에 따르면, 상기 제1 온도는 상기 반응 소스의 종류에 따라서 제어될 수 있다. 예를 들어, 상기 반응 소스가 산소(O2) 및 아르곤(Ar)이 혼합된 플라즈마(plasma)를 포함하는 경우, 상기 제1 온도는 100℃ 초과 250℃ 미만의 온도에서 열처리될 수 있다. 이와 달리, 다른 예를 들어, 상기 반응 소스가 물(H2O)을 포함하는 경우, 상기 제1 온도는 100℃ 초과 200℃ 미만의 온도에서 열처리될 수 있다. 이 경우, 상기 반도체층(200)을 포함하는 트랜지스터의 성능(예를 들어, 이동도, 온/오프 비율 등)이 향상될 수 있다.
상기 반도체층(200)은 제2 온도로 열처리될 수 있다(S240). 예를 들어, 상기 반도체층(200)은 자외선(UV)에 의하여 열처리될 수 있다. 이와 달리, 다른 예를 들어, 상기 반도체층(200)은 로(furnace) 내에서 열처리될 수 있다.
본 발명의 제2 실시 예에 따른 반도체층 제조방법은, 상기 기판(100)을 준비하는 단계, 상기 기판(100) 상에 상기 인듐을 포함하는 상기 전구체를 제공하는 단계, 상기 전구체가 제공된 상기 기판(100) 상에 상기 반응 소스를 제공하여, 상기 전구체 및 상기 반응 소스가 반응된 상기 반도체층(200)을 형성하는 단계, 및 상기 반도체층(200)을 열처리하는 단계를 포함하되, 상기 반응 소스의 종류에 따라, 상기 반도체층(200)의 열처리 온도가 제어되는 것을 포함할 수 있다. 이에 따라, 상기 반도체층(200)을 포함하는 트랜지스터의 전기적 특성이 향상될 수 있다.
이상, 본 발명의 실시 예에 따른 반도체층 제조방법 및 트랜지스터가 설명되었다. 이하, 본 발명의 실시 예에 따른 반도체층 제조방법 및 트랜지스터의 구체적인 실험 예 및 특성 평가 결과가 설명된다.
실시 예 1에 따른 반도체 박막 제조
기판 상에 제1 전구체 제공-퍼지-O2/Ar(50:50 wt%) plasma 제공-퍼지-제2 전구체 제공-퍼지-O2/Ar(50:50 wt%) plasma 제공-퍼지를 수행하여 실시 예 1에 따른 IGO 반도체 박막을 제조하였다. 제1 전구체 및 제2 전구체는 아래의 <화학식 1> 및 <화학식 2>로 표기되는 화합물을 사용하였다.
<화학식 1>
Figure PCTKR2021004685-appb-I000007
<화학식 2>
Figure PCTKR2021004685-appb-I000008
상술된 공정에서, 제1 전구체 제공-퍼지-O2/Ar plasma 제공-퍼지는 제1 유닛 공정으로 정의되고, 제2 전구체 제공-퍼지-O2/Ar plasma 제공-퍼지는 제2 유닛 공정으로 정의되며, 각 유닛 공정들은 반복 수행되었다.
보다 구체적으로, 제1 유닛 공정: 제2 유닛 공정은 2:1, 3:1, 4:1, 6:1, 9:1, 및 19:1의 비율로 반복 수행되었으며, 각각의 비율에 따라 제조된 반도체 박막은 실시 예 1-1, 실시 예 1-2, 실시 예 1-3, 실시 예 1-4, 실시 예 1-5, 및 실시 예 1-6에 따른 반도체 박막으로 정의된다. 실시 예 1-1 내지 1-6에 따른 반도체 박막의 제조 공정에서 제1 유닛 공정: 제2 유닛 공정의 비율이 아래의 <표 1>을 통하여 정리된다.
구분 제1 유닛 공정(In): 제2 유닛 공정(Ga)
실시 예 1-1 2:1
실시 예 1-2 3:1
실시 예 1-3 4:1
실시 예 1-4 6:1
실시 예 1-5 9:1
실시 예 1-6 19:1
비교 예 1에 따른 반도체 박막 제조
기판 상에 제1 전구체 제공-퍼지-O2/Ar(50:50 wt%) plasma 제공-퍼지-제2 전구체 제공-퍼지-O2/Ar(50:50 wt%) plasma 제공-퍼지를 수행하여 비교 예 1에 따른 IGO 반도체 박막을 제조하였다. 제1 전구체는 DADI([3-(dimethylamino)propyl] dimethyl indium)를 사용하였고, 제2 전구체는 TMGa(Trimethylgallium)을 사용하였다.
또한, 실시 예 1에 따른 반도체 박막에서 설명한 바와 같이, 제1 유닛 공정: 제2 유닛 공정의 비율을 2:1, 3:1, 4:1, 6:1, 9:1, 및 19:1로 제어한 후, 각각의 비율에 따라 반도체 박막을 제조하였다. 각각의 비율에 따라 제조된 반도체 박막은, 비교 예 1-1 내지 1-6에 따른 반도체 박막으로 정의된다.
실시 예 1에 따른 트랜지스터 제조
Si 게이트 상에 SiO2 게이트 절연막(100 nm 두께)을 형성한 후, 게이트 절연막 상에 상기 실시 예 1-1 내지 1-6에 따른 반도체 박막(20nm 두께), 및 ITO 소스 전극(100 nm 두께)과 ITO드레인 전극(100 nm 두께)을 형성하여 실시 예 1-1 내지 1-6에 따른 트랜지스터를 제조하였다.
도 13은 본 발명의 실시 예 1에 따른 반도체 박막 내의 In 성장률을 나타내는 그래프이고, 도 14는 본 발명의 실시 예 1에 따른 반도체 박막 내의 Ga 성장률을 나타내는 그래프이다.
도 13 및 도 14를 참조하면, 상기 실시 예 1에 따른 반도체 박막을 준비하되, 제1 전구체 및 제2 전구체의 온도(precursor temperature, ℃)에 따른 GPC(Å/cycle) 및 Refractive index를 측정하여 나타내었다. 반도체 박막의 전체적인 성장 온도(Growth Temperature)는 200℃로 제어되었고, O2/Ar plasma는 300W, 5s로 제어되었다. 또한, 실시 예 1-2 내지 1-6에 따른 반도체 박막의 계산된 증착률과 실제 증착률을 측정하였으며, 그 결과는 아래의 <표 2>를 통해 정리된다.
구분 Ga% Calculated GPC
(Å/cycle)		 Experimental GPC
(Å/cycle)
실시 예 1-2 (3:1) 25 4.2 4.0
실시 예 1-3 (4:1) 20 5.3 5.3
실시 예 1-4 (6:1) 15 7.4 7.6
실시 예 1-5 (9:1) 10 10.6 10.9
실시 예 1-6 (19:1) 5 21.2 22.8
<표 2>에서 확인할 수 있듯이, 상기 실시 예 1-3에 따른 반도체 박막은, 계산된 증착률과 실제 증착률이 일치하는 것을 확인할 수 있었다. 또한, 실시 예 1-2 내지 1-6에 따른 반도체 박막의 조성 비율 및 비교 예 1-2 내지 1-6에 따른 반도체 박막의 조성 비율을 측정하였다. 실시 예 1-2 내지 1-6에 따른 반도체 박막의 조성 비율은 아래의 <표 3>에서 정리되고, 비교 예 1-2 내지 1-6에 따른 반도체 박막의 조성 비율은 아래의 <표 4>에서 정리된다.
구분 C% In% Ga% O% In:Ga 비율
실시 예 1-2 (3:1) 2.0 25.3 16.9 55.8 1:0.67
실시 예 1-3 (4:1) 2.0 28.6 12.6 56.8 1:0.44
실시 예 1-4 (6:1) 1.9 31.3 9.3 57.4 1:0.30
실시 예 1-5 (9:1) 1.8 33.5 6.8 57.9 1:0.20
실시 예 1-6 (19:1) 1.7 36.0 3.6 58.7 1:0.10
구분 C% In% Ga% O% In:Ga 비율
비교 예 1-2 (3:1) 0.5 22.2 23.9 53.5 1:1.07
비교 예 1-3 (4:1) 0.4 24.6 20.7 54.4 1:0.84
비교 예 1-4 (6:1) 0.5 27.6 17.5 54.4 1:0.71
비교 예 1-5 (9:1) 0.2 31.0 13.5 55.2 1:0.44
비교 예 1-6 (19:1) 0.5 35.1 8.1 56.3 1:0.23
<표 3>에서 확인할 수 있듯이, 리간드(ligand)가 같은 전구체를 사용하여 제조된 실시 예 1에 따른 반도체 박막의 경우, 제1 유닛 공정: 제2 유닛 공정의 비율이 3:1에서 6:1로 증가하는 경우, In:Ga의 비율이 1:0.67에서 1:0.30으로 감소하였다. 즉, 제2 유닛 공정에 대한 제1 유닛 공정의 반복 수행 횟수 비율이 100% 증가(3->6)함에 따라, In에 대한 Ga의 비율이 약 100% 감소(0.67->0.30)하는 것을 확인할 수 있었다. 반면, <표 4>에서 확인할 수 있듯이, 리간드(ligand)가 다른 전구체를 사용하여 제조된 비교 예 1에 따른 반도체 박막의 경우, 제1 유닛 공정: 제2 유닛 공정의 비율이 3:1에서 6:1로 증가하는 경우, In:Ga의 비율이 1:1.07에서 1:0.71로 감소하였다. 즉, 즉, 제2 유닛 공정에 대한 제1 유닛 공정의 반복 수행 횟수 비율이 100% 증가(3->6)하는 경우, In에 대한 Ga의 비율은 약 50% 감소(1.07->0.71)하는 것을 확인할 수 있었다.
즉, 리간드(ligand)가 같은 전구체를 사용하여 반도체 박막을 제조하는 경우, 상기 제2 유닛 공정의 반복 수행 횟수 대비 상기 제1 유닛 공정의 반복 수행 횟수의 증가 비율과, 반도체 박막 내의 인듐(In) 함량에 대한 갈륨(Ga) 함량의 감소 비율이 실질적으로 일정하게 나타나는 것을 알 수 있었다. 결과적으로, 리간드(igand)가 같은 전구체를 사용하여 IGO 박막을 제조하는 경우, ALD 공정의 시퀀스(sequence)를 제어함으로써, IGO 박막 내의 In 함량과 Ga 함량을 용이하게 제어할 수 있음을 알 수 있다.
도 15 및 도 16은 UV annealing된 실시 예 1에 따른 반도체 박막을 포함하는 실시 예 1에 따른 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 15 및 도 16을 참조하면, 상기 실시 예 1-2 내지 1-6에 따른 트랜지스터를 준비하되, 각각의 트랜지스터가 포함하는 반도체 박막을 250℃의 온도 및 300℃의 온도에서 UV annealing 한 후, 각각에 대해 전기적 특성을 측정하여 나타내었다.
도 15 및 도 16에서 확인할 수 있듯이, 반도체 박막 내의 Ga 비율이 증가함에 따라 트랜지스터의 Vth는 positive shift 되고, slope가 점점 높아지는 것을 확인할 수 있었다. 특히, UV annealing 온도와 관계없이, 실시 예 1-3(4:1)에 따른 트랜지스터의 이동도(μsat, cm2/Vs) 및 온/오프 비율(ION/IOFF)이 가장 높게 나타나는 것을 확인할 수 있었다.
도 17 내지 도 20은 로(furnace) 내에서 열처리된 실시 예 1에 따른 반도체 박막을 포함하는 실시 예 1에 따른 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 17 내지 도 20을 참조하면, 상기 실시 예 1-1 내지 1-6에 따른 트랜지스터를 준비하되, 각각의 트랜지스터가 포함하는 반도체 박막을 300℃, 350℃, 400℃, 및 450℃의 온도에서 3시간 동안 열처리한 후, 각각에 대해 전기적 특성을 측정하여 나타내었다. 보다 구체적으로 도 17은 300℃에서 열처리된 반도체 박막을 포함하는 트랜지스터의 전기적 특성을 나타내고 그 결과는 아래의 <표 5>를 통해 정리된다. 또한, 도 18은 350℃에서 열처리된 반도체 박막을 포함하는 트랜지스터의 전기적 특성을 나타내고 그 결과는 아래의 <표 6>을 통해 정리된다. 또한, 도 19는 400℃에서 열처리된 반도체 박막을 포함하는 트랜지스터의 전기적 특성을 나타내고 그 결과는 아래의 <표 7>을 통해 정리된다. 또한, 도 20은 450℃에서 열처리된 반도체 박막을 포함하는 트랜지스터의 전기적 특성을 나타내고 그 결과는 아래의 <표 8>을 통해 정리된다.
구분 Vth[V] μsat
[cm2/Vs]		 μseff
[cm2/Vs]		 S.S.
[V/decade]		 Hysteresis
[V]		 ION/IOFF
실시 예 1-1(2:1) -1.0±0.3 3.2±0.7 3.4±0.3 0.29±0.02 0.4±0.06 1.4E+8
실시 예 1-2(3:1) -4.6±0.2 6.2±0.3 7.7±0.8 0.69±0.04 0.7±0.19 1.8E+9
실시 예 1-3(4:1) -7.9±0.4 11.7±0.3 14.5±0.5 0.73±0.08 0.6±0.07 1.6E+9
실시 예 1-4(6:1) -12.7±0.2 15.1±0.6 24.7±0.9 0.73±0.07 0.4±0.09 7.5E+11
실시 예 1-5(9:1) -16.5±0.2 11.7±1.3 21.7±1.12 0.77±0.09 0.2±0.09 5.6E+9
실시 예 1-6(19:1) -17.4±0.6 13.1±1.4 27.1±0.03 0.60±0.08 1.33±0.42 1.6E+9
구분 Vth[V] μsat
[cm2/Vs]		 μseff
[cm2/Vs]		 S.S.
[V/decade]		 Hysteresis
[V]		 ION/IOFF
실시 예 1-1(2:1) -0.6±0.2 6.5±0.4 6.8±0.5 0.29±0.03 0.48±0.01 2.9E+8
실시 예 1-2(3:1) -3.1±0.1 14.6±0.8 15.4±0.7 0.46±0.02 0.22±0.05 6.0E+8
실시 예 1-3(4:1) -6.1±0.5 14.2±0.5 16.6±0.7 0.62±0.03 0.20±0.01 4.5E+9
실시 예 1-4(6:1) -10.1±0.2 19.2±0.3 28.7±0.7 0.49±0.02 0.27±0.30 1.1E+10
실시 예 1-5(9:1) -11.8±1.1 11.2±0.1 17.5±2.5 0.44±0.11 0.71±0.46 1.6E+10
실시 예 1-6(19:1) -16.8±1.3 13.7±0.6 23.5±3.5 0.60±0.03 1.33±0.01 3.1E+9
구분 Vth[V] μsat
[cm2/Vs]		 μseff
[cm2/Vs]		 S.S.
[V/decade]		 Hysteresis
[V]		 ION/IOFF
실시 예 1-1(2:1) -1.2±0.1 3.7±0.1 3.8±0.1 0.33±0.01 0.9±0.09 1.1E+8
실시 예 1-2(3:1) -1.8±0.1 18.8±1.3 22.0±1.7 0.38±0.01 0.3±0.01 3.5E+9
실시 예 1-3(4:1) -4.0±0.6 25.0±1.3 33.5±0.6 0.33±0.02 0.2±0.09 6.2E+10
실시 예 1-4(6:1) -10.9±0.2 17.9±1.7 30.1±0.3 0.48±0.02 0.1±0.06 8.5E+9
실시 예 1-5(9:1) -8.8±0.3 18.7±0.3 30.8±0.8 0.45±0.01 0.3±0.11 2.9E+10
실시 예 1-6(19:1) -13.2±0.6 10.9±0.5 21.6±0.5 0.60±0.16 0.8±0.61 2.2E+9
구분 Vth[V] μsat
[cm2/Vs]		 μseff
[cm2/Vs]		 S.S.
[V/decade]		 Hysteresis
[V]		 ION/IOFF
실시 예 1-1(2:1) 0.2±0.1 4.9±0.1 4.9±0.1 0.27±0.02 0.53±0.08 2.3E+9
실시 예 1-2(3:1) -1.6±0.1 24.2±0.3 28.9±0.4 0.27±0.02 0.15±0.08 5.3E+9
실시 예 1-3(4:1) -5.5±0.4 26.0±0.3 36.7±0.4 0.32±0.02 0.17±0.08 8.7E+9
실시 예 1-4(6:1) -12.6±0.8 17.8±0.4 30.6±0.4 0.50±0.03 0.07±0.04 1.4E+10
실시 예 1-5(9:1) -15.5±0.5 17.0±0.3 35.0±0.6 0.39±0.03 0.11±0.07 6.1E+10
실시 예 1-6(19:1) -15.8±0.3 11.0±0.1 22.8±0.2 0.53±0.06 0.20±0.07 9.1E+9
또한, 상기 실시 예 1-3 및 1-4에 따른 트랜지스터의 반도체 박막 열처리 온도에 따른 이동도 및 온/오프 비율이 아래의 <표 9> 및 <표 10>을 통해 정리된다.
구분 μsat [cm2/Vs] ION/IOFF
300℃ 11.7±0.3 1.6E+9
350℃ 14.2±0.5 4.5E+9
400℃ 25.0±1.3 6.2E+10
450℃ 26.0±0.3 8.7E+9
<표 9>에서 확인할 수 있듯이, 제1 유닛 공정의 반복 수행 횟수: 제2 유닛 공정의 반복 수행 횟수가 4:1인 경우, 온도가 증가함에 따라 이동도(μsat)가 증가하는 것을 확인할 수 있었다. 하지만, 온/오프 비율(ION/IOFF)의 경우, 400℃까지 점점 증가하다가, 400℃ 이후 다시 감소하는 것을 확인할 수 있었다.
구분 μsat [cm2/Vs] ION/IOFF
300℃ 15.1±0.6 7.5E+11
350℃ 19.2±0.3 1.1E+10
400℃ 17.9±1.7 8.5E+9
450℃ 17.8±0.4 1.4E+10
<표 10>에서 확인할 수 있듯이, 제1 유닛 공정의 반복 수행 횟수: 제2 유닛 공정의 반복 수행 횟수가 6:1인 경우, 350℃의 온도까지 이동도(μsat) 및 온/오프 비율(ION/IOFF)이 증가하다가, 이후 감소하는 것을 확인할 수 있었다. 결과적으로 <표 9> 및 <표 10>에서 알 수 있듯이, 제1 유닛 공정: 제2 유닛 공정의 반복 수행 횟수 비율이 4:1인 경우 반도체 박막의 열처리 온도를 350℃ 초과 450℃ 미만으로 제어하고, 제1 유닛 공정: 제2 유닛 공정의 반복 수행 횟수 비율이 6:1인 경우 반도체 박막의 열처리 온도를 300℃ 초과 400℃ 미만으로 제어함에 따라, 트랜지스터의 전기적 특성이 향상되는 것을 알 수 있다.
실시 예 2에 따른 반도체 박막 제조
기판 상에 In 전구체 제공-퍼지-O2/Ar(50:50 wt%) plasma 제공-퍼지를 수행하여 박막을 제조한 후, 제조된 박막을 250℃의 온도에서 1시간 동안 UV annealing하여 실시 예 2에 따른 In2O3 반도체 박막을 제조하였다. In 전구체는 아래의 <화학식 1>로 표기되는 화합물을 사용하였다.
<화학식 1>
Figure PCTKR2021004685-appb-I000009
또한, In 전구체 제공-퍼지-O2/Ar(50:50 wt%) plasma 제공-퍼지 공정 온도를 100℃, 150℃, 200℃, 및 250℃로 제어하여 반도체 박막을 제조한 후 각각의 온도에서 제조된 박막을 실시 예 2-1, 2-2, 2-3, 및 2-4에 따른 반도체 박막으로 정의하였다. 실시 예 2-1, 2-2, 2-3, 및 2-4에 따른 반도체 박막의 공정 온도가 아래의 <표 11>을 통해 정리된다.
구분 ALD 공정 온도
실시 예 2-1 100℃
실시 예 2-2 150℃
실시 예 2-3 200℃
실시 예 2-4 250℃
실시 예 2에 따른 트랜지스터 제조
Si 게이트 상에 SiO2 게이트 절연막(100 nm 두께)을 형성한 후, 게이트 절연막 상에 상기 실시 예 2-1 내지 2-4에 따른 반도체 박막(20nm 두께), 및 ITO 소스 전극(100 nm 두께)과 ITO드레인 전극(100 nm 두께)을 형성하여 실시 예 2-1 내지 2-4에 따른 트랜지스터를 제조하였다.
도 21은 본 발명의 실시 예 2에 따른 반도체 박막의 전기적 특성을 나타내는 그래프이다.
도 21을 참조하면, 상기 실시 예 2-1(100℃), 2-2(150℃), 2-3(200℃), 및 2-4(250℃)에 따른 반도체 박막 각각에 대해, Carrier concentration(cm-3), Hall mobility(cm2/Vsec), Resistivity(Ohm cm)을 측정하여 나타내었다.
도 21에서 확인할 수 있듯이, 상기 실시 예 2에 따른 반도체 박막의 경우, 반도체 박막의 공정 온도가 증가함에 따라, Carrier concentration, 및 Hall mobility는 증가하고, Resistivity는 감소하는 것을 확인할 수 있었다.
도 22는 본 발명의 실시 예 2에 따른 반도체 박막의 구조를 나타내는 그래프이다.
도 22를 참조하면, 상기 실시 예 2-1(100℃), 2-2(150℃), 2-3(200℃), 및 2-4(250℃)에 따른 반도체 박막의 결정 구조를 측정하여 나타내었다. 도 22에서 확인할 수 있듯이, 상기 실시 예 2-1 내지 2-4에 따른 반도체 박막 모두 In2O3의 일반적인 구조인 Cubic 구조를 나타내는 것을 확인할 수 있었다.
또한, 상기 실시 예 2-1 내지 2-4에 따른 반도체 박막의 O/In ratio 및 Impurity를 측정하였고, 이는 아래의 <표 12>를 통해 정리된다.
구분 O/In Ratio Impurity
실시 예 2-1 (100℃) 1.56 C: N/A N: N/A
실시 예 2-2 (150℃) 1.50 C: N/A N: N/A
실시 예 2-3 (200℃) 1.50 C: N/A N: N/A
실시 예 2-4 (250℃) 1.47 C: N/A N: N/A
<표 12>에서 확인할 수 있듯이, 상기 실시 예 2-1 내지 2-4에 따른 반도체 박막의 경우, Carbon, Nitrogen 불순물이 없고 In/O Ratio가 1:2로 이상적인 값을 나타내는 것을 확인할 수 있었다. 도 23 내지 도 26은 본 발명의 실시 예 2에 따른 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 23 내지 도 26을 참조하면, 본 발명의 실시 예 2-1 내지 2-4에 따른 트랜지스터의 Gate Voltage(V)에 따른 Drain Current(A)를 측정하여 나타내었다. 도 23 및 도 26에서 확인할 수 있듯이, 100℃의 온도에서 증착된 반도체 박막을 포함하는 트랜지스터의 경우 insulator 특성이 나타나고, 250℃의 온도에서 증착된 반도체 박막을 포함하는 트랜지스터의 경우 conducting 특성이 나타내는 것을 확인할 수 있었다. 반면, 도 24 및 도 25에서 확인할 수 있듯이, 150℃ 및 200℃의 온도에서 증착된 반도체 박막을 포함하는 트랜지스터의 경우, 반도체 박막이 UV 열처리됨에 따라 반도체 특성을 나타내는 것을 확인할 수 있었다.
결과적으로, In 전구체 제공-퍼지-O2/Ar(50:50 wt%) plasma 제공-퍼지 공정으로 In2O3 반도체 박막을 제조하는 경우, 트랜지스터의 전기적 특성을 향상시키기 위하여 반도체 박막 증차 온도를 100℃ 초과 250℃ 미만으로 제어하는 것이 효과적임을 알 수 있었다.
실시 예 3에 따른 반도체 박막 제조
기판 상에 In 전구체 제공-퍼지-H2O 제공-퍼지를 수행하여 박막을 제조한 후, 제조된 박막을 250℃의 온도에서 1시간 동안 UV annealing하여 실시 예 3에 따른 In2O3 반도체 박막을 제조하였다. In 전구체는 아래의 <화학식 1>로 표기되는 화합물을 사용하였다.
<화학식 1>
Figure PCTKR2021004685-appb-I000010
또한, In 전구체 제공-퍼지-H2O 제공-퍼지 공정 온도를 100℃, 150℃, 200℃, 및 250℃로 제어하여 반도체 박막을 제조한 후 각각의 온도에서 제조된 박막을 실시 예 3-1, 3-2, 3-3, 및 3-4에 따른 반도체 박막으로 정의하였다. 실시 예 3-1, 3-2, 3-3, 및 3-4에 따른 반도체 박막의 공정 온도가 아래의 <표 11>을 통해 정리된다.
구분 ALD 공정 온도
실시 예 3-1 100℃
실시 예 3-2 150℃
실시 예 3-3 200℃
실시 예 3-4 250℃
실시 예 3에 따른 트랜지스터 제조
Si 게이트 상에 SiO2 게이트 절연막(100 nm 두께)을 형성한 후, 게이트 절연막 상에 상기 실시 예 3-1 내지 3-4에 따른 반도체 박막(20nm 두께), 및 ITO 소스 전극(100 nm 두께)과 ITO드레인 전극(100 nm 두께)을 형성하여 실시 예 3-1 내지 3-4에 따른 트랜지스터를 제조하였다.
도 27은 본 발명의 실시 예 3에 따른 반도체 박막의 전기적 특성을 나타내는 그래프이다.
도 27을 참조하면, 상기 실시 예 3-1(100℃), 3-2(150℃), 3-3(200℃), 및 3-4(250℃)에 따른 반도체 박막 각각에 대해, Carrier concentration(cm-3), Hall mobility(cm2/Vsec), Resistivity(Ohm cm)을 측정하여 나타내었다.
도 27에서 확인할 수 있듯이, 상기 실시 예 3에 따른 반도체 박막의 경우, 반도체 박막의 공정 온도가 증가함에 따라, Carrier concentration는 증가하고 Resistivity는 감소하며, Hall mobility는 일정하게 유지되는 것을 확인할 수 있었다.
도 28은 본 발명의 실시 예 3에 따른 반도체 박막의 구조를 나타내는 그래프이다.
도 28을 참조하면, 상기 실시 예 3-1(100℃), 3-2(150℃), 3-3(200℃), 및 3-4(250℃)에 따른 반도체 박막의 결정 구조를 측정하여 나타내었다. 도 28에서 확인할 수 있듯이, 상기 실시 예 3-1(100℃) 및 3-2(150℃)에 따른 반도체 박막은 In2O3의 일반적인 구조인 Cubic 구조를 나타내며, 상기 실시 예 3-3(200℃), 3-4(250℃)에 따른 반도체 박막은 Rhombohedral 구조를 나타내는 것을 확인할 수 있었다.
또한, 상기 실시 예 3-1 내지 3-4에 따른 반도체 박막의 O/In ratio 및 Impurity를 측정하였고, 이는 아래의 <표 14>를 통해 정리된다.
구분 O/In Ratio Impurity
실시 예 3-1 (100℃) 1.27 C:14.62
실시 예 3-2 (150℃) 1.29 C:1.51
실시 예 3-3 (200℃) 1.60 C:1.24
실시 예 3-4 (250℃) 1.62 C:1.43
<표 14>에서 확인할 수 있듯이, 상기 실시 예 3-1 내지 3-4에 따른 반도체 박막의 경우, 결정 구조와 동일한 경향으로 O/In Ratio가 100℃ 및 150℃에서는 약 1.3, 200℃ 및 250℃에서는 약 1.6의 값을 가지며, 100℃에서는 14% 정도의 탄소 불순물이 포함되는 것을 확인할 수 있었다. 도 29 내지 도 32는 본 발명의 실시 예 3에 따른 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 29 내지 도 32를 참조하면, 본 발명의 실시 예 3-1 내지 3-4에 따른 트랜지스터의 Gate Voltage(V)에 따른 Drain Current(A)를 측정하여 나타내었다 도 29에서 확인할 수 있듯이, 100℃의 온도에서 증착된 반도체 박막을 포함하는 트랜지스터의 경우 insulator 특성이 나타나고, 도 31 및 도 32에서 확인할 수 있듯이, 200℃ 및 250℃의 온도에서 증착된 반도체 박막을 포함하는 트랜지스터의 경우 conducting 특성이 나타내는 것을 확인할 수 있었다. 반면, 도 30에서 확인할 수 있듯이, 150℃의 온도에서 증착된 반도체 박막을 포함하는 트랜지스터의 경우 반도체 박막이 UV 열처리됨에 따라 반도체 특성을 나타내는 것을 확인할 수 있었다.
결과적으로, In 전구체 제공-퍼지-H2O 제공-퍼지 공정으로 In2O3 반도체 박막을 제조하는 경우, 트랜지스터의 전기적 특성을 향상시키기 위하여 반도체 박막 증차 온도를 100℃ 초과 200℃ 미만으로 제어하는 것이 효과적임을 알 수 있었다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
본 발명에 따른 반도체층 제조방법은, 기판을 준비하는 단계, 및 인듐(In)을 포함하는 제1 전구체 및 제1 반응 소스를 반응시키는 제1 유닛 공정(first unit process), 갈륨(Ga)을 포함하는 제2 전구체 및 제2 반응 소스를 반응시키는 제2 유닛 공정(second unit process)을 수행하여, 상기 기판 상에 상기 인듐 및 상기 갈륨을 포함하는 반도체층을 형성하는 단계를 포함하되, 상기 제1 전구체 및 상기 제2 전구체는, 리간드(ligand)가 같은 것을 포함할 수 있다. 이에 따라, 상기 반도체층 내의 조성비가 용이하게 제어되므로, 상기 반도체층을 포함하는 트랜지스터의 전기적 특성 및 신뢰성이 향상될 수 있다.

Claims (14)

  1. 기판을 준비하는 단계; 및
    인듐(In)을 포함하는 제1 전구체 및 제1 반응 소스를 반응시키는 제1 유닛 공정(first unit process), 갈륨(Ga)을 포함하는 제2 전구체 및 제2 반응 소스를 반응시키는 제2 유닛 공정(second unit process)을 수행하여, 상기 기판 상에 상기 인듐 및 상기 갈륨을 포함하는 반도체층을 형성하는 단계를 포함하되,
    상기 제1 전구체 및 상기 제2 전구체는, 동일한 화학 구조의 리간드(ligand)를 갖는 것을 포함하는 반도체층 제조방법.
  2. 제1 항에 있어서,
    상기 제1 전구체는 아래의 <화학식 1>로 표현되는 화합물을 포함하고, 상기 제2 전구체는 아래의 <화학식 2>로 표현되는 화합물을 포함하는 반도체층 제조방법.
    <화학식 1>
    Figure PCTKR2021004685-appb-I000011
    <화학식 2>
    Figure PCTKR2021004685-appb-I000012
  3. 제1 항에 있어서,
    상기 반도체층을 형성하는 단계 이후, 상기 반도체층을 열처리하는 단계를 더 포함하되,
    상기 반도체층의 열처리 온도는, 상기 제1 유닛 공정의 반복 수행 횟수 및 상기 제2 유닛 공정의 반복 수행 횟수에 따라서 제어되는 것을 포함하는 반도체층 제조방법.
  4. 제3 항에 있어서,
    상기 제1 유닛 공정의 반복 수행 횟수: 상기 제2 유닛 공정의 반복 수행 횟수가 4:1인 경우,
    상기 반도체층은 350℃ 초과 450℃ 미만으로 열처리되는 것을 포함하는 반도체층 제조방법.
  5. 제3 항에 있어서,
    상기 제1 유닛 공정의 반복 수행 횟수: 상기 제2 유닛 공정의 반복 수행 횟수가 6:1인 경우,
    상기 반도체층은 300℃ 초과 400℃ 미만으로 열처리되는 것을 포함하는 반도체층 제조방법.
  6. 제3 항에 있어서,
    상기 반도체층은, 자외선(UV)에 의해 열처리되는 것을 포함하는 반도체층 제조방법.
  7. 제1 항에 있어서,
    상기 제1 반응 소스 및 상기 제2 반응 소스는, 산소(O2) 및 아르곤(Ar)이 혼합된 플라즈마(plasma)를 포함하는 반도체층 제조방법.
  8. 기판;
    상기 기판 상에 배치되는 게이트 절연막;
    상기 게이트 절연막 상에 배치되고, 인듐(In) 및 갈륨(Ga)을 포함하는 활성층; 및
    상기 활성층의 일측과 접촉되도록 상기 게이트 절연막 상에 배치되는 소스(source) 전극, 및 상기 활성층의 타측과 접촉되도록 상기 게이트 절연막 상에 배치되는 드레인(drain) 전극을 포함하되,
    상기 활성층 내에서 상기 인듐의 함량은 25.3 wt% 초과 33.5 wt% 미만이고, 상기 갈륨의 함량은 6.8 wt% 초과 16.9 wt% 미만인 것을 포함하는 트랜지스터.
  9. 제8 항에 있어서,
    상기 활성층의 이동도(mobility)는 26.0 cm2/Vs 이상인 것을 포함하는 트랜지스터.
  10. 제8 항에 있어서,
    온(ON)/오프(OFF) 비율(ION/IOFF)은 6.2E+10 이상인 것을 포함하는 트랜지스터.
  11. 기판을 준비하는 단계;
    상기 기판 상에 인듐을 포함하는 전구체를 제공하는 단계;
    상기 전구체가 제공된 상기 기판 상에 반응 소스를 제공하여, 상기 전구체 및 상기 반응 소스가 반응된 반도체층을 제1 온도에서 형성하는 단계; 및
    상기 반도체층을 제2 온도로 열처리하는 단계를 포함하되,
    상기 반응 소스의 종류에 따라, 상기 제1 온도가 제어되는 것을 포함하는 반도체층 제조방법.
  12. 제11 항에 있어서,
    상기 반응 소스는 산소(O2) 및 아르곤(Ar)이 혼합된 플라즈마(plasma)를 포함하고,
    상기 제1 온도는 100℃ 초과 250℃ 미만으로 제어되는 것을 포함하는 반도체층 제조방법.
  13. 제11 항에 있어서,
    상기 반응 소스는 물(H-2O)을 포함하고,
    상기 제1 온도는 100℃ 초과 200℃ 미만으로 제어되는 것을 포함하는 반도체층 제조방법.
  14. 제11 항에 있어서,
    상기 전구체는 아래의 <화학식 1>로 표현되는 화합물을 포함하는 반도체층 제조방법.
    <화학식 1>
    Figure PCTKR2021004685-appb-I000013
PCT/KR2021/004685 2020-04-16 2021-04-14 반도체층 및 그 제조방법, 그리고 이를 포함하는 트랜지스터 WO2021210907A1 (ko)

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