WO2021125155A1 - 固体撮像素子 - Google Patents

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WO2021125155A1
WO2021125155A1 PCT/JP2020/046701 JP2020046701W WO2021125155A1 WO 2021125155 A1 WO2021125155 A1 WO 2021125155A1 JP 2020046701 W JP2020046701 W JP 2020046701W WO 2021125155 A1 WO2021125155 A1 WO 2021125155A1
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transistor
light receiving
pixel cell
pixel
solid
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祐輔 坂田
田丸　雅規
三佳 森
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パナソニックＩｐマネジメント株式会社
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present disclosure relates to a solid-state image sensor including a plurality of pixel cells.
  • Patent Document 1 discloses a solid-state image sensor.
  • This solid-state image sensor is a detection means for detecting information on whether or not there is an incident photon between a light receiving element having a photoelectric conversion function, a reset means for repeatedly resetting the light receiving element, and a reset pulse for resetting the light receiving element. And have.
  • the solid-state image sensor further includes a count value holding means for counting the detection pulse of the detection means for a predetermined period, and a reading means for reading the count value of the count value holding means for each predetermined period.
  • a solid-state image sensor such as the solid-state image sensor described in Patent Document 1
  • the light receiving element is an avalanche photodiode (hereinafter, also referred to as "APD (Avalanche Photodiode)"
  • APD Avalanche Photodiode
  • An object of the present disclosure is to provide a solid-state image sensor suitable for high sensitivity.
  • the solid-state image sensor is formed on the semiconductor substrate and the semiconductor substrate in a two-dimensional array shape along each of the first direction and the second direction intersecting the first direction.
  • Each of the plurality of pixel cells includes a plurality of pixel cells, and each of the plurality of pixel cells receives a light receiving unit that receives incident light to generate a charge, a charge holding unit that holds the charge generated by the light receiving unit, and the first unit. It has a plurality of first transistors arranged in a direction and a pixel circuit including a second transistor that outputs a voltage corresponding to the charge held by the charge holding unit as a light receiving signal, and is included in the plurality of pixel cells.
  • the pixel circuits of the first pixel cell and the light receiving unit of the second pixel cell are the light receiving unit of the first pixel cell.
  • the second pixel which is adjacent to the second light receiving unit in the second direction and has the same function as the first transistor, each of the plurality of first transistors of the first pixel cell.
  • the gate electrode is shared with the first transistor of the cell.
  • FIG. 1 is a diagram for explaining the arrangement of a plurality of pixel cells included in the solid-state image sensor according to the embodiment.
  • FIG. 2 is a diagram showing two pixel cells included in the solid-state image sensor according to the embodiment.
  • FIG. 3 is a diagram showing a circuit configuration of a pixel circuit.
  • FIG. 4 is an enlarged view of the arrangement of a plurality of transistors included in the pixel circuit.
  • FIG. 5 is a cross-sectional view taken along the line VV of FIG.
  • FIG. 6 is a diagram showing two pixel cells included in the solid-state image sensor according to the first modification.
  • FIG. 7 is a diagram showing two pixel cells included in the solid-state image sensor according to the second modification.
  • FIG. 1 is a diagram for explaining the arrangement of a plurality of pixel cells included in the solid-state image sensor according to the embodiment.
  • FIG. 2 is a diagram showing two pixel cells included in the solid-state image sensor according to the embodiment.
  • FIG. 3
  • FIG. 8 is a diagram showing a circuit configuration of the pixel circuit according to the second modification.
  • FIG. 9 is a diagram showing two pixel cells included in the solid-state image sensor according to the third modification.
  • FIG. 10 is a diagram showing a circuit configuration of a pixel circuit according to the third modification.
  • each figure is a schematic diagram and is not necessarily exactly illustrated.
  • the corners may be deformed into a circular shape by ion implantation or heat treatment.
  • the rectangular regions may be expanded to overlap and the impurity concentrations are added to form a region having an impurity concentration not described in the following embodiment.
  • the region where the impurity concentration is low is easily reduced due to the influence of the surroundings, and the concentration may be increased or the conductive type may be partially inverted.
  • substantially the same configuration is designated by the same reference numerals, and duplicate description may be omitted or simplified.
  • the Z-axis direction in the coordinate axes is, for example, the vertical direction, and the Z-axis + side is expressed as the upper side (upper side) or the front side, and the Z-axis-side is expressed as the lower side (lower side) or the back side.
  • the Z-axis direction is a direction perpendicular to the upper surface or the lower surface of the semiconductor substrate, and is a thickness direction of the semiconductor substrate.
  • the Z-axis direction may be expressed as the depth direction.
  • the Z-axis + side is the shallow side in the depth direction
  • the Z-axis-side is the deep side in the depth direction.
  • the X-axis direction and the Y-axis direction are directions orthogonal to each other on a plane (horizontal plane) perpendicular to the Z-axis direction.
  • the X-axis direction is expressed as the horizontal direction, the row direction, or the first direction
  • the Y-axis direction is expressed as the vertical direction, the column direction, or the second direction.
  • plane view means viewing from the Z-axis direction.
  • FIG. 1 is a diagram for explaining the arrangement of a plurality of pixel cells included in the solid-state image sensor according to the embodiment.
  • the solid-state image sensor 1 is used, for example, in a distance measuring system that acquires a distance image of a target space by using a TOF (Time Of Flight) method.
  • the distance measuring system includes, for example, a wave transmitting module that outputs pulsed light, a receiving module that receives pulsed light (reflected light) that is output from the transmitting module and reflected by an object, and a receiving module that receives light. It is provided with a processing unit that obtains the distance to the object based on the reflected light. The processing unit can obtain the distance to the object based on the timing when the transmitting module outputs the pulsed light and the timing when the receiving module receives the reflected light.
  • the pulsed light output from the wave transmitting module is monochromatic light, the pulse width is relatively short, and the peak intensity is relatively high.
  • the wavelength of the pulsed light is in the near-infrared band, which has low human visual sensitivity and is not easily affected by ambient light from sunlight. Is preferable.
  • Such a ranging system can be used, for example, in an object recognition system mounted on an automobile to detect an obstacle, a surveillance camera for detecting an object (person), a security camera, or the like.
  • the solid-state image sensor 1 is used, for example, in the wave receiving module of the above-mentioned ranging system.
  • the solid-state image sensor 1 includes a semiconductor substrate 100 and a plurality of pixel cells 10.
  • the plurality of pixel cells 10 are formed on the semiconductor substrate 100.
  • the plurality of pixel cells 10 are formed in a two-dimensional array on the upper surface side of the semiconductor substrate 100.
  • a group of pixel cells composed of a plurality of pixel cells 10 arranged along the X-axis direction (the left-right direction in FIG. 1; hereinafter, also referred to as the first direction) intersects the X-axis direction.
  • a plurality of them are arranged side by side in the Y-axis direction (vertical direction in FIG. 1; hereinafter, also referred to as a second direction).
  • the wiring 60 connecting the light receiving unit 2 and the pixel circuit 30, the wiring 61 connecting the transistors included in the pixel circuit 30, and the like are omitted.
  • FIG. 2 is a diagram showing two pixel cells 10 out of a plurality of pixel cells 10.
  • the two pixel cells 10 are described as a first pixel cell 10a and a second pixel cell 10b.
  • each of the first pixel cell 10a and the second pixel cell 10b includes a light receiving unit 2 and a pixel circuit 30.
  • the light receiving unit 2 is formed on the semiconductor substrate 100.
  • the light receiving unit 2 is a photoelectric conversion unit that receives incident light and generates an electric charge.
  • the photoelectric conversion unit is, for example, an avalanche photodiode, but it may be a general photodiode.
  • the photoelectric conversion unit is an avalanche photodiode
  • the light receiving unit 2 has a multiplication region in which the electric charge generated by receiving the incident light is multiplied by the avalanche multiplier.
  • the pixel circuit 30 is a circuit for outputting a light receiving signal corresponding to the electric charge generated by the light receiving unit 2.
  • the pixel circuit 30 has a plurality of transistors. Specifically, the plurality of transistors are a transfer transistor 31, a first reset transistor 32, an amplification transistor 33, a selection transistor 35, a second reset transistor 34, and a counting transistor 36. Among these transistors, each of the transfer transistor 31, the first reset transistor 32, the selection transistor 35, the second reset transistor 34, and the counting transistor 36 is also described as the first transistor, and is an amplification transistor. 33 is also described as a second transistor.
  • a plurality of transistors are formed on the semiconductor substrate 100.
  • the gate electrodes of the plurality of transistors are arranged in the first direction (left-right direction in FIG. 2).
  • the arrangement of the plurality of transistors (arrangement order) of the first pixel cell 10a and the arrangement of the plurality of transistors of the second pixel cell 10b are the same from left to right. That is, the first pixel cell 10a and the second pixel cell 10b have a vertically symmetrical structure in a plan view.
  • the light receiving unit 2 of the first pixel cell 10a is adjacent to the light receiving unit 2 of the pixel cell 10 on the opposite side of the second pixel cell 10b, and is not adjacent to the pixel circuit 30 of this pixel cell (see FIG. 1). ..
  • the junction boundary between the pixel circuit 30 and the light receiving unit 2 is reduced as compared with the case where the light receiving unit 2 and the pixel circuit 30 are arranged alternately. Then, since the area of the separated portion between the pixel circuit 30 and the light receiving portion 2 is also reduced, the area ratio of the light receiving portion 2 can be increased without changing the pixel size. That is, the solid-state image sensor 1 can easily be made highly sensitive.
  • the pixel circuit 30 has a charge holding unit 5.
  • the charge holding unit 5 is connected to the light receiving unit 2 by the wiring 60 via the transfer transistor 31.
  • the charge holding unit 5 holds (accumulates) the charge generated by the light receiving unit 2.
  • the charge holding unit 5 is also connected to the gate electrode 330 of the amplification transistor 33 via the wiring 61.
  • the plurality of transistors include a plurality of first transistors and a second transistor.
  • the plurality of first transistors are a transfer transistor 31, a first reset transistor 32, a selection transistor 35, a second reset transistor 34, and a counting transistor 36.
  • the second transistor is an amplification transistor 33.
  • Each of the plurality of first transistors included in the first pixel cell 10a shares a gate electrode with the first transistor included in the second pixel cell 10b, which has the same function as the first transistor.
  • the gate electrodes here are gate electrodes 310, 320, 340, 350, 360, and these gate electrodes are line-shaped (straight) along the second direction and are the first pixel cells. It straddles the boundary 11 of the 10a and the second pixel cell 10b.
  • the solid-state image sensor 1 can suppress the light emitted into the effective pixels from being reflected by the wiring. That is, the solid-state image sensor 1 can easily be made highly sensitive.
  • the gate electrode is used as a mask when forming a diffusion region (diffusion region 50 to 58 in FIG. 2) of the transistor, and the length of the gate electrode in the second direction varies in the manufacturing of the transistor. The length is set so that it can be suppressed.
  • the gate electrode 330 of the amplification transistor 33 is an individual gate electrode to which an independent voltage is applied without being shared by the first pixel cell 10a and the second pixel cell 10b.
  • the protruding dimension A2 of the gate electrode 330 is different. It is shorter than the protruding dimension A1 of the gate electrode of the transistor of.
  • the length of the protruding dimension A1 is set to a length that can sufficiently suppress the manufacturing variation of the transistor, and the length of the protruding dimension A2 cancels the characteristic variation of the amplification transistor 33 by the CDS (Correlated Double Sampling) circuit in the subsequent stage. It is set to a length that allows it. Such lengths are determined empirically or experimentally. As a result, the deterioration of the image quality can be kept within an allowable range.
  • the charge holding portion is separated by a certain distance between the gate electrodes 330 of the amplification transistors 33 of the first pixel cell 10a and the second pixel cell 10b.
  • the arrangement of the diffusion regions 50 to 58 can be brought closer to the boundary 11 while suppressing the parasitic capacitance between the five. Therefore, the width of the pixel circuit 30 can be reduced in the second direction, and the area ratio of the light receiving unit 2 can be increased. That is, the solid-state image sensor 1 can easily be made highly sensitive.
  • FIG. 3 is a diagram showing a circuit configuration of the pixel circuit 30.
  • FIG. 4 is an enlarged view of the arrangement of a plurality of transistors included in the pixel circuit 30.
  • FIG. 5 is a cross-sectional view taken along the line VV of FIG.
  • the pixel circuit 30 includes a transfer transistor 31, a first reset transistor 32, an amplification transistor 33, a selection transistor 35, a second reset transistor 34, and a counting transistor. 36, a charge holding unit 5, and a memory unit 6 are provided. Further, in FIG. 3, in addition to the pixel circuit 30, the light receiving unit 2 is also shown.
  • the light receiving unit 2 is realized by a photodiode formed in the upper surface region in the semiconductor substrate 100.
  • the photodiode is an avalanche photodiode (hereinafter, also referred to as APD) here.
  • APD avalanche photodiode
  • the light receiving unit 2 includes, for example, an n-type diffusion region formed in the p-type semiconductor substrate 100.
  • the light receiving unit 2 realized by the APD has a first mode and a second mode as operation modes.
  • the light receiving unit 2 receives light in a state where a reverse bias voltage smaller than the breakdown voltage is applied, the light receiving unit 2 collects an electric charge of an amount of charge substantially proportional to the number of photons that cause photoelectric conversion to the cathode (first mode). ..
  • the light receiving unit 2 collects a saturated charge amount of charge on the cathode due to photoelectric conversion by one photon (second). mode).
  • the light receiving unit 2 can change the operation mode by changing the potential of the bias electrode 101 connected to the anode.
  • the charge holding unit 5 holds the charge generated by the light receiving unit 2.
  • the diffusion region 50 is a so-called floating diffusion (FD) portion.
  • the transfer transistor 31 has diffusion regions 50 and 52 formed on the semiconductor substrate 100 and a gate electrode 310.
  • the diffusion region 52 of the transfer transistor 31 is connected to the cathode of the light receiving unit 2 via the wiring 60.
  • the wiring 60 is, for example, a metal wiring.
  • the diffusion region 50 is shared with the first reset transistor 32 and also functions as a charge holding unit 5.
  • the first reset transistor 32 has diffusion regions 50 and 53 formed on the semiconductor substrate 100 and a gate electrode 320.
  • the first reset drain electrode 102 is connected to the diffusion region 53 of the first reset transistor 32.
  • the diffusion region 50 is shared with the transfer transistor 31 and also functions as a charge holding unit 5.
  • the first reset transistor 32 is turned on by applying a voltage to the gate electrode 320, so that the electric charge accumulated in the diffusion region 50 is discharged to the first reset drain electrode 102. That is, the first reset transistor 32 resets the electric charge accumulated in the diffusion region 50.
  • the amplification transistor 33 has diffusion regions 54 and 58 formed on the semiconductor substrate 100 and a gate electrode 330.
  • the amplification electrode 103 is connected to the diffusion region 58 of the amplification transistor 33.
  • the diffusion region 54 is shared with the selection transistor 35.
  • the gate electrode 330 of the amplification transistor 33 is connected to the diffusion region 50 and the diffusion region 56 via the wiring 61.
  • the wiring 61 is, for example, a metal wiring.
  • the amplification transistor 33 outputs a voltage corresponding to the amount of electric charge stored in the diffusion region 50.
  • the output voltage from the amplification transistor 33 is a light receiving signal (light receiving signal corresponding to the electric charge generated by the light receiving unit 2) output from the pixel cell 10.
  • the selection transistor 35 has diffusion regions 54 and 55 formed on the semiconductor substrate 100 and a gate electrode 350.
  • the diffusion region 55 of the selection transistor 35 is connected to the signal line 110.
  • the diffusion region 54 is shared with the amplification transistor 33.
  • the selection transistor 35 outputs the voltage (light receiving signal) from the amplification transistor 33 to the signal line 110 only when the voltage is applied to the gate electrode 350 and is turned on.
  • the second reset transistor 34 has diffusion regions 51 and 52 formed on the semiconductor substrate 100 and a gate electrode 340.
  • the second reset drain electrode 104 is connected to the diffusion region 51 of the second reset transistor 34.
  • the diffusion region 52 of the second reset transistor 34 is connected to the cathode of the light receiving unit 2 via the wiring 60.
  • the second reset transistor 34 is turned on by applying a voltage to the gate electrode 340, so that the electric charge accumulated in the cathode of the light receiving unit 2 is discharged to the second reset drain electrode 104. That is, the second reset transistor 34 resets the electric charge accumulated in the cathode of the light receiving unit 2.
  • the memory unit 6 is realized as, for example, a capacitor that stores electric charges.
  • the memory unit 6 has, for example, a laminated structure including a pair of electrodes and an insulating layer sandwiched between them.
  • the memory unit 6 may have a laminated structure of electrodes, a semiconductor layer, and an insulating layer sandwiched between the electrodes.
  • the memory unit 6 is arranged on the semiconductor substrate 100, for example, via an insulating layer. Further, the memory unit 6 may be configured by a laminated structure of two wiring layers and an insulating layer sandwiched between them.
  • the counting transistor 36 has diffusion regions 56 and 57 formed on the semiconductor substrate 100 and a gate electrode 360.
  • the diffusion region 56 of the counting transistor 36 is connected to the diffusion region 50 and the gate electrode 330 via the wiring 61.
  • the diffusion region 57 of the counting transistor 36 is connected to the memory unit 6.
  • the counting transistor 36 prohibits the transfer of electric charge between the diffusion region 50 and the memory unit 6 when a voltage is not applied to the gate electrode 360 and is off. When a voltage is applied to the gate electrode 360 and the counting transistor 36 is turned on, the electric charge is transferred between the diffusion region 50 and the memory unit 6.
  • the circuit configuration of the pixel circuit 30 has been described above.
  • the first reset drain electrode 102 and the second reset drain electrode 104 may be shared. Further, the amplification electrode 103 may be shared with at least one of the second reset drain electrode 104 and the first reset drain electrode 102.
  • the first reset drain electrode 102 and the second reset drain electrode 104 are shared (connected to each other), and a common power source is connected.
  • the solid-state image sensor 1 includes a control unit (control circuit) that controls the operation of the pixel cell 10.
  • the control unit controls the pixel cell 10 by controlling the voltage applied to the bias electrode 101, the voltage applied to each of the gate electrodes of the plurality of first transistors included in the pixel circuit 30, and the like.
  • the control unit of the solid-state image sensor 1 has a first light receiving mode and a second light receiving mode as operation modes.
  • the control unit operates the light receiving unit 2 of the pixel cell 10 in the first mode.
  • the control unit adjusts the voltage applied to the bias electrode 101 so that the light receiving unit 2 operates in the first mode.
  • the control unit operates the light receiving unit 2 of the pixel cell 10 in the second mode. Specifically, the control unit adjusts the voltage applied to the bias electrode 101 so that the light receiving unit 2 operates in the second mode, and the potential difference between the anode and the cathode of the light receiving unit 2 is larger than that in the first mode. Adjust in the direction of The second light receiving mode is a mode more suitable for detecting weak light than the first light receiving mode.
  • the solid-state image sensor 1 operates as follows. First, the control unit of the solid-state image sensor 1 turns on the first reset transistor 32, the second reset transistor 34, and the counting transistor 36, and turns on the cathode of the light receiving unit 2 and the charge holding unit 5 (diffusion region 50). ) And the memory unit 6 are initialized (the accumulated charge is discharged). At this time, the transfer transistor 31 is turned off.
  • the control unit turns off the first reset transistor 32, the second reset transistor 34, and the count transistor 36.
  • This state is the so-called exposure state of the pixel cell 10.
  • the light receiving unit 2 collects an electric charge having an amount of electric charge substantially proportional to the number of photons that cause photoelectric conversion to the cathode.
  • the off-level potential of the second reset transistor 34 is lower than the off-level potential of the transfer transistor 31. Therefore, when the amount of electric charge collected at the cathode of the light receiving unit 2 reaches the saturation level of the cathode, the electric charge exceeding the saturation level exceeds the potential barrier of the second reset transistor 34 and the second reset drain electrode 104. Overflow to.
  • control unit initializes the charge holding unit 5 by turning on the first reset transistor 32. Then, the control unit turns on the transfer transistor 31 to connect the cathode of the light receiving unit 2 and the charge holding unit 5. As a result, the electric charge collected on the cathode of the light receiving unit 2 is transferred to the electric charge holding unit 5 (diffusion region 50) and accumulated.
  • the charge accumulated in the charge holding unit 5 is converted into a light receiving signal according to the amount of electric charge of the accumulated charge by the amplification transistor 33 in which the gate electrode 330 is connected to the charge holding unit 5.
  • the control unit turns on the selection transistor 35 of the desired pixel cell 10 among the plurality of pixel cells 10 to output a light receiving signal from the desired pixel cell 10 to the signal line 110.
  • the solid-state image sensor 1 operates as follows.
  • the control unit divides a predetermined measurement period so as to include a plurality of exposure periods. Then, the control unit counts the number of photons detected by the light receiving unit 2 within the measurement period based on whether or not photoelectric conversion has occurred in the exposure process corresponding to each exposure period.
  • the control unit operates the pixel cell 10 as follows.
  • the control unit turns on the first reset transistor 32, the second reset transistor 34, and the counting transistor 36, and turns on the cathode of the light receiving unit 2 and the charge holding unit 5 (diffuse).
  • the area 50) and the memory unit 6 are initialized (reset). At this time, the transfer transistor 31 is turned off.
  • the control unit turns off the first reset transistor 32, the second reset transistor 34, and the counting transistor 36 at the start of the exposure period of each exposure step, and turns on the transfer transistor 31.
  • This state is the exposure state of the pixel cell 10.
  • the light receiving unit 2 collects electric charges on the cathode at a level (saturated charge amount) at which the charge holding unit 5 is saturated due to photoelectric conversion by one photon.
  • the off-level potential of the second reset transistor 34 is lower than the off-level potential of the transfer transistor 31. Therefore, the electric charge collected beyond the saturation level of the cathode of the light receiving unit 2 exceeds the potential barrier of the second reset transistor 34 and overflows to the second reset drain electrode 104.
  • the amount of electric charge stored in the cathode of the light receiving unit 2 in the second mode (the amount of electric charge stored in the cathode when one photon undergoes photoelectric conversion) is almost the same each time (corresponding to the saturation level of the cathode). The amount of electric charge to be used).
  • control unit turns off the transfer transistor 31.
  • the charge holding unit 5 holds a part of the charges collected on the cathode of the light receiving unit 2 and distributed to the charge holding unit 5.
  • control unit turns on the counting transistor 36 and redistributes the charge accumulated in the charge holding unit 5 to the charge holding unit 5 and the memory unit 6. That is, the control unit transfers (a part of) the electric charge accumulated in the electric charge holding unit 5 to the memory unit 6. As a result, a part of the electric charge generated by the light receiving unit 2 by the photoelectric conversion moves to the memory unit 6, and the amount of electric charge of the memory unit 6 increases.
  • the light receiving unit 2 does not receive light within the exposure period, the light receiving unit 2 does not undergo photoelectric conversion and does not collect electric charges on the cathode. Therefore, even if the control unit turns on the transfer transistor 31, the charge does not move from the cathode of the light receiving unit 2 to the charge holding unit 5, and even if the counting transistor 36 is turned on after that, the memory unit 6 The amount of charge does not increase.
  • the control unit repeats the above operation as many times as the number of exposure steps. As a result, of the plurality of exposure steps included in one measurement period, an amount of electric charge corresponding to the number of exposure steps in which the light receiving unit 2 receives light is accumulated in the memory unit 6.
  • the light receiving unit 2 receives light in the first exposure step
  • the electric charge is already accumulated in the memory unit 6 in the second and subsequent exposure steps. Therefore, the amount of charge of the memory unit 6 that increases in the second and subsequent exposure steps is different from that in the first exposure step. Further, in the second and subsequent exposure steps, it is not always necessary to turn off the first reset transistor 32 at the start of the exposure step. However, since these points are not the purpose of the present disclosure, detailed description thereof will be omitted.
  • the control unit turns on the counting transistor 36 to connect the memory unit 6 and the charge holding unit 5, and the charge accumulated in the memory unit 6 Is distributed to the memory unit 6 and the charge holding unit 5.
  • the charge distributed from the memory unit 6 to the charge holding unit 5 corresponds to the amount of charge by the amplification transistor 33 in which the gate electrode 330 is connected to the charge holding unit 5 (that is, the light receiving unit 2 receives light. It is converted into a received signal (according to the number of exposure steps).
  • the control unit turns on the selection transistor 35 of the desired pixel cell 10 among the plurality of pixel cells 10 to output a light receiving signal from the desired pixel cell 10 to the signal line 110.
  • the received signal output to the signal line 110 is read out by the CDS circuit.
  • the CDS circuit has a potential difference between two arbitrary different timings on the corresponding signal line 110, that is, a potential during signal output operation (potential when the charge holding unit 5 contains a signal charge) and a potential during reset operation (potential during reset operation).
  • a signal corresponding to the difference from the potential after discharging the electric charge of the electric charge holding unit 5 by the first reset transistor 32 is output from the CDS output node.
  • the plurality of pixel cells 10 are formed in a two-dimensional array on the semiconductor substrate 100.
  • the semiconductor substrate 100 is, for example, a p-type silicon substrate.
  • An n-type well region 8 is formed long on the upper surface of the semiconductor substrate 100 in the first direction (left-right direction in FIG. 1).
  • a p-type well region 9 is formed along the longitudinal direction (first direction) of the n-type well region 8.
  • the pixel circuit 30 is formed in the p-type well region 9.
  • the light receiving portion 2 is formed in the p-type region outside the n-type well region 8 in the semiconductor substrate 100.
  • a plurality of (three in FIG. 1) pixel cells 10 (hereinafter, also referred to as a first pixel cell group) are arranged side by side along one side in the longitudinal direction of one p-type well region 9. ing. Further, a plurality of (three in FIG. 1) pixel cells 10 (hereinafter, also referred to as a second pixel cell group) are arranged side by side along the other side of the p-type well region 9 in the longitudinal direction. Has been done. In the p-type well region 9, a pixel circuit 30 of each pixel cell 10 of the first pixel cell group and a pixel circuit 30 of each pixel cell 10 of the second pixel cell group are formed.
  • the pixel circuits 30 of the six pixel cells 10 of the first pixel cell group and the second pixel cell group are formed in one p-type well region 9.
  • the first pixel cell group may include 2 or less pixel cells 10 or 4 or more pixel cells 10.
  • the second pixel cell group may include 2 or less pixel cells 10 or 4 or more pixel cells 10.
  • the number of pixel cells 10 included in the second pixel cell group may be the same as or different from the number of pixel cells 10 included in the first pixel cell group.
  • the plurality of pixel cells 10 included in the first pixel cell group have the same shape and size
  • the plurality of pixel cells 10 included in the second pixel cell group are It has the same shape and size.
  • the pixel cell 10 included in the first pixel cell group and the pixel cell 10 included in the second pixel cell group also have the same shape and size.
  • the shapes of the wirings 60 and 61 connected to the plurality of pixel cells 10 can be made substantially the same. That is, it is possible to make the lengths of the wirings 60 and 61 uniform, and it is possible to make the parasitic resistance and the parasitic capacitance of the wirings 60 and 61 uniform. In other words, it is possible to reduce the variation in characteristics among the plurality of pixel cells 10.
  • the two pixel cells 10 arranged adjacent to each other in the second direction (the lateral direction of the p-type well region 9 and the vertical direction in FIG. 1) among the plurality of pixel cells 10 are light receiving units.
  • the two are adjacent to each other, or the pixel circuits 30 are adjacent to each other.
  • the layout of the components in the pixel circuit 30 will be described. As shown in FIGS. 2, 4, and 5, the components of the pixel circuit 30 are arranged in a long region in the first direction. In this region, the second reset transistor 34, the transfer transistor 31, the first reset transistor 32, the counting transistor 36, the amplification transistor 33, and the selection transistor 35 are arranged in this order from the left side (X-axis-side). They are lined up along the first direction. More specifically, the diffusion regions 50 to 59 are arranged along the first direction, and the plurality of gate electrodes 310 to 360 are arranged along the first direction.
  • Each of the plurality of diffusion regions 50 to 58 is an n-type diffusion region formed in the p-type well region 9. As shown in FIGS. 2, 4, and 5, the diffusion regions 51, 52, 50, 53, 56, 57, 58, 54, and 55 are arranged in this order from the left side in the figure along the first direction. Lined up.
  • the diffusion region 59 is a p-type diffusion region formed in the p-type well region 9.
  • the diffusion region 59 is connected to a power supply (generally a ground power supply) for fixing the voltage of the p-type well region 9 in the pixel cell 10 via the well wiring 62.
  • the diffusion region 59 is, in other words, a well contact.
  • the well wiring 62 is, for example, a metal wiring.
  • the n-type well region 8 is connected to a power source (generally about 1 to 5 V) that has a reverse bias with the p-type well region 9.
  • Each of the plurality of gate electrodes 310 to 360 has a long shape in the second direction.
  • Each of the plurality of gate electrodes 310 to 360 is linear in a plan view, but may have other shapes such as an L shape.
  • the gate electrodes 340, 310, 320, 360, 330, 350 are arranged in this order from the left side in the drawing along the first direction.
  • Each of the plurality of gate electrodes 310 to 360 is formed on the semiconductor substrate 100 via a gate insulating film (not shown) made of silicon oxide or the like. Each of the plurality of gate electrodes 310 to 360 is formed on the semiconductor substrate 100 so as to bridge the ends of two adjacent diffusion regions in the first direction. Each of the plurality of transistors included in the pixel circuit 30 is composed of two adjacent diffusion regions, a gate electrode that bridges the two adjacent diffusion regions, and a gate insulating film.
  • the diffusion regions that should not be electrically connected are separated by, for example, an insulator such as STI (Shallow Trench Isolation) 70. Diffusion regions that should not be electrically connected may be separated by different conductive diffusion regions. Further, for example, a dummy member formed of the same material as the gate electrode may be arranged at a position where the distance between the gate electrodes is large.
  • STI Shallow Trench Isolation
  • the pixel circuits 30 are the first light receiving unit 2 which is the light receiving unit 2 of the first pixel cell 10a and the second light receiving unit 2 of the second pixel cell 10b. Adjacent to the light receiving unit in the second direction.
  • the number of boundaries between the pixel circuit 30 and the light receiving unit 2 is reduced as compared with the configuration in which the pixel circuit 30 and the light receiving unit 2 are alternately arranged in the second direction (hereinafter, also referred to as a comparative example).
  • a comparative example the boundary between the pixel circuit 30 and the light receiving unit 2 is 4 places per 2 lines, but in the solid-state image sensor 1, it is 2 places per 2 lines, and 1 boundary between the light receiving parts 2 is added. Will be done.
  • the number of boundaries that need to be provided with a separation portion can be reduced by one as compared with the comparative example. It is less necessary to provide a separation portion at the boundary between the pixel circuits 30.
  • the area ratio of the light receiving unit 2 can be increased by reducing the area allocated as the separation unit. That is, the solid-state image sensor 1 can easily be made highly sensitive.
  • the arrangement of the plurality of transistors of the first pixel cell 10a in the first direction is the same as the arrangement of the plurality of transistors of the second pixel cell 10b in the first direction.
  • Each of the plurality of first transistors (five transistors other than the amplification transistor 33) included in the one pixel cell 10a has the same function as the first transistor, and the first transistor and the gate electrode of the second pixel cell 10b have the same function.
  • the gate electrode extends to the boundary 11 of the first pixel cell 10a and the second pixel cell 10b, and is formed across the boundary 11. This gate electrode is a gate electrode to which a voltage common to the first pixel cell 10a and the second pixel cell 10b is applied.
  • the pixels in two rows can be driven at the same time by arranging a total of five gate electrode wirings per two rows. Therefore, it is possible to expose and read two lines at the same time while holding the light receiving signals for the upper and lower two pixels for each pixel, and the frame rate is increased. Further, by reducing the number of gate electrode wirings, the degree of freedom in layout is improved, and by arranging the gate electrode wirings at a position close to the boundary 11, the incident light having a large incident angle is reflected by the gate electrode wirings. Can be suppressed. That is, the common use of the gate electrodes also leads to an increase in optical sensitivity.
  • the gate electrodes of the first transistor (five transistors other than the amplification transistor 33) become longer along the second direction, the protruding dimension of the gate electrode in the direction toward the boundary 11 side is automatically manufactured as a transistor. It is sufficiently larger than the protrusion dimension A1 for sufficiently suppressing the variation. That is, by standardizing the gate electrodes, the Vt variation of the first transistor is suppressed.
  • the gate electrode of the amplification transistor 33 is not shared by the first pixel cell 10a and the second pixel cell 10b. That is, the second transistor (that is, the amplification transistor) included in the first pixel cell 10a does not share the gate electrode with the second transistor included in the second pixel cell 10b.
  • a voltage is independently applied to the gate electrode of the amplification transistor 33 of the first pixel cell 10a and the gate electrode of the amplification transistor 33 of the second pixel cell 10b.
  • the protruding dimension A2 of the gate electrode 330 is shorter than the protruding dimension A1 of the gate electrode of another transistor.
  • the length of the protruding dimension A1 is set to a length that can sufficiently suppress the manufacturing variation of the transistor, and the length of the protruding dimension A2 is a length that can cancel the characteristic variation of the amplification transistor 33 in the subsequent CDS circuit. Is set to. Such lengths are determined empirically or experimentally. As a result, the deterioration of the image quality can be kept within an allowable range.
  • the gate electrodes 330 of the first pixel cell 10a and the second pixel cell 10b by separating the gate electrodes 330 of the first pixel cell 10a and the second pixel cell 10b by a certain degree, a parasitic capacitance is generated between the charge holding portions 5 of the first pixel cell 10a and the second pixel cell 10b.
  • the diffusion region can be arranged close to the boundary 11 while suppressing the charge. That is, the width of the region in which the pixel circuit 30 is mounted can be shortened in the first direction. Therefore, in the solid-state image sensor 1, it is easy to increase the area ratio of the light receiving unit 2 to increase the sensitivity.
  • the protruding dimension A1 required to suppress the Vt variation of the first transistor is 0.1 ⁇ m
  • the dimension A3 between the gate electrodes 330 (not shown) required to suppress the parasitic capacitance between the charge holding portions 5 is.
  • the amount of charge when light is detected is about the level (saturated charge amount) at which the light receiving unit 2 and the charge holding unit 5 are saturated. This is because when an electron-hole pair that triggers light detection is generated in the light receiving unit 2, the first generated electron-hole pair creates a new electron-hole pair, and the generated electron-hole pair is further increased.
  • positive feedback that produces electron-hole pairs is generated and a certain amount of charge is accumulated in the light receiving unit 2 and the charge holding unit 5, the potential of the cathode of the light receiving unit 2 drops to the negative side, so that the electron is positive.
  • the amount of decrease in the potential on the cathode side of the light receiving unit 2 is proportional to the amount of generated charge, and is inversely proportional to the total parasitic capacitance of the light receiving unit 2 and the charge holding unit 5. That is, even if the parasitic capacitance of the charge holding unit 5 becomes large, the amount of charge finally accumulated in the charge holding unit 5 increases, and the generation of electron-hole pairs stops at the same voltage value.
  • the wiring length of the wiring 61 connected to the charge holding unit 5 it is not always necessary to design the wiring length of the wiring 61 connected to the charge holding unit 5 to be short in order to reduce the parasitic capacitance. Further, when the parasitic capacitance of the charge holding unit 5 is large, the amount of charge that can be transferred to the memory unit 6 increases when the counting transistor 36 is turned on. As a result, the voltage fluctuation of the memory unit 6 per count becomes large, so that the amount of voltage change per count can be adjusted to be higher than the noise level.
  • the wiring 61 connected to the charge holding unit 5 is also considered to be a part of the charge holding unit 5. That is, it is considered that the charge holding unit 5 includes the wiring 61.
  • the parasitic capacitance may be increased between the wiring 61 and the power supply line to which a constant voltage is applied.
  • the wiring for applying a voltage to the p-type well region 9 or the n-type well region 8 (for example, the well wiring 62 connected to the diffusion region 59) is brought close to the wiring 61 and runs in parallel to charge the electric charge.
  • the parasitic capacitance of the holding portion 5 can be increased.
  • the well wiring 62 and the wiring 61 run in parallel along the first direction, for example, but may run in parallel in other directions.
  • the well wiring 62 and the wiring 61 belong to the same wiring layer and may be arranged at intervals in the second direction, or belong to different wiring layers and belong to the first direction and the second direction. They may be arranged at intervals in the third direction (that is, the Z-axis direction in the drawing) that intersects with each other. An interlayer insulating film is provided between the different wiring layers. Further, the well wiring 62 may be multi-layered, whereby the parasitic capacitance of the charge holding portion 5 can be further increased.
  • the well wiring 62 is a wiring for applying a voltage to the p-type well region 9, but apart from this, a well wiring (not shown) for applying a voltage to the n-type well region 8 is also provided. Exists.
  • the parasitic capacitance of the charge holding portion 5 can also be increased by bringing the well wiring and the wiring 61 close to each other and running them in parallel.
  • FIG. 6 is a diagram showing two pixel cells included in the solid-state image sensor according to the first modification.
  • the solid-state image sensor 1a includes a pixel circuit 30a, and the arrangement of a plurality of transistors in the pixel circuit 30a is different from that of the solid-state image sensor 1.
  • the second reset transistor 34, the transfer transistor 31, the first reset transistor 32, the amplification transistor 33, the selection transistor 35, and the counting transistor 36 are on the left side (X-axis-side). ) In this order, they are lined up along the first direction.
  • the diffusion region 58 of the amplification transistor 33 and the diffusion region 53 of the first reset transistor 32 are shared.
  • the common diffusion region is connected, for example, to the first reset drain electrode 102 (shown in FIG. 3). If the diffusion region 58 of the amplification transistor 33 and the diffusion region 53 of the first reset transistor 32 are shared in this way, it is necessary to arrange a plurality of transistors in the region where the pixel circuit 30a is mounted.
  • the dimension in the first direction is shortened. That is, the size of the pixel cell 10 can be miniaturized.
  • the pixel circuit 30 can be operated by adjusting the Vt of the amplification transistor 33 so that the amplification transistor 33 is turned on by the voltage.
  • the well wiring 62 connected to the diffusion region 59 and the wiring 61 connected to the charge holding portion 5 are mutually connected. They are running side by side in close proximity. According to such an arrangement of wiring, it is possible to increase the amount of charge generated when light is detected in the second light receiving mode by increasing the parasitic capacitance of the charge holding unit 5.
  • the well wiring 62 is multi-layered, or the well wiring 62 is formed in a wiring layer located above the wiring 61 included in the charge holding portion 5, and the well wiring 62 is arranged so as to cover the wiring 61. By doing so, it is possible to further expand the parasitic capacitance. Further, when the well wiring 62 is arranged so as to cover the wiring 61, the well wiring 62 can also be used as a light-shielding member that blocks the light emitted toward the pixel circuit 30a.
  • the well wiring 62 is a wiring for applying a voltage to the p-type well region 9, but separately, a wiring (not shown) for applying a voltage to the n-type well region 8 is arranged. You may.
  • the parasitic capacitance of the charge holding portion 5 can also be increased by bringing the well wiring and the wiring 61 close to each other and running them in parallel.
  • FIG. 7 is a diagram showing two pixel cells included in the solid-state image sensor according to the second modification.
  • FIG. 8 is a diagram showing a circuit configuration of the pixel circuit according to the second modification.
  • the solid-state image sensor 1b according to the second modification includes the pixel circuit 30b, and the pixel circuit 30b does not include the counting transistor 36.
  • the second reset transistor 34, the transfer transistor 31, the first reset transistor 32, the amplification transistor 33, and the selection transistor 35 are on the left side (X-axis-side). They are lined up along the first direction in this order.
  • the counting transistor 36 is omitted in this way, the dimension in the first direction required for arranging the plurality of transistors in the region where the pixel circuit 30b is mounted becomes short. That is, the size of the pixel cell 10 can be miniaturized.
  • the light receiving signal output by the pixel circuit 30b is a binary value indicating whether or not each pixel has detected light. It becomes a signal of.
  • FIG. 9 is a diagram showing two pixel cells included in the solid-state image sensor according to the third modification.
  • FIG. 10 is a diagram showing a circuit configuration of a pixel circuit according to the third modification.
  • the solid-state image sensor 1c according to the third modification includes the pixel circuit 30c, and the pixel circuit 30c does not include the second reset transistor 34.
  • the transfer transistor 31, the first reset transistor 32, the amplification transistor 33, and the selection transistor 35 are arranged in the first direction from the left side (X-axis-side) in this order. Lined up along.
  • the second reset transistor 34 is omitted in this way, the dimension in the first direction required for arranging the plurality of transistors in the region where the pixel circuit 30c is mounted becomes shorter. That is, the size of the pixel cell 10 can be miniaturized.
  • the transfer transistor 31 and the first reset transistor 32 may be turned on at the same time. Further, in the pixel circuit 30c, the electric charge collected on the cathode of the light receiving unit 2 exceeding the saturation level may overflow to the charge holding unit 5.
  • the Vt of the transfer transistor 31 is set high, the voltage when the gate electrode 310 of the transfer transistor is set to off is set low, and the diffusion region 59 (well contact) is set near the diffusion region 52.
  • the solid-state image sensor 1 is formed on the semiconductor substrate 100 and the semiconductor substrate 100 in a two-dimensional array shape along each of the first direction and the second direction intersecting the first direction. It includes a plurality of pixel cells 10.
  • Each of the plurality of pixel cells 10 has a light receiving unit 2 that receives incident light and generates an electric charge, a charge holding unit 5 that holds the electric charge generated by the light receiving unit 2, and a plurality of first units arranged along a first direction. It has one transistor and a pixel circuit 30 including a second transistor that outputs a voltage corresponding to the charge held by the charge holding unit 5 as a light receiving signal.
  • the pixel circuits 30 are the first light receiving unit and the second light receiving unit 2 of the first pixel cell 10a. It is adjacent to the second light receiving part, which is the light receiving part 2 of the two-pixel cell 10b, in the second direction.
  • Each of the plurality of first transistors included in the first pixel cell 10a shares a gate electrode with the first transistor included in the second pixel cell 10b, which has the same function as the first transistor.
  • the second transistor is, for example, an amplification transistor 33.
  • the junction boundary between the pixel circuit 30 and the light receiving portion 2 is reduced, so that the area of the separation portion for relaxing the electric field, which needs to be arranged at such a junction boundary, can be reduced.
  • Higher sensitivity can be achieved by reducing the area of the separating portion and increasing the area of the light receiving portion 2.
  • the gate electrodes of the plurality of first transistors are shared by the adjacent pixel cells, the number and area of wiring for applying a voltage to the gate electrodes can be reduced. Therefore, by increasing the aperture ratio of the wiring region, it is possible to increase the sensitivity to incident light having a large incident angle. Further, the protruding dimension toward the boundary 11 side can be automatically secured for the diffusion region of the plurality of first transistors, and the effect of easily suppressing the variation in the Vt characteristics of the transistors can be obtained.
  • the gate electrode of the first transistor included in the first pixel cell 10a is on the first light receiving portion side by a first length (first protruding dimension A1) with respect to the diffusion region of the first transistor. It protrudes into.
  • the gate electrode of the second transistor of the first pixel cell 10a protrudes toward the second light receiving portion by a second length (second protruding dimension A2) from the diffusion region of the second transistor. ..
  • the second length is shorter than the first length.
  • the parasitic capacitance between the charge holding portions 5 can be reduced by separating the gate electrodes 330 of the amplification transistor 33 (second transistor) between the pixel cells to a certain extent. Further, the arrangement of the diffusion regions 50 to 58 can be brought closer to the boundary 11, and the width of the pixel circuit 30 can be shortened in the second direction. Therefore, it is possible to increase the sensitivity by increasing the area ratio of the light receiving unit 2.
  • the transfer transistor 31 for transferring the charge generated by the light receiving unit 2 to the charge holding unit 5 and the charge accumulated in the charge holding unit 5 in the plurality of first transistors.
  • the first reset transistor 32 and the selection transistor 35 for selecting whether or not to output the light receiving signal output by the second transistor to the signal line are included.
  • the pixel circuit 30 including the transfer transistor 31, the first reset transistor 32, and the amplification transistor 33 can generate a light receiving signal according to the light received by the light receiving unit 2.
  • the plurality of first transistors further include a second reset transistor 34 that resets the electric charge accumulated by the light receiving unit 2.
  • the second reset transistor 34 is turned on by applying a voltage to the gate electrode 340, so that the electric charge accumulated in the cathode of the light receiving unit 2 is discharged to the second reset drain electrode 104 (light receiving unit). It is possible to reset the cathode of 2. Further, the charge exceeding the saturation level accumulated in the cathode of the light receiving unit 2 exceeds the potential barrier of the second reset transistor 34 and overflows to the second reset drain electrode 104, so that the charge holding unit 5 is not charged. It is possible to prevent the signal from leaking during the exposure period.
  • the pixel circuit 30 further includes a memory unit 6, and the plurality of first transistors further include a counting transistor 36 for connecting the charge holding unit 5 and the memory unit 6.
  • the amount of electric charge corresponding to the number of times light is detected in the second light receiving mode can be stored in the memory unit 6, so that the number of photons that can be substantially detected increases. That is, the dynamic range can be expanded.
  • each of the plurality of pixel cells 10 includes a p-type well region 9 and a well wiring 62 for applying a voltage to the p-type well region 9 in the pixel cell 10.
  • the well wiring 62 runs parallel to the wiring 61 connected to the charge holding portion 5.
  • the parasitic capacitance of the charge holding unit 5 increases, so that the amount of charge accumulated up to the saturation level of the charge holding unit 5 when light is detected increases, and the amount of charge that can be transferred to the memory unit 6 increases. To increase. Since the voltage fluctuation of the memory unit 6 increases per count, it is possible to reduce the reading error of the count number.
  • the well wiring 62 and the wiring 61 connected to the charge holding portion 5 are formed in the same wiring layer.
  • the parasitic capacitance of the charge holding portion 5 can be increased by bringing the well wiring 62 and the wiring 61 close to each other in the same wiring layer.
  • the well wiring 62 and the wiring 61 connected to the charge holding portion 5 are formed in different wiring layers.
  • the parasitic capacitance of the charge holding portion 5 can be increased by bringing the well wiring 62 and the wiring 61 close to each other in different wiring layers.
  • the light receiving unit 2 has a multiplication region in which the electric charge generated by receiving the incident light is multiplied by the avalanche multiplication.
  • an avalanche photodiode can be used as the light receiving unit 2.
  • the arrangement of the plurality of first transistors of the first pixel cell in the first direction is the same as the arrangement of the plurality of first transistors of the second pixel cell in the first direction.
  • the gate electrode has a line shape along the second direction.
  • the second transistor included in the first pixel cell does not share the gate electrode with the second transistor included in the second pixel cell.
  • the output of the received light signal can be performed individually for each pixel cell 10.
  • a plurality of first transistors and second transistors are arranged along the first direction.
  • the arrangement of the plurality of transistors can be simplified by arranging the plurality of transistors constituting the pixel circuit 30 on a straight line along the first direction.
  • the second transistor includes two diffusion regions corresponding to the source and the drain, and only one of the two diffusion regions is shared with the plurality of first transistors.
  • the second transistor includes two diffusion regions corresponding to the source and the drain, and both of the two diffusion regions are shared with the plurality of first transistors.
  • the diffusion region 58 of the second transistor and the diffusion region 53 of the first reset transistor 32 among the plurality of first transistors are shared, the region required for arranging the plurality of transistors is shared. The size of is reduced. Therefore, the size of the pixel cell 10 can be miniaturized.
  • the light receiving unit, the plurality of first transistors, and the second transistor are arranged in the first pixel cell 10a, and the light receiving unit 2, the plurality of first transistors in the second pixel cell 10b.
  • the arrangement of the second transistor is line-symmetrical with respect to the boundary 11 of the first pixel cell 10a and the second pixel cell 10b.
  • the arrangement of the plurality of transistors described in the above embodiment is an example, and the arrangement of the plurality of transistors may be changed within the scope of the object of the present disclosure.
  • an arrangement different from other regions may be adopted in a part region of the solid-state image sensor.
  • control unit of the solid-state image sensor operates the pixel cell in two light receiving modes, a first light receiving mode and a second light receiving mode.
  • control unit does not have to operate the pixel cell in the first light receiving mode, and may operate the pixel cell only in the second light receiving mode.
  • the conductive type of the diffusion regions 51 to 58 other than the well contact (diffusion region 59) is made p-type
  • the conductive type of well contact (diffusion region 59) is made n-type
  • the p-type well region 9 is formed. May be an n-type well region. In this case, since the boundary between the p-type well region 9 and the n-type well region 8 disappears, the size of the pixel cell can be miniaturized.
  • the well contacts are arranged one by one in the plurality of pixel cells in order to equalize the voltages in the p-type well regions of the plurality of pixel cells.
  • well contacts need not be arranged in each of the plurality of pixel cells.
  • One well contact may be arranged for each of a plurality of pixel cells, or may be arranged at about one or two places for one row of pixel cells. If the well contact is reduced, the size of the pixel cell can be reduced.
  • the first direction and the second direction are described as being orthogonal to each other, but the angle formed by the first direction and the second direction may be less than 90 degrees.
  • the arrangement of the plurality of transistors in the first pixel cell and the arrangement of the plurality of transistors in the second pixel cell may not be vertically symmetrical, but the arrangement order of the plurality of transistors is the same.
  • the circuit configuration described in the above embodiment is an example, and the present disclosure is not limited to the above circuit configuration. That is, similarly to the above circuit configuration, a circuit capable of realizing the characteristic functions of the present disclosure is also included in the present disclosure.
  • the present disclosure also discloses an element in which elements such as a switching element (transistor), a resistance element, or a capacitive element are connected in series or in parallel to a certain element within a range in which the same function as the above circuit configuration can be realized. included.
  • each layer of the laminated structure of the solid-state image sensor realizes the same function as the laminated structure of the above-described embodiment.
  • Other materials may be included to the extent possible.
  • the corners and sides of each component are shown linearly, but the present disclosure also includes those having rounded corners and sides due to manufacturing reasons and the like.
  • the present disclosure may be realized as a method for manufacturing a solid-state image sensor.
  • the solid-state image sensor of the present disclosure is useful as a solid-state image sensor suitable for increasing sensitivity.

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Abstract

固体撮像素子（１）は、半導体基板（１００）に、第１方向、及び、第１方向と交差する第２方向のそれぞれに沿って２次元アレイ状に形成された複数の画素セルを備える。複数の画素セルに含まれる、第２方向において並ぶ第１画素セル（１０ａ）及び第２画素セル（１０ｂ）は、画素回路（３０）同士が、第１画素セル（１０ａ）の受光部（２）と第２画素セル（１０ｂ）の受光部（２）との間で第２方向において隣り合う。第１画素セル（１０ａ）が有する複数の第１トランジスタのそれぞれは、当該第１トランジスタと同一の機能を有する、第２画素セル（１０ｂ）が有する第１トランジスタとゲート電極を共有する。

Description

固体撮像素子
　本開示は、複数の画素セルを備える固体撮像素子に関する。
　特許文献１には、固体撮像装置が開示されている。この固体撮像装置は、光電変換機能を有する受光素子と、受光素子を繰り返しリセットするリセット手段と、受光素子をリセットするリセットパルスの間に入射フォトンが有ったか否かの情報を検出する検出手段と、を備えている。固体撮像装置は、更に、検出手段の検出パルスを所定の期間計数する計数値保持手段と、計数値保持手段の計数値を所定の期間毎に読み出す読み出し手段と、を備えている。
特開平７－６７０４３号公報
　特許文献１に記載されている固体撮像装置のような固体撮像素子の分野において、受光素子（受光部）を含む画素セル等の高感度化と高集積化が望まれる場合がある。特に、受光素子がアバランシェフォトダイオード（以下、「ＡＰＤ（Avalanche Photodiode）」とも記載される）の場合は、受光素子間、または受光素子と検出手段を備える画素回路との間の電界を緩和するために十分な分離領域を確保する必要があり、微細化するほどに画素セルの大きさに対して受光素子外の占める面積が大きくなり、高集積化と高感度の両立が困難となる。
　本開示は、高感度化に適した固体撮像素子を提供することを目的とする。
　本開示の一態様に係る固体撮像素子は、半導体基板と、前記半導体基板に、第１方向、及び、前記第１方向と交差する第２方向のそれぞれに沿って２次元アレイ状に形成された複数の画素セルとを備え、前記複数の画素セルのそれぞれは、入射光を受光して電荷を生成する受光部と、前記受光部で生成された前記電荷を保持する電荷保持部、前記第１方向において並ぶ複数の第１トランジスタ、及び、前記電荷保持部で保持される前記電荷に応じた電圧を受光信号として出力する第２トランジスタを含む画素回路とを有し、前記複数の画素セルに含まれる、前記第２方向において並ぶ第１画素セル及び第２画素セルは、前記画素回路同士が、前記第１画素セルの前記受光部である第１受光部と前記第２画素セルの前記受光部である第２受光部との間で前記第２方向において隣り合い、前記第１画素セルが有する前記複数の第１トランジスタのそれぞれは、当該第１トランジスタと同一の機能を有する、前記第２画素セルが有する前記第１トランジスタとゲート電極を共有する。
　本開示によれば、高感度化に適した固体撮像素子を実現することができる。
図１は、実施の形態に係る固体撮像素子が備える複数の画素セルの配置を説明するための図である。 図２は、実施の形態に係る固体撮像素子が備える２つの画素セルを示す図である。 図３は、画素回路の回路構成を示す図である。 図４は、画素回路が有する複数のトランジスタの配置の拡大図である。 図５は、図４のＶ－Ｖ線における断面図である。 図６は、変形例１に係る固体撮像素子が備える２つの画素セルを示す図である。 図７は、変形例２に係る固体撮像素子が備える２つの画素セルを示す図である。 図８は、変形例２に係る画素回路の回路構成を示す図である。 図９は、変形例３に係る固体撮像素子が備える２つの画素セルを示す図である。 図１０は、変形例３に係る画素回路の回路構成を示す図である。
　以下、実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　なお、各図は模式図であり、必ずしも厳密に図示されたものではない。例えば、図中において矩形に描かれた領域については、イオン注入または熱処理により、角部が円形に変形する場合がある。また、矩形の領域同士が広がることで重なって不純物濃度が足し合わされ、以下の実施の形態で説明されない不純物濃度の領域が形成される場合もありうる。特に、不純物濃度が低い領域は周囲の影響を受けて縮小しやすく、高濃度化したり、導電型が部分的に反転したりすることがありうる。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化される場合がある。
　また、以下の実施の形態で説明に用いられる図面においては座標軸が示される場合がある。座標軸におけるＺ軸方向は、例えば、鉛直方向であり、Ｚ軸＋側は、上側（上方）または表側と表現され、Ｚ軸－側は、下側（下方）または裏側と表現される。Ｚ軸方向は、言い換えれば、半導体基板の上面または下面に垂直な方向であり、半導体基板の厚み方向である。Ｚ軸方向は、深さ方向と表現される場合もあり、この場合、Ｚ軸＋側は、深さ方向における浅い側であり、Ｚ軸－側は、深さ方向における深い側である。
　また、Ｘ軸方向及びＹ軸方向は、Ｚ軸方向に垂直な平面（水平面）上において、互いに直交する方向である。Ｘ軸方向は、横方向、行方向、または、第１方向と表現され、Ｙ軸方向は、縦方向、列方向、または、第２方向と表現される。以下の実施の形態において、「平面視」とは、Ｚ軸方向から見ることを意味する。また、本開示は、以下の実施の形態において、ｐ型とｎ型とを逆転させた構造を排除するものではない。
　［概要］
　まず、実施の形態に係る固体撮像素子の概要について説明する。図１は、実施の形態に係る固体撮像素子が備える複数の画素セルの配置を説明するための図である。
　実施の形態に係る固体撮像素子１は、例えば、ＴＯＦ（Time Of Flight）法を利用して、対象空間の距離画像を取得する測距システムに用いられる。測距システムは、例えば、パルス光を出力する送波モジュールと、送波モジュールから出力されて対象物で反射されたパルス光（反射光）を受光する受波モジュールと、受波モジュールで受光した反射光に基づいて対象物までの距離を求める処理部と、を備えている。処理部は、送波モジュールがパルス光を出力したタイミングと、受波モジュールが反射光を受光したタイミングとに基づいて、対象物までの距離を求めることができる。
　送波モジュールから出力されるパルス光は、単色光であり、パルス幅が比較的短く、ピーク強度が比較的高いことが好ましい。また、測距システムを市街地等で利用することを考慮して、パルス光の波長は、人間の視感度が低く、太陽光からの外乱光の影響を受けにくい近赤外帯の波長域であることが好ましい。
　このような測距システムは、例えば、自動車に搭載され障害物を検知する物体認識システム、物体（人）等を検知する監視カメラ、セキュリティカメラ等に利用することができる。固体撮像素子１は、例えば、上述の測距システムの受波モジュールに用いられる。
　図１に示されるように、固体撮像素子１は、半導体基板１００と、複数の画素セル１０とを備えている。複数の画素セル１０は、半導体基板１００に形成されている。複数の画素セル１０は、半導体基板１００の上面側に、２次元アレイ状に形成されている。
　より詳細には、Ｘ軸方向（図１の左右方向。以下、第１方向とも記載される。）に沿って配置された複数の画素セル１０からなる画素セル群が、Ｘ軸方向と交差するＹ軸方向（図１の上下方向。以下、第２方向とも記載される。）に、複数並んで配置されている。なお、説明の便宜上、図１では、受光部２と画素回路３０とを接続する配線６０、画素回路３０に含まれるトランジスタ同士を接続する配線６１等の図示を省略している。
　図２は、複数の画素セル１０のうちの２つの画素セル１０を示す図である。図２では、２つの画素セル１０は、第１画素セル１０ａ、及び、第２画素セル１０ｂと記載される。図２に示されるように、第１画素セル１０ａ、及び、第２画素セル１０ｂのそれぞれは、受光部２と、画素回路３０とを備えている。
　受光部２は、半導体基板１００に形成されている。受光部２は、入射光を受光して電荷を生成する光電変換部である。光電変換部は、例えば、アバランシェフォトダイオードであるが、一般的なフォトダイオードであってもよい。光電変換部がアバランシェフォトダイオードである場合、受光部２は、入射光の受光により発生した電荷をアバランシェ増倍によって増倍する増倍領域を有する。
　画素回路３０は、受光部２によって生成される電荷に応じた受光信号を出力するための回路である。画素回路３０は、複数のトランジスタを有している。複数のトランジスタは、具体的には、転送用トランジスタ３１、第１リセット用トランジスタ３２、増幅用トランジスタ３３、選択用トランジスタ３５、第２リセット用トランジスタ３４、及び、カウント用トランジスタ３６である。これらのトランジスタのうち、転送用トランジスタ３１、第１リセット用トランジスタ３２、選択用トランジスタ３５、第２リセット用トランジスタ３４、及び、カウント用トランジスタ３６のそれぞれは、第１トランジスタとも記載され、増幅用トランジスタ３３は、第２トランジスタとも記載される。
　複数のトランジスタは、半導体基板１００に形成されている。複数のトランジスタのそれぞれのゲート電極は、第１方向（図２の左右方向）に並んでいる。第１画素セル１０ａが有する複数のトランジスタの並び（配置の順序）、及び、第２画素セル１０ｂが有する複数のトランジスタの並びは、左から右にかけて同一である。つまり、第１画素セル１０ａ及び第２画素セル１０ｂは、平面視において上下対称の構造を有している。そして、第１画素セル１０ａの受光部２は、第２画素セル１０ｂと反対側の画素セル１０の受光部２と隣り合い、この画素セルの画素回路３０とは隣り合わない（図１参照）。第２画素セル１０ｂについても同様である。
　このような固体撮像素子１においては、受光部２と画素回路３０とが交互に配置される場合に比べて、画素回路３０と受光部２の接合境界が減少する。そうすると、画素回路３０と受光部２との分離部の面積も減少するため、画素サイズを変えずに受光部２の面積率を拡大することができる。つまり、固体撮像素子１は、高感度化が容易である。
　画素回路３０は、電荷保持部５を有している。電荷保持部５は、転送用トランジスタ３１を介して配線６０によって受光部２に接続されている。電荷保持部５は、受光部２で生成された電荷を保持（蓄積）する。また、電荷保持部５は、配線６１を介して増幅用トランジスタ３３のゲート電極３３０にも接続される。
　ここで、上述のように、複数のトランジスタには、複数の第１トランジスタと、第２トランジスタとが含まれる。複数の第１トランジスタは、具体的には、転送用トランジスタ３１、第１リセット用トランジスタ３２、選択用トランジスタ３５、第２リセット用トランジスタ３４、及び、カウント用トランジスタ３６である。第２トランジスタは、具体的には、増幅用トランジスタ３３である。
　第１画素セル１０ａが有する複数の第１トランジスタのそれぞれは、当該第１トランジスタと同一の機能を有する、第２画素セル１０ｂが有する第１トランジスタとゲート電極を共有する。ここでのゲート電極は、具体的には、ゲート電極３１０、３２０、３４０、３５０、３６０であり、これらのゲート電極は、第２方向に沿うライン状（直線状）であり、第１画素セル１０ａ及び第２画素セル１０ｂの境界１１をまたいでいる。
　このように、画素回路３０中のゲート電極が第１画素セル１０ａ及び第２画素セル１０ｂで共通化されれば、ゲート電極に電圧を印加するために有効画素内を通る配線の本数が減少する。このため、固体撮像素子１は、有効画素内に照射された光が配線により反射されることを抑制できる。つまり、固体撮像素子１は、高感度化が容易である。
　また、平面視において、ゲート電極は、トランジスタの拡散領域（図２の拡散領域５０～５８）を形成する際にマスクとして用いられ、ゲート電極の第２方向における長さは、トランジスタの製造ばらつきを抑制できるような長さに定められる。
　ここで、増幅用トランジスタ３３のゲート電極３３０は、第１画素セル１０ａ及び第２画素セル１０ｂで共通化されずに、独立の電圧が印加される個別のゲート電極とされる。固体撮像素子１においては、第２方向における画素回路３０の幅を縮小し、第１画素セル１０ａ及び第２画素セル１０ｂの画素回路同士を近づけるために、ゲート電極３３０の突出し寸法Ａ２が、他のトランジスタのゲート電極の突出し寸法Ａ１よりも短い。
　突出し寸法Ａ１の長さは、トランジスタの製造ばらつきを十分に抑制できる長さに設定され、突出し寸法Ａ２の長さは、増幅用トランジスタ３３の特性ばらつきを後段のＣＤＳ（Correlated Double Sampling）回路でキャンセルできるような長さに設定される。このような長さは、経験的または実験的に定められる。これにより、画質の劣化を許容範囲に収められる。
　このように、突出し寸法Ａ２が突出し寸法Ａ１よりも短い構成によれば、第１画素セル１０ａ及び第２画素セル１０ｂの増幅用トランジスタ３３のゲート電極３３０の距離を一定程度離すことで電荷保持部５間の寄生容量を抑制しつつ、拡散領域５０～５８の配置を境界１１に近づけることができる。したがって、画素回路３０の幅を第２方向に縮小し、受光部２の面積率を拡大することができる。つまり、固体撮像素子１は、高感度化が容易である。
　［回路構成］
　次に、画素回路３０の回路構成について、図１及び図２に加えて、図３～図５を参照しながらより詳細に説明する。図３は、画素回路３０の回路構成を示す図である。図４は、画素回路３０が有する複数のトランジスタの配置の拡大図である。図５は、図４のＶ－Ｖ線における断面図である。
　図１～図５に示されるように、画素回路３０は、転送用トランジスタ３１、第１リセット用トランジスタ３２、増幅用トランジスタ３３、選択用トランジスタ３５、第２リセット用トランジスタ３４、及び、カウント用トランジスタ３６、電荷保持部５、及び、メモリ部６を備えている。また、図３では、画素回路３０に加えて受光部２も図示されている。
　受光部２は、半導体基板１００内の上側の表面領域に形成されているフォトダイオードによって実現される。フォトダイオードは、ここではアバランシェフォトダイオード（以下、ＡＰＤとも記載される）である。受光部２は、例えば、ｐ型の半導体基板１００内に形成されたｎ型の拡散領域を備える。
　ＡＰＤによって実現される受光部２は、動作モードとして第１モードと第２モードとを有する。受光部２は、降伏電圧より小さな逆バイアス電圧が印加された状態において光を受光すると、光電変換を引き起こす光子の数に略比例する電荷量の電荷を、カソードに集電する（第１モード）。また、受光部２は、降伏電圧以上の逆バイアス電圧が印加された状態において光を受光すると、１つの光子による光電変換に起因して、飽和電荷量の電荷をカソードに集電する（第２モード）。受光部２は、アノードに接続されているバイアス電極１０１の電位を変化させることで、動作モードを変更可能である。
　電荷保持部５は、受光部２で生成された電荷を保持する。ここで拡散領域５０は、いわゆるフローティングディフュージョン（FD：floating diffusion）部である。
　転送用トランジスタ３１は、半導体基板１００に形成された拡散領域５０、５２と、ゲート電極３１０とを有している。転送用トランジスタ３１の拡散領域５２は、配線６０を介して受光部２のカソードに接続されている。配線６０は、例えば金属配線である。拡散領域５０は、第１リセット用トランジスタ３２と共有され、電荷保持部５としても機能する。
　転送用トランジスタ３１は、ゲート電極３１０に電圧が印加されてオンすることで、受光部２のカソードに集電されていた電荷を、拡散領域５０へと移動（転送）させる。
　第１リセット用トランジスタ３２は、半導体基板１００に形成された拡散領域５０、５３と、ゲート電極３２０とを有している。第１リセット用トランジスタ３２の拡散領域５３には、第１リセットドレイン電極１０２が接続されている。拡散領域５０は、転送用トランジスタ３１と共有され、電荷保持部５としても機能する。
　第１リセット用トランジスタ３２は、ゲート電極３２０に電圧が印加されてオンすることで、拡散領域５０に蓄積されていた電荷を第１リセットドレイン電極１０２へと排出させる。つまり、第１リセット用トランジスタ３２は、拡散領域５０に蓄積されていた電荷をリセットする。
　増幅用トランジスタ３３は、半導体基板１００に形成された拡散領域５４、５８と、ゲート電極３３０とを有している。増幅用トランジスタ３３の拡散領域５８には、増幅用電極１０３が接続されている。拡散領域５４は、選択用トランジスタ３５と共有される。増幅用トランジスタ３３のゲート電極３３０は、配線６１を介して拡散領域５０及び拡散領域５６に接続されている。配線６１は、例えば金属配線である。
　増幅用トランジスタ３３は、拡散領域５０に蓄積されている電荷の電荷量に応じた電圧を出力する。増幅用トランジスタ３３からの出力電圧が、画素セル１０から出力される受光信号（受光部２によって生成される電荷に応じた受光信号）である。
　選択用トランジスタ３５は、半導体基板１００に形成された拡散領域５４、５５と、ゲート電極３５０とを有している。選択用トランジスタ３５の拡散領域５５は、信号線１１０に接続されている。拡散領域５４は、増幅用トランジスタ３３と共有される。
　選択用トランジスタ３５は、ゲート電極３５０に電圧が印加されてオンしている場合にのみ、増幅用トランジスタ３３からの電圧（受光信号）を信号線１１０に出力させる。
　第２リセット用トランジスタ３４は、半導体基板１００に形成された拡散領域５１、５２と、ゲート電極３４０とを有している。第２リセット用トランジスタ３４の拡散領域５１には、第２リセットドレイン電極１０４が接続されている。第２リセット用トランジスタ３４の拡散領域５２は、配線６０を介して受光部２のカソードに接続されている。
　第２リセット用トランジスタ３４は、ゲート電極３４０に電圧が印加されてオンされることで、受光部２のカソードに蓄積されていた電荷を第２リセットドレイン電極１０４へと排出させる。つまり、第２リセット用トランジスタ３４は、受光部２のカソードに蓄積されていた電荷をリセットする。
　メモリ部６は、例えば、電荷を蓄積するキャパシタとして実現される。メモリ部６は、例えば、一対の電極と、その間に挟まれた絶縁層とを備える積層構造を有する。メモリ部６は、電極と、半導体層と、その間に挟まれた絶縁層との積層構造を有してもよい。メモリ部６は、例えば、半導体基板１００上に、絶縁層を介して配置されている。また、メモリ部６は、２つの配線層と、その間に挟まれた絶縁層との積層構造で構成されていてもよい。
　カウント用トランジスタ３６は、半導体基板１００に形成された拡散領域５６、５７と、ゲート電極３６０とを有している。
　カウント用トランジスタ３６の拡散領域５６は、配線６１を介して拡散領域５０及びゲート電極３３０に接続されている。カウント用トランジスタ３６の拡散領域５７は、メモリ部６に接続されている。
　カウント用トランジスタ３６は、ゲート電極３６０に電圧が印加されずオフの場合には、拡散領域５０とメモリ部６との間で電荷が移動するのを禁止する。カウント用トランジスタ３６は、ゲート電極３６０に電圧が印加されてオンされると、拡散領域５０とメモリ部６との間で電荷を移動させる。
　以上、画素回路３０の回路構成について説明した。なお、第１リセットドレイン電極１０２と第２リセットドレイン電極１０４とは、共有されていてもよい。また、増幅用電極１０３は、第２リセットドレイン電極１０４、第１リセットドレイン電極１０２とのうちの少なくとも一方と共有されてもよい。固体撮像素子１では、第１リセットドレイン電極１０２、及び、第２リセットドレイン電極１０４は、共有（互いに接続）されており、共通の電源が接続される。
　［動作］
　次に、固体撮像素子１の動作について説明する。固体撮像素子１は、画素セル１０の動作を制御する制御部（制御回路）を備えている。制御部は、バイアス電極１０１に印加される電圧、画素回路３０に含まれる複数の第１トランジスタのゲート電極それぞれに印加される電圧等を制御することで、画素セル１０を制御する。
　固体撮像素子１の制御部は、動作モードとして、第１受光モードと第２受光モードとを有する。第１受光モードでは、制御部は、画素セル１０の受光部２を第１モードで動作させる。制御部は、具体的には、受光部２が第１モードで動作するように、バイアス電極１０１に印加する電圧を調整する。
　第２受光モードでは、制御部は、画素セル１０の受光部２を第２モードで動作させる。制御部は、具体的には、受光部２が第２モードで動作するように、バイアス電極１０１に印加する電圧を調整し、第１モードよりも受光部２のアノード、カソード間の電位差が大きくなる方向に調節する。第２受光モードは、第１受光モードよりも、微弱な光を検出するのに適したモードである。
　第１受光モードにおいて、固体撮像素子１は、以下のように動作する。はじめに、固体撮像素子１の制御部は、第１リセット用トランジスタ３２と第２リセット用トランジスタ３４とカウント用トランジスタ３６とをオンして、受光部２のカソードと、電荷保持部５（拡散領域５０）と、メモリ部６とを初期化（蓄積されている電荷を排出）する。なお、このとき、転送用トランジスタ３１はオフにされている。
　次に、制御部は、第１リセット用トランジスタ３２と、第２リセット用トランジスタ３４と、カウント用トランジスタ３６とをオフにする。この状態が、画素セル１０のいわゆる露光状態である。受光部２は、露光状態において光を受光すると、光電変換を引き起こす光子の数に略比例する電荷量の電荷を、カソードに集電する。
　ここで、第２リセット用トランジスタ３４のオフレベルの電位は、転送用トランジスタ３１のオフレベルの電位よりも低い。そのため、受光部２のカソードで集電する電荷の量が、カソードの飽和レベルに達すると、飽和レベルを超えた電荷は、第２リセット用トランジスタ３４のポテンシャル障壁を超えて第２リセットドレイン電極１０４へとオーバーフローする。
　次に、制御部は、第１リセット用トランジスタ３２をオンすることで、電荷保持部５を初期化する。そして、制御部は、転送用トランジスタ３１をオンして、受光部２のカソードと電荷保持部５とを接続する。これにより、受光部２のカソードに集電された電荷が、電荷保持部５（拡散領域５０）に転送されて蓄積される。
　電荷保持部５に蓄積された電荷は、ゲート電極３３０が電荷保持部５に接続されている増幅用トランジスタ３３によって、蓄積された電荷の電荷量に応じた受光信号に変換される。制御部は、複数の画素セル１０のうち所望の画素セル１０の選択用トランジスタ３５をオンすることで、所望の画素セル１０から、受光信号を信号線１１０に出力させる。
　第２受光モードにおいて、固体撮像素子１は、以下のように動作する。制御部は、所定の測定期間を、複数の露光期間を含むように分割する。そして、制御部は、各露光期間に対応する露光工程で光電変換が起こったか否かに基づいて、測定期間内において受光部２によって検出した光子の数をカウントする。制御部は、画素セル１０を以下のように動作させる。
　はじめに、制御部は、測定期間の開始時点において、第１リセット用トランジスタ３２と第２リセット用トランジスタ３４とカウント用トランジスタ３６とをオンして、受光部２のカソードと、電荷保持部５（拡散領域５０）と、メモリ部６とを初期化（リセット）する。なお、このとき、転送用トランジスタ３１は、オフにされている。
　次に、制御部は、各露光工程の露光期間の開始時点で、第１リセット用トランジスタ３２と、第２リセット用トランジスタ３４と、カウント用トランジスタ３６と、をオフにし、転送用トランジスタ３１をオンにする。この状態が、画素セル１０の露光状態である。受光部２は、露光状態において光を受光すると、１つの光子による光電変換に起因して電荷保持部５が飽和するレベル（飽和電荷量）程度の電荷をカソードに集電する。なお、上述のように、第２リセット用トランジスタ３４のオフレベルの電位は、転送用トランジスタ３１のオフレベルの電位よりも低い。そのため、受光部２のカソードの飽和レベルを超えて集電された電荷は、第２リセット用トランジスタ３４のポテンシャル障壁を超えて第２リセットドレイン電極１０４へとオーバーフローする。このため、第２モードにおいて受光部２のカソードに蓄電される電荷量（１つの光子が光電変換を起こした場合においてカソードに蓄電される電荷量）は、毎回ほぼ同じ（カソードの飽和レベルに対応する電荷量）になる。
　次に、制御部は、転送用トランジスタ３１をオフにする。これにより、電荷保持部５には、受光部２のカソードに集電された電荷の一部であって電荷保持部５に分配された電荷が保持される。
　続いて、制御部は、カウント用トランジスタ３６をオンして、電荷保持部５に蓄積された電荷を、電荷保持部５とメモリ部６とに再分配する。つまり、制御部は、電荷保持部５に蓄積された電荷（の一部）をメモリ部６へ転送する。これにより、受光部２が光電変換により生成した電荷の一部が、メモリ部６へと移動して、メモリ部６の電荷量が増加する。
　一方、露光期間内に受光部２が光を受光しなかった場合には、受光部２は光電変換を起こさずカソードに電荷を集電しない。そのため、制御部が転送用トランジスタ３１をオンしても、受光部２のカソードから電荷保持部５への電荷の移動は起こらず、その後にカウント用トランジスタ３６がオンされても、メモリ部６の電荷量は増加しない。
　制御部は、上記の動作を、露光工程の回数だけ繰り返す。これにより、１回の測定期間に含まれる複数の露光工程のうち、受光部２が光を受光した露光工程の回数に応じた量の電荷が、メモリ部６に蓄積される。
　なお、実際には、１回目の露光工程で受光部２が光を受光している場合、２回目以降の露光工程では、メモリ部６に既に電荷が蓄積されている。そのため、２回目以降の露光工程で増加するメモリ部６の電荷量は、１回目の露光工程のそれとは異なる。また、２回目以降の露光工程では、露光工程の開始時点で必ずしも第１リセット用トランジスタ３２をオフする必要は無い。ただし、これらの点は、本開示の趣旨ではないため、詳細な説明は省略する。
　測定期間の最後（複数の露光工程が全て終了した後）において、制御部は、カウント用トランジスタ３６をオンしてメモリ部６と電荷保持部５とを接続し、メモリ部６に蓄積された電荷をメモリ部６と電荷保持部５とに分配する。メモリ部６から電荷保持部５に分配された電荷は、ゲート電極３３０が電荷保持部５に接続されている増幅用トランジスタ３３によって、電荷量に応じた（つまり、受光部２が光を受光した露光工程の回数に応じた）受光信号に変換される。制御部は、複数の画素セル１０のうち所望の画素セル１０の選択用トランジスタ３５をオンすることで、所望の画素セル１０から、受光信号を信号線１１０に出力させる。
　信号線１１０に出力された受光信号はＣＤＳ回路により読み出される。ＣＤＳ回路は、対応する信号線１１０における任意の異なる二つのタイミングにおける電位差、つまり信号出力動作時の電位（電荷保持部５に信号電荷が含まれている時の電位）とリセット動作時の電位（電荷保持部５の電荷を第１リセット用トランジスタ３２で排出した後の電位）との差に応じた信号をＣＤＳ出力ノードから出力する。
　［画素セルのレイアウト］
　次に、固体撮像素子１における複数の画素セル１０のレイアウトについて、図１、図２、図４、及び、図５を参照しながら説明する。
　図１に示されるように、複数の画素セル１０は、半導体基板１００に、２次元アレイ状に形成されている。半導体基板１００は、例えばｐ型のシリコン基板である。半導体基板１００の上面には、ｎ型ウェル領域８が第１方向（図１の左右方向）に長く形成されている。ｎ型ウェル領域８内には、ｐ型ウェル領域９がｎ型ウェル領域８の長手方向（第１方向）に沿って形成されている。
　画素回路３０は、ｐ型ウェル領域９内に形成されている。受光部２は、半導体基板１００においてｎ型ウェル領域８の外側のｐ型の領域に形成されている。
　１つのｐ型ウェル領域９の長手方向の一方の辺に沿って、複数（図１では、３つ）の画素セル１０（以下、第１の画素セル群とも記載される）が並んで配置されている。また、このｐ型ウェル領域９の長手方向の他方の辺に沿って、複数（図１では、３つ）の画素セル１０（以下、第２の画素セル群とも記載される）が並んで配置されている。このｐ型ウェル領域９内には、第１の画素セル群の画素セル１０それぞれの画素回路３０と、第２の画素セル群の画素セル１０それぞれの画素回路３０とが形成されている。
　なお、図１の例では、１つのｐ型ウェル領域９内に、第１の画素セル群及び第２の画素セル群の６つの画素セル１０の画素回路３０が形成されているが、これに限られない。第１の画素セル群は、２以下の画素セル１０を含んでもよいし、４以上の画素セル１０を含んでもよい。第２の画素セル群は、２以下の画素セル１０を含んでもよいし、４以上の画素セル１０を含んでもよい。第２の画素セル群に含まれる画素セル１０の数は、第１の画素セル群に含まれる画素セル１０の数と同じであってもよいし、異なっていてもよい。
　図１の例では、第１の画素セル群に含まれる複数の画素セル１０は、同一の形状及び大きさを有しており、第２の画素セル群に含まれる複数の画素セル１０は、同一の形状及び大きさを有している。さらに、第１の画素セル群に含まれる画素セル１０と、第２の画素セル群に含まれる画素セル１０も、同一の形状及び大きさを有している。
　このように、複数の画素セル１０の形状及び大きさが同一であれば、複数の画素セル１０のそれぞれに接続される配線６０、６１の形状をほぼ同じにできる。つまり、配線６０、６１の長さを均一化することが可能となり、配線６０、６１の寄生抵抗および寄生容量を均一化することが可能となる。言い換えれば、複数の画素セル１０の間の特性のばらつきを低減することが可能となる。
　また、平面視において、複数の画素セル１０のうちで第２方向（ｐ型ウェル領域９の短手方向、図１の上下方向）に隣り合って配置される２つの画素セル１０は、受光部２同士が隣接しているか、あるいは、画素回路３０同士が隣接している。
　［画素回路内の構成要素のレイアウト］
　次に、画素回路３０内の構成要素のレイアウトについて説明する。図２、図４、及び、図５に示されるように、画素回路３０の構成要素は、第１方向に長い領域に配置される。この領域には、第２リセット用トランジスタ３４、転送用トランジスタ３１、第１リセット用トランジスタ３２、カウント用トランジスタ３６、増幅用トランジスタ３３、選択用トランジスタ３５が左側（Ｘ軸－側）からこの順で第１方向に沿って並んでいる。より詳細には、拡散領域５０～５９が第１方向に沿って並び、かつ、複数のゲート電極３１０～３６０が第１方向に沿って並んでいる。
　複数の拡散領域５０～５８のそれぞれは、ｐ型ウェル領域９内に形成されたｎ型の拡散領域である。図２、図４、及び、図５に示されるように、拡散領域５１、５２、５０、５３、５６、５７、５８、５４、５５は、図中の左側からこの順で第１方向に沿って並んでいる。
　拡散領域５９は、ｐ型ウェル領域９内に形成されたｐ型の拡散領域である。拡散領域５９は、ウェル用配線６２を介して、画素セル１０内のｐ型ウェル領域９の電圧を固定するための電源（一般的にはグランド電源）に接続される。拡散領域５９は、言い換えれば、ウェルコンタクトである。ウェル用配線６２は、例えば金属配線である。ｎ型ウェル領域８は、ｐ型ウェル領域９との間で逆バイアスとなる電源（一般的には、１～５Ｖ程度）に接続される。
　複数のゲート電極３１０～３６０のそれぞれは、第２方向に長い形状を有する。複数のゲート電極３１０～３６０のそれぞれは、平面視においてライン状（直線状）であるが、Ｌ字状などのその他の形状であってもよい。ゲート電極３４０、３１０、３２０、３６０、３３０、３５０は、図中の左側からこの順で第１方向に沿って並んでいる。
　複数のゲート電極３１０～３６０のそれぞれは、酸化シリコン等からなるゲート絶縁膜（図示せず）を介して、半導体基板１００上に形成されている。複数のゲート電極３１０～３６０のそれぞれは、第１方向において隣り合う２つの拡散領域の端同士を架け渡すように、半導体基板１００上に形成されている。画素回路３０が有する複数のトランジスタのそれぞれは、隣り合う２つの拡散領域と、その間を架け渡すゲート電極と、ゲート絶縁膜とによって構成されている。
　なお、図５に示されるように、電気的に接続されてはいけない拡散領域の間には、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）７０等の絶縁体によって分離される。電気的に接続されてはいけない拡散領域は、異なる導電型の拡散領域によって分離されてもよい。また、ゲート電極間の距離が離れた箇所には、例えばゲート電極と同一の材料によって形成されるダミー部材が配置されていてもよい。
　［上下対称構造とその効果］
　図２に示されるように、複数の画素セル１０のうち第２方向に並ぶ第１画素セル１０ａ及び第２画素セル１０ｂに着目すると、第１画素セル１０ａ、及び、第２画素セル１０ｂは、一方を上下反転すると当該一方は他方と同一の構成となる。つまり、第１画素セル１０ａ、及び、第２画素セル１０ｂは、境界１１を対称軸として線対称な構造を有する。
　そして、第１画素セル１０ａ及び第２画素セル１０ｂは、画素回路３０同士が、第１画素セル１０ａの受光部２である第１受光部と第２画素セル１０ｂの受光部２である第２受光部との間で第２方向において隣り合う。
　これにより、第２方向において画素回路３０と受光部２とが交互に配置される構成（以下、比較例とも記載される）に比べて、画素回路３０と受光部２との境界の数を減らすことができる。比較例では、画素回路３０と受光部２との境界は、２行につき４か所となるが、固体撮像素子１では、２行につき２か所となり、受光部２同士の境界が１カ所追加される。固体撮像素子１では、比較例に比べて、分離部を設ける必要がある境界を１か所減らすことができる。なお、画素回路３０同士の境界は、分離部を設ける必要性は低い。
　したがって、固体撮像素子１では、分離部として割り当てられる面積を減少させることで、受光部２の面積率を拡大することができる。つまり、固体撮像素子１は、高感度化が容易である。
　［ゲート電極の共通化とその効果］
　また、図２に示されるように、第１画素セル１０ａが有する複数のトランジスタの第１方向における並びは、第２画素セル１０ｂが有する複数のトランジスタの第１方向における並びと同一であり、第１画素セル１０ａが有する複数の第１トランジスタ（増幅用トランジスタ３３以外の５つのトランジスタ）のそれぞれは、当該第１トランジスタと同一の機能を有する、第２画素セル１０ｂが有する第１トランジスタとゲート電極を共有する。ゲート電極は、第１画素セル１０ａ及び第２画素セル１０ｂの境界１１まで伸長し、境界１１をまたいで形成される。このゲート電極は、第１画素セル１０ａ及び第２画素セル１０ｂ共通の電圧が印加されるゲート電極である。
　これにより、固体撮像素子１全体では、２行あたり合計５つのゲート電極用配線を配置することで２行の画素を同時に駆動できるようになる。したがって、上下２画素分の受光信号を画素毎に保持しつつも、２行を同時に露光・読み出しすることが可能となり、フレームレートが上がる。さらに、ゲート電極用配線の本数削減により、レイアウト自由度が向上し、ゲート電極用配線を境界１１に近い位置に配置することで入射角の大きい入射光がゲート電極用配線によって反射されてしまうことを抑制することができる。つまり、ゲート電極の共通化は、光学的に高感度化することにもつながる。
　さらに、第１トランジスタ（増幅用トランジスタ３３以外の５つのトランジスタ）のゲート電極は第２方向に沿って長くなるため、境界１１側に向かう方向のゲート電極の突出し寸法は、自動的にトランジスタの製造ばらつきを十分に抑制できるための突出し寸法Ａ１よりも十分に大きくなる。つまり、ゲート電極の共通化により、第１トランジスタのＶｔばらつきが抑制される。
　なお、増幅用トランジスタ３３のゲート電極は、第１画素セル１０ａ及び第２画素セル１０ｂによって共有されない。つまり、第１画素セル１０ａが有する第２トランジスタ（つまり、増幅用トランジスタ）は、第２画素セル１０ｂが有する第２トランジスタとゲート電極を共有しない。第１画素セル１０ａの増幅用トランジスタ３３のゲート電極と、第２画素セル１０ｂの増幅用トランジスタ３３のゲート電極には、それぞれ独立して電圧が印加される。
　［突出し寸法の調整とその効果］
　また、図２に示されるように、固体撮像素子１においては、ゲート電極３３０の突出し寸法Ａ２が、他のトランジスタのゲート電極の突出し寸法Ａ１よりも短い。突出し寸法Ａ１の長さは、トランジスタの製造ばらつきを十分に抑制できる長さに設定され、突出し寸法Ａ２の長さは、増幅用トランジスタ３３の特性ばらつきを後段のＣＤＳ回路でキャンセルできるような長さに設定される。このような長さは、経験的または実験的に定められる。これにより、画質の劣化を許容範囲に収められる。
　また、第１画素セル１０ａ及び第２画素セル１０ｂのゲート電極３３０間の距離を一定程度離すことで、第１画素セル１０ａ及び第２画素セル１０ｂの電荷保持部５間に寄生容量が発生してしまうことを抑制しつつ、拡散領域を境界１１に近づけて配置することができる。つまり、画素回路３０が実装される領域の第１方向における幅を短くすることができる。したがって、固体撮像素子１は、受光部２の面積率を拡大して高感度化することが容易である。
　例えば、第１トランジスタのＶｔばらつきを抑制するために必要な突出し寸法Ａ１が０．１μｍ、電荷保持部５間の寄生容量を抑制するために必要なゲート電極３３０間寸法Ａ３（図示せず）が０．１μｍであった場合、第１画素セル１０ａの増幅用トランジスタ３３の拡散領域と、第２画素セル１０ｂの増幅用トランジスタ３３の拡散領域とは、第２方向においてＡ１×２＋Ａ３＝０．３μｍ離して配置される必要がある。
　これに対し、増幅用トランジスタ３３のＶｔばらつきを後段のＣＤＳ回路によりキャンセル可能な範囲の突出し寸法Ａ２が０．０５μｍであった場合、第１画素セル１０ａの増幅用トランジスタ３３の拡散領域と、第２画素セル１０ｂの増幅用トランジスタ３３の拡散領域とは、第２方向においてＡ２×２＋Ａ３＝０．２μｍ離して配置されればよい。そうすると、突出し寸法Ａ２が採用される場合には、突出し寸法Ａ１が採用される場合よりも受光部２の寸法を第２方向に０．１μｍ拡大することができ、受光部２の面積率を拡大して高感度化を図ることができる。
　［電荷保持部の寄生容量の増大とその効果］
　また、固体撮像素子１を第２受光モードで利用する場合、光を検出した際の電荷量は、受光部２と電荷保持部５が飽和するレベル（飽和電荷量）程度の電荷となる。これは、受光部２にて光検出のトリガとなる電子正孔対が発生すると、最初に生成した電子正孔対が新たな電子正孔対を生み出し、生み出された電子正孔対が更なる電子正孔対を生み出す正のフィードバックが発生し、受光部２および電荷保持部５に一定程度の電荷が蓄積した段階で、受光部２のカソードの電位が負側に低下することで、電子正孔対が新たな電子正孔対を生成し続けるのに必要な電界を下回り、その状態で電子正孔対の生成が停止するからである。受光部２のカソード側の電位の低下量は、生成された電荷量に比例し、受光部２と電荷保持部５の寄生容量の合計に反比例する。すなわち、電荷保持部５の寄生容量が大きくなったとしても最終的に電荷保持部５に蓄積する電荷の量は増加し、電子正孔対の生成は、同程度の電圧値で停止する。
　したがって、第２受光モードでの利用を想定する限り、必ずしも寄生容量を小さくするために、電荷保持部５に接続される配線６１の配線長を短く設計する必要はない。また、電荷保持部５の寄生容量が大きい場合、カウント用トランジスタ３６をオンにした際にメモリ部６へ転送できる電荷量が増加する。これにより、１カウントあたりのメモリ部６の電圧変動が大きくなることで、１カウントあたりの電圧変化量をノイズレベルよりも高くなるよう調整することが可能である。
　ここで、電荷保持部５に接続される配線６１は、電荷保持部５の一部とも考えられる。つまり、電荷保持部５には、配線６１が含まれるとも考えられる。電荷保持部５の寄生容量を増やす場合は、配線６１と一定電圧を印加する電源線との間で寄生容量を増やせばよい。例えば、ｐ型ウェル領域９またはｎ型ウェル領域８に電圧を印加するための配線（例えば、拡散領域５９に接続されるウェル用配線６２）を、配線６１に近づけて並走させることで、電荷保持部５の寄生容量を増やすことができる。ウェル用配線６２と配線６１とは、例えば、第１方向に沿って並走するが、他の方向に沿って並走してもよい。
　このとき、ウェル用配線６２、及び、配線６１は、同一の配線層に属し、第２方向において間隔をあけて配置されてもよいし、異なる配線層に属し、第１方向及び第２方向のいずれとも交差する第３方向（つまり、図中のＺ軸方向）において間隔をあけて配置されてもよい。なお、異なる配線層の間には、層間絶縁膜が設けられる。また、ウェル用配線６２は、多層化されてもよく、これにより、電荷保持部５の寄生容量をさらに増やすこともできる。
　なお、ウェル用配線６２はｐ型ウェル領域９に電圧を印加するための配線であるが、これとは別に、ｎ型ウェル領域８に電圧を印加するためのウェル用配線（図示せず）も存在する。電荷保持部５の寄生容量は、このようなウェル用配線と配線６１とを近づけて並走させることでも増やすことができる。
　［変形例１］
　上述の実施の形態は、本開示の様々な実施の形態の一つに過ぎない。上述の実施の形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。例えば、画素回路３０における複数のトランジスタの配置は一例である。以下、複数のトランジスタの配置の変形例（変形例１）について説明する。図６は、変形例１に係る固体撮像素子が備える２つの画素セルを示す図である。
　図６に示されるように、変形例１に係る固体撮像素子１ａは、画素回路３０ａを備え、画素回路３０ａにおける複数のトランジスタの配置が固体撮像素子１と異なる。具体的には、画素回路３０ａにおいて、第２リセット用トランジスタ３４、転送用トランジスタ３１、第１リセット用トランジスタ３２、増幅用トランジスタ３３、選択用トランジスタ３５、カウント用トランジスタ３６が左側（Ｘ軸－側）からこの順で第１方向に沿って並んでいる。
　このような配置では、増幅用トランジスタ３３の拡散領域５８と、第１リセット用トランジスタ３２の拡散領域５３とが共通化されている。共通化された拡散領域は、例えば、第１リセットドレイン電極１０２（図３に図示）に接続される。このように増幅用トランジスタ３３の拡散領域５８と、第１リセット用トランジスタ３２の拡散領域５３とが共通化されれば、画素回路３０ａが実装される領域の、複数のトランジスタを配置するために必要な第１方向の寸法が短くなる。つまり、画素セル１０の大きさを微細化することができる。増幅用トランジスタ３３の電源と、受光部２のリセット電圧に異なる電圧を同時に印加できなくなるが、増幅用トランジスタ３３の動作時に第１リセットドレイン電極１０２の電圧を変化させる、または、受光部２のリセット電圧で増幅用トランジスタ３３がオンするように増幅用トランジスタ３３のＶｔを調整することで、画素回路３０を動作させることができる。
　また、固体撮像素子１ａでは、拡散領域５９に接続されるウェル用配線６２と、電荷保持部５に接続される配線６１（配線６１は、電荷保持部５の一部とも考えられる）とが互いに近接して並走している。このような配線の配置によれば、電荷保持部５の寄生容量を増やすことで第２受光モードにおいて光を検出した際に生じる電荷量を大きくすることが可能である。また、ウェル用配線６２を多層化したり、ウェル用配線６２を電荷保持部５に含まれる配線６１よりも上方に位置する配線層に形成し、ウェル用配線６２が配線６１を覆うように配置したりすることで、さらなる寄生容量拡大を実現することもできる。また、ウェル用配線６２が配線６１を覆うように配置される場合、ウェル用配線６２は、画素回路３０ａに向かって照射される光を遮光する遮光部材としても利用できる。
　なお、ウェル用配線６２はｐ型ウェル領域９に電圧を印加するための配線であるが、これとは別に、ｎ型ウェル領域８に電圧を印加するための配線（図示せず）を配置してもよい。電荷保持部５の寄生容量は、このようなウェル用配線と配線６１とを近づけて並走させることでも増やすことができる。
　［変形例２］
　また、画素回路３０及び画素回路３０ａにおける複数のトランジスタの数は、６つであるが、複数のトランジスタの数を５つ以下に減らすこともできる。図７は、このような変形例２に係る固体撮像素子が備える２つの画素セルを示す図である。図８は、変形例２に係る画素回路の回路構成を示す図である。
　図７及び図８に示されるように、変形例２に係る固体撮像素子１ｂは、画素回路３０ｂを備え、画素回路３０ｂには、カウント用トランジスタ３６が含まれない。図７に示されるように、画素回路３０ｂにおいては、第２リセット用トランジスタ３４、転送用トランジスタ３１、第１リセット用トランジスタ３２、増幅用トランジスタ３３、選択用トランジスタ３５が左側（Ｘ軸－側）からこの順で第１方向に沿って並んでいる。
　このように、カウント用トランジスタ３６が省略されれば、画素回路３０ｂが実装される領域の、複数のトランジスタを配置するために必要な第１方向の寸法が短くなる。つまり、画素セル１０の大きさを微細化することができる。
　なお、カウント用トランジスタ３６省略される場合、第２受光モードにおいてカウント機能が利用できなくなる、このため、画素回路３０ｂが出力する受光信号は、各画素が光を検出したか否かを示す２値の信号となる。
　［変形例３］
　また、画素回路３０ｂにおける複数のトランジスタの数は、５つであるが、複数のトランジスタの数を４つに減らすこともできる。図９は、このような変形例３に係る固体撮像素子が備える２つの画素セルを示す図である。図１０は、変形例３に係る画素回路の回路構成を示す図である。
　図９及び図１０に示されるように、変形例３に係る固体撮像素子１ｃは、画素回路３０ｃを備え、画素回路３０ｃには、第２リセット用トランジスタ３４が含まれない。図９に示されるように、画素回路３０ｃにおいては、転送用トランジスタ３１、第１リセット用トランジスタ３２、増幅用トランジスタ３３、選択用トランジスタ３５が左側（Ｘ軸－側）からこの順で第１方向に沿って並んでいる。
　このように、第２リセット用トランジスタ３４が省略されれば、画素回路３０ｃが実装される領域の、複数のトランジスタを配置するために必要な第１方向の寸法が短くなる。つまり、画素セル１０の大きさを微細化することができる。
　この場合、受光部２に蓄積された電荷をリセットするためには、転送用トランジスタ３１と第１リセット用トランジスタ３２とを同時にオン状態にすればよい。また、画素回路３０ｃにおいては、受光部２のカソードに飽和レベルを超えて集電された電荷が電荷保持部５へとオーバーフローする可能性がある。このような場合、転送用トランジスタ３１のＶｔを高く設定する、転送用トランジスタのゲート電極３１０をオフに設定する際の電圧を低く設定する、拡散領域５９（ウェルコンタクト）を拡散領域５２の近くに配置する等により、電荷保持部５へのオーバーフローを抑制することができる。
　［まとめ］
　以上説明したように、固体撮像素子１は、半導体基板１００と、半導体基板１００に、第１方向、及び、第１方向と交差する第２方向のそれぞれに沿って２次元アレイ状に形成された複数の画素セル１０とを備える。複数の画素セル１０のそれぞれは、入射光を受光して電荷を生成する受光部２と、受光部２で生成された電荷を保持する電荷保持部５、第１方向に沿って並ぶ複数の第１トランジスタ、及び、電荷保持部５で保持される電荷に応じた電圧を受光信号として出力する第２トランジスタを含む画素回路３０とを有する。複数の画素セル１０に含まれる、第２方向において並ぶ第１画素セル１０ａ及び第２画素セル１０ｂは、画素回路３０同士が、第１画素セル１０ａの受光部２である第１受光部と第２画素セル１０ｂの受光部２である第２受光部との間で第２方向において隣り合う。第１画素セル１０ａが有する複数の第１トランジスタのそれぞれは、当該第１トランジスタと同一の機能を有する、第２画素セル１０ｂが有する第１トランジスタとゲート電極を共有する。第２トランジスタは、例えば、増幅用トランジスタ３３である。
　これにより、画素回路３０と受光部２の接合境界が減少するため、このような接合境界に配置する必要がある、電界を緩和するための分離部の面積を減らすことができる。分離部の面積を減らして受光部２の面積を大きくすることで高感度化を図ることができる。また、複数の第１トランジスタのゲート電極が隣接画素セルによって共有されることで、ゲート電極に電圧を印加するための配線の本数及び面積を低減することができる。このため、配線領域の開口率を拡大することで入射角が大きい入射光に対しての高感度化を図ることができる。さらに、複数の第１トランジスタの拡散領域に対して、境界１１側への突出し寸法が自動的に確保でき、トランジスタのＶｔの特性のばらつきを抑制しやすい効果が得られる。
　また、例えば、平面視において、第１画素セル１０ａが有する第１トランジスタのゲート電極は、当該第１トランジスタの拡散領域よりも第１の長さ（第１突出し寸法Ａ１）だけ第１受光部側に突出している。平面視において、第１画素セル１０ａが有する第２トランジスタのゲート電極は、当該第２トランジスタの拡散領域よりも第２の長さ（第２突出し寸法Ａ２）だけ第２受光部側に突出している。第２の長さは、第１の長さよりも短い。
　これにより、画素セル間の増幅用トランジスタ３３（第２トランジスタ）のゲート電極３３０の距離を一定程度離すことで、電荷保持部５間の寄生容量を低減することができる。また、拡散領域５０～５８の配置を境界１１に近づけることができ、画素回路３０の幅を第２方向に短くすることができる。したがって、受光部２の面積率を拡大することで高感度化を図ることができる。
　また、例えば、複数の第１トランジスタには、受光部２によって生成された電荷を、電荷保持部５に転送するための転送用トランジスタ３１と、電荷保持部５に蓄積された電荷をリセットするための第１リセット用トランジスタ３２と、第２トランジスタが出力する受光信号を信号線に出力するかどうかを選択する選択用トランジスタ３５とが含まれる。
　これにより、転送用トランジスタ３１、第１リセット用トランジスタ３２、及び増幅用トランジスタ３３を含む画素回路３０によって、受光部２で受光した光に応じた受光信号を生成することができる。
　また、例えば、複数の第１トランジスタには、さらに、受光部２によって蓄積された電荷をリセットする第２リセット用トランジスタ３４が含まれる。
　これにより、第２リセット用トランジスタ３４は、ゲート電極３４０に電圧が印加されてオンすることで、受光部２のカソードに蓄積されていた電荷を第２リセットドレイン電極１０４へと排出する（受光部２のカソードをリセットする）ことができる。また、受光部２のカソードに蓄積されている飽和レベルを超えた電荷は、第２リセット用トランジスタ３４のポテンシャル障壁を超えて第２リセットドレイン電極１０４へとオーバーフローするため、電荷保持部５に非露光期間中に信号が漏れだすことを抑制することができる。
　また、例えば、画素回路３０は、さらに、メモリ部６を備え、複数の第１トランジスタには、さらに、電荷保持部５とメモリ部６とを接続するためのカウント用トランジスタ３６が含まれる。
　これにより、第２の受光モードで光を検出した回数に相当する電荷量をメモリ部６に蓄積することができるため、実質的に検出できるフォトンの数が増加する。つまり、ダイナミックレンジを拡大することができる。
　また、例えば、複数の画素セル１０のそれぞれは、ｐ型ウェル領域９と、ｐ型ウェル領域９に電圧を印加するためのウェル用配線６２を画素セル１０内に含む。ウェル用配線６２は、電荷保持部５に接続される配線６１と並走する。
　これにより、電荷保持部５の寄生容量が増加することで、光を検出した際に電荷保持部５の飽和レベルまで蓄積される電荷の量が増加し、メモリ部６へ転送できる電荷の量が増加する。カウント１回あたりのメモリ部６の電圧変動が増えるため、カウント数の読み出し誤差を低減することができる。
　また、例えば、ウェル用配線６２、及び、電荷保持部５に接続される配線６１は、同一の配線層に形成される。
　これにより、同一の配線層においてウェル用配線６２、及び、配線６１を近接させることで、電荷保持部５の寄生容量を増加させることができる。
　また、例えば、ウェル用配線６２、及び、電荷保持部５に接続される配線６１は、異なる配線層に形成される。
　これにより、異なる配線層においてウェル用配線６２、及び、配線６１を近接させることで、電荷保持部５の寄生容量を増加させることができる。
　また、例えば、受光部２は、入射光の受光により発生した電荷をアバランシェ増倍によって増倍する増倍領域を有する。
　これにより、受光部２としてアバランシェフォトダイオードを使用することができる。
　また、例えば、第１画素セルが有する複数の第１トランジスタの第１方向における並びは、第２画素セルが有する複数の第１トランジスタの第１方向における並びと同一である。
　これにより、ゲート電極の形状を簡素化することができる。
　また、例えば、平面視において、ゲート電極は、第２方向に沿うライン状である。
　これにより、ゲート電極の形状を簡素化することができる。
　また、例えば、第１画素セルが有する第２トランジスタは、第２画素セルが有する第２トランジスタとゲート電極を共有しない。
　これにより、受光信号の出力については、画素セル１０ごとに個別に行うことができる。
　また、例えば、画素回路３０においては、複数の第１トランジスタ、及び、第２トランジスタが第１方向に沿って並ぶ。
　これにより、画素回路３０を構成する複数のトランジスタを第１方向に沿う直線上に並べることで、複数のトランジスタの配置の簡素化を図ることができる。
　また、例えば、画素回路３０においては、第２トランジスタは、ソース及びドレインに対応する２つの拡散領域を含み、２つの拡散領域の一方のみが複数の第１トランジスタと共有される。
　これにより、例えば、第２トランジスタの拡散領域５８と、複数の第１トランジスタのうち第１リセット用トランジスタ３２の拡散領域５３とが分離されれば、これら２つのトランジスタに互いに異なる電源を接続することができる。
　また、例えば、画素回路３０ａにおいては、第２トランジスタは、ソース及びドレインに対応する２つの拡散領域を含み、２つの拡散領域の両方が複数の第１トランジスタと共有される。
　これにより、例えば、第２トランジスタの拡散領域５８と、複数の第１トランジスタのうち第１リセット用トランジスタ３２の拡散領域５３とが共通化されれば、複数のトランジスタを配置するために必要な領域の大きさが小さくなる。したがって、画素セル１０の大きさを微細化することができる。
　また、例えば、平面視において、第１画素セル１０ａにおける、受光部、複数の第１トランジスタ、及び、第２トランジスタの配置と、第２画素セル１０ｂにおける、受光部２、複数の第１トランジスタ、及び、第２トランジスタの配置とは、第１画素セル１０ａ及び第２画素セル１０ｂの境界１１に関して線対称である。
　これにより、複数のトランジスタの配置の簡素化を図ることができる。
　（その他の実施の形態）
　以上、実施の形態に係る固体撮像素子について説明したが、本開示は、上記実施の形態に限定されるものではない。
　例えば、上記実施の形態で説明された複数のトランジスタの配置は一例であり、複数のトランジスタの配置は、本開示の目的の範囲内で変更されてもよい。例えば、固体撮像素子の一部の領域で、他の領域と異なる配置が採用されてもよい。
　また、上記実施の形態では、固体撮像素子の制御部は、画素セルを第１受光モード及び第２受光モードの２つの受光モードで動作させた。しかしながら、制御部は、画素セルを第１受光モードで動作させなくてもよく、画素セルを第２受光モードのみで動作させてもよい。
　また、上記実施の形態において、ウェルコンタクト（拡散領域５９）以外の拡散領域５１～５８の導電型をｐ型にし、ウェルコンタクト（拡散領域５９）の導電型をｎ型とし、ｐ型ウェル領域９をｎ型ウェル領域としてもよい。この場合、ｐ型ウェル領域９とｎ型ウェル領域８の境界がなくなるため、画素セルの大きさを微細化できる。
　また、上記実施の形態では、ウェルコンタクトは複数の画素セルのｐ型ウェル領域の電圧を等しく揃えるために、複数の画素セルに１つずつ配置されている。しかしながら、ウェルコンタクトが複数の画素セルのそれぞれに配置される必要はない。ウェルコンタクトは、複数の画素セルにつき１つ配置されてもよいし、１行分の画素セルに対して１～２か所程度、配置されてもよい。ウェルコンタクトが減らされれば、画素セルの大きさを小さくすることができる。
　また、上記実施の形態では、第１方向及び第２方向は、直交するものとして説明されたが、第１方向及び第２方向のなす角度は９０度未満であってもよい。この場合、第１画素セルにおける複数のトランジスタの配置と、第２画素セルにおける複数のトランジスタ配置は上下対称とはならない場合があるが、複数のトランジスタの配置順は同一となる。
　また、上記実施の形態において説明に用いられた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。
　また、上記実施の形態で説明された回路構成は、一例であり、本開示は上記回路構成に限定されない。つまり、上記回路構成と同様に、本開示の特徴的な機能を実現できる回路も本開示に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、または容量素子等の素子が接続されたものも本開示に含まれる。
　また、上記実施の形態では、固体撮像素子が有する構成要素の主たる材料について例示しているが、固体撮像素子が有する積層構造の各層には、上記実施の形態の積層構造と同様の機能を実現できる範囲で他の材料が含まれてもよい。また、図面においては、各構成要素の角部及び辺は直線的に記載されているが、製造上の理由などにより、角部及び辺が丸みを帯びたものも本開示に含まれる。
　その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態、または、本開示の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。例えば、本開示は、固体撮像素子の製造方法として実現されてもよい。
　本開示の固体撮像素子は、高感度化に適した固体撮像素子として有用である。
　１、１ａ、１ｂ、１ｃ　固体撮像素子
　２　受光部
　５　電荷保持部
　６　メモリ部
　８　ｎ型ウェル領域
　９　ｐ型ウェル領域
　１０　画素セル
　１０ａ　第１画素セル
　１０ｂ　第２画素セル
　１１　境界
　３０、３０ａ、３０ｂ、３０ｃ　画素回路
　３１　転送用トランジスタ
　３２　第１リセット用トランジスタ
　３３　増幅用トランジスタ
　３４　第２リセット用トランジスタ
　３５　選択用トランジスタ
　３６　カウント用トランジスタ
　５０、５１、５２、５３、５４、５５、５６、５７、５８、５９　拡散領域
　６０、６１　配線
　６２　ウェル用配線
　７０　ＳＴＩ
　１００　半導体基板
　１０１　バイアス電極
　１０２　第１リセットドレイン電極
　１０３　増幅用電極
　１０４　第２リセットドレイン電極
　１１０　信号線
　３１０、３２０、３３０、３４０、３５０、３６０　ゲート電極

Claims (16)

  1. 　半導体基板と、
    　前記半導体基板に、第１方向、及び、前記第１方向と交差する第２方向のそれぞれに沿って２次元アレイ状に形成された複数の画素セルとを備え、
    　前記複数の画素セルのそれぞれは、
    　入射光を受光して電荷を生成する受光部と、
    　前記受光部で生成された前記電荷を保持する電荷保持部、前記第１方向において並ぶ複数の第１トランジスタ、及び、前記電荷保持部で保持される前記電荷に応じた電圧を受光信号として出力する第２トランジスタを含む画素回路とを有し、
    　前記複数の画素セルに含まれる、前記第２方向において並ぶ第１画素セル及び第２画素セルは、前記画素回路同士が、前記第１画素セルの前記受光部である第１受光部と前記第２画素セルの前記受光部である第２受光部との間で前記第２方向において隣り合い、
    　前記第１画素セルが有する前記複数の第１トランジスタのそれぞれは、当該第１トランジスタと同一の機能を有する、前記第２画素セルが有する前記第１トランジスタとゲート電極を共有する
    　固体撮像素子。
  2. 　平面視において、前記第１画素セルが有する前記第１トランジスタのゲート電極は、当該第１トランジスタの拡散領域よりも第１の長さだけ前記第１受光部側に突出しており、
    　平面視において、前記第１画素セルが有する前記第２トランジスタのゲート電極は、当該第２トランジスタの拡散領域よりも第２の長さだけ前記第２受光部側に突出しており、
    　前記第２の長さは、前記第１の長さよりも短い
    　請求項１に記載の固体撮像素子。
  3. 　前記複数の第１トランジスタには、
    　前記受光部によって生成された前記電荷を、前記電荷保持部に転送するための転送用トランジスタと、
    　前記電荷保持部に蓄積された電荷をリセットするための第１リセット用トランジスタと、
    　前記第２トランジスタが出力する前記受光信号を信号線に出力するかどうかを選択する選択用トランジスタとが含まれる
    　請求項１または２に記載の固体撮像素子。
  4. 　前記複数の第１トランジスタには、さらに、前記受光部によって蓄積された電荷をリセットする第２リセット用トランジスタが含まれる
    　請求項３に記載の固体撮像素子。
  5. 　前記画素回路は、さらに、メモリ部を備え、
    　前記複数の第１トランジスタには、さらに、前記電荷保持部と前記メモリ部とを接続するためのカウント用トランジスタが含まれる
    　請求項４に記載の固体撮像素子。
  6. 　前記複数の画素セルのそれぞれは、ウェル領域と、前記ウェル領域に電圧を印加するためのウェル用配線を当該画素セル内に含み、
    　前記ウェル用配線は、前記電荷保持部に接続される配線と並走する
    　請求項１～５のいずれか１項に記載の固体撮像素子。
  7. 　前記ウェル用配線、及び、前記電荷保持部に接続される配線は、同一の配線層に形成される
    　請求項６に記載の固体撮像素子。
  8. 　前記ウェル用配線、及び、前記電荷保持部に接続される配線は、異なる配線層に形成される
    　請求項６に記載の固体撮像素子。
  9. 　前記受光部は、前記入射光の受光により発生した電荷をアバランシェ増倍によって増倍する増倍領域を有する
    　請求項１～８のいずれか１項に記載の固体撮像素子。
  10. 　前記第１画素セルが有する前記複数の第１トランジスタの前記第１方向における並びは、前記第２画素セルが有する前記複数の第１トランジスタの前記第１方向における並びと同一である
    　請求項１～９のいずれか１項に記載の固体撮像素子。
  11. 　平面視において、前記ゲート電極は、前記第２方向に沿うライン状である
    　請求項１～１０のいずれか１項に記載の固体撮像素子。
  12. 　前記第１画素セルが有する前記第２トランジスタは、前記第２画素セルが有する前記第２トランジスタとゲート電極を共有しない
    　請求項１～１１のいずれか１項に記載の固体撮像素子。
  13. 　前記画素回路においては、前記複数の第１トランジスタ、及び、前記第２トランジスタが前記第１方向に沿って並ぶ
    　請求項１～１２のいずれか１項に記載の固体撮像素子。
  14. 　前記第２トランジスタは、ソース及びドレインに対応する２つの拡散領域を含み、前記２つの拡散領域の一方のみが前記複数の第１トランジスタと共有される
    　請求項１～１３のいずれか１項に記載の固体撮像素子。
  15. 　前記第２トランジスタは、ソース及びドレインに対応する２つの拡散領域を含み、前記２つの拡散領域の両方が前記複数の第１トランジスタと共有される
    　請求項１～１３のいずれか１項に記載の固体撮像素子。
  16. 　平面視において、前記第１画素セルにおける、前記受光部、前記複数の第１トランジスタ、及び、前記第２トランジスタの配置と、前記第２画素セルにおける、前記受光部、前記複数の第１トランジスタ、及び、前記第２トランジスタの配置とは、前記第１画素セル及び前記第２画素セルの境界に関して線対称である
    　請求項１～１５のいずれか１項に記載の固体撮像素子。
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