WO2021111583A1 - データ転送装置およびデータ転送方法 - Google Patents

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村田　豊
隆輔 土田
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Definitions

  • the present invention relates to a data transfer device and a data transfer method.
  • a bus arbiter In the data transfer device in which a plurality of masters are connected to the memory system via a bus, a bus arbiter is provided to carry out arbitration in which the bus usage right is sequentially assigned to the plurality of masters.
  • the bus arbiter mediates the right to use the bus based on the priority of the master.
  • Various arbitration methods have been devised in order to efficiently carry out data transfer by a plurality of masters without data loss.
  • the bus control device described in Patent Document 1 arbitrates the bus usage right based on the remaining time counter for each master calculated from the amount of data stored in the buffer held by the master and the data transfer rate of the master. Since the bus control device described in Patent Document 1 mediates the right to use the bus according to the data transfer status of the buffer held by the master, it is possible to preferably prevent data loss in data transfer.
  • the present invention determines that in a data transfer device and a data transfer method using a memory system in which a memory access prohibition period occurs intermittently, the occurrence of data loss in data transfer is suppressed by a simpler mechanism. The purpose.
  • the data transfer device has a buffer, a plurality of masters that calculate a remaining time counter based on the amount of data in the buffer, and the plurality of masters that perform data transfer with the plurality of masters.
  • a memory system having a memory access prohibition period in which access from the master is intermittently prohibited, a bus arbiter that mediates the plurality of masters based on the remaining time counter, and the memory access prohibition period until the start of the memory access prohibition period.
  • a remaining time counter adjusting unit for adding a remaining time counter offset for adjusting the remaining time counter to at least one of the plurality of masters is provided.
  • the data transfer method is a data transfer method in a memory system having a memory access prohibition period in which data transfer is performed with a plurality of masters and access from the plurality of masters is intermittently prohibited. Therefore, the remaining time counter calculation step of calculating the remaining time counter based on the amount of data in the buffers of the plurality of masters and the remaining time counter offset for adjusting the remaining time counter until the start of the memory access prohibition period are performed. A step of adding a remaining time counter offset to be added to at least one of the plurality of masters, and an arbitration step of arranging the plurality of masters based on the remaining time counter are provided.
  • the data transfer device and data transfer method of the present invention can suppress the occurrence of data loss in data transfer by a simpler mechanism in data transfer using a memory system in which a memory access prohibition period occurs intermittently.
  • FIG. 1 is a diagram showing an overall configuration of a data transfer device 100 according to the present embodiment.
  • the data transfer device 100 includes a master 1, a memory system 2, a bus arbiter 3, and a remaining time counter adjusting unit 4.
  • a plurality of masters 1 are connected to the memory system 2 via a bus.
  • the master 1 is a module that requires real-time processing such as display processing.
  • each master 1 is described as a first master 1a, a second master 1b, and a third master 1c.
  • another master that does not require real-time processing may be connected to the memory system 2.
  • FIG. 2 is a functional block diagram of the master 1.
  • the master 1 has a data processing unit 11, a buffer 12, a bus interface 13, and a remaining time counter calculation unit 14.
  • the data transfer direction is from the memory system 2 to the master 1 (in the case of memory read)
  • the data is transferred from the memory system 2 via the bus interface 13 and the data is temporarily stored in the buffer 12 and then the data processing unit. Transferred to 11.
  • the data transfer direction is from the master 1 to the memory system 2 (in the case of memory write)
  • the data processed by the data processing unit 11 is temporarily stored in the buffer 12, and then is temporarily stored in the buffer 12, and then is stored in the memory system via the bus interface 13. Transferred to 2.
  • the remaining time counter calculation unit 14 calculates the remaining time counter based on the amount of data in the buffer 12 and the band required for data transfer (hereinafter referred to as “required band”) (remaining time counter calculation step).
  • the amount of data in the buffer 12 used by the remaining time counter calculation unit 14 to calculate the remaining time counter is the amount of accumulated data in the buffer 12 when the data transfer direction is from the memory system 2 to the master 1 (in the case of memory read). Become. On the other hand, when the data transfer direction is from the master 1 to the memory system 2 (in the case of memory write), the amount of data calculated by the remaining time counter calculation unit 14 is the amount of free data in the buffer 12.
  • the required band used by the remaining time counter calculation unit 14 to calculate the remaining time counter is a data band required for the data processing unit 11 to perform data processing without data loss.
  • the required bandwidth is 8 bits / clock (32 bits / 4 clocks).
  • the required band may be set and changeable by the CPU or the like by storing it in a register or the like.
  • the remaining time counter calculation unit 14 calculates a value proportional to the value obtained by dividing the amount of data in the buffer 12 by the required band as the remaining time counter. That is, (remaining time counter) ⁇ (data amount [bit] of buffer 12) / (required band [bit / clock]).
  • the remaining time counter shows a numerical value proportional to the number of clocks until the buffer 12 becomes empty (buffer empty).
  • the remaining time counter shows a numerical value proportional to the number of clocks until the buffer 12 becomes full (buffer full). The smaller the calculated remaining time counter, the smaller the number of cycles to reach the buffer empty or buffer full, which may cause data loss in data transfer and is more urgent.
  • the memory system 2 has a memory 21, a memory controller 22, and a slave bus interface 23.
  • the memory system 2 reads data from the memory 21 and writes data in response to a read request or a write request from the master 1 transferred via the slave bus interface 23.
  • the memory 21 is a memory driven by a low voltage such as LPDDR4, and it is necessary to periodically perform calibration for compensating for variations due to temperature and the like not only at the time of initial startup but also during operation. Is.
  • the memory controller 22 issues commands and transfers data to the memory 21.
  • the memory controller 22 also issues commands necessary for performing the above calibration.
  • the memory controller 22 cannot read data or write data to the memory 21 during the calibration.
  • the slave bus interface 23 receives a read request and a write request from the master 1. During the period in which the memory controller 22 is performing the calibration, the slave bus interface 23 cannot respond to a read request or a write request beyond the range that the memory controller 22 can accept. That is, the master 1 is prohibited from accessing the memory during the period when the memory system 2 is performing the calibration. The period during which memory access is prohibited by the master 1 is defined as the "memory access prohibited period". Since calibration needs to be performed regularly even during operation, the memory access prohibition period occurs intermittently.
  • the bus arbiter 3 is provided between the plurality of masters 1 and the memory system 2, and arbitrates the plurality of masters 1 based on the remaining time counter (arbitration process).
  • the bus arbiter 3 preferentially grants the right to use the bus to the master having a small remaining time counter.
  • the master 1 given the right to use the bus by the bus arbiter 3 can access the memory system 2.
  • the bus arbiter 3 may be provided integrally with the memory system 2 or may be provided separately from the memory system 2.
  • FIG. 3 is a diagram illustrating an example of mediation by the bus arbiter 3.
  • the data transfer directions of the first master 1a, the second master 1b, and the third master 1c are from the memory system 2 to the master 1 (memory read).
  • the required bandwidth of the first master 1a is 4 [bit / clock]
  • the required bandwidth of the second master 1b is 2 [bit / clock]
  • the required bandwidth of the third master 1c is 4 [bit / clock].
  • the remaining time counter of the first master 1a is 10
  • the remaining time counter of the second master 1b is 12
  • the remaining time counter of the third master 1c is 8.
  • the priority of the third master 1c having the smallest remaining time counter is the first
  • the priority of the first master 1a is the second
  • the priority of the second master 1b having the largest remaining time counter is. It will be the third place.
  • the bus arbiter 3 arbitrates the bus priority in consideration of the difference in the buffer size. For example, the bus arbiter 3 mediates the bus priority after weighting the remaining time counter corresponding to the buffer size of each buffer 12. Specifically, the weighting coefficient (0 ⁇ weighting coefficient ⁇ 1) is multiplied by the remaining time counter used by the bus arbiter 3 for arbitration.
  • the weighting coefficient is a coefficient indicating the ratio of the buffer sizes of each buffer 12, and is expressed as, for example, a ratio to the maximum buffer size. In the example of FIG. 3, since the buffer sizes of all the buffers 12 are equal, the weighting coefficients are all "1".
  • the remaining time counter adjusting unit 4 adjusts the remaining time counter presented to the bus arbiter until the start of the memory access prohibition period to the master 1 to be smaller than the value actually calculated by the master 1 (remaining time counter). Offset) is added to at least one of the plurality of masters 1 (remaining time counter offset addition step).
  • the master 1 since the master 1 has real-time performance and constantly executes data processing and the like, there is a high possibility that data loss will occur in data transfer during the memory access prohibition period. In order to avoid this, the master 1 stores in a buffer the amount of accumulated data (required buffer amount) that allows processing to be continued without causing data loss during the memory access prohibition period before the memory access prohibition period starts.
  • the required buffer amount can be continuously secured until the memory access prohibition period starts. Since the length of the memory access prohibition period and the timing of occurrence are known, the required buffer amount can be calculated in advance.
  • (adjustment remaining time counter) (remaining time counter calculated by master 1) + (remaining time counter offset).
  • the smaller the value of the remaining time counter the higher the urgency. Therefore, the remaining time counter offset that increases the urgency is a negative value.
  • the remaining time counter adjusting unit 4 adds a remaining time counter offset to a plurality of masters 1.
  • the remaining time counter adjusting unit 4 may add the same value of the remaining time counter offset to the plurality of masters 1, or may add a different value of the remaining time counter offset to each of the plurality of masters 1.
  • the value of the remaining time counter offset must be a value equal to or greater than the required buffer amount. The remaining time counter adjusting unit 4 does not give the remaining time counter offset to other masters that do not require real-time processing.
  • the remaining time counter calculation unit 14 of the master 1 adds an adjustment remaining time counter calculated by adding the remaining time counter offset transferred from the remaining time counter adjusting unit 4 to the remaining time counter calculated by the remaining time counter calculation unit 14, and uses the bus arbiter. Transfer to 3.
  • the remaining time counter adjusting unit 4 may be composed of a logic circuit or software that operates in the CPU. Since the remaining time counter adjusting unit 4 needs to operate during the memory access prohibition period, it is preferable that the remaining time counter adjusting unit 4 is composed of a logic circuit.
  • the remaining time counter adjusting unit 4 reduces the offset amount (absolute value) of the remaining time counter offset during the memory access prohibition period.
  • the remaining time counter adjusting unit 4 sets the value of the remaining time counter offset to zero during the memory access prohibition period.
  • FIG. 4 shows the transition of the adjustment remaining time counter of the master 1 (first master 1a, second master 1b, third master 1c) before and after the memory access prohibition period.
  • the master 1 (first master 1a, second master 1b, third master 1c) is provided with a remaining time counter offset until the start of the memory access prohibition period, and the adjusted remaining time counter is actually It is smaller than the remaining time counter calculated in.
  • the bus arbiter 3 arbitrates so that the remaining time counters of all the masters 1 are close to the safety level. Therefore, the master 1 to which the remaining time counter offset is added is arbitrated in the normal priority order while securing the required buffer amount in the arbitration of the bus usage right by the bus arbiter 3.
  • the remaining time counter adjusting unit 4 adjusts the value of the remaining time counter offset that is added so that the required buffer amount is secured by the start of the memory access prohibition period during the memory access prohibition period.
  • the remaining time counter adjusting unit 4 sets the value of the remaining time counter offset to zero at the start of the memory access prohibition period. As shown in FIG. 4, the adjustment remaining time counters of the master 1 are at the same level before and after the start and end of the memory access prohibition period, and have not reached the danger level. Therefore, at the end of the memory access prohibition period, the bus arbiter 3 gives the same normal priority as before the start of the memory access prohibition period without performing arbitration such as concentrating the bus usage right to some masters 1. Mediation in ranking can be continued.
  • FIG. 5 shows the transition of the remaining time counter of the master 1 (first master A, second master B, third master C) in the data transfer device that does not have the remaining time counter adjusting unit 4. .. Since the remaining time counter offset is not added until the start of the memory access prohibition period, the risk level is set to a large level that secures the required buffer amount that can withstand the memory access prohibition period, and the remaining time counter of the master 1 is set. At the end of the memory access prohibition period, a plurality of masters greatly exceed the danger level, and urgent arbitration occurs among the multiple masters. As a result, unlike arbitration in the normal priority order, suitable scheduling cannot be performed, and the master 1 may lose data in data transfer during the memory access prohibition period.
  • the occurrence of data loss in the data transfer is suppressed by a simpler mechanism. Can be done. Even if the memory access prohibition period occurs intermittently by simply adding the remaining time counter adjusting unit 4 to a general data transfer device that mediates the bus usage right using a remaining time counter or the like. It is possible to suppress the occurrence of data loss in data transfer.
  • the bus arbiter 3 side that mediates the bus usage right using the remaining time counter does not need to make a major specification change in order to cope with the occurrence of the memory access prohibition period.
  • the remaining time counter adjusting unit 4 adds a remaining time counter offset to each master 1, and adds a remaining time counter offset to the remaining time counter calculated by the master 1.
  • the calculation mode of the adjustment remaining time counter is not limited to this.
  • the addition of the remaining time counter offset may be performed by the bus arbiter 3 instead of the master 1.
  • the remaining time counter calculation unit 14 of the master 1 calculates the remaining time counter based on the amount of data in the buffer 12 and the required band, but the calculation mode of the remaining time counter is not limited to this. ..
  • the remaining time counter calculation unit 14 may calculate the remaining time counter only from the amount of data in the buffer. Although the accuracy of urgency prediction is reduced, the remaining time counter can be calculated more easily.
  • the data transfer device 100B according to the second embodiment of the present invention will be described with reference to FIGS. 6 to 7. In the following description, the same reference numerals will be given to the configurations common to those already described, and duplicate description will be omitted.
  • the data transfer device 100B differs from the data transfer device 100 of the first embodiment in the method of adjusting the remaining time counter.
  • the data transfer device 100B includes a master 1, a memory system 2, a bus arbiter 3, and a remaining time counter adjusting unit 4B.
  • the remaining time counter adjusting unit 4B adds a remaining time counter offset to a plurality of masters 1.
  • the remaining time counter adjusting unit 4 gradually increases the offset amount (absolute value) of the remaining time counter offset from the end of the memory access prohibition period to the start of the memory access prohibition period.
  • FIG. 6 shows the transition of the adjustment remaining time counter of the master 1 before and after the memory access prohibition period in the data transfer device 100B.
  • the master 1 is provided with a remaining time counter offset that changes stepwise from the end of the memory access prohibition period to the start of the memory access prohibition period. Since the adjustment remaining time counter transferred from the master 1 to the bus arbiter 3 gradually increases without suddenly increasing, the bus arbiter 3 has an extremely bus usage right for the master 1 whose adjustment remaining time counter suddenly increases. Does not lower the priority of. By performing the same processing on the other master 1, efficient arbitration can be performed without performing arbitration such that the bus usage right is intensively granted only to a certain master 1.
  • the data transfer device 100B of the present embodiment in the data transfer device 100 using the memory system in which the memory access prohibition period occurs intermittently, it is possible to suppress the occurrence of data loss in the data transfer by a simpler mechanism. it can. By adding the remaining time counter offset that changes stepwise, the arbitration of the bus arbiter 3 at the time of giving the remaining time counter offset can be smoothly performed.
  • FIG. 7 shows the transition of the adjustment remaining time counter of the master 1 by the remaining time counter adjusting unit 4C, which is a modification of the remaining time counter adjusting unit 4B.
  • the remaining time counter adjusting unit 4C changes the remaining time counter offset by providing a time difference for each master 1 from the end of the memory access prohibition period to the start of the memory access prohibition period.
  • the remaining time counter adjusting unit 4C first increases the offset amount (absolute value) of the remaining time counter offset of the first master 1a stepwise after the end of the memory access prohibition period.
  • the remaining time counter adjusting unit 4C gradually increases the offset amount (absolute value) of the remaining time counter offset of the second master 1b.
  • the bus arbiter 3 is less likely to have a conflict requesting the right to use the bus, and the bus can be used more efficiently.
  • the present invention can be applied to a data transfer device in which a plurality of masters are connected to a memory system.

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Abstract

データ転送装置は、バッファを有し、前記バッファのデータ量に基づいて残時間カウンタを算出する複数のマスタと、前記複数のマスタとデータ転送を行い、前記複数のマスタからのアクセスが間欠的に禁止されるメモリアクセス禁止期間を有するメモリシステムと、前記残時間カウンタに基づいて前記複数のマスタの調停を行うバスアービタと、前記メモリアクセス禁止期間の開始までの前記残時間カウンタを調整する残時間カウンタオフセットを、前記複数のマスタの少なくとも一つに付加する残時間カウンタ調整部と、を備える。

Description

データ転送装置およびデータ転送方法
　本発明は、データ転送装置およびデータ転送方法に関する。
　メモリシステムにバスを介して複数のマスタが接続されるデータ転送装置では、複数のマスタにバス使用権を順次割り当てる調停を実施するバスアービタが設けられている。バスアービタは、マスタの優先度等に基づいてバス使用権を調停する。複数のマスタによるデータ転送をデータの欠損なく効率よく実施するため、様々な調停方法が考案されている。
　例えば、特許文献１に記載のバス制御装置は、マスタが保有するバッファに格納されたデータ量とマスタのデータ転送速度とから算出したマスタごとの残時間カウンタに基づいてバス使用権を調停する。特許文献１に記載のバス制御装置は、マスタが保有するバッファのデータ転送状況に応じてバス使用権を調停するため、データ転送におけるデータの欠損を好適に防止できる。
　一方、ＬＰＤＤＲ４のような低電圧で駆動されるメモリは最高性能を出すために、電源電圧、温度、個体の出来栄え等に起因する特性ばらつきを補償するキャリブレーションを初期起動時に行うことが必須となってきている。更に、起動後についても温度上昇等の環境変化に対する特性シフトを補償するために動作中の定期的なキャリブレーションを実施することがメモリメーカから推奨されており、これを実施しない場合にはデータ転送エラーを引き起こす恐れがある。このようなメモリを使用するメモリシステムに接続されるマスタは、メモリシステムがキャリブレーションを実施している期間において間欠的にメモリアクセスが禁止される。メモリアクセスが禁止されるメモリアクセス禁止期間が間欠的に発生するメモリシステムを用いるデータ転送装置では、メモリアクセス禁止期間において、全てのマスタからのメモリアクセスが禁止される。
　メモリアクセス禁止期間が間欠的に発生するメモリシステムに接続される複数のマスタのバス使用権を調停するバスアービタは、全てのマスタにおいてデータ転送におけるデータの欠損が発生しないようにバス使用権を調停する必要がある。特に表示処理等のリアルタイム処理を実施するマスタにおいては、メモリアクセス禁止期間が間欠的に発生する場合であっても、データ転送におけるデータの欠損を発生させることはできない。
特許第３７０８９２３号公報
　しかしながら、メモリアクセス禁止期間が間欠的に発生するメモリシステムを用いるデータ転送装置において、全てのマスタにおいてデータ転送におけるデータの欠損が発生しないようにバス使用権を調停するためには、メモリアクセス禁止期間に備えて全マスタのバッファ残量を管理する必要があり、複雑で大規模な調停処理が必要となる。
　上記事情を踏まえ、本発明は、メモリアクセス禁止期間が間欠的に発生するメモリシステムを用いるデータ転送装置およびデータ転送方法において、より簡易な仕組みによりデータ転送におけるデータの欠損の発生を抑制することを目的とする。
　上記課題を解決するために、この発明は以下の手段を提案している。
　本発明の第一の態様に係るデータ転送装置は、バッファを有し、前記バッファのデータ量に基づいて残時間カウンタを算出する複数のマスタと、前記複数のマスタとデータ転送を行い、前記複数のマスタからのアクセスが間欠的に禁止されるメモリアクセス禁止期間を有するメモリシステムと、前記残時間カウンタに基づいて前記複数のマスタの調停を行うバスアービタと、前記メモリアクセス禁止期間の開始までの前記残時間カウンタを調整する残時間カウンタオフセットを、前記複数のマスタの少なくとも一つに付加する残時間カウンタ調整部と、を備える。
　本発明の第二の態様に係るデータ転送方法は、複数のマスタとデータ転送を行い、前記複数のマスタからのアクセスが間欠的に禁止されるメモリアクセス禁止期間を有するメモリシステムにおけるデータ転送方法であって、前記複数のマスタが有するバッファのデータ量に基づいて残時間カウンタを算出する残時間カウンタ算出工程と、前記メモリアクセス禁止期間の開始までの前記残時間カウンタを調整する残時間カウンタオフセットを、前記複数のマスタの少なくとも一つに付加する残時間カウンタオフセット付加工程と、前記残時間カウンタに基づいて前記複数のマスタの調停を行う調停工程と、を備える。
　本発明のデータ転送装置およびデータ転送方法は、メモリアクセス禁止期間が間欠的に発生するメモリシステムを用いるデータ転送において、より簡易な仕組みによりデータ転送におけるデータの欠損の発生を抑制することができる。
本発明の第一実施形態に係るデータ転送装置の全体構成を示す図である。 同データ転送装置のマスタの機能ブロック図である。 同データ転送装置のバスアービタによる調停の例を説明する図である。 同データ転送装置のメモリアクセス禁止期間前後におけるマスタの調整残時間カウンタの推移を示している。 比較例のデータ転送装置におけるマスタの残時間カウンタの推移を示している。 本発明の第二実施形態に係るデータ転送装置のメモリアクセス禁止期間前後におけるマスタの調整残時間カウンタの推移を示している。 同データ転送装置の残時間カウンタ調整部の変形例によるマスタの調整残時間カウンタの推移を示している。
（第一実施形態）
　本発明の第一実施形態について、図１から図５を参照して説明する。
　図１は、本実施形態に係るデータ転送装置１００の全体構成を示す図である。
　データ転送装置１００は、マスタ１と、メモリシステム２と、バスアービタ３と、残時間カウンタ調整部４と、を備えている。メモリシステム２には複数のマスタ１がバスを介して接続されている。マスタ１はいずれも表示処理等のリアルタイム処理が必要なモジュールである。以降の説明において、複数のマスタ１を区別する場合は、それぞれのマスタ１を第一マスタ１ａ、第二マスタ１ｂ、第三マスタ１ｃと記載する。なお、メモリシステム２には、リアルタイム処理を必要としない他のマスタも接続されていてもよい。
　図２は、マスタ１の機能ブロック図である。
　マスタ１は、データ処理部１１と、バッファ１２と、バスインターフェイス１３と、残時間カウンタ算出部１４と、を有している。データの転送方向がメモリシステム２からマスタ１である場合（メモリリードの場合）、バスインターフェイス１３を介してメモリシステム２から転送されデータは、バッファ１２に一時的に格納された後、データ処理部１１に転送される。データの転送方向がマスタ１からメモリシステム２である場合（メモリライトの場合）、データ処理部１１が処理したデータは、バッファ１２に一時的に格納された後、バスインターフェイス１３を介してメモリシステム２に転送される。
　残時間カウンタ算出部１４は、バッファ１２のデータ量と、データ転送に必要な帯域（以降、「必要帯域」という）とに基づいて残時間カウンタを算出する（残時間カウンタ算出工程）。
　残時間カウンタ算出部１４が残時間カウンタの算出に使用するバッファ１２のデータ量は、データの転送方向がメモリシステム２からマスタ１である場合（メモリリードの場合）、バッファ１２の蓄積データ量となる。一方、データの転送方向がマスタ１からメモリシステム２である場合（メモリライトの場合）、残時間カウンタ算出部１４が算出するデータ量はバッファ１２の空きデータ量となる。
　残時間カウンタ算出部１４が残時間カウンタの算出に使用する必要帯域は、データ処理部１１がデータの欠損なくデータ処理を行うために必要なデータの帯域である。例えば、データ処理部１１が４クロックに３２ビットのデータ処理が常時必要である場合、必要帯域は８ビット／クロック（３２ビット／４クロック）となる。必要帯域はレジスタ等に格納することでＣＰＵ等により設定変更可能にしてもよい。
　残時間カウンタ算出部１４は、バッファ１２のデータ量を必要帯域で除算した値に比例した値を残時間カウンタとして算出する。すなわち、（残時間カウンタ）∝（バッファ１２のデータ量［bit］）／（必要帯域［bit/clock］）である。データの転送方向がメモリシステム２からマスタ１である場合（メモリリードの場合）、残時間カウンタはバッファ１２が空状態（バッファエンプティ）になるまでのクロック数に比例した数値を示す。一方、データの転送方向がマスタ１からメモリシステム２である場合（メモリライトの場合）、残時間カウンタはバッファ１２が満状態（バッファフル）になるまでのクロック数に比例した数値を示す。算出した残時間カウンタが小さいほど、バッファエンプティやバッファフルへ到達するサイクル数が少なくなるため、データ転送におけるデータの欠損が発生する可能性があり緊急性が高い。
　メモリシステム２は、図１に示すように、メモリ２１と、メモリコントローラ２２と、スレーブバスインターフェイス２３と、を有している。メモリシステム２は、スレーブバスインターフェイス２３を経由して転送されるマスタ１からのリード要求やライト要求に応じて、メモリ２１からのデータの読み出しやデータの書き込みを実施する。
　メモリ２１は、例えばＬＰＤＤＲ４のような低電圧で駆動されるメモリであり、温度等に起因するばらつきを補償するキャリブレーションを、初期起動時だけでなく動作中も定期的に実施する必要があるメモリである。
　メモリコントローラ２２は、メモリ２１に対するコマンド発行およびデータ転送を行う。また、メモリコントローラ２２は、上記キャリブレーションの実施するために必要なコマンド発行も実施する。メモリコントローラ２２は、上記キャリブレーションの実施中において、メモリ２１に対してデータの読み出しやデータの書き込みを実施できない。
　スレーブバスインターフェイス２３は、マスタ１からのリード要求やライト要求を受け付ける。メモリコントローラ２２が上記キャリブレーションを実施している期間において、スレーブバスインターフェイス２３は、メモリコントローラ２２が受付可能な範囲を超えたリード要求やライト要求に応答できない。すなわち、マスタ１は、メモリシステム２がキャリブレーションを実施している期間においてメモリアクセスが禁止される。マスタ１がメモリアクセスが禁止される期間を「メモリアクセス禁止期間」とする。キャリブレーションは動作中も定期的に実施する必要があるため、メモリアクセス禁止期間は間欠的に発生する。
　バスアービタ３は、複数のマスタ１とメモリシステム２との間に設けられており、残時間カウンタに基づいて複数のマスタ１の調停を行う（調停工程）。バスアービタ３は、残時間カウンタが小さいマスタに優先的にバス使用権を付与する。バスアービタ３によってバス使用権を与えられたマスタ１が、メモリシステム２にアクセスできる。なお、バスアービタ３は、メモリシステム２と一体に設けられていてもよいし、メモリシステム２と別体に設けられていてもよい。
　図３は、バスアービタ３による調停の例を説明する図である。
　図３に示す例において、第一マスタ１ａ、第二マスタ１ｂおよび第三マスタ１ｃのデータの転送方向は、メモリシステム２からマスタ１である（メモリリード）。また、第一マスタ１ａの必要帯域は４［bit/clock］、第二マスタ１ｂの必要帯域は２［bit/clock］、第三マスタ１ｃの必要帯域は４［bit/clock］とする。また、第一マスタ１ａのバッファ１２には４０ビット、第二マスタ１ｂのバッファ１２には２４ビット、第三マスタ１ｃのバッファ１２には３２ビットのデータがそれぞれ格納されているとする。この場合、第一マスタ１ａの残時間カウンタは１０、第二マスタ１ｂの残時間カウンタは１２、第三マスタ１ｃの残時間カウンタは８である。この場合、残時間カウンタが一番小さい第三マスタ１ｃの優先順位が第一位となり、第一マスタ１ａの優先順位が第二位、残時間カウンタが一番大きい第二マスタ１ｂの優先順位が第三位となる。
　ここで、各バッファ１２のバッファサイズが異なっている場合には、バスアービタ３はバッファサイズの違いを考慮してバス優先権を調停することがより好ましい。例えば、バスアービタ３は、各バッファ１２のバッファサイズに対応した重み付けを残時間カウンタに対して行ってからバス優先権を調停する。具体的には、バスアービタ３が調停に用いる残時間カウンタに重み付け係数（０＜重み付け係数≦１）を乗算する。ここで、重み付け係数は各バッファ１２のバッファサイズの比を示す係数であり、例えば最大のバッファサイズに対する比として表される。図３の例では全てのバッファ１２のバッファサイズが等しいので、重み付け係数は全て「１」となる。
　残時間カウンタ調整部４はマスタ１に対して、メモリアクセス禁止期間の開始までのバスアービタに提示する残時間カウンタを実際にマスタ１で実際に計算された値よりも小さく調整するオフセット（残時間カウンタオフセット）を、複数のマスタ１の少なくとも一つに付加する（残時間カウンタオフセット付加工程）。ここでマスタ１は、リアルタイム性があり常時データ処理等を実行するためにメモリアクセス禁止期間中にデータ転送におけるデータの欠損が発生する可能性が高くなる。それを回避するため、マスタ１はメモリアクセス禁止期間が開始する前に、メモリアクセス禁止期間中におけるデータの欠損を生じず処理を継続できるだけの蓄積データ量（必要バッファ量）をバッファに貯めておく、もしくはバッファに空きデータ量（必要バッファ量）を確保することが必要となる。残時間カウンタオフセット付加工程によりバスアービタに提示する残時間カウンタを必要バッファ量の分だけ小さくすることで、メモリアクセス禁止期間が開始するまで、必要バッファ量を確保し続けることができる。なお、メモリアクセス禁止期間の長さや発生タイミングは既知であるため、必要バッファ量は事前に算出可能である。
　ここで、残時間カウンタオフセットが付加された残時間カウンタを「調整残時間カウンタ」と称する。すなわち（調整残時間カウンタ）＝（マスタ１によって算出された残時間カウンタ）＋（残時間カウンタオフセット）である。本実施形態においては、残時間カウンタの値が小さいほど緊急性は高いため、緊急性を高くする残時間カウンタオフセットは負の値である。
　残時間カウンタ調整部４は、複数のマスタ１に対して残時間カウンタオフセットを付加する。残時間カウンタ調整部４は、複数のマスタ１に同じ値の残時間カウンタオフセットを付加してもよいし、複数のマスタ１ごとに異なる値の残時間カウンタオフセットを付加してもよい。残時間カウンタオフセットの値は、上記必要バッファ量の分以上の値とする必要がある。なお、残時間カウンタ調整部４は、リアルタイム処理を必要としない他のマスタに対しては残時間カウンタオフセットを付与しない。
　マスタ１の残時間カウンタ算出部１４は、残時間カウンタ算出部１４が算出した残時間カウンタに残時間カウンタ調整部４から転送された残時間カウンタオフセットを付加して算出した調整残時間カウンタをバスアービタ３に転送する。
　残時間カウンタ調整部４は、論理回路で構成されていてもよいし、ＣＰＵにおいて動作するソフトウェアで構成されていてもよい。残時間カウンタ調整部４は、メモリアクセス禁止期間に動作する必要があるため、論理回路で構成されていることが好ましい。
　残時間カウンタ調整部４は、メモリアクセス禁止期間中において、残時間カウンタオフセットのオフセット量（絶対値）を小さくする。本実施形態においては、残時間カウンタ調整部４はメモリアクセス禁止期間中において、残時間カウンタオフセットの値をゼロとする。
　次にデータ転送装置１００の作用について説明する。図４は、メモリアクセス禁止期間前後におけるマスタ１（第一マスタ１ａ、第二マスタ１ｂ、第三マスタ１ｃ）の調整残時間カウンタの推移を示している。
　マスタ１（第一マスタ１ａ、第二マスタ１ｂ、第三マスタ１ｃ）は、図４に示すように、メモリアクセス禁止期間の開始まで残時間カウンタオフセットが付加されており、調整残時間カウンタは実際に算出された残時間カウンタより小さい。バスアービタ３は、全てのマスタ１の残時間カウンタが安全水準付近となるように調停を行う。そのため、残時間カウンタオフセットが付加されたマスタ１は、バスアービタ３によるバス使用権の調停において、必要バッファ量を確保しながら通常の優先順位で調停が行われる。
　データの転送方向がメモリシステム２からマスタ１である場合（メモリリードの場合）、マスタ１のバッファ１２の蓄積データ量はより多くなる。一方、データの転送方向がマスタ１からメモリシステム２である場合（メモリライトの場合）、マスタ１のバッファ１２の空きデータ量はより多くなる。
　残時間カウンタ調整部４は、メモリアクセス禁止期間中において必要バッファ量をメモリアクセス禁止期間が開始されるまでに確保されるように付加する残時間カウンタオフセットの値を調整する。
　データの転送方向がメモリシステム２からマスタ１である場合（メモリリードの場合）、メモリアクセス禁止期間中にバッファ１２が空状態（バッファエンプティ）にならない十分な量のデータがメモリシステム２から読み出されてバッファ１２に格納されるように、メモリアクセス禁止期間の開始前における残時間カウンタオフセットの値が調整される。
　一方、データの転送方向がマスタ１からメモリシステム２である場合（メモリライトの場合）、メモリアクセス禁止期間中にバッファ１２が満状態（バッファフル）にならない十分な量のデータがバッファ１２から取り出されてメモリシステム２に対して書き込まれるように、メモリアクセス禁止期間の開始前における残時間カウンタオフセットの値が調整される。
　マスタ１は、メモリアクセス禁止期間においてメモリアクセスが禁止される。そのため、図４に示すように、メモリアクセス禁止期間においてマスタ１の残時間カウンタは時間経過に従い小さくなる。しかしながら、メモリアクセス禁止期間の終了時において、いずれのマスタ１の残時間カウンタも危険水準には達しておらず、データ転送におけるデータの欠損は発生していない。
　残時間カウンタ調整部４はメモリアクセス禁止期間の開始時において、残時間カウンタオフセットの値をゼロとする。図４に示すように、メモリアクセス禁止期間の開始前と終了後において、マスタ１の調整残時間カウンタはいずれも同水準であり、危険水準には達していない。そのため、バスアービタ３は、メモリアクセス禁止期間の終了時において、一部のマスタ１に集中的にバス使用権を付与するような調停を行うことなく、メモリアクセス禁止期間の開始前と同様の通常優先順位での調停を継続できる。
　図５は、比較例として、残時間カウンタ調整部４を有さないデータ転送装置におけるマスタ１（第一マスタＡ、第二マスタＢ、第三マスタＣ）の残時間カウンタの推移を示している。メモリアクセス禁止期間の開始まで残時間カウンタオフセットが付加されていないため、危険水準はメモリアクセス禁止期間に耐えうるだけの必要バッファ量を確保した大きい水準に設定されていて、マスタ１の残時間カウンタはメモリアクセス禁止期間の終了時において複数のマスタが危険水準を大きく超えることとなり、複数マスタでの緊急性の高い調停が発生する。これにより通常優先順位での調停と異なり好適なスケジューリングが行えずメモリアクセス禁止期間にマスタ１はデータ転送におけるデータの欠損が発生する場合もあり得る。
　比較例のデータ転送装置は、図５に示すように、メモリアクセス禁止期間の終了時において、第一マスタＡ、第二マスタＢ、第三マスタＣの残時間カウンタの全てが危険水準に達している。バスアービタ３が、図５に示すように、残時間カウンタが危険水準に達しているマスタ１のうち優先度が高い第一マスタＡに対して連続的にバス使用権を付与する調停を実施した場合、第一マスタＡの残時間カウンタは安全水準まで戻る。しかしながら、優先度が低い第三マスタＣは、バス使用権の付与を受けることができず、データ転送におけるデータの欠損が発生している。
　本実施形態のデータ転送装置１００によれば、メモリアクセス禁止期間が間欠的に発生するメモリシステム２を用いるデータ転送装置１００において、より簡易な仕組みによりデータ転送におけるデータの欠損の発生を抑制することができる。残時間カウンタ等を用いてバス使用権の調停を実施する一般的なデータ転送装置に残時間カウンタ調整部４を追加するのみで、メモリアクセス禁止期間が間欠的に発生する場合であっても、データ転送におけるデータの欠損の発生を抑制することができる。残時間カウンタを用いてバス使用権の調停を実施するバスアービタ３側には、メモリアクセス禁止期間の発生に対応するための大きな仕様変更が不要である。
　以上、本発明の第一実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。また、上述の実施形態および変形例において示した構成要素は適宜に組み合わせて構成することが可能である。
（変形例１）
　例えば、上記実施形態において残時間カウンタ調整部４は、各マスタ１に対して残時間カウンタオフセットを付加し、マスタ１が算出した残時間カウンタに対して残時間カウンタオフセットを付加した調整残時間カウンタを算出していたが、調整残時間カウンタの算出態様はこれに限定されない。残時間カウンタオフセットの付加は、マスタ１ではなく、バスアービタ３が実施してもよい。
（変形例２）
　例えば、上記実施形態においてマスタ１の残時間カウンタ算出部１４は、バッファ１２のデータ量と必要帯域とに基づいて残時間カウンタを算出していたが、残時間カウンタの算出態様はこれに限定されない。残時間カウンタ算出部１４は、バッファのデータ量のみから残時間カウンタを算出してもよい。緊急性の予測精度は低下するが、より簡易に残時間カウンタを算出することができる。
（第二実施形態）
　本発明の第二実施形態に係るデータ転送装置１００Ｂについて、図６から図７を参照して説明する。以降の説明において、既に説明したものと共通する構成については、同一の符号を付して重複する説明を省略する。データ転送装置１００Ｂは、第一実施形態のデータ転送装置１００と比較して、残時間カウンタの調整方法が異なる。
　データ転送装置１００Ｂは、マスタ１と、メモリシステム２と、バスアービタ３と、残時間カウンタ調整部４Ｂと、を備えている。
　残時間カウンタ調整部４Ｂは、複数のマスタ１に対して残時間カウンタオフセットを付加する。残時間カウンタ調整部４は、メモリアクセス禁止期間の終了時からメモリアクセス禁止期間の開始までに残時間カウンタオフセットのオフセット量（絶対値）を段階的に大きくする。
図６は、データ転送装置１００Ｂにおけるメモリアクセス禁止期間前後におけるマスタ１の調整残時間カウンタの推移を示している。
　マスタ１は、図６に示すように、メモリアクセス禁止期間の終了時からメモリアクセス禁止期間の開始まで段階的に変化する残時間カウンタオフセットが付加される。マスタ１からバスアービタ３に転送される調整残時間カウンタは急激に高くなることなく段階的に高くなるため、バスアービタ３は調整残時間カウンタが急激に高くなったマスタ１に対して極端にバス使用権の優先順位を下げることはない。他のマスタ１にも同様の処理を実施することで、あるマスタ１のみに集中的にバス使用権の付与を実施するような調停を行うことなく、効率的な調停を実施できる。
　本実施形態のデータ転送装置１００Ｂによれば、メモリアクセス禁止期間が間欠的に発生するメモリシステムを用いるデータ転送装置１００において、より簡易な仕組みによりデータ転送におけるデータの欠損の発生を抑制することができる。段階的に変化する残時間カウンタオフセットを付加することで、残時間カウンタオフセット付与時のバスアービタ３の調停をスムーズに行うことができる。
　以上、本発明の第二実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。また、上述の実施形態および変形例において示した構成要素は適宜に組み合わせて構成することが可能である。
（変形例３）
　図７は、残時間カウンタ調整部４Ｂの変形例である残時間カウンタ調整部４Ｃによるマスタ１の調整残時間カウンタの推移を示している。
　残時間カウンタ調整部４Ｃは、メモリアクセス禁止期間の終了時からメモリアクセス禁止期間の開始までにマスタ１ごとに時間差を設けて残時間カウンタオフセットを変化させる。図７に示すように、残時間カウンタ調整部４Ｃは、メモリアクセス禁止期間の終了後、まず第一マスタ１ａの残時間カウンタオフセットのオフセット量（絶対値）を段階的に大きくする。その後、残時間カウンタ調整部４Ｃは第二マスタ１ｂの残時間カウンタオフセットのオフセット量（絶対値）を段階的に大きくする。
　複数のマスタ１の残時間カウンタオフセットを同時に変化させる場合と比較すると、バスアービタ３において、バス使用権を要求する競合が発生しにくく、より効率的にバスを使用することができる。
　本発明は、複数のマスタがメモリシステムに接続されるデータ転送装置に適用することができる。
１００，１００Ｂ　データ転送装置
１　マスタ
１ａ　第一マスタ
１ｂ　第二マスタ
１ｃ　第三マスタ
１１　データ処理部
１２　バッファ
１３　バスインターフェイス
１４　残時間カウンタ算出部
２　メモリシステム
２１　メモリ
２２　メモリコントローラ
２３　スレーブバスインターフェイス
３　バスアービタ
４，４Ｂ，４Ｃ　残時間カウンタ調整部

Claims (10)

  1. 　バッファを有し、前記バッファのデータ量に基づいて残時間カウンタを算出する複数のマスタと、
    　前記複数のマスタとデータ転送を行い、前記複数のマスタからのアクセスが間欠的に禁止されるメモリアクセス禁止期間を有するメモリシステムと、
    　前記残時間カウンタに基づいて前記複数のマスタの調停を行うバスアービタと、
    　前記メモリアクセス禁止期間の開始までの前記残時間カウンタを調整する残時間カウンタオフセットを、前記複数のマスタの少なくとも一つに付加する残時間カウンタ調整部と、を備える、データ転送装置。
  2. 　前記複数のマスタは、前記バッファの前記データ量に加えて、前記データ転送に必要な帯域を用いて前記残時間カウンタを算出し、
    　前記残時間カウンタは、前記バッファに格納した前記データ量が空状態もしくは満状態となるまでの時間が短いほど小さくなる、
    　請求項１に記載のデータ転送装置。
  3. 　前記残時間カウンタ調整部は、前記メモリアクセス禁止期間の終了時から前記メモリアクセス禁止期間の開始までに前記残時間カウンタオフセットのオフセット量を段階的に大きくする、
    　請求項１または請求項２に記載のデータ転送装置。
  4. 　前記残時間カウンタ調整部は、前記複数のマスタごとに異なる値の前記残時間カウンタを付加する前記残時間カウンタオフセットを付加する、
    　請求項３に記載のデータ転送装置。
  5. 　前記残時間カウンタ調整部は、前記複数のマスタごとに時間差を設けて前記残時間カウンタオフセットを変化させる、
    　請求項１から請求項４のいずれか一項に記載のデータ転送装置。
  6. 　複数のマスタとデータ転送を行い、前記複数のマスタからのアクセスが間欠的に禁止されるメモリアクセス禁止期間を有するメモリシステムにおけるデータ転送方法であって、
    　前記複数のマスタが有するバッファのデータ量に基づいて残時間カウンタを算出する残時間カウンタ算出工程と、
    　前記メモリアクセス禁止期間の開始までの前記残時間カウンタを調整する残時間カウンタオフセットを、前記複数のマスタの少なくとも一つに付加する残時間カウンタオフセット付加工程と、
    　前記残時間カウンタに基づいて前記複数のマスタの調停を行う調停工程と、
    　を備える、
    　データ転送方法。
  7. 　前記残時間カウンタ算出工程は、前記バッファの前記データ量に加えて、前記データ転送に必要な帯域を用いて前記残時間カウンタを算出し、
    　前記残時間カウンタは、前記バッファに格納した前記データ量が空状態もしくは満状態となるまでの時間が短いほど小さくなる、
    　請求項６に記載のデータ転送方法。
  8. 　前記残時間カウンタオフセット付加工程は、前記メモリアクセス禁止期間の終了時から前記メモリアクセス禁止期間の開始までに前記残時間カウンタオフセットのオフセット量を段階的に大きくする、
    　請求項６または請求項７に記載のデータ転送方法。
  9. 　前記残時間カウンタオフセット付加工程は、前記複数のマスタごとに異なる値の前記残時間カウンタを付加する前記残時間カウンタオフセットを付加する、
    　請求項８に記載のデータ転送方法。
  10. 　前記残時間カウンタオフセット付加工程は、前記複数のマスタごとに時間差を設けて前記残時間カウンタオフセットを変化させる、
    　請求項６から請求項９のいずれか一項に記載のデータ転送方法。
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