WO2021038393A1 - 半導体装置および制御システム - Google Patents

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治樹 片桐
洋介 塚本
大典 古松
恭一 向尾
元博 遠藤
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株式会社半導体エネルギー研究所
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    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Definitions

  • One aspect of the present invention relates to a semiconductor device.
  • one aspect of the present invention relates to a control system.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter).
  • one aspect of the present invention relates to a method for controlling a semiconductor device, a method for controlling a system including a semiconductor device, and the like.
  • the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics. Therefore, semiconductor elements such as transistors and diodes, and circuits including semiconductor elements are semiconductor devices.
  • semiconductor elements such as transistors and diodes, and circuits including semiconductor elements are semiconductor devices.
  • display devices, light emitting devices, lighting devices, electro-optical devices, communication devices, electronic devices, and the like may include semiconductor elements and semiconductor circuits. Therefore, display devices, light emitting devices, lighting devices, electro-optic devices, image pickup devices, communication devices, electronic devices, and the like may also be referred to as semiconductor devices.
  • 4G 4th generation mobile communication system
  • 5G 5th generation mobile communication system
  • 5G communication frequencies in the 3.7 GHz band, 4.5 GHz band, and 28 GHz band are used.
  • Semiconductor devices compatible with 5G are manufactured using semiconductors that use one type of element such as Si as the main component and compound semiconductors that use multiple types of elements such as Ga and As as the main components. Furthermore, oxide semiconductors, which are a type of metal oxide, are attracting attention.
  • Non-Patent Document 1 In oxide semiconductors, CAAC (c-axis aligned crystalline) structures and nc (nanocrystalline) structures that are neither single crystal nor amorphous have been found (see Non-Patent Document 1 and Non-Patent Document 2).
  • Non-Patent Document 1 and Non-Patent Document 2 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • Patent Document 1 describes that, among the DVFS (Dynamic Voltage and Frequent Scaling) method and the PG method, a method that is advantageous for power reduction is implemented.
  • DVFS Dynamic Voltage and Frequent Scaling
  • One aspect of the present invention is to provide a new semiconductor device or a method of operating a new semiconductor device.
  • one aspect of the present invention is to provide a novel system including a semiconductor device or a method of operating a new system including a semiconductor device.
  • one aspect of the present invention is to reduce power consumption, for example, to reduce hibernation power.
  • one aspect of the present invention is to reduce the time required for the process of returning from the hibernation state to the normal state, or to reduce the energy required for the process.
  • one aspect of the present invention is to reduce the power consumption of the circuit that controls the sensor element.
  • one aspect of the present invention is to enhance the safety of the object monitored by the sensor element.
  • one aspect of the present invention is to provide a system for easily monitoring an object.
  • one aspect of the present invention is to provide a semiconductor device having low power consumption.
  • one aspect of the present invention is to provide a control circuit having low power consumption.
  • one aspect of the present invention is to provide a highly safe system.
  • One aspect of the present invention includes a sensor circuit, a power management device, and an arithmetic processing circuit, the sensor circuit has a sensor element, and the power management device controls power supply to the arithmetic processing circuit.
  • the arithmetic processing circuit has a function, and has a first circuit having a first storage circuit and a second circuit having a second storage circuit, and the first circuit is supplied with power to the arithmetic processing circuit. It has a function of holding the first data during the period of time, and the second circuit reads out the first data held in the first storage circuit during the period when power is supplied to the arithmetic processing circuit and stores the second data.
  • Supplying power to a circuit is, for example, supplying power to the circuit.
  • the second circuit has a function of reading the first data from the second storage circuit and giving it to the first storage circuit after the power supply to the arithmetic processing circuit is restarted.
  • the power management device has a function of supplying power from the secondary battery to the arithmetic processing circuit, and the arithmetic processing circuit has a modulation circuit and a demodulation circuit. Is preferable.
  • the sensor element includes force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, voltage, It preferably has the ability to measure one or more selected from power, radiation, flow rate, humidity, gradient, vibration, odor, and infrared light.
  • one aspect of the present invention includes a sensor circuit, a power management device, and an arithmetic processing circuit
  • the sensor circuit has an acceleration sensor
  • the power management device supplies power to the arithmetic processing circuit. It has a function to control
  • the arithmetic processing circuit has a first circuit having a first storage circuit and a second circuit having a second storage circuit, and the first circuit supplies power to the arithmetic processing circuit. It has a function of holding the first data in the first storage circuit during the period of time, and the second circuit is held in the first storage circuit during the period when power is supplied to the arithmetic processing circuit.
  • It has a function of reading one data and writing it to a second storage circuit, and a function of holding the first data in the second storage circuit while the power supply to the arithmetic processing circuit is stopped, and is a sensor circuit.
  • a semiconductor device having a function of restarting or stopping.
  • one aspect of the present invention includes the semiconductor device and the control device described above, the acceleration sensor has a function of detecting the vibration of the object, and the control device controls the object.
  • the sensor circuit has a function of determining the detection signal of the acceleration sensor and restarting the power supply to the arithmetic processing circuit when the acceleration sensor determines that the abnormality of the vibration of the object is detected.
  • the arithmetic processing circuit has a function of analyzing the detection signal of the acceleration sensor and giving the third data to the control device according to the analysis result when the power supply is restarted, and the control device responds to the second data. It is a control system having a function of controlling an object.
  • the semiconductor device has an antenna
  • the arithmetic processing circuit has a modulation circuit and a demodulation circuit
  • the third data is given from the semiconductor device to the control device by wireless communication.
  • the semiconductor device has a secondary battery and the power management device has a function of supplying power from the secondary battery to the arithmetic processing circuit.
  • One aspect of the present invention makes it possible to provide a novel semiconductor device or a method of operating a new semiconductor device. Further, one aspect of the present invention makes it possible to provide a novel system including a semiconductor device or a method of operating a new system including a semiconductor device. Further, one aspect of the present invention makes it possible to reduce power consumption, for example, power consumption in a hibernation state. Further, one aspect of the present invention makes it possible to shorten the time required for the process of returning from the hibernation state to the normal state, or to reduce the energy required for the process. Further, one aspect of the present invention makes it possible to reduce the power consumption of the circuit that controls the sensor element. Moreover, one aspect of the present invention makes it possible to enhance the safety of the object monitored by the sensor element.
  • one aspect of the present invention makes it possible to provide a system for easily monitoring an object. Further, one aspect of the present invention makes it possible to provide a semiconductor device having low power consumption. Alternatively, one aspect of the present invention makes it possible to provide a control circuit having low power consumption. Moreover, one aspect of the present invention makes it possible to provide a highly safe system.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 2A is a block diagram showing a configuration example of the semiconductor device.
  • FIG. 2B is a diagram showing a configuration example of one aspect of the present invention.
  • FIG. 3 is a block diagram showing a configuration example of the semiconductor device.
  • FIG. 4 is a block diagram showing a configuration example of the semiconductor device.
  • FIG. 5 is a flow chart illustrating an operation example of the semiconductor device.
  • FIG. 6A is a diagram showing a configuration example of a semiconductor device.
  • FIG. 6B is a diagram showing an example of a plurality of semiconductor devices controlled by the control device.
  • FIG. 6C is a diagram showing an example of a plurality of semiconductor devices and a plurality of objects controlled by the control device.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 2A is a block diagram showing a configuration example of the semiconductor device.
  • FIG. 2B is
  • FIG. 7A is a configuration example of the circuit of one aspect of the present invention.
  • FIG. 7B is a configuration example of the circuit of one aspect of the present invention.
  • FIG. 7C is a diagram showing an example of the operation of the circuit of one aspect of the present invention.
  • 8A and 8B are block diagrams showing a configuration example of a semiconductor device.
  • 9A to 9D are diagrams for explaining an operation example of power management of the semiconductor device.
  • FIG. 10 is a flowchart showing an operation example of power management of the semiconductor device.
  • 11A and 11B are block diagrams showing a configuration example of a semiconductor device.
  • FIG. 12 is a block diagram showing a configuration example of the processor core.
  • FIG. 13 is a circuit diagram showing a configuration example of the storage circuit.
  • FIG. 14 is a timing chart illustrating an operation example of the storage circuit.
  • FIG. 15 is a circuit diagram showing a configuration example of a memory cell of the cache.
  • FIG. 16 is a timing chart illustrating an operation example of the memory cell.
  • FIG. 17A is a functional block diagram showing a configuration example of the NO SRAM.
  • FIG. 17B is a circuit diagram showing a configuration example of a memory cell.
  • FIG. 18A is a circuit diagram showing a configuration example of a memory cell array.
  • 18B and 18C are circuit diagrams showing a configuration example of a memory cell.
  • FIG. 19A is a circuit diagram showing a configuration example of a memory cell of the DOSRAM.
  • FIG. 19B is a diagram showing an example of a laminated structure of DOSRAM.
  • FIG. 19A is a circuit diagram showing a configuration example of a memory cell of the DOSRAM.
  • FIG. 19B is a diagram showing an example of a laminated structure of DOSRAM.
  • FIG. 20A is a diagram showing a configuration example of a neural network.
  • FIG. 20B is a diagram showing a configuration example of a neural network.
  • FIG. 21 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 22 is a diagram showing a configuration example of a memory cell.
  • FIG. 23 is a diagram showing a configuration example of the offset circuit.
  • FIG. 24 is a timing chart.
  • FIG. 25 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 26 is a diagram showing a configuration example of a semiconductor device.
  • 27A to 27C are diagrams showing a configuration example of a transistor.
  • 28A to 28C are diagrams showing a configuration example of a transistor.
  • 29A to 29C are diagrams showing a configuration example of a transistor.
  • FIG. 30A is a diagram illustrating the classification of the crystal structure of IGZO.
  • FIG. 30B is a diagram illustrating an XRD spectrum of the CAAC-IGZO film.
  • FIG. 30C is a diagram for explaining the microelectron diffraction pattern of the CAAC-IGZO film.
  • FIG. 31A is a top view of the semiconductor wafer.
  • FIG. 31B is a top view of the chip.
  • FIG. 32A is a flowchart illustrating an example of a manufacturing process of electronic components.
  • FIG. 32B is a schematic perspective view of an electronic component.
  • FIG. 33 is a diagram showing an example of an electronic device.
  • 34A to 34F are diagrams showing an example of an electronic device.
  • FIG. 35 is a photograph of a semiconductor device and a plurality of housings.
  • FIG. 36A is a photograph of a semiconductor device.
  • FIG. 36B is a photograph of a semiconductor device.
  • FIG. 37A is a measurement result of acceleration.
  • FIG. 37B is the result of the Fast Fourier Transform.
  • FIG. 38A is a measurement result of acceleration.
  • FIG. 38B is the result of the Fast Fourier Transform.
  • the position, size, range, etc. of each configuration shown in the drawings, etc. may not represent the actual position, size, range, etc. in order to facilitate understanding of the invention. Therefore, the disclosed invention is not necessarily limited to the position, size, range, etc. disclosed in the drawings and the like.
  • the resist mask or the like may be unintentionally reduced due to a process such as etching, but it may not be reflected in the drawing for easy understanding.
  • electrode and “wiring” in the present specification and the like do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • the "terminal" in the electric circuit means a part where current input or output, voltage input or output, or signal reception or transmission is performed. Therefore, a part of the wiring or the electrode may function as a terminal.
  • the terms “upper” and “lower” in the present specification and the like do not limit the positional relationship of the components directly above or directly below and in direct contact with each other.
  • the electrode B does not have to be formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • source and drain functions are interchanged depending on operating conditions, such as when transistors with different polarities are used or when the direction of current changes during circuit operation, so which one is the source or drain is limited. Is difficult. Therefore, in the present specification, the terms source and drain can be used interchangeably.
  • electrically connected includes a case where it is directly connected and a case where it is connected via "something having some electrical action".
  • the "thing having some kind of electrical action” is not particularly limited as long as it enables the exchange of electric signals between the connection targets. Therefore, even when it is expressed as “electrically connected", in an actual circuit, there is a case where there is no physical connection part and only the wiring is extended.
  • parallel means, for example, a state in which two straight lines are arranged at an angle of -10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • vertical and orthogonal mean, for example, a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • the voltage often indicates the potential difference between a certain potential and a reference potential (for example, ground potential or source potential). Therefore, it is often possible to paraphrase voltage and potential. In the present specification and the like, voltage and potential can be paraphrased unless otherwise specified.
  • semiconductor Even when the term "semiconductor” is used, for example, if the conductivity is sufficiently low, it has the characteristics of an "insulator". Therefore, it is possible to replace “semiconductor” with “insulator". In this case, the boundary between “semiconductor” and “insulator” is ambiguous, and it is difficult to make a strict distinction between the two. Therefore, the terms “semiconductor” and “insulator” described herein may be interchangeable.
  • ordinal numbers such as “first" and “second” in the present specification and the like are added to avoid confusion of the components, and do not indicate any order or order such as process order or stacking order. ..
  • terms that do not have ordinal numbers in the present specification and the like may have ordinal numbers within the scope of claims in order to avoid confusion of components.
  • different ordinal numbers may be added within the scope of claims.
  • the ordinal numbers may be omitted in the scope of claims.
  • the "on state” of the transistor means a state in which the source and drain of the transistor can be regarded as being electrically short-circuited (also referred to as “conduction state”).
  • the “off state” of the transistor means a state in which the source and drain of the transistor can be regarded as being electrically cut off (also referred to as “non-conducting state”).
  • the "on current” may mean the current flowing between the source and the drain when the transistor is in the on state.
  • the “off current” may mean a current flowing between the source and the drain when the transistor is in the off state.
  • a high power supply potential (hereinafter, also referred to as “power supply potential VDD”, “VDD”, “H potential”, or “H”) means a low power supply potential (hereinafter, “power supply potential VSS””.
  • VSS low power supply potential
  • VSS indicates a power supply potential with a higher potential.
  • VSS indicates a power supply potential having a potential lower than VDD.
  • the ground potential (hereinafter, also simply referred to as “GND” or “GND potential”) can be used as VDD or VSS.
  • VDD is the ground potential
  • VSS is a potential lower than the ground potential
  • VDD is a potential higher than the ground potential.
  • the gate means a part or all of the gate electrode and the gate wiring.
  • the gate wiring refers to wiring for electrically connecting the gate electrode of at least one transistor with another electrode or another wiring.
  • the source means a part or all of a source area, a source electrode, and a source wiring.
  • the source region refers to a region of the semiconductor layer having a resistivity of a certain value or less.
  • the source electrode refers to a conductive layer in a portion connected to the source region.
  • the source wiring is a wiring for electrically connecting the source electrode of at least one transistor to another electrode or another wiring.
  • the drain means a part or all of the drain region, the drain electrode, and the drain wiring.
  • the drain region refers to a region of the semiconductor layer having a resistivity of a certain value or less.
  • the drain electrode refers to a conductive layer at a portion connected to the drain region.
  • Drain wiring refers to wiring for electrically connecting the drain electrode of at least one transistor to another electrode or another wiring.
  • H indicating the H potential
  • L indicating the L potential
  • “H” or “L” may be added with enclosing characters to the wiring and electrodes where the potential change has occurred.
  • an “x” symbol may be added over the transistor.
  • the terminal may refer to an aggregate of multiple terminals. For example, an independent signal is given to each terminal of an aggregate of a plurality of terminals, and one or more wires are electrically connected to each terminal.
  • the transistor has three terminals (nodes) called gate, source, and drain.
  • the gate is a terminal that functions as a control terminal that controls the conduction state of the transistor.
  • a pair of input / output terminals (nodes) that function as sources or drains have one source and the other drain depending on the type of transistor and the high and low potentials given to each terminal (node).
  • a node to which a low potential is given is called a source
  • a node to which a high potential is given is called a drain.
  • a node to which a low potential is given is called a drain
  • a node to which a high potential is given is called a source.
  • two terminals (nodes) other than the gate may be referred to as a first terminal (node) and a second terminal (node).
  • one of the two input / output terminals (nodes) of the transistor may be limited to the source and the other to the drain.
  • the magnitude relationship of the potentials applied to the three terminals of the transistor may change, and the source and drain may be interchanged. Therefore, in one aspect of the invention, the distinction between the source and drain of a transistor is not limited to the description in the specification and drawings.
  • connection destinations of all the terminals of active elements for example, transistors, diodes, etc.
  • passive elements for example, capacitive elements, resistance elements, etc.
  • the aspect in which the connection destination is specified is described in the present specification or the like
  • it can be determined that one aspect of the invention in which the connection destination is not specified is described in the present specification or the like. It may be possible.
  • one aspect of the invention can be configured by specifying the connection destination of only some terminals of active elements (transistors, diodes, etc.), passive elements (capacitive elements, resistance elements, etc.) and the like. In some cases.
  • connection destination if at least a connection destination is specified for a certain circuit, a person skilled in the art may be able to specify the invention.
  • a person skilled in the art may be able to specify the invention by at least specifying the function of a certain circuit. That is, if the function can be specified, it can be said that the aspect of the invention is clear. Then, it may be possible to determine that one aspect of the invention whose function has been specified is described in the present specification and the like. Therefore, if a connection destination is specified for a certain circuit without specifying a function, one aspect of the invention is disclosed, and one aspect of the invention can be configured. Alternatively, one aspect of the invention is disclosed by specifying the function of a certain circuit without specifying the connection destination, and one aspect of the invention can be configured.
  • the semiconductor device 700 shown in FIG. 1 includes a processing unit (PU: Processing Unit) 21, a sensor circuit 301, and a power supply circuit 10.
  • PU Processing Unit
  • the PU 21 has a terminal 80, a terminal 81, a terminal 82, a terminal 83, a terminal 92, and a terminal 94.
  • the PU 21 has a function of executing an instruction included in a program or the like.
  • the PU 21 is configured to use a transistor having an oxide semiconductor in the channel forming region (hereinafter, OS transistor), so that the power consumption in the hibernation state can be extremely reduced. In addition, the time required to return from the hibernation state to the normal state can be extremely shortened. Details of PU21 will be described later. Further, instead of PU21, PU20 described later may be used.
  • the PU 20 and PU 21 include a processor core, a power management device, a clock control circuit, a power switch, and the like.
  • the processor core is a circuit having a function capable of processing instructions, and can be called an arithmetic processing circuit.
  • the sensor circuit 301 has a sensor element 710, a detection unit 711, a terminal 90, a terminal 91, and a terminal 93.
  • the sensor circuit 301 has a function of giving a signal to the PU 21 based on the detection result of the sensor element 710.
  • the PU 21 has a function of processing an instruction using a signal given from the sensor circuit 301. Further, the PU 21 has a function of giving a control signal for controlling each circuit of the sensor circuit 301.
  • the sensor circuit 301 may have either or both of the determination circuit 712 and the analog-to-digital conversion circuit 713.
  • the signal detected by the sensor element 710 is given to the detection unit 711.
  • the detection unit 711 has a function of giving a detection signal given from the sensor element 710 to the terminals 91, and each circuit such as the determination circuit 712 and the analog-to-digital conversion circuit 713.
  • the detection signal given to the terminal 91 is given from the terminal 91 to the terminal 92 of the PU 21.
  • the detection unit 711 may apply processing such as amplification and compression to the detection signal in advance, and then give the processed detection signal to each circuit or terminal.
  • the sensor element 710 includes force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, voltage, power, radiation, and flow rate. , Humidity, gradient, vibration, odor, and one or more selected from infrared rays, preferably having a function of measuring.
  • the sensor element 710 has a function of measuring a parameter representing the state of the object 799.
  • the PU 21 has a function of giving a control signal to the object 799.
  • the PU 21 may be electrically connected to the object 799. Further, the PU 21 may have a function of wirelessly giving a control signal to the object 799.
  • the sensor element 710 included in the semiconductor device 700 may or may not be electrically connected to the object 799.
  • the semiconductor device 700 is arranged so as to be in contact with the object 799, for example. Alternatively, it is preferably installed in the vicinity of the object 799.
  • the distance between the semiconductor device 700 and the object 799 may be determined according to the detectable range of the signal. For example, when detecting the vibration of the object 799, the semiconductor device 700 is preferably arranged so as to be in contact with the object 799. Alternatively, it is preferably arranged at a distance of 5 mm or less.
  • the semiconductor device 700 may be arranged within a range where wireless communication is possible.
  • the semiconductor device 700 can monitor the signal detected by the sensor element 710.
  • Signal monitoring refers to, for example, comparing the reference data with the detected signal.
  • signal monitoring refers to, for example, determining whether or not the detected signal deviates from a desired range. Whether or not the detected signal deviates from the desired range can be determined, for example, by comparing the detected signal with the reference data.
  • the feature amount of the detected waveform is extracted, and more specifically, for example, the frequency component is extracted and analyzed.
  • the reference data can be stored in the memory of the semiconductor device 700. For example, it is stored in the cache of PU21.
  • the data can be retained for a long time even if the power supply is cut off or the clock signal is cut off. In addition, after restarting the power supply, the saved data can be restored at high speed. Details of the cache and backup circuit will be described later.
  • the detected signal can be saved in the cache.
  • the detection signal is verified, and a control signal according to the verification result is given from the PU 21 to the object 799.
  • the object 799 may, for example, continue its operation, limit its operation, or stop its operation.
  • the PU 21 may have a neural network.
  • the signal may be monitored and verified by an operation using a neural network.
  • the neural network may be learned in the PU 21, or the result of the learning in advance may be saved in the memory of the PU 21.
  • an abnormal waveform is learned as learning data, and the detection signal is analyzed using a neural network.
  • the power gating of the processor core of the PU21 can be performed to put the PU21 in a hibernation state and reduce the power consumption.
  • the sensor circuit 301 may also be in the hibernation state. Specifically, for example, the supply of power from the power supply circuit 10 is stopped.
  • the sensor circuit 301 may be in the normal state. As will be described later, a signal can be given from the sensor circuit 301 to return the PU 21 from the hibernation state to the normal state.
  • the sensor circuit 301 preferably has a determination circuit 712.
  • the determination circuit 712 determines the signal from the sensor element 710.
  • the determination circuit 712 compares, for example, the signal from the sensor element 710 with the desired data. Further, as an example of the abnormality detected by the determination circuit 712, there is a case where the signal detected by the sensor element 710 has a value exceeding a desired range.
  • the evacuation sequence can be executed, the processor core of the PU 21 and the like can be power gated, and the PU 21 can be put into a hibernation state.
  • the PU 21 determines whether or not to return from the hibernation state to the normal state based on the determination result of the determination circuit 712. More specifically, for example, when the signal from the sensor element 710 given to the detection unit 711 is determined to be abnormal in the determination circuit 712, the signal INT which is a signal requesting interrupt processing from the determination circuit 712 is a terminal. Given to 82. The signal INT returns the PU 21 to the normal state, and starts monitoring the detection signal from the detection unit 711.
  • the PU 21 can shorten the time required for returning from the hibernation state to the normal state. That is, the PU 21 can be promptly restored from the time when the determination circuit 712 detects the abnormality, and the signal detection can be started promptly. Therefore, the abnormal signal can be acquired even when the time when the abnormality occurs is short.
  • the sensor circuit 301 may have an analog-to-digital conversion circuit 713.
  • the analog-to-digital conversion circuit 713 converts the analog signal from the sensor element 710 given to the detection unit 711 into a digital signal and gives it to the determination circuit 712 and the terminal 91.
  • the signal given to the terminal 91 is given to the terminal 92 of the PU 21.
  • the PU 21 may have an analog-to-digital conversion circuit.
  • the signal given from the sensor circuit 301 may be processed by the analog-to-digital conversion circuit included in the PU 21.
  • the detection unit 711 may have a sample hold circuit 714.
  • the sample hold circuit has a function of holding the signal detected by the sensor element 710.
  • An example of the sample hold circuit 714 using the OS transistor will be described later.
  • the sensor circuit 301 may have a memory 715.
  • the memory 715 By configuring the memory 715 using an OS transistor, it is possible to realize a memory that can be read quickly and can be held for a long time. An example of a memory having a configuration using an OS transistor will be described later.
  • the PU 21 has a function of giving a control signal for controlling circuits such as a sensor element 710, a detection unit 711, a determination circuit 712, an analog-digital conversion circuit 713, a sample hold circuit 714, and a memory 715 included in the sensor circuit 301.
  • the signal is given to, for example, the terminal 94 of the PU 21 to the terminal 93 of the sensor circuit 301, and is given to each circuit from the terminal 93.
  • the terminal 90 is a terminal to which power is supplied from the power supply circuit 10 to the sensor circuit 301.
  • the semiconductor device 700 can be miniaturized.
  • the semiconductor device of one aspect of the present invention is small in size and has low power consumption. Therefore, it can be easily installed on various objects.
  • the semiconductor device has a function of performing wireless communication by Bluetooth (registered trademark), Wi-Fi (registered trademark), 4G, 5G or the like.
  • the PU 21 has a communication circuit 402.
  • the communication circuit 402 has a function of modulating a signal, a function of demodulating a signal, and the like.
  • the communication circuit 402 is electrically connected to the antenna 401.
  • FIG. 2B shows an example in which a semiconductor device 700 having a function of performing wireless communication is installed for each of a plurality of objects 799.
  • the control device 717 shown in FIG. 2B can wirelessly transmit and receive signals to and from a plurality of installed semiconductor devices 700.
  • Each semiconductor device 700 can perform wireless communication with the control device 717 using the above-mentioned antenna 401.
  • wireless communication it is not necessary to connect the wiring between the control device 717 and the semiconductor device 700, the degree of freedom in installing the semiconductor device 700 is increased, and a plurality of semiconductor devices 700 are collectively used by using one control device 717. It becomes easy to control.
  • the secondary battery may be charged by wireless power supply.
  • the semiconductor device 700 may have a plurality of sensor circuits 301.
  • FIG. 3 shows an example in which the semiconductor device 700 has two sensor circuits 301 (hereinafter, sensor circuit 301a and sensor circuit 301b). A is added to the end of the code of each circuit, terminal, etc. of the sensor circuit 301a, and b is added to the end of the code of each circuit, terminal, etc. of the sensor circuit 301b.
  • a control signal is given from the terminal 94 of the PU 21 to each circuit of the sensor circuit 301a via the terminal 93a and to each circuit of the sensor circuit 301b via the terminal 93b.
  • Signals from the detection unit 711a and the analog-to-digital conversion circuit 713a are given to the terminal 94 via the terminal 93a, and signals from the detection unit 711b and the analog-to-digital conversion circuit 713b are given to the terminal 94 via the terminal 93b.
  • the signal INT which is a signal requesting interrupt processing, is given to the terminal 82 from the determination circuit 712a and the determination circuit 712b, respectively.
  • the sensor circuit 301 may have a plurality of sensor elements 710.
  • FIG. 4 shows an example in which the sensor circuit 301 has two sensor elements 710 (hereinafter, sensor element 710c and sensor element 710d).
  • FIG. 4 shows an example in which the detection unit 711 has two sample hold circuits 714 (hereinafter, sample hold circuit 714c and sample hold circuit 714d), and the detection signal of the sensor element 710c is detected by the sample hold circuit 714c and the sensor element 710d. A signal is given to the sample hold circuit 714d, respectively.
  • Steps S000 to S009 are steps for explaining the operation of the PU 21, and steps S100 to S106 are steps for explaining the operation of the sensor circuit 301.
  • steps S000 to S009 and steps S100 to 101 will be described.
  • step S000 the processing of PU21 is started.
  • step S100 the processing of the sensor circuit 301 is started.
  • step S001 a data request signal is given from the PU 21 to the sensor circuit 301.
  • step S101 the first signal is given from the sensor circuit 301 to the PU 21.
  • the first signal is a signal obtained by processing the detection signal of the sensor element 710 by the detection unit 711, the analog-to-digital conversion circuit 713, or the like.
  • step S002 the first signal is processed.
  • Signal processing includes, for example, frequency component extraction, noise removal, Fourier transform, waveform differentiation, and the like. In addition, you may proceed to step S003 without performing step S002.
  • step S003 the processed signal is analyzed.
  • a signal analysis for example, comparison with reference data is performed.
  • statistical processing of signals is performed.
  • statistical processing for example, the maximum value, the minimum value, the median value, the average value, the standard deviation, etc. are calculated and compared with the reference data.
  • analysis using a neural network is performed.
  • step S004 if an abnormality is detected as a result of the analysis in step S003, the process proceeds to step S009, and if not detected, the process proceeds to step S005.
  • step S009 the operation of the object is controlled.
  • a signal notifying the abnormality is given to the control device 717, and the control device 717 controls the operation of the object.
  • an abnormality may be displayed by an indicator. Examples of the indicator include lighting or blinking of a lamp, inputting a message on a display screen, sounding a warning sound, and the like.
  • step S005 the PU 21 shifts to the hibernation state.
  • step S006 if the PU 21 does not receive the interrupt signal, the process proceeds to step S007.
  • the process proceeds to step S008, the PU21 returns to the normal state, and returns to step S001.
  • step S007 if a certain time has passed from step S005, the process proceeds to step S008, the PU21 returns to the normal state, and returns to step S001. If the fixed time has not elapsed, the process returns to step S006.
  • the elapsed time from step S005 can be measured using a timer circuit.
  • the PU 21 When the interrupt signal from the sensor circuit 301 is not given by executing steps S001 to S008, the PU 21 returns from the hibernation state to the normal state at regular intervals and receives the detection signal from the sensor circuit 301. Can be received. Further, when an interrupt signal is given from the sensor circuit 301, the PU 21 promptly returns to the normal state, returns to step S001, and can receive the detection signal from the sensor circuit 301. In the semiconductor device of one aspect of the present invention, the time required for returning from the hibernation state to the normal state is short, and after receiving the interrupt signal from the sensor circuit 301, the PU 21 promptly returns to the normal state from the sensor circuit 301. It is possible to process and analyze the signal of.
  • step S102 the sensor circuit 301 starts processing.
  • the sensor element 710 performs the detection.
  • step S103 the sensor element 710 gives a detection signal to the detection unit 711.
  • step S104 a detection signal is given to the determination circuit 712, and the determination circuit 712 determines the detection signal.
  • the threshold value stored in advance in the determination circuit 712 or the memory is compared with the detection signal.
  • the detection signal may be given to the determination circuit 712 after being processed by the analog-to-digital conversion circuit.
  • step S105 if the detection signal exceeds the threshold value as a result of the determination performed in step S104, the process proceeds to step S106. If the threshold value is not exceeded, the process returns to step S103.
  • step S106 the sensor circuit 301 gives an interrupt signal to the PU 21.
  • FIG. 6A shows an example of a perspective view of a semiconductor device 700 on which the PU 21 and the sensor circuit 301 are mounted.
  • the PU 21 and the sensor circuit 301 are provided on one substrate.
  • FIG. 6B shows an example of a perspective view of the control device 717 and a plurality of semiconductor devices 700 controlled by the control device 717.
  • FIG. 6C is a perspective view showing an example in which a fan is used as an example of the object 799, a semiconductor device 700 is mounted on each of the plurality of fans, and each semiconductor device 700 is controlled by the control device 717.
  • the semiconductor device 700 has an acceleration sensor as a sensor element 710.
  • Time change data of acceleration can be acquired as a signal from the sensor element.
  • a fast Fourier transform can be performed.
  • the accelerometer can detect the vibration caused by the rotation of the fan.
  • the signal obtained from the sensor element changes.
  • the PU 21 included in the semiconductor device 700 analyzes the detection signal obtained from the sensor element, and if it is determined that an abnormality has occurred, sends a signal to the control device 717.
  • the semiconductor device 700 or the control device 717 may notify the abnormality with an indicator.
  • the control device 717 limits the operation of the object 799 in which the abnormality has occurred. For example, change the rotation speed of the fan or stop the rotation of the fan.
  • FIG. 7A shows an example of the sample hold circuit 714.
  • the sample hold circuit 714 shown in FIG. 7A includes a buffer circuit 121, a transistor 122, and a capacitive element 123.
  • the node on the other side of the source or drain of the transistor 122 is referred to as a node ND for the sake of explanation.
  • the potential Vs which is a signal from the sensor element 710, is given to the buffer circuit of the sample hold circuit 714.
  • the buffer circuit 121 has a function of amplifying and outputting a signal such as analog data input to the sample hold circuit 714.
  • the buffer circuit 121 may be provided on the gate side of the transistor 122.
  • the OS transistor has an extremely low off current, and the capacitive element 123 has a function of holding the electric charge corresponding to the potential Vin, which is an analog potential, in the node ND by turning off the transistor 122.
  • the analog potential obtained by the sensor element may be constant or constantly fluctuate.
  • sampling may be performed via a correlated double sampling (CDS: Correlated Double Sampling) circuit.
  • CDS Correlated Double Sampling
  • Correlated double sampling circuits are used for noise removal by obtaining the relative difference between two timings.
  • FIG. 7B shows an example of a correlated double sampling circuit.
  • the correlated double sampling circuit has a plurality of sample hold circuits 714A to 714C.
  • a control signal ⁇ 1 is given to the transistor of the sample hold circuit 714A, and a control signal ⁇ 2 is given to the transistors of the sample hold circuits 714B and 714C.
  • FIG. 7C shows a timing chart which is an example of the operation of the correlated double sampling circuit shown in FIG. 7B.
  • the potential Vs is a fluctuating potential obtained by the sensor element 710
  • the potential Vin is an analog potential that has passed through a correlated double sampling circuit.
  • the potential Vin can be obtained as an analog potential that becomes a constant potential at a voltage ⁇ V by sampling at a constant cycle and taking a difference.
  • processing device 20 and the processing device 21 are shown below as processing devices capable of power gating.
  • the processing device 20 and the processing device 21 can be used as the processing devices included in the semiconductor device 700 shown above, respectively.
  • the processing device 20 and the processing device 21 power management mechanism and the like will also be described.
  • FIG. 8A shows a power supply circuit 10 and a processing unit (PU: Processing Unit) 20.
  • the PU 20 is a circuit having a function of executing an instruction.
  • the PU 20 has a plurality of functional circuits integrated on one chip.
  • the PU 20 includes a processor core 30, a power management device (PMU) 60, a clock control circuit 65, a power switch (PSW) 70, and terminals 80 to 83.
  • FIG. 8A shows an example in which the power supply circuit 10 is provided on a chip different from the PU 20.
  • the terminal 80 is a terminal to which the power supply potential M VDD is input from the power supply circuit 10.
  • the terminal 81 is a terminal to which the reference clock signal CLKM is input from the outside.
  • the terminal 82 is a terminal to which a signal INT is input from the outside.
  • the signal INT is an interrupt signal that requires interrupt processing.
  • the signal INT is input to the processor core 30 and the PMU 60.
  • the terminal 83 is a terminal to which the control signal generated by the PMU 60 is output, and is electrically connected to the power supply circuit 10.
  • the number of bits that the processing device of one aspect of the present invention can handle in an arithmetic circuit or the like can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, or the like.
  • the processor core 30 is a circuit having a function capable of processing instructions, and can be called an arithmetic processing circuit. It has a storage circuit 31, a plurality of combinational circuits 32, and the like, and various functional circuits are configured by these. For example, the storage circuit 31 is included in the register.
  • the storage circuit 31 has a circuit MemC1 and a circuit BKC1.
  • the circuit MemC1 has a function of holding the data generated by the processor core 30, and can be configured by, for example, a flip-flop circuit (FF), a latch circuit, or the like.
  • the circuit BKC1 is a circuit that can function as a backup circuit of the circuit MemC1 and can hold data for a long period of time even if the power supply is cut off or the clock signal is cut off. Having such a storage circuit 31 makes it possible to perform power gating of the processor core 30.
  • the state of the processor core 30 at the time of power cutoff can be maintained by saving the data of the circuit MemC1 in the circuit BKC1 in the storage circuit 31 before shutting off the power supply.
  • the data held in the circuit BKC1 is written to the circuit MemC1, so that the processor core 30 can be returned to the state when the power is cut off. Therefore, the PU 20 can immediately perform the normal processing operation after the power supply is restarted.
  • the circuit BKC1 has at least a holding circuit having one transistor (MW1) and one capacitive element (CB1).
  • the holding circuit shown in FIG. 8B has a circuit configuration similar to that of a standard DRAM (dynamic random access memory) 1TIC (1 transistor, 1 capacitance element) type memory cell, and writes and reads operations are also performed in the same manner. Can be done.
  • DRAM dynamic random access memory
  • 1TIC transistor, 1 capacitance element
  • the drain current (off current) of the transistor MW1 in the off state By making the drain current (off current) of the transistor MW1 in the off state extremely small, the fluctuation of the potential of the node FN1 can be suppressed, so that the data holding time of the circuit BKC1 can be lengthened.
  • the data holding time of the circuit BKC1 is determined by the leakage current of the transistor MW1, the capacitance of the capacitive element CB1, and the like.
  • the transistor MW1 it is preferable to use a transistor (also referred to as "OS transistor” or “OS-FET”) containing an oxide semiconductor (OS) which is a kind of metal oxide in the semiconductor layer on which a channel is formed. .. Since the oxide semiconductor has a band gap of 2 eV or more, the off-current is remarkably small.
  • the normalized off current per 1 ⁇ m of the channel width can be set to 10 ⁇ 10 -21 A (10 zepto A) or less when the source-drain voltage is 10 V.
  • the transistor MW1 as an OS transistor, the circuit BKC1 can substantially function as a non-volatile storage circuit while the PU 20 is operating.
  • the OS transistor will be described in the second embodiment.
  • the oxide semiconductor film used for the semiconductor layer on which the channel is formed may be formed of a single-layer oxide semiconductor film or a laminated oxide semiconductor film.
  • the oxide semiconductor constituting the semiconductor layer on which the channel is formed is preferably an oxide containing at least one or more elements of In, Ga, Sn and Zn. Examples of such oxides include In-Sn-Ga-Zn oxide, In-Ga-Zn oxide, In-Sn-Zn oxide, In-Al-Zn oxide, and Sn-Ga-Zn oxide.
  • Al-Ga-Zn Oxide, Sn-Al-Zn Oxide, In-Zn Oxide, Sn-Zn Oxide, Al-Zn Oxide, Zn-Mg Oxide, Sn-Mg Oxide, In-Mg Oxides, In-Ga oxides, In oxides, Sn oxides, Zn oxides and the like can be used.
  • the circuit BKC1 Since the circuit BKC1 writes data by voltage, the writing power can be suppressed as compared with MRAM (magnetoresistive RAM) which writes by current. Further, since the data is held by the load capacity of the node FN1, there is no limit on the number of times the data can be rewritten as in the flash memory.
  • MRAM magnetoresistive RAM
  • the energy required for writing data corresponds to the energy associated with the charging and discharging of the electric charge to the capacitive element CB1.
  • the energy required for writing data corresponds to the energy consumed when a current flows through the storage element. Since the current continues to flow in the MRAM during the data writing period, the energy required for writing the data becomes high.
  • the circuit BKC1 can reduce the energy consumed in writing data. Therefore, as compared with the storage circuit in which the backup circuit is composed of MRAM, the storage circuit 31 has more opportunities to perform voltage scaling and power gating that can reduce the energy consumed, so that the power consumption of the PU 20 can be reduced. It can be reduced.
  • the PMU 60 has a function of controlling a power gating operation, a clock gating operation, a voltage scaling operation, and the like. More specifically, the PMU 60 can control a function capable of controlling the power supply circuit 10, a function capable of controlling the storage circuit 31, a function capable of controlling the clock control circuit 65, and a function capable of controlling the PSW 70. It has a function that can be used. Therefore, the PMU 60 has a function of generating a control signal for controlling these circuits (power supply circuit 10, storage circuit 31, clock control circuit 65, PSW70).
  • the PMU 60 has a circuit 61.
  • the circuit 61 has a function of measuring time.
  • the PMU 60 has a function of being able to perform power management based on the time data obtained by the circuit 61.
  • the PSW70 has a function of being able to control the supply of the power potential M VDD to the PU 20 according to the control signal of the PMU60.
  • the power supply potential supplied to the PU 20 via the PSW 70 is referred to as a power supply potential VDD.
  • the processor core 30 may have a plurality of power supply domains. In this case, the PSW 70 may be able to independently control the power supply to the plurality of power supply domains. Further, the processor core 30 may have a power supply domain that does not require power gating. In this case, the power supply potential may be supplied to this power supply domain without going through the PSW 70.
  • the clock control circuit 65 has a function of inputting a reference clock signal CLKM, generating a gated clock signal, and outputting the gated clock signal.
  • the clock control circuit 65 has a function of blocking the clock signal to the processor core 30 according to the control signal of the PMU 60.
  • the power supply circuit 10 has a function of changing the magnitude of the potential of the power supply potential VDD according to the control signal of the PMU 60.
  • the signal SLP output from the processor core 30 to the PMU 60 is a signal that triggers the transition of the processor core 30 to the hibernation state.
  • the PMU 60 When the signal SLP is input, the PMU 60 generates a control signal for shifting to the hibernation state and outputs the control signal to the functional circuit to be controlled. Based on the control signal of the PMU 60, the power supply circuit 10 lowers the power supply potential MVDD to be lower than in the normal operation.
  • the PMU 60 controls the PSW 70 to cut off the power supply to the processor core 30.
  • the PMU 60 When the processor core 30 shifts from the normal state to the hibernate state, the PMU 60 performs a voltage scaling operation for lowering the power supply potential VDD of the processor core 30. When the hibernation period exceeds the set time, a power gating operation is performed to stop the supply of the power potential VDD to the processor core 30 in order to further reduce the power consumption of the processor core 30.
  • power management of the semiconductor device shown in FIG. 8 will be described with reference to FIGS. 9 and 10.
  • FIG. 9 schematically shows a change in the potential of the power supply line 35.
  • the power supply line 35 is a wiring to which the power supply potential VDD is supplied via the PSW 70.
  • the horizontal axis of the figure is the elapsed time (time) from the normal state to the hibernation state, and t0, t1, etc. represent the time.
  • FIG. 9A is an example in which only power gating is executed in the hibernation state
  • FIG. 9B is an example in which only voltage scaling is executed in the hibernation state.
  • 9C and 9D are examples of performing voltage scaling and power gating.
  • the magnitude of the power supply potential MVDD supplied from the power supply circuit 10 is assumed to be VH1.
  • the power mode of the PU 20 will be divided into three modes: power on mode, power off mode, and low power mode.
  • the power on mode is a mode in which the power potential VDD that can be normally processed is supplied to the PU 20.
  • the power off mode is a mode in which the supply of the power potential VDD is stopped by the PSW 70.
  • the low power mode is a mode in which a power potential VDD that is lower than that of the power on mode is supplied.
  • FIG. 9A An example of FIG. 9A will be described.
  • the process of transitioning to hibernation in the processor core 30 is started.
  • the storage circuit 31 is backed up.
  • the PMU 60 controls the PSW 70 and cuts off the power supply to the processor core 30 at time t1.
  • the power line 35 spontaneously discharges, and its potential drops to 0V.
  • the leakage current of the processor core 30 in the hibernation state can be significantly reduced, so that the power consumption in the hibernation state (hereinafter, may be referred to as standby power) can be reduced.
  • the PMU 60 controls the PSW 70 and restarts the supply of VDD.
  • the supply of VDD is restarted.
  • the potential of the power line 35 rises and becomes VH1 at time t6.
  • the PMU 60 controls the power supply circuit 10 at time t1, and the power supply potential M VDD is lowered to VH2.
  • the potential of the power line 35 eventually becomes VH2.
  • the power supply potential M VDD returns from VH2 to VH1 at time t4, the potential of the power supply line 35 rises and becomes VH1 at time t5.
  • the time (overhead time) required to return from the hibernation state to the normal state is the time required for the potential of the power supply line 35 to rise from 0V to VH1, and the energy required for the return.
  • the overhead is the energy required to charge the load capacity of the power line 35 from 0V to VH1. If the power-off mode period (t1-t4) is sufficiently long, power gating is effective in reducing the standby power of the PU 20. On the other hand, if the period (t1-t4) is short, the power required to return to the normal state is larger than the power that can be reduced by shutting off the power supply, and the effect of power gating cannot be obtained.
  • the voltage scaling operation is performed in the hibernation state, and the power-on mode shifts to the low power supply mode.
  • the PMU 60 controls the power supply circuit 10 and lowers the power supply potential M VDD to VH2, so that the potential of the power supply line 35 eventually becomes VH2.
  • the PMU 60 controls the PSW 70 to set the power off mode.
  • the potential VH2 is a power supply potential having a size capable of holding data in the circuit MemC1 of the storage circuit 31, and the potential VH3 is a potential at which the data in the circuit MemC1 is lost.
  • the circuit BKC1 is a circuit capable of holding data even during a period when the power supply is stopped.
  • the PMU 60 has a function of returning the PU 20 to the normal state based on an interrupt request or the like.
  • the PMU 60 controls the power supply circuit 10 to boost the magnitude of M VDD to VH1, and also controls the PSW 70 to restart the supply of VDD of the PU 20.
  • the power-on mode is set. Since the potential of the power supply line 35 stabilizes at time t6, the PU 20 can operate normally after time t6.
  • FIG. 9D shows an example in which there is an interrupt request for returning to normal operation before the time t3.
  • the power-on mode is set.
  • the PMU 60 controls the power supply circuit 10 to change the magnitude of MVDD to the potential VH1 in the power-on mode.
  • the potential of the power line 35 rises to VH1.
  • the time required to return the potential of the power supply line 35 to VH1 in the hibernation state is changed from the low power supply mode to the power on mode by returning from the power off mode to the power on mode. Longer than returning. Therefore, the PMU 60 has a function of adjusting the timing of the operation of returning the processor core 30 from the hibernation state to the normal state according to the power supply mode. As a result, the processor core 30 can be returned from the hibernation state to the normal state in the shortest time.
  • the transition from the low power supply mode to the power off mode can be performed by measuring the time with the circuit 61 provided in the PMU 60.
  • the PMU 60 starts measuring the time in the circuit 61.
  • a predetermined time elapses after the low power supply mode is set, the PMU 60 shifts to the power off mode.
  • the control signal of the PMU 60 turns off the PSW 70 and cuts off the supply of VDD. In this way, it is possible to shift from the low power supply mode to the power off mode by the interrupt request based on the measurement data of the circuit 61.
  • the power supply mode is the power on mode
  • the PMU 60 is in the idle state (step S10).
  • the PMU 60 is in an idle state until the signal SLP is input, and the save sequence is executed with the input of the signal SLP as a trigger (step S11).
  • the PMU 60 outputs a control signal to the clock control circuit 65 and stops the output of the clock signal (step S12).
  • a control signal for saving data is output to the storage circuit 31 (step S13).
  • the data held in the circuit MemC1 is saved in the circuit BKC1 according to the control signal of the PMU 60.
  • the PMU 60 controls the power supply circuit 10 to reduce M VDD.
  • the power supply mode shifts to the low power supply mode (step S14).
  • the PMU 60 controls the built-in circuit 61 and measures the time Ta in the low power supply mode (step S15).
  • the timing for operating the circuit 61 is arbitrary as long as the save sequence is being executed. For example, when the signal SLP is input or when the control signal is output to the clock control circuit 65, data save is started. When, when the data saving is completed, when the control signal is output to the power supply circuit 10, and the like can be mentioned.
  • the PMU 60 After executing the save sequence, the PMU 60 goes into an idle state (step S16), monitors the input of the signal INT, and monitors the time Ta, which is the measurement time of the clock control circuit 65.
  • the process proceeds to the return sequence (step S17). It is determined whether or not the time Ta exceeds the set time T vs (step S18).
  • the PMU 60 controls to shift the power supply mode to the power off mode (step S19), and if it does not exceed the time Ta, the idle state is maintained (step S16).
  • the time T vs. may be set so that the standby power of the processor core 30 can be reduced by setting the power off mode rather than the low power mode.
  • step S19 the PMU 60 outputs a control signal that causes the PSW 70 to cut off the power supply to the processor core 30.
  • the PMU 60 is in the idle state again (step S20) and monitors the input of the signal INT (step S21).
  • the PMU 60 executes a return sequence.
  • the PMU60 first shifts from the power off mode to the power on mode (step S22).
  • the PMU 60 controls the power supply circuit 10 to output a power supply potential for normal operation.
  • the PMU 60 controls the PSW 70 to restart the supply of VDD to the processor core 30.
  • a control signal is output to the storage circuit 31 to restore the data in the storage circuit 31 (step S23).
  • the storage circuit 31 writes back the data held in the circuit BKC1 to the circuit MemC1 according to the control signal of the PMU 60.
  • the PMU 60 outputs a control signal for outputting the clock signal to the clock control circuit 65 (step S24).
  • the clock control circuit 65 resumes the output of the clock signal according to the control signal of the PMU 60.
  • step S17 When the return sequence is executed from the determination process in step S17, the power-on mode is restored from the low power supply mode, and the potential of the power supply line 35 is stabilized faster than when the return sequence is executed from the determination process in step S21. Can be made to. Therefore, in the PMU 60, when shifting from step S17 to the return sequence, the timing of executing step S23 is earlier than when shifting from step S21 to the return sequence. As a result, the time for returning the processor core 30 from the hibernation state to the normal state can be shortened.
  • the leakage current is reduced by lowering the power potential supplied to the processor core 30 by the voltage scaling operation. , The overhead of processing time and energy to return from hibernation to normal state is suppressed.
  • a power gating operation is performed to suppress the leakage current of the processor core 30 as much as possible. This makes it possible to reduce the power consumption of the PU 20 in the hibernation state without reducing the processing capacity of the PU 20.
  • FIG. 11A shows a modified example of the processing apparatus of FIG. 8A.
  • the processing device (PU) 21 shown in FIG. 11A is a PU 20 to which a cache 40 and a power switch (PSW) 71 are added.
  • the cache 40 is capable of power gating and voltage scaling, and the power mode of the cache 40 changes in conjunction with the power mode of the PU 21.
  • the PSW 71 is a circuit that controls the supply of the power supply potential M VDD to the cache 40, and is controlled by the PMU 60.
  • the power supply potential input to the cache 40 via the PSW 71 is set to VDD_MEM.
  • a control signal from the PMU 60 and a gated clock signal from the clock control circuit 65 are input to the cache 40 as in the processor core 30.
  • the cache 40 is a storage device having a function of temporarily storing frequently used data.
  • the cache 40 has a memory array 41, a peripheral circuit 42, and a control circuit 43.
  • the memory array 41 has a plurality of memory cells 45.
  • the control circuit 43 controls the operation of the cache 40 according to the request of the processor core 30. For example, the write operation and read operation of the memory array 41 are controlled.
  • the peripheral circuit 42 has a function of generating a signal for driving the memory array 41 according to a control signal from the control circuit 43.
  • the memory array 41 has a memory cell 45 that holds data.
  • the memory cell 45 has a circuit MemC2 and a circuit BKC2.
  • the circuit MemC2 is a memory cell to be accessed in normal operation.
  • a memory cell of SRAM Static Random Access Memory
  • the circuit BKC2 is a circuit that can function as a backup circuit of the circuit MemC2 and can hold data for a long period of time even if the power supply is cut off or the clock signal is cut off. By providing such a memory cell 45, it becomes possible to perform power gating of the cache 40.
  • the data of the circuit MemC2 is saved in the BKC2 in the memory cell 45.
  • the data held in the circuit BKC2 is written back to the circuit MemC2, so that the PU 21 can be returned to the state before the power is cut off at high speed.
  • the circuit BKC2 of the memory cell 45 also has at least a holding circuit having one transistor (MW2) and one capacitive element (CB2) like the circuit BKC1 of FIG. 8B. That is, the circuit BKC2 also has a holding circuit having a configuration similar to that of a standard DRAM 1T1C type memory cell.
  • the transistor MW2 has an extremely low off current.
  • An OS transistor may be applied to the transistor MW2 in the same manner as the transistor MW1. With such a configuration, the circuit BKC2 can also suppress the fluctuation of the potential of the node FN2 which is electrically suspended, so that the circuit BKC2 can hold the data for a long period of time.
  • the data retention time of the circuit BKC2 is determined by the leakage current of the transistor MW2, the capacitance of the capacitive element CB2, and the like.
  • the circuit BKC2 can be used as a non-volatile storage circuit that does not require a refresh operation.
  • the PMU 60 manages the power supply as in the PU 20. (See FIG. 10).
  • step S13 shown in FIG. 10 the data saving operation of the storage circuit 31 and the cache 40 is performed.
  • step S19 the PSW 70 and PSW 71 are controlled to stop the power supply to the processor core 30 and the cache 40.
  • step S22 the PSW 70 and PSW 71 are controlled, and the power supply to the processor core 30 and the cache 40 is restarted.
  • step S23 the data recovery operation of the storage circuit 31 and the cache 40 is performed.
  • FIG. 12 shows a configuration example of the processor core.
  • the processor core 130 shown in FIG. 12 includes a control device 131, a program counter 132, a pipeline register 133, a pipeline register 134, a register file 135, an arithmetic logic unit (ALU) 136, and a data bus 137. Data exchange between the processor core 130 and peripheral circuits such as the PMU and cache is performed via the data bus 137.
  • ALU arithmetic logic unit
  • the control device 131 comprehensively controls the operations of the program counter 132, the pipeline register 133, the pipeline register 134, the register file 135, the ALU 136, and the data bus 137, so that an instruction included in a program such as an input application is included.
  • ALU136 has a function of performing various arithmetic operations such as four arithmetic operations and logical operations.
  • the program counter 132 is a register having a function of storing the address of the instruction to be executed next.
  • the pipeline register 133 is a register having a function of temporarily storing instruction data.
  • the register file 135 has a plurality of registers including a general-purpose register, and can store data read from the main memory, data obtained as a result of arithmetic processing of ALU136, and the like.
  • the pipeline register 134 is a register having a function of temporarily storing data used for the arithmetic processing of the ALU 136, data obtained by the arithmetic processing of the ALU 136, and the like.
  • the storage circuit 31 of FIG. 8B is used for a register included in the processor core 130.
  • FIG. 13 is a circuit diagram showing an example of the configuration of the storage circuit.
  • the storage circuit 100 shown in FIG. 13 functions as a flip-flop circuit.
  • a standard flip-flop circuit can be applied to the circuit MemC1, and for example, a master-slave type FF can be applied.
  • An example of such a configuration is shown in FIG.
  • the FF110 includes transmission gates (TG1, TG2, TG3, TG4, TG5), inverter circuits (INV1, INV2), and NAND circuits (NAND1, NAND2).
  • the signal SETT and the signal OSR are control signals output from the PMU 60.
  • the signal OSR and its inverted signal are input to the TG5.
  • the clock signal CLK and its inversion signal are input to the TG1-TG4.
  • One clocked inverter circuit may be provided instead of TG1 and INV1.
  • One clocked NAND circuit may be provided instead of the TG2 and the NAND2.
  • a clocked inverter circuit may be provided instead of the TG3 and the INV3.
  • the TG5 functions as a switch for controlling the conduction state between the output node of the NAND1 and the node NR1.
  • Node NB1 is electrically connected to the input node of circuit BKC10, and node NR1 is electrically connected to the output node of circuit BKC10.
  • the circuit BKC10 shown in FIG. 13 functions as a backup circuit for the FF110.
  • the circuit BKC10 has a circuit RTC10 and a circuit PCC10.
  • the signals (OSG, OSC, OSR) input to the circuit BKC10 are control signals output from the PMU60.
  • the power supply potential VSS is a low power supply potential, and may be, for example, a ground potential (GND) or 0V. Similar to BKC1, the power supply potential VSS and the power supply potential VDD are also input to the FF110. In the storage circuit 100, the supply of VDD is managed by the PMU 60.
  • the circuit RTC10 has a transistor MW1, a transistor MA1, a transistor MR1, a node FN1, and a node NK1.
  • the circuit RTC10 has a function of holding data, and here, it is composed of a storage circuit having a 3T type gain cell structure.
  • the transistor MW1 is a write transistor and an OS transistor.
  • the transistor MR1 is a read transistor, and the transistor MA1 is an amplification transistor and a read transistor. Data is held at node FN1.
  • Node NK1 is a data input node.
  • Node NR1 is a data output node of circuit RTC10.
  • FIG. 13 shows a configuration example in which the circuit BKC10 reads the data of the slave side latch circuit of the FF110 in the retract operation and writes the data held in the return operation back to the latch circuit on the master side.
  • the data to be saved may be the data of the latch circuit on the master side. Further, the data may be returned to the latch circuit on the slave side.
  • the TG5 may be provided in the latch circuit on the slave side.
  • the transistor MR1 and the transistor MA1 of the circuit RTC10 may be n-type or p-type, and the potential of the signal OSR and the level of the power supply potential supplied to the transistor MA1 may be changed depending on the conductive type of the transistor MR1 and the transistor MA1. .. Further, the logic circuit of the FF 110 may be appropriately set. For example, when the transistor MR1 and the transistor MA1 are p-type transistors, the master side latch circuit may replace NAND1 and INV3, and the slave side latch circuit may replace INV2 and NAND2. Further, VDD may be input to the transistor MA1 instead of VSS.
  • the circuit BKC10 Since the circuit BKC10 writes data by voltage, the write power can be suppressed as compared with MRAM which writes by current. Further, since the data is held by the load capacity of the node FN1, there is no limit on the number of times the data can be rewritten as in the flash memory.
  • the energy required for writing data corresponds to the energy associated with charging and discharging the electric charge to the capacitive element CB1.
  • the energy required for writing data corresponds to the energy consumed when a current flows through the storage element. Therefore, the circuit BKC10 can reduce the energy consumed by saving the data as compared with the case of using an MRAM or the like in which the current continues to flow during the data writing period. Therefore, by providing the circuit BKC10 in the backup circuit, the BET (break-even point arrival time, Break Even Time) can be shortened as compared with the case where the MRAM is provided. As a result, the opportunity for power gating that can reduce the energy consumed is increased, and the power consumption of the semiconductor device can be reduced.
  • the circuit PCC10 has a transistor MC1 and a transistor MC2.
  • the circuit PCC10 has a function of precharging the node FN1.
  • the circuit PCC10 may not be provided. As will be described later, by providing the circuit PCC10, the data save time of the circuit BKC10 can be shortened.
  • FIG. 14 is a timing chart showing an example of the operation of the storage circuit 100, and shows waveforms of control signals (signal SLP, signal SETET, clock signal CLK, signal OSG, signal OSR), power supply potential VDD, node FN1, and node. The change in the potential of NR1 is shown.
  • node FN1 By lowering the signal OSG and turning off the transistor MW1, the node FN1 is electrically suspended and the circuit BKC10 is in a data holding state.
  • the potential of node FN1 is high if node NR1 is low level (“0”) and low level if node NR1 is high level (“1”).
  • the voltage scaling operation of PU20 can be performed immediately after lowering the signal OSG. Further, since the node FN1 is precharged to a high level during normal operation by the transistor MC2, the charge of the node FN1 does not move in the data saving operation for setting the node FN1 to a high level. Therefore, the circuit BKC10 can complete the evacuation operation in a short time.
  • the clock signal CLK may be inactive, and in the example of FIG. 14, the potential of the clock signal CLK is set to a low level, but it may be set to a high level.
  • the PMU 60 returns the storage circuit 100 to the power-on mode.
  • the clock signal CLK is set to a high level.
  • the data recovery operation is performed during the period when the signal OSR is at a high level.
  • the potential of the node NR1 is precharged to a high level (“1”).
  • the TG5 is in a high impedance state and the transistor MR1 is in a conductive state.
  • the conduction state of the transistor MA1 is determined by the potential of the node FN1. If the node FN1 is at a high level, the potential of the node NR1 is lowered to a low level (“0”) because the transistor MA1 is in a conductive state. If the node FN1 is at a low level, the potential of the node NR1 is maintained at a high level. That is, the state of the FF 110 is restored to the state before the transition to the hibernation state.
  • high-level data can be written back (Restore) to the node NR1 by the rise of the signal SETT and the signal OSR. Therefore, the storage circuit 100 can shorten the return operation period.
  • FIG. 14 shows an example of returning from the power-off mode to the power-on mode.
  • the potential of the power supply line for supplying the VDD is the period T on to be stabilized is shortened. In this case, it is preferable that the signal OSR rises faster than when returning from the power off mode.
  • ⁇ Cache An example in which the cache 40 is composed of SRAM will be described below.
  • FIG. 15 shows an example of the configuration of cache memory cells.
  • the memory cell 120 shown in FIG. 15 has a circuit SMC 20 and a circuit BKC 20.
  • the circuit SMC 20 may have a circuit configuration similar to that of a standard SRAM memory cell.
  • the circuit SMC 20 shown in FIG. 15 includes an inverter circuit INV11, an inverter circuit INV12, a transistor M11, and a transistor M12.
  • the circuit BKC20 functions as a backup circuit for the circuit SMC20.
  • the circuit BKC20 includes a transistor MW11, a transistor MW12, a capacitive element CB11, and a capacitive element CB12.
  • the transistors MW11 and MW12 are OS transistors.
  • the circuit SMC20 has two 1T1C type holding circuits, and data is held in the node SN1 and the node SN2, respectively.
  • the holding circuit including the transistor MW11 and the capacitive element CB11 has a function of backing up the data of the node NET1.
  • the holding circuit including the transistor MW12 and the capacitive element CB12 has a function of backing up the data of the node NET2.
  • the memory cell 120 is supplied with the power supply potentials VDDMC and VSS.
  • the memory cell 120 is electrically connected to the wiring (WL, BL, BLB, BRL).
  • a signal SLC is input to the wiring WL.
  • the data signal D and the data signal DB are input to the wiring BL and the wiring BLB.
  • the data is read out by detecting the potentials of the wiring BL and the wiring BLB.
  • the signal OSS is input to the wiring BRL.
  • the signal OSS is a signal input from the PMU 60.
  • FIG. 16 is an example of a timing chart of the memory cell 120.
  • the PMU 60 In response to the interrupt request, the PMU 60 returns the cache 40 to the normal state.
  • the signal OSS is set to a high level, and the data held in the circuit BKC20 is written back to the circuit SMC20.
  • the PMU 60 performs a voltage scaling operation and a power gating operation to return the storage circuit 100 to the power-on mode.
  • the clock signal CLK when the potential of the power supply line that supplies VDD becomes stable, the clock signal CLK is set to a high level.
  • the signal OSS is returned to a low level and the data recovery operation is terminated.
  • the states of the nodes SN1 and SN2 have returned to the state immediately before the hibernation state.
  • the power storage device preferably has a memory.
  • a memory device using an OS transistor can be applied.
  • NOSRAM registered trademark
  • DOSRAM registered trademark
  • NOSRAM is a gain cell type DRAM in which the write transistor of the memory cell is composed of an OS transistor.
  • NOSRAM is an abbreviation for Nonvolatile Oxide Semiconductor RAM. An example of NO SRAM configuration is shown below.
  • FIG. 17A is a block diagram showing a configuration example of NO SRAM.
  • the NOSRAM 240 is provided with power domains 242 and 243 and power switches 245 to 247.
  • the power domain 242 is provided with the memory cell array 250, and the power domain 243 is provided with peripheral circuits of the NO SRAM 240.
  • the peripheral circuit includes a control circuit 251 and a row circuit 252, and a column circuit 253.
  • the voltage VDDD, voltage VSSS, voltage VDHW, voltage VDHR, voltage VBG2, clock signal GCLK2, address signal Addless, signal CE, signal WE, and signal PSE5 are input to the NOSRAM 240 from the outside.
  • the signal CE and the signal WE are a chip enable signal and a write enable signal.
  • the signal PSE5 controls the on / off of the power switches 245 to 247.
  • the power switches 245 to 247 control the inputs of the voltage VDDD, the voltage VDHW, and the voltage VDHR to the power domain 243, respectively.
  • the voltage, signal, etc. input to the NOSRAM 240 are appropriately discarded according to the circuit configuration and operation method of the NOSRAM 240.
  • the NO SRAM 240 may be provided with a power domain that is not power gated, and a power gating control circuit that generates the signal PSE 5 may be provided.
  • the memory cell array 250 has a memory cell 11, a write word line WWL, a read word line RWL, a write bit line WBL, a read bit line RBL, and a source line SL.
  • the memory cell 11 is a 2T1C (two transistors, one capacitance) type gain cell, and has a node SN1, transistors M1, M2, and a capacitance element C1.
  • the transistor M1 is a write transistor and is an OS transistor having a back gate.
  • the back gate of the transistor M1 is electrically connected to the wiring BGL2 that supplies the voltage VBG2.
  • the transistor M2 is a read transistor and is a p-channel type Si transistor.
  • the capacitance element C1 is a holding capacitance that holds the voltage of the node SN1.
  • Voltage VDDD and voltage VSSS are voltages representing data "1" and "0".
  • the high level voltages of the write word line WWL and the read word line RWL are voltage VDHW and voltage VHDR.
  • FIG. 18A shows a configuration example of the memory cell array 250.
  • one source line is supplied by two adjacent rows.
  • the memory cell 11 has no limit on the number of rewrites, data can be rewritten with low energy, and power is not consumed for data retention. Since the transistor M1 is an OS transistor having a minimum off current, the memory cell 11 can hold data for a long time. Therefore, by configuring the cache memory device with the NOSRAM 240, the cache memory device can be made into a non-volatile memory device with low power consumption.
  • the circuit configuration of the memory cell 11 is not limited to the circuit configuration of FIG. 17B.
  • the read transistor M2 may be an OS transistor having a back gate or an n-channel Si transistor.
  • the memory cell 11 may be a 3T type gain cell.
  • 18B and 18C show an example of a 3T type gain cell.
  • the memory cell 15 shown in FIG. 18B has transistors M3 to M5, a capacitive element C3, and a node SN3.
  • the transistors M3 to M5 are a write transistor, a read transistor, and a selection transistor.
  • the transistor M3 is an OS transistor having a back gate
  • the transistors M4 and M5 are p-channel Si transistors.
  • the transistors M4 and M5 may be composed of an n-channel Si transistor or an OS transistor having a back gate.
  • the three transistors are composed of OS transistors having a back gate.
  • Node SN3 is a holding node.
  • the capacitance element C3 is a holding capacitance for holding the voltage of the node SN3.
  • the holding capacitance may be configured by the gate capacitance of the transistor M4 or the like without intentionally providing the capacitive element C3.
  • a fixed voltage (for example, VDDD) is input to the wiring PDL.
  • the wiring PDL is a wiring that replaces the source line SL, and for example, the voltage VDDD is input.
  • the control circuit 251 has a function of controlling the overall operation of the NOSRAM 240. For example, the control circuit 251 logically operates the signals CE and WE to determine whether the external access is a write access or a read access.
  • the line circuit 252 has a function of selecting the write word line WWL and the read word line of the selected line specified by the address signal.
  • the column circuit 253 has a function of writing data to the write bit line of the column designated by the address signal and a function of reading data from the read bit line of the column.
  • DOSRAM is a RAM having a 1T1C type memory cell, and is an abbreviation for Dynamic Oxide Semiconductor RAM.
  • the DOS RAM will be described with reference to FIG.
  • the memory cell 16 of the DOSRAM 351 is electrically connected to the bit line BL1 (or BLB1), the word line WL1, the wiring BGL6, and the PL.
  • the bit line BLB1 is an inverted bit line.
  • the voltages VBG6 and VSSS are input to the wirings BGL6 and PL.
  • It has a transistor M6 and a capacitive element C6.
  • the transistor M6 is an OS transistor having a back gate.
  • the DOSRAM 351 Since the data is rewritten by charging and discharging the capacitance element C6, the DOSRAM 351 has no limitation on the number of rewrites in principle, and the data can be written and read with low energy. Further, since the circuit configuration of the memory cell 16 is simple, it is easy to increase the capacity. Since the write transistor of the memory cell 16 is an OS transistor, the holding time of the DOSRAM 351 is much longer than that of the DRAM. Therefore, the frequency of refreshing can be reduced, or the refreshing operation can be eliminated, so that the power required for the refreshing operation can be reduced.
  • the memory cell array 361 can be stacked on the peripheral circuit 365. This is because the transistor M6 of the memory cell 16 is an OS transistor.
  • a plurality of memory cells 16 are arranged in a matrix in the memory cell array 361, and bit lines BL1, BLB1, word lines WL1, wiring BGL6, and PL are provided according to the arrangement of the memory cells 16.
  • the peripheral circuit 365 is provided with a control circuit, a row circuit, and a column circuit. The row circuit selects the word line WL1 to be accessed and the like. The column circuit writes and reads data for a bit line pair consisting of BL1 and BLB1.
  • Power switches 371 and 373 are provided to power gate the peripheral circuit 365.
  • the power switches 371 and 373 control the inputs of the voltages VDDD and VDHW6 to the peripheral circuit 365, respectively.
  • the voltage VDHW6 is a high level voltage of the word line WL1.
  • the on / off of the power switches 371 and 373 is controlled by the signal PSE6.
  • the neural network NN can be composed of an input layer ILy, an output layer OLy, and an intermediate layer (hidden layer) HLY.
  • the input layer ILy, the output layer OLy, and the intermediate layer HLy each have one or more neurons (units).
  • the intermediate layer HL may be one layer or two or more layers.
  • a neural network having two or more intermediate layers HLY can be called DNN (deep neural network), and learning using a deep neural network can also be called deep learning.
  • Input data is input to each neuron in the input layer ILy, output signals of anterior or posterior layer neurons are input to each neuron in the intermediate layer HLy, and output signals of anterior layer neurons are input to each neuron in the output layer OLY. A signal is input.
  • each neuron may be connected to all neurons in the anterior-posterior layer (fully connected), or may be connected to some neurons.
  • FIG. 20B shows an example of calculation by neurons.
  • two neurons in the presheaf layer that output a signal to the neuron N are shown.
  • the output x 1 of the presheaf neuron and the output x 2 of the presheaf neuron are input to the neuron N.
  • the sum of the multiplication result of the output x 1 and the weight w 1 (x 1 w 1 ) and the multiplication result of the output x 2 and the weight w 2 (x 2 w 2 ) is x 1 w 1 + x 2 w 2.
  • the operation by the neuron includes the operation of adding the product of the output of the neuron in the previous layer and the weight, that is, the product-sum operation (x 1 w 1 + x 2 w 2 above ).
  • This product-sum operation may be performed by software using a program or by hardware.
  • a product-sum calculation circuit can be used.
  • the product-sum calculation circuit a digital circuit or an analog circuit may be used.
  • the processing speed can be improved and the power consumption can be reduced by reducing the circuit scale of the product-sum calculation circuit or reducing the number of times the memory is accessed.
  • the product-sum calculation circuit may be composed of a transistor (hereinafter, also referred to as Si transistor) containing silicon (single crystal silicon or the like) in the channel forming region, or a transistor (hereinafter, OS) containing an oxide semiconductor in the channel forming region. It may be configured by a transistor). In particular, since the OS transistor has an extremely small off-current, it is suitable as a transistor constituting the memory of the product-sum calculation circuit.
  • the product-sum calculation circuit may be configured by using both the Si transistor and the OS transistor.
  • a configuration example of a semiconductor device having a function of a product-sum calculation circuit will be described.
  • FIG. 21 shows a configuration example of a semiconductor device MAC having a function of performing neural network calculations.
  • the semiconductor device MAC has a function of performing a product-sum calculation of the first data corresponding to the bond strength (weight) between neurons and the second data corresponding to the input data.
  • the first data and the second data can be analog data or multi-valued digital data (discrete data), respectively.
  • the semiconductor device MAC has a function of converting the data obtained by the product-sum operation by the activation function.
  • the semiconductor device MAC includes a cell array CA, a current source circuit CS, a current mirror circuit CM, a circuit WDD, a circuit WLD, a circuit CLD, an offset circuit OFST, and an activation function circuit ACTV.
  • the cell array CA has a plurality of memory cell MCs and a plurality of memory cells MCref.
  • memory cells MC MC [1,1] to [m, n]
  • the cell array CA is m rows and n columns (m, n are integers of 1 or more) and m memory cells MCref (MCref).
  • MCref memory cells MCref
  • a configuration example having [1] to [m]) is shown.
  • the memory cell MC has a function of storing the first data.
  • the memory cell MCref has a function of storing reference data used for the product-sum operation.
  • the reference data can be analog data or multi-valued digital data.
  • the memory cells MC [i, j] (i is an integer of 1 or more and m or less, j is an integer of 1 or more and n or less) are wiring WL [i], wiring RW [i], wiring WD [j], and wiring BL. It is connected to [j]. Further, the memory cell MCref [i] is connected to the wiring WL [i], the wiring RW [i], the wiring WDref, and the wiring BLref.
  • I MC [i, j] the current flowing between the memory cell MC [i, j] and the wiring BL [ j]
  • I MCref [i, j] the current flowing between the memory cell MCref [i] and the wiring BLref [i]
  • FIG. 22 shows a specific configuration example of the memory cell MC and the memory cell MCref.
  • FIG. 22 shows memory cells MC [1,1] and [2,1] and memory cells MCref [1] and [2] as typical examples, but the same applies to other memory cells MC and memory cells MCref.
  • the configuration of can be used.
  • the memory cell MC and the memory cell MCref have transistors Tr11 and Tr12, and a capacitive element C11, respectively.
  • the transistor Tr11 and the transistor Tr12 are n-channel type transistors will be described.
  • the gate of the transistor Tr11 is connected to the wiring WL, one of the source or drain is connected to the gate of the transistor Tr12 and the first electrode of the capacitive element C11, and the other of the source or train is connected to the wiring WD.
  • One of the source or drain of the transistor Tr12 is connected to the wiring BL, and the other of the source or drain is connected to the wiring VR.
  • the second electrode of the capacitive element C11 is connected to the wiring RW.
  • the wiring VR is a wiring having a function of supplying a predetermined potential.
  • a low power supply potential ground potential or the like
  • a node connected to one of the source and drain of the transistor Tr11, the gate of the transistor Tr12, and the first electrode of the capacitive element C11 is referred to as a node NM.
  • the node NMs of the memory cells MC [1,1] and [2,1] are referred to as node NMs [1,1] and [2,1], respectively.
  • the memory cell MCref also has the same configuration as the memory cell MC. However, the memory cell MCref is connected to the wiring WDref instead of the wiring WD, and is connected to the wiring BLref instead of the wiring BL. Further, in the memory cells MCref [1] and [2], one of the source and drain of the transistor Tr11, the gate of the transistor Tr12, and the node connected to the first electrode of the capacitive element C11 are connected to the node NMref [1], respectively. , [2].
  • the node NM and the node NMref function as holding nodes for the memory cell MC and the memory cell MCref, respectively.
  • the first data is held in the node NM
  • the reference data is held in the node NMref.
  • currents I MC [1,1] and I MC [2,1] flow from the wiring BL [1] to the transistors Tr12 of the memory cells MC [1,1] and [2,1], respectively.
  • currents I MCref [1] and I MCref [2] flow from the wiring BLref to the transistors Tr12 of the memory cells MCref [1] and [2], respectively.
  • the transistor Tr11 Since the transistor Tr11 has a function of holding the potential of the node NM or the node NMref, it is preferable that the off current of the transistor Tr11 is small. Therefore, it is preferable to use an OS transistor having an extremely small off current as the transistor Tr11. As a result, fluctuations in the potential of the node NM or the node NMref can be suppressed, and the calculation accuracy can be improved. Further, the frequency of the operation of refreshing the potential of the node NM or the node NMref can be suppressed low, and the power consumption can be reduced.
  • the transistor Tr12 is not particularly limited, and for example, a Si transistor or an OS transistor can be used.
  • an OS transistor is used for the transistor Tr12, the transistor Tr12 can be manufactured by using the same manufacturing apparatus as the transistor Tr11, and the manufacturing cost can be suppressed.
  • the transistor Tr12 may be an n-channel type or a p-channel type.
  • the current source circuit CS is connected to the wiring BL [1] to [n] and the wiring BLref.
  • the current source circuit CS has a function of supplying a current to the wiring BL [1] to [n] and the wiring BLref.
  • the current value supplied to the wiring BL [1] to [n] and the current value supplied to the wiring BLref may be different.
  • the current supplied to the current supplied from the current source circuit CS wiring BL [1] to [n] I C, from the current source circuit CS wiring BLref is denoted by I Cref.
  • the current mirror circuit CM has wiring IL [1] to [n] and wiring ILref.
  • the wiring IL [1] to [n] are connected to the wiring BL [1] to [n], respectively, and the wiring ILref is connected to the wiring BLref.
  • the connection points between the wiring IL [1] to [n] and the wiring BL [1] to [n] are referred to as nodes NP [1] to [n].
  • the connection point between the wiring ILref and the wiring BLref is referred to as a node NPref.
  • the current mirror circuit CM has a function to flow a current I CM corresponding to the potential of the node NPref wiring ILref, the ability to flow to the current I CM wiring IL [1] to [n].
  • Figure 21 is discharged current I CM from the wiring BLref to the wiring ILref, wiring BL [1] to the wiring from the [n] IL [1] to [n] to the current I CM is an example to be discharged ..
  • the current flowing in the cell array CA via the wiring BL [1] to [n] from the current mirror circuit CM denoted as I B [1] to [n].
  • the current flowing from the current mirror circuit CM to the cell array CA via the wiring BLref is referred to as IBref.
  • the circuit WDD is connected to the wiring WD [1] to [n] and the wiring WDref.
  • the circuit WDD has a function of supplying the potential corresponding to the first data stored in the memory cell MC to the wirings WD [1] to [n]. Further, the circuit WDD has a function of supplying the potential corresponding to the reference data stored in the memory cell MCref to the wiring WDref.
  • the circuit WLD is connected to the wirings WL [1] to [m].
  • the circuit WLD has a function of supplying a signal for selecting a memory cell MC or a memory cell MCref for writing data to the wirings WL [1] to [m].
  • the circuit CLD is connected to the wirings RW [1] to [m].
  • the circuit CLD has a function of supplying the potential corresponding to the second data to the wirings RW [1] to [m].
  • the offset circuit OFST is connected to the wiring BL [1] to [n] and the wiring OL [1] to [n].
  • the offset circuit OFST has a function of detecting the amount of current flowing from the wiring BL [1] to [n] to the offset circuit OFST and / or the amount of change in the current flowing from the wiring BL [1] to [n] to the offset circuit OFST.
  • the offset circuit OFST has a function of outputting the detection result to the wiring OLs [1] to [n].
  • the offset circuit OFST may output the current corresponding to the detection result to the wiring OL, or may convert the current corresponding to the detection result into a voltage and output it to the wiring OL.
  • the current flowing between the cell array CA and the offset circuit OFST is referred to as I ⁇ [1] to [n].
  • FIG. 23 shows a configuration example of the offset circuit OFST.
  • the offset circuit OFST shown in FIG. 23 has circuits OC [1] to [n]. Further, each of the circuits OC [1] to [n] has a transistor Tr21, a transistor Tr22, a transistor Tr23, a capacitance element C21, and a resistance element R1.
  • the connection relationship of each element is as shown in FIG.
  • the node connected to the first electrode of the capacitance element C21 and the first terminal of the resistance element R1 is referred to as a node Na.
  • a node connected to the second electrode of the capacitive element C21, one of the source or drain of the transistor Tr21, and the gate of the transistor Tr22 is referred to as a node Nb.
  • the wiring VrefL has a function of supplying the potential Vref
  • the wiring VaL has a function of supplying the potential Va
  • the wiring VbL has a function of supplying the potential Vb.
  • the wiring VDDL has a function of supplying the power supply potential VDD
  • the wiring VSSL has a function of supplying the power supply potential VSS.
  • the wiring RST has a function of supplying an electric potential for controlling the conduction state of the transistor Tr21.
  • the source follower circuit is composed of the transistor Tr22, the transistor Tr23, the wiring VDDL, the wiring VSSL, and the wiring VbL.
  • the circuits OC [1] to [n] can also be operated in the same manner.
  • the circuits OC [2] to [n] can also be operated in the same manner.
  • the transistor Tr21 is in the ON state, and the potential Va is supplied to the node Nb. After that, the transistor Tr21 is turned off.
  • the potential of the node Na changes to a potential corresponding to the second current and the resistance value of the resistance element R1.
  • the transistor Tr21 since the transistor Tr21 is in the off state and the node Nb is in the floating state, the potential of the node Nb changes due to capacitive coupling as the potential of the node Na changes.
  • the change in the potential of the node Na is ⁇ V Na and the capacitive coupling coefficient is 1
  • the potential of the node Nb is Va + ⁇ V Na .
  • the threshold voltage of the transistor Tr22 is Vth
  • the potential Va + ⁇ V Na ⁇ Vth is output from the wiring OL [1].
  • the potential ⁇ V Na is determined according to the amount of change from the first current to the second current, the resistance value of the resistance element R1, and the potential Vref.
  • the resistance value and the potential Vref of the resistance element R1 are known, the amount of change in the current flowing from the potential ⁇ V Na to the wiring BL can be obtained.
  • the signal corresponding to the amount of current and / or the amount of change in current detected by the offset circuit OFST as described above is input to the activation function circuit ACTV via the wirings OL [1] to [n].
  • the activation function circuit ACTV is connected to the wiring OL [1] to [n] and the wiring NIL [1] to [n].
  • the activation function circuit ACTV has a function of performing an operation for converting a signal input from the offset circuit OFST according to a predefined activation function.
  • a sigmoid function, a tanh function, a softmax function, a ReLU function, a threshold function, and the like can be used.
  • the signal converted by the activation function circuit ACTV is output to the wirings NIL [1] to [n] as output data.
  • the product-sum calculation of the first data and the second data can be performed.
  • an operation example of the semiconductor device MAC when performing the product-sum calculation will be described.
  • FIG. 24 shows a timing chart of an operation example of the semiconductor device MAC.
  • Current I B [1] -I ⁇ [ 1] the wiring BL [1] from the memory cell MC [1, 1], which corresponds to the sum of the current flowing through the [2,1].
  • the potential of the wiring WL [1] becomes a high level (High), and the potential of the wiring WD [1] is higher than the ground potential (GND) by V PR- V W [1, 1]. Therefore, the potential of the wiring WDref becomes a potential that is V PR larger than the ground potential. Further, the potentials of the wiring RW [1] and the wiring RW [2] become the reference potential (REFP).
  • the potential V W [1,1] is a potential corresponding to the first data stored in the memory cell MC [1,1]. Further, the potential V PR is a potential corresponding to the reference data.
  • the transistor Tr11 included in the memory cell MC [1,1] and the memory cell MCref [1] is turned on, the potential of the node NM [1,1] becomes V PR ⁇ V W [1,1] , and the node NMref. potential of [1] becomes the V PR.
  • the currents I MC [1,1], 0 flowing from the wiring BL [1] to the transistor Tr12 of the memory cell MC [1,1] can be expressed by the following equations.
  • k is a constant determined by the channel length, channel width, mobility, capacitance of the gate insulating film, and the like of the transistor Tr12.
  • V th is the threshold voltage of the transistor Tr12.
  • the potential of the wiring WL [1] becomes low.
  • the transistor Tr11 included in the memory cell MC [1,1] and the memory cell MCref [1] is turned off, and the potentials of the node NM [1,1] and the node NMref [1] are maintained.
  • the transistor Tr11 As described above, it is preferable to use an OS transistor as the transistor Tr11. As a result, the leakage current of the transistor Tr11 can be suppressed, and the potentials of the node NM [2,1] and the node NMref [2] can be accurately maintained.
  • the potential of the wiring WL [2] becomes a high level
  • the potential of the wiring WD [1] becomes a potential V PR- V W [2,1] larger than the ground potential
  • the wiring WDref The potential is V PR larger than the ground potential.
  • the potential V W [2,1] is a potential corresponding to the first data stored in the memory cell MC [2,1].
  • the transistor Tr11 possessed by the memory cell MC [2,1] and the memory cell MCref [2] is turned on, the potential of the node NM [2,1] becomes V PR- V W [2,1] , and the node NMref. potential [2] becomes the V PR.
  • the potential of the wiring WL [2] becomes low level.
  • the transistor Tr11 included in the memory cell MC [2,1] and the memory cell MCref [2] is turned off, and the potentials of the node NM [2,1] and the node NMref [2] are maintained.
  • the first data is stored in the memory cells MC [1,1] and [2,1], and the reference data is stored in the memory cells MCref [1] and [2].
  • the current from the current source circuit CS is supplied to the wiring BL [1]. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM, the memory cells MC [1,1], and [2,1]. Further, a current flows from the wiring BL [1] to the offset circuit OFST.
  • I C -I CM, 0 I MC [1,1], 0 + I MC [2,1], 0 + I ⁇ , 0 (E6)
  • the potential of the wiring RW [1] becomes a potential V X [1] larger than the reference potential.
  • the potential V X [1] is supplied to the respective capacitance elements C11 of the memory cell MC [1,1] and the memory cell MCref [1], and the potential of the gate of the transistor Tr12 rises due to the capacitive coupling.
  • the potential V X [1] is a potential corresponding to the second data supplied to the memory cells MC [1, 1] and the memory cells MCref [1].
  • the amount of change in the potential of the gate of the transistor Tr12 is a value obtained by multiplying the amount of change in the potential of the wiring RW by the capacitive coupling coefficient determined by the configuration of the memory cell.
  • the capacitive coupling coefficient is calculated from the capacitance of the capacitive element C11, the gate capacitance of the transistor Tr12, the parasitic capacitance, and the like.
  • the capacitance coupling coefficient is 1.
  • the potential V X may be determined in consideration of the capacitance coupling coefficient.
  • the currents I MC [1,1], 1 flowing from the wiring BL [1] to the transistor Tr12 of the memory cell MC [1,1] can be expressed by the following equation.
  • the currents I MCref [1] and 1 flowing from the wiring BLref to the transistor Tr12 of the memory cell MCref [1] can be expressed by the following equations.
  • the current flowing through the wiring BL [1] and the wiring BLref is supplied to the wiring BLref from the current source circuit CS. Further, the current flowing through the wiring BLref is discharged to the current mirror circuit CM and the memory cells MCref [1] and [2]. Assuming that the current discharged from the wiring BLref to the current mirror circuit CM is ICM , 1 , the following equation holds.
  • the wiring BL [1], the current I C is supplied from the current source circuit CS. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM, the memory cells MC [1,1], and [2,1]. Further, a current flows from the wiring BL [1] to the offset circuit OFST. Assuming that the current flowing from the wiring BL [1] to the offset circuit OFST is I ⁇ , 1 , the following equation holds.
  • I C -I CM, 1 I MC [1,1], 1 + I MC [2,1], 1 + I ⁇ , 1 (E10)
  • the differential current ⁇ I ⁇ becomes a value corresponding to the product of the potentials V W [1, 1] and V X [1].
  • the potential of the wiring RW [1] becomes a potential V X [1] larger than the reference potential
  • the potential of the wiring RW [2] becomes a potential V X [2] larger than the reference potential.
  • the potential V X [1] is supplied to the respective capacitance elements C11 of the memory cell MC [1,1] and the memory cell MCref [1], and the node NM [1,1] and the node NMref [1] are coupled by capacitance.
  • the potentials of 1] rise by V X [1] respectively.
  • V X [2] is supplied to the respective capacitance elements C11 of the memory cell MC [2, 1] and the memory cell MCref [2], and the node NM [2, 1] and the node NMref [2] are coupled by capacitance. ] Potential increases by V X [2] respectively.
  • the currents I MC [2,1], 1 flowing from the wiring BL [1] to the transistor Tr12 of the memory cell MC [2,1] can be expressed by the following equations.
  • the currents I MCref [2], 1 flowing from the wiring BLref to the transistor Tr12 of the memory cell MCref [2] can be expressed by the following equations.
  • the wiring BL [1], the current I C is supplied from the current source circuit CS. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM, the memory cells MC [1,1], and [2,1]. Further, a current flows from the wiring BL [1] to the offset circuit OFST. Assuming that the currents flowing from the wiring BL [1] to the offset circuit OFST are I ⁇ and 2 , the following equation holds.
  • I C -I CM, 2 I MC [1,1], 1 + I MC [2,1], 1 + I ⁇ , 2 (E15)
  • the differential current ⁇ I ⁇ is obtained by adding the product of the potential V W [1, 1] and the potential V X [1] and the product of the potential V W [2, 1] and the potential V X [2]. The value corresponds to the combined result.
  • the differential current ⁇ I ⁇ input to the offset circuit OFST includes the potential V W corresponding to the first data (weight) and the second data (input data). ), It can be calculated from the equation having the term of the product of the potentials V X. That is, by measuring the difference current ⁇ I ⁇ with the offset circuit OFST, the result of the product-sum calculation of the first data and the second data can be obtained.
  • the difference current ⁇ I ⁇ when the number of rows m of the memory cell MC and the memory cell MCref is an arbitrary number i can be expressed by the following equation.
  • the product-sum calculation of the first data and the second data can be performed.
  • the product-sum calculation circuit can be configured with a small number of transistors. Therefore, the circuit scale of the semiconductor device MAC can be reduced.
  • the number of rows m of the memory cell MC corresponds to the number of input data supplied to one neuron
  • the number of columns n of the memory cell MC corresponds to the number of neurons.
  • the number of rows m of the memory cell MC is set to the number of input data supplied from the input layer IL (the number of neurons of the input layer IL)
  • the number of columns n of the memory cell MC is the number of neurons of the intermediate layer HL.
  • the structure of the neural network to which the semiconductor device MAC is applied is not particularly limited.
  • the semiconductor device MAC can also be used for a convolutional neural network (CNN), a recurrent neural network (RNN), an autoencoder, a Boltzmann machine (including a restricted Boltzmann machine), and the like.
  • CNN convolutional neural network
  • RNN recurrent neural network
  • autoencoder a Boltzmann machine (including a restricted Boltzmann machine), and the like.
  • the product-sum calculation of the neural network can be performed by using the semiconductor device MAC. Further, by using the memory cell MC and the memory cell MCref shown in FIG. 22 for the cell array CA, it is possible to provide an integrated circuit capable of improving calculation accuracy, reducing power consumption, or reducing the circuit scale. ..
  • Embodiment 2 In this embodiment, the configuration of the transistor applicable to the semiconductor device described in the above embodiment will be described. As an example, a configuration in which transistors having different electrical characteristics are laminated and provided will be described. With this configuration, the degree of freedom in designing the semiconductor device can be increased. Further, by stacking transistors having different electrical characteristics, the degree of integration of the semiconductor device can be increased.
  • FIG. 25 shows a part of the cross-sectional structure of the semiconductor device.
  • the semiconductor device shown in FIG. 25 has a transistor 550, a transistor 500, and a capacity of 600.
  • 27A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 27B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 27C is a cross-sectional view of the transistor 550 in the channel width direction.
  • the transistor 500 is an OS transistor and can be used as the OS transistor described in the above embodiment.
  • the transistor 550 has a configuration applicable to the Si transistor described in the above embodiment.
  • the capacitance 600 is a configuration applicable to the capacitance element described in the above embodiment.
  • Transistor 500 is an OS transistor.
  • the transistor 500 has an extremely small off current. Therefore, it is possible to hold the data voltage or electric charge written to the storage node via the transistor 500 for a long period of time. That is, since the refresh operation frequency of the storage node is reduced or the refresh operation is not required, the power consumption of the semiconductor device can be reduced.
  • the transistor 500 is provided above the transistor 550, and the capacitance 600 is provided above the transistor 550 and the transistor 500.
  • the transistor 550 is provided on the substrate 311 and has a semiconductor region 313 composed of a conductor 316, an insulator 315, and a part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b. ..
  • the transistor 550 As shown in FIG. 27C, in the transistor 550, the upper surface of the semiconductor region 313 and the side surface in the channel width direction are covered with the conductor 316 via the insulator 315.
  • the transistor 550 By making the transistor 550 a Fin type in this way, the on-characteristics of the transistor 550 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 550 can be improved.
  • the transistor 550 may be either a p-channel type transistor or an n-channel type transistor.
  • a semiconductor such as a silicon-based semiconductor in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like.
  • It preferably contains crystalline silicon.
  • it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 550 may be a HEMT by using GaAs, GaAlAs, or the like.
  • the low resistance region 314a and the low resistance region 314b impart n-type conductivity-imparting elements such as arsenic and phosphorus, or p-type conductivity such as boron, in addition to the semiconductor material applied to the semiconductor region 313. Contains elements that
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy that contains an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 550 may be formed by using an SOI (Silicon on Insulator) substrate or the like.
  • the SOI substrate is formed by injecting oxygen ions into a mirror-polished wafer and then heating it at a high temperature to form an oxide layer at a certain depth from the surface and to eliminate defects generated in the surface layer.
  • SIMOX Separatation by Implanted Oxygen
  • a transistor formed using a single crystal substrate has a single crystal semiconductor in a channel forming region.
  • the transistor 550 shown in FIG. 25 is an example, and the transistor is not limited to the configuration, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • the semiconductor device is a unipolar circuit containing only OS transistors (meaning transistors having the same polarity as n-channel transistors only, etc.)
  • the configuration of the transistor 550 is the same as that of the transistor 500, as shown in FIG. It may be configured as. The details of the transistor 500 will be described later.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are laminated in this order so as to cover the transistor 550.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide, silicon nitride, silicon nitride, aluminum oxide, aluminum oxide, aluminum nitride, aluminum nitride, etc. are used. Just do it.
  • silicon oxide refers to a material whose composition has a higher oxygen content than nitrogen
  • silicon nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • aluminum nitride refers to a material whose composition has a higher oxygen content than nitrogen
  • aluminum nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by a transistor 550 or the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen and impurities do not diffuse in the region where the transistor 500 is provided from the substrate 311 or the transistor 550.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 550.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS).
  • TDS heated desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is such that the amount desorbed in terms of hydrogen atoms is converted per area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the relative permittivity of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a capacity of 600, a conductor 328 connected to the transistor 500, a conductor 330, and the like.
  • the conductor 328 and the conductor 330 have a function as a plug or a wiring.
  • a conductor having a function as a plug or a wiring may collectively give a plurality of configurations and give the same reference numeral.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or laminated. be able to. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, the wiring resistance can be lowered by using a low resistance conductive material, which is preferably formed of a low resistance conductive material such as aluminum or copper.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or wiring for connecting to the transistor 550.
  • the conductor 356 can be provided by using the same materials as the conductor 328 and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 356 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 550 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen is in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • the insulator 360, the insulator 362, and the insulator 364 are laminated in this order.
  • a conductor 366 is formed on the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 has a function as a plug or wiring.
  • the conductor 366 can be provided by using the same materials as the conductor 328 and the conductor 330.
  • the insulator 360 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 366 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 364 and the conductor 366.
  • the insulator 370, the insulator 372, and the insulator 374 are laminated in this order.
  • a conductor 376 is formed on the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 has a function as a plug or wiring.
  • the conductor 376 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 370 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 376 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 370 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 374 and the conductor 376.
  • the insulator 380, the insulator 382, and the insulator 384 are laminated in this order.
  • a conductor 386 is formed on the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 has a function as a plug or wiring.
  • the conductor 386 can be provided by using the same materials as the conductor 328 and the conductor 330.
  • the insulator 380 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 386 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 380 having a barrier property against hydrogen.
  • the semiconductor device according to the present embodiment has been described. It is not limited to this.
  • the number of wiring layers similar to the wiring layer containing the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer containing the conductor 356 may be five or more.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 are laminated in this order.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 it is preferable to use a substance having a barrier property against oxygen and hydrogen.
  • the insulator 510 and the insulator 514 it is preferable to use a film having a barrier property against hydrogen and impurities in the region where the transistor 500 is provided from the region where the substrate 311 or the transistor 550 is provided. Therefore, the same material as the insulator 324 can be used.
  • Silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 550.
  • metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and water, which are factors that change the electrical characteristics of transistors. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, the release of oxygen from the oxides constituting the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518 a conductor constituting the transistor 500 (for example, a conductor 503) and the like are embedded.
  • the conductor 518 has a capacity of 600, or a function as a plug or wiring for connecting to the transistor 550.
  • the conductor 518 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 510 and the conductor 518 in the region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 550 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and the diffusion of hydrogen from the transistor 550 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 consists of a conductor 503 arranged so as to be embedded in the insulator 514 and the insulator 516, and an insulator 520 arranged on the insulator 516 and the insulator 503. And on the insulator 522 placed on the insulator 520, the insulator 524 placed on the insulator 522, the oxide 530a placed on the insulator 524, and the oxide 530a.
  • the arranged oxide 530b, the conductors 542a and 542b arranged apart from each other on the oxide 530b, the conductors 542a and the conductors 542b, and between the conductors 542a and 542b.
  • It has an insulator 580 on which an opening is formed by superimposing, an insulator 545 arranged on the bottom surface and side surfaces of the opening, and a conductor 560 arranged on the forming surface of the insulator 545.
  • the conductor 542a and the conductor 542b may be collectively referred to as a conductor 542.
  • the insulator 544 is arranged between the oxide 530a, the oxide 530b, the conductor 542a, and the conductor 542b, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 545 and a conductor 560b provided so as to be embedded inside the conductor 560a. It is preferable to have.
  • the insulator 574 is arranged on the insulator 580, the conductor 560, and the insulator 545.
  • oxide 530a and oxide 530b may be collectively referred to as oxide 530.
  • the transistor 500 shows a configuration in which two layers of oxide 530a and oxide 530b are laminated in a region where a channel is formed and in the vicinity thereof, but the present invention is not limited to this.
  • a single layer of the oxide 530b or a laminated structure of three or more layers may be provided.
  • the conductor 560 is shown as a two-layer laminated structure, but the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 25, 26, and 27A is an example, and the transistor 500 is not limited to the configuration, and an appropriate transistor may be used depending on the circuit configuration, the driving method, and the like.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the arrangement of the conductor 560, the conductor 542a and the conductor 542b is self-aligned with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged in a self-aligned manner between the source electrode and the drain electrode. Therefore, since the conductor 560 can be formed without providing the alignment margin, the occupied area of the transistor 500 can be reduced. As a result, the semiconductor device can be miniaturized and highly integrated.
  • the conductor 560 is formed in a region between the conductor 542a and the conductor 542b in a self-aligned manner, the conductor 560 does not have a region that overlaps with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and a high frequency characteristic can be provided.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without interlocking with it. In particular, by applying a negative potential to the conductor 503, the threshold voltage of the transistor 500 can be made larger and the off-current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when it is not applied.
  • the conductor 503 is arranged so as to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel forming region formed in the oxide 530. Can be done.
  • the configuration of the transistor that electrically surrounds the channel formation region by the electric field of the pair of gate electrodes is referred to as a surroundd channel (S-channel) configuration.
  • S-channel configuration disclosed in the present specification and the like is different from the Fin type configuration and the planar type configuration.
  • the conductor 503 has the same structure as the conductor 518, and the conductor 503a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and the conductor 503b is further formed inside.
  • the transistor 500 shows a configuration in which the conductor 503a and the conductor 503b are laminated, but the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure having three or more layers.
  • a conductive material for the conductor 503a which has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate).
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one oxygen atom, oxygen molecule, etc.
  • the function of suppressing the diffusion of impurities or oxygen is a function of suppressing the diffusion of any one or all of the above impurities or the above oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 503b from being oxidized and the conductivity from being lowered.
  • the conductor 503 When the conductor 503 also functions as a wiring, it is preferable to use a highly conductive conductive material containing tungsten, copper, or aluminum as a main component for the conductor 503b.
  • the conductor 503 is shown by laminating the conductor 503a and the conductor 503b, but the conductor 503 may have a single-layer structure.
  • the insulator 520, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than oxygen satisfying the stoichiometric composition.
  • the oxygen is easily released from the membrane by heating.
  • oxygen released by heating may be referred to as "excess oxygen”. That is, it is preferable that the insulator 524 is formed with a region containing excess oxygen (also referred to as “excess oxygen region”).
  • the defective Functions as a donor, sometimes electrons serving as carriers are generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have a normally-on characteristic. Further, since hydrogen in the oxide semiconductor easily moves due to stress such as heat and electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate.
  • the V O H to obtain a sufficiently reduced oxide semiconductor (referred to as “dewatering” or “dehydrogenation process” also.) Water in the oxide semiconductor, to remove impurities such as hydrogen It is important to supply oxygen to the oxide semiconductor to compensate for the oxygen deficiency (also referred to as “dehydrogenation treatment”).
  • the V O H oxide semiconductor impurity is sufficiently reduced such by using a channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • the insulator having an excess oxygen region it is preferable to use an oxide material in which a part of oxygen is desorbed by heating.
  • Oxides that desorb oxygen by heating are those in which the amount of oxygen desorbed in terms of oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator having the excess oxygen region and the oxide 530 may be brought into contact with each other to perform one or more of heat treatment, microwave treatment, or RF treatment.
  • heat treatment microwave treatment, or RF treatment.
  • water or hydrogen in the oxide 530 can be removed.
  • reactions occur which bonds VoH is disconnected, when other words happening reaction of "V O H ⁇ Vo + H", it can be dehydrogenated.
  • the hydrogen generated as oxygen combines with H 2 O, it may be removed from the oxide 530 or oxide 530 near the insulator.
  • a part of hydrogen may be gettered on the conductor 542.
  • the microwave processing for example, it is preferable to use an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • an apparatus having a power source for generating high-density plasma for example, by using a gas containing oxygen and using a high-density plasma, high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the pressure may be 133 Pa or more, preferably 200 Pa or more, and more preferably 400 Pa or more.
  • oxygen and argon are used as the gas to be introduced into the apparatus for performing microwave treatment, and the oxygen flow rate ratio (O 2 / (O 2 + Ar)) is 50% or less, preferably 10% or more and 30. It is recommended to use less than%.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 450 ° C. or lower, more preferably 350 ° C. or higher and 400 ° C. or lower.
  • the heat treatment is carried out in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 530 to reduce oxygen deficiency (VO ).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be carried out in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or an inert gas.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of the oxidizing gas, and then the heat treatment may be continuously performed in an atmosphere of nitrogen gas or an inert gas.
  • the oxygen deficiency in the oxide 530 can be repaired by the supplied oxygen, in other words, the reaction "Vo + O ⁇ null" can be promoted. Further, since the oxygen supplied to the hydrogen remaining in the oxide 530 is reacted to remove the hydrogen as H 2 O (to dehydration) can. Thus, the hydrogen remained in the oxide 530 can be prevented from recombine V O H is formed by oxygen vacancies.
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atom, oxygen molecule, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atom, oxygen molecule, etc.
  • the insulator 522 has a function of suppressing the diffusion of oxygen and impurities, the oxygen contained in the oxide 530 does not diffuse to the insulator 520 side, which is preferable. Further, it is possible to suppress the conductor 503 from reacting with the oxygen contained in the insulator 524 and the oxide 530.
  • the insulator 522 may be, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTIO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba, Sr) TiO 3 (BST) in a single layer or in a laminated state.
  • a so-called high-k material such as (Ba, Sr) TiO 3 (BST)
  • BST so-called high-k material
  • an insulator containing oxides of one or both of aluminum and hafnium which are insulating materials having a function of suppressing diffusion of impurities and oxygen (the above oxygen is difficult to permeate).
  • the insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • the insulator 522 is formed by using such a material, the insulator 522 suppresses the release of oxygen from the oxide 530 and the mixing of impurities such as hydrogen from the peripheral portion of the transistor 500 into the oxide 530. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide nitride, or silicon nitride may be laminated on the above insulator.
  • the insulator 520 is thermally stable.
  • silicon oxide and silicon nitride nitride are suitable because they are thermally stable.
  • by combining the insulator of the high-k material with silicon oxide or silicon oxide nitride it is possible to obtain an insulator 520 having a laminated structure that is thermally stable and has a high relative permittivity.
  • the insulator 520, the insulator 522, and the insulator 524 are shown as the second gate insulating film having a three-layer laminated structure, but the second gate.
  • the insulating film may have a single layer, two layers, or a laminated structure of four or more layers. In that case, the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the transistor 500 uses a metal oxide that functions as an oxide semiconductor for the oxide 530 including the channel forming region.
  • oxide 530 In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium).
  • Hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used.
  • the formation of the metal oxide that functions as an oxide semiconductor may be carried out by a sputtering method or an ALD (Atomic Layer Deposition) method.
  • ALD Atomic Layer Deposition
  • the metal oxide that functions as an oxide semiconductor will be described in detail in another embodiment.
  • the oxide 530 can suppress the diffusion of impurities into the oxide 530b from the constituents formed below the oxide 530a.
  • the oxide 530 has a laminated structure of a plurality of oxide layers having different atomic number ratios of each metal atom.
  • the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the energy at the lower end of the conduction band of the oxide 530a is higher than the energy at the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxide 530a and the oxide 530b is continuously changed or continuously bonded. In order to do so, it is preferable to reduce the defect level density of the mixed layer formed at the interface between the oxide 530a and the oxide 530b.
  • the oxide 530a and the oxide 530b have a common element (main component) other than oxygen, so that a mixed layer having a low defect level density can be formed.
  • the oxide 530b is an In-Ga-Zn oxide
  • the main path of the carrier is oxide 530b.
  • the defect level density at the interface between the oxide 530a and the oxide 530b can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542a and a conductor 542b that function as a source electrode and a drain electrode are provided on the oxide 530b.
  • Examples of the conductor 542a and the conductor 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium. , Iridium, strontium, lanthanum, or an alloy containing the above-mentioned metal element as a component, or an alloy in which the above-mentioned metal element is combined is preferably used.
  • tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as a single-layer structure, but a laminated structure of two or more layers may be used.
  • a tantalum nitride film and a tungsten film may be laminated.
  • the titanium film and the aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a two-layer structure in which a copper film is laminated on a titanium film. It may have a two-layer structure in which copper films are laminated.
  • a transparent conductive material containing indium oxide, tin oxide or zinc oxide may be used.
  • a region 543a and a region 543b may be formed as a low resistance region at the interface of the oxide 530 with the conductor 542a (conductor 542b) and its vicinity.
  • the region 543a functions as one of the source region or the drain region
  • the region 543b functions as the other of the source region or the drain region.
  • a channel forming region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced. Further, in the region 543a (region 543b), a metal compound layer containing the metal contained in the conductor 542a (conductor 542b) and the component of the oxide 530 may be formed. In such a case, the carrier density of the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided so as to cover the conductor 542a and the conductor 542b, and suppresses the oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided so as to cover the side surface of the oxide 530 and come into contact with the insulator 524.
  • insulator 544 a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium, etc. Can be used. Further, as the insulator 544, silicon nitride oxide, silicon nitride or the like can also be used.
  • the insulator 544 it is preferable to use aluminum or an oxide containing one or both oxides of hafnium, such as aluminum oxide, hafnium oxide, aluminum, and an oxide containing hafnium (hafnium aluminate). ..
  • hafnium aluminate has higher heat resistance than the hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in the heat treatment in the subsequent step.
  • the conductors 542a and 542b are made of a material having oxidation resistance, or if the conductivity does not significantly decrease even if oxygen is absorbed, the insulator 544 is not an essential configuration. It may be appropriately designed according to the desired transistor characteristics.
  • the insulator 544 By having the insulator 544, it is possible to prevent impurities such as water and hydrogen contained in the insulator 580 from diffusing into the oxide 530b via the insulator 545. Further, it is possible to suppress the oxidation of the conductor 560 due to the excess oxygen contained in the insulator 580.
  • the insulator 545 functions as a first gate insulating film.
  • the insulator 545 is preferably formed by using an insulator that contains excess oxygen and releases oxygen by heating, similarly to the above-mentioned insulator 524.
  • silicon oxide with excess oxygen silicon oxide, silicon nitride, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, carbon, and silicon oxide with nitrogen added, vacancies Silicon oxide having can be used.
  • silicon oxide and silicon nitride nitride are preferable because they are stable against heat.
  • the film thickness of the insulator 545 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 545 and the conductor 560.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 545 to the conductor 560.
  • the diffusion of excess oxygen from the insulator 545 to the conductor 560 is suppressed. That is, it is possible to suppress a decrease in the amount of excess oxygen supplied to the oxide 530.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 545 may have a laminated structure as in the case of the second gate insulating film.
  • an insulator that functions as a gate insulating film is made of a high-k material and heat.
  • the conductor 560 that functions as the first gate electrode is shown as a two-layer structure in FIGS. 27A and 27B, but may have a single-layer structure or a laminated structure of three or more layers.
  • Conductor 560a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), conductive having a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). Since the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 545 to reduce the conductivity.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • an oxide semiconductor applicable to the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b into a film by a sputtering method, the electric resistance value of the conductor 560a can be lowered to form a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductor 560b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560b also functions as wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon, resin, or the like silicon oxide and silicon oxide nitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having pores are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 preferably has an excess oxygen region. By providing the insulator 580 in which oxygen is released by heating, the oxygen in the insulator 580 can be efficiently supplied to the oxide 530. It is preferable that the concentration of impurities such as water and hydrogen in the insulator 580 is reduced.
  • the opening of the insulator 580 is formed so as to overlap the region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the conductor 560 When miniaturizing a semiconductor device, it is required to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. Therefore, if the film thickness of the conductor 560 is increased, the conductor 560 may have a shape having a high aspect ratio. In the present embodiment, since the conductor 560 is provided so as to be embedded in the opening of the insulator 580, even if the conductor 560 has a shape having a high aspect ratio, the conductor 560 is formed without collapsing during the process. Can be done.
  • the insulator 574 is preferably provided in contact with the upper surface of the insulator 580, the upper surface of the conductor 560, and the upper surface of the insulator 545.
  • an excess oxygen region can be provided in the insulator 545 and the insulator 580.
  • oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • the insulator 574 use one or more metal oxides selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like. Can be done.
  • aluminum oxide has a high barrier property and can suppress the diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm or more and 3.0 nm or less. Therefore, the aluminum oxide film formed by the sputtering method can have a function as a barrier film for impurities such as hydrogen as well as an oxygen supply source.
  • the insulator 581 that functions as an interlayer film on the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the conductor 540a and the conductor 540b are arranged in the openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided so as to face each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same configuration as the conductor 546 and the conductor 548 described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen and hydrogen. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • a metal oxide such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 582.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and water, which are factors that change the electrical characteristics of transistors. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, the release of oxygen from the oxides constituting the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 586.
  • the insulator 520, the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586 include the conductor 546 and the conductor 548. Is embedded.
  • the conductor 546 and the conductor 548 have a capacity of 600, a transistor 500, or a function as a plug or wiring for connecting to the transistor 550.
  • the conductor 546 and the conductor 548 can be provided by using the same materials as the conductor 328 and the conductor 330.
  • an opening may be formed so as to surround the transistor 500, and an insulator having a high barrier property against hydrogen or water may be formed so as to cover the opening.
  • an insulator having a high barrier property against hydrogen or water By wrapping the transistor 500 with the above-mentioned insulator having a high barrier property, it is possible to prevent moisture and hydrogen from entering from the outside.
  • a plurality of transistors 500 may be put together and wrapped with an insulator having a high barrier property against hydrogen or water.
  • the insulator having a high barrier property to hydrogen or water for example, the same material as the insulator 522 or the insulator 514 may be used.
  • the capacity 600 has a conductor 610, a conductor 620, and an insulator 630.
  • the conductor 612 may be provided on the conductor 546 and the conductor 548.
  • the conductor 612 has a function as a plug or wiring for connecting to the transistor 500.
  • the conductor 610 has a function as an electrode having a capacity of 600. The conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements as components.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film and the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon oxide are added. It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 are shown in a single-layer configuration, but the configuration is not limited to this, and a laminated configuration of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to a conductor having a high conductivity may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • the conductor 620 is provided so as to overlap with the conductor 610 via the insulator 630.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. When it is formed at the same time as other configurations such as a conductor, Cu (copper), Al (aluminum), or the like, which are low resistance metal materials, may be used.
  • An insulator 640 is provided on the conductor 620 and the insulator 630.
  • the insulator 640 can be provided by using the same material as the insulator 320. Further, the insulator 640 may function as a flattening film that covers the uneven shape below the insulator 640.
  • the substrates that can be used in the semiconductor device of one aspect of the present invention include glass substrates, quartz substrates, sapphire substrates, ceramic substrates, and metal substrates (for example, stainless steel substrates, substrates with stainless still foil, and tungsten substrates. , Substrate having tungsten boil, etc.), semiconductor substrate (for example, single crystal semiconductor substrate, polycrystalline semiconductor substrate, compound semiconductor substrate, etc.) SOI (Silicon on Insulator) substrate, and the like can be used. Further, a plastic substrate having heat resistance that can withstand the processing temperature of the present embodiment may be used. Examples of glass substrates include barium borosilicate glass, aluminosilicate glass, aluminosilicate glass, and soda lime glass. In addition, crystallized glass or the like can be used.
  • a flexible substrate a laminated film, paper containing a fibrous material, a base film, or the like
  • flexible substrates, laminated films, base films, etc. include the following.
  • plastics typified by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • acrylic examples include polypropylene, polyester, polyvinyl fluoride, or polyvinyl chloride.
  • examples include polyamide, polyimide, aramid resin, epoxy resin, inorganic vapor-deposited film, and papers.
  • a transistor using a semiconductor substrate, a single crystal substrate, an SOI substrate, or the like, it is possible to manufacture a transistor having a high current capacity and a small size with little variation in characteristics, size, or shape. ..
  • the circuit is composed of such transistors, the power consumption of the circuit can be reduced or the circuit can be highly integrated.
  • a flexible substrate may be used as the substrate, and a transistor, a resistor, and / or a capacitance may be formed directly on the flexible substrate.
  • a release layer may be provided between the substrate and the transistor, resistor, and / or capacitance. The release layer can be used for separating a part or all of the semiconductor device from the substrate and reprinting the semiconductor device on the substrate. At that time, the transistor, resistor, and / or capacitance can be reprinted on a substrate having poor heat resistance or a flexible substrate.
  • the above-mentioned release layer may include, for example, a structure in which an inorganic film of a tungsten film and a silicon oxide film is laminated, a structure in which an organic resin film such as polyimide is formed on a substrate, a silicon film containing hydrogen, or the like. Can be used.
  • the semiconductor device may be formed on a certain substrate, and then the semiconductor device may be transposed on another substrate.
  • a substrate on which a semiconductor device is transferred in addition to the above-mentioned substrate on which a transistor can be formed, a paper substrate, a cellophane substrate, an aramid film substrate, a polyimide film substrate, a stone substrate, a wood substrate, and a cloth substrate (natural).
  • fibers including silk, cotton, linen
  • synthetic fibers nylon, polyurethane, polyester
  • recycled fibers including acetate, cupra, rayon, recycled polyester
  • leather substrates or rubber substrates.
  • the transistor 500A shown in FIGS. 28A, 28B, and 28C is a modification of the transistor 500 having the configuration shown in FIGS. 27A and 27B.
  • 28A is a top view of the transistor 500A
  • FIG. 28B is a cross-sectional view of the transistor 500A in the channel length direction
  • FIG. 28C is a cross-sectional view of the transistor 500A in the channel width direction.
  • the description of some elements is omitted for the sake of clarity.
  • the configurations shown in FIGS. 28A, 28B, and 28C can also be applied to other transistors included in the semiconductor device of one aspect of the present invention, such as the transistor 550.
  • the transistor 500A having the configuration shown in FIGS. 28A, 28B, and 28C is different from the transistor 500 having the configuration shown in FIGS. 27A and 27B in that it has an insulator 552, an insulator 513, and an insulator 404. Further, it is different from the transistor 500 having the configuration shown in FIGS. 27A and 27B in that the insulator 552 is provided in contact with the side surface of the conductor 540a and the insulator 552 is provided in contact with the side surface of the conductor 540b. Further, it is different from the transistor 500 having the configuration shown in FIGS. 27A and 27B in that it does not have the insulator 520.
  • an insulator 513 is provided on the insulator 512. Further, the insulator 404 is provided on the insulator 574 and the insulator 513.
  • the insulator 514, the insulator 516, the insulator 522, the insulator 524, the insulator 544, the insulator 580, and the insulator 574 are patterned.
  • Insulator 404 is configured to cover them. That is, the insulator 404 includes an upper surface of the insulator 574, a side surface of the insulator 574, a side surface of the insulator 580, a side surface of the insulator 544, a side surface of the insulator 524, a side surface of the insulator 522, a side surface of the insulator 516, and an insulator. It is in contact with the side surface of the body 514 and the upper surface of the insulator 513, respectively. As a result, the oxide 530 and the like are isolated from the outside by the insulator 404 and the insulator 513.
  • the insulator 513 and the insulator 404 have a high function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.) or water molecule.
  • hydrogen for example, at least one hydrogen atom, hydrogen molecule, etc.
  • the insulator 513 and the insulator 404 it is preferable to use silicon nitride or silicon nitride oxide, which is a material having a high hydrogen barrier property. As a result, it is possible to suppress the diffusion of hydrogen or the like into the oxide 530, so that the deterioration of the characteristics of the transistor 500A can be suppressed. Therefore, the reliability of the semiconductor device according to one aspect of the present invention can be improved.
  • the insulator 552 is provided in contact with the insulator 581, the insulator 404, the insulator 574, the insulator 580, and the insulator 544.
  • the insulator 552 preferably has a function of suppressing the diffusion of hydrogen or water molecules.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride is a material having a high hydrogen barrier property, it is suitable to be used as an insulator 552.
  • the insulator 552 By using a material having a high hydrogen barrier property as the insulator 552, it is possible to prevent impurities such as water and hydrogen from diffusing from the insulator 580 and the like to the oxide 530 through the conductor 540a and the conductor 540b. Further, it is possible to suppress the oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b. As described above, the reliability of the semiconductor device according to one aspect of the present invention can be enhanced.
  • FIG. 29A is a top view of the transistor 500B.
  • FIG. 29B is a cross-sectional view of the L1-L2 portion shown by the alternate long and short dash line in FIG. 29A.
  • FIG. 29C is a cross-sectional view of the W1-W2 portion shown by the alternate long and short dash line in FIG. 29A.
  • the description of some elements is omitted for the sake of clarity.
  • Transistor 500B is a modification of transistor 500, and is a transistor that can be replaced with transistor 500. Therefore, in order to prevent repetition of the description, the points different from the transistor 500 of the transistor 500B will be mainly described.
  • the conductor 560 functioning as the first gate electrode has a conductor 560a and a conductor 560b on the conductor 560a.
  • the conductor 560a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one oxygen atom, oxygen molecule, etc.).
  • the conductor 560a has a function of suppressing the diffusion of oxygen, the material selectivity of the conductor 560b can be improved. That is, by having the conductor 560a, it is possible to suppress the oxidation of the conductor 560b and prevent the conductivity from being lowered.
  • the insulator 544 it is preferable to provide the insulator 544 so as to cover the upper surface and the side surface of the conductor 560 and the side surface of the insulator 545.
  • the insulator 544 it is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as water and hydrogen and oxygen.
  • impurities such as water and hydrogen and oxygen.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide or tantalum oxide, silicon nitride or silicon nitride can be used.
  • the insulator 544 By providing the insulator 544, the oxidation of the conductor 560 can be suppressed. Further, by having the insulator 544, it is possible to suppress the diffusion of impurities such as water and hydrogen contained in the insulator 580 to the transistor 500B.
  • the conductor 560 overlaps a part of the conductor 542a and a part of the conductor 542b in the transistor 500B, the parasitic capacitance tends to be larger than that of the transistor 500. Therefore, the operating frequency tends to be lower than that of the transistor 500. However, since it is not necessary to provide an opening in the insulator 580 or the like to embed the conductor 560 or the insulator 545, the productivity is higher than that of the transistor 500.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like. ..
  • FIG. 30A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO metal oxides containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous (amorphous)”, “Crystalline (crystallinity)", and “Crystal (crystal)”.
  • Amorphous includes “completable amorphous”.
  • Crystalline includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned crystal) (extracting single crystal and crystal).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 30A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD X-ray diffraction
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 30B will be simply referred to as an XRD spectrum.
  • the thickness of the CAAC-IGZO film shown in FIG. 30B is 500 nm.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or the substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 30C.
  • FIG. 30C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron beam diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 30A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystalline oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. In addition, Zn may be contained in the In layer.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. It should be noted that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam passing through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the replacement of metal atoms. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear grain boundaries can be confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures in the manufacturing process (so-called thermal budget). Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method.
  • a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan.
  • electron beam diffraction also referred to as limited field electron diffraction
  • a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in the membrane (hereinafter, also referred to as a cloud shape). It says.). That is, CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn with respect to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region in which [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region in which gallium oxide, gallium zinc oxide, or the like is the main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function). Can be added to the CAC-OS. That is, the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS as a transistor, high on-current (I on ), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • I on on-current
  • ⁇ high field effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor according to one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, and more preferably 1 ⁇ 10 11 cm ⁇ . It is 3 or less, more preferably less than 1 ⁇ 10 10 cm -3 , and more than 1 ⁇ 10 -9 cm -3.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon near the interface with the oxide semiconductor are set to 2. ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • FIG. 31A shows a top view of the substrate 701 before the dicing process is performed.
  • a semiconductor substrate also referred to as a "semiconductor wafer"
  • a plurality of circuit areas 702 are provided on the substrate 701.
  • a semiconductor device according to one aspect of the present invention, a CPU, an RF tag, an image sensor, or the like can be provided in the circuit area 702.
  • Each of the plurality of circuit areas 702 is surrounded by the separation area 703.
  • a separation line (also referred to as a “dicing line”) 704 is set at a position overlapping the separation region 703. By cutting the substrate 701 along the separation line 704, the chip 705 including the circuit area 702 can be cut out from the substrate 701.
  • FIG. 31B shows an enlarged view of the chip 705.
  • a conductive layer or a semiconductor layer may be provided in the separation region 703.
  • ESD that may occur during the dicing step can be alleviated, and a decrease in the yield of the dicing step can be prevented.
  • the dicing step is performed while flowing pure water in which carbon dioxide gas or the like is dissolved to reduce the specific resistance for the purpose of cooling the substrate, removing shavings, preventing antistatic, and the like.
  • the amount of pure water used can be reduced. Therefore, the production cost of the semiconductor device can be reduced. Moreover, the productivity of the semiconductor device can be increased.
  • the semiconductor layer provided in the separation region 703 it is preferable to use a material having a bandgap of 2.5 eV or more and 4.2 eV or less, preferably 2.7 eV or more and 3.5 eV or less.
  • a material having a bandgap of 2.5 eV or more and 4.2 eV or less preferably 2.7 eV or more and 3.5 eV or less.
  • the electronic component is also referred to as a semiconductor package or an IC package.
  • the electronic component is completed by combining the semiconductor device shown in the above embodiment and a component other than the semiconductor device.
  • a "backside grinding step” is performed to grind the back surface (the surface on which the semiconductor device or the like is not formed) of the element substrate (step S721). ).
  • a "backside grinding step” is performed to grind the back surface (the surface on which the semiconductor device or the like is not formed) of the element substrate (step S721). ).
  • a "dicing step” for separating the element substrate into a plurality of chips (chip 705) is performed (step S722).
  • a "die bonding step” is performed in which the separated chips are individually picked up and bonded onto the lead frame (step S723).
  • a method suitable for the product is appropriately selected, such as bonding with resin or bonding with tape.
  • the chip may be bonded on the interposer substrate instead of the lead frame.
  • a "wire bonding step” is performed in which the leads of the lead frame and the electrodes on the chip are electrically connected by a thin metal wire (wire) (step S724).
  • a silver wire or a gold wire can be used as the thin metal wire.
  • ball bonding or wedge bonding can be used as the wire bonding.
  • the wire-bonded chips are subjected to a "sealing step (molding step)" in which they are sealed with an epoxy resin or the like (step S725).
  • a sealing step molding step
  • an epoxy resin or the like step S725.
  • a "lead plating step” for plating the leads of the lead frame is performed (step S726).
  • the plating process prevents reeds from rusting, and soldering can be performed more reliably when mounting on a printed circuit board later.
  • a "molding step” of cutting and molding the reed is performed (step S727).
  • a "marking step” is performed in which a printing process (marking) is performed on the surface of the package (step S728). Then, the electronic component is completed through an “inspection step” (step S729) for checking whether the appearance shape is good or bad and whether or not there is a malfunction.
  • FIG. 32B shows a schematic perspective view of the completed electronic component as an example of an electronic component.
  • the electronic component 750 shown in FIG. 32B shows the lead 755 and the semiconductor device 753.
  • the semiconductor device 753 the semiconductor device shown in the above embodiment can be used.
  • the electronic component 750 shown in FIG. 32B is mounted on, for example, a printed circuit board 752.
  • a plurality of such electronic components 750 are combined and electrically connected to each other on the printed circuit board 752 to complete a substrate (mounting substrate 754) on which the electronic components are mounted.
  • the completed mounting board 754 is used for electronic devices and the like.
  • a display device such as a television or a monitor, a lighting device, a desktop or notebook type personal computer, a word processor, a DVD (Digital Any Disc), or the like.
  • Image playback devices portable CD players, radios, tape recorders, headphone stereos, stereos, table clocks, wall clocks, cordless telephone handsets, transceivers, mobile phones, car phones, portable types that play still images or videos stored in media
  • Large game machines such as game machines, tablet terminals, pachinko machines, calculators, portable information terminals (also called “portable information terminals"), electronic notebooks, electronic book terminals, electronic translators, voice input devices, video cameras , Digital still camera, electric shaver, high frequency heating device such as microwave oven, electric rice cooker, electric washing machine, electric vacuum cleaner, water heater, fan, hair dryer, air conditioner, humidifier, dehumidifier, etc.
  • Dishwashers dish dryers, clothes dryers, duvet dryers, electric refrigerators, electric freezers, electric refrigerators, freezers for storing DNA, flashlights, tools such as chainsaws, smoke detectors, medical equipment such as dialysis machines, etc. Can be mentioned. Further examples include industrial equipment such as guide lights, traffic lights, conveyor belts, elevators, escalators, industrial robots, power storage systems, and power storage devices for power leveling and smart grids.
  • moving objects propelled by electric motors using electric power from power storage devices are also included in the category of electronic devices.
  • the moving body include an electric vehicle (EV), a hybrid vehicle (HV) having an internal combustion engine and an electric motor, a plug-in hybrid vehicle (PHV), a tracked vehicle in which these tire wheels are changed to an infinite track, and an electric assist.
  • EV electric vehicle
  • HV hybrid vehicle
  • PSV plug-in hybrid vehicle
  • Examples include motorized bicycles including bicycles, motorcycles, electric wheelchairs, golf carts, small or large vessels, submarines, helicopters, aircraft, rockets, artificial satellites, space probes, planetary explorers, and spacecraft.
  • the semiconductor device or electronic component according to one aspect of the present invention can be used for a communication device or the like built in these electronic devices.
  • Electronic devices include sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemicals, voice, time, hardness, electric field, current, voltage, power, radiation, It may have a function of measuring flow rate, humidity, inclination, vibration, odor or infrared rays).
  • Electronic devices can have various functions. For example, a function to display various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, a function to execute various software (programs), wireless communication. It can have a function, a function of reading a program or data recorded on a recording medium, and the like.
  • the display device 8000 is an example of an electronic device using the semiconductor device 8004 according to one aspect of the present invention.
  • the display device 8000 corresponds to a display device for receiving TV broadcasts, and includes a housing 8001, a display unit 8002, a speaker unit 8003, a semiconductor device 8004, a power storage device 8005, and the like.
  • the semiconductor device 8004 according to one aspect of the present invention is provided inside the housing 8001.
  • the semiconductor device 8004 can hold control information, control programs, and the like.
  • the semiconductor device 8004 has a communication function, and the display device 8000 can function as an IoT device.
  • the display device 8000 can be supplied with electric power from a commercial power source, or can use the electric power stored in the power storage device 8005.
  • the display unit 8002 includes a light emitting display device having a light emitting element such as a liquid crystal display device and an organic EL element in each pixel, an electrophoresis display device, a DMD (Digital Micromirror Device), a PDP (Plasma Display Panel), and a FED (Field Emission).
  • a display device such as a Display
  • a light emitting element such as a liquid crystal display device and an organic EL element in each pixel
  • an electrophoresis display device such as a liquid crystal display device and an organic EL element in each pixel
  • DMD Digital Micromirror Device
  • PDP Plasma Display Panel
  • FED Field Emission
  • the display device includes all information display devices such as those for receiving TV broadcasts, those for personal computers, and those for displaying advertisements.
  • the stationary lighting device 8100 is an example of an electronic device using the semiconductor device 8103 according to one aspect of the present invention.
  • the lighting device 8100 includes a housing 8101, a light source 8102, a semiconductor device 8103, a power storage device 8105, and the like.
  • FIG. 33 illustrates a case where the semiconductor device 8103 is provided inside the ceiling 8104 in which the housing 8101 and the light source 8102 are installed, but the semiconductor device 8103 is provided inside the housing 8101. You may.
  • the semiconductor device 8103 can hold information such as the emission brightness of the light source 8102, a control program, and the like.
  • the semiconductor device 8103 has a communication function, and the lighting device 8100 can function as an IoT device.
  • the lighting device 8100 can be supplied with electric power from a commercial power source, or can use the electric power stored in the power storage device.
  • FIG. 33 exemplifies a stationary lighting device 8100 provided on the ceiling 8104
  • the semiconductor device according to one aspect of the present invention is provided on a side wall 8405, a floor 8406, a window 8407, or the like other than the ceiling 8104. It can be used for a stationary lighting device provided, or it can be used for a desktop lighting device or the like.
  • the light source 8102 an artificial light source that artificially obtains light by using electric power can be used.
  • incandescent lamps, discharge lamps such as fluorescent lamps, and light emitting elements such as LEDs and organic EL elements are examples of the artificial light sources.
  • the air conditioner having the indoor unit 8200 and the outdoor unit 8204 is an example of an electronic device using the semiconductor device 8203 according to one aspect of the present invention.
  • the indoor unit 8200 includes a housing 8201, an air outlet 8202, a semiconductor device 8203, a power storage device 8205, and the like.
  • FIG. 33 illustrates the case where the semiconductor device 8203 is provided in the indoor unit 8200, the semiconductor device 8203 may be provided in the outdoor unit 8204. Alternatively, the semiconductor device 8203 may be provided in both the indoor unit 8200 and the outdoor unit 8204.
  • the semiconductor device 8203 can hold control information of the air conditioner, a control program, and the like.
  • the semiconductor device 8203 has a communication function, and the air conditioner can function as an IoT device. Further, the air conditioner can be supplied with electric power from a commercial power source, or can use the electric power stored in the power storage device 8205.
  • FIG. 33 illustrates a separate type air conditioner composed of an indoor unit and an outdoor unit
  • the integrated air conditioner having the functions of the indoor unit and the outdoor unit in one housing may be used.
  • a semiconductor device according to one aspect of the present invention can also be used.
  • the electric refrigerator-freezer 8300 is an example of an electronic device using the semiconductor device 8304 according to one aspect of the present invention.
  • the electric refrigerator / freezer 8300 includes a housing 8301, a refrigerator door 8302, a freezer door 8303, a semiconductor device 8304, a power storage device 8305, and the like.
  • the power storage device 8305 is provided inside the housing 8301.
  • the semiconductor device 8304 can hold control information, a control program, and the like of the electric refrigerator / freezer 8300.
  • the semiconductor device 8304 has a communication function, and the electric refrigerator / freezer 8300 can function as an IoT device.
  • the electric refrigerator / freezer 8300 can be supplied with electric power from a commercial power source, or can use the electric power stored in the power storage device 8305.
  • FIG. 34A shows an example of a wristwatch-type mobile information terminal.
  • the mobile information terminal 6100 includes a housing 6101, a display unit 6102, a band 6103, an operation button 6105, and the like. Further, the portable information terminal 6100 includes a secondary battery and a semiconductor device or electronic component according to one aspect of the present invention. By using the semiconductor device or electronic component according to one aspect of the present invention for the mobile information terminal 6100, the mobile information terminal 6100 can function as an IoT device.
  • FIG. 34B shows an example of a mobile phone.
  • the personal digital assistant 6200 includes an operation button 6203, a speaker 6204, a microphone 6205, and the like, in addition to the display unit 6202 incorporated in the housing 6201.
  • the mobile information terminal 6200 includes a fingerprint sensor 6209 in an area overlapping the display unit 6202.
  • the fingerprint sensor 6209 may be an organic light sensor. Since the fingerprint differs depending on the individual, the fingerprint sensor 6209 can acquire the fingerprint pattern and perform personal authentication.
  • the light emitted from the display unit 6202 can be used as a light source for acquiring the fingerprint pattern by the fingerprint sensor 6209.
  • the portable information terminal 6200 includes a secondary battery and a semiconductor device or an electronic component according to one aspect of the present invention.
  • the portable information terminal 6200 can function as an IoT device.
  • FIG. 34C shows an example of a cleaning robot.
  • the cleaning robot 6300 has a display unit 6302 arranged on the upper surface of the housing 6301, a plurality of cameras 6303 arranged on the side surface, a brush 6304, an operation button 6305, various sensors, and the like. Although not shown, the cleaning robot 6300 is provided with tires, suction ports, and the like. The cleaning robot 6300 is self-propelled, can detect dust 6310, and can suck dust from a suction port provided on the lower surface.
  • the cleaning robot 6300 can analyze the image taken by the camera 6303 and determine the presence or absence of obstacles such as walls, furniture, and steps. Further, when an object that is likely to be entangled with the brush 6304 such as wiring is detected by image analysis, the rotation of the brush 6304 can be stopped.
  • the cleaning robot 6300 includes a secondary battery and a semiconductor device or electronic component according to one aspect of the present invention. By using the semiconductor device or electronic component according to one aspect of the present invention for the cleaning robot 6300, the cleaning robot 6300 can function as an IoT device.
  • FIG. 34D shows an example of a robot.
  • the robot 6400 shown in FIG. 34D includes an arithmetic unit 6409, an illuminance sensor 6401, a microphone 6402, an upper camera 6403, a speaker 6404, a display unit 6405, a lower camera 6406, an obstacle sensor 6407, and a moving mechanism 6408.
  • the microphone 6402 has a function of detecting the user's voice, environmental sound, and the like. Further, the speaker 6404 has a function of emitting sound. The robot 6400 can communicate with the user by using the microphone 6402 and the speaker 6404.
  • the display unit 6405 has a function of displaying various information.
  • the robot 6400 can display the information desired by the user on the display unit 6405.
  • the display unit 6405 may be equipped with a touch panel. Further, the display unit 6405 may be a removable information terminal, and by installing the display unit 6405 at a fixed position of the robot 6400, charging and data transfer are possible.
  • the upper camera 6403 and the lower camera 6406 have a function of photographing the surroundings of the robot 6400. Further, the obstacle sensor 6407 can detect the presence or absence of an obstacle in the traveling direction when the robot 6400 moves forward by using the moving mechanism 6408. The robot 6400 can recognize the surrounding environment and move safely by using the upper camera 6403, the lower camera 6406, and the obstacle sensor 6407.
  • the light emitting device of one aspect of the present invention can be used for the display unit 6405.
  • the robot 6400 includes a secondary battery and a semiconductor device or electronic component according to one aspect of the present invention inside the robot 6400.
  • the robot 6400 can function as an IoT device.
  • FIG. 34E shows an example of an air vehicle.
  • the flying object 6500 shown in FIG. 34E has a propeller 6501, a camera 6502, a battery 6503, and the like, and has a function of autonomously flying.
  • the image data taken by the camera 6502 is stored in the electronic component 6504.
  • the electronic component 6504 can analyze the image data and detect the presence or absence of an obstacle when moving.
  • the remaining battery level can be estimated from the change in the storage capacity of the battery 6503 by the electronic component 6504.
  • the flying object 6500 includes a semiconductor device or an electronic component according to an aspect of the present invention inside the flying object 6500. By using the semiconductor device or electronic component according to one aspect of the present invention for the flying object 6500, the flying object 6500 can function as an IoT device.
  • FIG. 34F shows an example of an automobile.
  • the automobile 7160 has an engine, tires, brakes, a steering device, a camera, and the like.
  • the automobile 7160 includes a semiconductor device or an electronic component according to one aspect of the present invention inside the automobile. By using the semiconductor device or the electronic component according to one aspect of the present invention in the automobile 7160, the automobile 7160 can function as an IoT device.
  • an acceleration sensor is used as the sensor element of one aspect of the present invention
  • a semiconductor device having the sensor element is placed on a housing having a fan, and vibration is evaluated.
  • FIG. 35 shows photographs of the semiconductor device 900, the housing 901, and the housing 902 as the configurations used for the evaluation of this embodiment.
  • a fan is built in each of the housing 901 and the housing 902.
  • the semiconductor device 900 shown in FIG. 35 is equipped with a sensor circuit 903 and a processing device 904.
  • ADXL362 of ANALOG DEVICES was used as the sensor circuit.
  • ADXL362 is a circuit having a MEMS accelerometer.
  • the ADXL362 also has a 12-bit analog-to-digital conversion circuit. The waveform detected by the acceleration sensor is processed by the analog-to-digital conversion circuit of the sensor circuit or the like, and then given to the processing device 904.
  • a battery is mounted on the semiconductor device 900.
  • the semiconductor device 900 can transmit and receive signals wirelessly with a personal computer using Bluetooth (registered trademark).
  • FIG. 36A shows an enlarged photograph of the semiconductor device 900 shown in FIG. 35.
  • the semiconductor device 900 has a first block 900A, a second block 900B, and a third block 900C.
  • FIG. 36B shows external photographs of the first block 900A to the third block 900C.
  • the first block 900A has a processing device 904.
  • the second block 900B has a sensor circuit 903.
  • the third block 900C has a socket 905 in which the battery is installed.
  • a housing 901 with a built-in first fan and a housing 902 with a built-in second fan were used.
  • the first fan and the second fan have a plurality of blades in the radial direction from the rotation axis. It is known in advance that the second fan vibrates more during rotation than the first fan.
  • a housing having fans having different magnitudes of vibration in advance was evaluated using a semiconductor device.
  • a battery was installed in the socket 905.
  • the semiconductor device 900 is mounted on the housing 901, and the waveform of the signal detected by the acceleration sensor processed by the sensor circuit is shown in FIG. 37A.
  • the horizontal axis of the graph shown in FIG. 37A is time, and the vertical axis is acceleration.
  • the fast Fourier transform of the waveform shown in FIG. 37A is shown in FIG. 37B.
  • the horizontal axis of FIG. 37B is frequency, and the vertical axis is intensity.
  • FIG. 38A shows a waveform in which the semiconductor device 900 is placed on the second fan and the signal detected by the acceleration sensor is processed by the sensor circuit.
  • the horizontal axis of the graph shown in FIG. 38A is time, and the vertical axis is acceleration.
  • the fast Fourier transform of the waveform shown in FIG. 38A is shown in FIG. 38B.
  • the horizontal axis of FIG. 38B is frequency, and the vertical axis is intensity.
  • the same semiconductor device is placed on two fans in order for evaluation, but if two semiconductor devices are prepared, one semiconductor device can be installed on each fan. ..
  • the amplitude intensity was higher than that in FIG. 37A.
  • the normal range is set to -10 [g] or more and +10 [g] or less, and if it deviates from the range, it is determined that the second fan is abnormal.
  • FIG. 38B a feature of having a large peak near 100 Hz is observed, and it can be estimated that it is abnormal.
  • the fan state can be estimated by analyzing the characteristics of the waveform after the fast Fourier transform.
  • ACTV Activation function circuit
  • BKC1 Circuit
  • BKC2 Circuit
  • BKC10 Circuit
  • BKC20 Circuit
  • C1 Capacitive element
  • C3 Capacitive element
  • C6 Capacitive element
  • C11 Capacitive element
  • C21 Capacitive element
  • CB1 Capacitive element
  • CB2 Capacitive element
  • CB11 Capacitive element
  • CB12 Capacitive element
  • CE Signal
  • CLD Circuit
  • CLKM Reference clock signal
  • CLK Clock signal
  • CM Current mirror circuit
  • CS Current source circuit
  • D Data signal
  • DB Data signal
  • FN1 Node
  • FN2 Node
  • GCLK2 Clock signal
  • INT Signal
  • INV11 Inverter circuit
  • INV12 Inverter circuit
  • M1 Transistor
  • M2 Transistor
  • M3 Transistor
  • M4 Transistor
  • M5 Transistor
  • M6 Transistor
  • M11 Transistor
  • M12
  • 301 Sensor circuit, 301a: Sensor circuit, 301b: Sensor circuit, 311: Substrate, 313: Semiconductor area, 314a: Low resistance area, 314b: Low resistance area, 315: Insulator, 316: Conductor, 320: Insulation Body, 322: Insulator, 324: Insulator, 326: Insulator, 328: Conductor, 330: Conductor, 350: Insulator, 351: DOSRAM, 352: Insulator, 354: Insulator, 356: Conductor , 360: Insulator, 361: Insulator, 362: Insulator, 364: Insulator, 365: Peripheral Circuit, 366: Conductor, 370: Insulator, 371: Power Switch, 372: Insulator, 373: Power Switch , 374: Insulator, 376: Insulator, 380: Insulator, 382: Insulator, 384: Insulator, 386: Insulator, 401: Antenna, 402: Communication Circuit, 404: Insulator, 500

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Abstract

消費電力を削減する。 センサ素子を有するセンサ回路、電源管理装置及び演算処理回路を有し、電源管理装置は演算処理回路への電源供給を制御する機能を有し、演算処理回路は第１記憶回路を有する第１回路と第２記憶回路を有する第２回路を有し、第１回路は演算処理回路に電力が供給されている期間中に第１記憶回路に第１データを保持する機能を有し、第２回路は演算処理回路に電力が供給されている期間中に第１記憶回路に保持される第１データを読み出し、第２記憶回路に書き込む機能と、演算処理回路への電源供給が停止されている期間に第２記憶回路に第１データを保持する機能とを有し、センサ回路はセンサ素子の検出信号を判定し、判定結果に応じて電源管理装置に第２データを与える機能を有し、電源管理装置は第２データに応じて、演算処理回路への電源供給を再開、または停止する機能を有する半導体装置である。

Description

半導体装置および制御システム
　本発明の一態様は、半導体装置に関する。または本発明の一態様は、制御システムに関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。または本発明の一態様は、半導体装置の制御方法、半導体装置を含むシステムの制御方法、等に関するものである。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタやダイオードなどの半導体素子や、半導体素子を含む回路は半導体装置である。また、表示装置、発光装置、照明装置、電気光学装置、通信装置および電子機器などは、半導体素子や半導体回路を含む場合がある。よって、表示装置、発光装置、照明装置、電気光学装置、撮像装置、通信装置および電子機器なども、半導体装置と呼ばれる場合がある。
　スマートフォンやタブレット端末などに代表される持ち運びが容易な情報端末の普及が進んでいる。情報端末の普及に伴い、様々な通信規格が制定されている。例えば、第４世代移動通信システム（４Ｇ）と呼ばれるＬＴＥ−Ａｄｖａｎｃｅｄ規格の運用が開始されている。
　近年、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）などの情報技術の発展により、情報端末で扱われるデータ量は増大する傾向にある。また、情報端末などの電子機器に通信速度の向上が求められている。
　ＩｏＴなどの様々な情報技術に対応するため、４Ｇよりも速い通信速度、多くの同時接続、短い遅延時間を実現する第５世代移動通信システム（５Ｇ）と呼ばれる新たな通信規格が検討されている。５Ｇでは、３．７ＧＨｚ帯、４．５ＧＨｚ帯、および２８ＧＨｚ帯の通信周波数が使用される。
　５Ｇに対応する半導体装置は、Ｓｉなど１種類の元素を主成分として用いる半導体や、ＧａとＡｓなど複数種類の元素を主成分として用いる化合物半導体を用いて作製される。さらに、金属酸化物の一種である酸化物半導体が注目されている。
　酸化物半導体では、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出されている（非特許文献１および非特許文献２参照）。
　非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術が開示されている。
　また、半導体装置の消費電力削減の技術として、例えば、パワーゲーティング（ＰＧ：Ｐｏｗｅｒ　Ｇａｔｉｎｇ）、クロックゲーティング（ＣＧ：Ｃｌｏｃｋ　Ｇａｔｉｎｇ）、ボルテージスケーリング等が知られている。例えば、特許文献１には、ＤＶＦＳ（Ｄｙｎａｍｉｃ　Ｖｏｌｔａｇｅ　ａｎｄ　Ｆｒｅｑｕｅｎｃｙ　Ｓｃａｌｉｎｇ）手法とＰＧ手法のうち電力削減に有利となる手法を実施することが記載されている。
国際公開第２００９／０７８０８１号
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０
　本発明の一態様は、新規な半導体装置、または新規な半導体装置の動作方法を提供することを課題の一つとする。または、本発明の一態様は、半導体装置を含む新規なシステムまたは、半導体装置を含む新規なシステムの動作方法を提供することを課題の一つとする。または、本発明の一態様は、消費電力を削減すること、例えば休止状態の電力を削減することを課題の一つとする。または、本発明の一態様は、休止状態から通常状態へ復帰する処理に要する時間を短縮すること、あるいは、それに要するエネルギーを削減することを課題の一つとする。または、本発明の一態様は、センサ素子を制御する回路の消費電力を低減することを課題の一つとする。または、本発明の一態様は、センサ素子により監視する対象物の安全性を高めることを課題の一つとする。または、本発明の一態様は、対象物の監視を簡便に行うシステムを提供することを課題の一つとする。または、本発明の一態様は、消費電力の低い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力の低い制御回路を提供することを課題の一つとする。または、本発明の一態様は、安全性の高いシステムを提供することを課題の一つとする。
　なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一態様の課題となり得る。
　本発明の一態様は、センサ回路と、電源管理装置と、演算処理回路と、を有し、センサ回路は、センサ素子を有し、電源管理装置は、演算処理回路への電源供給を制御する機能を有し、演算処理回路は、第１記憶回路を有する第１回路と、第２記憶回路を有する第２回路と、を有し、第１回路は、演算処理回路に電力が供給されている期間中に第１データを保持する機能を有し、第２回路は、演算処理回路に電力が供給されている期間中に第１記憶回路に保持される第１データを読み出し、第２記憶回路に書き込む機能と、演算処理回路への電源供給が停止されている期間中に第２記憶回路に第１データを保持する機能と、を有し、センサ回路は、センサ素子の検出信号を判定し、判定結果に応じて電源管理装置に第２データを与える機能を有し、電源管理装置は、第２データに応じて、演算処理回路への電源供給を再開、または停止する機能を有する半導体装置である。回路への電源の供給は例えば、回路への電力の供給を行うことである。
　また、上記構成において、演算処理回路への電源供給が再開された後、第２回路が第１データを第２記憶回路から読み出して第１記憶回路に与える機能を有することが好ましい。
　また、上記構成において、アンテナと、二次電池と、を有し、電源管理装置は二次電池から演算処理回路に電源を供給する機能を有し、演算処理回路は変調回路および復調回路を有することが好ましい。
　また、上記構成において、センサ素子は、力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい、および赤外線から選ばれる一以上について測定する機能を有することが好ましい。
　または、本発明の一態様は、センサ回路と、電源管理装置と、演算処理回路と、を有し、センサ回路は、加速度センサを有し、電源管理装置は、演算処理回路への電源供給を制御する機能を有し、演算処理回路は、第１記憶回路を有する第１回路と、第２記憶回路を有する第２回路と、を有し、第１回路は、演算処理回路に電力が供給されている期間中に、第１記憶回路に第１データを保持する機能を有し、第２回路は、演算処理回路に電力が供給されている期間中に第１記憶回路に保持される第１データを読み出し、第２の記憶回路に書き込む機能と、演算処理回路への電源供給が停止されている期間中に第２記憶回路に第１データを保持する機能と、を有し、センサ回路は、加速度センサの検出信号を判定し、判定結果に応じて電源管理装置に第２データを与える機能を有し、電源管理装置は、第２データに応じて、演算処理回路への電源供給を再開、または停止する機能を有する半導体装置である。
　または、本発明の一態様は、上記に記載の半導体装置と、制御装置と、を有し、加速度センサは、対象物の振動を検知する機能を有し、制御装置は、対象物の制御を行う機能を有し、センサ回路は、加速度センサの検出信号を判定し、加速度センサが対象物の振動の異常を検知したと判断した場合に演算処理回路への電源供給を再開する機能を有し、演算処理回路は、電源供給の再開に伴い、加速度センサの検出信号を解析し、解析結果に応じて制御装置に第３データを与える機能を有し、制御装置は、第２データに応じて対象物の制御を行う機能を有する制御システムである。
　また、上記構成において、半導体装置は、アンテナを有し、演算処理回路は変調回路および復調回路を有し、第３データは、無線通信により、半導体装置から制御装置に与えられることが好ましい。
　また、上記構成において、半導体装置は、二次電池を有し、電源管理装置は二次電池から演算処理回路に電源を供給する機能を有することが好ましい。
　本発明の一態様は、新規な半導体装置、または新規な半導体装置の動作方法を提供することを可能にする。また、本発明の一態様は、半導体装置を含む新規なシステム、または、半導体装置を含む新規なシステムの動作方法を提供することを可能にする。また、本発明の一態様は、消費電力を削減すること、例えば休止状態の電力を削減することを可能にする。また、本発明の一態様は、休止状態から通常状態へ復帰する処理に要する時間を短縮すること、あるいは、それに要するエネルギーを削減することを可能にする。また、本発明の一態様は、センサ素子を制御する回路の消費電力を低減することを可能にする。また、本発明の一態様は、センサ素子により監視する対象物の安全性を高めることを可能にする。また、本発明の一態様は、対象物の監視を簡便に行うシステムを提供することを可能にする。また、本発明の一態様により、消費電力の低い半導体装置を提供することを可能にする。または、本発明の一態様により、消費電力の低い制御回路を提供することを可能にする。また、本発明の一態様により、安全性の高いシステムを提供することを可能にする。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一態様について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
図１は、半導体装置の構成例を示すブロック図である。
図２Ａは、半導体装置の構成例を示すブロック図である。図２Ｂは本発明の一態様の構成例を示す図である。
図３は、半導体装置の構成例を示すブロック図である。
図４は、半導体装置の構成例を示すブロック図である。
図５は、半導体装置の動作例を説明するフロー図である。
図６Ａは、半導体装置の構成例を示す図である。図６Ｂは、制御装置に制御される複数の半導体装置の例を示す図である。図６Ｃは、制御装置に制御される複数の半導体装置および複数の対象物の例を示す図である。
図７Ａは、本発明の一態様の回路の構成例である。図７Ｂは、本発明の一態様の回路の構成例である。図７Ｃは、本発明の一態様の回路の動作の一例を示す図である。
図８Ａおよび図８Ｂは、半導体装置の構成例を示すブロック図である。
図９Ａ乃至図９Ｄは、半導体装置の電源管理の動作例を説明する図である。
図１０は、半導体装置の電源管理の動作例を示すフローチャートである。
図１１Ａおよび図１１Ｂは、半導体装置の構成例を示すブロック図である。
図１２は、プロセッサコアの構成例を示すブロック図である。
図１３は、記憶回路の構成例を示す回路図である。
図１４は、記憶回路の動作例を説明するタイミングチャートである。
図１５は、キャッシュのメモリセルの構成例を示す回路図である。
図１６は、メモリセルの動作例を説明するタイミングチャートである。
図１７Ａは、ＮＯＳＲＡＭの構成例を示す機能ブロック図である。図１７Ｂは、メモリセルの構成例を示す回路図である。
図１８Ａは、メモリセルアレイの構成例を示す回路図である。図１８Ｂ、図１８Ｃは、メモリセルの構成例を示す回路図である。
図１９Ａは、ＤＯＳＲＡＭのメモリセルの構成例を示す回路図である。図１９Ｂは、ＤＯＳＲＡＭの積層構造例を示す図である。
図２０Ａは、ニューラルネットワークの構成例を示す図である。図２０Ｂは、ニューラルネットワークの構成例を示す図である。
図２１は、半導体装置の構成例を示す図である。
図２２は、メモリセルの構成例を示す図である。
図２３は、オフセット回路の構成例を示す図である。
図２４は、タイミングチャートである。
図２５は、半導体装置の構成例を示す図である。
図２６は、半導体装置の構成例を示す図である。
図２７Ａ乃至図２７Ｃは、トランジスタの構成例を示す図である。
図２８Ａ乃至図２８Ｃは、トランジスタの構成例を示す図である。
図２９Ａ乃至図２９Ｃは、トランジスタの構成例を示す図である。
図３０ＡはＩＧＺＯの結晶構造の分類を説明する図である。図３０ＢはＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図３０ＣはＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図３１Ａは、半導体ウエハの上面図である。図３１Ｂは、チップの上面図である。
図３２Ａは、電子部品の作製工程例を説明するフローチャートである。図３２Ｂは、電子部品の斜視模式図である。
図３３は電子機器の一例を示す図である。
図３４Ａ乃至図３４Ｆは、電子機器の一例を示す図である。
図３５は、半導体装置および複数の筐体の写真である。
図３６Ａは半導体装置の写真である。図３６Ｂは半導体装置の写真である。
図３７Ａは加速度の測定結果である。図３７Ｂは高速フーリエ変換の結果である。
図３８Ａは加速度の測定結果である。図３８Ｂは高速フーリエ変換の結果である。
　実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その説明の繰り返しは省略する。
　また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。
　また、上面図（「平面図」ともいう）や斜視図などにおいて、図面をわかりやすくするために、一部の構成要素の記載を省略する場合がある。
　また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電気回路における「端子」とは、電流の入力または出力、電圧の入力または出力、もしくは、信号の受信または送信が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
　なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
　また、本明細書等において、「電気的に接続」には、直接接続している場合と、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
　また、本明細書などにおいて、「平行」とは、例えば、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」および「直交」とは、例えば、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
　なお、本明細書などにおいて、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
　また、電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧と電位は互いに言い換えることが可能な場合が多い。本明細書などでは、特段の明示が無いかぎり、電圧と電位を言い換えることができるものとする。
　なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する。よって、「半導体」を「絶縁体」に置き換えて用いることも可能である。この場合、「半導体」と「絶縁体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「絶縁体」は、互いに読み換えることができる場合がある。
　また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する。よって、「半導体」を「導電体」に置き換えて用いることも可能である。この場合、「半導体」と「導電体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「導電体」は、互いに読み換えることができる場合がある。
　なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
　なお、本明細書等において、トランジスタの「オン状態」とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態（「導通状態」ともいう。）をいう。また、トランジスタの「オフ状態」とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態（「非導通状態」ともいう。）をいう。
　また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。
　また、本明細書等において、高電源電位（以下、「電源電位ＶＤＤ」、「ＶＤＤ」、「Ｈ電位」、または「Ｈ」ともいう）とは、低電源電位（以下、「電源電位ＶＳＳ」、「ＶＳＳ」、「Ｌ電位」、または「Ｌ」ともいう）よりも高い電位の電源電位を示す。また、ＶＳＳとは、ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（以下、単に「ＧＮＤ」、または「ＧＮＤ電位」ともいう）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
　また、本明細書等において、ゲートとは、ゲート電極およびゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
　また、本明細書等において、ソースとは、ソース領域、ソース電極、およびソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
　また、本明細書等において、ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
　また、図面などにおいて、配線および電極などの電位をわかりやすくするため、配線および電極などに隣接してＨ電位を示す“Ｈ”、またはＬ電位を示す“Ｌ”を付記する場合がある。また、電位変化が生じた配線および電極などには、“Ｈ”または“Ｌ”を囲み文字で付記する場合がある。また、トランジスタがオフ状態である場合、当該トランジスタに重ねて“×”記号を付記する場合がある。
　なお端子は、複数の端子の集合体を指す場合がある。複数の端子の集合体が有するそれぞれの端子には例えば独立した信号が与えられ、それぞれの端子に一以上の配線が電気的に接続される。
　トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子（ノード）を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する一対の入出力端子（ノード）は、トランジスタの型及び各端子（ノード）に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。一般的に、ｎ型トランジスタでは、低い電位が与えられるノードがソースと呼ばれ、高い電位が与えられるノードがドレインと呼ばれる。逆に、ｐ型トランジスタでは、低い電位が与えられるノードがドレインと呼ばれ、高い電位が与えられるノードがソースと呼ばれる。本明細書では、ゲート以外の２つの端子（ノード）を第１端子（ノード）、第２端子（ノード）と呼ぶ場合がある。
　本明細書では、回路構成やその動作の理解を容易にするため、トランジスタの２つの入出力端子（ノード）の一方をソースに、他方をドレインに限定して説明する場合がある。もちろん、駆動方法によっては、トランジスタの３つの端子に印加される電位の大小関係が変化し、ソースとドレインが入れ替わる場合がある。したがって、本発明の一態様において、トランジスタのソースとドレインの区別は、明細書および図面での記載に限定されるものではない。
　本明細書等において、能動素子（例えば、トランジスタ、ダイオードなど）、受動素子（例えば、容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定されている態様が、本明細書等に記載されている場合、接続先が特定されていない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
　本明細書等において、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能が特定できれば、発明の態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても接続先を特定すれば、発明の一態様が開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定することで、発明の一態様が開示されているものであり、発明の一態様を構成することが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様である半導体装置、および半導体装置の適用例について説明する。
＜半導体装置の構成例＞
　図１に示す半導体装置７００は、処理装置（ＰＵ：Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）２１、センサ回路３０１および電源回路１０を有する。
　ＰＵ２１は、端子８０、端子８１、端子８２、端子８３、端子９２および端子９４を有する。ＰＵ２１は、プログラム等に含まれる命令を実行する機能を有する。ＰＵ２１は、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタ）を用いた構成とすることにより、休止状態における消費電力を極めて低くすることができる。また、休止状態から通常状態への復帰に要する時間を極めて短くすることができる。ＰＵ２１の詳細については後述する。またＰＵ２１に替えて、後述するＰＵ２０を用いてもよい。後述するように、ＰＵ２０およびＰＵ２１は、プロセッサコア、電源管理装置、クロック制御回路、パワースイッチ、等を有する。プロセッサコアは、命令を処理することができる機能を有する回路であり、演算処理回路と呼ぶことが可能である。
　センサ回路３０１は、センサ素子７１０、検出部７１１、端子９０、端子９１および端子９３を有する。
　センサ回路３０１は、センサ素子７１０の検出結果に基づく信号をＰＵ２１に与える機能を有する。ＰＵ２１は、センサ回路３０１から与えられる信号を用いて命令を処理する機能を有する。また、ＰＵ２１は、センサ回路３０１が有する各回路を制御するための制御信号を与える機能を有する。
　またセンサ回路３０１は、判定回路７１２およびアナログデジタル変換回路７１３のいずれかまたは両方を有してもよい。
　センサ素子７１０により検出される信号は検出部７１１に与えられる。検出部７１１は、センサ素子７１０から与えられる検出信号を端子９１、および判定回路７１２、アナログデジタル変換回路７１３等の各回路に与える機能を有する。端子９１へ与えられた検出信号は、端子９１からＰＵ２１の端子９２に与えられる。検出部７１１はあらかじめ検出信号に増幅、圧縮、等の処理を加えてから各回路または端子に処理後の検出信号を与えてもよい。
　センサ素子７１０は、力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい、および赤外線から選ばれる一以上について、測定を行う機能を有することが好ましい。
　センサ素子７１０は、対象物７９９の状態を表すパラメータを測定する機能を有する。
　ＰＵ２１は対象物７９９に制御信号を与える機能を有することが好ましい。ＰＵ２１は対象物７９９と電気的に接続されてもよい。またＰＵ２１は、制御信号を無線で対象物７９９に与える機能を有してもよい。
　半導体装置７００が有するセンサ素子７１０は対象物７９９と電気的に接続されてもよいし、されなくてもよい。
　半導体装置７００は例えば対象物７９９に接するように配置されることが好ましい。あるいは、対象物７９９の近傍に設置されることが好ましい。半導体装置７００と対象物７９９との距離は、信号の検出可能な範囲に応じて決めればよい。例えば対象物７９９の振動を検知する場合には、半導体装置７００は対象物７９９に接するように配置されることが好ましい。あるいは、５ｍｍ以下の距離に配置されることが好ましい。例えば対象物７９９から半導体装置７００へ無線通信により検出データが与えられる場合には、無線通信が可能な範囲に半導体装置７００を配置すればよい。
　半導体装置７００はセンサ素子７１０により検出される信号を監視することができる。
　信号の監視とは例えば、基準となるデータと、検出された信号とを比較することを指す。あるいは信号の監視とは例えば、検出された信号が所望の範囲を逸脱しているか否かの判定を行うことを指す。検出された信号が所望の範囲を逸脱しているか否かの判定は例えば、検出された信号と、基準となるデータと、を比較することにより行うことができる。あるいは例えば、検出される波形の特徴量の抽出、より具体的には例えば周波数成分を抽出し、解析を行う。
　基準となるデータは、半導体装置７００が有するメモリに保存することができる。例えばＰＵ２１が有するキャッシュに保存される。キャッシュにＯＳトランジスタを用いたバックアップ回路を設け、データを退避させることにより、電源が遮断されていても、またはクロック信号が遮断されていても長時間データを保持することができる。また電源供給を再開した後、退避させたデータを高速に復帰させることができる。キャッシュおよびバックアップ回路の詳細については後述する。
　また、検出された信号も、キャッシュに保存することができる。
　また監視の過程において、検出信号を検証し、検証の結果に応じた制御信号を、ＰＵ２１から対象物７９９に与える。与えられた制御信号により、対象物７９９は例えば、動作を継続する、あるいは動作を制限する、あるいは動作を停止する。
　また、ＰＵ２１がニューラルネットワークを有してもよい。ニューラルネットワークを用いた演算により、信号の監視、および検証を行ってもよい。ＰＵ２１においてニューラルネットワークの学習を行ってもよいし、あらかじめ学習を行った結果をＰＵ２１のメモリに保存しておいてもよい。
　例えば、学習データとして異常な波形を学習し、ニューラルネットワークを用いて検出信号の解析を行う。
　ニューラルネットワークの構成例について、詳細は後述する。
　また、検出信号の監視は、常時行う必要はなく、監視を行わない期間にはＰＵ２１のプロセッサコアのパワーゲーティングを行い、ＰＵ２１を休止状態とし、消費電力を低減することができる。
　ＰＵ２１が休止状態である場合、センサ回路３０１も共に休止状態としてもよい。具体的には例えば、電源回路１０からの電源の供給を停止する。
　あるいは、ＰＵ２１が休止状態である場合において、センサ回路３０１は通常状態としてもよい。後述する通り、センサ回路３０１から信号を与え、ＰＵ２１を休止状態から通常状態に復帰することができる。
　またセンサ回路３０１は、判定回路７１２を有することが好ましい。判定回路７１２はセンサ素子７１０からの信号を判定する。判定回路７１２は例えば、センサ素子７１０からの信号と、所望のデータとの比較を行う。また判定回路７１２が検知する異常の一例として、センサ素子７１０により検出された信号が、所望の範囲を超える値を有する場合が挙げられる。
　センサ回路３０１が有するセンサ素子７１０が検出を行っている期間において、退避シークエンスを実行し、ＰＵ２１が有するプロセッサコア等のパワーゲーティングを行い、ＰＵ２１を休止状態とすることができる。
　ＰＵ２１は、判定回路７１２の判定結果に基づき、休止状態から通常状態へ復帰するか否かを決定する。より具体的には例えば、検出部７１１に与えられるセンサ素子７１０からの信号が、判定回路７１２において異常と判断された場合には、判定回路７１２から割り込み処理を要求する信号である信号ＩＮＴが端子８２に与えられる。信号ＩＮＴによりＰＵ２１は通常状態へ復帰し、検出部７１１からの検出信号の監視を開始する。
　本発明の一態様のＰＵ２１は、休止状態から通常状態への復帰に要する時間を短縮することができる。つまり、判定回路７１２が異常を検知した時刻からすみやかにＰＵ２１を復帰させることができ、すみやかに信号の検知を開始することができる。よって、異常が生じる時間が短い場合でも異常信号の取得を行うことができる。
　センサ回路３０１は、アナログデジタル変換回路７１３を有してもよい。アナログデジタル変換回路７１３は、検出部７１１に与えられるセンサ素子７１０からのアナログ信号をデジタル信号に変換し、判定回路７１２および端子９１に与える。端子９１へ与えられた信号はＰＵ２１の端子９２に与えられる。
　ＰＵ２１がアナログデジタル変換回路を有してもよい。センサ回路３０１から与えられる信号が、ＰＵ２１が有するアナログデジタル変換回路により処理されてもよい。
　検出部７１１は、サンプルホールド回路７１４を有してもよい。サンプルホールド回路はセンサ素子７１０により検出された信号を保持する機能を有する。ＯＳトランジスタを用いたサンプルホールド回路７１４の一例について、後述する。
　センサ回路３０１はメモリ７１５を有してもよい。メモリ７１５を、ＯＳトランジスタを用いた構成とすることにより、読み出しが速く、かつ長時間保持可能なメモリを実現することができる。ＯＳトランジスタを用いた構成のメモリの一例については後述する。
　ＰＵ２１は、センサ回路３０１が有するセンサ素子７１０、検出部７１１、判定回路７１２、アナログデジタル変換回路７１３、サンプルホールド回路７１４、メモリ７１５等の回路を制御する制御信号を与える機能を有することが好ましい。該信号は例えば、ＰＵ２１の端子９４からセンサ回路３０１の端子９３に与えられ、端子９３から各回路に与えられる。
　端子９０は、電源回路１０からセンサ回路３０１に電源が与えられる端子である。
　電源回路１０の電源として二次電池を用いることにより、ＰＵ２１およびセンサ回路３０１との一体化が容易となる。また、ＰＵ２１は休止状態とすることにより消費電力が低くなるため、二次電池の容量を小さくすることができる。一体化が容易であること、および二次電池の容量を小さくすることができることから、半導体装置７００の小型化を実現することができる。
　本発明の一態様の半導体装置は小型であり、消費電力も低い特徴を有する。よって簡便に様々な対象物に対して設置することができる。
　また、本発明の一態様の半導体装置は、Ｂｌｕｅｔｏｏｔｈ（登録商標）、Ｗｉ−Ｆｉ（登録商標）、４Ｇ、５Ｇ等により無線通信を行う機能を有することが好ましい。
　図２Ａに例示する半導体装置７００は、ＰＵ２１が通信回路４０２を有する。通信回路４０２は、信号の変調を行う機能、信号の復調を行う機能、等を有する。通信回路４０２はアンテナ４０１に電気的に接続される。
　図２Ｂには、複数の対象物７９９に対してそれぞれ、無線通信を行う機能を有する半導体装置７００を設置する例を示す。図２Ｂに示す制御装置７１７は、設置された複数の半導体装置７００との信号の送受信を無線で行うことができる。それぞれの半導体装置７００は、上述のアンテナ４０１を用いて制御装置７１７と無線通信を行うことができる。無線通信を行う場合は制御装置７１７と半導体装置７００との配線の接続が不要となり、半導体装置７００の設置の自由度が高まるとともに、一の制御装置７１７を用いて複数の半導体装置７００をまとめて制御することが簡便になる。
　半導体装置７００に搭載された電源回路１０が二次電池を有する場合には、無線給電により、該二次電池の充電を行ってもよい。
　半導体装置７００はセンサ回路３０１を複数有してもよい。図３には半導体装置７００が２つのセンサ回路３０１（以下、センサ回路３０１ａ、センサ回路３０１ｂ）を有する例を示す。センサ回路３０１ａが有する各回路、端子等の符号の末尾にはａを、センサ回路３０１ｂが有する各回路、端子等の符号の末尾にはｂを、それぞれ付す。
　ＰＵ２１が有する端子９４から、端子９３ａを介してセンサ回路３０１ａが有する各回路へ、端子９３ｂを介してセンサ回路３０１ｂが有する各回路へ、それぞれ制御信号が与えられる。検出部７１１ａおよびアナログデジタル変換回路７１３ａからの信号が端子９３ａを介して端子９４へ、検出部７１１ｂおよびアナログデジタル変換回路７１３ｂからの信号が端子９３ｂを介して端子９４へ、それぞれ与えられる。
　割り込み処理を要求する信号である信号ＩＮＴは、判定回路７１２ａおよび判定回路７１２ｂからそれぞれ、端子８２に与えられる。
　また、センサ回路３０１は、複数のセンサ素子７１０を有してもよい。図４は、センサ回路３０１が２つのセンサ素子７１０（以下、センサ素子７１０ｃ、センサ素子７１０ｄ）を有する例を示す。
　センサ素子７１０ｃおよびセンサ素子７１０ｄの検出信号は、検出部７１１に与えられる。図４では検出部７１１が２つのサンプルホールド回路７１４（以下、サンプルホールド回路７１４ｃ、サンプルホールド回路７１４ｄ）を有する例を示し、センサ素子７１０ｃの検出信号がサンプルホールド回路７１４ｃに、センサ素子７１０ｄの検出信号がサンプルホールド回路７１４ｄに、それぞれ与えられる。
＜半導体装置の動作例＞
　次に、図５を用いて本発明の一態様の半導体装置の動作例を説明する。
　ステップＳ０００乃至ステップＳ００９は、ＰＵ２１の動作を説明するステップであり、ステップＳ１００乃至ステップＳ１０６は、センサ回路３０１の動作を説明するステップである。
　まず、ステップＳ０００乃至ステップＳ００９と、ステップＳ１００乃至ステップ１０１と、を説明する。
　ステップＳ０００において、ＰＵ２１の処理を開始する。ステップＳ１００において、センサ回路３０１の処理を開始する。
　ステップＳ００１において、ＰＵ２１からセンサ回路３０１へデータの要求信号が与えられる。ステップＳ１０１において、センサ回路３０１からＰＵ２１へ第１の信号が与えられる。第１の信号は、センサ素子７１０の検出信号が、検出部７１１、アナログデジタル変換回路７１３等で処理された信号である。
　次にステップＳ００２において、第１の信号の処理を行う。信号の処理は例えば、周波数成分の抽出、ノイズの除去、フーリエ変換、波形の微分、等が挙げられる。なお、ステップＳ００２を行わずにステップＳ００３に進んでもよい。
　次にステップＳ００３において、処理された信号の解析を行う。信号の解析として例えば、基準データとの比較を行う。あるいは例えば、信号の統計処理を行う。統計処理として例えば最大値、最小値、中央値、平均値、標準偏差等を算出し、基準データとの比較を行う。あるいは例えばニューラルネットワークを用いた解析を行う。
　次にステップＳ００４において、ステップＳ００３の解析の結果、異常が検出された場合はステップＳ００９へ、検出されなかった場合はステップＳ００５へそれぞれ進む。
　ステップＳ００９では、対象物の動作を制御する。例えば制御装置７１７へ異常を知らせる信号を与え、制御装置７１７が対象物の動作を制御する。また、半導体装置７００や、制御装置７１７において、インジケータにより異常を表示してもよい。インジケータとして例えば、ランプの点灯または点滅、表示画面へのメッセージ入力、警告音を鳴らす、等が挙げられる。
　ステップＳ００５では、ＰＵ２１は休止状態へ移行する。
　次にステップＳ００６において、ＰＵ２１が割り込み信号を受信しない場合にはステップＳ００７へ進む。割り込み信号を受信した場合はステップＳ００８へ進み、ＰＵ２１は通常状態へ復帰し、ステップＳ００１へ戻る。
　ステップＳ００７において、ステップＳ００５から一定時間が経過していれば、ステップＳ００８へ進み、ＰＵ２１は通常状態へ復帰し、ステップＳ００１に戻る。一定時間が経過していない場合は、ステップＳ００６に戻る。ステップＳ００５からの経過時間についてはタイマー回路を用いて計測することができる。
　ステップＳ００１乃至ステップＳ００８を実行することにより、センサ回路３０１からの割り込み信号が与えられない場合には、ＰＵ２１は、一定時間おきに休止状態から通常状態へ復帰し、センサ回路３０１からの検出信号を受信することができる。また、センサ回路３０１から割り込み信号が与えられた場合にはＰＵ２１はすみやかに通常状態へ復帰し、ステップＳ００１に戻り、センサ回路３０１からの検出信号を受信することができる。本発明の一態様の半導体装置は、休止状態から通常状態への復帰に要する時間が短く、センサ回路３０１からの割り込み信号を受信した後、ＰＵ２１がすみやかに通常状態に復帰してセンサ回路３０１からの信号の処理、解析等を行うことができる。
　次にステップＳ１０２乃至ステップＳ１０６について説明する。
　ステップＳ１０２において、センサ回路３０１が処理を開始する。センサ素子７１０が検出を行う。
　次にステップＳ１０３において、センサ素子７１０は、検出部７１１に検出信号を与える。
　次にステップＳ１０４において、判定回路７１２に検出信号が与えられ、判定回路７１２は検出信号の判定を行う。ここでは、判定回路７１２、あるいはメモリにあらかじめ保存されているしきい値と、検出信号と、の比較を行う。なお、検出信号がアナログデジタル変換回路により処理された後に判定回路７１２に与えられてもよい。
　次にステップＳ１０５において、ステップＳ１０４にて行われた判定の結果、検出信号がしきい値を超えた場合にはステップＳ１０６に進む。しきい値を超えない場合にはステップＳ１０３に戻る。
　次にステップＳ１０６において、センサ回路３０１は、ＰＵ２１に割り込み信号を与える。
　図６ＡにはＰＵ２１およびセンサ回路３０１が搭載された半導体装置７００の斜視図の一例を示す。図６Ａに示す半導体装置７００では、一つの基板上にＰＵ２１およびセンサ回路３０１が設けられている。
　図６Ｂには制御装置７１７、および制御装置７１７により制御される複数の半導体装置７００の斜視図の一例を示す。
　図６Ｃは、対象物７９９の一例としてファンを用い、複数のファンの一つ一つに半導体装置７００を載せ、制御装置７１７によりそれぞれの半導体装置７００を制御する例を示す斜視図である。
　半導体装置７００はセンサ素子７１０として加速度センサを有する。センサ素子からの信号として加速度の時間変化データを取得することができる。得られるデータに対する処理として、高速フーリエ変換を行うことができる。
　加速度センサは、ファンの回転に伴う振動を検知することができる。ファンの回転部を駆動するモーター等に異常が発生する場合には、センサ素子から得られる信号に変化が生じる。半導体装置７００が有するＰＵ２１は、センサ素子から得られる検出信号を解析し、異常が発生していると判断される場合には、制御装置７１７に信号を送る。またこの時、半導体装置７００や、制御装置７１７において、インジケータで異常を知らせてもよい。制御装置７１７は、異常が発生している対象物７９９の動作を制限する。例えば、ファンの回転数を変更する、あるいはファンの回転を停止する。
　図７Ａにはサンプルホールド回路７１４の一例を示す。図７Ａに示すサンプルホールド回路７１４は、バッファ回路１２１、トランジスタ１２２、及び容量素子１２３を有する。なおトランジスタ１２２のソース又はドレインの他方にあるノードを、説明のため、ノードＮＤとする。
　センサ素子７１０からの信号である電位Ｖｓがサンプルホールド回路７１４のバッファ回路に与えられる。バッファ回路１２１は、サンプルホールド回路７１４に入力されるアナログデータ等の信号を増幅して出力する機能を有する。なお、バッファ回路１２１はトランジスタ１２２のゲート側に設ける構成としてもよい。
　トランジスタ１２２としてＯＳトランジスタを用いることが好ましい。ＯＳトランジスタはオフ電流が極めて低く、容量素子１２３は、トランジスタ１２２をオフにすることで、アナログ電位である、電位Ｖｉｎに応じた電荷をノードＮＤに保持する機能を有する。
　なおセンサ素子で得られるアナログ電位は、一定の場合もあれば、常に変動する場合もある。変動するアナログ電位をサンプリングする場合、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ）回路を介してサンプリングを行えばよい。相関二重サンプリング回路は、２つのタイミングの相対差を得ることで、ノイズ除去の用途に用いられている。
　図７Ｂは、相関二重サンプリング回路の一例を示す。相関二重サンプリング回路は、複数のサンプルホールド回路７１４Ａ乃至７１４Ｃを有する。サンプルホールド回路７１４Ａのトランジスタには制御信号φ１、サンプルホールド回路７１４Ｂ、７１４Ｃのトランジスタには制御信号φ２が与えられる。
　制御信号φ１及びφ２によってオフ状態になるトランジスタにＯＳトランジスタを用いることで、差を取るためにサンプリングされた電位の変動を少なくすることができる。そのため、相関二重サンプリング回路の精度を高めることができる。また、一旦電位をサンプリングした後は、サンプルホールド回路７１４Ａ乃至７１４Ｃが有するバッファ回路への電源の供給を停止することができ、消費電力の低減を図ることができる。
　図７Ｃには、図７Ｂに示す相関二重サンプリング回路の動作の一例となるタイミングチャートを示す。なお電位Ｖｓは、センサ素子７１０で得られる変動する電位であり、電位Ｖｉｎは、相関二重サンプリング回路を経たアナログ電位である。図７Ｃに示すように、電位Ｖｓが変動しても一定の周期でサンプリングして差をとることで、電位Ｖｉｎは電圧ΔＶで一定の電位となるアナログ電位として得ることができる。
＜処理装置の構成例１＞
　以下に、パワーゲーティングが可能な処理装置として処理装置２０および処理装置２１を示す。処理装置２０および処理装置２１はそれぞれ、上記に示す半導体装置７００が有する処理装置として用いることができる。また、処理装置２０および処理装置２１電源管理機構等についても合わせて説明する。
　図８Ａには、電源回路１０、および処理装置（ＰＵ：Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）２０を示す。ＰＵ２０は命令を実行する機能を有する回路である。ＰＵ２０は、１つのチップに集積された複数の機能回路を有する。ＰＵ２０は、プロセッサコア３０、電源管理装置（ＰＭＵ）６０、クロック制御回路６５、パワースイッチ（ＰＳＷ）７０、並びに、端子８０乃至端子８３を有する。図８Ａには、電源回路１０が、ＰＵ２０と異なるチップに設けられている例を示している。端子８０は、電源回路１０から電源電位ＭＶＤＤが入力される端子である。端子８１は、外部から基準クロック信号ＣＬＫＭが入力される端子である。端子８２は、外部から信号ＩＮＴが入力される端子である。信号ＩＮＴは割り込み処理を要求する割り込み信号である。信号ＩＮＴは、プロセッサコア３０およびＰＭＵ６０に入力される。端子８３は、ＰＭＵ６０で生成された制御信号が出力される端子であり、電源回路１０と電気的に接続されている。
　本発明の一態様の半導体装置において、本発明の一態様の処理装置が演算回路等で扱えるビット数は例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
＜プロセッサコア３０、記憶回路３１＞
　プロセッサコア３０は、命令を処理することができる機能を有する回路であり、演算処理回路と呼ぶことが可能である。記憶回路３１、および複数の組み合わせ回路３２等を有しており、これらにより、各種の機能回路が構成されている。例えば、記憶回路３１は、レジスタに含まれる。
　図８Ｂに示すように、記憶回路３１は、回路ＭｅｍＣ１および回路ＢＫＣ１を有する。回路ＭｅｍＣ１は、プロセッサコア３０が生成したデータを保持する機能を有し、例えば、フリップフロップ回路（ＦＦ）、ラッチ回路等で構成することができる。回路ＢＫＣ１は、回路ＭｅｍＣ１のバックアップ回路として機能することができ、電源が遮断されていても、またはクロック信号が遮断されていても長期間データを保持することが可能な回路である。このような記憶回路３１を有することで、プロセッサコア３０のパワーゲーティングを行うことが可能となる。電源を遮断する前に、記憶回路３１において、回路ＭｅｍＣ１のデータを回路ＢＫＣ１に退避しておくことで、電源遮断時のプロセッサコア３０の状態を保持することができるからである。電源供給が再開されると、回路ＢＫＣ１で保持されているデータが回路ＭｅｍＣ１に書き込まれるので、プロセッサコア３０を電源遮断時の状態に復帰することができる。よって、電源供給の再開後、ＰＵ２０は直ちに通常処理動作を行うことができる。
　回路ＢＫＣ１は、１のトランジスタ（ＭＷ１）および１の容量素子（ＣＢ１）を有する保持回路を少なくとも有する。図８Ｂに示す保持回路は、標準的なＤＲＡＭ（ダイナミックランダムアクセスメモリ）の１ＴＩＣ（１トランジスタ１容量素子）型メモリセルと同様な回路構成を有しており、書き込み、読み出し動作も同様に行うことができる。トランジスタＭＷ１の導通状態を制御することで、容量素子ＣＢ１の充電、放電が制御される。トランジスタＭＷ１をオフ状態とすることで、ノードＦＮ１は電気的に浮遊状態となる。トランジスタＭＷ１のオフ状態におけるドレイン電流（オフ電流）を極めて小さくすることで、ノードＦＮ１の電位の変動を抑えることができるため、回路ＢＫＣ１のデータ保持時間を長くすることができる。回路ＢＫＣ１のデータ保持時間は、トランジスタＭＷ１のリーク電流や、容量素子ＣＢ１の静電容量等で決まる。トランジスタＭＷ１をオフ電流が極めて小さなトランジスタとすることで、ＰＵ２０が稼働している期間は、回路ＢＫＣ１をリフレッシュする必要がない。よって、回路ＢＫＣ１を不揮発性記憶回路として用いることが可能となる。
　トランジスタＭＷ１としてチャネルが形成される半導体層に金属酸化物の一種である酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を含むトランジスタ（「ＯＳトランジスタ」または「ＯＳ−ＦＥＴ」ともいう。）を用いることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。ＯＳトランジスタでは、ソースードレイン間電圧が１０Ｖの状態で、チャネル幅１μｍあたりの規格化されたオフ電流を１０×１０−２１Ａ（１０ゼプトＡ）以下とすることが可能である。トランジスタＭＷ１をＯＳトランジスタとすることで、ＰＵ２０が動作している期間は、回路ＢＫＣ１は実質的に不揮発性記憶回路として機能させることができる。実施の形態２でＯＳトランジスタについて説明する。
　チャネルが形成される半導体層に用いる酸化物半導体膜は単層の酸化物半導体膜で形成してもよいし、積層の酸化物半導体膜で形成してもよい。チャネルが形成される半導体層を構成する酸化物半導体は、少なくともＩｎ、Ｇａ、ＳｎおよびＺｎのうちの１種以上の元素を含有する酸化物であることが好ましい。このような酸化物としては、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、Ｉｎ酸化物、Ｓｎ酸化物、Ｚｎ酸化物等を用いることができる。
　回路ＢＫＣ１は、電圧によってデータの書き込みを行うため、電流により書き込みを行うＭＲＡＭ（磁気抵抗ＲＡＭ）よりも書き込み電力を抑えることができる。また、ノードＦＮ１の負荷容量でデータを保持しているため、フラッシュメモリのようなデータの書き換え回数の制限がない。
　回路ＢＫＣ１において、データの書き込みに要するエネルギーは、容量素子ＣＢ１への電荷の充放電に伴うエネルギーに相当する。一方、ＭＲＡＭなどの２端子の記憶素子を用いた記憶回路では、データの書き込みに要するエネルギーは、当該記憶素子に電流が流れる際に消費されるエネルギーに相当する。ＭＲＡＭではデータの書き込み期間中に電流が流れ続けるため、データの書き込みに要するエネルギーが高くなる。このようなＭＲＡＭと比較して、回路ＢＫＣ１は、データの書き込みで消費されるエネルギーを小さくすることができる。したがって、バックアップ回路をＭＲＡＭで構成した記憶回路と比較して、記憶回路３１は、消費されるエネルギーを低減できるボルテージスケーリングおよびパワーゲーティングを行うことが可能な機会が多くなるため、ＰＵ２０の消費電力を低減することができる。
＜電源管理＞
　ＰＭＵ６０は、パワーゲーティング動作、クロックゲーティング動作、およびボルテージスケーリング動作等を制御する機能を有する。より具体的には、ＰＭＵ６０は、電源回路１０を制御することができる機能、記憶回路３１を制御することができる機能、クロック制御回路６５を制御することができる機能、およびＰＳＷ７０を制御することができる機能を有する。そのため、ＰＭＵ６０は、これら回路（電源回路１０、記憶回路３１、クロック制御回路６５、ＰＳＷ７０）を制御する制御信号を生成する機能を有する。ＰＭＵ６０は回路６１を有する。回路６１は、時間を計測することができる機能を有する。ＰＭＵ６０は、回路６１で得られる時間に関するデータをもとに、電源管理を行うことができる機能を有する。
　ＰＳＷ７０は、ＰＭＵ６０の制御信号に従い、ＰＵ２０への電源電位ＭＶＤＤの供給を制御することができる機能を有する。ここでは、ＰＳＷ７０を介してＰＵ２０に供給される電源電位を電源電位ＶＤＤと呼ぶこととする。プロセッサコア３０は複数の電源ドメインを有していてもよい。この場合、ＰＳＷ７０により、複数の電源ドメインへの電源供給を独立に制御できるようにすればよい。また、プロセッサコア３０は、パワーゲーティングを行う必要のない電源ドメインを有していてもよい。この場合、この電源ドメインにＰＳＷ７０を介さずに電源電位を供給してもよい。
　クロック制御回路６５は、基準クロック信号ＣＬＫＭが入力され、ゲーテッドクロック信号を生成し、出力する機能を有する。クロック制御回路６５は、ＰＭＵ６０の制御信号に従い、プロセッサコア３０へのクロック信号を遮断することができる機能を有している。電源回路１０は、ＰＭＵ６０の制御信号に従い、電源電位ＶＤＤの電位の大きさを変更できる機能を有する。
　プロセッサコア３０からＰＭＵ６０に出力される信号ＳＬＰは、プロセッサコア３０を休止状態に移行するトリガとなる信号である。ＰＭＵ６０は、信号ＳＬＰが入力されると、休止状態に移行するための制御信号を生成し、制御対象の機能回路に出力する。電源回路１０は、ＰＭＵ６０の制御信号に基づいて、電源電位ＭＶＤＤを通常動作時よりも低くする。休止状態が一定時間経過すると、ＰＭＵ６０は、ＰＳＷ７０を制御して、プロセッサコア３０への電源供給を遮断する。プロセッサコア３０が通常状態から休止状態に移行すると、ＰＭＵ６０は、プロセッサコア３０の電源電位ＶＤＤを下げるボルテージスケーリング動作を行う。休止状態の期間が設定された時間を超えると、プロセッサコア３０の消費電力をさらに低減するため、プロセッサコア３０への電源電位ＶＤＤの供給を停止するパワーゲーティング動作を行う。以下、図９、図１０を参照して、図８に示す半導体装置の電源管理について説明する。
　図９は、電源線３５の電位の変化を模式的に表している。電源線３５は、ＰＳＷ７０を介して電源電位ＶＤＤが供給される配線である。図の横軸は通常状態から休止状態になった経過時間（ｔｉｍｅ）であり、ｔ０、ｔ１等は時間を表している。図９Ａは、休止状態でパワーゲーティングのみを実行した例であり、図９Ｂは、休止状態でボルテージスケーリングのみを実行した例である。図９Ｃ、図９Ｄは、ボルテージスケーリングとパワーゲーティングとを実行する例である。通常状態では、電源回路１０から供給される電源電位ＭＶＤＤの大きさはＶＨ１であるとする。
　また、以下では、ＰＵ２０の電源モードを、電源オンモード、電源オフモード、低電源モードの３つのモードに区別する。電源オン（ｐｏｗｅｒ　ｏｎ）モードとは、通常処理が可能な電源電位ＶＤＤをＰＵ２０に供給するモードである。電源オフ（ｐｏｗｅｒ　ｏｆｆ）モードとは、ＰＳＷ７０により電源電位ＶＤＤの供給を停止するモードである。低電源（ｌｏｗ　ｐｏｗｅｒ）モードは、電源オンモードよりも低い電源電位ＶＤＤを供給するモードである。
　図９Ａの例を説明する。時間ｔ０で、プロセッサコア３０において休止状態に移行する処理が開始される。例えば、記憶回路３１のバックアップが行われる。ＰＭＵ６０はＰＳＷ７０を制御し、時間ｔ１でプロセッサコア３０への電源供給を遮断する。電源線３５は自然放電して、その電位は０Ｖまで低下する。これにより、休止状態でのプロセッサコア３０のリーク電流を大幅に低下することができるので、休止状態での消費電力（以下、待機電力と呼ぶ場合がある。）を削減することができる。外部からの割り込み要求等により通常状態に復帰する場合は、ＰＭＵ６０はＰＳＷ７０を制御し、ＶＤＤの供給を再開させる。ここでは、時間ｔ４で、ＶＤＤの供給が再開されている。電源線３５の電位は上昇し、時間ｔ６でＶＨ１になる。
　図９Ｂの例の場合は、ボルテージスケーリングを行うため、時間ｔ１で、ＰＭＵ６０が電源回路１０を制御し、電源電位ＭＶＤＤをＶＨ２に低下している。電源線３５の電位はやがてＶＨ２になる。時間ｔ４で、電源電位ＭＶＤＤがＶＨ２からＶＨ１に戻ると、電源線３５の電位は上昇し、時間ｔ５でＶＨ１になる。
　図９Ａの例の場合、休止状態から通常状態に復帰するのにかかる時間（オーバーヘッド時間）は、電源線３５の電位が０ＶからＶＨ１に上昇するのにかかる時間であり、また、復帰に要するエネルギーオーバヘッドは、電源線３５の負荷容量を０ＶからＶＨ１に充電するのに必要なエネルギーである。電源オフモードの期間（ｔ１−ｔ４）が十分に長ければ、ＰＵ２０の待機電力の削減には、パワーゲーティングが有効である。他方、期間（ｔ１−ｔ４）が短いと、電源が遮断されることで削減できる電力よりも、通常状態に復帰するのに要する電力の方が大きくなり、パワーゲーティングの効果を得ることができない。
　図９Ｂに示すボルテージスケーリングの例では、休止状態では電源線３５の電位はＶＨ２であるため、図９Ａのパワーゲーティングの例よりも待機電力の削減量は少ない。他方、図９Ｂの例では、電源線３５の電位の変動が小さいため、図９Ａの例よりも通常状態に復帰するのにかかる時間は短く、かつ復帰に要するエネルギーが少ない。そこで、図８に示す半導体装置では、ＰＵ２０の待機電力の削減をより効率よく行うため、パワーゲーティングとボルテージスケーリングとを組み合わせた電源管理を可能とする。図９Ｃ、および図９Ｄに電源管理の例を示す。
　図９Ｃに示すように、まず、休止状態ではボルテージスケーリング動作が行われ、電源オンモードから低電源モードに移行する。図９Ｂと同様に、時間ｔ１で、ＰＭＵ６０が電源回路１０を制御し、電源電位ＭＶＤＤをＶＨ２に低下するため、電源線３５の電位はやがてＶＨ２になる。低電源モードに移行してから一定期間（ｔ１−ｔ３）経過後、ＰＭＵ６０はＰＳＷ７０を制御し、電源オフモードとする。期間（ｔ３−ｔ４）は、ＰＵ２０にＶＨ２を供給しているよりも、通常状態に復帰するのに消費される電力を含んでもパワーゲーティングによってＰＵ２０の電源を遮断した方が電力を削減することが可能な期間である。
　例えば、電位ＶＨ２は、記憶回路３１の回路ＭｅｍＣ１でデータを保持することができる大きさの電源電位であり、電位ＶＨ３は、回路ＭｅｍＣ１のデータが失われてしまう電位であるとする。図８ＡのＰＵ２０では、回路ＢＫＣ１は、電源の供給が停止されている期間でもデータを保持することが可能な回路である。期間（ｔ０−ｔ１）で、記憶回路３１のデータを回路ＢＫＣ１に退避しておくことで、低電源モードにおいて、回路ＭｅｍＣ１のデータが失われてしまう電位ＶＨ３までＶＤＤを低下させることが可能である。これにより、ＰＵ２０の待機電力をさらに削減することができる。
　ＰＭＵ６０は、割り込み要求等に基づいて、ＰＵ２０を通常状態に復帰することができる機能を有する。ＰＭＵ６０は、電源回路１０を制御しＭＶＤＤの大きさをＶＨ１に昇圧し、また、ＰＳＷ７０を制御しＰＵ２０のＶＤＤの供給を再開する。時間ｔ４以降は電源オンモードである。時間ｔ６で電源線３５の電位が安定することで、時間ｔ６以降に、ＰＵ２０は通常動作が可能となる。
　図９Ｄには、時間ｔ３よりも前に通常動作に復帰させる割り込み要求がある例を示す。時間ｔ２以降は、電源オンモードである。時間ｔ２で、ＰＭＵ６０は、電源回路１０を制御しＭＶＤＤの大きさを電源オンモードの電位ＶＨ１に変更する。時間ｔ３で、電源線３５の電位はＶＨ１まで上昇する。
　図９Ｃおよび図９Ｄに示すように、休止状態において、電源線３５の電位をＶＨ１に戻すのに要する時間は、電源オフモードから電源オンモードに復帰させる方が、低電源モードから電源オンモードに復帰させるより長い。そのため、ＰＭＵ６０は、電源モードに応じて、プロセッサコア３０を休止状態から通常状態に復帰させる動作のタイミングを調節できる機能を有している。これにより、プロセッサコア３０を最短時間で休止状態から通常状態に復帰させることが可能になる。
　また、休止状態において、低電源モードから電源オフモードへの移行は、ＰＭＵ６０に設けられている回路６１で時間を計測することで可能となる。ＰＭＵ６０は、ＰＵ２０から信号ＳＬＰが入力されると、回路６１で時間の計測を開始する。低電源モードにしてから所定の時間が経過すると、ＰＭＵ６０は、電源オフモードに移行する。ＰＭＵ６０の制御信号によりＰＳＷ７０はオフとなり、ＶＤＤの供給を遮断する。このように、回路６１の計測データに基づく割り込み要求により、低電源モードから電源オフモードへ移行することが可能である。以下、図１０を参照して、ＰＭＵ６０の電源管理動作例を説明する。
　ＰＵ２０が通常動作を行っている。電源モードは電源オンモードであり、また、ＰＭＵ６０はアイドル状態（ステップＳ１０）である。ＰＭＵ６０は信号ＳＬＰが入力されるまでアイドル状態であり、信号ＳＬＰの入力をトリガに退避シークエンスを実行する（ステップＳ１１）。図１０の退避シークエンスの例では、まず、ＰＭＵ６０は、クロック制御回路６５に制御信号を出力し、クロック信号の出力を停止させる（ステップＳ１２）。次に、データの退避を行わせるための制御信号を記憶回路３１に出力する（ステップＳ１３）。記憶回路３１では、ＰＭＵ６０の制御信号に従い、回路ＭｅｍＣ１で保持しているデータを回路ＢＫＣ１に退避する。最後に、ＰＭＵ６０は、電源回路１０を制御し、ＭＶＤＤを低下させる。これらの動作により、電源モードは低電源モードに移行する（ステップＳ１４）。信号ＳＬＰが入力されると、ＰＭＵ６０は内蔵している回路６１を制御し、低電源モードの時間Ｔａを計測する（ステップＳ１５）。回路６１を動作させるタイミングは、退避シークエンスを実行している間であれば任意であり、例えば、信号ＳＬＰが入力された時、クロック制御回路６５に制御信号を出力する時、データ退避を開始する時、データ退避を終了した時、電源回路１０に制御信号を出力する時などが挙げられる。
　退避シークエンスの実行後、ＰＭＵ６０はアイドル状態となり（ステップＳ１６）、信号ＩＮＴの入力の監視、クロック制御回路６５の測定時間である時間Ｔａを監視する。信号ＩＮＴが入力されると復帰シークエンスに移行する（ステップＳ１７）。時間Ｔａが設定した時間Ｔｖｓを超えているか否を判定している（ステップＳ１８）。ＰＭＵ６０は、時間Ｔａが時間Ｔｖｓを超えていると、電源モードを電源オフモードに移行させる制御を行い（ステップＳ１９）、超えていなければアイドル状態が維持される（ステップＳ１６）。時間Ｔｖｓは、低電源モードであるよりも電源オフモードにした方が、プロセッサコア３０の待機電力を削減できるような時間にすればよい。
　ステップＳ１９では、ＰＭＵ６０はＰＳＷ７０にプロセッサコア３０への電源供給を遮断させる制御信号を出力する。電源オフモードにした後は、再びＰＭＵ６０は、アイドル状態となり（ステップＳ２０）、信号ＩＮＴの入力を監視する（ステップＳ２１）。信号ＩＮＴが入力されると、ＰＭＵ６０は復帰シークエンスを実行する。
　復帰シークエンスでは、まず、ＰＭＵ６０は電源オフモードから電源オンモードに移行させる（ステップＳ２２）。ＰＭＵ６０は電源回路１０を制御し、通常動作の電源電位を出力させる。かつ、ＰＭＵ６０はＰＳＷ７０を制御し、プロセッサコア３０へのＶＤＤの供給を再開させる。次に、記憶回路３１に制御信号を出力し、記憶回路３１のデータを復帰させる（ステップＳ２３）。記憶回路３１は、ＰＭＵ６０の制御信号に従い、回路ＢＫＣ１で保持されているデータを回路ＭｅｍＣ１に書き戻す。ＰＭＵ６０は、クロック信号を出力させる制御信号をクロック制御回路６５に出力する（ステップＳ２４）。クロック制御回路６５はＰＭＵ６０の制御信号に従い、クロック信号の出力を再開する。
　ステップＳ１７の判定処理から復帰シークエンスを実行する場合は、低電源モードから電源オンモードに復帰することとなり、ステップＳ２１の判定処理から復帰シークエンスを実行する場合よりも、電源線３５の電位を速く安定させることができる。そのため、ＰＭＵ６０では、ステップＳ１７から復帰シークエンスに移行する場合は、ステップＳ２１から復帰シークエンスに移行する場合よりも、ステップＳ２３を実行するタイミングを早くしている。これにより、プロセッサコア３０を休止状態から通常状態へ復帰させる時間を短くすることができる。
　以上述べたように、図８に示す半導体装置の電源管理では、ＰＵ２０が休止状態になると、まず、ボルテージスケーリング動作により、プロセッサコア３０へ供給する電源電位を低くすることでリーク電流を削減しつつ、休止状態から通常状態へ復帰する処理の時間およびエネルギーのオーバーヘッドを抑えている。休止状態が一定期間続くと、パワーゲーティング動作を行い、プロセッサコア３０のリーク電流を可能な限り抑えるようにしている。これにより、ＰＵ２０の処理能力を低下させずに、ＰＵ２０の休止状態での消費電力を削減することが可能になる。
＜＜処理装置の構成例２＞＞
　図１１Ａに、図８Ａの処理装置の変形例を示す。図１１Ａに示す処理装置（ＰＵ）２１は、ＰＵ２０にキャッシュ４０、およびパワースイッチ（ＰＳＷ）７１を追加したものである。キャッシュ４０は、ＰＵ２０と同様にパワーゲーティングおよびボルテージスケーリングが可能とされており、ＰＵ２１の電源モードと連動してキャッシュ４０の電源モードも変化する。ＰＳＷ７１は、キャッシュ４０への電源電位ＭＶＤＤの供給を制御する回路であり、ＰＭＵ６０により制御される。ここでは、ＰＳＷ７１を介してキャッシュ４０に入力される電源電位をＶＤＤ＿ＭＥＭとしている。キャッシュ４０には、プロセッサコア３０と同様にＰＭＵ６０からの制御信号、およびクロック制御回路６５からゲーテッドクロック信号が入力される。
＜キャッシュ４０＞
　キャッシュ４０は、使用頻度の高いデータを一時的に記憶しておく機能を有する記憶装置である。キャッシュ４０は、メモリアレイ４１、周辺回路４２、および制御回路４３を有する。メモリアレイ４１は、複数のメモリセル４５を有する。制御回路４３は、プロセッサコア３０の要求に従って、キャッシュ４０の動作を制御する。例えば、メモリアレイ４１の書き込み動作、読み出し動作を制御する。周辺回路４２は、制御回路４３からの制御信号に従い、メモリアレイ４１を駆動する信号を生成する機能を有する。メモリアレイ４１は、データを保持するメモリセル４５を有する。
　図１１Ｂに示すように、メモリセル４５は、回路ＭｅｍＣ２および回路ＢＫＣ２を有する。回路ＭｅｍＣ２は、通常動作においてアクセス対象となるメモリセルである。例えば、ＳＲＡＭ（スタティックランダムアクセスメモリ）のメモリセルを適用すればよい。回路ＢＫＣ２は、回路ＭｅｍＣ２のバックアップ回路として機能することができ、電源が遮断されていても、またはクロック信号が遮断されていても長期間データを保持することが可能な回路である。このようなメモリセル４５を設けることで、キャッシュ４０のパワーゲーティングを行うことが可能となる。電源を遮断する前に、メモリセル４５において、回路ＭｅｍＣ２のデータをＢＫＣ２に退避する。電源供給を再開した後、回路ＢＫＣ２で保持されているデータを回路ＭｅｍＣ２に書き戻すことで、ＰＵ２１を電源遮断前の状態に高速に復帰させることが可能である。
　メモリセル４５の回路ＢＫＣ２も図８Ｂの回路ＢＫＣ１と同様に、１のトランジスタ（ＭＷ２）および１の容量素子（ＣＢ２）を有する保持回路を少なくとも有する。つまり、回路ＢＫＣ２も標準的なＤＲＡＭの１Ｔ１Ｃ型メモリセルと同様な構成の保持回路を有する。トランジスタＭＷ２はオフ電流が極めて低いものである。トランジスタＭＷ２には、トランジスタＭＷ１と同様に、ＯＳトランジスタを適用すればよい。このような構成により、回路ＢＫＣ２も、電気的に浮遊状態であるノードＦＮ２の電位の変動を抑えることができるため、回路ＢＫＣ２は長期間データを保持することが可能である。回路ＢＫＣ２のデータ保持時間は、トランジスタＭＷ２のリーク電流や、容量素子ＣＢ２の静電容量等で決まる。トランジスタＭＷ２をオフ電流が極めて小さなトランジスタとすることで、回路ＢＫＣ２を、リフレッシュ動作が不要な不揮発性記憶回路として用いることが可能となる。
　図１１Ａに示すＰＵ２１においても、ＰＵ２０と同様に、ＰＭＵ６０が電源管理を行う。（図１０参照）。図１０に示すステップＳ１３では、記憶回路３１およびキャッシュ４０のデータの退避動作が行われる。ステップＳ１９では、ＰＳＷ７０およびＰＳＷ７１を制御し、プロセッサコア３０およびキャッシュ４０への電源供給を停止する。ステップＳ２２では、ＰＳＷ７０およびＰＳＷ７１を制御し、プロセッサコア３０およびキャッシュ４０への電源供給を再開する。ステップＳ２３では、記憶回路３１およびキャッシュ４０のデータの復帰動作が行われる。
　そのため、図１１に示す半導体装置も、図８に示す半導体装置と同様に、ボルテージスケーリングとパワーゲーティングとを組み合わせた電源管理が行われることで、ＰＵ２１の処理能力を低下させずに、ＰＵ２１の休止状態での電力を削減することが可能である。
＜＜プロセッサコアの構成例＞＞
　図１２にプロセッサコアの構成例を示す。図１２に示すプロセッサコア１３０は、制御装置１３１、プログラムカウンタ１３２、パイプラインレジスタ１３３、パイプラインレジスタ１３４、レジスタファイル１３５、算術論理演算装置（ＡＬＵ）１３６、およびデータバス１３７を有する。プロセッサコア１３０とＰＭＵやキャッシュ等の周辺回路とのデータのやり取りは、データバス１３７を介して行われる。
　制御装置１３１は、プログラムカウンタ１３２、パイプラインレジスタ１３３、パイプラインレジスタ１３４、レジスタファイル１３５、ＡＬＵ１３６、データバス１３７の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。ＡＬＵ１３６は、四則演算、論理演算などの各種演算処理を行う機能を有する。プログラムカウンタ１３２は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。
　パイプラインレジスタ１３３は、命令データを一時的に記憶する機能を有するレジスタである。レジスタファイル１３５は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ１３６の演算処理の結果得られたデータ、などを記憶することができる。パイプラインレジスタ１３４は、ＡＬＵ１３６の演算処理に利用するデータ、またはＡＬＵ１３６の演算処理により得られたデータなどを一時的に記憶する機能を有するレジスタである。
　図８Ｂの記憶回路３１は、プロセッサコア１３０に含まれているレジスタに用いられている。
＜記憶回路の構成例＞
　図８Ｂに示す記憶回路３１のより具体的な構成例を説明する。図１３は、記憶回路の構成の一例を示す回路図である。図１３に示す記憶回路１００はフリップフロップ回路として機能する。
　回路ＭｅｍＣ１に標準的なフリップフロップ回路（ＦＦ）を適用することが可能であり、例えば、マスタースレーブ型のＦＦを適用することができる。そのような構成例を図１３に示す。ＦＦ１１０は、トランスミッションゲート（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５）、インバータ回路（ＩＮＶ１、ＩＮＶ２）、およびＮＡＮＤ回路（ＮＡＮＤ１、ＮＡＮＤ２）を有する。信号ＲＥＳＥＴおよび信号ＯＳＲは、ＰＭＵ６０から出力される制御信号である。ＴＧ５には、信号ＯＳＲとその反転信号が入力される。ＴＧ１−ＴＧ４は、クロック信号ＣＬＫとその反転信号が入力される。ＴＧ１とＩＮＶ１の代わりに１つのクロックドインバータ回路を設けてもよい。ＴＧ２とＮＡＮＤ２との代わりに、１つのクロックドＮＡＮＤ回路を設けてもよい。ＴＧ３とＩＮＶ３との代わりに、クロックドインバータ回路を設けてもよい。ＴＧ５は、ＮＡＮＤ１の出力ノードとノードＮＲ１との間の導通状態を制御するスイッチとして機能する。ノードＮＢ１は、回路ＢＫＣ１０の入力ノードと電気的に接続され、ノードＮＲ１は回路ＢＫＣ１０の出力ノードと電気的に接続されている。
　図１３に示す回路ＢＫＣ１０は、ＦＦ１１０のバックアップ回路として機能する。回路ＢＫＣ１０は、回路ＲＴＣ１０、および回路ＰＣＣ１０を有する。回路ＢＫＣ１０に入力される信号（ＯＳＧ、ＯＳＣ、ＯＳＲ）は、ＰＭＵ６０から出力される制御信号である。電源電位ＶＳＳは、低電源電位であり、例えば接地電位（ＧＮＤ）や０Ｖとすればよい。ＦＦ１１０にも、ＢＫＣ１と同様に電源電位ＶＳＳ、電源電位ＶＤＤが入力されている。記憶回路１００において、ＶＤＤの供給はＰＭＵ６０により管理されている。
　回路ＲＴＣ１０は、トランジスタＭＷ１、トランジスタＭＡ１、およびトランジスタＭＲ１、ノードＦＮ１、ノードＮＫ１を有する。回路ＲＴＣ１０はデータを保持する機能を有し、ここでは、３Ｔ型のゲインセル構造の記憶回路で構成している。トランジスタＭＷ１は書き込みトランジスタであり、ＯＳトランジスタである。トランジスタＭＲ１は読み出しトランジスタであり、トランジスタＭＡ１は、増幅トランジスタでありかつ読み出しトランジスタである。ノードＦＮ１でデータが保持される。ノードＮＫ１はデータの入力ノードである。ノードＮＲ１は、回路ＲＴＣ１０のデータの出力ノードである。
　図１３には、回路ＢＫＣ１０が、退避動作でＦＦ１１０のスレーブ側ラッチ回路のデータを読み出し、かつ、復帰動作で保持しているデータをマスタ側のラッチ回路に書き戻す構成例を示す。退避するデータはマスタ側のラッチ回路のデータでもよい。また、スレーブ側のラッチ回路にデータを復帰してもよい。この場合、スレーブ側のラッチ回路にＴＧ５を設ければよい。
　また、回路ＲＴＣ１０のトランジスタＭＲ１およびトランジスタＭＡ１は、ｎ型でもｐ型でもよく、トランジスタＭＲ１およびトランジスタＭＡ１の導電型によって、信号ＯＳＲの電位および、トランジスタＭＡ１に供給する電源電位のレベルを変更すればよい。また、ＦＦ１１０の論理回路を適宜設定すればよい。例えば、トランジスタＭＲ１およびトランジスタＭＡ１がｐ型トランジスタである場合は、マスタ側ラッチ回路で、ＮＡＮＤ１とＩＮＶ３とを入れ替え、スレーブ側ラッチ回路でＩＮＶ２とＮＡＮＤ２とを入れ替えればよい。また、トランジスタＭＡ１にＶＳＳに変えてＶＤＤを入力するようにすればよい。
　回路ＢＫＣ１０は、電圧によってデータの書き込みを行うため、電流により書き込みを行うＭＲＡＭよりも書き込み電力を抑えることができる。また、ノードＦＮ１の負荷容量でデータを保持しているため、フラッシュメモリのようなデータの書き換え回数の制限がない。
　回路ＲＴＣ１０において、データの書き込みに要するエネルギーは、容量素子ＣＢ１への電荷の充放電に伴うエネルギーに相当する。一方、ＭＲＡＭなどの２端子の記憶素子を用いた記憶回路では、データの書き込みに要するエネルギーは、当該記憶素子に電流が流れる際に消費されるエネルギーに相当する。よって、データの書き込み期間中に電流が流れ続けるＭＲＡＭなどを用いた場合に比べて、回路ＢＫＣ１０は、データの退避により消費されるエネルギーを小さくすることができる。そのため、バックアップ回路に回路ＢＫＣ１０を設けることで、ＭＲＡＭを設ける場合と比較して、ＢＥＴ（損益分岐点到達時間，Ｂｒｅａｋ　Ｅｖｅｎ　Ｔｉｍｅ）を短くすることができる。その結果、消費されるエネルギーを低減できるパワーゲーティングを行う機会が増加し、半導体装置の消費電力を低減することができる。
　回路ＰＣＣ１０は、トランジスタＭＣ１およびトランジスタＭＣ２を有する。回路ＰＣＣ１０は、ノードＦＮ１をプリチャージする機能を有する。回路ＰＣＣ１０は、設けなくてもよい。後述するように、回路ＰＣＣ１０を設けることで、回路ＢＫＣ１０のデータ退避時間を短くすることができる。
＜記憶回路の動作例＞
　図１４は、記憶回路１００の動作の一例を示すタイミングチャートであり、制御信号（信号ＳＬＰ、信号ＲＥＳＥＴ、クロック信号ＣＬＫ、信号ＯＳＧ、信号ＯＳＲ）の波形、並びに、電源電位ＶＤＤ、ノードＦＮ１およびノードＮＲ１の電位の変化を示す。
［通常動作］
　図１４の「通常動作（Ｎｏｒｍａｌ　Ｏｐｅｒａｔｉｏｎ）」の期間について説明する。記憶回路１００には、電源電位ＶＤＤ、およびクロック信号ＣＬＫが供給されている。ＦＦ１１０が順序回路として機能している。信号ＲＥＳＥＴは高レベルが維持されるため、ＮＡＮＤ１およびＮＡＮＤ２はインバータ回路として機能する。回路ＢＫＣ１では、トランジスタＭＣ１がオフ状態であり、トランジスタＭＣ２およびトランジスタＭＷ１がオン状態であるため、ノードＦＮ１の電位は高レベルにプリチャージされている。
［データ退避］
　次に、図１４の「バックアップ（Ｂａｃｋ　ｕｐ）」の期間について説明する。まず、クロック信号ＣＬＫが停止される。これにより、ノードＮＢ１のデータの書き換えが停止される。図１４の例では、ノードＮＢ１の電位レベルは、ノードＮＲ１の電位が高レベル（”１”）であれば、低レベル（”０”）であり、低レベル（”０”）であれば高レベル（”１”）である。信号ＯＳＣが高レベルの期間に、ノードＮＢ１のデータがノードＦＮ１に退避される。具体的には、トランジスタＭＣ１およびトランジスタＭＷ１がオン状態であるため、ノードＦＮ１とノードＮＢ１が電気的に接続されている。信号ＯＳＧを低レベルにして、トランジスタＭＷ１がオフ状態にすることで、ノードＦＮ１が電気的に浮遊状態となり、回路ＢＫＣ１０はデータの保持状態となる。ノードＦＮ１の電位は、ノードＮＲ１が低レベル（“０”）であれば高レベルであり、高レベル（”１”）であれば低レベルである。
　信号ＯＳＧを低レベルにすることでデータの退避が終了するので、信号ＯＳＧを低レベルにした後、直ちに、ＰＵ２０のボルテージスケーリング動作を行うことができる。また、トランジスタＭＣ２により、通常動作時にノードＦＮ１を高レベルにプリチャージしているので、ノードＦＮ１を高レベルにするデータ退避動作では、ノードＦＮ１の電荷の移動が伴わない。このため、回路ＢＫＣ１０は、短時間で退避動作を完了させることができる。
　データ退避動作では、クロック信号ＣＬＫが非アクティブであればよく、図１４の例では、クロック信号ＣＬＫの電位を低レベルとしているが、高レベルとしてもよい。
［ボルテージスケーリング、低電源モード］
　次に、図１４の「低電源（Ｌｏｗ　ｐｏｗｅｒ）」の期間について説明する。信号ＯＳＣの立下りに連動して、ＰＭＵ６０は、ボルテージスケーリング動作を行う。これにより記憶回路１００は低電源モードに移行する。
［パワーゲーティング、電源オフモード］
　次に、図１４の「電源オフ（Ｐｏｗｅｒ　ｏｆｆ）」の期間について説明する。低電源モードに移行してから一定期間経過したら、ＰＭＵ６０は、パワーゲーティング動作を行い、記憶回路１００を電源オフモードにする。
［電源オンモード］
　次に、図１４の「電源オン（Ｐｏｗｅｒ　ｏｎ）」の期間について説明する。割り込み要求に従い、ＰＭＵ６０は、記憶回路１００を電源オンモードに復帰する。図１４の例では、ＶＤＤを供給する電源線の電位が安定すると、クロック信号ＣＬＫは高レベルになるようにしている。
［データ復帰］
　信号ＯＳＲが高レベルの期間にデータ復帰動作が行われる。信号ＲＥＳＥＴを高レベルとすることで、ノードＮＲ１の電位は高レベル（”１”）にプリチャージされる。信号ＯＳＲを高レベルとすることで、ＴＧ５がハイインピーダンス状態となり、かつトランジスタＭＲ１が導通状態となる。トランジスタＭＡ１の導通状態はノードＦＮ１の電位で決まる。ノードＦＮ１が高レベルであれば、トランジスタＭＡ１が導通状態であるため、ノードＮＲ１の電位は低下し、低レベル（”０”）となる。ノードＦＮ１が低レベルであれば、ノードＮＲ１の電位は高レベルが維持される。つまり、休止状態に移行する前の状態に、ＦＦ１１０の状態が復帰される。
　以上述べたように、信号ＲＥＳＥＴ、および信号ＯＳＲの立ち上がりにより、ノードＮＲ１に高レベルのデータの書き戻し（Ｒｅｓｔｏｒｅ）ができる。そのため、記憶回路１００は、復帰動作期間を短くすることができる。
　図１４では、電源オフモードから電源オンモードに復帰している例を示している。低電源モードから電源オンモードに復帰する場合は、ＶＤＤを供給する電源線の電位が安定するまでの期間Ｔｏｎが短くなる。この場合は、電源オフモードから復帰する場合よりも信号ＯＳＲの立ち上がりを早くするとよい。
［通常動作］
　次に、図１４の「通常動作（Ｎｏｒｍａｌ　ｏｐｅｒａｔｉｏｎ）」の期間について説明する。クロック信号ＣＬＫの供給を再開することで、通常動作が可能な状態に復帰する。信号ＯＳＧを高レベルにすることで、ノードＦＮ１は、回路ＰＣＣ１０によりプリチャージされ、高レベルとなる。
＜＜キャッシュ＞＞
　以下に、キャッシュ４０をＳＲＡＭで構成する例を説明する。
＜メモリセルの構成例＞
　図１５にキャッシュのメモリセルの構成の一例を示す。図１５に示すメモリセル１２０は、回路ＳＭＣ２０および回路ＢＫＣ２０を有する。回路ＳＭＣ２０は、標準的なＳＲＡＭのメモリセルと同様な回路構成とすればよい。図１５に示す回路ＳＭＣ２０は、インバータ回路ＩＮＶ１１、インバータ回路ＩＮＶ１２、トランジスタＭ１１、およびトランジスタＭ１２を有する。
　回路ＢＫＣ２０は、回路ＳＭＣ２０のバックアップ回路として機能する。回路ＢＫＣ２０は、トランジスタＭＷ１１、トランジスタＭＷ１２、容量素子ＣＢ１１、容量素子ＣＢ１２を有する。トランジスタＭＷ１１、ＭＷ１２はＯＳトランジスタである。回路ＳＭＣ２０は２つの１Ｔ１Ｃ型の保持回路を有しており、ノードＳＮ１とノードＳＮ２にそれぞれデータが保持される。トランジスタＭＷ１１および容量素子ＣＢ１１とでなる保持回路は、ノードＮＥＴ１のデータをバックアップできる機能を有する。トランジスタＭＷ１２および容量素子ＣＢ１２とでなる保持回路は、ノードＮＥＴ２のデータをバックアップできる機能を有する。
　メモリセル１２０は電源電位ＶＤＤＭＣ、ＶＳＳが供給されている。メモリセル１２０は、配線（ＷＬ、ＢＬ、ＢＬＢ、ＢＲＬ）と電気的に接続されている。配線ＷＬには、信号ＳＬＣが入力される。データ書き込み時には、配線ＢＬ、配線ＢＬＢには、データ信号Ｄ、データ信号ＤＢが入力される。データの読み出しは、配線ＢＬと配線ＢＬＢの電位を検出することで行われる。配線ＢＲＬには信号ＯＳＳが入力される。信号ＯＳＳはＰＭＵ６０から入力される信号である。
＜メモリセルの動作例＞
　メモリセル１２０の動作の一例を説明する。図１６は、メモリセル１２０のタイミングチャートの一例である。
［通常動作］
　回路ＭｅｍＣ２にアクセス要求が行われ、データの書き込み読み出しが行われる。回路ＢＫＣ２では、信号ＯＳＳは低レベルであるため、ノードＳＮ１およびノードＳＮ２が電気的に浮遊状態となっており、データ保持状態である。図１６の例では、ノードＳＮ１の電位は低レベル（”０”）であり、他方のノードであるノードＳＮ２の電位は、高レベル（”１”）である。
［データ退避］
　信号ＯＳＳを高レベルにすることで、トランジスタＭＷ１１、ＭＷ１２が導通状態となり、ノードＳＮ１、ＳＮ２は、それぞれ、ノードＮＥＴ１、ＮＥＴ２と同じ電位レベルとなる。図１６の例では、ノードＳＮ１、ＳＮ２の電位は、それぞれ、高レベル、低レベルとなる。信号ＯＳＳが低レベルとなり、回路ＢＫＣ２０がデータ保持状態となり、データ退避動作が終了する。
［ボルテージスケーリング、低電源モード］
　信号ＯＳＳの立下りに連動して、ＰＭＵ６０は、ボルテージスケーリング動作を行う。これによりキャッシュ４０は低電源モードに移行する。
［パワーゲーティング、電源オフモード］
　低電源モードに移行してから一定期間経過したら、ＰＭＵ６０は、パワーゲーティング動作を行い、キャッシュ４０を電源オフモードにする。
［データ復帰、電源オンモード］
　割り込み要求に従い、ＰＭＵ６０はキャッシュ４０を通常状態に復帰させる。信号ＯＳＳを高レベルにして、回路ＢＫＣ２０で保持されているデータを、回路ＳＭＣ２０に書き戻す。信号ＯＳＳが高レベルである期間中に、ＰＭＵ６０は、ボルテージスケーリング動作およびパワーゲーティング動作を行い、記憶回路１００を電源オンモードに復帰させる。図１４の例では、ＶＤＤを供給する電源線の電位が安定すると、クロック信号ＣＬＫは高レベルになるようにしている。ＶＤＤＭＣを供給する電源線の電位が安定したら、信号ＯＳＳを低レベルに戻し、データ復帰動作を終了させる。ノードＳＮ１、ＳＮ２の状態は、休止状態になる直前の状態に復帰している。
［通常動作］
　ＶＤＤＭＣの供給が再開されることで、回路ＳＭＣ２０は通常動作が可能な通常モードに復帰する。
　以上述べたように、ＯＳトランジスタを用いることで、電源が遮断されていても長期間データを保持することが可能なバックアップ回路を構成することができる。このバックアップ回路を備えることで、プロセッサコアおよびキャッシュのパワーゲーティングが可能となる。また、休止状態において、ボルテージスケーリングとパワーゲーティングを組み合わせた電源管理を行うことで、休止状態から通常状態へ復帰する処理に要するエネルギーおよび時間のオーバーヘッドを削減することができる。よって、処理装置の処理能力を低下させずに、電力の削減を効率よく行うことが可能となる。
＜メモリの一例＞
　以下に、本発明の一態様のＯＳトランジスタを用いたメモリについて説明する。
　本発明の一態様が有する蓄電装置は、メモリを有することが好ましい。メモリとして、ＯＳトランジスタを用いたメモリ装置を適用することができる。例えば、以下に説明するＮＯＳＲＡＭ（登録商標）、ＤＯＳＲＡＭ（登録商標）等を適用することができる。
　ＮＯＳＲＡＭとは、メモリセルの書き込みトランジスタがＯＳトランジスタで構成されているゲインセル型ＤＲＡＭのことである。ＮＯＳＲＡＭはＮｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭの略称である。以下にＮＯＳＲＡＭの構成例を示す。
　図１７ＡはＮＯＳＲＡＭの構成例を示すブロック図である。ＮＯＳＲＡＭ２４０には、パワードメイン２４２、２４３、パワースイッチ２４５乃至２４７が設けられている。パワードメイン２４２には、メモリセルアレイ２５０が設けられ、パワードメイン２４３にはＮＯＳＲＡＭ２４０の周辺回路が設けられている。周辺回路は、制御回路２５１、行回路２５２、列回路２５３を有する。
　外部からＮＯＳＲＡＭ２４０に電圧ＶＤＤＤ、電圧ＶＳＳＳ、電圧ＶＤＨＷ、電圧ＶＤＨＲ、電圧ＶＢＧ２、クロック信号ＧＣＬＫ２、アドレス信号Ａｄｄｒｅｓｓ、信号ＣＥ、信号ＷＥ、信号ＰＳＥ５が入力される。信号ＣＥ、信号ＷＥはチップイネーブル信号、書き込みイネーブル信号である。信号ＰＳＥ５は、パワースイッチ２４５乃至２４７のオンオフを制御する。パワースイッチ２４５乃至２４７は、パワードメイン２４３への電圧ＶＤＤＤ、電圧ＶＤＨＷ、電圧ＶＤＨＲの入力をそれぞれ制御する。
　なお、ＮＯＳＲＡＭ２４０に入力される電圧、信号等は、ＮＯＳＲＡＭ２４０の回路構成、動作方法に応じて適宜取捨される。例えば、ＮＯＳＲＡＭ２４０にパワーゲーティングされないパワードメインを設け、信号ＰＳＥ５を生成するパワーゲーティング制御回路を設けてもよい。
　メモリセルアレイ２５０は、メモリセル１１、書込みワード線ＷＷＬ、読出しワード線ＲＷＬ、書込みビット線ＷＢＬ、読出しビット線ＲＢＬ、ソース線ＳＬを有する。
　図１７Ｂに示すように、メモリセル１１は２Ｔ１Ｃ（２トランジスタ１容量）型のゲインセルであり、ノードＳＮ１、トランジスタＭ１、Ｍ２、容量素子Ｃ１を有する。トランジスタＭ１は書き込みトランジスタであり、バックゲートを有するＯＳトランジスタである。トランジスタＭ１のバックゲートは、電圧ＶＢＧ２を供給する配線ＢＧＬ２に電気的に接続されている。トランジスタＭ２は読出しトランジスタであり、ｐチャネル型Ｓｉトランジスタである。容量素子Ｃ１はノードＳＮ１の電圧を保持する保持容量である。
　電圧ＶＤＤＤ、電圧ＶＳＳＳはデータ“１”、“０”を表す電圧である。なお、書込みワード線ＷＷＬ、読出しワード線ＲＷＬの高レベル電圧は、電圧ＶＤＨＷ、電圧ＶＨＤＲである。
　図１８Ａにメモリセルアレイ２５０の構成例を示す。図１８に示すメモリセルアレイ２５０では、隣接する２行で１本のソース線が供給されている。
　メモリセル１１は原理的に書き換え回数に制限はなく、データの書き換えを低エネルギーで行え、データの保持に電力を消費しない。トランジスタＭ１が極小オフ電流のＯＳトランジスタであるため、メモリセル１１は長時間データを保持することが可能である。よって、ＮＯＳＲＡＭ２４０で、キャッシュメモリ装置を構成することで、キャッシュメモリ装置を、不揮発性の低消費電力なメモリ装置とすることができる。
　メモリセル１１の回路構成は、図１７Ｂの回路構成に限定されない。例えば、読出しトランジスタＭ２は、バックゲートを有するＯＳトランジスタ、またはｎチャネル型Ｓｉトランジスタでもよい。或いは、メモリセル１１は３Ｔ型ゲインセルでもよい。図１８Ｂ、図１８Ｃに３Ｔ型ゲインセルの例を示す。図１８Ｂに示すメモリセル１５は、トランジスタＭ３乃至Ｍ５、容量素子Ｃ３、ノードＳＮ３を有する。トランジスタＭ３乃至Ｍ５は、書込みトランジスタ、読出しトランジスタ、選択トランジスタである。トランジスタＭ３はバックゲートを有するＯＳトランジスタであり、トランジスタＭ４、Ｍ５はｐチャネル型Ｓｉトランジスタである。トランジスタＭ４、Ｍ５を、ｎチャネル型Ｓｉトランジスタまたはバックゲートを有するＯＳトランジスタで構成してもよい。図１８Ｃに示すメモリセル１６では、３個のトランジスタはバックゲートを有するＯＳトランジスタで構成されている。
　ノードＳＮ３は保持ノードである。容量素子Ｃ３はノードＳＮ３の電圧を保持するための保持容量である。容量素子Ｃ３を意図的に設けず、トランジスタＭ４のゲート容量などで保持容量を構成してもよい。配線ＰＤＬには固定電圧（例えば、ＶＤＤＤ）が入力される。配線ＰＤＬはソース線ＳＬに代わる配線であり、例えば、電圧ＶＤＤＤが入力される。
　制御回路２５１は、ＮＯＳＲＡＭ２４０の動作全般を制御する機能を有する。例えば、制御回路２５１は、信号ＣＥ、ＷＥを論理演算して、外部からのアクセスが書き込みアクセスであるか読み出しアクセスであるかを判断する。
　行回路２５２は、アドレス信号が指定する選択された行の書込みワード線ＷＷＬ、読出しワード線を選択する機能をもつ。列回路２５３は、アドレス信号が指定する列の書込みビット線にデータを書き込む機能、および当該列の読出しビット線からデータを読み出す機能をもつ。
　ＤＯＳＲＡＭとは、１Ｔ１Ｃ型のメモリセルを有するＲＡＭのことであり、Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭの略称である。以下、図１９を参照して、ＤＯＳＲＡＭについて説明する。
　図１９Ａに示すように、ＤＯＳＲＡＭ３５１のメモリセル１６は、ビット線ＢＬ１（またはＢＬＢ１）、ワード線ＷＬ１、配線ＢＧＬ６、ＰＬに電気的に接続される。ビット線ＢＬＢ１は、反転ビット線である、例えば、配線ＢＧＬ６、ＰＬには、電圧ＶＢＧ６、ＶＳＳＳが入力される。トランジスタＭ６、および容量素子Ｃ６を有する。トランジスタＭ６はバックゲートを有するＯＳトランジスタである。
　容量素子Ｃ６の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ３５１には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１６の回路構成が単純であるため、大容量化が容易である。メモリセル１６の書込みトランジスタがＯＳトランジスタであるので、ＤＯＳＲＡＭ３５１の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できる、あるいは、リフレッシュ動作を不要にすることができるため、リフレッシュ動作に要する電力を削減できる。
　図１９Ｂに示すように、ＤＯＳＲＡＭ３５１において、メモリセルアレイ３６１は、周辺回路３６５上に積層することができる。これは、メモリセル１６のトランジスタＭ６がＯＳトランジスタであるからである。
　メモリセルアレイ３６１には、複数のメモリセル１６が行列状に配置され、メモリセル１６の配列に応じて、ビット線ＢＬ１、ＢＬＢ１、ワード線ＷＬ１、配線ＢＧＬ６、ＰＬが設けられている。周辺回路３６５には、制御回路、行回路、列回路が設けられる。行回路は、アクセス対象のワード線ＷＬ１の選択等を行う。列回路は、ＢＬ１とＢＬＢ１とでなるビット線対に対して、データの書き込みおよび読出し等を行う。
　周辺回路３６５をパワーゲーティングするために、パワースイッチ３７１、３７３が設けられている。パワースイッチ３７１、３７３は、周辺回路３６５への電圧ＶＤＤＤ、ＶＤＨＷ６の入力をそれぞれ制御する。なお、電圧ＶＤＨＷ６はワード線ＷＬ１の高レベル電圧である。パワースイッチ３７１、３７３のオンオフは、信号ＰＳＥ６で制御される。
＜演算回路の一例＞
　次に、ニューラルネットワークの演算に用いることが可能な半導体装置の構成例について説明する。
　図２０Ａに示すように、ニューラルネットワークＮＮは入力層ＩＬｙ、出力層ＯＬｙ、中間層（隠れ層）ＨＬｙによって構成することができる。入力層ＩＬｙ、出力層ＯＬｙ、中間層ＨＬｙはそれぞれ、１又は複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬｙを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
　入力層ＩＬｙの各ニューロンには入力データが入力され、中間層ＨＬｙの各ニューロンには前層又は後層のニューロンの出力信号が入力され、出力層ＯＬｙの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
　図２０Ｂに、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
　このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、又は、メモリへのアクセス回数の減少による処理速度の向上及び消費電力の低減を図ることができる。
　積和演算回路は、チャネル形成領域にシリコン（単結晶シリコンなど）を含むトランジスタ（以下、Ｓｉトランジスタともいう）によって構成してもよいし、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）によって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路の機能を備えた半導体装置の構成例について説明する。
　図２１に、ニューラルネットワークの演算を行う機能を有する半導体装置ＭＡＣの構成例を示す。半導体装置ＭＡＣは、ニューロン間の結合強度（重み）に対応する第１のデータと、入力データに対応する第２のデータの積和演算を行う機能を有する。なお、第１のデータ及び第２のデータはそれぞれ、アナログデータ又は多値のデジタルデータ（離散的なデータ）とすることができる。また、半導体装置ＭＡＣは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。
　半導体装置ＭＡＣは、セルアレイＣＡ、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、回路ＣＬＤ、オフセット回路ＯＦＳＴ、及び活性化関数回路ＡＣＴＶを有する。
　セルアレイＣＡは、複数のメモリセルＭＣ及び複数のメモリセルＭＣｒｅｆを有する。図２１には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣ（ＭＣ［１，１］乃至［ｍ，ｎ］）と、ｍ個のメモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至［ｍ］）を有する構成例を示している。メモリセルＭＣは、第１のデータを格納する機能を有する。また、メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データはアナログデータ又は多値のデジタルデータとすることができる。
　メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、及び配線ＢＬ［ｊ］と接続されている。また、メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤｒｅｆ、配線ＢＬｒｅｆと接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線ＢＬ［ｊ］間を流れる電流をＩＭＣ［ｉ，ｊ］と表記し、メモリセルＭＣｒｅｆ［ｉ］と配線ＢＬｒｅｆ間を流れる電流をＩＭＣｒｅｆ［ｉ］と表記する。
　メモリセルＭＣ及びメモリセルＭＣｒｅｆの具体的な構成例を、図２２に示す。図２２には代表例としてメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］を示しているが、他のメモリセルＭＣ及びメモリセルＭＣｒｅｆにも同様の構成を用いることができる。メモリセルＭＣ及びメモリセルＭＣｒｅｆはそれぞれ、トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１を有する。ここでは、トランジスタＴｒ１１及びトランジスタＴｒ１２がｎチャネル型のトランジスタである場合について説明する。
　メモリセルＭＣにおいて、トランジスタＴｒ１１のゲートは配線ＷＬと接続され、ソース又はドレインの一方はトランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続され、ソース又はトレインの他方は配線ＷＤと接続されている。トランジスタＴｒ１２のソース又はドレインの一方は配線ＢＬと接続され、ソース又はドレインの他方は配線ＶＲと接続されている。容量素子Ｃ１１の第２の電極は、配線ＲＷと接続されている。配線ＶＲは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線ＶＲから低電源電位（接地電位など）が供給される場合について説明する。
　トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続されたノードを、ノードＮＭとする。また、メモリセルＭＣ［１，１］、［２，１］のノードＮＭを、それぞれノードＮＭ［１，１］、［２，１］と表記する。
　メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、メモリセルＭＣｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと接続され、配線ＢＬの代わりに配線ＢＬｒｅｆと接続されている。また、メモリセルＭＣｒｅｆ［１］、［２］において、トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続されたノードを、それぞれノードＮＭｒｅｆ［１］、［２］と表記する。
　ノードＮＭとノードＮＭｒｅｆはそれぞれ、メモリセルＭＣとメモリセルＭＣｒｅｆの保持ノードとして機能する。ノードＮＭには第１のデータが保持され、ノードＮＭｒｅｆには参照データが保持される。また、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣ［１，１］、ＩＭＣ［２，１］が流れる。また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］、［２］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣｒｅｆ［１］、ＩＭＣｒｅｆ［２］が流れる。
　トランジスタＴｒ１１は、ノードＮＭ又はノードＮＭｒｅｆの電位を保持する機能を有するため、トランジスタＴｒ１１のオフ電流は小さいことが好ましい。そのため、トランジスタＴｒ１１としてオフ電流が極めて小さいＯＳトランジスタを用いることが好ましい。これにより、ノードＮＭ又はノードＮＭｒｅｆの電位の変動を抑えることができ、演算精度の向上を図ることができる。また、ノードＮＭ又はノードＮＭｒｅｆの電位をリフレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することができる。
　トランジスタＴｒ１２は特に限定されず、例えばＳｉトランジスタ又はＯＳトランジスタなどを用いることができる。トランジスタＴｒ１２にＯＳトランジスタを用いる場合、トランジスタＴｒ１１と同じ製造装置を用いて、トランジスタＴｒ１２を作製することが可能となり、製造コストを抑制することができる。なお、トランジスタＴｒ１２はｎチャネル型であってもｐチャネル型であってもよい。
　電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］及び配線ＢＬｒｅｆと接続されている。電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］及び配線ＢＬｒｅｆに電流を供給する機能を有する。なお、配線ＢＬ［１］乃至［ｎ］に供給される電流値と配線ＢＬｒｅｆに供給される電流値は異なっていてもよい。ここでは、電流源回路ＣＳから配線ＢＬ［１］乃至［ｎ］に供給される電流をＩＣ、電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆと表記する。
　カレントミラー回路ＣＭは、配線ＩＬ［１］乃至［ｎ］及び配線ＩＬｒｅｆを有する。配線ＩＬ［１］乃至［ｎ］はそれぞれ配線ＢＬ［１］乃至［ｎ］と接続され、配線ＩＬｒｅｆは、配線ＢＬｒｅｆと接続されている。ここでは、配線ＩＬ［１］乃至［ｎ］と配線ＢＬ［１］乃至［ｎ］の接続箇所をノードＮＰ［１］乃至［ｎ］と表記する。また、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆと表記する。
　カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流ＩＣＭを配線ＩＬｒｅｆに流す機能と、この電流ＩＣＭを配線ＩＬ［１］乃至［ｎ］にも流す機能を有する。図２１には、配線ＢＬｒｅｆから配線ＩＬｒｅｆに電流ＩＣＭが排出され、配線ＢＬ［１］乃至［ｎ］から配線ＩＬ［１］乃至［ｎ］に電流ＩＣＭが排出される例を示している。また、カレントミラー回路ＣＭから配線ＢＬ［１］乃至［ｎ］を介してセルアレイＣＡに流れる電流を、ＩＢ［１］乃至［ｎ］と表記する。また、カレントミラー回路ＣＭから配線ＢＬｒｅｆを介してセルアレイＣＡに流れる電流を、ＩＢｒｅｆと表記する。
　回路ＷＤＤは、配線ＷＤ［１］乃至［ｎ］及び配線ＷＤｒｅｆと接続されている。回路ＷＤＤは、メモリセルＭＣに格納される第１のデータに対応する電位を、配線ＷＤ［１］乃至［ｎ］に供給する機能を有する。また、回路ＷＤＤは、メモリセルＭＣｒｅｆに格納される参照データに対応する電位を、配線ＷＤｒｅｆに供給する機能を有する。回路ＷＬＤは、配線ＷＬ［１］乃至［ｍ］と接続されている。回路ＷＬＤは、データの書き込みを行うメモリセルＭＣ又はメモリセルＭＣｒｅｆを選択するための信号を、配線ＷＬ［１］乃至［ｍ］に供給する機能を有する。回路ＣＬＤは、配線ＲＷ［１］乃至［ｍ］と接続されている。回路ＣＬＤは、第２のデータに対応する電位を、配線ＲＷ［１］乃至［ｍ］に供給する機能を有する。
　オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］及び配線ＯＬ［１］乃至［ｎ］と接続されている。オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流量、及び／又は、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至［ｎ］に出力する機能を有する。なお、オフセット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。セルアレイＣＡとオフセット回路ＯＦＳＴの間を流れる電流を、Ｉα［１］乃至［ｎ］と表記する。
　オフセット回路ＯＦＳＴの構成例を図２３に示す。図２３に示すオフセット回路ＯＦＳＴは、回路ＯＣ［１］乃至［ｎ］を有する。また、回路ＯＣ［１］乃至［ｎ］はそれぞれ、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１、及び抵抗素子Ｒ１を有する。各素子の接続関係は図２３に示す通りである。なお、容量素子Ｃ２１の第１の電極及び抵抗素子Ｒ１の第１の端子と接続されたノードを、ノードＮａとする。また、容量素子Ｃ２１の第２の電極、トランジスタＴｒ２１のソース又はドレインの一方、及びトランジスタＴｒ２２のゲートと接続されたノードを、ノードＮｂとする。
　配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電源電位ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電源電位ＶＳＳを供給する機能を有する。ここでは、電源電位ＶＤＤが高電源電位であり、電源電位ＶＳＳが低電源電位である場合について説明する。また、配線ＲＳＴは、トランジスタＴｒ２１の導通状態を制御するための電位を供給する機能を有する。トランジスタＴｒ２２、トランジスタＴｒ２３、配線ＶＤＤＬ、配線ＶＳＳＬ、及び配線ＶｂＬによって、ソースフォロワ回路が構成される。
　次に、回路ＯＣ［１］乃至［ｎ］の動作例を説明する。なお、ここでは代表例として回路ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至［ｎ］も同様に動作させることができる。まず、配線ＢＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電流と抵抗素子Ｒ１の抵抗値に応じた電位となる。また、このときトランジスタＴｒ２１はオン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ２１はオフ状態となる。
　次に、配線ＢＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ２１はオフ状態であり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化をΔＶＮａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。そして、トランジスタＴｒ２２のしきい値電圧をＶｔｈとすると、配線ＯＬ［１］から電位Ｖａ＋ΔＶＮａ−Ｖｔｈが出力される。ここで、Ｖａ＝Ｖｔｈとすることにより、配線ＯＬ［１］から電位ΔＶＮａを出力することができる。
　電位ΔＶＮａは、第１の電流から第２の電流への変化量、抵抗素子Ｒ１の抵抗値、及び電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１の抵抗値と電位Ｖｒｅｆは既知であるため、電位ΔＶＮａから配線ＢＬに流れる電流の変化量を求めることができる。
　上記のようにオフセット回路ＯＦＳＴによって検出された電流量、及び／又は電流の変化量に対応する信号は、配線ＯＬ［１］乃至［ｎ］を介して活性化関数回路ＡＣＴＶに入力される。
　活性化関数回路ＡＣＴＶは、配線ＯＬ［１］乃至［ｎ］、及び、配線ＮＩＬ［１］乃至［ｎ］と接続されている。活性化関数回路ＡＣＴＶは、オフセット回路ＯＦＳＴから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴＶによって変換された信号は、出力データとして配線ＮＩＬ［１］乃至［ｎ］に出力される。
　上記の半導体装置ＭＡＣを用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置ＭＡＣの動作例を説明する。
　図２４に半導体装置ＭＡＣの動作例のタイミングチャートを示す。図２４には、図２２における配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ［１］、配線ＷＤｒｅｆ、ノードＮＭ［１，１］、ノードＮＭ［２，１］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＲＷ［１］、及び配線ＲＷ［２］の電位の推移と、電流ＩＢ［１］−Ｉα［１］、及び電流ＩＢｒｅｆの値の推移を示している。電流ＩＢ［１］−Ｉα［１］は、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］に流れる電流の総和に相当する。
　なお、ここでは代表例として図２２に示すメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］に着目して動作を説明するが、他のメモリセルＭＣ及びメモリセルＭＣｒｅｆも同様に動作させることができる。
　まず、時刻Ｔ０１−Ｔ０２において、配線ＷＬ［１］の電位がハイレベル（Ｈｉｇｈ）となり、配線ＷＤ［１］の電位が接地電位（ＧＮＤ）よりもＶＰＲ−ＶＷ［１，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。また、配線ＲＷ［１］、及び配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位ＶＷ［１，１］はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、電位ＶＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶＰＲ−ＶＷ［１，１］、ノードＮＭｒｅｆ［１］の電位がＶＰＲとなる。
　このとき、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，０は、次の式で表すことができる。ここで、ｋはトランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、ＶｔｈはトランジスタＴｒ１２のしきい値電圧である。
　ＩＭＣ［１，１］，０＝ｋ（ＶＰＲ−ＶＷ［１，１］−Ｖｔｈ）２（Ｅ１）
　また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，０は、次の式で表すことができる。
　ＩＭＣｒｅｆ［１］，０＝ｋ（ＶＰＲ−Ｖｔｈ）２（Ｅ２）
　次に、時刻Ｔ０２−Ｔ０３において、配線ＷＬ［１］の電位がローレベル（Ｌｏｗ）となる。これにより、メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位が保持される。
　なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＮＭ［２，１］及びノードＮＭｒｅｆ［２］の電位を正確に保持することができる。
　次に、時刻Ｔ０３−Ｔ０４において、配線ＷＬ［２］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位よりもＶＰＲ−ＶＷ［２，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。なお、電位ＶＷ［２，１］はメモリセルＭＣ［２，１］に格納される第１のデータに対応する電位である。これにより、メモリセルＭＣ［２，１］及びメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［２，１］の電位がＶＰＲ−ＶＷ［２，１］、ノードＮＭｒｅｆ［２］の電位がＶＰＲとなる。
　このとき、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，０は、次の式で表すことができる。
　ＩＭＣ［２，１］，０＝ｋ（ＶＰＲ−ＶＷ［２，１］−Ｖｔｈ）２（Ｅ３）
　また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，０は、次の式で表すことができる。
　ＩＭＣｒｅｆ［２］，０＝ｋ（ＶＰＲ−Ｖｔｈ）２（Ｅ４）
　次に、時刻Ｔ０４−Ｔ０５において、配線ＷＬ［２］の電位がローレベルとなる。これにより、メモリセルＭＣ［２，１］及びメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［２，１］及びノードＮＭｒｅｆ［２］の電位が保持される。
　以上の動作により、メモリセルＭＣ［１，１］、［２，１］に第１のデータが格納され、メモリセルＭＣｒｅｆ［１］、［２］に参照データが格納される。
　ここで、時刻Ｔ０４−Ｔ０５において、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流を考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流が供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆ、配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，０とすると、次の式が成り立つ。
　ＩＣｒｅｆ−ＩＣＭ，０＝ＩＭＣｒｅｆ［１］，０＋ＩＭＣｒｅｆ［２］，０（Ｅ５）
　配線ＢＬ［１］には、電流源回路ＣＳからの電流が供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。また、配線ＢＬ［１］からオフセット回路ＯＦＳＴに電流が流れる。電流源回路ＣＳから配線ＢＬ［１］に供給される電流をＩＣ，０、配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，０とすると、次の式が成り立つ。
　ＩＣ−ＩＣＭ，０＝ＩＭＣ［１，１］，０＋ＩＭＣ［２，１］，０＋Ｉα，０（Ｅ６）
　次に、時刻Ｔ０５−Ｔ０６において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となる。このとき、メモリセルＭＣ［１，１］、及びメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１には電位ＶＸ［１］が供給され、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。なお、電位ＶＸ［１］はメモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位である。
　トランジスタＴｒ１２のゲートの電位の変化量は、配線ＲＷの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１１の容量、トランジスタＴｒ１２のゲート容量、及び寄生容量などによって算出される。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ１２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位ＶＸを決定すればよい。
　メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］の容量素子Ｃ１１に電位ＶＸ［１］が供給されると、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。
　ここで、時刻Ｔ０５−Ｔ０６において、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，１は、次の式で表すことができる。
　ＩＭＣ［１，１］，１＝ｋ（ＶＰＲ−ＶＷ［１，１］＋ＶＸ［１］−Ｖｔｈ）２（Ｅ７）
　すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［１，１］＝ＩＭＣ［１，１］，１−ＩＭＣ［１，１］，０増加する。
　また、時刻Ｔ０５−Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，１は、次の式で表すことができる。
　ＩＭＣｒｅｆ［１］，１＝ｋ（ＶＰＲ＋ＶＸ［１］−Ｖｔｈ）２（Ｅ８）
　すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［１］＝ＩＭＣｒｅｆ［１］，１−ＩＭＣｒｅｆ［１］，０増加する。
　また、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，１とすると、次の式が成り立つ。
　ＩＣｒｅｆ−ＩＣＭ，１＝ＩＭＣｒｅｆ［１］，１＋ＩＭＣｒｅｆ［２］，１（Ｅ９）
　配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，１とすると、次の式が成り立つ。
　ＩＣ−ＩＣＭ，１＝ＩＭＣ［１，１］，１＋ＩＭＣ［２，１］，１＋Ｉα，１（Ｅ１０）
　そして、式（Ｅ１）乃至式（Ｅ１０）から、電流Ｉα，０と電流Ｉα，１の差（差分電流ΔＩα）は次の式で表すことができる。
　ΔＩα＝Ｉα，１−Ｉα，０＝２ｋＶＷ［１，１］ＶＸ［１］（Ｅ１１）
　このように、差分電流ΔＩαは、電位ＶＷ［１，１］とＶＸ［１］の積に応じた値となる。
　その後、時刻Ｔ０６−Ｔ０７において、配線ＲＷ［１］の電位は基準電位となり、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
　次に、時刻Ｔ０７−Ｔ０８において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となり、配線ＲＷ［２］の電位が基準電位よりもＶＸ［２］大きい電位となる。これにより、メモリセルＭＣ［１，１］、及びメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１に電位ＶＸ［１］が供給され、容量結合によりノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。また、メモリセルＭＣ［２，１］、及びメモリセルＭＣｒｅｆ［２］のそれぞれの容量素子Ｃ１１に電位ＶＸ［２］が供給され、容量結合によりノードＮＭ［２，１］及びノードＮＭｒｅｆ［２］の電位がそれぞれＶＸ［２］上昇する。
　ここで、時刻Ｔ０７−Ｔ０８において、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，１は、次の式で表すことができる。
　ＩＭＣ［２，１］，１＝ｋ（ＶＰＲ−ＶＷ［２，１］＋ＶＸ［２］−Ｖｔｈ）２（Ｅ１２）
　すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［２，１］＝ＩＭＣ［２，１］，１−ＩＭＣ［２，１］，０増加する。
　また、時刻Ｔ０７−Ｔ０８において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，１は、次の式で表すことができる。
　ＩＭＣｒｅｆ［２］，１＝ｋ（ＶＰＲ＋ＶＸ［２］−Ｖｔｈ）２（Ｅ１３）
　すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［２］＝ＩＭＣｒｅｆ［２］，１−ＩＭＣｒｅｆ［２］，０増加する。
　また、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，２とすると、次の式が成り立つ。
　ＩＣｒｅｆ−ＩＣＭ，２＝ＩＭＣｒｅｆ［１］，１＋ＩＭＣｒｅｆ［２］，１（Ｅ１４）
　配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，２とすると、次の式が成り立つ。
　ＩＣ−ＩＣＭ，２＝ＩＭＣ［１，１］，１＋ＩＭＣ［２，１］，１＋Ｉα，２（Ｅ１５）
　そして、式（Ｅ１）乃至式（Ｅ８）、及び、式（Ｅ１２）乃至式（Ｅ１５）から、電流Ｉα，０と電流Ｉα，２の差（差分電流ΔＩα）は次の式で表すことができる。
　ΔＩα＝Ｉα，２−Ｉα，０＝２ｋ（ＶＷ［１，１］ＶＸ［１］＋ＶＷ［２，１］ＶＸ［２］）（Ｅ１６）
　このように、差分電流ΔＩαは、電位ＶＷ［１，１］と電位ＶＸ［１］の積と、電位ＶＷ［２，１］と電位ＶＸ［２］の積と、を足し合わせた結果に応じた値となる。
　その後、時刻Ｔ０８−Ｔ０９において、配線ＲＷ［１］、［２］の電位は基準電位となり、ノードＮＭ［１，１］、［２，１］及びノードＮＭｒｅｆ［１］、［２］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
　式（Ｅ１１）及び式（Ｅ１６）に示されるように、オフセット回路ＯＦＳＴに入力される差分電流ΔＩαは、第１のデータ（重み）に対応する電位ＶＷと、第２のデータ（入力データ）に対応する電位ＶＸの積の項を有する式から算出することができる。すなわち、差分電流ΔＩαをオフセット回路ＯＦＳＴで計測することにより、第１のデータと第２のデータの積和演算の結果を得ることができる。
　なお、上記では特にメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］に着目したが、メモリセルＭＣ及びメモリセルＭＣｒｅｆの数は任意に設定することができる。メモリセルＭＣ及びメモリセルＭＣｒｅｆの行数ｍを任意の数ｉとした場合の差分電流ΔＩαは、次の式で表すことができる。
　ΔＩα＝２ｋΣｉＶＷ［ｉ，１］ＶＸ［ｉ］（Ｅ１７）
　また、メモリセルＭＣ及びメモリセルＭＣｒｅｆの列数ｎを増やすことにより、並列して実行される積和演算の数を増やすことができる。
　以上のように、半導体装置ＭＡＣを用いることにより、第１のデータと第２のデータの積和演算を行うことができる。なお、メモリセルＭＣ及びメモリセルＭＣｒｅｆとして図２２に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置ＭＡＣの回路規模の縮小を図ることができる。
　半導体装置ＭＡＣをニューラルネットワークにおける演算に用いる場合、メモリセルＭＣの行数ｍは一のニューロンに供給される入力データの数に対応させ、メモリセルＭＣの列数ｎはニューロンの数に対応させることができる。例えば、図２０Ａに示す中間層ＨＬにおいて半導体装置ＭＡＣを用いた積和演算を行う場合を考える。このとき、メモリセルＭＣの行数ｍは、入力層ＩＬから供給される入力データの数（入力層ＩＬのニューロンの数）に設定し、メモリセルＭＣの列数ｎは、中間層ＨＬのニューロンの数に設定することができる。
　なお、半導体装置ＭＡＣを適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置ＭＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマシンを含む）などに用いることもできる。
　以上のように、半導体装置ＭＡＣを用いることにより、ニューラルネットワークの積和演算を行うことができる。さらに、セルアレイＣＡに図２２に示すメモリセルＭＣ及びメモリセルＭＣｒｅｆを用いることにより、演算精度の向上、消費電力の削減、又は回路規模の縮小を図ることが可能な集積回路を提供することができる。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なトランジスタの構成について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
　半導体装置の断面構造の一部を図２５に示す。図２５に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、容量６００と、を有している。図２７Ａはトランジスタ５００のチャネル長方向の断面図であり、図２７Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図２７Ｃはトランジスタ５５０のチャネル幅方向の断面図である。例えば、トランジスタ５００はＯＳトランジスタであり、上記実施の形態で述べたＯＳトランジスタとして用いることができる。トランジスタ５５０は上記実施の形態で述べたＳｉトランジスタに適用可能な構成である。また、容量６００は上記の実施の形態で述べた容量素子に適用可能な構成である。
　トランジスタ５００は、ＯＳトランジスタである。トランジスタ５００は、オフ電流が極めて少ない。よって、トランジスタ５００を介して記憶ノードに書き込んだデータ電圧あるいは電荷を長期間保持することが可能である。つまり、記憶ノードのリフレッシュ動作頻度を低減、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
　図２５では、トランジスタ５００はトランジスタ５５０の上方に設けられ、容量６００はトランジスタ５５０、およびトランジスタ５００の上方に設けられている。
　トランジスタ５５０は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　図２７Ｃに示すように、トランジスタ５５０は、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。
　なお、トランジスタ５５０は、ｐチャネル型のトランジスタ、あるいはｎチャネル型のトランジスタのいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５５０をＨＥＭＴとしてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　トランジスタ５５０は、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いて形成してもよい。
　また、ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
　なお、図２５に示すトランジスタ５５０は一例であり、その構成に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（ｎチャネル型トランジスタのみ、などと同極性のトランジスタを意味する）とする場合、図２６に示すように、トランジスタ５５０の構成を、トランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
　トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、またはトランジスタ５５０などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい、低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２５では、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ５５０と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。
　絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図２５では、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図２５では、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図２５では、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
　絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ５５０を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物に対するバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量６００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ５５０とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図２７Ａおよび図２７Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６および導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａおよび導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面および側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。導電体５４２ａおよび導電体５４２ｂをまとめて導電体５４２と記す場合がある。
　また、図２７Ａおよび図２７Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図２７Ａおよび図２７Ｂに示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図２７Ａおよび図２７Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。
　なお、本明細書などにおいて、酸化物５３０ａ、および酸化物５３０ｂをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、または３層以上の積層構成を設ける構成にしてもよい。
　また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図２５、図２６、および図２７Ａに示すトランジスタ５００は一例であり、その構成に限定されず、回路構成や駆動方法などに応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１ゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２ゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧をより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
　本明細書等において、一対のゲート電極（第１のゲート電極、および第２のゲート電極）の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構成を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構成とよぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構成は、Ｆｉｎ型構成およびプレーナ型構成とは異なる。Ｓ−ｃｈａｎｎｅｌ構成を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａおよび導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構成として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を導電体５０３ａと導電体５０３ｂの積層で図示したが、導電体５０３は単層構成であってもよい。
　絶縁体５２０、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書などでは、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（「脱水」または「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（「加酸素化処理」ともいう。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２にゲッタリングされる場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０を得ることができる。
　なお、図２７Ａおよび図２７Ｂのトランジスタ５００では、３層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、および絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、または４層以上の積層構成を有していてもよい。その場合、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いる。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。
　酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行なってもよいし、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行なってもよい。なお、酸化物半導体として機能する金属酸化物については、他の実施の形態で詳細に説明する。
　また、酸化物５３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａおよび酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａおよび酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２ａ、および導電体５４２ｂが設けられる。導電体５４２ａ、および導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があるため好ましい。
　また、図２７Ａでは、導電体５４２ａ、および導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構成、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、タングステン膜上に銅膜を積層する二層構成としてもよい。
　また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構成、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構成等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
　また、図２７Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、および領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア密度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２ａ、および導電体５４２ｂを覆うように設けられ、導電体５４２ａ、および導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタンまたは、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコンまたは窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、およびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、および導電体５４２ｂが耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、および水素などの不純物が絶縁体５４５を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
　絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体５４５が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構成とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構成とすることができる。
　第１のゲート電極として機能する導電体５６０は、図２７Ａおよび図２７Ｂでは２層構成として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構成としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層構成としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、および導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、および酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａ、および導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６、および導電体５４８と同様の構成である。
　絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
　導電体５４６、および導電体５４８は、容量６００、トランジスタ５００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　また、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５２２または絶縁体５１４に達する開口を形成し、絶縁体５２２または絶縁体５１４に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２または絶縁体５１４と同様の材料を用いればよい。
　続いて、トランジスタ５００の上方には、容量６００が設けられている。容量６００は、導電体６１０と、導電体６２０と、絶縁体６３０とを有する。
　また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
　導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　本実施の形態では、導電体６１２、および導電体６１０を単層構成で示したが、当該構成に限定されず、２層以上の積層構成でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構成と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
　導電体６２０、および絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
　本発明の一態様の半導体装置に用いることができる基板としては、ガラス基板、石英基板、サファイア基板、セラミック基板、金属基板（例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ボイルを有する基板など）、半導体基板（例えば、単結晶半導体基板、多結晶半導体基板、または化合物半導体基板など）ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノシリケートガラス、またはアルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。他にも、結晶化ガラスなどを用いることができる。
　または、基板として、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどを用いることができる。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド樹脂、エポキシ樹脂、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
　また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタ、抵抗、および／または容量などを形成してもよい。または、基板と、トランジスタ、抵抗、および／または容量などの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタ、抵抗、および／または容量などは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構成の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成、水素を含むシリコン膜等を用いることができる。
　つまり、ある基板上に半導体装置を形成し、その後、別の基板に半導体装置を転置してもよい。半導体装置が転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、可撓性を有する半導体装置の製造、壊れにくい半導体装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
　可撓性を有する基板上に半導体装置を設けることで、重量の増加を抑え、且つ破損しにくい半導体装置を提供することができる。
＜トランジスタの変形例１＞
　図２８Ａ、図２８Ｂ、および図２８Ｃに示すトランジスタ５００Ａは、図２７Ａ、図２７Ｂに示す構成のトランジスタ５００の変形例である。図２８Ａはトランジスタ５００Ａの上面図であり、図２８Ｂはトランジスタ５００Ａのチャネル長方向の断面図であり、図２８Ｃはトランジスタ５００Ａのチャネル幅方向の断面図である。なお、図２８Ａの上面図では、図の明瞭化のために一部の要素の記載を省略している。図２８Ａ、図２８Ｂ、および図２８Ｃに示す構成は、トランジスタ５５０等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。
　図２８Ａ、図２８Ｂ、および図２８Ｃに示す構成のトランジスタ５００Ａは、絶縁体５５２、絶縁体５１３および絶縁体４０４を有する点が、図２７Ａ、図２７Ｂに示す構成のトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５２が設けられ、導電体５４０ｂの側面に接して絶縁体５５２が設けられる点が、図２７Ａ、図２７Ｂに示す構成のトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図２７Ａ、図２７Ｂに示す構成のトランジスタ５００と異なる。
　図２８Ａ、図２８Ｂ、および図２８Ｃに示す構成のトランジスタ５００Ａは、絶縁体５１２上に絶縁体５１３が設けられる。また、絶縁体５７４上、および絶縁体５１３上に絶縁体４０４が設けられる。
　図２８Ａ、図２８Ｂ、および図２８Ｃに示す構成のトランジスタ５００Ａでは、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、および絶縁体５７４がパターニングされており、絶縁体４０４がこれらを覆う構成になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体５１３の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体５１３によって外部から隔離される。
　絶縁体５１３および絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一）または水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体５１３および絶縁体４０４として、水素バリア性が高い材料である、窒化シリコンまたは窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５００Ａの特性低下を抑制できる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。
　絶縁体５５２は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、および絶縁体５４４に接して設けられる。絶縁体５５２は、水素または水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５２として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、または窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５２として用いると好適である。絶縁体５５２として水素バリア性が高い材料を用いることにより、水または水素等の不純物が、絶縁体５８０等から導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａおよび導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。
＜トランジスタの変形例２＞
　図２９Ａ、図２９Ｂおよび図２９Ｃを用いて、トランジスタ５００Ｂの構成例を説明する。図２９Ａはトランジスタ５００Ｂの上面図である。図２９Ｂは、図２９Ａに一点鎖線で示すＬ１−Ｌ２部位の断面図である。図２９Ｃは、図２９Ａに一点鎖線で示すＷ１−Ｗ２部位の断面図である。なお、図２９Ａの上面図では、図の明瞭化のために一部の要素の記載を省略している。
　トランジスタ５００Ｂはトランジスタ５００の変形例であり、トランジスタ５００に置き換え可能なトランジスタである。よって、説明の繰り返しを防ぐため、主にトランジスタ５００Ｂのトランジスタ５００と異なる点について説明する。
　第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
　また、導電体５６０の上面および側面と絶縁体５４５の側面を覆うように、絶縁体５４４を設けることが好ましい。なお、絶縁体５４４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　絶縁体５４４を設けることで、導電体５６０の酸化を抑制することができる。また、絶縁体５４４を有することで、絶縁体５８０が有する水、および水素などの不純物がトランジスタ５００Ｂへ拡散することを抑制することができる。
　トランジスタ５００Ｂは、導電体５４２ａの一部と導電体５４２ｂの一部に導電体５６０が重なるため、トランジスタ５００よりも寄生容量が大きくなりやすい。よって、トランジスタ５００に比べて動作周波数が低くなる傾向がある。しかしながら、絶縁体５８０などに開口を設けて導電体５６０や絶縁体５４５などを埋めこむ工程が不要であるため、トランジスタ５００と比較して生産性が高い。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、金属酸化物の一種である酸化物半導体について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
　まず、酸化物半導体における、結晶構造の分類について、図３０Ａを用いて説明を行う。図３０Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図３０Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図３０Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図３０Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図３０Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図３０Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図３０Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図３０Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図３０Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図３０Ｃに示す。図３０Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図３０Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図３０Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、結晶構造に着目した場合、図３０Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では上述した半導体装置の応用例について説明する。
〔半導体ウエハ、チップ〕
　図３１Ａは、ダイシング処理が行なわれる前の基板７０１の上面図を示している。基板７０１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７０１上には、複数の回路領域７０２が設けられている。回路領域７０２には、本発明の一態様に係る半導体装置や、ＣＰＵ、ＲＦタグ、またはイメージセンサなどを設けることができる。
　複数の回路領域７０２は、それぞれが分離領域７０３に囲まれている。分離領域７０３と重なる位置に分離線（「ダイシングライン」ともいう。）７０４が設定される。分離線７０４に沿って基板７０１を切断することで、回路領域７０２を含むチップ７０５を基板７０１から切り出すことができる。図３１Ｂにチップ７０５の拡大図を示す。
　また、分離領域７０３に導電層や半導体層を設けてもよい。分離領域７０３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に流しながら行なわれる。分離領域７０３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
　分離領域７０３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
〔電子部品〕
　チップ７０５を電子部品に適用する例について、図３２Ａおよび図３２Ｂを用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
　電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
　図３２Ａに示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
　次に、素子基板を複数のチップ（チップ７０５）に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
　次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
　ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
　次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。
　次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
　また、完成した電子部品の斜視模式図を図３２Ｂに示す。図３２Ｂでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）の斜視模式図を示している。図３２Ｂに示す電子部品７５０は、リード７５５および半導体装置７５３を示している。半導体装置７５３としては、上記実施の形態に示した半導体装置などを用いることができる。
　図３２Ｂに示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
〔電子機器〕
　次に、本発明の一態様に係る半導体装置または上記電子部品を備えた電子機器の例について図３３を用いて説明を行う。
　本発明の一態様に係る半導体装置または電子部品を用いた電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブレット型端末、パチンコ機などの大型ゲーム機、電卓、携帯可能な情報端末（「携帯情報端末」ともいう。）、電子手帳、電子書籍端末、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソーなどの工具、煙感知器、透析装置などの医療機器などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置などの産業機器が挙げられる。
　また、蓄電装置からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＶ）、プラグインハイブリッド車（ＰＨＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる。
　本発明の一態様に係る半導体装置または電子部品は、これらの電子機器に内蔵される通信装置などに用いることができる。
　電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）などを有していてもよい。
　電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
　図３３および図３４Ａ乃至図３４Ｆに、電子機器の一例を示す。図３３において、表示装置８０００は、本発明の一態様に係る半導体装置８００４を用いた電子機器の一例である。具体的に、表示装置８０００は、ＴＶ放送受信用の表示装置に相当し、筐体８００１、表示部８００２、スピーカ部８００３、半導体装置８００４、蓄電装置８００５などを有する。本発明の一態様に係る半導体装置８００４は、筐体８００１の内部に設けられている。半導体装置８００４により、制御情報や、制御プログラムなどを保持することができる。また、半導体装置８００４は通信機能を有し、表示装置８０００をＩｏＴ機器として機能させることができる。また、表示装置８０００は、商用電源から電力の供給を受けることもできるし、蓄電装置８００５に蓄積された電力を用いることもできる。
　表示部８００２には、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光表示装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ　Ｍｉｃｒｏｍｉｒｒｏｒ　Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ　Ｄｉｓｐｌａｙ　Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ　Ｅｍｉｓｓｉｏｎ　Ｄｉｓｐｌａｙ）などの表示装置を用いることができる。
　なお、表示装置には、ＴＶ放送受信用の他、パーソナルコンピュータ用、広告表示用など、全ての情報表示用表示装置が含まれる。
　図３３において、据え付け型の照明装置８１００は、本発明の一態様に係る半導体装置８１０３を用いた電子機器の一例である。具体的に、照明装置８１００は、筐体８１０１、光源８１０２、半導体装置８１０３、蓄電装置８１０５などを有する。図３３では、半導体装置８１０３が、筐体８１０１及び光源８１０２が据え付けられた天井８１０４の内部に設けられている場合を例示しているが、半導体装置８１０３は、筐体８１０１の内部に設けられていても良い。半導体装置８１０３により、光源８１０２の発光輝度などの情報や、制御プログラムなどを保持することができる。また、半導体装置８１０３は通信機能を有し、照明装置８１００を、ＩｏＴ機器として機能させることができる。また、照明装置８１００は、商用電源から電力の供給を受けることもできるし、蓄電装置に蓄積された電力を用いることもできる。
　なお、図３３では天井８１０４に設けられた据え付け型の照明装置８１００を例示しているが、本発明の一態様に係る半導体装置は、天井８１０４以外、例えば側壁８４０５、床８４０６、窓８４０７などに設けられた据え付け型の照明装置に用いることもできるし、卓上型の照明装置などに用いることもできる。
　また、光源８１０２には、電力を利用して人工的に光を得る人工光源を用いることができる。具体的には、白熱電球、蛍光灯などの放電ランプ、ＬＥＤや有機ＥＬ素子などの発光素子が、上記人工光源の一例として挙げられる。
　図３３において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、本発明の一態様に係る半導体装置８２０３を用いた電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、半導体装置８２０３、蓄電装置８２０５などを有する。図３３では、半導体装置８２０３が、室内機８２００に設けられている場合を例示しているが、半導体装置８２０３は室外機８２０４に設けられていても良い。或いは、室内機８２００と室外機８２０４の両方に、半導体装置８２０３が設けられていても良い。半導体装置８２０３により、エアコンディショナーの制御情報や、制御プログラムなどを保持することができる。また、半導体装置８２０３は通信機能を有し、エアコンディショナーを、ＩｏＴ機器として機能させることができる。また、エアコンディショナーは、商用電源から電力の供給を受けることもできるし、蓄電装置８２０５に蓄積された電力を用いることもできる。
　なお、図３３では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有する一体型のエアコンディショナーに、本発明の一態様に係る半導体装置を用いることもできる。
　図３３において、電気冷凍冷蔵庫８３００は、本発明の一態様に係る半導体装置８３０４を用いた電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、半導体装置８３０４、蓄電装置８３０５などを有する。図３３では、蓄電装置８３０５が、筐体８３０１の内部に設けられている。半導体装置８３０４により、電気冷凍冷蔵庫８３００の制御情報や、制御プログラムなどを保持することができる。また、半導体装置８３０４は通信機能を有し、電気冷凍冷蔵庫８３００を、ＩｏＴ機器として機能させることができる。また、電気冷凍冷蔵庫８３００は、商用電源から電力の供給を受けることもできるし、蓄電装置８３０５に蓄積された電力を用いることもできる。
　図３４Ａに、腕時計型の携帯情報端末の一例を示す。携帯情報端末６１００は、筐体６１０１、表示部６１０２、バンド６１０３、操作ボタン６１０５などを備える。また、携帯情報端末６１００は、その内部に二次電池と、本発明の一態様に係る半導体装置または電子部品を備える。本発明の一態様に係る半導体装置または電子部品を携帯情報端末６１００に用いることで、携帯情報端末６１００を、ＩｏＴ機器として機能させることができる。
　図３４Ｂは、携帯電話機の一例を示している。携帯情報端末６２００は、筐体６２０１に組み込まれた表示部６２０２の他、操作ボタン６２０３、スピーカ６２０４、マイクロフォン６２０５などを備えている。
　また、携帯情報端末６２００は、表示部６２０２と重なる領域に指紋センサ６２０９を備える。指紋センサ６２０９は有機光センサであってもよい。指紋は個人によって異なるため、指紋センサ６２０９で指紋パターンを取得して、個人認証を行うことができる。指紋センサ６２０９で指紋パターンを取得するための光源として、表示部６２０２から発せられた光を用いることができる。
　また、携帯情報端末６２００は、その内部に二次電池と、本発明の一態様に係る半導体装置または電子部品を備える。本発明の一態様に係る半導体装置または電子部品を携帯情報端末６２００に用いることで、携帯情報端末６２００を、ＩｏＴ機器として機能させることができる。
　図３４Ｃは、掃除ロボットの一例を示している。掃除ロボット６３００は、筐体６３０１上面に配置された表示部６３０２、側面に配置された複数のカメラ６３０３、ブラシ６３０４、操作ボタン６３０５、各種センサなどを有する。図示されていないが、掃除ロボット６３００には、タイヤ、吸い込み口等が備えられている。掃除ロボット６３００は自走し、ゴミ６３１０を検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
　例えば、掃除ロボット６３００は、カメラ６３０３が撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシ６３０４に絡まりそうな物体を検知した場合は、ブラシ６３０４の回転を止めることができる。掃除ロボット６３００は、その内部に二次電池と、本発明の一態様に係る半導体装置または電子部品を備える。本発明の一態様に係る半導体装置または電子部品を掃除ロボット６３００に用いることで、掃除ロボット６３００を、ＩｏＴ機器として機能させることができる。
　図３４Ｄは、ロボットの一例を示している。図３４Ｄに示すロボット６４００は、演算装置６４０９、照度センサ６４０１、マイクロフォン６４０２、上部カメラ６４０３、スピーカ６４０４、表示部６４０５、下部カメラ６４０６、障害物センサ６４０７、および移動機構６４０８を備える。
　マイクロフォン６４０２は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ６４０４は、音声を発する機能を有する。ロボット６４００は、マイクロフォン６４０２およびスピーカ６４０４を用いて、使用者とコミュニケーションをとることが可能である。
　表示部６４０５は、種々の情報の表示を行う機能を有する。ロボット６４００は、使用者の望みの情報を表示部６４０５に表示することが可能である。表示部６４０５は、タッチパネルを搭載していてもよい。また、表示部６４０５は取り外しのできる情報端末であっても良く、ロボット６４００の定位置に設置することで、充電およびデータの受け渡しを可能とする。
　上部カメラ６４０３および下部カメラ６４０６は、ロボット６４００の周囲を撮像する機能を有する。また、障害物センサ６４０７は、移動機構６４０８を用いてロボット６４００が前進する際の進行方向における障害物の有無を察知することができる。ロボット６４００は、上部カメラ６４０３、下部カメラ６４０６および障害物センサ６４０７を用いて、周囲の環境を認識し、安全に移動することが可能である。本発明の一態様の発光装置は表示部６４０５に用いることができる。
　ロボット６４００は、その内部に二次電池と、本発明の一態様に係る半導体装置または電子部品を備える。本発明の一態様に係る半導体装置または電子部品をロボット６４００に用いることで、ロボット６４００を、ＩｏＴ機器として機能させることができる。
　図３４Ｅは、飛行体の一例を示している。図３４Ｅに示す飛行体６５００は、プロペラ６５０１、カメラ６５０２、およびバッテリ６５０３などを有し、自律して飛行する機能を有する。
　例えば、カメラ６５０２で撮影した画像データは、電子部品６５０４に記憶される。電子部品６５０４は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品６５０４によってバッテリ６５０３の蓄電容量の変化から、バッテリ残量を推定することができる。飛行体６５００は、その内部に本発明の一態様に係る半導体装置または電子部品を備える。本発明の一態様に係る半導体装置または電子部品を飛行体６５００に用いることで、飛行体６５００を、ＩｏＴ機器として機能させることができる。
　図３４Ｆは、自動車の一例を示している。自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。自動車７１６０は、その内部に本発明の一態様に係る半導体装置または電子部品を備える。本発明の一態様に係る半導体装置または電子部品を自動車７１６０に用いることで、自動車７１６０を、ＩｏＴ機器として機能させることができる。
　本実施例に示す構成、構造、方法などは、他の実施の形態、および実施例に示す構成、構造、方法などと適宜組み合わせて用いることができる。
　本実施例では、本発明の一態様のセンサ素子として加速度センサを用い、センサ素子を有する半導体装置を、ファンを有する筐体の上に載せ、振動を評価する一例を示す。
　図３５には、本実施例の評価に用いた構成として、半導体装置９００、筐体９０１および筐体９０２の写真を示す。筐体９０１および筐体９０２にはそれぞれ、ファンが内蔵されている。
　図３５に示す半導体装置９００には、センサ回路９０３と処理装置９０４が搭載されている。センサ回路としてＡＮＡＬＯＧ　ＤＥＶＩＣＥＳのＡＤＸＬ３６２を用いた。ＡＤＸＬ３６２はＭＥＭＳ加速度センサを有する回路である。また、ＡＤＸＬ３６２は１２ｂｉｔのアナログデジタル変換回路を有する。加速度センサにより検出された波形が、センサ回路のアナログデジタル変換回路等で処理された後、処理装置９０４に与えられる。
　半導体装置９００には電池が搭載される。
　半導体装置９００はＢｌｕｅｔｏｏｔｈ（登録商標）によりパーソナルコンピュータと無線で、信号の送受信を行うことができる。
　図３６Ａは、図３５に示す半導体装置９００の拡大写真を示す。半導体装置９００は、第１ブロック９００Ａ、第２ブロック９００Ｂおよび第３ブロック９００Ｃを有する。
　図３６Ｂには、第１ブロック９００Ａ乃至第３ブロック９００Ｃの外観写真を示す。第１ブロック９００Ａは、処理装置９０４を有する。第２ブロック９００Ｂは、センサ回路９０３を有する。第３ブロック９００Ｃは、電池を設置するソケット９０５を有する。
　対象物として、第１のファンが内蔵された筐体９０１と、第２のファンが内蔵された筐体９０２と、を用いた。第１のファンおよび第２のファンは回転軸から放射状方向に複数の羽根を有する。第２のファンは、第１のファンよりも回転時の振動が大きいことがあらかじめ、わかっている。このように振動の大きさがあらかじめ異なるファンを有する筐体について、半導体装置を用いて評価した。ソケット９０５には電池を設置した。
　まず筐体９０１に半導体装置９００を載せて、加速度センサによる検出を行った信号を、センサ回路により処理した波形を図３７Ａに示す。図３７Ａに示すグラフの横軸は時間、縦軸は加速度である。また図３７Ａに示す波形の高速フーリエ変換を図３７Ｂに示す。図３７Ｂの横軸は周波数、縦軸は強度である。
　次に第２のファンの上に半導体装置９００を載せて、加速度センサによる検出を行った信号を、センサ回路により処理した波形を図３８Ａに示す。図３８Ａに示すグラフの横軸は時間、縦軸は加速度である。また図３８Ａに示す波形の高速フーリエ変換を図３８Ｂに示す。図３８Ｂの横軸は周波数、縦軸は強度である。
　本実施例では簡略化のため、同じ半導体装置を２つのファンに順に載せて評価を行ったが、半導体装置を２つ準備すれば、それぞれのファンに１つずつ半導体装置を設置することができる。
　図３８Ａでは図３７Ａと比較して振幅強度が高いことがわかった。例えば−１０［ｇ］以上＋１０［ｇ］以下を正常範囲とし、該範囲を逸脱したら異常と判断する場合、第２のファンの状態は異常と判断される。また図３８Ｂにおいては、１００Ｈｚ近傍に大きなピークを有するという特徴が観測され、異常であると推定できる。高速フーリエ変換後の波形の特徴を解析することにより、ファンの状態を推定することができる。
ＡＣＴＶ：活性化関数回路、ＢＫＣ１：回路、ＢＫＣ２：回路、ＢＫＣ１０：回路、ＢＫＣ２０：回路、Ｃ１：容量素子、Ｃ３：容量素子、Ｃ６：容量素子、Ｃ１１：容量素子、Ｃ２１：容量素子、ＣＢ１：容量素子、ＣＢ２：容量素子、ＣＢ１１：容量素子、ＣＢ１２：容量素子、ＣＥ：信号、ＣＬＤ：回路、ＣＬＫＭ：基準クロック信号、ＣＬＫ：クロック信号、ＣＭ：カレントミラー回路、ＣＳ：電流源回路、Ｄ：データ信号、ＤＢ：データ信号、ＦＮ１：ノード、ＦＮ２：ノード、ＧＣＬＫ２：クロック信号、ＩＮＴ：信号、ＩＮＶ１１：インバータ回路、ＩＮＶ１２：インバータ回路、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｍ４：トランジスタ、Ｍ５：トランジスタ、Ｍ６：トランジスタ、Ｍ１１：トランジスタ、Ｍ１２：トランジスタ、ＭＡ１：トランジスタ、ＭＡＣ：半導体装置、ＭＣ：メモリセル、ＭＣｒｅｆ：メモリセル、ＭＣ１：トランジスタ、ＭＣ２：トランジスタ、ＭｅｍＣ１：回路、ＭｅｍＣ２：回路、ＭＲ１：トランジスタ、ＭＷ１：トランジスタ、ＭＷ１１：トランジスタ、ＭＷ２：トランジスタ、ＭＷ１２：トランジスタ、Ｎａ：ノード、Ｎｂ：ノード、ＮＢ１：ノード、ＮＤ：ノード、ＮＥＴ１：ノード、ＮＥＴ２：ノード、ＮＫ１：ノード、ＮＭ：ノード、ＮＭｒｅｆ：ノード、ＮＰ：ノード、ＮＰｒｅｆ：ノード、ＮＲ１：ノード、ＯＣ：回路、ＯＦＳＴ：オフセット回路、ＯＳＣ：信号、ＯＳＧ：信号、ＯＳＲ：信号、ＯＳＳ：信号、ＲＥＳＥＴ：信号、ＰＣＣ１０：回路、ＰＳＥ５：信号、ＰＳＥ６：信号、Ｒ１：抵抗素子、ＲＴＣ１０：回路、ＳＬＣ：信号、ＳＬＰ：信号、ＳＭＣ２０：回路、ＳＮ１：ノード、ＳＮ２：ノード、ＳＮ３：ノード、Ｔｒ１１：トランジスタ、Ｔｒ１２：トランジスタ、Ｔｒ２１：トランジスタ、Ｔｒ２２：トランジスタ、Ｔｒ２３：トランジスタ、ＷＤＤ：回路、ＷＬＤ：回路、ＷＥ：信号、１０：電源回路、１１：メモリセル、１５：メモリセル、１６：メモリセル、２０：ＰＵ、２１：ＰＵ、３０：プロセッサコア、３１：記憶回路、３２：回路、３５：電源線、４０：キャッシュ、４１：メモリアレイ、４２：周辺回路、４３：制御回路、４５：メモリセル、６０：ＰＭＵ、６１：回路、６５：クロック制御回路、７０：ＰＳＷ、７１：ＰＳＷ、８０：端子、８１：端子、８２：端子、８３：端子、９０：端子、９１：端子、９２：端子、９３：端子、９３ａ：端子、９３ｂ：端子、９４：端子、１００：記憶回路、１１０：ＦＦ、１２０：メモリセル、１２１：バッファ回路、１２２：トランジスタ、１２３：容量素子、１３０：プロセッサコア、１３１：制御装置、１３２：プログラムカウンタ、１３３：パイプラインレジスタ、１３４：パイプラインレジスタ、１３５：レジスタファイル、１３６：ＡＬＵ、１３７：データバス、２０２：キャッシュメモリ装置、２０３：キャッシュメモリ装置、２４０：ＮＯＳＲＡＭ、２４２：パワードメイン、２４３：パワードメイン、２４５：パワースイッチ、２４７：パワースイッチ、２５０：メモリセルアレイ、２５１：制御回路、２５２：行回路、２５３：列回路、３０１：センサ回路、３０１ａ：センサ回路、３０１ｂ：センサ回路、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５１：ＤＯＳＲＡＭ、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６１：メモリセルアレイ、３６２：絶縁体、３６４：絶縁体、３６５：周辺回路、３６６：導電体、３７０：絶縁体、３７１：パワースイッチ、３７２：絶縁体、３７３：パワースイッチ、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０１：アンテナ、４０２：通信回路、４０４：絶縁体、５００：トランジスタ、５００Ａ：トランジスタ、５００Ｂ：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１３：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５４０ａ：導電体、５４０ｂ：導電体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４５：絶縁体、５４６：導電体、５４８：導電体、５５０：トランジスタ、５５２：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６４０：絶縁体、７００：半導体装置、７０１：基板、７０２：回路領域、７０３：分離領域、７０４：分離線、７０５：チップ、７１０：センサ素子、７１０ｃ：センサ素子、７１０ｄ：センサ素子、７１１：検出部、７１１ａ：検出部、７１１ｂ：検出部、７１２：判定回路、７１２ａ：判定回路、７１２ｂ：判定回路、７１３：アナログデジタル変換回路、７１３ａ：アナログデジタル変換回路、７１３ｂ：アナログデジタル変換回路、７１４：サンプルホールド回路、７１４Ａ：サンプルホールド回路、７１４Ｂ：サンプルホールド回路、７１４ｃ：サンプルホールド回路、７１４Ｃ：サンプルホールド回路、７１４ｄ：サンプルホールド回路、７１５：メモリ、７１７：制御装置、７５０：電子部品、７５２：プリント基板、７５３：半導体装置、７５４：実装基板、７５５：リード、７９９：対象物、９００：半導体装置、９００Ａ：ブロック、９００Ｂ：ブロック、９００Ｃ：ブロック、９０１：筐体、９０２：筐体、９０３：センサ回路、９０４：処理装置、９０５：ソケット、６１００：携帯情報端末、６１０１：筐体、６１０２：表示部、６１０３：バンド、６１０５：操作ボタン、６２００：携帯情報端末、６２０１：筐体、６２０２：表示部、６２０３：操作ボタン、６２０４：スピーカ、６２０５：マイクロフォン、６２０９：指紋センサ、６３００：掃除ロボット、６３０１：筐体、６３０２：表示部、６３０３：カメラ、６３０４：ブラシ、６３０５：操作ボタン、６３１０：ゴミ、６４００：ロボット、６４０１：照度センサ、６４０２：マイクロフォン、６４０３：上部カメラ、６４０４：スピーカ、６４０５：表示部、６４０６：下部カメラ、６４０７：障害物センサ、６４０８：移動機構、６４０９：演算装置、６５００：飛行体、６５０１：プロペラ、６５０２：カメラ、６５０３：バッテリ、６５０４：電子部品、７１６０：自動車、８０００：表示装置、８００１：筐体、８００２：表示部、８００３：スピーカ部、８００４：半導体装置、８００５：蓄電装置、８１００：照明装置、８１０１：筐体、８１０２：光源、８１０３：半導体装置、８１０４：天井、８１０５：蓄電装置、８２００：室内機、８２０１：筐体、８２０２：送風口、８２０３：半導体装置、８２０４：室外機、８２０５：蓄電装置、８３００：電気冷凍冷蔵庫、８３０１：筐体、８３０２：冷蔵室用扉、８３０３：冷凍室用扉、８３０４：半導体装置、８３０５：蓄電装置、８４０５：側壁、８４０６：床、８４０７：窓

Claims (8)

  1. 　センサ回路と、電源管理装置と、演算処理回路と、を有し、
    　前記センサ回路は、センサ素子を有し、
    　前記電源管理装置は、前記演算処理回路への電源供給を制御する機能を有し、
    　前記演算処理回路は、第１記憶回路を有する第１回路と、第２記憶回路を有する第２回路と、を有し、
    　前記第１回路は、
    　前記演算処理回路に電源が供給されている期間中に、前記第１記憶回路に第１データを保持する機能を有し、
    　前記第２回路は、
    　前記演算処理回路に電源が供給されている期間中に前記第１記憶回路に保持される前記第１データを読み出し、前記第２記憶回路に書き込む機能と、
    　前記演算処理回路への電源供給が停止されている期間中に前記第２記憶回路に前記第１データを保持する機能と、を有し、
    　前記センサ回路は、前記センサ素子の検出信号を判定し、判定結果に応じて前記電源管理装置に第２データを与える機能を有し、
    　前記電源管理装置は、前記第２データに応じて、前記演算処理回路への電源供給を再開、または停止する機能を有する半導体装置。
  2. 　請求項１において、
    　前記演算処理回路への電源供給が再開された後、前記第２回路が前記第１データを前記第２記憶回路から読み出して前記第１記憶回路に与える機能を有する半導体装置。
  3. 　請求項１または請求項２において、
    　アンテナと、二次電池と、を有し、
    　前記電源管理装置は前記二次電池から前記演算処理回路に電源を供給する機能を有し、
    　前記演算処理回路は変調回路および復調回路を有する半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記センサ素子は、力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい、および赤外線から選ばれる一以上について測定する機能を有する半導体装置。
  5. 　センサ回路と、電源管理装置と、演算処理回路と、を有し、
    　前記センサ回路は、加速度センサを有し、
    　前記電源管理装置は、前記演算処理回路への電源供給を制御する機能を有し、
    　前記演算処理回路は、第１記憶回路を有する第１回路と、第２記憶回路を有する第２回路と、を有し、
    　前記第１回路は、
    　前記演算処理回路に電力が供給されている期間中に、前記第１記憶回路に第１データを保持する機能を有し、
    　前記第２回路は、
    　前記演算処理回路に電力が供給されている期間中に前記第１記憶回路に保持される前記第１データを読み出し、前記第２記憶回路に書き込む機能と、
    　前記演算処理回路への電源供給が停止されている期間中に前記第２記憶回路に前記第１データを保持する機能と、を有し、
    　前記センサ回路は、前記加速度センサの検出信号を判定し、判定結果に応じて前記電源管理装置に第２データを与える機能を有し、
    　前記電源管理装置は、前記第２データに応じて、前記演算処理回路への電源供給を再開、または停止する機能を有する半導体装置。
  6. 　請求項５に記載の半導体装置と、制御装置と、を有し、
    　前記加速度センサは、対象物の振動を検知する機能を有し、
    　前記制御装置は、前記対象物の制御を行う機能を有し、
    　前記センサ回路は、前記加速度センサの前記検出信号を判定し、前記加速度センサが前記対象物の振動の異常を検知したと判断した場合に前記演算処理回路への電源供給を再開する機能を有し、
    　前記演算処理回路は、電源供給の再開に伴い、前記加速度センサの前記検出信号を解析し、解析結果に応じて前記制御装置に第３データを与える機能を有し、
    　前記制御装置は、前記第２データに応じて前記対象物の制御を行う機能を有する制御システム。
  7. 　請求項６において、
    　前記半導体装置は、アンテナを有し、
    　前記演算処理回路は変調回路および復調回路を有し、
    　前記第３データは、無線通信により、前記半導体装置から前記制御装置に与えられる制御システム。
  8. 　請求項７において、
    　前記半導体装置は、二次電池を有し、
    　前記電源管理装置は前記二次電池から前記演算処理回路に電源を供給する機能を有する制御システム。
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