TW201901856A - 半導體裝置 - Google Patents

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Abstract

本發明提供一種可以長期間保持資料的半導體裝置。該半導體裝置包括第一記憶單元及第二記憶單元。第一記憶單元包括第一電晶體。第二記憶單元包括第二電晶體。第二電晶體的臨界電壓比第一電晶體的臨界電壓大。第一電晶體包含第一金屬氧化物，第二電晶體包含第二金屬氧化物。第一金屬氧化物及第二金屬氧化物包括通道形成區域。另外，第一金屬氧化物及第二金屬氧化物包含In、元素M（M是Al、Ga、Y或Sn）、Zn，第二金屬氧化物中的相對於In的元素M的原子個數比大於第一金屬氧化物中的相對於In的元素M的原子個數比。

Description

半導體裝置
本發明的一個實施方式係關於一種半導體裝置。此外，本發明的一個實施方式係關於一種半導體裝置的製造方法、半導體晶圓、模組以及電子裝置。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。除了電晶體等半導體元件之外，半導體電路、積體電路、運算裝置或記憶體裝置也是半導體裝置的一個實施方式。顯示裝置（液晶顯示裝置、發光顯示裝置等）、投影裝置、照明設備、電光裝置、蓄電裝置、記憶體裝置、半導體電路、積體電路、成像裝置及電子裝置等有時包括半導體裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程（process）、機器（machine）、產品（manufacture）或者組合物（composition of matter）。
近年來，已對半導體裝置進行開發，將該半導體裝置用於LSI（Large Scale Integration：大型積體電路）、CPU（Central Processing Unit：中央處理器）、記憶體。CPU包括從半導體晶圓分開的半導體積體電路（至少包括電晶體及記憶體），且是形成有作為連接端子的電極的半導體元件的集合體。
LSI、CPU、記憶體等半導體電路（IC晶片）安裝在電路基板（例如，印刷線路板）上，並用作各種電子裝置的構件之一。
此外，藉由使用形成在具有絕緣表面的基板上的半導體薄膜構成電晶體的技術受到注目。該電晶體被廣泛地應用於積體電路（IC）、影像顯示裝置（有時將其簡稱為顯示裝置）等電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知。但是，作為其他材料，金屬氧化物受到關注。
已知使用金屬氧化物的電晶體的非導通狀態下的洩漏電流極小。例如，已公開了利用使用金屬氧化物的電晶體的洩漏電流小的特性的低功耗CPU等（參照專利文獻1）。
另外，公開了如下技術：為了提高電晶體的載子移動率，層疊電子親和力（或導帶底能階）不同的金屬氧化物的技術（參照專利文獻2及專利文獻3）。
近年來，隨著電子裝置的小型化和輕量化，對高密度地集成有電晶體等的積體電路的要求提升。此外，有提高包含積體電路的半導體裝置的生產率的需求。
[專利文獻1]日本專利申請公開第2012-257187號公報 　　[專利文獻2]日本專利申請公開第2011-124360號公報 　　[專利文獻3]日本專利申請公開第2011-138934號公報
本發明的一個實施方式的目的之一是提供一種可以長期間保持資料的半導體裝置。本發明的一個實施方式的目的之一是提供一種功耗低的半導體裝置。本發明的一個實施方式的目的之一是提供一種生產率高的半導體裝置。本發明的一個實施方式的目的之一是提供一種佈局彈性高的半導體裝置。本發明的一個實施方式的目的之一是提供一種可靠性高的半導體裝置。本發明的一個實施方式的目的之一是提供一種可以容易進行工作控制的半導體裝置。本發明的一個實施方式的目的之一是提供一種可以實現微型化或高積體化的半導體裝置。
注意，上述目的的記載不妨礙其他目的的存在。此外，本發明的一個實施方式並不需要實現所有上述目的。另外，這些目的之外的目的根據說明書、圖式、申請專利範圍等的記載來看是自然明瞭的，可以從說明書、圖式、申請專利範圍等的記載得出上述以外的目的。
本發明的一個實施方式是一種半導體裝置，該半導體裝置包括第一記憶單元及第二記憶單元。第一記憶單元包括第一電晶體。第二記憶單元包括第二電晶體。第二電晶體的臨界電壓比第一電晶體的臨界電壓大。第一電晶體包含第一金屬氧化物，第二電晶體包含第二金屬氧化物。第一金屬氧化物及第二金屬氧化物包括通道形成區域。第一金屬氧化物及第二金屬氧化物包含In、元素M（M是Al、Ga、Y或Sn）、Zn，第二金屬氧化物中的相對於In的元素M的原子個數比大於第一金屬氧化物中的相對於In的元素M的原子個數比。
另外，在上述方式中，第二金屬氧化物的電子親和力可以比第一金屬氧化物的電子親和力小。
另外，本發明的一個實施方式是一種半導體裝置，該半導體裝置包括第一記憶單元及第二記憶單元。第一記憶單元包括第一電晶體。第二記憶單元包括第二電晶體。第一電晶體包括第一絕緣體、第二絕緣體、第一半導體、第二半導體以及第一導電體。第二電晶體包括第一絕緣體、第三絕緣體、第三半導體、第四半導體、第五半導體及第二導電體。第一半導體設置在第一絕緣體上並包括第一源極區域、第一汲極區域、以及第一源極區域和第一汲極區域之間的第一通道形成區域。第二半導體以包括與第一通道形成區域重疊的區域的方式設置。第二絕緣體設置在第二半導體上。第一導電體設置在第二絕緣體上。第三半導體及第四半導體設置在第一絕緣體上。第三半導體包括第二源極區域。第四半導體包括第二汲極區域。第五半導體以包括作為第二源極區域和第二汲極區域之間的區域的第二通道形成區域的方式設置。第三絕緣體設置在第五半導體上。第二導電體設置在第三絕緣體上。
另外，在上述方式中，第一半導體、第三半導體和第四半導體可以具有相同組成，第二半導體和第五半導體可以具有相同組成。
另外，在上述方式中，第五半導體的電子親和力可以比第一半導體的電子親和力小。
另外，在上述方式中，第一至第五半導體可以包含金屬氧化物。
另外，在上述方式中，金屬氧化物可以包含In、元素M（M是Al、Ga、Y或Sn）、Zn。
另外，在上述方式中，第五半導體中的相對於In的元素M的原子個數比可以大於第一半導體中的相對於In的元素M的原子個數比。
另外，在上述方式中，第二電晶體的臨界電壓可以比第一電晶體的臨界電壓大。
另外，在上述方式中，第一電晶體可以包括第三導電體，第三導電體可以以包括與第一通道形成區域重疊的區域的方式設置在第一導電體下。
另外，在上述方式中，半導體裝置可以包括記憶體裝置。在記憶體裝置中，第一記憶單元可以排列為矩陣狀。
另外，在上述方式中，半導體裝置可以包括第一介面，第一介面可以包括第二記憶單元，第一介面可以與記憶體裝置電連接。
另外，在上述方式中，第二記憶單元可以包括在輔助記憶體裝置中。
根據本發明的一個實施方式，可以提供一種可以長期間保持資料的半導體裝置。根據本發明的一個實施方式，可以提供一種功耗低的半導體裝置。根據本發明的一個實施方式，可以提供一種生產率高的半導體裝置。根據本發明的一個實施方式，可以提供一種佈局彈性高的半導體裝置。根據本發明的一個實施方式，可以提供一種可靠性高的半導體裝置。根據本發明的一個實施方式，可以提供一種可以容易進行工作控制的半導體裝置。根據本發明的一個實施方式，可以提供一種可以實現微型化或高積體化的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。另外，這些效果之外的效果根據說明書、圖式、申請專利範圍等的記載來看是自然明瞭的，可以從說明書、圖式、申請專利範圍等的記載得出上述以外的效果。
下面，參照圖式對實施方式進行說明。但是，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不一定限定於上述尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。例如，在實際的製程中，有時由於蝕刻等處理而層或光阻遮罩等非意圖性地被減薄，但是為了便於理解有時省略圖示。另外，在圖式中，有時在不同的圖式之間共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
另外，尤其在俯視圖（也稱為平面圖）或立體圖等中，為了便於對發明的理解，有時省略部分組件的記載。另外，有時省略部分隱藏線等的記載。
此外，在本說明書等中，為了方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書等所記載的序數詞與用於指定本發明的一個實施方式的序數詞有時不一致。
在本說明書等中，為方便起見，使用了“上”、“下”等表示配置的詞句，以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，可以根據情況適當地更換。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，意味著如下情況：X與Y電連接；X與Y在功能上連接；X與Y直接連接。因此，不侷限於規定的連接關係（例如，圖式或文中所示的連接關係等），圖式或文中所示的連接關係以外的連接關係也包含於圖式或文中所記載的內容中。
這裡，X和Y為物件（例如，裝置、元件、電路、佈線、電極、端子、導電膜及層等）。
作為X與Y直接連接的情況的一個例子，可以舉出在X與Y之間沒有連接能夠電連接X與Y的元件（例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件及負載等），並且X與Y沒有藉由能夠電連接X與Y的元件（例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件及負載等）連接的情況。
作為X與Y電連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠電連接X與Y的元件（例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件及負載等）。另外，開關具有控制開啟和關閉的功能。換言之，藉由使開關處於導通狀態（開啟狀態）或非導通狀態（關閉狀態）來控制是否使電流流過。或者，開關具有選擇並切換電流路徑的功能。另外，X與Y電連接的情況包括X與Y直接連接的情況。
作為X與Y在功能上連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠在功能上連接X與Y的電路（例如，邏輯電路（反相器、NAND電路、NOR電路等）、信號轉換電路（DA轉換電路、AD轉換電路、伽瑪校正電路等）、電位位準轉換電路（電源電路（升壓電路、降壓電路等）、改變信號的電位位準的位準轉移電路等）、電壓源、電流源、切換電路、放大電路（能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等）、信號生成電路、記憶體電路、控制電路等）。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。另外，X與Y在功能上連接的情況包括X與Y直接連接的情況及X與Y電連接的情況。
在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極（汲極端子、汲極區域或汲極電極）與源極（源極端子、源極區域或源極電極）之間具有通道區域，並且藉由通道形成區域電流能夠流過源極和汲極之間。注意，在本說明書等中，通道區域是指電流主要流過的區域。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能有時相互調換。因此，在本說明書等中，有時源極和汲極可以相互調換。
注意，通道長度例如是指電晶體的俯視圖中的半導體（或在電晶體處於導通狀態時，在半導體中電流流過的部分）和閘極電極互相重疊的區域或者形成通道的區域中的源極（源極區域或源極電極）和汲極（汲極區域或汲極電極）之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
通道寬度例如是指半導體（或在電晶體處於導通狀態時，在半導體中電流流過的部分）和閘極電極互相重疊的區域或者其中形成通道的區域中的源極與汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時形成通道的區域中的實際上的通道寬度（以下，也稱為“實效通道寬度”）和電晶體的俯視圖所示的通道寬度（以下，也稱為“視在通道寬度”）不同。例如，在閘極電極覆蓋半導體的側面的情況下，有時因為實效通道寬度大於視在通道寬度，所以不能忽略其影響。例如，在其閘極電極覆蓋半導體的側面的微型電晶體中，有時形成在半導體的側面上的通道形成區域的比例增高。在此情況下，實效通道寬度大於視在通道寬度。
在此情況下，有時難以藉由實測估計實效通道寬度。例如，要從設計值估算出實效通道寬度，需要假定半導體的形狀是已知的。因此，當半導體的形狀不清楚時，難以準確地測量實效通道寬度。
於是，在本說明書等中，有時將視在通道寬度稱為“圍繞通道寬度（SCW：Surrounded Channel Width）”。此外，在本說明書中，在簡單地表示為“通道寬度”時，有時是指圍繞通道寬度或視在通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、實效通道寬度、視在通道寬度、圍繞通道寬度等的值。
注意，半導體的雜質例如是指半導體的主要成分之外的元素。例如，濃度小於0.1原子%的元素可以說是雜質。有時由於包含雜質，例如造成半導體的DOS（Density of States：態密度）變高，結晶性降低等。當半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半導體的主要成分外的過渡金屬等。例如，有氫、鋰、鈉、矽、硼、磷、碳、氮等。在半導體是氧化物半導體的情況下，有時水也作為雜質起作用。另外，在半導體是氧化物半導體時，有時例如由於雜質的混入導致氧缺陷的產生。此外，在半導體是矽時，作為改變半導體的特性的雜質，例如有除氫之外的第1族元素、第2族元素、第13族元素、第15族元素、氧等。
注意，在本說明書等中，氧氮化矽膜是指氧含量大於氮含量的膜。例如，較佳的是，氧含量為55原子%以上且65原子%以下，氮含量為1原子%以上且20原子%以下，矽含量為25原子%以上且35原子%以下，並且氫含量為0.1原子%以上且10原子%以下的範圍內。另外，氮氧化矽膜是指氮含量大於氧含量的膜。例如，較佳的是，氮含量為55原子%以上且65原子%以下，氧含量為1原子%以上且20原子%以下，矽含量為25原子%以上且35原子%以下，並且氫含量為0.1原子%以上且10原子%以下的範圍內。
另外，在本說明書等中，可以將“膜”和“層”相互調換。例如，有時可以將“導電層”換稱為“導電膜”。此外，例如，有時可以將“絕緣膜”換稱為“絕緣層”。
另外，在本說明書等中，可以將“絕緣體”換稱為“絕緣膜”或“絕緣層”。另外，可以將“導電體”換稱為“導電膜”或“導電層”。另外，可以將“半導體”換稱為“半導體膜”或“半導體層”。
另外，除非特別敘述，本說明書等所示的電晶體為場效應電晶體。此外，除非特別敘述，本說明書等所示的電晶體為n通道電晶體。由此，除非特別敘述，其臨界電壓（也稱為“Vth”）大於0V。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
在本說明書等中，金屬氧化物（metal oxide）是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體（包括透明氧化物導電體）和氧化物半導體（Oxide Semiconductor，也可以簡稱為OS）等。例如，在將金屬氧化物用於電晶體的半導體層的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，可以將OS FET稱為包含氧化物或氧化物半導體的電晶體。
實施方式1 ＜半導體裝置的結構例子＞ 　　以下，說明本發明的一個實施方式的半導體裝置10的一個例子。作為半導體裝置10可以使用微處理器等積體電路。
圖1是示出半導體裝置10的結構例子的方塊圖。半導體裝置10包括記憶體裝置11、裝置群12及傳輸路徑13。記憶體裝置11具有儲存半導體裝置10進行處理的程式等的功能。就是說，記憶體裝置11被用作主記憶體裝置。
記憶體裝置11所包括的電晶體可以為在半導體層中包含金屬氧化物的電晶體（以下，稱為OS電晶體）。OS電晶體具有其關態電流（off-state current）比在半導體層中包含矽的電晶體（以下，稱為Si電晶體）等極小的特性。因此，可以降低更新工作的頻率，而可以抑制功耗。記憶體裝置11所包括的電晶體可以為Si電晶體。此時，可以提升記憶體裝置11的工作速度。
裝置群12可以包括各種裝置等。例如，如圖1所示，裝置群12可以包括運算裝置21、輔助記憶體裝置22、電源控制裝置23及時脈信號生成裝置24。裝置群12也可以包括圖1所示的裝置以外的裝置。
傳輸路徑13具有傳送資訊的功能。記憶體裝置11、運算裝置21、輔助記憶體裝置22、電源控制裝置23、時脈信號生成裝置24之間的資訊發送和接收可以藉由傳輸路徑13進行。
運算裝置21具有利用儲存在記憶體裝置11中的資訊進行運算的功能。由運算裝置21執行儲存在記憶體裝置11中的程式。運算裝置21可以具有包括CPU、GPU（Graphics Processing Unit：圖形處理器）等的結構。
輔助記憶體裝置22具有比記憶體裝置11較長的期間保持資料的功能。輔助記憶體裝置22是沒有供電也保持資料的非揮發性記憶體。作為輔助記憶體裝置22可以使用硬式磁碟機（Hard Disk Drive：HDD）、固體狀態驅動機（Solid State Drive：SSD）等。或者，可以使用利用快閃記憶體、PRAM（Phase change RAM（相變隨機存取記憶體））、ReRAM（Resistive RAM電阻隨機存取記憶體）、FeRAM（Ferroelectric RAM：鐵電隨機存取記憶體）等非揮發性記憶元件的記憶體裝置。或者，可以使用利用OS電晶體的記憶體裝置。
電源控制裝置23具有控制對記憶體裝置11的供電、對裝置群12所包括的各種裝置的供電的功能。電源控制裝置23遮蔽對不需要工作的裝置的供電，由此可以減少半導體裝置10的功耗。
時脈信號生成裝置24具有生成時脈信號的功能。可以將所生成的時脈信號供應到記憶體裝置11以及裝置群12所包括的各種裝置。記憶體裝置11及裝置群12所包括的各種裝置可以根據被供應的時脈信號而工作。
裝置群12所包括的各種裝置包括記憶部20。在圖1中，運算裝置21、輔助記憶體裝置22、電源控制裝置23及時脈信號生成裝置24包括記憶部20，但是未圖示的其他裝置也可以包括記憶部20。記憶部20具有保持資料的功能，該資料包括有關冗餘位元的分配、配合晶片的電阻值等出貨前對裝置群12所包括的各種裝置進行設定的資訊。記憶部20具有保持資料的功能，該資料包括有關時序的設定、工作模式的設定等雖然出貨後進行設定但是使用者等進行更改的頻率很低的設定的資訊。記憶部20具有保持設置有該記憶部20的裝置的工作所需要的程式的功能。將在後面進行詳細的說明，記憶部20所包括的電晶體可以為OS電晶體。
為了抑制設置有記憶部20的裝置的佔有面積的增加，記憶部20的電容較佳為小。明確而言，記憶部20的電容較佳為比記憶體裝置11的電容小。另一方面，記憶部20保持更新頻率較低或者沒有更新的資料，因此記憶部20的資料保持期間較佳為長。明確而言，記憶部20的資料保持期間較佳為比記憶體裝置11長，更佳為輔助記憶體裝置22以上或同等。例如，記憶部20較佳為具有即使沒有供電也保持資料1個月以上的功能，更佳為具有保持資料1年以上的功能，進一步較佳為具有保持資料5年以上的功能，還較佳為具有保持資料10年以上的功能。
記憶體裝置11的電容比記憶部20大。因此，記憶體裝置11所包括的每一個記憶單元的佔有面積較佳為比記憶部20所包括的每一個記憶單元的佔有面積小。記憶體裝置11的被訪問頻率及所保持的資料的更新頻率比記憶部20高。因此，對記憶體裝置11的資料寫入速度、以及從記憶體裝置11的資料讀出速度較佳為比對記憶部20的資料寫入速度、以及從記憶部20的資料讀出速度快。另一方面，如上所述，記憶部20的資料保持期間較佳為比記憶體裝置11長。
因此，記憶體裝置11所包括的記憶單元的結構與記憶部20所包括的記憶單元的結構較佳為不同。例如，較佳為採用設置在記憶部20所包括的記憶單元中的電晶體的臨界電壓比設置在記憶體裝置11所包括的記憶單元中的電晶體的臨界電壓高的結構。例如，在採用該兩個記憶單元都包括OS電晶體的結構的情況下，較佳為使設置在記憶體裝置11所包括的記憶單元中的OS電晶體的結構與設置在記憶部20所包括的記憶單元中的OS電晶體的結構不同。此時，可以一邊抑制製程數的大幅度增加，一邊分別形成記憶容量大且工作速度快的記憶體裝置11以及資料保持期間長的記憶部20。將在後面說明兩個記憶單元所包括的OS電晶體的具體結構例子。
圖2是示出圖1所示的結構的半導體裝置10的變形例子的方塊圖。圖2的半導體裝置10在運算裝置21包括記憶部25這一點上與圖1所示的結構的半導體裝置10不同。作為記憶部25可以使用快取記憶體、暫存記憶體（scratchpad memory）等。記憶部25的工作速度較佳為比記憶部20的工作速度快。因此，記憶部25較佳為包括Si電晶體。或者，記憶部25較佳為包括具有比記憶部20所包括的OS電晶體低的臨界電壓的OS電晶體，例如包括具有與記憶體裝置11所包括的OS電晶體相同程度的臨界電壓的OS電晶體。
圖3是示出圖1所示的結構的半導體裝置10的變形例子的方塊圖。圖3的半導體裝置10在半導體裝置10所包括的各種裝置都包括介面30這一點上與圖1所示的半導體裝置10不同。介面30與傳輸路徑13電連接。介面30具有在各種裝置與傳輸路徑13之間進行資訊的發送及接收的功能。介面30包括記憶部20，該記憶部20保持資料，該資料包括有關出貨前進行的設定的資訊以及有關雖然出貨後進行設定但是使用者等進行更改的頻率很低的設定的資訊。介面30也可以不包括記憶部20。
圖4是示出圖1所示的結構的半導體裝置10的變形例子的方塊圖。圖4所示的結構的半導體裝置10在運算裝置21、輔助記憶體裝置22、電源控制裝置23及時脈信號生成裝置24都包括多個記憶部20這一點上與圖1所示的半導體裝置10不同。如圖4所示，多個記憶部20可以在各種裝置中分散配置。由此，當一個裝置所包括的記憶部20的電容相同時，與一個裝置包括一個記憶部20的情況相比，佈線的引導等佈局的彈性可以更高。
注意，尤其在圖4所示的半導體裝置10中，可以將記憶部20例如設置在裝置群12所包括的各種裝置中的暫存器中。因為暫存器具有較多的沒有設置元件等的空間，所以藉由將記憶部20設置在該空間中，即使增加記憶部20的電容也可以抑制裝置群12的佔有面積的增加。
可以適當地組合圖1至圖4所示的半導體裝置10的結構。例如，設置在圖4所示的半導體裝置10中的運算裝置21也可以包括圖2所示的記憶部25。
＜電晶體的結構例子＞ 　　以下，說明記憶體裝置11所包括的電晶體以及記憶部20所包括的電晶體的結構例子。
圖5A、圖5B1及圖5B2是記憶體裝置11所包括的電晶體100及記憶部20所包括的電晶體200的剖面圖，圖6是電晶體100及電晶體200的俯視圖。在此，圖5A是沿著圖6的點劃線A1-A2的部分的剖面圖，該剖面圖相當於電晶體100的通道長度方向的剖面圖。圖5B1是沿著圖6的點劃線A3-A4的部分的剖面圖，該剖面圖相當於電晶體100的通道寬度方向的剖面圖。圖5B2是沿著圖6的點劃線A5-A6的部分的剖面圖，該剖面圖相當於電晶體200的通道寬度方向的剖面圖。在圖6的俯視圖中，為了明確起見，省略圖式中的部分組件。
另外，可以採用一部分的記憶部20包括電晶體100的結構。另外，如上所述，記憶體裝置11也可以包括Si電晶體。另外，圖2所示的記憶部25也可以包括電晶體100。
形成在基板（未圖示）上的電晶體100及電晶體200具有不同結構。例如，電晶體200的臨界電壓比電晶體100大。
以下，使用圖5A、圖5B1、圖5B2及圖6說明電晶體100和電晶體200的結構。
[電晶體100] 　　如圖5A、圖5B1所示，電晶體100包括基板（未圖示）上的絕緣體40、絕緣體40上的絕緣體41、絕緣體41上的絕緣體42、嵌入在絕緣體42中並在絕緣體41上的導電體101、絕緣體42及導電體101上的絕緣體43、絕緣體43上的絕緣體44、絕緣體44上的絕緣體45、絕緣體45上的金屬氧化物102a、金屬氧化物102a上的金屬氧化物102b、金屬氧化物102b上的導電體104a及導電體104b、金屬氧化物102b、導電體104a及導電體104b上的金屬氧化物102c、金屬氧化物102c上的絕緣體105、絕緣體105上的導電體106、以及導電體106及絕緣體105上的絕緣體107。
以下，有時將金屬氧化物102a、金屬氧化物102b及金屬氧化物102c總稱為金屬氧化物102。另外，示出在電晶體100中層疊金屬氧化物102a、金屬氧化物102b和金屬氧化物102c的結構，但是本發明不侷限於此。例如，可以採用只設置金屬氧化物102b和金屬氧化物102c的結構。
導電體101較佳為以包括與金屬氧化物102及導電體106重疊的區域的方式配置。作為導電體101，以與絕緣體42的開口的內壁及絕緣體41接觸的方式形成有導電體101a，其內側形成有導電體101b。在此，導電體101a及導電體101b的頂面的高度與絕緣體42的頂面的高度可以大致相同。注意，示出在電晶體100中層疊導電體101a和導電體101b的結構，但是本發明不侷限於此。例如，可以採用只設置導電體101b。
導電體106可以被用作頂閘極，導電體101可以被用作背閘極。藉由改變背閘極的電位，可以改變電晶體100的臨界電壓。例如，藉由對背閘極施加負電位，可以增大電晶體100的臨界電壓且減少關態電流（電晶體處於非導通狀態時的電流）。另一方面，藉由對背閘極施加正電位，可以減少電晶體100的臨界電壓且增大通態電流（電晶體處於導通狀態時的電流）。如上所述，在施加到電晶體100所包括的導電體101的電位可變時，可以增大電晶體100的通態電流且減少電晶體100的關態電流。
另外，可以將施加到導電體101的電位例如固定為正電位或負電位。另外，可以使導電體101與導電體106電連接。此時，可以容易控制施加到導電體101的電位。
在此，作為導電體101a較佳為使用具有抑制水或氫等雜質透過（不容易透過）的功能的導電性材料。作為導電體101a，例如可以使用鉭、氮化鉭、釕或氧化釕等的單層或疊層。由此，可以抑制氫、水等雜質從絕緣體41的下層經過導電體101擴散到上層。導電體101a較佳為具有抑制透過氫原子、氫分子、水分子、氧原子、氧分子、氮原子、氮分子、氧氮化分子（N2 O、NO及NO2 等）、銅原子等雜質、氧（例如氧原子及氧分子等）中的至少一個的功能。另外，上述內容同樣也適用於以下關於具有抑制雜質透過的功能的導電材料的記載。藉由使導電體101a具有抑制氧透過的功能，可以防止因導電體101b氧化而導致導電率的下降。
作為導電體101b，較佳為使用以鎢、銅或鋁為主要成分的導電性材料。另外，雖然未圖示，但是導電體101b可以具有疊層結構，例如可以為鈦或氮化鈦與上述導電性材料的疊層。
絕緣體41及絕緣體42可以被用作防止水或氫等雜質從下層混入電晶體的阻擋絕緣膜。作為絕緣體41及絕緣體42，較佳為使用具有抑制氫、水等雜質透過的功能的絕緣材料。例如，較佳的是，作為絕緣體41使用氧化鋁，作為絕緣體42使用氮化矽等。由此，可以抑制氫、水等雜質擴散到絕緣體41及絕緣體42的上層。絕緣體41及絕緣體42較佳為具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧氮化分子（N2 O、NO及NO2 等）、銅原子等雜質中的至少一個透過的功能。另外，上述內容同樣也適用於以下關於具有抑制雜質透過的功能的絕緣材料的記載。
此外，作為絕緣體41及絕緣體42，較佳為使用具有抑制氧（例如，氧原子或氧分子等）透過的功能的絕緣材料。由此，可以抑制絕緣體45等所包含的氧擴散到下方。
此外，作為絕緣體44，較佳為使用具有可以抑制水或氫等雜質以及氧透過的功能的絕緣材料，例如較佳為使用氧化鋁或氧化鉿等。由此，可以抑制氫、水等雜質從絕緣體44的下層擴散到絕緣體44的上層。同時，也可以抑制絕緣體45等所包含的氧擴散到下方。
此外，較佳為減少絕緣體45中的水、氫或氮氧化物等雜質的濃度。例如，利用熱脫附譜分析法（TDS（Thermal Desorption Spectroscopy）），在膜表面溫度為50℃至500℃的範圍內，換算為每絕緣體45的面積的氫分子的絕緣體45的氫脫離量為2×1015 molecules/cm2 以下，較佳為1×1015 molecules/cm2 以下，更佳為5×1014 molecules/ cm2 以下，即可。另外，絕緣體45較佳為藉由加熱而使氧釋放的絕緣體形成。
絕緣體105可以被用作第一閘極絕緣膜，絕緣體43、絕緣體44以及絕緣體45可被用作第二閘極絕緣膜。注意，說明了在電晶體100具有層疊絕緣體43、絕緣體44以及絕緣體45的結構，但是本發明不侷限於此。例如，既可以採用由絕緣體43、絕緣體44和絕緣體45中的任何兩層形成的疊層結構，又可以採用由絕緣體43、絕緣體44和絕緣體45中的任何一層形成的結構。
作為金屬氧化物102較佳為使用被用作氧化物半導體的金屬氧化物（以下，有時稱為氧化物半導體）。較佳為使用其能隙為2eV以上，較佳為2.5eV以上的金屬氧化物。如此，藉由使用能隙較寬的金屬氧化物，可以減少電晶體的關態電流。
由於使用氧化物半導體的電晶體在非導通狀態下的洩漏電流極小，所以可以提供一種功耗低的半導體裝置。此外，由於氧化物半導體可以利用濺射法等形成，所以可以用於構成高集成型半導體裝置的電晶體。
氧化物半導體較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。另外，除此之外，較佳為還包含鋁、鎵、釔或錫等。或者，也可以包含硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢或鎂等中的一種或多種。
在此，考慮氧化物半導體為包含銦、元素M及鋅的In-M-Zn氧化物的情況。注意，元素M為鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時也可以組合多個上述元素。
在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物（metal oxide）。
在此，被用作金屬氧化物102a的金屬氧化物的構成元素中的元素M的原子個數比較佳為大於被用作金屬氧化物102b的金屬氧化物的構成元素中的元素M的原子個數比。另外，被用作金屬氧化物102a的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於被用作金屬氧化物102b的金屬氧化物中的相對於In的元素M的原子個數比。此外，在被用作金屬氧化物102b的金屬氧化物中的相對於元素M的In的原子個數比較佳為大於被用作金屬氧化物102a的金屬氧化物中的相對於元素M的In的原子個數比。注意，金屬氧化物102c可以使用可被用作金屬氧化物102a的金屬氧化物。
較佳的是，藉由將上述金屬氧化物用作金屬氧化物102a及金屬氧化物102c，使金屬氧化物102a及金屬氧化物102c的導帶底的能量高於金屬氧化物102b的導帶底的能量低的區域的導帶底的能量。換言之，金屬氧化物102a及金屬氧化物102c的電子親和力較佳為小於金屬氧化物102b的導帶底的能量低的區域的電子親和力。
在此，在金屬氧化物102a、金屬氧化物102b及金屬氧化物102c中，導帶底的能階平緩地變化。換言之，也可以將上述情況表達為導帶底的能階連續地變化或者連續地接合。為此，較佳為降低形成在金屬氧化物102a與金屬氧化物102b的介面以及金屬氧化物102b與金屬氧化物102c的介面的混合層的缺陷態密度。
明確而言，藉由使金屬氧化物102a和金屬氧化物102b包含氧之外的共同元素（為主要成分）且使金屬氧化物102b和金屬氧化物102c包含氧之外的共同元素（為主要成分），可以形成缺陷態密度低的混合層。例如，在金屬氧化物102b為In-Ga-Zn氧化物的情況下，作為金屬氧化物102a及金屬氧化物102c較佳為使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化鎵等。
此時，載子的主要路徑成為形成在金屬氧化物102b中的窄隙部分。因為可以降低金屬氧化物102a與金屬氧化物102b的介面以及金屬氧化物102b與金屬氧化物102c的介面的缺陷態密度，所以介面散射給載子傳導帶來的影響小，從而可以得到大通態電流（on-state current）。
導電體104a被用作電晶體100的源極電極。導電體104b被用作電晶體100的汲極電極。導電體104a、導電體104b可以使用鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢等金屬或者以這些元素為主要成分的合金。導電體104a及導電體104b不侷限於單層結構，也可以具有兩層或三層以上的疊層結構。例如，可以採用上述金屬、以這些為主要成分的合金的兩層或三層以上的疊層結構。
絕緣體105較佳為以與金屬氧化物102c的頂面接觸的方式配置。絕緣體105較佳為使用藉由加熱而使氧釋放的絕緣體形成。藉由以與金屬氧化物102c的頂面接觸的方式設置上述絕緣體105，可以有效地將氧供應到金屬氧化物102b的通道形成區域。此外，與絕緣體45同樣，較佳為減少絕緣體105中的水或氫等雜質的濃度。絕緣體105的厚度較佳為1nm以上且20nm以下，例如可以為1nm左右。
注意，將金屬氧化物102中的與導電體104a重疊的區域稱為源極區域，將金屬氧化物102中的與導電體104b重疊的區域稱為汲極區域。另外，將源極區域及汲極區域以外的與導電體106重疊的區域稱為通道形成區域。就是說，通道形成區域夾在源極區域和汲極區域之間。
絕緣體105較佳為包含氧。例如，利用熱脫附譜分析法（TDS），在100℃以上且700℃以下或者100℃以上且500℃以下的表面溫度範圍內，換算為絕緣體105的單位面積的氧分子的氧脫離量為1×1014 molecules /cm2 以上，較佳為2×1014 molecules/cm2 以上，更佳為4×1014 molecules/cm2 以上，即可。
作為導電體106，例如可以使用鎢等金屬。在此，被用作閘極電極的導電體106隔著絕緣體105以覆蓋金屬氧化物102b的通道形成區域附近的頂面及通道寬度方向的側面的方式設置。因此，可以由被用作閘極電極的導電體106的電場電圍繞金屬氧化物102b的通道形成區域附近的頂面及通道寬度方向的側面。將由導電體106的電場電圍繞通道形成區域的電晶體的結構稱為surrounded channel（s-channel）結構。因此，由於在金屬氧化物102b的通道形成區域附近的頂面及通道寬度方向的側面上形成通道，所以能夠在源極與汲極之間流過大電流，可以增大通態電流。另外，因為金屬氧化物102b的通道形成區域附近的頂面及通道寬度方向的側面由導電體106的電場圍繞，所以可以減少關態電流。
絕緣體107覆蓋導電體106。絕緣體107被用作抑制導電體106的氧化的障壁膜。作為絕緣體107可以使用氧化鋁等。
較佳為在絕緣體45、導電體104a、導電體104b及絕緣體107上設置絕緣體46。與絕緣體45等同樣，較佳為減少絕緣體46中的水或氫等雜質的濃度。絕緣體46被用作層間絕緣膜，其頂面被平坦化。由於絕緣體107覆蓋導電體106，可以抑制雜質從絕緣體46進入導電體106。作為絕緣體46可以使用氧化鋁等。
較佳為在絕緣體46上設置絕緣體47。絕緣體47被用作抑制氧、氫、水等的透過的障壁膜。藉由設置絕緣體47，可以防止雜質從設置有電晶體100的層的上層進入電晶體100。作為絕緣體47可以使用氧化鋁等。
[電晶體200] 　　接著，說明具有與電晶體100不同的電特性的電晶體200。電晶體200是可以與上述電晶體100同時製造的，並較佳為形成在與電晶體100相同的層中。藉由與電晶體100同時製造，可以不增加多餘的製程而製造電晶體200。由此，可以提高半導體裝置10的生產率。
如圖5A、圖5B2所示，電晶體200包括基板（未圖示）上的絕緣體40、絕緣體40上的絕緣體41、絕緣體41上的絕緣體42、嵌入在絕緣體42中並在絕緣體41上的導電體201、絕緣體42及導電體201上的絕緣體43、絕緣體43上的絕緣體44、絕緣體44上的絕緣體45、絕緣體45上的金屬氧化物202a_1及金屬氧化物202a_2、金屬氧化物202a_1上的金屬氧化物202b_1、金屬氧化物202a_2上的金屬氧化物202b_2、金屬氧化物202b_1上的導電體204a、金屬氧化物202b_2上的導電體204b、絕緣體45、導電體204a及導電體204b上的金屬氧化物202c、金屬氧化物202c上的絕緣體205、絕緣體205上的導電體206、導電體206及絕緣體205上的絕緣體207。
以下，有時將金屬氧化物202a_1、金屬氧化物202a_2、金屬氧化物202b_1、金屬氧化物202b_2及金屬氧化物202c總稱為金屬氧化物202。另外，示出在電晶體200中層疊金屬氧化物202a_1和金屬氧化物202b_1且層疊金屬氧化物202a_2和金屬氧化物202b_2的結構，但是本發明不侷限於此。例如，也可以採用省略金屬氧化物202a_1及金屬氧化物202a_2的結構或者省略金屬氧化物202b_1及金屬氧化物202b_2的結構。
在此，構成電晶體200的導電體、絕緣體及金屬氧化物可以在與構成同一層中的電晶體100的導電體、絕緣體及金屬氧化物同一製程中形成。因此，導電體101a對應於導電體201a，導電體101b對應於導電體201b，金屬氧化物102對應於金屬氧化物202，導電體104a及導電體104b對應於導電體204a及導電體204b，絕緣體105對應於絕緣體205，導電體106對應於導電體206，絕緣體107對應於絕緣體207。因此，這些構成電晶體200的導電體、絕緣體及金屬氧化物可以利用與電晶體100相同的材料形成，因此可以參照電晶體100的記載。
金屬氧化物202a_1、金屬氧化物202b_1及導電體204a與金屬氧化物202a_2、金屬氧化物202b_2及導電體204b以隔著導電體201、金屬氧化物202c、絕緣體205、導電體206及絕緣體207彼此相對的方式形成。
導電體204a被用作電晶體200的源極電極。導電體204b被用作電晶體200的汲極電極。因此，包括與導電體204a重疊的區域的金屬氧化物202a_1及金屬氧化物202b_1包括被用作電晶體200的源極區域的區域。另外，包括與導電體204b重疊的區域的金屬氧化物202a_2及金屬氧化物202b_2包括被用作電晶體200的汲極區域的區域。
包括金屬氧化物202c的電晶體較佳為具有與包括金屬氧化物102b的電晶體不同的電特性。因此，例如，金屬氧化物202c和金屬氧化物102b在金屬氧化物的材料、金屬氧化物中的元素的含有比率、金屬氧化物的厚度和形成在金屬氧化物中的通道形成區域的寬度及長度等中的任一個上較佳為不同。
例如，當作為金屬氧化物202c及金屬氧化物102b使用In-M-Zn（M是Al、Ga、Y或Sn等）氧化物時，可以使金屬氧化物202c所包含的元素M的原子個數比大於金屬氧化物102b所包含的元素M的原子個數比。另外，可以使在金屬氧化物202c中的相對於In的元素M的原子個數比大於金屬氧化物102b中的相對於In的元素M的原子個數比。由此，可以使電晶體200的臨界電壓大於電晶體100的臨界電壓，可以減少電晶體200的關態電流。
較佳的是，與電晶體100的金屬氧化物102c等相同，被用作電晶體200的通道形成區域的金屬氧化物202c中的氧缺陷、以及氫或水等雜質被減少。由此，與雜質沒有被減少的情況相比，電晶體200的臨界電壓可以更大而可以減少關態電流。
在電晶體200中，通道形成區域形成在金屬氧化物202c中，另一方面，在電晶體100中，通道形成區域形成在金屬氧化物102a、金屬氧化物102b及金屬氧化物102c中。因此，電晶體200的通道形成區域中的金屬氧化物202的厚度可以比電晶體100的通道形成區域中的金屬氧化物102的厚度小。由此，可以使電晶體200的臨界電壓大於其背閘極不被施加負電位的電晶體100的臨界電壓。
較佳為對被用作電晶體200的頂閘極的導電體206以及被用作電晶體200的背閘極的導電體201施加同一電位。例如，較佳為導電體206和導電體201電連接。當對導電體206和導電體201施加同一電位時，在電晶體200的頂閘極被施加正電位而電晶體200處於導通狀態的情況下，電晶體200的背閘極也被施加正電位，由此可以增高電晶體200的通態電流。注意，既可以分別控制施加到導電體206的電位與施加到導電體201的電位，又可以將施加到導電體201的電位例如固定為負電位或正電位。
[電晶體100及電晶體200的變形例子] 　　圖7A、圖7B1及圖7B2是記憶體裝置11所包括的電晶體100及記憶部20所包括的電晶體200的剖面圖，該剖面圖相當於圖5A、圖5B1及圖5B2的變形例子。圖7A對應於圖5A，圖7B1對應於圖5B1，圖7B2對應於圖5B2。
圖7A、圖7B1及圖7B2所示的結構在電晶體200不包括導電體201這一點上與圖5A、圖5B1及圖5B2所示的結構不同。當電晶體200具有圖7A、圖7B1及圖7B2所示的結構時，可以使電晶體200的工作控制簡化。另外，可以省略與導電體201電連接的引線配線，因此可以提高半導體裝置10的佈局彈性。
圖8A、圖8B1及圖8B2是記憶體裝置11所包括的電晶體100及記憶部20所包括的電晶體200的剖面圖，該剖面圖相當於圖5A、圖5B1及圖5B2的變形例子。圖8A對應於圖5A，圖8B1對應於圖5B1，圖8B2對應於圖5B2。
在圖5A、圖5B1及圖5B2所示的結構的電晶體200中，金屬氧化物202c不與金屬氧化物202b_1的頂面及金屬氧化物202b_2的頂面接觸。另一方面，在圖8A、圖8B1及圖8B2所示的結構的電晶體200中，金屬氧化物202c與金屬氧化物202b_1的頂面及金屬氧化物202b_2的頂面接觸。當電晶體200具有圖8A、圖8B1及圖8B2所示的結構時，可以增大金屬氧化物202c與金屬氧化物202b_1及金屬氧化物202b_2的接觸面積。由此，可以減少臨界電壓等電晶體200的電特性的不均勻，並且可以減小電晶體200的次臨界擺幅值（S值）。因此，可以提高半導體裝置10的可靠性。
圖9A、圖9B1及圖9B2是記憶體裝置11所包括的電晶體100及記憶部20所包括的電晶體200的剖面圖，該剖面圖相當於圖5A、圖5B1及圖5B2的變形例子。圖9A對應於圖5A，圖9B1對應於圖5B1，圖9B2對應於圖5B2。圖9A、圖9B1所示的結構的電晶體100包括基板（未圖示）上的絕緣體40、絕緣體40上的絕緣體41、絕緣體41上的絕緣體42、嵌入在絕緣體42中並在絕緣體41上的導電體101、絕緣體42及導電體101上的絕緣體43、絕緣體43上的絕緣體44、絕緣體44上的絕緣體45、絕緣體45上的金屬氧化物102a、金屬氧化物102a上的金屬氧化物102b、金屬氧化物102b上的金屬氧化物102c、金屬氧化物102c上的絕緣體105、絕緣體105上的導電體106、導電體106上的絕緣體108、與金屬氧化物102b的頂面接觸並與金屬氧化物102c、絕緣體105、導電體106及絕緣體108的側面接觸的絕緣體109、以及與絕緣體45、金屬氧化物102a、金屬氧化物102b、絕緣體108及絕緣體109接觸的絕緣體107。在此，絕緣體107較佳為覆蓋金屬氧化物102、絕緣體105、導電體106、絕緣體108及絕緣體109。
電晶體100也可以不包括金屬氧化物102c。此時，絕緣體105與金屬氧化物102b接觸。
較佳的是，利用原子層沉積（ALD：Atomic Layer Deposition）法形成絕緣體108。由此，可以以1nm以上且20nm以下左右，較佳為5nm以上且10nm以下左右的厚度形成絕緣體108。在此，作為絕緣體108較佳為使用具有可以抑制水或氫等雜質以及氧透過的功能的絕緣材料，例如較佳為使用氧化鋁或氧化鉿等。
絕緣體109的頂面較佳為與絕緣體108的頂面大致對齊。絕緣體109較佳為利用ALD法形成。由此，可以以1nm以上且20nm以下左右，較佳為1nm以上且3nm以下左右，例如為1nm的厚度形成絕緣體109。
在此，與絕緣體108同樣地，作為絕緣體109較佳為使用具有抑制水或氫等雜質及氧透過的功能的絕緣材料，例如較佳為使用氧化鋁或氧化鉿等。由此，可以防止絕緣體105中的氧擴散到外部。另外，可以抑制氫、水等雜質從絕緣體105的端部等侵入到金屬氧化物102。
如此，藉由設置絕緣體108及絕緣體109，可以由具有抑制水或氫等雜質及氧的透過的功能的絕緣體覆蓋導電體106的頂面和側面以及絕緣體105的側面。由此，可以抑制水或氫等雜質藉由導電體106及絕緣體105進入金屬氧化物102。如此，絕緣體108被用作保護閘極電極的頂面的頂面阻擋物，絕緣體109被用作保護閘極電極的側面及閘極絕緣膜的側面的側面阻擋物。
雖然電晶體100不包括導電體104a及導電體104b，但是，藉由以與金屬氧化物102b接觸的方式設置絕緣體107，在絕緣體107的形成時可以使金屬氧化物102低電阻化。例如，使用包含氫或氮等雜質元素的沉積氣體形成絕緣體107，由此以金屬氧化物102的與絕緣體107接觸的區域為中心被添加氫或氮等雜質元素。在被添加雜質元素的區域中形成氧缺陷，並且在該雜質元素進入氧缺陷時，載子密度變高而進行低電阻化。由此，形成電晶體100的源極區域及汲極區域。作為雜質元素，可以舉出硼、碳、氟、磷、硫、氯、鈦、稀有氣體等。此外，作為稀有氣體元素的典型例子，有氦、氖、氬、氪以及氙等。
注意，例如，金屬氧化物102中的與導電體106重疊的區域的至少一部分不被低電阻化，並被用作電晶體100的通道形成區域。在圖9A所示的金屬氧化物102中，對源極區域及汲極區域附加與通道形成區域不同的陰影線。
由此可知，電晶體100的源極區域及汲極區域的氫和氮中的至少一個的濃度較佳為比通道形成區域的氫和氮中的至少一個的濃度大。可以利用二次離子質譜分析法（SIMS：Secondary Ion Mass Spectrometry）等測量氫或氮的濃度。在此，作為電晶體100的通道形成區域的氫或氮的濃度，對金屬氧化物102b的與絕緣體105重疊的區域的中央附近的氫或氮的濃度進行測量即可。
當使電晶體100微型化而使其通道長度為10nm以上且30nm以下左右時，有源極區域或汲極區域所包含的雜質元素擴散而使源極區域和汲極區域電導通的擔憂。藉由形成絕緣體108及絕緣體109，可以防止氫、水等雜質進入絕緣體105及導電體106且可以防止絕緣體105中的氧擴散到絕緣體46等，由此可以防止在閘極電位為0V時源極區域與汲極區域電導通。
再者，藉由利用ALD法形成絕緣體109，可以使絕緣體109的厚度與微型化通道長度相同或更小，這樣可以防止源極區域和汲極區域之間的距離過大且可以防止增大電阻。
絕緣體109較佳為藉由如下方法形成：在利用ALD法形成絕緣體後進行各向異性蝕刻，以使該絕緣體中的與金屬氧化物102c、絕緣體105、導電體106及絕緣體108的側面接觸的部分留下。由此，可以容易形成上述厚度小的絕緣體109。此時，藉由在導電體106上設置絕緣體108，即使因該各向異性蝕刻而該絕緣體108的一部分被去除，也可以充分留下絕緣體109的與絕緣體105及導電體106接觸的部分。
作為絕緣體107，較佳為使用具有抑制水或氫等雜質或者氧透過的功能的絕緣材料。例如，作為絕緣體107，較佳為使用氮化矽、氮氧化矽、氧氮化矽、氮化鋁、氮氧化鋁等。藉由形成這樣的絕緣體107，可以防止氧經過絕緣體107而進入，電晶體100的源極區域及汲極區域的氧缺陷被供應氧而導致載子密度的降低。另外，可以防止水或氫等經過絕緣體107而進入，電晶體100的源極區域及汲極區域過度擴大到通道形成區域一側。較佳為在絕緣體107上設置絕緣體46。
圖9A、圖9B2所示的結構的電晶體200包括基板（未圖示）上的絕緣體40、絕緣體40上的絕緣體41、絕緣體41上的絕緣體42、嵌入在絕緣體42中並在絕緣體41上的導電體201、絕緣體42及導電體201上的絕緣體43、絕緣體43上的絕緣體44、絕緣體44上的絕緣體45、絕緣體45上的金屬氧化物202a_1及金屬氧化物202a_2、金屬氧化物202a_1上的金屬氧化物202b_1、金屬氧化物202a_2上的金屬氧化物202b_2、絕緣體45、金屬氧化物202b_1及金屬氧化物202b_2上的金屬氧化物202c、金屬氧化物202c上的絕緣體205、絕緣體205上的導電體206、導電體206上的絕緣體208、與金屬氧化物202b_1及金屬氧化物202b_2的頂面接觸並與金屬氧化物202c、絕緣體205、導電體206及絕緣體208的側面接觸的絕緣體209、以及與絕緣體45、金屬氧化物202a_1、金屬氧化物202a_2、金屬氧化物202b_1、金屬氧化物202b_2、絕緣體208及絕緣體209接觸的絕緣體107。在此，絕緣體107較佳為覆蓋金屬氧化物202、絕緣體205、導電體206、絕緣體208及絕緣體209。
絕緣體208對應於絕緣體108，絕緣體209對應於絕緣體109。
金屬氧化物202包括與絕緣體107接觸的區域，該區域及其附近與電晶體100的源極區域及汲極區域同樣地被低電阻化。因此，金屬氧化物202a_1的一部分及金屬氧化物202b_1的一部分被用作電晶體200的源極區域，金屬氧化物202a_2的一部分及金屬氧化物202b_2的一部分被用作電晶體200的汲極區域。
圖10A、圖10B1及圖10B2是記憶體裝置11所包括的電晶體100及記憶部20所包括的電晶體200的剖面圖，該剖面圖相當於圖9A、圖9B1及圖9B2的變形例子。圖10A對應於圖9A，圖10B1對應於圖9B1，圖10B2對應於圖9B2。
圖10A、圖10B1及圖10B2所示的結構在電晶體200不包括金屬氧化物202a_1、金屬氧化物202a_2、金屬氧化物202b_1及金屬氧化物202b_2這一點上與圖9A、圖9B1及圖9B2所示的結構不同。在圖10A、圖10B2所示的結構的電晶體200中，金屬氧化物202c與導電體210及導電體211電連接。導電體210被用作電晶體200的源極電極，導電體211被用作電晶體200的汲極電極。導電體210及導電體211可以設置在與導電體201同一層中。此時，可以將導電體210和導電體211設置在夾著導電體201彼此相對的位置上。絕緣體43、絕緣體44及絕緣體45形成有到達導電體210的開口以及到達導電體211的開口，金屬氧化物202c藉由該開口與導電體210及導電體211電連接。
作為導電體210，以與絕緣體42的開口的內壁及絕緣體41接觸的方式形成有導電體210a，其內側形成有導電體210b。作為導電體211，以與絕緣體42的開口的內壁及絕緣體41接觸的方式形成有導電體211a，其內側形成有導電體211b。導電體210a及導電體211a可以使用與導電體201a相同的材料，導電體210b及導電體211b可以使用與導電體201b相同的材料。
導電體210a、導電體210b、導電體211a及導電體211b的頂面的高度與絕緣體42的頂面的高度可以大致相同。在圖10A中，示出層疊導電體210a和導電體210b的結構以及層疊導電體211a和導電體211b的結構，但是本發明不侷限於此。例如，可以採用只設置導電體210b及導電體211b的結構。
當電晶體200具有圖10A、圖10B2所示的結構時，可以減少電晶體200的電特性的不均勻。
注意，可以適當地組合圖5A至圖10B2所示的結構。例如，可以組合圖5A、圖5B1所示的結構的電晶體100與圖10A、圖10B2所示的結構的電晶體200。就是說，可以將圖5A、圖5B1所示的結構的電晶體100與圖10A、圖10B2所示的結構的電晶體200製造在同一基板上。
下面，對電晶體100及電晶體200的構成材料進行說明。
＜基板＞ 　　作為形成電晶體100及電晶體200的基板例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板（釔安定氧化鋯基板等）、樹脂基板等。另外，作為半導體基板，例如可以舉出由矽或鍺等構成的半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。再者，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如有SOI（Silicon On Insulator；絕緣層上覆矽）基板等。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，可以舉出包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，可以舉出電容器、電阻器、切換元件、發光元件、記憶元件等。
此外，作為基板也可以使用撓性基板。作為在撓性基板上設置電晶體的方法，也可以舉出如下方法：在非撓性基板上形成電晶體之後，剝離電晶體而將該電晶體轉置到撓性基板上。在此情況下，較佳為在非撓性基板與電晶體之間設置剝離層。此外，作為基板，也可以使用包含纖維的薄片、薄膜或箔等。另外，基板也可以具有伸縮性。此外，基板可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板例如包括具有如下厚度的區域：5mm以上且700mm以下，較佳為10mm以上且500mm以下，更佳為15mm以上且300mm以下。藉由將基板形成得薄，可以實現包括電晶體的半導體裝置的輕量化。另外，藉由將基板形成得薄，即便在使用玻璃等的情況下也有時會具有伸縮性或在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩和因掉落等基板上的半導體裝置受到的衝擊等。亦即，可以提供一種耐用的半導體裝置。
作為撓性基板，例如可以使用金屬、合金、樹脂或玻璃或者其纖維等。撓性基板的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。作為撓性基板，例如使用線性膨脹係數為1×10-3 /K以下、5×10-5 /K以下或1×10-5 /K以下的材料即可。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺（尼龍、芳族聚醯胺等）、聚醯亞胺、聚碳酸酯、丙烯酸等。尤其是芳族聚醯胺的線性膨脹係數較低，因此適用於撓性基板。
＜絕緣體＞ 　　作為絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物以及金屬氮氧化物等。
藉由由具有抑制氫等雜質及氧透過的功能的絕緣體圍繞電晶體，能夠使電晶體的電特性穩定。例如，作為絕緣體44及絕緣體42及絕緣體41可以使用具有抑制氫等雜質及氧透過功能的絕緣體。
作為具有抑制氫等雜質及氧透過的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。
此外，例如，作為絕緣體44及絕緣體42及絕緣體41，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭等金屬氧化物、氮氧化矽或氮化矽等。絕緣體44及絕緣體42及絕緣體41較佳為包含氧化鋁或氧化鉿等。
作為絕緣體40、絕緣體41、絕緣體42、絕緣體43、絕緣體45、絕緣體105及絕緣體205，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，絕緣體40、絕緣體41、絕緣體42、絕緣體43、絕緣體45、絕緣體105及絕緣體205較佳為包含氧化矽、氧氮化矽或氮化矽。
作為絕緣體43、絕緣體44、絕緣體45、絕緣體105及絕緣體205較佳為包括相對介電常數高的絕緣體。例如，作為絕緣體43、絕緣體44、絕緣體45、絕緣體105以及/或絕緣體205較佳為包含氧化鎵、氧化鉿、氧化鋯、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物、含有矽及鉿的氧氮化物或者含有矽及鉿的氮化物等。或者，絕緣體43、絕緣體44、絕緣體45、絕緣體105以及/或絕緣體205較佳為具有氧化矽或氧氮化矽與相對介電常數高的絕緣體的疊層結構。因為氧化矽及氧氮化矽熱穩定性高，所以藉由與相對介電常數高的絕緣體組合，可以實現熱穩定且相對介電常數高的疊層結構。例如，當採用在絕緣體45及絕緣體105中氧化鋁、氧化鎵或氧化鉿與金屬氧化物102接觸的結構時，能夠抑制氧化矽或氧氮化矽所含有的矽混入金屬氧化物102。另外，例如當採用在絕緣體45及絕緣體105中氧化矽或氧氮化矽與金屬氧化物102接觸的結構時，有時在氧化鋁、氧化鎵或氧化鉿與氧化矽或氧氮化矽的介面處形成陷阱中心。該陷阱中心有時可以藉由俘獲電子而使電晶體的臨界電壓向正方向漂移。
絕緣體40、絕緣體41、絕緣體42、絕緣體46及絕緣體47較佳為包括相對介電常數低的絕緣體。例如，絕緣體40、絕緣體41、絕緣體42、絕緣體46及絕緣體47較佳為包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。或者，絕緣體40、絕緣體41、絕緣體42、絕緣體46及絕緣體47較佳為具有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽與樹脂的疊層結構。因為氧化矽及氧氮化矽具有熱穩定性，所以藉由與樹脂組合，可以實現具有熱穩定性且相對介電常數低的疊層結構。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺（尼龍、芳族聚醯胺等）、聚醯亞胺、聚碳酸酯或丙烯酸等。
作為絕緣體108、絕緣體109、絕緣體208及絕緣體209，可以使用具有抑制水或氫等雜質及氧透過的功能的絕緣體。作為絕緣體108、絕緣體109、絕緣體208及絕緣體209，例如可以使用氧化鋁、氧化鉿、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹或氧化鉭等金屬氧化物、氮氧化矽或氮化矽等。
＜導電體＞ 　　作為導電體101a、導電體101b、導電體104a、導電體104b、導電體106、導電體201a、導電體201b、導電體204a、導電體204b、導電體206、導電體210a、導電體210b、導電體211a及導電體211b較佳為使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦和釕等的金屬元素中的一種以上的材料。另外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
另外，作為上述導電體，可以使用包含可用作金屬氧化物102的金屬氧化物所包含的金屬元素及氧的導電材料。另外，也可以使用包含上述金屬元素及氮的導電材料。例如，也可以使用氮化鈦、氮化鉭等包含氮的導電材料。或者，可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物。或者，也可以使用包含氮的銦鎵鋅氧化物。藉由使用上述材料，有時可以俘獲金屬氧化物102所包含的氫。或者，有時可以俘獲從外方的絕緣體等混入的氫。
另外，也可以層疊多個由上述材料形成的導電體。例如，也可以採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料和包含氮的導電材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料、包含氧的導電材料和包含氮的導電材料的疊層結構。
《可被用作金屬氧化物102及金屬氧化物202的金屬氧化物》 　　以下，說明根據本發明的金屬氧化物102及金屬氧化物202。作為金屬氧化物102及金屬氧化物202較佳為使用被用作氧化物半導體的金屬氧化物（以下，稱為氧化物半導體）。
氧化物半導體較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。另外，除此之外，較佳為還包含鋁、鎵、釔或錫等。或者，也可以包含硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢或鎂等中的一種或多種。
在此，考慮氧化物半導體為包含銦、元素M及鋅的InMZnO的情況。注意，元素M為鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時也可以組合多個上述元素。
在此，考慮金屬氧化物包含銦、元素M及鋅的情況。另外，將金屬氧化物所包含的銦、元素M及鋅的原子個數比的各項分別稱為[In]、[M]及[Zn]。
下面，參照圖11A至圖11C對可被用作金屬氧化物102a及金屬氧化物102b的金屬氧化物所包含的銦、元素M及鋅的原子個數比的較佳的範圍進行說明。注意，圖11A至圖11C不示出氧的原子個數比。另外，將金屬氧化物所包含的銦、元素M及鋅的原子個數比的各項分別稱為[In]、[M]及[Zn]。
在圖11A至圖11C中，虛線表示[In]：[M]：[Zn]=（1+α）：（1-α）：1的原子個數比（-1≤α≤1）的線、[In]：[M]：[Zn]=（1+α）：（1-α）：2的原子個數比的線、[In]：[M]：[Zn]=（1+α）：（1-α）：3的原子個數比的線、[In]：[M]：[Zn]=（1+α）：（1-α）：4的原子個數比的線及[In]：[M]：[Zn]=（1+α）：（1-α）：5的原子個數比的線。
點劃線表示[In]：[M]：[Zn]=5：1：β的原子個數比（β≥0）的線、[In]：[M]：[Zn]=2：1：β的原子個數比的線、[In]：[M]：[Zn]=1：1：β的原子個數比的線、[In]：[M]：[Zn]=1：2：β的原子個數比的線、[In]：[M]：[Zn]=1：3：β的原子個數比的線及[In]：[M]：[Zn]=1：4：β的原子個數比的線。
另外，圖11A至圖11C所示的[In]：[M]：[Zn]=0：2：1的原子個數比及其附近值的金屬氧化物容易具有尖晶石型結晶結構。
有時在金屬氧化物中，多個相共存（例如，二相共存、三相共存等）。例如，當原子個數比接近[In]：[M]：[Zn]=0：2：1時，尖晶石型結晶結構和層狀結晶結構的二相容易共存。當原子個數比接近[In]：[M]：[Zn]=1：0：0時，方鐵錳礦型結晶結構和層狀結晶結構的二相容易共存。當在金屬氧化物中多個相共存時，可能在不同的結晶結構之間形成晶界。
圖11A所示的區域A示出金屬氧化物所包含的銦、元素M及鋅的原子個數比的較佳的範圍的一個例子。
藉由增高銦含量，可以提高金屬氧化物的載子移動率（電子移動率）。由此，銦含量高的金屬氧化物的載子移動率比銦含量低的金屬氧化物高。
另一方面，金屬氧化物的銦含量及鋅含量變低時，載子移動率變低。因此，當原子個數比為[In]：[M]：[Zn]=0：1：0或其附近值時（例如，圖11C中的區域C），絕緣性變高。
例如，被用作金屬氧化物102b、金屬氧化物202b_1及金屬氧化物202b_2的金屬氧化物較佳為具有載子移動率高的圖11A的區域A所示的原子個數比。例如，被用作金屬氧化物102b、金屬氧化物202b_1及金屬氧化物202b_2的金屬氧化物的原子個數比可以為In：Ga：Zn=4：2：3至4：2：4.1及其附近值。另一方面，用作金屬氧化物102a、金屬氧化物202a_1及金屬氧化物202a_2的金屬氧化物較佳為具有絕緣性較高的圖11C的區域C所示的原子個數比。例如，被用作金屬氧化物102a、金屬氧化物202a_1及金屬氧化物202a_2的金屬氧化物的原子個數比可以為In：Ga：Zn=1：3：4左右。另外，作為被用作氧化物102c及氧化物202c的金屬氧化物，既可以是能夠被用作金屬氧化物102a、金屬氧化物202a_1及金屬氧化物202a_2的金屬氧化物，又可以是能夠被用作金屬氧化物102b、金屬氧化物202b_1及金屬氧化物202b_2的金屬氧化物。
具有區域A所示的原子個數比的金屬氧化物，尤其是具有圖11B的區域B所示的原子個數比的金屬氧化物具有高載子移動率、高可靠性且是優良的。
區域B包括[In]：[M]：[Zn]=4：2：3至4：2：4.1的原子個數比及其附近值。附近值例如包括[In]：[M]：[Zn]=5：3：4的原子個數比。另外，區域B包括[In]：[M]：[Zn]=5：1：6的原子個數比及其附近值以及[In]：[M]：[Zn]=5：1：7的原子個數比及其附近值。
另外，當作為金屬氧化物使用In-M-Zn氧化物時，作為濺射靶材較佳為使用包含多晶的In-M-Zn氧化物的靶材。注意，所形成的金屬氧化物的原子個數比可以在上述濺射靶材中的金屬元素的原子個數比的±40%的範圍內變動。例如，當用於金屬氧化物的濺射靶材的組成為In：Ga：Zn=4：2：4.1[原子個數比]時，所形成的金屬氧化物的組成有時接近於In：Ga：Zn=4：2：3[原子個數比]。此外，當用於金屬氧化物的濺射靶材的組成為In：Ga：Zn=5：1：7[原子個數比]時，所形成的金屬氧化物的組成有時接近於In：Ga：Zn=5：1：6[原子個數比]。
注意，金屬氧化物所具有的性質不是僅由原子個數比決定的。即使在原子個數比相同的情況下，也根據形成條件，有時金屬氧化物的性質不同。例如，當使用濺射裝置沉積形成金屬氧化物時，所形成的膜的原子個數比與靶材的原子個數比偏離。另外，根據成膜時的基板溫度，有時膜的[Zn]小於靶材的[Zn]。因此，圖示的區域是表示金屬氧化物有具有特定特性的傾向時的原子個數比的區域，區域A至區域C的邊界不嚴格。
＜金屬氧化物的構成＞ 　　下面對可用於在本發明的一個實施方式中公開的電晶體的CAC（Cloud-Aligned Composite）-OS的構成進行說明。
在本說明書等中，有時記載為CAAC（c-axis aligned crystal）或CAC（Cloud-Aligned Composite）。注意，CAAC是指結晶結構的一個例子，CAC是指功能或材料構成的一個例子。
CAC-OS或CAC-metal oxide在材料的一部分中具有導電性的功能，在材料的另一部分中具有絕緣性的功能，作為材料的整體具有半導體的功能。此外，在將CAC-OS或CAC-metal oxide用於電晶體的半導體層的情況下，導電性的功能是使被用作載子的電子（或電洞）流過的功能，絕緣性的功能是不使被用作載子的電子流過的功能。藉由導電性的功能和絕緣性的功能的互補作用，可以使CAC-OS或CAC-metal oxide具有開關功能（控制開啟/關閉的功能）。藉由在CAC-OS或CAC-metal oxide中使各功能分離，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括導電性區域及絕緣性區域。導電性區域具有上述導電性的功能，絕緣性區域具有上述絕緣性的功能。此外，在材料中，導電性區域和絕緣性區域有時以奈米粒子級分離。另外，導電性區域和絕緣性區域有時在材料中不均勻地分佈。此外，有時觀察到其邊緣模糊而以雲狀連接的導電性區域。
此外，在CAC-OS或CAC-metal oxide中，導電性區域和絕緣性區域有時以0.5nm以上且10nm以下，較佳為0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同能帶間隙的成分構成。例如，CAC-OS或CAC-metal oxide由具有起因於絕緣性區域的寬隙的成分及具有起因於導電性區域的窄隙的成分構成。在該結構中，當使載子流過時，載子主要在具有窄隙的成分中流過。此外，具有窄隙的成分藉由與具有寬隙的成分的互補作用，與具有窄隙的成分聯動而使載子流過具有寬隙的成分。因此，在將上述CAC-OS或CAC-metal oxide用於電晶體的通道區域時，在導通狀態的電晶體中可以得到高電流驅動力，亦即大通態電流及高場效移動率。
就是說，也可以將CAC-OS或CAC-metal oxide稱為基質複合材料（matrix composite）或金屬基質複合材料（metal matrix composite）。
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體，例如有CAAC-OS（c-axis aligned crystalline oxide semiconductor）、多晶氧化物半導體、nc-OS（nanocrystalline oxide semiconductor）及a-like OS（amorphous-like oxide semiconductor）及非晶氧化物半導體等。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形或七角形等晶格排列。另外，在CAAC-OS的畸變附近觀察不到明確的晶界（grain boundary）。亦即，可知藉由使晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變：在a-b面方向上的氧原子的排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等。
CAAC-OS有具有層狀結晶結構（也稱為層狀結構）的傾向，在該層狀結晶結構中層疊有包含銦及氧的層（下面稱為In層）和包含元素M、鋅及氧的層（下面稱為（M，Zn）層）。另外，銦和元素M彼此可以取代，在用銦取代（M，Zn）層中的元素M的情況下，也可以將該層表示為（In，M，Zn）層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為（In，M）層。
CAAC-OS是結晶性高的氧化物半導體。另一方面，在CAAC-OS中無法確認到明確的晶界，所以可以說不容易發生起因於晶界的電子移動率的降低。此外，氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷（氧缺陷等）少的氧化物半導體。因此，具有CAAC-OS的氧化物半導體的物理性質穩定。因此，具有CAAC-OS的氧化物半導體具有耐熱性及高可靠性。
在nc-OS中，微小的區域（例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域）中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。a-like OS包含空洞或低密度區域。a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
氧化物半導體具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
＜包含氧化物半導體的電晶體＞ 　　接著，對將上述氧化物半導體用於電晶體的情況進行說明。
藉由將上述氧化物半導體用於電晶體，可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
另外，在電晶體中，金屬氧化物102b的通道形成區域中的載子密度較佳為低。在降低氧化物半導體膜的載子密度的情況下，降低氧化物半導體膜中的雜質濃度而降低缺陷態密度即可。在本說明書等中，將雜質濃度小且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。例如，金屬氧化物102b的通道形成區域中的載子密度低於8×1011 /cm3 ，較佳為低於1×1011 /cm3 ，進一步較佳為低於1×1010 /cm3 且為1×10-9 /cm3 以上。
另外，因為高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷態密度，所以有可能具有較低的陷阱態密度。
此外，被氧化物半導體的陷阱態俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低金屬氧化物102b的通道形成區域中的雜質濃度是有效的。為了降低金屬氧化物102b的通道形成區域中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
＜雜質＞ 　　在此，說明氧化物半導體中的各雜質的影響。
在氧化物半導體包含第十四族元素之一的矽或碳時，氧化物半導體中形成缺陷態。因此，將金屬氧化物102b的通道形成區域中的矽或碳的濃度（藉由SIMS測得的濃度）設定為2×1018 atoms/cm3 以下，較佳為2×1017 atoms/cm3 以下。
另外，當氧化物半導體包含鹼金屬或鹼土金屬時，有時形成缺陷態而形成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為降低金屬氧化物102b的通道形成區域中的鹼金屬或鹼土金屬的濃度。明確而言，將利用SIMS分析測得的金屬氧化物102b的通道形成區域中的鹼金屬或鹼土金屬的濃度設定為1×1018 atoms/cm3 以下，較佳為2×1016 atoms/cm3 以下。
當氧化物半導體包含氮時，產生作為載子的電子，並載子密度增加，而氧化物半導體容易被n型化。其結果是，將其金屬氧化物102b的通道形成區域含有氮的電晶體容易具有常開啟特性。因此，較佳為儘可能地減少金屬氧化物102b的通道形成區域中的氮，例如，將利用SIMS分析測得的金屬氧化物102b的通道形成區域中的氮濃度設定為小於5×1019 atoms/cm3 ，較佳為5×1018 atoms/cm3 以下，更佳為1×1018 atoms/cm3 以下，進一步較佳為5×1017 atoms/cm3 以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧缺陷。當氫進入該氧缺陷時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，金屬氧化物102b的通道形成區域包含較多的氫的電晶體容易具有常開啟特性。由此，較佳為儘可能減少金屬氧化物102b的通道形成區域中的氫。明確而言，將利用SIMS分析測得的氧化物半導體中的氫濃度設定為小於1×1020 atoms/cm3 ，較佳為小於1×1019 atoms/cm3 ，更佳為低於5×1018 atoms/cm3 ，進一步較佳為小於1×1018 atoms/cm3 。
藉由充分降低金屬氧化物102b的通道形成區域中的雜質，可以對電晶體賦予穩定的電特性。
＜半導體裝置的製造方法＞ 　　接著，說明同時製造具有圖5A、圖5B1、圖5B2和圖6所示的結構的電晶體100和電晶體200的製造方法。在圖12A至圖19B2中，各圖式的A是沿著圖6中的A1-A2的點劃線的部分的剖面圖。在圖12A至圖19B2中，各圖式的B1是沿著圖6中的A3-A4的點劃線的部分的剖面圖。在圖12A至圖19B2中，各圖式的B2是沿著圖6中的A5-A6的點劃線的部分的剖面圖。
首先，準備基板（未圖示），在該基板上形成絕緣體40。可以利用濺射法、化學氣相沉積（CVD：Chemical Vapor Deposition）法、分子束磊晶（MBE：Molecular Beam Epitaxy）法、脈衝雷射沉積（PLD：Pulsed Laser Deposition）法或ALD法等形成絕緣體40。作為絕緣體40，例如利用CVD法形成氧氮化矽。
注意，CVD法可以分為利用電漿的電漿增強CVD（PECVD：Plasma Enhanced CVD）法、利用熱量的熱CVD（TCVD：Thermal CVD）法、利用光的光CVD（Photo CVD）法等。再者，CVD法可以根據使用的源氣體分為金屬CVD（MCVD：Metal CVD）法及有機金屬CVD（MOCVD：Metal Organic CVD）法。
藉由利用電漿CVD法，可以以較低的溫度得到高品質的膜。另外，因為不使用電漿，熱CVD法是能夠減少對被處理物造成的電漿損傷的成膜方法。例如，包括在半導體裝置中的佈線、電極、元件（電晶體、電容器等）等有時因從電漿接收電荷而會產生電荷積聚（charge up）。此時，有時由於所累積的電荷而使包括在半導體裝置中的佈線、電極、元件等受損傷。另一方面，因為在不使用電漿的熱CVD法的情況下不產生上述電漿損傷，所以能夠提高半導體裝置的良率。另外，在熱CVD法中，不產生成膜時的電漿損傷，因此能夠得到缺陷較少的膜。
另外，ALD法也是能夠減少對被處理物造成的電漿損傷的成膜方法。此外，在利用ALD法的成膜時不產生電漿損傷，所以能夠得到缺陷較少的膜。
不同於使從靶材等中被釋放的粒子沉積的成膜方法，CVD法及ALD法是因被處理物表面的反應而形成膜的形成方法。因此，藉由CVD法及ALD法形成的膜不易受被處理物的形狀的影響而具有良好的步階覆蓋性。尤其是，利用ALD法形成的膜具有良好的步階覆蓋性和厚度均勻性，所以ALD法適合用於要覆蓋縱橫比高的開口的表面的情況。但是，ALD法的沉積速度比較慢，所以有時較佳為與CVD法等沉積速度快的其他成膜方法組合而使用。
CVD法或ALD法可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，當使用CVD法或ALD法時，可以藉由調整源氣體的流量比形成任意組成的膜。此外，例如，當使用CVD法或ALD法時，可以藉由一邊形成膜一邊改變源氣體的流量比來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為可以省略傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以使其成膜時所需的時間縮短。因此，有時可以提高半導體裝置的生產率。
接著，在絕緣體40上形成絕緣體41。絕緣體41可以藉由作為絕緣體40的形成方法說明的方法形成。作為絕緣體41，例如可以利用濺射法形成氧化鋁。絕緣體41也可以採用多層結構。例如可以採用利用濺射法形成氧化鋁，然後利用ALD法在該氧化鋁上形成另一氧化鋁的結構。或者，也可以採用利用ALD法形成氧化鋁，然後利用濺射法在該氧化鋁上形成另一氧化鋁的結構。
接著，在絕緣體41上形成絕緣體42。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體42。作為絕緣體42，例如可以利用CVD法形成氧化矽。
接著，在絕緣體42中形成到達絕緣體41的槽。槽例如包括孔或開口等。在形成槽時，可以使用濕蝕刻，但是對微型加工來說乾蝕刻是較佳的。如圖12A、圖12B1、圖12B2所示，當在絕緣體42中形成到達絕緣體41的槽時，在與該槽重疊的區域中，有時絕緣體41的一部分被去除。
在形成槽後，形成成為導電體101a及導電體201a的導電體。成為導電體101a及導電體201a的導電體較佳為包含具有抑制氧透過的功能的導電材料。例如，可以使用氮化鉭、氮化鎢、氮化鈦等。或者，可以使用該導電體與鉭、鎢、鈦、鉬、鋁、銅或鉬鎢合金的疊層膜。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成成為導電體101a及導電體201a的導電體。作為成為導電體101a及導電體201a的導電體，例如可以利用濺射法形成氮化鉭。
接著，在成為導電體101a及導電體201a的導電體上形成成為導電體101b及導電體201b的導電體。該導電體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。作為成為導電體101b及導電體201b的導電體，例如可以利用CVD法形成氮化鈦，並且在該氮化鈦上利用CVD法形成鎢。
接著，藉由進行化學機械拋光（Chemical Mechanical Polishing：CMP）處理，去除成為導電體101a及導電體201a的導電體的位於絕緣體42的上方的部分以及成為導電體101b及導電體201b的導電體的位於絕緣體42的上方的部分。其結果是，只在槽中殘留成為導電體101a及導電體201a的導電體以及成為導電體101b及導電體201b的導電體。由此，可以形成其頂面平坦的包括導電體101a及導電體101b的導電體101以及包括導電體201a及導電體201b的導電體201。
接著，在絕緣體42、導電體101及導電體201上形成絕緣體43。絕緣體43可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
在絕緣體43上形成絕緣體44。絕緣體44可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
在絕緣體44上形成絕緣體45。絕緣體45可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成（參照圖12A、圖12B1、圖12B2）。
接著，較佳為進行第一加熱處理。第一加熱處理以250℃以上且650℃以下的溫度，較佳為以300℃以上且500℃以下的溫度，更佳為以320℃以上且450℃以下的溫度進行即可。第一加熱處理在氮或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。第一加熱處理也可以在減壓狀態下進行。或者，第一加熱處理也可以在氮或惰性氣體氛圍下進行加熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體氛圍下，進行加熱處理。藉由第一加熱處理，可以去除絕緣體45所包含的氫或水等雜質。在第一加熱處理中，也可以在減壓狀態下進行包含氧的電漿處理。包含氧的電漿處理例如較佳為採用包括用來產生使用微波的高密度電漿的電源的裝置。或者，也可以包括對基板一側施加RF（Radio Frequency：射頻）的電源。藉由使用高密度電漿可以生成高密度氧自由基，且藉由對基板一側施加RF可以將由高密度電漿生成的氧自由基高效地導入絕緣體45中。或者，也可以在使用這種裝置進行包含惰性氣體的電漿處理之後，為填補脫離的氧而進行包含氧的電漿處理。注意，有時也可以不進行第一加熱處理。
另外，該加熱處理也可以在形成絕緣體43後、形成絕緣體44後以及形成絕緣體45後分別進行。該加熱處理可以使用第一加熱處理條件，但是形成絕緣體43後的加熱處理較佳為在包含氮的氛圍下進行。
接著，在絕緣體45上依次形成成為金屬氧化物102a、金屬氧化物202a_1及金屬氧化物202a_2的金屬氧化物102A以及成為金屬氧化物102b、金屬氧化物202b_1及金屬氧化物202b_2的金屬氧化物102B。較佳為以不暴露於大氣環境的方式連續地形成金屬氧化物102A和金屬氧化物102B。藉由如上所述那樣進行成膜，由於可以防止來自大氣環境的雜質或水分附著於金屬氧化物102A上，所以可以保持金屬氧化物102A與金屬氧化物102B的介面附近的清潔。
可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成金屬氧化物102A以及金屬氧化物102B。
例如，在利用濺射法形成金屬氧化物102A以及金屬氧化物102B的情況下，作為濺射氣體可以使用氧或者氧和稀有氣體的混合氣體。藉由增高濺射氣體所包含的氧的比率，可以增加在形成的金屬氧化物中的過量氧。另外，在利用濺射法形成上述金屬氧化物的情況下，可以使用上述In-M-Zn氧化物靶材。在形成金屬氧化物102A時，例如可以使用In：Ga：Zn=1：3：4[原子個數比]的靶材。在形成金屬氧化物102B時，例如可以使用In：Ga：Zn=4：2：4.1[原子個數比]的靶材。
尤其是，在形成金屬氧化物102A時，有時濺射氣體所包含的氧的一部分供應給絕緣體45。
此外，金屬氧化物102A的濺射氣體所包含的氧的比率可以為70%以上，較佳為80%以上，更佳為100%。
此外，在利用濺射法形成金屬氧化物102B的情況下，當在濺射氣體所包含的氧的比率設定為1%以上且30%以下、較佳為5%以上且20%以下的情況下進行成膜時，形成氧缺乏型氧化物半導體。使用氧缺乏型氧化物半導體的電晶體可以具有較高的場效移動率。
當將氧缺乏型氧化物半導體用於金屬氧化物102B時，較佳為將包含過量氧的氧化物用作金屬氧化物102A。另外，也可以在形成金屬氧化物102B之後進行氧摻雜處理。
接著，也可以進行第二加熱處理。作為第二加熱處理，可以利用第一加熱處理條件。藉由進行第二加熱處理，可以去除金屬氧化物102A以及金屬氧化物102B中的水或氫等雜質。作為第二加熱處理，例如在氮氛圍下以400℃的溫度進行1小時的處理，接下來連續地在氧氛圍下以400℃的溫度進行1小時的處理。
接著，形成成為導電體104a、導電體104b、導電體204a及導電體204b的導電體。作為該導電體，可以使用氮化鉭、氮化鎢、氮化鈦等。或者，作為該導電體，可以使用鉭、鎢、鈦、鉬、鋁、銅或鉬鎢合金等。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成成為導電體104a、導電體104b、導電體204a及導電體204b的導電體。
接著，對成為導電體104a、導電體104b、導電體204a及導電體204b的導電體進行加工來形成導電體104A、導電體204a及導電體204b。在此，導電體104A是成為導電體104a及導電體104b的導電體（參照圖13A、圖13B1、圖13B2）。導電體的加工例如可以利用光微影法及蝕刻法進行。明確而言，在利用光微影法等進行圖案化之後，可以利用蝕刻法等根據圖案對導電體進行加工。作為蝕刻法可以利用乾蝕刻法或濕蝕刻法。因為利用乾蝕刻法的加工適合於微細加工，所以特別較佳的。
注意，在光微影法中，首先藉由遮罩對光阻劑進行曝光。接著，使用顯影液去除或留下所曝光的區域而形成光阻遮罩。接著，隔著該光阻遮罩進行蝕刻處理來將導電體、半導體或絕緣體等加工為所希望的形狀。例如，使用KrF準分子雷射、ArF準分子雷射、EUV（Extreme Ultraviolet：極紫外）光等對光阻劑進行曝光來形成光阻遮罩，即可。此外，也可以利用在基板和投影透鏡之間填滿液體（例如，水）的狀態下進行曝光的液浸技術。另外，也可以使用電子束或離子束代替上述光。注意，當使用電子束或離子束時，不需要遮罩。另外，作為去除光阻遮罩的方法，既可以進行灰化處理等乾蝕刻處理或濕蝕刻處理，也可以在進行乾蝕刻處理之後進行濕蝕刻處理，又可以在進行濕蝕刻處理之後進行乾蝕刻處理。
作為乾蝕刻裝置，可以使用包括平行平板型電極的電容耦合型電漿（CCP：Capacitively Coupled Plasma）蝕刻裝置。包括平行平板型電極的電容耦合型電漿蝕刻裝置也可以採用對平行平板型電極中的一個施加高頻電源的結構。或者，也可以採用對平行平板型電極中的一個施加不同的多個高頻電源的結構。或者，也可以採用對平行平板型電極的各個施加頻率相同的高頻電源的結構。或者，也可以採用對平行平板型電極的各個施加頻率不同的高頻電源的結構。或者，也可以利用具有高密度電漿源的乾蝕刻裝置。作為具有高密度電漿源的乾蝕刻裝置，例如，可以使用感應耦合電漿（ICP：Inductively Coupled Plasma）蝕刻裝置等。
接著，將導電體104A、導電體204a及導電體204b用作硬遮罩，利用蝕刻法等對金屬氧化物102A及金屬氧化物102B進行加工。由此，形成金屬氧化物102a、金屬氧化物202a_1、金屬氧化物202a_2、金屬氧化物102b、金屬氧化物202b_1及金屬氧化物202b_2（參照圖14A、圖14B1、圖14B2）。
接著，對導電體104A進行加工來形成導電體104a及導電體104b（參照圖15A、圖15B1、圖15B2）。導電體104A的加工例如可以利用光微影法及蝕刻法進行。
然後，在絕緣體45、金屬氧化物102b、導電體104a、導電體104b、導電體204a及導電體204b上形成金屬氧化物102C。金屬氧化物102C可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
金屬氧化物102C是成為金屬氧化物102c及金屬氧化物202c的金屬氧化物。因此，可以根據金屬氧化物102c及金屬氧化物202c被要求的特性，利用與成為金屬氧化物102a、金屬氧化物202a_1及金屬氧化物202a_2的金屬氧化物相同的形成方法或者與成為金屬氧化物102b、金屬氧化物202b_1及金屬氧化物202b_2的金屬氧化物相同的形成方法形成金屬氧化物102C。例如，可以利用濺射法並利用In：Ga：Zn=1：3：4[原子個數比]的靶材形成金屬氧化物102C。
接著，在金屬氧化物102C上形成成為絕緣體105及絕緣體205的絕緣體105A（參照圖16A、圖16B1、圖16B2）。絕緣體105A可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
另外，藉由使用微波激發氧，產生高密度氧電漿，將絕緣體105A暴露於該氧電漿，可以對絕緣體105A以及金屬氧化物102及金屬氧化物202引入氧。
在此，可以進行第三加熱處理。作為加熱處理，可以利用第一加熱處理條件。藉由該加熱處理，可以降低絕緣體105A的水分濃度及氫濃度。有時也可以不進行第三加熱處理。
接著，形成成為導電體106及導電體206的導電體。作為該導電體，可以使用氮化鉭、氮化鎢、氮化鈦等。或者，作為該導電體，可以使用鉭、鎢、鈦、鉬、鋁、銅或鉬鎢合金等。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成成為導電體106及導電體206的導電體。
接著，對成為導電體106及導電體206的導電體進行加工來形成導電體106及導電體206（參照圖17A、圖17B1、圖17B2）。導電體的加工例如可以利用光微影法及蝕刻法進行。
在絕緣體105A、導電體106及導電體206上形成成為絕緣體107及絕緣體207的絕緣體107A（參照圖18A、圖18B1、圖18B2）。絕緣體107A可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，對金屬氧化物102C、絕緣體105A及絕緣體107A進行加工來形成金屬氧化物102c、金屬氧化物202c、絕緣體105、絕緣體205、絕緣體107及絕緣體207（參照圖19A、圖19B1、圖19B2）。該加工例如可以利用光微影法及蝕刻法進行。
接著，在絕緣體45、導電體104a、導電體104b、絕緣體107、導電體204a、導電體204b及絕緣體207上形成絕緣體46。絕緣體46可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。或者，可以使用旋塗法、浸漬法、液滴噴射法（噴墨法等）、印刷法（網版印刷、平板印刷等）、刮刀（doctor knife）法、輥塗（roll coater）法或簾式塗佈（curtain coater）法等形成。
使所形成的絕緣體46的頂面平坦化。平坦化例如可以利用CMP法進行。注意，也可以不進行絕緣體46的平坦化。
然後，在絕緣體46上形成絕緣體47。絕緣體47可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。作為絕緣體42，例如可以利用濺射法形成氧化鋁。
藉由上述製程，可以製造包括電晶體100及電晶體200的半導體裝置。如圖12A至圖19B2所示，藉由利用本實施方式所示的半導體裝置的製造方法，可以同時製造電晶體100和電晶體200，由此可以提高該半導體裝置的生產性。
＜記憶部20所包括的記憶單元的結構例子＞ 　　接著，說明記憶部20所包括的記憶單元的結構例子。圖20A至圖20D、圖21A至圖21C以及圖22是示出該記憶單元的結構例子的電路圖。
具有圖20A所示的結構的記憶單元包括電晶體200及電容器300。電晶體200的源極和汲極中的一個與電容器300的一個電極電連接。電晶體200的閘極與電晶體200的背閘極電連接。可以對電容器300的另一個電極例如施加低電位，尤其可以施加接地電位等。可以將寫入到包括電晶體200的記憶單元的資料輸入該電晶體200的源極和汲極中的另一個。可以從電晶體200的源極和汲極中的另一個輸出從包括該電晶體200的記憶單元讀出的資料。
作為電晶體200可以使用具有與圖5A至圖10B2所示的結構的電晶體200。注意，在後面的圖式中，作為電晶體200也可以使用具有與圖5A至圖10B2所示的結構的電晶體200。
可以由施加到電晶體200的閘極的電位控制電晶體200的導通/關閉。例如，在電晶體200是n通道型電晶體的情況下，在對電晶體200的閘極施加高電位時，電晶體200處於導通狀態，在對電晶體200的閘極施加低電位時，電晶體200處於關閉狀態。藉由使電晶體200處於導通狀態，對應於輸入到電晶體200的源極和汲極中的另一個的資料的電荷寫入到電容器300。
在電荷寫入到電容器300之後，使電晶體200處於關閉狀態，由此可以保持寫入到電容器300的電荷。因為電晶體200的關態電流極小，所以即使不進行更新工作，也可以長期間保持寫入到電容器300的電荷，例如可以保持1年以上。
當在電容器300保持電荷的狀態下使電晶體200處於導通狀態時，對應於保持在電容器300中的電荷的資料被讀出，而從電晶體200的源極和汲極中的另一個被輸出。
圖20B所示的結構的記憶單元包括電晶體200_1、電晶體200_2及電容器300。電晶體200_1的源極和汲極中的一個與電晶體200_2的源極和汲極中的一個及電容器300的一個電極電連接。電晶體200_1的閘極與電晶體200_1的背閘極電連接。電晶體200_2的閘極與電晶體200_2的背閘極電連接。可以對電容器300的另一個電極例如施加低電位，尤其可以施加接地電位等。可以將寫入到包括電晶體200_1的記憶單元的資料輸入該電晶體200_1的源極和汲極中的另一個。可以從電晶體200_2的源極和汲極中的另一個輸出從包括該電晶體200_2的記憶單元讀出的資料。在圖20B所示的結構的記憶單元中，可以將從記憶單元輸出的資料遞迴地輸入到同一記憶單元。例如，可以將從記憶單元輸出的資料輸入到正反器，將從該正反器輸出的資料輸入到同一記憶單元。
作為電晶體200_1及電晶體200_2，可以使用具有圖5A至圖10B2所示的結構的電晶體200。在後面的圖式中，作為電晶體200_1及電晶體200_2可以使用具有與圖5A至圖10B2所示的結構的電晶體200。
藉由使電晶體200_1處於導通狀態，對應於輸入到電晶體200_1的源極和汲極中的另一個的資料的電荷寫入到電容器300。
在電荷寫入到電容器300之後，使電晶體200_1及電晶體200_2處於關閉狀態，由此可以保持寫入到電容器300的電荷。當在電容器300保持電荷的狀態下使電晶體200_2處於導通狀態時，對應於保持在電容器300中的電荷的資料被讀出，並從電晶體200_2的源極和汲極中的另一個被輸出。
具有圖20C所示的結構的記憶單元包括電晶體200、電容器300及反相器301。電晶體200的源極和汲極中的一個與電容器300的一個電極及反相器301的輸入端子電連接。電晶體200的閘極與電晶體200的背閘極電連接。可以對電容器300的另一個電極例如施加低電位，尤其可以施加接地電位等。可以將寫入到包括電晶體200的記憶單元的資料輸入該電晶體200的源極和汲極中的另一個。可以從反相器301的輸出端子輸出從包括該電晶體200的記憶單元讀出的資料。
藉由使電晶體200處於導通狀態，對應於輸入到電晶體200的源極和汲極中的另一個的資料的電荷寫入到電容器300。在電荷寫入到電容器300之後，使電晶體200處於關閉狀態，由此可以保持寫入到電容器300的電荷。
反相器301具有對對應於保持在電容器300中的電荷的資料的邏輯進行調換的功能。例如，當對應於保持在電容器300中的電荷的資料是高電位的資料時，從反相器301的輸出端子輸出低電位的資料。另外，當對應於保持在電容器300中的電荷的資料是低電位的資料時，從反相器301的輸出端子輸出高電位的資料。
圖20D所示的結構的記憶單元在包括反相器302這一點上與圖20C所示的結構的記憶單元不同。反相器302的輸入端子與反相器301的輸出端子電連接。
在圖20D所示的結構的記憶單元中，由反相器301及反相器302構成緩衝器。就是說，該緩衝器具有如下功能：當讀出對應於保持在電容器300中的電荷的資料時，沒有改變該資料的邏輯而校正該資料的電位等。因此，圖20D所示的結構的記憶單元可以準確地讀出對應於保持在電容器300中的電荷的資料。
圖21A所示的結構的記憶單元包括電晶體200、電晶體303及電容器300。電晶體200的源極和汲極中的一個與電容器300的一個電極及電晶體303的閘極電連接。電晶體200的閘極與電晶體200的背閘極電連接。將電連接有電晶體200的源極和汲極中的一個、電容器300的一個電極及電晶體303的閘極的節點稱為節點FN。
可以將寫入到包括電晶體200的記憶單元的資料輸入該電晶體200的源極和汲極中的另一個。可以對電晶體303的源極和汲極中的一個施加恆電位。可以從電晶體303的源極和汲極中的另一個輸出從包括該電晶體303的記憶單元讀出的資料。
將在後面進行詳細的說明，而保持在記憶單元中的資料經過電晶體303被讀出。因此，電晶體303較佳為臨界電壓等的不均勻較小的電晶體。另外，電晶體303較佳為通態電流較大的電晶體。作為這樣的電晶體，可以舉出Si電晶體。電晶體303也可以不但包括閘極而且包括背閘極。此時，既可以使電晶體303的閘極和背閘極電連接，又可以分別控制電晶體303的背閘極電位與電晶體303的閘極電位。
注意，在圖21A中，作為電晶體303使用p通道型電晶體，但是也可以作為電晶體303使用n通道型電晶體。
因為電晶體200的關態電流極小，所以圖21A所示的結構的記憶單元可以長期間保持節點FN的電荷，例如可以保持1年以上。由此，即使不進行更新工作，也可以長期間在記憶單元中保持資料，例如可以保持1年以上。藉由活用這樣的特徵，可以進行以下的資料的寫入、保持及讀出。注意，在以下的說明中，電晶體200為n通道型電晶體且電晶體303為p通道型電晶體，但是，在適當地調換電位的大小關係等而將p通道型電晶體用作電晶體200的情況下，也可以參照以下的說明。另外，在將n通道型電晶體用作電晶體303的情況下，也可以參照以下的說明。
首先，說明對圖21A所示的結構的記憶單元的資料的寫入及保持。首先，對電晶體200的閘極施加高電位，使電晶體200處於導通狀態。由此，對應於從電晶體200的源極和汲極中的另一個輸入的資料的電荷寫入到節點FN。然後，對電晶體200的閘極施加低電位，使電晶體200處於關閉狀態。由此，寫入到節點FN的電荷被保持。
在此，因為電晶體200的關態電流極小，所以寫入到節點FN的電荷的經過電晶體200時的洩漏量極小。因此，施加到電晶體303的閘極的電位的大小長期間幾乎沒有變動。
接著，說明從圖21A所示的結構的記憶單元的資料的讀出。當在對電晶體303的源極和汲極中的一個施加規定的電位（恆電位）的狀態下對電容器300的另一個電極施加適當的電位（讀出電位）時，由於與電容器300的電容耦合而施加到電晶體303的閘極的電位變化，流過電晶體303的汲極電流的值變化。並且，由於該汲極電流值變動，施加到電晶體303的源極和汲極中的另一個的電位也變動。如圖21A所示，在電晶體303為p通道型電晶體的情況下，對應於高電位的電荷保持在節點FN中時的外觀上的臨界電壓Vth_H比對應於低電位的電荷保持在節點FN中時的外觀上的臨界電壓Vth_L小。在此，外觀上的臨界電壓是指為了使電晶體303處於導通狀態所需要的施加到電容器300的另一個電極的電位。因此，藉由將電容器300的另一個電極的電位設定為作為Vth_H和Vth_L之間的大小的電位V0（Vth_H＜V0＜Vth_L），可以辨別對應於寫入到節點FN的電荷的電位是高電位還是低電位。
例如，當寫入到節點FN的電荷是對應於低電位的電荷時，為了使電晶體303處於導通狀態，需要對電晶體303的閘極施加Vth_L以下的電位。此時，藉由將施加到電容器300的另一個電極的電位設定為V0，由於與電容器300的電容耦合而電晶體303的閘極也被施加電位V0，但是V0是大於Vth_H的電位，因此電晶體303保持關閉狀態。因為電晶體303保持關閉狀態，所以在對電容器300的另一個電極施加電位V0的前後，施加到電晶體303的源極或汲極的電位幾乎沒有發生變動。
如此，藉由監視施加到電晶體303的源極和汲極中的另一個的電位的變動，可以辨別保持在節點FN的電荷是對應於高電位的電荷還是對應於低電位的電荷。因此，可以從電晶體303的源極和汲極中的另一個輸出從包括該電晶體303的記憶單元讀出的資料。以上是從圖21A所示的結構的記憶單元的資料的讀出工作。
圖21B所示的結構的記憶單元包括電晶體200_1、電晶體200_2、電晶體303及電容器300。電晶體200_1的源極和汲極中的一個與電容器300的一個電極及電晶體200_2的源極和汲極中的一個電連接。電晶體200_2的源極和汲極中的另一個與電晶體303的閘極電連接。電晶體200_1的閘極與電晶體200_1的背閘極電連接。電晶體200_2的閘極與電晶體200_2的背閘極電連接。將電連接有電晶體200_1的源極和汲極中的一個、電容器300的一個電極及電晶體200_2的源極和汲極中的一個的節點稱為節點FN。
可以將寫入到包括電晶體200_1的記憶單元的資料輸入電晶體200_1的源極和汲極中的另一個。可以對電晶體303的源極和汲極中的一個施加恆電位。可以從電晶體303的源極和汲極中的另一個輸出從包括該電晶體303的記憶單元讀出的資料。
因為圖21B所示的結構的記憶單元的電晶體200_1及電晶體200_2的關態電流極小，所以可以長期間保持節點FN的電荷，例如可以保持1年以上。由此，即使不進行更新工作，也可以長期間在記憶單元中保持資料，例如可以保持1年以上。
在圖21B所示的結構的記憶單元中，對節點FN寫入電荷之後使電晶體200_2處於導通狀態，由此對應於該電荷的電位的資料被讀出，並從電晶體303的源極和汲極中的另一個輸出。藉由採用圖21B所示的結構的記憶單元，可以防止保持在節點FN的電荷從電晶體303的閘極洩漏。
圖21C所示的結構的記憶單元包括電晶體200、電容器300、開關304、開關305、反相器306及反相器307。電晶體200的源極和汲極中的一個與電容器300的一個電極及反相器307的輸入端子電連接。電晶體200的源極和汲極中的另一個與開關305的一個端子及反相器306的輸出端子電連接。反相器307的輸出端子與開關304的一個端子及反相器306的輸入端子電連接。電晶體200的閘極與電晶體200的背閘極電連接。可以對電容器300的另一個電極例如施加低電位，尤其可以施加接地電位等。可以將寫入到包括開關304的記憶單元的資料輸入該開關304的另一個端子。另外，可以從開關305的另一個端子輸出從包括該開關305的記憶單元讀出的資料。
開關304及開關305可以由組合n通道型電晶體和p通道型電晶體而成的CMOS電晶體構成。開關304及開關305既可以只由n通道型電晶體構成，又可以只由p通道型電晶體構成。
在圖21C所示的結構的記憶單元中，藉由使開關304及電晶體200處於導通狀態，輸入到開關304的另一個端子的資料的邏輯被反相器306調換，對應於邏輯被調換的資料的電荷寫入到電容器300。
在電荷寫入到電容器300之後，使電晶體200處於關閉狀態，由此可以保持寫入到電容器300的電荷。因為電晶體200的關態電流極小，所以即使不進行更新工作，也可以長期間保持寫入到電容器300的電荷，例如可以保持1年以上。
在電荷寫入到電容器300之後，使開關305處於關閉狀態，由此對應於保持在電容器300中的電荷的資料經過反相器307及反相器306從開關305的另一個端子輸出。此時，由反相器307及反相器306構成緩衝器。因此，可以準確地讀出對應於保持在電容器300中的電荷的資料。
在圖21C所示的結構的記憶單元中，藉由再追加一個反相器，可以使輸入到開關304的另一個端子的資料的邏輯與從開關305的另一個端子輸出的資料的邏輯相等。例如，可以以其輸入端子與開關305的另一個端子電連接的方式追加反相器。
圖22所示的結構的記憶單元包括電路310及電路320。電路310包括電晶體311至電晶體316。電晶體311、電晶體312、電晶體315及電晶體316是n通道型電晶體，電晶體313及電晶體314是p通道型電晶體。電晶體311及電晶體312也可以是p通道型電晶體。
電晶體311的源極和汲極中的一個與電晶體313的源極和汲極中的一個、電晶體315的源極和汲極中的一個、電晶體314的閘極及電晶體316的閘極電連接。電晶體311的閘極與電晶體312的閘極電連接。電晶體312的源極和汲極中的一個與電晶體314的源極和汲極中的一個、電晶體316的源極和汲極中的一個、電晶體313的閘極及電晶體315的閘極電連接。
對電晶體313的源極和汲極中的另一個及電晶體314的源極和汲極中的另一個例如可以施加高電源電位（VDD）。對電晶體315的源極和汲極中的另一個及電晶體316的源極和汲極中的另一個例如可以施加低電源電位（VSS）。對電晶體311的閘極及電晶體312的閘極例如可以施加高電位或低電位，由此可以控制電晶體311及電晶體312的導通/關閉。
將與電晶體313的閘極及電晶體315的閘極電連接的節點稱為節點N2，將與電晶體314的閘極及電晶體316的閘極電連接的節點稱為節點N1。
可以將寫入到包括電晶體311及電晶體312的記憶單元的資料輸入該電晶體311的源極和汲極中的另一個及該電晶體312的源極和汲極中的另一個。可以從電晶體311的源極和汲極中的另一個及電晶體312的源極和汲極中的另一個輸出從包括該電晶體311及電晶體312的記憶單元讀出的資料。輸入到電晶體312的源極和汲極中的另一個的資料可以是輸入到電晶體311的源極和汲極中的另一個的資料的互補資料（使邏輯反轉的資料）。從電晶體312的源極和汲極中的另一個輸出的資料可以是從電晶體311的源極和汲極中的另一個輸出的資料的互補資料。
如此，電路310構成揮發性SRAM單元。在節點N1中可以保持對應於輸入到電晶體311的源極和汲極中的另一個的資料的電荷。在節點N2中，可以保持對應於輸入到電晶體312的源極和汲極中的另一個的資料的電荷。
電路320包括電晶體200_1、電晶體200_2、電容器300_1及電容器300_2。
電晶體200_1的源極和汲極中的一個與節點N2電連接。電晶體200_1的源極和汲極中的另一個與電容器300_1的一個電極電連接。電晶體200_1的閘極與電晶體200_2的閘極電連接。電晶體200_2的源極和汲極中的一個與節點N1電連接。電晶體200_2的源極和汲極中的另一個與電容器300_2的一個電極電連接。可以對電容器300_1的另一個電極及電容器300_2的另一個電極例如施加低電位，尤其可以施加接地電位等。對電晶體200_1的閘極及電晶體200_2的閘極例如可以施加高電位或低電位，由此可以控制電晶體200_1及電晶體200_2的導通/關閉。
將電連接有電晶體200_1的源極和汲極中的另一個及電容器300_1的一個電極的節點稱為節點N3，將電連接有電晶體200_2的源極和汲極中的另一個及電容器300_2的一個電極的節點稱為節點N4。
保持對應於輸入到電晶體311的源極和汲極中的另一個的資料的電荷的節點N1藉由電晶體200_2與節點N4連接。保持對應於輸入到電晶體312的源極和汲極中的另一個的資料的電荷的節點N2藉由電晶體200_1與節點N3連接。由此，可以將保持在構成SRAM單元的電路310中的資料備份到電路320。此外，可以將備份的資料再次恢復到電路310。
明確而言，在電路310中沒有進行資料的寫入和讀出的期間，對電晶體200_1的閘極及電晶體200_2的閘極施加高電位，使電晶體200_1及電晶體200_2處於導通狀態。由此，可以將保持在節點N1中的電荷備份到節點N4，將保持在節點N2中的電荷備份到節點N3。然後，對電晶體200_1的閘極及電晶體200_2的閘極施加低電位，使電晶體200_1及電晶體200_2處於關閉狀態。由此，可以保持節點N3的電荷及節點N4的電荷。對電晶體200_1的閘極及電晶體200_2的閘極再次施加高電位，使電晶體200_1及電晶體200_2處於導通狀態，由此可以將備份到節點N3的電荷恢復到節點N2，將備份到節點N4的電荷恢復到節點N1。在將保持在電路310中的資料備份到電路320時，使高電源電位VDD高，在將備份到電路320的資料恢復到電路310時，使高電源電位VDD低，由此可以更穩定地進行資料的備份及恢復。
如上所述，電晶體200_1及電晶體200_2的關態電流極小。因此，在電晶體200_1及電晶體200_2處於關閉狀態時，可以長期間保持節點N3的電荷和節點N4的電荷。因此，即將停止對圖22所示的結構的記憶單元的供電之前將保持在節點N1中的電荷備份到節點N4且將保持在節點N2中的電荷備份到節點N3，由此，即使停止對記憶單元的供電，也可以保持寫入到節點N1及節點N2的電荷。並且，在開始對記憶單元的供電之後，可以將保持在節點N3及節點N4中的電荷恢復到節點N1及節點N2。
因為電路310構成SRAM單元，所以電路310被要求進行高速工作。因此，電晶體311至電晶體316較佳為通態電流較大的電晶體。例如，作為電晶體311至電晶體316，較佳為使用Si電晶體。
在圖22所示的結構的記憶單元被供電而電路310工作的期間，電晶體200_1及電晶體200_2較佳為處於關閉狀態。由此，可以防止電路310的高速工作被阻礙。
在圖22中，示出電路320包括電晶體200_1、電晶體200_2、電容器300_1及電容器300_2的例子，但是既可以採用省略電晶體200_1及電容器300_1的結構，又可以採用省略電晶體200_2及電容器300_2的結構。
雖然在圖22中，電路310包括SRAM，但是也可以使用其他的揮發性記憶體。即使在電路310包括其他揮發性記憶體的情況下，藉由設置電路320也可以進行資料的備份及恢復。
如上所述，在圖22所示的記憶單元中，藉由將寫入到電路310中的資料備份到電路320而保持，在沒有對記憶單元的供電的期間也可以保持資料。另外，在再次開始供電之後，可以將保持在電路320中的資料恢復到電路310。
＜記憶體裝置11的結構例子＞ 　　接著，說明記憶體裝置11的結構例子。圖23是示出記憶體裝置11的結構例子的方塊圖。
記憶體裝置11包括控制器405、行電路410、列電路415、記憶單元以及感測放大器陣列420（以下稱為“MC-SA陣列420”）。
行電路410包括解碼器411、字線驅動器電路412、列選擇器413、感測放大器驅動電路414。列電路415包括全局感測放大器陣列416、輸入輸出電路417。全局感測放大器陣列416包括多個全局感測放大器447。MC-SA陣列420包括記憶單元陣列422、感測放大器陣列423、全局位元線GBLL以及全局位元線GBLR。
[MC-SA陣列420] 　　MC-SA陣列420具有記憶單元陣列422層疊於感測放大器陣列423上的疊層結構。全局位元線GBLL以及全局位元線GBLR層疊於記憶單元陣列422上。在記憶體裝置11中，作為位元線結構可以採用局部位元線和全局位元線被分層化的分層位元線結構。
記憶單元陣列422包括N個（N為2以上的整數）局部記憶單元陣列425＜0＞至局部記憶單元陣列425＜N-1＞。圖24A示出局部記憶單元陣列425的結構例子。在局部記憶單元陣列425中，多個記憶單元445排列為矩陣狀。局部記憶單元陣列425包括多個字線WL、多個位元線BLL、多個位元線BLR。在圖24A的例子中，局部記憶單元陣列425的結構為開位元線型，但是也可以為折疊位元線型。
圖24B示出記憶單元445的電路結構例子。記憶單元445包括電晶體100及電容器300。電晶體100的源極和汲極中的一個與電容器300的一個電極電連接。電晶體100的源極和汲極中的另一個與位元線BLL或位元線BLR電連接。電晶體100的閘極與字線WL電連接。電晶體100的背閘極與佈線BGL電連接。可以對電容器300的另一個電極例如施加低電位，尤其可以施加接地電位等。作為電晶體100，可以使用圖5A至圖10B2所示的結構的電晶體100。
由施加到字線WL的電位可以控制電晶體100的導通/關閉。例如，在電晶體100是n通道型電晶體的情況下，在對電晶體100的閘極施加高電位時，電晶體100處於導通狀態，在對電晶體100的閘極施加低電位時，電晶體100處於關閉狀態。藉由使電晶體100處於導通狀態，對應於輸入到位元線BLL或位元線BLR的資料的電荷寫入到電容器300。
在電荷寫入到電容器300之後，使電晶體100處於關閉狀態，由此可以保持寫入到電容器300的電荷。因為電晶體100的關態電流比Si電晶體等小，因此可以降低更新工作的頻率。由此，可以減少本發明的一個實施方式的半導體裝置的功耗。
當在電容器300保持電荷的狀態下使電晶體100處於導通狀態時，對應於保持在電容器300中的電荷的資料被讀出，並從位元線BLL或位元線BLR被輸出。
藉由控制佈線BGL的電位，可以控制施加到電晶體100的背閘極的電位。就是說，可以由佈線BGL的電位控制電晶體100的臨界電壓。例如，在電晶體100處於導通狀態下，將佈線BGL的電位設定為正電位，在電晶體100處於關閉狀態下，將佈線BGL的電位設定為負電位，由此可以增大電晶體100的通態電流且減少關態電流。可以將佈線BGL的電位例如固定為正電位或負電位。此時，可以容易進行施加到背閘極的電位的控制。
注意，記憶單元445的結構例子不侷限於圖24B所示的結構。例如，藉由使用電晶體100代替電晶體200、電晶體200_1及電晶體200_2，可以將圖20B至圖20D、圖21A至圖21C以及圖22所示的結構的記憶單元用於記憶單元445。
感測放大器陣列423包括N個局部感測放大器陣列426＜0＞至局部感測放大器陣列426＜N-1＞。局部感測放大器陣列426包括一個開關陣列444和多個感測放大器446。感測放大器446電連接有位元線對。感測放大器446具有對位元線對進行預充電的功能、放大位元線對的電位差的功能、保持該電位差的功能。開關陣列444具有選擇位元線對，並使選擇的位元線對和全局位元線對之間成為導通狀態的功能。
在此，位元線對是指被感測放大器同時比較的兩個位元線。全局位元線對是指被全局感測放大器同時比較的兩個全局位元線。可以將位元線對稱為一對位元線，將全局位元線對稱為一對全局位元線。在此，位元線BLL和位元線BLR構成1組位元線對。全局位元線GBLL和全局位元線GBLR構成1組全局位元線對。以下也表示為位元線對（BLL、BLR）、全局位元線對（GBLL、GBLR）。
[控制器405] 　　控制器405具有控制記憶體裝置11的全部工作的功能。控制器405具有：對從外部輸入的指令信號進行邏輯運算並決定工作模式的功能；生成行電路410和列電路415的控制信號以使決定的工作模式被執行的功能；保持從外部輸入的位址信號的功能；以及生成內部位址信號的功能。
[行電路410] 　　行電路410具有驅動MC-SA陣列420的功能。解碼器411具有對位址信號進行解碼的功能。字線驅動器電路412生成選擇訪問對象行的字線WL的選擇信號。
列選擇器413、感測放大器驅動電路414是用於驅動感測放大器陣列423的電路。列選擇器413具有生成選擇訪問對象列的位元線的選擇信號的功能。藉由列選擇器413的選擇信號控制各局部感測放大器陣列426的開關陣列444。藉由感測放大器驅動電路414的控制信號，多個局部感測放大器陣列426被獨立驅動。
[列電路415] 　　列電路415具有控制資料信號WDA[31：0]的輸入的功能以及控制資料信號RDA[31：0]的輸出的功能。資料信號WDA[31：0]是寫入資料信號，資料信號RDA[31：0]是讀出資料信號。
全局感測放大器447電連接於全局位元線對（GBLL、GBLR）。全局感測放大器447具有放大全局位元線對（GBLL、GBLR）之間的電位差的功能以及保持該電位差的功能。對全局位元線對（GBLL、GBLR）的資料的寫入以及讀出由輸入輸出電路417執行。
對記憶體裝置11的寫入工作的概要進行說明。藉由輸入輸出電路417，資料被寫入全局位元線對。全局位元線對的資料由全局感測放大器陣列416保持。藉由位址信號所指定的局部感測放大器陣列426的開關陣列444，全局位元線對的資料被寫入對象列的位元線對。局部感測放大器陣列426放大並保持被寫入的資料。在被指定的局部記憶單元陣列425中，由行電路410選擇對象行的字線WL，對選擇行的記憶單元445寫入局部感測放大器陣列426的保持資料。
對記憶體裝置11的讀出工作的概要進行說明。由位址信號指定局部記憶單元陣列425的1行。在被指定的局部記憶單元陣列425中，對象行的字線WL成為選擇狀態，記憶單元445的資料被寫入位元線。由局部感測放大器陣列426將各列的位元線對的電位差作為資料檢測出並保持。由開關陣列444將局部感測放大器陣列426的保持資料中位址所指定的列的資料被寫入全局位元線對。全局感測放大器陣列416檢測出並保持全局位元線對的資料。將全局感測放大器陣列416的保持資料輸出到輸入輸出電路417。藉由上述步驟完成讀出工作。
由於是藉由電容器300的充放電來改寫資料，所以理論上對記憶體裝置11的改寫次數沒有限制，而且可以以低功耗進行資料的寫入以及讀出。另外，記憶單元445的電路結構簡單，容易實現大容量化。
由於MC-SA陣列420具有疊層結構，所以可以將位元線長度減短為與局部感測放大器陣列426的長度相同程度。藉由減短位元線，位元線電容減小，由此可以降低記憶單元445的儲存電容。另外，藉由在局部感測放大器陣列426設置開關陣列444，可以減少長位元線的個數。綜上理由可以降低記憶體裝置11的訪問時驅動的負載，而可以減少本發明的一個實施方式的半導體裝置的功耗。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式2 　　在本實施方式中，對本發明的一個實施方式的半導體裝置所包括的運算裝置的結構例子進行說明。
＜CPU的結構＞ 　　圖25是示出實施方式1所示的運算裝置21的結構例子的方塊圖。以下，以運算裝置21是CPU為前提進行說明。
圖25所示的運算裝置21包括CPU核501、電源管理單元521及週邊電路522。電源管理單元521包括功率控制器（Power Controller）502及功率開關（Power Switch）503。週邊電路522除了在實施方式1中示出的記憶部20及記憶部25以外還包括快取記憶體、匯流排介面（BUS I/F）505及除錯介面（Debug I/F）506。CPU核501包括資料匯流排523、控制裝置（Control Unit）507、PC（程式計數器）508、管線暫存器（Pipeline Register）509、管線暫存器510（Pipeline Register）、ALU（Arithmetic logic unit：算術邏輯單元）511及暫存器檔案（Register File）512。經過資料匯流排523進行CPU核501與記憶部25等週邊電路522之間的資料的發送和接收。
記憶部20既可以設置在匯流排介面505中，又可以設置在除錯介面506中。此外，記憶部20既可以設置在CPU核501中，又可以設置在電源管理單元521中。
控制裝置507藉由對PC508、管線暫存器509、管線暫存器510、ALU511、暫存器檔案512、記憶部25、匯流排介面505、除錯介面506及功率控制器502的工作進行整體控制，並具有將被輸入的應用軟體等程式所包含的指令解碼並執行的功能。
ALU511具有進行四則運算及邏輯運算等各種運算處理的功能。
記憶部25具有暫時儲存使用次數多的資料的功能。PC508是具有儲存接下來執行的指令的位址的功能的暫存器。另外，雖然在圖25中未圖示，但是記憶部25還設置有控制快取記憶體的工作的控制器。
管線暫存器509是具有暫時儲存指令資料的功能的暫存器。
暫存器檔案512具有包括常用暫存器的多個暫存器，而可以儲存從主記憶體讀出的資料或者由ALU511的運算處理的結果得出的資料等。
管線暫存器510是具有暫時儲存用於ALU511的運算處理的資料或者由ALU511的運算處理的結果得出的資料等的功能的暫存器。
匯流排介面505被用作運算裝置21與位於運算裝置21的外部的各種裝置之間的資料的路徑。除錯介面506被用作用來將控制調試的指令輸入到運算裝置21的信號的路徑。
功率開關503具有控制對運算裝置21所包括的功率控制器502以外的各種電路的供電的功能。上述各種電路分別屬於幾個電源定域，屬於同一電源定域的各種電路被功率開關503控制是否被供電。另外，功率控制器502具有控制功率開關503的工作的功能。
具有上述結構的運算裝置21能夠進行電源閘控。對電源閘控的工作流程的一個例子進行說明。
首先，CPU核501將停止供電的時機設定在功率控制器502的暫存器中。接著，從CPU核501對功率控制器502發送開始進行電源閘控的指令。接著，運算裝置21內的各種暫存器及記憶部25開始進行資料的備份。接著，利用功率開關503停止對運算裝置21所包括的功率控制器502以外的各種電路的供電。接著，藉由對功率控制器502輸入中斷信號，開始對運算裝置21所包括的各種電路的供電。此外，也可以對功率控制器502設置計數器，不依靠輸入中斷信號而利用該計數器來決定開始供電的時機。接著，各種暫存器及記憶部25開始進行資料的恢復。接著，再次開始執行控制裝置507中的指令。
在處理器整體或者構成處理器的一個或多個邏輯電路中能夠進行這種電源閘控。另外，即使在較短的時間內也可以停止供電。因此，可以以空間上或時間上微細的細微性減少功耗。
在進行電源閘控時，較佳為在較短的期間中將CPU核501或週邊電路522所保持的資料備份。由此，可以在較短的期間中進行電源的開啟或關閉，從而低功耗化的效果更明顯。
為了在較短的期間中將CPU核501或週邊電路522所保持的資料備份，正反器電路較佳為在其電路內進行資料備份（將其稱為能夠備份的正反器電路）。另外，SRAM單元較佳為在單元內進行資料備份（將其稱為能夠備份的SRAM單元）。能夠備份的正反器電路和SRAM單元較佳為包括OS電晶體，尤其是在實施方式1中示出的電晶體100。其結果是，電晶體具有小關態電流，由此能夠備份的正反器電路或SRAM單元可以長期間保持資料而不需要供電。另外，當電晶體的切換速度快時，能夠備份的正反器電路和SRAM單元有時可以在較短的期間中進行資料備份及恢復。
圖26是示出能夠備份的正反器電路的正反器電路600的結構例子的電路圖。正反器電路600包括第一記憶體電路601、第二記憶體電路602、第三記憶體電路603以及讀出電路604。電位V1與電位V2的電位差作為電源電位被供應到正反器電路600。電位V1和電位V2中的一個為高位準，另一個為低位準。下面，以電位V1為低位準而電位V2為高位準的情況為例，對正反器電路600的結構例子進行說明。
第一記憶體電路601具有在正反器電路600被供應電源電位的期間中被輸入包括資料的信號D時保持該資料的功能。而且，在正反器電路600被供應電源電位的期間，從第一記憶體電路601輸出包括所保持的資料的信號Q。另一方面，在正反器電路600沒有被供應電源電位的期間中，第一記憶體電路601不能保持資料。就是說，可以將第一記憶體電路601稱為揮發性記憶體電路。
第二記憶體電路602具有讀取並儲存（或備份）保持在第一記憶體電路601中的資料的功能。第三記憶體電路603具有讀取並儲存（或備份）保持在第二記憶體電路602中的資料的功能。讀出電路604具有讀取保持在第二記憶體電路602或第三記憶體電路603中的資料並將其儲存（或恢復）在第一記憶體電路601中的功能。
尤其是，第三記憶體電路603具有即使在正反器電路600沒有被供應電源電位的期間中也讀取並儲存（或備份）保持在第二記憶體電路602中的資料的功能。
如圖26所示，第二記憶體電路602包括電晶體612及電容器619。第三記憶體電路603包括電晶體613、電晶體615以及電容器620。讀出電路604包括電晶體610、電晶體618、電晶體609以及電晶體617。
電晶體612具有將根據保持在第一記憶體電路601中的資料的電荷充電到電容器619並將該電荷從電容器619放電的功能。電晶體612較佳為將根據保持在第一記憶體電路601中的資料的電荷高速地充電到電容器619並將該電荷從電容器619高速地放電。明確而言，電晶體612較佳為在通道形成區域中包含具有結晶性的矽（較佳為多晶矽，更佳為單晶矽）。
電晶體613的導通/關閉根據保持在電容器619中的電荷被控制。電晶體615具有在電晶體613處於導通狀態時將根據佈線644的電位的電荷充電到電容器620並將該電荷從電容器620放電的功能。
以下，明確地說明各元件之間的連接關係。電晶體612的源極和汲極中的一個與第一記憶體電路601連接。電晶體612的源極和汲極中的另一個與電容器619的一個電極、電晶體613的閘極及電晶體618的閘極連接。電容器619的另一個電極與佈線642連接。電晶體613的源極和汲極中的一個與佈線644連接。電晶體613的源極和汲極中的另一個與電晶體615的源極和汲極中的一個連接。電晶體615的源極和汲極中的另一個與電容器620的一個電極及電晶體610的閘極連接。電容器620的另一個電極與佈線643連接。電晶體610的源極和汲極中的一個與佈線641連接。電晶體610的源極和汲極中的另一個與電晶體618的源極和汲極中的一個連接。電晶體618的源極和汲極中的另一個與電晶體609的源極和汲極中的一個連接。電晶體609的源極和汲極中的另一個與電晶體617的源極和汲極中的一個及第一記憶體電路601連接。電晶體617的源極和汲極中的另一個與佈線640連接。在圖26中，電晶體609的閘極與電晶體617的閘極連接，但是電晶體609的閘極不一定必須與電晶體617的閘極連接。
作為電晶體615可以使用OS電晶體，尤其是在實施方式1中示出的電晶體100。因為電晶體615的關態電流小，所以正反器電路600可以長期間保持資料而不需要供電。因為電晶體615的開關特性良好，所以正反器電路600可以高速地進行備份和恢復。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式3 　　在本實施方式中，參照圖27A至圖28B說明本發明的一個實施方式的半導體裝置的一個實施方式。
＜半導體晶圓、晶片＞ 　　圖27A示出進行切割（dicing）處理之前的基板711的俯視圖。作為基板711，例如可以使用半導體基板（也稱為“半導體晶圓”）。在基板711上設置有多個電路區域712。在電路區域712中，也可以設置本發明的一個實施方式的半導體裝置等。
多個電路區域712的每一個都被分離區域713圍繞。分離線（也稱為“切割線”）714位於與分離區域713重疊的位置上。藉由沿著分離線714切割基板711，可以從基板711切割出包括電路區域712的晶片715。圖27B示出晶片715的放大圖。
另外，也可以在分離區域713中設置導電體或半導體等。藉由在分離區域713中設置導電體或半導體等，可以緩和可能在切割製程中產生的ESD，而可以防止起因於切割製程的良率下降。另外，一般來說，為了冷卻基板、去除刨花、防止帶電等，一邊將溶解有碳酸氣體等以降低其電阻率的純水供應到切削部一邊進行切割製程。藉由在分離區域713中設置導電體或半導體等，可以減少該純水的使用量。因此，可以降低半導體裝置的生產成本。另外，可以提高半導體裝置的生產率。
＜電子構件＞ 　　參照圖28A及圖28B對使用晶片715的電子構件的一個例子進行說明。注意，電子構件也被稱為半導體封裝或IC用封裝。電子構件根據端子取出方向及端子的形狀等存在多個規格和名稱。
在組裝製程（後製程）中組合上述實施方式所示的半導體裝置與該半導體裝置之外的構件，來完成電子構件。
參照圖28A所示的流程圖對後製程進行說明。在前製程中將本發明的一個實施方式的半導體裝置等形成在基板711上之後，進行研磨基板711的背面（沒有形成半導體裝置等的面）的“背面研磨製程”（步驟S721）。藉由進行研磨來使基板711變薄，可以實現電子構件的小型化。
接著，進行將基板711分成多個晶片715的“切割製程”（步驟S722）。並且，進行如下晶片接合（die bonding）製程（步驟S723）：將被切割的晶片715接合於各引線框架上。晶片接合製程中的晶片715與引線框架的接合根據產品適當地選擇合適的方法，如利用樹脂的接合或利用膠帶的接合等。另外，也可以在***物（interposer）基板上安裝晶片715代替引線框架。
接著，進行將引線框架的引線與晶片715上的電極藉由金屬細線（wire）電連接的“打線接合（wire bonding）製程”（步驟S724）。作為金屬細線可以使用銀線或金線等。此外，打線接合例如可以使用球焊（ball bonding）或楔焊（wedge bonding）。
進行由環氧樹脂等密封被打線接合的晶片715的“密封製程（模塑（molding）製程）”（步驟S725）。藉由進行密封製程，使電子構件的內部被樹脂填充，可以保護晶片715與引線連接的金屬細線免受機械外力的影響，還可以降低因水分或灰塵等而導致的特性劣化（可靠性的降低）。
接著，進行對引線框架的引線進行電鍍處理的“引線電鍍製程”（步驟S726）。藉由該電鍍處理可以防止引線生銹，而在後面將引線安裝於印刷電路板時，可以更加確實地進行銲接。接著，進行對引線進行切斷及成型加工的“成型製程”（步驟S727）。
接著，進行對封裝表面進行印字處理（marking）的“印字製程”（步驟S728）。並且經過調查外觀形狀的優劣及工作故障的有無的“檢驗步驟”（步驟S729）完成電子構件。
圖28B示出完成的電子構件的立體示意圖。在圖28B中，作為電子構件的一個例子，示出QFP（Quad Flat Package：四面扁平封裝）的立體示意圖。圖28B所示的電子構件750包括引線755及晶片715。電子構件750也可以包括多個晶片715。
圖28B所示的電子構件750例如安裝於印刷電路板752。藉由組合多個這樣的電子構件750並使其在印刷電路板752上彼此電連接，來完成安裝有電子構件的基板（電路板754）。完成的電路板754用於電子裝置等。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式4 ＜電子裝置＞ 　　本發明的一個實施方式的半導體裝置可以應用於各種電子裝置。圖29A至圖29F示出使用本發明的一個實施方式的半導體裝置的電子裝置的具體例子。
圖29A是示出汽車的一個例子的外觀圖。汽車980包括車體981、車輪982、儀表板983及燈984等。另外，汽車980具有天線、電池等。藉由將本發明的一個實施方式的半導體裝置用於汽車980，可以減少汽車980的功耗。
圖29B所示的資訊終端910包括外殼911、顯示部912、麥克風917、揚聲器部914、照相機913、外部連接部916及操作開關915等。顯示部912設置有使用撓性基板的顯示面板及觸控面板。另外，資訊終端910在外殼911的內側具有天線、電池等。資訊終端910例如可以被用作智慧手機、行動電話、平板資訊終端、平板電腦或電子書閱讀器終端等。藉由將本發明的一個實施方式的半導體裝置用於資訊終端910，可以減少資訊終端910的功耗。
圖29C所示的膝上型個人電腦920包括外殼921、顯示部922、鍵盤923及指向裝置924等。另外，膝上型個人電腦920在外殼921的內側具有天線、電池等。藉由將本發明的一個實施方式的半導體裝置用於膝上型個人電腦920，可以減少膝上型個人電腦920的功耗。
圖29D所示的攝影機940包括外殼941、外殼942、顯示部943、操作開關944、透鏡945及連接部946等。操作開關944及透鏡945設置在外殼941中，顯示部943設置在外殼942中。另外，攝影機940在外殼941的內側具有天線、電池等。並且，外殼941和外殼942由連接部946連接，由連接部946可以改變外殼941和外殼942之間的角度。另外，可以根據外殼942與外殼941所形成的角度而改變顯示在顯示部943中的影像的方向並切換影像的顯示/非顯示。藉由將本發明的一個實施方式的半導體裝置用於攝影機940，可以減少攝影機940的功耗。
圖29E示出手鐲型資訊終端的一個例子。資訊終端950包括外殼951及顯示部952等。另外，資訊終端950在外殼951的內側具有天線、電池等。顯示部952由具有曲面的外殼951支撐。因為顯示部952具備使用撓性基板的顯示面板，所以可以提供一種具有撓性、輕量且方便性良好的資訊終端950。藉由將本發明的一個實施方式的半導體裝置用於資訊終端950，可以減少資訊終端950的功耗。
圖29F示出手錶型資訊終端的一個例子。資訊終端960包括外殼961、顯示部962、腕帶963、錶扣964、操作開關965、輸入輸出端子966等。另外，資訊終端960在外殼961的內側具有天線、電池等。資訊終端960可以執行行動電話、電子郵件、文章的閱讀及編寫、音樂播放、網路通訊、電腦遊戲等各種應用程式。
顯示部962的顯示面彎曲，能夠沿著彎曲的顯示面進行顯示。另外，顯示部962具備觸控感測器，可以用手指或觸控筆等觸摸螢幕來進行操作。例如，藉由觸摸顯示於顯示部962的圖示967，可以啟動應用程式。操作開關965除了時刻設定之外，還可以具有電源開關、無線通訊的開關、靜音模式的設置及取消、省電模式的設置及取消等各種功能。例如，藉由利用組裝在資訊終端960中的作業系統，也可以設定操作開關965的功能。
另外，資訊終端960可以執行依據通訊標準的近距離無線通訊。例如，藉由與可無線通訊的耳麥通訊，可以進行免提通話。另外，資訊終端960具備輸入輸出端子966，可以藉由連接器直接與其他資訊終端進行資料的交換。另外，也可以藉由輸入輸出端子966進行充電。另外，充電動作也可以利用無線供電進行，而不藉由輸入輸出端子966進行。
藉由將本發明的一個實施方式的半導體裝置用於資訊終端960，可以減少資訊終端960的功耗。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
10‧‧‧半導體裝置
11‧‧‧記憶體裝置
12‧‧‧裝置群
13‧‧‧傳輸路徑
20‧‧‧記憶部
21‧‧‧運算裝置
22‧‧‧輔助記憶體裝置
23‧‧‧電源控制裝置
24‧‧‧時脈信號生成裝置
25‧‧‧記憶部
30‧‧‧介面
40‧‧‧絕緣體
41‧‧‧絕緣體
42‧‧‧絕緣體
43‧‧‧絕緣體
44‧‧‧絕緣體
45‧‧‧絕緣體
46‧‧‧絕緣體
47‧‧‧絕緣體
100‧‧‧電晶體
101‧‧‧導電體
101a‧‧‧導電體
101b‧‧‧導電體
102‧‧‧金屬氧化物
102a‧‧‧金屬氧化物
102A‧‧‧金屬氧化物
102b‧‧‧金屬氧化物
102B‧‧‧金屬氧化物
102c‧‧‧金屬氧化物
102C‧‧‧金屬氧化物
104a‧‧‧導電體
104A‧‧‧導電體
104b‧‧‧導電體
105‧‧‧絕緣體
105A‧‧‧絕緣體
106‧‧‧導電體
107‧‧‧絕緣體
107A‧‧‧絕緣體
108‧‧‧絕緣體
109‧‧‧絕緣體
200‧‧‧電晶體
200_1‧‧‧電晶體
200_2‧‧‧電晶體
201‧‧‧導電體
201a‧‧‧導電體
201b‧‧‧導電體
202‧‧‧金屬氧化物
202a_1‧‧‧金屬氧化物
202a_2‧‧‧金屬氧化物
202b_1‧‧‧金屬氧化物
202b_2‧‧‧金屬氧化物
202c‧‧‧金屬氧化物
204a‧‧‧導電體
204b‧‧‧導電體
205‧‧‧絕緣體
206‧‧‧導電體
207‧‧‧絕緣體
208‧‧‧絕緣體
209‧‧‧絕緣體
210‧‧‧導電體
210a‧‧‧導電體
210b‧‧‧導電體
211‧‧‧導電體
211a‧‧‧導電體
211b‧‧‧導電體
300‧‧‧電容器
300_1‧‧‧電容器
300_2‧‧‧電容器
301‧‧‧反相器
302‧‧‧反相器
303‧‧‧電晶體
304‧‧‧開關
305‧‧‧開關
306‧‧‧反相器
307‧‧‧反相器
310‧‧‧電路
311‧‧‧電晶體
312‧‧‧電晶體
313‧‧‧電晶體
314‧‧‧電晶體
315‧‧‧電晶體
316‧‧‧電晶體
320‧‧‧電路
405‧‧‧控制器
410‧‧‧行電路
411‧‧‧解碼器
412‧‧‧字線驅動器電路
413‧‧‧列選擇器
414‧‧‧感測放大器驅動電路
415‧‧‧列電路
416‧‧‧全局感測放大器陣列
417‧‧‧輸入輸出電路
420‧‧‧MC-SA陣列
422‧‧‧記憶單元陣列
423‧‧‧感測放大器陣列
425‧‧‧局部記憶單元陣列
426‧‧‧局部感測放大器陣列
444‧‧‧開關陣列
445‧‧‧記憶單元
446‧‧‧感測放大器
447‧‧‧全局感測放大器陣列
501‧‧‧CPU核
502‧‧‧功率控制器
503‧‧‧功率開關
505‧‧‧匯流排介面
506‧‧‧調式介面
507‧‧‧控制裝置
508‧‧‧PC
509‧‧‧管線暫存器
510‧‧‧管線暫存器
511‧‧‧ALU
512‧‧‧暫存器檔案
521‧‧‧電源管理單元
522‧‧‧週邊電路
523‧‧‧資料匯流排
600‧‧‧正反器電路
601‧‧‧記憶體電路
602‧‧‧記憶體電路
603‧‧‧記憶體電路
604‧‧‧電路
609‧‧‧電晶體
610‧‧‧電晶體
612‧‧‧電晶體
613‧‧‧電晶體
615‧‧‧電晶體
617‧‧‧電晶體
618‧‧‧電晶體
619‧‧‧電容器
620‧‧‧電容器
640‧‧‧佈線
641‧‧‧佈線
643‧‧‧佈線
644‧‧‧佈線
711‧‧‧基板
712‧‧‧電路區域
713‧‧‧分離區域
714‧‧‧分離線
715‧‧‧晶片
750‧‧‧電子構件
752‧‧‧印刷電路板
754‧‧‧電路板
755‧‧‧引線
910‧‧‧資訊終端
911‧‧‧外殼
912‧‧‧顯示部
913‧‧‧照相機
914‧‧‧揚聲器部
915‧‧‧操作開關
916‧‧‧外部連接部
917‧‧‧麥克風
920‧‧‧膝上型個人電腦
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
940‧‧‧攝影機
941‧‧‧外殼
942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作開關
945‧‧‧透鏡
946‧‧‧連接部
950‧‧‧資訊終端
951‧‧‧外殼
952‧‧‧顯示部
960‧‧‧資訊終端
961‧‧‧外殼
962‧‧‧顯示部
963‧‧‧腕帶
964‧‧‧錶扣
965‧‧‧操作開關
966‧‧‧輸入輸出端子
967‧‧‧圖示
980‧‧‧汽車
981‧‧‧車體
982‧‧‧車輪
983‧‧‧儀表板
984‧‧‧燈
在圖式中：
圖1是示出半導體裝置的結構例子的方塊圖； 　　圖2是示出半導體裝置的結構例子的方塊圖； 　　圖3是示出半導體裝置的結構例子的方塊圖； 　　圖4是示出半導體裝置的結構例子的方塊圖； 　　圖5A、圖5B1和圖5B2是示出電晶體的結構例子的剖面圖； 　　圖6是示出電晶體的結構例子的俯視圖； 　　圖7A、圖7B1和圖7B2是示出電晶體的結構例子的剖面圖； 　　圖8A、圖8B1和圖8B2是示出電晶體的結構例子的剖面圖； 　　圖9A、圖9B1和圖9B2是示出電晶體的結構例子的剖面圖； 　　圖10A、圖10B1和圖10B2是示出電晶體的結構例子的剖面圖； 　　圖11A至圖11C是說明金屬氧化物的原子個數比的範圍的圖； 　　圖12A、圖12B1和圖12B2是示出電晶體的製造方法的例子的剖面圖； 　　圖13A、圖13B1和圖13B2是示出電晶體的製造方法的例子的剖面圖； 　　圖14A、圖14B1和圖14B2是示出電晶體的製造方法的例子的剖面圖； 　　圖15A、圖15B1和圖15B2是示出電晶體的製造方法的例子的剖面圖； 　　圖16A、圖16B1和圖16B2是示出電晶體的製造方法的例子的剖面圖； 　　圖17A、圖17B1和圖17B2是示出電晶體的製造方法的例子的剖面圖； 　　圖18A、圖18B1和圖18B2是示出電晶體的製造方法的例子的剖面圖； 　　圖19A、圖19B1和圖19B2是示出電晶體的製造方法的例子的剖面圖； 　　圖20A至圖20D是示出記憶單元的結構例子的電路圖； 　　圖21A至圖21C是示出記憶單元的結構例子的電路圖； 　　圖22是示出記憶單元的結構例子的電路圖； 　　圖23是示出記憶體裝置的結構例子的方塊圖； 　　圖24A和圖24B分別是示出記憶單元陣列的結構例子的方塊圖及示出記憶單元的結構例子的電路圖； 　　圖25是示出運算裝置的結構例子的方塊圖； 　　圖26是示出運算裝置的結構例子的電路圖； 　　圖27A和圖27B是半導體晶圓的俯視圖； 　　圖28A和圖28B是說明電子構件的製造方法的例子的流程圖及立體示意圖； 　　圖29A至圖29F是示出本發明的一個實施方式的電子裝置的圖。

Claims (15)

  1. 一種半導體裝置，包括： 　　第一記憶單元；以及 　　第二記憶單元， 　　其中，該第一記憶單元包括第一電晶體， 　　並且，該第二記憶單元包括第二電晶體， 　　其中，該第二電晶體的臨界電壓比該第一電晶體的臨界電壓大， 　　該第一電晶體包含第一金屬氧化物， 　　該第二電晶體包含第二金屬氧化物， 　　該第一金屬氧化物及該第二金屬氧化物的每一個包括通道形成區域， 　　該第一金屬氧化物及該第二金屬氧化物的每一個包含In、元素M及Zn，M是Al、Ga、Y或Sn， 　　並且，該第二金屬氧化物中的相對於In的該元素M的原子個數比大於該第一金屬氧化物中的相對於In的該元素M的原子個數比。
  2. 根據申請專利範圍第1項之半導體裝置， 　　其中該第二金屬氧化物的電子親和力比該第一金屬氧化物的電子親和力小。
  3. 一種半導體裝置，包括： 　　第一記憶單元；以及 　　第二記憶單元， 　　其中，該第一記憶單元包括第一電晶體， 　　並且，該第二記憶單元包括第二電晶體， 　　其中，該第一電晶體包括第一絕緣體、第二絕緣體、第一半導體、第二半導體以及第一導電體， 　　該第二電晶體包括該第一絕緣體、第三絕緣體、第三半導體、第四半導體、第五半導體及第二導電體， 　　該第一半導體設置在該第一絕緣體上， 　　該第一半導體包括第一源極區域、第一汲極區域及第一通道形成區域， 　　該第二半導體與該第一通道形成區域重疊， 　　該第二絕緣體設置在該第二半導體上， 　　該第一導電體設置在該第二絕緣體上， 　　該第三半導體及該第四半導體設置在該第一絕緣體上， 　　該第三半導體包括第二源極區域， 　　該第四半導體包括第二汲極區域， 　　該第五半導體包括第二通道形成區域， 　　該第三絕緣體設置在該第五半導體上， 　　並且，該第二導電體設置在該第三絕緣體上。
  4. 根據申請專利範圍第3項之半導體裝置， 　　其中該第一半導體、該第三半導體和該第四半導體具有相同組成， 　　並且該第二半導體和該第五半導體具有相同組成。
  5. 根據申請專利範圍第3項之半導體裝置， 　　其中該第一半導體、該第三半導體和該第四半導體藉由對第一氧化物半導體膜進行蝕刻來形成， 　　並且該第二半導體和該第五半導體藉由對第二氧化物半導體膜進行蝕刻來形成。
  6. 根據申請專利範圍第3至5中任一項之半導體裝置， 　　其中該第五半導體的電子親和力比該第一半導體的電子親和力小。
  7. 根據申請專利範圍第3至5中任一項之半導體裝置， 　　其中該第一至第五半導體包含金屬氧化物。
  8. 根據申請專利範圍第7項之半導體裝置， 　　其中該金屬氧化物包含In、元素M及Zn，M是Al、Ga、Y或Sn。
  9. 根據申請專利範圍第8項之半導體裝置， 　　其中該第五半導體中的相對於In的該元素M的原子個數比大於該第一半導體中的相對於In的該元素M的原子個數比。
  10. 根據申請專利範圍第3至5中任一項之半導體裝置， 　　其中該第二電晶體的臨界電壓比該第一電晶體的臨界電壓大。
  11. 根據申請專利範圍第3至5中任一項之半導體裝置， 　　其中該第一電晶體包括第三導電體， 　　並且該第三導電體以包括與該第一通道形成區域重疊的區域的方式設置在該第一導電體下。
  12. 根據申請專利範圍第1至5中任一項之半導體裝置，還包括記憶體裝置， 　　其中該記憶體裝置包括具有相同結構的多個記憶單元， 　　該第一記憶單元是該多個記憶單元中的一個， 　　並且在該記憶體裝置中，該多個記憶單元排列為矩陣狀。
  13. 根據申請專利範圍第1至5中任一項之半導體裝置，還包括第一介面， 　　其中該第一介面包括該第二記憶單元， 　　該第一介面與記憶體裝置電連接， 　　並且該記憶體裝置包括該第一記憶單元。
  14. 根據申請專利範圍第1至5中任一項之半導體裝置， 　　其中該第二記憶單元包括在輔助記憶體裝置中。
  15. 根據申請專利範圍第1至5中任一項之半導體裝置， 　　其中該第二記憶單元包括在運算裝置、電源控制裝置或時脈信號生成裝置中。
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