WO2020208706A1 - 半導体装置および半導体モジュール - Google Patents

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一廣 西村
誠 上野
慎太郎 荒木
河本　厚信
昌則 冨岡
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三菱電機株式会社
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    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Definitions

  • the present invention relates to a semiconductor device, and particularly to a semiconductor device used in the field of power electronics such as an inverter device.
  • IGBTs Insulated Gate Bipolar Transistors
  • MOSFETs Metal-Oxide Semiconductor Field Effect Transistors
  • diodes have an active region in which the main current flows and a termination region for maintaining withstand voltage.
  • the terminal region has an insulating film and a passivation film provided on the semiconductor substrate for the purpose of maintaining withstand voltage and protecting the semiconductor device, and further, for the purpose of protecting the electrodes and improving the insulating property, the insulating film and the passivation are provided.
  • a polyimide which is an organic coating film, is provided on the film.
  • FIG. 1 of Patent Document 1 and FIG. 4 of Patent Document 2 Such a configuration is disclosed in FIG. 1 of Patent Document 1 and FIG. 4 of Patent Document 2, for example.
  • an insulating film and a nitride film as a first passivation film are formed on a semiconductor substrate, and a polyimide film is formed on the nitride film as a second passivation film. ..
  • polyimide has photosensitivity, but it is difficult to form the end face of the polyimide film so as to be flush with the end face of the metal layer in the manufacturing process due to variations in photosensitivity performance.
  • a polyimide film projects on the semiconductor substrate so as to cover the insulating film at the edge of the semiconductor device, and the polyimide film and the semiconductor substrate are formed. It is formed so as to be in contact with each other, and conventionally, this has been the structure of the edge portion of a general semiconductor device.
  • the polyimide film comes into contact with the semiconductor substrate at the edge of the semiconductor device, when this semiconductor device is sealed with a resin encapsulant, for example, epoxy resin, when thermal stress is applied, the resin encapsulant and Due to the expansion and contraction stress of the polyimide, the stress is concentrated on the semiconductor substrate at the end of the polyimide film, and the semiconductor substrate may be cracked.
  • a resin encapsulant for example, epoxy resin
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device in which the stress in the semiconductor substrate at the end of the polyimide film is reduced and the reliability is improved.
  • the semiconductor device includes a semiconductor substrate having an active region through which a main current flows and a terminal region around the active region, and a polyimide film provided on the active region and the terminal region.
  • a passivation film provided as a lower layer film of the polyimide film is provided, and the terminal region includes a pressure resistance holding region and an outermost peripheral region provided in order from the active region side, and the polyimide film is the outermost peripheral region.
  • the passivation film is provided as a lower layer film at least in the region where the polyimide film is provided, except for the dicing residual portion of the above.
  • the passivation film when a thermal stress is applied to the semiconductor device, the passivation film functions as a stress buffer layer, and the stress applied to the semiconductor substrate can be reduced.
  • FIG. 5 is a partial cross-sectional view showing a chip outermost peripheral region of the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 5 is a partial cross-sectional view showing a chip outermost peripheral region of the semiconductor device according to the twelfth embodiment of the present invention.
  • the "active region” is a region in which the main current flows when the semiconductor device is on
  • the “termination region” is a region around the active region.
  • the “outside” is the direction toward the outer circumference of the semiconductor device
  • the “inside” is the direction opposite to the “outside”.
  • the conductive type of impurities the N type is generally defined as the “first conductive type”
  • the P type which is the opposite conductive type to the N type, is generally defined as the "second conductive type”, but vice versa. It does not matter if it is defined as.
  • top, bottom, side, bottom, front or back may be used to mean a specific position and direction.
  • the term is used for convenience to facilitate understanding of the contents of the embodiment and has nothing to do with the direction in which it is actually implemented.
  • FIG. 1 is a cross-sectional view showing a partial configuration of a terminal region and an active region of the diode module 200 of the first embodiment according to the present invention
  • FIG. 2 is a resin-sealed diode chip 100 in the diode module 200. It is a partial cross-sectional view which shows the outermost peripheral region of a chip. Note that FIG. 2 shows only a characteristic configuration for convenience.
  • the semiconductor substrate 1 of the diode module 200 is roughly divided into two regions, an active region and a terminal region, and the terminal region is divided into a withstand voltage holding region and a chip outermost peripheral region in order from the active region side. ing. Further, the outermost peripheral region of the chip includes a dicing residual portion which is an uncut portion of the dicing cutting portion with which the cutting edge for dicing comes into contact when dicing the semiconductor substrate 1 into a semiconductor chip.
  • Semiconductor substrate 1 shown in FIG. 2 is a silicon (Si) substrate for example, N-type from the back side of the cathode electrode 9 are provided in this order (first conductivity type) relatively low concentration of impurities - drift layer including the (N) It has a buffer layer 13 containing 12 and N-type impurities at a relatively high concentration (N + ).
  • An anode 9 containing P-type (second conductive type) impurities provided in the active region and a plurality of Ps concentrically provided in the pressure-resistant holding region so as to surround the active region are formed in the upper layer of the drift layer 12. It has a guard ring 10 containing mold impurities and a field stop layer 11 containing N-type impurities provided on the outermost side of the outermost guard ring 10.
  • a silicon oxide film 2 is provided on the front surface side of the semiconductor substrate 1 so as to cover from the edge portion of the anode 9 to the inner edge portion of the field stop layer 11, and an insulating interlayer film 2 is provided on the silicon oxide film 2.
  • a metal anode electrode 14 is provided on the anode 9, and a metal field stop electrode 5 is provided on the inner edge of the field stop layer 11.
  • a passivation film 4 is provided so that a part of the anode electrode 14 and the field stop electrode 5 rides on the insulating interlayer film 3 and covers the anode electrode 14, the field stop electrode 5 and the insulating interlayer film 3. The edge portion of the passivation film 4 extends to the outermost peripheral region of the chip, and the end face thereof is flush with the end face of the semiconductor substrate 1.
  • a polyimide film 6 is provided on the active region and on the terminal region excluding the dicing residual portion, and the entire semiconductor substrate 1 including the polyimide film 6 is sealed with a resin encapsulant 7 such as an epoxy resin, for example. ing.
  • TEOS oxide film a silicon oxide film (TEOS oxide film) formed by using TEOS (tetraethoxysilane) whose Young rate and linear expansion coefficient are closer to polyimide and epoxy resin than that of the semiconductor substrate 1 which is silicon is used. ing. That is, the physical property values of each material are as follows.
  • the passivation film 4 is formed as the lower layer film of the polyimide film 6, and the edge portion of the passivation film 4 extends to the outermost peripheral region of the chip.
  • the passivation film 4 has closer material property values to the polyimide film 6 and the resin encapsulant 7 than the semiconductor substrate 1, the strain of the semiconductor substrate 1 is reduced, and the passivation film 4 itself is buffered when stressed. Since it works as a film, the stress in the semiconductor substrate 1 at the edge of the polyimide film 6 is reduced, and the occurrence of cracks can be suppressed.
  • the TEOS oxide film when used for the passivation film 4, the TEOS oxide film has a low adhesion to the polyimide film, and by utilizing this property, the stress in the semiconductor substrate 1 can be further reduced. ..
  • the adhesion of the TEOS oxide film at the interface with the polyimide is weaker than the adhesion of the interface between the polyimide and silicon and the adhesion between the epoxy resin and the polyimide, and the polyimide film 6 and the passivation film 4 are peeled off.
  • the peeling is promoted at the interface between the polyimide film 6 and the passivation film 4, and the stress is dispersed on the surface of the semiconductor substrate 1 to disperse the stress in the semiconductor substrate 1. Stress can be reduced.
  • the electrode protection function and the insulating property improving function of the polyimide film 6 may be lowered, but the function of reducing the stress in the semiconductor substrate 1 is improved. Therefore, in the design of the semiconductor device, the specifications of the semiconductor device are optimized in consideration of the trade-off relationship between these functions.
  • the diode is taken as an example, but since the basic structure of the termination region is the same as that of the IGBT and the MOSFET, the configuration of the termination region of the first embodiment is the IGBT and the MOSFET. Is also applicable, and is also applicable to all semiconductor devices having similar termination regions.
  • FIG. 3 is a partial cross-sectional view showing the outermost peripheral region of the diode chip 100A of the second embodiment according to the present invention, and like FIG. 2, only a characteristic configuration is shown for convenience.
  • the diode chip 100A is provided with an interlayer insulating film 3 as a lower layer film of the passivation film 4 in the outermost peripheral region of the chip.
  • the interlayer insulating film 3 is formed of, for example, a silicon oxide film formed by a CVD (chemical vapor deposition) method, a BPSG (boro-phosphosilicate glass) film, a PSG (phospho-silicate glass) film, or the like, and has a withstand voltage of the semiconductor substrate 1.
  • a silicon oxide film 2 thermal oxide film
  • a thermal oxidation method wet oxidation
  • the stress buffering function for the semiconductor substrate 1 is strengthened, and the stress in the semiconductor substrate 1 can be further reduced. That is, in the CVD method, not only a silicon oxide film but also various films can be formed, and by selecting a film having similar physical properties from the polyimide film 6 and the passivation film 4, the stress buffering function on the semiconductor substrate 1 is strengthened. it can.
  • the interlayer insulating film 3 as the underlayer film of the passivation film 4, the step between the passivation film 4 covering the field stop electrode 5 and the substrate is reduced, and cracks in the passivation film 4 can be suppressed.
  • the field stop electrode 5 when thermal stress is applied while the diode chip 100A is sealed with an epoxy resin or the like, the field stop electrode 5 is plastically deformed, stress is applied to the passion film 4 alone, and the corner portion CP where the stress is most easily concentrated is reached. Cracks may occur. It is possible to suppress the occurrence of cracks by minimizing the deformation of the field stop electrode 5, and by providing the interlayer insulating film 3 to reduce the step between the passivation film 4 and the substrate, the field is relatively fielded. Since the thickness of the stop electrode 5 is reduced and the amount of deformation of the field stop electrode 5 is reduced, the occurrence of cracks can be suppressed as compared with the diode chip 100 of the first embodiment.
  • FIG. 4 is a partial cross-sectional view showing the outermost peripheral region of the diode chip 100B according to the third embodiment of the present invention, and like FIG. 2, only a characteristic configuration is shown for convenience.
  • the diode chip 100B has an interlayer insulating film 3 in contact with the passivation film 4 as a lower layer film of the passivation film 4 in the outermost peripheral region of the chip, and a silicon oxide film 2 provided as a lower layer film of the interlayer insulating film 3. have.
  • the silicon oxide film 2 is formed by a thermal oxidation method (wet oxidation), and after forming the silicon oxide film 2 on the withstand voltage holding region of the semiconductor substrate 1 and the outermost peripheral region of the chip by the thermal oxidation method, the silicon oxide film 2 is formed on the silicon oxide film 2.
  • a thermal oxidation method wet oxidation
  • the silicon oxide film 2 is formed on the silicon oxide film 2.
  • any of a silicon oxide film, a BPSG film, and a PSG film is formed by a CVD (chemical vapor deposition) method to form an interlayer insulating film 3.
  • the stress buffering function on the semiconductor substrate 1 is strengthened, and the stress in the semiconductor substrate 1 can be further reduced. ..
  • the step between the passivation film 4 covering the field stop electrode 5 and the substrate is reduced, and cracks in the passivation film 4 are suppressed. can do.
  • FIG. 5 is a partial cross-sectional view showing the outermost peripheral region of the diode chip 100C of the fourth embodiment according to the present invention, and like FIG. 2, only a characteristic configuration is shown for convenience.
  • the diode chip 100C has an interlayer insulating film 3 in contact with the passivation film 4 as a lower layer film of the passivation film 4 in the outermost peripheral region of the chip, and a polysilicon film 31 provided as a lower layer film of the interlayer insulating film 3. And a silicon oxide film 2 provided as an underlayer film of the polysilicon film 31.
  • the polysilicon film 31 is formed, for example, by a CVD method, and after forming a silicon oxide film 2 by a thermal oxidation method in a withstand voltage holding region and a chip outermost region of a semiconductor substrate 1, the silicon oxide film 2 is formed on the silicon oxide film 2 in the chip outermost region. , The polysilicon film 31 is formed by the CVD method. When the polysilicon is not doped with impurities, it does not function as a conductor and becomes an insulator. Therefore, in the fourth embodiment, the polysilicon film 31 is formed so as not to dope the impurities.
  • any of a silicon oxide film, a BPSG film, and a PSG film is formed on the silicon oxide film 2 in the pressure-resistant holding region of the semiconductor substrate 1 and on the polysilicon film 31 in the outermost peripheral region of the chip.
  • the interlayer insulating film 3 is used.
  • the stress buffering function on the semiconductor substrate 1 is strengthened, and the stress in the semiconductor substrate 1 is further increased. It can be reduced.
  • the interlayer insulating film 3, the polysilicon film 31, and the silicon oxide film 2 as the underlayer film of the passivation film 4, the step between the passivation film 4 covering the field stop electrode 5 and the substrate is reduced, and the passivation film is formed.
  • the crack of 4 can be suppressed.
  • the polysilicon film is a film used for forming gate electrodes of IGBTs, MOSFETs, etc., and when the configuration of the termination region of the fourth embodiment is applied to the IGBT and MOSFET, the polysilicon film 31 is gated. It can also be used in the electrode forming step, and it is not necessary to provide an additional step for forming the polysilicon film 31. In this case, the polysilicon film 31 is doped with impurities and becomes a conductor in the same manner as the gate electrode. However, since the polysilicon film 31 is provided in the formation region of the field stop electrode in which the depletion layer does not extend, it becomes a conductor. This does not affect the performance of the semiconductor device.
  • FIG. 6 is a partial cross-sectional view showing the outermost peripheral region of the diode chip 100D of the fifth embodiment according to the present invention, and like FIG. 2, only a characteristic configuration is shown for convenience.
  • the diode chip 100D has an interlayer insulating film 3 in contact with the passivation film 4 and a silicon oxide film 2 provided under the interlayer insulating film 3 as a lower layer film of the passivation film 4 in the outermost peripheral region of the chip. It has a dummy electrode 51 provided concentrically with the field stop electrode 5 on the interlayer insulating film 3, and the passivation film 4 also covers the dummy electrode 51.
  • the dummy electrode 51 is made of the same material as the field stop electrode 5, for example, AlSi, and is formed by the same manufacturing method, for example, a vapor deposition method or a sputtering method.
  • the dummy electrode 51 under the passivation film 4 in the outermost peripheral region of the chip in this way, the stress buffering function for the semiconductor substrate 1 is strengthened, and the stress in the semiconductor substrate 1 can be further reduced.
  • AlSi is an electrode material used in the manufacture of semiconductor devices, and if the anode electrode 14 shown in FIG. 1 is formed of AlSi, the formation of the dummy electrode 51 is also used in the forming step of the anode electrode 14. This can be done and there is no need to provide an additional step for forming the anode electrode 14. This also applies to the field stop electrode 5.
  • FIG. 7 is a partial cross-sectional view showing the outermost peripheral region of the diode chip 100E according to the sixth embodiment of the present invention, and like FIG. 2, only a characteristic configuration is shown for convenience.
  • the diode chip 100E has an interlayer insulating film 3 in contact with the passivation film 4 and a silicon oxide film 2 provided under the interlayer insulating film 3 as a lower layer film of the passivation film 4 in the outermost peripheral region of the chip. It has a plurality of dummy electrodes 51 provided concentrically with the field stop electrode 5 on the interlayer insulating film 3, and the passivation film 4 also covers the plurality of dummy electrodes 51.
  • the stress buffering function for the semiconductor substrate 1 is strengthened, and the stress in the semiconductor substrate 1 can be further reduced. ..
  • the unevenness of the passivation film 4 increases, the polyimide film 6 engages with the unevenness, the polyimide film 6 becomes difficult to peel off due to the anchor effect, and the adhesion of the polyimide film 6 is improved. Will be done.
  • the anchor effect is an effect in which the bonding force is increased because the effective area of the film bonded to the surface is increased due to the unevenness of the surface.
  • FIG. 8 is a partial cross-sectional view showing the outermost peripheral region of the diode chip 100F according to the seventh embodiment of the present invention, and like FIG. 2, only a characteristic configuration is shown for convenience.
  • the passivation film 4, the interlayer insulating film 3, and the silicon oxide film 2 are not provided in the dicing residual portion in the outermost peripheral region of the chip, and the surface of the semiconductor substrate 1 is exposed.
  • the surface of the semiconductor substrate 1 is exposed in the dicing residual portion in the outermost dicing region of the diode chip 100F, but this portion is a dicing cutting portion in the wafer state and serves as a cutting margin during dicing. It means that the surface of the semiconductor substrate 1 is exposed at the dicing cut portion.
  • the cutting edge (blade) for dicing directly cuts the semiconductor substrate 1 during dicing, which reduces chipping in which the cut surface is chipped and the longevity of the cutting edge. Can be planned.
  • FIG. 9 is a partial cross-sectional view showing the outermost peripheral region of the diode chip 100G of the eighth embodiment according to the present invention, and like FIG. 2, only a characteristic configuration is shown for convenience.
  • the diode chip 100G has an interlayer insulating film 3 in contact with the passivation film 4 and a silicon oxide film 2 provided under the interlayer insulating film 3 as a lower layer film of the passivation film 4 in the outermost peripheral region of the chip.
  • the shape of the edge portion of the polyimide film 6 is a gently inclined surface that is convex downward.
  • the shape of the edge portion of the polyimide film 6 is a downwardly convex inclined surface, but the shape is not limited to this shape, and a simple slope may be used, and as it goes outward, it may be a simple slope. Any shape may be used as long as the film thickness is gently thinned, and it may be stepped.
  • FIG. 10 is a partial cross-sectional view showing a chip outermost peripheral region of the diode module 200A of the ninth embodiment according to the present invention, and like FIG. 2, only a characteristic configuration is shown for convenience.
  • the diode module 200A shown in FIG. 10 is a semiconductor chip in which the diode chip 100F of the seventh embodiment described with reference to FIG. 8 is resin-sealed.
  • a polyimide film 6 is provided on the active region and in the terminal region excluding the dicing residual portion, and the entire semiconductor substrate 1 including the polyimide film 6 is made of, for example, a resin encapsulant 7 such as epoxy resin. It is sealed.
  • the passivation film 4 is formed as the lower layer film of the polyimide film 6 in the outermost peripheral region of the chip, the passivation film 4 is better than the semiconductor substrate 1 even when thermal stress is applied to the diode chip 100F. Since the material properties of the polyimide film 6 and the resin encapsulant 7 are close to each other, the strain of the semiconductor substrate 1 is reduced, and the passivation film 4 itself acts as a buffer film when stress is applied, so that the edge of the polyimide film 6 is used. The stress in the semiconductor substrate 1 at the edge is reduced, and the occurrence of cracks can be suppressed.
  • the diode module 200A in which the diode chip 100F is sealed with the resin encapsulant 7 can reduce the stress received by the diode chip 100F from the resin encapsulant 7 even when thermal stress is applied, and the polyimide film. It is possible to suppress the occurrence of cracks in No. 6 and improve the reliability.
  • the diode module 200A has been described above as including the diode chip 100F, it is not limited to the diode chip 100F and includes any of the diode chips 100A to 100E and 100G shown in FIGS. 2 to 7 and 9. You can go out.
  • FIG. 11 is a partial cross-sectional view showing a chip outermost peripheral region of the diode module 200B according to the tenth embodiment of the present invention, and like FIG. 2, only a characteristic configuration is shown for convenience.
  • the diode module 200B shown in FIG. 11 is a semiconductor chip in which the diode chip 100F of the seventh embodiment described with reference to FIG. 8 is resin-sealed.
  • an upper passivation film 41 is provided so as to cover the surface of the polyimide film 6 of the diode chip 100F and the surface of the outermost peripheral region of the chip.
  • a TEOS oxide film is used for the upper passivation film 41.
  • the adhesion of the TEOS oxide film at the interface with the epoxy resin is weaker than the adhesion at the interface between the epoxy resin and polyimide.
  • the diode module 200B has been described above as including the diode chip 100F, it is not limited to the diode chip 100F and includes any of the diode chips 100A to 100E and 100G shown in FIGS. 2 to 7 and 9.
  • the same effect as described above can be obtained by providing the upper layer passion film 41 so as to cover the surface of the polyimide film 6 and the surface of the outermost peripheral region of the chip.
  • FIG. 12 is a partial cross-sectional view showing a chip outermost peripheral region of the diode module 200C of the eleventh embodiment according to the present invention, and like FIG. 2, only a characteristic configuration is shown for convenience.
  • the diode module 200C shown in FIG. 12 is a semiconductor chip in which the diode chip 100F of the seventh embodiment described with reference to FIG. 8 is resin-sealed.
  • a stress buffer film 15 is provided so as to cover the surface of the polyimide film 6 of the diode chip 100F and the surface of the outermost peripheral region of the chip.
  • silicone gel or silicone rubber which is generally used as an insulating sealing material for semiconductor products, is used.
  • a stress buffer film 15 is formed by applying silicone gel or silicone rubber to the surface of the polyimide film 6 of the diode chip 100F and the surface of the outermost peripheral region of the chip, and the stress received by the diode chip 100F from the resin encapsulant 7 is further applied. It can be reduced, the occurrence of cracks in the polyimide film 6 can be suppressed, and the reliability can be improved.
  • FIG. 13 is a partial cross-sectional view showing the outermost peripheral region of the diode chip 100H according to the twelfth embodiment of the present invention, and like FIG. 2, only a characteristic configuration is shown for convenience.
  • the diode chip 100H is provided with a dummy region in the outermost peripheral region of the chip between the withstand voltage holding region and the dicing residual portion.
  • the dummy region has a dummy electrode 52 provided concentrically with the field stop electrode 5 provided in the pressure resistance holding region, and the passivation film 4 also covers the dummy electrode 52.
  • the polyimide film 6 is provided on the active region and in the terminal region excluding the dicing residual portion, and the passivation film 4, the interlayer insulating film 3, and the silicon oxide film 2 are the underlayer film of the polyimide film 6.
  • the dummy electrode 52 is provided on the interlayer insulating film 3, but also has a portion through which the interlayer insulating film 3 and the silicon oxide film 2 penetrate to reach the field stop layer 11 provided in the upper layer portion of the semiconductor substrate 1. ..
  • the dummy electrode 52 is made of the same material as the field stop electrode 5, for example, AlSi, and is formed by the same manufacturing method, for example, a vapor deposition method or a sputtering method.
  • AlSi is an electrode material used in the manufacture of semiconductor devices, and if the anode electrode 14 shown in FIG. 1 is formed of AlSi, the formation of the dummy electrode 52 is also used in the forming step of the anode electrode 14. Therefore, it is not necessary to provide an additional step for forming the anode electrode 14. This also applies to the field stop electrode 5.
  • the dummy region having the dummy electrode 52 in the outermost peripheral region of the chip, when thermal stress is applied to the diode chip 100H and a crack is generated in the passivation film 4, when the crack extends to the withstand voltage holding region,
  • the electrical characteristics including the withstand voltage of the diode chip 100H may deteriorate, but since the dummy electrode 52 provided in the dummy region is a metal layer and is a ductile material, it breaks even if a crack occurs in the passivation film 4.
  • the semiconductor substrate 1 is a Si substrate and the diode chips 100 to 100H are described as Si semiconductor devices, but the semiconductor substrate 1 is a wide-gap semiconductor substrate such as a silicon carbide semiconductor substrate. As a result, the size of the terminal region can be reduced, and the semiconductor device can be miniaturized.
  • semiconductor devices using wide bandgap materials such as silicon carbide (SiC) can be used at high temperatures and high withstand voltage.
  • each embodiment can be freely combined, and each embodiment can be appropriately modified or omitted.

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Abstract

本発明は半導体装置に関し、主電流が流れるアクティブ領域と、アクティブ領域の周囲の終端領域と、を有した半導体基板と、アクティブ領域上および終端領域上に設けられたポリイミド膜と、ポリイミド膜の下層膜として設けられたパッシベーション膜と、を備え、終端領域は、アクティブ領域側から順に設けられた耐圧保持領域および最外周領域を含み、ポリイミド膜は、最外周領域のダイシング残留部を除いて設けられ、パッシベーション膜は、少なくともポリイミド膜が設けられた領域には下層膜として設けられる。

Description

半導体装置および半導体モジュール
　この発明は半導体装置に関し、特にインバータ装置などのパワーエレクトロニクスの分野において使用される半導体装置に関する。
　ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）、ダイオード等の半導体装置は、主電流が流れるアクティブ領域と、耐圧を保持するための終端領域を有している。終端領域においては、耐圧保持および半導体装置の保護などを目的として半導体基板上に設けられた絶縁膜およびパッシベーション膜を有しており、さらに電極保護および絶縁性の向上を目的として、絶縁膜およびパッシベーション膜上に有機塗布膜であるポリイミドが設けられている。
　このような構成は、例えば特許文献１の図１および特許文献２の図４に開示されている。特許文献１の図１の周辺耐圧領域には、半導体基板上に絶縁膜および第１のパッシベーション膜としての窒化膜を形成し、窒化膜上に第２のパッシベーション膜としてポリイミド膜を形成している。
　一般的にポリイミドは感光性を有するが、感光性能のばらつきから、製造プロセスにおいて、ポリイミド膜の端面を金属層の端面と同一平面となるように形成することは難しい。
　特許文献１では明示されていないが、特許文献２の図４の耐圧終端領域では半導体装置の端縁部において、ポリイミド膜が絶縁膜を覆うように半導体基板上に張り出し、ポリイミド膜と半導体基板が接触するように形成されており、従来ではこれが一般的な半導体装置の端縁部の構造であった。
特許第５７２０６４７号公報 特許第５９４３８１９号公報
　従来は、半導体装置の端縁部においてポリイミド膜が半導体基板と接触するので、この半導体装置を樹脂封止材、例えば、エポキシ樹脂などで封止した場合、熱応力が加わると樹脂封止材およびポリイミドの膨張収縮の応力で、ポリイミド膜端部の半導体基板に応力が集中し、半導体基板が割れる可能性があった。
　本発明は上記のような問題を解決するためになされたものであり、ポリイミド膜端部の半導体基板内の応力を低減し、信頼性を向上させた半導体装置を提供することを目的とする。
　本発明に係る半導体装置は、主電流が流れるアクティブ領域と、前記アクティブ領域の周囲の終端領域と、を有した半導体基板と、前記アクティブ領域上および前記終端領域上に設けられたポリイミド膜と、前記ポリイミド膜の下層膜として設けられたパッシベーション膜と、を備え、前記終端領域は、前記アクティブ領域側から順に設けられた耐圧保持領域および最外周領域を含み、前記ポリイミド膜は、前記最外周領域のダイシング残留部を除いて設けられ、前記パッシベーション膜は、少なくとも前記ポリイミド膜が設けられた領域には下層膜として設けられる。
　本発明に係る半導体装置によれば、半導体装置に熱応力が加わった場合に、パッシベーション膜が応力緩衝層として機能し、半導体基板に加わる応力を低減することができる。
本発明に係る実施の形態１の半導体モジュールの終端領域とアクティブ領域の一部の構成を示す断面図である。 本発明に係る実施の形態１の半導体装置のチップ最外周領域を示す部分断面図である。 本発明に係る実施の形態２の半導体装置のチップ最外周領域を示す部分断面図である。 本発明に係る実施の形態３の半導体装置のチップ最外周領域を示す部分断面図である。 本発明に係る実施の形態４の半導体装置のチップ最外周領域を示す部分断面図である。 本発明に係る実施の形態５の半導体装置のチップ最外周領域を示す部分断面図である。 本発明に係る実施の形態６の半導体装置のチップ最外周領域を示す部分断面図である。 本発明に係る実施の形態７の半導体装置のチップ最外周領域を示す部分断面図である。 本発明に係る実施の形態８の半導体装置のチップ最外周領域を示す部分断面図である。 本発明に係る実施の形態９の半導体モジュールのチップ最外周領域を示す部分断面図である。 本発明に係る実施の形態１０の半導体モジュールのチップ最外周領域を示す部分断面図である。 本発明に係る実施の形態１１の半導体モジュールのチップ最外周領域を示す部分断面図である。 本発明に係る実施の形態１２の半導体装置のチップ最外周領域を示す部分断面図である。
　＜はじめに＞
　以下の説明において、「アクティブ領域」とは半導体装置のオン状態において主電流が流れる領域であり、「終端領域」とは、アクティブ領域の周囲における領域であるものとする。また、以下において、「外側」とは半導体装置の外周に向かう方向であり、「内側」とは「外側」に対して反対の方向とする。また、以下の記載では、不純物の導電型に関して、Ｎ型を「第１導電型」、Ｎ型とは反対導電型のＰ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
　なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。また、本明細書において、「～上」および「～を覆う」という場合、構成要素間に介在物が存在することが妨げられるものではない。例えば、「Ａ上に設けられたＢ」または「ＡがＢを覆う」と記載している場合、ＡとＢとの間に他の構成要素Ｃが設けられたものも設けられていないものも意味され得る。また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
　＜実施の形態１＞
　図１は本発明に係る実施の形態１のダイオードモジュール２００の終端領域とアクティブ領域の一部の構成を示す断面図であり、図２はダイオードモジュール２００内に樹脂封止されたダイオードチップ１００のチップ最外周領域を示す部分断面図である。なお、図２においては、便宜的に特徴的な構成だけを示している。
　図１に示すようにダイオードモジュール２００の半導体基板１は、アクティブ領域と終端領域の２つの領域に大きく分けられ、終端領域は、アクティブ領域側から順に、耐圧保持領域とチップ最外周領域に分けられている。また、チップ最外周領域は、半導体基板１を分割して半導体チップとするダイシング時にダイシング用の切刃が接するダイシング切断部の切り残しであるダイシング残留部を含んでいる。
　図２に示す半導体基板１は例えばシリコン（Ｓｉ）基板であり、カソード電極９が設けられた裏面側から順にＮ型（第１導電型）不純物を比較的低濃度（Ｎ－）に含むドリフト層１２およびＮ型不純物を比較的高濃度（Ｎ＋）に含むバッファ層１３を有している。
　そして、ドリフト層１２の上層部には、アクティブ領域に設けられたＰ型（第２導電型）不純物を含むアノード９と、耐圧保持領域にアクティブ領域を囲むように複数同心状に設けられたＰ型の不純物を含むガードリング１０と、最外周のガードリング１０のさらに外側に設けられたＮ型の不純物を含むフィールドストップ層１１を有している。
　また、半導体基板１の前面側にはアノード９の端縁部上からフィールドストップ層１１の内側端縁部上にかけて覆うようにシリコン酸化膜２が設けられ、シリコン酸化膜２上には絶縁層間膜３が設けられている。アノード９上には金属のアノード電極１４が設けられ、フィールドストップ層１１の内側端縁部上には金属のフィールドストップ電極５が設けられている。アノード電極１４およびフィールドストップ電極５は、その一部が絶縁層間膜３上に乗り上げ、アノード電極１４、フィールドストップ電極５および絶縁層間膜３を覆うようにパッシベーション膜４が設けられている。パッシベーション膜４の端縁部はチップ最外周領域まで延在し、その端面は半導体基板１の端面と同一平面をなしている。
　そして、アクティブ領域上およびダイシング残留部を除く終端領域上にはポリイミド膜６が設けられ、ポリイミド膜６を含めて半導体基板１全体は、例えば、エポキシ樹脂などの樹脂封止材７で封止されている。
　ここで、パッシベーション膜４にはシリコンである半導体基板１よりもヤング率および線膨張係数がポリイミドおよびエポキシ樹脂に近いＴＥＯＳ（テトラエトキシシラン）を用いて形成したシリコン酸化膜（ＴＥＯＳ酸化膜）を用いている。すなわち、各材料の物性値は以下の通りである。
　シリコン：ヤング率１８５［ＧＰａ］、線膨張係数２．３［ｐｐｍ／℃］
　ＴＥＯＳ酸化膜：ヤング率８０．１［Ｇｐａ］、線膨張係数９［ｐｐｍ／℃］
　ポリイミド：ヤング率５［ＧＰａ］、線膨張係数５４［ｐｐｍ／℃］
　エポキシ樹脂：ヤング率１６［ＧＰａ］、線膨張係数１８［ｐｐｍ／℃］
　このように、ポリイミド膜６の下層膜としてパッシベーション膜４が形成され、パッシベーション膜４の端縁部はチップ最外周領域まで延在しているので、ダイオードチップ１００に熱応力が加わった場合でも、半導体基板１よりもパッシベーション膜４の方がポリイミド膜６および樹脂封止材７と材料物性値が近いため、半導体基板１の歪みが減少し、さらにパッシベーション膜４自体が応力を受けた場合の緩衝膜として働くため、ポリイミド膜６の端縁部の半導体基板１内の応力が減少し、クラックの発生を抑制することができる。
　また、パッシベーション膜４にＴＥＯＳ酸化膜を用いた場合、ＴＥＯＳ酸化膜はポリイミド膜との密着力が低いので、この性質を利用することによって半導体基板１内の応力をさらに減少させることが可能となる。
　すなわち、ＴＥＯＳ酸化膜はポリイミドとの界面の密着力が、ポリイミドとシリコンとの界面の密着力、エポキシ樹脂とポリイミドとの界面の密着力よりも弱く、ポリイミド膜６とパッシベーション膜４とは剥離しやすい状態となっており、ダイオードチップ１００に熱応力が加わった場合、ポリイミド膜６とパッシベーション膜４との界面で剥離が促進され、半導体基板１の表面に応力を分散させることで半導体基板１内の応力を低減することができる。
　なお、ポリイミド膜６とパッシベーション膜４とが剥離した場合、ポリイミド膜６の持つ電極保護機能および絶縁性向上機能が低下する可能性もあるが、半導体基板１内の応力を低減する機能は向上するので、半導体装置の設計においては、これらの機能のトレードオフ関係を考慮し半導体装置の仕様の最適化を図ることとなる。
　なお、本実施の形態１では、ダイオードを例に挙げているが、終端領域の基本構造はＩＧＢＴおよびＭＯＳＦＥＴもダイオードと同一であるので、本実施の形態１の終端領域の構成はＩＧＢＴおよびＭＯＳＦＥＴにも適用でき、さらに同様の終端領域を有する全ての半導体装置にも適用可能である。
　＜実施の形態２＞
　図３は本発明に係る実施の形態２のダイオードチップ１００Ａのチップ最外周領域を示す部分断面図であり、図２と同様に便宜的に特徴的な構成だけを示している。
　図３に示すようにダイオードチップ１００Ａは、チップ最外周領域においてパッシベーション膜４の下層膜として層間絶縁膜３を設けている。
　層間絶縁膜３は、例えばＣＶＤ（chemical vapor deposition）法によって形成されたシリコン酸化膜、ＢＰＳＧ（boro-phospho silicate glass）膜およびＰＳＧ（phospho-silicate glass）膜などで形成され、半導体基板１の耐圧保持領域に例えば熱酸化法（ウェット酸化）によりシリコン酸化膜２（熱酸化膜）を形成した後、シリコン酸化膜２上に層間絶縁膜３を形成する際にチップ最外周領域においても同時に層間絶縁膜３を形成する。
　このように、パッシベーション膜４の下層膜として層間絶縁膜３を設けることで、半導体基板１への応力緩衝機能が強化され、半導体基板１内の応力をさらに低減することができる。すなわち、ＣＶＤ法ではシリコン酸化膜に限らず様々な膜を形成することができ、ポリイミド膜６およびパッシベーション膜４により物性値の近い膜を選択することで、半導体基板１への応力緩衝機能を強化できる。
　また、パッシベーション膜４の下層膜として層間絶縁膜３を設けることで、フィールドストップ電極５を覆っているパッシベーション膜４と下地との段差が軽減され、パッシベーション膜４のクラックを抑制することができる。
　すなわち、ダイオードチップ１００Ａをエポキシ樹脂等で封止した状態で熱応力が加わると、フィールドストップ電極５が塑性変形に至り、パッシベーション膜４単体に応力が加わり、最も応力の集中しやすいコーナー部ＣＰにクラックが発生する可能性がある。フィールドストップ電極５の変形を最小限に止めることでクラックの発生を抑制することが可能であり、層間絶縁膜３を設けてパッシベーション膜４と下地との段差を軽減することで、相対的にフィールドストップ電極５の厚みが薄くなり、フィールドストップ電極５の変形量が小さくなるため、実施の形態１のダイオードチップ１００に比べてクラックの発生を抑制することができる。
　＜実施の形態３＞
　図４は本発明に係る実施の形態３のダイオードチップ１００Ｂのチップ最外周領域を示す部分断面図であり、図２と同様に便宜的に特徴的な構成だけを示している。
　図４に示すようにダイオードチップ１００Ｂは、チップ最外周領域においてパッシベーション膜４の下層膜として、パッシベーション膜４に接する層間絶縁膜３と、層間絶縁膜３の下層膜として設けられたシリコン酸化膜２を有している。
　シリコン酸化膜２は、熱酸化法（ウェット酸化）によって形成され、半導体基板１の耐圧保持領域上およびチップ最外周領域に熱酸化法によりシリコン酸化膜２を形成した後、シリコン酸化膜２上に、例えばＣＶＤ（chemical vapor deposition）法によってシリコン酸化膜、ＢＰＳＧ膜およびＰＳＧ膜の何れかを形成して層間絶縁膜３とする。
　このように、パッシベーション膜４の下層膜として層間絶縁膜３およびシリコン酸化膜２を設けることで、半導体基板１への応力緩衝機能が強化され、半導体基板１内の応力をさらに低減することができる。
　また、パッシベーション膜４の下層膜として層間絶縁膜３およびシリコン酸化膜２を設けることで、フィールドストップ電極５を覆っているパッシベーション膜４と下地との段差が軽減され、パッシベーション膜４のクラックを抑制することができる。
　＜実施の形態４＞
　図５は本発明に係る実施の形態４のダイオードチップ１００Ｃのチップ最外周領域を示す部分断面図であり、図２と同様に便宜的に特徴的な構成だけを示している。
　図５に示すようにダイオードチップ１００Ｃは、チップ最外周領域においてパッシベーション膜４の下層膜として、パッシベーション膜４に接する層間絶縁膜３と、層間絶縁膜３の下層膜として設けられたポリシリコン膜３１と、ポリシリコン膜３１の下層膜として設けられたシリコン酸化膜２を有している。
　ポリシリコン膜３１は、例えばＣＶＤ法によって形成され、半導体基板１の耐圧保持領域およびチップ最外周領域に熱酸化法によりシリコン酸化膜２を形成した後、チップ最外周領域のシリコン酸化膜２上に、ＣＶＤ法によってポリシリコン膜３１を形成する。ポリシリコンは、不純物をドーピングしていない場合は導体としては機能せず、絶縁体となるので、本実施の形態４では不純物をドーピングしないようにポリシリコン膜３１を形成する。
　ポリシリコン膜３１を形成した後、半導体基板１の耐圧保持領域のシリコン酸化膜２上およびチップ最外周領域のポリシリコン膜３１上に、シリコン酸化膜、ＢＰＳＧ膜およびＰＳＧ膜の何れかを形成して層間絶縁膜３とする。
　このように、パッシベーション膜４の下層膜として層間絶縁膜３、ポリシリコン膜３１およびシリコン酸化膜２を設けることで、半導体基板１への応力緩衝機能が強化され、半導体基板１内の応力をさらに低減することができる。
　また、パッシベーション膜４の下層膜として層間絶縁膜３、ポリシリコン膜３１およびシリコン酸化膜２を設けることで、フィールドストップ電極５を覆っているパッシベーション膜４と下地との段差が軽減され、パッシベーション膜４のクラックを抑制することができる。
　また、ポリシリコン膜は、ＩＧＢＴ、ＭＯＳＦＥＴ等のゲート電極の形成で用いられる膜であり、ＩＧＢＴおよびＭＯＳＦＥＴに本実施の形態４の終端領域の構成を適用する場合、ポリシリコン膜３１の形成をゲート電極の形成工程で兼用することができ、ポリシリコン膜３１の形成のための追加工程を設ける必要がない。なお、この場合ポリシリコン膜３１には不純物がドーピングされてゲート電極と同様に導体となるが、ポリシリコン膜３１は、空乏層の伸展しないフィールドストップ電極の形成領域に設けられるので、導体となることによる半導体装置の性能への影響はない。
　＜実施の形態５＞
　図６は本発明に係る実施の形態５のダイオードチップ１００Ｄのチップ最外周領域を示す部分断面図であり、図２と同様に便宜的に特徴的な構成だけを示している。
　図６に示すようにダイオードチップ１００Ｄは、チップ最外周領域においてパッシベーション膜４の下層膜として、パッシベーション膜４に接する層間絶縁膜３と、層間絶縁膜３の下に設けられたシリコン酸化膜２を有し、層間絶縁膜３上にはフィールドストップ電極５と同心状に設けられたダミー電極５１を有し、パッシベーション膜４はダミー電極５１も覆っている。
　ダミー電極５１は、フィールドストップ電極５と同じ材質、例えばＡｌＳｉで構成され、同じ製造方法、例えば蒸着法またはスパッタリング法により形成されている。
　このように、チップ最外周領域においてパッシベーション膜４の下にダミー電極５１を設けることで、半導体基板１への応力緩衝機能が強化され、半導体基板１内の応力をさらに低減することができる。
　また、ＡｌＳｉは半導体装置の製造で使用される電極材であり、図１に示したアノード電極１４をＡｌＳｉで形成するのであれば、ダミー電極５１の形成をアノード電極１４のの形成工程で兼用することができ、アノード電極１４の形成のための追加工程を設ける必要がない。これはフィールドストップ電極５についても同じである。
　＜実施の形態６＞
　図７は本発明に係る実施の形態６のダイオードチップ１００Ｅのチップ最外周領域を示す部分断面図であり、図２と同様に便宜的に特徴的な構成だけを示している。
　図７に示すようにダイオードチップ１００Ｅは、チップ最外周領域においてパッシベーション膜４の下層膜として、パッシベーション膜４に接する層間絶縁膜３と、層間絶縁膜３の下に設けられたシリコン酸化膜２を有し、層間絶縁膜３上にはフィールドストップ電極５と同心状に設けられた複数のダミー電極５１を有し、パッシベーション膜４は複数のダミー電極５１も覆っている。
　このように、チップ最外周領域においてパッシベーション膜４の下に複数のダミー電極５１を設けることで、半導体基板１への応力緩衝機能が強化され、半導体基板１内の応力をさらに低減することができる。
　また、複数のダミー電極５１を設けることでパッシベーション膜４の凹凸が増え、当該凹凸にポリイミド膜６が係合し、アンカー効果によりポリイミド膜６が剥離しにくくなり、ポリイミド膜６の密着力が向上することとなる。
　アンカー効果とは、表面の凹凸によって、当該表面に接合している膜の実効面積が増加するために、接合力が高まる効果である。
　＜実施の形態７＞
　図８は本発明に係る実施の形態７のダイオードチップ１００Ｆのチップ最外周領域を示す部分断面図であり、図２と同様に便宜的に特徴的な構成だけを示している。
　図７に示すようにダイオードチップ１００Ｆは、チップ最外周領域のダイシング残留部においてはパッシベーション膜４、層間絶縁膜３およびシリコン酸化膜２を設けず、半導体基板１の表面が露出している。
　このように、ダイオードチップ１００Ｆのチップ最外周領域のダイシング残留部においては半導体基板１の表面が露出しているが、この部分はウエハ状態ではダイシング切断部であり、ダイシングの際の切りしろとなっている部分であり、ダイシング切断部において半導体基板１の表面が露出していることを意味している。
　ダイシング切断部において半導体基板１の表面が露出しているので、ダイシング時にダイシング用の切刃（ブレード）が、半導体基板１を直接切断することとなり、切断面が欠けるチッピングの低減および切刃の長寿化を図ることができる。
　＜実施の形態８＞
　図９は本発明に係る実施の形態８のダイオードチップ１００Ｇのチップ最外周領域を示す部分断面図であり、図２と同様に便宜的に特徴的な構成だけを示している。
　図９に示すようにダイオードチップ１００Ｇは、チップ最外周領域においてパッシベーション膜４の下層膜として、パッシベーション膜４に接する層間絶縁膜３と、層間絶縁膜３の下に設けられたシリコン酸化膜２を有し、ポリイミド膜６の端縁部の形状が、下に凸のなだらかな傾斜面となっている。
　このように、チップ最外周領域においてポリイミド膜６の端縁部の形状をなだらかな傾斜面とすることで、例えば図４に示したダイオードチップ１００Ｂのように急峻に立ち上がる端縁部を有するポリイミド膜６に比べて、半導体基板１の端縁部に加わる応力は軽減される。
　なお、図９では、ポリイミド膜６の端縁部の形状が、下に凸の傾斜面としたが、この形状に限定されるものではなく、単純なスロープであっても良く、外側に向かうにつれてなだらかに膜厚が薄くなる形状であれば何でも良く、階段状であっても良い。
　＜実施の形態９＞
　図１０は本発明に係る実施の形態９のダイオードモジュール２００Ａのチップ最外周領域を示す部分断面図であり、図２と同様に便宜的に特徴的な構成だけを示している。
　図１０に示すダイオードモジュール２００Ａは、図８を用いて説明した実施の形態７のダイオードチップ１００Ｆを樹脂封止した半導体チップである。ダイオードモジュール２００Ａにおいては、アクティブ領域上およびダイシング残留部を除く終端領域にはポリイミド膜６が設けられ、ポリイミド膜６を含めて半導体基板１全体は、例えば、エポキシ樹脂などの樹脂封止材７で封止されている。
　ダイオードチップ１００Ｆは、チップ最外周領域において、ポリイミド膜６の下層膜としてパッシベーション膜４が形成されているので、ダイオードチップ１００Ｆに熱応力が加わった場合でも、半導体基板１よりもパッシベーション膜４の方がポリイミド膜６および樹脂封止材７と材料物性値が近いため、半導体基板１の歪みが減少し、さらにパッシベーション膜４自体が応力を受けた場合の緩衝膜として働くため、ポリイミド膜６の端縁部の半導体基板１内の応力が減少し、クラックの発生を抑制することができる。
　このため、ダイオードチップ１００Ｆを樹脂封止材７で封止したダイオードモジュール２００Ａは、熱応力が加わった場合でも、ダイオードチップ１００Ｆが樹脂封止材７から受ける応力を低減することができ、ポリイミド膜６でのクラックの発生を抑制して、信頼性を高めることができる。
　なお、上記では、ダイオードモジュール２００Ａがダイオードチップ１００Ｆを含むものとして説明したが、ダイオードチップ１００Ｆに限定されず、図２～図７および図９に示したダイオードチップ１００Ａ～１００Ｅおよび１００Ｇの何れを含んでいても良い。
　＜実施の形態１０＞
　図１１は本発明に係る実施の形態１０のダイオードモジュール２００Ｂのチップ最外周領域を示す部分断面図であり、図２と同様に便宜的に特徴的な構成だけを示している。
　図１１に示すダイオードモジュール２００Ｂは、図８を用いて説明した実施の形態７のダイオードチップ１００Ｆを樹脂封止した半導体チップである。ダイオードモジュール２００Ｂにおいては、ダイオードチップ１００Ｆのポリイミド膜６の表面およびチップ最外周領域の表面を覆うように上層パッシベーション膜４１が設けられている。
　上層パッシベーション膜４１にはＴＥＯＳ酸化膜を用いる。ＴＥＯＳ酸化膜はエポキシ樹脂との界面の密着力が、エポキシ樹脂とポリイミドとの界面の密着力よりも弱く、ダイオードチップ１００Ｆを樹脂封止材７で封止した場合、樹脂封止材７と上層パッシベーション膜４１とは剥離しやすい状態となっており、ダイオードモジュール２００Ｂに熱応力が加わった場合、樹脂封止材７と上層パッシベーション膜４１との界面で剥離が促進され、ダイオードチップ１００Ｆが樹脂封止材７から受ける応力をさらに低減することができ、ポリイミド膜６でのクラックの発生を抑制して、信頼性を高めることができる。
　なお、上記では、ダイオードモジュール２００Ｂがダイオードチップ１００Ｆを含むものとして説明したが、ダイオードチップ１００Ｆに限定されず、図２～図７および図９に示したダイオードチップ１００Ａ～１００Ｅおよび１００Ｇの何れを含んでいても良く、何れのダイオードチップにおいても、ポリイミド膜６の表面およびチップ最外周領域の表面を覆うように上層パッシベーション膜４１を設けることで、上記と同様の効果を奏する。
　＜実施の形態１１＞
　図１２は本発明に係る実施の形態１１のダイオードモジュール２００Ｃのチップ最外周領域を示す部分断面図であり、図２と同様に便宜的に特徴的な構成だけを示している。
　図１２に示すダイオードモジュール２００Ｃは、図８を用いて説明した実施の形態７のダイオードチップ１００Ｆを樹脂封止した半導体チップである。ダイオードモジュール２００Ｃにおいては、ダイオードチップ１００Ｆのポリイミド膜６の表面およびチップ最外周領域の表面を覆うように応力緩衝膜１５が設けられている。
　応力緩衝膜１５には、半導体製品の絶縁封止材として一般的に用いられるシリコーンゲルまたはシリコーンゴムを用いる。
　ダイオードチップ１００Ｆのポリイミド膜６の表面およびチップ最外周領域の表面に、シリコーンゲルまたはシリコーンゴムを塗布することで応力緩衝膜１５が形成され、ダイオードチップ１００Ｆが樹脂封止材７から受ける応力をさらに低減することができ、ポリイミド膜６でのクラックの発生を抑制して、信頼性を高めることができる。
　＜実施の形態１２＞
　図１３は本発明に係る実施の形態１２のダイオードチップ１００Ｈのチップ最外周領域を示す部分断面図であり、図２と同様に便宜的に特徴的な構成だけを示している。
　図１３に示すようにダイオードチップ１００Ｈは、チップ最外周領域において、耐圧保持領域とダイシング残留部との間にダミー領域を設けている。
　ダミー領域には、耐圧保持領域に設けられたフィールドストップ電極５と同心状に設けられたダミー電極５２を有し、パッシベーション膜４はダミー電極５２も覆っている。ポリイミド膜６は、アクティブ領域上およびダイシング残留部を除く終端領域に設けられ、パッシベーション膜４、層間絶縁膜３およびシリコン酸化膜２がポリイミド膜６の下層膜となっている。
　ダミー電極５２は、層間絶縁膜３上に設けられるが、層間絶縁膜３およびシリコン酸化膜２が貫通して半導体基板１の上層部に設けられたフィールドストップ層１１に達する部分も有している。
　ダミー電極５２は、フィールドストップ電極５と同じ材質、例えばＡｌＳｉで構成され、同じ製造方法、例えば蒸着法またはスパッタリング法により形成されている。
　また、ＡｌＳｉは半導体装置の製造で使用される電極材であり、図１に示したアノード電極１４をＡｌＳｉで形成するのであれば、ダミー電極５２の形成をアノード電極１４の形成工程で兼用することができ、アノード電極１４の形成のための追加工程を設ける必要がない。これはフィールドストップ電極５についても同じである。
　このように、チップ最外周領域においてダミー電極５２を有するダミー領域を設けることで、ダイオードチップ１００Ｈに熱応力が加わってパッシベーション膜４にクラックが発生した場合、クラックが耐圧保持領域まで進展した場合、ダイオードチップ１００Ｈの耐圧を含む電気特性が低下する可能性があるが、ダミー領域に設けたダミー電極５２は金属層であり、延性材料であるので、パッシベーション膜４にクラックが発生した場合でも、破壊に至る前に大きな塑性変形が生じ、クラックが高速に伝搬せず、耐圧保持領域へのクラックの進展を遅らせたり、ダミー領域でクラックの進展を止めたりできるので、ダイオードチップ１００Ｈの信頼性向上および長寿命化が期待できる。
　　＜炭化珪素半導体装置への適用＞
　以上説明した実施の形態１～１２においては、半導体基板１をＳｉ基板とし、ダイオードチップ１００～１００ＨはＳｉ半導体装置として説明したが、半導体基板１を炭化珪素半導体基板などのワイドギャップ半導体基板とすることで、終端領域のサイズを縮小することができ、半導体装置の小型化が可能になる。
　また、炭化珪素（ＳｉＣ）等のワイドバンドギャップ材料を用いた半導体装置は、高温、高耐圧での用途が可能となる。
　この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

Claims (16)

  1. 　主電流が流れるアクティブ領域と、
    　前記アクティブ領域の周囲の終端領域と、を有した半導体基板と、
    　前記アクティブ領域上および前記終端領域上に設けられたポリイミド膜と、
    　前記ポリイミド膜の下層膜として設けられたパッシベーション膜と、を備え、
    　前記終端領域は、
    　前記アクティブ領域側から順に設けられた耐圧保持領域および最外周領域を含み、
    　前記ポリイミド膜は、
    　前記最外周領域のダイシング残留部を除いて設けられ、
    　前記パッシベーション膜は、
    　少なくとも前記ポリイミド膜が設けられた領域には下層膜として設けられる、半導体装置。
  2. 　前記最外周領域において前記パッシベーション膜の下層膜として設けられた層間絶縁膜を備える、請求項１記載の半導体装置。
  3. 　前記最外周領域において前記層間絶縁膜の下層膜として設けられた熱酸化膜を備える、請求項２記載の半導体装置。
  4. 　前記最外周領域において前記層間絶縁膜と、前記熱酸化膜との間に設けられたポリシリコン膜をさらに備える、請求項３記載の半導体装置。
  5. 　前記耐圧保持領域は、
    　前記層間絶縁膜上に、前記アクティブ領域と同心状に設けられたフィールドストップ電極を備え、
    　前記最外周領域は、
    　前記層間絶縁膜上に、前記フィールドストップ電極と同心状に設けられた少なくとも１つのダミー電極を備える、請求項２記載の半導体装置。
  6. 　前記少なくとも１つのダミー電極は、
    　同心状に設けられた複数のダミー電極を含む、請求項５記載の半導体装置。
  7. 　前記パッシベーション膜は、
    　前記最外周領域の前記ダイシング残留部には設けられず、前記ダイシング残留部には前記半導体基板の表面が露出する、請求項１記載の半導体装置。
  8. 　前記耐圧保持領域は、
    　前記層間絶縁膜上に、前記アクティブ領域と同心状に設けられたフィールドストップ電極を備え、
    　前記終端領域は、
    　前記耐圧保持領域と前記ダイシング残留部との間に設けられたダミー領域をさらに含み、
    　前記ダミー領域は、
    　前記層間絶縁膜上に、前記フィールドストップ電極と同心状に設けられたダミー電極を備える、請求項２記載の半導体装置。
  9. 　前記ポリイミド膜は、
    　端縁部の形状が外側に向かうにつれてなだらかに膜厚が薄くなる形状を有する、請求項１から請求項８の何れか１項に記載の半導体装置。
  10. 　前記パッシベーション膜は、
    　ＴＥＯＳ酸化膜で形成される、請求項１から請求項８の何れか１項に記載の半導体装置。
  11. 　前記半導体基板は、
    　炭化珪素半導体基板である、請求項１記載の半導体装置。
  12. 　請求項１から請求項８の何れか１項に記載の半導体装置を樹脂封止材で封止した半導体モジュール。
  13. 　前記ポリイミド膜の表面および前記最外周領域の表面を覆うように設けられた上層パッシベーション膜をさらに備える、請求項１２記載の半導体モジュール。
  14. 　前記上層パッシベーション膜は、
    　ＴＥＯＳ酸化膜で形成される、請求項１３記載の半導体モジュール。
  15. 　前記ポリイミド膜の表面および前記最外周領域の表面を覆うように設けられた応力緩衝膜をさらに備える、請求項１２記載の半導体モジュール。
  16. 　前記応力緩衝膜は、
    　シリコーンゲルまたはシリコーンゴムで形成される、請求項１５記載の半導体モジュール。
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