WO2020183937A1 - 半導体素子、半導体装置、半導体素子の製造方法及び半導体装置の製造方法 - Google Patents

半導体素子、半導体装置、半導体素子の製造方法及び半導体装置の製造方法 Download PDF

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gate insulating
region
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直彦 君塚
豊隆 片岡
義治 工藤
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Definitions

  • the technology according to the present disclosure (the present technology) relates to a semiconductor element, a semiconductor device, a method for manufacturing a semiconductor element, and a method for manufacturing a semiconductor device.
  • a MOSFET fin-type FET
  • a gate electrode having a convex portion embedded in the upper part of a semiconductor layer surrounds three main surfaces of a plate-shaped channel region.
  • Patent Documents 1 and 2 are required to have further performance improvements such as improvement in transconductance gm.
  • Patent Documents 1 and 2 do not disclose any relationship between the depth of the convex portion of the gate electrode of the MOSFET and the depth of the source region and the drain region.
  • the present technology provides semiconductor devices, semiconductor devices, semiconductor device manufacturing methods, and semiconductor device manufacturing methods that can further improve the performance of insulated gate-type semiconductor devices that have gate electrodes that surround three surfaces of a plate-shaped channel region.
  • the purpose is to provide.
  • the semiconductor element includes a semiconductor layer, a channel region provided above the semiconductor layer, and first and second main electrodes provided opposite to both ends of the channel region in the channel length direction.
  • the inner walls of the first and second trenches provided on both sides of the region and the side surfaces of the channel region facing each other in the channel width direction, and the gate insulating film provided on the upper surface of the channel region, and the gate insulating film are interposed.
  • the gate insulating film is connected to the upper ends of the first convex portion, the first convex portion and the second convex portion embedded in the second trench via the first convex portion embedded in one trench and the gate insulating film, and is connected to the upper surface of the channel region. It is provided with a gate electrode having a horizontal portion provided via the above, and the depth of the first and second main electrode regions is the same as the depth including the gate insulating film of the first and second convex portions. It is a summary.
  • the semiconductor device includes a semiconductor layer, a channel region provided above the semiconductor layer, and first and second main electrodes provided opposite to both ends of the channel region in the channel length direction.
  • the inner walls of the first and second trenches provided on both sides of the region and the side surfaces facing each other in the channel width direction of the channel region, and the gate insulating film provided on the upper surface of the channel region, and the gate insulating film via the gate insulating film.
  • a gate insulating film is connected to the upper ends of the first convex portion, the first convex portion and the second convex portion embedded in the second trench via the first convex portion embedded in one trench and the gate insulating film, and is connected to the upper surface of the channel region.
  • the first semiconductor element having a gate electrode having a horizontal portion provided via the semiconductor layer and in the third and fourth main electrode regions, the third and fourth main electrode regions provided facing the upper part of the semiconductor layer.
  • a second semiconductor element having a second gate electrode provided on a sandwiched semiconductor layer via a second gate insulating film is provided, and the depths of the first and second main electrode regions are the first and first.
  • the gist is that the depth is the same as the depth including the gate insulating film of the two convex parts.
  • a method for manufacturing a semiconductor device includes a step of digging a recess in the upper part of the semiconductor layer to form a channel region partitioned by the recess, a step of embedding an element separation insulating film in the recess, and a step of embedding an element separation insulating film in the recess.
  • the material layer is embedded and connected to the first convex portion embedded in the first trench, the second convex portion embedded in the second trench, and the upper ends of the first and second convex portions, and the gate insulating film is formed on the upper surface of the channel region.
  • the first and second convex portions are formed in the step of forming a gate electrode having a horizontal portion provided via the above, and the first and second main electrode regions facing each other across both ends in the channel length direction of the channel region.
  • the gist is to include a step of forming at the same depth as the depth including the gate insulating film of the above.
  • the method for manufacturing a semiconductor device includes a step of digging a recess in the upper part of the semiconductor layer to form a channel region partitioned by the recess, a step of embedding an element separation insulating film in the recess, and an element separation insulation.
  • the process of forming the insulating film and the first convex portion embedded in the first trench and the second convex portion embedded in the second trench by embedding the conductive material layer in the first and second trenches via the gate insulating film.
  • the step of forming the second gate electrode and the third and fourth main electrode regions facing each other with the semiconductor layer below the second gate electrode interposed therebetween have a depth different from that of the first and second main electrode regions.
  • the gist is to include the process of forming in.
  • FIG. 1 is a schematic configuration diagram of a semiconductor device (solid-state image sensor) according to the first embodiment.
  • FIG. 2 is an equivalent circuit of a pixel region of the semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view of a main part of the semiconductor device according to the first embodiment.
  • FIG. 4 is a plan view of a main part of the semiconductor device according to the first embodiment.
  • FIG. 5 is a cross-sectional view taken from the direction BB'of FIG.
  • FIG. 6 is a cross-sectional view taken from the direction CC'of FIG.
  • FIG. 7A is a process sectional view showing a method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 1 is a schematic configuration diagram of a semiconductor device (solid-state image sensor) according to the first embodiment.
  • FIG. 2 is an equivalent circuit of a pixel region of the semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view of a main part of the semiconductor
  • FIG. 7B is a process sectional view showing a method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8A is a process sectional view following FIG. 7A showing a method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8B is a process sectional view following FIG. 7B showing a method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 9A is a process sectional view following FIG. 8A showing a method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 9B is a process sectional view following FIG. 8B showing a method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 10A is a process sectional view following FIG. 9A showing a method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 10B is a process sectional view following FIG. 9B showing a method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 11 is a process sectional view following FIG. 10 showing a method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 12 is a process sectional view following FIG. 11 showing a method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 13 is a process sectional view following FIG. 12, which shows a method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 14 is a cross-sectional view of a main part of the semiconductor device according to the modified example of the first embodiment.
  • FIG. 15 is a cross-sectional view of a main part of the semiconductor device according to the second embodiment.
  • FIG. 16 is a cross-sectional view of a main part of the semiconductor device according to the comparative example of the second embodiment.
  • FIG. 17 is a process sectional view showing a method of manufacturing the semiconductor device according to the second embodiment.
  • FIG. 18 is a process sectional view following FIG. 17, which shows a method of manufacturing the semiconductor device according to the second embodiment.
  • FIG. 19 is a process sectional view following FIG. 18 showing a method of manufacturing the semiconductor device according to the second embodiment.
  • FIG. 20 is a process sectional view following FIG. 19 showing a method of manufacturing the semiconductor device according to the second embodiment.
  • FIG. 21 is a process sectional view following FIG. 20, which shows a method of manufacturing the semiconductor device according to the second embodiment.
  • FIG. 22 is a process sectional view following FIG.
  • FIG. 21 showing a method of manufacturing the semiconductor device according to the second embodiment.
  • FIG. 23 is a process sectional view showing a method of manufacturing a semiconductor device according to a modified example of the second embodiment.
  • FIG. 24 is a process sectional view following FIG. 23 showing a method of manufacturing a semiconductor device according to a modified example of the second embodiment.
  • FIG. 25 is a process sectional view following FIG. 24 showing a method of manufacturing a semiconductor device according to a modified example of the second embodiment.
  • FIG. 26 is a schematic view showing an electronic device to which the semiconductor device according to another embodiment is applied.
  • the "first main electrode region" of the semiconductor element constituting the semiconductor device including the solid-state imaging device is an insulated gate type field effect transistor (MISFET), an insulated gate type electrostatic induction transistor (MISSIT), or a high-voltage transistor. It means a semiconductor region that is either a source region or a drain region such as an electron mobility transistor (HEMT).
  • the “second main electrode region” means a semiconductor region such as a MISFET that is either a source region or a drain region that does not become the first main electrode region. As described above, when the "first main electrode region” is the source region, the “second main electrode region” means the drain region. Further, the "third main electrode region” and the "fourth main electrode region” of the semiconductor element constituting the semiconductor device including the solid-state imaging device are the same as the "first main electrode region” and the "second main electrode region”. Have a relationship.
  • the first conductive type is the n type and the second conductive type is the p type
  • the conductive type may be selected in the opposite relationship
  • the first conductive type may be the p type
  • the second conductive type may be the n type.
  • "+" and "-" attached to "n" and "p" are semiconductors having a relatively high or low impurity concentration as compared with the semiconductor regions to which "+” and "-” are not added. It means that it is an area.
  • the impurity concentrations in the respective semiconductor regions are exactly the same.
  • the definition of the vertical direction in the following description is merely a definition for convenience of explanation, and does not limit the technical idea of the present technology. For example, if the object is rotated 90 ° and observed, the top and bottom are converted to left and right and read, and if the object is rotated 180 ° and observed, the top and bottom are reversed and read.
  • the semiconductor device As a type of semiconductor device (semiconductor integrated circuit) according to the first embodiment, a solid-state image sensor such as a CMOS image sensor will be exemplified.
  • the semiconductor device includes a pixel region 1 and peripheral circuits (3, 4, 5, 6, 7).
  • the pixel region 1 has a plurality of pixels 2 arranged in a two-dimensional matrix.
  • each of the plurality of pixels 2 has a photoelectric conversion unit that photoelectrically converts incident light and a plurality of pixel transistors that control the photoelectrically converted signal charge.
  • the plurality of pixel transistors for example, four transistors such as a transfer transistor, a reset transistor, a selection transistor, and an amplification transistor can be adopted.
  • Peripheral circuits (3,4,5,6,7) include a vertical drive circuit 3, a column signal processing circuit 4, a horizontal drive circuit 5, an output circuit 6, and a control circuit 7.
  • the vertical drive circuit 3 is composed of, for example, a shift register.
  • the vertical drive circuit 3 sequentially selects the pixel drive wiring 8a, supplies a pulse for driving the pixel 2 to the selected pixel drive wiring 8a, and drives each pixel 2 in rows. That is, the vertical drive circuit 3 selectively scans each pixel 2 in the pixel region 1 in a row-by-row manner in the vertical direction, and outputs a signal (pixel signal) from the pixel based on the signal charge generated by the photoelectric conversion unit of each pixel 2. Is supplied to the column signal processing circuit 4 through the vertical signal line 8b.
  • the column signal processing circuit 4 is arranged for each column of pixel 2, for example, and performs signal processing such as noise removal for each pixel string of signals output from pixel 2 for one row.
  • the column signal processing circuit 4 performs signal processing such as correlated double sampling (CDS) and analog-to-digital (AD) conversion for removing fixed pattern noise peculiar to pixels.
  • CDS correlated double sampling
  • AD analog-to-digital
  • the horizontal drive circuit 5 is composed of, for example, a shift register.
  • the horizontal drive circuit 5 sequentially outputs horizontal scanning pulses to the column signal processing circuit 4, selects the column signal processing circuit 4 in order, and outputs the signal-processed pixel signal to the selected column signal processing circuit 4. Output to the horizontal signal line 9.
  • the output circuit 6 performs signal processing on the pixel signals sequentially supplied from each of the column signal processing circuits 4 through the horizontal signal line 9 and outputs the signals.
  • the control circuit 7 Based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock signal, the control circuit 7 outputs a clock signal or a control signal that serves as a reference for the operation of the vertical drive circuit 3, the column signal processing circuit 4, the horizontal drive circuit 5, and the like. Generate. Then, the control circuit 7 outputs the generated clock signal and control signal to the vertical drive circuit 3, the column signal processing circuit 4, the horizontal drive circuit 5, and the like.
  • the semiconductor device according to the first embodiment may have the configuration shown in FIG. 1 having a single substrate, or may have a laminated structure in which a plurality of substrates are bonded together.
  • the semiconductor device according to the first embodiment is composed of the first and second substrates, a photoelectric conversion unit and a pixel transistor are provided on the first substrate, and peripheral circuits (3, 4, 5, 6,) are provided on the second substrate. 7) and the like may be provided.
  • the first substrate may be provided with a photoelectric conversion unit and a part of the pixel transistors
  • the second substrate may be provided with a part of the remainder of the pixel transistors and peripheral circuits (3, 4, 5, 6, 7) and the like. ..
  • FIG. 2 shows an example of an equivalent circuit of pixel 2 of the semiconductor device according to the first embodiment.
  • the anode of the photodiode PD which is the photoelectric conversion part of the pixel 2
  • the source of the transfer transistor T1 which is an active element is connected to the cathode of the photodiode PD.
  • a floating charge storage region (floating diffusion region) FD is connected to the drain of the transfer transistor T1.
  • the charge storage region FD is connected to the source of the reset transistor T2, which is an active element, and the gate of the amplification transistor T3, which is an active element.
  • the source of the amplification transistor T3 is connected to the drain of the selection transistor T4 which is an active element, and the drain of the amplification transistor T3 is connected to the power supply Vdd.
  • the source of the selection transistor T4 is connected to the vertical signal line VSL.
  • the drain of the reset transistor T2 is connected to the power supply Vdd.
  • the signal charge generated by the photodiode PD of the pixel 2 is accumulated in the charge storage region FD of the pixel 2 via the transfer transistor T1 of the pixel 2.
  • the signal charge accumulated in the charge storage region FD of the pixel 2 is read out and applied to the gate of the amplification transistor T3 of the pixel 2.
  • a horizontal line selection control signal is given from the vertical shift register to the gate of the selection transistor T4 of the pixel 2.
  • the selection transistor T4 becomes conductive, and the current corresponding to the potential of the charge storage region FD of the pixel 2 amplified by the amplification transistor T3 of the pixel 2 becomes the vertical signal line VSL.
  • the semiconductor device includes a first semiconductor element 101 and a second semiconductor element 102 provided on the same semiconductor layer (semiconductor substrate) 10.
  • the first semiconductor element 101 is, for example, an active element corresponding to the amplification transistor T3 shown in FIG. 2, and is defined inside the active region (first active region) of the semiconductor layer 10.
  • the second semiconductor element 102 is, for example, an active element corresponding to a low-voltage analog transistor included in the peripheral circuits (3, 4, 5, 6, 7) shown in FIG. 1, and is an active region (third region) of the semiconductor layer 10. 2) Defined inside the active region).
  • FIG. 4 is a plan view of the first semiconductor element 101 shown on the left side of FIG. 3, and the cross-sectional view seen from the direction AA'of FIG. 4 corresponds to FIG.
  • FIG. 5 is a cross-sectional view taken from the direction BB'of FIG.
  • FIG. 6 is a cross-sectional view taken from the direction CC'of FIG.
  • FIGS. 3 to 6 omit the illustration of the interlayer insulating film, the gate surface wiring, the source electrode, the drain electrode, the protective film, etc. that cover the first semiconductor element 101 and the second semiconductor element 102.
  • the first semiconductor element 101 is a first conductive type (n) provided on both ends of the channel region 10a in the direction of the channel length L, facing each other on the upper portion of the semiconductor layer 10. It has a first main electrode region (source region) 11 of the + type) and a second main electrode region (drain region) 12 of the first conductive type (n + type).
  • the semiconductor layer 10 may be formed of a first conductive type (n ⁇ type) silicon (Si) substrate having a high resistivity and may be used in a depleted state. Further, the semiconductor layer 10 may be a well region on the upper part of the Si substrate or an epitaxial growth layer on the Si substrate. Alternatively, the semiconductor layer 10 may be composed of a semiconductor layer on the insulating layer constituting the SOI substrate. Further, the semiconductor layer 10 may be composed of a second conductive type (p ⁇ type) Si substrate.
  • the impurity concentration of the first main electrode region 11 and the second main electrode region 12 is higher than the impurity concentration of the semiconductor layer 10.
  • the depth D1 of the first main electrode region 11 and the second main electrode region 12 defined in FIG. 3 is, for example, about 200 nm to 500 nm, for example, about 300 nm.
  • the first main electrode region 11 and the second main electrode region 12 are partitioned by an element separation insulating film 16 provided on the upper part of the semiconductor layer 10, and the elements are separated.
  • the element separation insulating film 16 can be composed of an insulating film such as a silicon oxide film (SiO 2 film).
  • first channel region 10a a part of the semiconductor layer 10 sandwiched between the first main electrode region 11 and the second main electrode region 12 constitutes a channel region (first channel region) 10a.
  • the first channel region 10a is formed in a fin shape (plate shape), and extends in a direction in which the first main electrode region 11 and the second main electrode region 12 face each other (direction of channel length L1).
  • first channel region 10a hidden directly under the gate electrode (first gate electrode) 14 is schematically shown by a broken line.
  • the first semiconductor element 101 is provided so as to surround both sides and the upper surface of the side surfaces of the first channel region 10a facing each other with a gate insulating film (first gate insulating film) 13.
  • the first gate electrode 14 is provided.
  • the material of the first gate insulating film 13 includes a silicon oxide film (SiO 2 film), a silicon oxynitride film (SiON film), a strontium oxide film (SrO film), a silicon nitride film (Si 3 N 4 film), and aluminum oxide.
  • Al 2 O 3 film magnesium oxide film (MgO film), yttrium oxide film (Y 2 O 3 film), hafnium oxide film (HfO 2 film), zirconium oxide film (ZrO 2 film), tantalum oxide film (Tantal oxide film)
  • MgO film magnesium oxide film
  • Y 2 O 3 film yttrium oxide film
  • hafnium oxide film HfO 2 film
  • zirconium oxide film zirconium oxide film
  • tantalum oxide film tantalum oxide film
  • a single-layer film of any one of Ta 2 O 5 film) and bismuth oxide film (Bi 2 O 3 film), or a composite film in which a plurality of these is laminated can be used.
  • the first gate insulating film 13 is a SiO 2 film
  • the thickness of the first gate insulating film 13 is, for example, about 5 nm to 20 nm if the Fowler-Nordheim (FN) tunnel current is operated at a low voltage that does not matter.
  • the thickness of the SiO 2 film is 5 nm or less, it is necessary to consider leakage due to the direct tunnel current, but by selecting a material with a large relative permittivity of the first gate insulating film 13, it can be applied to the SiO 2 film. It is also possible to set the converted film thickness to 1 nm or less.
  • the material of the first gate electrode 14 for example, polysilicon (doped polysilicon) in which a high concentration n-type impurity is introduced can be used.
  • the material of the first gate electrode 14 is a refractory metal such as tungsten (W), molybdenum (Mo), titanium (Ti), or a refractory metal and polysilicon. It may be a conductive material such as Polyside, which is a composite film of polysilicon and polysilicon and a melting point metal.
  • the first gate electrode 14 is embedded in the upper part of the semiconductor layer 10 via the first gate insulating film 13, and has a first convex portion 142 and a second convex portion 143 parallel to each other.
  • a horizontal portion 141 is provided on the semiconductor layer 10 via a first gate insulating film 13 and connects the upper surfaces of the first convex portion 142 and the second convex portion 143 to each other.
  • the first gate electrode 14 has a first convex portion 142, a second convex portion 143, and a horizontal portion 141 having a shape similar to that of a C-shaped rail (hereinafter, referred to as “C-shaped rail shape”).
  • the first semiconductor element 101 constitutes a MOSFET (fin-type FET) having a plate-shaped (fin-type) first channel region 10a whose upper surface and side surfaces are surrounded by a C-shaped rail-shaped first gate electrode 14. ing. Then, the C-shaped rail-shaped first gate electrode 14 realizes a structure surrounding the three surfaces of the plate-shaped (thin rectangular parallelepiped-shaped) first channel region 10a.
  • MOSFET fin-type FET
  • the C-shaped rail-shaped cross-sectional shape of the first gate electrode 14 can be compared to the ⁇ -shaped Greek letter.
  • the first convex portion 142 and the second convex portion 143 form the first gate insulating film 13 in a direction orthogonal to the opposite directions of the first main electrode region 11 and the second main electrode region 12 (direction of the channel width W1). Both sides of the side surface of the first channel region 10a are sandwiched therethrough.
  • the first convex portion 142 and the second convex portion 143 extend between the first main electrode region 11 and the second main electrode region 12 in parallel with the direction of the channel length L1 of the first channel region 10a.
  • a side wall insulating film 15 made of a silicon nitride film (Si 3 N 4 film) or the like is provided on the side wall serving as the channel end of the horizontal portion 141 of the first gate electrode 14. There is.
  • the first gate electrode 14 has two first convex portions 142 and a second convex portion 143, but the number of convex portions of the first gate electrode 14 is illustrated. Is not particularly limited, and is not limited to the C-shaped rail shape.
  • the first gate electrode 14 may have three or more convex portions, and may be provided with a plurality of channel regions having two or more convex portions corresponding to the number of convex portions.
  • the first gate electrode 14 electrostatically controls the surface potential of the first channel region 10a facing the first convex portion 142, the second convex portion 143, and the horizontal portion 141 via the first gate insulating film 13. As a result, channels are formed on both sides and the upper surface side of the first channel region 10a.
  • the depth D0 of the first convex portion 142 and the second convex portion 143 including the thickness of the first gate insulating film 13 from the upper surface of the channel region 10a defined in FIGS. 5 and 6 is, for example, from 200 nm. It is about 400 nm, for example, about 300 nm.
  • the height H1 on the channel region 10a of the horizontal portion 141 including the thickness of the first gate insulating film 13 as defined in FIGS. 3 and 5 is, for example, about 200 nm to 400 nm, for example, about 300 nm.
  • the depth D0 of the first convex portion 142 and the second convex portion 143 and the height H1 of the horizontal portion 141 may be substantially the same as each other or may be different from each other.
  • the depth D1 of the first main electrode region 11 and the second main electrode region 12 defined in FIG. 3 is the first gate insulating film 13 defined in FIGS. 5 and 6.
  • the depth D0 or more of the first convex portion 142 and the second convex portion 143 including the thickness of the first convex portion 142 is set.
  • the depth D1 of the first main electrode region 11 and the second main electrode region 12 is 0 nm more than the depth D0 including the thickness of the first gate insulating film 13 of the first convex portion 142 and the second convex portion 143, for example. It may be as deep as about 200 nm, and may be as deep as 0 nm to 100 nm.
  • the depth D1 of the first main electrode region 11 and the second main electrode region 12 is set to the first convex in order to suppress the manifestation of the short channel effect. It is preferable to set the depth D0 including the thickness of the first gate insulating film 13 of the portion 142 and the second convex portion 143 to be substantially the same.
  • the depth 3 is defined by the dimensions not including the thickness of the first gate insulating film 13 and the first convex portion 142 and The depth may be set to be substantially the same as the depth of only the second convex portion 143. Further, the depth D1 of the first main electrode region 11 and the second main electrode region 12 is the same as the depth D0 of the first convex portion 142 and the second convex portion 143 including the thickness of the first gate insulating film 13. In that case, it is not always necessary that the values are completely the same, and the values may be substantially the same or the same as long as the characteristics of the semiconductor device according to the first embodiment are not hindered. In addition, there may be a difference in the value of the manufacturing error.
  • the depth D1 of the first main electrode region 11 and the second main electrode region 12 May be made deeper than the depth D0 including the thickness of the first gate insulating film 13 of the first convex portion 142 and the second convex portion 143 to increase the transconductance gm.
  • the height H1 of the horizontal portion 141 of the first gate electrode 14 is set to the depth D1 or more of the first main electrode region 11 and the second main electrode region 12. ..
  • the height H1 of the horizontal portion 141 of the first gate electrode 14 is substantially the same as the depth D1 of the first main electrode region 11 and the second main electrode region 12 (for example, 300 nm, respectively).
  • the horizontal portion 141 is used as an ion implantation mask to self-align the impurities. Ion implantation.
  • the injected impurity ions penetrate the horizontal portion 141 and the first It is possible to prevent the channel region 10a from being reached.
  • the second semiconductor element 102 shown on the right side of FIG. 3 is composed of a general planar type n-channel MOSFET.
  • the second semiconductor element 102 is provided in the well region 10b of the second conductive type (p type) provided on the upper part of the semiconductor layer 10.
  • the semiconductor layer 10 is composed of a second conductive type (p ⁇ type) Si substrate
  • the second semiconductor element 102 may be provided on the semiconductor layer 10.
  • the second semiconductor element 102 is of the first conductive type (n + type) third main electrode region (source region) 21 and the first conductive type (n + type) provided so as to face the upper portion of the well region 10b. It has a fourth main electrode region (drain region) 22.
  • the impurity concentration of the third main electrode region 21 and the fourth main electrode region 22 is higher than the impurity concentration of the semiconductor layer 10.
  • the second semiconductor element 102 passes through the second gate insulating film 23 on the channel region (second channel region) on the upper surface side of the well region 10b sandwiched between the third main electrode region 21 and the fourth main electrode region 22.
  • the second gate electrode 24 provided is further provided.
  • the second gate electrode 24 forms an inverted channel in the second channel region by electrostatically controlling the surface potential of the second channel region via the second gate insulating film 23.
  • a side wall insulating film 25 made of a silicon nitride film (Si 3 N 4 film) or the like is provided on the side wall serving as the channel end of the second gate electrode 24.
  • the third main electrode region 21 and the fourth main electrode region 22 of the second semiconductor element 102 are independent steps different from the step of forming the first main electrode region 11 and the second main electrode region 12 of the first semiconductor element 101. It is made separately by.
  • the depth D2 of the third main electrode region 21 and the fourth main electrode region 22 of the second semiconductor element 102 is different from the depth D1 of the first main electrode region 11 and the second main electrode region 12 of the first semiconductor element 101. Is set.
  • the depth D2 of the third main electrode region 21 and the fourth main electrode region 22 of the second semiconductor element 102 is set to be shallower than the depth D1 of the first main electrode region 11 and the second main electrode region 12.
  • the depth D2 of the third main electrode region 21 and the fourth main electrode region 22 of the second semiconductor element 102 is, for example, about 100 nm to 200 nm, and may be, for example, about 150 nm.
  • the second semiconductor element 102 is a transistor of a peripheral circuit
  • the third main electrode region 21 and the fourth main electrode region 22 of the second semiconductor element 102 are set to the first main electrode region 11 of the first semiconductor element 101.
  • the first semiconductor element 101 can be formed by a process independent of the second main electrode region 12. It is possible to prevent the influence on the miniaturization of the element separation width, the gate length, etc. of the peripheral circuit.
  • the second gate electrode 24 of the second semiconductor element 102 is made by an independent process different from the process of forming the first gate electrode 14 of the first semiconductor element 101.
  • the height H2 of the second gate electrode 24 is set to be different from the height H1 of the horizontal portion 141 of the first gate electrode 14.
  • the height H2 of the second gate electrode 24 is set lower than the height H1 of the horizontal portion 141 of the first gate electrode 14, and the film does not have to be thickened like the first gate electrode 14.
  • the height H2 of the second gate electrode 24 is, for example, about 100 nm to 200 nm, for example, about 150 nm.
  • the second gate electrode 24 of the second semiconductor element 102 is made separately by a process independent of the first gate electrode 14 of the first semiconductor element 101. As a result, even if the height H1 of the horizontal portion 141 of the first gate electrode 14 is increased, the gate length of the second gate electrode 24 of the second semiconductor element 102 is made finer without being affected by the first semiconductor element 101. can do.
  • FIGS. 7A to 13 an example of the method for manufacturing a semiconductor device according to the first embodiment will be described focusing on the structure of the semiconductor element included in the semiconductor device.
  • the first semiconductor element 101 shown on the left side of FIG. 3 will be mainly focused on and described.
  • 7A, 8A, 9A, 10 to 13 are process cross-sectional views viewed from the direction of AA'in FIG. 3, and
  • FIGS. 7B, 8B, and 9B are CC'in FIG. It is a process sectional view seen from.
  • a food engraving protective film (first food engraving protective film) 41 such as an oxide film is deposited on the semiconductor layer 10. Then, the first food engraving protective film 41 is patterned so as to define the first and second active regions by dry etching such as photolithography technology and reactive ion etching (RIE). Using the patterned first food engraving protective film 41 as an etching mask, dry etching such as RIE leaves the first and second active regions on the upper part of the semiconductor layer 10 as shown in FIGS. 7A and 7B. The recess (recess for element separation) 30 is dug as described above. The upper portion of the semiconductor layer 10 partitioned by the recesses 30 and exposed as the first active region becomes the first channel region 10a. After that, the first meal engraving protective film 41 is removed.
  • dry etching such as photolithography technology and reactive ion etching (RIE).
  • an element separation insulating film 16 such as an oxide film inside the recess 30 of the semiconductor layer 10 according to the shallow trench isolation (STI) method.
  • the device isolation insulating film 16 is formed so as to partition the first active region.
  • a new corrosion protection film (second corrosion protection film) 42 such as an oxide film is deposited on the first channel region 10a and the element separation insulating film 16 by the CVD method or the like.
  • the second food engraving protective film 42 is patterned by photolithography technology and dry etching.
  • a part of the element separation insulating film 16 is selectively removed by dry etching such as RIE as shown in FIGS. 9A and 9B.
  • the pair of first trench 31 and second trench 32 are dug parallel to each other so that both sides of the side surface of the first channel region 10a are exposed.
  • the first channel region 10a is partitioned by the vertical side walls of the pair of the first trench 31 and the second trench 32, respectively.
  • the pair of first trench 31 and second trench 32 penetrate the element separation insulating film 16 to expose the upper surface of the semiconductor layer 10 at the bottom of the element separation insulation film 16. After that, the second food engraving protective film 42 is removed.
  • an oxide film is formed as the first gate insulating film 13 on the inner walls of the pair of the first trench 31 and the second trench 32 and the upper surface of the first channel region 10a by a thermal oxidation method (dry oxidation method) or the like.
  • the second gate insulating film 23 of the second semiconductor element 102 shown in FIG. 3 is also formed in the second active region with the same film thickness.
  • the first gate insulating film 13 is formed on the first channel region 10a and the element separation insulating film 16 so as to embed the inside of the pair of the first trench 31 and the second trench 32.
  • a conductive material layer such as a DOPOS layer is deposited therethrough. Then, a part of the first gate insulating film 13 and the conductive material layer is selectively removed by photolithography technology and dry etching. As a result, as shown in FIGS. 10A and 10B, the first convex portion 142 and the second convex portion 142 and the second made of the conductive material layer embedded in the first trench 31 and the second trench 32 via the first gate insulating film 13.
  • a C-shaped rail-shaped first gate electrode 14 is formed in the first active region by the convex portion 143 and the horizontal portion 141 formed of the conductive material layer provided on the semiconductor layer 10 via the first gate insulating film 13. To do.
  • the step of forming the second gate electrode 24 of the second semiconductor element 102 shown in FIG. 3 is performed on the second active region.
  • a conductive material layer is deposited on the semiconductor layer 10 which is a planned region for forming the second semiconductor element 102 by a CVD method or the like.
  • a part of the conductive material layer is selectively removed by photolithography technology and dry etching to form the second gate electrode 24 of the second semiconductor element 102 in the second active region shown in FIG. .
  • the second gate insulating film 23 of the second semiconductor element 102 may be formed in a separate process from the first gate insulating film 13 of the first semiconductor element 101.
  • an extended insulating film is deposited on the semiconductor layer 10 and the horizontal portion 141 shown in FIG. 10A by a CVD method or the like. Then, a part of the extended insulating film is selectively removed so that the extended insulating film remains at both ends of the horizontal portion 141 in the gate length direction by photolithography technology and dry etching. As shown in FIG. 11, a semi-kamaboko-shaped side wall insulating film 15 is formed on the side wall of the horizontal portion 141 in the gate length direction by selective etching of the extended insulating film.
  • the photoresist film 43 is applied and the photoresist film 43 is patterned using a photolithography technique.
  • impurities exhibiting the first conductive type (n type) such as arsenic ion ( 75 As + ) and phosphorus ion ( 31 P + ) with respect to the opening of the patterned photoresist film 43.
  • n type first conductive type
  • ion implantation regions 11x and 12x are formed on the upper part of the semiconductor layer 10.
  • the injection of the n-type impurity ion is self-implanted by using the horizontal portion 141 exposed inside the opening of the patterned photoresist film 43 and the side wall insulating film 15 as an ion implantation mask.
  • the injected impurity ions penetrate the horizontal portion 141 and reach the first channel region 10a. Can be prevented. After that, the photoresist film 43 is removed.
  • a new photoresist film is applied to form a photolithography technique.
  • the photoresist film is patterned using. Ion implantation is performed using the patterned photoresist film as an ion implantation mask.
  • the accelerating voltage is adjusted so that the projection range of ion implantation for forming the first main electrode region 11 and the second main electrode region 12 is shallower than the projection range D3.
  • the height H1 of the horizontal portion 141 is set.
  • the projection range D3 or higher defined in FIG. 12 may be set.
  • the projection range D3 is shallower than the depth D1 of the first main electrode region 11 and the second main electrode region 12.
  • the depth D1 of the first main electrode region 11 and the second main electrode region 12 is equal to or greater than the depth D0 including the thickness of the first gate insulating film 13 of the first convex portion 142 and the second convex portion 143.
  • the impurity ions in the ion-implanted region of the second semiconductor element 102 are simultaneously activated, and the impurity elements after activation are simultaneously thermally diffused, so that the third main electrode region 21 and the fourth main electrode are simultaneously activated. Region 22 is formed.
  • a semiconductor device including the first semiconductor element 101 and the second semiconductor element 102 shown in FIG. 3 as a part of the circuit element can be obtained. Complete.
  • the depth D1 of the first main electrode region 11 and the second main electrode region 12 of the first semiconductor element 101 is set to the first convex portion 142 and the second convex portion.
  • the depth D0 or more including the thickness of the first gate insulating film 13 of 143 it becomes possible to realize the first semiconductor element 101 capable of increasing the transconductance gm.
  • the first main unit of the first semiconductor element 101 Even when the depth D1 of the electrode region 11 and the second main electrode region 12 is deepened, it is possible to prevent the influence on the miniaturization of the second semiconductor element 102.
  • an ion injection step for forming the first main electrode region 11 and the second main electrode region 12 of the first semiconductor element 101, and the third main electrode region 21 and the fourth main electrode region 22 of the second semiconductor element 102 Since the ion injection step for forming the above is performed individually, even when the depth D1 of the first main electrode region 11 and the second main electrode region 12 of the first semiconductor element 101 is deepened, the second semiconductor element 102 The influence on miniaturization can be prevented.
  • the first semiconductor device 101 included in the semiconductor device according to the modified example of the first embodiment constitutes a low-concentration doped drain (LDD) structure, which is the first point shown in FIG. It is different from the first semiconductor element 101 of the semiconductor device according to the embodiment.
  • a first extension region 11a which is a low-concentration overhang region (LDD region) is provided above the first main electrode region 11.
  • the depth of the first extension region 11a is shallower than the depth of the first main electrode region 11, and the impurity concentration of the first extension region 11a is lower than the impurity concentration of the first main electrode region 11.
  • a second extension region 12a which is a low-concentration overhang region, is provided above the second main electrode region 12.
  • the depth of the second extension region 12a is shallower than the depth of the second main electrode region 12, and the impurity concentration of the second extension region 12a is lower than the impurity concentration of the second main electrode region 12.
  • the first extension region 11a and the second extension region 12a face each other and protrude toward the channel side, and overlap with the region below the end portion of the horizontal portion 141. Since the semiconductor element 101 included in the semiconductor device according to the modification of the first embodiment has a gate overlap structure including a first extension region 11a and a second extension region 12a, it is more suitable for suppressing the short channel effect. It has a structure. Other configurations of the first semiconductor element 101 included in the semiconductor device according to the modified example of the first embodiment are the same as those of the first semiconductor element 101 of the semiconductor device according to the first embodiment shown in FIGS. 3 to 6. Since there are, duplicate explanations will be omitted.
  • the semiconductor element 101 included in the semiconductor device according to the second embodiment has a first main electrode region 51 and a second main electrode facing the upper part of the semiconductor layer 10 via the first channel region 10a.
  • a region 52 is provided.
  • FIG. 15 corresponds to a cross-sectional view of the first semiconductor element 101 of the semiconductor device according to the first embodiment shown in FIG. 4 as viewed from the AA'direction.
  • the depth D1 of the first main electrode region 51 and the second main electrode region 52 includes the thickness of the first gate insulating film 13 of the first convex portion 142 and the second convex portion 143.
  • the point that the depth D0 (see FIGS. 5 and 6) or more is set is common to the first semiconductor element 101 according to the first embodiment.
  • the point that the first main electrode region 51 and the second main electrode region 52 are made of DOPOS formed by vapor phase growth such as a selective CVD method is a point of the first embodiment. It is different from the first semiconductor element 101 according to the above.
  • the first main electrode region 51 and the second main electrode region 52 may be epitaxially grown by vapor phase growth at a higher temperature, or the DOPOS may be heat-treated to be converted into a crystallinity close to that of the epitaxial growth layer. Good. Further, in order to make the first main electrode region 51 and the second main electrode region 52 into an epitaxial growth layer having high crystallinity, a method of epitaxial growth of a photoexcited molecular layer under an ultra-high vacuum may be used. Even if the optical surface catalytic effect of ultraviolet rays is utilized in the reduced pressure CVD, it is possible to make the first main electrode region 51 and the second main electrode region 52 crystallinity close to a single crystal.
  • the first gate electrode 14 is embedded in the upper part of the semiconductor layer 10 via the first gate insulating film 13, and the first convex portion 142 and the first convex portion 142 parallel to each other. It has a two-convex portion 143 and a horizontal portion 141 provided on the semiconductor layer 10 via a first gate insulating film 13 and connecting the upper surfaces of the first convex portion 142 and the second convex portion 143 to each other (FIG. FIG. 5 and FIG. 6 etc.). An interlayer insulating film 17 is provided on the horizontal portion 141 of the first gate electrode 14.
  • the height H1 of the horizontal portion 141 may be equal to or greater than the depth D1 of the first main electrode region 51 and the second main electrode region 52, and may be equal to or greater than the depth D1 of the first main electrode region 51 and the second main electrode region 52. It may be the same.
  • the height H1 of the horizontal portion 141 of the first gate electrode 14 may be lower than the depth D1 of the first main electrode region 51 and the second main electrode region 52.
  • the depth D1 of the first main electrode region 51 and the second main electrode region 52 of the first semiconductor element 101 is the same as that of the semiconductor device according to the first embodiment.
  • the depth is set to D0 or more including the thickness of the first gate insulating film 13 of the 1-convex portion 142 and the 2nd convex portion 143. Therefore, the transconductance gm of the first semiconductor element 101 can be increased.
  • the first main electrode region 51 and the second main electrode region 52 are formed by a gas phase growth method such as a selective CVD method. Therefore, even if the height H1 of the horizontal portion 141 of the first gate electrode 14 is not set to the depth D1 or more of the first main electrode region 51 and the second main electrode region 52, the semiconductor device according to the second embodiment is manufactured. In the process, it is possible to prevent the impurity ions injected to form the first main electrode region 51 and the second main electrode region 52 from penetrating the horizontal portion 141 and reaching the first channel region 10a.
  • the doping gas is used so as to add the desired conductive type impurities during the vapor phase growth, the ion implantation step for forming the first main electrode region 51 and the second main electrode region 52 is performed. It is unnecessary. If the first main electrode region 51 and the second main electrode region 52 are n-type, phosphine (PH 3 ) or arsine (AsH 3 ) can be used as the doping gas.
  • the semiconductor element included in the semiconductor device according to the comparative example includes a first main electrode region 51x and a second main electrode region 52x formed by ion injection and heat treatment after injection. It is different from the first semiconductor element 101 included in the semiconductor device according to the second embodiment shown in 15.
  • crystal damage is introduced by ion implantation for forming the first main electrode region 51x and the second main electrode region 52x, and the subsequent heat treatment causes the first main electrode region 51x and the second main electrode region 51x and the second main electrode.
  • EOR defects may result in insufficient activation of impurities, partially forming a high resistance layer and increasing contact resistance.
  • the first semiconductor element 101 included in the semiconductor device according to the second embodiment has the first main electrode region 51 and the second main electrode region 52 as opposed to the semiconductor device according to the comparative example. Since it is formed by phase growth, it does not have an EOR defect under the first main electrode region 51 and the second main electrode region 52.
  • the vapor phase growth method it is possible to suppress the increase in resistance due to EOR defects and to reduce the resistance and contact resistance in the semiconductor layer 10. The presence or absence of EOR defects can be confirmed by a transmission electron microscope (TEM).
  • the first main electrode region 51 and the second main electrode region 52 are formed by vapor phase growth. Since the vapor phase growth method is used, the height H1 of the horizontal portion 141 of the first gate electrode 14 does not have to be equal to or greater than the depth D1 of the first main electrode region 51 and the second main electrode region 52. It is possible to prevent the impurity ions injected into the electrode region and the second main electrode region from penetrating the horizontal portion 141 and reaching the first channel region 10a.
  • the method for manufacturing the semiconductor device according to the second embodiment is the same as the method for manufacturing the semiconductor device according to the first embodiment up to the procedure shown in FIGS. 10A and 10B.
  • an interlayer insulating film 17 is formed on the upper surface of the horizontal portion 141 by a CVD method, dry etching, or the like, and side wall insulating films 15 are formed on both end surfaces of the horizontal portion 141 in the gate length direction. To do.
  • an insulating film 44 for a hard mask made of an oxide film or the like is deposited by a CVD method or the like.
  • the photoresist film 45 is applied onto the hard mask insulating film 44, and the photoresist film 45 is patterned using a photolithography technique.
  • the patterned photoresist film 45 is used as an etching mask to pattern the hard mask insulating film 44, and as shown in FIG. 19, a hard mask made of the patterned hard mask insulating film 44 is formed. After that, the photoresist film 45 is removed.
  • a part of the semiconductor layer 10 is removed by dry etching such as RIE in a self-aligned manner using the hard mask 44, the interlayer insulating film 17, and the side wall insulating film 15 as etching masks.
  • dry etching such as RIE
  • a rectangular third trench (first well type groove) 61 and a fourth trench (second well type groove) 62 are formed facing each other on the upper part of the semiconductor layer 10.
  • the main electrode region 52 is formed.
  • the hard mask 44 is removed.
  • the silicon layer becomes an epitaxial growth layer (single crystal layer), a polysilicon layer (polycrystalline layer), and an amorphous layer (amorphous layer). Since there is also diffusion due to auto-doping during vapor phase growth, the doping region laterally diffuses below the side wall insulating film 15.
  • the semiconductor device according to the second embodiment including the first semiconductor element 101 shown in FIG. 15 as a part of the circuit element can be obtained. Complete.
  • the first main electrode region 51 and the second main electrode region 52 are vapor-deposited inside the third trench 61 and the fourth trench 62, respectively. ) Is formed. That is, when the first main electrode region and the second main electrode region are formed by ion implantation, the problem that the injected impurity ions penetrate the horizontal portion 141 and reach the first channel region 10a is solved.
  • the method for manufacturing the semiconductor device according to the second embodiment can be eliminated.
  • ⁇ Modified example of the second embodiment> As a method for manufacturing the semiconductor device according to the modified example of the second embodiment, only the gas phase growth (doping growth) of the first main electrode region 51 and the second main electrode region 52 using the doping gas is sufficient for the first main electrode. A method of increasing the impurity concentration in the first main electrode region 51 and the second main electrode region 52 when the impurity concentrations in the region 51 and the second main electrode region 52 are insufficient will be described.
  • the method for manufacturing the semiconductor device according to the modified example of the second embodiment is the same up to the procedure shown in FIG. 20 of the method for manufacturing the semiconductor device according to the second embodiment.
  • the bottom surface and side surfaces of the third trench 61 and the fourth trench 62 are doped with first conductive type (n type) impurities such as arsenic (As) and phosphorus (P) by plasma doping or solid phase diffusion.
  • first conductive type (n + type) first doping regions 51a and 52a that are a part of the first main electrode region 51 and the second main electrode region 52 are formed.
  • the first main electrode region 51 and the second main electrode region 52 are selectively vapor-deposited so as to embed the silicon layer in the third trench 61 and the fourth trench 62.
  • the second doping regions 51b and 52b of the first conductive type (n + type) that are a part of the above are formed.
  • the hard mask 44, the interlayer insulating film 17, and the side wall insulating film 15 are used as ion implantation masks, and arsenic ions ( 75 As) are applied to the upper surfaces of the second doping regions 51b and 52b.
  • Implantation of impurity ions exhibiting the first conductive type (n type) such as + ) and phosphorus ions ( 31 P + ) is performed with a shallow projection range. After that, heat treatment is performed to activate impurity ions and thermally diffuse them, so that the first conductive type (n) becomes a part of the first main electrode region 51 and the second main electrode region 52 as shown in FIG. + Type) third doping regions 51c and 52c are formed.
  • the first main electrode region (51a, 51b, 51c) including the first doping region 51a, the second doping region 51b and the third doping region 51c is formed, and the first doping region 52a and the second doping region are formed.
  • Second main electrode regions (52a, 52b, 52c) composed of 52b and a third doping region 52c are formed.
  • the first main electrode region (51a, 51b, 51c) and the second main electrode region (52a, The impurity concentration of 52b, 52c), particularly the impurity concentration of the first doping regions 51a and 52a, can be increased.
  • the second doping regions 51b and 52b which are a part of the first main electrode region 51 and the second main electrode region 52
  • shallow ion implantation is performed on the upper surfaces of the second doping regions 51b and 52b.
  • the third doping regions 51c and 52c which are a part of the first main electrode region 51 and the second main electrode region 52 are formed.
  • the impurity concentration of 52b, 52c), particularly the impurity concentration of the third doping region 51c, 52c can be increased.
  • the steps of forming the first doping regions 51a and 52a shown in FIG. 22 and the third doping regions 51c shown in FIGS. 24 and 25, The case where any of the steps of forming the 52c is performed has been illustrated. However, only one of the steps of forming the first doping regions 51a and 52a shown in FIG. 22 and the steps of forming the third doping regions 51c and 52c shown in FIGS. 24 and 25 is performed, and the other is performed. It is not necessary to carry out the process of.
  • the semiconductor devices according to the first and second embodiments are applied to all types of electronic devices having an imaging function, such as camera systems such as digital still cameras and video cameras, and mobile phones having an imaging function. be able to.
  • it can be applied to the electronic device (camera) shown in FIG.
  • the electronic device shown in FIG. 26 is, for example, a video camera capable of capturing a still image or a moving image, and includes a semiconductor device 200, an optical system (optical lens) 201, a shutter device 202, a semiconductor device 200, and a shutter device 202. It has a drive unit 204 for driving and a signal processing unit 203.
  • the optical system 201 guides the image light (incident light) from the subject to the pixel region 1 of the semiconductor device 200.
  • the optical system 201 may be composed of a plurality of optical lenses.
  • the shutter device 202 controls the light irradiation period and the light shielding period of the semiconductor device 200.
  • the drive unit 204 controls the transfer operation of the semiconductor device 200 and the shutter operation of the shutter device 202.
  • the signal processing unit 203 performs various signal processing on the signal output from the semiconductor device 200.
  • the video signal after signal processing is stored in a storage medium such as a memory, or is output to a monitor or the like.
  • the first semiconductor element 101 is an amplification transistor
  • the first semiconductor element 101 is a pixel transistor such as a transfer transistor other than the amplification transistor. May be good.
  • the first semiconductor element 101 can also be used for analog transistors in peripheral circuits other than pixel transistors.
  • the depth D1 of the first main electrode region 51 and the second main electrode region 52 is insulated from the first gate of the first convex portion 142 and the second convex portion 143.
  • the s factor (s value) can be reduced by setting the depth D0 or more including the thickness of the film 13 to the depth D0 or more.
  • the semiconductor layer 10 is a Si substrate is illustrated, but instead of the Si substrate, silicon carbide (SiC), gallium nitride (GaN), gallium arsenide (A semiconductor (wide bandgap semiconductor) substrate having a forbidden bandwidth wider than that of Si such as GaAs) may be used.
  • SiC silicon carbide
  • GaN gallium nitride
  • a semiconductor (wide bandgap semiconductor) substrate having a forbidden bandwidth wider than that of Si such as GaAs) may be used.
  • the present technology can have the following configurations.
  • (1) With the semiconductor layer A channel region provided above the semiconductor layer and The first and second main electrode regions provided opposite to both ends in the channel length direction of the channel region, and The inner walls of the first and second trenches provided on both sides of the side surfaces facing each other in the channel width direction of the channel region, and the gate insulating film provided on the upper surface of the channel region.
  • a gate electrode having a horizontal portion connected to the above channel region and provided on the upper surface of the channel region via the gate insulating film.
  • the inner walls of the first and second trenches provided on both sides of the side surfaces facing each other in the direction, and the gate insulating film provided on the upper surface of the channel region are embedded in the first trench via the gate insulating film.
  • the gate insulating film is connected to the upper ends of the first convex portion, the second convex portion embedded in the second trench, the first and second convex portions via the gate insulating film, and the upper surface of the channel region.
  • a first semiconductor element having a gate electrode having a horizontal portion provided via A second gate insulating film is provided on the semiconductor layer sandwiched between the third and fourth main electrode regions and the third and fourth main electrode regions provided so as to face the upper portion of the semiconductor layer.
  • the first semiconductor element is an amplification transistor included in the pixels of the solid-state image sensor.
  • the second semiconductor element is a transistor included in a peripheral circuit of the solid-state image sensor.
  • the first and second main electrode regions facing each other across both ends of the channel region in the channel length direction are formed at the same depth as the depth including the gate insulating film of the first and second convex portions.
  • the step of forming the first and second main electrode regions is The procedure for injecting impurity ions into the upper surface of the semiconductor layer and The procedure for activating the impurity ions by heat treatment and Including The method for manufacturing a semiconductor device according to (8), wherein the thickness of the horizontal portion is made thicker than the projection range of the impurity ions.
  • the step of forming the first and second main electrode regions is A procedure for digging third and fourth trenches facing each other on both ends of the channel region in the channel length direction, and The procedure for forming the first and second main electrode regions by embedding the conductive material layer in the third and fourth trenches by vapor phase deposition, and The method for manufacturing a semiconductor device according to (8).
  • the first and second main electrode regions facing each other across both ends of the channel region in the channel length direction are formed at the same depth as the depth including the gate insulating film of the first and second convex portions.
  • the process to do to do A step of forming a second gate electrode on the semiconductor layer via the gate insulating film, and A step of forming the third and fourth main electrode regions facing each other across the semiconductor layer below the second gate electrode at a depth different from that of the first and second main electrode regions.
  • a method for manufacturing a semiconductor device including.
  • Gate electrode, 30 ... Recessed, 31, 32 ... Trench, 41, 42 ... Eating protective film, 43, 45 ... Photoresist film, 44 ... Hard mask, 51, 51x, 52, 52x ... Main electrode region, 51a, 51b, 51c, 52a, 52b, 52c ... Doping Region, 61, 62 ... Trench, 101, 102 ... Semiconductor element, 141 ... Horizontal part, 142, 143 ... Convex part, 200 ... Semiconductor device, 201 ... Optical system, 202 ... Shutter device, 203 ... Signal processing unit, 204 ... Drive part

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Abstract

板状のチャネル領域の３面を囲むゲート電極を有する半導体素子の性能を更に改善することができる半導体装置を提供する。半導体層と、半導体層の上部に設けられたチャネル領域と、チャネル領域のチャネル長方向の両端側に対向して設けられた第１及び第２主電極領域と、チャネル領域の互いに対向する側面の両側に設けられた第１及び第２トレンチの内壁、並びにチャネル領域の上面に設けられたゲート絶縁膜と、ゲート絶縁膜を介して第１トレンチに埋め込まれた第１凸部、ゲート絶縁膜を介して第２トレンチに埋め込まれた第２凸部、第１及び第２凸部の上端に接続され、チャネル領域の上面にゲート絶縁膜を介して設けられた水平部を有するゲート電極とを備え、第１及び第２主電極領域の深さが、第１及び第２凸部の深さ以上である。

Description

半導体素子、半導体装置、半導体素子の製造方法及び半導体装置の製造方法
　本開示に係る技術（本技術）は、半導体素子、半導体装置、半導体素子の製造方法及び半導体装置の製造方法に関する。
　従来、ノイズの改善等のために、半導体層の上部に埋め込まれた凸部を有するゲート電極により、板状のチャネル領域の主要な３面を囲んだＭＯＳＦＥＴ（フィン型ＦＥＴ）が提案されている（特許文献１及び２参照）。
特開２００６－１２１０９３号公報 特開２００６－１２１０９３号公報
　特許文献１及び２に記載のフィン型ＦＥＴには、相互コンダクタンスｇｍの向上等の更なる性能の改善が求められる。特許文献１及び２では、ＭＯＳＦＥＴのゲート電極が有する凸部の深さと、ソース領域及びドレイン領域の深さとの関係は何ら開示されていない。
　本技術は、板状のチャネル領域の３面を囲むゲート電極を有する絶縁ゲート型半導体素子の性能を更に改善することができる半導体素子、半導体装置、半導体素子の製造方法及び半導体装置の製造方法を提供することを目的とする。
　本技術の一態様に係る半導体素子は、半導体層と、半導体層の上部に設けられたチャネル領域と、チャネル領域のチャネル長方向の両端側に対向して設けられた第１及び第２主電極領域と、チャネル領域のチャネル幅方向の互いに対向する側面の両側に設けられた第１及び第２トレンチの内壁、並びにチャネル領域の上面に設けられたゲート絶縁膜と、ゲート絶縁膜を介して第１トレンチに埋め込まれた第１凸部、ゲート絶縁膜を介して第２トレンチに埋め込まれた第２凸部、第１及び第２凸部の上端に接続され、チャネル領域の上面にゲート絶縁膜を介して設けられた水平部を有するゲート電極とを備え、第１及び第２主電極領域の深さが、第１及び第２凸部のゲート絶縁膜を含めた深さと同一であることを要旨とする。
　本技術の一態様に係る半導体装置は、半導体層と、半導体層の上部に設けられたチャネル領域と、チャネル領域のチャネル長方向の両端側に対向して設けられた第１及び第２主電極領域と、チャネル領域のチャネル幅方向の互いに対向する側面の両側に設けられた第１及び第２トレンチの内壁、並びにチャネル領域の上面に設けられたゲート絶縁膜と、ゲート絶縁膜を介して第１トレンチに埋め込まれた第１凸部、ゲート絶縁膜を介して第２トレンチに埋め込まれた第２凸部、第１及び第２凸部の上端に接続され、チャネル領域の上面にゲート絶縁膜を介して設けられた水平部を有するゲート電極とを有する第１半導体素子と、半導体層の上部に対向して設けられた第３及び第４主電極領域、第３及び第４主電極領域に挟まれた半導体層上に第２ゲート絶縁膜を介して設けられた第２ゲート電極とを有する第２半導体素子とを備え、第１及び第２主電極領域の深さが、第１及び第２凸部のゲート絶縁膜を含めた深さと同一であることを要旨とする。
　本技術の一態様に係る半導体素子の製造方法は、半導体層の上部に凹部を掘り、凹部で区画されたチャネル領域を形成する工程と、凹部に素子分離絶縁膜を埋め込む工程と、半導体層の上部にチャネル領域を形成する工程と、半導体層の上部に素子分離絶縁膜を埋め込む工程と、素子分離絶縁膜を選択的に除去して、チャネル領域のチャネル幅方向の互いに対向する側面を露出する第１及び第２トレンチを掘る工程と、第１及び第２トレンチの内壁、並びにチャネル領域の上面にゲート絶縁膜を形成する工程と、ゲート絶縁膜を介して第１及び第２トレンチに導電性材料層を埋め込み、第１トレンチに埋め込まれた第１凸部、第２トレンチに埋め込まれた第２凸部、第１及び第２凸部の上端に接続され、チャネル領域の上面にゲート絶縁膜を介して設けられた水平部を有するゲート電極を形成する工程と、チャネル領域のチャネル長方向の両端側を挟んで互いに対向する第１及び第２主電極領域を、第１及び第２凸部のゲート絶縁膜を含めた深さと同一の深さで形成する工程とを含むことを要旨とする。
　本技術の一態様に係る半導体装置の製造方法は、半導体層の上部に凹部を掘り、凹部で区画されたチャネル領域を形成する工程と、凹部に素子分離絶縁膜を埋め込む工程と、素子分離絶縁膜を選択的に除去して、チャネル領域のチャネル幅方向の互いに対向する側面を露出する第１及び第２トレンチを掘る工程と、第１及び第２トレンチの内壁、並びにチャネル領域の上面にゲート絶縁膜を形成する工程と、ゲート絶縁膜を介して第１及び第２トレンチに導電性材料層を埋め込み、第１トレンチに埋め込まれた第１凸部、第２トレンチに埋め込まれた第２凸部、第１及び第２凸部の上端に接続され、チャネル領域の上面にゲート絶縁膜を介して設けられた水平部を有するゲート電極を形成する工程と、チャネル領域のチャネル長方向の両端側を挟んで互いに対向する第１及び第２主電極領域を、第１及び第２凸部のゲート絶縁膜を含めた深さと同一の深さで形成する工程と、半導体層上にゲート絶縁膜を介して第２ゲート電極を形成する工程と、第２ゲート電極の下方の半導体層を挟んで互いに対向する第３及び第４主電極領域を、第１及び第２主電極領域とは異なる深さで形成する工程とを含むことを要旨とする。
図１は、第１実施形態に係る半導体装置（固体撮像装置）の概略構成図である。 図２は、第１実施形態に係る半導体装置の画素領域の等価回路である。 図３は、第１実施形態に係る半導体装置の要部断面図である。 図４は、第１実施形態に係る半導体装置の要部平面図である。 図５は、図４のＢ－Ｂ´方向から見た断面図である。 図６は、図４のＣ－Ｃ´方向から見た断面図である。 図７Ａは、第１実施形態に係る半導体装置の製造方法を示す工程断面図である。 図７Ｂは、第１実施形態に係る半導体装置の製造方法を示す工程断面図である。 図８Ａは、第１実施形態に係る半導体装置の製造方法を示す図７Ａに引き続く工程断面図である。 図８Ｂは、第１実施形態に係る半導体装置の製造方法を示す図７Ｂに引き続く工程断面図である。 図９Ａは、第１実施形態に係る半導体装置の製造方法を示す図８Ａに引き続く工程断面図である。 図９Ｂは、第１実施形態に係る半導体装置の製造方法を示す図８Ｂに引き続く工程断面図である。 図１０Ａは、第１実施形態に係る半導体装置の製造方法を示す図９Ａに引き続く工程断面図である。 図１０Ｂは、第１実施形態に係る半導体装置の製造方法を示す図９Ｂに引き続く工程断面図である。 図１１は、第１実施形態に係る半導体装置の製造方法を示す図１０に引き続く工程断面図である。 図１２は、第１実施形態に係る半導体装置の製造方法を示す図１１に引き続く工程断面図である。 図１３は、第１実施形態に係る半導体装置の製造方法を示す図１２に引き続く工程断面図である。 図１４は、第１実施形態の変形例に係る半導体装置の要部断面図である。 図１５は、第２実施形態に係る半導体装置の要部断面図である。 図１６は、第２実施形態の比較例に係る半導体装置の要部断面図である。 図１７は、第２実施形態に係る半導体装置の製造方法を示す工程断面図である。 図１８は、第２実施形態に係る半導体装置の製造方法を示す図１７に引き続く工程断面図である。 図１９は、第２実施形態に係る半導体装置の製造方法を示す図１８に引き続く工程断面図である。 図２０は、第２実施形態に係る半導体装置の製造方法を示す図１９に引き続く工程断面図である。 図２１は、第２実施形態に係る半導体装置の製造方法を示す図２０に引き続く工程断面図である。 図２２は、第２実施形態に係る半導体装置の製造方法を示す図２１に引き続く工程断面図である。 図２３は、第２実施形態の変形例に係る半導体装置の製造方法を示す工程断面図である。 図２４は、第２実施形態の変形例に係る半導体装置の製造方法を示す図２３に引き続く工程断面図である。 図２５は、第２実施形態の変形例に係る半導体装置の製造方法を示す図２４に引き続く工程断面図である。 図２６は、その他の実施形態に係る半導体装置を適用した電子機器を示す概略図である。
　以下において、図面を参照して本技術の第１及び第２実施形態を説明する。以下の説明で参照する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。なお、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　本明細書において、固体撮像装置を含む半導体装置を構成する半導体素子の「第１主電極領域」とは、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）、絶縁ゲート型静電誘導トランジスタ（ＭＩＳＳＩＴ）又は高電子移動度トランジスタ（ＨＥＭＴ）等のソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＭＩＳＦＥＴ等の上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。このように、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。また、固体撮像装置を含む半導体装置を構成する半導体素子の「第３主電極領域」及び「第４主電極領域」も、「第１主電極領域」及び「第２主電極領域」と同様の関係を有する。
　また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　（第１実施形態）
　＜半導体装置＞
　第１実施形態に係る半導体装置（半導体集積回路）の一類型として、ＣＭＯＳイメージセンサ等の固体撮像装置を例示する。第１実施形態に係る半導体装置は、図１に示すように、画素領域１及び周辺回路（３，４，５，６，７）を備える。画素領域１は、２次元マトリクス状に配列された複数の画素２を有する。図１では図示を省略するが、複数の画素２のそれぞれは、入射光を光電変換する光電変換部と、光電変換された信号電荷を制御する複数の画素トランジスタとを有する。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、選択トランジスタ及び増幅トランジスタの４つのトランジスタを採用できる。
　周辺回路（３，４，５，６，７）は、垂直駆動回路３、カラム信号処理回路４、水平駆動回路５、出力回路６及び制御回路７を含む。垂直駆動回路３は、例えばシフトレジスタで構成される。垂直駆動回路３は、画素駆動配線８ａを順次選択し、選択した画素駆動配線８ａに画素２を駆動するためのパルスを供給し、各画素２を行単位で駆動する。即ち、垂直駆動回路３は、画素領域１の各画素２を行単位で順次垂直方向に選択走査し、各画素２の光電変換部で生成した信号電荷に基づく画素からの出力信号（画素信号）を、垂直信号線８ｂを通してカラム信号処理回路４に供給する。
　カラム信号処理回路４は、例えば、画素２の列毎に配置されており、１行分の画素２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。例えば、カラム信号処理回路４は、画素固有の固定パターンノイズを除去するための相関２重サンプリング（ＣＤＳ）及びアナログ・デジタル（ＡＤ）変換等の信号処理を行う。
　水平駆動回路５は、例えばシフトレジスタで構成される。水平駆動回路５は、水平走査パルスをカラム信号処理回路４に順次出力して、カラム信号処理回路４を順番に選択し、選択したカラム信号処理回路４に、信号処理が行われた画素信号を水平信号線９に出力させる。出力回路６は、カラム信号処理回路４の各々から水平信号線９を通して、順次に供給される画素信号に対し信号処理を行って出力する。
　制御回路７は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路３、カラム信号処理回路４、及び水平駆動回路５等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路７は、生成したクロック信号や制御信号を、垂直駆動回路３、カラム信号処理回路４及び水平駆動回路５等に出力する。
　第１実施形態に係る半導体装置は、図１に示した構成を１枚の基板で構成してもよく、複数の基板を貼り合わせた積層構造で構成してもよい。例えば、第１実施形態に係る半導体装置を第１及び第２基板で構成し、第１基板に、光電変換部と画素トランジスタを設け、第２基板に周辺回路（３，４，５，６，７）等を設けてもよい。或いは、第１基板に光電変換部と画素トランジスタの一部を設けると共に、第２基板に画素トランジスタの残余の一部と周辺回路（３，４，５，６，７）等を設ける構成でもよい。
　図２は、第１実施形態に係る半導体装置の画素２の等価回路の一例を示す。図２に示すように、画素２の光電変換部であるフォトダイオードＰＤのアノードが接地され、フォトダイオードＰＤのカソードに、能動素子である転送トランジスタＴ１のソースが接続されている。転送トランジスタＴ１のドレインには、浮遊状態の電荷蓄積領域（フローティング・ディフュージョン領域）ＦＤが接続されている。電荷蓄積領域ＦＤは、能動素子であるリセットトランジスタＴ２のソースと、能動素子である増幅トランジスタＴ３のゲートに接続されている。増幅トランジスタＴ３のソースは、能動素子である選択トランジスタＴ４のドレインに接続され、増幅トランジスタＴ３のドレインは電源Ｖｄｄに接続されている。選択トランジスタＴ４のソースは垂直信号線ＶＳＬに接続されている。リセットトランジスタＴ２のドレインは電源Ｖｄｄに接続されている。
　第１実施形態に係る半導体装置の動作時には、画素２のフォトダイオードＰＤで生成された信号電荷が画素２の転送トランジスタＴ１を介して画素２の電荷蓄積領域ＦＤに蓄積される。画素２の電荷蓄積領域ＦＤに蓄積された信号電荷が読み出されて、画素２の増幅トランジスタＴ３のゲートに印加される。画素２の選択トランジスタＴ４のゲートには水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＴ４が導通し、画素２の増幅トランジスタＴ３で増幅された画素２の電荷蓄積領域ＦＤの電位に対応する電流が垂直信号線ＶＳＬに流れる。また、リセットトランジスタＴ２のゲートに印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、画素２のリセットトランジスタＴ２が導通し、画素２の電荷蓄積領域ＦＤに蓄積された信号電荷をリセットする。
　第１実施形態に係る半導体装置は、図３に示すように、同一の半導体層（半導体基板）１０に設けられた第１半導体素子１０１及び第２半導体素子１０２を備える。第１半導体素子１０１は、例えば図２に示した増幅トランジスタＴ３に対応する能動素子であり、半導体層１０の活性領域（第１活性領域）の内部に定義される。第２半導体素子１０２は、例えば図１に示した周辺回路（３，４，５，６，７）に含まれる低電圧のアナログトランジスタに対応する能動素子であり、半導体層１０の活性領域（第２活性領域）の内部に定義される。
　図４は、図３の左側に示した第１半導体素子１０１の平面図であり、図４のＡ－Ａ´方向から見た断面図が図３に相当する。図５は、図４のＢ－Ｂ´方向から見た断面図である。図６は、図４のＣ－Ｃ´方向から見た断面図である。なお、図３～図６では便宜上、第１半導体素子１０１及び第２半導体素子１０２を被覆する層間絶縁膜、ゲート表面配線、ソース電極、ドレイン電極、保護膜等の図示を省略している。
　図３～図６に示すように、第１半導体素子１０１は、チャネル領域１０ａのチャネル長Ｌの方向の両端側の、半導体層１０の上部に互いに対向して設けられた第１導電型（ｎ＋型）の第１主電極領域（ソース領域）１１及び第１導電型（ｎ＋型）の第２主電極領域（ドレイン領域）１２を有する。
　半導体層１０は、高比抵抗の第１導電型（ｎ－型）のシリコン（Ｓｉ）基板で構成し、空乏化した状態で用いてもよい。また、半導体層１０は、Ｓｉ基板の上部のウェル領域又はＳｉ基板上のエピタキシャル成長層であってもよい。或いは、半導体層１０は、ＳＯＩ基板を構成する絶縁層上の半導体層で構成してもよい。また、半導体層１０は、第２導電型（ｐ－型）のＳｉ基板で構成してもよい。
　第１主電極領域１１及び第２主電極領域１２の不純物濃度は、半導体層１０の不純物濃度よりも高い。図３において定義される第１主電極領域１１及び第２主電極領域１２の深さＤ１は、例えば２００ｎｍ～５００ｎｍ程度であり、例えば３００ｎｍ程度である。第１主電極領域１１及び第２主電極領域１２は、半導体層１０の上部に設けられた素子分離絶縁膜１６により区画され、素子分離されている。素子分離絶縁膜１６は、シリコン酸化膜（ＳｉＯ２膜）等の絶縁膜で構成できる。
　図３、図４及び図６に示すように、第１主電極領域１１及び第２主電極領域１２に挟まれた半導体層１０の一部がチャネル領域（第１チャネル領域）１０ａを構成する。第１チャネル領域１０ａはフィン型（板状）に構成され、第１主電極領域１１及び第２主電極領域１２が対向する方向（チャネル長Ｌ１の方向）に延伸する。図４では、ゲート電極（第１ゲート電極）１４の直下に隠れる第１チャネル領域１０ａを破線で模式的に示している。
　図３～図６に示すように、第１半導体素子１０１は、第１チャネル領域１０ａの互いに対向する側面の両側及び上面をゲート絶縁膜（第１ゲート絶縁膜）１３を介して囲むように設けられた第１ゲート電極１４を備える。
　第１ゲート絶縁膜１３の材料としては、シリコン酸化膜（ＳｉＯ２膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、ストロンチウム酸化膜（ＳｒＯ膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）、アルミニウム酸化膜（Ａｌ２Ｏ３膜）、マグネシウム酸化膜（ＭｇＯ膜）、イットリウム酸化膜（Ｙ２Ｏ３膜）、ハフニウム酸化膜（ＨｆＯ２膜）、ジルコニウム酸化膜（ＺｒＯ２膜）、タンタル酸化膜（Ｔａ２Ｏ５膜）、ビスマス酸化膜（Ｂｉ２Ｏ３膜）のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が使用可能である。第１ゲート絶縁膜１３がＳｉＯ２膜の場合、ファウラー・ノルトハイム（ＦＮ）トンネル電流が問題にならない低電圧で動作させる状況であれば、第１ゲート絶縁膜１３の厚さを例えば５ｎｍ～２０ｎｍ程度に設定することができる。ＳｉＯ２膜の厚さが５ｎｍ以下になる場合は直接トンネル電流によるリークを考慮する必要があるが、第１ゲート絶縁膜１３の比誘電率の大きな材料を選択することにより、ＳｉＯ２膜への換算膜厚を１ｎｍ以下とすることも可能である。
　第１ゲート電極１４の材料としては、例えば高濃度のｎ型不純物が導入されたポリシリコン（ドープドポリシリコン）が使用可能である。なお、第１ゲート電極１４の材料は、ドープドポリシリコン（ＤＯＰＯＳ）の他にも、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属や、高融点金属とポリシリコンとのシリサイド、ポリシリコンと高融点金属のシリサイドとの複合膜であるポリサイド等の導電性材料でもよい。
　第１ゲート電極１４は、図３～図６に示すように、半導体層１０の上部に第１ゲート絶縁膜１３を介して埋め込まれ、互いに平行な第１凸部１４２及び第２凸部１４３と、半導体層１０上に第１ゲート絶縁膜１３を介して設けられ、第１凸部１４２及び第２凸部１４３のそれぞれの上面を互いに接続する水平部１４１とを有する。第１ゲート電極１４は、第１凸部１４２、第２凸部１４３及び水平部１４１でＣ型レールに近い形状（以下において「Ｃ型レール状」という。）をなしている。即ち、第１半導体素子１０１は、Ｃ型レール状の第１ゲート電極１４により上面及び側面が囲まれた板状（フィン型）の第１チャネル領域１０ａを有するＭＯＳＦＥＴ（フィン型ＦＥＴ）を構成している。そして、Ｃ型レール状の第１ゲート電極１４が、板状（薄い直方体状）の第１チャネル領域１０ａの３面を囲む構造を実現している。
　図６に示すように、第１ゲート電極１４のＣ型レール状の断面形状は、ギリシャ文字のπ字状に例えることも可能である。第１凸部１４２及び第２凸部１４３は、第１主電極領域１１及び第２主電極領域１２の対向する方向と直交する方向（チャネル幅Ｗ１の方向）において、第１ゲート絶縁膜１３を介して第１チャネル領域１０ａの側面の両側を挟む。第１凸部１４２及び第２凸部１４３は、第１主電極領域１１及び第２主電極領域１２の間において、第１チャネル領域１０ａのチャネル長Ｌ１の方向と平行に延伸する。図３及び図５に示すように、第１ゲート電極１４の水平部１４１のチャネル端部となる側壁には、シリコン窒化膜（Ｓｉ３Ｎ４膜）等からなる側壁絶縁膜１５が設けられている。
　図３～図６では、第１ゲート電極１４が２本の第１凸部１４２及び第２凸部１４３を有するＣ型レール状の形状を例示するが、第１ゲート電極１４の凸部の本数は特に限定されず、Ｃ型レール状に限定されるものではない。例えば、第１ゲート電極１４が３本以上の凸部を有し、且つ凸部の本数に対応した２本以上である複数本のチャネル領域が設けられていてもよい。
　第１ゲート電極１４は、第１ゲート絶縁膜１３を介して、第１凸部１４２、第２凸部１４３及び水平部１４１に対向する第１チャネル領域１０ａの表面ポテンシャルを静電的に制御することにより、第１チャネル領域１０ａの側面の両側及び上面側にチャネルを形成する。
　図５及び図６で定義される、チャネル領域１０ａの上面からの、第１ゲート絶縁膜１３の厚さを含めた第１凸部１４２及び第２凸部１４３の深さＤ０は、例えば２００ｎｍ～４００ｎｍ程度であり、例えば３００ｎｍ程度である。図３及び図５で定義される、第１ゲート絶縁膜１３の厚さを含めた水平部１４１のチャネル領域１０ａ上の高さＨ１は、例えば２００ｎｍ～４００ｎｍ程度であり、例えば３００ｎｍ程度である。第１凸部１４２及び第２凸部１４３の深さＤ０と水平部１４１の高さＨ１とは、互いに略同一でもよく、互いに異なっていてもよい。
　第１実施形態に係る半導体装置において、図３で定義される第１主電極領域１１及び第２主電極領域１２の深さＤ１が、図５及び図６で定義される第１ゲート絶縁膜１３の厚さを含めた第１凸部１４２及び第２凸部１４３の深さＤ０以上に設定されている。Ｄ１≧Ｄ０とすることにより、第１実施形態に係る半導体装置の相互コンダクタンスｇｍを増大させることができる。第１主電極領域１１及び第２主電極領域１２の深さＤ１は、例えば第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含んだ深さＤ０よりも０ｎｍ～２００ｎｍ程度深くてよく、０ｎｍ～１００ｎｍ程度深くてよい。
　但し、第１主電極領域１１及び第２主電極領域１２の深さＤ１を深くするほど短チャネル効果が増大し、ドレイン電流をゲート電圧で制御することが困難となる。したがって、第１半導体素子１０１がＭＯＳＦＥＴやＭＩＳＦＥＴの場合においては、短チャネル効果の顕在化を抑制するために、第１主電極領域１１及び第２主電極領域１２の深さＤ１を、第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含めた深さＤ０と略同一に設定することが好ましい。なお、図３で定義される第１主電極領域１１及び第２主電極領域１２の深さＤ１を、第１ゲート絶縁膜１３の厚さを含まない寸法で定義される第１凸部１４２及び第２凸部１４３のみの深さと略同一に設定してもよい。また、第１主電極領域１１及び第２主電極領域１２の深さＤ１が、第１ゲート絶縁膜１３の厚さを含めた第１凸部１４２及び第２凸部１４３の深さＤ０と同一という場合には、必ずしも完全に同一である必要はなく、第１実施形態に係る半導体装置の特性に支障が生じない範囲内で略同一又は同程度の値であればよい。また、製造誤差程度の値の違いがあっても構わない。
　なお、第１半導体素子１０１がＭＩＳＳＩＴやＭＯＳＳＩＴの場合には、ＳＩＴは短チャネル効果を積極的に利用した半導体素子であるため、第１主電極領域１１及び第２主電極領域１２の深さＤ１を第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含めた深さＤ０よりも深くして、相互コンダクタンスｇｍを増大させてもよい。
　また、第１実施形態に係る半導体装置において、第１ゲート電極１４の水平部１４１の高さＨ１が、第１主電極領域１１及び第２主電極領域１２の深さＤ１以上に設定されている。例えば、第１ゲート電極１４の水平部１４１の高さＨ１は、第１主電極領域１１及び第２主電極領域１２の深さＤ１と略同一（例えばそれぞれ３００ｎｍ）である。第１実施形態に係る半導体装置の製造プロセスにおいて、第１主電極領域１１及び第２主電極領域１２を形成する際に、水平部１４１をイオン注入用マスクとして用いて、自己整合的に不純物をイオン注入する。この場合、水平部１４１の高さＨ１を、第１主電極領域１１及び第２主電極領域１２の深さＤ１以上に設定することにより、注入された不純物イオンが水平部１４１を突き抜けて第１チャネル領域１０ａまで到達することを防止することができる。
　一方、図３の右側に示した第２半導体素子１０２は、一般的なプレーナ型のｎチャネルＭＯＳＦＥＴで構成されている。第２半導体素子１０２は、半導体層１０の上部に設けられた第２導電型（ｐ型）のウェル領域１０ｂに設けられている。なお、半導体層１０が第２導電型（ｐ－型）のＳｉ基板で構成される場合には、第２半導体素子１０２は半導体層１０に設けられていてよい。第２半導体素子１０２は、ウェル領域１０ｂの上部に対向して設けられた第１導電型（ｎ＋型）の第３主電極領域（ソース領域）２１及び第１導電型（ｎ＋型）の第４主電極領域（ドレイン領域）２２を有する。第３主電極領域２１及び第４主電極領域２２の不純物濃度は、半導体層１０の不純物濃度よりも高い。
　第２半導体素子１０２は、第３主電極領域２１及び第４主電極領域２２に挟まれたウェル領域１０ｂの上面側であるチャネル領域（第２チャネル領域）上に第２ゲート絶縁膜２３を介して設けられた第２ゲート電極２４を更に備える。第２ゲート電極２４は、第２ゲート絶縁膜２３を介して、第２チャネル領域の表面ポテンシャルを静電的に制御することにより、第２チャネル領域に反転チャネルを形成する。第２ゲート電極２４のチャネル端部となる側壁には、シリコン窒化膜（Ｓｉ３Ｎ４膜）等からなる側壁絶縁膜２５が設けられている。
　第２半導体素子１０２の第３主電極領域２１及び第４主電極領域２２は、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２を形成する工程とは異なる独立した工程で作り分けられている。第２半導体素子１０２の第３主電極領域２１及び第４主電極領域２２の深さＤ２は、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２の深さＤ１と異なるように設定される。例えば、第２半導体素子１０２の第３主電極領域２１及び第４主電極領域２２の深さＤ２は、第１主電極領域１１及び第２主電極領域１２の深さＤ１よりも浅く設定する。第２半導体素子１０２の第３主電極領域２１及び第４主電極領域２２の深さＤ２は、例えば１００ｎｍ～２００ｎｍ程度であり、例えば１５０ｎｍ程度であってよい。
　例えば、第２半導体素子１０２が周辺回路のトランジスタである場合に、第２半導体素子１０２の第３主電極領域２１及び第４主電極領域２２を、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２とは独立した工程で作り分けることで、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２を深く設けた場合でも、第１半導体素子１０１が周辺回路の素子分離幅、ゲート長等の微細化に影響を与えることを防止することができる。
　第２半導体素子１０２の第２ゲート電極２４は、第１半導体素子１０１の第１ゲート電極１４を形成する工程とは異なる独立した工程で作り分けられている。第２ゲート電極２４の高さＨ２は、第１ゲート電極１４の水平部１４１の高さＨ１と異なるように設定されている。例えば、第２ゲート電極２４の高さＨ２は、第１ゲート電極１４の水平部１４１の高さＨ１よりも低く設定され、第１ゲート電極１４のように厚膜化しなくてよい。第２ゲート電極２４の高さＨ２は、例えば１００ｎｍ～２００ｎｍ程度であり、例えば１５０ｎｍ程度である。
　第２半導体素子１０２が周辺回路のトランジスタである場合等に、第２半導体素子１０２の第２ゲート電極２４を、第１半導体素子１０１の第１ゲート電極１４とは独立した工程で作り分けらることで、第１ゲート電極１４の水平部１４１の高さＨ１を高くしても、第１半導体素子１０１の影響を受けずに第２半導体素子１０２の第２ゲート電極２４のゲート長を微細化することができる。
　＜半導体装置の製造方法＞
　次に、図７Ａ～図１３を参照して、第１実施形態に係る半導体装置の製造方法の一例を、半導体装置に含まれる半導体素子の構造に着目して説明する。ここでは、図３の左側に示した第１半導体素子１０１に主に着目して説明する。図７Ａ、図８Ａ、図９Ａ、図１０～図１３は、図３のＡ－Ａ´方向から見た工程断面図であり、図７Ｂ、図８Ｂ、図９Ｂは、図３のＣ－Ｃ´から見た工程断面図である。
　まず、半導体層１０上に酸化膜等の食刻保護膜（第１食刻保護膜）４１を堆積する。そして、フォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより、第１及び第２活性領域を定義するように第１食刻保護膜４１をパターニングする。パターニングされた第１食刻保護膜４１をエッチング用マスクとして用いて、ＲＩＥ等のドライエッチングにより、図７Ａ及び図７Ｂに示すように、半導体層１０の上部に第１及び第２活性領域を残すように凹部（素子分離用凹部）３０を掘る。凹部３０により区画され、第１活性領域として露出した半導体層１０の上部が第１チャネル領域１０ａとなる。その後、第１食刻保護膜４１を除去する。
　次に、シャロートレンチアイソレーション（ＳＴＩ）の手法に沿って、半導体層１０のの凹部３０の内部に酸化膜等の素子分離絶縁膜１６を埋め込むことにより、図８Ａ及び図８Ｂに示すように、第１活性領域を区画するように素子分離絶縁膜１６を形成する。
　次に、ＣＶＤ法等により、第１チャネル領域１０ａ及び素子分離絶縁膜１６上に酸化膜等の新たな食刻保護膜（第２食刻保護膜）４２を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、第２食刻保護膜４２をパターニングする。パターニングされた第２食刻保護膜４２をエッチング用マスクとして用いて、ＲＩＥ等のドライエッチングにより、図９Ａ及び図９Ｂに示すように、素子分離絶縁膜１６の一部を選択的に除去して、第１チャネル領域１０ａの側面の両側が露出するように、一対の第１トレンチ３１及び第２トレンチ３２を互いに平行に掘る。一対の第１トレンチ３１及び第２トレンチ３２のそれぞれの垂直側壁に囲まれて第１チャネル領域１０ａが区画される。一対の第１トレンチ３１及び第２トレンチ３２は、素子分離絶縁膜１６を貫通して、素子分離絶縁膜１６の底部の半導体層１０の上面を露出させる。その後、第２食刻保護膜４２を除去する。
　次に、熱酸化法（ドライ酸化法）等により、一対の第１トレンチ３１及び第２トレンチ３２の内壁、第１チャネル領域１０ａの上面に第１ゲート絶縁膜１３として酸化膜を形成する。この第１半導体素子１０１の第１ゲート絶縁膜１３を形成する工程と同時に、図３に示した第２半導体素子１０２の第２ゲート絶縁膜２３も同じ膜厚で第２活性領域に形成する。更に、ＣＶＤ法等により、第１活性領域においては、一対の第１トレンチ３１及び第２トレンチ３２内を埋め込むように第１チャネル領域１０ａ及び素子分離絶縁膜１６上に第１ゲート絶縁膜１３を介してＤＯＰＯＳ層等の導電性材料層を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、第１ゲート絶縁膜１３及び導電性材料層の一部を選択的に除去する。この結果、図１０Ａ及び図１０Ｂに示すように、第１トレンチ３１及び第２トレンチ３２内に第１ゲート絶縁膜１３を介して埋め込まれた導電性材料層からなる第１凸部１４２及び第２凸部１４３と、半導体層１０上に第１ゲート絶縁膜１３を介して設けられた導電性材料層からなる水平部１４１とでＣ型レール状の第１ゲート電極１４を第１活性領域に形成する。
　また、第１半導体素子１０１の第１ゲート電極１４を形成する工程とは個別に、図３に示した第２半導体素子１０２の第２ゲート電極２４を形成する工程を、第２活性領域に対して行う。即ち、ＣＶＤ法等により、第２半導体素子１０２を形成する予定領域となる半導体層１０上に導電性材料層を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、導電性材料層の一部を選択的に除去して、図３に示した第２活性領域において、第２半導体素子１０２の第２ゲート電極２４を形成する。なお、第２半導体素子１０２の第２ゲート絶縁膜２３は、第１半導体素子１０１の第１ゲート絶縁膜１３と別個の工程で形成してもよい。
　次に、ＣＶＤ法等により、図１０Ａに示した半導体層１０及び水平部１４１上に拡張絶縁膜を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、水平部１４１のゲート長方向の両端に拡張絶縁膜が残留するように、拡張絶縁膜の一部を選択的に除去する。拡張絶縁膜の選択的エッチングにより、図１１に示すように、水平部１４１のゲート長方向の側壁に半蒲鉾型の側壁絶縁膜１５を形成する。
　次に、フォトレジスト膜４３を塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜４３をパターニングする。そして、図１２に示すように、パターニングされたフォトレジスト膜４３の開口部に対し、砒素イオン（７５Ａｓ＋）や燐イオン（３１Ｐ＋）等の第１導電型（ｎ型）を呈する不純物イオンを注入することにより、半導体層１０の上部にイオン注入領域１１ｘ，１２ｘを形成する。ｎ型を呈する不純物イオンの注入は、図１２に示すように、パターニングされたフォトレジスト膜４３の開口部の内部に露出した水平部１４１及び側壁絶縁膜１５をイオン注入用マスクとして用いて、自己整合的に実施される。この際、水平部１４１の高さＨ１が、図３で定義した深さＤ１以上に設定されているため、注入された不純物イオンが水平部１４１を突き抜けて第１チャネル領域１０ａまで到達することを防止することができる。その後、フォトレジスト膜４３を除去する。
　また、第２活性領域において図３に示した第２半導体素子１０２の第３主電極領域２１及び第４主電極領域２２を形成するために、新たなフォトレジスト膜を塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いてイオン注入を行う。この際、第１主電極領域１１及び第２主電極領域１２を形成するためのイオン注入の射影飛程Ｄ３よりも射影飛程が浅くなるように加速電圧を調整する。
　なお、水平部１４１の高さＨ１を、不純物を熱拡散した後の第１主電極領域１１及び第２主電極領域１２の深さＤ１以上に設定する代わりに、水平部１４１の高さＨ１を、図１２に定義する射影飛程Ｄ３以上に設定してもよい。射影飛程Ｄ３は、第１主電極領域１１及び第２主電極領域１２の深さＤ１よりも浅い。
　その後、熱処理により、イオン注入領域１１ｘ，１２ｘの不純物イオンを活性化させ、且つ活性化後の不純物元素を熱拡散させることにより、図１３に示すように第１主電極領域１１及び第２主電極領域１２を形成する。第１主電極領域１１及び第２主電極領域１２の深さＤ１は、第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含めた深さＤ０以上となる。また、この熱処理により、第２半導体素子１０２のイオン注入領域の不純物イオンを同時に活性化させ、且つ活性化後の不純物元素を同時に熱拡散させることにより、第３主電極領域２１及び第４主電極領域２２を形成する。その後、周知のメタライゼーション工程によりゲート配線、ソース電極、ドレイン電極等を形成することにより、図３に示した第１半導体素子１０１及び第２半導体素子１０２を回路素子の一部として含む半導体装置が完成する。
　第１実施形態に係る半導体装置の製造方法によれば、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２の深さＤ１を、第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含めた深さＤ０以上とすることにより、相互コンダクタンスｇｍを増大することができる第１半導体素子１０１を実現可能となる。
　更に、第１半導体素子１０１の第１ゲート電極１４を形成する工程と、第２半導体素子１０２の第２ゲート電極２４を形成する工程とを個別に行うため、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２の深さＤ１を深くした場合でも、第２半導体素子１０２の微細化に与える影響を防止することができる。
　更に、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２を形成するためのイオン注入工程と、第２半導体素子１０２の第３主電極領域２１及び第４主電極領域２２を形成するためのイオン注入工程とを個別に行うため、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２の深さＤ１を深くした場合でも、第２半導体素子１０２の微細化に与える影響を防止することができる。
　＜第１実施形態の変形例＞
　第１実施形態の変形例に係る半導体装置に含まれる第１半導体素子１０１は、図１４に示すように、低濃度ドープド・ドレイン（ＬＤＤ）構造を構成する点が、図３に示した第１実施形態に係る半導体装置の第１半導体素子１０１と異なる。図１４に示すように、第１主電極領域１１の上部には、低濃度張り出し領域（ＬＤＤ領域）となる第１エクステンション領域１１ａが設けられている。第１エクステンション領域１１ａの深さは、第１主電極領域１１の深さよりも浅く、第１エクステンション領域１１ａの不純物濃度は、第１主電極領域１１の不純物濃度よりも低い。第２主電極領域１２の上部には、低濃度張り出し領域となる第２エクステンション領域１２ａが設けられている。第２エクステンション領域１２ａの深さは、第２主電極領域１２の深さよりも浅く、第２エクステンション領域１２ａの不純物濃度は、第２主電極領域１２の不純物濃度よりも低い。
　図１４に示すように、第１エクステンション領域１１ａ及び第２エクステンション領域１２ａは、互いに対向してよりチャネル側に向かって迫り出し、水平部１４１の端部の下の領域と重複している。第１実施形態の変形例に係る半導体装置に含まれる半導体素子１０１は、第１エクステンション領域１１ａ及び第２エクステンション領域１２ａを備えてゲートオーバーラップ構造にしているので、より短チャネル効果の抑制に適した構造となる。第１実施形態の変形例に係る半導体装置に含まれる第１半導体素子１０１の他の構成は、図３～図６に示した第１実施形態に係る半導体装置の第１半導体素子１０１と同様であるので、重複した説明を省略する。
　（第２実施形態）
　＜半導体装置＞
　第２実施形態に係る半導体装置に含まれる半導体素子１０１は、図１５に示すように、半導体層１０の上部に第１チャネル領域１０ａを介して対向した第１主電極領域５１及び第２主電極領域５２を備える。図１５は、図４に示した第１実施形態に係る半導体装置の第１半導体素子１０１のＡ－Ａ´方向から見た断面図に対応する。
　図１５に示すように、第１主電極領域５１及び第２主電極領域５２の深さＤ１は、第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含めた深さＤ０（図５及び図６参照。）以上に設定されている点は、第１実施形態に係る第１半導体素子１０１と共通する。しかし、第２実施形態に係る半導体素子１０１では、第１主電極領域５１及び第２主電極領域５２が、選択ＣＶＤ法等の気相成長により形成されたＤＯＰＯＳからなる点が、第１実施形態に係る第１半導体素子１０１と異なる。なお、第１主電極領域５１及び第２主電極領域５２は、より高温で気相成長することによりエピタキシャル成長してもよく、ＤＯＰＯＳを熱処理してエピタキシャル成長層に近い結晶性に変換するようにしてもよい。又、第１主電極領域５１及び第２主電極領域５２を、結晶性の高いエピタキシャル成長層にするには、超高真空下における光励起分子層エピタキシャル成長の手法を用いてもよい。減圧ＣＶＤにおいて紫外線による光表面触媒効果を利用しても、第１主電極領域５１及び第２主電極領域５２を単結晶に近い結晶性にすることが可能である。
　第１ゲート電極１４は、第１実施形態に係る第１半導体素子１０１と同様に、半導体層１０の上部に第１ゲート絶縁膜１３を介して埋め込まれ、互いに平行な第１凸部１４２及び第２凸部１４３と、半導体層１０上に第１ゲート絶縁膜１３を介して設けられ、第１凸部１４２及び第２凸部１４３のそれぞれの上面を互いに接続する水平部１４１とを有する（図５及び図６等参照）。第１ゲート電極１４の水平部１４１上には層間絶縁膜１７が設けられている。
　水平部１４１の高さＨ１は、第１主電極領域５１及び第２主電極領域５２の深さＤ１以上であってよく、第１主電極領域５１及び第２主電極領域５２の深さＤ１と同一であってもよい。第１ゲート電極１４の水平部１４１の高さＨ１は、第１主電極領域５１及び第２主電極領域５２の深さＤ１より低くてもよい。
　第２実施形態に係る第１半導体素子１０１の他の構成は、図３～図６に示した第１実施形態に係る第１半導体素子１０１と同様であるので、重複した説明を省略する。また、第２実施形態に係る半導体装置に含まれる第２半導体素子の構成は、図３に示した第１実施形態に係る半導体装置に含まれる第２半導体素子１０２と同様であるので、重複した説明を省略する。
　第２実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、第１半導体素子１０１の第１主電極領域５１及び第２主電極領域５２の深さＤ１が、第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含めた深さＤ０以上に設定されている。このため、第１半導体素子１０１の相互コンダクタンスｇｍを増大させることができる。
　更に、第１主電極領域５１及び第２主電極領域５２は、選択ＣＶＤ法等の気相成長の手法により形成されている。このため、第１ゲート電極１４の水平部１４１の高さＨ１を第１主電極領域５１及び第２主電極領域５２の深さＤ１以上としなくても、第２実施形態に係る半導体装置の製造プロセスにおいて、第１主電極領域５１及び第２主電極領域５２を形成するために注入された不純物イオンが水平部１４１を突き抜けて第１チャネル領域１０ａまで到達することを防止することができる。即ち、気相成長の際、所望の導電型の不純物を添加するようにドーピングガスを用いているので、第１主電極領域５１及び第２主電極領域５２を形成するためのイオン注入の工程が不要である。第１主電極領域５１及び第２主電極領域５２がｎ型であればフォスフィン（ＰＨ３）やアルシン（ＡｓＨ３）をドーピングガスとして用いることができる。
　＜比較例＞
　ここで、比較例に係る半導体装置を説明する。比較例に係る半導体装置に含まれる半導体素子は、図１６に示すように、イオン注入及び注入後の熱処理により形成された第１主電極領域５１ｘ及び第２主電極領域５２ｘを備える点が、図１５に示した第２実施形態に係る半導体装置に含まれる第１半導体素子１０１と異なる。比較例に係る半導体装置では、第１主電極領域５１ｘ及び第２主電極領域５２ｘを形成するためのイオン注入により結晶ダメージが導入され、その後の熱処理により、第１主電極領域５１ｘ及び第２主電極領域５２ｘの下方に位置する半導体層１０に不純物が偏析し、転位ループ等のエンド・オブ・レンジ（ＥＯＲ）欠陥が発生する。ＥＯＲ欠陥により、不純物の活性化が不十分となり、部分的に高抵抗化層を形成し、コンタクト抵抗を増大させる場合がある。
　比較例に係る半導体装置に対して、第２実施形態に係る半導体装置に含まれる第１半導体素子１０１は、図１５に示すように、第１主電極領域５１及び第２主電極領域５２が気相成長により形成されているため、第１主電極領域５１及び第２主電極領域５２の下にＥＯＲ欠陥を有しない。気相成長法を用いることより、ＥＯＲ欠陥に基づく高抵抗化を抑制し、半導体層１０における抵抗やコンタクト抵抗の低抵抗化を図ることができる。ＥＯＲ欠陥の有無は、透過型電子顕微鏡（ＴＥＭ）により確認することができる。
　更に、第２実施形態に係る半導体装置によれば、第１主電極領域５１及び第２主電極領域５２は、気相成長により形成されている。気相成長法を用いているため、第１ゲート電極１４の水平部１４１の高さＨ１を第１主電極領域５１及び第２主電極領域５２の深さＤ１以上としなくても、第１主電極領域及び第２主電極領域を注入された不純物イオンが水平部１４１を突き抜けて第１チャネル領域１０ａまで到達することを防止することができる。
　＜半導体装置の製造方法＞
　次に、図１７～図２１等を参照して、第２実施形態に係る半導体装置の製造方法の一例を、図１５に示した半導体装置に含まれる第１半導体素子１０１の構造に着目して説明する。
　第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と、図１０Ａ及び図１０Ｂに示した手順までは同様である。次に、図１７に示すように、ＣＶＤ法及びドライエッチング等により、水平部１４１の上面に層間絶縁膜１７を形成すると共に、水平部１４１のゲート長方向の両端面に側壁絶縁膜１５を形成する。
　次に、ＣＶＤ法等により、図１８に示すように、酸化膜等からなるハードマスク用絶縁膜４４を堆積する。次に、ハードマスク用絶縁膜４４上にフォトレジスト膜４５を塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜４５をパターニングする。パターニングされたフォトレジスト膜４５をエッチング用マスクとして用いて、ハードマスク用絶縁膜４４をパターニングし、図１９に示すように、パターニングされたハードマスク用絶縁膜４４からなるハードマスクを形成する。その後、フォトレジスト膜４５を除去する。
　次に、ハードマスク４４、層間絶縁膜１７及び側壁絶縁膜１５をエッチング用マスクとして用いて自己整合的に、ＲＩＥ等のドライエッチングにより、半導体層１０の一部を除去する。この結果、図２０に示すように、半導体層１０の上部に矩形の第３トレンチ（第１井戸型溝部）６１及び第４トレンチ（第２井戸型溝部）６２を対向して形成する。
　次に、図２１に示すように、第３トレンチ６１及び第４トレンチ６２内のそれぞれにシリコン層を選択的に気相成長（気相堆積）させることにより、第１主電極領域５１及び第２主電極領域５２を形成する。その後、ハードマスク４４を除去する。気相成長の成長条件により、シリコン層はエピタキシャル成長層（単結晶層）、ポリシリコン層（多結晶層）、アモルファス層（非晶質層）になる。気相成長の際のオートドーピングによる拡散もあるので、ドーピング領域は側壁絶縁膜１５の下方まで横方向拡散する。その後、周知のメタライゼーション工程によりゲート配線、ソース電極、ドレイン電極等を形成することにより、図１５に示した第１半導体素子１０１を回路素子の一部として含む第２実施形態に係る半導体装置が完成する。
　第２実施形態に係る半導体装置の製造方法によれば、第１主電極領域５１及び第２主電極領域５２を、それぞれ第３トレンチ６１及び第４トレンチ６２の内部に気相成長（気相堆積）することにより形成している。即ち、イオン注入を用いて第１主電極領域及び第２主電極領域を形成する場合における、注入された不純物イオンが水平部１４１を突き抜けて第１チャネル領域１０ａに到達するという問題点を、第２実施形態に係る半導体装置の製造方法は解消することができる。
　＜第２実施形態の変形例＞
　第２実施形態の変形例に係る半導体装置の製造方法として、第１主電極領域５１及び第２主電極領域５２をドーピングガスを用いて気相成長（ドーピング成長）するのみでは、第１主電極領域５１及び第２主電極領域５２の不純物濃度が不足する場合に、第１主電極領域５１及び第２主電極領域５２の不純物濃度を高める方法を説明する。
　第２実施形態の変形例に係る半導体装置の製造方法は、第２実施形態に係る半導体装置の製造方法の図２０に示した手順までは同様である。次に、プラズマドーピング又は固相拡散等により、第３トレンチ６１及び第４トレンチ６２の底面及び側面に、砒素（Ａｓ）や燐（Ｐ）等の第１導電型（ｎ型）の不純物をドープする。この結果、図２２に示すように、第１主電極領域５１及び第２主電極領域５２の一部となる第１導電型（ｎ＋型）の第１ドーピング領域５１ａ，５２ａを形成する。
　次に、第３トレンチ６１及び第４トレンチ６２内にシリコン層を埋め込むように選択的に気相成長させることにより、図２３に示すように、第１主電極領域５１及び第２主電極領域５２の一部となる第１導電型（ｎ＋型）の第２ドーピング領域５１ｂ，５２ｂを形成する。
　次に、図２４に示すように、ハードマスク４４、層間絶縁膜１７及び側壁絶縁膜１５をイオン注入用マスクとして用いて、第２ドーピング領域５１ｂ，５２ｂの上面に対して、砒素イオン（７５Ａｓ＋）や燐イオン（３１Ｐ＋）等の第１導電型（ｎ型）を呈する不純物イオンの注入を浅い射影飛程で行う。その後、熱処理を行い、不純物イオンを活性化させて熱拡散させることにより、図２５に示すように、第１主電極領域５１及び第２主電極領域５２の一部となる第１導電型（ｎ＋型）の第３ドーピング領域５１ｃ，５２ｃを形成する。この結果、第１ドーピング領域５１ａ、第２ドーピング領域５１ｂ及び第３ドーピング領域５１ｃからなる第１主電極領域（５１ａ，５１ｂ，５１ｃ）が形成されると共に、第１ドーピング領域５２ａ、第２ドーピング領域５２ｂ及び第３ドーピング領域５２ｃからなる第２主電極領域（５２ａ，５２ｂ，５２ｃ）が形成される。その後、ハードマスク４４を除去する。
　第２実施形態の変形例に係る半導体装置の製造方法によれば、第１主電極領域５１及び第２主電極領域５２の一部となる第２ドーピング領域５１ｂ，５２ｂを気相成長する前に、プラズマドーピング等により第１主電極領域５１及び第２主電極領域５２の一部となる第１ドーピング領域５１ａ，５２ａを形成する。このため、第１主電極領域５１及び第２主電極領域５２を気相成長するのみの場合と比較して、第１主電極領域（５１ａ，５１ｂ，５１ｃ）及び第２主電極領域（５２ａ，５２ｂ，５２ｃ）の不純物濃度、、特に第１ドーピング領域５１ａ，５２ａの不純物濃度を高めることができる。
　更に、第１主電極領域５１及び第２主電極領域５２の一部となる第２ドーピング領域５１ｂ，５２ｂを気相成長法した後に、第２ドーピング領域５１ｂ，５２ｂの上面に対して浅いイオン注入及び注入後の熱処理を行うことにより、第１主電極領域５１及び第２主電極領域５２の一部となる第３ドーピング領域５１ｃ，５２ｃを形成する。このため、第１主電極領域５１及び第２主電極領域５２を気相成長するのみの場合と比較して、第１主電極領域（５１ａ，５１ｂ，５１ｃ）及び第２主電極領域（５２ａ，５２ｂ，５２ｃ）の不純物濃度、特に第３ドーピング領域５１ｃ，５２ｃの不純物濃度を高めることができる。
　なお、第２実施形態の変形例に係る半導体装置の製造方法として、図２２に示した第１ドーピング領域５１ａ，５２ａを形成する工程と、図２４及び図２５に示した第３ドーピング領域５１ｃ，５２ｃを形成する工程のいずれも行う場合を例示した。しかし、図２２に示した第１ドーピング領域５１ａ，５２ａを形成する工程と、図２４及び図２５に示した第３ドーピング領域５１ｃ，５２ｃを形成する工程のいずれか一方の工程のみを行い、他方の工程を行わなくてもよい。
　（その他の実施形態）
　上記のように、本技術は第１及び第２実施形態及び各変形例によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
　例えば、第１及び第２実施形態に係る半導体装置は、例えば、デジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話等、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。例えば、図２６に示す電子機器（カメラ）に適用することができる。図２６に示す電子機器は、例えば、静止画または動画を撮影可能なビデオカメラであり、半導体装置２００と、光学系（光学レンズ）２０１と、シャッタ装置２０２と、半導体装置２００及びシャッタ装置２０２を駆動する駆動部２０４と、信号処理部２０３とを有する。
　半導体装置２００は、第１及び第２実施形態に係る半導体装置を適用可能である。光学系２０１は、被写体からの像光（入射光）を半導体装置２００の画素領域１へ導く。この光学系２０１は、複数の光学レンズから構成されていてもよい。シャッタ装置２０２は、半導体装置２００への光照射期間及び遮光期間を制御する。駆動部２０４は、半導体装置２００の転送動作及びシャッタ装置２０２のシャッタ動作を制御する。信号処理部２０３は、半導体装置２００から出力された信号に対し、各種の信号処理を行う。信号処理後の映像信号は、メモリ等の記憶媒体に記憶されるか、或いは、モニタ等に出力される。
　また、第１及び第２実施形態に係る半導体装置では、第１半導体素子１０１が増幅トランジスタである場合を例示したが、第１半導体素子１０１は増幅トランジスタ以外の転送トランジスタ等の画素トランジスタであってもよい。また、第１半導体素子１０１は、画素トランジスタ以外の周辺回路のアナログトランジスタにも使用可能である。第１半導体素子１０１が周辺回路のアナログトランジスタの場合には、第１主電極領域５１及び第２主電極領域５２の深さＤ１を第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含めた深さＤ０以上とすることにより、ｓファクタ（ｓ値）を低減することができる。
また、第１及び第２実施形態に係る半導体装置では、半導体層１０がＳｉ基板である場合を例示したが、Ｓｉ基板の代わりに、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ガリウム砒素（ＧａＡｓ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）基板を使用してもよい。
　このように、上記の実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本技術の技術的範囲は上記の例示的説明から妥当な、特許請求の範囲に係る発明特定事項によってのみ定められるものである。
　なお、本技術は、以下のような構成を取ることができる。
（１）
　半導体層と、
　前記半導体層の上部に設けられたチャネル領域と、
　前記チャネル領域のチャネル長方向の両端側に対向して設けられた第１及び第２主電極領域と、
　前記チャネル領域のチャネル幅方向の互いに対向する側面の両側に設けられた第１及び第２トレンチの内壁、並びに前記チャネル領域の上面に設けられたゲート絶縁膜と、
　前記ゲート絶縁膜を介して前記第１トレンチに埋め込まれた第１凸部、前記ゲート絶縁膜を介して前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極と、
　を備え、
　前記第１及び第２主電極領域の深さが、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一である、半導体素子。
（２）
　前記水平部の高さが、前記第１及び第２主電極領域の深さ以上である、（１）に記載の半導体素子。
（３）
　前記第１及び第２主電極領域の直下に位置する前記半導体層にエンド・オブ・レンジ欠陥を有さない、（１）又は（２）に記載の半導体素子。
（４）
　半導体層と、前記半導体層の上部に設けられたチャネル領域と、前記チャネル領域のチャネル長方向の両端側に対向して設けられた第１及び第２主電極領域と、前記チャネル領域のチャネル幅方向の互いに対向する側面の両側に設けられた第１及び第２トレンチの内壁、並びに前記チャネル領域の上面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１トレンチに埋め込まれた第１凸部、前記ゲート絶縁膜を介して前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極とを有する第１半導体素子と、
　前記半導体層の上部に対向して設けられた第３及び第４主電極領域、前記第３及び第４主電極領域に挟まれた前記半導体層上に第２ゲート絶縁膜を介して設けられた第２ゲート電極とを有する第２半導体素子と、
　を備え、
　前記第１及び第２主電極領域の深さが、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一である、半導体装置。
（５）
　前記第３及び第４主電極領域の深さが、前記第１及び第２主電極領域の深さよりも浅い、（４）に記載の半導体装置。
（６）
　前記第２ゲート電極の高さが、前記水平部の高さよりも低い、（４）又は（５）に記載の半導体装置。
（７）
　前記第１半導体素子が、固体撮像装置の画素に含まれる増幅トランジスタであり、
　前記第２半導体素子が、前記固体撮像装置の周辺回路に含まれるトランジスタである、
　（４）～（６）のいずれかに記載の半導体装置。
（８）
　半導体層の上部に凹部を掘り、前記凹部で区画されたチャネル領域を形成する工程と、
　前記凹部に素子分離絶縁膜を埋め込む工程と、
　前記素子分離絶縁膜を選択的に除去して、前記チャネル領域のチャネル幅方向の互いに対向する側面を露出する第１及び第２トレンチを掘る工程と、
　前記第１及び第２トレンチの内壁、並びに前記チャネル領域の上面にゲート絶縁膜を形成する工程と、
　前記ゲート絶縁膜を介して前記第１及び第２トレンチに導電性材料層を埋め込み、前記第１トレンチに埋め込まれた第１凸部、前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極を形成する工程と、
　前記チャネル領域のチャネル長方向の両端側を挟んで互いに対向する第１及び第２主電極領域を、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一の深さで形成する工程と、
　を含む、半導体素子の製造方法。
（９）
　前記第１及び第２主電極領域を形成する工程は、
　前記半導体層の上面に不純物イオンを注入する手順と、
　前記不純物イオンを熱処理により活性化させる手順と、
　を含み、
　前記不純物イオンの射影飛程よりも、前記水平部の厚さを厚くする、（８）に記載の半導体素子の製造方法。
（１０）
　前記第１及び第２主電極領域を形成する工程は、
　前記チャネル領域のチャネル長方向の両端側に、互いに対向して第３及び第４トレンチを掘る手順と、
　前記第３及び第４トレンチ内に導電性材料層を気相成長で埋め込むことにより、前記第１及び第２主電極領域を形成する手順と、
　を含む、（８）に記載の半導体素子の製造方法。
（１１）
　前記気相成長で埋め込む手順の前に、前記第３及び第４トレンチの底面及び側面に、前記第１及び第２主電極領域と同一導電型を呈する不純物を熱拡散で添加する手順を更に含む、（１０）に記載の半導体素子の製造方法。
（１２）
　前記気相成長で埋め込む手順の後に、
　前記第１及び第２主電極領域と同一導電型を呈する不純物イオンを、前記第１及び第２主電極領域の上面に注入する手順と、
　前記不純物イオンを熱処理により活性化させる手順と、
　を更に含む、（１０）又は（１１）に記載の半導体素子の製造方法。
（１３）
　半導体層の上部に凹部を掘り、前記凹部で区画されたチャネル領域を形成する工程と、
　前記凹部に素子分離絶縁膜を埋め込む工程と、　前記素子分離絶縁膜を選択的に除去して、前記チャネル領域のチャネル幅方向の互いに対向する側面を露出する第１及び第２トレンチを掘る工程と、
　前記第１及び第２トレンチの内壁、並びに前記チャネル領域の上面にゲート絶縁膜を形成する工程と、
　前記ゲート絶縁膜を介して前記第１及び第２トレンチに導電性材料層を埋め込み、前記第１トレンチに埋め込まれた第１凸部、前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極を形成する工程と、
　前記チャネル領域のチャネル長方向の両端側を挟んで互いに対向する第１及び第２主電極領域を、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一の深さで形成する工程と、
　前記半導体層上に前記ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
　前記第２ゲート電極の下方の前記半導体層を挟んで互いに対向する第３及び第４主電極領域を、前記第１及び第２主電極領域とは異なる深さで形成する工程と、
　を含む、半導体装置の製造方法。
　１…画素領域、２…画素、３…垂直駆動回路、４…カラム信号処理回路、５…水平駆動回路、６…出力回路、７…制御回路、８ａ…画素駆動配線、８ｂ…垂直信号線、９…水平信号線、１０…半導体層、１０ａ…チャネル領域、１０ｂ…ウェル領域、１１，１２…主電極領域、１１ａ，１２ａ…エクステンション領域、１１ｘ，１２ｘ…イオン注入領域、１３…ゲート絶縁膜、１４…ゲート電極、１５…側壁絶縁膜、１６…素子分離絶縁膜、１７…層間絶縁膜、２１，２２…主電極領域、２３…ゲート絶縁膜、２４…ゲート電極、３０…凹部、３１，３２…トレンチ、４１，４２…食刻保護膜、４３，４５…フォトレジスト膜、４４…ハードマスク、５１，５１ｘ，５２，５２ｘ…主電極領域、５１ａ，５１ｂ，５１ｃ，５２ａ，５２ｂ，５２ｃ…ドーピング領域、６１，６２…トレンチ、１０１，１０２…半導体素子、１４１…水平部、１４２，１４３…凸部、２００…半導体装置、２０１…光学系、２０２…シャッタ装置、２０３…信号処理部、２０４…駆動部

Claims (13)

  1. 　半導体層と、
    　前記半導体層の上部に設けられたチャネル領域と、
    　前記チャネル領域のチャネル長方向の両端側に対向して設けられた第１及び第２主電極領域と、
    　前記チャネル領域のチャネル幅方向の互いに対向する側面の両側に設けられた第１及び第２トレンチの内壁、並びに前記チャネル領域の上面に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜を介して前記第１トレンチに埋め込まれた第１凸部、前記ゲート絶縁膜を介して前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極と、
    　を備え、
    　前記第１及び第２主電極領域の深さが、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一である、半導体素子。
  2. 　前記水平部の高さが、前記第１及び第２主電極領域の深さ以上である、請求項１に記載の半導体素子。
  3. 　前記第１及び第２主電極領域の直下に位置する前記半導体層にエンド・オブ・レンジ欠陥を有さない、請求項１に記載の半導体素子。
  4. 　半導体層と、前記半導体層の上部に設けられたチャネル領域と、前記チャネル領域のチャネル長方向の両端側に対向して設けられた第１及び第２主電極領域と、前記チャネル領域のチャネル幅方向の互いに対向する側面の両側に設けられた第１及び第２トレンチの内壁、並びに前記チャネル領域の上面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１トレンチに埋め込まれた第１凸部、前記ゲート絶縁膜を介して前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極とを有する第１半導体素子と、
    　前記半導体層の上部に対向して設けられた第３及び第４主電極領域、前記第３及び第４主電極領域に挟まれた前記半導体層上に第２ゲート絶縁膜を介して設けられた第２ゲート電極とを有する第２半導体素子と、
    　を備え、
    　前記第１及び第２主電極領域の深さが、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一である、半導体装置。
  5. 　前記第３及び第４主電極領域の深さが、前記第１及び第２主電極領域の深さよりも浅い、請求項４に記載の半導体装置。
  6. 　前記第２ゲート電極の高さが、前記水平部の高さよりも低い、請求項４に記載の半導体装置。
  7. 　前記第１半導体素子が、固体撮像装置の画素に含まれる増幅トランジスタであり、
    　前記第２半導体素子が、前記固体撮像装置の周辺回路に含まれるトランジスタである、
    　請求項４に記載の半導体装置。
  8. 　半導体層の上部に凹部を掘り、前記凹部で区画されたチャネル領域を形成する工程と、
    　前記凹部に素子分離絶縁膜を埋め込む工程と、
    　前記素子分離絶縁膜を選択的に除去して、前記チャネル領域のチャネル幅方向の互いに対向する側面を露出する第１及び第２トレンチを掘る工程と、
    　前記第１及び第２トレンチの内壁、並びに前記チャネル領域の上面にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜を介して前記第１及び第２トレンチに導電性材料層を埋め込み、前記第１トレンチに埋め込まれた第１凸部、前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極を形成する工程と、
    　前記チャネル領域のチャネル長方向の両端側を挟んで互いに対向する第１及び第２主電極領域を、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一の深さで形成する工程と、
    　を含む、半導体素子の製造方法。
  9. 　前記第１及び第２主電極領域を形成する工程は、
    　前記半導体層の上面に不純物イオンを注入する手順と、
    　前記不純物イオンを熱処理により活性化させる手順と、
    　を含み、
    　前記不純物イオンの射影飛程よりも、前記水平部の厚さを厚くする、請求項８に記載の半導体素子の製造方法。
  10. 　前記第１及び第２主電極領域を形成する工程は、
    　前記チャネル領域のチャネル長方向の両端側に、互いに対向して第３及び第４トレンチを掘る手順と、
    　前記第３及び第４トレンチ内に導電性材料層を気相成長で埋め込むことにより、前記第１及び第２主電極領域を形成する手順と、
    　を含む、請求項８に記載の半導体素子の製造方法。
  11. 　前記気相成長で埋め込む手順の前に、前記第３及び第４トレンチの底面及び側面に、前記第１及び第２主電極領域と同一導電型を呈する不純物を熱拡散で添加する手順を更に含む、請求項１０に記載の半導体素子の製造方法。
  12. 　前記気相成長で埋め込む手順の後に、
    　前記第１及び第２主電極領域と同一導電型を呈する不純物イオンを、前記第１及び第２主電極領域の上面に注入する手順と、
    　前記不純物イオンを熱処理により活性化させる手順と、
    　を更に含む、請求項１０に記載の半導体素子の製造方法。
  13. 　半導体層の上部に凹部を掘り、前記凹部で区画されたチャネル領域を形成する工程と、
    　前記凹部に素子分離絶縁膜を埋め込む工程と、
    　前記素子分離絶縁膜を選択的に除去して、前記チャネル領域のチャネル幅方向の互いに対向する側面を露出する第１及び第２トレンチを掘る工程と、
    　前記第１及び第２トレンチの内壁、並びに前記チャネル領域の上面にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜を介して前記第１及び第２トレンチに導電性材料層を埋め込み、前記第１トレンチに埋め込まれた第１凸部、前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極を形成する工程と、
    　前記チャネル領域のチャネル長方向の両端側を挟んで互いに対向する第１及び第２主電極領域を、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一の深さで形成する工程と、
    　前記半導体層上に前記ゲート絶縁膜を介して第２ゲート電極を形成する工程と、　前記第２ゲート電極の下方の前記半導体層を挟んで互いに対向する第３及び第４主電極領域を、前記第１及び第２主電極領域とは異なる深さで形成する工程と、
    　を含む、半導体装置の製造方法。
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