WO2020177473A1 - 移位寄存器单元、栅极驱动电路及其控制方法和显示装置 - Google Patents

移位寄存器单元、栅极驱动电路及其控制方法和显示装置 Download PDF

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WO2020177473A1
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signal
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terminal
control
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袁志东
李永谦
袁粲
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京东方科技集团股份有限公司
合肥京东方卓印科技有限公司
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Definitions

  • the first shift register includes:
  • the second shift register includes:
  • the second control circuit is connected to the input signal terminal and the reset signal terminal, and the second control circuit is configured to control the pull-up node and the first shift register of the second shift register according to the signals of the input signal terminal and the reset signal terminal. 2. the potential of the pull-down node of the shift register;
  • the third output circuit is connected to the third clock signal terminal, the pull-up node of the second shift register and the pull-down node of the second shift register, and the third output circuit is configured to A third output signal is generated based on the signal of the third clock signal terminal under the control of the potential of the pull-up node of the second shift register and the pull-down node of the second shift register.
  • the shift register unit further includes: a third control circuit connected to the first control signal terminal, the second control signal terminal and the input signal terminal, and the third control circuit is configured to be connected to the input signal terminal.
  • the third control circuit is configured to be connected to the input signal terminal.
  • the first output circuit includes a first transistor and a second transistor, wherein the gate of the first transistor is connected to the pull-up node of the first shift register, and the first electrode of the first transistor Is connected to the first clock signal terminal, the second electrode of the first transistor is connected to the first output signal terminal for outputting the first output signal, and the gate of the second transistor is connected to the first output signal.
  • a pull-down node of a shift register, the first pole of the second transistor is connected to the reference signal terminal, and the second pole of the second transistor is connected to the first output signal terminal;
  • the gate of the fifth transistor is connected to the pull-up node of the second shift register, the first electrode of the fifth transistor is connected to the third clock signal terminal, and the second electrode of the fifth transistor is Connected to a third output signal terminal for outputting the third output signal,
  • the gate of the sixth transistor is connected to the pull-down node of the second shift register, the first electrode of the sixth transistor is connected to the reference signal terminal, and the second electrode of the sixth transistor is connected to the first Three output signal terminals.
  • the third control circuit includes: a seventh transistor, an eighth transistor and a capacitor,
  • the gate of the eighth transistor is connected to the first control signal terminal, the first electrode of the eighth transistor is connected to the input signal terminal, and the second electrode of the eighth transistor is connected to the seventh terminal.
  • the gate of the transistor is connected to the first control signal terminal, the first electrode of the eighth transistor is connected to the input signal terminal, and the second electrode of the eighth transistor is connected to the seventh terminal.
  • a gate driving circuit including the above-mentioned shift register unit in N stages cascaded, wherein,
  • the input signal terminal of the nth stage shift register unit is connected to the second output signal terminal of the n-1 stage shift register unit, and the reset signal terminal of the nth stage shift register unit is connected to the n+1 stage shift register unit.
  • the second output signal terminal of the bit register unit where n and N are integers, N ⁇ 4, and 2 ⁇ n ⁇ N-1;
  • the N-stage cascaded shift register unit includes multiple groups of shift register units, and each group of shift register units includes a cascaded first shift register unit, a second shift register unit, and a third shift register unit.
  • the fourth shift register unit where
  • the first clock signal end of the second shift register unit and the fourth shift register unit are connected to receive the first clock signal, and the second clock signal end of the second shift register unit and the fourth shift register unit are connected to receive the first clock signal.
  • Two clock signals, the third clock signal of the second shift register unit and the fourth shift register unit are connected as a terminal to receive the third clock signal;
  • the first clock signal terminals of the first shift register unit and the third shift register unit are connected to receive the fourth clock signal, and the second clock signal terminals of the first shift register unit and the third shift register unit are connected to receive the fourth clock signal.
  • Five clock signals, the third clock signal ends of the first shift register unit and the third shift register unit are connected to receive the sixth clock signal.
  • the display device further includes a plurality of pixel units arranged in 2N rows, each pixel unit has a first control terminal and a second control terminal, wherein,
  • the nth stage shift register unit is connected to the 2n-1th row pixel unit and the 2nth row pixel unit, wherein the first output signal terminal of the nth stage shift register unit is connected to the first control of the 2n-1th row pixel unit
  • the second output signal terminal of the n-th stage shift register unit is connected to the second control terminal of the 2n-1th row of pixel units and the second control terminal of the 2nth row of pixel units.
  • the three output signal terminals are connected to the first control terminal of the pixel unit of the 2nth row.
  • a third clock signal is applied to the third clock signal terminal, so that the second shift register generates a third output signal based on the third clock signal under the control of the input signal.
  • the first clock signal, the second clock signal, and the third clock signal are pulse signals with the same period, and the pulse widths of the first clock signal and the third clock signal are the first One half of the pulse width of the two clock signals makes the second output signal generated by the shift register unit consistent with the superposition of the first output signal and the third output signal.
  • the input signal is at the first level to pull up the potentials of the pull-up node of the first shift register and the pull-up node of the second shift register to the first potential;
  • the first control signal is at the first level, so that the third control signal
  • the circuit stores voltage; and, in the blanking phase, the third control circuit uses the stored voltage to control the shift register unit to generate a first output signal, a second output signal, and a third output signal as sensing control signals.
  • the blanking phase includes a fourth period and a fifth period, and controlling the shift register unit in the blanking phase to generate a first output signal, a second output signal, and a third output signal as a sensing control signal includes :
  • the second control signal is at a first level
  • the first control signal is at a third level lower than the second level, so that the third control circuit uses the stored Pull up the potentials of the pull-up node of the first shift register and the pull-up node of the second shift register to a first potential;
  • the second control signal is at a second level
  • the first control signal is at a third level lower than the second level
  • the pull-up of the first shift register The potential of the node makes the first shift register output the signal of the first clock signal terminal as the first output signal and output the signal of the second clock signal terminal as the second output signal.
  • the pull-up node of the second shift register The potential of the second shift register causes the second shift register to output the signal of the third clock signal terminal as the third output signal.
  • the duration of the fourth period is greater than the duration of the first period.
  • a method for controlling the above-mentioned gate driving circuit including: applying a first clock signal, a second clock signal, a third clock signal, and a fourth clock signal to the gate driving circuit.
  • the clock signal, the fifth clock signal and the sixth clock signal enable each shift register unit to generate a first output signal, a second output signal, and a third output signal, wherein,
  • the first output signal, the second output signal and the third output signal generated by the n+1th stage shift register unit are respectively relative to the first output signal, the second output signal and the third output generated by the nth stage shift register unit Signal shift;
  • the second output signal generated by each shift register unit is consistent with the superposition of the first output signal and the third output signal generated by the shift register unit.
  • the first clock signal, the second clock signal, and the third clock signal are pulse signals with the same period, and the pulse width of the first clock signal and the third clock signal is half of the pulse width of the second clock signal One;
  • the fifth clock signal and the second clock signal have the same waveform, and the fifth clock signal has a shift of one-half period relative to the second clock signal;
  • the fourth clock signal and the first clock signal have the same waveform and the fourth clock signal has a shift of one-half period relative to the first clock signal;
  • the sixth clock signal and the third clock signal have the same waveform and the sixth clock signal has a shift of one-half period relative to the third clock signal.
  • the display phase includes a first period, a second period, and a third period, where
  • the input signal terminal is at the first potential, so as to pull up the potential of the pull-up node of the first shift register and the second shift register to the first potential;
  • the first clock signal terminal and the second clock signal terminal are at the first potential, and the potential of the pull-up node of the first shift register makes the first shift register output the first output signal and the first output signal of the first level.
  • the second clock signal terminal maintains the first potential
  • the first clock signal terminal changes from the first potential to the second potential
  • the third clock signal terminal is at the first potential
  • the pull-up node of the first shift register The potential of the first shift register causes the first shift register to output the second output signal of the first level and the first output signal of the second level
  • the potential of the pull-up node of the second shift register causes the second shift register to output the first voltage Flat third output signal.
  • each shift register unit further includes a third control circuit
  • the control method further includes: applying a first control signal and a second control signal to the third control circuit of each shift register unit, so that if in the display stage When the input signal applied to one of the shift register units and the second control signal are at the first level at the same time, the shift register unit is controlled to generate the first output signal, the second output signal, and the third output signal in the blanking stage As a sensing control signal.
  • the first control signal terminal is at the first potential, so that the third control circuit of the shift register unit Storage voltage
  • the third control circuit of the shift register unit uses the stored voltage to control the shift register unit to generate a first output signal, a second output signal, and a third output signal as sensing control signals.
  • the blanking phase includes a fourth period and a fifth period, and controlling the shift register unit to generate a first output signal, a second output signal, and a third output signal as a sensing control signal during the blanking phase includes:
  • the second control signal is at a first level
  • the first control signal is at a third level lower than the second level, so that the third control of the shift register unit
  • the circuit uses the stored voltage to pull up the potentials of the pull-up nodes of the first shift register and the second shift register of the shift register unit to the first potential;
  • the second control signal is at the second level
  • the first control signal is at the third level lower than the second level
  • the pull-up node of the first shift register The potential causes the first shift register to output the signal at the first clock signal terminal as the first output signal and output the signal at the second clock signal terminal as the second output signal
  • the potential of the pull-up node of the second shift register The second shift register is made to output the signal of the third clock signal terminal as the third output signal.
  • the fifth clock signal is at the first level
  • the fourth clock signal is at the beginning of the fifth period and at the end of the fifth period.
  • the first half of the phase is at the first level
  • the sixth clock signal is at the first level at the first half of the beginning of the fifth period and the second half of the end of the fifth period
  • the second clock signal is at the second electrical level.
  • the first clock signal is the same as the fourth clock signal
  • the third clock signal is the same as the sixth clock signal
  • the fifth clock signal is at the second level
  • the sixth clock signal is at the beginning of the fifth period and at the end of the fifth period.
  • the first half of is at the first level
  • the fourth clock signal is at the first level in the first half of the beginning of the fifth period and the second half of the end of the fifth period
  • the second clock signal is at the first level
  • the first clock signal is the same as the fourth clock signal
  • the third clock signal is the same as the sixth clock signal.
  • Figure 1 shows a schematic diagram of a pixel circuit.
  • Fig. 2 shows a schematic diagram of a display device.
  • Fig. 3 shows a schematic block diagram of a shift register unit according to an embodiment of the present disclosure.
  • FIG. 4 shows an example circuit diagram of the shift register unit of FIG. 3.
  • Fig. 5 shows a schematic block diagram of a shift register unit according to another embodiment of the present disclosure.
  • FIG. 6 shows an example circuit diagram of the shift register unit of FIG. 5.
  • FIG. 7 shows another example of the third control circuit of the shift register unit according to the embodiment of the present disclosure.
  • FIG. 8 shows a schematic block diagram of a gate driving circuit according to an embodiment of the present disclosure.
  • Fig. 9 shows a schematic block diagram of a display device according to an embodiment of the present disclosure.
  • Fig. 10 shows a flowchart of a control method of a shift register unit according to an embodiment of the present disclosure.
  • FIG. 11 shows a signal timing diagram of a shift register unit according to an embodiment of the present disclosure.
  • FIG. 12 shows a signal timing diagram of a shift register unit according to another embodiment of the present disclosure.
  • FIG. 13 shows a flowchart of a control method of a gate driving circuit according to an embodiment of the present disclosure.
  • FIG. 14 shows a signal timing diagram of a gate driving circuit according to an embodiment of the present disclosure.
  • FIG. 15 shows a signal timing diagram of a gate driving circuit according to another embodiment of the present disclosure.
  • connection may mean that two components are directly connected, or that two components are connected via one or more other components.
  • these two components can be connected or coupled by wired or wireless means.
  • first level and “second level” are only used to distinguish the two levels from being different in amplitude.
  • first level is a low level
  • second level is a high level as an example.
  • the transistors used in the embodiments of the present disclosure may all be thin film transistors or field effect transistors or other devices with the same characteristics.
  • the thin film transistor used in the embodiment of the present disclosure may be an oxide semiconductor transistor. Since the source and drain of the switching thin film transistor used here are symmetrical, the source and drain can be interchanged. In the embodiments of the present disclosure, one of the source electrode and the drain electrode is called the first electrode, and the other of the source electrode and the drain electrode is called the second electrode.
  • an N-type thin film transistor is taken as an example for description. Those skilled in the art can understand that the embodiments of the present disclosure can obviously be applied to the case of P-type thin film transistors.
  • Figure 1 shows a schematic structural diagram of a pixel circuit.
  • the pixel circuit has a 3T1C structure, that is, it includes three transistors Tp1, Tp2, and Tp3 and two capacitors Cst and Cvc.
  • the pixel circuit has a first control terminal G1, a second control terminal G2 and a data terminal Vdata.
  • the pixel circuit is controlled by the gate drive signals at the first control terminal G1 and the second control terminal G2 according to the data terminal Vdata.
  • the data voltage generates a driving current to drive the light emitting element EL to emit light.
  • the current flowing through the driving transistor Tp3 is related to the threshold voltage of the driving transistor Tp3. If the threshold voltage changes, the current flowing through the driving transistor Tp3 will deviate.
  • Internal compensation or external compensation techniques can be used to compensate the impact of the threshold voltage on the drive current.
  • the blank phase after the display phase in one frame can be used as a sensing period, during which the threshold voltage of the driving transistor Tp3 (for example, As shown in FIG. 1, the voltage at node S is sensed by switch SW), and the data voltage Vdata applied to the row of pixel circuits is compensated by the sensed threshold voltage in subsequent display, thereby compensating the threshold voltage of the driving transistor Tp3. The influence of drive current.
  • Fig. 2 shows a schematic diagram of a display device.
  • the display device of FIG. 2 includes a multi-stage shift register unit GOA and a plurality of rows of pixels Px1, and each stage of the shift register unit GOA is connected to a row of pixels Px1.
  • the n-th stage shift register unit GOA ⁇ n> is connected to the n-th row of pixels Px1 ⁇ n> to provide the gate drive signal G1 to the first control terminal G1 of each pixel Px1 in the row.
  • n> provide the gate driving signal G2 ⁇ n> to the second control terminal G2 of each pixel Px1 in the row, and so on.
  • the embodiments of the present disclosure propose a shift register unit and a control method thereof, a gate driving circuit and a control method thereof, and a display device.
  • the first output signal and the second output signal can be used to drive a row of pixels
  • the second output signal and the third output signal can be used to drive another row of pixels, so that
  • One shift register unit of the two shift registers can drive two rows of pixels at the same time, thereby saving the space occupied by the shift register unit, which is conducive to achieving high pixel density (PPI, Pixels Per Inch).
  • PPI Pixels Per Inch
  • display and random sensing can be achieved, thereby achieving threshold voltage compensation.
  • Fig. 3 shows a schematic block diagram of a shift register unit according to an embodiment of the present disclosure.
  • the shift register unit 100 includes a first shift register 110 and a second shift register 120.
  • the first shift register 110 is connected to the input signal terminal IN, the first clock signal terminal CLK1 and the second clock signal terminal CLK2.
  • the first shift register 110 can generate a first output signal based on the signal of the first clock signal terminal CLK1 to output at the first output signal terminal OUT1 under the control of the signal of the input signal terminal IN, and based on the second clock signal terminal CLK2
  • the signal generates a second output signal to be output at the second output signal terminal OUT2.
  • the second shift register 120 is connected to the input signal terminal IN and the third clock signal terminal CLK3.
  • the second shift register 120 may generate a third output signal based on the signal of the third clock signal terminal CLK3 under the control of the signal of the input signal terminal IN to output at the third output signal terminal OUT3.
  • the pull-up node PU1 of the first shift register 110 is connected to the pull-up node PU2 of the second shift register.
  • FIG. 4 shows an example circuit diagram of the shift register unit of FIG. 3.
  • the shift register unit 100' may include a first shift register and a second shift register.
  • the pull-up node PU1 of the first shift register is connected to the pull-up node PU2 of the second shift register, that is, the first shift register and the second shift register share the pull-up node.
  • the first shift register and the second shift register can also share the input signal terminal IN and the reset signal terminal RST.
  • the first shift register and the second shift register can also share the power signal terminal VGH, the reference signal terminal VGL and the total reset signal terminal Total_rs.
  • the first shift register includes a first control circuit 111, a first output circuit 112, and a second output circuit 113.
  • the first control circuit 111 is connected to the input signal terminal IN and the reset signal terminal RST.
  • the first control circuit 111 can control the potentials of the pull-up node PU1 and the pull-down node PD1 of the first shift register according to the signals of the input signal terminal IN and the reset signal terminal RST.
  • the first output circuit 112 is connected to the first clock signal terminal CLK1, the pull-up node PU1 and the pull-down node PD1 of the first shift register, and the output signal terminal OUT1.
  • the first output circuit 112 can generate a first output signal based on the signal of the first clock signal terminal CLK1 to output at the first output signal terminal OUT1 under the control of the potentials of the pull-up node PU1 and the pull-down node PD1 of the first shift register .
  • the second output circuit 113 is connected to the second clock signal terminal CLK2, the pull-up node PU1 and the pull-down node PD1 of the first shift register 110, and the output signal terminal OUT2.
  • the second output circuit 113 can generate a second output signal based on the signal of the second clock signal terminal CLK2 to output at the second output signal terminal OUT2 under the control of the potentials of the pull-up node PU1 and the pull-down node PD1 of the first shift register .
  • the first shift register may also include a control output circuit 114.
  • the control output circuit 114 is connected to the second clock signal terminal CLK2, the pull-up node PU1 and the pull-down node PD1 of the first shift register, and the control output terminal CR.
  • the control output circuit 114 can generate a control output signal based on the signal of the second clock signal terminal CLK2 under the control of the potentials of the pull-up node PU1 and the pull-down node PD1 of the first shift register to output at the control output terminal CR.
  • the signal of the control output terminal CR is the same as the signal of the second output signal terminal OUT2, which can represent that the second output signal is provided to other shift registers
  • the unit acts as an input signal or reset signal.
  • the second shift register may include a second control circuit 121 and a third output circuit 122.
  • the second control circuit 121 is connected to the input signal terminal IN and the reset signal terminal RST.
  • the second control circuit 121 can control the potentials of the pull-up node PU2 and the pull-down node PD2 of the second shift register according to the signals of the input signal terminal IN and the reset signal terminal RST.
  • the third output circuit 122 is connected to the third clock signal terminal CLK3, the pull-up node PU2 and the pull-down node PD2 of the second shift register, and the output signal terminal OUT3.
  • the third output circuit 122 can generate a third output signal based on the signal of the third clock signal terminal CLK3 under the control of the potentials of the pull-up node PU2 and the pull-down node PD2 of the second shift register to output at the third output signal terminal OUT3 .
  • the first control circuit 111 may include a first input sub-circuit, a first control sub-circuit, and a first reset sub-circuit.
  • the first input sub-circuit includes transistors T9 and T10, and the first input sub-circuit can input the signal of the input signal terminal IN to the pull-up node PU1.
  • the gate and the first electrode of the transistor T9 are connected to the input signal terminal IN, and the second electrode of the transistor T9 is connected to the first electrode of the transistor T10.
  • the gate of the transistor T10 is connected to the gate of the transistor T9, and the second electrode of the transistor T10 is connected to the pull-up node PU1.
  • the first control sub-circuit includes transistors T13, T14, T15, an inverter INT1 and a capacitor C1.
  • the first control sub-circuit can control the potential of the pull-down node PD1 according to the potential of the pull-up node PU1, and adjust the The potential of the pull-up node PU1 is pulled down to the potential of the reference signal terminal vgl1.
  • the gate of the transistor T13 is connected to the pull-down node PD1
  • the first electrode of the transistor T13 is connected to the pull-up node PU1
  • the second electrode of the transistor T13 is connected to the first electrode of the transistor T14.
  • the gate of the transistor T14 is connected to the pull-down node PD1, the first electrode of the transistor T14 is connected to the second electrode of the transistor T9 and the first electrode of the transistor T10, and the second electrode of the transistor T14 is connected to the reference signal terminal vgl1.
  • the gate of the transistor T15 is connected to the pull-up node PU1, the first electrode of the transistor T15 is connected to the power signal terminal VGH, and the second electrode of the transistor T15 is connected to the second electrode of the transistor T13 and the first electrode of the transistor T14.
  • the input terminal of the inverter INT1 is connected to the pull-up node PU1, and the output terminal is connected to the pull-down node PD1.
  • One end of the capacitor C1 is connected to the pull-up node PU1, and the other end is connected to the control output terminal CR.
  • the reference signal terminal vgl1 may have the same or different potential as the reference signal terminal VGL, as long as it can provide a reset reference signal, which is not limited in the present disclosure.
  • the first reset sub-circuit includes transistors T11 and T12, and the first reset sub-circuit can reset the pull-up node PU1 to the potential of the reference signal terminal vgl1 under the control of the signal of the reset signal terminal RST.
  • the gate of the transistor T11 is connected to the reset signal terminal RST
  • the first electrode is connected to the pull-up node PU1
  • the second electrode is connected to the first electrode of the transistor T12.
  • the gate of the transistor T12 is connected to the reset signal terminal RST
  • the first electrode of the transistor T12 is connected to the second electrode of the transistor T9 and the first electrode of the transistor T10
  • the second electrode of the transistor T12 is connected to the reference signal terminal vgl1.
  • the first control circuit 111 may also include a second reset sub-circuit.
  • the second reset sub-circuit includes a transistor T16.
  • the gate of the transistor T16 is connected to the total reset signal terminal Total_rs, and the first pole is connected to the pull-up node PU1.
  • the second pole is connected to the reference signal terminal vgl1.
  • the second reset sub-circuit can reset the pull-up node PU1 to the level of the reference signal terminal vgl1 under the control of the signal of the total reset signal terminal Total_rs.
  • the first output circuit 112 may include a transistor T1 and a transistor T2.
  • the gate of the transistor T1 is connected to the pull-up node PU1, the first electrode of the transistor T1 is connected to the first clock signal terminal CLK1, and the second electrode of the transistor T1 is connected to the first output signal terminal OUT1.
  • the gate of the transistor T2 is connected to the pull-down node PD1, the first electrode of the transistor T2 is connected to the reference signal terminal VGL, and the second electrode of the transistor T2 is connected to the first output signal terminal OUT1.
  • the second output circuit 113 includes a transistor T3 and a transistor T4.
  • the gate of the transistor T3 is connected to the pull-up node PU1, the first electrode of the transistor T3 is connected to the second clock signal terminal CLK2, and the second electrode of the transistor T3 is connected to the second output signal terminal OUT2.
  • the gate of the transistor T4 is connected to the pull-down node PD1, the first electrode of the transistor T4 is connected to the reference signal terminal VGL, and the second electrode of the transistor T4 is connected to the second output signal terminal OUT2.
  • the third output circuit 122 includes a transistor T5 and a transistor T6.
  • the gate of the transistor T5 is connected to the pull-up node PU2 of the second shift register, the first electrode of the transistor T5 is connected to the third clock signal terminal CLK3, and the second electrode of the transistor T5 is connected to the third output signal terminal OUT3.
  • the gate of the transistor T6 is connected to the pull-down node PD2 of the second shift register, the first electrode of the transistor T6 is connected to the reference signal terminal VGL, and the second electrode of the transistor T6 is connected to the third output signal terminal OUT3.
  • the second control circuit 121 may include a transistor T17, a transistor T18, a transistor T19, a transistor T20, a transistor T21, a transistor T22, a transistor T23, and a transistor T24.
  • the second control circuit 121 in FIG. 4 has the same structure and connection relationship as the first control circuit 111, wherein the transistors T17 to T24 in the second control circuit 121 can be in accordance with the first control circuit.
  • the transistors T9 to T16 in 111 are connected in a similar manner. For brevity, I won't repeat them here.
  • Fig. 5 shows a schematic block diagram of a shift register unit according to another embodiment of the present disclosure.
  • the shift register unit 200 in FIG. 5 is similar to the shift register unit 100 in FIG. 3, and the difference is at least that the shift register unit 200 further includes a third control circuit 230.
  • the shift register unit 200 further includes a third control circuit 230.
  • the following mainly describes the different parts in detail.
  • the shift register unit 200 may include a first shift register 210, a second shift register 220, and a third control circuit 230.
  • the first shift register 210 and the second shift register 220 may be respectively implemented by the first shift register 110 and the second shift register 120 described above with reference to FIG. 3.
  • the third control circuit 230 is connected to the first control signal terminal Ctr1, the second control signal terminal Ctr2 and the input signal terminal IN.
  • the third control circuit 230 can control the potentials of the pull-up nodes PU1 and PU2 under the control of the signals of the input signal terminal IN, the first control signal terminal Ctr1 and the second control signal terminal Ctr2.
  • the third control circuit 230 may store the voltage, and use the stored voltage and the second control signal terminal Ctr2 in the blanking phase.
  • the signal controls the potentials of the pull-up nodes PU1 and PU2, so that the shift register unit 200 generates the first output signal, the second output signal, and the third output signal as the sensing control signal.
  • FIG. 6 shows an example circuit diagram of the shift register unit of FIG. 5.
  • the shift register unit 200' includes a first shift register, a second shift register, and a third control circuit 230.
  • the first shift register may include a first control circuit 211, a first output circuit 212, a second output circuit 213, and a control output circuit 214.
  • the circuit 214 may have the same structure as the first control circuit 111, the first output circuit 112, the second output circuit 113, and the control output circuit 114 described above with reference to FIG. 4, respectively.
  • the second shift register may include a second control circuit 221 and a third output circuit 222, and the second control circuit 221 and the third output circuit 222 may be respectively compatible with the second control circuit 121 and the third output circuit 122 described above with reference to FIG. 4 Have the same structure.
  • the third control circuit 230 includes transistors T7 and T8 and a capacitor Cs.
  • the gate of the transistor T7 is connected to the first terminal of the capacitor Cs, the first terminal is connected to the second control signal terminal Ctr2 and the second terminal of the capacitor Cs, and the second terminal of the transistor T7 is connected to the pull-up nodes PU1 and PU2.
  • the gate of the transistor T8 is connected to the first control signal terminal Ctr1, the first electrode of the transistor T8 is connected to the input signal terminal IN, and the second electrode of the transistor T8 is connected to the gate of the transistor T7.
  • FIG. 7 shows another example of the third control circuit of the shift register unit according to the embodiment of the present disclosure.
  • the third control circuit 230' includes a transistor T7 and a transistor T8 and a capacitor Cs.
  • the first terminal of the capacitor Cs is connected to the second control signal terminal Ctr2, and the second terminal is connected to the gate of the transistor T7.
  • the first pole of the transistor T7 is connected to the power signal terminal VGH, and the second pole of the transistor T7 is connected to the pull-up nodes PU1 and PU2.
  • the gate of the transistor T8 is connected to the first control signal terminal Ctr1, the first electrode of the transistor T8 is connected to the input signal terminal IN, and the second electrode of the transistor T8 is connected to the gate of the transistor T7.
  • FIG. 8 shows a schematic block diagram of a gate driving circuit according to an embodiment of the present disclosure.
  • the gate driving circuit 300 includes N stages of cascaded shift register units. For brevity, only the n-1th stage shift register unit GOA ⁇ n-1> and the nth stage are shown in FIG. Stage shift register unit GOA ⁇ n>, n+1 stage shift register unit GOA ⁇ n+1> and n+2 stage shift register unit GOA ⁇ n+2>, where n and N are integers, N ⁇ 4, and 2 ⁇ n ⁇ N-1.
  • the input signal terminal IN of the n-th stage shift register unit GOA ⁇ n> is connected to the second output signal terminal of the n-1th stage shift register unit GOA ⁇ n-1> (for example, in Figure 8, connected to the control output Terminal CR ⁇ n-1>), the reset signal terminal RST of the nth stage shift register unit GOA ⁇ n> is connected to the second output signal terminal of the n+1 stage shift register unit GOA ⁇ n+1> (for example In Figure 8, it is connected to the control output terminal CR ⁇ n+1>).
  • the N-stage cascaded shift register unit may include multiple groups of shift register units, and each group of shift register units includes a cascaded first shift register unit, a second shift register unit, a third shift register unit, and a second shift register unit.
  • the four shift register units are respectively shown as shift register units GOA ⁇ n-1>, GOA ⁇ n>, GOA ⁇ n+1> and GOA ⁇ n+2> in FIG.
  • the first clock signal terminal CLK1 of the second shift register unit GOA ⁇ n> and the fourth shift register unit GOA ⁇ n+2> is connected to receive the first clock signal CLK1a
  • the second clock signal terminal CLK2 is connected to receive the second
  • the clock signal CLK2a and the third clock signal CLK3 are connected as a terminal to receive the third clock signal CLK1b.
  • the first clock signal terminal CLK1 of the first shift register unit GOA ⁇ n-1> and the third shift register unit GOA ⁇ n+1> is connected to receive the fourth clock signal CLK1c
  • the second clock signal CLK2 is connected to receive
  • the fifth clock signal CLK2b and the third clock signal terminal are connected to receive the sixth clock signal CLK1d.
  • each shift register unit also has a first control signal terminal Ctr1 and a second control signal terminal Ctr2, where the first control signal terminal Ctr1 is connected to receive the first control signal OE, and the second control signal terminal Ctr2 is connected to receive the second control signal CLKs.
  • the embodiment of the present disclosure also provides a display device including the above-mentioned gate driving circuit.
  • the display device according to the embodiment of the present disclosure will be described below with reference to FIG. 8 and FIG. 9.
  • Fig. 9 shows a schematic block diagram of a display device according to an embodiment of the present disclosure.
  • the display device 400 may include a gate driving circuit and a plurality of pixel units Px1 arranged in multiple rows.
  • the gate driving circuit may have the structure described above with reference to FIG. 8, for example, including N stages of cascaded shift register units.
  • a plurality of pixel units Px1 are arranged in 2N rows, and each pixel unit has a first control terminal and a second control terminal.
  • the structure described above with reference to FIG. 1 may be adopted. For simplicity, only two rows of shift register units (the nth row of shift register units GOA ⁇ n> and the n+1th row of shift register units GOA ⁇ n+1>) and their corresponding Pixel unit row.
  • the shift register unit GOA ⁇ n> of the nth stage is connected to the pixel unit Pxl ⁇ 2n-1> of the 2n-1 row and the pixel unit Pxl ⁇ 2n> of the 2nth row.
  • the first output signal terminal OUT1 of the shift register unit GOA ⁇ n> of the nth stage is connected to the first control terminal G1 ⁇ 2n-1> of the pixel unit Pxl ⁇ 2n-1> of the 2n-1 row.
  • the second output signal terminal OUT2 of the register unit is connected to the second control terminal G2 ⁇ 2n-1> of the pixel unit Pxl ⁇ 2n-1> of the 2n-1 row and the second control terminal of the pixel unit Pxl ⁇ 2n> of the 2nth row G2 ⁇ 2n>, the third output signal OUT3 terminal of the n-th stage shift register unit GOA ⁇ n> is connected to the first control terminal G1 ⁇ 2n> of the pixel unit Px1 ⁇ 2n> in the 2n row. It can be seen that the second output signal provided by the shift register unit GOA ⁇ n> at the second output signal terminal OUT2 is shared by the second control terminal G2 of the two rows of pixel units Pxl ⁇ 2n-1> and Pxl ⁇ 2n>.
  • the bit register unit GOA ⁇ n+1> adopts a similar connection method, and so on, so as to realize a shift register unit to control two rows of pixel units.
  • step S102 a third clock signal is applied to the third clock signal terminal CLK3, and the second shift register generates a third output signal based on the third clock signal under the control of the input signal.
  • the second output signal is consistent with the superposition of the first output signal and the third output signal
  • the pulse width of the second output signal equal to the first output signal.
  • the sum of the pulse widths of the first output signal and the third output signal, and the signal edge of the second output signal is consistent with the superimposed signal edge of the first output signal and the third output signal.
  • the rising edge of the second output signal is consistent with the rising edge of the first output signal
  • the falling edge of the second output signal is consistent with the falling edge of the third output signal.
  • each shift register unit works in the manner described with reference to FIGS. 11 and 12.
  • each shift register unit has the structure described above with reference to FIGS. 5 to 7, and each shift register unit can work in the manner described above with reference to FIG. 12, which will not be repeated here.
  • the first control signal OE is at a low level, and the transistor T8 is turned off.
  • the second control signal terminal Ctr2 changes from a low level (for example, -6V) to a high level (for example, 24V) in the fourth period P4
  • the gate of the transistor T7 of the shift register unit GOA ⁇ n> also changes from a low level (for example, -6V) to a high level (for example, 24V) accordingly, and the transistor T7 is turned on, thereby turning on the second control signal CLKs
  • the high level of is written into the pull-up nodes PU1 and PU2 of the shift register unit GOA ⁇ n> to charge the capacitors C1 and C2 of the shift register unit GOA ⁇ n> for the subsequent output signal terminal P5 in the fifth period Write clock signal.
  • FIG. 15 shows a signal timing diagram of a gate driving circuit according to another embodiment of the present disclosure.
  • FIG. 15 shows the signal timing of an adjacent frame (for example, the next frame) relative to one frame shown in FIG. 14. It can be seen that in the next frame shown in FIG. 15, the signal timing of the display phase is basically the same as that of the display phase of FIG. 14. The difference is mainly that the signal waveform of the blanking period in the next frame is different from that of FIG. 14. For simplicity For the sake of this, the following mainly describes the differences in detail.

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Abstract

本公开提供了一种移位寄存器单元及其控制方法、一种栅极驱动电路及其控制方法和一种显示装置。所述移位寄存器单元，包括：第一移位寄存器，连接到输入信号端、第一时钟信号端和第二时钟信号端，所述第一移位寄存器配置为在所述输入信号端的信号的控制下基于第一时钟信号端的信号产生第一输出信号并基于第二时钟信号端的信号产生第二输出信号；以及第二移位寄存器，连接到所述输入信号端和第三时钟信号端，所述第二移位寄存器配置为在所述输入信号端的信号的控制下基于第三时钟信号端的信号产生第三输出信号；其中所述第一移位寄存器的上拉节点与所述第二移位寄存器的上拉节点相连。

Description

移位寄存器单元、栅极驱动电路及其控制方法和显示装置
本申请要求于2019年3月1日提交的、申请号为201910159457.X的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本公开涉及显示技术领域，具体涉及一种移位寄存器单元及其控制方法、一种栅极驱动电路及其控制方法和一种显示装置。
背景技术
传统的OLED显示装置中，栅极驱动电路包括多级移位寄存器单元，每一级移位寄存器单元驱动一行像素，这导致移位寄存器的电路结构复杂。由于显示装置上用于布置栅极驱动电路的空间有限，在有限的空间内布置这种复杂的栅极驱动电路存在困难。
发明内容
本公开实施例提供了一种移位寄存器单元及其控制方法、一种栅极驱动电路及其控制方法和一种显示装置
根据本公开实施例的一方面，一种移位寄存器单元，包括：
第一移位寄存器，连接到输入信号端、第一时钟信号端和第二时钟信号端，所述第一移位寄存器配置为在所述输入信号端的信号的控制下基于第一时钟信号端的信号产生第一输出信号并基于第二时钟信号端的信号产生第二输出信号；以及
第二移位寄存器，连接到所述输入信号端和第三时钟信号端，所述第二移位寄存器配置为在所述输入信号端的信号的控制下基于第三时钟信号端的信号产生第三输出信号；
其中所述第一移位寄存器的上拉节点与所述第二移位寄存器的上拉节点相连。
例如，所述第一移位寄存器包括：
第一控制电路，连接到所述输入信号端和复位信号端，所述第一控制电路配置为根据所述输入信号端和所述复位信号端的信号控制所述第一移位寄存器的上拉节点和下拉节点的电位；
第一输出电路，连接至所述第一时钟信号端以及所述第一移位寄存器的上拉节点和所述第一移位寄存器的下拉节点，所述第一输出电路配置为在所述第一移位寄存器的上拉节点和所述第一移位寄存器的下拉节点的电位的控制下基于所述第一时钟信号端的信号产生第一输出信号；以及
第二输出电路，连接至所述第二时钟信号端以及所述第一移位寄存器的上拉节点和所述第一移位寄存器的下拉节点，所述第二输出电路配置为在所述第一移位寄存器的上拉节点和所述第一移位寄存器的下拉节点的电位的控制下基于所述第二时钟信号端的信号产生第二输出信号。
例如，所述第二移位寄存器包括：
第二控制电路，连接至所述输入信号端和复位信号端，所述第二控制电路配置为根据输入信号端和复位信号端的信号控制所述第二移位寄存器的上拉节点和所述第二移位寄存器的下拉节点的电位；以及
第三输出电路，连接至所述第三时钟信号端以及所述第二移位寄存器的上拉节点和所述第二移位寄存器的下拉节点，所述第三输出电路配置为在所述第二移位寄存器的上拉节点和所述第二移位寄存器的下拉节点的电位的控制下基于所述第三时钟信号端的信号产生第三输出信号。
例如，所述移位寄存器单元还包括：第三控制电路，连接到第一控制信号端、第二控制信号端和所述输入信号端，所述第三控制电路配置为在所述输入信号端、所述第一控制信号端和所述第二控制信号端的信号的控制下，控制所述第一移位寄存器的上拉节点和所述第二移位寄存器的上拉节点的电位。
例如，所述第一输出电路包括第一晶体管和第二晶体管，其中，所述第一晶体管的栅极连接至所述第一移位寄存器的上拉节点，所述第一晶体管的第一极连接至所述第一时钟信号端，所述第一晶体管的第二极连接至用于输出所述第一输出信号的第一输出信号端，所述第二晶体管的栅极连接至所述第一移位寄存器的下拉节点，所述第二晶体管的第一极连接至参考信号端，所述第二晶体管的第二极连接至所述第一输出信号端；
所述第二输出电路包括第三晶体管和第四晶体管，其中，所述第三晶体管的栅极连接至所述第一移位寄存器的上拉节点，所述第三晶体管的第一极连接至所述第二时钟信号端，所述第三晶体管的第二极连接至用于输出所述第二输出信号的第二输出信号端，所述第四晶体管的栅极连接至所述第一移位寄存器的下拉节点，所述第四晶体管的第一极连接至所述参考信号端，所述第四晶体管的第二极连接至所述第二输出信号端。
例如，所述第三输出电路包括第五晶体管和第六晶体管，
所述第五晶体管的栅极连接至所述第二移位寄存器的上拉节点，所述第五晶体管的第一极连接至所述第三时钟信号端，所述第五晶体管的第二极连接至用于输出所述第三输出信号的第三输出信号端，
所述第六晶体管的栅极连接至所述第二移位寄存器的下拉节点，所述第六晶体管的第一极连接至参考信号端，所述第六晶体管的第二极连接至所述第三输出信号端。
例如，所述第三控制电路包括：第七晶体管、第八晶体管和电容，
所述第七晶体管的栅极连接至所述电容的第一端，所述第七晶体管的第一极连接至所述第二控制信号端和所述电容的第二端，所述第七晶体管的第二极连接所述第一移位寄存器的上拉节点和所述第二移位寄存器的上拉节点，以及所述第八晶体管的栅极连接至所述第一控制信号端，所述第八晶体管的第一极连接至所述输入信号端，所述第八晶体管的第二极连接至所述第七晶体管的栅极。
例如，所述第三控制电路包括：第七晶体管、第八晶体管和电容，
所述电容的第一端连接至所述第二控制信号端，所述电容的第二端连接至所述第七晶体管的栅极，
所述第七晶体管的第一极连接至电源信号端，所述第七晶体管的第二极连接至所述第一移位寄存器的上拉节点和所述第二移位寄存器的上拉节点，
所述第八晶体管的栅极连接至所述第一控制信号端，所述第八晶体管的第一极连接至所述输入信号端，所述第八晶体管的第二极连接至所述第七晶体管的栅极。
根据本公开实施例的另一方面，提供了一种栅极驱动电路，包括N级级联的上述移位寄存器单元，其中，
第n级移位寄存器单元的输入信号端连接至第n-1级移位寄存器单元的第二输出信号端，所述第n级移位寄存器单元的复位信号端连接至第n+1级移位寄存器单元的第二输出信号端，其中n和N是整数，N≥4，并且2≤n≤N-1；并且
所述N级级联的移位寄存器单元包括多组移位寄存器单元，每组移位寄存器单元包括级联的第一移位寄存器单元、第二移位寄存器单元、第三移位寄存器单元和第四移位寄存器单元，其中，
第二移位寄存器单元和第四移位寄存器单元的第一时钟信号端连接为接收第一时钟信号，第二移位寄存器单元和第四移位寄存器单元的第二时钟信号端连接为接收第二时钟信号，第二移位寄存器单元和第四移位寄存器单元的第三时钟信号连接为端接收第 三时钟信号；并且
第一移位寄存器单元和第三移位寄存器单元的第一时钟信号端连接为接收第四时钟信号，第一移位寄存器单元和第三移位寄存器单元的第二时钟信号端连接为接收第五时钟信号，第一移位寄存器单元和第三移位寄存器单元的第三时钟信号端连接为接收第六时钟信号。
根据本公开实施例的另一方面，提供了一种显示装置，包括上述的栅极驱动电路。
例如，所述显示装置还包括排列成2N行的多个像素单元，每个像素单元具有第一控制端和第二控制端，其中，
第n级移位寄存器单元连接至第2n-1行像素单元和第2n行像素单元，其中第n级移位寄存器单元的第一输出信号端连接至第2n-1行像素单元的第一控制端，第n级移位寄存器单元的第二输出信号端连接至第2n-1行像素单元的第二控制端和第2n行像素单元的第二控制端，第n级移位寄存器单元的第三输出信号端连接至第2n行像素单元的第一控制端。
根据本公开实施例的另一方面，提供了一种上述移位寄存器单元的控制方法，包括：
向输入信号端施加输入信号，向第一时钟信号端施加第一时钟信号，向第二时钟信号端施加第二时钟信号，使得第一移位寄存器在所述输入信号的控制下，基于所述第一时钟信号产生第一输出信号并基于所述第二时钟信号产生第二输出信号；以及
向第三时钟信号端施加第三时钟信号，使得第二移位寄存器在所述输入信号的控制下基于所述第三时钟信号产生第三输出信号。
例如，在显示阶段，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号为具有相同周期的脉冲信号，所述第一时钟信号和第三时钟信号的脉冲宽度为第二时钟信号的脉冲宽度的二分之一，使得所述移位寄存器单元产生的第二输出信号与第一输出信号和第三输出信号的叠加一致。
例如，所述显示阶段包括第一时段、第二时段和第三时段，其中
在第一时段，所述输入信号为第一电平，以将所述第一移位寄存器的上拉节点和第二移位寄存器的上拉节点的电位上拉至第一电位；
在第二时段，所述第一时钟信号和所述第二时钟信号为第一电平，所述第一移位寄存器的上拉节点的电位使得所述第一移位寄存器输出第一电平的第一输出信号和第一电平的第二输出信号；
在第三时段，所述第二时钟信号保持第一电平，所述第一时钟信号从第一电平变为 第二电平，并且所述第三时钟信号为第一电平，所述第一移位寄存器的上拉节点的电位使得所述第一移位寄存器输出第一电平的第二输出信号和第二电平的第一输出信号，所述第二移位寄存器的上拉节点的电位使得所述第二移位寄存器输出第一电平的第三输出信号。
例如，所述移位寄存器单元还包括第三控制电路，所述控制方法还包括：向第一控制信号端施加第一控制信号，以及向第二控制信号端施加第二控制信号，使得如果在显示阶段中所述输入信号和所述第二控制信号同时为第一电平，则在消隐阶段控制所述移位寄存器单元产生第一输出信号、第二输出信号和第三输出信号作为感测控制信号。
例如，在显示阶段，在所述输入信号和所述第二控制信号同时为第一电平的时间段的至少一部分中，所述第一控制信号为第一电平，使得所述第三控制电路存储电压；并且，在消隐阶段，所述第三控制电路利用所存储的电压控制所述移位寄存器单元产生第一输出信号、第二输出信号和第三输出信号作为感测控制信号。
例如，所述消隐阶段包括第四时段和第五时段，所述在消隐阶段控制所述移位寄存器单元产生第一输出信号、第二输出信号和第三输出信号作为感测控制信号包括：
在消隐阶段的第四时段，所述第二控制信号为第一电平，所述第一控制信号为低于第二电平的第三电平，使得所述第三控制电路利用所存储的电压将所述第一移位寄存器上拉节点和所述第二移位寄存器的上拉节点的电位上拉至第一电位；
在消隐阶段的第五时段，所述第二控制信号为第二电平，所述第一控制信号为低于第二电平的第三电平，所述第一移位寄存器的上拉节点的电位使得所述第一移位寄存器将第一时钟信号端的信号输出作为第一输出信号并将第二时钟信号端的信号输出作为第二输出信号，所述第二移位寄存器的上拉节点的电位使得所述第二移位寄存器将第三时钟信号端的信号输出作为第三输出信号。
例如，所述第四时段的持续时间大于第一时段的持续时间。
根据本公开实施例的另一方面，提供了一种上述栅极驱动电路的控制方法，包括：向所述栅极驱动电路施加第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第五时钟信号和第六时钟信号，使得每个移位寄存器单元产生第一输出信号、第二输出信号和第三输出信号，其中，
第n+1级移位寄存器单元产生的第一输出信号、第二输出信号和第三输出信号分别相对于第n级移位寄存器单元产生的第一输出信号、第二输出信号和第三输出信号而移位；并且
每个移位寄存器单元产生的第二输出信号与该移位寄存器单元产生的第一输出信号与第三输出信号的叠加一致。
例如，在显示阶段，
所述第一时钟信号、第二时钟信号和第三时钟信号为具有相同周期的脉冲信号，所述第一时钟信号和第三时钟信号的脉冲宽度为第二时钟信号的脉冲宽度的二分之一；
所述第五时钟信号和第二时钟信号波形相同且第五时钟信号相对于第二时钟信号具有二分之一周期的移位；
所述第四时钟信号和第一时钟信号波形相同且第四时钟信号相对于第一时钟信号具有二分之一周期的移位；并且
所述第六时钟信号和第三时钟信号波形相同且第六时钟信号相对于第三时钟信号具有二分之一周期的移位。
例如，对于每个移位寄存器单元，所述显示阶段包括第一时段、第二时段和第三时段，其中
在第一时段，输入信号端为第一电位，以将第一移位寄存器和第二移位寄存器上拉节点的电位上拉至第一电位；
在第二时段，第一时钟信号端和第二时钟信号端为第一电位，第一移位寄存器的上拉节点的电位使得第一移位寄存器输出第一电平的第一输出信号和第一电平的第二输出信号；
在第三时段，第二时钟信号端保持第一电位，第一时钟信号端从第一电位变为第二电位，并且第三时钟信号端为第一电位，第一移位寄存器的上拉节点的电位使得第一移位寄存器输出第一电平的第二输出信号和第二电平的第一输出信号，第二移位寄存器的上拉节点的电位使得第二移位寄存器输出第一电平的第三输出信号。
例如，每个移位寄存器单元还包括第三控制电路，所述控制方法还包括：向每个移位寄存器单元的第三控制电路施加第一控制信号和第二控制信号，使得如果在显示阶段中施加给移位寄存器单元之一的输入信号与第二控制信号同时为第一电平，则在消隐阶段控制该移位寄存器单元产生第一输出信号、第二输出信号和第三输出信号作为感测控制信号。
例如，对于每个移位寄存器单元，
在显示阶段，在输入信号端和第二控制信号端同时为第一电位的时间段的至少部分中，所述第一控制信号端为第一电位，使得该移位寄存器单元的第三控制电路存储 电压；并且
在消隐阶段，该移位寄存器单元的第三控制电路利用所存储的电压控制该移位寄存器单元产生第一输出信号、第二输出信号和第三输出信号作为感测控制信号。
例如，所述消隐阶段包括第四时段和第五时段，所述在消隐阶段控制该移位寄存器单元产生第一输出信号、第二输出信号和第三输出信号作为感测控制信号包括：
在所述消隐阶段的第四时段，第二控制信号为第一电平，第一控制信号为低于第二电平的第三电平，以使所述移位寄存器单元的第三控制电路利用所存储的电压将所述移位寄存器单元的第一移位寄存器和第二移位寄存器的上拉节点的电位上拉至第一电位；
在所述消隐阶段的第五时段，第二控制信号为第二电平，第一控制信号为低于第二电平的第三电平，所述第一移位寄存器的上拉节点的电位使得所述第一移位寄存器将第一时钟信号端的信号输出作为第一输出信号并将第二时钟信号端的信号输出作为第二输出信号，所述第二移位寄存器的上拉节点的电位使得所述第二移位寄存器将第三时钟信号端的信号输出作为第三输出信号。
例如，在相邻两帧中的一帧的消隐阶段的第五时段中，第五时钟信号为第一电平，第四时钟信号在第五时段的起始阶段以及在第五时段的结尾阶段的前半部为第一电平，第六时钟信号在第五时段的起始阶段的前半部以及第五时段的结尾阶段的后半部为第一电平，第二时钟信号为第二电平，第一时钟信号与第四时钟信号相同，第三时钟信号与第六时钟信号相同；并且
在相邻两帧中的另一帧的消隐阶段的第五时段中，第五时钟信号为第二电平，第六时钟信号在第五时段的起始阶段以及在第五时段的结尾阶段的前半部为第一电平，第四时钟信号在第五时段的起始阶段的前半部以及第五时段的结尾阶段的后半部为第一电平，第二时钟信号为第一电平，第一时钟信号与第四时钟信号相同，第三时钟信号与第六时钟信号相同。
附图说明
图1示出了一种像素电路的示意图。
图2示出了一种显示装置的示意图。
图3示出了根据本公开一实施例的移位寄存器单元的示意框图。
图4示出了图3的移位寄存器单元的示例电路图。
图5示出了根据本公开另一实施例的移位寄存器单元的示意框图。
图6示出了图5的移位寄存器单元的示例电路图。
图7示出了根据本公开实施例的移位寄存器单元的第三控制电路的另一示例。
图8示出了根据本公开实施例的栅极驱动电路的示意框图。
图9示出了根据本公开实施例的显示装置的示意框图。
图10示出了根据本公开实施例的移位寄存器单元的控制方法的流程图。
图11示出了根据本公开一实施例的移位寄存器单元的信号时序图。
图12示出了根据本公开另一实施例的移位寄存器单元的信号时序图。
图13示出了根据本公开实施例的栅极驱动电路的控制方法的流程图。
图14示出了根据本公开一实施例的栅极驱动电路的信号时序图。
图15示出了根据本公开另一实施例的栅极驱动电路的信号时序图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。
除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。
此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。
此外，在本公开实施例的描述中，术语“第一电平”和“第二电平”仅用于区别两个电平的幅度不同。例如，下文中以“第一电平”为低电平、“第二电平”为高电平为例进行描述。本领域技术人员可以理解，本公开不局限于此。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的 器件。例如，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的开关薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以N型薄膜晶体管为例进行描述。本领域技术人员可以理解，本公开实施例显然可以应用于P型薄膜晶体管的情况。
图1示出了一种像素电路的结构示意图。如图1所示，像素电路为3T1C结构，即，包括3个晶体管Tp1、Tp2和Tp3以及两个电容Cst和Cvc。像素电路具有第一控制端G1、第二控制端G2和一个数据端Vdata，像素电路在第一控制端G1和第二控制端G2处的栅极驱动信号的控制下，根据数据端Vdata处的数据电压产生驱动电流以驱动发光元件EL发光。
在显示驱动过程中，对于每个像素电路，流经驱动晶体管Tp3的电流与驱动晶体管Tp3的阈值电压有关，如果阈值电压出现变化，就会使流经驱动晶体管Tp3的电流出现偏差。可以使用内部补偿或外部补偿技术来补偿该阈值电压对驱动电流的影响。对于外部补偿技术，可以利用一帧中在显示阶段之后的消隐(Blank)阶段来作为感测(Sensing)时段，在感测时段感测某一行像素电路中驱动晶体管Tp3的阈值电压(例如，如图1所示利用开关SW感测节点S处的电压)，在后续显示中利用所感测的阈值电压对施加到该行像素电路的数据电压Vdata进行补偿，从而补偿驱动晶体管Tp3的阈值电压对驱动电流的影响。
图2示出了一种显示装置的示意图。图2的显示装置包括多级移位寄存器单元GOA和多行像素Pxl，每一级移位寄存器单元GOA连接一行像素Pxl。例如在图2中，第n级移位寄存器单元GOA<n>连接到第n行像素Pxl<n>，以向该行中每个像素Pxl的第一控制端G1提供栅极驱动信号G1<n>，向该行中每个像素Pxl的第二控制端G2提供栅极驱动信号G2<n>，以此类推。
本公开的实施例提出了一种移位寄存器单元及其控制方法、一种栅极驱动电路及其控制方法以及一种显示装置。通过利用两个移位寄存器提供三个输出信号，其中第一输出信号和第二输出信号可以用来驱动一行像素，第二输出信号和第三输出信号可以用来驱动另一行像素，使得包括这两个移位寄存器的一个移位寄存器单元可以同时驱动两行像素，从而节省移位寄存器单元所占的空间，有利于实现高像素密度(PPI，Pixels Per Inch)。另一方面，通过提供相应的控制方法，可以实现显示和随机感测，从而实现阈值电压补偿。
下面将参考图3至图7来描述根据本公开实施例的移位寄存器单元。
图3示出了根据本公开一实施例的移位寄存器单元的示意框图。如图3所示，移位寄存器单元100包括第一移位寄存器110和第二移位寄存器120。
第一移位寄存器110连接到输入信号端IN、第一时钟信号端CLK1和第二时钟信号端CLK2。第一移位寄存器110可以在输入信号端IN的信号的控制下，基于第一时钟信号端CLK1的信号产生第一输出信号以在第一输出信号端OUT1输出，并基于第二时钟信号端CLK2的信号产生第二输出信号以在第二输出信号端OUT2输出。
第二移位寄存器120连接到输入信号端IN和第三时钟信号端CLK3。第二移位寄存器120可以在输入信号端IN的信号的控制下基于第三时钟信号端CLK3的信号产生第三输出信号以在第三输出信号端OUT3输出。
第一移位寄存器110的上拉节点PU1与第二移位寄存器的上拉节点PU2相连。
图4示出了图3的移位寄存器单元的一种示例电路图。
如图4所示，移位寄存器单元100’可以包括第一移位寄存器和第二移位寄存器。第一移位寄存器的上拉节点PU1与第二移位寄存器的上拉节点PU2相连，即，第一移位寄存器与第二移位寄存器共用上拉节点。第一移位寄存器与第二移位寄存器还可以共用输入信号端IN和复位信号端RST。第一移位寄存器与第二移位寄存器还可以共用电源信号端VGH、参考信号端VGL和总复位信号端Total_rs。
第一移位寄存器包括第一控制电路111、第一输出电路112和第二输出电路113。第一控制电路111连接到输入信号端IN和复位信号端RST。第一控制电路111可以根据输入信号端IN和复位信号端RST的信号控制第一移位寄存器的上拉节点PU1和下拉节点PD1的电位。第一输出电路112连接至第一时钟信号端CLK1、第一移位寄存器的上拉节点PU1和下拉节点PD1和输出信号端OUT1。第一输出电路112可以在第一移位寄存器的上拉节点PU1和下拉节点PD1的电位的控制下，基于第一时钟信号端CLK1的信号产生第一输出信号以在第一输出信号端OUT1输出。第二输出电路113连接至第二时钟信号端CLK2、第一移位寄存器110的上拉节点PU1和下拉节点PD1以及输出信号端OUT2。第二输出电路113可以在第一移位寄存器的上拉节点PU1和下拉节点PD1的电位的控制下，基于第二时钟信号端CLK2的信号产生第二输出信号以在第二输出信号端OUT2输出。
第一移位寄存器还可以包括控制输出电路114。控制输出电路114连接至第二时钟信号端CLK2、第一移位寄存器的上拉节点PU1和下拉节点PD1以及控制输出端CR。 控制输出电路114可以在第一移位寄存器的上拉节点PU1和下拉节点PD1的电位的控制下，基于第二时钟信号端CLK2的信号产生控制输出信号以在控制输出端CR输出。由于控制输出电路114与第二输出电路113的结构和连接关系相同，因此控制输出端CR的信号与第二输出信号端OUT2的信号相同，因此可以代表第二输出信号被提供给其他移位寄存器单元作为输入信号或复位信号。
第二移位寄存器可以包括第二控制电路121和第三输出电路122。第二控制电路121连接至输入信号端IN和复位信号端RST。第二控制电路121可以根据输入信号端IN和复位信号端RST的信号控制第二移位寄存器的上拉节点PU2和下拉节点PD2的电位。第三输出电路122连接至第三时钟信号端CLK3、第二移位寄存器的上拉节点PU2和下拉节点PD2以及输出信号端OUT3。第三输出电路122可以在第二移位寄存器的上拉节点PU2和下拉节点PD2的电位的控制下，基于第三时钟信号端CLK3的信号产生第三输出信号以在第三输出信号端OUT3输出。
在图4中，第一控制电路111可以包括第一输入子电路、第一控制子电路和第一复位子电路。
第一输入子电路包括晶体管T9和T10，第一输入子电路可以将输入信号端IN的信号输入至上拉节点PU1。如图4所示，晶体管T9的栅极和第一极连接到输入信号端IN，晶体管T9的第二极连接到晶体管T10的第一极。晶体管T10的栅极连接到晶体管T9的栅极，晶体管T10的第二极连接到上拉节点PU1。
第一控制子电路包括晶体管T13、T14、T15、反相器INT1和电容C1，第一控制子电路可以根据上拉节点PU1的电位控制下拉节点PD1的电位，并根据下拉节点PD1的电位来将上拉节点PU1的电位下拉到参考信号端vgl1的电位。如图4所示，晶体管T13的栅极连接到下拉节点PD1，晶体管T13的第一极连接到上拉节点PU1，晶体管T13的第二极连接到晶体管T14的第一极。晶体管T14的栅极连接到下拉节点PD1，晶体管T14的第一极连接到晶体管T9的第二极和晶体管T10的第一极，晶体管T14的第二极连接到参考信号端vgl1。晶体管T15的栅极连接到上拉节点PU1，晶体管T15的第一极连接到电源信号端VGH，晶体管T15的第二极连接到晶体管T13的第二极和晶体管T14的第一极。反相器INT1的输入端连接到上拉节点PU1，输出端连接到下拉节点PD1。电容C1的一端连接至上拉节点PU1，另一端连接至控制输出端CR。
本领域技术人员可以理解，参考信号端vgl1可以具有与参考信号端VGL相同或不同的电位，只要能提供复位参考信号即可，本公开不对此进行限定。
第一复位子电路包括晶体管T11和T12，第一复位子电路可以在复位信号端RST的信号的控制下将上拉节点PU1复位到参考信号端vgl1的电位。如图4所示，晶体管T11的栅极连接至复位信号端RST，第一极连接至上拉节点PU1，第二极连接至晶体管T12的第一极。晶体管T12的栅极连接至复位信号端RST，晶体管T12的第一极连接至晶体管T9的第二极和晶体管T10的第一极，晶体管T12的第二极连接至参考信号端vgl1。第一控制电路111还可以包括第二复位子电路，在图4中，第二复位子电路包括晶体管T16，晶体管T16的栅极连接到总复位信号端Total_rs，第一极连接到上拉节点PU1，第二极连接到参考信号端vgl1。第二复位子电路可以在总复位信号端Total_rs的信号的控制下将上拉节点PU1复位到参考信号端vgl1的电平。
第一输出电路112可以包括晶体管T1和晶体管T2。晶体管T1的栅极连接至上拉节点PU1，晶体管T1的第一极连接至第一时钟信号端CLK1，晶体管T1的第二极连接至第一输出信号端OUT1。晶体管T2的栅极连接至下拉节点PD1，晶体管T2的第一极连接至参考信号端VGL，晶体管T2的第二极连接至第一输出信号端OUT1。
第二输出电路113包括晶体管T3和晶体管T4。晶体管T3的栅极连接至上拉节点PU1，晶体管T3第一极连接至第二时钟信号端CLK2，晶体管T3第二极连接至第二输出信号端OUT2。晶体管T4的栅极连接至下拉节点PD1，晶体管T4的第一极连接至参考信号端VGL，晶体管T4的第二极连接至第二输出信号端OUT2。
第三输出电路122包括晶体管T5和晶体管T6。晶体管T5的栅极连接至第二移位寄存器的上拉节点PU2，晶体管T5的第一极连接至所述第三时钟信号端CLK3，晶体管T5的第二极连接至第三输出信号端OUT3。晶体管T6的栅极连接至第二移位寄存器的下拉节点PD2，晶体管T6的第一极连接至参考信号端VGL，晶体管T6的第二极连接至第三输出信号端OUT3。
第二控制电路121可以包括晶体管T17、晶体管T18、晶体管T19、晶体管T20、晶体管T21、晶体管T22、晶体管T23和晶体管T24。本领域技术人员可以理解，图4中的第二控制电路121具有与第一控制电路111相同的结构和连接关系，其中第二控制电路121中的晶体管T17至T24可以分别按照与第一控制电路111中的晶体管T9至T16类似的方式连接。为了简明，此处不再赘述。
图5示出了根据本公开另一实施例的移位寄存器单元的示意框图。图5的移位寄存器单元200与图3的移位寄存器单元100类似，区别至少在于移位寄存器单元200还包括第三控制电路230。为了简明起见，下面主要对区别部分进行详细描述。
如图5所示，移位寄存器单元200可以包括第一移位寄存器210、第二移位寄存器220和第三控制电路230。第一移位寄存器210和第二移位寄存器220可以分别由以上参考图3描述的第一移位寄存器110和第二移位寄存器120实现。第三控制电路230连接到第一控制信号端Ctr1、第二控制信号端Ctr2和所述输入信号端IN。第三控制电路230可以在输入信号端IN、第一控制信号端Ctr1和第二控制信号端Ctr2的信号的控制下，控制上拉节点PU1和PU2的电位。例如，在显示阶段，当第二控制信号端Ctr2与输入信号端IN同时为第一电平时第三控制电路230可以存储电压，并在消隐阶段利用存储的电压和第二控制信号端Ctr2的信号控制上拉节点PU1和PU2的电位，使得移位寄存器单元200产生第一输出信号、第二输出信号和第三输出信号，作为感测控制信号。
图6示出了图5的移位寄存器单元的示例电路图。如图6所示，移位寄存器单元200’包括第一移位寄存器、第二移位寄存器和第三控制电路230。
第一移位寄存器可以包括第一控制电路211、第一输出电路212、第二输出电路213和控制输出电路214，第一控制电路211、第一输出电路212、第二输出电路213和控制输出电路214可以分别与以上参考图4描述的第一控制电路111、第一输出电路112、第二输出电路113和控制输出电路114具有相同的结构。
第二移位寄存器可以包括第二控制电路221和第三输出电路222，第二控制电路221和第三输出电路222可以分别与以上参考图4描述的第二控制电路121和第三输出电路122具有相同的结构。
第三控制电路230包括晶体管T7和T8以及电容Cs。晶体管T7的栅极连接至电容Cs的第一端，第一极连接至第二控制信号端Ctr2和电容Cs的第二端，晶体管T7的第二极连接上拉节点PU1和PU2。晶体管T8的栅极连接至第一控制信号端Ctr1，晶体管T8的第一极连接至输入信号端IN，晶体管T8的第二极连接至晶体管T7的栅极。
图7示出了根据本公开实施例的移位寄存器单元的第三控制电路的另一示例。如图7所示，第三控制电路230’包括晶体管T7和晶体管T8以及电容Cs。
电容Cs的第一端连接至第二控制信号端Ctr2，第二端连接至晶体管T7的栅极。晶体管T7的第一极连接至电源信号端VGH，晶体管T7的第二极连接至上拉节点PU1和PU2。晶体管T8的栅极连接至第一控制信号端Ctr1，晶体管T8的第一极连接至输入信号端IN，晶体管T8的第二极连接至晶体管T7的栅极。
下面将参考图8来描述根据本公开实施例的栅极驱动电路。
图8示出了根据本公开实施例的栅极驱动电路的示意框图。如图8所示，栅极驱动 电路300包括N级级联的移位寄存器单元，图8中为了简明起见仅示出了第n-1级移位寄存器单元GOA<n-1>、第n级移位寄存器单元GOA<n>、第n+1级移位寄存器单元GOA<n+1>和第n+2级移位寄存器单元GOA<n+2>，其中n和N是整数，N≥4，并且2≤n≤N-1。第n级移位寄存器单元GOA<n>的输入信号端IN连接至第n-1级移位寄存器单元GOA<n-1>的第二输出信号端(例如在图8中，连接至控制输出端CR<n-1>)，第n级移位寄存器单元GOA<n>的复位信号端RST连接至第n+1级移位寄存器单元GOA<n+1>的第二输出信号端(例如在图8中，连接至控制输出端CR<n+1>)。
N级级联的移位寄存器单元可以包括多组移位寄存器单元，每组移位寄存器单元包括级联的第一移位寄存器单元、第二移位寄存器单元、第三移位寄存器单元和第四移位寄存器单元，在图8中分别示出为移位寄存器单元GOA<n-1>、GOA<n>、GOA<n+1>和GOA<n+2>。第二移位寄存器单元GOA<n>和第四移位寄存器单元GOA<n+2>的第一时钟信号端CLK1连接为接收第一时钟信号CLK1a，第二时钟信号端CLK2连接为接收第二时钟信号CLK2a，第三时钟信号CLK3连接为端接收第三时钟信号CLK1b。第一移位寄存器单元GOA<n-1>和第三移位寄存器单元GOA<n+1>的第一时钟信号端CLK1连接为接收第四时钟信号CLK1c，第二时钟信号CLK2端连接为接收第五时钟信号CLK2b，第三时钟信号端连接为接收第六时钟信号CLK1d。
在移位寄存器单元具有第三控制电路的情况下，例如具有以上参考图5至图7描述的结构的情况下，每个移位寄存器单元还具有第一控制信号端Ctr1和第二控制信号端Ctr2，其中第一控制信号端Ctr1连接为接收第一控制信号OE，第二控制信号端Ctr2连接为接收第二控制信号CLKs。
本公开实施例还提供了一种包括上述栅极驱动电路的显示装置，下面结合图8，参考图9来描述根据本公开实施例的显示装置。
图9示出了根据本公开实施例的显示装置的示意框图。
如图9所示，显示装置400可以包括栅极驱动电路和排列成多行的多个像素单元Pxl。栅极驱动电路可以具有以上参考图8描述的结构，例如包括N级级联的移位寄存器单元。相应地，多个像素单元Pxl排列成2N行，每个像素单元具有第一控制端和第二控制端，例如可以采用以上参考图1描述的结构。为了简明起见，图9中仅示出了两行移位寄存器单元(第n行移位寄存器单元GOA<n>和第n+1行移位寄存器单元GOA<n+1>)及其对应的像素单元行。
如图9所示，第n级移位寄存器单元GOA<n>连接至第2n-1行像素单元Pxl<2n-1> 和第2n行像素单元Pxl<2n>。第n级移位寄存器单元GOA<n>的第一输出信号端OUT1连接至第2n-1行像素单元Pxl<2n-1>的第一控制端G1<2n-1>，第n级移位寄存器单元的第二输出信号端OUT2连接至第2n-1行像素单元Pxl<2n-1>的第二控制端G2<2n-1>和第2n行像素单元Pxl<2n>的第二控制端G2<2n>，第n级移位寄存器单元GOA<n>的第三输出信号OUT3端连接至第2n行像素单元Pxl<2n>的第一控制端G1<2n>。可以看出，移位寄存器单元GOA<n>在第二输出信号端OUT2提供的第二输出信号被两行像素单元Pxl<2n-1>和Pxl<2n>的第二控制端G2共用，移位寄存器单元GOA<n+1>采用类似的连接方式，以此类推，从而实现了一个移位寄存器单元控制两行像素单元。
下面将参考图10至图12来描述根据本公开实施例的移位寄存器单元的控制方法。
图10示出了根据本公开实施例的移位寄存器单元的控制方法的流程图。该控制方法可以应用于以上描述的移位寄存器单元。
在步骤S101，向移位寄存器单元的输入信号端IN施加输入信号，向第一时钟信号CLK1端施加第一时钟信号，向第二时钟信号CLK2端施加第二时钟信号，第一移位寄存器在输入信号的控制下，基于第一时钟信号产生第一输出信号并基于第二时钟信号产生第二输出信号。
在步骤S102，向第三时钟信号端CLK3施加第三时钟信号，第二移位寄存器在输入信号的控制下，基于第三时钟信号产生第三输出信号。
以上虽然以特定的顺序描述了方法步骤，然而本公开的实施例不限于此，上述步骤可以根据需要以不同的顺序执行或同时执行。
图11示出了根据本公开一实施例的移位寄存器单元的信号时序图，具体地示出了移位寄存器单元在显示阶段的基本信号时序。该信号时序可以应用于以上描述的移位寄存器单元。
如图11所示，在显示阶段，第一时钟信号端CLK1的第一时钟信号、第二时钟信号端CLK2的第二时钟信号和第三时钟信号端CLK3的第三时钟信号为具有相同周期的脉冲信号，第一时钟信号端CLK1的第一时钟信号和第三时钟信号端CLK3的第三时钟信号的脉冲宽度为第二时钟信号端CLK2的第二时钟信号的脉冲宽度的二分之一，使得第二输出信号端OUT2的第二输出信号与第一输出信号端OUT1的第一输出信号和第三输出信号端OUT3的第三输出信号的叠加一致。如图11所示，本领域技术人员可以理解，根据本公开实施例，“第二输出信号与第一输出信号和第三输出信号的叠加一致”可以理解为第二输出信号的脉冲宽度等于第一输出信号和第三输出信号的脉冲宽度之 和且第二输出信号的信号沿与第一输出信号和第三输出信号的叠加的信号沿一致。例如，在图11的示例中，第二输出信号的上升沿与第一输出信号的上升沿一致，第二输出信号的下降沿与第三输出信号的下降沿一致。
下面结合图4所示的移位寄存器单元100’，来对图11的信号时序进行详细描述。
在第一时段P1，移位寄存器单元100’的输入信号端IN处的输入信号为第一电平，以将上拉节点PU1和PU2的电位上拉至第一电位。以下示例中以“第一电平”为相对高电平(例如24V)、“第二电平”为相对低电平(例如-6V)为例进行描述。
参考图4，输入信号端IN为高电平，晶体管T9和T10导通，上拉节点PU1被上拉至高电平，电容C1开始充电。由于上拉节点PU2与上拉节点PU1相连，因此上拉节点PU2也被上拉至高电平，从而给电容C2充电。上拉节点PU1为高电平使得晶体管T1、T3和T25导通，由于此时第一时钟信号端CLK1和第二时钟信号端CLK2均为低电平，因此第一输出信号端OUT1、第二输出信号端OUT2和控制输出端CR均为低电平。类似地，上拉节点PU2为高电平使得晶体管T5导通，由于第三时钟信号端CLK3为低电平，使得第三输出信号端OUT3为低电平。由于反相器INT1的存在，上拉节点PU1的高电平使得下拉节点PD1为低电平。同样，反相器INT2的存在使得该时段下拉节点PD2也为低电平。另外，上拉节点PU1的高电平使得晶体管T15导通，从而将电源信号端VGH的高电平输入至晶体管T9和T10之间的节点、晶体管T11和T12之间的节点以及晶体管T13和T14之间的节点，从而起到稳定上拉节点PU1的电位的作用。
在第二时段P2，第一时钟信号端CLK1的第一时钟信号和第二时钟信号端CLK2的第二时钟信号为第一电平，上拉节点PU1的电位使得第一移位寄存器在第一输出信号端OUT1输出第一电平的第一输出信号，在第二输出信号端OUT2输出第一电平的第二输出信号。
参考图4，在第二时段P2，输入信号端IN变为低电平，晶体管T9和T10关断，电容C2的存在使得上拉节点PU1保持高电平，晶体管T1、T3和T25继续导通，由于此时第一时钟信号端CLK1和第二时钟信号端CLK2变为高电平，使得第一输出信号端OUT1、第二输出信号端OUT2和控制输出端CR被写入高电平。由于电容C1的自举效应，使得上拉节点PU1的电位进一步升高。对于第二移位寄存器，上拉节点PU2的高电平使得晶体管T5导通，由于第三时钟信号端CLK3为低电平，因此第三输出信号端OUT3依然为低电平。
在第三时段P3，第二时钟信号端CLK2的第二时钟信号保持第一电平，第一时钟信 号端CLK1的第一时钟信号从第一电平变为第二电平，并且第三时钟信号端CLK3的第三时钟信号为第一电平，上拉节点PU1的电位使得第一移位寄存器在第二输出信号端OUT2输出第一电平的第二输出信号，在第一输出信号端OUT1输出第二电平的第一输出信号，上拉节点PU2的电位使得第二移位寄存器在第三输出信号端OUT3输出第一电平的第三输出信号。
参考图4，在第三时段P3，电容C1的存在使上拉节点PU1保持高电平，晶体管T1、T3和T25继续导通，第二时钟信号端CLK2的高电平使得第二输出信号端OUT2和控制输出端CR继续为高电平，第一时钟信号端CLK1变为低电平使得第一输出信号端OUT1也变为低电平。上拉节点PU2的高电平使得晶体管T5继续导通，此时由于第三时钟信号端CLK3变为高电平，使得第三输出信号端OUT3也变为高电平。
此后，如图11所示，复位信号端RST为高电平，晶体管T11和T12导通，从而将上拉节点PU1下拉至参考信号端vgl1的低电平，反相器INT1使得下拉节点PD1变为高电平，从而晶体管T13、T14、T26、T4和T2导通，将上拉节点PU1、控制输出端CR、第二输出信号端OUT2和第一输出信号端T1均下拉至参考信号端vgl1的低电平。
以上描述了移位寄存器单元在显示阶段的基本信号时序，对于涉及感测控制的情况，例如在移位寄存器单元还包括第三控制电路的情况下，信号时序除了涉及显示阶段之外，还涉及消隐阶段。例如，可以向第一控制信号端Ctr1施加第一控制信号，以及向第二控制信号Ctr2端施加第二控制信号，使得如果在显示阶段中移位寄存器单元的输入信号端IN的输入信号和第二控制信号Ctr2的第二控制信号同时为第一电平，则在消隐阶段控制该移位寄存器单元产生第一输出信号、第二输出信号和第三输出信号作为感测控制信号。
下面将参考图12对这种情况进行详细描述。
图12示出了根据本公开另一实施例的移位寄存器单元的信号时序图。该信号时序可以应用于以上参考图5至图7描述的具有第三控制电路的移位寄存器单元。在本实施例中，第一控制信号的低电平低于输入信号和第二控制信号的低电平，例如可以将第一控制信号的低电平称为“第三电平”。例如，第一控制信号的高电平为24V，低电平为-24V；图12中其他信号的高电平为24v，低电平为-6V。原因在于，如果本级移位寄存器单元未被选中(即，显示阶段未出现与移位寄存器单元的输入信号端同时为高电平的第二控制信号时)，通过将第一控制信号的低电平设置为-24V(而不是-6V)，能够在消隐阶段使晶体管T7的栅极保持在较低的电位(例如-20V左右)，从而不会产生感测控制信号， 下文将在参考图14的描述中对此进行详细说明。
如图12所示，一帧显示可以包括显示阶段和消隐阶段。
在显示阶段，第一移位寄存器和第二移位寄存器的各个信号端的信号与图11相同，区别至少在于第一控制信号端Ctr1的信号和第二控制信号端Ctr2的信号。如图12所示，在第一时段，输入信号端IN的输入信号和第二控制信号端Ctr2的第二控制信号同时为高电平，而在第一时段的至少一部分中，第一控制信号端Ctr1的第一控制信号为高电平。例如，第一时段P1可以包括第一子时段P11和第二子时段P12，在第一子时段或第二子时段P12中第一控制信号端Ctr1的第一控制信号为高电平(例如24V)。当然，第一控制信号端Ctr1的第一控制信号也可以在整个第一时段P1均为高电平。在一些实施例中，第一控制信号端Ctr1的第一控制信号的下降沿可以在第二控制信号端Ctr2的第二控制信号的下降沿之前，目的是在第二控制信号端Ctr2从高电平变为低电平之前将晶体管T8关断，从而电容Cs使晶体管T7的栅极的电位跟随第二控制信号端Ctr2的电位。以图6的移位寄存器单元为例，在显示阶段的第二子时段P12，第一控制信号端Ctr1的高电平使得输入信号端IN的高电平(例如24V)被传输至电容Cs的第一端，第二控制信号端Ctr2的高电平(例如同样为24V)被提供至电容Cs的第二端，电容Cs可以存储其两端的电压(例如0V)，进而使晶体管T7的栅极的电位跟随第二控制信号端Ctr2的电位)，该电压可以供后续消隐阶段使用。第一控制信号端Ctr1的高电平使晶体管T8导通，输入信号端IN的高电平(例如24V)通过晶体管T8写入晶体管T7的栅极，使得晶体管T7导通，第二控制信号端Ctr2的高电平被写入上拉节点PU1。在第一时段结束之后，第二控制信号端Ctr2由高电平变为低电平，电容Cs的存在使得晶体管T7的栅极由高电平(例如24V)也变为低电平(例如-6V)。
在消隐阶段，第一控制信号端Ctr1的第一控制信号为低电平。消隐时段包括第四时段P4和第五时段P5。
在第四时段P4，第二控制信号端Ctr2的第二控制信号为高电平，使得第三控制电路将第一移位寄存器和第二移位寄存器的上拉节点的电位上拉至第一电位。同样以图6的移位寄存器单元为例，在第四时段P4也称为起始脉冲产生阶段，第二控制信号端Ctr2变为高电平(例如24V)，电容Cs的存在使得晶体管T7的栅极也变为高电平(例如24V)。晶体管T7导通，从而将第二控制信号端Ctr2的高电平写入上拉节点PU1和PU2，给电容C1和C2充电，以供后续在第五时段P5向输出信号端写入时钟信号。
在第五时段P5，上拉节点PU1和PU2的电位使得移位寄存器单元分别根据第一时 钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3的信号产生第一输出信号、第二输出信号和第三输出信号。例如，同样以图6的移位寄存器单元为例，电容C1和C2的存在使得上拉节点PU1和PU2在第四时段P4之后保持高电平，使得后续在第五时段P5中时钟信号的高电平到来时，将时钟信号的高电平通过相应的输出信号端输出，例如当第二时钟信号端CLK2为高电平时，由于晶体管T3导通，使得第二时钟信号端CLK2的高电平写入第二输出信号端OUT2，在此不再赘述。
可以如图12所示来设置第一时钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3的信号。例如第五时段P5包括第一子时段P51、第二子时段P52、第三子时段P53、第四子时段P54和第五子时段P55。第二时钟信号端CLK2的第二时钟信号在整个第五时段P5均为高电平，第一时钟信号端CLK1的第一时钟信号在第一子时段P51、第二子时段P52和第四子时段P54为高电平，第三时钟信号端CLK3的第三时钟信号在第一子时段P51和第五子时段P55为高电平，这使得如图12所示，移位寄存器单元在整个第五时段P5在第二输出信号端OUT2输出高电平的第二输出信号，在第五时段的起始阶段以及在第五时段的结尾阶段的前半部在第一输出信号端OUT1输出高电平的第一输出信号，在第五时段的起始阶段的前半部以及第五时段的结尾阶段的后半部在第三输出信号端OUT3输出高电平的第三输出信号。在消隐阶段，移位寄存器单元产生的第一输出信号、第二输出信号和第三输出信号被用来驱动相应的像素单元，可以感测被驱动的像素单元的节点S的电压以用来进行阈值电压补偿。
第四时段P4的持续时间可以大于第一时段P1的持续时间，例如，如图12所示。这是因为相比于显示阶段，消隐阶段能够提供更充裕的可利用时间，使得第二控制信号端Ctr2的第二控制信号可以相对更长时间保持高电平，从而使输出更稳定。
下面参考图13至图15来描述根据本公开实施例的栅极驱动电路的控制方法。
图13示出了根据本公开实施例的栅极驱动电路的控制方法的流程图。该控制方法可以应用于以上描述的栅极驱动电路，例如以上参考图8描述的栅极驱动电路300。
在步骤S201，向所述栅极驱动电路施加第一时钟信号CLK1a、第二时钟信号CLK2a、第三时钟信号CLK1b、第四时钟信号CLK1c、第五时钟信号CLK2b和第六时钟信号CLK1d。
例如可以向第二移位寄存器单元GOA<n>和第四移位寄存器单元GOA<n+2>的第一时钟信号端CLK1施加第一时钟信号CLK1a，第二时钟信号端CLK2施加第二时钟信号CLK2a，第三时钟信号CLK3端施加第三时钟信号CLK1b。向第一移位寄存器单元 GOA<n-1>和第三移位寄存器单元GOA<n+1>的第一时钟信号端CLK1施加第四时钟信号CLK1c，第二时钟信号端CLK2施加第五时钟信号CLK2b，第三时钟信号端CLK3施加第六时钟信号CLK1d。
在步骤S202，每个移位寄存器单元产生第一输出信号、第二输出信号和第三输出信号，其中第n+1级移位寄存器单元产生的第一输出信号、第二输出信号和第三输出信号分别相对于第n级移位寄存器单元产生的第一输出信号、第二输出信号和第三输出信号而移位，并且每个移位寄存器单元产生的第二输出信号与该移位寄存器单元产生的第一输出信号与第三输出信号的叠加一致。
例如移位寄存器单元GOA<n>输出第一输出信号OUT1<n>、第二输出信号OUT2<n>和第三输出信号OUT3<n>。第二输出信号OUT2<n>与第一输出信号OUT1<n>和第一输出信号OUT3<n>的叠加一致。
由于级联连接，使得第n+1级移位寄存器单元GOA<n+1>产生的第一输出信号OUT1<n+1>、第二输出信号OUT2<n+1>和第三输出信号OUT3<n+1>分别相对于第n级移位寄存器单元GOA<n>输出第一输出信号OUT1<n>、第一输出信号OUT2<n>和第一输出信号OUT3<n>而移位。
在一些实施例中，对于例如图8所示的栅极驱动电路300具备感测控制功能的情况，即，在栅极驱动电路300采用如以上参考图5至图7描述的具有第三控制电路的移位寄存器单元的情况下，根据本公开实施例的控制方法还可以包括步骤S203。在步骤S203，向每个移位寄存器单元的第一控制信号端Ctr1施加第一控制信号OE，向第二控制信号端Ctr2施加第二控制信号CLKs，使得如果在显示阶段中施加给移位寄存器单元之一(例如第n级移位寄存器单元GOA<n>)的输入信号(例如CR<n-1>)与第二控制信号CLKs同时为高电平，则在消隐阶段控制该移位寄存器单元(例如第n级移位寄存器单元GOA<n>)产生第一输出信号、第二输出信号和第三输出信号，作为感测控制信号。
以上虽然以特定的顺序描述了方法步骤，然而本领域技术人员应清楚，本公开实施例的控制方法的操作顺序不限于此，例如步骤S201至S203可以同时执行，或以其他顺序执行。
下面结合图14和图15来详细描述根据本公开实施例的栅极驱动电路的控制方法。
图14示出了根据本公开一实施例的栅极驱动电路的信号时序图。该信号时序可以应用于以上描述的栅极驱动电路，例如以上参考图8描述的栅极驱动电路300，其中栅极驱动电路300具备感测控制功能，即，栅极驱动电路300采用具有第三控制电路的移 位寄存器单元，例如以上参考图5至图7描述的移位寄存器单元。在本实施例中，第二控制信号CLKs可以在显示阶段为随机脉冲，在消隐阶段为帧频周期脉冲(例如作为起始脉冲)。第二控制信号CLKs还可以是通过运算产生的。第一控制信号OE为选通信号。第一控制信号OE的低电平低于输入信号和第二控制信号的低电平。例如，第一控制信号OE的高电平为24V，低电平为-24V；图14中其他信号的高电平为24v，低电平为-6V。
在显示阶段，与图12的时钟信号端CLK1、CLK2、CLK3类似，第一时钟信号CLK1a、第二时钟信号CLK2a和第三时钟信号CLK1b为具有相同周期的脉冲信号，第一时钟信号CLK1a和第三时钟信号CLK1b的脉冲宽度为第二时钟信号CLK2a的脉冲宽度的二分之一。第五时钟信号CLK2b与第二时钟信号CLK2a波形相同且相对于第二时钟信号CLK2a具有二分之一周期的移位，第四时钟信号CLK1c与第一时钟信号CLK1a波形相同且相对于第一时钟信号CLK1a具有二分之一周期的移位，并且第六时钟信号CLK1d与第三时钟信号CLK1b波形相同且相对于第三时钟信号CLK1b具有二分之一周期的移位。在显示阶段，每个移位寄存器单元以参考图11和12描述的方式工作。图14的示例中，每个移位寄存器单元具有以上参考图5至图7描述的结构，每个移位寄存器单元可以按照以上参考图12描述的方式工作，在此不再赘述。
在消隐阶段，第一控制信号OE为第三电平(例如-24V)，第四时钟信号CLK1c与第一时钟信号CLK1a相同，第六时钟信号CLK1d与第三时钟信号CLK1b相同。每个移位寄存器单元以参考图12描述的方式工作，在此不再赘述。
下面以参考图8描述的栅极驱动电路以及参考图6描述的移位寄存器单元为例，结合图14来描述根据本公开的实施例的栅极驱动电路的感测控制(也称作随机感测)的原理。
如图14所示，在显示阶段，第二控制信号CLKs与N级移位寄存器单元中的第n级移位寄存器单元GOA<n>的输入信号端CR<n-1>同时为高电平(例如在第一时段P1)，这意味着选中了第n级移位寄存器单元GOA<n>来产生感测信号。在这期间(例如在时段P12)第一控制信号OE为高电平(例如24V)，使移位寄存器单元GOA<n>的晶体管T8导通，输入信号端CR<n-1>的高电平(例如24V)通过晶体管T8写入电容Cs的第一端(从而写入移位寄存器单元GOA<n>的晶体管T7的栅极)，第二控制信号CLKs的高电平被写入电容Cs的第二端。这使得电容Cs存储了其两端的电压，从而使移位寄存器单元GOA<n>的晶体管T7的栅极的电位将跟随第二控制信号Clks的电位。然而对于栅极驱动电路中的其他级移位寄存器单元(例如移位寄存器单元 GOA<n+1>)，由于它们的输入信号端均为低电平(例如-6V)，第二时钟信号CLKs为低电平(例如-6V)，第一控制信号为低电平(例如-24V)，因此晶体管T7和T8均关断，晶体管T7的栅极浮置。
在第一时段结束之后，例如在第二时段P2，第二控制信号CLKs由高电平(例如24V)变为低电平(例如-6V)，使得移位寄存器单元GOA<n>的晶体管T7的栅极由高电平(例如24V)变为低电平(例如-6V)。而栅极驱动电路中的其他级移位寄存器单元的晶体管T7的栅极依然浮置。
在消隐阶段，第一控制信号OE为低电平，晶体管T8关断，当在第四时段P4第二控制信号端Ctr2从低电平(例如-6V)变为高电平(例如24V)时，移位寄存器单元GOA<n>的晶体管T7的栅极也相应地从低电平(例如-6V)变为高电平(例如24V)，晶体管T7导通，从而将第二控制信号CLKs的高电平写入移位寄存器单元GOA<n>的上拉节点PU1和PU2，给移位寄存器单元GOA<n>的电容C1和C2充电，以供后续在第五时段P5向输出信号端写入时钟信号。而对于其他级移位寄存器单元来说，由于电容Cs的存在，第二控制信号CLKs从低电平(例如-6V)变为高电平(例如24V)使得其他级移位寄存器单元的晶体管T7的栅极由低电平(例如-6V)变为更低的电平(例如-30V)，其他级移位寄存器单元的晶体管T7关断，不能向上拉节点PU1和PU2写入高电平。此时由于第一控制信号OE处于较低的第三电平(例如-24V)，因此能够在晶体管T7的栅极处存储较低的电平(例如-20V左右)，从而确保晶体管T7处于关断状态。
在第五时段P5，上拉节点PU1和PU2的电位使得移位寄存器单元GOA<n>分别根据第一时钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3的信号产生第一输出信号、第二输出信号和第三输出信号。例如，在移位寄存器单元GOA<n>中，电容C1和C2的存在使得上拉节点PU1和PU2在第四时段P4之后保持高电平，使得后续在第五时段P5中时钟信号的高电平到来时，将时钟信号的高电平通过相应的输出信号端输出。然而栅极驱动电路中的其他移位寄存器单元的上拉节点PU1和PU2在第四时段未写入高电平，因此在第五时段P5不能产生输出信号。
图15示出了根据本公开另一实施例的栅极驱动电路的信号时序图。图15示出了相对于图14所示的一帧的相邻帧(例如下一帧)的信号时序。可以看出，在图15所示的下一帧中，显示阶段的信号时序与图14的显示阶段基本相同，区别主要在于下一帧中消隐时段的信号波形与图14存在差异，为了简明起见下面主要对区别部分进行详细描述。
如图14和15所示，相对于图14的当前帧的消隐时段而言，在图15所示的下一帧的消隐时段内，五时钟信号CLK2b的波形与第二时钟信号CLK2a的波形互换，第四时钟信号CLK1c的波形与第六时钟信号CLK1d的波形互换，第一时钟信号CLK1a的波形与第三时钟信号CLK1b的波形互换。例如，图14的消隐阶段的第二时钟信号CLK2a的波形与图15的消隐阶段的第五时钟信号CLK2b的波形相同，而图14的消隐阶段的第五时钟信号CLK2b的波形与图15的消隐阶段的第二时钟信号CLK2a的波形相同。
在图14所示的一帧的第五时段P5中，第五时钟信号CLK2b为第一电平，第四时钟信号CLK1c在第五时段P5的起始阶段以及在第五时段的结尾阶段的前半部为第一电平，第六时钟信号CLK1d在第五时段P5的起始阶段的前半部以及第五时段P5的结尾阶段的后半部为第一电平。第二时钟信号CLK2a为第二电平，第一时钟信号CLK1a与第四时钟信号CLK1c相同，第三时钟信号CLK1b与第六时钟信号CLK1d相同。
在图15所示的相邻帧的第五时段P5中，第五时钟信号CLK2b为第二电平，第六时钟信号CLK1d在第五时段P5的起始阶段以及在第五时段的结尾阶段的前半部为第一电平，第四时钟信号CLK1c在第五时段P5的起始阶段的前半部以及第五时段的结尾阶段的后半部为第一电平。第二时钟信号CLK2a为第一电平，第一时钟信号CLK1a与第四时钟信号CLK1c相同，第三时钟信号CLK1b与第六时钟信号CLK1d相同。
可以看出，在图15所示的下一帧内，在显示阶段第n级移位寄存器单元GOA<n>未被选中，即，在显示阶段没有出现与输入信号端CR<n-1>同时为高电平的第二控制信号CLKs，因此在消隐阶段第n级移位寄存器单元GOA<n>不产生输出信号，即，第一输出信号OUT1<n>、第一输出信号OUT2<n>和第三输出信号OUT3<n>均为低电平。
以上所述的具体实施例，对本公开实施例的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开实施例的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (25)

  1. 一种移位寄存器单元，包括：
    第一移位寄存器，连接到输入信号端、第一时钟信号端和第二时钟信号端，所述第一移位寄存器配置为在所述输入信号端的信号的控制下基于第一时钟信号端的信号产生第一输出信号并基于第二时钟信号端的信号产生第二输出信号；以及
    第二移位寄存器，连接到所述输入信号端和第三时钟信号端，所述第二移位寄存器配置为在所述输入信号端的信号的控制下基于第三时钟信号端的信号产生第三输出信号；
    其中，所述第一移位寄存器的上拉节点与所述第二移位寄存器的上拉节点相连。
  2. 根据权利要求1所述的移位寄存器单元，其中，所述第一移位寄存器包括：
    第一控制电路，连接到所述输入信号端和复位信号端，所述第一控制电路配置为根据所述输入信号端和所述复位信号端的信号控制所述第一移位寄存器的上拉节点和下拉节点的电位；
    第一输出电路，连接至所述第一时钟信号端以及所述第一移位寄存器的上拉节点和所述第一移位寄存器的下拉节点，所述第一输出电路配置为在所述第一移位寄存器的上拉节点和所述第一移位寄存器的下拉节点的电位的控制下，基于所述第一时钟信号端的信号产生第一输出信号；以及
    第二输出电路，连接至所述第二时钟信号端以及所述第一移位寄存器的上拉节点和所述第一移位寄存器的下拉节点，所述第二输出电路配置为在所述第一移位寄存器的上拉节点和所述第一移位寄存器的下拉节点的电位的控制下，基于所述第二时钟信号端的信号产生第二输出信号。
  3. 根据权利要求1所述的移位寄存器单元，其中，所述第二移位寄存器包括：
    第二控制电路，连接至所述输入信号端和复位信号端，所述第二控制电路配置为根据输入信号端和复位信号端的信号控制所述第二移位寄存器的上拉节点和所述第二移位寄存器的下拉节点的电位；以及
    第三输出电路，连接至所述第三时钟信号端以及所述第二移位寄存器的上拉节点和所述第二移位寄存器的下拉节点，所述第三输出电路配置为在所述第二移位寄存器的上拉节点和所述第二移位寄存器的下拉节点的电位的控制下基于所述第三时钟信号端的信号产生第三输出信号。
  4. 根据权利要求1所述的移位寄存器单元，还包括：第三控制电路，连接到第一 控制信号端、第二控制信号端和所述输入信号端，所述第三控制电路配置为在所述输入信号端、所述第一控制信号端和所述第二控制信号端的信号的控制下，控制所述第一移位寄存器的上拉节点和所述第二移位寄存器的上拉节点的电位。
  5. 根据权利要求2所述的移位寄存器单元，其中，
    所述第一输出电路包括第一晶体管和第二晶体管，其中，
    所述第一晶体管的栅极连接至所述第一移位寄存器的上拉节点，所述第一晶体管的第一极连接至所述第一时钟信号端，所述第一晶体管的第二极连接至用于输出所述第一输出信号的第一输出信号端，
    所述第二晶体管的栅极连接至所述第一移位寄存器的下拉节点，所述第二晶体管的第一极连接至参考信号端，所述第二晶体管的第二极连接至所述第一输出信号端；
    所述第二输出电路包括第三晶体管和第四晶体管，其中，
    所述第三晶体管的栅极连接至所述第一移位寄存器的上拉节点，所述第三晶体管的第一极连接至所述第二时钟信号端，所述第三晶体管的第二极连接至用于输出所述第二输出信号的第二输出信号端，
    所述第四晶体管的栅极连接至所述第一移位寄存器的下拉节点，所述第四晶体管的第一极连接至所述参考信号端，所述第四晶体管的第二极连接至所述第二输出信号端。
  6. 根据权利要求3所述的移位寄存器单元，其中，所述第三输出电路包括第五晶体管和第六晶体管，
    所述第五晶体管的栅极连接至所述第二移位寄存器的上拉节点，所述第五晶体管的第一极连接至所述第三时钟信号端，所述第五晶体管的第二极连接至用于输出所述第三输出信号的第三输出信号端，
    所述第六晶体管的栅极连接至所述第二移位寄存器的下拉节点，所述第六晶体管的第一极连接至参考信号端，所述第六晶体管的第二极连接至所述第三输出信号端。
  7. 根据权利要求4所述的移位寄存器单元，其中，所述第三控制电路包括：第七晶体管、第八晶体管和电容，
    所述第七晶体管的栅极连接至所述电容的第一端，所述第七晶体管的第一极连接至所述第二控制信号端和所述电容的第二端，所述第七晶体管的第二极连接所述第一移位寄存器的上拉节点和所述第二移位寄存器的上拉节点，以及
    所述第八晶体管的栅极连接至所述第一控制信号端，所述第八晶体管的第一极连接至所述输入信号端，所述第八晶体管的第二极连接至所述第七晶体管的栅极。
  8. 根据权利要求4所述的移位寄存器单元，其中，所述第三控制电路包括：第七晶体管、第八晶体管和电容，
    所述电容的第一端连接至所述第二控制信号端，所述电容的第二端连接至所述第七晶体管的栅极，
    所述第七晶体管的第一极连接至电源信号端，所述第七晶体管的第二极连接至所述第一移位寄存器的上拉节点和所述第二移位寄存器的上拉节点，
    所述第八晶体管的栅极连接至所述第一控制信号端，所述第八晶体管的第一极连接至所述输入信号端，所述第八晶体管的第二极连接至所述第七晶体管的栅极。
  9. 一种栅极驱动电路，包括N级级联的根据权利要求1至8中任一项所述的移位寄存器单元，其中，
    第n级移位寄存器单元的输入信号端连接至第n-1级移位寄存器单元的第二输出信号端，所述第n级移位寄存器单元的复位信号端连接至第n+1级移位寄存器单元的第二输出信号端，其中n和N是整数，N≥4，并且2≤n≤N-1；并且
    所述N级级联的移位寄存器单元包括多组移位寄存器单元，每组移位寄存器单元包括级联的第一移位寄存器单元、第二移位寄存器单元、第三移位寄存器单元和第四移位寄存器单元，其中，
    第二移位寄存器单元和第四移位寄存器单元的第一时钟信号端连接为接收第一时钟信号，第二移位寄存器单元和第四移位寄存器单元的第二时钟信号端连接为接收第二时钟信号，第二移位寄存器单元和第四移位寄存器单元的第三时钟信号连接为端接收第三时钟信号；并且
    第一移位寄存器单元和第三移位寄存器单元的第一时钟信号端连接为接收第四时钟信号，第一移位寄存器单元和第三移位寄存器单元的第二时钟信号端连接为接收第五时钟信号，第一移位寄存器单元和第三移位寄存器单元的第三时钟信号端连接为接收第六时钟信号。
  10. 一种显示装置，包括：根据权利要求9所述的栅极驱动电路。
  11. 根据权利要求10所述的显示装置，还包括排列成2N行的多个像素单元，每个像素单元具有第一控制端和第二控制端，其中，
    第n级移位寄存器单元连接至第2n-1行像素单元和第2n行像素单元，其中第n 级移位寄存器单元的第一输出信号端连接至第2n-1行像素单元的第一控制端，第n级移位寄存器单元的第二输出信号端连接至第2n-1行像素单元的第二控制端和第2n行像素单元的第二控制端，第n级移位寄存器单元的第三输出信号端连接至第2n行像素单元的第一控制端。
  12. 一种根据权利要求1至8中任一项所述的移位寄存器单元的控制方法，包括：
    向输入信号端施加输入信号，向第一时钟信号端施加第一时钟信号，向第二时钟信号端施加第二时钟信号，使得第一移位寄存器在所述输入信号的控制下，基于所述第一时钟信号产生第一输出信号并基于所述第二时钟信号产生第二输出信号；以及
    向第三时钟信号端施加第三时钟信号，使得第二移位寄存器在所述输入信号的控制下基于所述第三时钟信号产生第三输出信号。
  13. 根据权利要求12所述的控制方法，其中，在显示阶段，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号为具有相同周期的脉冲信号，所述第一时钟信号和第三时钟信号的脉冲宽度为第二时钟信号的脉冲宽度的二分之一，使得所述移位寄存器单元产生的第二输出信号与第一输出信号和第三输出信号的叠加一致。
  14. 根据权利要求13所述的控制方法，其中，所述显示阶段包括第一时段、第二时段和第三时段，其中
    在第一时段，所述输入信号为第一电平，以将所述第一移位寄存器的上拉节点和所述第二移位寄存器的上拉节点的电位上拉至第一电位；
    在第二时段，所述第一时钟信号和所述第二时钟信号为第一电平，所述第一移位寄存器的上拉节点的电位使得所述第一移位寄存器输出第一电平的第一输出信号和第一电平的第二输出信号；
    在第三时段，所述第二时钟信号保持第一电平，所述第一时钟信号从第一电平变为第二电平，并且所述第三时钟信号为第一电平，所述第一移位寄存器的上拉节点的电位使得所述第一移位寄存器输出第一电平的第二输出信号和第二电平的第一输出信号，所述第二移位寄存器的上拉节点的电位使得所述第二移位寄存器输出第一电平的第三输出信号。
  15. 根据权利要求13所述的控制方法，其中，所述移位寄存器单元还包括第三控制电路，所述控制方法还包括：向第一控制信号端施加第一控制信号，以及向第二控制信号端施加第二控制信号，使得如果在显示阶段中所述输入信号和所述第二控制信号同时为第一电平，则在消隐阶段控制所述移位寄存器单元产生第一输出信号、第二 输出信号和第三输出信号作为感测控制信号。
  16. 根据权利要求15所述的控制方法，其中，
    在显示阶段，在所述输入信号和所述第二控制信号同时为第一电平的时间段的至少一部分中，所述第一控制信号为第一电平，使得所述第三控制电路存储电压；并且
    在消隐阶段，所述第三控制电路利用所存储的电压控制所述移位寄存器单元产生第一输出信号、第二输出信号和第三输出信号作为感测控制信号。
  17. 根据权利要求16所述的控制方法，其中，所述消隐阶段包括第四时段和第五时段，所述在消隐阶段控制所述移位寄存器单元产生第一输出信号、第二输出信号和第三输出信号作为感测控制信号包括：
    在消隐阶段的第四时段，所述第二控制信号为第一电平，所述第一控制信号为低于第二电平的第三电平，使得所述第三控制电路利用所存储的电压将所述第一移位寄存器的上拉节点和所述第二移位寄存器的上拉节点的电位上拉至第一电位；
    在消隐阶段的第五时段，所述第二控制信号为第二电平，所述第一控制信号为低于第二电平的第三电平，所述第一移位寄存器的上拉节点的电位使得所述第一移位寄存器将第一时钟信号端的信号输出作为第一输出信号并将第二时钟信号端的信号输出作为第二输出信号，所述第二移位寄存器的上拉节点的电位使得所述第二移位寄存器将第三时钟信号端的信号输出作为第三输出信号。
  18. 根据权利要求17所述的控制方法，其中，所述第四时段的持续时间大于第一时段的持续时间。
  19. 一种根据权利要求9所述的栅极驱动电路的控制方法，包括：向所述栅极驱动电路施加第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第五时钟信号和第六时钟信号，使得每个移位寄存器单元产生第一输出信号、第二输出信号和第三输出信号，其中，
    第n+1级移位寄存器单元产生的第一输出信号、第二输出信号和第三输出信号分别相对于第n级移位寄存器单元产生的第一输出信号、第二输出信号和第三输出信号而移位；并且
    每个移位寄存器单元产生的第二输出信号与该移位寄存器单元产生的第一输出信号与第三输出信号的叠加一致。
  20. 根据权利要求19所述的控制方法，其中，在显示阶段，
    所述第一时钟信号、第二时钟信号和第三时钟信号为具有相同周期的脉冲信号， 所述第一时钟信号和第三时钟信号的脉冲宽度为第二时钟信号的脉冲宽度的二分之一；
    所述第五时钟信号和第二时钟信号波形相同且第五时钟信号相对于第二时钟信号具有二分之一周期的移位；
    所述第四时钟信号和第一时钟信号波形相同且第四时钟信号相对于第一时钟信号具有二分之一周期的移位；并且
    所述第六时钟信号和第三时钟信号波形相同且第六时钟信号相对于第三时钟信号具有二分之一周期的移位。
  21. 根据权利要求20所述的控制方法，其中，对于每个移位寄存器单元，所述显示阶段包括第一时段、第二时段和第三时段，其中
    在第一时段，输入信号端为第一电位，以将第一移位寄存器和第二移位寄存器上拉节点的电位上拉至第一电位；
    在第二时段，第一时钟信号端和第二时钟信号端为第一电位，第一移位寄存器的上拉节点的电位使得第一移位寄存器输出第一电平的第一输出信号和第一电平的第二输出信号；
    在第三时段，第二时钟信号端保持第一电位，第一时钟信号端从第一电位变为第二电位，并且第三时钟信号端为第一电位，第一移位寄存器的上拉节点的电位使得第一移位寄存器输出第一电平的第二输出信号和第二电平的第一输出信号，第二移位寄存器的上拉节点的电位使得第二移位寄存器输出第一电平的第三输出信号。
  22. 根据权利要求20所述的控制方法，其中，每个移位寄存器单元还包括第三控制电路，所述控制方法还包括：向每个移位寄存器单元的第三控制电路施加第一控制信号和第二控制信号，使得如果在显示阶段中施加给移位寄存器单元之一的输入信号与第二控制信号同时为第一电平，则在消隐阶段控制该移位寄存器单元产生第一输出信号、第二输出信号和第三输出信号作为感测控制信号。
  23. 根据权利要求22所述的控制方法，其中，对于每个移位寄存器单元，
    在显示阶段，在输入信号端和第二控制信号端同时为第一电位的时间段的至少部分中，所述第一控制信号端为第一电位，使得该移位寄存器单元的第三控制电路存储电压；并且
    在消隐阶段，该移位寄存器单元的第三控制电路利用所存储的电压控制该移位寄存器单元产生第一输出信号、第二输出信号和第三输出信号作为感测控制信号。
  24. 根据权利要求23所述的控制方法，其中，所述消隐阶段包括第四时段和第五时段，所述在消隐阶段控制该移位寄存器单元产生第一输出信号、第二输出信号和第三输出信号作为感测控制信号包括：对于所述移位寄存器单元，
    在所述消隐阶段的第四时段，第二控制信号为第一电平，第一控制信号为低于第二电平的第三电平，以使所述移位寄存器单元的第三控制电路利用所存储的电压将所述移位寄存器单元的第一移位寄存器和第二移位寄存器的上拉节点的电位上拉至第一电位；
    在所述消隐阶段的第五时段，第二控制信号为第二电平，第一控制信号为低于第二电平的第三电平，所述第一移位寄存器的上拉节点的电位使得所述第一移位寄存器将第一时钟信号端的信号输出作为第一输出信号并将第二时钟信号端的信号输出作为第二输出信号，所述第二移位寄存器的上拉节点的电位使得所述第二移位寄存器将第三时钟信号端的信号输出作为第三输出信号。
  25. 根据权利要求24所述的控制方法，其中，
    在相邻两帧中的一帧的消隐阶段的第五时段中，
    第五时钟信号为第一电平，第四时钟信号在第五时段的起始阶段以及在第五时段的结尾阶段的前半部为第一电平，第六时钟信号在第五时段的起始阶段的前半部以及第五时段的结尾阶段的后半部为第一电平，
    第二时钟信号为第二电平，第一时钟信号与第四时钟信号相同，第三时钟信号与第六时钟信号相同；并且
    在相邻两帧中的另一帧的消隐阶段的第五时段中，
    第五时钟信号为第二电平，第六时钟信号在第五时段的起始阶段以及在第五时段的结尾阶段的前半部为第一电平，第四时钟信号在第五时段的起始阶段的前半部以及第五时段的结尾阶段的后半部为第一电平，
    第二时钟信号为第一电平，第一时钟信号与第四时钟信号相同，第三时钟信号与第六时钟信号相同。
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