WO2020144777A1 - 撮像素子、内視鏡および制御装置 - Google Patents

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WO2020144777A1
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signal
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clock signal
input
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雅人 大澤
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オリンパス株式会社
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Definitions

  • the present disclosure relates to an imaging device, an endoscope, and a control device that generate image data by imaging a subject.
  • a technique in which output data is transmitted/received at a predetermined frame cycle via an input/output pad of an image sensor by using a CDR (Clock Data Recovery) circuit of a camera unit (patented). Reference 1).
  • the image sensor sends to the image sensor, via an input/output pad, a rolling read state in which image data is output, a service state in which non-image data is output, and instruction data including a signal for error recovery. And a configuration state to be received.
  • the clock signal is locked by the CDR circuit of the camera unit included in the output data at the timing of the configuration state in the predetermined frame period.
  • the present disclosure has been made in view of the above, and an object thereof is to provide an imaging element, an endoscope, and a control device that can promptly recover even when an error occurs in data. To do.
  • an imaging device includes a plurality of pixels arranged in a two-dimensional matrix, and receives a first light according to a light receiving amount.
  • a pixel unit having a plurality of pixels that generates the first signal and outputs the first signal.
  • An AD conversion unit that converts into a second signal and outputs the second signal, transmission data including at least the second signal in the first period, and reception data input from the outside in the second period Is a time division transmission and reception unit for transmitting and receiving received data including a clock recovery symbol having a clock edge for detecting transition timing of data and a setting signal, and the clock edge included in the received data.
  • a first generation unit that generates a synchronized first clock signal, and the transmission/reception unit switches between the first period and the second period for each horizontal line in the pixel unit. The transmission and reception of the transmission data and the reception data are performed by time division.
  • the transmission/reception unit transmits/receives the transmission data and the reception data via one input/output pad in a time division manner.
  • the image sensor according to the present disclosure in the above disclosure, generates a second clock signal for driving the pixel unit and the AD conversion unit at a constant reference timing based on the first clock signal. And a second generation unit that outputs the second clock signal to the pixel unit and the AD conversion unit.
  • the first generation unit may include a phase frequency comparator that outputs an input signal indicating a comparison result obtained by comparing the first clock signal with the received data.
  • a charge pump unit that adjusts and outputs the voltage of the input signal based on the input signal input from the phase frequency comparator, and smooths the voltage of the input signal input from the charge pump unit.
  • a loop filter unit that outputs the first clock signal having a frequency according to the voltage of the input signal input from the loop filter unit, and a first voltage controlled oscillator that outputs the first clock signal; Have.
  • the first generation unit may include a phase frequency comparator that outputs an input signal indicating a comparison result obtained by comparing the first clock signal with the received data.
  • a charge pump unit that adjusts and outputs the voltage of the input signal based on the input signal input from the phase frequency comparator, and smooths the voltage of the input signal input from the charge pump unit.
  • a loop filter unit for converting and outputting the first clock signal, a first voltage controlled oscillator for generating and outputting a third clock signal having a frequency corresponding to the input signal input from the loop filter unit, and the first voltage control oscillator.
  • a DA conversion unit that performs DA conversion processing on the third clock signal input from the voltage controlled oscillator, and outputs the voltage of the analog third clock signal input from the DA conversion unit.
  • a second voltage-controlled oscillator that generates and outputs the first clock signal having a corresponding frequency.
  • the setting signal includes a frequency control signal of the second clock signal
  • the transmission data includes the second signal and the second signal.
  • the transmission data includes an image format, and the image format has a configuration code period at least for each line.
  • an endoscope includes the above-mentioned image pickup device and an insertion part into which a tip portion is inserted into a subject, and the tip portion is provided with the image pickup element.
  • a control device is a control device to which an endoscope having an imaging element provided at a distal end portion of an insertion portion that can be inserted into a subject is detachably connected, and one transmission cable is used.
  • the transmission data transmitted from at least the image sensor in the first period the image data, the non-image data, and a clock recovery symbol having a clock edge for detecting a transition timing of the data
  • the received data including a clock recovery symbol having a clock edge for detecting the transition timing of the data, and a setting signal.
  • a transmitting/receiving unit for transmitting/receiving is provided.
  • a third generation unit that generates a reference clock signal that serves as a reference for the operation of the control device, the reference clock signal, and the received data are included.
  • a control unit that outputs the image data to a display device based on a first clock signal generated in synchronization with the clock edge.
  • FIG. 1 is a schematic diagram schematically showing the overall configuration of the endoscope system according to the first embodiment.
  • FIG. 2 is a block diagram showing a functional configuration of main parts of the imaging device and the control device according to the first embodiment.
  • FIG. 3 is a block diagram showing a functional configuration of the first generation unit according to the first embodiment.
  • FIG. 4 is a diagram schematically showing a timing chart of the operation of the first generation unit according to the first embodiment.
  • FIG. 5 is a schematic diagram showing the structure of the image format according to the first embodiment.
  • FIG. 6 is a block diagram showing a functional configuration of the first generation unit according to the second embodiment.
  • FIG. 7 is a diagram schematically showing a timing chart of the operation of the first generation unit according to the second embodiment.
  • FIG. 8 is a schematic diagram showing an image format according to the first modification of the first and second embodiments.
  • FIG. 9 is a schematic diagram showing an image format according to the second modification of the first and second embodiments.
  • an endoscope system including an endoscope having an imaging device at a distal end portion of an insertion portion inserted into a subject is described. explain. Further, the present disclosure is not limited to the embodiments. Further, in the description of the drawings, the same parts will be denoted by the same reference numerals. Furthermore, it should be noted that the drawings are schematic, and the relationship between the thickness and width of each member, the ratio of each member, and the like are different from reality. In addition, the drawings include portions having different dimensions and ratios.
  • FIG. 1 is a schematic diagram schematically showing the overall configuration of the endoscope system according to the first embodiment.
  • the endoscope system 1 shown in FIG. 1 includes an endoscope 2, a control device 3, and a display device 4.
  • the endoscope 2 images the inside of the subject by inserting the insertion portion 100, which is a part of the endoscope 2, into the body cavity of the subject, and sends the image signal generated by this imaging to the control device 3. Output.
  • the endoscope 2 is provided with an image pickup device 20 that picks up an image of the inside of the body of the subject and generates an image signal on the distal end portion 101 side of the insertion portion 100.
  • the endoscope 2 is provided with an operation unit 103 on the proximal end side 102 side of the insertion unit 100 that receives various operations related to the endoscope 2.
  • the endoscope 2 is provided with a transmission cable 104 extending from the operation unit 103 and detachably connected to the control device 3.
  • the image signal of the in-vivo image generated by the imaging device 20 is output to the control device 3 via the transmission cable 104 having a length of, for example, several meters.
  • the transmission cable 104 is configured by using a cable, an optical fiber, or the like, and transmits various data including an image signal generated by the imaging device 20 to the control device 3. Further, the transmission cable 104 transmits various data transmitted from the control device 3 to the imaging device 20, and transmits the illumination light supplied by a light source device (not shown) to the distal end portion 101 of the insertion portion 100 of the endoscope 2. Guide light.
  • the control device 3 performs predetermined image processing on various data input via the transmission cable 104 and outputs the data to the display device 4. Further, the control device 3 centrally controls the entire endoscope system 1. For example, the control device 3 controls to switch the illumination light emitted from a light source device (not shown) and to switch the imaging mode of the endoscope 2.
  • the display device 4 displays an image corresponding to the image signal processed by the control device 3.
  • the display device 4 displays various kinds of information regarding the endoscope system 1.
  • the display device 4 is configured by using a display panel or the like such as liquid crystal or organic EL (Electro Luminescence).
  • FIG. 2 is a block diagram showing a functional configuration of main parts of the imaging device 20 and the control device 3.
  • the imaging device 20 shown in FIG. 2 includes an imaging element 21.
  • the image pickup device 21 is configured using, for example, an image sensor such as a CMOS (Complementary Metal Oxide Semiconductor) or a CCD (Charge Coupled Device).
  • the image sensor 21 includes at least a pixel unit 22, an AD conversion unit 23, a transmission/reception unit 24, a first generation unit 25, and a second generation unit 26.
  • the pixel unit 22 has a plurality of pixels arranged in a two-dimensional matrix.
  • the pixel unit 22 generates a first signal (analog pixel value) according to the amount of light received by each of the plurality of pixels receiving light.
  • the pixel unit 22 outputs the first signal generated by each of the plurality of pixels to the AD conversion unit 23.
  • the pixel unit 22 is based on a second clock signal (hereinafter, referred to as “imager clock signal IMCLK2”) for driving at a constant reference timing, which is input from a second generation unit 26 described later.
  • imager clock signal IMCLK2 second clock signal
  • the AD conversion unit 23 performs AD conversion processing on the first signal input from the pixel unit 22 based on the second clock signal (imager clock signal) IMCLK2 input from the second generation unit 26. By doing so, it is converted into a digital second signal (digital image signal), and this second signal is output to the transmitting/receiving unit 24.
  • the AD conversion unit 23 is configured using a well-known AD conversion circuit such as a column AD, a pipeline AD, and a successive approximation AD.
  • the transmission/reception unit 24 transmits digital transmission data including a second signal and a control code of a predetermined image format in the first period (hereinafter, referred to as “Down Link period”) via the transmission cable 104 and the input/output pad T1. Is output to the control device 3.
  • the transmission/reception unit 24 also receives digital reception data (hereinafter, referred to as “setting signal”) including a setting signal from the control device 3 in the second period (hereinafter, referred to as “Up Link period”) via the transmission cable 104 and the input/output pad T1.
  • Received data SYSDATA (“SDATA”) and outputs a part of the received received data SYSDATA to the first generation unit 25.
  • the transmission/reception unit 24 transmits/receives transmission data and reception data SYSDATA in a time division manner via the transmission cable 104 and one input/output pad T1. Specifically, the transmission/reception unit 24 switches between the Up Link period and the Down Link period for each line that reads out the first signal from each of a plurality of pixels on one horizontal line in the pixel unit 22.
  • the transmission and reception of the transmission data and the reception data SYSDATA are performed by time division.
  • the reception data SYSDATA includes, in addition to the setting signal, a clock recovery symbol having a clock edge for detecting the transition timing of the data in a predetermined cycle.
  • the transmission data includes, in addition to the digital image signal, a clock recovery symbol having a clock edge for detecting the transition timing of the data in a predetermined cycle.
  • a data format is also known as a self-clock signal, and for example, 8b(bit)/10b(bit) conversion or Manchester coding may be used as the data including the clock recovery symbol.
  • a clock recovery symbol (clock transition) is included at least once in 5T in 8b/10b conversion and at least once in 2T in Manchester encoding.
  • the transmission/reception unit 24 is configured using a bidirectional driver.
  • a bidirectional driver configured by using a transmission logic circuit, a serializer circuit, a clock multiplexing circuit, an amplifier circuit, etc. is used.
  • the first generation unit 25 generates a first clock signal (hereinafter referred to as “imager clock signal IMCLK”) based on the reception data SYSDATA input from the transmission/reception unit 24, and the generated imager clock signal.
  • the IMCLK is output to the second generation unit 26.
  • the first generation unit 25 generates the imager clock signal IMCLK synchronized with the clock edge for detecting the transition timing of the data included in the reception data SYSDATA input from the transmission/reception unit 24.
  • the generated imager clock signal IMCLK is output to the second generation unit 26.
  • the detailed configuration of the first generation unit 25 will be described later.
  • the second generation unit 26 based on the imager clock signal IMCLK input from the first generation unit 25, the imager clock signal IMCLK2 for driving the pixel unit 22 and the AD conversion unit 23 at a constant reference timing. And outputs the imager clock signal IMCLK2 to the pixel unit 22 and the AD conversion unit 23.
  • the second generation unit 26 is configured by using a timing generator or the like.
  • the control device 3 includes a transmission/reception unit 31, a CDR (Clock Data Recovery) unit 32, a third generation unit 33, and a control unit 34.
  • CDR Chip Data Recovery
  • the transmission/reception unit 31 transmits the digital data input from the control unit 34 to the imaging device 20 via the transmission cable 104, and receives the digital data received from the imaging device 20 via the transmission cable 104.
  • the data is output to the CDR unit 32.
  • the transmission/reception unit 31 uses a bidirectional driver configured by using a transmission logic circuit, a serializer circuit, a clock multiplexing circuit, an amplifier circuit, and the like.
  • the CDR unit 32 separates the clock signal and the data signal from the transmission data transmitted from the imaging device 20 via the transmission cable 104, and separates the clock signal (imager clock signal IMCLK4) and the data signal (reception data SYSDATA). ) And are output to the control unit 34. Since the imager clock signal IMCLK4 is a signal based on the imager clock signal IMCLK that operates based on the imager frequency or the imager clock signal IMCLK2, the control unit 34 controls the imager clock signal IMCLK4 included in the transmission data.
  • system clock signal SYSCLK a reference clock signal that serves as a reference for the operation of each unit constituting the endoscope system 1, and outputs the detection result to the transmitting/receiving unit 31.
  • the control unit 34 is configured by using a phase frequency comparator or the like.
  • the third generation unit 33 generates a system clock signal that serves as a reference for the operation of each unit included in the endoscope system 1, and outputs this system clock signal to the control unit 34.
  • the third generation unit 33 is configured by using a clock generator or the like that operates based on a highly accurate clock such as a crystal oscillator. That is, the system clock signal SYSCLK is a signal that maintains high accuracy even if there is a temperature change or a power supply voltage change.
  • the control unit 34 is configured by using a memory and a processor having any hardware such as DSP (Digital Signal Processing), FPGA (Field Programmable Gate Array), and CPU (Central Processing Unit).
  • the control unit 34 controls each unit included in the endoscope system 1.
  • the control unit 34 also outputs image data to the display device 4 based on the system clock signal SYSCLK input from the third generation unit 33, the reception data SYSDATA and the imager clock signal IMCLK4. Specifically, the control unit 34 operates in synchronization with the system clock signal SYSCLK that is input from the third generation unit 33 and that operates at the system frequency, and receives the received data SYSDATA input from the CDR unit 32.
  • control unit 34 Simultaneously with the clock edge of the clock signal IMCLK4, it is retimed at a refresh rate based on the system clock signal SYSCLK and output to the display device 4 as image data.
  • the control unit 34 includes a digital setting value, which reduces the frequency deviation between the frequency of the imager clock signal IMCLK4 (or IMCLK) detected by the CDR unit 32 and the system clock signal SYSCLK, in the reception data SYSDATA, and the transmission/reception unit 31. Output to.
  • This set value includes an error correction code.
  • FIG. 3 is a block diagram showing a functional configuration of the first generation unit 25.
  • the first generation unit 25 has a PLL unit 251 and a register unit 252.
  • the PLL unit 251 receives the received data SYSDATA from the transmission/reception unit 24, performs phase adjustment so that the phases of the falling clocks of the imager clock signal IMCLK are the same, and outputs the imager clock signal IMCLK to the second generation unit 26. Output to.
  • the PLL unit 251 includes a phase frequency comparator 2511, a charge pump unit 2512, a switch 2513, a loop filter unit 2514, and a voltage controlled oscillator 2515.
  • the phase frequency comparator 2511 samples the value of the reception data SYSDATA at the rising edge timing of the imager clock signal IMCLK, and outputs retiming data RE_DATA synchronized with the imager clock signal IMCLK to the register unit 252.
  • the retiming data RE_DATA held in the register unit 252 is used to set the operation mode and the like inside the image sensor 21.
  • the phase frequency comparator 2511 is configured using a flip-flop circuit, a NAND circuit, and the like.
  • the charge pump unit 2512 has a constant current source 2512a provided between the power supply voltage VDD and the ground GND, a switch 2512b, a switch 2512c, a constant current source 2512d, and a capacitor 2512e.
  • the constant current source 2512a, the switch 2512b, the switch 2512c, and the constant current source 2512d are provided in series between the power supply voltage VDD and the ground GND.
  • One end of the capacitor 2512e is connected to the transmission line from which the constant current source 2512a, the switch 2512b, the switch 2512c, and the constant current source 2512d output voltages, and the other end is connected to the ground.
  • the charge pump unit 2512 When the phase of the imager clock signal IMCLK is delayed with respect to the received data SYSDATA and the frequency is low, the charge pump unit 2512 turns on the FMOS 2512b according to the input signal input from the phase frequency comparator 2511, and turns on the input signal. Increase the voltage of and output. Further, in the charge pump unit 2512, when the phase of the imager clock signal IMCLK is delayed with respect to the reception data SYSDATA and the frequency is high, the switch 2512c is turned on according to the input signal input from the phase frequency comparator 2511. , The voltage of the input signal is reduced and output.
  • the switches 2512b and 2512c are configured by using, for example, MOS-FET.
  • the switch 2513 switches on and off under the control of the register unit 252.
  • the switch 2513 has one end connected to the charge pump unit 2512 and the other end connected to the loop filter unit 2514.
  • the switch 2513 is composed of, for example, a MOS-FET.
  • the loop filter unit 2514 smoothes the voltage of the input signal input via the switch 2513 and outputs the smoothed voltage to the voltage controlled oscillator 2515.
  • the loop filter unit 2514 is configured using, for example, a low pass filter or the like.
  • the loop filter unit 2514 has a resistor 2514a, a capacitor 2514b, and a capacitor 2514c.
  • the resistor 2514a has one end connected to a transmission line connecting the switch 2513 and the voltage controlled oscillator 2515, and the other end connected to the capacitor 2514b.
  • the capacitor 2514b has one end connected to the resistor 2514a and the other end connected to the ground GND.
  • the capacitor 2514c has one end connected to a transmission line connecting the switch 2513 and the voltage controlled oscillator 2515, and the other end connected to the ground GND.
  • the voltage controlled oscillator 2515 generates an imager clock signal IMCLK having a frequency corresponding to the voltage input from the loop filter unit 2514, outputs the imager clock signal IMCLK to the second generation unit 26, and outputs the image signal to the register. It is output to the section 252 and the phase frequency comparator 2511.
  • the register unit 252 sequentially holds the retiming data RE_DATA input from the phase frequency comparator 2511 at a timing synchronized with the imager clock signal IMCLK input from the voltage controlled oscillator 2515, and uses the sequentially held retiming data RE_DATA. Based on this, ON/OFF of the switch 2513 is controlled and used as setting information of the pixel unit 22, the AD conversion unit 23 and the like.
  • FIG. 4 is a diagram schematically showing a timing chart of the operation of the first generation unit.
  • (a) shows the timing of the reception data SYSDATA
  • (b) shows the timing of the imager clock signal IMCLK
  • (c) shows the timing of the retiming data RE_DATA.
  • the first generation unit 25 causes the phase frequency comparator 2511 to use the line end command (for example, 1011) as the retiming data RE_DATA. ) Is detected. Specifically, in the first generator 25, the phase frequency comparator 2511 samples the value of the reception data SYSDATA at the rising edge timing (arrow A1, arrow A2 in FIG. 4) of the imager clock signal IMCLK, Retiming data RE_DATA synchronized with major clock signal IMCLK is output to register unit 252. At this time, in the first generation unit 25, the switch 2513 is turned off and the loop filter unit 2514 holds the voltage, and shifts to the Down Link period.
  • the first generation unit 25 shifts to the Down Link period while the supply voltage to the voltage controlled oscillator 2515 remains constant.
  • the image pickup device 21 outputs a digital image signal to the control device 3 while keeping the oscillation frequency of the imager clock signal IMCLK constant.
  • the image sensor 21 outputs a digital image signal for one line in the horizontal direction in the pixel section 22 to the control device 3, and then outputs to the control device 3 a command indicating the end of reading of the output one line. To do.
  • a part of the data held in the register unit 252 is updated by a mechanism inside the chip (not shown), the switch 2513 is turned on (short-circuited state), and the state shifts to the Up Link period. ..
  • the first generation unit 25 repeats the state transition of the operation mode between the Down Link period and the Up Link period for each horizontal line in the pixel unit 22.
  • the oscillation frequency of the imager clock signal IMCLK becomes an abnormal value due to disturbance or the like, and even when the image signal output from the image sensor 21 is disturbed, every horizontal line in the pixel unit 22. Since the correction command for returning the oscillation frequency of the imager clock signal IMCLK to the normal value can be transmitted to the normal state, the recovery to the normal state can be performed more quickly than the conventional method in which the correction command can be transmitted only for each frame. Can be done. As a result, it is possible to prevent the data of the entire one frame from being lost.
  • FIG. 5 is a schematic diagram showing the structure of the image format.
  • the image format F1 has at least a pixel data period (Pixel Data) and a V-blanking data period (V-Blanking Data). Furthermore, the image format F1 has a start code (Start Code) period, a packet header period (Packet Header), an end code period (End Code), and a configuration code period (Configuration Code) period for each line.
  • Start Code Start Code
  • Packet Header Packet Header
  • End Code an end code period
  • Configuration Code Configuration Code
  • the analog pixel value corresponding to the amount of received light accumulated in the pixel unit 22 of the image pickup device 21 is AD-converted by the AD converter 23, and the result of the AD conversion processing by the transmitter/receiver 24 in the Down Link direction (to the control device 3 It is a digital image signal (second signal) transmitted in the transmission direction).
  • the data forming the image data period includes a clock recovery symbol for generating a reference timing for the CDR unit 32 of the control device 3 to detect the Down Link data in a predetermined cycle.
  • Such a data format is also known as a self-clock signal, and as the data including the clock recovery symbol, for example, 8b(bit)/10b(bit) conversion or Manchester coding may be used.
  • the V-blanking data period may be random dummy data or data including a control signal for synchronizing with the control device 3.
  • the image data and the V-blanking data include a clock recovery symbol for generating a reference timing for the CDR unit 32 of the control device 3 to detect the Down Link data in a predetermined cycle.
  • Such a data format is also known as a self-clock signal, and for example, 8b(bit)/10b(bit) conversion or Manchester coding may be used as the data including the clock recovery symbol.
  • the configuration code includes a clock recovery symbol in a predetermined cycle, like the image data and V-blanking data.
  • the transmission/reception unit 24 also transmits data in the Down Link direction during the exposure period of the image sensor 21 or the V-blanking data period provided for adjusting the frame rate. Further, the control unit 34 transmits data to the image sensor 21 during the configuration code period so that the frequency of the imager clock signal IMCLK becomes the same as the frequency of the system clock signal SYS_CLK during the Up Link period. Then, the PLL unit 251 of the first generation unit 25 outputs the imager clock signal IMCLK having the frequency instructed by the configuration code to the second generation unit 26.
  • the image format F1 configured as described above, since the PLL relock and the register setting can be performed for each line, compared with the conventional technique of performing the PLL relock for each frame, the electric knife is used. Even when disturbance noise such as is generated, it is possible to promptly recover from the error state.
  • the transmission/reception unit 24 switches the Down Link period and the Up Link period for each line of the pixel unit 22 to perform transmission/reception of the transmission data and the reception data SYSDATA in a time division manner. Even if the oscillation frequency of the imager clock signal IMCLK becomes an abnormal value due to disturbance noise from an electric knife or the like, the PLL relock can be performed for each line, so that the PLL relock can be performed only for each frame. It is possible to recover to the normal state more quickly than the method described in (1). As a result, it is possible to prevent the data of the entire one frame from being lost.
  • the transmission/reception unit 24 performs transmission/reception of transmission data and reception data SYSDATA via one input pad in a time division manner, thereby transmitting image data and receiving a setting signal. Since it can be performed with one transmission cable 104, the diameter of the insertion portion 100 of the endoscope 2 can be reduced.
  • FIG. 6 is a block diagram showing a functional configuration of the first generation unit according to the second embodiment.
  • the first generation unit 25A illustrated in FIG. 6 includes a CDR unit 251A, a register unit 252A, a DA conversion unit 253, and a second voltage controlled oscillator 254.
  • the CDR unit 251A receives the reception data SYSDATA from the transmission/reception unit 24, samples the value of the reception data SYSDATA at the rising edge timing of a third clock signal (hereinafter referred to as “signal CDRCLK”) described later, and outputs the signal CDRCLK as the signal CDRCLK.
  • signal CDRCLK a third clock signal
  • Each of the synchronized retiming data RE_DATA and the signal CDRCLK is output to the register unit 252A.
  • the CDR unit 251A includes the charge pump unit 2512 and the loop filter 2514 according to the first embodiment, the phase frequency comparator 2511A, and the first voltage controlled oscillator 2515A. Therefore, detailed description of each of the charge pump unit 2512 and the loop filter 2514 is omitted.
  • the phase frequency comparator 2511A samples the value of the reception data SYSDATA at the rising edge timing of the signal CDRCLK, and outputs retiming data RE_DATA synchronized with the signal CDRCLK to the register unit 252A.
  • the retiming data RE_DATA held in the register unit 252A is used for setting the operation mode and the like inside the image sensor 21.
  • the phase frequency comparator 2511A is configured using a flip-flop circuit, a NAND circuit, and the like.
  • the first voltage controlled oscillator 2515A generates a signal CDRCLK having a frequency according to the voltage input from the loop filter unit 2514, and outputs this signal CDRCLK to the phase frequency comparator 2511A and the register unit 252A.
  • the signal CDRCLK is used only for determining the timing of data extraction of the reception data SYSDATA.
  • the register unit 252A holds (latches) the retiming data RE_DATA input from the phase frequency comparator 2511A at a timing synchronized with the signal CDRCLK input from the first voltage controlled oscillator 2515A.
  • the register unit 252A controls ON/OFF of the switch 2513, and when receiving a line end command in the Up Link direction (for example, 1011) as RE_DATA from the control device 3 side, turns off the switch 2513, and a mechanism (not shown) from the second generation unit 26. When the issue of the line end command in the Down Link direction is detected, the switch 2513 is turned on.
  • the register unit 252A also outputs a register value corresponding to the retiming data RE_DATA input from the phase frequency comparator 2511A to the DA conversion unit 253.
  • the DA converter 253 outputs a voltage according to the register value input from the register 252A to the second voltage controlled oscillator 254.
  • the second voltage controlled oscillator 254 generates an imager clock signal IMCLK having a frequency according to the voltage input from the DA conversion unit 253, and outputs this imager clock signal IMCLK to the second generation unit 26.
  • FIG. 7 is a diagram showing a timing chart schematically showing the operation of the first generation unit 25A.
  • (a) shows the timing of the reception data SYSDATA
  • (b) shows the timing of CDRCLK
  • (c) shows the timing of the retiming data RE_DATA.
  • the first generation unit 25A causes the phase frequency comparator 2511 to use the line end command (for example, 1011) as the retiming data RE_DATA. ) Is detected. Specifically, in the first generation unit 25A, the phase frequency comparator 2511 samples the value of the reception data SYSDATA at the rising edge timing of CDRCLK (arrow A1 and arrow A2 in FIG. 7) and synchronizes with CDRCLK. The timing data RE_DATA is output to the register unit 252A. At this time, in the first generation unit 25A, the switch 2513 is turned off, and the loop filter unit 2514 shifts to the Down Link period while holding the voltage.
  • the first generation unit 25A shifts to the Down Link period while the supply voltage to the first voltage controlled oscillator 2515A remains constant.
  • the image pickup device 21 outputs a digital image signal to the control device 3 while keeping the oscillation frequency of the imager clock signal IMCLK constant.
  • the image sensor 21 outputs a digital image signal for one line in the horizontal direction in the pixel section 22 to the control device 3, and then outputs to the control device 3 a command indicating the end of reading of the output one line. To do.
  • a part of the data held in the register unit 252A is updated by a mechanism inside the chip (not shown), and with this update, the switch 2513 is turned on (short-circuited), and Up Transition to the Link period.
  • the control device 3 receives the control command transmitted from the first generation unit 25A, the control device 3 starts transmitting the configuration code or the like required for the Up Link period to the imaging device 20.
  • the first generation unit 25A repeats the state transition of the operation mode between the Down Link period and the Up Link period for each horizontal line in the pixel unit 22.
  • the oscillation frequency of the imager clock signal IMCLK becomes an abnormal value due to disturbance or the like, and even when the image signal output from the image sensor 21 is disturbed, every horizontal line in the pixel unit 22. Since the correction command for returning the oscillation frequency of the imager clock signal IMCLK to the normal value can be transmitted to the normal state, the recovery to the normal state can be performed more quickly than the conventional method in which the correction command can be transmitted only for each frame. Can be done. As a result, it is possible to prevent the data of the entire one frame from being lost.
  • the effect similar to that of the first embodiment is obtained, and the oscillation frequency of the imager clock signal IMCLK is controlled by the robust digital command with respect to the disturbance noise.
  • a more stable imager clock signal IMCLK can be supplied.
  • FIG. 8 is a schematic diagram showing an image format according to the first modification of the first and second embodiments.
  • the first preamble period and the second preamble signal that output the first preamble signal are output to the beginning of the Down Link period and the beginning of the Up Link period, respectively.
  • the second preamble period may be provided.
  • the first preamble signal is used for searching the data head position and a list of specific codes (for example, toggle code code 101010101) used for the transmitting/receiving unit 31 of the control device 3 to synchronize with the clock frequency of the image sensor 21 side.
  • specific codes for example, toggle code code 101010101
  • Incremental data for example, 00, 01, 10, 11).
  • the second preamble signal is used to search for a list of specific codes (for example, a toggle code code) used by the transceiver unit 24 of the imaging device 20 to synchronize with the clock frequency of the control device 3 and a data head position. It consists of increment data and.
  • specific codes for example, a toggle code code
  • the first preamble period, the start code period, the packet header period, and the end code period correspond to the service data reading period
  • the second preamble period and the configuration code period correspond to the instruction writing period.
  • the reception adjustment in the first generation unit 25, 25A or the CDR unit 32 can be performed quickly. Further, the head portion of the received data can be easily detected by the increment signal portion transmitted and received during the preamble period. That is, digital signals can be reliably transmitted and received on both the control device 3 side and the imaging device 20 side.
  • FIG. 9 is a schematic diagram showing an image format according to the second modification of the first and second embodiments.
  • the image pickup device 21 performs the training process (Training Phase) in which the output of at least the predetermined non-image data pattern continues to be output for the predetermined period, and then the image data, the non-image data, and the Perform a shooting phase that repeats input and output of command data.
  • Training Phase Training Phase
  • the image pickup device 21 performs the training process (Training Phase) in which the output of at least the predetermined non-image data pattern continues to be output for the predetermined period, and then the image data, the non-image data, and the Perform a shooting phase that repeats input and output of command data.
  • At least one of the imaging device 20 and the control device 3 during the training period in addition to having the same effects as those of the first and second embodiments described above, at least one of the imaging device 20 and the control device 3 during the training period. Since the actual photographing (transmission/reception of image data) is performed after establishing the operation condition such that the error rate of the transmitted/received data becomes small, the error resistance of the transmitted/received data can be further enhanced.
  • Various inventions can be formed by appropriately combining the plurality of constituent elements disclosed in the endoscope systems according to the first and second embodiments of the present disclosure described above. For example, some components may be deleted from all the components described in the endoscope system according to the embodiment of the present disclosure described above. Furthermore, the components described in the endoscope system according to the above-described embodiment of the present disclosure may be combined as appropriate.
  • transmission data and reception data may be transmitted and received in a time division manner by differential digital communication during the line read period, service data read period, and instruction write period.
  • the “unit” described above can be replaced with “means”, “circuit”, or the like.
  • the control unit can be read as a control unit or a control circuit.
  • the program to be executed by the endoscope system is a CD-ROM, a flexible disk (FD), a CD-R, which is file data in an installable format or an executable format. It is provided by being recorded on a computer-readable recording medium such as a DVD (Digital Versatile Disk), a USB medium, or a flash memory.
  • a computer-readable recording medium such as a DVD (Digital Versatile Disk), a USB medium, or a flash memory.
  • the program to be executed by the endoscope system according to the first and second embodiments of the present disclosure is configured to be provided by being stored in a computer connected to a network such as the Internet and being downloaded via the network. May be.

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Abstract

データにエラーが生じた場合であっても、１フレーム全体のデータが失われることを防止することができる撮像素子、内視鏡および制御装置を提供する。撮像素子は、第１の期間において少なくとも第２の信号を含む送信データと、第２の期間において外部から入力される受信データであって、データの遷移タイミングを検出するためのクロックエッジを有するクロックリカバリシンボルと設定信号とを含む受信データとの送受信を時分割で行う送受信部と、受信データに含まれるクロックエッジに同期した第１のクロック信号を生成する第１の生成部と、を備え、送受信部は、１ライン毎に第１の期間と第２の期間とを切り替えて送信データと受信データとの送受信を時分割で行う。

Description

撮像素子、内視鏡および制御装置
　本開示は、被写体を撮像することによって画像データを生成する撮像素子、内視鏡および制御装置に関する。
　従来、内視鏡システムでは、イメージセンサが有する入出力パッドを介して所定のフレーム周期で出力データの送受信をカメラユニットのＣＤＲ（Clock　Data　Recovery）回路を用いて行う技術が知られている（特許文献１参照）。この技術では、イメージセンサは、入出力パッドを介して、画像データを出力するローリング読み出し状態と、非画像データを出力するサービス状態と、エラーを回復するための信号を含む命令データをイメージセンサに受信させる構成状態と、を含み、この所定のフレーム周期のうち構成状態のタイミングで、出力データに含まれるカメラユニットのＣＤＲ回路でクロック信号をロックする。
特表２０１６－５２０３４１号公報
　しかしながら、上述した特許文献１では、構成状態のタイミングが１フレーム毎のため、電気メスの使用等によって外乱ノイズが入りこむことでデータにエラーが生じた場合、エラーを回復するための信号を次フレームまで待たなければならないため、エラーが生じた１フレーム全体のデータが失われてしまうという問題点があった。
　本開示は、上記に鑑みてなされたものであって、データにエラーが生じた場合であっても、敏速に復旧することができる撮像素子、内視鏡および制御装置を提供することを目的とする。
　上述した課題を解決し、目的を達成するために、本開示に係る撮像素子は、２次元マトリクス状に配置された複数の画素であって、光を受光することによって受光量に応じた第１の信号を生成し、該第１の信号を出力する複数の画素を有する画素部と、前記複数の画素の各々から出力された前記第１の信号に対してＡＤ変換処理を行うことによってデジタルの第２の信号に変換し、該第２の信号を出力するＡＤ変換部と、第１の期間において少なくとも前記第２の信号を含む送信データと、第２の期間において外部から入力される受信データであって、データの遷移タイミングを検出するためのクロックエッジを有するクロックリカバリシンボルと設定信号とを含む受信データとの送受信を時分割で行う送受信部と、前記受信データに含まれる前記クロックエッジに同期した第１のクロック信号を生成する第１の生成部と、を備え、前記送受信部は、前記画素部における水平方向の１ライン毎に前記第１の期間と前記第２の期間とを切り替えて前記送信データと前記受信データとの送受信を時分割で行う。
　また、本開示に係る撮像素子は、上記開示において、前記送受信部は、１つの入出力パッドを経由して前記送信データと前記受信データとの送受信を時分割で行う。
　また、本開示に係る撮像素子は、上記開示において、前記第１のクロック信号に基づいて、前記画素部および前記ＡＤ変換部を一定の基準タイミングで駆動するための第２のクロック信号を生成し、該第２のクロック信号を前記画素部および前記ＡＤ変換部へ出力する第２の生成部をさらに備える。
　また、本開示に係る撮像素子は、上記開示において、前記第１の生成部は、前記第１のクロック信号と前記受信データとを比較した比較結果を示す入力信号を出力する位相周波数比較器と、前記位相周波数比較器から入力された前記入力信号に基づいて、該入力信号の電圧を調整して出力するチャージポンプ部と、前記チャージポンプ部から入力された前記入力信号の電圧に対して平滑化を行って出力するループフィルタ部と、前記ループフィルタ部から入力された前記入力信号の電圧に応じた周波数を有する前記第１のクロック信号を生成して出力する第１の電圧制御発振器と、を有する。
　また、本開示に係る撮像素子は、上記開示において、前記第１の生成部は、前記第１のクロック信号と前記受信データとを比較した比較結果を示す入力信号を出力する位相周波数比較器と、前記位相周波数比較器から入力された前記入力信号に基づいて、該入力信号の電圧を調整して出力するチャージポンプ部と、前記チャージポンプ部から入力された前記入力信号の電圧に対して平滑化を行って出力するループフィルタ部と、前記ループフィルタ部から入力された前記入力信号に応じた周波数を有する第３のクロック信号を生成して出力する第１の電圧制御発振器と、前記第１の電圧制御発振器から入力された前記第３のクロック信号に対して、ＤＡ変換処理を行って出力するＤＡ変換部と、前記ＤＡ変換部から入力されたアナログの前記第３のクロック信号の電圧に応じた周波数を有する前記第１のクロック信号を生成して出力する第２の電圧制御発振器と、を有する。
　また、本開示に係る撮像素子は、上記開示において、前記設定信号は、前記第２のクロック信号の周波数制御信号を含み、前記送信データは、前記第２の信号と、前記第２の信号よりも早いタイミングで出力されるプリアンブル信号と、を含む。
　また、本開示に係る撮像素子は、上記開示において、前記送信データは、画像フォーマットを含み、前記画像フォーマットは、少なくとも１ライン毎にコンフィギュレーションコード期間を有する。
　また、本開示に係る内視鏡は、上記の撮像素子と、被検体に先端部が挿入される挿入部と、を備え、前記先端部に前記撮像素子が設けられてなる。
　また、本開示に係る制御装置は、被検体内に挿入可能な挿入部の先端部に撮像素子が設けられた内視鏡が着脱自在に接続される制御装置であって、１つの伝送ケーブルを経由し、第１の期間において、少なくとも前記撮像素子から送信された送信データであって、画像データと、非画像データと、データの遷移タイミングを検出するためのクロックエッジを有するクロックリカバリシンボルと、を含む送信データと、前記撮像素子に受信させる受信データであって、データの遷移タイミングを検出するためのクロックエッジを有するクロックリカバリシンボルと、設定信号と、を含む受信データと、を時分割で送受信する送受信部を備える。
　また、本開示に係る制御装置であって、上記開示において、当該制御装置の動作の基準となる基準クロック信号を生成する第３の生成部と、前記基準クロック信号と、前記受信データに含まれる前記クロックエッジに同期して生成された第１のクロック信号とに基づいて、前記画像データを表示装置へ出力する制御部と、をさらに備える。
　本開示によれば、データにエラーが生じた場合であっても、敏速に復旧することができるという効果を奏する。
図１は、実施の形態１に係る内視鏡システムの全体構成を模式的に示す概略図である。 図２は、実施の形態１に係る撮像装置および制御装置の要部の機能構成を示すブロック図である。 図３は、実施の形態１に係る第１の生成部の機能構成を示すブロック図である。 図４は、実施の形態１に係る第１の生成部の動作を模式的に示すタイミングチャートを示す図である。 図５は、実施の形態１に係る画像フォーマットの構成を示す模式図である。 図６は、実施の形態２に係る第１の生成部の機能構成を示すブロック図である。 図７は、実施の形態２に係る第１の生成部の動作を模式的に示すタイミングチャートを示す図である。 図８は、実施の形態１，２の変形例１に係る画像フォーマットを示す模式図である。 図９は、実施の形態１，２の変形例２に係る画像フォーマットを示す模式図である。
　以下、本開示を実施するための形態（以下、「実施の形態」という）として、被検体内に挿入される挿入部の先端部に撮像装置を有する内視鏡を備えた内視鏡システムについて説明する。また、この実施の形態により、本開示が限定されるものでない。さらに、図面の記載において、同一の部分には同一の符号を付して説明する。さらにまた、図面は、模式的なものであり、各部材の厚めと幅との関係、各部材の比率等は、現実と異なることに留意する必要がある。また、図面の相互間において、互いの寸法や比率が異なる部分が含まれている。
（実施の形態１）
　〔内視鏡システムの構成〕
　図１は、実施の形態１に係る内視鏡システムの全体構成を模式的に示す概略図である。図１に示す内視鏡システム１は、内視鏡２と、制御装置３と、表示装置４と、を備える。
　内視鏡２は、内視鏡２の一部である挿入部１００を被検体の体腔内に挿入することによって被検体の体内を撮像し、この撮像によって生成された画像信号を制御装置３へ出力する。内視鏡２は、挿入部１００の先端部１０１側に、被検体の体内を撮像して画像信号を生成する撮像装置２０が設けられている。また、内視鏡２は、挿入部１００の基端側１０２側に、内視鏡２に関する各種操作を受け付ける操作部１０３が設けられている。さらに、内視鏡２は、操作部１０３から延在し、制御装置３に着脱自在に接続される伝送ケーブル１０４が設けられている。撮像装置２０が生成した体内画像の画像信号は、例えば数ｍの長さを有する伝送ケーブル１０４を経由して制御装置３に出力される。伝送ケーブル１０４は、ケーブルや光ファイバ等を用いて構成され、撮像装置２０によって生成された画像信号を含む各種データを制御装置３へ伝送する。さらに、伝送ケーブル１０４は、制御装置３から送信された各種データを撮像装置２０へ送信し、かつ、図示しない光源装置によって供給された照明光を内視鏡２の挿入部１００の先端部１０１に導光する。
　制御装置３は、伝送ケーブル１０４を経由して入力された各種データに所定の画像処理を施して表示装置４へ出力する。また、制御装置３は、内視鏡システム１全体を統括的に制御する。例えば、制御装置３は、図示しない光源装置が出射する照明光を切り替えたり、内視鏡２の撮像モードを切り替えたりする制御を行う。
　表示装置４は、制御装置３が画像処理を施した画像信号に対応する画像を表示する。表示装置４は、内視鏡システム１に関する各種情報を表示する。表示装置４は、液晶や有機ＥＬ（Electro　Luminescence）等の表示パネル等を用いて構成される。
　〔撮像装置および制御装置の要部〕
　次に、上述した撮像装置２０および制御装置３の要部の機能について説明する。図２は、撮像装置２０および制御装置３の要部の機能構成を示すブロック図である。
　〔撮像装置の構成〕
　まず、撮像装置２０の構成について説明する。
　図２に示す撮像装置２０は、撮像素子２１を備える。撮像素子２１は、例えばＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）やＣＣＤ（Charge　Coupled　Device）のイメージセンサ等を用いて構成される。撮像素子２１は、少なくとも、画素部２２と、ＡＤ変換部２３と、送受信部２４と、第１の生成部２５と、第２の生成部２６と、を備える。
　画素部２２は、２次元マトリクス状に複数の画素が配置されてなる。画素部２２は、複数の画素の各々が光を受光することによって受光量に応じた第１の信号（アナログの画素値）を生成する。画素部２２は、複数の画素の各々が生成した第１の信号をＡＤ変換部２３へ出力する。画素部２２は、後述する第２の生成部２６から入力される一定の基準タイミングで駆動するための第２のクロック信号（以下、「イメージャークロック信号ＩＭＣＬＫ２」という）に基づいて、画素部２２における水平方向の１ライン毎に複数の画素の各々から第１の信号を読み出し、この読み出した第１の信号をＡＤ変換部２３へ出力する。
　ＡＤ変換部２３は、第２の生成部２６から入力される第２のクロック信号（イメージャクロック信号）ＩＭＣＬＫ２に基づいて、画素部２２から入力された第１の信号に対して、ＡＤ変換処理を行うことによってデジタルの第２の信号（デジタルの画像信号）に変換し、この第２の信号を送受信部２４へ出力する。ＡＤ変換部２３は、カラムＡＤ、パイプラインＡＤ、逐次比較ＡＤといった、周知のＡＤ変換回路を用いて構成される。
　送受信部２４は、伝送ケーブル１０４および入出力パッドＴ１を経由して第１の期間（以下、「Ｄｏｗｎ　Ｌｉｎｋ期間」という）において第２の信号と所定の画像フォーマットの制御コードを含むデジタルの送信データを制御装置３へ出力する。また、送受信部２４は、伝送ケーブル１０４および入出力パッドＴ１を経由して第２の期間（以下、「Ｕｐ　Ｌｉｎｋ期間」という）において制御装置３から設定信号を含むデジタルの受信データ（以下、「受信データＳＹＳＤＡＴＡ」という）を受信し、この受信した受信データＳＹＳＤＡＴＡの一部を第１の生成部２５へ出力する。送受信部２４は、伝送ケーブル１０４および１つの入出力パッドＴ１を経由して送信データおよび受信データＳＹＳＤＡＴＡを時分割で送受信を行う。具体的には、送受信部２４は、画素部２２における水平方向の１ライン上の複数の画素の各々から第１の信号を読み出す１ライン毎に、Ｕｐ　Ｌｉｎｋ期間と、Ｄｏｗｎ　Ｌｉｎｋ期間と、を切り替えて送信データと受信データＳＹＳＤＡＴＡの送受信を時分割で行う。ここで、受信データＳＹＳＤＡＴＡには、設定信号に加えて、データの遷移タイミングを検出するためのクロックエッジを有するクロックリカバリシンボルが所定の周期で含まれる。また、送信データには、デジタルの画像信号に加えて、データの遷移タイミングを検出するためのクロックエッジを有するクロックリカバリシンボルが所定の周期で含まれる。このようなデータ形式は、自己クロック信号としても知られており、このクロックリカバリシンボルを含むデータとして、例えば８ｂ（ｂｉｔ）／１０ｂ（ｂｉｔ）変換やマンチェスタ符号化等が使用されていてもよい。データ１ビットの周期をＴとした場合、８ｂ／１０ｂ変換では５Ｔに少なくとも１回、マンチェスタ符号化では２Ｔに少なくとも１回のクロックリカバリシンボル（クロック遷移）が含まれる。送受信部２４は、双方向ドライバを用いて構成される。例えば、送受信部２４は、送信ロジック回路、シリアライザ回路、クロック多重化回路、増幅回路等を用いて構成された双方向ドライバが用いられる。
　第１の生成部２５は、送受信部２４から入力された受信データＳＹＳＤＡＴＡに基づいて、第１のクロック信号（以下、「イメージャークロック信号ＩＭＣＬＫ」という）を生成し、この生成したイメージャークロック信号ＩＭＣＬＫを第２の生成部２６へ出力する。具体的には、第１の生成部２５は、送受信部２４から入力された受信データＳＹＳＤＡＴＡに含まれるデータの遷移タイミングを検出するためのクロックエッジに同期したイメージャークロック信号ＩＭＣＬＫを生成し、この生成したイメージャークロック信号ＩＭＣＬＫを第２の生成部２６へ出力する。なお、第１の生成部２５の詳細の構成は、後述する。
　第２の生成部２６は、第１の生成部２５から入力されたイメージャークロック信号ＩＭＣＬＫに基づいて、画素部２２およびＡＤ変換部２３を一定の基準タイミングで駆動するためのイメージャークロック信号ＩＭＣＬＫ２を生成し、このイメージャークロック信号ＩＭＣＬＫ２を画素部２２およびＡＤ変換部２３へ出力する。第２の生成部２６は、タイミングジェネレータ等を用いて構成される。
　〔制御装置の構成〕
　次に、制御装置３の構成について説明する。
　制御装置３は、送受信部３１と、ＣＤＲ（Clock　Data　Recovery）部３２と、第３の生成部３３と、制御部３４と、を備える。
　送受信部３１は、制御部３４から入力されたデジタルのデータを、伝送ケーブル１０４を経由して撮像装置２０へ送信し、かつ、撮像装置２０から伝送ケーブル１０４を経由して受信したデジタルのデータをＣＤＲ部３２へ出力する。例えば、送受信部３１は、送信ロジック回路、シリアライザ回路、クロック多重化回路、増幅回路等を用いて構成された双方向ドライバが用いられる。
　ＣＤＲ部３２は、伝送ケーブル１０４を経由して撮像装置２０から伝送された送信データからクロック信号とデータ信号とを分離し、分離したクロック信号（イメージャークロック信号ＩＭＣＬＫ４）とデータ信号（受信データＳＹＳＤＡＴＡ）とを制御部３４へ出力する。イメージャークロック信号ＩＭＣＬＫ４はイメージャー周波数に基づいて動作するイメージャークロック信号ＩＭＣＬＫまたは、イメージャークロック信号ＩＭＣＬＫ２に基づいた信号であるため、制御部３４は、送信データに含まれるイメージャークロック信号ＩＭＣＬＫ４と内視鏡システム１を構成する各部の動作の基準となる基準クロック信号（以下、「システムクロック信号ＳＹＳＣＬＫ」という）との周波数の周波数偏差を検出し、この検出結果を送受信部３１へ出力することができる。制御部３４は、位相周波数比較器等を用いて構成される。
　第３の生成部３３は、内視鏡システム１を構成する各部の動作の基準となるシステムクロック信号を生成し、このシステムクロック信号を制御部３４へ出力する。第３の生成部３３は、水晶発振器等の高い精度を有するクロックを基準として動作するクロックジェネレータ等を用いて構成される。即ち、システムクロック信号ＳＹＳＣＬＫは、温度変化や電源電圧変動があっても、高い精度を維持し続ける信号である。
　制御部３４は、メモリと、ＤＳＰ（Digital　Signal　Processing）、ＦＰＧＡ（Field　Programmable　Gate　Array）およびＣＰＵ（Central　Processing　Unit）等のいずれかのハードウェアを有するプロセッサを用いて構成される。制御部３４は、内視鏡システム１を構成する各部を制御する。また、制御部３４は、第３の生成部３３から入力されるシステムクロック信号ＳＹＳＣＬＫと、受信データＳＹＳＤＡＴＡおよびイメージャークロック信号ＩＭＣＬＫ４に基づいて、画像データを表示装置４へ出力する。具体的には、制御部３４は、第３の生成部３３から入力され、システム周波数で動作するシステムクロック信号ＳＹＳＣＬＫに同期して、動作し、ＣＤＲ部３２から入力された受信データＳＹＳＤＡＴＡをイメージャークロック信号ＩＭＣＬＫ４のクロックエッジで取り込むと同時に、システムクロック信号ＳＹＳＣＬＫに基づいたリフレッシュレートでリタイミングして画像データとして表示装置４へ出力する。また、制御部３４は、ＣＤＲ部３２が検出したイメージャークロック信号ＩＭＣＬＫ４（もしくはＩＭＣＬＫ）とシステムクロック信号ＳＹＳＣＬＫとの周波数の周波数偏差が小さくなるデジタルの設定値を受信データＳＹＳＤＡＴＡに含めて送受信部３１へ出力する。この設定値は、エラー訂正コードを含む。
　〔第１の生成部の構成〕
　次に、第１の生成部２５の詳細な構成について説明する。図３は、第１の生成部２５の機能構成を示すブロック図である。
　図３に示すように、第１の生成部２５は、ＰＬＬ部２５１と、レジスタ部２５２と、を有する。
　ＰＬＬ部２５１は、送受信部２４から受信データＳＹＳＤＡＴＡが入力され、イメージャークロック信号ＩＭＣＬＫの立ち下がりクロックの位相が同じとなるように位相調整を行ってイメージャークロック信号ＩＭＣＬＫを第２の生成部２６へ出力する。ＰＬＬ部２５１は、位相周波数比較器２５１１と、チャージポンプ部２５１２と、スイッチ２５１３と、ループフィルタ部２５１４と、電圧制御発振器２５１５と、を有する。
　位相周波数比較器２５１１は、イメージャークロック信号ＩＭＣＬＫの立ち上がりエッジタイミングで、受信データＳＹＳＤＡＴＡの値をサンプリングし、イメージャークロック信号ＩＭＣＬＫと同期したリタイミングデータＲＥ＿ＤＡＴＡをレジスタ部２５２へ出力する。レジスタ部２５２で保持されたリタイミングデータＲＥ＿ＤＡＴＡは、撮像素子２１内部の動作モード等の設定に用いられる。位相周波数比較器２５１１は、フリップフロップ回路とナンド回路等を用いて構成される。
　チャージポンプ部２５１２は、電源電圧ＶＤＤとグランドＧＮＤとの間に設けられた定電流源２５１２ａと、スイッチ２５１２ｂと、スイッチ２５１２ｃと、定電流源２５１２ｄと、コンデンサ２５１２ｅと、を有する。定電流源２５１２ａ、スイッチ２５１２ｂ、スイッチ２５１２ｃおよび定電流源２５１２ｄは、電源電圧ＶＤＤとグランドＧＮＤとの間に直列で設けられている。コンデンサ２５１２ｅは、一端側が定電流源２５１２ａ、スイッチ２５１２ｂ、スイッチ２５１２ｃおよび定電流源２５１２ｄから電圧が出力される伝送路に接続され、他端側がグランドに接続される。チャージポンプ部２５１２は、受信データＳＹＳＤＡＴＡに対してイメージャークロック信号ＩＭＣＬＫの位相が遅れ、周波数が低い場合、位相周波数比較器２５１１から入力された入力信号に応じて、ＦＭＯＳ２５１２ｂがオン状態となり、入力信号の電圧を上げて出力する。さらに、チャージポンプ部２５１２は、受信データＳＹＳＤＡＴＡに対してイメージャークロック信号ＩＭＣＬＫの位相が遅れ、周波数が高い場合、位相周波数比較器２５１１から入力された入力信号に応じて、スイッチ２５１２ｃがオン状態となり、入力信号の電圧を下げて出力する。また、スイッチ２５１２ｂおよびスイッチ２５１２ｃは、例えばＭＯＳ－ＦＥＴ等を用いて構成される。
　スイッチ２５１３は、レジスタ部２５２の制御のもと、オンオフを切り替える。スイッチ２５１３は、一端側がチャージポンプ部２５１２に接続され、他端側がループフィルタ部２５１４に接続される。スイッチ２５１３は、例えばＭＯＳ－ＦＥＴ等を用いて構成される。
　ループフィルタ部２５１４は、スイッチ２５１３を経由して入力された入力信号の電圧に対して平滑化を行って電圧制御発振器２５１５へ出力する。ループフィルタ部２５１４は、例えばローパスフィルタ等を用いて構成される。具体的には、ループフィルタ部２５１４は、抵抗２５１４ａと、コンデンサ２５１４ｂと、コンデンサ２５１４ｃと、を有する。抵抗２５１４ａは、一端側がスイッチ２５１３と電圧制御発振器２５１５とを接続する伝送路に接続され、他端側がコンデンサ２５１４ｂに接続される。コンデンサ２５１４ｂは、一端側が抵抗２５１４ａに接続され、他端側がグランドＧＮＤに接続される。また、コンデンサ２５１４ｃは、一端側がスイッチ２５１３と電圧制御発振器２５１５とを接続する伝送路に接続され、他端側がグランドＧＮＤに接続される。
　電圧制御発振器２５１５は、ループフィルタ部２５１４から入力された電圧に応じた周波数を有するイメージャークロック信号ＩＭＣＬＫを発生させ、このイメージャークロック信号ＩＭＣＬＫを第２の生成部２６へ出力し、かつ、レジスタ部２５２および位相周波数比較器２５１１へ出力する。
　レジスタ部２５２は、位相周波数比較器２５１１から入力されたリタイミングデータＲＥ＿ＤＡＴＡを電圧制御発振器２５１５から入力されたイメージャークロック信号ＩＭＣＬＫに同期したタイミングで順次保持し、この順次保持したリタイミングデータＲＥ＿ＤＡＴＡに基づいて、スイッチ２５１３のオンオフを制御、画素部２２およびＡＤ変換部２３等の設定情報として用いる。
　〔第１の生成部の動作〕
　次に、第１の生成部２５の動作について説明する。図４は、第１の生成部の動作を模式的に示すタイミングチャートを示す図である。図４において、上段から（ａ）が受信データＳＹＳＤＡＴＡのタイミングを示し、（ｂ）がイメージャークロック信号ＩＭＣＬＫのタイミングを示し、（ｃ）がリタイミングデータＲＥ＿ＤＡＴＡのタイミングを示す。
　図４に示すように、第１の生成部２５は、制御装置３からライン終了コマンド（例えば１０１１）が送信された場合において、位相周波数比較器２５１１がリタイミングデータＲＥ＿ＤＡＴＡとしてライン終了コマンド（例えば１０１１）を検出する。具体的には、第１の生成部２５は、位相周波数比較器２５１１がイメージャークロック信号ＩＭＣＬＫの立ち上がりエッジタイミング（図４の矢印Ａ１，矢印Ａ２）で、受信データＳＹＳＤＡＴＡの値をサンプリングし、イメージャークロック信号ＩＭＣＬＫと同期したリタイミングデータＲＥ＿ＤＡＴＡをレジスタ部２５２へ出力する。このとき、第１の生成部２５は、スイッチ２５１３がオフ状態となり、ループフィルタ部２５１４が電圧を保持したまま、Ｄｏｗｎ　Ｌｉｎｋ期間に移行する。
　即ち、第１の生成部２５は、電圧制御発振器２５１５に対する供給電圧が一定のままＤｏｗｎ　Ｌｉｎｋ期間に移行する。このＤｏｗｎ　Ｌｉｎｋ期間において、撮像素子２１は、イメージャークロック信号ＩＭＣＬＫの発振周波数を一定のまま維持した状態で、デジタルの画像信号を制御装置３へ出力する。
　続いて、撮像素子２１は、画素部２２における水平方向の１ライン分のデジタルの画像信号を制御装置３へ出力した後に、この出力した１ライン分の読み出し終了を示すコマンドを制御装置３へ出力する。このコマンド送信と同じタイミングで、図示しないチップ内部の機構によりレジスタ部２５２に保持されたデータの内の一部が更新され、スイッチ２５１３がオン状態（短絡状態）になり、Ｕｐ　Ｌｉｎｋ期間へ移行する。
　このように、第１の生成部２５は、画素部２２における水平方向の１ライン分毎に、Ｄｏｗｎ　Ｌｉｎｋ期間と、Ｕｐ　Ｌｉｎｋ期間との間で、動作モードの状態遷移が繰り返される。これにより、外乱等により、イメージャークロック信号ＩＭＣＬＫの発振周波数が異常な値となり、撮像素子２１が出力する画像信号に乱れが生じた場合であっても、画素部２２における水平方向の１ライン毎にイメージャークロック信号ＩＭＣＬＫの発振周波数を正常な値に戻すための訂正コマンドを送信することができるので、１フレーム毎にしか訂正コマンドを送信できない従来の方式に比べて迅速に正常状態への回復が行える。この結果、１フレーム全体のデータが失われることを防止することができる。
　〔画像フォーマットの構成〕
　次に、撮像素子２１が出力する画像信号の画像フォーマットの構成について説明する。図５は、画像フォーマットの構成を示す模式図である。
　図５に示すように、画像フォーマットＦ１は、少なくとも画素データ期間（Pixel　Data）と、Ｖ－ブランキングデータ期間（V－Blanking　Data）を有する。さらに、画像フォーマットＦ１は、１ライン毎に、スタートコード（Start　Code）期間と、パケットヘッダー期間（Packet　Header）と、エンドコード期間（End　Code）と、コンフィギュレーションコード（Configuration　Code）期間と、を有する。なお、画像フォーマットＦ１では、画素データ期間およびＶ－ブランキングデータ期間がライン読み出し期間に相当する。さらに、画像フォーマットＦ１では、スタートコード期間、パケットヘッダー期間およびエンドコード期間がサービスデータ読み出し期間に相当する。さらに、画像フォーマットＦ１では、コンフィギュレーションコード期間が命令書き込み期間に相当する。
　画像データ期間は、撮像素子２１の画素部２２に蓄積された受光量に応じたアナログの画素値をＡＤ変換部２３によってＡＤ変換処理された結果を送受信部２４によってＤｏｗｎ　Ｌｉｎｋ方向（制御装置３へ送信する方向）に送信したデジタルの画像信号（第２の信号）である。また、画像データ期間を構成するデータには、制御装置３のＣＤＲ部３２がＤｏｗｎ　Ｌｉｎｋデータを検出するための基準タイミングを生成するためのクロックリカバリシンボルが所定の周期で含まれている。このようなデータ形式は自己クロック信号としても知られており、このクロックリカバリシンボルを含むデータとして、例えば８ｂ（ｂｉｔ）／１０ｂ（ｂｉｔ）変換やマンチェスタ符号化等が使用されていてもよい。
　Ｖ－ブランキングデータ期間は、ランダムなダミーデータであってもよいし、制御装置３との同期を取るための制御信号を含むデータであってもよい。画像データおよびＶ－ブランキングデータは、制御装置３のＣＤＲ部３２がＤｏｗｎ　Ｌｉｎｋデータを検出するための基準タイミングを生成するためのクロックリカバリシンボルを所定の周期で含む。このようなデータ形式は、自己クロック信号としても知られており、このクロックリカバリシンボルを含むデータとして、例えば８ｂ（ｂｉｔ）／１０ｂ（ｂｉｔ）変換やマンチェスタ符号化等が使用されていてもよい。
　コンフィギュレーションコードは、画像データおよびＶ－ブランキングデータと同様に、クロックリカバリシンボルを所定の周期で含む。
　このように構成された画像フォーマットＦ１に従って、送受信部２４は、撮像素子２１の露光期間またはフレームレート調整のために設けられたＶ―ブランキングデータ期間もＤｏｗｎ　Ｌｉｎｋ方向にデータを送信する。また、制御部３４は、Ｕｐ　Ｌｉｎｋ期間中に、イメージャークロック信号ＩＭＣＬＫの周波数がシステムクロック信号ＳＹＳ＿ＣＬＫの周波数と同じになるようにデータをコンフィギュレーションコード期間に撮像素子２１へ送信する。そして、第１の生成部２５のＰＬＬ部２５１は、コンフィギュレーションコードで指示された周波数となるイメージャークロック信号ＩＭＣＬＫを第２の生成部２６へ出力する。
　このように構成された画像フォーマットＦ１によれば、ＰＬＬ再ロックや、レジスタ設定を１ライン毎に行うことができるので、従来の１フレーム毎にＰＬＬ再ロックを行った技術と比べて、電気メス等の外乱ノイズが発生した場合であっても、エラー状態から敏速に回復することができる。
　以上説明した実施の形態１によれば、送受信部２４が画素部２２の１ライン毎にＤｏｗｎ　Ｌｉｎｋ期間とＵｐ　Ｌｉｎｋ期間とを切り替えて送信データと受信データＳＹＳＤＡＴＡとの送受信を時分割で行うので、電気メス等の外乱ノイズによりイメージャークロック信号ＩＭＣＬＫの発振周波数が異常な値となった場合でも１ライン毎にＰＬＬ再ロックを行うことができるので、１フレーム毎にしかＰＬＬ再ロックを実施できない従来の方式に比べて迅速に正常状態への回復を行うことができる。この結果、１フレーム全体のデータが失われることを防止することができる。
　また、実施の形態１によれば、送受信部２４が１つの入主力パッドを経由して送信データおよび受信データＳＹＳＤＡＴＡの送受信を時分割で行うことによって、画像データの送信と設定信号との受信を１つの伝送ケーブル１０４で行うことができるので、内視鏡２の挿入部１００の細径化を行うことができる。
（実施の形態２）
　次に、実施の形態２について説明する。実施の形態２は、上述した実施の形態１に係る第１の生成部２５の構成のみが異なる。以下においては、実施の形態２に係る第１の生成部２５の構成について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して詳細な説明を省略する。
　〔第１の生成部の構成〕
　図６は、実施の形態２に係る第１の生成部の機能構成を示すブロック図である。図６に示す第１の生成部２５Ａは、ＣＤＲ部２５１Ａと、レジスタ部２５２Ａと、ＤＡ変換部２５３と、第２の電圧制御発振器２５４と、を有する。
　ＣＤＲ部２５１Ａは、送受信部２４から受信データＳＹＳＤＡＴＡが入力され、後述する第３のクロック信号（以下、「信号ＣＤＲＣＬＫ」という）の立ち上がりエッジタイミングで、受信データＳＹＳＤＡＴＡの値をサンプリングし、信号ＣＤＲＣＬＫと同期したリタイミングデータＲＥ＿ＤＡＴＡおよび信号ＣＤＲＣＬＫの各々をレジスタ部２５２Ａへ出力する。ＣＤＲ部２５１Ａは、上述した実施の形態１のチャージポンプ部２５１２およびループフィルタ２５１４と、位相周波数比較器２５１１Ａと、第１の電圧制御発振器２５１５Ａと、を有する。このため、チャージポンプ部２５１２およびループフィルタ２５１４の各々の詳細な説明は省略する。
　位相周波数比較器２５１１Ａは、信号ＣＤＲＣＬＫの立ち上がりエッジタイミングで、受信データＳＹＳＤＡＴＡの値をサンプリングし、信号ＣＤＲＣＬＫと同期したリタイミングデータＲＥ＿ＤＡＴＡをレジスタ部２５２Ａへ出力する。レジスタ部２５２Ａで保持されたリタイミングデータＲＥ＿ＤＡＴＡは、撮像素子２１内部の動作モード等の設定に用いられる。位相周波数比較器２５１１Ａは、フリップフロップ回路とナンド回路等を用いて構成される。
　第１の電圧制御発振器２５１５Ａは、ループフィルタ部２５１４から入力された電圧に応じた周波数を有する信号ＣＤＲＣＬＫを発生させ、この信号ＣＤＲＣＬＫを位相周波数比較器２５１１Ａおよびレジスタ部２５２Ａへ出力する。信号ＣＤＲＣＬＫは、受信データＳＹＳＤＡＴＡのデータ抽出のタイミング決定のみに使用される。
　レジスタ部２５２Ａは、位相周波数比較器２５１１Ａから入力されたリタイミングデータＲＥ＿ＤＡＴＡを第１の電圧制御発振器２５１５Ａから入力された信号ＣＤＲＣＬＫに同期するタイミングで保持（ラッチ）する。レジスタ部２５２Ａはスイッチ２５１３のオンオフを制御し、制御装置３側からＲＥ＿ＤＡＴＡとしてＵｐ　Ｌｉｎｋ方向のライン終了コマンド（例えば１０１１）を受信するとスイッチ２５１３をオフさせ、第２の生成部２６から図示しない機構によりＤｏｗｎ　Ｌｉｎｋ方向のライン終了コマンドの発行を検知すると、スイッチ２５１３をオンさせる。また、レジスタ部２５２Ａは、位相周波数比較器２５１１Ａから入力されたリタイミングデータＲＥ＿ＤＡＴＡに応じたレジスタ値をＤＡ変換部２５３へ出力する。
　ＤＡ変換部２５３は、レジスタ部２５２Ａから入力されるレジスタ値に応じた電圧を第２の電圧制御発振器２５４へ出力する。
　第２の電圧制御発振器２５４は、ＤＡ変換部２５３から入力された電圧に応じた周波数を有するイメージャークロック信号ＩＭＣＬＫを発生させ、このイメージャークロック信号ＩＭＣＬＫを第２の生成部２６へ出力する。
　〔第１の生成部の動作〕
　次に、第１の生成部２５Ａの動作について説明する。図７は、第１の生成部２５Ａの動作を模式的に示すタイミングチャートを示す図である。図７において、上段から（ａ）が受信データＳＹＳＤＡＴＡのタイミングを示し、（ｂ）がＣＤＲＣＬＫのタイミングを示し、（ｃ）がリタイミングデータＲＥ＿ＤＡＴＡのタイミングを示す。
　図７に示すように、第１の生成部２５Ａは、制御装置３からライン終了コマンド（例えば１０１１）が送信された場合において、位相周波数比較器２５１１がリタイミングデータＲＥ＿ＤＡＴＡとしてライン終了コマンド（例えば１０１１）を検出する。具体的には、第１の生成部２５Ａは、位相周波数比較器２５１１がＣＤＲＣＬＫの立ち上がりエッジタイミング（図７の矢印Ａ１，矢印Ａ２）で、受信データＳＹＳＤＡＴＡの値をサンプリングし、ＣＤＲＣＬＫと同期したリタイミングデータＲＥ＿ＤＡＴＡをレジスタ部２５２Ａへ出力する。このとき、第１の生成部２５Ａは、スイッチ２５１３がオフ状態となり、ループフィルタ部２５１４が電圧を保持したまま、Ｄｏｗｎ　Ｌｉｎｋ期間に移行する。
　即ち、第１の生成部２５Ａは、第１の電圧制御発振器２５１５Ａに対する供給電圧が一定のままＤｏｗｎ　Ｌｉｎｋ期間に移行する。このＤｏｗｎ　Ｌｉｎｋ期間において、撮像素子２１は、イメージャークロック信号ＩＭＣＬＫの発振周波数を一定のまま維持した状態で、デジタルの画像信号を制御装置３へ出力する。続いて、撮像素子２１は、画素部２２における水平方向の１ライン分のデジタルの画像信号を制御装置３へ出力した後に、この出力した１ライン分の読み出し終了を示すコマンドを制御装置３へ出力する。このコマンド送信と同じタイミングで、図示しないチップ内部の機構によりレジスタ部２５２Ａに保持されたデータの内の一部が更新され、この更新に伴い、スイッチ２５１３がオン状態（短絡状態）になり、Ｕｐ　Ｌｉｎｋ期間へ移行する。制御装置３は、第１の生成部２５Ａから送信された制御コマンドを受信すると、撮像装置２０に対してＵｐ　Ｌｉｎｋ期間に必要なコンフィギュレーションコード等の送信を開始する。
　このように、第１の生成部２５Ａは、画素部２２における水平方向の１ライン分毎に、Ｄｏｗｎ　Ｌｉｎｋ期間と、Ｕｐ　Ｌｉｎｋ期間との間で、動作モードの状態遷移が繰り返される。これにより、外乱等により、イメージャークロック信号ＩＭＣＬＫの発振周波数が異常な値となり、撮像素子２１が出力する画像信号に乱れが生じた場合であっても、画素部２２における水平方向の１ライン毎にイメージャークロック信号ＩＭＣＬＫの発振周波数を正常な値に戻すための訂正コマンドを送信することができるので、１フレーム毎にしか訂正コマンドを送信できない従来の方式に比べて迅速に正常状態への回復が行える。この結果、１フレーム全体のデータが失われることを防止することができる。
　以上説明した実施の形態２によれば、上述した実施の形態１と同様の効果を有するとともに、イメージャークロック信号ＩＭＣＬＫの発振周波数が外乱ノイズに対して、堅牢なデジタルコマンドにより制御されているので、より安定したイメージャークロック信号ＩＭＣＬＫを供給することができる。
（実施の形態１，２の変形例１）
　次に、実施の形態１，２の変形例１について説明する。図８は、実施の形態１，２の変形例１に係る画像フォーマットを示す模式図である。
　図８に示すように、画像フォーマットＦ２において、Ｄｏｗｎ　Ｌｉｎｋ期間の先頭部、Ｕｐ　Ｌｉｎｋ期間の先頭部に夫々、第１のプリアンブル信号を出力する第１のプリアンブル期間および第２のプリアンブル信号を出力する第２のプリアンブル期間が設けられていてもよい。
　第１のプリアンブル信号は、制御装置３の送受信部３１が撮像素子２１側のクロック周波数と同期をとるために用いられる特定コードの羅列（例えばトグルコードコード１０１０１０１０１）と、データ先頭位置をサーチするためのインクリメーントデータ（例えば００、０１、１０、１１）とで構成されている。
　第２のプリアンブル信号は、撮像装置２０の送受信部２４が制御装置３側のクロック周波数と同期をとるために用いられる特定コードの羅列（例えばトグルコードコード）と、データ先頭位置をサーチするためのインクリメーントデータとで構成されている。
　なお、画像フォーマットＦ２では、第１のプリアンブル期間、スタートコード期間、パケットヘッダー期間およびエンドコード期間がサービスデータ読み出し期間に相当し、第２のプリアンブル期間およびコンフィギュレーションコード期間が命令書き込み期間に相当する。
　以上説明した実施の形態１，２の変形例１によれば、上述した実施の形態１，２と同様の効果を有するのに加え、通信方向の切り替えが行われる毎に設けられたプリアンブル期間中に送受信されるプリアンブル信号に含まれるトグルコードコード部分により第１の生成部２５，２５ＡまたはＣＤＲ部３２における受信調整を速やかに行える。また、プリアンブル期間中に送受信されるインクリメント信号部分により、受信したデータの先頭部分を容易に検出することが可能になる。即ち、制御装置３側、撮像装置２０側の双方においてデジタル信号の送受信を確実に遂行できる。
（実施の形態１，２の変形例２）
　次に、実施の形態１，２の変形例２について説明する。図９は、実施の形態１，２の変形例２に係る画像フォーマットを示す模式図である。
　図９に示すように、撮像素子２１は、少なくとも所定の非画像データパターンの出力が所定の期間出力され続けるトレーニング期間（Training　Phase）を行った後に、１ライン毎に画像データ、非画像データおよび命令データの入出力を繰り返す撮影期間（Shooting　Phase）を行う。
　以上説明した実施の形態１，２の変形例２によれば、上述した実施の形態１，２と同様の効果を有する上に、トレーニング期間中に撮像装置２０、または制御装置３の少なくとも一方において送受信するデータのエラーレートが小さくなるような動作条件を確立してから実際の撮影（画像データの送受信）が行われるので、送受信するデータのエラー耐性を更に高めることができる。
（その他の実施の形態）
　上述した本開示の実施の形態１，２に係る内視鏡システムに開示されている複数の構成要素を適宜組み合わせることによって、種々の発明を形成することができる。例えば、上述した本開示の実施の形態に係る内視鏡システムに記載した全構成要素からいくつかの構成要素を削除してもよい。さらに、上述した本開示の実施の形態に係る内視鏡システムで説明した構成要素を適宜組み合わせてもよい。
　また、本開示の実施の形態１，２では、ライン読み出し期間、サービスデータ読み出し期間および命令書き込み期間の全てを差動デジタル通信によって送信データおよび受信データを時分割で送受信を行ってもよい。
　また、本開示の実施の形態１，２に係る内視鏡システムでは、上述してきた「部」は、「手段」や「回路」などに読み替えることができる。例えば、制御部は、制御手段や制御回路に読み替えることができる。
　また、本開示の実施の形態１，２に係る内視鏡システムに実行させるプログラムは、インストール可能な形式または実行可能な形式のファイルデータでＣＤ－ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ－Ｒ、ＤＶＤ（Digital　Versatile　Disk）、ＵＳＢ媒体、フラッシュメモリ等のコンピュータで読み取り可能な記録媒体に記録されて提供される。
　また、本開示の実施の形態１，２に係る内視鏡システムに実行させるプログラムは、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成してもよい。
　なお、本明細書におけるタイミングチャートの説明では、「まず」、「その後」、「続いて」等の表現を用いてタイミング間の処理の前後関係を明示していたが、本実施の形態を実施するために必要な処理の順序は、それらの表現によって一意的に定められるわけではない。即ち、本明細書で記載したタイミングチャートにおける処理の順序は、矛盾のない範囲で変更することができる。
　以上、本願の実施の形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、本発明の開示の欄に記載の態様を始めとして、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
１　内視鏡システム
２　内視鏡
３　制御装置
４　表示装置
２０　撮像装置
２１　撮像素子
２２　画素部
２３　ＡＤ変換部
２４，３１　送受信部
２５，２５Ａ　第１の生成部
２６　第２の生成部
３２，２５１Ａ　ＣＤＲ部
３３　第３の生成部
３４　制御部
１００　挿入部
１０１　先端部
１０２　基端側
１０３　操作部
１０４　伝送ケーブル
２５１　ＰＬＬ部
２５２，２５２Ａ　レジスタ部
２５３　ＤＡ変換部
２５４　第２の電圧制御発振器
２５１１　位相周波数比較器
２５１２　チャージポンプ部
２５１２ａ，２５１２ｄ　定電流源
２５１２ｂ，２５１２ｃ，２５１３　スイッチ
２５１２ｅ，２５１４ｂ，２５１４ｃ　コンデンサ
２５１４　ループフィルタ部
２５１４ａ　抵抗
２５１５
２５１５Ａ　第１の電圧制御発振器
Ｆ１，Ｆ２　画像フォーマット
Ｔ１　入出力パッド

Claims (10)

  1. 　２次元マトリクス状に配置された複数の画素であって、光を受光することによって受光量に応じた第１の信号を生成し、該第１の信号を出力する複数の画素を有する画素部と、
    　前記複数の画素の各々から出力された前記第１の信号に対してＡＤ変換処理を行うことによってデジタルの第２の信号に変換し、該第２の信号を出力するＡＤ変換部と、
    　第１の期間において少なくとも前記第２の信号を含む送信データと、第２の期間において外部から入力される受信データであって、データの遷移タイミングを検出するためのクロックエッジを有するクロックリカバリシンボルと設定信号とを含む受信データとの送受信を時分割で行う送受信部と、
    　前記受信データに含まれる前記クロックエッジに同期した第１のクロック信号を生成する第１の生成部と、
    　を備え、
    　前記送受信部は、
    　前記画素部における水平方向の１ライン毎に前記第１の期間と前記第２の期間とを切り替えて前記送信データと前記受信データとの送受信を時分割で行う、
    　撮像素子。
  2. 　請求項１に記載の撮像素子であって、
    　前記送受信部は、
    　１つの入出力パッドを経由して前記送信データと前記受信データとの送受信を時分割で行う、
    　撮像素子。
  3. 　請求項１または２に記載の撮像素子であって、
    　前記第１のクロック信号に基づいて、前記画素部および前記ＡＤ変換部を一定の基準タイミングで駆動するための第２のクロック信号を生成し、該第２のクロック信号を前記画素部および前記ＡＤ変換部へ出力する第２の生成部をさらに備える、
    　撮像素子。
  4. 　請求項３に記載の撮像素子であって、
    　前記第１の生成部は、
    　前記第１のクロック信号と前記受信データとを比較した比較結果を示す入力信号を出力する位相周波数比較器と、
    　前記位相周波数比較器から入力された前記入力信号に基づいて、該入力信号の電圧を調整して出力するチャージポンプ部と、
    　前記チャージポンプ部から入力された前記入力信号の電圧に対して平滑化を行って出力するループフィルタ部と、
    　前記ループフィルタ部から入力された前記入力信号の電圧に応じた周波数を有する前記第１のクロック信号を生成して出力する第１の電圧制御発振器と、
    　を有する、
    　撮像素子。
  5. 　請求項３に記載の撮像素子であって、
    　前記第１の生成部は、
    　前記第１のクロック信号と前記受信データとを比較した比較結果を示す入力信号を出力する位相周波数比較器と、
    　前記位相周波数比較器から入力された前記入力信号に基づいて、該入力信号の電圧を調整して出力するチャージポンプ部と、
    　前記チャージポンプ部から入力された前記入力信号の電圧に対して平滑化を行って出力するループフィルタ部と、
    　前記ループフィルタ部から入力された前記入力信号に応じた周波数を有する第３のクロック信号を生成して出力する第１の電圧制御発振器と、
    　前記第１の電圧制御発振器から入力された前記第３のクロック信号に対して、ＤＡ変換処理を行って出力するＤＡ変換部と、
    　前記ＤＡ変換部から入力されたアナログの前記第３のクロック信号の電圧に応じた周波数を有する前記第１のクロック信号を生成して出力する第２の電圧制御発振器と、
    　を有する、
    　撮像素子。
  6. 　請求項４または５に記載の撮像素子であって、
    　前記設定信号は、
    　前記第２のクロック信号の周波数制御信号を含み、
    　前記送信データは、
    　前記第２の信号と、前記第２の信号よりも早いタイミングで出力されるプリアンブル信号と、
    　を含む、
    　撮像素子。
  7. 　請求項４～６のいずれか一つに記載の撮像素子であって、
    　前記送信データは、
    　画像フォーマットを含み、
    　前記画像フォーマットは、
    　少なくとも１ライン毎にコンフィギュレーションコード期間を有する、
    　撮像素子。
  8. 　請求項１～７のいずれか一つに記載の撮像素子と、
    　被検体に先端部が挿入される挿入部と、
    　を備え、
    　前記先端部に前記撮像素子が設けられてなる、
    　内視鏡。
  9. 　被検体内に挿入可能な挿入部の先端部に撮像素子が設けられた内視鏡が着脱自在に接続される制御装置であって、
    　１つの伝送ケーブルを経由し、第１の期間において、少なくとも前記撮像素子から送信された送信データであって、画像データと、非画像データと、データの遷移タイミングを検出するためのクロックエッジを有するクロックリカバリシンボルと、を含む送信データと、前記撮像素子に受信させる受信データであって、データの遷移タイミングを検出するためのクロックエッジを有するクロックリカバリシンボルと、設定信号と、を含む受信データとの送受信を時分割で行う送受信部を備える、
    　制御装置。
  10. 　請求項９に記載の制御装置であって、
    　当該制御装置の動作の基準となる基準クロック信号を生成する第３の生成部と、
    　前記基準クロック信号と、前記受信データに含まれる前記クロックエッジに同期して生成された第１のクロック信号とに基づいて、前記画像データを表示装置へ出力する制御部と、
    　をさらに備える、
    　制御装置。
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