WO2020065736A1 - 発光デバイスの製造方法 - Google Patents

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light
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emitting device
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川添　忠
橋本　和信
杉浦　聡
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特定非営利活動法人ナノフォトニクス工学推進機構
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof

Definitions

  • a process of preparing a substrate, a process of implanting an ionized substance into the substrate, a process of forming electrodes, a process of cutting out from the substrate, a process of modularizing the substrate This includes a process of performing a photothermal annealing process and a process of commercializing the product (for example, see Patent Document 1).
  • the present invention has been made in view of such a situation, and an object of the present invention is to provide a method for manufacturing a light-emitting device using silicon (Si) as a substrate more efficiently than before.
  • a method for manufacturing a light emitting device includes: A first process for preparing a substrate, a second process for implanting an ionized substance on the substrate, a third process for forming electrodes and the like, a fourth process for cutting out from the substrate, and modularizing the substrate A fifth process of performing light-heat annealing, and a seventh process of commercializing the light-emitting device.
  • a light emitting device using silicon (Si) as a substrate can be manufactured more efficiently than before.
  • a table showing the maximum load that the element can tolerate during the conduction test in the preparation step for each element specification. is there. 5 is a table showing, for each element specification, a maximum load that can be tolerated by an element in a starting step in an annealing process included in a method of manufacturing a light emitting device according to an embodiment of the present invention.
  • FIG. 9 is a diagram illustrating a relationship between time, current, and voltage when the specification of the element is a high-resistance substrate.
  • FIG. 7 is a diagram illustrating a relationship between time, current, and voltage when the specification of the element is a low-resistance substrate.
  • 9 is a table showing respective conditions of a high-resistance substrate and a low-resistance substrate in a process of preparing a high-resistance substrate and a low-resistance substrate. It is a table
  • FIG. 4 is an image diagram when polishing is performed in a semiconductor process included in a method for manufacturing a light emitting device of a Si substrate, which is one embodiment of a method for manufacturing a light emitting device of the present invention, when an element is a high-resistance substrate.
  • FIG. 4 is an image diagram when polishing is performed in a semiconductor process included in a method for manufacturing a light emitting device of a Si substrate, which is one embodiment of a method for manufacturing a light emitting device of the present invention, when an element is a high-resistance substrate.
  • FIG. 4 is an image diagram when polishing is performed in a semiconductor process included in a method for manufacturing a light emitting device of a Si substrate, which is one embodiment of a method for manufacturing a light emitting device of the present invention, when an element is a high-resistance substrate. It is an image figure at the time of forming an electrode on the back of a substrate in a semiconductor process included in a manufacturing method of a Si substrate light emitting device which is one embodiment of a manufacturing method of a light emitting device of the present invention. It is an image figure showing a situation of die bonding. It is an image figure showing a situation of wire bonding.
  • FIG. 1 shows that the maximum load that the element can tolerate during the continuity test in the preparation step is set for each element specification in the annealing process included in the method of manufacturing the light emitting device according to the embodiment of the present invention. It is the table shown.
  • the annealing process includes a DPP annealing process, which is a photothermal annealing process performed in a process of manufacturing a light emitting device using silicon (Si) as a substrate.
  • the DPP annealing process refers to a process of performing laser irradiation on an n-type semiconductor (n-layer), a p-type semiconductor (p-layer), and a pn junction layer while passing a current through a Si substrate.
  • a preparation step (step S1), a start step (step S2), a main step (step S3), and a post-processing step (step S4) are performed. It is performed in order.
  • step S1 a continuity test of the element is performed under the conditions shown in FIG.
  • the continuity test is performed by confirming whether or not a current flows in a CV (constant voltage) mode.
  • the test environment differs between a high-resistance substrate and a low-resistance substrate.
  • a continuity test is performed at a current density of 10 mA / cm 2 or less, which is acceptable for the device.
  • a continuity test is performed at a current density of 1 A / cm 2 or less, which is acceptable for the element.
  • the current density that the element can tolerate is 10 mA / cm 2 or less for a high-resistance substrate and 1 A / cm 2 or less for a low-resistance substrate.
  • the maximum temperature of the surface that the element can tolerate is 120 ° C. for a high-resistance substrate and 100 ° C. for a low-resistance substrate.
  • FIG. 2 shows the maximum load that the element can tolerate in the starting step (step S2) for each element specification in the annealing process included in the method for manufacturing a Si substrate light emitting device which is an embodiment of the method for manufacturing a light emitting device of the present invention. This is the table shown in FIG.
  • a DPP annealing process is performed for about 30 minutes under the conditions shown in FIG.
  • the processing environment of the DPP annealing performed in the start step differs between the high-resistance substrate and the low-resistance substrate, as in the preparation step.
  • the maximum light intensity that the element can tolerate is 200 W / cm 2 or less for a high-resistance substrate and 30 W / cm 2 or less for a low-resistance substrate.
  • the maximum temperature of the surface that can be tolerated by the element is 120 ° C. for the high-resistance substrate and 80 ° C.
  • the parameters in the DPP annealing process are the temperature of the device, the intensity of the irradiation light, the current density, and the time, and therefore have a large device dependency. For this reason, the DPP annealing process using the monitoring of the IV characteristics (current-voltage characteristics) of the device during the DPP annealing process and the monitoring of the infrared camera is advanced.
  • the process proceeds to the main step (Step S3).
  • step S3 processing is performed in the following order for each element specification.
  • FIG. 3 is a diagram showing the relationship between time, current I and voltage V when the element is a high-resistance substrate.
  • the temperature of the substrate is 10 to 20 ° C.
  • the intensity of the annealing light is 5 to 20 W / cm 2
  • the current I is a ⁇ (delta) wave of 1 Hz.
  • the current I is increased to a region where the negative resistance appears. At this time, a negative resistance of about 10% of the maximum value of the voltage V appears.
  • the current I is increased by 10 to 20%.
  • the voltage V decreases.
  • the voltage V increases.
  • Other characteristics of the relationship between the time, the current I, and the voltage V when the specification of the element is a high-resistance substrate are as shown in FIG.
  • FIG. 4 is a diagram showing the relationship between time, current I and voltage V when the element is a low-resistance substrate.
  • step S4 In the post-processing step (step S4), processing is performed in the following order for each element specification.
  • FIG. 5 is a table showing conditions of the high-resistance substrate and the low-resistance substrate in the process of preparing the high-resistance substrate and the low-resistance substrate. That is, it is preferable to prepare substrates that satisfy the conditions shown in the table of FIG. Further, a single-side polishing substrate is preferable. By using a single-side polishing substrate, the front and back sides can be distinguished.
  • FIG. 5 is a table showing respective conditions of the high-resistance substrate and the low-resistance substrate.
  • the dopant is As (arsenic)
  • the resistivity is 1 ⁇ ⁇ cm or more
  • the thickness is 625 ⁇ m or less
  • the plane orientation is 100
  • the diameter is 100 ⁇ m. It is 4 inches
  • the mode of processing of the cutting surface is a mirror surface processing on the front surface and an As (arsenic) processing on the back surface.
  • the conditions for the low-resistance substrate are that the dopant is As (arsenic), the resistivity is less than 1 ⁇ ⁇ cm, the thickness is 625 ⁇ m or less, the plane orientation is 100, the diameter is 4, and the cutting is performed. It is shown that the mode of processing of the surface is mirror processing on the front surface and As (arsenic) processing on the back surface.
  • FIG. 6 is a table showing specifications of implants in a semiconductor process.
  • the ion species in the implant is B (boron), the energy is 700 keV, the ion implantation amount is 2.7 ⁇ 10 14 / cm 2 , and the incident angle is 0 It is shown that when it is set to 7 °, it is 7 °.
  • the polishing is performed so that the electrode 21 disposed on the surface of the substrate 11 is not damaged. This is because if the electrode 21 is deeply damaged, there is a possibility that the electrode 21 becomes a leak path (leakage path).
  • FIG. 9 is an image diagram of a process of forming an electrode 21 on the back surface of the substrate 11 in a semiconductor process.
  • the electrode (electrode 21) on the front surface is patterned, but the electrode 31 on the back surface is attached to the entire back surface without patterning (that is, sputtering).
  • the electrode 31 is sputtered on the back surface in the following order (1) to (4). That is, (1) reverse sputtering is performed at 100 W for 5 minutes. (2) Sputter Cr (chromium) to a thickness of 30 ⁇ 5 nm. (3) Sputter Al (aluminum) to a thickness of 200 ⁇ 10 nm. (4) Sputter Au (gold) to a thickness of 300 ⁇ 10 nm. In the case of a high-resistance substrate, heat treatment after sputtering is not performed. Another feature of the process of sputtering the electrode 21 on the back surface of the substrate 11 is as shown in FIG.
  • the dicing process is a process of cutting out from the substrate.
  • a blade dicer may be used, but if chipping is a concern, a stealth dicer is preferable.
  • FIG. 10 is an image diagram showing a state of die bonding.
  • FIG. 11 is an image diagram showing a state of wire bonding.
  • the wire 42 is bonded as shown in FIG.
  • Other features of the wire bonding are as shown in FIG.
  • the method for manufacturing a light-emitting device to which the present invention is applied only needs to have the following configuration, and can adopt various embodiments. That is, the method for manufacturing a light emitting device to which the present invention is applied is as follows: A first process for preparing a substrate, a second process for implanting an ionized substance on the substrate, a third process for forming electrodes and the like, a fourth process for cutting out from the substrate, and modularizing the substrate A fifth process of performing light-heat annealing, and a seventh process of commercializing the light-emitting device.
  • the sixth process for example, an annealing process
  • a continuity test and a preparation step of performing alignment of annealing light For each substrate of the element having a different resistance value, within a range of a load that the element can tolerate, a continuity test and a preparation step of performing alignment of annealing light, A start step of checking the operation state of each device by irradiating the annealing light for a predetermined time within a range of a load that the element can accept, for each substrate of the element, A main step of irradiating the annealing light at a predetermined substrate temperature for each substrate of the element; A post-processing step of measuring EL (Electroluminescence) for each substrate of the device; including. Thereby, a light emitting device using silicon (silicon) Si for the substrate can be manufactured more efficiently than in the past.

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Abstract

Ｓｉを基板に用いた発光デバイスを、従来よりも効率良く製造すること。　発光デバイスの製造方法は、基板を準備する第１プロセスと、前記基板にイオン化した物質をインプラントする第２プロセスと、電極等を形成させる第３プロセスと、前記基板からの切り出しを行う第４プロセスと、前記基板にモジュール化させる第５プロセスと、光熱アニール処理を施す第６プロセスと、製品化させる第７プロセスとを含み、前記第６プロセスは、抵抗値が異なる素子の基板毎に、前記素子が許容できる負荷の範囲内で、導通試験と、アニール光のアライメントとを行う準備工程と、前記素子の基板毎に、前記素子が許容できる負荷の範囲内で、所定時間前記アニール光を照射することで各装置の動作状態の確認を行う開始工程と、前記素子の基板毎に、所定の基板温度で前記アニール光を照射するメイン工程と、前記素子の基板毎に、ＥＬを計測する後処理工程とを含むことにより上記課題を解決する。

Description

発光デバイスの製造方法
　本発明は、発光デバイスの製造方法に関する。
　従来より、発光デバイスを製造する過程には、基板を準備するプロセス、基板にイオン化した物質をインプラントするプロセス、電極等を形成させるプロセス、基板からの切り出しを行うプロセス、基板をモジュール化させるプロセス、光熱アニール処理を施すプロセス、製品化させるプロセスが含まれる（例えば特許文献１参照）。
特開２０１７－２１６３９７号公報
　しかしながら、発光デバイスのうち、特にケイ素（シリコン）Ｓｉを基板に用いた発光デバイスを、従来よりも効率良く製造したいとする要求があった。
　本発明は、このような状況に鑑みてなされたものであり、ケイ素（シリコン）Ｓｉを基板に用いた発光デバイスを、従来よりも効率良く製造する方法を提供することを目的とする。
　上記目的を達成するため、本発明に係る発光デバイスの製造方法は、
　基板を準備する第１プロセスと、前記基板にイオン化した物質をインプラントする第２プロセスと、電極等を形成させる第３プロセスと、前記基板からの切り出しを行う第４プロセスと、前記基板にモジュール化させる第５プロセスと、光熱アニール処理を施す第６プロセスと、製品化させる第７プロセスとを含む発光デバイスの製造方法において、
　前記第６プロセスは、
　抵抗値が異なる素子の基板毎に、前記素子が許容できる負荷の範囲内で、導通試験と、アニール光のアライメントとを行う準備工程と、
　前記素子の基板毎に、前記素子が許容できる負荷の範囲内で、所定時間前記アニール光を照射することで各装置の動作状態の確認を行う開始工程と、
　前記素子の基板毎に、所定の基板温度で前記アニール光を照射するメイン工程と、
　前記素子の基板毎に、ＥＬ（エレクトロルミネッセンス）を計測する後処理工程と、
　を含む。
　この発明によれば、ケイ素（シリコン）Ｓｉを基板に用いた発光デバイスを、従来よりも効率良く製造することができる。
本発明の発光デバイスの製造方法の一実施形態であるＳｉ基板発光デバイスの製造方法に含まれるアニールプロセスにおいて、準備工程の導通テスト時に素子が許容できる最大負荷を素子の仕様毎に示した表である。 本発明の発光デバイスの製造方法の一実施形態であるＳｉ基板発光デバイスの製造方法に含まれるアニールプロセスにおいて、開始工程で素子が許容できる最大負荷を素子の仕様毎に示した表である。 素子の仕様が高抵抗基板である場合における、時間と、電流及び電圧との関係を示す図である。 素子の仕様が低抵抗基板である場合における、時間と、電流及び電圧との関係を示す図である。 高抵抗基板及び低抵抗基板を準備するプロセスにおける、高抵抗基板及び低抵抗基板の夫々の条件を示す表である。 本発明の発光デバイスの製造方法の一実施形態であるＳｉ基板発光デバイスの製造方法に含まれる半導体プロセスのうち、インプラントの仕様を示す表である。 本発明の発光デバイスの製造方法の一実施形態であるＳｉ基板発光デバイスの製造方法に含まれる半導体プロセスのうち、基板の表面に電極を形成させる際のイメージ図である。 本発明の発光デバイスの製造方法の一実施形態であるＳｉ基板発光デバイスの製造方法に含まれる半導体プロセスのうち、素子の仕様が高抵抗基板である場合に、研磨を行う際のイメージ図である。 本発明の発光デバイスの製造方法の一実施形態であるＳｉ基板発光デバイスの製造方法に含まれる半導体プロセスのうち、素子の仕様が高抵抗基板である場合に、研磨を行う際のイメージ図である。 本発明の発光デバイスの製造方法の一実施形態であるＳｉ基板発光デバイスの製造方法に含まれる半導体プロセスのうち、基板の裏面に電極を形成させる際のイメージ図である。 ダイボンディングの様子を示すイメージ図である。 ワイヤボンディングの様子を示すイメージ図である。
　以下、本発明の実施形態について図面を用いて説明する。
　図１は、本発明の発光デバイスの製造方法の一実施形態であるＳｉ基板発光デバイスの製造方法に含まれるアニールプロセスにおいて、準備工程の導通テスト時に素子が許容できる最大負荷を素子の仕様毎に示した表である。
　アニールプロセスには、ケイ素（シリコン）Ｓｉを基板に用いた発光デバイスを製造する過程で行われる光熱アニール処理であるＤＰＰアニール処理が含まれる。ＤＰＰアニール処理とは、Ｓｉ基板に電流を流しつつ、ｎ型半導体（ｎ層）、ｐ型半導体（ｐ層）、及びｐｎ接合層に対してレーザ照射を行う処理をいう。
　本実施形態に係るＳｉ基板発光デバイスの製造方法に含まれるアニールプロセスでは、準備工程（ステップＳ１）、開始工程（ステップＳ２）、メイン工程（ステップＳ３）、及び後処理工程（ステップＳ４）がその順で行われる。
　［準備工程］
　準備工程（ステップＳ１）では、まず、図１に示す条件の下で素子の導通試験が行われる。
　導通試験は、ＣＶ（定電圧）モードにて電流が流れるか否かが確認されることにより行われる。試験環境は、高抵抗基板と低抵抗基板とで異なり、抵抗値が１Ω・ｃｍ以上で定義される高抵抗基板の場合は、素子が許容できる１０ｍＡ／ｃｍ２以下の電流密度で導通試験が行われる。これに対して、抵抗値が１Ω・ｃｍ未満で定義される低抵抗基板の場合は、素子が許容できる１Ａ／ｃｍ２以下の電流密度で導通試験が行われる。このとき、アニール光が無照射の状態である場合に、素子が許容できる電流密度は、高抵抗基板の場合は１０ｍＡ／ｃｍ２以下となり、低抵抗基板の場合は１Ａ／ｃｍ２以下となる。また、素子が許容できる表面の最高温度は、高抵抗基板の場合は１２０℃となり、低抵抗基板の場合は１００℃となる。
　素子の導通試験の結果が良好である場合には、次に、アニール光のアライメント（位置決め）が行われる。
　アライメント時のアニール光の波長は任意であるが、例えば１３００ｎｍ（ナノメートル）とする。また、アニール光の入射角度は１５°以内とするが、アニール光の偏光は問わない。ただし、調整中の平均光パワー密度が１Ｗ／ｃｍ２を超えないこととする。
　アライメント（位置決め）は、ビームスポットが素子全体を包むように行われる。具体的には、図示はしないが、赤外線カメラを用いて、素子の中心付近であっても飽和しないように感度を調節して、１／１０（１／ｅ２）の測定強度になる範囲をビームスポットとする。
　準備工程（ステップＳ１）を経ると、処理は開始工程（ステップＳ２）に進む。
　図２は、本発明の発光デバイスの製造方法の一実施形態であるＳｉ基板発光デバイスの製造方法に含まれるアニールプロセスにおいて、開始工程（ステップＳ２）で素子が許容できる最大負荷を素子の仕様毎に示した表である。
　［開始工程］
　開始工程（ステップＳ２）では、図２に示す条件の下で、ＤＰＰアニール処理が３０分程度行われる。開始工程で行われるＤＰＰアニール処理の処理環境は、準備工程と同様に、高抵抗基板と低抵抗基板とで異なる。具体的には、ビームスポットの半径が１ｍｍ（ミリメートル）である場合に、素子が許容できる最大の光強度は、高抵抗基板が２００Ｗ／ｃｍ２以下となり、低抵抗基板が３０Ｗ／ｃｍ２以下となる。また、素子が許容できる表面の最高温度は、高抵抗基板が１２０℃となり、低抵抗基板が８０℃となる。
　これにより、ＤＰＰアニール処理に必要となる各装置の動作状態をチェックすることが可能となる。具体的には、電流制御モード１ＨｚのΔ（デルタ）波ピーク電流密度０．１Ａ／ｃｍ２でのＩＶ曲線（電流電圧曲線）の繰り返し誤差が２％未満であることが好ましい。このとき、繰り返し誤差が２％未満に収まらない場合には、素子配線や電極等に不具合が生じている蓋然性が高いと判断することができる。
　ＤＰＰアニール処理におけるパラメータは、素子の温度、照射光の強度、電流密度、及び時間であるため、素子依存性が大きい。このため、ＤＰＰアニール処理中の素子のＩＶ特性（電流電圧特性）のモニタリングと、赤外線カメラのモニタリングとを指標にしたＤＰＰアニール処理が進められる。
　開始工程（ステップＳ２）を経ると、処理はメイン工程（ステップＳ３）に進む。
　［メイン工程］
　メイン工程（ステップＳ３）では、素子の仕様毎に以下の順で処理が行われる。
　（高抵抗基板）
　図３は、素子の仕様が高抵抗基板である場合における、時間と、電流Ｉ及び電圧Ｖとの関係を示す図である。
　素子の素材が高抵抗基板である場合、メイン工程のスタート時において、基板の温度は１０～２０℃となり、アニール光の強度は５～２０Ｗ／ｃｍ２となり、電流ＩはΔ（デルタ）波１Ｈｚとなる。
　光を照射した状態で、負性抵抗が現れる領域まで電流Ｉを増やす。このとき、電圧Ｖの最大値の１０％程度の負性抵抗が表れる。
　また、２０分間の電圧Ｖの変化が２％以下になったら、電流Ｉを１０～２０％増やす。これによってＤＰＰアニール処理が正しく進行すれば電圧Ｖが下がる。ただし、素子にダメージが生じている場合には電圧Ｖが上がる。
　なお、素子の仕様が高抵抗基板である場合における、時間と、電流Ｉ及び電圧Ｖとの関係の他の特徴は、図３に示すとおりである。
　（低抵抗基板）
　図４は、素子の仕様が低抵抗基板である場合における、時間と、電流Ｉ及び電圧Ｖとの関係を示す図である。
　素子の素材が低抵抗基板である場合、メイン工程のスタート時において、基板の温度は１０～２０℃となり、アニール光の強度は５～２０Ｗ／ｃｍ２となり、電流ＩはΔ（デルタ）波１Ｈｚとなる。ただし、逆電流とならないようにする。
　なお、素子の素材が低抵抗基板である場合には、負性抵抗は現れない。
　また、最終的に流す電流値の１／１０～１／５に設定する。
　なお、素子の仕様が低抵抗基板である場合における、時間と、電流Ｉ及び電圧Ｖとの関係の他の特徴は、図４に示すとおりである。
　［後処理工程］
　後処理工程（ステップＳ４）では、素子の仕様毎に以下の順で処理が行われる。
　（高抵抗基板）
　物質がエネルギーにより励起されることで起こる発光現象であるＥＬ（エレクトロルミネッセンス）を計測する。ここで、ＥＬ計測時の電流Ｉは、最大値である９５％を上限とすることが好ましい。これにより、素子が壊れることを防ぐことができる。
　また、素子基板の温度は、表面温度が１００℃以下となるように駆動させる。
　（低抵抗基板）
　ＥＬを計測する。ここで、ＥＬ計測時の電流Ｉは、最大値である９５％を上限とすることが好ましい。これにより、素子が壊れることを防ぐことができる。
　また、素子基板の温度は、表面温度が１００℃以下となるように駆動させる。
　以上に記載したステップＳ１乃至Ｓ４を経ることで、アニールプロセスに含まれるＤＰＰアニール処理が行われる。
　次に、図５乃至図１１を参照して、本実施形態に係るＤＰＰアニール処理が行われる場合の前提となる各種プロセスについて説明する。
　［基板準備］
　図５は、高抵抗基板及び低抵抗基板を準備するプロセスにおける、高抵抗基板及び低抵抗基板の夫々の条件を示す表である。
　即ち、図５の表に夫々示される条件を満たす基板を準備することが好ましい。
　また、片面ポリッシング基板が好ましい。片面ポリッシング基板とすることにより、表裏を区別することができる。
　図５は、高抵抗基板及び低抵抗基板の夫々の条件を示す表である。
　図５に示すように、高抵抗基板の条件として、ドーパントがＡｓ（ヒ素）であり、抵抗率が１Ω・ｃｍ以上であり、厚さが６２５μｍ以下であり、面方位が１００であり、直径が４ｉｎｃｈであり、切削面の加工の態様が、表面が鏡面加工、裏面がＡｓ（ヒ素）加工であることが示されている。
　また、低抵抗基板の条件として、ドーパントがＡｓ（ヒ素）であり、抵抗率が１Ω・ｃｍ未満であり、厚さが６２５μｍ以下であり、面方位が１００であり、直径が４であり、切削面の加工の態様が、表面が鏡面加工、裏面がＡｓ（ヒ素）加工であることが示されている。
　［インプラント］
　図６は、半導体プロセスのうち、インプラントの仕様を示す表である。
　図６の表には、インプラントにおける、イオン種がＢ（ホウ素）であり、エネルギーが７００ｋｅＶであり、イオンの注入量が２．７×１０１４／ｃｍ２であり、入射角度が、垂直を０°とした場合に７°であることが示されている。
　［表面電極スパッタ］
　図７は、半導体プロセスのうち、基板１１の表面に電極２１を形成させる際のイメージ図である。
　図７に示すように、基板１１は、素子５１の幅Ｗが１±０．０５ｍｍ角の素子であることが好ましい。シャドーマスク、及びフォトリソグラフィが行われた後に電極２１のパターンを形成させる。リフトオフ、フォトリソグラフィの後のエッチング、いずれを使用してもよい。
　なお、基板１１の表面に電極２１を形成させるプロセスの他の特徴は図７に示すとおりである。
　［研磨］
　図８Ａ及び図８Ｂは、半導体プロセスのうち、素子の仕様が高抵抗基板である場合に、研磨を行う際のイメージ図である。
　図８Ａ及び図８Ｂに示すように、研磨は、基板１１の表面に配置された電極２１に傷が付かないように行われる。これは、仮に電極２１に深い傷がついてしまった場合、リークパス（漏えい経路）になるおそれがあるからである。
　素子の仕様が高抵抗基板である場合には、裏面をラッピングして、素子の厚みＴが６２５μｍから２００μｍ以下になるまで薄く荒削りする。なお、裏面は鏡面となっているのでラッピングのみでもよい。ここで、研磨は、可能な限り薄く行うことが好ましい。
　発光層は、基板１１の表面から数μｍの領域となる。界面に接していない部分であるバルク部は、抵抗としてのみ機能するので、可能な限り研磨によって除去する。具体的には、ハンドリングや基板１１へのダメージ等を考慮しながらトレードオフを探すのが好ましい。
　なお、素子の仕様が高抵抗基板である場合の、研磨を行うプロセスの他の特徴は図８Ａ及び図８Ｂに示すとおりである。
　［裏面電極スパッタ］
　図９は、半導体プロセスのうち、基板１１の裏面に電極２１を形成させるプロセスのイメージ図である。
　図９に示すように、表面の電極（電極２１）はパターニングされているが、裏面の電極３１はパターニング無しで裏面の全面に付ける（即ちスパッタリングする）。具体的には、以下の（１）～（４）の順番で裏面に電極３１をスパッタリングする。即ち、（１）１００Ｗで５分間逆スパッタを行う。（２）Ｃｒ（クロム）を３０±５ｎｍの厚みでスパッタリングする。（３）Ａｌ（アルミニウム）を２００±１０ｎｍの厚みでスパッタリングする。（４）Ａｕ（金）を３００±１０ｎｍの厚みでスパッタリングする。
　なお、高抵抗基板の場合、スパッタリング後の熱処理は行わない。
　基板１１の裏面に電極２１をスパッタリングするプロセスの他の特徴は、図９に示すとおりである。
　［ダイシング］
　ダイシングを行うプロセスは、図示はしないが、基板からの切り出しを行うプロセスである。ダイシングは、ブレードダイサーを用いてもよいが、チッピングが気になる場合には、ステルスダイサーが好適である。
　［ダイボンディング］
　図１０は、ダイボンディングの様子を示すイメージ図である。
　図１０に示すように、ＰＣＢ（ポリ塩化ビフェニル）基板６１に素子５１のボンディングを行う。具体的には、ボンディングには、融点が２１０℃であるＡｕ１０Ｓｎ９０（金錫）をペースト４１として使用する。ペースト４１は、ＰＣＢ基板６１に素子５１を乗せたときに素子５１の４辺から漏れ出る程度に十分に使用する。これにより、ＰＣＢ基板６１に素子５１をしっかりと固定させることができる。その後、図示はしないが、窒素雰囲気に置換された真空チャンバーで熱処理を行う。ペースト４１であるＡｕ１０Ｓｎ９０（金錫）が溶けたら、直ちにホットプレートの電源を切って冷却する。チャンバー内の酸素を可能な限り排除するべく窒素パージを４～５回行う。
　なお、ダイボンディングの他の特徴は、図１０に示すとおりである。
　［ワイヤボンディング］
　図１１は、ワイヤボンディングの様子を示すイメージ図である。図１１に示すようにワイヤ４２をボンディングする。
　なお、ワイヤボンディングの他の特徴は図１１に示すとおりである。
　以上、本発明の一実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。また、本発明に係る要旨を逸脱しない範囲内であれば種々の変更を施してもよい。
　以上まとめると、本発明が適用される発光デバイスの製造方法は、次のような構成を取れば足り、各種各様な実施形態を取ることができる。
　すなわち、本発明が適用される発光デバイスの製造方法は、
　基板を準備する第１プロセスと、前記基板にイオン化した物質をインプラントする第２プロセスと、電極等を形成させる第３プロセスと、前記基板からの切り出しを行う第４プロセスと、前記基板にモジュール化させる第５プロセスと、光熱アニール処理を施す第６プロセスと、製品化させる第７プロセスとを含む発光デバイスの製造方法において、
　前記第６プロセス（例えばアニールプロセス）は、
　抵抗値が異なる素子の基板毎に、前記素子が許容できる負荷の範囲内で、導通試験と、アニール光のアライメントとを行う準備工程と、
　前記素子の基板毎に、前記素子が許容できる負荷の範囲内で、所定時間前記アニール光を照射することで各装置の動作状態の確認を行う開始工程と、
　前記素子の基板毎に、所定の基板温度で前記アニール光を照射するメイン工程と、
　前記素子の基板毎に、ＥＬ（エレクトロルミネッセンス）を計測する後処理工程と、
　を含む。
　これにより、ケイ素（シリコン）Ｓｉを基板に用いた発光デバイスを、従来よりも効率良く製造することができる。
　１１・・・　基板
　２１・・・　電極（表面）
　３１・・・　電極（裏面）
　４１・・・　ペースト
　４２・・・　ワイヤ
　５１・・・　素子
　６１・・・　ＰＣＢ基板
　Ｖ・・・　電圧
　Ｉ・・・　電流
　Ｗ・・・　幅
　Ｔ・・・　厚さ

Claims (1)

  1. 　基板を準備する第１プロセスと、前記基板にイオン化した物質をインプラントする第２プロセスと、電極等を形成させる第３プロセスと、前記基板からの切り出しを行う第４プロセスと、前記基板にモジュール化させる第５プロセスと、光熱アニール処理を施す第６プロセスと、製品化させる第７プロセスとを含む発光デバイスの製造方法において、
    　前記第６プロセスは、
    　抵抗値が異なる素子の基板毎に、前記素子が許容できる負荷の範囲内で、導通試験と、アニール光のアライメントとを行う準備工程と、
    　前記素子の基板毎に、前記素子が許容できる負荷の範囲内で、所定時間前記アニール光を照射することで各装置の動作状態の確認を行う開始工程と、
    　前記素子の基板毎に、所定の基板温度で前記アニール光を照射するメイン工程と、
    　前記素子の基板毎に、ＥＬ（エレクトロルミネッセンス）を計測する後処理工程と、
    　を含む、
    　発光デバイスの製造方法。
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