WO2020050023A1 - アナログ・デジタルコンバータ - Google Patents

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WO2020050023A1
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digital
analog
channel
converter
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照男 徐
山崎　裕史
宗彦 長谷
裕史 濱田
秀之 野坂
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日本電信電話株式会社
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    • H03—ELECTRONIC CIRCUITRY
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    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0626—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by filtering
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J1/00—Frequency-division multiplex systems
    • H04J1/02—Details
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks

Definitions

  • the present invention relates to an analog-to-digital converter that individually converts an analog input signal into a digital signal for each frequency band, and then synthesizes and outputs one on a frequency axis.
  • Analog-to-Digital Converters used in optical communications and measuring instruments are CMOS processes that can be easily integrated with digital signal processors (DSPs) from the viewpoint of circuit integration. It is desirable to be manufactured. However, since the bandwidth of the CMOS process is narrow, there is a limit to widening the ADC bandwidth.
  • FIG. 4 is a block diagram showing a configuration of a conventional analog / digital converter.
  • the case where the signal components of the partial band Wi are individually A / D converted is shown.
  • the conventional analog / digital converter 50 includes, as processing blocks for each CHi, an analog processing block Ai of an analog processing circuit unit 50A and a digital processing block Bi of a digital processing circuit unit 50B. .
  • each filter 61 extracts a signal s1j of a corresponding partial band Wj from an analog input signal Sx having a wide frequency band W. .
  • s1j is down-converted into a signal s2j on the low frequency side by the corresponding local oscillation signal fj.
  • SADC sub A / D converter 63
  • the filter 61 extracts the corresponding signal s11 of the partial band W1 from the analog input signal Sx having the wide frequency band W.
  • the sub-A / D converter 63 (SADC) converts s11 into a digital signal s31 without down-converting.
  • s3j obtained in A1 is output to the adder 70 as a CH1 channel output signal sy1 without up-conversion.
  • the summer 70 generates and outputs a digital output signal Sy corresponding to the original analog input signal Sx by adding the channel output signals syi of the respective channels CHi and synthesizing them on the frequency axis.
  • the present invention has been made to solve such a problem, and provides an analog-to-digital converter that can convert a wideband analog input signal to a digital output signal based on a band division method without requiring a filter circuit. It is intended to be.
  • N analog processing blocks Ai provided for each channel and processing the analog signal of the channel CHi
  • N digital processing blocks Bi provided for each channel CHi and processing the digital signal of the channel CHi.
  • the digital processing block comprising: a frequency converter for down-converting at a cutoff frequency fj-1 of CHj-1; and a sub-A / D converter for A / D converting an analog signal Saj obtained by the frequency converter.
  • Bj is a multiplier for doubling the signal strength of the first digital signal S1j obtained by the sub A / D converter of the analog processing block Aj, and a second digital signal S2j obtained by the multiplier
  • Subtracter subtracts the third digital signal S3j-1 for the channel CHj-1 from the corresponding channel CHj-1, and outputs a third digital signal S3j of the channel CHj.
  • the analog processing block A1 includes a sub-A / D converter for A / D converting the analog input signal Sx, and the digital processing block B1 includes the sub-A / D converter of the analog processing block A1.
  • the obtained first digital signal S11 is output as a third digital signal of the channel CH1 and is output to the adder as a channel output signal Sy1 of the channel CH1.
  • the digital processing block Bi may be configured so that the digital processing block Bi is based on an inverse transfer function of a signal path in the analog processing block Ai of the corresponding channel CHi.
  • the first output signal Si1 includes a digital filter for compensating the frequency characteristic in the corresponding partial band Wi.
  • the present invention it is possible to convert a wideband analog input signal into a digital output signal based on a band division method without requiring a filter circuit. Therefore, it is possible to avoid an increase in circuit area and a complicated circuit configuration due to the filter circuit, and it is possible to easily manufacture an analog-to-digital converter by a CMOS process that can be easily integrated with a digital signal processor (DSP). Becomes
  • FIG. 1 is a block diagram showing the configuration of the analog-to-digital converter according to the first embodiment.
  • FIG. 2 is an explanatory diagram illustrating a simulation result according to the first embodiment.
  • FIG. 3 is a block diagram showing a configuration of the analog-to-digital converter according to the second embodiment.
  • FIG. 4 is a block diagram showing a configuration of a conventional analog / digital converter.
  • FIG. 1 is a block diagram illustrating a configuration of the analog-to-digital converter according to the first embodiment.
  • the analog / digital converter 10 is a circuit that A / D converts an analog input signal Sx and outputs a digital output signal Sy based on a band division method.
  • an analog / digital converter 10 includes, as main circuit units, an analog processing circuit unit 10A that performs analog signal processing for A / D conversion, and a digital signal process for A / D conversion. And a digital processing circuit unit 10B.
  • the analog processing circuit unit 10A is configured by various circuit components, and the digital processing circuit unit 10B is configured by an arithmetic processing circuit in which a multiprocessor such as a DSP or a CPU cooperates with a program.
  • the signal components of the respective sub-bands Wi are individually A / D converted, and the obtained digital signals are synthesized on the frequency axis to obtain a digital output corresponding to the original Sx. It has a function of generating and outputting the signal Sy.
  • the partial bands Wi corresponding to the channels CH1, CH2, CH3,..., CHN are DC (DC components) to f1, f1 to f2, f2 to f3,.
  • the frequency fi indicates a frequency that is an integer i times the frequency f1.
  • signal components corresponding to CH1, CH2, CH3,..., CHN are represented by D1 (f), D2 (f), D3 (f),.
  • all signal components Dall (f) of Sx are represented by D1 (f) + D2 (f) + D3 (f) +... + DN (f).
  • the analog processing circuit unit 10A includes N analog processing blocks Ai that are provided for each of these CHi and process analog signals of the CHi. Further, the digital processing circuit unit 10B is provided for each of these CHi, and is provided with N digital processing blocks Bi for processing the digital signal of the CHi, and provided in common for these CHi and obtained by these digital processing blocks Bi.
  • a summation unit 20 is provided that sums the obtained channel output signals Syi of each CHi and synthesizes (joins) them on the frequency axis to generate and output Sy corresponding to the original Sx.
  • the third digital signal S3j of CHj is output by subtracting ( ⁇ 2) 13 and the third digital signal S3j-1 relating to CHj-1 from the second digital signal S2j obtained by the multiplier 13.
  • the subtractor 14 and the third digital signal S3j obtained by the subtractor 14 are up-converted into an upper sideband at a cutoff frequency (lower limit frequency of CHj) fj-1 of CHj-1, which is a local signal, And a frequency converter (up-converter) 15 that outputs the channel output signal Syj of the CHj to the adder 20.
  • the digital processing block B1 outputs the first digital signal S11 obtained by the sub-A / D converter 12 of A1 as the third digital signal S31 of the CH1. Has the function of outputting the first digital signal S11 to the adder 20 as the channel output signal Sy1 of the CH1.
  • the analog input signal Sx is input to analog processing blocks A1, A2, A3 corresponding to the respective channels CH1, CH2, CH3.
  • the A / D converter itself has a low-pass filter characteristic. For this reason, from the sub-A / D converter 12, only the signal component D1a (f) in the range of DC (direct current component) to f1 out of all the signal components Dall (f) of Sx due to its own low-pass filter characteristic.
  • a / D conversion is performed and output as S11.
  • D1a (f) matches the signal component D1 (f) of CH1, and is represented by the following equation (1).
  • A2 of CH2 Sx is frequency-converted by the frequency converter 11.
  • Dall (f) is set to f1 from the IF port.
  • the down-converted signal component D2m (f) is output as an analog signal Sa2.
  • D2m (f) is represented by the following equation (2).
  • the frequency converter 11 of A2 is composed of a mixer of double side band (DBS: Double Side Band), and it is assumed that the bandwidth of each port is infinite and each port is completely isolated. However, since the actual mixer has a finite band, in the A2 frequency converter 11, the band of the RF port may be wider than DC to f2, and the band of the IF port may be DC to f1 or more.
  • DBS Double Side Band
  • D2m (f) obtained by the frequency converter 11 is converted into a first digital signal S12 by the sub-A / D converter 12 of A2.
  • the sub A / D converter 12 outputs only the signal component D2a (f) in the range of DC (DC component) to f1 of D2m (f) due to its own low-pass filter characteristic.
  • D2a (f) is represented by the following equation (3).
  • the frequency converter 11 of ⁇ A3 also includes a double side band (DBS: Double Side Band) mixer, the bandwidth of each port is infinite, and the ports are completely isolated.
  • DBS Double Side Band
  • the band of the RF port may be wider than f1 to f3
  • the band of the IF port may be DC to f1 or more.
  • D3m (f) obtained by the frequency converter 11 is converted into a first digital signal S13 by the sub A / D converter 12 of A3.
  • the sub A / D converter 12 itself has a low-pass filter characteristic, of the D3m (f)
  • only the signal component D3a (f) in the range of DC (DC component) to f1 is A / D converted.
  • D3a (f) is represented by the following equation (5).
  • the first digital signals S11, S12, S13 obtained in the analog processing blocks A1, A2, A3 corresponding to the respective channels CH1, CH2, CH3 are converted into digital signals corresponding to the respective channels CH1, CH2, CH3.
  • the input signal component D1a (f) of S11 is output to the adder 20 as a channel output signal Sy1 of CH1 composed of the signal component D1 (f).
  • S11 is output to B2 as a third digital signal S31 of CH1.
  • the signal component D2a (f) of the input S12 is doubled by the multiplier 13, and the signal component D1a (f) of the third digital signal S31 of CH1 is obtained from the obtained second digital signal S22.
  • the third digital signal S32 obtained by the subtracter 14 is up-converted to the original frequency band by the cut-off frequency f1 of CH1 by the frequency converter 15, and the channel output signal Sy2 of CH2 comprising the signal component D2 (f). Is output to the summer 20.
  • D2 (f) obtained by these digital signal processes in B2 is represented by the following equation (6).
  • the input signal component D3a (f) of S13 is doubled by the multiplier 13, and the signal component D2a (f) of the third digital signal S32 of CH2 is obtained from the obtained second digital signal S23.
  • the third digital signal S33 obtained by the subtractor 14 is up-converted by the frequency converter 15 to the original frequency band by the cut-off frequency f2 of CH2, and the channel output signal Sy3 of CH3 comprising the signal component D3 (f). Is output to the summer 20.
  • D3 (f) obtained by the digital signal processing in B3 is expressed by the following equation (7).
  • the signal components D1 (f), D2 (f), and D3 (f) of the channel output signals Sy1, Sy2, Sy3 of CH1, CH2, and CH3 output from B1, B2, and B3 are frequency-divided by the adder 20. Combined on axis. At this time, since the frequency bands of D1 (f), D2 (f), and D3 (f) are DC (DC components) to f1, f1 to f2, and f2 to f3, they correspond to the original analog input signal Sx. Is output from the adder 20.
  • FIG. 2 is an explanatory diagram illustrating a simulation result according to the first embodiment.
  • the input S11 is output to the adder 20 as a CH1 channel output signal Sy1 having a signal component D1 (f) of DC to 30 GHz.
  • S11 is output to B2 as a third digital signal S31 of CH1.
  • Sx is first multiplied by the local signal of 30 GHz (f1) by the frequency converter 11 and downconverted to an analog signal Sa2 having a signal component D2m (f). After that, only the signal component D2a (f) of DC to 30 GHz is converted into the first digital signal S12 in the sub-A / D converter 12 of A2 and the digital processing block B2 of CH2. Is output.
  • the input S12 is converted by the multiplier 13 into a second digital signal S22 having twice the signal strength, and a signal component D1a (f) corresponding to the third digital signal S31 of CH1 is subtracted from S22. It is subtracted by the unit 14.
  • the third digital signal S32 thus obtained is converted into a CH2 channel output signal Sy2 having a signal component D2 (f) of 30 GHz to 60 GHz based on a local oscillation signal of 30 GHz (f1) by the converter 15 of B2.
  • the signal is up-converted and output to the adder 20.
  • Sx is first multiplied by the local signal of 60 GHz (f2) by the frequency converter 11 and downconverted to an analog signal Sa3 having a signal component D3m (f). Thereafter, only the signal component D3a (f) of DC to 30 GHz of Sa3 is converted into the first digital signal S13 by the sub A / D converter 12 of A3, and is output to the digital processing block B3 of CH3. .
  • the input S13 is converted by the multiplier 13 into a second digital signal S23 having twice the signal strength, and a signal component D2a (f) corresponding to the third digital signal S32 of CH2 is subtracted from S23. It is subtracted by the unit 14.
  • the third digital signal S33 thus obtained is converted into a CH3 channel output signal Sy3 having a signal component D3 (f) of 60 GHz to 90 GHz based on the local signal of 60 GHz (f2) by the converter 15 of B3.
  • the signal is up-converted and output to the adder 20. Thereafter, in the adder 20, these channel output signals Sy1, Sy2, Sy3 are synthesized on the same frequency axis and output as a digital output signal Sy corresponding to the original analog input signal Sx.
  • the frequency converter 11 downconverts the analog input signal Sx at the cutoff frequency fj-1 of the channel CHj-1. Then, the sub A / D converter 12 performs A / D conversion of the analog signal Saj obtained by the frequency converter 11, and in the digital processing block Bj, the multiplier 13 performs the sub A / D conversion of the analog processing block Aj. The signal intensity of the first digital signal S1j obtained by the multiplier 12 is doubled, and the subtractor 14 outputs the third digital signal S3j of the channel CHj-1 from the second digital signal S2j obtained by the multiplier 13.
  • the sub A / D converter 12 A / D converts the analog input signal Sx
  • the digital processing block B1 is obtained by the sub A / D converter 12 in the analog processing block A1.
  • the first digital signal S11 is output as the third digital signal S31 of the channel CH1 and is output to the summer 20 as the channel output signal Sy1 of the channel CH1.
  • FIG. 3 is a block diagram illustrating a configuration of the analog-to-digital converter according to the second embodiment.
  • circuit components Normally, circuit components often have frequency characteristics in which the strength and phase of an output signal change with respect to an input signal, such as a decrease in pass characteristics as the frequency increases or a ripple in the pass characteristics. is there. Therefore, when the circuit components used in the analog processing block Ai of the analog processing circuit unit 10A have the above-mentioned non-flat frequency characteristics, the channel output is performed in the addition / subtraction processing in the digital processing block Bi of the digital processing circuit unit 10B. This causes the SN ratio of the signal Syi to deteriorate.
  • a digital filter is provided at the input stage of the digital processing block Bi so as to compensate for the frequency characteristics in the partial band Wi of each channel CHi. That is, in the present embodiment, as shown in FIG. 3, the digital processing block Bi receives the first signal from the analog processing block Ai based on the inverse transfer function of the signal path in the analog processing block Ai of the corresponding channel CHi.
  • the output signal Si1 includes a digital filter 16 for compensating frequency characteristics in a corresponding partial band Wi.
  • Other configurations according to the present embodiment are the same as those of the first embodiment, and a detailed description thereof will be omitted.
  • the inverse transfer function used in the digital filter 16 is obtained by inputting a known test signal such as an impulse signal or a multi-tone signal to the actual analog processing block Ai, and outputting the first digital signal S1i output from the Ai and the test signal. May be created based on the difference between.
  • the digital filter 16 compensates the frequency characteristics in the corresponding partial band Wi, and obtains the fourth signal. Is input to the multiplier 13.
  • Other operations according to the present embodiment are the same as those in the first embodiment, and a detailed description thereof will be omitted.
  • the digital filter 16 of the digital processing block Bi uses the first output from the analog processing block Ai based on the inverse transfer function of the signal path in the analog processing block Ai of the corresponding channel CHi.
  • the signal Si1 the frequency characteristic in the corresponding partial band Wi is compensated.
  • 10 analog-to-digital converter 10A analog processing circuit section, 10B digital processing circuit section, A1, A2, A3, AN, Ai, Aj analog processing block, B1, B2, B3, BN, Bi, Bj digital Processing block, 11: frequency converter, 12: sub A / D converter (SADC), 13: multiplier, 14: subtractor, 15: frequency converter, 16: digital filter, 20: summer, CH1, H2 , CH3, CHN, CHi, CHj channel, Sx analog input signal, Sy1, Sy2, Sy3, SyN, Syi, Syj channel output signal, Sy digital output signal, W frequency band, Wi, Wj partial band , Sa1, Sa2, Sa3, SaN, Sai, Saj...
  • Analog signals S11, S12, S13, S1N, S1i, S1 ... first digital signal, S21, S22, S23, S2N, S2i, S2j ... second digital signal, S31, S32, S33, S3N, S3i, S3j ... third digital signal, S41, S42, S43, S4N , S4i, S4j... Fourth digital signals.

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Abstract

フィルタ回路を必要とすることなく、帯域分割方式に基づいて広帯域なアナログ入力信号をデジタル出力信号に変換する。 アナログ処理ブロックＡｊ（ｊ＝２～Ｎの整数）が、アナログ入力信号ＳｘをチャネルＣＨｊ－１のカットオフ周波数ｆｊ－１でダウンコンバートし、得られたアナログ信号ＳａｊをＡ／Ｄ変換し、デジタル処理ブロックＢｊが、Ａｊで得られた第１のデジタル信号Ｓ１ｊの信号強度を２倍し、得られた第２のデジタル信号Ｓ２ｊからチャネルＣＨｊ－１の第３のデジタル信号Ｓ３ｊ－１を減算し、得られた第３のデジタル信号Ｓ３ｊをカットオフ周波数ｆｊ－１でアップコンバートし、当該チャネルＣＨｊのチャネル出力信号Ｓｙｊとして合算器２０へ出力する。

Description

アナログ・デジタルコンバータ
　本発明は、アナログ入力信号をその周波数帯域ごとに個別にデジタル信号に変換した後、周波数軸上で１つに合成して出力するアナログ・デジタルコンバータに関する。
　光通信や測定器等で使われるアナログ・デジタルコンバータ（ＡＤＣ：Analog to Digital Converter）は、回路の集積化の観点から、デジタルシグナルプロセッサ（ＤＳＰ：Digital Signal Processor）との集積が容易なＣＭＯＳプロセスで製造されることが望ましい。しかしながらＣＭＯＳプロセスの帯域は狭いがためにＡＤＣの広帯域化には限界があった。
　従来、ＡＤＣの広帯域化を実現するための技術として、より広帯域なプロセスで製造される周波数変換器を用いた帯域分割方式が提案されている（例えば、非特許文献１など参照）。図４は、従来のアナログ・デジタルコンバータの構成を示すブロック図である。ここでは、アナログ入力信号Ｓｘが持つ周波数帯域ＷをＮ個の部分帯域Ｗｉ（ｉ＝１～Ｎの整数）に分割し、これら部分帯域Ｗｉごとに設けたチャネル（処理系統）ＣＨｉで、それぞれの部分帯域Ｗｉの信号成分を個別にＡ／Ｄ変換する場合が示されている。
　図４に示すように、来のアナログ・デジタルコンバータ５０は、各ＣＨｉの処理ブロックとして、アナログ処理回路部５０Ａのアナログ処理ブロックＡｉと、デジタル処理回路部５０Ｂのデジタル処理ブロックＢｉとを備えている。
　まず、アナログ処理回路部５０Ａの各Ａｊ（ｊ＝２～Ｎの整数）では、それぞれのフィルタ６１で、広い周波数帯域Ｗを持つアナログ入力信号Ｓｘから、対応する部分帯域Ｗｊの信号ｓ１ｊを抽出する。次に、それぞれの周波数変換器６２で、対応する局発信号ｆｊにより、ｓ１ｊを低周波側の信号ｓ２ｊにダウンコンバートする。その後、それぞれのサブＡ／Ｄ変換器６３（ＳＡＤＣ）で、ｓ２ｊをデジタル信号ｓ３ｊに変換する。
　次に、デジタル処理回路部５０Ｂの各Ｂｊでは、対応するＡｊで得られたｓ３ｊを、それぞれの周波数変換器６４で局発信号ｆｊによりそれぞれアップコンバートし、ＣＨｊのチャネル出力信号ｓｙｊを合算器７０へ出力する。
　一方、アナログ処理回路部５０ＡのＡ１では、フィルタ６１で、広い周波数帯域Ｗを持つアナログ入力信号Ｓｘから、対応する部分帯域Ｗ１の信号ｓ１１を抽出する。次に、ｓ１１をダウンコンバートせずに、サブＡ／Ｄ変換器６３（ＳＡＤＣ）でデジタル信号ｓ３１に変換する。
　次に、デジタル処理回路部５０ＢのＢ１では、Ａ１で得られたｓ３ｊをアップコンバートせずに、そのままＣＨ１のチャネル出力信号ｓｙ１として合算器７０へ出力する。
　この後、合算器７０は、各チャネルＣＨｉのチャネル出力信号ｓｙｉを合算して周波数軸上で合成することにより、元のアナログ入力信号Ｓｘと対応するデジタル出力信号Ｓｙを生成して出力する。
G. Raybon, et al., "160-Gbaud coherent receiver based on 100-GHz bandwidth, 240-GS/s analog-to-digital conversion", M2G.1.pdf, OFC 2015 Conference Papers, Optical Fiber Communication Conference(OFC), 2015.
　しかしながら、このような従来技術では、入力側に部分帯域Ｗｉの信号を抽出するためのフィルタ回路が複数必要となるが、これらフィルタ回路は、回路面積の増大を招くという問題点があった。また、高周波で所望のフィルタ特性（中心周波数、帯域、リジェクション等）を満たすフィルタ回路を高い精度で製造することは、回路構成の複雑化を招くという問題点もあった。
　本発明はこのような課題を解決するためのものであり、フィルタ回路を必要とすることなく、帯域分割方式に基づいて広帯域なアナログ入力信号をデジタル出力信号に変換できるアナログ・デジタルコンバータを提供することを目的としている。
　このような目的を達成するために、本発明にかかるアナログ・デジタルコンバータは、アナログ入力信号Ｓｘと対応する周波数帯域をＮ個に分割して得られたチャネルＣＨｉ（ｉ＝１～Ｎの整数）ごとに設けられて、当該チャネルＣＨｉのアナログ信号を処理するＮ個のアナログ処理ブロックＡｉと、前記チャネルＣＨｉごとに設けられて、当該チャネルＣＨｉのデジタル信号を処理するＮ個のデジタル処理ブロックＢｉと、前記デジタル処理ブロックＢｉで得られたチャネルＣＨｉのチャネル出力信号Ｓｙｉを合算して周波数軸上で合成することにより、前記アナログ入力信号Ｓｘと対応するデジタル出力信号Ｓｙを出力する合算器とを備え、前記アナログ処理ブロックＡｊ（ｊ＝２～Ｎの整数）は、前記アナログ入力信号ＳｘをチャネルＣＨｊ－１のカットオフ周波数ｆｊ－１でダウンコンバートする周波数変換器と、前記周波数変換器で得られたアナログ信号ＳａｊをＡ／Ｄ変換するサブＡ／Ｄ変換器とを含み、前記デジタル処理ブロックＢｊは、前記アナログ処理ブロックＡｊの前記サブＡ／Ｄ変換器で得られた第１のデジタル信号Ｓ１ｊの信号強度を２倍する乗算器と、前記乗算器で得られた第２のデジタル信号Ｓ２ｊからチャネルＣＨｊ－１に関する第３のデジタル信号Ｓ３ｊ－１を減算し、当該チャネルＣＨｊの第３のデジタル信号Ｓ３ｊを出力する減算器と、前記減算器で得られた前記第３のデジタル信号Ｓ３ｊを前記カットオフ周波数ｆｊ－１でアップコンバートし、当該チャネルＣＨｊのチャネル出力信号Ｓｙｊとして前記合算器へ出力する周波数変換器とを含み、前記アナログ処理ブロックＡ１は、前記アナログ入力信号ＳｘをＡ／Ｄ変換するサブＡ／Ｄ変換器を含み、前記デジタル処理ブロックＢ１は、前記アナログ処理ブロックＡ１の前記サブＡ／Ｄ変換器で得られた第１のデジタル信号Ｓ１１を、当該チャネルＣＨ１の第３のデジタル信号として出力するとともに、当該チャネルＣＨ１のチャネル出力信号Ｓｙ１として前記合算器へ出力するようにしたものである。
　また、本発明にかかる上記アナログ・デジタルコンバータの一構成例は、前記デジタル処理ブロックＢｉが、対応するチャネルＣＨｉのアナログ処理ブロックＡｉにおける信号パスの逆伝達関数に基づいて、前記アナログ処理ブロックＡｉからの第１の出力信号Ｓｉ１のうち、対応する部分帯域Ｗｉにおける周波数特性を補償するデジタルフィルタを含むものである。
　本発明によれば、フィルタ回路を必要とすることなく、帯域分割方式に基づいて広帯域なアナログ入力信号をデジタル出力信号に変換することが可能となる。したがって、フィルタ回路による回路面積の増大および回路構成の複雑化を回避することができ、デジタルシグナルプロセッサ（ＤＳＰ）との集積が容易なＣＭＯＳプロセスで、アナログ・デジタルコンバータを容易に製造することが可能となる。
図１は第１の実施の形態にかかるアナログ・デジタルコンバータの構成を示すブロック図である。 図２は第１の実施の形態にかかるシミュレーション結果を示す説明図である。 図３は第２の実施の形態にかかるアナログ・デジタルコンバータの構成を示すブロック図である。 図４は従来のアナログ・デジタルコンバータの構成を示すブロック図である。
　次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
　まず、図１を参照して、本発明の第１の実施の形態にかかるアナログ・デジタルコンバータ１０について説明する。図１は、第１の実施の形態にかかるアナログ・デジタルコンバータの構成を示すブロック図である。
　このアナログ・デジタルコンバータ１０は、帯域分割方式に基づいて、アナログ入力信号ＳｘをＡ／Ｄ変換してデジタル出力信号Ｓｙを出力する回路である。
　図１に示すように、アナログ・デジタルコンバータ１０は、主な回路部として、Ａ／Ｄ変換のためのアナログ信号処理を行うアナログ処理回路部１０Ａと、Ａ／Ｄ変換のためのデジタル信号処理を行うデジタル処理回路部１０Ｂとを備えている。アナログ処理回路部１０Ａは、各種の回路部品から構成され、デジタル処理回路部１０Ｂは、ＤＳＰやＣＰＵなどのマルチプロセッサとプログラムとが協働する演算処理回路から構成される。
　本実施の形態にかかるアナログ・デジタルコンバータ１０は、アナログ入力信号Ｓｘが持つ周波数帯域ＷをＮ個の連続する部分帯域Ｗｉ（ｉ＝１～Ｎの整数）に分割し、これら部分帯域Ｗｉごとに設けたチャネル（処理系統）ＣＨｉで、それぞれの部分帯域Ｗｉの信号成分を個別にＡ／Ｄ変換し、得られたデジタル信号を周波数軸上で合成することにより、元のＳｘと対応するデジタル出力信号Ｓｙを生成して出力する機能を有している。
　なお、チャネルＣＨ１，ＣＨ２，ＣＨ３，…，ＣＨＮと対応する部分帯域Ｗｉは、それぞれＤＣ（直流成分）～ｆ１，ｆ１～ｆ２，ｆ２～ｆ３，…，ｆＮ－１～ｆＮとし、それぞれの帯域幅は等しいものとする。なお周波数ｆｉは、ｆ１の整数ｉ倍の周波数を示している。また、ＣＨ１，ＣＨ２，ＣＨ３，…，ＣＨＮに対応する信号成分をＤ１（ｆ），Ｄ２（ｆ），Ｄ３（ｆ），…，ＤＮ（ｆ）で表す。これにより、Ｓｘの全信号成分Ｄａｌｌ（ｆ）は、Ｄ１（ｆ）＋Ｄ２（ｆ）＋Ｄ３（ｆ）＋…＋ＤＮ（ｆ）で表されることになる。
　アナログ処理回路部１０Ａは、これらＣＨｉごとに設けられて、当該ＣＨｉのアナログ信号を処理するＮ個のアナログ処理ブロックＡｉを備えている。
　また、デジタル処理回路部１０Ｂは、これらＣＨｉごとに設けられて、当該ＣＨｉのデジタル信号を処理するＮ個のデジタル処理ブロックＢｉと、これらＣＨｉに共通に設けられて、これらデジタル処理ブロックＢｉで得られた各ＣＨｉのチャネル出力信号Ｓｙｉを合算して周波数軸上で合成する（繋ぎ合わせる）ことにより、元のＳｘと対応するＳｙを生成して出力する合算器２０とを備えている。
　アナログ処理ブロックＡｉのうち、アナログ処理ブロックＡｊ（ｊ＝２～Ｎの整数）は、局発信号であるＣＨｊ－１のカットオフ周波数（ＣＨｊの下限周波数）ｆｊ－１でＳｘをダウンコンバートする周波数変換器（ダウンコンバータ）１１と、周波数変換器１１で得られたアナログ信号ＳａｊをＡ／Ｄ変換するサブＡ／Ｄ変換器（ＳＡＤＣ）１２とを含んでいる。
　また、アナログ処理ブロックＡｉのうち、アナログ処理ブロックＡ１は、Ｓｘ（＝Ｓａ１）をＡ／Ｄ変換するサブＡ／Ｄ変換器（ＳＡＤＣ）１２を含んでいる。なお、Ａ１に周波数変換器１１は含まれていない。
　デジタル処理ブロックＢｉのうち、デジタル処理ブロックＢｊ（ｊ＝２～Ｎの整数）は、ＡｊのサブＡ／Ｄ変換器１２で得られた第１のデジタル信号Ｓ１ｊの信号強度を２倍する乗算器（×２）１３と、乗算器１３で得られた第２のデジタル信号Ｓ２ｊからＣＨｊ－１に関する第３のデジタル信号Ｓ３ｊ－１を減算することにより、ＣＨｊの第３のデジタル信号Ｓ３ｊを出力する減算器１４と、減算器１４で得られた第３のデジタル信号Ｓ３ｊを、局発信号であるＣＨｊ－１のカットオフ周波数（ＣＨｊの下限周波数）ｆｊ－１で上側波帯へアップコンバートし、当該ＣＨｊのチャネル出力信号Ｓｙｊとして合算器２０へ出力する周波数変換器（アップコンバータ）１５とを含んでいる。
　また、デジタル処理ブロックＢｉのうち、デジタル処理ブロックＢ１は、Ａ１のサブＡ／Ｄ変換器１２で得られた第１のデジタル信号Ｓ１１を、当該ＣＨ１の第３のデジタル信号Ｓ３１として出力する機能と、同じく第１のデジタル信号Ｓ１１を、当該ＣＨ１のチャネル出力信号Ｓｙ１として合算器２０へ出力する機能を有している。
［第１の実施の形態の動作］
　次に、図１を参照して、本実施の形態にかかるアナログ・デジタルコンバータ１０の動作について説明する。以下では、理解を容易とするため、帯域分割数ＮがＮ＝３である場合を例として説明するが、これに限定されるものではなく、Ｎ＝２またはＮ＞３である場合も同様である。
　アナログ入力信号Ｓｘは、各チャネルＣＨ１，ＣＨ２，ＣＨ３に対応するアナログ処理ブロックＡ１，Ａ２，Ａ３にそれぞれ入力される。
　まず、ＣＨ１のＡ１では、Ａ１に周波数変換器１１が含まれておらず、Ｓｘ（＝Ｓａ１）はサブＡ／Ｄ変換器１２で第１のデジタル信号Ｓ１１に変換される。通常、Ａ／Ｄ変換器自身はにローパスフィルタ特性がある。このため、サブＡ／Ｄ変換器１２からは、自身のローパスフィルタ特性により、Ｓｘの全信号成分Ｄａｌｌ（ｆ）のうち、ＤＣ（直流成分）～ｆ１の範囲の信号成分Ｄ１ａ（ｆ）のみがＡ／Ｄ変換され、Ｓ１１として出力される。
　これにより、Ｄ１ａ（ｆ）はＣＨ１の信号成分Ｄ１（ｆ）と一致し、次の式（１）のように表される。
Figure JPOXMLDOC01-appb-M000001
　次に、ＣＨ２のＡ２において、Ｓｘは周波数変換器１１で周波数変換される。この際、周波数変換器１１のＲＦポートにはＤａｌｌ（ｆ）が入力されるとともに、ＬＯポートにはＣＨ１のカットオフ周波数ｆ１が入力されているため、ＩＦポートからはＤａｌｌ（ｆ）がｆ１でダウンコンバートされた信号成分Ｄ２ｍ（ｆ）が、アナログ信号Ｓａ２として出力される。Ｄ２ｍ（ｆ）は次の式（２）で表される。
Figure JPOXMLDOC01-appb-M000002
　なお、各式において「＊」は複素共役を表すものとする。Ａ２の周波数変換器１１は、ダブルサイドバンド（ＤＢＳ：Double Side Band）のミキサからなり、各ポートの帯域は無限にあり、各ポート間は完全にアイソレーションされているものとする。但し、実際のミキサは有限の帯域を持っているため、Ａ２の周波数変換器１１において、ＲＦポートの帯域はＤＣ～ｆ２より広く、ＩＦポートの帯域はＤＣ～ｆ１以上であればよい。
　この後、周波数変換器１１で得られたＤ２ｍ（ｆ）は、Ａ２のサブＡ／Ｄ変換器１２で第１のデジタル信号Ｓ１２に変換される。この際、ＣＨ１と同様にして、サブＡ／Ｄ変換器１２からは、自身のローパスフィルタ特性により、Ｄ２ｍ（ｆ）のうち、ＤＣ（直流成分）～ｆ１の範囲の信号成分Ｄ２ａ（ｆ）のみがＡ／Ｄ変換される。Ｄ２ａ（ｆ）は次の式（３）で表される。
Figure JPOXMLDOC01-appb-M000003
　次に、ＣＨ３のＡ３において、Ｓｘは周波数変換器１１で周波数変換される。この際、周波数変換器１１のＲＦポートにはＤａｌｌ（ｆ）が入力されるとともに、ＬＯポートにはＣＨ２のカットオフ周波数ｆ２が入力されているため、ＩＦポートからはＤａｌｌ（ｆ）がｆ２でダウンコンバートされた信号成分Ｄ３ｍ（ｆ）が、アナログ信号Ｓａ３として出力される。Ｄ３ｍ（ｆ）は次の式（４）で表される。
Figure JPOXMLDOC01-appb-M000004
　Ａ３の周波数変換器１１も、ダブルサイドバンド（ＤＢＳ：Double Side Band）のミキサからなり、各ポートの帯域は無限にあり、各ポート間は完全にアイソレーションされているものとする。但し、実際のミキサは有限の帯域を持っているため、Ａ３の周波数変換器１１において、ＲＦポートの帯域はｆ１～ｆ３より広く、ＩＦポートの帯域はＤＣ～ｆ１以上であればよい。
　この後、周波数変換器１１で得られたＤ３ｍ（ｆ）は、Ａ３のサブＡ／Ｄ変換器１２で第１のデジタル信号Ｓ１３に変換される。この際、サブＡ／Ｄ変換器１２自身にローパスフィルタ特性があるため、Ｄ３ｍ（ｆ）のうち、ＤＣ（直流成分）～ｆ１の範囲の信号成分Ｄ３ａ（ｆ）のみがＡ／Ｄ変換される。Ｄ３ａ（ｆ）は次の式（５）で表される。
Figure JPOXMLDOC01-appb-M000005
　このようにして、各チャネルＣＨ１，ＣＨ２，ＣＨ３に対応するアナログ処理ブロックＡ１，Ａ２，Ａ３で得られた第１のデジタル信号Ｓ１１，Ｓ１２，Ｓ１３は、各チャネルＣＨ１，ＣＨ２，ＣＨ３に対応するデジタル処理ブロックＢ１，Ｂ２，Ｂ３に入力される。
　まず、Ｂ１では、入力されたＳ１１の信号成分Ｄ１ａ（ｆ）が、信号成分Ｄ１（ｆ）からなるＣＨ１のチャネル出力信号Ｓｙ１として合算器２０へ出力される。また、Ｓ１１は、ＣＨ１の第３のデジタル信号Ｓ３１としてＢ２へ出力される。
　次に、Ｂ２では、入力されたＳ１２の信号成分Ｄ２ａ（ｆ）が乗算器１３で２倍され、得られた第２のデジタル信号Ｓ２２からＣＨ１の第３のデジタル信号Ｓ３１の信号成分Ｄ１ａ（ｆ）が減算器１４で減算される。減算器１４で得られた第３のデジタル信号Ｓ３２は、周波数変換器１５でＣＨ１のカットオフ周波数ｆ１により元の周波数帯へアップコンバートされ、信号成分Ｄ２（ｆ）からなるＣＨ２のチャネル出力信号Ｓｙ２として合算器２０へ出力される。
　Ｂ２におけるこれらデジタル信号処理により得られるＤ２（ｆ）は、次の式（６）で表される。
Figure JPOXMLDOC01-appb-M000006
　次に、Ｂ３では、入力されたＳ１３の信号成分Ｄ３ａ（ｆ）が乗算器１３で２倍され、得られた第２のデジタル信号Ｓ２３からＣＨ２の第３のデジタル信号Ｓ３２の信号成分Ｄ２ａ（ｆ）が減算器１４で減算される。減算器１４で得られた第３のデジタル信号Ｓ３３は、周波数変換器１５でＣＨ２のカットオフ周波数ｆ２により元の周波数帯へアップコンバートされ、信号成分Ｄ３（ｆ）からなるＣＨ３のチャネル出力信号Ｓｙ３として合算器２０へ出力される。
　Ｂ３におけるこれらデジタル信号処理により得られるＤ３（ｆ）は、次の式（７）で表される。
Figure JPOXMLDOC01-appb-M000007
　この後、Ｂ１，Ｂ２，Ｂ３から出力されたＣＨ１，ＣＨ２，ＣＨ３のチャネル出力信号Ｓｙ１，Ｓｙ２，Ｓｙ３の信号成分Ｄ１（ｆ），Ｄ２（ｆ），Ｄ３（ｆ）は、合算器２０により周波数軸上で合成される。この際、Ｄ１（ｆ），Ｄ２（ｆ），Ｄ３（ｆ）の周波数帯域は、ＤＣ（直流成分）～ｆ１，ｆ１～ｆ２，ｆ２～ｆ３であることから、元のアナログ入力信号Ｓｘと対応するデジタル出力信号Ｓｙが合算器２０から出力される。
［シミュレーション結果］
　次に、図２を参照して、本実施の形態にかかるアナログ・デジタルコンバータ１０の動作に関するシミュレーション結果について説明する。図２は、第１の実施の形態にかかるシミュレーション結果を示す説明図である。以下では、ＤＣ～９０ＧＨｚの周波数帯域Ｗを持ち、強度が１で位相がランダムなアナログ入力信号Ｓｘを、３つ（Ｎ＝３）の部分帯域Ｗｉ（ｉ＝１，２，３）に分割し、これら部分帯域Ｗｉごとに設けたチャネル（処理系統）ＣＨｉで、それぞれの部分帯域Ｗｉの信号成分を個別のＡ／Ｄ変換する場合を例として説明するが、これに限定されるものではなく、Ｎ＝２またはＮ＞３である場合も同様である。
　まず、ＣＨ１のアナログ処理ブロックＡ１では、ＳｘがそのままサブＡ／Ｄ変換器１２へ入力される。この際、各チャネルのサブＡ／Ｄ変換器１２が持つローパスフィルタ特性のカットオフ周波数は全て３０ＧＨｚ（ｆ１）である。そのため、Ａ１では、Ｓｘ（＝Ｓａ１）のうちＤＣ～３０ＧＨｚの信号成分Ｄ１ａ（ｆ）のみが、サブＡ／Ｄ変換器１２で第１のデジタル信号Ｓ１１へ変換されて、ＣＨ１のデジタル処理ブロックＢ１へ出力される。
　Ｂ１では、入力されたＳ１１がＤＣ～３０ＧＨｚの信号成分Ｄ１（ｆ）を持つ、ＣＨ１のチャネル出力信号Ｓｙ１として、合算器２０へ出力される。また、Ｓ１１は、ＣＨ１の第３のデジタル信号Ｓ３１としてＢ２へ出力される。
　一方、ＣＨ２のアナログ処理ブロックＡ２では、Ｓｘがまず周波数変換器１１で３０ＧＨｚ（ｆ１）の局発信号と掛け合わされて、信号成分Ｄ２ｍ（ｆ）を持つアナログ信号Ｓａ２にダウンコンバートされる。この後、Ｓａ２のうちＣＨ１と同じくＤＣ～３０ＧＨｚの信号成分Ｄ２ａ（ｆ）のみが、Ａ２のサブＡ／Ｄ変換器１２で第１のデジタル信号Ｓ１２へ変換されて、ＣＨ２のデジタル処理ブロックＢ２へ出力される。
　Ｂ２では、入力されたＳ１２が乗算器１３で２倍の信号強度を持つ第２のデジタル信号Ｓ２２に変換され、ＣＨ１の第３のデジタル信号Ｓ３１に相当する信号成分Ｄ１ａ（ｆ）がＳ２２から減算器１４で減算される。こうして得られた第３のデジタル信号Ｓ３２は、Ｂ２の変換器１５で３０ＧＨｚ（ｆ１）の局発信号に基づいて、３０ＧＨ～６０ＧＨｚの信号成分Ｄ２（ｆ）を持つ、ＣＨ２のチャネル出力信号Ｓｙ２にアップコンバートされて、合算器２０へ出力される。
　同様に、ＣＨ３のアナログ処理ブロックＡ３では、Ｓｘがまず周波数変換器１１で６０ＧＨｚ（ｆ２）の局発信号と掛け合わされて、信号成分Ｄ３ｍ（ｆ）を持つアナログ信号Ｓａ３にダウンコンバートされる。この後、Ｓａ３のうちＤＣ～３０ＧＨｚの信号成分Ｄ３ａ（ｆ）のみが、Ａ３のサブＡ／Ｄ変換器１２で第１のデジタル信号Ｓ１３へ変換されて、ＣＨ３のデジタル処理ブロックＢ３へ出力される。
　Ｂ３では、入力されたＳ１３が乗算器１３で２倍の信号強度を持つ第２のデジタル信号Ｓ２３に変換され、ＣＨ２の第３のデジタル信号Ｓ３２に相当する信号成分Ｄ２ａ（ｆ）がＳ２３から減算器１４で減算される。こうして得られた第３のデジタル信号Ｓ３３は、Ｂ３の変換器１５で６０ＧＨｚ（ｆ２）の局発信号に基づいて、６０ＧＨ～９０ＧＨｚの信号成分Ｄ３（ｆ）を持つ、ＣＨ３のチャネル出力信号Ｓｙ３にアップコンバートされて、合算器２０へ出力される。
　この後、合算器２０で、これらチャネル出力信号Ｓｙ１，Ｓｙ２，Ｓｙ３が同一周波数軸上で合成されて、元のアナログ入力信号Ｓｘと対応するデジタル出力信号Ｓｙとして出力される。
［第１の実施の形態の効果］
　このように、本実施の形態は、アナログ処理ブロックＡｊ（ｊ＝２～Ｎの整数）において、周波数変換器１１が、アナログ入力信号ＳｘをチャネルＣＨｊ－１のカットオフ周波数ｆｊ－１でダウンコンバートし、サブＡ／Ｄ変換器１２が、周波数変換器１１で得られたアナログ信号ＳａｊをＡ／Ｄ変換し、デジタル処理ブロックＢｊにおいて、乗算器１３が、アナログ処理ブロックＡｊのサブＡ／Ｄ変換器１２で得られた第１のデジタル信号Ｓ１ｊの信号強度を２倍し、減算器１４が、乗算器１３で得られた第２のデジタル信号Ｓ２ｊからチャネルＣＨｊ－１の第３のデジタル信号Ｓ３ｊ－１を減算し、当該チャネルＣＨｊの第３のデジタル信号Ｓ３ｊを出力し、周波数変換器１５が、減算器１４で得られた第３のデジタル信号Ｓ３ｊをカットオフ周波数ｆｊ－１でアップコンバートし、当該チャネルＣＨｊのチャネル出力信号Ｓｙｊとして合算器２０へ出力するようにしたものである。
　さらに、アナログ処理ブロックＡ１において、サブＡ／Ｄ変換器１２が、アナログ入力信号ＳｘをＡ／Ｄ変換し、デジタル処理ブロックＢ１が、アナログ処理ブロックＡ１のサブＡ／Ｄ変換器１２で得られた第１のデジタル信号Ｓ１１を、当該チャネルＣＨ１の第３のデジタル信号Ｓ３１として出力するとともに、当該チャネルＣＨ１のチャネル出力信号Ｓｙ１として合算器２０へ出力するようにしたものである。
　そして、合算器２０が、各デジタル処理ブロックＢｉ（ｉ＝１～Ｎの整数）で得られたチャネルＣＨｉのチャネル出力信号Ｓｙｉを合算して周波数軸上で合成することにより、アナログ入力信号Ｓｘと対応するデジタル出力信号Ｓｙを出力するようにしたものである。
　これにより、アナログ処理回路部１０Ａ側にそれぞれの部分帯域Ｗｉと対応するフィルタ回路を設けることなく、デジタル処理回路部１０Ｂ側の信号処理により、それぞれの部分帯域Ｗｉと対応する信号成分を有するチャネル出力信号Ｓｙｉが得られることになる。このため、フィルタ回路を必要とすることなく、帯域分割方式に基づいて広帯域なアナログ入力信号Ｓｘをデジタル出力信号Ｓｙに変換することが可能となる。したがって、フィルタ回路による回路面積の増大および回路構成の複雑化を回避することができ、デジタルシグナルプロセッサ（ＤＳＰ）との集積が容易なＣＭＯＳプロセスで、アナログ・デジタルコンバータを容易に製造することが可能となる。
［第２の実施の形態］
　次に、図３を参照して、本発明の第２の実施の形態にかかるアナログ・デジタルコンバータ１０について説明する。図３は、第２の実施の形態にかかるアナログ・デジタルコンバータの構成を示すブロック図である。
　通常、回路部品は、高周波になるほど通過特性が低下したり、通過特性にリップルがあったりというような、出力信号の強度と位相が入力信号に対して変化する周波数特性を有している場合がある。したがって、アナログ処理回路部１０Ａのアナログ処理ブロックＡｉで用いる回路部品が、上記のようなフラットでない周波数特性を有している場合、デジタル処理回路部１０Ｂのデジタル処理ブロックＢｉにおける加減算処理において、チャネル出力信号ＳｙｉのＳＮ比が劣化する原因となる。
　本実施の形態では、このような場合に対応するため、デジタル処理ブロックＢｉの入力段にデジタルフィルタを設け、それぞれのチャネルＣＨｉの部分帯域Ｗｉにおける周波数特性を補償するようにしたものである。
　すなわち、本実施の形態において、図３に示すように、デジタル処理ブロックＢｉは、対応するチャネルＣＨｉのアナログ処理ブロックＡｉにおける信号パスの逆伝達関数に基づいて、アナログ処理ブロックＡｉからの第１の出力信号Ｓｉ１のうち、対応する部分帯域Ｗｉにおける周波数特性を補償するデジタルフィルタ１６を含んでいる。本実施の形態にかかるその他の構成については、第１の実施の形態と同様であり、ここでの詳細な説明は省略する。
　デジタルフィルタ１６で用いる逆伝達関数は、実際のアナログ処理ブロックＡｉに、例えばインパルス信号やマルチトーン信号などの既知の試験信号を入力し、Ａｉから出力される第１のデジタル信号Ｓ１ｉと試験信号との差分に基づいて作成すればよい。
　したがって、チャネルＣＨｊ（ｊ＝２～Ｎの整数）のＢ２では、入力された第１のデジタル信号Ｓ１ｊのうち、デジタルフィルタ１６で対応する部分帯域Ｗｉにおける周波数特性が補償され、得られた第４のデジタル信号Ｓ４ｊが、乗算器１３に入力されることになる。本実施の形態にかかるその他の動作については、第１の実施の形態と同様であり、ここでの詳細な説明は省略する。
［第２の実施の形態の効果］
　このように、本実施の形態は、デジタル処理ブロックＢｉのデジタルフィルタ１６が、対応するチャネルＣＨｉのアナログ処理ブロックＡｉにおける信号パスの逆伝達関数に基づいて、アナログ処理ブロックＡｉからの第１の出力信号Ｓｉ１のうち、対応する部分帯域Ｗｉにおける周波数特性を補償するようにしたものである。
　これにより、アナログ処理ブロックＡｉの回路部品の周波数特性に起因する、出力信号Ｓｉ４のＳＮ比の劣化を低減することができ、高い精度でＡ／Ｄ変換を行うことが可能となる。
［実施の形態の拡張］
　以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
　１０…アナログ・デジタルコンバータ、１０Ａ…アナログ処理回路部、１０Ｂ…デジタル処理回路部、Ａ１，Ａ２，Ａ３，ＡＮ，Ａｉ，Ａｊ…アナログ処理ブロック、Ｂ１，Ｂ２，Ｂ３，ＢＮ，Ｂｉ，Ｂｊ…デジタル処理ブロック、１１…周波数変換器、１２…サブＡ／Ｄ変換器（ＳＡＤＣ）、１３…乗算器、１４…減算器、１５…周波数変換器、１６…デジタルフィルタ、２０…合算器、ＣＨ１，Ｈ２，ＣＨ３，ＣＨＮ，ＣＨｉ，ＣＨｊ…チャネル、Ｓｘ…アナログ入力信号、Ｓｙ１，Ｓｙ２，Ｓｙ３，ＳｙＮ，Ｓｙｉ，Ｓｙｊ…チャネル出力信号、Ｓｙ…デジタル出力信号、Ｗ…周波数帯域、Ｗｉ，Ｗｊ…部分帯域、Ｓａ１，Ｓａ２，Ｓａ３，ＳａＮ，Ｓａｉ，Ｓａｊ…アナログ信号、Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１Ｎ，Ｓ１ｉ，Ｓ１ｊ…第１のデジタル信号、Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２Ｎ，Ｓ２ｉ，Ｓ２ｊ…第２のデジタル信号、Ｓ３１，Ｓ３２，Ｓ３３，Ｓ３Ｎ，Ｓ３ｉ，Ｓ３ｊ…第３のデジタル信号、Ｓ４１，Ｓ４２，Ｓ４３，Ｓ４Ｎ，Ｓ４ｉ，Ｓ４ｊ…第４のデジタル信号。

Claims (2)

  1. 　アナログ入力信号Ｓｘと対応する周波数帯域をＮ個に分割して得られたチャネルＣＨｉ（ｉ＝１～Ｎの整数）ごとに設けられて、当該チャネルＣＨｉのアナログ信号を処理するＮ個のアナログ処理ブロックＡｉと、
    　前記チャネルＣＨｉごとに設けられて、当該チャネルＣＨｉのデジタル信号を処理するＮ個のデジタル処理ブロックＢｉと、
    　前記デジタル処理ブロックＢｉで得られたチャネルＣＨｉのチャネル出力信号Ｓｙｉを合算して周波数軸上で合成することにより、前記アナログ入力信号Ｓｘと対応するデジタル出力信号Ｓｙを出力する合算器とを備え、
    　前記アナログ処理ブロックＡｊ（ｊ＝２～Ｎの整数）は、
    　前記アナログ入力信号ＳｘをチャネルＣＨｊ－１のカットオフ周波数ｆｊ－１でダウンコンバートする周波数変換器と、
    　前記周波数変換器で得られたアナログ信号ＳａｊをＡ／Ｄ変換するサブＡ／Ｄ変換器とを含み、
    　前記デジタル処理ブロックＢｊは、
    　前記アナログ処理ブロックＡｊの前記サブＡ／Ｄ変換器で得られた第１のデジタル信号Ｓ１ｊの信号強度を２倍する乗算器と、
    　前記乗算器で得られた第２のデジタル信号Ｓ２ｊからチャネルＣＨｊ－１に関する第３のデジタル信号Ｓ３ｊ－１を減算し、当該チャネルＣＨｊの第３のデジタル信号Ｓ３ｊを出力する減算器と、
    　前記減算器で得られた前記第３のデジタル信号Ｓ３ｊを前記カットオフ周波数ｆｊ－１でアップコンバートし、当該チャネルＣＨｊのチャネル出力信号Ｓｙｊとして前記合算器へ出力する周波数変換器とを含み、
    　前記アナログ処理ブロックＡ１は、前記アナログ入力信号ＳｘをＡ／Ｄ変換するサブＡ／Ｄ変換器を含み、
    　前記デジタル処理ブロックＢ１は、前記アナログ処理ブロックＡ１の前記サブＡ／Ｄ変換器で得られた第１のデジタル信号Ｓ１１を、当該チャネルＣＨ１の第３のデジタル信号として出力するとともに、当該チャネルＣＨ１のチャネル出力信号Ｓｙ１として前記合算器へ出力する
    　ことを特徴とするアナログ・デジタルコンバータ。
  2. 　請求項１に記載のアナログ・デジタルコンバータにおいて、
    　前記デジタル処理ブロックＢｉは、対応するチャネルＣＨｉのアナログ処理ブロックＡｉにおける信号パスの逆伝達関数に基づいて、前記アナログ処理ブロックＡｉからの第１の出力信号Ｓｉ１のうち、対応する部分帯域Ｗｉにおける周波数特性を補償するデジタルフィルタを含んでいることを特徴とするアナログ・デジタルコンバータ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10985324B2 (en) 2019-06-14 2021-04-20 Shaanxi Lighte Optoelectronics Material Co., Ltd. Nitrogen-containing compound, organic electroluminescent device and photoelectric conversion device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006504100A (ja) * 2002-10-24 2006-02-02 レクロイ コーポレーション 高帯域幅リアルタイムオシロスコープ
US7253761B1 (en) * 2004-11-08 2007-08-07 United States Of America As Represented By The Secretary Of The Army Analog to digital conversion with signal expansion
JP2017009608A (ja) * 2015-06-19 2017-01-12 テクトロニクス・インコーポレイテッドＴｅｋｔｒｏｎｉｘ，Ｉｎｃ． 試験測定装置及び補償値決定方法
WO2017033446A1 (ja) * 2015-08-27 2017-03-02 日本電信電話株式会社 信号生成装置
US20170170838A1 (en) * 2011-06-27 2017-06-15 Syntropy Systems, Llc Apparatuses and Methods for Converting Fluctuations in Periodicity of an Input Signal into Fluctuations in Amplitude of an Output Signal

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5869145A (ja) * 1981-10-20 1983-04-25 Sony Corp 広帯域信号のａ／ｄ／−ｄ／ａ変換装置
US6009130A (en) * 1995-12-28 1999-12-28 Motorola, Inc. Multiple access digital transmitter and receiver
US7236757B2 (en) * 2001-07-11 2007-06-26 Vativ Technologies, Inc. High-speed multi-channel communications transceiver with inter-channel interference filter
US7324036B2 (en) * 2003-05-12 2008-01-29 Hrl Laboratories, Llc Adaptive, intelligent transform-based analog to information converter method and system
US7193544B1 (en) * 2004-09-08 2007-03-20 Northrop Grumman Corporation Parallel, adaptive delta sigma ADC
US8064550B2 (en) * 2007-03-09 2011-11-22 Qualcomm, Incorporated Quadrature imbalance estimation using unbiased training sequences
US8644376B2 (en) * 2010-09-30 2014-02-04 Alcatel Lucent Apparatus and method for generating compressive measurements of video using spatial and temporal integration
WO2012168926A2 (en) * 2011-06-10 2012-12-13 Technion R&D Foundation Receiver, transmitter and a method for digital multiple sub-band processing
US8823573B1 (en) * 2013-02-20 2014-09-02 Raytheon Company System and method for reconstruction of sparse frequency spectrum from ambiguous under-sampled time domain data
US8836552B1 (en) * 2013-03-15 2014-09-16 Lockheed Martin Corporation Direct input radio frequency complex analog to digital converter with corrective factors
US9197283B1 (en) * 2014-12-18 2015-11-24 Raytheon Company Reconfigurable wideband channelized receiver
US9621175B2 (en) * 2015-02-11 2017-04-11 Syntropy Systems, Llc Sampling/quantization converters
EP3332389B1 (en) * 2015-08-03 2021-09-29 Phase Sensitive Innovations, Inc. Distributed array for direction and frequency finding
US11064446B2 (en) * 2016-04-26 2021-07-13 Anatog Devices, Inc. Apparatus and methods for wideband receivers
US10560128B2 (en) * 2017-12-05 2020-02-11 Samsung Electronics Co., Ltd. Carrier aggregated signal transmission and reception
US10797738B2 (en) * 2018-10-26 2020-10-06 Analog Devices, Inc. Segmented receiver for wireless communications

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006504100A (ja) * 2002-10-24 2006-02-02 レクロイ コーポレーション 高帯域幅リアルタイムオシロスコープ
US7253761B1 (en) * 2004-11-08 2007-08-07 United States Of America As Represented By The Secretary Of The Army Analog to digital conversion with signal expansion
US20170170838A1 (en) * 2011-06-27 2017-06-15 Syntropy Systems, Llc Apparatuses and Methods for Converting Fluctuations in Periodicity of an Input Signal into Fluctuations in Amplitude of an Output Signal
JP2017009608A (ja) * 2015-06-19 2017-01-12 テクトロニクス・インコーポレイテッドＴｅｋｔｒｏｎｉｘ，Ｉｎｃ． 試験測定装置及び補償値決定方法
WO2017033446A1 (ja) * 2015-08-27 2017-03-02 日本電信電話株式会社 信号生成装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10985324B2 (en) 2019-06-14 2021-04-20 Shaanxi Lighte Optoelectronics Material Co., Ltd. Nitrogen-containing compound, organic electroluminescent device and photoelectric conversion device

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