WO2020034775A1 - 一种上电时序控制电路及电子设备 - Google Patents

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Definitions

  • the present application relates to the field of computers, and in particular, to a power-on sequence control circuit and electronic equipment.
  • a typical point-of-load converter requires multiple input signals to enable it, including the converter input voltage VIN, the converter chip voltage VDD, and the enable signal EN.
  • the sequence of these signals simultaneously affects It depends on whether the point of load converter can work normally.
  • the source power on the server needs to undergo layer-by-layer power conversion to generate various voltage signals for use by the corresponding load, such as CPLD (complex programmable device, complex programmable logic device), PCH (platform controller controller hub), platform path controller ), BMC (baseboard management controller), CPU (central processing unit, central processing unit), and so on.
  • CPLD complex programmable device, complex programmable logic device
  • PCH platform controller controller hub
  • platform path controller platform path controller
  • BMC baseboard management controller
  • CPU central processing unit, central processing unit
  • Some point-of-load converter enable signals EN can be turned on at the same time as the converter input voltage VIN and converter chip voltage VDD, while some point-of-load converters need to delay the start time of the enable signal EN between the converter input voltage VIN and the conversion After the chip voltage VDD.
  • the embodiments of the present application provide a power-on sequence control circuit and an electronic device, so that the point-of-load converter receives a start-up power signal according to a correct sequence.
  • an embodiment of the present application provides a power-on sequence control circuit.
  • the power-on sequence control circuit includes a power detector circuit, a start signal EN generation circuit, and a point-of-load converter circuit.
  • the reset terminal of the power detector circuit The RESET and EN generating circuit is connected to the input terminal of the point-of-load converter circuit, and the power terminal VCC of the point-of-load converter circuit is connected to the output terminal of the point-of-load converter circuit.
  • the signal output from the reset terminal RESET of the power detector circuit functions.
  • the EN signal generated by the EN generating circuit makes the EN signal received by the point-of-load converter circuit a low-level signal.
  • the reset terminal RESET of the power detector circuit when the power terminal VCC of the power detector circuit receives a continuous high-level signal, the reset terminal RESET of the power detector circuit outputs The signal applied to the EN signal of the EN generating circuit makes the level of the EN signal received by the point-of-load converter circuit remain unchanged.
  • the low-level signal is a signal whose level is lower than a preset threshold, and the magnitude of the preset threshold is equal to the
  • the reference voltage comparison circuit in the power supply detector circuit is related.
  • the high-level signal is a signal whose level is higher than the preset threshold.
  • a signal output from a reset terminal RESET of the power detector circuit acting on the EN signal generated by the EN generation circuit includes:
  • the reset terminal RESET of the power detector circuit maintains a high-level signal after a delay time, the high-level signal acts on the EN signal generated by the EN generating circuit, so that the level of the EN signal received by the point-of-load converter circuit Is high.
  • the length of the delay time is related to the size of the capacitor externally connected to the power detector circuit. The larger, the longer the delay time.
  • the signal output from the reset terminal RESET of the power detector circuit acts on this delay time.
  • the EN signal makes the EN signal received by the point-of-load converter circuit a low-level signal.
  • the manner in which the EN signal generating circuit generates an EN signal includes:
  • an embodiment of the present application provides an electronic device, which includes the circuit in the first aspect.
  • the embodiment of the present application monitors the VDD signal through the power detector circuit.
  • the power detector circuit When the VDD signal is at a high level, the power detector circuit outputs a high level signal to act on the EN signal after a delay, so that the point of load converter circuit receives VDD Signal and receive the EN signal after a delay, to ensure the accuracy of the power supply timing.
  • FIG. 1 is a timing diagram of a startup signal of a point-of-load converter
  • FIG. 2 is another timing diagram of the startup signal of the point-of-load converter
  • FIG. 3 is a schematic diagram of an embodiment of a power-on sequence control circuit according to an embodiment of the present application.
  • FIG. 4 is a schematic diagram of another embodiment of a power-on sequence control circuit according to an embodiment of the present application.
  • FIG. 5 is a schematic diagram of an embodiment of a power detector circuit according to an embodiment of the present application.
  • FIG. 6 is a timing diagram of output signals of a reset terminal of a power detector circuit according to an embodiment of the present application.
  • the embodiment of the present application provides a power-on sequence control circuit, which is used to ensure the timing accuracy of the start-up power signal when the point-of-load converter starts, and the embodiment of the present application also provides corresponding electronic equipment. Each of them will be described in detail below.
  • the enable signal EN is input after the converter input voltage VIN and the converter chip voltage VDD, and VOUT is the output voltage of the point-of-load converter.
  • the enable signal EN is input after the converter input terminal voltage VIN, the converter chip voltage VDD, and the converter voltage regulator voltage VREG, and the converter voltage regulator voltage VREG is converted and generated by the internal circuit of the controller.
  • the EN signal can be supplied by the CPLD.
  • the CPLD is not activated, it is determined by the voltage stabilization signal PG of the upper load point converter according to whether there is a load point converter at the previous stage.
  • the voltage divided by the input terminal voltage VIN may cause the power converter to receive the wrong enable signal timing.
  • a power-on sequence control circuit includes a power detector circuit, a start signal EN generating circuit, and a point-of-load converter circuit.
  • the reset terminal RESET of the power detector circuit is connected to the input of the load point converter circuit
  • the EN generating circuit is connected to the input of the load point converter circuit
  • the power supply terminal VCC of the power detector circuit is connected to the load point converter circuit.
  • the output is connected.
  • the power detector circuit will control the signal output from the reset terminal of the power detector circuit according to the signal level at the output point of the load point converter circuit.
  • the reset terminal RESET of the power detector circuit is the same The output is the same when the power source detects a low level.
  • the signal output from the reset terminal RESET is a low level signal, which acts on VIN.
  • the EN signal is divided, the level of the EN signal is pulled low. Because the point-of-load converter circuit regards the EN signal as active-high, the delay time and when the VIN signal does not act on the point-of-load converter, The point-of-load converter will not receive a valid EN signal.
  • FIG. 4 is a schematic diagram of another embodiment of another power-up sequence control circuit according to an embodiment of the present application.
  • the difference from the power-up sequence control circuit in FIG. 3 is that the voltage at the output end of the point-of-load converter circuit is different. Adjusts the voltage VREG for the converter voltage.
  • the working principle of this circuit is the same as that of the circuit in Figure 3.
  • the embodiment of the present application also provides a schematic diagram of an embodiment of the power detector circuit, as shown in FIG. 5.
  • the non-inverting input terminal of the operational amplifier A is connected to the reference voltage comparison circuit VREF.
  • the drain of the insulated gate field effect transistor Q is used as the reset terminal RESET of the power detector circuit.
  • the delay circuit DELAY is connected to the SRT port of the power detector circuit. SRT The port is usually grounded through an external capacitor.
  • the timing of the output signal of the reset terminal of the power detector circuit is shown in Figure 6.
  • the design method of the power supply detector circuit is not unique, as long as it can delay the high and low levels to act on the EN signal according to the received VDD or VREG signal, so that the voltage of the EN signal received by the point-of-load converter is The function of generating a corresponding change is sufficient, and is not specifically limited here.
  • An embodiment of the present application further provides an electronic device including the power-on sequence control circuit as described above.
  • the electronic device can be applied to a motherboard of a server and a personal computer.

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Abstract

一种上电时序控制电路及电子设备，用于确保电源时序的正确性。本申请实施例的上电时序控制电路应用于计算机***启动时的电源顺序控制，该上电时序控制电路包括电源检测器电路、启动信号EN产生电路和负载点转换器电路，该电源检测器电路的复位端和该EN产生电路与该负载点转换器电路的输入端相连，该电源检测器电路的电源端与该负载点转换器电路的输出端相连。

Description

一种上电时序控制电路及电子设备
本申请要求于2018年8月17日提交中国专利局、申请号为201810942940.0、发明名称为“一种上电时序控制电路及电子设备”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及计算机领域，尤其涉及一种上电时序控制电路及电子设备。
背景技术
随着电子技术的发展，主板上的电子芯片越来越复杂，主板对电源电压的需求也越来越复杂。在上电启动的过程中，对于具有多个电源输入的负载，要求各个输入电源都具有严格的上电时序，若上电时序错误，将影响到负载的安全性。
一个典型的负载点转换器(point of load converter，POL converter)需要多个输入信号才能使其启动，包括转换器输入端电压VIN、转换器芯片电压VDD以及启用信号EN，这些信号的顺序同时影响着负载点转换器能否进行正常的工作。服务器上的源头电源需经过一层层的电源转换才能产生各个电压信号以供相应的负载使用，如CPLD(complex programmable logic device，复杂可程序逻辑装置)、PCH(platform controller hub，平台路径控制器)、BMC(baseboard management controller，主机板管理控制器)、CPU(central processing unit，中央处理器)等。有些负载点转换器的启用信号EN可以与转换器输入端电压VIN和转换器芯片电压VDD同时开启，而有些负载点转换器需要将启用信号EN的开始时间延时在转换器输入电压VIN和转换器芯片电压VDD之后。
有鉴于此，需要加强负载点转换器启动时的启动电源信号的时序准确性，以确保在人为错误操作或噪声干扰下，仍然能以正确的电源时序开启负载点转换器。
发明内容
本申请实施例提供了一种上电时序控制电路及电子设备，使得负载点转换器按照正确的时序接收启动电源信号。
第一方面，本申请实施例提供了一种上电时序控制电路，该上电时序控制电路包括电源检测器电路、启动信号EN产生电路和负载点转换器电路，该电源检测器电路的复位端RESET和EN产生电路与该负载点转换器电路的输入端相连，该负载点转换器电路的电源端VCC与该负载点转换器电路的输出端相连。
根据第一方面，本申请实施例第一方面的第一种实施方式中，当该电源检测器电路的电源端VCC接收低电平信号时，该电源检测器电路的复位端RESET输出的信号作用于该EN产生电路产生的EN信号，使得负载点转换器电路接收到的EN信号为低电平信号。
根据第一方面，本申请实施例第一方面的第二种实施方式中，当该电源检测器电路的电源端VCC接收到持续的高电平信号时，该电源检测器电路的复位端RESET输出的信号作用于该EN产生电路的EN信号，使得负载点转换器电路接收到的EN信号的电平保持不变。
根据第一方面的第一种实施方式，本申请实施例第一方面的第三种实施方式中，该低电平信号为电平低于预设阈值的信号，该预设阈值的大小与该电源检测器电路中基准电压比较电路有关。
根据第一方面的第二种实施方式，本申请实施例第一方面的第四种实施方式中，该高电平信号为电平高于该预设阈值的信号。
根据第一方面的第二种实施方式，本申请实施例第一方面的第五种实施方式中，该电源检测器电路的复位端RESET输出的信号作用于该EN产生电路产生的EN信号包括：
该电源检测器电路的复位端RESET在一段延迟时间后维持高电平信号，该高电平信号作用于该EN产生电路产生的EN信号，使得负载点转换器电路接收到的EN信号的电平为高电平。
根据第一方面的第五种实施方式，本申请实施例第一方面的第六种实施方式中，该一段延迟时间的时间长短与该电源检测器电路外接的电容的大小相关，外接的电容越大，该延迟时间越长。
根据第一方面的第五种至第六种实施方式，本申请实施例第一方面的第七种实施方式中，该电源检测器电路的复位端RESET输出的信号在这一段延迟时间内作用于EN信号，使得负载点转换器电路接收到的EN信号为低电平信号。
根据第一方面，本申请实施例第一方面的第八种实施方式中，该EN信号产生电路产生EN信号的方式包括：
由前一级负载点转换器的电源稳定信号PG信号产生、由自身输入端电压VIN产生或由复杂可程序逻辑装置CPLD产生。
第二方面，本申请实施例提供了一种电子设备，该电子设备包含了第一方面中的电路。
从以上技术方案可以看出，本申请实施例具有以下优点：
本申请实施例通过电源检测器电路监测VDD信号，当VDD信号处于高电平时，电源检测器电路在延迟一段时间后输出高电平信号作用于EN信号，使得负载点转换器电路在接收到VDD信号且延迟一段时间后接收到EN信号，确保电源时序的准确性。
附图说明
图1为负载点转换器的一种启动信号时序图；
图2为负载点转换器的另一种启动信号时序图；
图3为本申请实施例提供的上电时序控制电路的一个实施例示意图；
图4为本申请实施例提供的上电时序控制电路的另一个实施例示意图；
图5为本申请实施例提供的电源检测器电路的一个实施例示意图；
图6为本申请实施例提供的电源检测器电路的复位端输出信号时序图。
具体实施方式
本申请实施例提供了一种上电时序控制电路，用于确保负载点转换器启动时的启动电源信号的时序准确性，本申请实施例还提供了相应的电子设备。以下分别进行详细说明。
负载点转换器的启动电源时序如图1和图2所示，在图1中，启用信号EN在转换器输入端电压VIN与转换器芯片电压VDD之后输入，VOUT为负载点转换器输出电压，在图2中，启用信号EN在转换器输入端电压VIN、转换器芯片电压VDD与转换器电压调节器电压VREG之后输入，转换器电压调节器电压VREG由控制器内部电路转换生成。当复杂可程序逻辑装置CPLD启动时，EN信号可以由CPLD供给，当CPLD未启动时，根据上一级是否存在负载点转换器决定是由上一级负载点转换器的电压稳定信号PG供给，或由该负载点转换器的输入端电压VIN分压后供给。在该负载点转换器的上一级无另一负载点转换器的情况下，由输入端电压VIN分压的方式可能导致电源转换器接收到错误的启用信号时序。
本申请实施例提供的一种上电时序控制电路如图3所示，包括电源检测器电路、启动信号EN产生电路和负载点转换器电路。其中，电源检测器电路的复位端RESET与负载点转换器电路的输入端相连，EN产生电路与负载点转换器电路的输入端相连，电源检测器电路的电源端VCC与负载点转换器电路的输出端相连。电源检测器电路会根据负载点转换器电路输出端的信号电平控制其电源检测器电路复位端输出的信号，具体地，以图1中要求的启动电源时序为例，当电源检测器电路的电源端VCC接收到负载点转换器电路输出的VDD信号时，会在延迟一段时间后，在电源检测器电路的复位端输出高电平信号，该高电平信号作用于EN信号后，会使得负载点转换器输入端电压VIN分压后产生的EN信号被电源检测器电路 正常接收，即EN信号仍维持高电平，这段延迟时间的大小可以通过改变电源检测器电路外接电容的大小的方式进行更改，EN信号在延迟时间后被负载点转换器接收，使得对于负载点转换器而言，转换器芯片电压VDD作用于EN信号之前，在延迟时间内，电源检测器电路的复位端RESET同在其电源端监测到低电平时输出情况一样，复位端RESET输出的信号为低电平信号，作用于VIN分压后的EN信号时，使得EN信号的电平被拉低，由于负载点转换器电路视EN信号为高电平有效，因此在延迟时间内以及VIN信号未作用于负载点转换器时，负载点转换器不会接收到有效的EN信号。
如图4所示为本申请实施例提供的另一种上电时序控制电路的另一个实施例示意图，与上述图3的中的上电时序控制电路区别在于，负载点转换器电路输出端的电压为转换器电压调节电压VREG。该电路的工作原理与图3中的电路的工作原理相同，当电源检测器电路的电源端VCC接收到负载点转换器电路的VREG信号时，在延迟一段时间后，在电源检测器电路的复位端输出高电平信号作用于EN信号，使得负载点转换器输入端电压VIN分压后产生的EN信号被电源检测器电路正常接收。
为了详细描述本申请实施例提供的上电时序控制电路，本申请实施例还提供了电源检测器电路的一个实施例示意图，如图5所示。运算放大器A的同向输入端与基准电压比较电路VREF相连，绝缘栅场效应管Q的漏极作为电源检测器电路的复位端RESET，延时电路DELAY与电源检测器电路的SRT端口相连，SRT端口通常通过外接电容后接地。电源检测器电路的复位端输出信号时序如图6所示，在t1时刻当电源检测器电路的电源端接收到的电压大于VRTH时，即超过预设阈值电压，该电压的大小由基准电压比较电路VREF确定，在延迟一段时间后，复位端RESRT输出高电平信号，该段时间的大小与外接电容的大小正相关。当VCC信号持续为高电平时，RESET端持续保持高电平，直至VCC信号持续下降超过预设阈值电压的迟滞电压范围后，RESRT端输出低电平。值得注意的是，电源检测器电路的设计方法并不唯一，只要满足能够根据接收到的VDD或VREG信号延时输出高低电平作用于EN信号，使得负载点转换器接收到 的EN信号的电平产生相应的变化的功能即可，具体此处不作限定。
本申请实施例还提供了一种电子设备，包括如上所述的上电时序控制电路，该电子设备可应用于服务器及个人电脑的主板，具备确保负载点转换器接收到正确的启动信号顺序的特点。
以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (10)

  1. 一种上电时序控制电路，应用于计算机***启动时的电源顺序控制，其特征在于，所述上电时序控制电路包括电源检测器电路、启动信号EN产生电路和负载点转换器电路，所述电源检测器电路的复位端和所述EN产生电路与所述负载点转换器电路的输入端相连，所述电源检测器电路的电源端与所述负载点转换器电路的输出端相连。
  2. 根据权利要求1所述的上电时序控制电路，其特征在于，当所述电源检测器电路的电源端接收低电平信号时，所述电源检测器电路的复位端输出的信号作用于所述EN产生电路产生的EN信号，使得所述EN信号的电平降低。
  3. 根据权利要求1所述的上电时序控制电路，其特征在于，当所述电源检测器电路的电源端接收到持续的高电平信号时，所述电源检测器电路的复位端输出的信号作用于所述EN产生电路的EN信号，使得所述EN信号的电平保持不变。
  4. 根据权利要求2中所述的上电时序控制电路，其特征在于，所述低电平信号为电平低于预设阈值的信号。
  5. 根据权利要求3中所述的上电时序控制电路，其特征在于，所述高电平信号为电平高于所述预设阈值的信号。
  6. 根据权利要求3所述的上电时序控制电路，其特征在于，所述电源检测器电路的复位端输出的信号作用于所述EN产生电路产生的EN信号包括：
    所述电源检测器电路的复位端在一段延迟时间后维持高电平信号，所述高电平信号作用于所述EN产生电路产生的EN信号。
  7. 根据权利要求6所述的上电时序控制电路，其特征在于，所述一段延迟时间的时间长短与所述电源检测器电路外接的电容的大小相关，所述电容越大，所述延迟时间越长。
  8. 根据权利要求6或7所述的上电时序控制电路，其特征在于，所述电源检测器电路的复位端输出的信号在一段延迟时间内维持低电平。
  9. 根据权利要求1所述的上电时序控制电路，其特征在于，所述EN信号产生电路产生EN信号的方式包括：
    由前一级负载点转换器的电源稳定信号PG信号产生、由自身输入端电压VIN产生或由复杂可程序逻辑装置CPLD产生。
  10. 一种电子设备，其特征在于，包括权利要求1至9中任一所述的上电时序控制电路。
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