WO2019216161A1 - パワー半導体モジュール及びその製造方法並びに電力変換装置 - Google Patents

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悠矢 清水
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真紀 長谷川
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三菱電機株式会社
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Definitions

  • the present invention relates to a power semiconductor module, a manufacturing method thereof, and a power conversion device.
  • Patent Document 1 discloses a lead frame, a power chip disposed on the lead frame, and an IC that is disposed on the lead frame and drives the power chip in a transfer mold package.
  • a semiconductor device including a chip and a bootstrap capacitor connected to an IC chip is disclosed. The bootstrap capacitor is bonded onto the lead frame via an insulating adhesive.
  • An object of the present invention is to provide a power semiconductor module having high reliability.
  • the objective of this invention is providing the power converter device which has high reliability.
  • the power semiconductor module includes a plurality of lead terminals, a chip capacitor, and an electronic element.
  • the plurality of lead terminals include a first lead terminal and a second lead terminal spaced from the first lead terminal.
  • the chip capacitor includes a first electrode and a second electrode.
  • the electronic element is bonded to one of the plurality of lead terminals by the first conductive adhesive portion.
  • the 1st electroconductive adhesion part contains the electroconductive filler with the 1st content rate.
  • the first electrode and the second electrode of the chip capacitor are joined to the first lead terminal and the second lead terminal, respectively, at the second conductive adhesive portion.
  • the 2nd electroconductive adhesion part contains the electroconductive filler with the 2nd content rate higher than the 1st content rate.
  • the power semiconductor module includes a plurality of lead terminals, a chip capacitor, and an electronic element.
  • the plurality of lead terminals include a first lead terminal and a second lead terminal spaced from the first lead terminal.
  • the chip capacitor includes a first electrode and a second electrode.
  • the electronic element is bonded to one of the plurality of lead terminals by the first conductive adhesive portion.
  • the first conductive adhesive portion includes a first conductive filler.
  • the first electrode and the second electrode of the chip capacitor are joined to the first lead terminal and the second lead terminal, respectively, at the second conductive adhesive portion.
  • the second conductive adhesive portion includes a second conductive filler.
  • the second conductive adhesive portion has a lower electrical resistivity than the first conductive adhesive portion.
  • the method for manufacturing a power semiconductor module of the present invention comprises joining a power semiconductor chip to at least one of a plurality of lead terminals.
  • the plurality of lead terminals include a first lead terminal and a second lead terminal spaced from the first lead terminal.
  • the method for manufacturing a power semiconductor module of the present invention comprises joining an electronic element to one of a plurality of lead terminals with a first conductive adhesive portion.
  • the 1st electroconductive adhesion part contains the electroconductive filler with the 1st content rate.
  • the manufacturing method of the power semiconductor module of the present invention includes supplying a conductive adhesive to a plurality of first locations of the first lead terminal and a plurality of second locations of the second lead terminal.
  • the first electrode of the chip capacitor is placed on the conductive adhesive on the plurality of first locations, and the second electrode of the chip capacitor is placed on the plurality of second locations. Placing on a conductive adhesive. Chip capacitors are different from electronic devices.
  • the conductive adhesive is cured, and the first electrode and the second electrode of the chip capacitor are joined to the first lead terminal and the second lead terminal, respectively. Forming two conductive adhesive portions.
  • the 2nd electroconductive adhesion part contains the electroconductive filler with the 2nd content rate higher than the 1st content rate.
  • the manufacturing method of the power semiconductor module of this invention comprises sealing a power semiconductor chip, a chip capacitor, and an electronic element with a sealing member.
  • the power conversion device of the present invention has the power semiconductor module of the present invention, converts the input power to be output, and outputs a control signal for controlling the main conversion circuit to the main conversion circuit. And a control circuit.
  • the second content of the conductive filler in the second conductive adhesive portion is the same as that in the first conductive adhesive portion. It is higher than the 1st content rate of an electroconductive filler.
  • the second conductive adhesive portion has a lower electrical resistivity than the first conductive adhesive portion. Therefore, the margin between the electrical resistance of the second conductive adhesive portion and the allowable electrical resistance generally required for the joint portion of the chip capacitor can be increased.
  • the electrical resistance increment of the second conductive adhesive portion is increased. Can be reduced.
  • the reliability of the electrical connection of the second conductive adhesive portion can be improved.
  • the power semiconductor modules according to the first and second aspects of the present invention have high reliability. According to the method for manufacturing a power semiconductor module of the present invention, a power semiconductor module having high reliability can be manufactured.
  • the power conversion device of the present invention includes a main conversion circuit having the power semiconductor module of the present invention. According to the power converter of the present invention, it has high reliability.
  • FIG. 1 is a schematic plan view of a power semiconductor module according to Embodiment 1.
  • FIG. 2 is a schematic partial enlarged plan view of a region II shown in FIG. 1 of the power semiconductor module according to the first embodiment.
  • FIG. FIG. 3 is a schematic partially enlarged cross-sectional view of the power semiconductor module according to the first embodiment taken along a cross-sectional line III-III shown in FIG. 3 is a diagram showing a circuit of an electronic element included in the power semiconductor module according to Embodiment 1.
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment.
  • FIG. 4 is a diagram showing a flowchart of a method for manufacturing a power semiconductor module according to the first embodiment.
  • FIG. 4 is a diagram showing a flowchart of a method for manufacturing a power semiconductor module according to the first embodiment.
  • FIG. 3 is a schematic plan view showing one step in the method for manufacturing the power semiconductor module according to the first embodiment.
  • FIG. 9 is a schematic partial enlarged cross-sectional view taken along a cross-sectional line IX-IX of the process shown in FIG. 8 in the method for manufacturing the power semiconductor module of the first embodiment.
  • FIG. 3 is a schematic partial enlarged plan view of one step of the method for manufacturing the power semiconductor module according to the first embodiment. It is a general
  • FIG. 9 is a schematic plan view showing a step subsequent to the step shown in FIG.
  • FIG. 13 is a schematic partial enlarged cross-sectional view taken along a cross-sectional line XIII-XIII of the step shown in FIG.
  • FIG. 10 is a schematic partial enlarged plan view of one step of a method for manufacturing a power semiconductor module according to a modification of the first embodiment.
  • FIG. 3 is a diagram showing a flowchart of a method for manufacturing a semiconductor device according to the first embodiment.
  • 6 is a schematic cross-sectional view of a power semiconductor module according to Embodiment 2.
  • FIG. FIG. 6 is a schematic cross-sectional view of a semiconductor device according to a second embodiment. 6 is a schematic cross-sectional view of a power semiconductor module according to Embodiment 3.
  • FIG. It is a block diagram which shows the structure of the power conversion system which concerns on Embodiment 4.
  • Embodiment 1 FIG. A power semiconductor module 1 according to the first embodiment will be described with reference to FIGS.
  • the power semiconductor module 1 mainly includes a plurality of lead terminals, a power semiconductor chip 20, a chip capacitor 27, an electronic element 25, and a sealing member 40.
  • the power semiconductor module 1 may further include a control semiconductor chip 23.
  • the plurality of lead terminals further include a first lead terminal 11, a second lead terminal 12, a third lead terminal 13, a fourth lead terminal 14, and a fifth lead terminal 15.
  • the first lead terminal 11, the second lead terminal 12, the third lead terminal 13, the fourth lead terminal 14, and the fifth lead terminal 15 are separated from each other.
  • the plurality of lead terminals may include a plurality of pads (for example, a first pad 11a, a second pad 12a, a third pad 14a, and a fourth pad 15a).
  • the first lead terminal 11 may include a first pad 11 a that is a wide portion of the first lead terminal 11.
  • the second lead terminal 12 may include a second pad 12 a that is a wide portion of the second lead terminal 12.
  • the fourth lead terminal 14 may include a third pad 14 a that is a wide portion of the fourth lead terminal 14.
  • the fifth lead terminal 15 may include a fourth pad 15 a that is a wide portion of the fifth lead terminal 15.
  • the fifth lead terminal 15 includes a step portion 15b between the fourth pad 15a and the third protrusion 15c.
  • the step portion 15b includes a first end connected to the fourth pad 15a and a second end opposite to the first end. The second end is above the first end.
  • At least a part of the plurality of lead terminals includes a plurality of protruding portions protruding from the sealing member 40.
  • the plurality of protrusions are bent.
  • the first lead terminal 11 includes a first protrusion 11 c that protrudes from the sealing member 40.
  • the first protrusion 11c includes a first protrusion 11d extending horizontally from the first pad 11a and a second protrusion 11e extending upward from the first protrusion 11d.
  • the second lead terminal 12 includes a second protrusion 12 c that protrudes from the sealing member 40.
  • the second protrusion 12c includes a third protrusion 12d extending horizontally from the second pad 12a and a fourth protrusion 12e extending upward from the third protrusion 12d.
  • the fifth lead terminal 15 includes a third protrusion 15 c that protrudes from the sealing member 40.
  • the third protruding portion 15c includes a fifth protruding portion 15d extending horizontally from the second end of the stepped portion 15b and a sixth protruding portion 15e extending upward from the fifth protruding portion 15d.
  • electronic components power semiconductor chip 20, control semiconductor chip 23, chip capacitor 27, and electronic element 25 are packaged in a dual in-line package (DIP) system.
  • DIP dual in-line package
  • the plurality of lead terminals are formed of a conductive material such as copper, for example. Some of the plurality of lead terminals may be covered with a plating part 17 such as a silver plating part.
  • the plated portion 17 may be formed of a material that is less likely to be oxidized than the material constituting the plurality of lead terminals.
  • the material that is less likely to be oxidized than the material constituting the plurality of lead terminals is, for example, a noble metal material such as silver.
  • the plating part 17 may be formed in the innermost part of the first lead terminal 11.
  • a plating portion 17 may be formed on the innermost portion of the second lead terminal 12.
  • a plating portion 17 may be formed on a part of the fourth pad 15 a of the fifth lead terminal 15.
  • the first lead terminal 11 may include a first through hole 16a.
  • the first through-hole 16a is formed on the outer side (the first protruding portion 11c side) with respect to the chip capacitor 27.
  • the first through hole 16a may be formed on the inner side (opposite to the first protruding portion 11c) with respect to the chip capacitor 27, or may be formed on the outer side and the inner side with respect to the chip capacitor 27.
  • the second lead terminal 12 may include a second through hole 16b.
  • the second through hole 16b is formed on the outer side (the second projecting portion 12c side) with respect to the chip capacitor 27.
  • the second through hole 16b may be formed on the inner side (opposite to the second projecting portion 12c) with respect to the chip capacitor 27, or may be formed on the outer side and the inner side with respect to the chip capacitor 27. Good.
  • the power semiconductor chip 20 may be, for example, a reverse conducting IGBT (RC-IGBT), an insulated gate bipolar transistor (IGBT) including a free wheel diode (FWD), a metal oxide semiconductor field effect transistor (MOSFET), or a diode. Good.
  • the power semiconductor chip 20 has a rated current of 1 A or more and a rated voltage of 100 V or more.
  • the power semiconductor chip 20 may be formed of a semiconductor material such as silicon (Si), silicon carbide (SiC), or gallium nitride (GaN).
  • the power semiconductor module 1 may include one power semiconductor chip 20 or a plurality of power semiconductor chips 20. In the present embodiment, the power semiconductor module 1 includes a high voltage power semiconductor chip 20 and a low voltage power semiconductor chip 20. The high-voltage power semiconductor chip 20 is bonded to the fourth pad 15 a of the fifth lead terminal 15.
  • the power semiconductor chip 20 is bonded to at least one of the plurality of lead terminals (fifth lead terminal 15). At least one of the plurality of lead terminals (fifth lead terminal 15) to which the power semiconductor chip 20 is bonded is the first lead terminal 11, the second lead terminal 12, the third lead terminal 13, and the fourth lead terminal. This is different from the lead terminal 14.
  • the power semiconductor chip 20 is joined to the fourth pad 15 a (particularly, the plating portion 17) of the fifth lead terminal 15 by the solder joint portion 30.
  • the solder joint 30 can efficiently transfer heat generated in the power semiconductor chip 20 to the fifth lead terminal 15.
  • the power semiconductor chip 20 is electrically connected to a plurality of lead terminals (particularly, the plating portion 17) via the conductive wires 29.
  • the control semiconductor chip 23 is configured to control the power semiconductor chip 20.
  • the control semiconductor chip 23 constitutes a part of a control circuit that controls the power semiconductor chip 20.
  • the control semiconductor chip 23 may be configured to control the gate voltage of the power semiconductor chip 20.
  • the control semiconductor chip 23 may be configured to detect a current flowing through the power semiconductor chip 20.
  • the power semiconductor module 1 is an intelligent power module (IPM) that includes a power semiconductor chip 20 and a control semiconductor chip 23 configured to control the power semiconductor chip 20.
  • the control semiconductor chip 23 is electrically connected to the power semiconductor chip 20 via a conductive wire 29.
  • the control semiconductor chip 23 is electrically connected to the first lead terminal 11 and the second lead terminal 12 via a conductive wire 29.
  • the power semiconductor module 1 may include one control semiconductor chip 23 or a plurality of control semiconductor chips 23.
  • the power semiconductor module 1 controls the high-voltage control semiconductor chip 23 configured to control the high-voltage power semiconductor chip 20 and the low-voltage power semiconductor chip 20.
  • the low-voltage control semiconductor chip 23 is included.
  • the control semiconductor chip 23 is bonded to at least one of the plurality of lead terminals (fourth lead terminal 14). At least one of the plurality of lead terminals (fourth lead terminal 14) to which the control semiconductor chip 23 is bonded is the first lead terminal 11, the second lead terminal 12, the third lead terminal 13, and the second lead terminal 13. 5 lead terminals 15 are different.
  • the control semiconductor chip 23 is bonded to the third pad 14 a of the fourth lead terminal 14 at the conductive bonding portion 33.
  • the conductive joint portion 33 may be, for example, a solder joint portion or a first conductive adhesive portion 35 described later.
  • the electronic element 25 is a different type of electronic component from the chip capacitor 27.
  • the electronic element 25 constitutes a part of a control circuit that controls the power semiconductor chip 20.
  • the electronic element 25 may be a passive electronic component.
  • the passive electronic component is, for example, a diode 25a such as a chip diode or a resistor 25b such as a chip resistor.
  • the diode 25a which is an example of a passive electronic component, has, for example, a rated current of less than 1A and a rated voltage of less than 100V.
  • the electronic element 25 is a rectifying semiconductor chip.
  • the rectifying semiconductor chip includes a resistor 25b in addition to the diode 25a.
  • the rectifying semiconductor chip incorporating the resistor 25b and the chip capacitor 27 may constitute a bootstrap circuit.
  • the electronic element 25 may be a bootstrap diode (BSD).
  • the bootstrap circuit is a circuit that creates a P-side gate drive power supply only by an N-side gate drive power supply.
  • the bootstrap circuit includes a rectifying semiconductor chip and a capacitor in a circuit of a gate driving unit.
  • the bootstrap circuit is different from a snubber circuit disposed on the output side (between drain and source, between collector and emitter) of a switching element (for example, power semiconductor chip 20).
  • the electronic element 25 may be electrically connected to the control semiconductor chip 23 via the conductive wire 29 and the first lead terminal 11.
  • the electronic element 25 may be electrically connected to the third lead terminal 13 (particularly, the plating portion 17) via the conductive wire 29.
  • the electronic element 25 is joined to one of a plurality of lead terminals by a first conductive adhesive portion 35. Specifically, the electronic element 25 is joined to the first lead terminal 11 by the first conductive adhesive portion 35.
  • the 1st electroconductive adhesion part 35 contains the 1st electroconductive filler with the 1st content rate.
  • the first conductive adhesive portion 35 includes a first resin and a first conductive filler dispersed in the first resin.
  • the first conductive filler may be made of, for example, one or more conductive materials selected from the group consisting of silver, nickel, and copper. In the present specification, the conductive filler also includes conductive particles.
  • the first resin may be, for example, an epoxy resin.
  • the chip capacitor 27 may be, for example, a surface mount type multilayer ceramic capacitor.
  • the chip capacitor 27 constitutes a part of a control circuit that controls the power semiconductor chip 20.
  • the chip capacitor 27 may be a bootstrap capacitor (BSC) that forms part of the bootstrap circuit.
  • BSC bootstrap capacitor
  • the capacity of the chip capacitor 27 is appropriately determined according to the power consumption of the control semiconductor chip 23, the gate capacity of the power semiconductor chip 20, and the charging time and discharging time of the chip capacitor 27.
  • the chip capacitor 27 includes a first electrode 28a and a second electrode 28b. Of the electronic components (power semiconductor chip 20, control semiconductor chip 23, chip capacitor 27, and electronic element 25) joined to the plurality of lead terminals, the chip capacitor 27 is the tallest.
  • the first electrode 28 a and the second electrode 28 b of the chip capacitor 27 are joined to the first lead terminal 11 and the second lead terminal 12 by the second conductive adhesive portion 37, respectively.
  • the second conductive adhesive portion 37 includes a second resin and a second conductive filler dispersed in the second resin.
  • the second conductive filler may be made of, for example, one or more conductive materials selected from the group consisting of silver, nickel, and copper.
  • the second conductive filler included in the second conductive adhesive portion 37 may be composed of the same material as the first conductive filler included in the first conductive adhesive portion 35. It may be made of a material different from that of the first conductive filler.
  • the second resin may be an epoxy resin.
  • the second resin may be made of the same material as the first resin, or may be made of a different material.
  • the second conductive adhesive portion 37 has a lower electrical resistivity than the first conductive adhesive portion 35.
  • the second conductive adhesive portion 37 has a second content rate higher than the first content rate.
  • the first content may be 65% by weight or less, or 60% by weight or less.
  • the second content rate may be, for example, 75% by weight or more, or 80% by weight or more.
  • the 1st content rate represents the ratio of the weight of the 1st conductive filler to the weight of the 1st conductive adhesion part 35 in the unit of weight%.
  • the second content rate represents the ratio of the weight of the conductive filler contained in the second conductive adhesive portion 37 to the weight of the second conductive adhesive portion 37 in units of wt%. Is.
  • the difference between the second content and the first content may be 10% by weight or more, 15% by weight or more, or 20% by weight or more. Since the first content of the first conductive filler in the first conductive adhesive portion 35 is relatively low, the cost of the first conductive adhesive portion 35 can be reduced.
  • the power semiconductor chip 20 and the like generate heat. Therefore, the thermal stress caused by the difference between the thermal expansion coefficient of the first lead terminal 11, the thermal expansion coefficient of the second lead terminal 12, and the thermal expansion coefficient of the chip capacitor 27 is caused by the second conductive adhesive portion. 37 is applied. Further, mechanical stress may be applied to the second conductive adhesive portion 37 during use of the power semiconductor module 1 or in the manufacturing process of the power semiconductor module 1.
  • the first lead terminal 11 and the second lead terminal 12 are different in dimensional variation during manufacture of the lead frame 10 (see FIG. 8) or between the first lead terminal 11 and the second lead terminal 12.
  • the difference in height between the first lead terminal 11 and the second lead terminal 12 may occur.
  • the chip capacitor 27 is bonded to the first lead terminal 11 and the second lead terminal 12 in a state where a height difference is generated between the first lead terminal 11 and the second lead terminal 12.
  • the lead frame 10 to which electronic components power semiconductor chip 20, control semiconductor chip 23, chip capacitor 27, and electronic element 25
  • the first lead terminal 11 and the second lead terminal 12 are aligned in height, and mechanical stress may be applied to the second conductive adhesive portion 37.
  • the second conductive adhesive portion 37 has a lower electrical resistivity than the first conductive adhesive portion 35.
  • the second conductive filler is made of the same material as the first conductive filler, the second content of the conductive filler in the second conductive adhesive portion 37 is the first conductive It is higher than the 1st content rate of the conductive filler in the adhesion part 35.
  • FIG. Therefore, the margin between the second electrical resistance of the second conductive adhesive portion 37 and the allowable electrical resistance generally required for the joint portion of the chip capacitor 27 can be increased. Furthermore, even if at least one of partial peeling and cracking is introduced into the second conductive adhesive portion 37, the increment of the electrical resistance of the second conductive adhesive portion 37 can be reduced. Thus, the reliability of the electrical connection of the second conductive adhesive portion 37 can be improved.
  • the first content rate and the second content rate are obtained by the following method. From the power semiconductor module 1, the sealing member 40, the electronic element 25, and the lead terminals (the first lead terminal 11 and the second lead terminal 12) are removed, and the conductive adhesive portion (the first conductive adhesive portion 35) is removed. Then, the second conductive adhesive portion 37) is taken out. Measure the weight of the conductive adhesive.
  • the conductive adhesive portion is heat-treated at a temperature lower than the melting point of the conductive filler (first conductive filler, second conductive filler). For example, when the conductive filler is made of silver having a melting point of 962 ° C., the conductive adhesive portion may be heat treated at 800 ° C.
  • the resin contained in the conductive adhesive portion is volatilized to extract the conductive filler contained in the conductive adhesive portion.
  • the weight of the extracted conductive filler is measured.
  • the ratio of the weight of the conductive filler to the weight of the conductive adhesive portion is calculated.
  • the first content rate and the second content rate are obtained.
  • the electrical resistance of the first conductive adhesive portion 35 and the electrical resistivity of the second conductive adhesive portion 37 are obtained by the following method. From the power semiconductor module 1, the sealing member 40, the electronic element 25, and the lead terminals (the first lead terminal 11 and the second lead terminal 12) are removed, and the conductive adhesive portion (the first conductive adhesive portion 35) is removed. Then, the second conductive adhesive portion 37) is taken out. The resistance of the conductive adhesive portion is measured by the four-terminal method. Measure the bonding area and thickness of the conductive adhesive. Multiply the electrical resistance by the junction area and divide by the thickness. Thus, the electrical resistivity of the first conductive adhesive portion 35 and the electrical resistivity of the second conductive adhesive portion 37 are obtained.
  • the electrical resistance of the first conductive adhesive portion 35 and the electrical resistivity of the second conductive adhesive portion 37 can be obtained by another method.
  • a part of the power semiconductor module 1 is cut out from the power semiconductor module 1.
  • a part of the power semiconductor module 1 includes a conductive adhesive portion (first conductive adhesive portion 35 and second conductive adhesive portion 37) and lead terminals (first lead terminal 11 and second lead terminal 12). ) And at least a part of electronic components (power semiconductor chip 20, control semiconductor chip 23, chip capacitor 27, and electronic element 25).
  • the electrical resistance of the conductive adhesive portion is calculated by subtracting the electrical resistance of a part of the lead terminal and at least a part of the electronic component from the electrical resistance of a part of the power semiconductor module 1. Measure the bonding area and thickness of the conductive adhesive. Multiply the electrical resistance by the junction area and divide by the thickness. Thus, the electrical resistivity of the first conductive adhesive portion 35 and the electrical resistivity of the second conductive adhesive portion 37 are obtained.
  • the first conductive adhesive portion 35 may further include insulating particles made of an insulating inorganic material.
  • the insulating particles are made of, for example, one or more inorganic materials selected from the group consisting of silica, alumina, and aluminum nitride.
  • the addition of the insulating particles to the first conductive adhesive portion 35 brings the following first action and second action.
  • the first effect is that the insulating particles decrease the volume of the first conductive adhesive portion 35 that can be energized and increase the electrical resistance of the first conductive adhesive portion 35.
  • the second effect is that the insulating particles increase the content of the first conductive filler in the region where the first conductive adhesive portion 35 can be energized, and the contact between the first conductive fillers increases. For example, the electrical resistance of the first conductive adhesive portion 35 is reduced.
  • the insulating particles are added to the first conductive adhesive portion 35 so that the second action is larger than the first action. Therefore, the insulating particles reduce the electrical resistance of the first conductive adhesive portion 35. Even if the first content of the first conductive filler in the first conductive adhesive portion 35 is relatively low, the insulating particles can improve the reliability of the electrical connection of the first conductive adhesive portion 35. Can be improved.
  • the first conductive adhesive portion 35 may include 3% by weight or more of silica particles or 6% by weight or more.
  • the first conductive adhesive portion 35 may include, for example, 18% by weight or less or 12% by weight or less of silica particles. The higher the content of the conductive filler, the smaller the degree of the second action.
  • the insulating particles may be selectively added to the first conductive adhesive portion 35 without being added to the second conductive adhesive portion 37.
  • the insulating particles increase the elastic modulus of the first conductive adhesive portion 35 and decrease the linear expansion coefficient of the first conductive adhesive portion 35. Therefore, the warp of the first lead terminal 11 is reduced. The difference in height between the first lead terminal 11 and the second lead terminal 12 is reduced. Peeling and cracks introduced into the second conductive adhesive portion 37 are reduced. The reliability of the electrical connection of the second conductive adhesive portion 37 can be improved.
  • the first surface 11s of the first lead terminal 11 facing the first electrode 28a may be made of copper or tin.
  • the second surface 12s of the second lead terminal 12 facing the second electrode 28b may be made of copper or tin.
  • the first surface 11s of the first lead terminal 11 and the second surface 12s of the second lead terminal 12 may be exposed from the plated portion 17 formed of a material that is not easily oxidized.
  • the first surface 11 s of the first lead terminal 11 and the second surface 12 s of the second lead terminal 12 are more easily oxidized than the plated portion 17.
  • the second conductive adhesive portion 37 has a relatively low electrical resistance.
  • the plating part 17 is not applied to the first surface 11 s of the first lead terminal 11 and the second surface 12 s of the second lead terminal 12, the first through the second conductive adhesive part 37.
  • An electrical connection having resistance and reliability can be obtained.
  • the first electrode 28a and the second electrode 28b of the chip capacitor 27 may be made of gold, silver, palladium, or nickel, or may be made of copper or tin.
  • the surface of the first electrode 28a and the surface of the second electrode 28b may not be formed of a material that is difficult to be oxidized, such as silver.
  • the surface of the first electrode 28 a and the surface of the second electrode 28 b are more easily oxidized than the plated portion 17.
  • the second conductive adhesive portion 37 has a relatively low electrical resistance. Therefore, even if the first electrode 28a and the second electrode 28b are made of copper or tin, the gap between the first lead terminal 11 and the chip capacitor 27 via the first conductive adhesive portion 35 is not limited. A low-resistance and reliable electrical connection and a low-resistance and reliable electrical connection between the second lead terminal 12 and the chip capacitor 27 via the second conductive adhesive portion 37 are obtained. be able to.
  • the electronic element 25 and the chip capacitor 27 may be joined to the first lead terminal 11. Therefore, the first interval between the electronic element 25 and the chip capacitor 27 is narrowed. Wiring resistance between the electronic element 25 and the chip capacitor 27 can be reduced. In addition, the first distance between the electronic element 25 and the chip capacitor 27 can be made narrower than the second distance between the chip capacitor 27 and the power semiconductor chip 20. The adverse effects of electromagnetic noise and heat generated from the power semiconductor chip 20 on the chip capacitor 27 are suppressed. The operation of an electric circuit (for example, a bootstrap circuit) including the electronic element 25 (for example, a rectifying semiconductor chip including a diode 25a and a resistor 25b) and a chip capacitor 27 is stabilized.
  • an electric circuit for example, a bootstrap circuit
  • the sealing member 40 seals a part of the plurality of lead terminals, the power semiconductor chip 20, the control semiconductor chip 23, the chip capacitor 27, the electronic element 25, and the conductive wire 29.
  • the sealing member 40 has electrical insulation.
  • the sealing member 40 may be formed of a mold resin.
  • the sealing member 40 may be made of, for example, a resin material selected from the group consisting of epoxy resins, polyimide resins, polyamide resins, polyamideimide resins, fluorine resins, isocyanate resins, silicone resins, and combinations thereof. .
  • the first protrusion 11c protrudes from the portion 41a of the sealing member 40.
  • the shortest distance d between the portion 41 a of the sealing member 40 and the chip capacitor 27 may be 5 times or less the thickness of the first lead terminal 11.
  • the thickness of the first lead terminal 11 may be 0.2 mm or more, for example.
  • the thickness of the first lead terminal 11 may be, for example, 2.0 mm or less.
  • the second protrusion 12 c protrudes from the portion 41 b of the sealing member 40.
  • the shortest distance d between the portion 41 b of the sealing member 40 and the chip capacitor 27 may be 5 times or less the thickness t of the second lead terminal 12.
  • the thickness t of the second lead terminal 12 may be 0.2 mm or more, for example.
  • the thickness t of the second lead terminal 12 may be 2.0 mm or less, for example.
  • the mold In the step of sealing the electronic components (power semiconductor chip 20, control semiconductor chip 23, chip capacitor 27, and electronic element 25) with the sealing member 40 (see FIGS. 6, 12, and 13), the mold The length of the first lead terminal 11 extending into the cavity 45 a of 45 and the length of the second lead terminal 12 extending into the cavity 45 a of the mold 45 are reduced.
  • the amount of bending of the plate member is proportional to the cube of the length of the plate member extending from the fixed end, and is the cube of the thickness of the plate member.
  • the first through hole 16 a of the first lead terminal 11 and the second through hole 16 b of the second lead terminal 12 are filled with a sealing member 40. Therefore, due to the difference between the thermal expansion coefficient of the sealing member 40 and the thermal expansion coefficients of the first lead terminal 11 and the second lead terminal 12, the first lead terminal 11 and the second lead terminal. Even if 12 is deformed, the first lead terminal 11 and the second lead terminal 12 are deformed into substantially the same shape starting from the first through hole 16a and the second through hole 16b. Therefore, partial peeling and cracks are prevented from being introduced into the second conductive adhesive portion 37, and the reliability of electrical connection of the second conductive adhesive portion 37 can be improved.
  • the terminal 11 and the sealing member 40 below the second lead terminal 12 are integrated.
  • the sealing member 40 filled in the first through-hole 16a and the second through-hole 16b functions as an anchor against the force of pulling out the first lead terminal 11 and the second lead terminal 12 from the sealing member 40. To do. For this reason, the first lead terminal 11 and the second lead terminal 12 are prevented from being pulled out from the sealing member 40, and shear stress is suppressed from being applied to the second conductive adhesive portion 37.
  • the introduction of partial peeling and cracks to the second conductive adhesive portion 37 is suppressed, and the reliability of electrical connection of the second conductive adhesive portion 37 can be improved.
  • the semiconductor device 2 of the present embodiment will be described with reference to FIG.
  • the semiconductor device 2 includes the power semiconductor module 1 and a wiring substrate 51 including a plurality of wirings (for example, wirings 54 and 55) and a plurality of through holes (for example, through holes 52 and 53).
  • the wiring board 51 has a first main surface 51a and a second main surface 51b opposite to the first main surface 51a.
  • the first main surface 51a faces the electronic components (power semiconductor chip 20, control semiconductor chip 23, chip capacitor 27, and electronic element 25).
  • the plurality of through holes extend from the first main surface 51a to the second main surface 51b.
  • the plurality of wirings are formed on the second main surface 51b.
  • the plurality of lead terminals are inserted into the plurality of through holes of the wiring board 51.
  • the protruding portions of the plurality of lead terminals are joined to the plurality of wirings by solder joints (for example, solder joints 57 and 58).
  • solder joints for example, solder joints 57 and 58.
  • the second protruding portion 11e (see FIG. 1) of the first lead terminal 11 is inserted into a through hole (not shown) of the wiring board 51.
  • the second protruding portion 11e of the first lead terminal 11 is joined to a wiring (not shown) by a solder joint (not shown).
  • the fourth protruding portion 12 e of the second lead terminal 12 is inserted into the through hole 52.
  • the fourth projecting portion 12 e of the second lead terminal 12 is joined to the wiring 54 by a solder joint portion 57.
  • the sixth projecting portion 15 e of the fifth lead terminal 15 is inserted into the through hole 53.
  • the sixth projecting portion 15 e of the fifth lead terminal 15 is joined to the wiring 55 by a solder joint 58.
  • a method for manufacturing the power semiconductor module 1 of the first embodiment will be described with reference to FIG. 6 to FIG. 10 and FIG. 12 to FIG.
  • the lead frame 10 includes a frame portion 10a and a plurality of lead terminals.
  • the plurality of lead terminals include a first lead terminal 11, a second lead terminal 12, a third lead terminal 13, a fourth lead terminal 14, and a fifth lead terminal 15.
  • the plurality of lead terminals extend from the frame portion 10a toward the inside of the opening 10b of the frame portion 10a.
  • the lead frame 10 may further include a terminal connection portion 18.
  • the terminal connecting portion 18 is connected to the plurality of lead terminals in the opening 10b of the frame and connects the plurality of lead terminals to the frame portion 10a.
  • the terminal connecting portion 18 suppresses bending of the plurality of lead terminals in the opening 10b of the frame portion 10a.
  • the power semiconductor chip 20 is joined to the fifth lead terminal 15, which is one of a plurality of lead terminals, by the solder joint portion 30 (S ⁇ b> 1 a).
  • the control semiconductor chip 23 is bonded to the fourth lead terminal 14 which is one of the plurality of lead terminals by the conductive bonding portion 33 (S1b).
  • the conductive joint portion 33 may be a solder joint portion or the first conductive adhesive portion 35.
  • the electronic element 25 such as a rectifying semiconductor chip is joined to the first lead terminal 11 which is one of the plurality of lead terminals by the first conductive adhesive portion 35 (S1c).
  • the first electrode 28 a and the second electrode 28 b of the chip capacitor 27 are connected to the first lead terminal 11 and the second lead terminal 12 included in the plurality of lead terminals by the second conductive adhesive portion 37.
  • Each is joined (S1d).
  • the conductive adhesive 37 a is applied to the first surface 11 s and the second surface of the first lead terminal 11 by a screen printing method or a dispenser method such as an inkjet method. Is supplied onto the second surface 12s of the lead terminal 12 (S1e).
  • the conductive adhesive 37a includes a second resin and a second conductive filler dispersed in the second resin.
  • the conductive adhesive 37 a is pushed and spread by the chip capacitor 27.
  • the conductive adhesive 37a is cured, and the second conductive adhesive for joining the first electrode 28a and the second electrode 28b of the chip capacitor 27 to the first lead terminal 11 and the second lead terminal 12, respectively.
  • Part 37 is formed (S1g).
  • the second conductive adhesive portion 37 includes a conductive filler at a second content higher than the first content.
  • the second conductive adhesive portion 37 may extend to the first edge portion 11 p of the first lead terminal 11 and the second edge portion 12 p of the second lead terminal 12. .
  • the second conductive adhesive portion 37 does not protrude from the first edge portion 11 p of the first lead terminal 11 and the second edge portion 12 p of the second lead terminal 12.
  • the first edge portion 11p of the first lead terminal 11 and the second edge portion 12p of the second lead terminal 12 are opposed to each other, and the first surface 11s of the first lead terminal 11 and the second edge portion 12p are opposed to each other.
  • the plan view of the second surface 12 s of the second lead terminal 12 it is below the chip capacitor 27.
  • the second conductive adhesive portion 37 on the first region 11r and the second region 12r is joined to the main body portion of the chip capacitor 27 excluding the first electrode 28a and the second electrode 28b.
  • the first region 11 r is located between the first electrode 28 a and the first edge portion 11 p of the first lead terminal 11 in the first surface 11 s of the first lead terminal 11 facing the chip capacitor 27. It is an area.
  • the second region 12 r is located between the second electrode 28 b and the second edge 12 p of the second lead terminal 12 in the second surface 12 s of the second lead terminal 12 facing the chip capacitor 27. It is an area.
  • the first region 11r and the second region 12r are below the main body of the chip capacitor 27.
  • a conductive adhesive 37a is applied to a plurality of first locations on the first surface 11s of the first lead terminal 11 and the second surface 12s of the second lead terminal 12.
  • the plurality of second locations may be supplied.
  • the first electrode 28a of the chip capacitor 27 is placed on the conductive adhesive 37a on the plurality of first locations, and the second electrode 28b of the chip capacitor 27 is placed on the plurality of second locations. It may be placed on the conductive adhesive 37a.
  • the chip capacitor 27 spreads the conductive adhesive 37a. Since the conductive adhesive 37a is supplied to the plurality of first locations of the first lead terminal 11 and the plurality of second locations of the second lead terminal 12, the chip capacitor 27 pushes the conductive adhesive 37a.
  • the conductive adhesive 37a is prevented from protruding from the first edge portion 11p and the second edge portion 12p.
  • the second conductive adhesive portion 37 is prevented from protruding from the first edge portion 11p and the second edge portion 12p. It can prevent more reliably that the insulation reliability of the power semiconductor module 1 falls.
  • the second conductive adhesive part 37 protrudes from the first edge part 11p or the second edge part 12p.
  • the minimum gap G between the second conductive adhesive portion 37 on the first lead terminal 11 and the second conductive adhesive portion 37 on the second lead terminal 12 becomes too short, and the power semiconductor module Insulation reliability decreases.
  • the conductive wire 29 is bonded to the power semiconductor chip 20, the first lead terminal 11, the plurality of lead terminals including the second lead terminal 12 and the third lead terminal 13, the control semiconductor chip 23, and the electronic element 25. Is done.
  • the conductive wire 29 is bonded using a wire bonder.
  • the frame portion 10a, the terminal connection portion 18, and the protruding portions of the plurality of lead terminals are exposed from the sealing member 40. Yes.
  • the shortest distance between the portion 46a of the mold 45 from which the first lead terminal 11 protrudes and the chip capacitor 27 may be 5 times or less the thickness of the first lead terminal 11.
  • the shortest distance d between the portion 46b of the mold 45 from which the second lead terminal 12 protrudes and the chip capacitor 27 may be 5 times or less the thickness t of the second lead terminal 12.
  • the method for manufacturing power semiconductor module 1 includes processing lead frame 10 (S3). Specifically, the frame part 10a and the terminal connection part 18 are removed. A part of the plurality of protrusions of the plurality of lead terminals (for example, a part of the plurality of protrusions of the third lead terminal 13 and the fourth lead terminal 14) may be further removed. A part of the plurality of protrusions of the plurality of lead terminals (for example, the first protrusion 11c, the second protrusion 12c, and the third protrusion 15c) is bent. Thus, the power semiconductor module 1 shown in FIGS. 1 to 3 is obtained.
  • the second conductive adhesive portion 37 is 100% or more of the first region 11 r of the first lead terminal 11 below the chip capacitor 27. % And 80% or more and 100% or less of the second region 12r of the second lead terminal 12 below the chip capacitor 27.
  • 80% or more and 100% or less of the first region 11r is 80% of the area of the first region 11r in the plan view of the first surface 11s of the first lead terminal 11 facing the chip capacitor 27. It means 100% or less.
  • 80% or more and 100% or less of the second region 12r of the second lead terminal 12 is the area of the second region 12r in the plan view of the second surface 12s of the second lead terminal 12 facing the chip capacitor 27. It means 80% or more and 100% or less.
  • the second conductive adhesive portion 37 includes 90% to 100% of the first region 11r of the first lead terminal 11 below the chip capacitor 27 and the second lead terminal 12 below the chip capacitor 27. 90% or more and 100% or less of the second region 12r may be covered.
  • the second conductive adhesive portion 37 includes all of the first region 11r of the first lead terminal 11 below the chip capacitor 27 and the second region 12r of the second lead terminal 12 below the chip capacitor 27. You may cover everything.
  • the second conductive adhesive portion 37 on the first region 11r and the second region 12r is joined to the main body portion of the chip capacitor 27 excluding the first electrode 28a and the second electrode 28b.
  • the second conductive adhesive portion 37 does not protrude from the first edge portion 11p and the second edge portion 12p.
  • the thermal stress resulting from the difference between the thermal expansion coefficient of the second conductive adhesive portion 37 and the thermal expansion coefficient of the sealing member 40 is applied to the second conductive adhesive portion 37.
  • This thermal stress is generated, for example, when the sealing member 40 is cooled in the step of forming the sealing member 40 by molding a sealing resin.
  • the second conductive adhesive portion 37 on the first region 11r and the second region 12r is joined to the main body portion of the chip capacitor 27 excluding the first electrode 28a and the second electrode 28b, and is a sealing member. 40 is not touching. Therefore, the second conductive adhesive portion 37 on the first region 11r and the second region 12r increases the volume of the second conductive adhesive portion 37 without increasing the thermal stress.
  • the thermal stress per unit volume of the second conductive adhesive portion 37 is reduced.
  • the occurrence of cracks in the second conductive adhesive portion 37 is suppressed.
  • the reliability of the electrical connection of the second conductive adhesive portion 37 can be improved.
  • the second conductive adhesive portion 37 that does not protrude from the portion 12 p is made of a conductive adhesive 37 a and a plurality of first locations on the first surface 11 s of the first lead terminal 11.
  • the manufacturing method of the semiconductor device 2 includes preparing the power semiconductor module 1 (S11).
  • the power semiconductor module 1 is prepared by the method for manufacturing the power semiconductor module 1 of the present embodiment.
  • the method for manufacturing the semiconductor device 2 further includes mounting the power semiconductor module 1 on the wiring board 51 (S12). Specifically, the protruding portions of the plurality of lead terminals (for example, the fourth protruding portion 12e of the second lead terminal 12 and the sixth protruding portion 15e of the fifth lead terminal 15) pass through the plurality of penetrations of the wiring board 51. It inserts in a hole (for example, through-holes 52 and 53).
  • electronic components power semiconductor chip 20, control semiconductor chip 23, chip capacitor 27, and electronic element 25
  • DIP dual in-line package
  • the plurality of lead terminal protruding portions (for example, the fourth protruding portion 12e of the second lead terminal 12 and the sixth protruding portion 15e of the fifth lead terminal 15) of the plurality of lead terminals are connected to the wiring substrate 51 by flow soldering. Solder-join to a plurality of wires (for example, wires 54 and 55). Thus, the semiconductor device 2 shown in FIG. 5 is obtained.
  • the power semiconductor module 1 of the present embodiment includes a plurality of lead terminals, a power semiconductor chip 20, a chip capacitor 27, an electronic element 25 of a type different from the chip capacitor 27, and a sealing member 40.
  • the plurality of lead terminals include a first lead terminal 11 and a second lead terminal 12 spaced from the first lead terminal 11.
  • the chip capacitor 27 includes a first electrode 28a and a second electrode 28b.
  • the sealing member 40 seals the power semiconductor chip 20, the chip capacitor 27, and the electronic element 25.
  • the power semiconductor chip 20 is bonded to at least one of the plurality of lead terminals (for example, the fifth lead terminal 15).
  • the electronic element 25 is joined to one of a plurality of lead terminals (for example, the first lead terminal 11) by a first conductive adhesive portion 35.
  • the first conductive adhesive portion 35 includes a conductive filler at a first content rate.
  • the first electrode 28 a and the second electrode 28 b of the chip capacitor 27 are joined to the first lead terminal 11 and the second lead terminal 12 by a second conductive adhesive portion 37, respectively.
  • the second conductive adhesive portion 37 includes the conductive filler at a second content rate higher than the first content rate.
  • the power semiconductor module 1 of the present embodiment includes a plurality of lead terminals, a power semiconductor chip 20, a chip capacitor 27, an electronic element 25 of a type different from the chip capacitor 27, and a sealing member 40.
  • the plurality of lead terminals include a first lead terminal 11 and a second lead terminal 12 spaced from the first lead terminal 11.
  • the chip capacitor 27 includes a first electrode 28a and a second electrode 28b.
  • the sealing member 40 seals the power semiconductor chip 20, the chip capacitor 27, and the electronic element 25.
  • the power semiconductor chip 20 is bonded to at least one of the plurality of lead terminals (for example, the fifth lead terminal 15).
  • the electronic element 25 is joined to one of a plurality of lead terminals (for example, the first lead terminal 11) by a first conductive adhesive portion 35.
  • the first conductive adhesive portion 35 includes a first conductive filler.
  • the first electrode 28 a and the second electrode 28 b of the chip capacitor 27 are joined to the first lead terminal 11 and the second lead terminal 12 by a second conductive adhesive portion 37, respectively.
  • the second conductive adhesive portion 37 includes a second conductive filler.
  • the second conductive adhesive portion has a lower electrical resistivity than the first conductive adhesive portion.
  • the second conductive adhesive portion 37 has a lower electrical resistivity than the first conductive adhesive portion 35.
  • the second conductive filler is made of the same material as the first conductive filler, the second content of the conductive filler in the second conductive adhesive portion 37 is the first conductive adhesive portion. 35 is higher than the first content of the conductive filler. Therefore, the margin between the electrical resistance of the second conductive adhesive portion 37 and the allowable electrical resistance generally required for the joint portion of the chip capacitor 27 can be increased. Furthermore, even if at least one of partial peeling and cracking is introduced into the second conductive adhesive portion 37 due to the stress applied to the second conductive adhesive portion 37, The resistance increment can be reduced. The reliability of the electrical connection of the second conductive adhesive portion 37 can be improved.
  • the power semiconductor module 1 of the present embodiment has high reliability.
  • the cost of the power semiconductor module 1 can be reduced.
  • the tallest chip capacitor 27 does not use the conductive wire 29.
  • the first lead terminal 11 and the second lead terminal 12 are joined by the second conductive adhesive portion 37. Therefore, the height of the power semiconductor module 1 can be reduced. According to the power semiconductor module 1 of the present embodiment, the power semiconductor module 1 can be reduced in size.
  • the second conductive adhesive portion 37 includes 80% or more and 100% or less of the first region 11r of the first lead terminal 11 below the chip capacitor 27, and the chip capacitor. 27 to 80% or more and 100% or less of the second region 12r of the second lead terminal 12 below 27.
  • the first region 11 r is located between the first electrode 28 a and the first edge portion 11 p of the first lead terminal 11 in the first surface 11 s of the first lead terminal 11 facing the chip capacitor 27. It is an area.
  • the second region 12 r is located between the second electrode 28 b and the second edge 12 p of the second lead terminal 12 in the second surface 12 s of the second lead terminal 12 facing the chip capacitor 27. It is an area.
  • the first edge portion 11p and the second edge portion 12p face each other, and the first surface 11s of the first lead terminal 11 and the second surface 12s of the second lead terminal 12 are viewed in plan.
  • the second conductive adhesive portion 37 on the first region 11r and the second region 12r is joined to the main body portion of the chip capacitor 27 excluding the first electrode 28a and the second electrode 28b.
  • the second conductive adhesive portion 37 does not protrude from the first edge portion 11p and the second edge portion 12p.
  • the thermal stress per unit volume of the 2nd conductive adhesive part 37 resulting from the difference between the thermal expansion coefficient of the 2nd conductive adhesive part 37 and the thermal expansion coefficient of the sealing member 40 reduces.
  • the occurrence of cracks in the second conductive adhesive portion 37 is suppressed. It can be prevented that the insulation reliability of the power semiconductor module 1 is lowered.
  • the reliability of the electrical connection of the second conductive adhesive portion 37 can be improved.
  • the method for manufacturing the power semiconductor module of the present embodiment includes joining the power semiconductor chip 20 to at least one of the plurality of lead terminals (S1a).
  • the plurality of lead terminals include a first lead terminal 11 and a second lead terminal 12 spaced from the first lead terminal 11.
  • the method for manufacturing a power semiconductor module according to the present embodiment includes joining the electronic element 25 to one of the plurality of lead terminals with the first conductive adhesive portion 35 (S1c).
  • the first conductive adhesive portion 35 includes a conductive filler at a first content rate.
  • the conductive adhesive 37a is supplied to the plurality of first locations of the first lead terminal 11 and the plurality of second locations of the second lead terminal 12 ( S1e).
  • the first electrode 28a of the chip capacitor 27 is placed on the conductive adhesive 37a on the plurality of first locations, and the second electrode 28b of the chip capacitor 27 is placed. (S1f) with placing on the conductive adhesive 37a on a plurality of second locations.
  • the chip capacitor 27 is different in type from the electronic element 25.
  • the conductive adhesive 37a is cured, and the first electrode 28a and the second electrode 28b of the chip capacitor 27 are replaced with the first lead terminal 11 and the second lead.
  • the second conductive adhesive portion 37 includes a conductive filler with a second content rate higher than the first content rate.
  • the method for manufacturing the power semiconductor module of the present embodiment includes sealing the power semiconductor chip 20, the chip capacitor 27, and the electronic element 25 with the sealing member 40 (S2).
  • the second conductive adhesive portion 37 is easily formed on more than half of the first region 11r and more than half of the second region 12r without protruding from the first edge 11p and the second edge 12p. Can be done. It can prevent more reliably that the insulation reliability of the power semiconductor module 1 falls. The reliability of the electrical connection of the second conductive adhesive portion 37 can be improved.
  • FIG. A power semiconductor module 1b according to the second embodiment will be described with reference to FIG.
  • the power semiconductor module 1b of the present embodiment has the same configuration as that of the power semiconductor module 1 of the first embodiment and has the same effects, but is mainly different in the following points.
  • the plurality of lead terminals include a plurality of protruding portions protruding from the sealing member 40.
  • the plurality of protrusions are bent into a gull wing shape.
  • the first lead terminal 11 includes a first protrusion 11 c (not shown in FIG. 16) that protrudes from the sealing member 40.
  • the second lead terminal 12 includes a second protrusion 12 c that protrudes from the sealing member 40.
  • the fifth lead terminal 15 includes a third protrusion 15 c that protrudes from the sealing member 40.
  • the 1st protrusion part 11c, the 2nd protrusion part 12c, and the 3rd protrusion part 15c are bent by the gull wing shape.
  • the plurality of lead terminals include a plurality of terminal portions extending along a plurality of pads (for example, the first pad 11a, the second pad 12a, the third pad 14a, and the fourth pad 15a).
  • the first protrusion 11c of the first lead terminal 11 further includes a seventh protrusion (not shown) in addition to the first protrusion 11d and the second protrusion 11e (see FIG. 1).
  • the seventh projecting portion extends horizontally from the second projecting portion 11e in a direction opposite to the first projecting portion 11d.
  • the seventh projecting portion is bent with respect to the second projecting portion 11e.
  • the seventh projecting portion functions as the first terminal portion of the first lead terminal 11.
  • the second projecting portion 12c of the second lead terminal 12 further includes an eighth projecting portion 12f in addition to the third projecting portion 12d and the fourth projecting portion 12e.
  • the eighth projecting portion 12f extends from the fourth projecting portion 12e in the direction opposite to the third projecting portion 12d and horizontally.
  • the eighth projecting portion 12f is bent with respect to the fourth projecting portion 12e.
  • the eighth protruding portion 12 f functions as the second terminal portion of the second lead terminal 12.
  • the third protruding portion 15c of the fifth lead terminal 15 further includes a ninth protruding portion 15f in addition to the fifth protruding portion 15d and the sixth protruding portion 15e.
  • the ninth projecting portion 15f extends from the sixth projecting portion 15e in the direction opposite to the fifth projecting portion 15d and horizontally.
  • the ninth protruding portion 15f is bent with respect to the sixth protruding portion 15e.
  • the ninth protruding portion 15 f functions as a third terminal portion of the fifth lead terminal 15.
  • electronic components power semiconductor chip 20, control semiconductor chip 23, chip capacitor 27, and electronic element 25
  • SOP small outline package
  • the power semiconductor module 1b is a surface mount type module.
  • the manufacturing method of the power semiconductor module 1b of the present embodiment includes the same steps as the manufacturing method of the power semiconductor module 1 of the first embodiment (see FIG. 6), but mainly differs in the following points.
  • the protruding portions of the lead terminals for example, the first protruding portion 11c, the second protruding portion 12c, and the third protruding portion). 15c) is bent into a gull wing shape.
  • a plurality of terminal portions (for example, a seventh protruding portion, an eighth protruding portion 12f, and a ninth protruding portion 15f) are formed on the protruding portions of the plurality of lead terminals.
  • the plurality of terminal portions extend along a plurality of pads (for example, the first pad 11a, the second pad 12a, the third pad 14a, and the fourth pad 15a). In this way, the power semiconductor module 1b shown in FIG. 16 is obtained.
  • the semiconductor device 2b of the present embodiment has the same configuration as that of the semiconductor device 2 of the first embodiment and has the same effects, but is mainly different in the following points.
  • the semiconductor device 2b includes a power semiconductor module 1b and a wiring board 51 including a plurality of wirings (for example, wirings 54 and 55).
  • the plurality of wirings are formed on the first main surface 51 a of the wiring board 51. Terminal portions of the plurality of lead terminals are joined to the wiring by solder joints. Specifically, the seventh projecting portion (not shown) of the first lead terminal 11 is joined to a wiring (not shown) by a solder joint (not shown).
  • the eighth projecting portion 12 f of the second lead terminal 12 is joined to the wiring 54 by the solder joint portion 57.
  • the ninth projecting portion 15 f of the fifth lead terminal 15 is joined to the wiring 55 by the solder joint 58.
  • the manufacturing method of the semiconductor device 2b of the present embodiment includes the same steps as the manufacturing method of the semiconductor device 2 of the first embodiment (see FIG. 15), but mainly differs in the following points.
  • the power semiconductor module 1b electronic components (power semiconductor chip 20, control semiconductor chip 23, chip capacitor 27, and electronic element 25) are packaged in a small outline package (SOP) system. Therefore, when the power semiconductor module 1b is mounted on the wiring board 51, a plurality of terminal portions (for example, the eighth protruding portion 12f and the ninth protruding portion 15f) of the plurality of lead terminals are connected to the wiring substrate by reflow soldering. The plurality of wirings 51 (for example, the wirings 54 and 55) are soldered. In this way, the semiconductor device 2b shown in FIG. 17 is obtained.
  • SOP small outline package
  • the reflow soldering in the present embodiment has a higher temperature reached by the package at the time of soldering and the time required for soldering than the flow soldering in the first embodiment. Therefore, when the power semiconductor module 1 b is mounted on the wiring substrate 51 by reflow soldering, a larger thermal stress is applied to the second conductive adhesive portion 37.
  • the second conductive adhesive portion 37 has a lower electrical resistivity than the first conductive adhesive portion 35.
  • the second conductive filler is made of the same material as the first conductive filler, the second content of the conductive filler in the second conductive adhesive portion 37 is the first conductive adhesive portion. 35 is higher than the first content of the conductive filler. Therefore, the margin between the electrical resistance of the second conductive adhesive portion 37 and the allowable electrical resistance generally required for the joint portion of the chip capacitor 27 can be increased. Furthermore, even if at least one of partial peeling and cracking is introduced into the second conductive adhesive portion 37 due to the stress applied to the second conductive adhesive portion 37, The resistance increment can be reduced. The reliability of the electrical connection of the second conductive adhesive portion 37 can be improved.
  • the power semiconductor module 1b of the present embodiment has high reliability.
  • FIG. 1c A power semiconductor module 1c according to the third embodiment will be described with reference to FIG.
  • the power semiconductor module 1c of the present embodiment has the same configuration as that of the power semiconductor module 1 of the first embodiment and has the same effects, but is mainly different in the following points.
  • the power semiconductor module 1c further includes a heat sink 60.
  • At least one of the plurality of lead terminals includes a third surface 15s facing the power semiconductor chip 20 and a fourth surface 15t opposite to the third surface 15s. .
  • the heat sink 60 is attached to the fourth surface 15t.
  • the heat sink 60 is made of a material having high thermal conductivity such as copper or aluminum.
  • the heat radiating plate 60 has a heat radiating surface 61 exposed from the sealing member 40.
  • the heat dissipation surface 61 efficiently dissipates heat generated in the power semiconductor chip 20 to the outside of the power semiconductor module 1c.
  • the heat radiation surface 61 may be flush with the surface 42 of the sealing member 40.
  • a plurality of surfaces of the heat dissipation plate 60 other than the heat dissipation surface 61 may face the sealing member 40.
  • the heat sink 60 is integrated with the sealing member 40.
  • the heat sink 60 is sealed by molding the heat sink 60 together with the electronic components (power semiconductor chip 20, control semiconductor chip 23, chip capacitor 27, electronic element 25) and a plurality of lead terminals with the sealing member 40. It may be integrated with the member 40.
  • the heat radiating plate 60 may be integrated with the sealing member 40 by fitting the heat radiating plate 60 into the recess formed in the sealing member 40.
  • the heat radiating plate 60 may be integrated with the sealing member 40 by attaching the heat radiating plate 60 to the sealing member 40 using a fixing member such as a screw.
  • the power semiconductor module 1c may further include an insulating layer 62.
  • the heat sink 60 may be attached to the fourth surface 15t via the insulating layer 62.
  • the insulating layer 62 may be an insulating resin layer in which insulating particles having high thermal conductivity are dispersed.
  • the insulating particles may be made of an insulating inorganic material such as silica, alumina, or aluminum nitride.
  • the insulating resin layer may be, for example, an epoxy resin layer.
  • the heat sink 60 may be insulated from the plurality of lead terminals by the sealing member 40 and the insulating layer 62.
  • the power semiconductor module 1c of the present embodiment further includes a heat sink 60.
  • At least one of the plurality of lead terminals includes a third surface 15s facing the power semiconductor chip 20 and a fourth surface 15t opposite to the third surface 15s. .
  • the heat sink 60 is attached to the fourth surface 15t. Therefore, the heat generated from the power semiconductor chip 20 can be efficiently dissipated to the outside of the power semiconductor module 1 c through the heat radiating plate 60.
  • the power semiconductor chip 20 and at least one of the plurality of lead terminals are between the sealing member 40 and the heat sink 60.
  • the sealing member 40 and the heat radiating plate 60 have different thermal expansion coefficients. Therefore, in the power semiconductor module 1c of the present embodiment, the plurality of lead terminals warp more greatly than the power semiconductor module 1 of the first embodiment, and a larger thermal stress is applied to the second conductive adhesive portion 37. Is done.
  • the second conductive adhesive portion 37 has a lower electrical resistivity than the first conductive adhesive portion 35.
  • the second conductive filler is made of the same material as the first conductive filler, the second content of the conductive filler in the second conductive adhesive portion 37 is the first conductive adhesive portion. 35 is higher than the first content of the conductive filler. Therefore, the margin between the electrical resistance of the second conductive adhesive portion 37 and the allowable electrical resistance generally required for the joint portion of the chip capacitor 27 can be increased. Furthermore, even if at least one of partial peeling and cracking is introduced into the second conductive adhesive portion 37 due to the stress applied to the second conductive adhesive portion 37, The resistance increment can be reduced. The reliability of the electrical connection of the second conductive adhesive portion 37 can be improved.
  • the power semiconductor module 1c of the present embodiment has high reliability.
  • Embodiment 4 the power semiconductor modules 1, 1b, and 1c according to any one of the first to third embodiments are applied to a power conversion device.
  • the power converter device 200 of this Embodiment is not specifically limited, The case where it is a three-phase inverter is demonstrated below.
  • the power conversion system shown in FIG. 19 includes a power supply 100, a power conversion device 200, and a load 300.
  • the power source 100 is a DC power source and supplies DC power to the power conversion device 200.
  • the power supply 100 is not specifically limited, For example, it may be comprised with a DC system, a solar cell, or a storage battery, and may be comprised with the rectifier circuit or AC / DC converter connected to the AC system.
  • the power supply 100 may be configured by a DC / DC converter that converts DC power output from the DC system into another DC power.
  • the power conversion device 200 is a three-phase inverter connected between the power source 100 and the load 300, converts the DC power supplied from the power source 100 into AC power, and supplies the AC power to the load 300. As shown in FIG. 19, the power conversion device 200 converts a DC power into an AC power and outputs the main conversion circuit 201, and a control circuit that outputs a control signal for controlling the main conversion circuit 201 to the main conversion circuit 201. 203.
  • the load 300 is a three-phase electric motor that is driven by AC power supplied from the power conversion device 200.
  • the load 300 is not particularly limited, but is an electric motor mounted on various electric devices, and is used as an electric motor for a hybrid vehicle, an electric vehicle, a railway vehicle, an elevator, or an air conditioner, for example.
  • the main conversion circuit 201 includes a switching element (not shown) and a free wheeling diode (not shown).
  • the main conversion circuit 201 converts the DC power supplied from the power supply 100 into AC power and supplies it to the load 300 by switching the voltage supplied from the power supply 100 by the switching element.
  • the main conversion circuit 201 is a two-level three-phase full bridge circuit, and includes six switching elements and respective switching elements. It can be composed of six freewheeling diodes in antiparallel.
  • the power semiconductor modules 1, 1b, and 1c according to any of the first to third embodiments described above are applied to at least one of the switching elements and the free-wheeling diodes of the main conversion circuit 201.
  • Six switching elements are connected in series for every two switching elements to constitute upper and lower arms, and each upper and lower arm constitutes each phase (U phase, V phase and W phase) of the full bridge circuit.
  • the output terminals of the upper and lower arms, that is, the three output terminals of the main conversion circuit 201 are connected to the load 300.
  • the main conversion circuit 201 is a drive circuit. It has.
  • the drive circuit generates a drive signal for driving the switching element included in the main conversion circuit 201 and supplies the drive signal to the control electrode of the switching element of the main conversion circuit 201.
  • a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the control electrode of each switching element.
  • the drive signal is a voltage signal (on signal) that is equal to or higher than the threshold voltage of the switching element.
  • the drive signal is a voltage that is equal to or lower than the threshold voltage of the switching element. Signal (off signal).
  • the control circuit 203 controls the switching element of the main conversion circuit 201 so that desired power is supplied to the load 300. Specifically, based on the power to be supplied to the load 300, the time (ON time) during which each switching element of the main converter circuit 201 is to be turned on is calculated. For example, the main conversion circuit 201 can be controlled by pulse width modulation (PWM) control that modulates the ON time of the switching element in accordance with the voltage to be output. Then, a control command (control signal) is supplied to the drive circuit included in the main conversion circuit 201 so that an ON signal is output to the switching element that should be turned on at each time point and an OFF signal is output to the switching element that should be turned off. Is output. In accordance with this control signal, the drive circuit outputs an ON signal or an OFF signal as a drive signal to the control electrode of each switching element.
  • PWM pulse width modulation
  • power semiconductor modules 1, 1b, and 1c according to any of Embodiments 1 to 3 are applied as power semiconductor modules 202 included in main conversion circuit 201. The Therefore, power conversion device 200 according to the present embodiment has high reliability.
  • the present invention is not limited to this and can be applied to various power conversion devices.
  • a two-level power conversion device is used.
  • a three-level power conversion device or a multi-level power conversion device may be used.
  • the present invention may be applied to a single-phase inverter.
  • the present invention may be applied to a DC / DC converter or an AC / DC converter.
  • the power conversion device to which the present invention is applied is not limited to the case where the load is an electric motor.
  • the power supply device of an electric discharge machine or a laser processing machine, or an induction heating cooker or a non-contact power supply system It can be incorporated into a power supply.
  • the power conversion device to which the present invention is applied can be used as a power conditioner such as a solar power generation system or a power storage system.
  • Embodiment 1-4 disclosed this time should be considered as illustrative in all points and not restrictive. As long as there is no contradiction, at least two of Embodiments 1-4 disclosed this time may be combined.
  • the scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

Landscapes

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Abstract

パワー半導体モジュール（１）は、第１のリード端子（１１）と、第２のリード端子（１２）と、チップコンデンサ（２７）と、電子素子（２５）とを備える。電子素子（２５）は、第１の導電性接着部（３５）で、第１のリード端子（１１）に接合されている。チップコンデンサ（２７）の第１の電極（２８ａ）と第２の電極（２８ｂ）とは、第２の導電性接着部（３７）で、第１のリード端子（１１）と第２のリード端子（１２）とにそれぞれ接合されている。第２の導電性接着部（３７）は、第１の導電性接着部（３５）よりも高い導電性フィラーの含有率を有する。そのため、パワー半導体モジュール（１）は、高い信頼性を有する。

Description

パワー半導体モジュール及びその製造方法並びに電力変換装置
　本発明は、パワー半導体モジュール及びその製造方法並びに電力変換装置に関する。
　特開２０１２－１０４６３３号公報（特許文献１）は、トランスファーモールドパッケージ内において、リードフレームと、リードフレーム上に配置されたパワーチップと、リードフレーム上に配置され、かつ、パワーチップを駆動させるＩＣチップと、ＩＣチップに接続されたブートストラップコンデンサとを備える半導体装置を開示している。ブートストラップコンデンサは、リードフレーム上に、絶縁性接着剤を介して接合されている。
特開２０１２－１０４６３３号公報
　本発明の目的は、高い信頼性を有するパワー半導体モジュールを提供することである。本発明の目的は、高い信頼性を有する電力変換装置を提供することである。
　本発明の第１の局面のパワー半導体モジュールは、複数のリード端子と、チップコンデンサと、電子素子とを備える。複数のリード端子は、第１のリード端子と、第１のリード端子から離間されている第２のリード端子とを含む。チップコンデンサは、第１の電極と第２の電極とを含む。電子素子は、第１の導電性接着部で、複数のリード端子の１つに接合されている。第１の導電性接着部は、第１の含有率で導電性フィラーを含んでいる。チップコンデンサの第１の電極と第２の電極とは、第２の導電性接着部で、第１のリード端子と第２のリード端子とにそれぞれ接合されている。第２の導電性接着部は、第１の含有率よりも高い第２の含有率で導電性フィラーを含んでいる。
　本発明の第２の局面のパワー半導体モジュールは、複数のリード端子と、チップコンデンサと、電子素子とを備える。複数のリード端子は、第１のリード端子と、第１のリード端子から離間されている第２のリード端子とを含む。チップコンデンサは、第１の電極と第２の電極とを含む。電子素子は、第１の導電性接着部で、複数のリード端子の１つに接合されている。第１の導電性接着部は、第１の導電性フィラーを含んでいる。チップコンデンサの第１の電極と第２の電極とは、第２の導電性接着部で、第１のリード端子と第２のリード端子とにそれぞれ接合されている。第２の導電性接着部は、第２の導電性フィラーを含んでいる。第２の導電性接着部は、第１の導電性接着部よりも低い電気抵抗率を有している。
　本発明のパワー半導体モジュールの製造方法は、パワー半導体チップを複数のリード端子の少なくとも１つに接合することを備える。複数のリード端子は、第１のリード端子と、第１のリード端子から離間されている第２のリード端子とを含む。本発明のパワー半導体モジュールの製造方法は、電子素子を、第１の導電性接着部で、複数のリード端子の１つに接合することを備える。第１の導電性接着部は、第１の含有率で導電性フィラーを含んでいる。本発明のパワー半導体モジュールの製造方法は、第１のリード端子の複数の第１箇所と第２のリード端子の複数の第２箇所とに導電性接着剤を供給することを備える。本発明のパワー半導体モジュールの製造方法は、チップコンデンサの第１の電極を複数の第１箇所上の導電性接着剤上に、かつ、チップコンデンサの第２の電極を複数の第２箇所上の導電性接着剤上に載置することを備える。チップコンデンサは電子素子と種類が異なっている。本発明のパワー半導体モジュールの製造方法は、導電性接着剤を硬化させて、チップコンデンサの第１の電極と第２の電極を第１のリード端子と第２のリード端子とにそれぞれ接合する第２の導電性接着部を形成することを備える。第２の導電性接着部は、第１の含有率よりも高い第２の含有率で導電性フィラーを含んでいる。本発明のパワー半導体モジュールの製造方法は、パワー半導体チップとチップコンデンサと電子素子とを封止部材で封止することを備える。
　本発明の電力変換装置は、本発明のパワー半導体モジュールを有し、かつ、入力される電力を変換して出力する主変換回路と、主変換回路を制御する制御信号を主変換回路に出力する制御回路とを備える。
　本発明の第１の局面のパワー半導体モジュール及び本発明のパワー半導体モジュールの製造方法では、第２の導電性接着部における導電性フィラーの第２の含有率は、第１の導電性接着部における導電性フィラーの第１の含有率よりも高い。本発明の第２の局面のパワー半導体モジュールでは、第２の導電性接着部は、第１の導電性接着部よりも低い電気抵抗率を有している。そのため、第２の導電性接着部の電気抵抗とチップコンデンサの接合部に一般的に求められる許容電気抵抗との間のマージンを大きくすることができる。さらに、第２の導電性接着部に印加される応力によって第２の導電性接着部に部分的な剥離及びクラックの少なくとも１つが導入されても、第２の導電性接着部の電気抵抗の増分を小さくすることができる。第２の導電性接着部の電気的接続の信頼性が向上され得る。本発明の第１及び第２の局面のパワー半導体モジュールは、高い信頼性を有する。本発明のパワー半導体モジュールの製造方法によれば、高い信頼性を有するパワー半導体モジュールが製造され得る。
　本発明の電力変換装置は、本発明のパワー半導体モジュールを有する主変換回路を備える。本発明の電力変換装置によれば、高い信頼性を有する。
実施の形態１に係るパワー半導体モジュールの概略平面図である。 実施の形態１に係るパワー半導体モジュールの、図１に示される領域ＩＩの概略部分拡大平面図である。 実施の形態１に係るパワー半導体モジュールの、図１に示される断面線ＩＩＩ－ＩＩＩにおける概略部分拡大断面図である。 実施の形態１に係るパワー半導体モジュールに含まれる電子素子の回路を示す図である。 実施の形態１に係る半導体装置の概略断面図である。 実施の形態１に係るパワー半導体モジュールの製造方法のフローチャートを示す図である。 実施の形態１に係るパワー半導体モジュールの製造方法のフローチャートを示す図である。 実施の形態１に係るパワー半導体モジュールの製造方法の一工程を示す概略平面図である。 実施の形態１のパワー半導体モジュールの製造方法における図８に示される工程の、断面線ＩＸ－ＩＸにおける概略部分拡大断面図である。 実施の形態１に係るパワー半導体モジュールの製造方法の一工程の概略部分拡大平面図である。 比較例のパワー半導体モジュールの概略部分拡大平面図である。 実施の形態１に係るパワー半導体モジュールの製造方法における、図８に示される工程の次工程を示す概略平面図である。 実施の形態１に係るパワー半導体モジュールの製造方法における、図１２に示す工程の、断面線ＸＩＩＩ－ＸＩＩＩにおける概略部分拡大断面図である。 実施の形態１の変形例に係るパワー半導体モジュールの製造方法の一工程の概略部分拡大平面図である。 実施の形態１に係る半導体装置の製造方法のフローチャートを示す図である。 実施の形態２に係るパワー半導体モジュールの概略断面図である。 実施の形態２に係る半導体装置の概略断面図である。 実施の形態３に係るパワー半導体モジュールの概略断面図である。 実施の形態４に係る電力変換システムの構成を示すブロック図である。
　以下、本発明の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
　実施の形態１．
　図１から図４を参照して、実施の形態１のパワー半導体モジュール１を説明する。パワー半導体モジュール１は、複数のリード端子と、パワー半導体チップ２０と、チップコンデンサ２７と、電子素子２５と、封止部材４０とを主に備える。パワー半導体モジュール１は、制御用半導体チップ２３をさらに備えてもよい。
　複数のリード端子は、第１のリード端子１１と、第２のリード端子１２と、第３のリード端子１３と、第４のリード端子１４と、第５のリード端子１５とをさらに含む。第１のリード端子１１、第２のリード端子１２、第３のリード端子１３、第４のリード端子１４及び第５のリード端子１５は、互いに離間されている。
　複数のリード端子は、複数のパッド（例えば、第１のパッド１１ａ、第２のパッド１２ａ、第３のパッド１４ａ、第４のパッド１５ａ）を含んでもよい。第１のリード端子１１は、第１のリード端子１１のうち幅広の部分である第１のパッド１１ａを含んでもよい。第２のリード端子１２は、第２のリード端子１２のうち幅広の部分である第２のパッド１２ａを含んでもよい。第４のリード端子１４は、第４のリード端子１４のうち幅広の部分である第３のパッド１４ａを含んでもよい。第５のリード端子１５は、第５のリード端子１５のうち幅広の部分である第４のパッド１５ａを含んでもよい。第５のリード端子１５は、第４のパッド１５ａと第３の突出部１５ｃとの間に段差部１５ｂを含む。段差部１５ｂは、第４のパッド１５ａに接続されている第１端部と、第１端部とは反対側の第２端部を含む。第２端部は、第１端部よりも上方にある。
　複数のリード端子の少なくとも一部は、封止部材４０から突出する複数の突出部を含む。複数の突出部は、折り曲げられている。例えば、第１のリード端子１１は、封止部材４０から突出する第１の突出部１１ｃを含む。第１の突出部１１ｃは、第１のパッド１１ａから水平に延在する第１突出部分１１ｄと、第１突出部分１１ｄから上方に延在する第２突出部分１１ｅとを含む。第２のリード端子１２は、封止部材４０から突出する第２の突出部１２ｃを含む。第２の突出部１２ｃは、第２のパッド１２ａから水平に延在する第３突出部分１２ｄと、第３突出部分１２ｄから上方に延在する第４突出部分１２ｅとを含む。第５のリード端子１５は、封止部材４０から突出する第３の突出部１５ｃを含む。第３の突出部１５ｃは、段差部１５ｂの第２端部から水平に延在する第５突出部分１５ｄと、第５突出部分１５ｄから上方に延在する第６突出部分１５ｅとを含む。パワー半導体モジュール１では、電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）はデュアルインラインパッケージ（ＤＩＰ）方式でパッケージされている。
　複数のリード端子は、例えば、銅のような導電性材料で形成されている。複数のリード端子の一部は、銀めっき部のようなめっき部１７で被覆されてもよい。めっき部１７は、複数のリード端子を構成する材料よりも酸化されにくい材料で形成されてもよい。複数のリード端子を構成する材料よりも酸化されにくい材料は、例えば、銀のような貴金属材料である。例えば、第１のリード端子１１の最も内側の部分に、めっき部１７が形成されてもよい。第２のリード端子１２の最も内側の部分に、めっき部１７が形成されてもよい。第５のリード端子１５の第４のパッド１５ａの一部に、めっき部１７が形成されてもよい。
　第１のリード端子１１は、第１の貫通孔１６ａを含んでもよい。本実施の形態では、第１の貫通孔１６ａは、チップコンデンサ２７に対して外側（第１の突出部１１ｃ側）に形成されている。第１の貫通孔１６ａは、チップコンデンサ２７に対して内側（第１の突出部１１ｃとは反対側）に形成されてもよいし、チップコンデンサ２７に対して外側と内側とに形成されてもよい。第２のリード端子１２は、第２の貫通孔１６ｂを含んでもよい。本実施の形態では、第２の貫通孔１６ｂは、チップコンデンサ２７に対して外側（第２の突出部１２ｃ側）に形成されている。第２の貫通孔１６ｂは、チップコンデンサ２７に対して内側（第２の突出部１２ｃとは反対側）に形成されてもよいし、チップコンデンサ２７に対して外側と内側とに形成されてもよい。
　パワー半導体チップ２０は、例えば、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）、フリーホイールダイオード（ＦＷＤ）を含む絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）またはダイオードであってもよい。パワー半導体チップ２０は、例えば、１Ａ以上の定格電流と１００Ｖ以上の定格電圧とを有している。パワー半導体チップ２０は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）または窒化ガリウム（ＧａＮ）のような半導体材料で形成されてもよい。パワー半導体モジュール１は、１つのパワー半導体チップ２０を含んでもよいし、複数のパワー半導体チップ２０を含んでもよい。本実施の形態では、パワー半導体モジュール１は、高圧用のパワー半導体チップ２０と、低圧用のパワー半導体チップ２０とを含んでいる。高圧用のパワー半導体チップ２０は、第５のリード端子１５の第４のパッド１５ａに接合されている。
　パワー半導体チップ２０は、複数のリード端子の少なくとも１つ（第５のリード端子１５）に接合されている。パワー半導体チップ２０が接合されている複数のリード端子の少なくとも１つ（第５のリード端子１５）は、第１のリード端子１１、第２のリード端子１２、第３のリード端子１３及び第４のリード端子１４とは異なっている。パワー半導体チップ２０は、はんだ接合部３０で、第５のリード端子１５の第４のパッド１５ａ（特に、めっき部１７）に接合されている。はんだ接合部３０は、パワー半導体チップ２０で発生する熱を第５のリード端子１５に効率的に伝達させ得る。パワー半導体チップ２０は、導電ワイヤ２９を介して、複数のリード端子（特に、めっき部１７）に電気的に接続されている。
　制御用半導体チップ２３は、パワー半導体チップ２０を制御するように構成されている。制御用半導体チップ２３は、パワー半導体チップ２０を制御する制御回路の一部を構成している。例えば、制御用半導体チップ２３は、パワー半導体チップ２０のゲート電圧を制御するように構成されてもよい。制御用半導体チップ２３は、パワー半導体チップ２０を流れる電流を検知するように構成されてもよい。パワー半導体モジュール１は、パワー半導体チップ２０と、パワー半導体チップ２０を制御するように構成されている制御用半導体チップ２３とを内蔵するインテリジェントパワーモジュール（ＩＰＭ）である。制御用半導体チップ２３は、導電ワイヤ２９を介して、パワー半導体チップ２０に電気的に接続されている。制御用半導体チップ２３は、導電ワイヤ２９を介して、第１のリード端子１１及び第２のリード端子１２に電気的に接続されている。
　パワー半導体モジュール１は、１つの制御用半導体チップ２３を含んでもよいし、複数の制御用半導体チップ２３を含んでもよい。本実施の形態では、パワー半導体モジュール１は、高圧用のパワー半導体チップ２０を制御するように構成されている高圧用の制御用半導体チップ２３と、低圧用のパワー半導体チップ２０を制御するように構成されている低圧用の制御用半導体チップ２３とを含んでいる。
　制御用半導体チップ２３は、複数のリード端子の少なくとも１つ（第４のリード端子１４）に接合されている。制御用半導体チップ２３が接合されている複数のリード端子の少なくとも１つ（第４のリード端子１４）は、第１のリード端子１１、第２のリード端子１２、第３のリード端子１３及び第５のリード端子１５とは異なっている。制御用半導体チップ２３は、導電接合部３３で、第４のリード端子１４の第３のパッド１４ａに接合されている。導電接合部３３は、例えば、はんだ接合部であってもよいし、後述する第１の導電性接着部３５であってもよい。
　電子素子２５は、チップコンデンサ２７とは異なる種類の電子部品である。電子素子２５は、パワー半導体チップ２０を制御する制御回路の一部を構成している。電子素子２５は、受動型の電子部品であってもよい。受動型の電子部品は、例えば、チップダイオードのようなダイオード２５ａ、または、チップ抵抗器のような抵抗器２５ｂである。受動型の電子部品の一例であるダイオード２５ａは、例えば、１Ａ未満の定格電流と１００Ｖ未満の定格電圧とを有している。
　本実施の形態では、電子素子２５は、整流用半導体チップである。図４に示されるように、整流用半導体チップは、ダイオード２５ａに加えて、抵抗器２５ｂを内蔵している。抵抗器２５ｂを内蔵する整流用半導体チップと、チップコンデンサ２７とは、ブートストラップ回路を構成してもよい。電子素子２５は、ブートストラップダイオード（ＢＳＤ）であってもよい。ブートストラップ回路は、Ｎ側のゲート駆動電源のみでＰ側のゲート駆動電源を作り出す回路である。ブートストラップ回路は、ゲート駆動部の回路に整流用半導体チップとコンデンサとにより構成される。ブートストラップ回路は、スイッチング素子（例えば、パワー半導体チップ２０）の出力側（ドレイン－ソース間、コレクタ－エミッタ間）に配置されるスナバ回路とは異なる。電子素子２５は、導電ワイヤ２９及び第１のリード端子１１を介して、制御用半導体チップ２３に電気的に接続されてもよい。電子素子２５は、導電ワイヤ２９を介して、第３のリード端子１３（特に、めっき部１７）に電気的に接続されてもよい。
　電子素子２５は、第１の導電性接着部３５で、複数のリード端子の１つに接合されている。特定的には、電子素子２５は、第１の導電性接着部３５で、第１のリード端子１１に接合されている。第１の導電性接着部３５は、第１の含有率で第１の導電性フィラーを含んでいる。第１の導電性接着部３５は、第１の樹脂と、第１の樹脂に分散された第１の導電性フィラーとを含む。第１の導電性フィラーは、例えば、銀、ニッケル及び銅からなる群から選択される１つ以上の導電性材料で構成されてもよい。本明細書において、導電性フィラーは、導電性粒子も含む。第１の樹脂は、例えば、エポキシ樹脂であってもよい。
　チップコンデンサ２７は、例えば、表面実装型の積層セラミックコンデンサであってもよい。チップコンデンサ２７は、パワー半導体チップ２０を制御する制御回路の一部を構成している。チップコンデンサ２７は、ブートストラップ回路の一部を構成するブートストラップコンデンサ（ＢＳＣ）であってもよい。チップコンデンサ２７の容量は、制御用半導体チップ２３の消費電力、パワー半導体チップ２０のゲート容量並びにチップコンデンサ２７の充電時間及び放電時間に応じて、適切に定められる。チップコンデンサ２７は、第１の電極２８ａと第２の電極２８ｂとを含む。複数のリード端子に接合される電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）の中で、チップコンデンサ２７が最も背が高い。
　チップコンデンサ２７の第１の電極２８ａと第２の電極２８ｂとは、第２の導電性接着部３７で、第１のリード端子１１と第２のリード端子１２とにそれぞれ接合されている。第２の導電性接着部３７は、第２の樹脂と、第２の樹脂に分散された第２の導電性フィラーとを含む。第２の導電性フィラーは、例えば、銀、ニッケル及び銅からなる群から選択される１つ以上の導電性材料で構成されてもよい。本実施の形態では、第２の導電性接着部３７に含まれる第２の導電性フィラーは、第１の導電性接着部３５に含まれる第１の導電性フィラーと同じ材料で構成されてもよいし、第１の導電性フィラーと異なる材料で構成されてもよい。第２の樹脂は、例えば、エポキシ樹脂であってもよい。第２の樹脂は、第１の樹脂と同じ材料で構成されてもよいし、異なる材料で構成されてもよい。
　第２の導電性接着部３７は、第１の導電性接着部３５よりも低い電気抵抗率を有している。第２の導電性フィラーが第１の導電性フィラーと同じ材料で構成されている場合、第２の導電性接着部３７は、第１の含有率よりも高い第２の含有率で導電性フィラーを含んでいる。第１の含有率は、６５重量％以下であってもよく、６０重量％以下であってもよい。第２の含有率は、例えば、７５重量％以上であってもよく、８０重量％以上であってもよい。本明細書において、第１の含有率は、第１の導電性接着部３５の重量に対する第１の導電性フィラーの重量の比を、重量％の単位で表したものである。本明細書において、第２の含有率は、第２の導電性接着部３７の重量に対する第２の導電性接着部３７に含まれる導電性フィラーの重量の比を、重量％の単位で表したものである。第２の含有率と第１の含有率との間の差は、１０重量％以上であってもよく、１５重量％以上であってもよく、２０重量％以上であってもよい。第１の導電性接着部３５における第１の導電性フィラーの第１の含有率は相対的に低いため、第１の導電性接着部３５のコストが低減され得る。
　パワー半導体モジュール１の使用中にパワー半導体チップ２０などが発熱する。そのため、第１のリード端子１１の熱膨張係数と第２のリード端子１２の熱膨張係数とチップコンデンサ２７の熱膨張係数との間の差に起因する熱応力が、第２の導電性接着部３７に印加される。また、パワー半導体モジュール１の使用中に、または、パワー半導体モジュール１の製造工程において、機械的応力が第２の導電性接着部３７に印加されることがある。例えば、第１のリード端子１１と第２のリード端子１２は、リードフレーム１０（図８を参照）の製造時の寸法ばらつき、または、第１のリード端子１１と第２のリード端子１２との間の撓み量の差によって、第１のリード端子１１と第２のリード端子１２との間に高さの差（図８の紙面垂直方向における第１のリード端子１１と第２のリード端子１２との間の位置の差）が生じることがある。第１のリード端子１１と第２のリード端子１２との間に高さの差が生じた状態で、チップコンデンサ２７が第１のリード端子１１と第２のリード端子１２とに接合されることがある。図１３に示されるように、電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）が接合されたリードフレーム１０を金型４５でクランプすると、第１のリード端子１１と第２のリード端子１２との高さが揃えられて、第２の導電性接着部３７に機械的応力が印加されることがある。これら熱応力及び機械的応力は、第２の導電性接着部３７に部分的な剥離及びクラックの少なくとも１つを導入し、第２の導電性接着部３７における電気抵抗を増加させる。
　しかし、第２の導電性接着部３７は、第１の導電性接着部３５よりも低い電気抵抗率を有している。第２の導電性フィラーが第１の導電性フィラーと同じ材料で構成されている場合には、第２の導電性接着部３７における導電性フィラーの第２の含有率は、第１の導電性接着部３５における導電性フィラーの第１の含有率よりも高い。そのため、第２の導電性接着部３７の第２の電気抵抗とチップコンデンサ２７の接合部に一般的に求められる許容電気抵抗との間のマージンを大きくすることができる。さらに、第２の導電性接着部３７に部分的な剥離及びクラックの少なくとも１つが導入されても、第２の導電性接着部３７の電気抵抗の増分を小さくすることができる。こうして、第２の導電性接着部３７の電気的接続の信頼性が向上され得る。
　第１の含有率及び第２の含有率は、以下の方法によって得られる。パワー半導体モジュール１から、封止部材４０と電子素子２５とリード端子（第１のリード端子１１、第２のリード端子１２）を除去して、導電性接着部（第１の導電性接着部３５、第２の導電性接着部３７）を取り出す。導電性接着部の重量を測定する。導電性フィラー（第１の導電性フィラー、第２の導電性フィラー）の融点未満の温度で導電性接着部を熱処理する。例えば、導電性フィラーが９６２℃の融点を有する銀で構成されている場合には、導電性接着部を８００℃で熱処理してもよい。導電性接着部に含まれている樹脂を揮発させて、導電性接着部に含まれる導電性フィラーを抽出する。抽出された導電性フィラーの重量を測定する。導電性接着部の重量に対する導電性フィラーの重量の比を算出する。こうして、第１の含有率及び第２の含有率が得られる。
　第１の導電性接着部３５の電気抵抗及び第２の導電性接着部３７の電気抵抗率は、以下の方法によって得られる。パワー半導体モジュール１から、封止部材４０と電子素子２５とリード端子（第１のリード端子１１、第２のリード端子１２）を除去して、導電性接着部（第１の導電性接着部３５、第２の導電性接着部３７）を取り出す。四端子法により、導電性接着部の抵抗を測定する。導電性接着部の接合面積及び厚さを測定する。電気抵抗に接合面積を掛けて厚さで割る。こうして、第１の導電性接着部３５の電気抵抗率及び第２の導電性接着部３７の電気抵抗率が得られる。
　第１の導電性接着部３５の電気抵抗及び第２の導電性接着部３７の電気抵抗率は、別の方法によっても得られる。パワー半導体モジュール１から、パワー半導体モジュール１の一部を切り出す。パワー半導体モジュール１の一部は、導電性接着部（第１の導電性接着部３５、第２の導電性接着部３７）と、リード端子（第１のリード端子１１、第２のリード端子１２）の一部と、電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）の少なくとも一部とを含む。パワー半導体モジュール１の一部の電気抵抗から、リード端子の一部及び電子部品の少なくとも一部の電気抵抗を減算して、導電性接着部の電気抵抗を算出する。導電性接着部の接合面積及び厚さを測定する。電気抵抗に接合面積を掛けて厚さで割る。こうして、第１の導電性接着部３５の電気抵抗率及び第２の導電性接着部３７の電気抵抗率が得られる。
　第１の導電性接着部３５は、絶縁性無機材料で構成されている絶縁性粒子をさらに含んでもよい。絶縁性粒子は、例えば、シリカ、アルミナ及び窒化アルミニウムからなる群から選択される１つ以上の無機材料で構成されている。第１の導電性接着部３５への絶縁性粒子の添加は、以下の第１の作用と第２の作用とをもたらす。第１の作用は、絶縁性粒子が、第１の導電性接着部３５における通電可能な領域の体積を減少させて、第１の導電性接着部３５の電気抵抗を増加させることである。第２の作用は、絶縁性粒子が、第１の導電性接着部３５における通電可能な領域における第１の導電性フィラーの含有率を高めて、第１の導電性フィラー同士の接触が増加する等のために、第１の導電性接着部３５の電気抵抗を減少させることである。
　本実施の形態では、第１の作用よりも第２の作用が大きくなるように、絶縁性粒子は第１の導電性接着部３５に添加されている。そのため、絶縁性粒子は第１の導電性接着部３５の電気抵抗を減少させる。第１の導電性接着部３５の第１の導電性フィラーの第１の含有率が相対的に低くても、絶縁性粒子は、第１の導電性接着部３５の電気的接続の信頼性を向上させることができる。例えば、絶縁性粒子がシリカ粒子である場合、第１の導電性接着部３５は、シリカ粒子を、３重量％以上含んでもよく、６重量％以上含んでもよい。第１の導電性接着部３５は、例えば、シリカ粒子を、１８重量％以下含んでもよく、１２重量％以下含んでもよい。導電性フィラーの含有率が高いほど、第２の作用の程度はより小さくなる。絶縁性粒子は、第２の導電性接着部３７に添加されることなく、第１の導電性接着部３５に選択的に添加されてもよい。
　さらに、絶縁性粒子は、第１の導電性接着部３５の弾性率を増加させるとともに、第１の導電性接着部３５の線膨張係数を減少させる。そのため、第１のリード端子１１の反りが減少する。第１のリード端子１１と第２のリード端子１２との間の高さの差が低減する。第２の導電性接着部３７に導入される剥離及びクラックが減少する。第２の導電性接着部３７の電気的接続の信頼性が向上され得る。
　第１の電極２８ａに対向する第１のリード端子１１の第１の表面１１ｓは、銅または錫で構成されてもよい。第２の電極２８ｂに対向する第２のリード端子１２の第２の表面１２ｓは、銅または錫で構成されてもよい。言い換えると、第１のリード端子１１の第１の表面１１ｓ及び第２のリード端子１２の第２の表面１２ｓは、酸化されにくい材料で形成されているめっき部１７から露出してもよい。第１のリード端子１１の第１の表面１１ｓ及び第２のリード端子１２の第２の表面１２ｓは、めっき部１７よりも酸化されやすい。しかし、第２の導電性接着部３７は相対的に低い電気抵抗を有する。そのため、第１のリード端子１１の第１の表面１１ｓ及び第２のリード端子１２の第２の表面１２ｓにめっき部１７を施さなくても、第２の導電性接着部３７を介した第１のリード端子１１とチップコンデンサ２７との間の低抵抗かつ信頼性を有する電気的接続と、第２の導電性接着部３７を介した第２のリード端子１２とチップコンデンサ２７との間の低抵抗かつ信頼性を有する電気的接続とを得ることができる。
　チップコンデンサ２７の第１の電極２８ａと第２の電極２８ｂとは、金、銀、パラジウムまたはニッケルで構成されてもよいし、銅または錫で構成されてもよい。言い換えると、第１の電極２８ａの表面と第２の電極２８ｂの表面とは、銀のような酸化されにくい材料で形成されていなくてもよい。第１の電極２８ａの表面と第２の電極２８ｂの表面とは、めっき部１７よりも酸化されやすい。しかし、第２の導電性接着部３７は相対的に低い電気抵抗を有する。そのため、第１の電極２８ａと第２の電極２８ｂとが銅または錫で構成されていても、第１の導電性接着部３５を介した第１のリード端子１１とチップコンデンサ２７との間の低抵抗かつ信頼性を有する電気的接続と、第２の導電性接着部３７を介した第２のリード端子１２とチップコンデンサ２７との間の低抵抗かつ信頼性を有する電気的接続とを得ることができる。
　電子素子２５とチップコンデンサ２７とは、第１のリード端子１１に接合されてもよい。そのため、電子素子２５とチップコンデンサ２７との間の第１の間隔が狭くなる。電子素子２５とチップコンデンサ２７との間の配線抵抗を減少させることができる。また、電子素子２５とチップコンデンサ２７との間の第１の間隔をチップコンデンサ２７とパワー半導体チップ２０との間の第２の間隔よりも狭くすることができる。チップコンデンサ２７に対する、パワー半導体チップ２０から発生する電磁ノイズ及び熱の悪影響が抑制される。電子素子２５（例えば、ダイオード２５ａ及び抵抗器２５ｂを内蔵する整流用半導体チップ）とチップコンデンサ２７とを含む電気回路（例えば、ブートストラップ回路）の動作が安定化する。
　封止部材４０は、複数のリード端子の一部と、パワー半導体チップ２０と、制御用半導体チップ２３と、チップコンデンサ２７と、電子素子２５と、導電ワイヤ２９とを封止する。封止部材４０は、電気的絶縁性を有する。封止部材４０は、モールド樹脂で形成されてもよい。封止部材４０は、例えば、エポキシ樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、フッ素系樹脂、イソシアネート系樹脂、シリコーン樹脂及びこれらの組み合わせからなる群から選択される樹脂材料で構成されてもよい。
　第１の突出部１１ｃは、封止部材４０の部分４１ａから突出している。封止部材４０の部分４１ａとチップコンデンサ２７との間の最短距離ｄは、第１のリード端子１１の厚さの５倍以下であってもよい。第１のリード端子１１の厚さは、例えば、０．２ｍｍ以上であってもよい。第１のリード端子１１の厚さは、例えば、２．０ｍｍ以下であってもよい。第２の突出部１２ｃは、封止部材４０の部分４１ｂから突出している。封止部材４０の部分４１ｂとチップコンデンサ２７との間の最短距離ｄは、第２のリード端子１２の厚さｔの５倍以下であってもよい。第２のリード端子１２の厚さｔは、例えば、０．２ｍｍ以上であってもよい。第２のリード端子１２の厚さｔは、例えば、２．０ｍｍ以下であってもよい。
　そのため、電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）を封止部材４０で封止する工程（図６、図１２及び図１３を参照）において、金型４５の空洞４５ａ内に延在する第１のリード端子１１の長さと、金型４５の空洞４５ａ内に延在する第２のリード端子１２の長さとが減少する。一般に、その一端が固定端である板部材に荷重が加わる場合、板部材の撓み量は、固定端から延在する板部材の長さの３乗に比例し、板部材の厚さの３乗に反比例する。金型４５の空洞４５ａ内に延在する第１のリード端子１１の長さが減少するため、第１のリード端子１１の撓み量が減少する。金型４５の空洞４５ａ内に延在する第２のリード端子１２の長さが減少するため、第２のリード端子１２の撓み量が減少する。第１のリード端子１１と第２のリード端子１２との間の高さの差が低減する。第２の導電性接着部３７に部分的な剥離及びクラックが導入されることが抑制されて、第２の導電性接着部３７の電気的接続の信頼性が向上され得る。
　第１のリード端子１１の第１の貫通孔１６ａと第２のリード端子１２の第２の貫通孔１６ｂとは、封止部材４０によって充填されている。そのため、封止部材４０の熱膨張係数と第１のリード端子１１及び第２のリード端子１２の熱膨張係数との間の差に起因して、第１のリード端子１１及び第２のリード端子１２が変形しても、第１のリード端子１１及び第２のリード端子１２は、第１の貫通孔１６ａ及び第２の貫通孔１６ｂを起点にして実質的に同じ形状に変形する。そのため、第２の導電性接着部３７に部分的な剥離及びクラックが導入されることが抑制されて、第２の導電性接着部３７の電気的接続の信頼性が向上され得る。
　第１の貫通孔１６ａ及び第２の貫通孔１６ｂに充填された封止部材４０を通じて、第１のリード端子１１及び第２のリード端子１２の上側にある封止部材４０と、第１のリード端子１１及び第２のリード端子１２の下側にある封止部材４０とが一体化されている。第１のリード端子１１及び第２のリード端子１２を封止部材４０から引き抜く力に対して、第１の貫通孔１６ａ及び第２の貫通孔１６ｂに充填された封止部材４０はアンカーとして機能する。そのため、第１のリード端子１１及び第２のリード端子１２が封止部材４０から引き抜かれることが阻止されるとともに、第２の導電性接着部３７にせん断応力が加わることが抑制される。第２の導電性接着部３７に部分的な剥離及びクラックが導入されることが抑制されて、第２の導電性接着部３７の電気的接続の信頼性が向上され得る。
　図５を参照して、本実施の形態の半導体装置２を説明する。半導体装置２は、パワー半導体モジュール１と、複数の配線（例えば、配線５４，５５）と複数の貫通孔（例えば、貫通孔５２，５３）とを含む配線基板５１とを備える。配線基板５１は、第１の主面５１ａと、第１の主面５１ａとは反対側の第２の主面５１ｂとを有する。第１の主面５１ａは、電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）に面している。複数の貫通孔は、第１の主面５１ａから第２の主面５１ｂまで延在している。複数の配線は、第２の主面５１ｂ上に形成されている。
　複数のリード端子は、配線基板５１の複数の貫通孔に挿入されている。複数のリード端子の突出部分は、はんだ接合部（例えば、はんだ接合部５７，５８）で複数の配線に接合されている。具体的には、第１のリード端子１１の第２突出部分１１ｅ（図１を参照）は、配線基板５１の貫通孔（図示せず）に挿入されている。第１のリード端子１１の第２突出部分１１ｅは、はんだ接合部（図示せず）で配線（図示せず）に接合されている。第２のリード端子１２の第４突出部分１２ｅは、貫通孔５２に挿入されている。第２のリード端子１２の第４突出部分１２ｅは、はんだ接合部５７で配線５４に接合されている。第５のリード端子１５の第６突出部分１５ｅは、貫通孔５３に挿入されている。第５のリード端子１５の第６突出部分１５ｅは、はんだ接合部５８で配線５５に接合されている。
　図６から図１０及び図１２から図１４を参照して、実施の形態１のパワー半導体モジュール１の製造方法を説明する。
　図６から図９を参照して、パワー半導体モジュール１の製造方法は、電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）をリードフレーム１０に接合すること（Ｓ１）を備える。具体的には、リードフレーム１０が準備される。リードフレーム１０は、フレーム部１０ａと、複数のリード端子とを含む。複数のリード端子は、第１のリード端子１１と、第２のリード端子１２と、第３のリード端子１３と、第４のリード端子１４と、第５のリード端子１５とを含む。複数のリード端子は、フレーム部１０ａから、フレーム部１０ａの開口１０ｂの内側に向けて延在している。リードフレーム１０は、さらに端子接続部１８を含んでもよい。端子接続部１８は、フレームの開口１０ｂ内において、複数のリード端子同士と接続するとともに、複数のリード端子とフレーム部１０ａとを接続している。端子接続部１８は、フレーム部１０ａの開口１０ｂ内において、複数のリード端子が撓むことを抑制する。
　それから、電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）をリードフレーム１０に接合する。具体的には、図７に示されるように、パワー半導体チップ２０を、はんだ接合部３０で、複数のリード端子の一つである第５のリード端子１５に接合する（Ｓ１ａ）。制御用半導体チップ２３を、導電接合部３３で、複数のリード端子の一つである第４のリード端子１４に接合する（Ｓ１ｂ）。導電接合部３３は、はんだ接合部であってもよいし、第１の導電性接着部３５であってもよい。整流用半導体チップのような電子素子２５を、第１の導電性接着部３５で、複数のリード端子の一つである第１のリード端子１１に接合する（Ｓ１ｃ）。
　チップコンデンサ２７の第１の電極２８ａと第２の電極２８ｂとを、第２の導電性接着部３７で、複数のリード端子に含まれる第１のリード端子１１と第２のリード端子１２とにそれぞれ接合する（Ｓ１ｄ）。具体的には、図１０に示されるように、スクリーン印刷法、または、インクジェット法のようなディスペンサ法によって、導電性接着剤３７ａが、第１のリード端子１１の第１の表面１１ｓ及び第２のリード端子１２の第２の表面１２ｓ上に供給される（Ｓ１ｅ）。導電性接着剤３７ａは、第２の樹脂と、第２の樹脂に分散された第２の導電性フィラーとを含む。
　それから、チップコンデンサ２７の第１の電極２８ａと第２の電極２８ｂとを、それぞれ、第１のリード端子１１と第２のリード端子１２上に載置する（Ｓ１ｆ）。導電性接着剤３７ａは、チップコンデンサ２７によって押し広げられる。導電性接着剤３７ａが硬化されて、チップコンデンサ２７の第１の電極２８ａと第２の電極２８ｂを第１のリード端子１１と第２のリード端子１２とにそれぞれ接合する第２の導電性接着部３７が形成される（Ｓ１ｇ）。第２の導電性接着部３７（導電性接着剤３７ａ）は、第１の含有率よりも高い第２の含有率で導電性フィラーを含んでいる。
　図９に示されるように、第２の導電性接着部３７は、第１のリード端子１１の第１縁部１１ｐ及び第２のリード端子１２の第２縁部１２ｐまで延在してもよい。第２の導電性接着部３７は、第１のリード端子１１の第１縁部１１ｐ及び第２のリード端子１２の第２縁部１２ｐからはみ出していない。第１のリード端子１１の第１縁部１１ｐと第２のリード端子１２の第２縁部１２ｐとは、互いに対向しており、かつ、第１のリード端子１１の第１の表面１１ｓ及び第２のリード端子１２の第２の表面１２ｓの平面視において、チップコンデンサ２７の下方にある。
　第１領域１１ｒ及び第２領域１２ｒ上にある第２の導電性接着部３７は、第１の電極２８ａ及び第２の電極２８ｂを除くチップコンデンサ２７の本体部に接合されている。第１領域１１ｒは、チップコンデンサ２７に対向する第１のリード端子１１の第１の表面１１ｓのうち、第１の電極２８ａと第１のリード端子１１の第１縁部１１ｐとの間にある領域である。第２領域１２ｒは、チップコンデンサ２７に対向する第２のリード端子１２の第２の表面１２ｓのうち、第２の電極２８ｂと第２のリード端子１２の第２縁部１２ｐとの間にある領域である。第１領域１１ｒ及び第２領域１２ｒは、チップコンデンサ２７の本体部の下方にある。
　工程Ｓ１ｅは、図１０に示されるように、導電性接着剤３７ａを、第１のリード端子１１の第１の表面１１ｓの複数の第１箇所と第２のリード端子１２の第２の表面１２ｓの複数の第２箇所とに供給することであってもよい。工程Ｓ１ｆは、チップコンデンサ２７の第１の電極２８ａを複数の第１箇所上の導電性接着剤３７ａ上に載置し、かつ、チップコンデンサ２７の第２の電極２８ｂを複数の第２箇所上の導電性接着剤３７ａ上に載置することであってもよい。チップコンデンサ２７は、導電性接着剤３７ａを押し広げる。導電性接着剤３７ａが第１のリード端子１１の複数の第１箇所と第２のリード端子１２の複数の第２箇所とに供給されているため、チップコンデンサ２７が導電性接着剤３７ａを押し広げる際に、導電性接着剤３７ａが、第１縁部１１ｐ及び第２縁部１２ｐからはみ出すことが防止される。第２の導電性接着部３７が、第１縁部１１ｐ及び第２縁部１２ｐからはみ出すことが防止される。パワー半導体モジュール１の絶縁信頼性が低下することがより確実に防止され得る。
　これに対し、図１１に示される比較例のパワー半導体モジュールでは、第２の導電性接着部３７（導電性接着剤３７ａ）が第１縁部１１ｐまたは第２縁部１２ｐからはみ出している。第１のリード端子１１上の第２の導電性接着部３７と第２のリード端子１２上の第２の導電性接着部３７との間の最小間隔Ｇが短くなりすぎて、パワー半導体モジュールの絶縁信頼性が低下する。
　それから、導電ワイヤ２９は、パワー半導体チップ２０、第１のリード端子１１、第２のリード端子１２及び第３のリード端子１３を含む複数のリード端子、制御用半導体チップ２３並びに電子素子２５にボンディングされる。導電ワイヤ２９は、ワイヤボンダを用いて、ボンディングされる。
　図６、図１２及び図１３を参照して、パワー半導体モジュール１の製造方法は、電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）を封止部材４０で封止すること（Ｓ２）を備える。具体的には、電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）が接合されたリードフレーム１０を金型４５にセットする。トランスファーモールド法またはコンプレッションモールド法を用いて、金型４５の空洞４５ａ内に封止樹脂を注入する。電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）が封止部材４０で封止される。フレーム部１０ａ、端子接続部１８、複数のリード端子の突出部（例えば、第１の突出部１１ｃ、第２の突出部１２ｃ及び第３の突出部１５ｃ）は、封止部材４０から露出している。
　第１のリード端子１１が突出する金型４５の部分４６ａとチップコンデンサ２７との間の最短距離は、第１のリード端子１１の厚さの５倍以下であってもよい。第２のリード端子１２が突出する金型４５の部分４６ｂとチップコンデンサ２７との間の最短距離ｄは、第２のリード端子１２の厚さｔの５倍以下であってもよい。一般に、その一端が固定端である板部材に荷重が加わる場合、板部材の撓み量は、固定端から延在する板部材の長さの３乗に比例し、板部材の厚さの３乗に反比例する。金型４５の空洞４５ａ内に延在する第１のリード端子１１の長さが減少するため、第１のリード端子１１の撓み量が減少する。金型４５の空洞４５ａ内に延在する第２のリード端子１２の長さが減少するため、第２のリード端子１２の撓み量が減少する。第２の導電性接着部３７に部分的な剥離及びクラックが導入されることが抑制されて、第２の導電性接着部３７の電気的接続の信頼性が向上され得る。
　図６を参照して、パワー半導体モジュール１の製造方法は、リードフレーム１０を加工すること（Ｓ３）を備える。具体的には、フレーム部１０ａ及び端子接続部１８が除去される。複数のリード端子の複数の突出部の一部（例えば、第３のリード端子１３及び第４のリード端子１４の複数の突出部の一部）がさらに除去されてもよい。複数のリード端子の複数の突出部の一部（例えば、第１の突出部１１ｃ、第２の突出部１２ｃ及び第３の突出部１５ｃ）を折り曲げる。こうして、図１から図３に示されるパワー半導体モジュール１が得られる。
　本実施の形態の変形例では、図１４に示されるように、第２の導電性接着部３７は、チップコンデンサ２７の下方にある第１のリード端子１１の第１領域１１ｒの８０％以上１００％以下と、チップコンデンサ２７の下方にある第２のリード端子１２の第２領域１２ｒの８０％以上１００％以下とを覆っている。本明細書において、第１領域１１ｒの８０％以上１００％以下は、チップコンデンサ２７に対向する第１のリード端子１１の第１の表面１１ｓの平面視における第１領域１１ｒの面積の、８０％以上１００％以下を意味する。第２のリード端子１２の第２領域１２ｒの８０％以上１００％以下は、チップコンデンサ２７に対向する第２のリード端子１２の第２の表面１２ｓの平面視における第２領域１２ｒの面積の、８０％以上１００％以下を意味する。
　第２の導電性接着部３７は、チップコンデンサ２７の下方にある第１のリード端子１１の第１領域１１ｒの９０％以上１００％以下と、チップコンデンサ２７の下方にある第２のリード端子１２の第２領域１２ｒの９０％以上１００％以下とを覆ってもよい。第２の導電性接着部３７は、チップコンデンサ２７の下方にある第１のリード端子１１の第１領域１１ｒの全てと、チップコンデンサ２７の下方にある第２のリード端子１２の第２領域１２ｒの全てとを覆ってもよい。
　第１領域１１ｒ及び第２領域１２ｒ上にある第２の導電性接着部３７は、第１の電極２８ａ及び第２の電極２８ｂを除くチップコンデンサ２７の本体部に接合されている。第２の導電性接着部３７は、第１縁部１１ｐ及び第２縁部１２ｐからはみ出していない。
　第２の導電性接着部３７の熱膨張係数と封止部材４０の熱膨張係数との間の差に起因する熱応力が、第２の導電性接着部３７に印加される。この熱応力は、例えば、封止樹脂をモールドして封止部材４０を形成する工程において、封止部材４０が冷却される際に発生する。第１領域１１ｒ及び第２領域１２ｒ上にある第２の導電性接着部３７は、第１の電極２８ａ及び第２の電極２８ｂを除くチップコンデンサ２７の本体部に接合されており、封止部材４０に接触していない。そのため、第１領域１１ｒ及び第２領域１２ｒ上にある第２の導電性接着部３７は、この熱応力を増加させることなく、第２の導電性接着部３７の体積を増加させる。こうして、第２の導電性接着部３７の単位体積当たりの熱応力は減少する。第２の導電性接着部３７にクラックが発生することが抑制される。第２の導電性接着部３７の電気的接続の信頼性が向上され得る。
　本実施の形態の変形例のように、第１領域１１ｒの８０％以上１００％以下と、第２領域１２ｒの８０％以上１００％以下とを覆い、かつ、第１縁部１１ｐ及び第２縁部１２ｐからはみ出していない第２の導電性接着部３７は、図１０に示されるように、導電性接着剤３７ａを、第１のリード端子１１の第１の表面１１ｓの複数の第１箇所と第２のリード端子１２の第２の表面１２ｓの複数の第２箇所とに供給することによって、容易に形成され得る。
　図１５を参照して、本実施の形態の半導体装置２の製造方法を説明する。半導体装置２の製造方法は、パワー半導体モジュール１を準備すること（Ｓ１１）を備える。本実施の形態のパワー半導体モジュール１の製造方法によって、パワー半導体モジュール１は準備される。
　半導体装置２の製造方法は、パワー半導体モジュール１を配線基板５１に実装すること（Ｓ１２）をさらに備える。具体的には、複数のリード端子の突出部分（例えば、第２のリード端子１２の第４突出部分１２ｅ、第５のリード端子１５の第６突出部分１５ｅ）を、配線基板５１の複数の貫通孔（例えば、貫通孔５２，５３）に挿入する。パワー半導体モジュール１では、電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）はデュアルインラインパッケージ（ＤＩＰ）方式でパッケージされている。そのため、フロー式はんだ付けによって、複数のリード端子の突出部分（例えば、第２のリード端子１２の第４突出部分１２ｅ、第５のリード端子１５の第６突出部分１５ｅ）を、配線基板５１の複数の配線（例えば、配線５４，５５）にはんだ接合する。こうして、図５に示される半導体装置２が得られる。
　本実施の形態のパワー半導体モジュール１及びその製造方法の効果を説明する。
　本実施の形態のパワー半導体モジュール１は、複数のリード端子と、パワー半導体チップ２０と、チップコンデンサ２７と、チップコンデンサ２７とは異なる種類の電子素子２５と、封止部材４０とを備える。複数のリード端子は、第１のリード端子１１と、第１のリード端子１１から離間されている第２のリード端子１２とを含む。チップコンデンサ２７は、第１の電極２８ａと第２の電極２８ｂとを含む。封止部材４０は、パワー半導体チップ２０とチップコンデンサ２７と電子素子２５とを封止している。パワー半導体チップ２０は、複数のリード端子の少なくとも１つ（例えば、第５のリード端子１５）に接合されている。電子素子２５は、第１の導電性接着部３５で、複数のリード端子の１つ（例えば、第１のリード端子１１）に接合されている。第１の導電性接着部３５は、第１の含有率で導電性フィラーを含んでいる。チップコンデンサ２７の第１の電極２８ａと第２の電極２８ｂとは、第２の導電性接着部３７で、第１のリード端子１１と第２のリード端子１２とにそれぞれ接合されている。第２の導電性接着部３７は、第１の含有率よりも高い第２の含有率で前記導電性フィラーを含んでいる。
　本実施の形態のパワー半導体モジュール１は、複数のリード端子と、パワー半導体チップ２０と、チップコンデンサ２７と、チップコンデンサ２７とは異なる種類の電子素子２５と、封止部材４０とを備える。複数のリード端子は、第１のリード端子１１と、第１のリード端子１１から離間されている第２のリード端子１２とを含む。チップコンデンサ２７は、第１の電極２８ａと第２の電極２８ｂとを含む。封止部材４０は、パワー半導体チップ２０とチップコンデンサ２７と電子素子２５とを封止している。パワー半導体チップ２０は、複数のリード端子の少なくとも１つ（例えば、第５のリード端子１５）に接合されている。電子素子２５は、第１の導電性接着部３５で、複数のリード端子の１つ（例えば、第１のリード端子１１）に接合されている。第１の導電性接着部３５は、第１の導電性フィラーを含んでいる。チップコンデンサ２７の第１の電極２８ａと第２の電極２８ｂとは、第２の導電性接着部３７で、第１のリード端子１１と第２のリード端子１２とにそれぞれ接合されている。第２の導電性接着部３７は、第２の導電性フィラーを含んでいる。第２の導電性接着部は、第１の導電性接着部よりも低い電気抵抗率を有している。
　第２の導電性接着部３７は、第１の導電性接着部３５よりも低い電気抵抗率を有している。第２の導電性フィラーが第１の導電性フィラーと同じ材料で構成されている場合、第２の導電性接着部３７における導電性フィラーの第２の含有率は、第１の導電性接着部３５における前記導電性フィラーの第１の含有率よりも高い。そのため、第２の導電性接着部３７の電気抵抗とチップコンデンサ２７の接合部に一般的に求められる許容電気抵抗との間のマージンを大きくすることができる。さらに、第２の導電性接着部３７に印加される応力によって第２の導電性接着部３７に部分的な剥離及びクラックの少なくとも１つが導入されても、第２の導電性接着部３７の電気抵抗の増分を小さくすることができる。第２の導電性接着部３７の電気的接続の信頼性が向上され得る。本実施の形態のパワー半導体モジュール１は、高い信頼性を有する。
　第１の導電性接着部３５における導電性フィラーの第１の含有率は、第２の導電性接着部３７における前記導電性フィラーの第２の含有率よりも低いため、第１の導電性接着部３５のコストが低減される。本実施の形態のパワー半導体モジュール１によれば、パワー半導体モジュール１のコストが低減され得る。
　複数のリード端子に接合される電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）の中で最も背が高いチップコンデンサ２７は、導電ワイヤ２９を用いることなく、第２の導電性接着部３７によって第１のリード端子１１と第２のリード端子１２とに接合されている。そのため、パワー半導体モジュール１の高さを減少させることができる。本実施の形態のパワー半導体モジュール１によれば、パワー半導体モジュール１が小型化され得る。
　本実施の形態のパワー半導体モジュール１では、第２の導電性接着部３７は、チップコンデンサ２７の下方にある第１のリード端子１１の第１領域１１ｒの８０％以上１００％以下と、チップコンデンサ２７の下方にある第２のリード端子１２の第２領域１２ｒの８０％以上１００％以下とを覆っている。第１領域１１ｒは、チップコンデンサ２７に対向する第１のリード端子１１の第１の表面１１ｓのうち、第１の電極２８ａと第１のリード端子１１の第１縁部１１ｐとの間にある領域である。第２領域１２ｒは、チップコンデンサ２７に対向する第２のリード端子１２の第２の表面１２ｓのうち、第２の電極２８ｂと第２のリード端子１２の第２縁部１２ｐとの間にある領域である。第１縁部１１ｐと第２縁部１２ｐとは、互いに対向しており、かつ、第１のリード端子１１の第１の表面１１ｓ及び第２のリード端子１２の第２の表面１２ｓの平面視において、チップコンデンサ２７の下方にある。第１領域１１ｒ及び第２領域１２ｒ上にある第２の導電性接着部３７は、第１の電極２８ａ及び第２の電極２８ｂを除くチップコンデンサ２７の本体部に接合されている。第２の導電性接着部３７は、第１縁部１１ｐ及び第２縁部１２ｐからはみ出していない。
　第２の導電性接着部３７の熱膨張係数と封止部材４０の熱膨張係数との間の差に起因する、第２の導電性接着部３７の単位体積当たりの熱応力が減少する。第２の導電性接着部３７にクラックが発生することが抑制される。パワー半導体モジュール１の絶縁信頼性が低下することが防止され得る。第２の導電性接着部３７の電気的接続の信頼性が向上され得る。
　本実施の形態のパワー半導体モジュールの製造方法は、パワー半導体チップ２０を複数のリード端子の少なくとも１つに接合すること（Ｓ１ａ）を備える。複数のリード端子は、第１のリード端子１１と、第１のリード端子１１から離間されている第２のリード端子１２とを含む。本実施の形態のパワー半導体モジュールの製造方法は、電子素子２５を、第１の導電性接着部３５で、複数のリード端子の１つに接合すること（Ｓ１ｃ）を備える。第１の導電性接着部３５は、第１の含有率で導電性フィラーを含んでいる。本実施の形態のパワー半導体モジュールの製造方法は、第１のリード端子１１の複数の第１箇所と第２のリード端子１２の複数の第２箇所とに導電性接着剤３７ａを供給すること（Ｓ１ｅ）を備える。本実施の形態のパワー半導体モジュールの製造方法は、チップコンデンサ２７の第１の電極２８ａを複数の第１箇所上の導電性接着剤３７ａ上に、かつ、チップコンデンサ２７の第２の電極２８ｂを複数の第２箇所上の導電性接着剤３７ａ上に載置すること（Ｓ１ｆ）とを備える。チップコンデンサ２７は、電子素子２５と種類が異なっている。本実施の形態のパワー半導体モジュールの製造方法は、導電性接着剤３７ａを硬化させて、チップコンデンサ２７の第１の電極２８ａと第２の電極２８ｂを第１のリード端子１１と第２のリード端子１２とにそれぞれ接合する第２の導電性接着部３７を形成すること（Ｓ１ｇ）を備える。第２の導電性接着部３７は、第１の含有率よりも高い第２の含有率で導電性フィラーを含んでいる。本実施の形態のパワー半導体モジュールの製造方法は、パワー半導体チップ２０とチップコンデンサ２７と電子素子２５とを封止部材４０で封止すること（Ｓ２）を備える。
　第２の導電性接着部３７が、第１縁部１１ｐ及び第２縁部１２ｐからはみ出すことなく、第１領域１１ｒの半分以上の部分及び第２領域１２ｒの半分以上の部分上に容易に形成され得る。パワー半導体モジュール１の絶縁信頼性が低下することがより確実に防止され得る。第２の導電性接着部３７の電気的接続の信頼性が向上され得る。
　実施の形態２．
　図１６を参照して、実施の形態２のパワー半導体モジュール１ｂを説明する。本実施の形態のパワー半導体モジュール１ｂは、実施の形態１のパワー半導体モジュール１と同様の構成を備え、同様の効果を奏するが、以下の点で主に異なる。
　パワー半導体モジュール１ｂでは、複数のリード端子の少なくとも一部は、封止部材４０から突出する複数の突出部を含む。複数の突出部は、ガルウィング形状に曲げられている。例えば、第１のリード端子１１は、封止部材４０から突出する第１の突出部１１ｃ（図１６に示さず）を含む。第２のリード端子１２は、封止部材４０から突出する第２の突出部１２ｃを含む。第５のリード端子１５は、封止部材４０から突出する第３の突出部１５ｃを含む。第１の突出部１１ｃ、第２の突出部１２ｃ及び第３の突出部１５ｃは、ガルウィング形状に曲げられている。
　複数のリード端子は、複数のパッド（例えば、第１のパッド１１ａ、第２のパッド１２ａ、第３のパッド１４ａ、第４のパッド１５ａ）に沿って延在する複数の端子部を含んでいる。例えば、第１のリード端子１１の第１の突出部１１ｃは、第１突出部分１１ｄ及び第２突出部分１１ｅ（図１を参照）に加えて、第７突出部分（図示せず）をさらに含む。第７突出部分は、第２突出部分１１ｅから、第１突出部分１１ｄとは反対方向に、かつ、水平に延在している。第７突出部分は、第２突出部分１１ｅに対して折り曲げられている。第７突出部分は、第１のリード端子１１の第１端子部として機能する。第２のリード端子１２の第２の突出部１２ｃは、第３突出部分１２ｄ及び第４突出部分１２ｅに加えて、第８突出部分１２ｆをさらに含む。第８突出部分１２ｆは、第４突出部分１２ｅから、第３突出部分１２ｄとは反対方向に、かつ、水平に延在している。第８突出部分１２ｆは、第４突出部分１２ｅに対して折り曲げられている。第８突出部分１２ｆは、第２のリード端子１２の第２端子部として機能する。
　第５のリード端子１５の第３の突出部１５ｃは、第５突出部分１５ｄ及び第６突出部分１５ｅに加えて、第９突出部分１５ｆをさらに含む。第９突出部分１５ｆは、第６突出部分１５ｅから、第５突出部分１５ｄとは反対方向に、かつ、水平に延在している。第９突出部分１５ｆは、第６突出部分１５ｅに対して折り曲げられている。第９突出部分１５ｆは、第５のリード端子１５の第３端子部として機能する。パワー半導体モジュール１ｂでは、電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）はスモールアウトラインパッケージ（ＳＯＰ）方式でパッケージされている。パワー半導体モジュール１ｂは、表面実装型のモジュールである。
　本実施の形態のパワー半導体モジュール１ｂの製造方法は、実施の形態１のパワー半導体モジュール１の製造方法（図６を参照）と同様の工程を備えているが、主に以下の点で異なる。パワー半導体モジュール１ｂの製造方法では、リードフレーム１０を加工する工程（Ｓ３）において、複数のリード端子の突出部（例えば、第１の突出部１１ｃ、第２の突出部１２ｃ及び第３の突出部１５ｃ）をガルウィング形状に折り曲げている。複数のリード端子の突出部に、複数の端子部（例えば、第７突出部分、第８突出部分１２ｆ及び第９突出部分１５ｆ）を形成している。複数の端子部は、複数のパッド（例えば、第１のパッド１１ａ、第２のパッド１２ａ、第３のパッド１４ａ、第４のパッド１５ａ）に沿って延在している。こうして、図１６に示されるパワー半導体モジュール１ｂが得られる。
　図１７を参照して、実施の形態２の半導体装置２ｂを説明する。本実施の形態の半導体装置２ｂは、実施の形態１の半導体装置２と同様の構成を備え、同様の効果を奏するが、以下の点で主に異なる。
　半導体装置２ｂは、パワー半導体モジュール１ｂと、複数の配線（例えば、配線５４，５５）を含む配線基板５１とを備える。複数の配線は、配線基板５１の第１の主面５１ａ上に形成されている。複数のリード端子の端子部が、はんだ接合部で配線に接合される。具体的には、第１のリード端子１１の第７突出部分（図示せず）は、はんだ接合部（図示せず）で配線（図示せず）に接合される。第２のリード端子１２の第８突出部分１２ｆは、はんだ接合部５７で配線５４に接合される。第５のリード端子１５の第９突出部分１５ｆは、はんだ接合部５８で配線５５に接合される。
　本実施の形態の半導体装置２ｂの製造方法を説明する。本実施の形態の半導体装置２ｂの製造方法は、実施の形態１の半導体装置２の製造方法（図１５を参照）と同様の工程を備えているが、主に以下の点で異なる。
　パワー半導体モジュール１ｂでは、電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）はスモールアウトラインパッケージ（ＳＯＰ）方式でパッケージされている。そのため、パワー半導体モジュール１ｂを配線基板５１に実装する際に、リフロー式はんだ付けによって、複数のリード端子の複数の端子部（例えば、第８突出部分１２ｆ及び第９突出部分１５ｆ）を、配線基板５１の複数の配線（例えば、配線５４，５５）にはんだ接合する。こうして、図１７に示される半導体装置２ｂが得られる。本実施の形態におけるリフロー式はんだ付けは、実施の形態１におけるフロー式はんだ付けよりも、はんだ付け時のパッケージの到達温度が高く、かつ、はんだ付けに要する時間が長い。そのため、リフロー式はんだ付けによってパワー半導体モジュール１ｂを配線基板５１に実装する際に、より大きな熱応力が、第２の導電性接着部３７に印加される。
　しかし、第２の導電性接着部３７は、第１の導電性接着部３５よりも低い電気抵抗率を有している。第２の導電性フィラーが第１の導電性フィラーと同じ材料で構成されている場合、第２の導電性接着部３７における導電性フィラーの第２の含有率は、第１の導電性接着部３５における前記導電性フィラーの第１の含有率よりも高い。そのため、第２の導電性接着部３７の電気抵抗とチップコンデンサ２７の接合部に一般的に求められる許容電気抵抗との間のマージンを大きくすることができる。さらに、第２の導電性接着部３７に印加される応力によって第２の導電性接着部３７に部分的な剥離及びクラックの少なくとも１つが導入されても、第２の導電性接着部３７の電気抵抗の増分を小さくすることができる。第２の導電性接着部３７の電気的接続の信頼性が向上され得る。本実施の形態のパワー半導体モジュール１ｂは、高い信頼性を有する。
　実施の形態３．
　図１８を参照して、実施の形態３のパワー半導体モジュール１ｃを説明する。本実施の形態のパワー半導体モジュール１ｃは、実施の形態１のパワー半導体モジュール１と同様の構成を備え、同様の効果を奏するが、以下の点で主に異なる。
　パワー半導体モジュール１ｃは、放熱板６０をさらに備える。複数のリード端子の少なくとも１つ（第５のリード端子１５）は、パワー半導体チップ２０に対向する第３の表面１５ｓと、第３の表面１５ｓとは反対側の第４の表面１５ｔとを含む。放熱板６０は、第４の表面１５ｔに取り付けられている。放熱板６０は、銅またはアルミニウムのような高い熱伝導性を有する材料で構成されている。放熱板６０は、封止部材４０から露出する放熱面６１を有している。放熱面６１は、パワー半導体チップ２０において発生する熱をパワー半導体モジュール１ｃの外部に効率的に放散させる。放熱面６１は、封止部材４０の表面４２と面一であってもよい。放熱面６１以外の放熱板６０の複数の表面は、封止部材４０に面してもよい。
　放熱板６０は、封止部材４０に一体化されている。例えば、電子部品（パワー半導体チップ２０、制御用半導体チップ２３、チップコンデンサ２７、電子素子２５）及び複数のリード端子とともに放熱板６０を封止部材４０でモールドすることによって、放熱板６０は封止部材４０に一体化されてもよい。あるいは、封止部材４０に形成された凹部に放熱板６０を嵌合することによって、放熱板６０は封止部材４０に一体化されてもよい。ねじのような固定部材を用いて放熱板６０を封止部材４０に取り付けることによって、放熱板６０は封止部材４０に一体化されてもよい。
　特定的には、パワー半導体モジュール１ｃは、絶縁層６２をさらに備えてもよい。放熱板６０は、絶縁層６２を介して、第４の表面１５ｔに取り付けらてもよい。絶縁層６２は、高い熱伝導性を有する絶縁性粒子が分散された絶縁性樹脂層であってもよい。絶縁性粒子は、例えば、シリカ、アルミナまたは窒化アルミニウムのような絶縁性無機材料で構成されてもよい。絶縁性樹脂層は、例えば、エポキシ樹脂層であってもよい。放熱板６０は、封止部材４０及び絶縁層６２によって、複数のリード端子から絶縁されてもよい。
　本実施の形態のパワー半導体モジュール１ｃの効果を説明する。
　本実施の形態のパワー半導体モジュール１ｃは、放熱板６０をさらに備える。複数のリード端子の少なくとも１つ（第５のリード端子１５）は、パワー半導体チップ２０に対向する第３の表面１５ｓと、第３の表面１５ｓとは反対側の第４の表面１５ｔとを含む。放熱板６０は、第４の表面１５ｔに取り付けられている。そのため、パワー半導体チップ２０から発生する熱が、放熱板６０を通して、パワー半導体モジュール１ｃの外部に効率的に放散され得る。
　パワー半導体チップ２０及び複数のリード端子の少なくとも１つ（第５のリード端子１５）は、封止部材４０と放熱板６０との間にある。封止部材４０と放熱板６０とは、互いに異なる熱膨張係数を有している。そのため、本実施の形態のパワー半導体モジュール１ｃは、実施の形態１のパワー半導体モジュール１よりも、複数のリード端子がより大きく反って、より大きな熱応力が第２の導電性接着部３７に印加される。
　しかし、第２の導電性接着部３７は、第１の導電性接着部３５よりも低い電気抵抗率を有している。第２の導電性フィラーが第１の導電性フィラーと同じ材料で構成されている場合、第２の導電性接着部３７における導電性フィラーの第２の含有率は、第１の導電性接着部３５における前記導電性フィラーの第１の含有率よりも高い。そのため、第２の導電性接着部３７の電気抵抗とチップコンデンサ２７の接合部に一般的に求められる許容電気抵抗との間のマージンを大きくすることができる。さらに、第２の導電性接着部３７に印加される応力によって第２の導電性接着部３７に部分的な剥離及びクラックの少なくとも１つが導入されても、第２の導電性接着部３７の電気抵抗の増分を小さくすることができる。第２の導電性接着部３７の電気的接続の信頼性が向上され得る。本実施の形態のパワー半導体モジュール１ｃは、高い信頼性を有する。
　実施の形態４．
　本実施の形態は、実施の形態１から実施の形態３のいずれか１つに係るパワー半導体モジュール１，１ｂ，１ｃを電力変換装置に適用したものである。本実施の形態の電力変換装置２００が、特に限定されるものではないが、三相のインバータである場合について以下説明する。
　図１９に示される電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は、特に限定されないが、例えば、直流系統、太陽電池または蓄電池で構成されてもよいし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成されてもよい。電源１００は、直流系統から出力される直流電力を別の直流電力に変換するＤＣ／ＤＣコンバータによって構成されてもよい。
　電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１９に示されるように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１を制御する制御信号を主変換回路２０１に出力する制御回路２０３とを備えている。
　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は、特に限定されるものではないが、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子（図示せず）と還流ダイオード（図示せず）を備えている。スイッチング素子が電源１００から供給される電圧をスイッチングすることによって、主変換回路２０１は、電源１００から供給される直流電力を交流電力に変換して、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードとから構成され得る。主変換回路２０１の各スイッチング素子及び各還流ダイオードの少なくともいずれかに、上述した実施の形態１から実施の形態３のいずれかのパワー半導体モジュール１，１ｂ，１ｃを適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相及びＷ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
　また、上述した実施の形態１で説明したように、各スイッチング素子を駆動する駆動回路（例えば、制御用半導体チップ２３）がパワー半導体モジュール２０２に内蔵されているため、主変換回路２０１は駆動回路を備えている。駆動回路は、主変換回路２０１に含まれるスイッチング素子を駆動する駆動信号を生成して、主変換回路２０１のスイッチング素子の制御電極に駆動信号を供給する。具体的には、制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
　制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するパルス幅変調（ＰＷＭ）制御によって、主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態になるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
　本実施の形態に係る電力変換装置２００では、主変換回路２０１に含まれるパワー半導体モジュール２０２として、実施の形態１から実施の形態３のいずれかに係るパワー半導体モジュール１，１ｂ，１ｃが適用される。そのため、本実施の形態に係る電力変換装置２００は、高い信頼性を有する。
　本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では２レベルの電力変換装置としたが、３レベルの電力変換装置であってもよいし、マルチレベルの電力変換装置であってもよい。電力変換装置が単相負荷に電力を供給する場合には、単相のインバータに本発明が適用されてもよい。電力変換装置が直流負荷等に電力を供給する場合には、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本発明が適用されてもよい。
　本発明が適用された電力変換装置は、負荷が電動機の場合に限定されるものではなく、例えば、放電加工機もしくはレーザー加工機の電源装置、または、誘導加熱調理器もしくは非接触器給電システムの電源装置に組み込まれ得る。本発明が適用された電力変換装置は、太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いられ得る。
　今回開示された実施の形態１－４はすべての点で例示であって制限的なものではないと考えられるべきである。矛盾のない限り、今回開示された実施の形態１－４の少なくとも２つを組み合わせてもよい。本発明の範囲は、上記した説明ではなく請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
　１，１ｂ，１ｃ　パワー半導体モジュール、２，２ｂ　半導体装置、１０　リードフレーム、１０ａ　フレーム部、１０ｂ　開口、１１　第１のリード端子、１１ａ　第１のパッド、１１ｃ　第１の突出部、１１ｄ　第１突出部分、１１ｅ　第２突出部分、１１ｐ　第１縁部、１１ｒ　第１領域、１１ｓ　第１の表面、１２　第２のリード端子、１２ａ　第２のパッド、１２ｃ　第２の突出部、１２ｄ　第３突出部分、１２ｅ　第４突出部分、１２ｆ　第８突出部分、１２ｐ　第２縁部、１２ｒ　第２領域、１２ｓ　第２の表面、１３　第３のリード端子、１４　第４のリード端子、１４ａ　第３のパッド、１５　第５のリード端子、１５ａ　第４のパッド、１５ｂ　段差部、１５ｃ　第３の突出部、１５ｄ　第５突出部分、１５ｅ　第６突出部分、１５ｆ　第９突出部分、１５ｓ　第３の表面、１５ｔ　第４の表面、１６ａ　第１の貫通孔、１６ｂ　第２の貫通孔、１７　めっき部、１８　端子接続部、２０　パワー半導体チップ、２３　制御用半導体チップ、２５　電子素子、２５ａ　ダイオード、２５ｂ　抵抗器、２７　チップコンデンサ、２８ａ　第１の電極、２８ｂ　第２の電極、２９　導電ワイヤ、３０　はんだ接合部、３３　導電接合部、３５　第１の導電性接着部、３７　第２の導電性接着部、３７ａ　導電性接着剤、４０　封止部材、４１ａ，４１ｂ　部分、４２　表面、４５　金型、４６ａ，４６ｂ　部分、５１　配線基板、５１ａ　第１の主面、５１ｂ　第２の主面、５２，５３　貫通孔、５４，５５　配線、５７，５８　はんだ接合部、６０　放熱板、６１　放熱面、６２　絶縁層、１００　電源、２００　電力変換装置、２０１　主変換回路、２０２　パワー半導体モジュール、２０３　制御回路、３００　負荷。

Claims (19)

  1. 　第１のリード端子と、前記第１のリード端子から離間されている第２のリード端子とを含む複数のリード端子と、
    　パワー半導体チップと、
    　第１の電極と第２の電極とを含むチップコンデンサと、
    　前記チップコンデンサとは異なる種類の電子素子と、
    　前記パワー半導体チップと前記チップコンデンサと前記電子素子とを封止する封止部材とを備え、
    　前記パワー半導体チップは前記複数のリード端子の少なくとも１つに接合されており、
    　前記電子素子は、第１の導電性接着部で、前記第１のリード端子に接合されており、前記第１の導電性接着部は、第１の含有率で導電性フィラーを含んでおり、
    　前記チップコンデンサの前記第１の電極と前記第２の電極とは、第２の導電性接着部で、前記第１のリード端子と前記第２のリード端子とにそれぞれ接合されており、前記第２の導電性接着部は、前記第１の含有率よりも高い第２の含有率で前記導電性フィラーを含んでいる、パワー半導体モジュール。
  2. 　第１のリード端子と、前記第１のリード端子から離間されている第２のリード端子とを含む複数のリード端子と、
    　パワー半導体チップと、
    　第１の電極と第２の電極とを含むチップコンデンサと、
    　前記チップコンデンサとは異なる種類の電子素子と、
    　前記パワー半導体チップと前記チップコンデンサと前記電子素子とを封止する封止部材とを備え、
    　前記パワー半導体チップは前記複数のリード端子の少なくとも１つに接合されており、
    　前記電子素子は、第１の導電性接着部で、前記第１のリード端子に接合されており、前記第１の導電性接着部は、第１の導電性フィラーを含んでおり、
    　前記チップコンデンサの前記第１の電極と前記第２の電極とは、第２の導電性接着部で、前記第１のリード端子と前記第２のリード端子とにそれぞれ接合されており、前記第２の導電性接着部は、第２の導電性フィラーを含んでおり、
    　前記第２の導電性接着部は、前記第１の導電性接着部よりも低い電気抵抗率を有する、パワー半導体モジュール。
  3. 　前記第１の導電性接着部は、絶縁性無機材料で構成されている絶縁性粒子をさらに含む、請求項１または請求項２に記載のパワー半導体モジュール。
  4. 　前記絶縁性粒子は、シリカ、アルミナ及び窒化アルミニウムからなる群から選択される１つ以上の無機材料で構成されている、請求項３に記載のパワー半導体モジュール。
  5. 　前記第１のリード端子は、第１の貫通孔を含み、
    　前記第２のリード端子は、第２の貫通孔を含み、
    　前記第１の貫通孔及び前記第２の貫通孔は前記封止部材によって充填されている、請求項１から請求項４のいずれか１項に記載のパワー半導体モジュール。
  6. 　前記第２の含有率は、７５重量％以上である、請求項１に記載のパワー半導体モジュール。
  7. 　前記第１の含有率は、６５重量％以下である、請求項１に記載のパワー半導体モジュール。
  8. 　前記導電性フィラーは、銀、ニッケル及び銅からなる群から選択される１つ以上の導電性材料で構成されている、請求項１に記載のパワー半導体モジュール。
  9. 　前記第１の導電性フィラーは、銀、ニッケル及び銅からなる群から選択される１つ以上の導電性材料で構成されており、
    　前記第２の導電性フィラーは、銀、ニッケル及び銅からなる群から選択される１つ以上の導電性材料で構成されている、請求項２に記載のパワー半導体モジュール。
  10. 　前記第１の電極に対向する前記第１のリード端子の第１の表面と、前記第２の電極に対向する前記第２のリード端子の第２の表面とは、銅または錫で構成されている、請求項１から請求項９のいずれか１項に記載のパワー半導体モジュール。
  11. 　前記第１の電極と前記第２の電極とは、銅または錫で構成されている、請求項１から請求項１０のいずれか１項に記載のパワー半導体モジュール。
  12. 　前記電子素子は、整流用半導体チップである、請求項１から請求項１１のいずれか１項に記載のパワー半導体モジュール。
  13. 　前記整流用半導体チップは、抵抗器を内蔵しており、
    　前記抵抗器を内蔵する前記整流用半導体チップと、前記チップコンデンサとは、ブートストラップ回路を構成している、請求項１２に記載のパワー半導体モジュール。
  14. 　前記第２のリード端子は、前記封止部材の部分から突出する突出部を含み、
    　前記封止部材の前記部分と前記チップコンデンサとの間の最短距離は、前記第２のリード端子の厚さの５倍以下である、請求項１から請求項１３のいずれか１項に記載のパワー半導体モジュール。
  15. 　前記複数のリード端子の少なくとも一部は、前記封止部材から突出する複数の突出部を含み、
    　前記複数の突出部は、ガルウィング形状に曲げられている、請求項１から請求項１３のいずれか１項に記載のパワー半導体モジュール。
  16. 　前記第２の導電性接着部は、前記チップコンデンサの下方にある前記第１のリード端子の第１領域の８０％以上１００％以下と、前記チップコンデンサの下方にある前記第２のリード端子の第２領域の８０％以上１００％以下とを覆っており、
    　前記第１領域は、前記チップコンデンサに対向する前記第１のリード端子の第１の表面のうち、前記第１の電極と前記第１のリード端子の第１縁部との間にある領域であり、
    　前記第２領域は、前記チップコンデンサに対向する前記第２のリード端子の第２の表面のうち、前記第２の電極と前記第２のリード端子の第２縁部との間にある領域であり、
    　前記第１縁部と前記第２縁部とは、互いに対向しており、かつ、前記第１のリード端子の前記第１の表面及び前記第２のリード端子の前記第２の表面の平面視において、前記チップコンデンサの下方にあり、
    　前記第１領域及び前記第２領域上にある前記第２の導電性接着部は、前記第１の電極及び前記第２の電極を除く前記チップコンデンサの部分に接合されており、
    　前記第２の導電性接着部は、前記第１縁部及び前記第２縁部からはみ出していない、請求項１から請求項９のいずれか１項に記載のパワー半導体モジュール。
  17. 　放熱板をさらに備え、
    　前記複数のリード端子の前記少なくとも１つは、前記パワー半導体チップに対向する第３の表面と、前記第３の表面とは反対側の第４の表面とを含み、
    　前記放熱板は、前記第４の表面に取り付けられている、請求項１から請求項１６のいずれか１項に記載のパワー半導体モジュール。
  18. 　請求項１から請求項１７のいずれか１項記載の前記パワー半導体モジュールを有し、かつ、入力される電力を変換して出力する主変換回路と、
    　前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路とを備える、電力変換装置。
  19. 　パワー半導体チップを複数のリード端子の少なくとも１つに接合することを備え、前記複数のリード端子は、第１のリード端子と、前記第１のリード端子から離間されている第２のリード端子とを含み、さらに、
    　電子素子を、第１の導電性接着部で、前記第１のリード端子に接合することを備え、前記第１の導電性接着部は、第１の含有率で導電性フィラーを含んでおり、さらに、
    　前記第１のリード端子の複数の第１箇所と前記第２のリード端子の複数の第２箇所とに導電性接着剤を供給することと、
    　チップコンデンサの第１の電極を前記複数の第１箇所上の前記導電性接着剤上に、かつ、前記チップコンデンサの第２の電極を前記複数の第２箇所上の前記導電性接着剤上に載置することとを備え、前記チップコンデンサは前記電子素子と種類が異なっており、さらに、
    　前記導電性接着剤を硬化させて、前記チップコンデンサの前記第１の電極と前記第２の電極を前記第１のリード端子と前記第２のリード端子とにそれぞれ接合する第２の導電性接着部を形成することを備え、前記第２の導電性接着部は、前記第１の含有率よりも高い第２の含有率で前記導電性フィラーを含んでおり、さらに、
    　前記パワー半導体チップと前記チップコンデンサと前記電子素子とを封止部材で封止することを備える、パワー半導体モジュールの製造方法。
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