WO2019194438A1 - 반도체 소자 - Google Patents

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conductive
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성연준
김민성
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엘지이노텍 주식회사
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Definitions

  • a first insulating layer disposed under the semiconductor structure and the reflective layer; A first conductive layer electrically connected to the first electrode; A second conductive layer electrically connected to the reflective layer and disposed on the first conductive layer; A second insulating layer disposed between the first conductive layer and the second conductive layer; A bonding layer disposed under the second conductive layer; And a substrate disposed under the bonding layer.
  • FIG. 10 is a plan view of a semiconductor device package according to an embodiment of the present invention.
  • the reflective layer 147 may include a material that is conductive and has a reflective function.
  • the reflective layer 147 may include any one of Ag and Rh, but is not limited thereto.
  • the reflective layer 147 may include aluminum, but in this case, the step coverage is relatively poor, so that only a part of the second electrode 146 may be covered. However, it is not limited to these materials.
  • the first insulating layer 131 may be a distributed Bragg reflector (DBR) having a multilayer structure including an Si oxide or a Ti compound.
  • DBR distributed Bragg reflector
  • the structure is not limited thereto, and the first insulating layer 131 may include various reflective structures. As a result, the first insulating layer 131 may improve light extraction efficiency.
  • the second insulating layer 132 may electrically insulate the second electrode 146, the reflective layer 147, and the second conductive layer 150 from the first conductive layer 165.
  • the area of the first sublayer 127a has the area ratio of the second sublayer 127b and the area ratio, thereby minimizing the amount of light absorbed by the first sublayer 127a and the first sublayer 127a.
  • a lower resistance between the second electrode 146 may improve the electrical characteristics.
  • the semiconductor device may include a plurality of first regions 136 partitioned by the first electrode 142 on a plane.
  • the first region 136 may be spaced apart from each other and may have various shapes.
  • the first region 136 may be polygonal or circular, such as a hexagonal or octagonal triangle.
  • the aluminum composition of the first sublayer 127a may be smaller than the aluminum composition of the second sublayer 127b.
  • the aluminum composition of the second sublayer 127b may be 50% to 80%.
  • the aluminum composition of the second sub layer 127b is 50% or more, the problem of absorbing light may be improved. In the case of 80% or less, the problem of deteriorating current injection efficiency may be improved.
  • the aluminum composition of the well layer is 40%, the aluminum composition of the second sub layer 127b may be 50%.
  • FIG. 9 is a conceptual diagram of a semiconductor device package according to an embodiment of the present invention
  • FIG. 10 is a plan view of a semiconductor device package according to an embodiment of the present invention.
  • the substrate 170 may be made of a conductive material.
  • the substrate 170 may include a metal or a semiconductor material.
  • the substrate 170 may be a metal having excellent electrical conductivity and / or thermal conductivity. In this case, heat generated during the operation of the semiconductor device 10 may be quickly released to the outside.
  • the first electrode 142 may receive a current from the outside through the substrate 170.

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Abstract

실시예는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 및 상기 제2 전극 하부에 배치되는 반사층;을 포함하고, 상기 제2 도전형 반도체층은, 제1 서브층; 및 상기 제1 서브층과 상기 활성층 사이에 배치되며, 상기 제1 서브층의 알루미늄(Al) 조성보다 높은 알루미늄 조성을 갖는 제2 서브층을 포함하고, 상기 반사층은 상기 제2 서브층의 저면에 접하고, 상기 제2 전극은 상기 제1 서브층과 접하는 반도체 소자를 개시한다.

Description

반도체 소자
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해, 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 수직형으로 구현하기 어려운 문제가 있으며, 기판을 분리하는 과정에서 박리와 습기에 산화되어 광출력이 저하되는 문제가 존재한다.
실시예는 수직형 타입의 반도체 소자를 제공한다.
또한, 광 추출 효율이 우수한 반도체 소자를 제공한다.
또한, 전류 분산 효과가 우수한 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 및 상기 제2 전극 하부에 배치되는 반사층;을 포함하고, 상기 제2 도전형 반도체층은, 제1 서브층; 및 상기 제1 서브층과 상기 활성층 사이에 배치되며, 상기 제1 서브층의 알루미늄(Al) 조성보다 높은 알루미늄 조성을 갖는 제2 서브층;을 포함하고, 상기 반사층은 상기 제2 서브층의 저면에 접하고, 상기 제2 전극은 상기 제1 서브층과 접한다.
상기 제1 서브층 및 상기 제2 서브층은 알루미늄(Al)과 갈륨(Ga)을 포함하고, Al과 Ga을 포함하는 계에서 상기 제1 서브층의 Al 조성은 30% 내지 50% 이고, 상기 제2 서브층의 Al 조성은 50% 내지 80%일 수 있다.
상기 제1 서브층 및 상기 제2 서브층의 Al 조성은 상기 제2 전극에서 상기 제1 도전형 반도체층으로 향하는 방향으로 점진적으로 증가할 수 있다.
상기 제2 서브층의 Al 조성과 상기 제1 서브층의 Al 조성의 비는 1:0.375 내지 1:1일 수 있다.
상기 반도체 구조물은, 상기 제2 도전형 반도체층, 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 리세스를 더 포함하고, 상기 제1 전극은 상기 리세스 내에 배치되고, 상기 반사층 및 상기 제2 전극은 상기 리세스를 감싸도록 배치될 수 있다.
상기 제1 서브층은 상기 제2 서브층의 저면 일부에 배치되고, 상기 제1 서브층의 측면은 상기 제2 서브층의 저면과 접하고, 상기 제2 전극은 상기 제1 서브층의 하부에 배치되고, 상기 반사층은 상기 제2 전극의 측면 및 상기 제2 전극의 저면에 접하게 배치될 수 있다.
상기 제1 서브층의 면적은 상기 제2 서브층의 면적과 면적 비가 1:1.01 내지 1:1.5이고, 상기 제1 전극의 면적은 상기 제2 전극의 면적과 면적 비가 1:3.88 내지 1:5.8이고, 상기 반사층의 면적은 상기 제2 전극의 면적과 면적 비가 1:2.4 내지 1:3.6일 수 있다.
상기 반도체 구조물 및 상기 반사층 하부에 배치되는 제1 절연층; 상기 제1 전극과 전기적으로 연결된 제1 도전층; 상기 반사층과 전기적으로 연결되고 상기 제1 도전층 상에 배치되는 제2 도전층; 상기 제1 도전층과 상기 제2 도전층 사이에 배치되는 제2 절연층; 상기 제2 도전층 하부에 배치되는 접합층; 및 상기 접합층 하부에 배치되는 기판;을 더 포함할 수 있다.
상기 반사층은 상기 제1 서브층의 저면에서 상기 제2 서브층의 저면을 향해 연장될 수 있다.
상기 반사층은 상기 제1 서브층의 측면에 접하고 상기 제1 서브층을 감쌀 수 있다.
실시예에 따르면, 반도체 소자를 수직형 형태로 구현할 수 있다.
또한, 광 추출 효율이 우수한 발광 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 일 실시예에 따른 반도체 소자의 단면도이고,
도 2는 도 1에서 K부분의 확대도이고,
도 3은 반사층에 의해 광이 반사되는 과정을 보여주는 개념도이고,
도 4a는 제2 도전형 반도체층의 Al 조성을 도시한 그래프이고,
도 4b는 도 4a의 변형예이고,
도 5는 실시예에 따른 반도체 소자의 평면도이고,
도 6은 도 5에서 L부분의 확대도이고,
도 7은 다른 실시예에 따른 반도체 소자의 평면도이고,
도 8은 도 7에서 AA'로 절단한 단면도이고,
도 9은 본 발명의 일 실시예에 따른 반도체 소자 패키지의 개념도이고,
도 10은 본 발명의 일 실시예에 따른 반도체 소자 패키지의 평면도이고,
도 11a 내지 도 11l는 일 실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명의 실시예에 따른 발광구조물(후술하는 반도체 구조물과 동일)은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 발광구조물은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 발광구조물의 Al의 조성비에 의해 결정될 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)은 320nm 내지 420nm 범위에서 피크 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위에서 피크 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위에서 피크 파장을 가질 수 있다.
도 1은 일 실시예에 따른 반도체 소자의 단면도이고, 도 2는 도 1에서 K부분의 확대도이고, 도 3은 반사층에 의해 광이 반사되는 과정을 보여주는 개념도이다.
먼저, 도 1을 참조하면, 일 실시예에 따른 반도체 소자(10)는 제1 도전형 반도체층(124), 활성층(126) 및 제2 도전형 반도체층(127)을 포함하는 반도체 구조물(120)과, 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1 전극(142)과, 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2 전극(146) 및 제2 전극(146) 하부에 배치되는 반사층(147)을 포함할 수 있다.
먼저, 반도체 구조물(120)은 제1 도전형 반도체층(124), 활성층(126) 및 제2 도전형 반도체층(127)을 포함할 수 있고, 제2 도전형 반도체층(127) 및 활성층(126)을 관통하고, 제1 도전형 반도체층(124)의 일부 영역까지 노출하는 리세스(128)를 더 포함할 수 있다.
제1 도전형 반도체층(124)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(124)은 Inx1Aly1Ga1-x1-y1N(0=x1≤=1, 0≤=y1≤=1, 0≤=x1+y1≤=1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(124)은 n형 반도체층일 수 있다.
활성층(126)은 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치된다. 활성층(126)은 제1 도전형 반도체층(124)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(127)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(126)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(126)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(126)의 구조는 이에 한정하지 않는다.
예컨대, 활성층(126)은 복수 개의 우물층과 장벽층을 포함할 수 있다. 우물층과 장벽층은 Inx2Aly2Ga1 -x2- y2N(0=x2≤=1, 0<y2≤=1, 0≤=x2+y2≤=1)의 조성식을 가질 수 있다. 우물층은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(127)은 활성층(126) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(127)에 제2 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(127)은 Inx5Aly2Ga1 -x5- y2N (0=x5≤=1, 0≤=y2≤=1, 0≤=x5+y2≤=1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(127)은 p형 반도체층일 수 있다.
제2 도전형 반도체층(127)은 복수 개의 층을 포함할 수 있으며, 예컨대 제1 서브층(127a) 및 제2 서브층(127b)을 포함할 수 있다. 그리고 제1 서브층(127a)의 알루미늄 조성은 제2 서브층(127b)의 알루미늄 조성보다 작을 수 있다. 제1 서브층(127a)과 제2 서브층(127b)에 대한 자세한 설명은 후술한다.
활성층(126)과 제2 도전형 반도체층(127) 사이에는 전자 차단층(미도시됨)이 배치될 수 있다. 전자 차단층(미도시됨)은 제1 도전형 반도체층(124)에서 공급된 전자가 제2 도전형 반도체층(127)으로 빠져나가는 흐름을 차단하여, 활성층(126) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 전자 차단층(미도시됨)의 에너지 밴드갭은 활성층(126) 및/또는 제2 도전형 반도체층(127)의 에너지 밴드갭보다 클 수 있다.
전자 차단층(미도시됨)은 Inx1Aly1Ga1 -x1- y1N(0=x1≤=1, 0≤=y1≤=1, 0≤=x1+y1≤=1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다. 전자 차단층(미도시됨)은 알루미늄 조성이 높은 층과 알루미늄 조성이 낮은 층이 교대로 배치될 수 있다.
리세스(128)는 반도체 소자(10) 내에서 복수 개일 수 있으며, 리세스(128)의 개수를 조절하여 반도체 소자(10)의 광 출력을 조절할 수 있다.
제1 전극(142)은 리세스(128) 내에 배치될 수 있으며, 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다.
제1 전극(142)은 오믹 전극일 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 이루어질 수 있으나, 이러한 재료에 한정되지 않는다.
제2 전극(146)은 제2 도전형 반도체층(127)의 하부에 배치되고, 제2 도전형 반도체층(127)과 전기적으로 연결될 수 있다. 구체적으로, 제2 전극(146)은 제2 도전형 반도체층(127)의 제1 서브층(127a) 하부에 배치되어, 제1 서브층(127a)은 제2 서브층(127b)과 제2 전극(146) 사이에 배치될 수 있다.
제2 전극(146)은 오믹 전극일 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 이루어질 수 있으나, 이러한 재료에 한정되지 않는다.
반사층(147)은 제2 전극(146) 하부에 배치되고, 제2 전극(146)과 전기적으로 연결될 수 있다. 또한, 반사층(147)은 활성층(122)에서 반사층(147) 방향으로 방출되는 광을 반도체 구조물(120) 상부로 반사할 수 있다.
반사층(147)은 도전성이면서 반사 기능을 갖는 재질을 포함할 수 있으며, 예를 들어, Ag, Rh 중 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다. 그리고 반사층(147)은 알루미늄을 포함할 수 있으나, 이 경우 스텝 커버리지가 상대적으로 좋지 않아 제2 전극(146)의 일부만 덮을 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다.
또한, 실시예에 따른 반도체 소자(10)는 반도체 구조물(120) 하부에 배치되는 제1 절연층(131), 반사층(147) 하부에 배치되는 제2 도전층(150), 제2 도전층(150) 하부에 배치되는 제2 절연층(132), 제1 전극(142)과 전기적으로 연결되는 제1 도전층(165), 제1 도전층(165) 하부에 배치되는 접합층(160), 및 접합층(160) 하부에 배치되는 기판(170)을 더 포함할 수 있다.
먼저, 제1 절연층(131)은 반도체 구조물(120)과 기판(170) 사이나 리세스(128) 내부에 배치될 수 있다. 구체적으로, 제1 절연층(131)은 리세스(128)에 의해 노출된 제1 도전형 반도체층(121), 제2 도전형 반도체층(123), 및 활성층(122) 사이를 전기적으로 절연할 수 있다. 또한, 제1 절연층(131)은 제1 전극(142)을 활성층(122) 및 제2 도전형 반도체층(123)과 전기적으로 절연할 수 있다.
그리고 제1 절연층(131)은 유전체, 또는 절연체로 이루어질 수 있다. 예컨대, 제1 절연층(131)은 산화물 및/또는 질화물로 구성될 수 있고, 예를 들어 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택적으로 포함될 수 있으나, 이러한 물질에 한정하지 않는다.
또한, 제1 절연층(131)은 단층 또는 다층으로 구성될 수 있다. 제1 절연층(131)은 다층으로 이루어져 인접한 층 사이에 계면이 구성될 수 있다.
제1 절연층(131)이 단층으로 구성될 경우 내부 결함에 의해 외부의 습기, 오염 물질이 침투할 수 있는 경로가 노출될 수 있는데 반해, 다층으로 구성될 경우 내부 결함이 외부로 노출되는 것을 개선하여 외부의 습기, 오염 물질 등이 제1 절연층(131)을 통해 반도체 구조물(120)로 침투하는 것을 감소시킬 수 있다. 그러나, 이에 한정하지 않고, 외부로 노출되는 제1 절연층(131)의 내부 결함이 적을 경우 제1 절연층(131)은 단층으로 이루어질 수 있다.
또한, 제1 절연층(131)은 Si 산화물 또는 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수 있다. 다만, 이러한 구조에 한정되는 것은 아니며, 제1 절연층(131)은 다양한 반사 구조를 포함할 수 있다. 이로써, 제1 절연층(131)은 광 추출 효율을 향상시킬 수 있다.
제2 도전층(150)은 반사층(147)과 제1 절연층(131) 하부에 배치되어, 반사층(147)과 제1 절연층(131) 일부를 덮을 수 있다. 이에 따라, 전극패드(166), 제2 도전층(150), 반사층(147) 및 제2 전극(146)은 하나의 전기적 채널을 제공할 수 있다.
제2 도전층(150)은 반사층(147)을 감싸도록 배치될 수 있으며, 반사층(147), 제2 전극(146) 및 제1 절연층(131) 하부에 배치될 수 있다. 제2 도전층(150)은 제1 절연층(131)과 접착력이 좋은 물질을 포함할 수 있으며, 예를 들어, Cr, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다. 다만, 이러한 재질 및 구조에 한정되는 것은 아니다.
제2 도전층(150)은 제1 절연층(131)과 제2 절연층(132) 사이에 배치될 수 있으며, 외부 습기 또는 오염 물질의 침투로부터 제1 절연층(131) 및 제2 절연층(132)에 의해 보호될 수 있다. 또한, 제2 도전층(150)은 반도체 소자(10)의 내부에 배치되며, 반도체 소자(10)의 최외측면에서 노출되지 않도록 제2 절연층(132)에 의해 감싸질 수 있다.
제2 절연층(132)은 제2 전극(146), 반사층(147) 및 제2 도전층(150)을 제1 도전층(165)과 전기적으로 절연시킬 수 있다.
제2 절연층(132)과 제1 절연층(131)은 서로 동일한 물질일 수 있으며, SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 이루어질 수 있다. 다만, 이러한 재질에 한정되는 것은 아니며, 제2 절연층(132)은 제1 절연층(131)과 서로 다른 물질로 이루어질 수 있다.
또한, 실시예에 따르면, 제1 전극(142)과 제2 전극(146) 사이에서 제2 절연층(132)이 제1 절연층(131) 상에 배치되므로, 제2 절연층(132)에 결함이 발생한 경우에 제1 절연층(131)이 2차적으로 외부의 습기 및/또는 기타 오염 물질의 침투를 방지할 수 있다. 예시적으로, 제1 절연층(131)과 제2 절연층(132)이 하나의 층으로 구성된 경우 크랙, 내부 결함 등이 수직 방향으로 쉽게 전파될 수 있다. 따라서, 외부로 노출된 결함을 통해 외부의 습기나 오염 물질이 반도체 구조물(120)로 침투할 수 있다.
또한, 제2 절연층(132)과 제1 절연층(131)은 일체로 이루어져 제1 절연층(131)과 제2 절연층(132) 사이의 경계가 존재하지 않을 수도 있다.
그러나, 실시예에 따르면, 제1 절연층(131) 상에 별도의 제2 절연층(132)이 배치되므로 제1 절연층(131)에 발생한 결함이 제2 절연층(132)으로 전파되기 어려워, 제1 절연층(131)과 제2 절연층(132)은 계면에서 발생한 결함이 전파되는 것을 차단할 수 있다.
제1 도전층(165)은 제2 절연층(132)과 제1 반사층(147) 하부에 배치될 수 있다. 제1 도전층(165)은 제2 절연층(132)을 관통하여 제1 전극(142)과 전기적으로 연결되고, 하부의 기판(170)과도 전기적으로 연결될 수 있다. 이에, 제1 도전층(165)은 제1 전극(142) 및 기판(170)과 전기적 채널을 가질 수 있다. 제1 도전층(165)은 Cr, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다. 그리고 제1 도전층(165)은 반도체 소자(10) 내에서 전체적으로 배치될 수 있다.
전극패드(166)는 전술한 바와 같이 제1 절연층(131)을 관통하여 제2 도전층(150) 상에 배치되고, 제2 도전층(150), 반사층(147) 및 제2 전극(146)과 전기적 채널을 가지도록 제2 도전형 반도체층(123)과 전기적으로 연결될 수 있다.
전극패드(166)는 단층 또는 다층구조를 가질 수 있으며, 티타늄(Ti), 니켈(Ni), 은(Ag) 및 금(Au)을 포함할 수 있다. 예시적으로 전극패드(166)는 Ti/Ni/Ti/Ni/Ti/Au의 구조를 가질 수 있다.
접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
기판(170)은 접합층(160) 하부에 배치되고, 도전성 물질로 이루어질 수 있다. 예시적으로 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 기판(170)은 반도체 소자(10)가 동작하면서 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 상기 기판(170)이 도전성 물질로 구성되는 경우, 제1 전극(142)은 기판(170)을 통해 외부에서 전류를 공급받을 수 있다.
패시베이션층(180)은 반도체 소자(10)의 외면을 둘러싸도록 배치될 수 있다. 구체적으로, 패시베이션층(180)은 반도체 구조물(120), 제1 절연층(131) 및 전극패드(166) 상면에 배치될 수 있으며, 전극패드(166) 일부를 노출하도록 배치될 수 있다. 이에, 전극패드(166)는 와이어 본딩 등을 통해 외부와 전기적으로 연결될 수 있다.
반도체 구조물(120)의 상면은 요철 형태로 이루어질 수 있다. 예컨대, 제1 도전형 반도체층(124)의 상면은 요철 구조로 이루어질 수 있으며, 이러한 요철은 반도체 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, 반도체 구조물(120)에 방출되는 광의 피크 파장에 따라 다양한 높이를 가질 수 있다. 이에 따라, 반도체 소자(10)는 광 추출 효율이 향상될 수 있다.
도 2 및 도 3을 참조하면, 전술한 바와 같이, 제2 도전형 반도체층(127)에서 제1 서브층(127a)의 알루미늄 조성은 제2 서브층(127b)의 알루미늄 조성보다 작을 수 있다. 또한, 제1 서브층(127a) 및 제2 서브층(127b)은 Al 및 Ga을 포함하는 계로 이루어질 수 있다. 예컨대, 제1 서브층(127a) 및 제2 서브층(127b)은 AlGaN, InAlGaN을 포함할 수 있으나, 이에 한정되는 것은 아니다.
구체적으로, 제2 서브층(127b)의 알루미늄 조성은 50% 내지 80%일 수 있다. 그리고 제2 서브층(127b)의 알루미늄 조성이 50% 이상인 경우 광을 흡수하는 문제를 개선할 수 있으며, 80% 이하인 경우에는 전류 주입 효율이 악화되는 문제를 개선할 수 있다. 예시적으로, 우물층의 알루미늄 조성이 40%인 경우 제2 서브층(127b)의 알루미늄 조성은 50%일 수 있다.
제1 서브층(127a)의 알루미늄 조성은 우물층의 알루미늄 조성보다 낮을 수 있다. 제1 서브층(127a)의 알루미늄 조성이 우물층의 알루미늄 조성보다 높은 경우 제2 전극(146) 사이의 저항이 높아져 충분한 오믹이 이루어지지 않고, 전류 주입 효율이 떨어지는 문제가 있다.
제1 서브층(127a)의 알루미늄 조성은 30% 이상 50% 이하일 수 있다. 50%이하인 경우 제2전극과의 저항이 낮아질 수 있고, 조성이 30% 이상인 경우 제1 서브층(127a) 내에서 광을 흡수하는 문제를 개선할 수 있다.
실시예에 따른 반도체 소자에서 제2 서브층의 Al 조성과 상기 제1 서브층의 Al 조성의 비는 1:0.375 내지 1:1 일 수 있다. 상기 Al 조성 비가 1:0.375보다 작은 경우에, 제1 서브층(127a)에서 광 흡수가 커져 광 추출이 저하되며, 상기 Al 조성 비가 1:1보다 큰 경우에 저항이 커져 제2 전극과 충분한 오믹이 이루어지지 않아 전기적 특성이 저하될 수 있다.
제1 서브층(127a)의 두께(T2)는 1nm 내지 30nm일 수 있다. 제1 서브층(127a)은 자외선 광을 흡수할 수 있으므로 제1 서브층(127a)의 두께를 최대한 얇게 제어하여 광 출력을 개선할 수 있다.
그리고 제1 서브층(127a)의 두께(T2)가 1nm 이상인 경우 제1 서브층(127a)의 저항을 감소시킬 수 있어 반도체 소자의 전기적 특성이 개선될 수 있다. 또한, 두께가 30nm 이하인 경우 제1 서브층(127a)이 흡수하는 광량을 줄여 광 출력 효율을 개선할 수 있다.
그리고 제2 서브층(127b)의 두께(T3)는 10nm 보다 크고 50nm보다 작을 수 있다. 예시적으로 제2 서브층(127b)의 두께는 25nm일 수 있다. 제2 서브층(127b)의 두께가 10nm 이상일 경우 제2 서브층(127b)의 전류 확산 특성을 확보할 수 있다. 또한, 두께가 50nm 이하인 경우, 활성층(126)으로 주입하는 제2 캐리어의 주입 효율을 확보할 수 있고 활성층(126)에서 방출되는 광의 제2 서브층(127b)에서의 흡수율을 낮출 수 있다.
그리고 제1 서브층(127a)의 두께(T2)는 제2 서브층(127b)의 두께(T3)와 상이할 수 있다. 실시예로, 제1 서브층(127a)의 두께(T2)는 제2 서브층(127b)의 두께(T3)보다 작을 수 있다. 제1 서브층(127a)과 제2 서브층(127b)의 두께 비는 1:1.5 내지 1:20일 수 있다. 두께비가 1:1.5보다 큰 경우 제2 서브층(127b)의 두께가 증가하므로 전류 주입 효율이 개선될 수 있다. 또한, 두께비가 1:20보다 작은 경우 제1 서브층(127a)의 두께가 증가하므로 결정성이 저하되는 문제를 개선할 수 있다. 만약 제1 서브층(127a)의 두께가 너무 얇아지면 그 두께 범위 내에서 알루미늄 조성을 급격히 변화시켜야 하므로 결정성이 저하될 수 있다.
그리고 제1 서브층(127a)의 알루미늄 조성도 활성층(126)에서 멀어질수록 작아질 수 있다. 제1 서브층(127a)은 제2 전극(146)과의 낮은 접촉 저항을 위해 우물층보다 알루미늄 조성이 낮아질 수 있다. 따라서, 제1 서브층(127a)은 전술한 바와 같이 활성층(126)에서 발광하는 광을 일부 흡수할 수 있다.
그리고 제1 서브층(127a)의 두께(T2)와 제2 도전형 반도체층(127)의 전체 두께(T1)의 비는 1:3 내지 1:70일 수 있다. 상기 두께 비가 1:3 보다 클 경우 제1 서브층(127a)이 반도체 소자의 전기적 특성(예를 들어 동작 전압)을 확보할 수 있고, 1:70보다 작을 경우, 반도체 소자의 광학적 특성(예를 들어 광 출력)을 확보할 수 있다.
또한, 제1 서브층(127a) 및 제2 서브층(127b)의 Al 조성은 제2 전극(146)에서 제1 도전형 반도체층(124)으로 향하는 방향으로 점진적으로 증가할 수 있다. 여기서 수직 방향은 제2 방향(y축 방향)을 의미하고, 제1 방향(x축 방향)은 제2 방향(y축 방향)에 수직한 방항이며, 제3 방향(z축 방향)은 제1 방향(x축 방향) 및 제2 방향(y축 방향)에 모두 수직한 방향이다. 에컨대, 수직 방향은 반도체 구조물(120)에서 각 층의 적층 방향과 동일할 수 있다. 또한, 제1 서브층(127a)과 제2 서브층(127b)은 감소 폭이 상이할 수 있다. 예컨대, 제1 서브층(127a)의 알루미늄 감소폭이 제2 서브층(127b)의 알루미늄 감소폭보다 작을 수 있다.
또한, 제1 서브층(127a)은 제2 서브층(127b)의 저면 일부에 배치될 수 있다. 제1 서브층(127a)의 측면(127a-1)은 제2 서브층(128b)의 저면(128b-2)과 접할 수 있다. 예컨대, 제1 서브층(127a)은 측면(127a-1)과 저면(127a-2)을 포함할 수 있으며, 제2 서브층(127b)은 측면(127a-1)과 저면(127a-2)을 포함할 수 있다.
이 때, 제1 서브층(127a)의 측면(127a-1)은 제2 서브층(127b)의 저면(128b-2)과 접하고, 제1 서브층(127a)의 저면(127a-2)은 제2 전극(146)의 상면과 접할 수 있다. 이에 따라, 제2 도전형 반도체층(127)은 제2 서브층(127b)의 저면 일부가 노출되는 단차부를 가질 수 있다. 제1 서브층(127a)의 면적은 제2 서브층(127b)의 면적과 비가 1:1.01 내지 1:1.5일 수 있다. 상기 면적 비가 1:1.01보다 작은 경우, 공정이 어렵고 제1 서브층(127a)에서 광이 흡수되는 문제가 존재하며, 상기 면적 비가 1:1.5보다 큰 경우 제2 서브층(127b)의 면적이 커져 제2 서브층(127b)과 제1 서브층(127a) 사이의 단차로 신뢰성이 저하되는 문제가 존재한다.
이에 따라, 제1 서브층(127a)의 면적은 제2 서브층(127b)의 면적과 상기 면적 비를 가짐으로써, 제1 서브층(127a)에서 흡수하는 광량을 최소화하면서 제1 서브층(127a)과 제2 전극(146) 사이에 낮은 저항을 통해 전기적 특성을 개선할 수 있다. 이러한 구성에 의하여, 실시예에 따른 반도체 소자는 전기적 특성(예컨대, 동작 전압)을 확보하고, 광 출력을 개선할 수 있다.
뿐만 아니라, 반사층(147)이 제2 도전형 반도체층(127) 및 제2 전극(146) 하부에 배치될 수 있다. 구체적으로, 반사층(147)은 제1 서브층(127a)의 측면(127a-1) 및 제2 서브층(127b)의 저면(127b-2)과 각각 접하도록 배치될 수 있다. 즉, 반사층(147)도 제1 서브층(127a)의 측면(127a-1)을 따라 배치되어 단차 구조를 가질 수 있다. 또한, 반사층(147)은 제1 서브층(127a)의 측면(127a-1)에서 제2 서브층(127b)의 저면(127b-2)을 향해 연장 배치될 수 있다. 이는 다시 말해, 반사층(147)은 수직 방향으로 제1 서브층(127a) 및 제2 서브층(127b)과 중첩되며, 일부 영역에서 제2 서버층(127b)만 수직 방향으로 중첩되도록 배치될 수 있다. 또한, 반사층(147)은 제1 방향(x축 방향) 또는 제3 방향(z축 방향)으로 일부가 제1 서브층(147a)과 중첩될 수 있으며, 제2 전극(146) 하부에서는 제1 방향(x축 방향) 또는 제3 방향(z축 방향)으로 제1 서브층(147a)과 중첩되지 않을 수 있다. 이에, 반사층(147)은 제2 서브층(127b)의 저면(127b-2)과 접촉하여 활성층(126)에서 생성된 광이 제1 서브층(127a)에서 흡수되는 것을 최대한 방지할 수 있다. 또한, 반사층(147)은 상기 광(L1)이 제2 서브층(127b)을 통해 기판(170)을 향해 방출되더라도 반도체 소자의 상부로 반사하여 광학적 특성(예컨대 광 추출 효율)을 개선할 수 있다.
또한, 반사층(147)은 제1 서브층(127a)의 측면(127a-1)과 접하도록 배치되어 제1 서브층(127a)의 측면(127a-1)을 통해 하부로 배출되는 광(L2)을 반도체 소자의 상부로 반사할 수 있다.
따라서 실시예에 따른 반도체 소자는 반사층(147)이 제1 서브층(127a)의 측면(127a-1)과 하부의 제2 전극(146)을 감싸고, 제2 서브층(127b)의 저면(127b-2)과 에 접하게 배치되어 전기적 특성과 광학적 특성을 모두 개선할 수 있다.
도 4a는 제2 도전형 반도체층의 Al 조성을 도시한 그래프이고, 도 4b는 도 4a의 변형예이다.
도 4a 및 도 4b에서 제2 도전형 반도체층은 두께(thickness)가 증가하는 방향으로 알루미늄 조성이 변화할 수 있다. 제2 도전형 반도체층(127)에서 제2 도전형 반도체층(127)의 저면 방향으로 향할수록 알루미늄 조성이 낮아질 수 있다.
제2 도전형 반도체층(127)은 상면(두께가 0인 지점, 제2 서브층(127b)의 상면)으로부터 제2 서브층(127b)의 저면까지 알루미늄 조성이 유지될 수 있다. 그리고 제1 서브층(127a)의 상면으로부터 제1 서브층(127a)의 저면까지 알루미늄 조성이 감소할 수 있다. 예컨대, 도 4a와 같이 제1 서브층(127a)에서 알루미늄 조성이 선형적으로 감소할 수 있고, 도 4b와 같이 제1 서브층(127a)에서 알루미늄 조성이 단계(step) 별로 감소할 수 있다. 예컨대, 제1 서브층(127a)에서 알루미늄 조성은 평탄 영역(f)과 경사 영역(d)을 갖도록 변화할 수 있다. 평탄 영역(f)은 알루미늄 조성이 유지되는 영역이고, 경사 영역(d)은 알루미늄 조성이 증가 또는 감소하는 영역이다.
도 5는 실시예에 따른 반도체 소자의 평면도이고, 도 6은 도 5에서 L부분의 확대도이다.
도 5 및 도 6을 참조하면, 반도체 소자는 평면 상으로 제1 전극(142)에 의해 구획되는 복수 개의 제1 영역(136)을 포함할 수 있다. 제1 영역(136)은 복수 개로 이격 배치될 수 있으며, 다양한 형상을 가질 수 있다. 예시적으로 제1 영역(136)은 육각형, 팔각형 삼각형과 같은 다각 형상이거나 원 형상일 수 있다.
그리고 반사층(147)은 제1 영역(136) 내에 배치되고, 구체적으로 리세스(128) 및 제1 전극(142)을 평면(XZ 평면)적으로 감싸도록 배치될 수 있다. 이에 따라, 제1 전극(142)을 통해 전류가 주입되고, 제1 전극(142)의 전류 밀도 100%를 기준으로 전류밀도가 30% 내지 40% 이하인 영역에 제1 전극(142)과 반사층(147)을 배치하여 제1 전극(142) 주변 영역에서 발생하는 광이 상부로 반사시킬 수 있다.
예컨대, 반사층(147)은 제1 전극(142)을 둘러싸도록 배치되어 제2 서브층을 통해 하부로 방출되는 광을 반도체 소자 상부로 반사하여 광 추출 효율을 개선할 수 있다.
그리고 반도체 소자에서 제1 전극(142)의 면적(S1)은 제2 전극(146)의 면적(S2)과 비가 1:3.88 내지 1:5.8일 수 있다. 상기 면적 비가 1:3.88보다 작은 경우, 제2 전극의 면적이 감소하여 오믹 접촉을 위한 면적이 감소하여 저항이 커지는 문제가 존재한다. 그리고 상기 면적 비가 1:5.8보다 큰 경우에, 제2 전극과 오믹 접촉하는 제2 서브층에 의해 광 흡수가 일어나 광 추출이 저하되는 문제가 존재한다.
그리고 반도체 소자에서 반사층(147)의 면적(S3)은 제2 전극(146)의 면적(S2)과 비가 1:2.4 내지 1:3.6 일 수 있다. 상기 면적 비가 1:2.4보다 작은 경우 제2 전극(146) 및 제1 서브층에서 광 흡수가 일어나 광 추출 효율이 저하되는 문제가 존재하고, 상기 면적 비가 1:3.6보다 큰 경우, 제2 전극(146)을 통한 오믹 접촉 면적이 감소하는 문제가 존재한다.
또한, 제2 전극(146)의 최소 폭(W1)은 반사층(147)의 최소 폭(W3)보다 작을 수 있다. 그리고 제2 전극(146)의 최소 폭(W1)과 반사층(147)의 최소 폭(W3)은 비가 1:2.5 내지 1:3.5일 수 있다. 상기 길이 비가 1:2.5 보다 작은 경우 반사층(147)이 제2 전극(146)과 제1 서브층(127a)을 둘러싸지 못하여 광 반사에 의한 광 추출 효율이 저하되는 문제가 존재하고, 상기 길이 비가 1:3.5보다 큰 경우에 오믹 접촉 면적이 감소하여 전기적 특성이 저하되는 문제가 존재한다.
또한, 반사층(147)의 최소폭(W3)은 제1 서브층(127a)의 최소폭과 상이할 수 있다. 실시예로, 반사층(147)의 최소폭(W3)은 제1 서브층(127a)의 최소폭보다 클 수 있다. 또한, 제1 서브층(127a)의 최소폭이 제2 전극(146)의 최소폭보다 크거나 같을 수 있다. ㅇㅇㅇ
또한, 제2 전극(146)의 최소 폭(W1)과 인접한 리세스 간의 폭(W2)은 길이 비가 1:3 내지 1:10일 수 있다. 상기 길이 비가 1:3 보다 작은 경우에, 리세스(128)의 면적이 증가하는 것 대비 활성층의 면적이 감소하여 광 추출 효율이 저하되는 한계가 존재한다. 그리고 길이 비가 1:10보다 큰 경우에 리세스의 제1 전극(142)을 통한 전류 스프레딩이 저하되어 광학적 특성이 저하될 수 있다.
도 7은 다른 실시예에 따른 반도체 소자의 평면도이고, 도 8은 도 7에서 AA'로 절단한 단면도이다.
도 7 및 도 8을 참조하면, 다른 실시예에 따른 반도체 소자(10')는 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 활성층(126)을 포함하는 반도체 구조물(120)과, 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1 전극(142)과, 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2 전극(146)을 포함할 수 있다.
전술한 바와 같이, 반도체 구조물(120)은 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)을 포함할 수 있고, 제2 도전형 반도체층(127) 및 활성층(126)을 관통하여 제1 도전형 반도체층(124)의 일부 영역을 노출하는 리세스(128)를 포함할 수 있다. 그리고 제1 전극(142), 제2 전극(146) 및 패시베이션층(180)에 대한 내용도 동일하게 적용될 수 있다.
또한, 상기 설명한 바와 같이 제2 도전형 반도체층(127)은 제1 서브층(127a)과 제2 서브층(127b)을 포함할 수 있으며, 제1 서브층(127a)과 활성층(126) 사이에 제2 서브층(127b)이 배치될 수 있다.
또한, 제2 전극(146)은 제1 서브층(127a) 상에 배치될 수 있으며, 반사층(147)이 제1 서브층(127a)의 측면을 둘러싸도록 배치되어 제2 서브층(127b)을 통해 추출되는 광을 측면 또는 반도체 소자 하부로 반사할 수 있다.
전술한 설명과 마찬가지로, 제1 서브층(127a)의 알루미늄 조성은 제2 서브층(127b)의 알루미늄 조성보다 작을 수 있다. 또한, 제2 서브층(127b)의 알루미늄 조성은 50% 내지 80%일 수 있다. 그리고 제2 서브층(127b)의 알루미늄 조성이 50% 이상인 경우 광을 흡수하는 문제를 개선할 수 있으며, 80% 이하인 경우에는 전류 주입 효율이 악화되는 문제를 개선할 수 있다. 예시적으로, 우물층의 알루미늄 조성이 40%인 경우 제2 서브층(127b)의 알루미늄 조성은 50%일 수 있다.
제1 서브층(127a)의 알루미늄 조성은 우물층의 알루미늄 조성보다 낮을 수 있다. 제1 서브층(127a)의 알루미늄 조성이 우물층의 알루미늄 조성보다 높은 경우 제2 전극(146) 사이의 저항이 높아져 충분한 오믹이 이루어지지 않고, 전류 주입 효율이 떨어지는 문제가 있다.
또한, 제1 서브층(127a) 및 제2 서브층(127b)은 Al 및 Ga을 포함하는 계로 이루어질 수 있다. 예컨대, 제1 서브층(127a) 및 제2 서브층(127b)은 AlGaN, InAlGaN을 포함할 수 있으나, 이에 한정되는 것은 아니다.제1 서브층(127a)의 알루미늄 조성은 30% 이상 50% 이하일 수 있다. 50%이하인 경우 제2전극과의 저항이 낮아질 수 있고, 조성이 30% 이상인 경우 제1 서브층(127a) 내에서 광을 흡수하는 문제를 개선할 수 있다.
그리고 제1 서브층(127a)의 두께는 제2 서브층(127b)의 두께보다 작을 수 있다. 제1 서브층(127a)과 제2 서브층(127b)의 두께 비는 1:1.5 내지 1:20일 수 있다. 두께비가 1:1.5보다 큰 경우 제2 서브층(127b)의 두께가 증가하므로 전류 주입 효율이 개선될 수 있다. 또한, 두께비가 1:20보다 작은 경우 제1 서브층(127a)의 두께가 증가하므로 결정성이 저하되는 문제를 개선할 수 있다. 만약 제1 서브층(127a)의 두께가 너무 얇아지면 그 두께 범위 내에서 알루미늄 조성을 급격히 변화시켜야 하므로 결정성이 저하될 수 있다.
도 9은 본 발명의 일 실시예에 따른 반도체 소자 패키지의 개념도이고, 도 10은 본 발명의 일 실시예에 따른 반도체 소자 패키지의 평면도이다.
도 9을 참조하면, 반도체 소자(10) 패키지는 홈(개구부, 3)을 포함하는 몸체(2), 몸체(2)에 배치되는 반도체 소자(10), 및 몸체(2)에 배치되어 반도체 소자(10)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(10)는 전술한 구성을 모두 포함할 수 있다.
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d, 2e)을 적층하여 이루어질 수 있다. 복수의 층(2a, 2b, 2c, 2d, 2e)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다. 예시적으로 복수의 층(2a, 2b, 2c, 2d, 2e)은 알루미늄 재질을 포함할 수 있다.
홈(3)은 반도체 소자(10)에서 멀어질수록 넓어지게 이루어지고, 경사면에는 단차(3a)가 존재할 수 있다.
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.
도 10을 참조하면, 반도체 소자(10)는 제1 리드프레임(5a)상에 배치되고, 제2 리드프레임(5b)과 와이어(20)에 의해 연결될 수 있다. 이때, 제2 리드프레임(5b)은 제1 리드프레임의 측면을 둘러싸도록 배치될 수 있다.
도 11a 내지 도 11e는 일 실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
실시예에 따른 반도체 소자의 제조 방법은 반도체 구조물(120)을 성장시키는 단계; 리세스(128)를 형성하는 단계, 제1 전극(142) 및 제2 전극(146)을 배치하는 단계, 제1 절연층(131), 제2 반사층(145) 및 제2 도전층(150)을 배치하는 단계, 제2 절연층(132)을 배치하는 단계, 제2 도전층(150)을 배치하는 단계, 접합층(160)을 배치하는 단계, 제1 도전층(165)을 배치하는 단계, 패시베이션 및 전극패드(166) 배치하는 단계를 포함할 수 있다.
먼저, 도 11a를 참조하면, 반도체 구조물(120)을 성장시킬 수 있다. 제1 임시 기판(T) 상에 반도체 구조물(120)을 성장시킬 수 있다 예컨대, 제1 임시 기판(T) 상에 제1 도전형 반도체층(121), 활성층(122), 제2 도전형 반도체층(123)을 성장시킬 수 있다.
제1 임시 기판(T)은 성장 기판(170)일 수 있다. 예를 들어, 제1 임시 기판(T)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, 또는 Ge 중 적어도 하나로 이루어질 수 있으며, 이러한 종류에 한정되지 않는다.
또한, 반도체 구조물(120)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(121), 활성층(122), 제2 도전형 반도체층(123)에 대한 설명은 상기 설명한 내용이 동일하게 적용될 수 있다. 즉, 제2 도전형 반도체층(127)은 제1 서브층(127a)과 제2 서브층(127b)을 포함할 수 있다.
도 11b를 참조하면, 반도체 소자는 리세스(128)를 가질 수 있다. 리세스(128)는 제1 도전형 반도체층(121)의 일부 영역이 노출되도록 제2 도전형 반도체층(123) 및 활성층(122)을 관통하여 위치할 수 있다. 예컨대, 리세스(128)는 제2 도전형 반도체층(123)의 외측면, 활성층(122)의 외측면, 노출된 제1 도전형 반도체층(121)의 저면을 포함할 수 있다.
구체적으로, 제2 도전형 반도체층(123)과 활성층(122)만을 제거하는 공정 마진이 가능할 경우, 리세스(128)는 제2 도전형 반도체층(123)의 외측면, 활성층(122)의 외측면, 및 제1 도전형 반도체층(121)의 저면으로 구성될 수 있다. 즉, 제1 도전형 반도체층(121)의 저면은 활성층(122)의 상면과 접하는 면일 수 있다.
그러나, 리세스(128)를 배치하기 위한 공정 마진을 고려할 경우, 리세스(128)는 노출된 제1 도전형 반도체층(121)의 저면 뿐만 아니라 제1 도전형 반도체층(121)의 경사면을 더 포함할 수 있다.
도 11c를 참조하면, 반도체 구조물(120) 상에 제1 전극(142)과 제2 전극(146)을 배치할 수 있다.
제1 전극(142)은 리세스(128) 내에 배치되어, 노출된 제1 도전형 반도체층(124)과 접하도록 배치될 수 있다. 그리고 제2 도전형 반도체층(127)의 제1 서브층(127a) 상에 제2 전극(146)이 배치될 수 있다. 이 때, 제1 전극(142)과 제2 전극(146)은 순서에 상관없이 배치될 수 있다.
도 11d를 참조하면, 제2 전극(146)과 제1 서브층(127a)은 일부 영역이 식각될 수 있다. 이로 인해, 제2 서브층(127b) 상에 제1 서브층(127a)과 제2 전극(146)이 적층된 구조로 배치될 수 있다. 그리고 제2 전극(146)과 제2 서브층(127b) 상에 반사층(147)이 배치될 수 있다. 즉, 반사층(147)은 제2 서브층(147b)의 상면과 제1 서브층(147a)의 측면 그리고 제2 전극(146) 상면에 배치되어, 제1 서브층(147a)과 제2 전극(146)을 둘러싸도록 배치될 수 있다. 이로써, 반사층(147)은 제2 서브층(147b)을 통한 광을 반사하여 광학적 특성을 개선하면서, 제1 서브층(147a)의 면적을 감소하여 오믹 저항의 감소에 따른 전기적 특성을 개선할 수 있다.
도 11e를 참조하면, 제1 절연층(131)이 반사층(147) 및 반도체 구조물(120) 상에 배치될 수 있다. 그리고 제1 절연층(131)은 에칭에 의해 일부 제거되며, 에칭으로 인해, 반사층(147)은 일부 노출된 면을 가질 수 있다.
도 11f를 참조하면, 반사층(147)의 노출된 면 상에 제2 도전층(150)이 배치되어, 반사층(147)과 제2 도전층(150)이 전기적으로 연결될 수 있다. 그리고 제2 도전층(150)은 제1 절연층(131)에 배치되므로, 제1 절연층(131)에 의해 제2 도전층(150)과 제1 도전형 반도체층(121)이 전기적으로 절연될 수 있다. 또한, 제2 도전층(150)은 제2 전극(146)과 전기적으로 연결되어, 전기적 채널을 이룰 수 있으며, 반도체 소자의 외측면에 노출되지 않도록 에칭될 수 있다.
도 11g를 참조하면, 제2 절연층(132)이 반도체 구조물(120) 상에 배치될 수 있다. 제2 절연층(132)은 제2 도전층(150), 제1 절연층(131), 제2 전극(146) 및 제1 전극(142) 상에 위치하여, 제2 도전층(150), 제1 절연층(131), 제2 전극(146) 및 제1 전극(142)을 감싸도록 배치될 수 있다. 또한, 제2 절연층(132)은 제1 절연층(131) 상에 배치되어 제1 절연층(131)에 크랙이 발생하더라도 제2 절연층(132)이 2차적으로 반도체 구조물(120)을 보호할 수 있다. 그리고 제2 절연층(132)은 제1 전극(142)의 상면 일부를 노출하도록 배치될 수 있다. 예컨대, 제2 절연층(132)은 제1 전극(142)의 상면 일부에서 관통할 수 있다. 그리고 제2 절연층(132)은 제2 전극(146)과 제1 도전층(165) 사이를 전기적으로 절연할 수 있다.
도 11h를 참조하면, 제1 도전층(165)은 상기 제1 전극(142)의 노출된 상면에 배치될 수 있다. 이로써, 제1 도전층(165)은 제1 반사층(147)과 전기적으로 연결되어, 제1 도전층(165), 제1 전극(142) 및 제1 반사층(147)은 전기적 채널을 가질 수 있다. 그리고 제1 도전층(165) 상에 제1 접합층(160a)이 배치될 수 있다.
도 11i 및 도 11j를 참조하면, 제1 도전층(165) 상에 제1 접합층(미도시됨)이 배치되고, 기판(170) 하에 제2 접합층(미도시됨)이 배치될 수 있다. 그리고 제1 접합층(미도시됨)과 제2 접합층(미도시됨)은 서로 결합하여 상술한 접합층이 제공될 수 있다. 이 때, 제1 접합층과 제2 접합층은 소정의 온도와 압력 하에서 결합할 수 있다.
또한, 접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
또한, 제2 접합층(미도시됨) 상에 기판(170)이 배치될 수 있다. 제2 접합층 상에 기판(170)이 배치된 상태로 접합층(160)이 제1 접합층과 제2 접합층에 의한 결합이 이루어질 수 있다. 다만, 이에 한정되는 것은 아니다.
그리고 도 1에서 설명한 바와 같이, 기판(170)은 도전성 물질로 이루어질 수 있다. 예시적으로 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자(10) 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 상기 기판(170)이 도전성 물질로 구성되는 경우, 상기 제1 전극(142)은 상기 기판(170)을 통해 외부에서 전류를 공급받을 수 있다.
기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
그리고 도 11k를 참조하면, 제1 임시 기판(T)을 반도체 구조물(120)로부터 분리할 수 있다. 예컨대, 제1 임시 기판(T)에 레이저를 조사하여 반도체 구조물(120)과 제1 임시 기판(T)을 분리할 수 있다. 다만, 이러한 방식에 한정되는 것은 아니다.
도 11l를 참조하면, 반도체 구조물(120)의 일부 영역에서 제1 도전형 반도체층(121)을 에칭하여 패턴이 존재할 수 있다. 그리고 에칭된 영역에서 제2 도전층(150)이 노출되도록 제1 절연층(131)을 에칭할 수 있다. 그리고 홀에 전극패드(166)가 배치될 수 있다.
또한, 반도체 구조물(120)의 상면과 측면에는 패시베이션층(180)을 배치할 수 있다. 앞서 언급한 바와 같이, 패시베이션층(180)의 두께는 200nm 이상 내지 500nm 이하일 수 있다. 200nm이상일 경우, 소자를 외부의 수분이나 이물질로부터 보호하여 소자의 전기적, 광학적 신뢰성을 개선할 수 있고, 500nm 이하일 경우 반도체 소자(10)에 인가되는 스트레스를 줄일 수 있고, 상기 반도체 소자(10)의 광학적, 전기적 신뢰성이 저하되거나 반도체 소자(10)의 공정 시간이 길어짐에 따라 반도체 소자(10)의 단가가 높아지는 문제점을 개선할 수 있다. 다만, 이러한 구성에 한정되는 것은 아니다.
또한, 패시베이션층(180)을 배치하기 전에, 반도체 구조물(120)의 상면은 요철로 이루어질 수 있다. 이러한 요철은 반도체 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 반도체 구조물(120)에서 생성된 광의 파장에 따라 높이가 상이하게 조절될 수 있다.
그리고 반도체 구조물은 앞서 도 9에서 설명한 바와 같이 반도체 소자 패키지의 리드 프레임 상 또는 회로 기판의 회로 패턴 상에 배치될 수 있다. 반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극;
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 및
    상기 제2 전극 하부에 배치되는 반사층;을 포함하고,
    상기 제2 도전형 반도체층은, 제1 서브층; 및 상기 제1 서브층과 상기 활성층 사이에 배치되며, 상기 제1 서브층의 알루미늄(Al) 조성보다 높은 알루미늄 조성을 갖는 제2 서브층;을 포함하고,
    상기 반사층은 상기 제2 서브층의 저면에 접하고,
    상기 제2 전극은 상기 제1 서브층과 접하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 서브층 및 상기 제2 서브층은 알루미늄(Al)과 갈륨(Ga)을 포함하고, Al과 Ga을 포함하는 계에서 상기 제1 서브층의 Al 조성은 30% 내지 50% 이고, 상기 제2 서브층의 Al 조성은 50% 내지 80%인 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 서브층 및 상기 제2 서브층의 Al 조성은 상기 제2 전극에서 상기 제1 도전형 반도체층으로 향하는 방향으로 점진적으로 증가하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 서브층의 Al 조성과 상기 제1 서브층의 Al 조성의 비는 1:0.375 내지 1:1 인 반도체 소자.
  5. 제1항에 있어서,
    상기 반도체 구조물은,
    상기 제2 도전형 반도체층, 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 리세스를 더 포함하고,
    상기 제1 전극은 상기 리세스 내에 배치되고,
    상기 반사층 및 상기 제2 전극은 상기 리세스를 감싸도록 배치되는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 서브층은 상기 제2 서브층의 저면 일부에 배치되고,
    상기 제1 서브층의 측면은 상기 제2 서브층의 저면과 접하고,
    상기 제2 전극은 상기 제1 서브층의 하부에 배치되고,
    상기 반사층은 상기 제2 전극의 측면 및 상기 제2 전극의 저면에 접하게 배치되는 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 서브층의 면적은 상기 제2 서브층의 면적과 면적 비가 1:1.01 내지 1:1.5이고,
    상기 제1 전극의 면적은 상기 제2 전극의 면적과 면적 비가 1:3.88 내지 1:5.8이고,
    상기 반사층의 면적은 상기 제2 전극의 면적과 면적 비가 1:2.4 내지 1:3.6인 반도체 소자.
  8. 제1항에 있어서,
    상기 반도체 구조물 및 상기 반사층 하부에 배치되는 제1 절연층;
    상기 제1 전극과 전기적으로 연결된 제1 도전층;
    상기 반사층과 전기적으로 연결되고 상기 제1 도전층 상에 배치되는 제2 도전층;
    상기 제1 도전층과 상기 제2 도전층 사이에 배치되는 제2 절연층;
    상기 제2 도전층 하부에 배치되는 접합층; 및
    상기 접합층 하부에 배치되는 기판;을 더 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 반사층은 상기 제1 서브층의 저면에서 상기 제2 서브층의 저면을 향해 연장되는 반도체 소자.
  10. 제1항에 있어서,
    상기 반사층은 상기 제1 서브층의 측면에 접하고 상기 제1 서브층을 감싸는 반도체 소자.
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