WO2019188175A1 - デッドロック回避方法、デッドロック回避装置 - Google Patents

デッドロック回避方法、デッドロック回避装置 Download PDF

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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F15/163—Interprocessor communication
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/40—Transformation of program code
    • G06F8/41—Compilation

Definitions

  • the present disclosure relates to a deadlock avoidance method and a deadlock avoidance device that avoid a deadlock in a processor that executes a program described in a graph structure.
  • Patent Document 1 discloses a method for avoiding a deadlock that occurs with interrupt processing.
  • Patent Document 1 discloses that a deadlock is avoided in a processor system that performs processing on a coprocessor by interrupt processing during execution of a coprocessor instruction.
  • Patent Document 1 it is not possible to avoid a deadlock unique to a processor that operates by dividing a program into data and processing into a graph structure and reading it.
  • This disclosure is intended to provide a deadlock avoidance method and a deadlock avoidance device that avoid a deadlock in a processor that executes a program described in a graph structure.
  • the present disclosure relates to a deadlock avoidance method for avoiding a deadlock in a processor that executes a program described in a graph structure.
  • a program having a graph structure an input / output buffer loops in units of buffers and apparently becomes a deadlock.
  • a process start node for starting the process at the provisional deadlock point is specified, and a start specifying process for specifying a series of processes to be started from the process start node is executed.
  • the present disclosure also relates to a deadlock avoidance device that avoids deadlock in a processor that executes a program described in a graph structure.
  • a program having a graph structure an input / output buffer is looped in units of buffers and apparently deadlocks.
  • the deadlock elimination unit identifies a process start node that starts processing at the provisional deadlock location, and executes a start identification process that identifies a series of processes to be started from the process start node.
  • FIG. 1 is a diagram for explaining parallel processing which is a premise of the present embodiment.
  • FIG. 2 is a diagram showing a system configuration example for executing the parallel processing shown in FIG.
  • FIG. 3 is a diagram illustrating a configuration example of the DFP used in FIG.
  • FIG. 4 is a diagram for explaining a functional configuration example of the compiler.
  • FIG. 5 is a diagram for explaining an example of deadlock avoidance.
  • FIG. 6 is a diagram for explaining an example of deadlock avoidance.
  • FIG. 7 is a diagram for explaining an example of deadlock avoidance.
  • FIG. 8 is a diagram for explaining an example of deadlock avoidance.
  • FIG. 1A shows program code described in a graph structure
  • FIG. 1B shows the state of a thread
  • FIG. 1C shows the state of parallel processing. .
  • the program to be processed in this embodiment has a graph structure in which data and processing are divided. This graph structure maintains the task parallelism and graph parallelism of the program.
  • Parallel execution as shown in FIG. 1C can be performed on a large number of threads shown in FIG. 1B by dynamic register placement and thread scheduling by hardware. By dynamically allocating register resources during execution, a plurality of threads can be executed in parallel for different instruction streams.
  • a data processing system 2 which is a system configuration example including a DFP (Data Flow Processor) 10 as an accelerator for performing dynamic register placement and thread scheduling, will be described with reference to FIG.
  • DFP Data Flow Processor
  • the data processing system 2 includes a DFP 10, an event handler 20, a host CPU 21, a ROM 22, a RAM 23, an external interface 24, and a system bus 25.
  • the host CPU 21 is an arithmetic unit that mainly performs data processing.
  • the host CPU 21 supports the OS.
  • the event handler 20 is a part that generates an interrupt process.
  • ROM 22 is a read-only memory.
  • the RAM 23 is a read / write memory.
  • the external interface 24 is an interface for exchanging information with the outside of the data processing system 2.
  • the system bus 25 is for transmitting and receiving information between the DFP 10, the host CPU 21, the ROM 22, the RAM 23, and the external interface 24.
  • the DFP 10 is positioned as an individual master provided to cope with the heavy computation load of the host CPU 21.
  • the DFP 10 is configured to support the interrupt generated by the event handler 20.
  • the DFP 10 includes a command unit 12, a thread scheduler 14, an execution core 16, and a memory subsystem 18.
  • the command unit 12 is configured to be able to communicate information with the config interface.
  • the command unit 12 also functions as a command buffer.
  • the thread scheduler 14 is a part that schedules processing of a large number of threads as exemplified in FIG.
  • the thread scheduler 14 can perform scheduling across threads.
  • the execution core 16 has four processing elements, PE # 0, PE # 1, PE # 2, and PE # 3.
  • the execution core 16 has a number of pipelines that can be scheduled independently.
  • the memory subsystem 18 includes an arbiter 181, an L1 cache 18a, and an L2 cache 18b.
  • the memory subsystem 18 is configured to allow information communication between the system bus interface and the ROM interface.
  • a compiler 50 as an example of the deadlock avoidance device of the present disclosure will be described with reference to FIG.
  • the embodiment of the deadlock avoidance device according to the present disclosure is not limited to the compiler 50, and if the program described in the graph structure illustrated in FIG.
  • the compiler 50 includes a graph structure analysis unit 501 and a deadlock elimination unit 502 as functional components.
  • the graph structure analysis unit 501 is a part for extracting a provisional deadlock portion where an input / output buffer loops in buffer units and apparently becomes a deadlock in a program described in a graph structure.
  • the graph structure analysis unit 501 extracts a location as shown in FIG. 5 as a temporary deadlock location where the input / output buffer loops in buffer units and apparently becomes a deadlock (graph structure analysis step).
  • the deadlock elimination unit 502 is a part for eliminating deadlock at the provisional deadlock location.
  • the deadlock elimination unit 502 identifies a process start node that starts processing at the provisional deadlock location, and executes a start identification process that identifies a series of processes to be started from the process start node (deadlock resolution step). .
  • the deadlock canceling unit 502 executes the start specifying process, so that the deadlock state is canceled and the process illustrated in FIG. 6 can be performed.
  • start instruction information for the function start node func1 is added so that the process starts from the process start node func1.
  • a kick command is used as the start instruction information.
  • process order information for instructing the order of the process is given so as to start the process from func1, which is the process start node.
  • the present embodiment is a deadlock avoidance method for avoiding a deadlock in a processor that executes a program described in a graph structure.
  • the input / output buffer is a buffer unit.
  • a graph structure analysis step for extracting a provisional deadlock portion that loops and becomes an apparent deadlock, and a deadlock elimination step for eliminating a deadlock at the provisional deadlock portion are provided.
  • a process start node for starting the process at the provisional deadlock point is specified, and a start specifying process for specifying a series of processes to be started from the process start node is executed.
  • a device If considered as a device, it is a deadlock avoidance device that avoids deadlock in a processor that executes a program described in a graph structure.
  • a graph structure analysis unit 501 that extracts a provisional deadlock location that becomes a deadlock, and a deadlock elimination unit 502 that eliminates a deadlock at the provisional deadlock location.
  • the deadlock elimination unit 502 identifies a process start node that starts processing at the provisional deadlock location, and executes a start identification process that identifies a series of processes to be started from the process start node.
  • start instruction information for the process start node can be given so as to start the process from the process start node.
  • the deadlock elimination unit 502 can give start instruction information to the process start node so that the start specifying process starts the process from the process start node.
  • the deadlock elimination unit 502 can add processing order information that instructs the processing order so that the processing is started from the processing start node in the start specifying processing. In this way, by adding the processing order information, the processing order can be specified, and parallel processing becomes possible.

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Abstract

グラフ構造のプログラムを実行するプロセッサにおいて、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所を抽出するグラフ構造解析部（５０１）と、暫定デッドロック箇所におけるデッドロックを解消するデッドロック解消部（５０２）と、を備える。デッドロック解消部（５０２）は、暫定デッドロック箇所において処理を開始する処理開始ノードを特定し、処理開始ノードから一連の処理が開始されるように特定する開始特定処理を実行する。

Description

デッドロック回避方法、デッドロック回避装置 関連出願の相互参照
　本出願は、2018年3月30日に出願された日本国特許出願2018-068429号に基づくものであって、その優先権の利益を主張するものであり、その特許出願の全ての内容が、参照により本明細書に組み込まれる。
　本開示は、グラフ構造で記述されたプログラムを実行するプロセッサにおけるデッドロックを回避するデッドロック回避方法及びデッドロック回避装置に関する。
　プログラムにおいて、２つ以上の処理単位が互いの処理終了を待ち、結果としてどの処理も先に進めなくなってしまうデッドロックを回避するため、デッドロックが発生する場面に応じたデッドロック回避方法が提案されている。下記特許文献１では、割り込み処理に伴って発生するデッドロックを回避する方法が開示されている。
国際公開第２０１２／１２０５７３号
　特許文献１では、コプロセッサ命令の実行中に割り込み処理によってコプロセッサに対して処理を行うプロセッサシステムにおいて、デッドロックを回避することについては開示がある。
　しかしながら、特許文献１に記載の発明では、プログラムをデータと処理とに分割してグラフ構造とし、それを読み込むことで動作するプロセッサ特有のデッドロックを回避することはできない。
　本開示は、グラフ構造で記述されたプログラムを実行するプロセッサにおいてデッドロックを回避するデッドロック回避方法及びデッドロック回避装置を提供することを目的とする。
　本開示は、グラフ構造で記述されたプログラムを実行するプロセッサにおけるデッドロックを回避するデッドロック回避方法であって、グラフ構造のプログラムにおいて、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所を抽出するグラフ構造解析ステップと、暫定デッドロック箇所におけるデッドロックを解消するデッドロック解消ステップと、を備えている。デッドロック解消ステップにおいて、暫定デッドロック箇所において処理を開始する処理開始ノードを特定し、処理開始ノードから一連の処理が開始されるように特定する開始特定処理を実行する。
　また本開示は、グラフ構造で記述されたプログラムを実行するプロセッサにおけるデッドロックを回避するデッドロック回避装置であって、グラフ構造のプログラムにおいて、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所を抽出するグラフ構造解析部と、暫定デッドロック箇所におけるデッドロックを解消するデッドロック解消部と、を備えている。デッドロック解消部は、暫定デッドロック箇所において処理を開始する処理開始ノードを特定し、処理開始ノードから一連の処理が開始されるように特定する開始特定処理を実行する。
　処理開始ノードを特定し、その処理開始ノードから一連の処理が開始するように処理することで、入出力バッファがバッファ単位でループしている場合であっても、適切な処理準を定義することができ、見かけ上のデッドロックを回避して並列実行することができる。
図１は、本実施形態の前提となる並列処理について説明するための図である。 図２は、図１に示される並列処理を実行するためのシステム構成例を示す図である。 図３は、図２に用いられるＤＦＰの構成例を示す図である。 図４は、コンパイラの機能的な構成例を説明するための図である。 図５は、デッドロック回避の一例を説明するための図である。 図６は、デッドロック回避の一例を説明するための図である。 図７は、デッドロック回避の一例を説明するための図である。 図８は、デッドロック回避の一例を説明するための図である。
　以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
　図１（Ａ）は、グラフ構造で記述されたプログラムコードを示しており、図１（Ｂ）は、スレッドの状態を示しており、図１（Ｃ）は、並列処理の状況を示している。
　図１（Ａ）に示されるように、本実施形態が処理対象とするプログラムは、データと処理とが分割されているグラフ構造を有している。このグラフ構造は、プログラムのタスク並列性、グラフ並列性を保持している。
　図１（Ａ）に示されるプログラムコードに対して、コンパイラによる自動ベクトル化とグラフ構造の抽出を行うと、図１（Ｂ）に示されるような大量のスレッドを生成することができる。
　図１（Ｂ）に示される多量のスレッドに対して、ハードウェアによる動的レジスタ配置とスレッド・スケジューリングにより、図１（Ｃ）に示されるような並列実行を行うことができる。実行中にレジスタ資源を動的配置することで、異なる命令ストリームに対しても複数のスレッドを並列実行することができる。
　続いて図２を参照しながら、動的レジスタ配置及びスレッド・スケジューリングを行うアクセラレータとしてのＤＦＰ（Ｄａｔａ　Ｆｌｏｗ　Ｐｒｏｃｅｓｓｏｒ）１０を含むシステム構成例である、データ処理システム２を説明する。
　データ処理システム２は、ＤＦＰ１０と、イベントハンドラ２０と、ホストＣＰＵ２１と、ＲＯＭ２２と、ＲＡＭ２３と、外部インターフェイス２４と、システムバス２５と、を備えている。ホストＣＰＵ２１は、データ処理を主として行う演算装置である。ホストＣＰＵ２１は、ＯＳをサポートしている。イベントハンドラ２０は、割り込み処理を生成する部分である。
　ＲＯＭ２２は、読込専用のメモリである。ＲＡＭ２３は、読み書き用のメモリである。外部インターフェイス２４は、データ処理システム２外と情報授受を行うためのインターフェイスである。システムバス２５は、ＤＦＰ１０と、ホストＣＰＵ２１と、ＲＯＭ２２と、ＲＡＭ２３と、外部インターフェイス２４との間で情報の送受信を行うためのものである。
　ＤＦＰ１０は、ホストＣＰＵ２１の重い演算負荷に対処するために設けられている個別のマスタとして位置づけられている。ＤＦＰ１０は、イベントハンドラ２０が生成した割り込みをサポートするように構成されている。
　続いて図３を参照しながら、ＤＦＰ１０について説明する。図３に示されるように、ＤＦＰ１０は、コマンドユニット１２と、スレッドスケジューラ１４と、実行コア１６と、メモリサブシステム１８と、を備えている。
　コマンドユニット１２は、コンフィグ・インターフェイスとの間で情報通信可能なように構成されている。コマンドユニット１２は、コマンドバッファとしても機能している。
　スレッドスケジューラ１４は、図１（Ｂ）に例示されるような多量のスレッドの処理をスケジューリングする部分である。スレッドスケジューラ１４は、スレッドを跨いだスケジューリングを行うことが可能である。
　実行コア１６は、４つのプロセッシングエレメントである、ＰＥ＃０と、ＰＥ＃１と、ＰＥ＃２と、ＰＥ＃３と、を有している。実行コア１６は、独立してスケジューリング可能な多数のパイプラインを有している。
　メモリサブシステム１８は、アービタ１８１と、Ｌ１キャッシュ１８ａと、Ｌ２キャッシュ１８ｂと、を有している。メモリサブシステム１８は、システム・バス・インターフェイス及びＲＯＭインターフェイスとの間で情報通信可能なように構成されている。
　続いて、図４を参照しながら、本開示のデッドロック回避装置の一例としてのコンパイラ５０について説明する。本開示のデッドロック回避装置の実施形態はコンパイラ５０に限られるものではなく、図１（Ａ）に例示されるグラフ構造で記述されたプログラムをスレッドに展開するものであれば、図２に示されるようなデータ処理システム２や、図３に示されるようなＤＦＰ１０に実装されてもよい。
　コンパイラ５０は、機能的な構成要素として、グラフ構造解析部５０１と、デッドロック解消部５０２と、を有している。
　グラフ構造解析部５０１は、グラフ構造で記述されたプログラムにおいて、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所を抽出する部分である。
　図５に示されるような処理を参照しながら説明する。図５に示される処理では、ｂｕｆ０のデータを用いてｆｕｎｃ１［０］の処理が実行され、その実行結果がｂｕｆ１［０］に保持される。続いて、ｂｕｆ１［０］のデータを用いてｆｕｎｃ２［０］の処理が実行され、その実行結果がｂｕｆ２［０］に保持される。続いて、ｂｕｆ２［０］のデータを用いてｆｕｎｃ１［１］の処理が実行され、その実行結果がｂｕｆ１［１］に保持される。続いて、ｂｕｆ１［１］のデータを用いてｆｕｎｃ２［１］の処理が実行され、その実行結果がｂｕｆ２［１］に保持される。この処理をＮ回行い、最後の計算結果ｆｕｎｃ２［Ｎ］を最終出力とする。
　並列実行可能なプロセッサ向けでこのような処理を実現しようとすると、図５のバッファ部分に着目することになり、ｂｕｆ２とｂｕｆ１との間でデッドロックが発生しているように見えるため、並列処理を実行するこができない。
　しかしながら、上記説明したように、処理の記述を適切に行い、バッファのインデックスを変更することで、図６に示されるようなデッドロックを回避した処理が可能となる。そこで、グラフ構造解析部５０１は、図５に示されるような箇所を、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所として抽出する（グラフ構造解析ステップ）。
　デッドロック解消部５０２は、暫定デッドロック箇所におけるデッドロックを解消する部分である。デッドロック解消部５０２は、暫定デッドロック箇所において処理を開始する処理開始ノードを特定し、処理開始ノードから一連の処理が開始されるように特定する開始特定処理を実行する（デッドロック解消ステップ）。このようにデッドロック解消部５０２が開始特定処理を実行することで、デッドロック状態を解消し、図６に例示するような処理が可能となる。
　開始特定処理の一例としては、図７に示されるように、開始特定処理において、処理開始ノードであるｆｕｎｃ１から処理を開始するように、処理開始ノードであるｆｕｎｃ１に対する開始指示情報を付与する。開始指示情報としては、ｋｉｃｋコマンドが用いられる。
　開始特定処理の別例としては、図８に示されるように、開始特定処理において、処理開始ノードであるｆｕｎｃ１から処理を開始するように、処理の順番を指示する処理順番情報を付与する。
　上記したように本実施形態は、グラフ構造で記述されたプログラムを実行するプロセッサにおけるデッドロックを回避するデッドロック回避方法であって、グラフ構造で記述されたプログラムにおいて、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所を抽出するグラフ構造解析ステップと、暫定デッドロック箇所におけるデッドロックを解消するデッドロック解消ステップと、を備えている。デッドロック解消ステップにおいて、暫定デッドロック箇所において処理を開始する処理開始ノードを特定し、処理開始ノードから一連の処理が開始されるように特定する開始特定処理を実行する。
　装置として捉えれば、グラフ構造で記述されたプログラムを実行するプロセッサにおけるデッドロックを回避するデッドロック回避装置であって、グラフ構造で記述されたプログラムにおいて、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所を抽出するグラフ構造解析部５０１と、暫定デッドロック箇所におけるデッドロックを解消するデッドロック解消部５０２と、を備えている。デッドロック解消部５０２は、暫定デッドロック箇所において処理を開始する処理開始ノードを特定し、処理開始ノードから一連の処理が開始されるように特定する開始特定処理を実行する。
　処理開始ノードを特定し、その処理開始ノードから一連の処理が開始するように処理することで、入出力バッファがバッファ単位でループしている場合であっても、適切な処理準を定義することができ、見かけ上のデッドロックを回避して並列実行することができる。
　図７を参照しながら説明したように、デッドロック回避方法では、開始特定処理において、処理開始ノードから処理を開始するように、処理開始ノードに対する開始指示情報を付与することができる。同様に、デッドロック回避装置では、デッドロック解消部５０２が、前記開始特定処理において、前記処理開始ノードから処理を開始するように、前記処理開始ノードに対する開始指示情報を付与することができる。このように、開始指示情報を付与することで、処理開始ノードを特定することができ、並列処理が可能となる。
　図８を参照しながら説明したように、デッドロック回避方法では、開始特定処理において、処理開始ノードから処理を開始するように、処理の順番を指示する処理順番情報を付与することができる。同様に、デッドロック回避装置では、デッドロック解消部５０２は、開始特定処理において、処理開始ノードから処理を開始するように、処理の順番を指示する処理順番情報を付与することができる。このように、処理順番情報を付与することで、処理順番を特定することができ、並列処理が可能となる。
　以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

Claims (6)

  1. 　グラフ構造で記述されたプログラムを実行するプロセッサにおけるデッドロックを回避するデッドロック回避方法であって、
    　グラフ構造で記述されたプログラムにおいて、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所を抽出するグラフ構造解析ステップと、
    　前記暫定デッドロック箇所におけるデッドロックを解消するデッドロック解消ステップと、を備え、
    　前記デッドロック解消ステップにおいて、
    　前記暫定デッドロック箇所において処理を開始する処理開始ノードを特定し、
    　前記処理開始ノードから一連の処理が開始されるように特定する開始特定処理を実行する、デッドロック回避方法。
  2. 　請求項１に記載のデッドロック回避方法であって、
    　前記開始特定処理において、前記処理開始ノードから処理を開始するように、前記処理開始ノードに対する開始指示情報を付与する、デッドロック回避方法。
  3. 　請求項１に記載のデッドロック回避方法であって、
    　前記開始特定処理において、前記処理開始ノードから処理を開始するように、処理の順番を指示する処理順番情報を付与する、デッドロック回避方法。
  4. 　グラフ構造で記述されたプログラムを実行するプロセッサにおけるデッドロックを回避するデッドロック回避装置であって、
    　グラフ構造で記述されたプログラムにおいて、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所を抽出するグラフ構造解析部（５０１）と、
    　前記暫定デッドロック箇所におけるデッドロックを解消するデッドロック解消部（５０２）と、を備え、
    　前記デッドロック解消部は、
    　前記暫定デッドロック箇所において処理を開始する処理開始ノードを特定し、
    　前記処理開始ノードから一連の処理が開始されるように特定する開始特定処理を実行する、デッドロック回避装置。
  5. 　請求項４に記載のデッドロック回避装置であって、
    　前記デッドロック解消部は、前記開始特定処理において、前記処理開始ノードから処理を開始するように、前記処理開始ノードに対する開始指示情報を付与する、デッドロック回避装置。
  6. 　請求項４に記載のデッドロック回避装置であって、
    　前記デッドロック解消部は、前記開始特定処理において、前記処理開始ノードから処理を開始するように、処理の順番を指示する処理順番情報を付与する、デッドロック回避装置。
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