WO2019123109A1 - 半導体装置 - Google Patents

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insulating layer
film
semiconductor
transistor
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肥塚純一
神長正美
島行徳
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株式会社半導体エネルギー研究所
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    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • One embodiment of the present invention relates to a semiconductor device.
  • One embodiment of the present invention relates to a display device.
  • One embodiment of the present invention relates to a method for manufacturing a semiconductor device or a display device.
  • a semiconductor device generally refers to a device that can function by utilizing semiconductor characteristics.
  • An oxide semiconductor using a metal oxide has attracted attention as a semiconductor material applicable to a transistor.
  • a plurality of oxide semiconductor layers are stacked, and among the plurality of oxide semiconductor layers, the oxide semiconductor layer to be a channel contains indium and gallium, and the ratio of indium is the ratio of gallium
  • the field effect mobility (simply referred to as mobility or ⁇ FE in some cases) is increased by making the size larger than that.
  • a metal oxide that can be used for the semiconductor layer can be formed by a sputtering method or the like, and thus can be used for a semiconductor layer of a transistor included in a large display device.
  • a metal oxide since it is possible to improve and use part of a production facility of a transistor using polycrystalline silicon or amorphous silicon, facility investment can be suppressed.
  • a transistor using a metal oxide since a transistor using a metal oxide has higher field effect mobility than a case where amorphous silicon is used, a high-performance display device provided with a driver circuit can be realized.
  • Patent Document 2 has a low resistance region including, as a dopant, at least one of the group consisting of aluminum, boron, gallium, indium, titanium, silicon, germanium, tin, and lead in a source region and a drain region.
  • a thin film transistor to which an oxide semiconductor film is applied is disclosed.
  • An object of one embodiment of the present invention is to provide a semiconductor device with favorable electrical characteristics. Another object is to provide a semiconductor device with stable electrical characteristics. Alternatively, an object of one embodiment of the present invention is to provide a highly reliable semiconductor device.
  • One embodiment of the present invention is a semiconductor device including a first insulating layer, a second insulating layer, a third insulating layer, a semiconductor layer, and a first conductive layer.
  • the second insulating layer is located on the first insulating layer and has an island shape.
  • the semiconductor layer has a portion in contact with the top surface of the second insulating layer and a portion in contact with the top surface of the first insulating layer, and has an island shape.
  • the third insulating layer and the first conductive layer are stacked over the semiconductor layer in this order.
  • the second insulating layer is provided in a region where at least the first conductive layer and the semiconductor layer overlap.
  • the semiconductor layer extends outward beyond the pair of ends of the second insulating layer in the channel length direction, and is positioned inside the pair of ends of the second insulating layer in the channel width direction.
  • the semiconductor layer contains a metal oxide
  • the first insulating layer contains a metal oxide or nitride
  • the second insulating layer and the third insulating layer contain an oxide.
  • the second conductive layer and the third conductive layer are provided apart from each other with the second insulating layer interposed therebetween, and are in contact with the semiconductor layer in a region where the second insulating layer is not provided. Is preferred.
  • the fourth insulating layer covers the second insulating layer, the semiconductor layer, the third insulating layer, and the first conductive layer, and in the region where the second insulating layer is not provided, the upper surface of the semiconductor layer It is preferable to have a portion in contact with a portion and a portion in contact with the first insulating layer outside the end portion of the semiconductor layer.
  • the fourth insulating layer preferably contains metal oxide or nitride.
  • the fourth insulating layer preferably contains silicon nitride or aluminum nitride.
  • the first insulating layer preferably contains silicon nitride or aluminum oxide.
  • the fourth conductive layer preferably includes a region overlapping with all of the semiconductor layer, the first conductive layer, and the second insulating layer.
  • the fifth insulating layer be provided in a region where the semiconductor layer is not provided and in which the second conductive layer and the fourth conductive layer overlap. At this time, it is preferable that the fifth insulating layer be located on the same surface as the second insulating layer and contain the same material as the second insulating layer.
  • a metal oxide layer is preferably provided between the third insulating layer and the first conductive layer.
  • the metal oxide layer and the semiconductor layer preferably contain the same metal element.
  • the metal oxide layer preferably contains aluminum or hafnium.
  • a semiconductor device with favorable electrical characteristics can be provided.
  • a semiconductor device with stable electrical characteristics can be provided.
  • a highly reliable display device can be provided.
  • FIG. 2 is a cross-sectional view of a display device.
  • FIG. 2 is a cross-sectional view of a display device.
  • 6A and 6B are a block diagram and a circuit diagram of a display device.
  • FIG. 14 is a circuit diagram of a display device.
  • Configuration example of display module Configuration example of an electronic device. Configuration example of an electronic device. Configuration example of an electronic device. The electrical property of the transistor based on an Example.
  • the functions of the source and the drain of the transistor may be interchanged when employing transistors of different polarities or when the direction of current changes in circuit operation. Therefore, the terms source and drain can be used interchangeably.
  • the term “electrically connected” includes the case where they are connected via "something having an electrical function".
  • the “thing having an electrical function” is not particularly limited as long as it can transmit and receive electrical signals between connection targets.
  • “those having some electrical action” include electrodes, wirings, switching elements such as transistors, resistance elements, inductors, capacitors, elements having various other functions, and the like.
  • membrane and the term “layer” can be interchanged with each other.
  • conductive layer and “insulating layer” may be interchangeable with the terms “conductive film” and “insulating film” in some cases.
  • an off-state current is a drain current when the transistor is in an off state (also referred to as a non-conduction state or a cutoff state) unless otherwise specified.
  • an off state in the n-channel transistor, the voltage V gs between the gate and the source is lower than the threshold voltage V th (in the p-channel transistor, higher than V th ) unless otherwise specified.
  • a display panel which is one mode of a display device has a function of displaying (outputting) an image or the like on a display surface.
  • the display panel is an aspect of the output device.
  • a substrate in which a connector such as a flexible printed circuit (FPC) or a TCP (Tape Carrier Package) is attached to a substrate of a display panel, or an IC by a COG (chip on glass) method or the like on a substrate What was implemented may be called a display panel module, a display module, or simply a display panel or the like.
  • a connector such as a flexible printed circuit (FPC) or a TCP (Tape Carrier Package) is attached to a substrate of a display panel, or an IC by a COG (chip on glass) method or the like on a substrate
  • COG chip on glass
  • a touch panel which is an aspect of a display device has a function of displaying an image or the like on a display surface, and a touch or touch of a detected object such as a finger or a stylus on the display surface. And a function as a touch sensor to detect. Therefore, the touch panel is an aspect of the input / output device.
  • the touch panel can also be called, for example, a display panel with a touch sensor (or a display device) or a display panel with a touch sensor function (or a display device).
  • the touch panel can also be configured to have a display panel and a touch sensor panel. Alternatively, the inside or the surface of the display panel may have a function as a touch sensor.
  • a touch panel module one in which a connector or an IC is mounted on a substrate of a touch panel may be referred to as a touch panel module, a display module, or simply a touch panel or the like.
  • Embodiment 1 the semiconductor device of one embodiment of the present invention, a display device, and a manufacturing method thereof will be described.
  • a semiconductor layer in which a channel is formed, a gate insulating layer (also referred to as a third insulating layer) over the semiconductor layer, and a gate electrode over the gate insulating layer are formed over a formation surface.
  • the semiconductor layer preferably includes a metal oxide exhibiting semiconductor characteristics (hereinafter, also referred to as an oxide semiconductor).
  • the top surfaces of the gate electrode and the gate insulating layer preferably have substantially the same shape.
  • the gate electrode and the gate insulating layer are preferably processed so that the side surfaces are continuous.
  • the conductive film can be formed by performing processing using the same etching mask.
  • the gate insulating layer may be formed by processing the insulating film using the previously processed gate electrode as a hard mask.
  • the semiconductor layer includes a channel formation region in which a channel can be formed and a pair of low resistance regions functioning as a source region and a drain region.
  • the channel formation region is a region overlapping with the gate electrode in the semiconductor layer.
  • the pair of low resistance regions is provided to sandwich the channel formation region and has lower resistance than the channel formation region.
  • the channel length direction of a transistor refers to one of the directions parallel to a straight line connecting the source region and the drain region at the shortest distance. That is, the channel length direction corresponds to one of the directions of the current flowing through the semiconductor layer when the transistor is in the on state.
  • the channel width direction refers to a direction orthogonal to the channel length direction. Note that depending on the structure and shape of the transistor, the channel length direction and the channel width direction may not be fixed to one.
  • an island-shaped insulating layer (also referred to as a second insulating layer) containing an oxide is preferably provided in contact with the lower surface of the semiconductor layer.
  • the second insulating layer containing an oxide be provided in contact with a portion to be a channel formation region of the semiconductor layer and not to be a portion to be a low resistance region.
  • the low-resistance region is a region having more oxygen vacancies than the channel formation region, so carriers are easily generated, and the low-resistance region can be more effectively achieved.
  • the surface of the low-resistance region of the semiconductor layer is provided in contact with an insulating layer containing nitride (also referred to as a fourth insulating layer).
  • an insulating layer containing nitride also referred to as a fourth insulating layer.
  • the fourth insulating layer is preferably provided to cover the first conductive layer.
  • the fourth insulating layer can be formed so as not to contact the portion where the first conductive layer of the semiconductor layer is provided, that is, the channel formation region but to contact only the portion other than the channel formation region. As a result, it is possible to form a low resistance region with low resistance in a self-aligned manner.
  • nitride As the nitride, it is particularly preferable to use, for example, a nitride of a semiconductor material such as silicon nitride or gallium nitride, or a metal nitride such as aluminum nitride.
  • silicon nitride it is more preferable to use silicon nitride containing hydrogen. Since silicon nitride has a blocking property to hydrogen and oxygen, both the diffusion of hydrogen from the outside to the semiconductor layer and the desorption of oxygen from the semiconductor layer to the outside can be prevented, and a highly reliable transistor is realized. it can.
  • metal nitride it is particularly preferable to contain aluminum.
  • an aluminum nitride film formed by reactive sputtering using aluminum as a sputtering target and a gas containing nitrogen as a film forming gas can appropriately control the flow rate of nitrogen gas with respect to the total flow rate of the film forming gas.
  • the film can have extremely high insulation and very high blocking ability to hydrogen and oxygen. Therefore, by providing an insulating film containing such a metal nitride in contact with the semiconductor layer, not only the resistance of the semiconductor layer can be reduced, but also oxygen is desorbed from the semiconductor layer, and hydrogen is diffused into the semiconductor layer. Can be suitably prevented.
  • the thickness of the insulating layer containing the aluminum nitride is preferably 5 nm or more. Even with such a thin film, it is possible to achieve both the high blocking property to hydrogen and oxygen and the function of reducing the resistance of the semiconductor layer.
  • the thickness of the insulating layer may be any thickness, it is preferably 500 nm or less, preferably 200 nm or less, more preferably 50 nm or less in consideration of productivity.
  • the second insulating layer has an island shape. Further, under the second insulating layer, an insulating layer (also referred to as a first insulating layer) which has high blocking ability to water, hydrogen, and oxygen is preferably provided.
  • a first insulating layer metal oxides or nitrides described above can be used.
  • the metal oxide it is particularly preferable to contain a material having a high blocking property to hydrogen and oxygen, such as aluminum oxide and hafnium oxide.
  • the first insulating layer and the fourth insulating layer be in contact with each other outside the island-shaped semiconductor layer and the island-shaped second insulating layer.
  • the semiconductor layer and the second insulating layer are preferably surrounded (sealed) by the first insulating layer and the fourth insulating layer.
  • FIG. 1A is a top view of the transistor 100
  • FIG. 1B corresponds to a cross-sectional view of a cross section taken along dashed-dotted line A1-A2 in FIG. 1A
  • FIG. 1A corresponds to a cross-sectional view taken along a dashed-dotted line B1-B2 shown in FIG.
  • FIG. 1A some of components of the transistor 100 (a gate insulating layer or the like) are omitted.
  • the direction of the dashed dotted line A1-A2 corresponds to the channel length direction
  • the direction of the dashed dotted line B1-B2 corresponds to the channel width direction.
  • FIG. 1A some of the components are omitted in the drawings as well.
  • the transistor 100 is provided over the substrate 102 and includes an insulating layer 103, an insulating layer 104, a semiconductor layer 108, an insulating layer 110, a metal oxide layer 114, a conductive layer 112, an insulating layer 116, an insulating layer 118, and the like.
  • the insulating layer 104 is provided over the insulating layer 103, and the semiconductor layer 108 is provided in contact with the upper surfaces of the insulating layer 103 and the insulating layer 104.
  • the insulating layer 110, the metal oxide layer 114, and the conductive layer 112 are stacked in this order to cover part of the semiconductor layer 108.
  • the insulating layer 116 is provided to cover the insulating layer 104, the top and side surfaces of the semiconductor layer 108, the side surface of the insulating layer 110, the side surface of the metal oxide layer 114, and the top and side surfaces of the conductive layer 112.
  • the insulating layer 118 is provided to cover the insulating layer 116.
  • a part of the conductive layer 112 functions as a gate electrode.
  • a part of the insulating layer 110 functions as a gate insulating layer.
  • the transistor 100 is a so-called top gate transistor in which a gate electrode is provided over the semiconductor layer 108.
  • the semiconductor layer 108 preferably contains a metal oxide.
  • the semiconductor layer 108 is made of indium, M (M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, It is preferable to have zinc and one or more selected from hafnium, tantalum, tungsten, or magnesium.
  • M is preferably aluminum, gallium, yttrium or tin.
  • an oxide containing indium, gallium, and zinc is preferably used as the semiconductor layer 108.
  • the semiconductor layer 108 may have a stacked structure in which layers different in composition, layers different in crystallinity, or layers different in impurity concentration are stacked.
  • the semiconductor layer 108 includes a region overlapping with the conductive layer 112 and a low-resistance region 108 n sandwiching the region.
  • An insulating layer 116 is provided in contact with the region 108 n.
  • a region of the semiconductor layer 108 which overlaps with the conductive layer 112 functions as a channel formation region of the transistor 100.
  • the region 108 n functions as a source region or a drain region of the transistor 100.
  • the transistor 100 may include the conductive layer 120 a and the conductive layer 120 b over the insulating layer 118.
  • the conductive layer 120a and the conductive layer 120b function as a source electrode or a drain electrode.
  • the conductive layer 120 a and the conductive layer 120 b are electrically connected to the region 108 n through the opening 141 a or the opening 141 b provided in the insulating layer 118 and the insulating layer 116, respectively.
  • the top surface shapes of the conductive layer 112, the metal oxide layer 114, and the insulating layer 110 substantially match each other.
  • the top surface shapes substantially match means that at least a part of the contours overlap between the stacked layers and the layers.
  • the outlines do not overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer.
  • the metal oxide layer 114 located between the insulating layer 110 and the conductive layer 112 functions as a barrier film that prevents oxygen contained in the insulating layer 110 from diffusing to the conductive layer 112 side. Further, the metal oxide layer 114 also functions as a barrier film which prevents hydrogen or water contained in the conductive layer 112 from diffusing to the insulating layer 110 side.
  • a material that is less permeable to oxygen and hydrogen than at least the insulating layer 110 can be used.
  • the metal oxide layer 114 With the metal oxide layer 114, diffusion of oxygen from the insulating layer 110 to the conductive layer 112 can be prevented even in the case where a material such as aluminum or copper which readily absorbs oxygen is used for the conductive layer 112. Further, even when the conductive layer 112 contains hydrogen, supply of hydrogen from the conductive layer 112 to the semiconductor layer 108 through the insulating layer 110 is suppressed. As a result, the carrier density of the channel formation region of the semiconductor layer 108 can be extremely low.
  • the metal oxide layer 114 an insulating material or a conductive material can be used.
  • the metal oxide layer 114 has insulating properties, it functions as part of the gate insulating layer.
  • the metal oxide layer 114 has conductivity, it functions as part of the gate electrode.
  • an insulating material having a higher dielectric constant than silicon oxide is preferably used as the metal oxide layer 114.
  • the metal oxide layer 114 is preferably formed using a sputtering apparatus.
  • oxygen can be favorably added to the insulating layer 110 and the semiconductor layer 108 by forming the film in an atmosphere containing oxygen gas.
  • the film density can be increased, which is preferable.
  • an oxide semiconductor material applicable to the semiconductor layer 108 can be used. At this time, by using a metal oxide film formed using the same sputtering target as the semiconductor layer 108, a device can be shared, which is preferable.
  • an insulating film containing nitride can be used as the insulating layer 116.
  • a nitride of a semiconductor material such as silicon nitride or gallium nitride, or a metal nitride such as aluminum nitride can be used.
  • the insulating film containing metal nitride preferably contains at least one of metal elements such as aluminum, titanium, tantalum, tungsten, chromium, and ruthenium, and nitrogen. In particular, the use of a film containing aluminum and nitrogen is preferable because it has extremely high insulation.
  • a film satisfying the composition formula AlN x (x is a real number greater than 0 and 2 or less, preferably x is a real number greater than 0.5 and 1.5 or less) Is preferred.
  • the film can be excellent in insulating properties and thermal conductivity; therefore, the heat dissipation property of heat generated when the transistor 100 is driven can be improved.
  • an aluminum titanium nitride film, a titanium nitride film, or the like can be used as the insulating layer 116.
  • the region 108 n is a part of the semiconductor layer 108 and has a lower resistance than the channel formation region.
  • a region where indium oxide is deposited or a region with a high indium concentration is formed in the vicinity of the interface on the insulating layer 116 side of the region 108n. May be For example, it may be observable by an analytical method such as X-ray photoelectron spectroscopy (XPS).
  • XPS X-ray photoelectron spectroscopy
  • the region 108 n can also be referred to as a region where the carrier concentration is higher than that of the channel formation region, a region where the oxygen defect density is high, or a region which is n-type.
  • an oxide film is preferably used for the insulating layer 104 and the insulating layer 110 which are in contact with the channel formation region of the semiconductor layer 108.
  • an oxide film such as a silicon oxide film, a silicon oxynitride film, or an aluminum oxide film can be used. Accordingly, oxygen released from the insulating layer 104 and the insulating layer 110 can be supplied to the channel formation region of the semiconductor layer 108 by heat treatment or the like in the manufacturing process of the transistor 100, and oxygen vacancies in the semiconductor layer 108 can be reduced. .
  • an insulating film which hardly diffuses oxygen and hydrogen is preferably used.
  • a metal oxide film such as an aluminum oxide film, a hafnium oxide film, or a hafnium aluminate film, or an insulating film containing nitrogen such as aluminum nitride, aluminum nitride oxide, silicon nitride, or silicon nitride oxide can be used.
  • the thickness can be 0.5 nm to 50 nm, preferably 1 nm to 40 nm, and more preferably 2 nm to 30 nm.
  • the aluminum oxide film has a high barrier property to hydrogen and the like, a sufficient effect can be obtained even when it is extremely thin (for example, 0.5 nm or more and 1.5 nm or less).
  • it can be formed by a film formation method such as a sputtering method or an atomic layer deposition (ALD) method.
  • the semiconductor layer 108 and the insulating layer 104 are each processed into an island shape.
  • the outline of the insulating layer 104 is indicated by a broken line.
  • the end in the channel length direction is located inside the end of the semiconductor layer 108.
  • the end in the channel width direction is located outside the end of the semiconductor layer 108.
  • the semiconductor layer 108 extends outward beyond the pair of ends of the insulating layer 104 in the channel length direction, and is positioned inside the pair of ends of the insulating layer 104 in the channel width direction.
  • An insulating layer 104 is provided to overlap with the channel formation region of the semiconductor layer 108.
  • the region 108 n of the semiconductor layer 108 has a region which does not overlap with the insulating layer 104. It is preferable that the insulating layer 104 be not provided at least in a portion of the region 108 n in contact with the conductive layer 120 a and a portion in contact with the conductive layer 120 b.
  • the insulating layer 103 and the insulating layer 116 are provided in contact with each other in a region outside the semiconductor layer 108 and the insulating layer 104. Accordingly, the semiconductor layer 108, the insulating layer 104, and the like can be sealed by the insulating layer 103 and the insulating layer 116. With such a structure, diffusion of hydrogen from the outside into the semiconductor layer 108, the insulating layer 104, and the like of the transistor 100 and diffusion of oxygen in the semiconductor layer 108 and the insulating layer 104 to the outside can be effectively suppressed. Can.
  • the insulating layer 118 may contain hydrogen
  • the insulating layer 104 including the oxide film in contact with the semiconductor layer 108 and the insulating layer 110 are not in contact with the insulating layer 118 due to the insulating layer 116. ing. Therefore, even when hydrogen is contained in the insulating layer 118, the hydrogen is diffused to the semiconductor layer 108 through the insulating layer 104 and the insulating layer 110 by heat or the like in the process for manufacturing the transistor 100. Can be effectively prevented.
  • Oxygen vacancies formed in the semiconductor layer 108 are problematic because they affect transistor characteristics. For example, when oxygen vacancies are formed in the semiconductor layer 108, hydrogen is bonded to the oxygen vacancies and can be a carrier supply source. When a carrier supply source is generated in the semiconductor layer 108, a change in the electrical characteristics of the transistor 100, typically, a shift in threshold voltage occurs. Therefore, in the semiconductor layer 108, the less oxygen vacancies, the better.
  • the insulating film in the vicinity of the semiconductor layer 108 specifically, the insulating layer 110 located above the semiconductor layer 108 and the insulating layer 104 located below include an oxide film. It is a structure. By transferring oxygen from the insulating layer 104 and the insulating layer 110 to the semiconductor layer 108 by heat or the like in the manufacturing process, oxygen vacancies in the semiconductor layer 108 can be reduced.
  • the semiconductor layer 108 preferably includes a region in which the atomic ratio of In is larger than the atomic ratio of M. As the atomic ratio of In is larger, the field-effect mobility of the transistor can be improved.
  • the bonding force between In and oxygen is weaker than the bonding force between Ga and oxygen, and therefore, when the atomic ratio of In is large, the metal oxide film There is a tendency for oxygen deficiency to form. In addition, the same tendency is obtained when the metal element indicated by M is used instead of Ga. When many oxygen vacancies are present in the metal oxide film, the electrical characteristics of the transistor and the reliability thereof are degraded.
  • a very large amount of oxygen can be supplied to the semiconductor layer 108 including a metal oxide; therefore, a metal oxide material with a large atomic ratio of In can be used.
  • a transistor having extremely high field effect mobility, stable electrical characteristics, and high reliability can be realized.
  • a metal oxide in which the atomic ratio of In is at least 1.5 times, at least 2 times, at least 3 times, at least 3.5 times, or at least 4 times the atomic ratio of M It can be used suitably.
  • a display device with a narrow frame width (also referred to as a narrow frame) can be provided.
  • a source driver in particular, a demultiplexer connected to an output terminal of a shift register included in the source driver
  • display with a small number of wirings connected to a display device An apparatus can be provided.
  • the semiconductor layer 108 has a region in which the atomic ratio of In is larger than the atomic ratio of M, if the crystallinity of the semiconductor layer 108 is high, the field effect mobility may be low.
  • the crystallinity of the semiconductor layer 108 can be analyzed, for example, by analysis using X-ray diffraction (XRD) or analysis using a transmission electron microscope (TEM). .
  • impurities such as hydrogen or moisture mixed in the semiconductor layer 108 cause problems because they affect transistor characteristics. Therefore, in the semiconductor layer 108, it is preferable that the amount of impurities such as hydrogen or moisture be as low as possible.
  • the use of a metal oxide film with a low impurity concentration and a low density of defect states is preferable because a transistor having excellent electrical characteristics can be manufactured.
  • the carrier density in the film can be lowered by lowering the impurity concentration and lowering the density of defect states (reducing oxygen deficiency).
  • an electrical characteristic also referred to as normally on
  • a transistor using such a metal oxide film can have extremely low off-state characteristics.
  • the semiconductor layer 108 may have a stacked structure of two or more layers.
  • the semiconductor layer 108 in which two or more metal oxide films different in composition are stacked can be used.
  • the semiconductor layer 108 in which two or more metal oxide films having different crystallinity are stacked can be used.
  • the same oxide target is preferably used, and the film formation conditions are preferably different so that the oxide target is continuously formed without being exposed to the air.
  • the oxygen flow ratio at the time of film formation of the first metal oxide film to be formed first is made smaller than the oxygen flow ratio at the time of film formation of the second metal oxide film to be formed later.
  • oxygen is not flowed at the time of forming the first metal oxide film.
  • oxygen can be effectively supplied at the time of film formation of the second metal oxide film.
  • the first metal oxide film has lower crystallinity than the second metal oxide film, and can be a film having high electrical conductivity.
  • the second metal oxide film provided on the upper side is a film having higher crystallinity than the first metal oxide film, damage is caused when the semiconductor layer 108 is processed or when the insulating layer 110 is formed. Can be suppressed.
  • the oxygen flow ratio at the time of film formation of the first metal oxide film is 0% or more and less than 50%, preferably 0% or more and 30% or less, more preferably 0% or more and 20% or less, In fact, it is 10%.
  • the oxygen flow rate ratio at the time of film formation of the second metal oxide film is 50% to 100%, preferably 60% to 100%, more preferably 80% to 100%, further preferably 90% or more 100% or less, typically 100%.
  • conditions such as pressure, temperature, and electric power at the time of film formation may be different between the first metal oxide film and the second metal oxide film, conditions other than the oxygen flow ratio are the same. This is preferable because the time required for the film formation process can be shortened.
  • the transistor 100 With such a configuration, the transistor 100 with excellent electrical characteristics and high reliability can be realized.
  • FIG. 2A is a top view of the transistor 100A
  • FIG. 2B is a cross-sectional view including the channel length direction of the transistor 100A
  • FIG. 2C is a cross-sectional view of the transistor 100A in the channel width direction. is there.
  • the transistor 100A is mainly different from Structural Example 1 in that the conductive layer 106 is provided between the substrate 102 and the insulating layer 103.
  • the conductive layer 106 has a region overlapping with the semiconductor layer 108 and the conductive layer 112 with the insulating layer 104 and the insulating layer 103 interposed therebetween.
  • the conductive layer 106 has a function as a first gate electrode (also referred to as a bottom gate electrode), and the conductive layer 112 has a function as a second gate electrode (also referred to as a top gate electrode).
  • part of the insulating layer 103 and the insulating layer 104 function as a first gate insulating layer, and part of the insulating layer 110 functions as a second gate insulating layer.
  • a portion of the semiconductor layer 108 which overlaps with at least one of the conductive layer 112 and the conductive layer 106 functions as a channel formation region. Note that although a portion overlapping with the conductive layer 112 of the semiconductor layer 108 may be referred to as a channel formation region in the following for ease of description, it does not actually overlap with the conductive layer 112 but overlaps with the conductive layer 106. A channel can be formed also in the portion (portion including the region 108 n).
  • the conductive layer 106 is electrically connected to the conductive layer 112 through the metal oxide layer 114, the insulating layer 110, and the opening 142 provided in the insulating layer 103. It may be done. Accordingly, the same potential can be applied to the conductive layer 106 and the conductive layer 112.
  • the conductive layer 106 can be formed using the same material as the conductive layer 112, the conductive layer 120a, or the conductive layer 120b. In particular, using a material containing copper for the conductive layer 106 is preferable because wiring resistance can be reduced.
  • the conductive layer 112 and the conductive layer 106 preferably protrude outward beyond the end portion of the semiconductor layer 108 in the channel width direction.
  • the whole of the semiconductor layer 108 in the channel width direction is covered with the conductive layer 112 and the conductive layer 106 with the insulating layer 110 and the insulating layer 104 interposed therebetween.
  • the semiconductor layer 108 can be electrically surrounded by an electric field generated by the pair of gate electrodes.
  • the same potential is preferably applied to the conductive layer 106 and the conductive layer 112. Accordingly, an electric field for inducing a channel can be effectively applied to the semiconductor layer 108, so that the on-state current of the transistor 100A can be increased. Therefore, the transistor 100A can be miniaturized.
  • the conductive layer 112 and the conductive layer 106 may not be connected to each other.
  • a constant potential may be supplied to one of the pair of gate electrodes, and a signal for driving the transistor 100A may be supplied to the other.
  • the threshold voltage in driving the transistor 100A with the other electrode can also be controlled by the potential supplied to the one electrode.
  • the transistor 100A shows an example in which the insulating layer 104 is provided inside the conductive layer 106. That is, the end portion of the insulating layer 104 is located inside the end portion of the conductive layer 106 in the channel length direction of the transistor 100A, and the end portion of the insulating layer 104 is also larger than the end portion of the conductive layer 106 in the channel width direction. It is processed to be located inside.
  • an insulating layer 104a is provided at a crossing portion between the conductive layer 106 and the conductive layer 120a and at a crossing portion between the conductive layer 106 and the conductive layer 120b.
  • the insulating layer 104 a is an insulating layer located on the same plane as the insulating layer 104 and containing the same material.
  • the insulating layer 104 a can be formed by processing the same insulating film as the insulating layer 104.
  • the present invention is not limited to this.
  • the wiring obtained by processing the same semiconductor film as the semiconductor layer 108 or the like.
  • a transistor 100B illustrated in FIGS. 3A, 3B, and 3C is an example in which the insulating layer 104 is processed using the same photomask as the conductive layer 112.
  • the contours of the insulating layer 104 and the conductive layer 112 substantially coincide with each other in plan view. Note that depending on processing conditions of the insulating layer 104 and the conductive layer 112, the contour of the insulating layer 104 may be located inside the contour of the conductive layer 112, or vice versa.
  • the manufacturing cost can be reduced by using a common photomask for processing the insulating layer 104 and the conductive layer 112.
  • the conductive layer 112 has an island shape and a part of the conductive layer 106 functions as a wiring here, the conductive layer 106 has an island shape and a part of the conductive layer 112 is formed.
  • a layout pattern used as wiring can also be applied.
  • the insulating layer 104 may be processed using the same photomask as the conductive layer 106.
  • the end in the channel width direction of the insulating layer 104 is located outside the end in the channel width direction of the conductive layer 112 and the end in the channel width direction of the conductive layer 106. It shows the case of being located inside.
  • the conductive layer 112 and the conductive layer 106 are electrically connected to each other through the metal oxide layer 114, the insulating layer 110, the insulating layer 104, and the opening 142 provided in the insulating layer 103.
  • the end in the channel width direction of the insulating layer 104 is located inside the end in the channel width direction of the conductive layer 112 and the end in the channel width direction of the conductive layer 106, and In this example, the insulating layer 104 is located in the portion where the opening 142 is provided.
  • FIG. 4C illustrates an example in which the end in the channel width direction of the insulating layer 104 is located outside the end in the channel width direction of the conductive layer 112 and the end in the channel width direction of the conductive layer 106. It is.
  • FIG. 5 is a schematic top view of a display in which a plurality of sub-pixels are arranged in a matrix.
  • One sub-pixel includes at least one transistor 100 and a conductive layer 131 functioning as a pixel electrode electrically connected to the transistor 100.
  • a simplified structure of the sub-pixel is shown here, another transistor, a capacitor, or the like can be provided as appropriate depending on a display element applied to the sub-pixel.
  • the conductive layer 112 functions as a gate line (also referred to as a scan line)
  • the conductive layer 120 a functions as a source line (also referred to as a signal line or a video signal line)
  • the conductive layer 120 b is conductive with the transistor 100. It functions as a wiring electrically connected to the layer 131.
  • one insulating layer 104 having an island shape is provided for each transistor.
  • the insulating layer 104 is arranged to include a channel formation region of the semiconductor layer 108 of the transistor 100, and a connection portion between the conductive layer 120a and the conductive layer 120b and the semiconductor layer 108 (opening 141a and opening 141b). It is provided not to be placed in
  • the insulating layer 104a is provided at the intersection of the conductive layer 112 and the conductive layer 120a.
  • the transistor of one embodiment of the present invention can be applied to various circuits and devices as well as display devices.
  • a display device to which various circuits such as an arithmetic circuit, a memory circuit, a driver circuit, and an interface circuit mounted in an electronic device or the like, a liquid crystal element or an organic EL element, or various sensor devices are applied. It can be suitably used for a drive circuit or the like.
  • the material of the substrate 102 and the like are not particularly limited, but at least the heat resistance needs to be able to withstand the heat treatment to be performed later.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate or the like is used as the substrate 102. It is also good.
  • a substrate provided with a semiconductor element over these substrates may be used as the substrate 102.
  • a flexible substrate may be used as the substrate 102, and the transistor 100 and the like may be formed directly on the flexible substrate.
  • a peeling layer may be provided between the substrate 102 and the transistor 100 or the like. The release layer can be used for separation from the substrate 102 and reprinting onto another substrate after a semiconductor device is partially or entirely completed thereon. At that time, the transistor 100 and the like can be transferred to a substrate with low heat resistance or a flexible substrate.
  • the insulating layer 104 can be formed by a sputtering method, a CVD method, an evaporation method, a pulsed laser deposition (PLD) method, or the like as appropriate.
  • the insulating layer 104 can be formed, for example, as a single layer or a stack of an oxide insulating film or a nitride insulating film. Note that in order to improve interface characteristics with the semiconductor layer 108, at least a region in contact with the semiconductor layer 108 in the insulating layer 104 is preferably formed using an oxide insulating film.
  • a film which releases oxygen by heating is preferably used for the insulating layer 104.
  • the insulating layer 104 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, gallium oxide, Ga-Zn oxide, or the like may be used, and a single layer or stacked layers can be provided.
  • the surface in contact with the semiconductor layer 108 is subjected to pretreatment such as oxygen plasma treatment; Preferably, or near the surface is oxidized.
  • the conductive layer 112 and the conductive layer 106 which function as a gate electrode, the conductive layer 120 a which functions as a source electrode, and the conductive layer 120 b which functions as a drain electrode include chromium, copper, aluminum, gold, silver, zinc, molybdenum, tantalum, and titanium.
  • a metal element selected from tungsten, manganese, nickel, iron, cobalt, or an alloy containing the above-described metal element as a component, or an alloy obtained by combining the above-described metal elements can be used, respectively.
  • an In-Sn oxide, an In-W oxide, an In-W-Zn oxide, an In-Ti oxide, an In-Ti, or the like can be used for the conductive layer 112, the conductive layer 106, the conductive layer 120a, and the conductive layer 120b.
  • An oxide conductor or metal oxide film such as -Sn oxide, In-Zn oxide, In-Sn-Si oxide, or In-Ga-Zn oxide can also be applied.
  • oxide conductor Oxide Conductor
  • OC Oxide Conductor
  • a donor level is formed in the vicinity of the conduction band.
  • the metal oxide becomes highly conductive and becomes conductive.
  • a conductive metal oxide can be referred to as an oxide conductor.
  • the conductive layer 112 or the like may have a stacked-layer structure of a conductive film containing the above-described oxide conductor (metal oxide) and a conductive film containing a metal or an alloy.
  • the wiring resistance can be reduced by using a conductive film containing a metal or an alloy.
  • a conductive film including an oxide conductor is preferably applied to the side in contact with the insulating layer which functions as a gate insulating film.
  • the conductive layer 112, the conductive layer 106, the conductive layer 120a, and the conductive layer 120b preferably include one or more selected from titanium, tungsten, tantalum, and molybdenum among the above-described metal elements. It is suitable. In particular, it is preferable to use a tantalum nitride film.
  • the tantalum nitride film is a conductive film in contact with the semiconductor layer 108 because the tantalum nitride film has conductivity, high barrier properties against copper, oxygen, or hydrogen and little release of hydrogen from itself.
  • the conductive film can be suitably used as a conductive film in the vicinity of the semiconductor layer 108.
  • the insulating layer 110 functioning as a gate insulating film of the transistor 100 or the like can be formed by a PECVD method, a sputtering method, or the like.
  • An insulating layer containing one or more of a film, a lanthanum oxide film, a cerium oxide film, and a neodymium oxide film can be used.
  • the insulating layer 110 may have a stacked structure of two layers or a stacked structure of three or more layers.
  • the insulating layer 110 in contact with the semiconductor layer 108 is preferably an oxide insulating film, and more preferably has a region containing oxygen in excess of the stoichiometric composition.
  • the insulating layer 110 is an insulating film capable of releasing oxygen.
  • the insulating layer 110 is formed in an oxygen atmosphere, heat treatment in an oxygen atmosphere, plasma treatment, or the like is performed on the insulating layer 110 after film formation, or over the insulating layer 110 in an oxygen atmosphere.
  • Oxygen can also be supplied to the insulating layer 110 by forming an oxide film or the like.
  • the insulating layer 110 a material such as hafnium oxide having a higher relative dielectric constant than silicon oxide or silicon oxynitride can be used.
  • the film thickness of the insulating layer 110 can be increased to suppress the leak current due to the tunnel current.
  • hafnium oxide having crystallinity is preferable because it has a high dielectric constant as compared to amorphous hafnium oxide.
  • the sputtering target used to form the In-M-Zn oxide preferably has an atomic ratio of In greater than or equal to an atomic ratio of M.
  • the atomic ratio of the semiconductor layer 108 to be formed includes a variation of plus or minus 40% of the atomic ratio of the metal element contained in the above sputtering target.
  • the atomic ratio of Ga is 1 or more and 3 or less, where the atomic ratio of In is 4.
  • the atomic ratio of is 2 or more and 4 or less is included.
  • the atomic ratio of Ga is larger than 0.1. It is 2 or less, and the case where the atomic ratio of Zn is 5 or more and 7 or less is included.
  • the semiconductor layer 108 has an energy gap of 2 eV or more, preferably 2.5 eV or more.
  • the off-state current of the transistor can be reduced.
  • the semiconductor layer 108 preferably has a non-single-crystal structure.
  • the non-single crystal structure includes, for example, a CAAC structure, a polycrystalline structure, a microcrystalline structure, or an amorphous structure described later.
  • the amorphous structure has the highest density of defect states
  • the CAAC structure has the lowest density of defect states.
  • CAAC c-axis aligned crystal
  • the CAAC structure is one of crystal structures such as a thin film having a plurality of nanocrystals (crystal regions having a maximum diameter of less than 10 nm), and each nanocrystal has c axis oriented in a specific direction and an a axis And b axes are crystal structures having a feature that nanocrystals are continuously connected without forming grain boundaries without having orientation.
  • a thin film having a CAAC structure is characterized in that the c-axis of each nanocrystal is easily oriented in the thickness direction of the thin film, the normal direction of the formation surface, or the normal direction of the surface of the thin film.
  • CAAC-OS Oxide Semiconductor
  • CAAC-OS is an oxide semiconductor with high crystallinity.
  • CAAC-OS can not confirm clear crystal grain boundaries, so that it can be said that the decrease in electron mobility due to crystal grain boundaries does not easily occur.
  • the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities, generation of defects, or the like, so that the CAAC-OS can also be said to be an oxide semiconductor with few impurities or defects (such as oxygen vacancies). Therefore, the oxide semiconductor having a CAAC-OS has stable physical properties. Therefore, an oxide semiconductor having a CAAC-OS is resistant to heat and has high reliability.
  • crystallography it is general to take a unit cell with c-axis as a specific axis with respect to three axes (crystal axes) of a-axis, b-axis, and c-axis constituting the unit cell.
  • crystal axes three axes
  • b-axis a axis
  • c-axis constituting the unit cell.
  • two axes parallel to the plane direction of the layer are the a axis and b axis
  • an axis intersecting the layer is the c axis.
  • a typical example of a crystal having such a layered structure is graphite classified into a hexagonal system, and the a-axis and b-axis of the unit cell are parallel to the cleavage plane and the c-axis is orthogonal to the cleavage plane Do.
  • a crystal of InGaZnO 4 having a layered crystal structure of YbFe 2 O 4 type can be classified into a hexagonal system, and the a-axis and b-axis of the unit cell are parallel to the plane direction of the layer and c-axis Is orthogonal to the layers (ie, the a and b axes).
  • a metal oxide formed by sputtering at a substrate temperature of 100 ° C. to 130 ° C. using the above target has a crystal structure of any one of nc (nano crystal) structure and CAAC structure, or a structure in which these are mixed.
  • nc nano crystal
  • CAAC room temperature
  • a metal oxide formed by a sputtering method with a substrate temperature of room temperature (RT) tends to have a nc crystal structure.
  • the room temperature (R.T.) referred to here includes the temperature when the substrate is not intentionally heated.
  • thin films insulating films, semiconductor films, conductive films, and the like that constitute a semiconductor device are formed by sputtering, chemical vapor deposition (CVD), vacuum evaporation, pulse laser deposition (PLD: Pulse Laser Deposition). ), Atomic layer deposition (ALD), or the like.
  • CVD chemical vapor deposition
  • PLA Pulse Laser Deposition
  • ALD Atomic layer deposition
  • CVD method include plasma enhanced chemical vapor deposition (PECVD), thermal CVD and the like.
  • PECVD plasma enhanced chemical vapor deposition
  • MOCVD metal organic chemical vapor deposition
  • thin films (insulating films, semiconductor films, conductive films, etc.) constituting a semiconductor device can be spin-coated, dip, spray-coated, inkjet, dispensing, screen printing, offset printing, doctor knife, slit coat, roll coat, curtain coat , Knife coating or the like.
  • the thin film when processing a thin film forming the semiconductor device, can be processed using a photolithography method or the like.
  • the thin film may be processed by a nanoimprint method, a sand blast method, a lift-off method or the like.
  • the island-shaped thin film may be formed directly by a film formation method using a shielding mask such as a metal mask.
  • the photolithography method there are typically the following two methods.
  • One is a method of forming a resist mask on a thin film to be processed, processing the thin film by etching or the like, and removing the resist mask.
  • the other is a method of processing the thin film into a desired shape by forming a thin film having photosensitivity, followed by exposure and development.
  • light used for exposure may be, for example, i-ray (wavelength 365 nm), g-ray (wavelength 436 nm), h-ray (wavelength 405 nm), or a mixture of these.
  • ultraviolet light, KrF laser light, ArF laser light or the like can also be used.
  • the exposure may be performed by the immersion exposure technique.
  • extreme ultraviolet (EUV: Extreme Ultra-violet) or X-rays may be used.
  • an electron beam can be used instead of light used for exposure. The use of extreme ultraviolet light, X-rays or electron beams is preferable because extremely fine processing is possible. In the case where exposure is performed by scanning a beam such as an electron beam, a photomask is not necessary.
  • etching of the thin film a dry etching method, a wet etching method, a sand blast method, or the like can be used.
  • a conductive film is formed over the substrate 102 and processed by etching to form a conductive layer 106 which functions as a gate electrode (FIG. 6A).
  • the insulating layer 103 and the insulating film 104 f are stacked to cover the substrate 102 and the conductive layer 106 (FIG. 6B).
  • the insulating layer 103 and the insulating film 104 f can be formed using a PECVD method, an ALD method, a sputtering method, or the like.
  • the insulating layer 103 can be formed by an ALD method, a PECVD method, or sputtering, and the insulating film 104 f can be formed by a PECVD method or a sputtering method.
  • part of the insulating film 104f is removed by etching and processed into an island shape to form the insulating layer 104 and the insulating layer 104a (FIG. 6C).
  • the metal oxide film is preferably formed by sputtering using a metal oxide target.
  • an inert gas eg, helium gas, argon gas, xenon gas, or the like
  • oxygen flow ratio the ratio of oxygen gas to the entire deposition gas at the time of depositing the metal oxide film
  • Transistors can be realized.
  • the oxygen flow ratio is lower, the crystallinity of the metal oxide film is lowered, and a transistor in which the on current is increased can be obtained.
  • the substrate temperature may be higher than or equal to room temperature and lower than 200 ° C., preferably, the substrate temperature may be higher than or equal to room temperature and 140 ° C. or lower.
  • productivity is preferably high.
  • the crystallinity can be reduced by forming the metal oxide film while the substrate temperature is at room temperature or in a state in which the substrate temperature is not intentionally heated.
  • treatment for desorbing water, hydrogen, organic substances, and the like adsorbed on the surface of the insulating layer 104 and treatment for supplying oxygen to the insulating layer 104 may be performed.
  • heat treatment can be performed at a temperature of 70 ° C to 200 ° C in a reduced pressure atmosphere.
  • plasma treatment may be performed in an atmosphere containing oxygen.
  • organic substances on the surface of the insulating layer 104 can be suitably removed. After such treatment, it is preferable to form a metal oxide film continuously without exposing the surface of the insulating layer 104 to the air.
  • a wet etching method and a dry etching method may be used for processing of the metal oxide film.
  • part of the insulating layer 104 which does not overlap with the semiconductor layer 108 may be etched and thinned.
  • heat treatment may be performed to remove hydrogen or water in the metal oxide film or the semiconductor layer 108.
  • the temperature of the heat treatment is typically 150 ° C to less than the strain point of the substrate, or 250 ° C to 450 ° C, or 300 ° C to 450 ° C.
  • the heat treatment can be performed under an atmosphere containing a rare gas or nitrogen. Alternatively, after heating under the atmosphere, heating may be performed under an atmosphere containing oxygen. Note that hydrogen, water, and the like are preferably not contained in the atmosphere of the heat treatment.
  • an electric furnace, an RTA apparatus, or the like can be used for the heat treatment. The heat treatment time can be shortened by using the RTA apparatus.
  • an insulating film 110 f to be the insulating layer 110 and a metal oxide film 114 f to be the metal oxide layer 114 are stacked over the insulating layer 103, the insulating layer 104, and the semiconductor layer 108.
  • an oxide film such as a silicon oxide film or a silicon oxynitride film is preferably formed using a plasma enhanced chemical vapor deposition apparatus (referred to as a PECVD apparatus or simply referred to as a plasma CVD apparatus). Alternatively, it may be formed by PECVD using microwaves.
  • a plasma enhanced chemical vapor deposition apparatus referred to as a PECVD apparatus or simply referred to as a plasma CVD apparatus.
  • it may be formed by PECVD using microwaves.
  • the metal oxide film 114 f is preferably formed, for example, in an atmosphere containing oxygen.
  • sputtering is preferably performed in an atmosphere containing oxygen.
  • oxygen can be supplied to the insulating film 110 f when the metal oxide film 114 f is formed.
  • the metal oxide film 114 f is formed by a sputtering method using an oxide target containing a metal oxide similar to that of the semiconductor layer 108, the above can be used.
  • the metal oxide film 114f As a film formation condition of the metal oxide film 114f, it is preferable to form the metal oxide film by a reactive sputtering method using a metal target by using oxygen as a film formation gas.
  • a metal target When aluminum is used as the metal target, for example, an aluminum oxide film can be formed.
  • the ratio of the oxygen flow rate to the total flow rate of the film forming gas introduced into the film forming chamber of the film forming apparatus (oxygen flow ratio) or the oxygen partial pressure in the film forming chamber is higher.
  • the oxygen supplied into the membrane 110f can be increased.
  • the oxygen flow ratio or oxygen partial pressure is, for example, 50% to 100%, preferably 65% to 100%, more preferably 80% to 100%, and still more preferably 90% to 100%. In particular, it is preferable to set the oxygen flow ratio to 100% and to bring the oxygen partial pressure as close as possible to 100%.
  • oxygen is supplied to the insulating film 110f at the time of deposition of the metal oxide film 114f, and oxygen is supplied from the insulating film 110f. It is possible to prevent detachment. As a result, an extremely large amount of oxygen can be confined in the insulating film 110 f. Then, much heat can be supplied to the semiconductor layer 108 by heat treatment performed later. As a result, oxygen vacancies in the semiconductor layer 108 can be reduced, and a highly reliable transistor can be realized.
  • the metal oxide film 114f is formed, the metal oxide film 114f, the insulating film 110f, the (insulating layer 104), and part of the insulating layer 103 are etched to form an opening reaching the conductive layer 106. Do. Accordingly, the conductive layer 112 and the conductive layer 106 which are to be formed later can be electrically connected to each other through the opening.
  • FIG. 1 A schematic cross-sectional view at this stage corresponds to FIG.
  • a conductive film to be the conductive layer 112 is formed over the metal oxide film 114 f.
  • the conductive film is preferably formed by a sputtering method using a sputtering target of metal or alloy.
  • part of the conductive film, the metal oxide film 114f, and the insulating film 110f is etched (FIG. 7C).
  • the conductive film, the metal oxide film 114 f, and the insulating film 110 f are preferably processed using the same resist mask.
  • the metal oxide film 114 f and the insulating film 110 f may be etched using the conductive layer 112 after etching as a hard mask.
  • the island-shaped conductive layer 112, the metal oxide layer 114, and the insulating layer 110 whose top surface shapes are approximately the same can be formed.
  • the semiconductor layer 108 and the like which are not covered with the insulating layer 110 may be etched and thinned.
  • the insulating layer 116 is formed to cover the insulating layer 104, the semiconductor layer 108, the side surface of the insulating layer 110, the side surface of the metal oxide layer 114, the conductive layer 112, and the like. At this time, a region where the insulating layer 103 and the insulating layer 116 are in contact with each other is formed outside the end portions of the semiconductor layer 108 and the insulating layer 104 (FIG. 8A).
  • the insulating layer 116 is preferably formed by a reactive sputtering method using a sputtering target containing the above metal element and a mixed gas of nitrogen gas and a rare gas which is a dilution gas as a deposition gas.
  • a reactive sputtering method using a sputtering target containing the above metal element and a mixed gas of nitrogen gas and a rare gas which is a dilution gas as a deposition gas.
  • the flow rate of nitrogen gas is 30% to 100%, preferably 40% to 100% of the total flow rate of the deposition gas. It is preferable to set it as 50% or more and 100% or less more preferably below.
  • silicon nitride is used for the insulating layer 116
  • a PECVD method using a mixed gas containing a gas containing silicon such as silane and a gas containing nitrogen such as ammonia or dinitrogen monoxide is used as a deposition gas. You may At this time, it is preferable that hydrogen be contained in silicon nitride to be deposited. Thus, hydrogen in the insulating layer 116 diffuses into the semiconductor layer 108, which facilitates reducing the resistance of part of the semiconductor layer 108.
  • a low-resistance region 108n is formed in a region in the vicinity of the interface of the semiconductor layer 108 in contact with the insulating layer 116.
  • heat treatment is preferably performed.
  • the heat treatment can further reduce the resistance of the region 108n of the semiconductor layer 108.
  • the heat treatment is preferably performed under an inert gas atmosphere such as nitrogen or a rare gas.
  • the temperature may be 120 ° C. to 500 ° C., preferably 150 ° C. to 450 ° C., more preferably 200 ° C. to 400 ° C., further preferably 250 ° C. to 400 ° C.
  • semiconductor devices can be produced with high yield in a production facility using a large glass substrate.
  • the heat treatment may be performed at any stage after the formation of the insulating layer 116.
  • the heat treatment may be combined with another heat treatment.
  • oxygen in the semiconductor layer 108 is extracted toward the insulating layer 116 by heat treatment, whereby oxygen vacancies are generated.
  • the oxygen vacancy is combined with hydrogen contained in the semiconductor layer 108 or hydrogen supplied from the insulating layer 116 to increase the carrier concentration, so that the portion in contact with the insulating layer 116 can have low resistance.
  • the metal element contained in the semiconductor layer 108 is diffused toward the vicinity of the interface with the insulating layer 116 by heat treatment to form a region with a high concentration of the metal element, whereby the insulating layer 116 of the semiconductor layer 108 is formed.
  • resistance is reduced at the contact portion.
  • a region with a high indium concentration may be observed in the vicinity of the interface of the semiconductor layer 108 with the insulating layer 116.
  • the region 108 n reduced in resistance by such a combined action becomes a very stable low resistance region.
  • the region 108 n formed in this manner has a feature that it is difficult to increase the resistance again, for example, even when the process of supplying oxygen is performed in the later step.
  • the insulating layer 118 is formed to cover the insulating layer 116.
  • the insulating layer 118 can be formed by, for example, a PECVD method.
  • Openings 141a and 141b [Formation of Openings 141a and 141b] Subsequently, part of the insulating layer 118 and the insulating layer 116 is etched to form an opening 141 a and an opening 141 b which reach the region 108 n.
  • the transistor 100A can be manufactured.
  • This embodiment can be implemented in appropriate combination with at least a part of the other embodiments described in this specification.
  • FIG. 9A shows a top view of the display device 700.
  • the display device 700 includes a first substrate 701 and a second substrate 705 which are attached by a sealant 712.
  • the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 are provided over the first substrate 701.
  • Be The pixel portion 702 is provided with a plurality of display elements.
  • an FPC terminal portion 708 to which an FPC 716 (FPC: Flexible Printed Circuit) is connected is provided in a portion of the first substrate 701 which does not overlap with the second substrate 705.
  • FPC 716 Flexible Printed Circuit
  • Various signals and the like are supplied to the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 through the FPC terminal portion 708 and the signal line 710 by the FPC 716.
  • a plurality of gate driver circuit units 706 may be provided.
  • the gate driver circuit unit 706 and the source driver circuit unit 704 may be separately formed on a semiconductor substrate or the like and may be in the form of an IC chip packaged.
  • the IC chip can be mounted over the first substrate 701 or the FPC 716.
  • the transistor which is the semiconductor device of one embodiment of the present invention can be applied to the transistors included in the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706.
  • a liquid crystal element, a light emitting element, or the like can be given.
  • a transmissive liquid crystal element, a reflective liquid crystal element, a semi-transmissive liquid crystal element, or the like can be used.
  • a light emitting element self-luminous light emitting elements, such as LED (Light Emitting Diode), OLED (Organic LED), QLED (Quantum-dot LED), a semiconductor laser, are mentioned.
  • a shutter type or a light interference type MEMS (Micro Electro Mechanical Systems) element a display element to which a microcapsule type, an electrophoresis type, an electrowetting type, an electronic powder fluid (registered trademark) type, or the like is applied is used. It can also be done.
  • MEMS Micro Electro Mechanical Systems
  • the display device 700A illustrated in FIG. 9B is a display device which can be suitably used for an electronic device having a large screen.
  • the display device 700A can be suitably used, for example, for a television device, a monitor device, a personal computer (including a notebook computer or desktop computer), a tablet terminal, digital signage, and the like.
  • the display device 700A includes a plurality of source driver ICs 721 and a pair of gate driver circuit portions 722.
  • the plurality of source driver ICs 721 are attached to the FPC 723 respectively.
  • one terminal is connected to the first substrate 701, and the other terminal is connected to the printed substrate 724.
  • the printed substrate 724 can be provided on the back side of the pixel portion 702 and mounted on the electronic device, and space saving of the electronic device can be achieved.
  • the gate driver circuit portion 722 is formed on the first substrate 701. Thereby, an electronic device with a narrow frame can be realized.
  • a large-sized and high-resolution display device can be realized.
  • the present invention can also be applied to a display having a screen size of 30 inches or more, 40 inches, 50 inches, or 60 inches or more.
  • a display device with extremely high resolution such as 4K2K or 8K4K can be realized.
  • FIGS. 10 to 12 are cross-sectional views taken along the alternate long and short dash line Q-R shown in FIG. 9A.
  • 10 and 11 show a configuration using a liquid crystal element as a display element
  • FIG. 12 shows a configuration using an EL element.
  • the display device 700 illustrated in FIGS. 10 to 12 includes a lead wiring portion 711, a pixel portion 702, a source driver circuit portion 704, and an FPC terminal portion 708.
  • the routing wiring portion 711 has a signal line 710.
  • the pixel portion 702 includes a transistor 750 and a capacitor 790.
  • the source driver circuit unit 704 includes a transistor 752.
  • the transistors described in Embodiment 1 can be applied to the transistors 750 and 752.
  • the transistor used in this embodiment has the oxide semiconductor film which is highly purified and in which the formation of oxygen vacancies is suppressed.
  • the transistor can reduce the off current. Therefore, the holding time of the electric signal such as the image signal can be lengthened, and the writing interval of the image signal etc can be set long in the power on state. Thus, the frequency of the refresh operation can be reduced, which leads to an effect of reducing power consumption.
  • the transistor used in this embodiment can be driven at high speed because relatively high field-effect mobility can be obtained.
  • the switching transistor in the pixel portion and the driver transistor used in the driver circuit portion can be formed over the same substrate. That is, since it is not necessary to separately use a semiconductor device formed of a silicon wafer or the like as a drive circuit, the number of components of the display device can be reduced.
  • a transistor which can be driven at high speed also in the pixel portion an image with high quality can be provided.
  • the capacitor 790 is formed by processing the same film as the semiconductor layer in the transistor 750, and is formed by processing the lower electrode whose resistance is reduced and the same conductive film as the source or drain electrode. And. In addition, a two-layer insulating film covering the transistor 750 is provided between the lower electrode and the upper electrode. That is, the capacitor 790 has a stacked structure in which an insulating film functioning as a dielectric film is held between a pair of electrodes.
  • a planarization insulating film 770 is provided over the transistor 750, the transistor 752, and the capacitor 790.
  • the transistor 750 in the pixel portion 702 and the transistor 752 in the source driver circuit portion 704 may have different structures. For example, a top gate transistor may be applied to one of the two and a bottom gate transistor may be applied to the other. Note that the above source driver circuit unit 704 may be read as a gate driver circuit unit.
  • the signal line 710 is formed using the same conductive film as the source electrode, the drain electrode, and the like of the transistors 750 and 752. At this time, it is preferable to use a low-resistance material such as a material containing a copper element because signal delay due to wiring resistance and the like can be reduced and display on a large screen can be performed.
  • the FPC terminal portion 708 includes a connection electrode 760, an anisotropic conductive film 780, and an FPC 716.
  • the connection electrode 760 is electrically connected to a terminal included in the FPC 716 through an anisotropic conductive film 780.
  • the connection electrode 760 is formed using the same conductive film as the source electrode, the drain electrode, and the like of the transistors 750 and 752.
  • first substrate 701 and the second substrate 705 for example, a flexible substrate such as a glass substrate or a plastic substrate can be used.
  • a light shielding film 738, a coloring film 736, and an insulating film 734 in contact with these are provided.
  • a display device 700 illustrated in FIG. 10 includes a liquid crystal element 775.
  • the liquid crystal element 775 includes a conductive film 772, a conductive film 774, and a liquid crystal layer 776 therebetween.
  • the conductive film 774 is provided on the second substrate 705 side and has a function as a common electrode.
  • the conductive film 772 is electrically connected to the source electrode or the drain electrode of the transistor 750.
  • the conductive film 772 is formed over the planarization insulating film 770 and functions as a pixel electrode.
  • a material which is translucent to visible light or a material which is reflective to visible light can be used.
  • a light-transmitting material for example, an oxide material containing In, Zn, Sn, or the like may be used.
  • the reflective material for example, a material containing Al, Ag or the like may be used.
  • the display device 700 is a reflective liquid crystal display device.
  • a transmissive liquid crystal display device is obtained.
  • a polarizing plate is provided on the viewing side.
  • a transmissive liquid crystal display device a pair of polarizing plates is provided to sandwich a liquid crystal element.
  • a display device 700 illustrated in FIG. 11 illustrates an example in which a liquid crystal element 775 in a horizontal electric field mode (for example, FFS mode) is used.
  • a conductive film 774 functioning as a common electrode is provided over the conductive film 772 with the insulating film 773 interposed therebetween.
  • an alignment film in contact with the liquid crystal layer 776 may be provided.
  • an optical member optical substrate
  • a polarization member, a retardation member, and an anti-reflection member, and a light source such as a backlight and a side light can be provided as appropriate.
  • thermotropic liquid crystal a low molecular liquid crystal, a polymer liquid crystal, a polymer dispersed liquid crystal, a polymer network liquid crystal, a ferroelectric liquid crystal, an antiferroelectric liquid crystal, or the like
  • liquid crystal exhibiting a blue phase which does not use an alignment film may be used.
  • TN Transmission Nematic
  • VA Very Alignment
  • IPS In-Plane-Switching
  • FFS Ringe Field Switching
  • ASM Analy Symmetrically Aligned Micro-cell
  • OCB Optical Compensated Birefringence
  • ECB Electro Mechanical Controlled Birefringence
  • a display device 700 illustrated in FIG. 12 includes a light emitting element 782.
  • the light-emitting element 782 includes the conductive film 772, the EL layer 786, and the conductive film 788.
  • the EL layer 786 includes an organic compound or an inorganic compound such as a quantum dot.
  • Materials usable for the organic compound include fluorescent materials and phosphorescent materials.
  • a material which can be used for a quantum dot a colloidal quantum dot material, an alloy type quantum dot material, a core-shell type quantum dot material, a core type quantum dot material, etc. are mentioned.
  • the insulating film 730 which covers part of the conductive film 772 is provided over the planarization insulating film 770.
  • the light emitting element 782 is a top emission type light emitting element having a light transmitting conductive film 788. Note that the light emitting element 782 may have a bottom emission structure in which light is emitted to the conductive film 772 side or a dual emission structure in which light is emitted to both the conductive film 772 side and the conductive film 788 side.
  • the coloring film 736 is provided at a position overlapping with the light emitting element 782, and the light shielding film 738 is provided at a position overlapping with the insulating film 730, the lead wiring portion 711, and the source driver circuit portion 704.
  • the coloring film 736 and the light shielding film 738 are covered with an insulating film 734. Further, a sealing film 732 is filled between the light emitting element 782 and the insulating film 734. Note that in the case where the EL layer 786 is formed in an island shape for each pixel or in a stripe shape for each pixel column, that is, in a case where the EL layer 786 is formed separately, the coloring film 736 may not be provided.
  • the display device 700 illustrated in FIGS. 10 to 12 may be provided with an input device.
  • an input device a touch sensor etc. are mentioned, for example.
  • a sensor system various systems such as an electrostatic capacity system, a resistance film system, a surface acoustic wave system, an infrared system, an optical system, a pressure-sensitive system can be used. Alternatively, two or more of these may be used in combination.
  • the touch panel has a configuration in which a so-called in-cell touch panel in which an input device is formed inside a pair of substrates, a so-called on-cell touch panel in which an input device is formed on a display device 700, or the display device 700 There is a so-called out-cell type touch panel to be used.
  • This embodiment can be implemented in appropriate combination with at least a part of the other embodiments described in this specification.
  • the display device illustrated in FIG. 13A includes a pixel portion 502, a driver circuit portion 504, a protective circuit 506, and a terminal portion 507. Note that the protective circuit 506 may not be provided.
  • the transistor of one embodiment of the present invention can be applied to the transistor included in the pixel portion 502 and the driver circuit portion 504.
  • the transistor of one embodiment of the present invention may be applied to the protective circuit 506.
  • the pixel portion 502 includes a plurality of pixel circuits 501 for driving a plurality of display elements arranged in X rows and Y columns (X and Y are each independently a natural number of 2 or more).
  • the driver circuit portion 504 includes driver circuits such as a gate driver 504a which outputs a scan signal to the gate lines GL_1 to GL_X, and a source driver 504b which supplies a data signal to the data lines DL_1 to DL_Y.
  • the gate driver 504a may be configured to have at least a shift register.
  • the source driver 504 b is configured using, for example, a plurality of analog switches. Alternatively, the source driver 504 b may be configured using a shift register or the like.
  • a terminal portion 507 is a portion provided with a terminal for inputting a power supply, a control signal, an image signal, and the like from an external circuit to the display device.
  • the protective circuit 506 is a circuit which brings a wiring and another wiring into conduction when the wiring to which the protection circuit 506 is connected is supplied with a potential outside the predetermined range.
  • the protective circuit 506 illustrated in FIG. 13A is, for example, a scanning line GL which is a wiring between the gate driver 504 a and the pixel circuit 501 or a data line DL which is a wiring between the source driver 504 b and the pixel circuit 501. It is connected to various wiring.
  • the gate driver 504 a and the source driver 504 b may be provided over the same substrate as the pixel portion 502, or a substrate in which a gate driver circuit or a source driver circuit is separately formed (for example, a single crystal semiconductor film or a plurality of substrates).
  • the driver circuit substrate formed of a crystalline semiconductor film may be mounted on the substrate by COG or TAB (Tape Automated Bonding).
  • the plurality of pixel circuits 501 illustrated in FIG. 13A can be configured as illustrated in FIGS. 13B and 13C, for example.
  • the pixel circuit 501 illustrated in FIG. 13B includes a liquid crystal element 570, a transistor 550, and a capacitor 560. Further, to the pixel circuit 501, a data line DL_n, a scanning line GL_m, a potential supply line VL, and the like are connected.
  • the potential of one of the pair of electrodes of the liquid crystal element 570 is appropriately set in accordance with the specification of the pixel circuit 501.
  • the alignment state of the liquid crystal element 570 is set by the data to be written. Note that a common potential (common potential) may be applied to one of the pair of electrodes of the liquid crystal element 570 included in each of the plurality of pixel circuits 501. Further, different potentials may be applied to one of the pair of electrodes of the liquid crystal element 570 of the pixel circuit 501 in each row.
  • the pixel circuit 501 illustrated in FIG. 13C includes transistors 552 and 554, a capacitor 562, and a light-emitting element 572. Further, to the pixel circuit 501, a data line DL_n, a scanning line GL_m, a potential supply line VL_a, a power supply line VL_b, and the like are connected.
  • the high power supply potential VDD is applied to one of the potential supply line VL_a and the potential supply line VL_b, and the low power supply potential VSS is applied to the other.
  • the current flowing to the light-emitting element 572 in accordance with the potential applied to the gate of the transistor 554, the emission luminance of the light-emitting element 572 is controlled.
  • This embodiment can be implemented in appropriate combination with at least a part of the other embodiments described in this specification.
  • Embodiment 4 a pixel circuit including a memory for correcting a gray scale displayed on a pixel and a display device including the pixel circuit will be described.
  • the transistor exemplified in Embodiment 1 can be applied to a transistor used in a pixel circuit exemplified below.
  • FIG. 14A shows a circuit diagram of the pixel circuit 400.
  • the pixel circuit 400 includes a transistor M 1, a transistor M 2, a capacitor C 1, and a circuit 401. Further, in the pixel circuit 400, a wiring S1, a wiring S2, a wiring G1, and a wiring G2 are connected.
  • the gate is connected to the wiring G1, one of the source and the drain is connected to the wiring S1, and the other is connected to one electrode of the capacitor C1.
  • the gate is connected to the wiring G2, one of the source and the drain is connected to the wiring S2, and the other is connected to the other electrode of the capacitor C1 and the circuit 401.
  • the circuit 401 is a circuit including at least one display element. Although various elements can be used as the display element, typically, a light emitting element such as an organic EL element or an LED element, a liquid crystal element, a MEMS (Micro Electro Mechanical Systems) element, or the like can be used.
  • a light emitting element such as an organic EL element or an LED element
  • a liquid crystal element such as an organic EL element or an LED element
  • MEMS Micro Electro Mechanical Systems
  • a node connecting the transistor M1 and the capacitor C1 is N1
  • a node connecting the transistor M2 and the circuit 401 is N2.
  • the pixel circuit 400 can hold the potential of the node N1 by turning off the transistor M1. Further, the potential of the node N2 can be held by turning off the transistor M2. Further, by writing a predetermined potential to the node N1 through the transistor M1 in a state in which the transistor M2 is turned off, the potential of the node N2 is changed according to the displacement of the potential of the node N1 by capacitive coupling through the capacitor C1. Can change.
  • the transistor including an oxide semiconductor described in Embodiment 1 can be applied to one or both of the transistor M1 and the transistor M2. Therefore, the potentials of the nodes N1 and N2 can be held for a long time by extremely low off-state current. Note that when the period for holding the potential of each node is short (specifically, for example, when the frame frequency is 30 Hz or more), a transistor to which a semiconductor such as silicon is applied may be used.
  • FIG. 14B is a timing chart relating to the operation of the pixel circuit 400.
  • influences of various resistances such as a wiring resistance, parasitic capacitances of a transistor and a wiring, and a threshold voltage of a transistor are not considered.
  • one frame period is divided into a period T1 and a period T2.
  • a period T1 is a period for writing a potential to the node N2
  • a period T2 is a period for writing a potential to the node N1.
  • Period T1 In the period T1, a potential for turning on the transistor is supplied to both the wiring G1 and the wiring G2.
  • the potential V ref which is a fixed potential is supplied to the wiring S1
  • the first data potential V w is supplied to the wiring S2.
  • the potential V ref is applied to the node N1 from the wiring S1 through the transistor M1. Further, the first data potential V w is applied to the node N2 through the transistor M2. Therefore, a state where the potential difference V w -V ref is held in the capacitor C1.
  • Period T2 a potential which turns on the transistor M1 is applied to the wiring G1, and a potential which turns off the transistor M2 is applied to the wiring G2. Further, the second data potential V data is supplied to the wiring S1.
  • the wiring S2 may be given a predetermined constant potential or may be in a floating state.
  • the second data potential V data is applied to the node N1 via the transistor M1.
  • the potential of the node N2 changes by the potential dV according to the second data potential V data due to capacitive coupling by the capacitance C1. That is, a potential obtained by adding the first data potential Vw and the potential dV is input to the circuit 401.
  • FIG. 14B shows that dV is a positive value, it may be a negative value. That is, the potential V data may be lower than the potential V ref .
  • the potential dV is roughly determined by the capacitance value of the capacitor C1 and the capacitance value of the circuit 401.
  • the potential dV is close to the second data potential V data .
  • the pixel circuit 400 can generate a potential supplied to the circuit 401 including a display element by combining two types of data signals, gradation correction can be performed in the pixel circuit 400. Become.
  • the pixel circuit 400 can also generate a potential which exceeds the maximum potential which can be supplied to the wiring S1 and the wiring S2.
  • HDR high dynamic range
  • overdrive driving or the like can be realized.
  • the pixel circuit 400LC illustrated in FIG. 14C includes a circuit 401LC.
  • the circuit 401LC includes a liquid crystal element LC and a capacitor C2.
  • one electrode is connected to the node N2 and one electrode of the capacitor C2, and the other electrode is connected to a wiring to which the potential V com2 is applied.
  • the capacitor C2 has the other electrode connected to the wiring to which the potential V com1 is applied.
  • the capacity C2 functions as a holding capacity.
  • the capacitor C2 can be omitted if it is unnecessary.
  • the pixel circuit 400LC can supply a high voltage to the liquid crystal element LC, for example, high-speed display can be realized by overdrive driving, a liquid crystal material with a high driving voltage, or the like can be used. Further, by supplying a correction signal to the wiring S1 or the wiring S2, it is also possible to correct the gradation in accordance with the operating temperature, the deterioration state of the liquid crystal element LC, and the like.
  • the pixel circuit 400EL illustrated in FIG. 14D includes a circuit 401EL.
  • the circuit 401EL includes a light emitting element EL, a transistor M3, and a capacitor C2.
  • the transistor M3 has a gate connected to one of the electrodes of the node N2 and the capacitor C2, a source and a drain of which have a potential VH applied to one of the sources and a drain, and the other connected to one electrode of the light emitting element EL.
  • the capacitor C2 has the other electrode connected to the wiring to which the potential V com is applied. In the light emitting element EL, the other electrode is connected to the wiring to which the potential V L is applied.
  • the transistor M3 has a function of controlling the current supplied to the light emitting element EL.
  • the capacity C2 functions as a holding capacity.
  • the capacitor C2 can be omitted if unnecessary.
  • the transistor M3 may be connected to the cathode side. At that time, the values of the potential V H and the potential V L can be changed as appropriate.
  • the pixel circuit 400EL can flow a large current to the light-emitting element EL by applying a high potential to the gate of the transistor M3, so that, for example, HDR display can be realized.
  • a correction signal to the wiring S1 or the wiring S2
  • variation in the electrical characteristics of the transistor M3 and the light emitting element EL can also be corrected.
  • the present invention is not limited to the circuits illustrated in FIGS. 14C and 14D, and a transistor, a capacitor, or the like may be added separately.
  • This embodiment can be implemented in appropriate combination with at least a part of the other embodiments described in this specification.
  • a display module 6000 illustrated in FIG. 15A includes a display device 6006 to which an FPC 6005 is connected, a frame 6009, a printed substrate 6010, and a battery 6011 between an upper cover 6001 and a lower cover 6002.
  • the display device manufactured using one embodiment of the present invention can be used for the display device 6006.
  • the display device 6006 can realize a display module with extremely low power consumption.
  • the shape and size of the upper cover 6001 and the lower cover 6002 can be appropriately changed in accordance with the size of the display device 6006.
  • the display device 6006 may have a function as a touch panel.
  • the frame 6009 may have a protective function of the display device 6006, a function of blocking an electromagnetic wave generated by the operation of the printed substrate 6010, a function as a heat sink, and the like.
  • the printed circuit board 6010 includes a power supply circuit, a signal processing circuit for outputting a video signal and a clock signal, a battery control circuit, and the like.
  • FIG. 15B is a schematic cross-sectional view of a display module 6000 including an optical touch sensor.
  • the display module 6000 includes a light emitting unit 6015 and a light receiving unit 6016 provided on the printed circuit board 6010.
  • a pair of light guide portions (light guide portions 6017 a and 6017 b) is provided in a region surrounded by the upper cover 6001 and the lower cover 6002.
  • the display device 6006 is provided to overlap the printed circuit board 6010 and the battery 6011 with the frame 6009 interposed therebetween.
  • the display device 6006 and the frame 6009 are fixed to the light guide unit 6017 a and the light guide unit 6017 b.
  • the light 6018 emitted from the light emitting unit 6015 passes through the upper portion of the display device 6006 by the light guiding unit 6017 a, passes through the light guiding unit 6017 b, and reaches the light receiving unit 6016. For example, when the light 6018 is blocked by a detection target such as a finger or a stylus, a touch operation can be detected.
  • a detection target such as a finger or a stylus
  • a plurality of light emitting units 6015 are provided along two adjacent sides of the display device 6006.
  • a plurality of light receiving units 6016 are provided at positions facing the light emitting units 6015. Thereby, information on the position where the touch operation has been performed can be acquired.
  • the light emitting unit 6015 can use, for example, a light source such as an LED element, and in particular, it is preferable to use a light source that emits infrared light.
  • the light receiving unit 6016 can use a photoelectric element that receives light emitted by the light emitting unit 6015 and converts the light into an electric signal.
  • a photodiode capable of receiving infrared light can be used.
  • the light emitting unit 6015 and the light receiving unit 6016 can be disposed below the display device 6006 by the light guiding unit 6017a and the light guiding unit 6017b that transmit the light 6018, and outside light reaches the light receiving unit 6016 and the touch sensor Can be suppressed from malfunctioning.
  • malfunction of the touch sensor can be more effectively suppressed.
  • This embodiment can be implemented in appropriate combination with at least a part of the other embodiments described in this specification.
  • the electronic devices described below each include the display device of one embodiment of the present invention in a display portion. Therefore, it is an electronic device in which high resolution is realized. In addition, an electronic device in which a high resolution and a large screen are compatible can be provided.
  • the display portion of the electronic device of one embodiment of the present invention can display an image having a resolution of, for example, full high definition, 4K2K, 8K4K, 16K8K, or higher.
  • Examples of the electronic devices include electronic devices having a relatively large screen such as a television device, a laptop personal computer, a monitor device, a digital signage, a pachinko machine, a game machine, a digital camera, a digital video camera, a digital photo A frame, a portable telephone, a portable game machine, a portable information terminal, a sound reproduction apparatus, etc. are mentioned.
  • An electronic device to which one embodiment of the present invention is applied can be incorporated along a flat surface or a curved surface of an inner or outer wall of a house or a building, an interior or exterior of a car, or the like.
  • FIG. 16A is a view showing the appearance of the camera 8000 in a state in which the finder 8100 is attached.
  • the camera 8000 includes a housing 8001, a display portion 8002, an operation button 8003, a shutter button 8004, and the like. Further, a detachable lens 8006 is attached to the camera 8000.
  • the lens 8006 and the housing may be integrated.
  • the camera 8000 can capture an image by pressing the shutter button 8004 or touching the display portion 8002 functioning as a touch panel.
  • the housing 8001 has a mount having an electrode, and can be connected to a strobe device or the like in addition to the finder 8100.
  • the finder 8100 includes a housing 8101, a display portion 8102, a button 8103, and the like.
  • the housing 8101 is attached to the camera 8000 by a mount that engages with the mount of the camera 8000.
  • the finder 8100 can display an image or the like received from the camera 8000 on the display unit 8102.
  • the button 8103 has a function as a power button or the like.
  • the display device of one embodiment of the present invention can be applied to the display portion 8002 of the camera 8000 and the display portion 8102 of the finder 8100.
  • the camera may be a camera 8000 with a built-in finder.
  • FIG. 16B is a view showing the appearance of the head mounted display 8200.
  • the head mounted display 8200 includes a mounting portion 8201, a lens 8202, a main body 8203, a display portion 8204, a cable 8205 and the like.
  • a battery 8206 is incorporated in the mounting portion 8201.
  • the cable 8205 supplies power from the battery 8206 to the main body 8203.
  • the main body 8203 includes a wireless receiver and the like, and can cause the display portion 8204 to display received video information.
  • the main body 8203 includes a camera, and information on the movement of the user's eyeballs and eyelids can be used as an input unit.
  • the mounting portion 8201 may be provided with a plurality of electrodes capable of detecting the current flowing along with the movement of the eyeball of the user at a position where the user touches the user, and may have a function of recognizing the sight line. Moreover, you may have a function which monitors a user's pulse by the electric current which flows into the said electrode.
  • the mounting unit 8201 may have various sensors such as a temperature sensor, a pressure sensor, and an acceleration sensor, and has a function of displaying biological information of the user on the display unit 8204 and movement of the head of the user. It may have a function of changing the image displayed on the display portion 8204 in accordance with the above.
  • the display device of one embodiment of the present invention can be applied to the display portion 8204.
  • FIGS. 16C, 16D, and 16E show the appearance of the head mounted display 8300.
  • the head mounted display 8300 includes a housing 8301, a display portion 8302, a band-like fixing tool 8304, and a pair of lenses 8305.
  • the user can view the display on the display portion 8302 through the lens 8305.
  • the display portion 8302 is preferably arranged to be curved because a user can feel high reality. Further, by visually recognizing another image displayed in a different region of the display portion 8302 through the lens 8305, three-dimensional display or the like using parallax can be performed. Note that the present invention is not limited to the configuration in which one display portion 8302 is provided, and two display portions 8302 may be provided and one display portion may be provided for one eye of the user.
  • the display device in one embodiment of the present invention can be applied to the display portion 8302. Since the display device including the semiconductor device of one embodiment of the present invention has extremely high definition, the pixel is not viewed by the user even when enlarged using the lens 8305 as illustrated in FIG. More realistic images can be displayed.
  • the electronic devices illustrated in FIGS. 17A to 17G include a housing 9000, a display portion 9001, a speaker 9003, an operation key 9005 (including a power switch or an operation switch), a connection terminal 9006, a sensor 9007 (power , Displacement, position, velocity, acceleration, angular velocity, number of rotations, distance, light, liquid, magnetism, temperature, chemicals, voice, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, inclination, vibration , Including a function of measuring odor or infrared), a microphone 9008, and the like.
  • the electronic devices illustrated in FIGS. 17A to 17G have various functions. For example, a function of displaying various information (still image, moving image, text image, etc.) on the display unit, a touch panel function, a calendar, a function of displaying date or time, etc., a function of controlling processing by various software (programs), A wireless communication function, a function of reading and processing a program or data recorded in a recording medium, and the like can be provided. Note that the functions of the electronic device are not limited to these, and can have various functions.
  • the electronic device may have a plurality of display portions.
  • a camera or the like is provided in the electronic device, and still images and moving images are taken and stored in a recording medium (externally or built in the camera), a function to display the taken image on the display unit, etc. Good.
  • FIGS. 17A to 17G The details of the electronic devices illustrated in FIGS. 17A to 17G will be described below.
  • FIG. 17A is a perspective view of the television set 9100.
  • the television set 9100 can incorporate a display portion 9001 having a large screen, for example, 50 inches or more, or 100 inches or more.
  • FIG. 17B is a perspective view showing the portable information terminal 9101.
  • the portable information terminal 9101 can be used, for example, as a smartphone.
  • the portable information terminal 9101 may be provided with a speaker 9003, a connection terminal 9006, a sensor 9007, and the like.
  • the portable information terminal 9101 can display text and image information on the plurality of surfaces.
  • FIG. 17B shows an example in which three icons 9050 are displayed. Further, information 9051 indicated by a dashed-line rectangle can also be displayed on another surface of the display portion 9001.
  • Examples of the information 9051 include e-mail, SNS message, notification of arrival of a call etc., title or sender name of e-mail or SNS message, date / time, time of remaining battery, strength of antenna reception, etc.
  • an icon 9050 or the like may be displayed at the position where the information 9051 is displayed.
  • FIG. 17C is a perspective view showing the portable information terminal 9102.
  • the portable information terminal 9102 has a function of displaying information on three or more surfaces of the display portion 9001.
  • the information 9052, the information 9053, and the information 9054 are displayed on different sides.
  • the user can check the information 9053 displayed at a position where it can be observed from the upper side of the portable information terminal 9102 while the portable information terminal 9102 is stored in the chest pocket of the clothes.
  • the user can confirm the display without taking out the portable information terminal 9102 from the pocket, and can determine, for example, whether or not to receive a call.
  • FIG. 17D is a perspective view showing a wristwatch-type portable information terminal 9200.
  • the portable information terminal 9200 can be used as, for example, a smart watch.
  • the display portion 9001 is provided with a curved display surface, and can perform display along the curved display surface.
  • the portable information terminal 9200 can perform mutual data transmission with another information terminal or charge the connection terminal 9006. Note that the charging operation may be performed by wireless power feeding.
  • FIGS. 17 (E) and 17 (G) are perspective views showing the foldable portable information terminal 9201.
  • FIG. 17 (E) shows the state in which the portable information terminal 9201 is expanded
  • FIG. 17 (G) shows the folded state
  • FIG. 17 (F) changes from one to the other in FIGS. 17 (E) and 17 (G).
  • the portable information terminal 9201 is excellent in portability in the folded state, and excellent in viewability of display due to a wide seamless display area in the expanded state.
  • a display portion 9001 of the portable information terminal 9201 is supported by three housings 9000 connected by hinges 9055.
  • the display portion 9001 can be bent with a curvature radius of 1 mm or more and 150 mm or less.
  • FIG. 18A shows an example of a television set.
  • a display portion 7500 is incorporated in a housing 7101.
  • a structure in which the housing 7101 is supported by the stand 7103 is shown.
  • the television set 7100 illustrated in FIG. 18A can be operated by an operation switch of the housing 7101 or a separate remote controller 7111.
  • the television device 7100 may be operated by applying a touch panel to the display portion 7500 and touching it.
  • the remote controller 7111 may have a display portion in addition to the operation button.
  • the television set 7100 may have a television broadcast receiver or a communication device for network connection.
  • FIG. 18B shows a notebook personal computer 7200.
  • the laptop personal computer 7200 includes a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and the like.
  • the display portion 7500 is incorporated in the housing 7211.
  • FIGS. 18C and 18D show an example of digital signage (digital signage).
  • a digital signage 7300 illustrated in FIG. 18C includes a housing 7301, a display portion 7500, a speaker 7303, and the like. Furthermore, an LED lamp, an operation key (including a power switch or an operation switch), a connection terminal, various sensors, a microphone, and the like can be included.
  • FIG. 18D shows a digital signage 7400 attached to a cylindrical pillar 7401.
  • the digital signage 7400 has a display 7500 provided along the curved surface of the column 7401.
  • the display portion 7500 is wider, the amount of information that can be provided at one time can be increased, and since it is easy to be seen by people, for example, an effect of enhancing the advertising effect of an advertisement is achieved.
  • a touch panel be applied to the display portion 7500 so that the user can operate it.
  • it can be used not only for advertising applications but also for applications for providing information required by users, such as route information, traffic information, and guide information of commercial facilities.
  • the digital signage 7300 or the digital signage 7400 can cooperate with the information terminal 7311 such as a smartphone possessed by the user by wireless communication.
  • the display of the display unit 7500 can be switched by displaying the information of the advertisement displayed on the display unit 7500 on the screen of the information terminal 7311 or operating the information terminal 7311.
  • the digital signage 7300 or the digital signage 7400 can execute a game using the information terminal 7311 as an operation means (controller).
  • an unspecified number of users can simultaneously participate in and enjoy the game.
  • the display device in one embodiment of the present invention can be applied to the display portion 7500 in FIGS.
  • the electronic device of this embodiment has a display portion
  • one embodiment of the present invention can be applied to an electronic device which does not have a display portion.
  • This embodiment can be implemented in appropriate combination with at least a part of the other embodiments described in this specification.
  • the transistor of one embodiment of the present invention was manufactured and its electrical characteristics were evaluated.
  • the transistor 100B described in Embodiment 1 and FIG. 3 can be applied to the structure of the manufactured transistor.
  • a transistor in which the oxide film corresponding to the insulating layer 104 was not processed was also manufactured as a comparison.
  • a tungsten film with a thickness of about 100 nm formed by a sputtering method on a glass substrate was used.
  • a silicon nitride film with a thickness of about 400 nm formed by plasma CVD and a silicon oxynitride film with a thickness of about 50 nm were used. Further, the silicon oxynitride film was processed using the same photomask as the second gate electrode to be described later.
  • a metal oxide film with a thickness of about 40 nm was formed by a sputtering method using an In—Ga—Zn oxide target.
  • the second gate insulating layer As the second gate insulating layer, a silicon oxynitride film with a thickness of about 150 nm formed by plasma CVD was used. Further, an opening reaching the first gate electrode was formed in the second gate insulating layer and the first gate insulating layer.
  • the second gate electrode a metal oxide film formed by a sputtering method using the same In—Ga—Zn oxide target as that used for forming the semiconductor layer was used.
  • the second gate electrode and the second gate insulating layer were processed using the same mask to expose a portion to be a source region and a drain region of the semiconductor layer. Further, the second gate electrode and the first gate electrode are electrically connected to each other through the opening.
  • the protective insulating layer As the protective insulating layer, a stack of a silicon nitride film containing hydrogen having a thickness of about 100 nm and a silicon oxynitride film having a thickness of about 300 nm, which are each formed by plasma CVD, was used. In the protective insulating layer, an opening reaching the semiconductor layer was formed.
  • a source electrode and a drain electrode As a source electrode and a drain electrode, a laminated structure of a titanium film with a thickness of about 50 nm, an aluminum film with a thickness of about 400 nm, and a titanium film with a thickness of about 100 nm, which were formed by sputtering, respectively, was used. In addition, an acrylic film was formed as a protective film over the source electrode and the drain electrode.
  • a sample A including a transistor formed on a glass substrate was manufactured.
  • a comparative sample in which the silicon oxynitride film in the gate insulating layer was not processed was similarly manufactured.
  • Id-Vg characteristics of transistor The Id-Vg characteristic was measured about the sample A and comparative sample which were produced above.
  • the measured transistor size is about 3 ⁇ m in channel length and about 3 ⁇ m in channel width.
  • the number of measurements was 20.
  • a voltage applied to the first gate electrode and the second gate electrode (hereinafter, also referred to as gate voltage (Vg)) is 0.25V steps from -15V to + 20V. Applied.
  • the voltage applied to the source electrode (hereinafter also referred to as source voltage (Vs)) is 0 V (comm)
  • the voltage applied to the drain electrode (hereinafter referred to as drain voltage (Vd)) is 0.1 V and 10 V
  • FIG. 19 (A) shows the Id-Vg characteristics of the comparative sample (Reference Sample)
  • FIG. 19 (B) shows the Id-Vg characteristics of the sample A (Sample A).

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Abstract

要約書 電気特性の良好な半導体装置を提供する。電気特性の安定した半導体装置を提供する。 半導体特性を示す金属酸化物を含む半導体層の下面に接して、酸化物を含む島状の絶縁層が設けられ た構成とする。酸化物を含む絶縁層は、半導体層のチャネル形成領域となる部分に接して設け、且つ、 低抵抗領域となる部分には設けない構成とする。

Description

半導体装置
　本発明の一態様は、半導体装置に関する。本発明の一態様は、表示装置に関する。本発明の一態様は、半導体装置、または表示装置の作製方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
　トランジスタに適用可能な半導体材料として、金属酸化物を用いた酸化物半導体が注目されている。例えば、特許文献１では、複数の酸化物半導体層を積層し、当該複数の酸化物半導体層の中で、チャネルとなる酸化物半導体層がインジウム及びガリウムを含み、且つインジウムの割合をガリウムの割合よりも大きくすることで、電界効果移動度（単に移動度、またはμＦＥという場合がある）を高めた半導体装置が開示されている。
　半導体層に用いることのできる金属酸化物は、スパッタリング法などを用いて形成できるため、大型の表示装置を構成するトランジスタの半導体層に用いることができる。また、多結晶シリコンや非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能なため、設備投資を抑えられる。また、金属酸化物を用いたトランジスタは、非晶質シリコンを用いた場合に比べて高い電界効果移動度を有するため、駆動回路を設けた高性能の表示装置を実現できる。
　また、特許文献２には、ソース領域およびドレイン領域に、アルミニウム、ホウ素、ガリウム、インジウム、チタン、シリコン、ゲルマニウム、スズ、および鉛からなる群のうちの少なくとも一種をドーパントとして含む低抵抗領域を有する酸化物半導体膜が適用された薄膜トランジスタが開示されている。
特開２０１４−７３９９号公報 特開２０１１−２２８６２２号公報
　本発明の一態様は、電気特性の良好な半導体装置を提供することを課題の一とする。または、電気特性の安定した半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、半導体層と、第１の導電層と、を有する半導体装置である。第２の絶縁層は、第１の絶縁層上に位置し、且つ島状の形状を有する。半導体層は、第２の絶縁層の上面に接する部分と、第１の絶縁層の上面に接する部分と、を有し、且つ島状の形状を有する。第３の絶縁層および第１の導電層は、半導体層上に、この順に積層して設けられる。第２の絶縁層は、少なくとも第１の導電層と半導体層とが重なる領域に設けられる。また半導体層は、チャネル長方向において、第２の絶縁層の一対の端部を越えて外側に延在し、チャネル幅方向において、第２の絶縁層の一対の端部よりも内側に位置する。また半導体層は金属酸化物を含み、第１の絶縁層は金属酸化物、または窒化物を含み、第２の絶縁層及び第３の絶縁層は酸化物を含む。
　また、上記において、第２の導電層および第３の導電層を有することが好ましい。このとき、第２の導電層及び第３の導電層は、第２の絶縁層を挟んで、互いに離間して設けられ、それぞれ第２の絶縁層が設けられない領域において、半導体層と接することが好ましい。
　また、上記において、第４の絶縁層を有することが好ましい。このとき、第４の絶縁層は、第２の絶縁層、半導体層、第３の絶縁層、及び第１の導電層を覆い、第２の絶縁層が設けられない領域において半導体層の上面の一部と接する部分を有し、且つ、半導体層の端部よりも外側において第１の絶縁層と接する部分を有することが好ましい。さらに、第４の絶縁層は、金属酸化物、または窒化物を含むことが好ましい。
　また、上記において、第４の絶縁層は、窒化シリコン、または窒化アルミニウムを含むことが好ましい。
　また、上記において、第１の絶縁層は、窒化シリコン、または酸化アルミニウムを含むことが好ましい。
　また、上記において、第１の絶縁層よりも下に第４の導電層を有することが好ましい。このとき、第４の導電層は、半導体層、第１の導電層、及び第２の絶縁層の全てと重なる領域を有することが好ましい。
　また、上記において、半導体層が設けられない領域であって、第２の導電層と第４の導電層とが重畳する領域に、第５の絶縁層を有することが好ましい。このとき、第５の絶縁層は、第２の絶縁層と同一面上に位置し、且つ第２の絶縁層と同一の材料を含むことが好ましい。
　また、上記において、第３の絶縁層と、第１の導電層との間に、金属酸化物層を有することが好ましい。このとき、金属酸化物層と、半導体層とは、同じ金属元素を含むことが好ましい。または、当該金属酸化物層は、アルミニウムまたはハフニウムを含むことが好ましい。
　本発明の一態様によれば、電気特性の良好な半導体装置を提供できる。または、電気特性の安定した半導体装置を提供できる。または、信頼性の高い表示装置を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
トランジスタの構成例。 トランジスタの構成例。 トランジスタの構成例。 トランジスタの構成例。 画素の構成例。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 表示装置の上面図。 表示装置の断面図。 表示装置の断面図。 表示装置の断面図。 表示装置のブロック図及び回路図。 表示装置の回路図。 表示モジュールの構成例。 電子機器の構成例。 電子機器の構成例。 電子機器の構成例。 実施例に係る、トランジスタの電気特性。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。
　また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
　また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　また、本明細書等において、トランジスタが有するソースとドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、ソースやドレインの用語は、入れ替えて用いることができるものとする。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」や「絶縁層」という用語は、「導電膜」や「絶縁膜」という用語に相互に交換することが可能な場合がある。
　また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力）する機能を有するものである。したがって表示パネルは出力装置の一態様である。
　また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）などのコネクターが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール、または単に表示パネルなどと呼ぶ場合がある。
　なお、本明細書等において、表示装置の一態様であるタッチパネルは表示面に画像等を表示する機能と、表示面に指やスタイラスなどの被検知体が触れる、押圧する、または近づくことなどを検出するタッチセンサとしての機能と、を有する。したがってタッチパネルは入出力装置の一態様である。
　タッチパネルは、例えばタッチセンサ付き表示パネル（または表示装置）、タッチセンサ機能つき表示パネル（または表示装置）とも呼ぶことができる。タッチパネルは、表示パネルとタッチセンサパネルとを有する構成とすることもできる。または、表示パネルの内部または表面にタッチセンサとしての機能を有する構成とすることもできる。
　また、本明細書等では、タッチパネルの基板に、コネクターやＩＣが実装されたものを、タッチパネルモジュール、表示モジュール、または単にタッチパネルなどと呼ぶ場合がある。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置、表示装置、およびその作製方法について説明する。
　本発明の一態様は、被形成面上に、チャネルが形成される半導体層と、半導体層上にゲート絶縁層（第３の絶縁層ともいう）と、ゲート絶縁層上にゲート電極と、を有するトランジスタである。半導体層は、半導体特性を示す金属酸化物（以下、酸化物半導体ともいう）を含んで構成されることが好ましい。
　ゲート電極とゲート絶縁層とは、それぞれ上面形状が概略一致していることが好ましい。言い換えると、ゲート電極とゲート絶縁層とは、側面が連続するように加工されていることが好ましい。例えばゲート絶縁層となる絶縁膜と、ゲート電極となる導電膜を積層した後に、同じエッチングマスクを用いて続けて加工することで形成することができる。または、先に加工したゲート電極をハードマスクとして当該絶縁膜を加工することでゲート絶縁層を形成してもよい。
　また、半導体層は、チャネルが形成されうるチャネル形成領域と、ソース領域及びドレイン領域として機能する一対の低抵抗領域を有する。チャネル形成領域は、半導体層におけるゲート電極と重畳する領域である。一対の低抵抗領域は、チャネル形成領域を挟んで設けられ、チャネル形成領域よりも低抵抗な領域である。
　なお、本明細書等において、トランジスタのチャネル長方向とは、ソース領域とドレイン領域間を最短距離で結ぶ直線に平行な方向のうちの１つをいう。すなわち、チャネル長方向は、トランジスタがオン状態のときに半導体層を流れる電流の方向のうちの１つに相当する。また、チャネル幅方向とは、当該チャネル長方向に直交する方向をいう。なお、トランジスタの構造や形状によっては、チャネル長方向及びチャネル幅方向は１つに定まらない場合がある。
　ここで、半導体層の下面に接して、酸化物を含む島状の絶縁層（第２の絶縁層ともいう）が設けられていることが好ましい。酸化物を含む第２の絶縁層を半導体層に接して設けることで、加熱により脱離する酸素を効果的に半導体層に供給し、半導体層中の酸素欠損を補填することができる。
　また、酸化物を含む第２の絶縁層は、半導体層のチャネル形成領域となる部分に接して設け、且つ、低抵抗領域となる部分には設けないことが好ましい。これにより、低抵抗領域は、チャネル形成領域よりも多くの酸素欠損を有する領域となるためキャリアが生じやすく、より効果的に低抵抗な領域とすることができる。
　さらに、半導体層の低抵抗領域の表面は、窒化物を含む絶縁層（第４の絶縁層ともいう）が接して設けられる構成とする。半導体層に接して窒化物を含む絶縁層を設けることで、低抵抗領域の導電性をより高める効果を奏する。さらに、半導体層に接して窒化物を含む絶縁層を設けた状態で加熱処理を行うと、より低抵抗化が促進されるため好ましい。
　第４の絶縁層は、第１の導電層を覆って設けることが好ましい。これにより、半導体層の第１の導電層が設けられる部分、すなわちチャネル形成領域には接さず、チャネル形成領域以外の部分にのみ接するように、第４の絶縁層を形成することができる。その結果、自己整合的に低抵抗化した低抵抗領域を形成することができる。
　窒化物としては、例えば窒化シリコンや窒化ガリウムなどの半導体材料の窒化物、または窒化アルミニウムなどの金属窒化物を用いることが特に好ましい。例えば、窒化シリコンを用いる場合には、水素を含む窒化シリコンを用いることがより好ましい。窒化シリコンは、水素や酸素に対するブロッキング性を有するため、外部から半導体層への水素の拡散と、半導体層から外部への酸素の脱離の両方を防ぐことができ、信頼性の高いトランジスタを実現できる。
　また、金属窒化物を用いる場合、アルミニウムを含むことが特に好ましい。例えば、アルミニウムをスパッタリングターゲットに用い、成膜ガスとして窒素を含むガスを用いた反応スパッタリング法により形成した窒化アルミニウム膜は、成膜ガスの全流量に対する窒素ガスの流量を適切に制御することで、極めて高い絶縁性と、水素や酸素に対する極めて高いブロッキング性とを兼ね備えた膜とすることができる。そのため、このような金属窒化物を含む絶縁膜を、半導体層に接して設けることで、半導体層を低抵抗化できるだけでなく、半導体層から酸素が脱離すること、及び半導体層へ水素が拡散することを好適に防ぐことができる。
　金属窒化物として、窒化アルミニウムを用いた場合、当該窒化アルミニウムを含む絶縁層の厚さを５ｎｍ以上とすることが好ましい。このように薄い膜であっても、水素及び酸素に対する高いブロッキング性と、半導体層の低抵抗化の機能とを両立できる。なお、当該絶縁層の厚さはどれだけ厚くてもよいが、生産性を考慮し、５００ｎｍ以下、好ましくは２００ｎｍ以下、より好ましくは５０ｎｍ以下とすることが好ましい。
　上述のように、本発明の一態様は第２の絶縁層が島状の形状を有する構成とする。さらに、第２の絶縁層の下には、水、水素、及び酸素に対するブロッキング性の高い絶縁層（第１の絶縁層ともいう）を設けることが好ましい。第１の絶縁層としては、金属酸化物、または上述した窒化物を用いることができる。金属酸化物としては、酸化アルミニウム、酸化ハフニウム等の、水素や酸素に対して高いブロッキング性を有する材料を含むことが特に好ましい。
　さらに、島状の半導体層及び島状の第２の絶縁層よりも外側において、第１の絶縁層と第４の絶縁層とが接する構成とすることが好ましい。言い換えると、半導体層及び第２の絶縁層を、第１の絶縁層と第４の絶縁層とで取り囲む（封止する）構成とすることが好ましい。これにより、第２の絶縁層から放出される酸素が外部に放出されることを効果的に抑制し、その酸素のほとんどを半導体層のチャネル形成領域となる部分に供給可能な構成とすることができる。
　以上の構成とすることで、電気特性に優れ、且つ信頼性の高い半導体装置を実現することができる。
　以下では、より具体的な例について、図面を参照して説明する。
［構成例１］
　図１（Ａ）は、トランジスタ１００の上面図であり、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ａ１−Ａ２における切断面の断面図に相当し、図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ｂ１−Ｂ２における切断面の断面図に相当する。なお、図１（Ａ）において、トランジスタ１００の構成要素の一部（ゲート絶縁層等）を省略して図示している。また、一点鎖線Ａ１−Ａ２方向はチャネル長方向、一点鎖線Ｂ１−Ｂ２方向はチャネル幅方向に相当する。また、トランジスタの上面図については、以降の図面においても図１（Ａ）と同様に、構成要素の一部を省略して図示する。
　トランジスタ１００は、基板１０２上に設けられ、絶縁層１０３、絶縁層１０４、半導体層１０８、絶縁層１１０、金属酸化物層１１４、導電層１１２、絶縁層１１６、絶縁層１１８等を有する。絶縁層１０４は絶縁層１０３上に設けられ、半導体層１０８は絶縁層１０３及び絶縁層１０４の上面に接して設けられる。絶縁層１１０、金属酸化物層１１４、及び導電層１１２は、この順に半導体層１０８の一部を覆って積層されている。絶縁層１１６は、絶縁層１０４、半導体層１０８の上面及び側面、絶縁層１１０の側面、金属酸化物層１１４の側面、及び導電層１１２の上面及び側面を覆って設けられている。絶縁層１１８は、絶縁層１１６を覆って設けられている。
　導電層１１２の一部は、ゲート電極として機能する。絶縁層１１０の一部は、ゲート絶縁層として機能する。トランジスタ１００は、半導体層１０８上にゲート電極が設けられる、いわゆるトップゲート型のトランジスタである。
　半導体層１０８は、金属酸化物を含むことが好ましい。
　例えば半導体層１０８は、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムから選ばれた一種または複数種）と、亜鉛と、を有すると好ましい。特にＭはアルミニウム、ガリウム、イットリウム、またはスズとすることが好ましい。
　特に、半導体層１０８として、インジウム、ガリウム、及び亜鉛を含む酸化物を用いることが好ましい。
　半導体層１０８として、組成の異なる層、または結晶性の異なる層、または不純物濃度の異なる層を積層した積層構造としてもよい。
　半導体層１０８は、導電層１１２と重畳する領域と、当該領域を挟む低抵抗な領域１０８ｎとを有する。領域１０８ｎには、絶縁層１１６が接して設けられている。半導体層１０８の、導電層１１２と重畳する領域は、トランジスタ１００のチャネル形成領域として機能する。一方、領域１０８ｎは、トランジスタ１００のソース領域またはドレイン領域として機能する。
　また、図１（Ａ）、（Ｂ）に示すように、トランジスタ１００は、絶縁層１１８上に導電層１２０ａ及び導電層１２０ｂを有していてもよい。導電層１２０ａ及び導電層１２０ｂはソース電極またはドレイン電極として機能する。導電層１２０ａ及び導電層１２０ｂは、それぞれ絶縁層１１８及び絶縁層１１６に設けられた開口部１４１ａまたは開口部１４１ｂを介して、領域１０８ｎに電気的に接続される。
　導電層１１２、金属酸化物層１１４、及び絶縁層１１０は、上面形状が互いに概略一致している。
　なお、本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置することや、上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という。
　絶縁層１１０と導電層１１２の間に位置する金属酸化物層１１４は、絶縁層１１０に含まれる酸素が導電層１１２側に拡散することを防ぐバリア膜として機能する。さらに金属酸化物層１１４は、導電層１１２に含まれる水素や水が絶縁層１１０側に拡散することを防ぐバリア膜としても機能する。金属酸化物層１１４は、例えば少なくとも絶縁層１１０よりも酸素及び水素を透過しにくい材料を用いることができる。
　金属酸化物層１１４により、導電層１１２にアルミニウムや銅などの酸素を吸引しやすい材料を用いた場合であっても、絶縁層１１０から導電層１１２へ酸素が拡散することを防ぐことができる。また、導電層１１２が水素を含む場合であっても、導電層１１２から絶縁層１１０を介して半導体層１０８へ水素が供給されることが抑制される。その結果、半導体層１０８のチャネル形成領域のキャリア密度を極めて低いものとすることができる。
　金属酸化物層１１４としては、絶縁性材料または導電性材料を用いることができる。金属酸化物層１１４が絶縁性を有する場合には、ゲート絶縁層の一部として機能する。一方、金属酸化物層１１４が導電性を有する場合には、ゲート電極の一部として機能する。
　特に、金属酸化物層１１４として、酸化シリコンよりも誘電率の高い絶縁性材料を用いることが好ましい。特に、酸化アルミニウム膜、酸化ハフニウム膜、またはハフニウムアルミネート膜等を用いることが好ましい。
　また、金属酸化物層１１４は、スパッタリング装置を用いて形成すると好ましい。例えば、スパッタリング装置を用いて酸化アルミニウム膜を形成する場合、酸素ガスを含む雰囲気下で形成することで、絶縁層１１０や半導体層１０８中に好適に酸素を添加することができる。また、スパッタリング装置を用いて、酸化アルミニウム膜を形成する場合、膜密度を高めることができるため好適である。
　また、金属酸化物層１１４として、上記半導体層１０８に適用可能な酸化物半導体材料を用いることができる。このとき、半導体層１０８と同じスパッタリングターゲットを用いて形成した金属酸化物膜を適用することで、装置を共通化できるため好ましい。
　または、半導体層１０８と金属酸化物層１１４の両方に、インジウム及びガリウムを含む金属酸化物材料を用いる場合、半導体層１０８よりもガリウムの組成（含有割合）が高い材料を用いると、酸素に対するブロッキング性をより高めることができるため好ましい。このとき、半導体層１０８には、金属酸化物層１１４よりもインジウムの組成が高い材料を用いることで、トランジスタ１００の電界効果移動度を高めることができる。
　絶縁層１１６は、窒化物を含む絶縁膜を用いることができる。例えば、例えば窒化シリコンや窒化ガリウムなどの半導体材料の窒化物、または窒化アルミニウムなどの金属窒化物を用いることができる。金属窒化物を含む絶縁膜は、例えばアルミニウム、チタン、タンタル、タングステン、クロム、及びルテニウムなどの金属元素の少なくとも一と、窒素とを含むことが好ましい。特に、アルミニウムと窒素とを含む膜を用いると、極めて絶縁性が高いため好ましい。
　絶縁層１１６に窒化アルミニウム膜を用いる場合、組成式がＡｌＮｘ（ｘは０より大きく２以下の実数、好ましくは、ｘは０．５より大きく１．５以下の実数）を満たす膜を用いることが好ましい。これにより、絶縁性に優れ、且つ熱伝導性に優れた膜とすることができるため、トランジスタ１００を駆動したときに生じる熱の放熱性を高めることができる。
　または、絶縁層１１６として、窒化アルミニウムチタン膜、窒化チタン膜などを用いることができる。
　領域１０８ｎは、半導体層１０８の一部であり、チャネル形成領域よりも低抵抗な領域である。
　ここで、半導体層１０８として、インジウムを含む金属酸化物膜を用いた場合、領域１０８ｎの絶縁層１１６側の界面近傍に、酸化インジウムが析出した領域、または、インジウム濃度の高い領域が形成されている場合がある。例えば、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）等の分析法で観測できる場合がある。
　また領域１０８ｎは、チャネル形成領域よりもキャリア濃度が高い領域、酸素欠陥密度の高い領域、またはｎ型である領域ともいうことができる。
　また、半導体層１０８のチャネル形成領域に接する絶縁層１０４と絶縁層１１０には、酸化物膜を用いることが好ましい。例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜などの酸化物膜を用いることができる。これにより、トランジスタ１００の作製工程における熱処理などで、絶縁層１０４や絶縁層１１０から脱離した酸素を半導体層１０８のチャネル形成領域に供給し、半導体層１０８中の酸素欠損を低減することができる。
　絶縁層１０４よりも下側（基板１０２側）に設けられる絶縁層１０３としては、酸素及び水素を拡散しにくい絶縁膜を用いることが好ましい。特に、酸化アルミニウム膜、酸化ハフニウム膜、またはハフニウムアルミネート膜などの金属酸化物膜、または、窒化アルミニウム、窒化酸化アルミニウム、窒化シリコン、窒化酸化シリコンなどの窒素を含む絶縁膜を用いることができる。
　酸化アルミニウム膜、酸化ハフニウム膜、及びハフニウムアルミネート膜等は、膜厚が薄い場合でも極めて高いバリア性を有する。そのため、その厚さを０．５ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上４０ｎｍ以下、より好ましくは２ｎｍ以上３０ｎｍ以下の厚さとすることができる。特に、酸化アルミニウム膜は水素などに対するバリア性が高いため、極めて薄く（例えば０．５ｎｍ以上１．５ｎｍ以下）としても、十分な効果を得ることができる。例えばスパッタリング法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等の成膜方法により形成することができる。
　ここで、半導体層１０８と絶縁層１０４とは、それぞれ島状に加工されている。図１（Ａ）では、絶縁層１０４の輪郭を破線で示している。
　絶縁層１０４は、チャネル長方向の端部が、半導体層１０８の端部よりも内側に位置している。一方、チャネル幅方向の端部は、半導体層１０８の端部よりも外側に位置している。言い換えると、半導体層１０８は、チャネル長方向において、絶縁層１０４の一対の端部を越えて外側に延在し、チャネル幅方向において、絶縁層１０４の一対の端部よりも内側に位置している、とも言うことができる。
　半導体層１０８のチャネル形成領域と重なるように、絶縁層１０４が設けられている。また、半導体層１０８の領域１０８ｎは、絶縁層１０４と重ならない領域を有する。少なくとも、領域１０８ｎの導電層１２０ａと接する部分、及び導電層１２０ｂと接する部分には、絶縁層１０４が設けられていないことが好ましい。
　また、図１（Ｂ）、（Ｃ）に示すように、半導体層１０８及び絶縁層１０４よりも外側の領域において、絶縁層１０３と絶縁層１１６とが接して設けられている。これにより、半導体層１０８及び絶縁層１０４等が、絶縁層１０３及び絶縁層１１６で密封された構造とすることができる。このような構造により、トランジスタ１００の半導体層１０８及び絶縁層１０４等に外部から水素が拡散すること、及び半導体層１０８及び絶縁層１０４中の酸素が外部に拡散することを効果的に抑制することができる。
　また、絶縁層１１８中には水素が含まれる場合があるが、半導体層１０８に接する酸化物膜を含む絶縁層１０４や絶縁層１１０は、絶縁層１１６により絶縁層１１８とは接しない構成となっている。そのため、絶縁層１１８中に水素が含まれている場合であっても、トランジスタ１００の作製工程にかかる熱などにより、当該水素が絶縁層１０４及び絶縁層１１０を介して半導体層１０８に拡散することを効果的に防ぐことができる。
　ここで、半導体層１０８、及び半導体層１０８中に形成されうる酸素欠損について説明する。
　半導体層１０８に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、半導体層１０８中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給源となりうる。半導体層１０８中にキャリア供給源が生成されると、トランジスタ１００の電気特性の変動、代表的にはしきい値電圧のシフトが生じる。したがって、半導体層１０８においては、酸素欠損が少ないほど好ましい。
　そこで、本発明の一態様においては、半導体層１０８近傍の絶縁膜、具体的には、半導体層１０８の上方に位置する絶縁層１１０、及び下方に位置する絶縁層１０４が、酸化物膜を含む構成である。作製工程中の熱などにより絶縁層１０４及び絶縁層１１０から半導体層１０８へ酸素を移動させることで、半導体層１０８中の酸素欠損を低減することが可能となる。
　また、半導体層１０８は、Ｉｎの原子数比がＭの原子数比より多い領域を有すると好ましい。Ｉｎの原子数比が多いほど、トランジスタの電界効果移動度を向上させることができる。
　ここで、Ｉｎ、Ｇａ、Ｚｎを含む金属酸化物の場合、Ｉｎと酸素の結合力は、Ｇａと酸素の結合力よりも弱いため、Ｉｎの原子数比が大きい場合には、金属酸化物膜中に酸素欠損が形成されやすい。また、Ｇａに代えて、上記Ｍで示す金属元素を用いた場合でも同様の傾向がある。金属酸化物膜中に酸素欠損が多く存在すると、トランジスタの電気特性の低下や、信頼性の低下が生じる。
　しかしながら本発明の一態様では、金属酸化物を含む半導体層１０８中に極めて多くの酸素を供給できるため、Ｉｎの原子数比の大きな金属酸化物材料を用いることが可能となる。これにより、極めて高い電界効果移動度と、安定した電気特性と、高い信頼性とを兼ね備えたトランジスタを実現することができる。
　例えば、Ｉｎの原子数比が、Ｍの原子数比に対して１．５倍以上、または２倍以上、または３倍以上、または３．５倍以上、または４倍以上である金属酸化物を、好適に用いることができる。
　特に、半導体層１０８のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝５：１：６またはその近傍（Ｉｎが５の場合、Ｍが０．５以上１．５以下であり、且つＺｎが５以上７以下を含む）とすることが好ましい。または、Ｉｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍とすると好ましい。また、半導体層１０８の組成として、半導体層１０８のＩｎ、Ｍ、及びＺｎの原子数の比を概略等しくしてもよい。すなわち、Ｉｎ、Ｍ、及びＺｎの原子数の比が、Ｉｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍の材料を含んでいてもよい。
　例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートドライバに用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。また、上記の電界効果移動度が高いトランジスタを、ソースドライバ（特に、ソースドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少ない表示装置を提供することができる。
　なお、半導体層１０８が、Ｉｎの原子数比がＭの原子数比より多い領域を有していても、半導体層１０８の結晶性が高い場合、電界効果移動度が低くなる場合がある。半導体層１０８の結晶性としては、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析する、あるいは、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いて分析することで解析できる。
　ここで、半導体層１０８に混入する水素または水分などの不純物は、トランジスタ特性に影響を与えるため問題となる。したがって、半導体層１０８においては、水素または水分などの不純物が少ないほど好ましい。不純物濃度が低く、欠陥準位密度の低い金属酸化物膜を用いることで、優れた電気特性を有するトランジスタを作製することができ好ましい。不純物濃度が低く、欠陥準位密度を低く（酸素欠損を少なく）することで、膜中のキャリア密度を低くすることができる。このような金属酸化物膜を半導体層に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、このような金属酸化物膜を用いたトランジスタは、オフ電流が著しく小さい特性を得ることができる。
　また、半導体層１０８が、２層以上の積層構造を有していてもよい。
　例えば、組成の異なる２以上の金属酸化物膜を積層した半導体層１０８を用いることができる。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いた場合に、Ｉｎ、Ｍ、及びＺｎの原子数の比が、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝２：２：１、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、またはそれらの近傍であるスパッタリングターゲットで形成する膜のうち、２以上を積層して用いることが好ましい。
　また、結晶性の異なる２以上の金属酸化物膜を積層した半導体層１０８を用いることができる。その場合、同じ酸化物ターゲットを用い、成膜条件を異ならせることで、大気に触れることなく連続して形成されることが好ましい。
　例えば、先に形成する第１の金属酸化物膜の成膜時の酸素流量比を、後に形成する第２の金属酸化物膜の成膜時の酸素流量比よりも小さくする。または、第１の金属酸化物膜の成膜時に、酸素を流さない条件とする。これにより、第２の金属酸化物膜の成膜時に、酸素を効果的に供給することができる。また、第１の金属酸化物膜は第２の金属酸化物膜よりも結晶性が低く、電気伝導性の高い膜とすることができる。一方、上部に設けられる第２の金属酸化物膜を第１の金属酸化物膜よりも結晶性の高い膜とすることで、半導体層１０８の加工時や、絶縁層１１０の成膜時のダメージを抑制することができる。
　より具体的には、第１の金属酸化物膜の成膜時の酸素流量比を、０％以上５０％未満、好ましくは０％以上３０％以下、より好ましくは０％以上２０％以下、代表的には１０％とする。また第２の金属酸化物膜の成膜時の酸素流量比を、５０％以上１００％以下、好ましくは６０％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下、代表的には１００％とする。また、第１の金属酸化物膜と第２の金属酸化物膜とで、成膜時の圧力、温度、電力等の条件を異ならせてもよいが、酸素流量比以外の条件を同じとすることで、成膜工程にかかる時間を短縮することができるため好ましい。
　このような構成とすることで、電気特性に優れ、且つ信頼性の高いトランジスタ１００を実現できる。
　以上が構成例１についての説明である。
［構成例２］
　以下では、上記構成例１と一部の構成が異なるトランジスタの構成例について説明する。なお、以下では、上記構成例１と重複する部分は説明を省略する場合がある。また、以下で示す図面において、上記構成例と同様の機能を有する部分についてはハッチングパターンを同じくし、符号を付さない場合もある。
　図２（Ａ）は、トランジスタ１００Ａの上面図であり、図２（Ｂ）はトランジスタ１００Ａのチャネル長方向を含む断面図であり、図２（Ｃ）はトランジスタ１００Ａのチャネル幅方向の断面図である。
　トランジスタ１００Ａは、基板１０２と絶縁層１０３との間に導電層１０６を有する点で、構成例１と主に相違している。導電層１０６は、絶縁層１０４及び絶縁層１０３を介して半導体層１０８及び導電層１１２と重畳する領域を有する。
　トランジスタ１００Ａにおいて、導電層１０６は、第１のゲート電極（ボトムゲート電極ともいう）としての機能を有し、導電層１１２は、第２のゲート電極（トップゲート電極ともいう）としての機能を有する。また、絶縁層１０３及び絶縁層１０４の一部は第１のゲート絶縁層として機能し、絶縁層１１０の一部は、第２のゲート絶縁層として機能する。
　半導体層１０８の、導電層１１２及び導電層１０６の少なくとも一方と重畳する部分は、チャネル形成領域として機能する。なお、以下では説明を容易にするため、半導体層１０８の導電層１１２と重畳する部分をチャネル形成領域と呼ぶ場合があるが、実際には導電層１１２と重畳せずに、導電層１０６と重畳する部分（領域１０８ｎを含む部分）にもチャネルが形成しうる。
　また、図２（Ｃ）に示すように、導電層１０６は、金属酸化物層１１４、絶縁層１１０、及び絶縁層１０３に設けられた開口部１４２を介して、導電層１１２と電気的に接続されていてもよい。これにより、導電層１０６と導電層１１２には、同じ電位を与えることができる。
　導電層１０６は、導電層１１２、導電層１２０ａ、または導電層１２０ｂと同様の材料を用いることができる。特に導電層１０６に銅を含む材料を用いると、配線抵抗を低減できるため好ましい。
　また、図２（Ａ）、（Ｃ）に示すように、チャネル幅方向において、導電層１１２及び導電層１０６が、半導体層１０８の端部よりも外側に突出していることが好ましい。このとき、図２（Ｃ）に示すように、半導体層１０８のチャネル幅方向の全体が、絶縁層１１０と絶縁層１０４を介して、導電層１１２と導電層１０６に覆われた構成となる。
　このような構成とすることで、半導体層１０８を一対のゲート電極によって生じる電界で、電気的に取り囲むことができる。このとき特に、導電層１０６と導電層１１２に同じ電位を与えることが好ましい。これにより、半導体層１０８にチャネルを誘起させるための電界を効果的に印加できるため、トランジスタ１００Ａのオン電流を増大させることができる。そのため、トランジスタ１００Ａを微細化することも可能となる。
　なお、導電層１１２と導電層１０６とを接続しない構成としてもよい。このとき、一対のゲート電極の一方に定電位を与え、他方にトランジスタ１００Ａを駆動するための信号を与えてもよい。このとき、一方の電極に与える電位により、トランジスタ１００Ａを他方の電極で駆動する際のしきい値電圧を制御することもできる。
　トランジスタ１００Ａは、絶縁層１０４が導電層１０６よりも内側に設けられている例を示している。すなわち、トランジスタ１００Ａのチャネル長方向において、絶縁層１０４の端部は導電層１０６の端部よりも内側に位置し、チャネル幅方向においても絶縁層１０４の端部が導電層１０６の端部よりも内側に位置するように加工されている。
　また、図２（Ａ）に示すように、導電層１０６と導電層１２０ａとの交差部、及び導電層１０６と導電層１２０ｂとの交差部には、絶縁層１０４ａが設けられている。
　図２（Ｂ）には、導電層１２０ｂと導電層１０６の交差部を示している。絶縁層１０４ａは、絶縁層１０４と同一面上に位置し、且つ、同一材料を含む絶縁層である。例えば絶縁層１０４ａは、絶縁層１０４と同一の絶縁膜を加工して形成することができる。絶縁層１０４ａを導電層１２０ｂと導電層１０６とが交差する部分に配置することで、導電層１２０ｂと導電層１０６との間の寄生容量を低減することができる。
　なお、ここでは導電層１０６と導電層１２０ａまたは導電層１２０ｂの交差部に絶縁層１０４ａを配置する例を示したが、これに限られない。例えば導電層１１２（または導電層１１２と同じ導電膜を加工して得られる配線）や、半導体層１０８と同じ半導体膜を加工して得られる配線などと、導電層１０６との交差部に、絶縁層１０４ａを配置することで、上記と同様に寄生容量を低減することができる。
　以上が構成例２についての説明である。
［変形例］
　以下では、構成例２の変形例について説明する。
〔変形例１〕
　図３（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタ１００Ｂは、絶縁層１０４を導電層１１２と同じフォトマスクを用いて加工した場合の例である。
　絶縁層１０４と導電層１１２とは、平面視において、その輪郭が概略一致している。なお、絶縁層１０４や導電層１１２の加工条件によっては、絶縁層１０４の輪郭が導電層１１２の輪郭の内側に位置する場合や、その逆に外側に位置する場合がある。
　このように、絶縁層１０４と導電層１１２の加工に用いるフォトマスクを共通化することで、製造コストを低減することができる。
　なお、ここでは導電層１１２が島状の形状を有し、導電層１０６の一部が配線として機能する場合について示したが、導電層１０６を島状の形状とし、導電層１１２の一部を配線として用いるレイアウトパターンを適用することもできる。その場合、絶縁層１０４は導電層１０６と同じフォトマスクを用いて加工すればよい。
〔変形例２〕
　図４（Ａ）に示すチャネル幅方向の断面は、絶縁層１０４のチャネル幅方向の長さが異なる点で、図２（Ｃ）と主に相違している。
　図４（Ａ）では、絶縁層１０４のチャネル幅方向の端部が、導電層１１２のチャネル幅方向の端部よりも外側に位置し、且つ、導電層１０６のチャネル幅方向の端部よりも内側に位置する場合を示している。
　また、導電層１１２と導電層１０６とは、金属酸化物層１１４、絶縁層１１０、絶縁層１０４、及び絶縁層１０３に設けられた開口部１４２を介して、電気的に接続されている。
〔変形例３〕
　図４（Ｂ）は、絶縁層１０４のチャネル幅方向の端部が、導電層１１２のチャネル幅方向の端部、及び導電層１０６のチャネル幅方向の端部よりも内側に位置し、且つ、開口部１４２が設けられる部分に絶縁層１０４が位置している例である。
〔変形例４〕
　図４（Ｃ）は、絶縁層１０４のチャネル幅方向の端部が、導電層１１２のチャネル幅方向の端部、及び導電層１０６のチャネル幅方向の端部よりも外側に位置している例である。
　以上が変形例についての説明である。
［応用例］
　以下では、上記トランジスタを表示装置の画素に適用する場合の例について説明する。
　図５は、複数の副画素がマトリクス状に配置された表示装置の上面概略図である。１つの副画素は、少なくとも１つのトランジスタ１００と、トランジスタ１００と電気的に接続する画素電極として機能する導電層１３１と、を有する。なお、ここでは簡略化した副画素の構成を示しているが、副画素に適用する表示素子に応じて、他のトランジスタや容量素子等を適宜設けることができる。
　図５において、導電層１１２はゲート線（走査線ともいう）として機能し、導電層１２０ａは、ソース線（信号線、ビデオ信号線ともいう）として機能し、導電層１２０ｂは、トランジスタ１００と導電層１３１とを電気的に接続する配線として機能する。
　図５では、島状の形状を有する絶縁層１０４が、１つのトランジスタにつき１つ設けられている。絶縁層１０４は、トランジスタ１００の半導体層１０８のチャネル形成領域を包含するように配置され、且つ、導電層１２０ａ及び導電層１２０ｂと、半導体層１０８との接続部（開口部１４１ａ、開口部１４１ｂ）には配置されないように設けられている。
　また、図５では、導電層１１２と導電層１２０ａとの交差部において、絶縁層１０４ａが設けられている。
　本発明の一態様のトランジスタは、表示装置だけでなく、様々な回路や装置に適用することができる。例えば電子機器等に実装されるＩＣチップ内の演算回路、メモリ回路、駆動回路、及びインターフェース回路などの各種回路、または、液晶素子や有機ＥＬ素子などが適用されたディスプレイデバイスや、各種センサデバイスにおける駆動回路などに好適に用いることができる。
　以上が応用例についての説明である。
［半導体装置の構成要素］
　次に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
〔基板〕
　基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。
　また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００等を形成してもよい。または、基板１０２とトランジスタ１００等の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００等は耐熱性の劣る基板や可撓性の基板にも転載できる。
〔絶縁層１０４〕
　絶縁層１０４としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法等を適宜用いて形成することができる。また、絶縁層１０４としては、例えば、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。なお、半導体層１０８との界面特性を向上させるため、絶縁層１０４において少なくとも半導体層１０８と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁層１０４には、加熱により酸素を放出する膜を用いることが好ましい。
　絶縁層１０４として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。
　また、絶縁層１０４の半導体層１０８に接する側に窒化シリコン膜などの酸化物膜以外の膜を用いた場合、半導体層１０８と接する表面に対して酸素プラズマ処理などの前処理を行い、当該表面、または表面近傍を酸化することが好ましい。
〔導電膜〕
　ゲート電極として機能する導電層１１２及び導電層１０６、ソース電極として機能する導電層１２０ａ、ドレイン電極として機能する導電層１２０ｂとしては、クロム、銅、アルミニウム、金、銀、亜鉛、モリブデン、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルトから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
　また、導電層１１２、導電層１０６、導電層１２０ａ、及び導電層１２０ｂには、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物等の酸化物導電体または金属酸化物膜を適用することもできる。
　ここで、酸化物導電体（ＯＣ：ＯｘｉｄｅＣｏｎｄｕｃｔｏｒ）について説明を行う。例えば、半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。
　また、導電層１１２等として、上記酸化物導電体（金属酸化物）を含む導電膜と、金属または合金を含む導電膜の積層構造としてもよい。金属または合金を含む導電膜を用いることで、配線抵抗を小さくすることができる。このとき、ゲート絶縁膜として機能する絶縁層と接する側には酸化物導電体を含む導電膜を適用することが好ましい。
　また、導電層１１２、導電層１０６、導電層１２０ａ、導電層１２０ｂには、上述の金属元素の中でも、特にチタン、タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有すると好適である。特に、窒化タンタル膜を用いると好適である。当該窒化タンタル膜は、導電性を有し、且つ、銅、酸素、または水素に対して、高いバリア性を有し、且つ自身からの水素の放出が少ないため、半導体層１０８と接する導電膜、または半導体層１０８の近傍の導電膜として、好適に用いることができる。
〔絶縁層１１０〕
　トランジスタ１００等のゲート絶縁膜として機能する絶縁層１１０は、ＰＥＣＶＤ法、スパッタリング法等により形成できる。絶縁層１１０としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を用いることができる。なお、絶縁層１１０を、２層の積層構造または３層以上の積層構造としてもよい。
　また、半導体層１０８と接する絶縁層１１０は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域を有することがより好ましい。別言すると、絶縁層１１０は、酸素を放出することが可能な絶縁膜である。例えば、酸素雰囲気下にて絶縁層１１０を形成すること、成膜後の絶縁層１１０に対して酸素雰囲気下での熱処理、プラズマ処理等を行うこと、または、絶縁層１１０上に酸素雰囲気下で酸化物膜を成膜することなどにより、絶縁層１１０中に酸素を供給することもできる。
　また、絶縁層１１０として、酸化シリコンや酸化窒化シリコンと比べて比誘電率の高い酸化ハフニウム等の材料を用いることもできる。これにより絶縁層１１０の膜厚を厚くしトンネル電流によるリーク電流を抑制できる。特に結晶性を有する酸化ハフニウムは、非晶質の酸化ハフニウムと比べて高い比誘電率を備えるため好ましい。
〔半導体層〕
　半導体層１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットは、Ｉｎの原子数比がＭの原子数比以上であることが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。
　また、スパッタリングターゲットとしては、多結晶の酸化物を含むターゲットを用いると、結晶性を有する半導体層１０８を形成しやすくなるため好ましい。なお、成膜される半導体層１０８の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、半導体層１０８に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される半導体層１０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
　なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍と記載する場合、Ｉｎの原子数比を４としたとき、Ｇａの原子数比が１以上３以下であり、Ｚｎの原子数比が２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍であると記載する場合、Ｉｎの原子数比を５としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍であると記載する場合、Ｉｎの原子数比を１としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が０．１より大きく２以下である場合を含む。
　また、半導体層１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である。このように、シリコンよりもエネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　また、半導体層１０８は、非単結晶構造であると好ましい。非単結晶構造は、例えば、後述するＣＡＡＣ構造、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ構造は最も欠陥準位密度が低い。
　以下では、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）について説明する。ＣＡＡＣは結晶構造の一例を表す。
　ＣＡＡＣ構造とは、複数のナノ結晶（最大径が１０ｎｍ未満である結晶領域）を有する薄膜などの結晶構造の一つであり、各ナノ結晶はｃ軸が特定の方向に配向し、かつａ軸及びｂ軸は配向性を有さずに、ナノ結晶同士が粒界を形成することなく連続的に連結しているといった特徴を有する結晶構造である。特にＣＡＡＣ構造を有する薄膜は、各ナノ結晶のｃ軸が、薄膜の厚さ方向、被形成面の法線方向、または薄膜の表面の法線方向に配向しやすいといった特徴を有する。
　ＣＡＡＣ−ＯＳ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
　ここで、結晶学において、単位格子を構成するａ軸、ｂ軸、及びｃ軸の３つの軸（結晶軸）について、特異的な軸をｃ軸とした単位格子を取ることが一般的である。特に層状構造を有する結晶では、層の面方向に平行な２つの軸をａ軸及びｂ軸とし、層に交差する軸をｃ軸とすることが一般的である。このような層状構造を有する結晶の代表的な例として、六方晶系に分類されるグラファイトがあり、その単位格子のａ軸及びｂ軸は劈開面に平行であり、ｃ軸は劈開面に直交する。例えば層状構造であるＹｂＦｅ２Ｏ４型の結晶構造をとるＩｎＧａＺｎＯ４の結晶は六方晶系に分類することができ、その単位格子のａ軸及びｂ軸は層の面方向に平行となり、ｃ軸は層（すなわちａ軸及びｂ軸）に直交する。
　金属酸化物の結晶構造の一例について説明する。なお、以下では、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法にて成膜された金属酸化物を一例として説明する。上記ターゲットを用いて、基板温度を１００℃以上１３０℃以下として、スパッタリング法により形成した金属酸化物は、ｎｃ（ｎａｎｏ　ｃｒｙｓｔａｌ）構造及びＣＡＡＣ構造のいずれか一方の結晶構造、またはこれらが混在した構造をとりやすい。一方、基板温度を室温（Ｒ．Ｔ．）として、スパッタリング法により形成した金属酸化物は、ｎｃの結晶構造をとりやすい。なお、ここでいう室温（Ｒ．Ｔ．）とは、基板を意図的に加熱しない場合の温度を含む。
［作製方法例］
　以下では、本発明の一態様のトランジスタの作製方法の例について説明する。ここでは、構成例２で例示したトランジスタ１００Ａを例に挙げて説明する。
　なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法や、熱ＣＶＤ法などがある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法がある。
　また、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成することができる。
　また、半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いて加工することができる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
　フォトリソグラフィ法としては、代表的には以下の２つの方法がある。一つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう一つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
　フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
　薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
　図６~図８に示す各図には、トランジスタ１００Ａの作製工程の各段階におけるチャネル長方向及びチャネル幅方向の断面を並べて示している。
〔導電層１０６の形成〕
　基板１０２上に導電膜を成膜し、これをエッチングにより加工して、ゲート電極として機能する導電層１０６を形成する（図６（Ａ））。
〔絶縁層１０３、絶縁層１０４の形成〕
　続いて、基板１０２、導電層１０６を覆って絶縁層１０３と絶縁膜１０４ｆを積層して形成する（図６（Ｂ））。絶縁層１０３及び絶縁膜１０４ｆはそれぞれ、ＰＥＣＶＤ法、ＡＬＤ法、スパッタリング法などを用いて形成することができる。
　例えば、絶縁層１０３はＡＬＤ法、ＰＥＣＶＤ法、またはスパッタリングを用いて形成し、絶縁膜１０４ｆはＰＥＣＶＤ法またはスパッタリング法を用いて形成することができる。
　続いて、絶縁膜１０４ｆの一部をエッチングにより除去し、島状に加工して絶縁層１０４、及び絶縁層１０４ａを形成する（図６（Ｃ））。
〔半導体層１０８の形成〕
　続いて、絶縁層１０４及び絶縁層１０３上に金属酸化物膜を成膜し、これを加工することにより半導体層１０８を形成する（図７（Ａ））。
　金属酸化物膜は、金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。
　また、金属酸化物膜を成膜する際に、酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。なお、金属酸化物膜を成膜する際の成膜ガス全体に占める酸素ガスの割合（以下、酸素流量比ともいう）が高いほど、金属酸化物膜の結晶性を高めることができ、信頼性の高いトランジスタを実現できる。一方、酸素流量比が低いほど、金属酸化物膜の結晶性が低くなり、オン電流が高められたトランジスタとすることができる。
　また、金属酸化物膜の成膜条件としては、基板温度を室温以上２００℃未満、好ましくは基板温度を室温以上１４０℃以下とすればよい。例えば成膜温度を、室温以上１４０℃未満とすると、生産性が高くなり好ましい。また、基板温度を室温とする、または意図的に加熱しない状態で、金属酸化物膜を成膜することで、結晶性を低くすることができる。
　また、金属酸化物膜を成膜する前に、絶縁層１０４の表面に吸着した水や水素、有機物等を脱離させるための処理や、絶縁層１０４中に酸素を供給する処理を行うことが好ましい。例えば、減圧雰囲気下にて７０℃以上２００℃以下の温度で加熱処理を行うことができる。または、酸素を含む雰囲気下におけるプラズマ処理を行ってもよい。また、Ｎ２Ｏガスを含む雰囲気下におけるプラズマ処理を行うと、絶縁層１０４の表面の有機物を好適に除去することができる。このような処理の後、絶縁層１０４の表面を大気に暴露することなく、連続して金属酸化物膜を成膜することが好ましい。
　金属酸化物膜の加工には、ウェットエッチング法及びドライエッチング法のいずれか一方または双方を用いればよい。このとき、半導体層１０８と重ならない絶縁層１０４の一部がエッチングされ、薄くなる場合がある。
　また、金属酸化物膜の成膜後、または半導体層１０８に加工した後、金属酸化物膜または半導体層１０８中の水素または水を除去するために加熱処理を行ってもよい。加熱処理の温度は、代表的には、１５０℃以上基板の歪み点未満、または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下である。
　加熱処理は、希ガス、または窒素を含む雰囲気下で行うことができる。または、当該雰囲気下で加熱した後、酸素を含む雰囲気下で加熱してもよい。なお、上記加熱処理の雰囲気下に水素、水などが含まれないことが好ましい。該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮することができる。
〔絶縁膜１１０ｆ、金属酸化物膜１１４ｆの形成〕
　続いて、絶縁層１０３、絶縁層１０４、及び半導体層１０８を覆って、絶縁層１１０となる絶縁膜１１０ｆと、金属酸化物層１１４となる金属酸化物膜１１４ｆを積層して成膜する。
　絶縁膜１１０ｆとしては、例えば酸化シリコン膜または酸化窒化シリコン膜などの酸化物膜を、プラズマ化学気相堆積装置（ＰＥＣＶＤ装置、または単にプラズマＣＶＤ装置という）を用いて形成することが好ましい。また、マイクロ波を用いたＰＥＣＶＤ法を用いて形成してもよい。
　金属酸化物膜１１４ｆは、例えば酸素を含む雰囲気下で成膜することが好ましい。特に、酸素を含む雰囲気下でスパッタリング法により形成することが好ましい。これにより、金属酸化物膜１１４ｆの成膜時に絶縁膜１１０ｆに酸素を供給することができる。
　金属酸化物膜１１４ｆを、上記半導体層１０８の場合と同様の金属酸化物を含む酸化物ターゲットを用いたスパッタリング法により形成する場合には、上記を援用することができる。
　例えば金属酸化物膜１１４ｆの成膜条件として、成膜ガスに酸素を用い、金属ターゲットを用いた反応性スパッタリング法により、金属酸化物膜を形成することが好ましい。金属ターゲットとして、例えばアルミニウムを用いた場合には、酸化アルミニウム膜を成膜することができる。
　金属酸化物膜１１４ｆの成膜時に、成膜装置の成膜室内に導入する成膜ガスの全流量に対する酸素流量の割合（酸素流量比）、または成膜室内の酸素分圧が高いほど、絶縁膜１１０ｆ中に供給される酸素を増やすことができる。酸素流量比または酸素分圧は、例えば５０％以上１００％以下、好ましくは６５％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下とする。特に、酸素流量比１００％とし、酸素分圧を１００％にできるだけ近づけることが好ましい。
　このように、酸素を含む雰囲気下でスパッタリング法により金属酸化物膜１１４ｆを形成することにより、金属酸化物膜１１４ｆの成膜時に、絶縁膜１１０ｆへ酸素を供給するとともに、絶縁膜１１０ｆから酸素が脱離することを防ぐことができる。その結果、絶縁膜１１０ｆに極めて多くの酸素を閉じ込めることができる。そして、後の加熱処理によって、半導体層１０８に多くの酸素を供給することができる。その結果、半導体層１０８中の酸素欠損を低減でき、信頼性の高いトランジスタを実現できる。
　続いて、金属酸化物膜１１４ｆの成膜後に、金属酸化物膜１１４ｆ、絶縁膜１１０ｆ、（絶縁層１０４）、及び絶縁層１０３の一部をエッチングすることで、導電層１０６に達する開口を形成する。これにより、後に形成する導電層１１２と導電層１０６とを、当該開口を介して電気的に接続することができる。
　この段階における断面概略図が、図７（Ｂ）に相当する。
〔導電層１１２、金属酸化物層１１４、絶縁層１１０の形成〕
　続いて、金属酸化物膜１１４ｆ上に、導電層１１２となる導電膜を成膜する。当該導電膜は、金属または合金のスパッタリングターゲットを用いたスパッタリング法により成膜することが好ましい。
　続いて、導電膜、金属酸化物膜１１４ｆ、及び絶縁膜１１０ｆの一部をエッチングする（図７（Ｃ））。導電膜、金属酸化物膜１１４ｆ、及び絶縁膜１１０ｆは、それぞれ同じレジストマスクを用いて加工することが好ましい。または、エッチング後の導電層１１２をハードマスクとして用いて、金属酸化物膜１１４ｆと絶縁膜１１０ｆとをエッチングしてもよい。
　これにより、上面形状が概略一致した島状の導電層１１２、金属酸化物層１１４、及び絶縁層１１０を形成することができる。
　なお、導電膜、金属酸化物膜１１４ｆ、及び絶縁膜１１０ｆのエッチング時に、絶縁層１１０に覆われない半導体層１０８等もエッチングされ、薄膜化する場合がある。
〔絶縁層１１６の形成〕
　続いて、絶縁層１０４、半導体層１０８、絶縁層１１０の側面、金属酸化物層１１４の側面、及び導電層１１２等を覆って、絶縁層１１６を形成する。またこのとき、半導体層１０８及び絶縁層１０４の端部よりも外側において、絶縁層１０３と絶縁層１１６とが接する領域が形成される（図８（Ａ））。
　絶縁層１１６は、上述の金属元素を含むスパッタリングターゲットを用い、窒素ガスと、希釈ガスである希ガス等の混合ガスを成膜ガスとして用いた反応性スパッタリング法により形成することが好ましい。これにより、成膜ガスの流量比を制御することで、絶縁層１１６の膜質を制御することが容易となる。
　例えば、絶縁層１１６としてアルミニウムターゲットを用いた反応性スパッタリングにより形成した窒化アルミニウム膜を用いる場合、成膜ガスの全流量に対する窒素ガスの流量を３０％以上１００％以下、好ましくは４０％以上１００％以下、より好ましくは５０％以上１００％以下とすることが好ましい。
　または、絶縁層１１６として窒化シリコンを用いる場合には、シランなどのシリコンを含むガスと、アンモニアや一酸化二窒素などの窒素を含むガスを含む混合ガスを成膜ガスに用いたＰＥＣＶＤ法により形成してもよい。このとき、成膜される窒化シリコン中に水素が含まれていることが好ましい。これにより、絶縁層１１６中の水素が半導体層１０８に拡散することで、半導体層１０８の一部を低抵抗化することが容易となる。
　絶縁層１１６を成膜した時点で、半導体層１０８の絶縁層１１６と接する界面及びその近傍の領域に、低抵抗な領域１０８ｎが形成される。
［第１の加熱処理］
　続いて、加熱処理を行うことが好ましい。加熱処理により、半導体層１０８の領域１０８ｎの低抵抗化をより促進させることができる。
　加熱処理は、窒素または希ガスなどの不活性ガス雰囲気下で行うことが好ましい。加熱処理の温度は高いほど好ましいが、基板１０２、導電層１０６、導電層１１２等の耐熱性を考慮した温度とすることができる。例えば、１２０℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下、より好ましくは２００℃以上４００℃以下、さらに好ましくは２５０℃以上４００℃以下の温度とすることができる。例えば加熱処理の温度を３５０℃程度とすることで、大型のガラス基板を用いた生産設備で歩留り良く半導体装置を生産することができる。
　なお、加熱処理は絶縁層１１６の形成後であればどの段階で行ってもよい。また他の加熱処理と兼ねてもよい。
　例えば加熱処理により、半導体層１０８中の酸素が絶縁層１１６側に引き抜かれることにより酸素欠損が生成される。当該酸素欠損と、半導体層１０８中に含まれる水素、または絶縁層１１６から供給される水素とが結合することによりキャリア濃度が高まり、絶縁層１１６と接する部分が低抵抗化されうる。
　または、加熱処理により、半導体層１０８に含まれる金属元素が絶縁層１１６との界面近傍に向かって拡散し、当該金属元素の濃度の高い領域が形成されることにより、半導体層１０８の絶縁層１１６と接する部分が低抵抗化される場合もある。例えば半導体層１０８にインジウムを含む金属酸化物膜を用いた場合、インジウム濃度の高い領域が、半導体層１０８の絶縁層１１６との界面近傍に観測される場合がある。
　このような複合的な作用により低抵抗化された領域１０８ｎは、極めて安定な低抵抗な領域となる。このように形成された領域１０８ｎは、例えば後の工程で酸素が供給される処理が行われたとしても、再度高抵抗化しにくいといった特徴を有する。
［絶縁層１１８の形成］
　続いて、絶縁層１１６を覆って絶縁層１１８を形成する。絶縁層１１８は、例えばＰＥＣＶＤ法により形成することができる。
〔開口部１４１ａ、１４１ｂの形成〕
　続いて、絶縁層１１８及び絶縁層１１６の一部をエッチングすることで、領域１０８ｎに達する開口部１４１ａ、開口部１４１ｂを形成する。
〔導電層１２０ａ、１２０ｂの形成〕
　続いて、開口部１４１ａ、開口部１４１ｂを覆うように、絶縁層１１８上に導電膜を成膜し、当該導電膜を所望の形状に加工することで、導電層１２０ａ、導電層１２０ｂを形成する（図８（Ｂ））。
　以上の工程により、トランジスタ１００Ａを作製することができる。
　なお、構成例１で例示したトランジスタ１００とする場合には、上記作製方法例における導電層１０６の形成工程、及び開口部１４２の形成工程を省略すればよい。
　以上が作製方法例についての説明である。
　本実施の形態で例示した構成例、作製方法例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、作製方法例、または図面等と適宜組み合わせて実施することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、先の実施の形態で例示したトランジスタを有する表示装置の一例について説明を行う。
［構成例］
　図９（Ａ）に、表示装置７００の上面図を示す。表示装置７００は、シール材７１２により貼りあわされた第１の基板７０１と第２の基板７０５を有する。また第１の基板７０１、第２の基板７０５、及びシール材７１２で封止される領域において、第１の基板７０１上に画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６が設けられる。また画素部７０２には、複数の表示素子が設けられる。
　また、第１の基板７０１の第２の基板７０５と重ならない部分に、ＦＰＣ７１６（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ）が接続されるＦＰＣ端子部７０８が設けられている。ＦＰＣ７１６によって、ＦＰＣ端子部７０８及び信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６のそれぞれに各種信号等が供給される。
　ゲートドライバ回路部７０６は、複数設けられていてもよい。また、ゲートドライバ回路部７０６及びソースドライバ回路部７０４は、それぞれ半導体基板等に別途形成され、パッケージされたＩＣチップの形態であってもよい。当該ＩＣチップは、第１の基板７０１上、またはＦＰＣ７１６に実装することができる。
　画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６が有するトランジスタに、本発明の一態様の半導体装置であるトランジスタを適用することができる。
　画素部７０２に設けられる表示素子としては、液晶素子、発光素子などが挙げられる。液晶素子としては、透過型の液晶素子、反射型の液晶素子、半透過型の液晶素子などを用いることができる。また、発光素子としては、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ　ＬＥＤ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　ＬＥＤ）、半導体レーザなどの、自発光性の発光素子が挙げられる。また、シャッター方式または光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子や、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、または電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。
　図９（Ｂ）に示す表示装置７００Ａは、大型の画面を有する電子機器に好適に用いることのできる表示装置である。表示装置７００Ａは、例えばテレビジョン装置、モニタ装置、パーソナルコンピュータ（ノート型またはデスクトップ型を含む）、タブレット端末、デジタルサイネージなどに好適に用いることができる。
　表示装置７００Ａは、複数のソースドライバＩＣ７２１と、一対のゲートドライバ回路部７２２を有する。
　複数のソースドライバＩＣ７２１は、それぞれＦＰＣ７２３に取り付けられている。また、複数のＦＰＣ７２３は、一方の端子が第１の基板７０１に、他方の端子がプリント基板７２４にそれぞれ接続されている。ＦＰＣ７２３を折り曲げることで、プリント基板７２４を画素部７０２の裏側に配置して、電子機器に実装することができ、電子機器の省スペース化を図ることができる。
　一方、ゲートドライバ回路部７２２は、第１の基板７０１上に形成されている。これにより、狭額縁の電子機器を実現できる。
　このような構成とすることで、大型で且つ高解像度な表示装置を実現できる。例えば画面サイズが対角３０インチ以上、４０インチ以上、５０インチ以上、または６０インチ以上の表示装置にも適用することができる。また、解像度が４Ｋ２Ｋ、または８Ｋ４Ｋなどといった極めて高解像度の表示装置を実現することができる。
［断面構成例］
　以下では、表示素子として液晶素子及びＥＬ素子を用いる構成について、図１０乃至図１２を用いて説明する。なお、図１０乃至図１２は、それぞれ図９（Ａ）に示す一点鎖線Ｑ−Ｒにおける断面図である。図１０及び図１１は、表示素子として液晶素子を用いた構成であり、図１２は、ＥＬ素子を用いた構成である。
〔表示装置の共通部分に関する説明〕
　図１０乃至図１２に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。引き回し配線部７１１は、信号線７１０を有する。画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。ソースドライバ回路部７０４は、トランジスタ７５２を有する。
　トランジスタ７５０及びトランジスタ７５２は、実施の形態１で例示したトランジスタを適用できる。
　本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くできる。よって、画像信号等の電気信号の保持時間を長くでき、電源オン状態では画像信号等の書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくできるため、消費電力を低減する効果を奏する。
　また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、表示装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
　容量素子７９０は、トランジスタ７５０が有する半導体層と同一の膜を加工して形成され、低抵抗化された下部電極と、ソース電極またはドレイン電極と同一の導電膜を加工して形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７５０を覆う２層の絶縁膜が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。
　また、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上には平坦化絶縁膜７７０が設けられている。
　画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２とは、異なる構造のトランジスタを用いてもよい。例えばいずれか一方にトップゲート型のトランジスタを適用し、他方にボトムゲート型のトランジスタを適用した構成としてもよい。なお、上記のソースドライバ回路部７０４を、ゲートドライバ回路部と読み替えてもよい。
　信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。このとき、銅元素を含む材料等の低抵抗な材料を用いると、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となるため好ましい。
　ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して電気的に接続される。ここでは、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。
　第１の基板７０１及び第２の基板７０５としては、例えばガラス基板、またはプラスチック基板等の可撓性を有する基板を用いることができる。
　また、第２の基板７０５側には、遮光膜７３８と、着色膜７３６と、これらに接する絶縁膜７３４と、が設けられる。
〔液晶素子を用いる表示装置の構成例〕
　図１０に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、導電膜７７４、及びこれらの間に液晶層７７６を有する。導電膜７７４は、第２の基板７０５側に設けられ、共通電極としての機能を有する。また、導電膜７７２は、トランジスタ７５０が有するソース電極またはドレイン電極と電気的に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され、画素電極として機能する。
　導電膜７７２には、可視光に対して透光性の材料、または可視光に対して反射性の材料を用いることができる。透光性の材料としては、例えば、Ｉｎ、Ｚｎ、Ｓｎ等を含む酸化物材料を用いるとよい。反射性の材料としては、例えば、Ａｌ、Ａｇ等を含む材料を用いるとよい。
　導電膜７７２に反射性の材料を用いると、表示装置７００は反射型の液晶表示装置となる。一方、導電膜７７２に透光性の材料を用いると、透過型の液晶表示装置となる。反射型の液晶表示装置の場合、視認側に偏光板を設ける。一方、透過型の液晶表示装置の場合、液晶素子を挟むように一対の偏光板を設ける。
　図１１に示す表示装置７００は、横電界方式（例えば、ＦＦＳモード）の液晶素子７７５を用いる例を示す。導電膜７７２上に絶縁膜７７３を介して、共通電極として機能する導電膜７７４が設けられる。導電膜７７２と導電膜７７４との間に生じる電界によって、液晶層７７６の配向状態を制御することができる。
　また、図１０及び図１１において図示しないが、液晶層７７６と接する配向膜を設ける構成としてもよい。また、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）、及びバックライト、サイドライトなどの光源を適宜設けることができる。
　液晶層７７６には、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、高分子ネットワーク型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。
　また、液晶素子のモードとしては、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ゲストホストモードなどを用いることができる。
〔発光素子を用いる表示装置〕
　図１２に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜７７２、ＥＬ層７８６、及び導電膜７８８を有する。ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
　有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。
　図１２に示す表示装置７００には、平坦化絶縁膜７７０上に導電膜７７２の一部を覆う絶縁膜７３０が設けられる。ここで、発光素子７８２は透光性の導電膜７８８を有する、トップエミッション型の発光素子である。なお、発光素子７８２は、導電膜７７２側に光を射出するボトムエミッション構造や、導電膜７７２側及び導電膜７８８側の双方に光を射出するデュアルエミッション構造としてもよい。
　また、着色膜７３６は発光素子７８２と重なる位置に設けられ、遮光膜７３８は絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、ＥＬ層７８６を画素毎に島状または画素列毎に縞状に形成する、すなわち塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
〔表示装置に入力装置を設ける構成例〕
　また、図１０乃至図１２に示す表示装置７００に入力装置を設けてもよい。当該入力装置としては、例えば、タッチセンサ等が挙げられる。
　例えばセンサの方式としては、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。または、これら２つ以上を組み合わせて用いてもよい。
　なお、タッチパネルの構成は、入力装置を一対の基板の内側に形成する、所謂インセル型のタッチパネル、入力装置を表示装置７００上に形成する、所謂オンセル型のタッチパネル、または表示装置７００に貼り合わせて用いる、所謂アウトセル型のタッチパネルなどがある。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図１３を用いて説明を行う。
　図１３（Ａ）に示す表示装置は、画素部５０２と、駆動回路部５０４と、保護回路５０６と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
　画素部５０２や駆動回路部５０４が有するトランジスタに、本発明の一態様のトランジスタを適用することができる。また保護回路５０６にも、本発明の一態様のトランジスタを適用してもよい。
　画素部５０２は、Ｘ行Ｙ列（Ｘ、Ｙはそれぞれ独立に２以上の自然数）に配置された複数の表示素子を駆動する複数の画素回路５０１を有する。
　駆動回路部５０４は、ゲート線ＧＬ＿１乃至ＧＬ＿Ｘに走査信号を出力するゲートドライバ５０４ａ、データ線ＤＬ＿１乃至ＤＬ＿Ｙにデータ信号を供給するソースドライバ５０４ｂなどの駆動回路を有する。ゲートドライバ５０４ａは、少なくともシフトレジスタを有する構成とすればよい。またソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
　端子部５０７は、外部の回路から表示装置に電源、制御信号、及び画像信号等を入力するための端子が設けられた部分をいう。
　保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。図１３（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬ、またはソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬ等の各種配線に接続される。
　また、ゲートドライバ５０４ａとソースドライバ５０４ｂは、それぞれ画素部５０２と同じ基板上に設けられていてもよいし、ゲートドライバ回路またはソースドライバ回路が別途形成された基板（例えば、単結晶半導体膜または多結晶半導体膜で形成された駆動回路基板）をＣＯＧやＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）によって基板に実装する構成としてもよい。
　また、図１３（Ａ）に示す複数の画素回路５０１は、例えば、図１３（Ｂ）、（Ｃ）に示す構成とすることができる。
　図１３（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、走査線ＧＬ＿ｍ、電位供給線ＶＬ等が接続されている。
　液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
　また、図１３（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、走査線ＧＬ＿ｍ、電位供給線ＶＬ＿ａ、電源供給線ＶＬ＿ｂ等が接続されている。
　なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。トランジスタ５５４のゲートに与えられる電位に応じて、発光素子５７２に流れる電流が制御されることにより、発光素子５７２からの発光輝度が制御される。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
　以下では、画素に表示される階調を補正するためのメモリを備える画素回路と、これを有する表示装置について説明する。実施の形態１で例示したトランジスタは、以下で例示する画素回路に用いられるトランジスタに適用することができる。
［回路構成］
　図１４（Ａ）に、画素回路４００の回路図を示す。画素回路４００は、トランジスタＭ１、トランジスタＭ２、容量Ｃ１、及び回路４０１を有する。また画素回路４００には、配線Ｓ１、配線Ｓ２、配線Ｇ１、及び配線Ｇ２が接続される。
　トランジスタＭ１は、ゲートが配線Ｇ１と、ソース及びドレインの一方が配線Ｓ１と、他方が容量Ｃ１の一方の電極と、それぞれ接続する。トランジスタＭ２は、ゲートが配線Ｇ２と、ソース及びドレインの一方が配線Ｓ２と、他方が容量Ｃ１の他方の電極、及び回路４０１と、それぞれ接続する。
　回路４０１は、少なくとも一の表示素子を含む回路である。表示素子としては様々な素子を用いることができるが、代表的には有機ＥＬ素子やＬＥＤ素子などの発光素子、液晶素子、またはＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子等を適用することができる。
　トランジスタＭ１と容量Ｃ１とを接続するノードをＮ１、トランジスタＭ２と回路４０１とを接続するノードをＮ２とする。
　画素回路４００は、トランジスタＭ１をオフ状態とすることで、ノードＮ１の電位を保持することができる。また、トランジスタＭ２をオフ状態とすることで、ノードＮ２の電位を保持することができる。また、トランジスタＭ２をオフ状態とした状態で、トランジスタＭ１を介してノードＮ１に所定の電位を書き込むことで、容量Ｃ１を介した容量結合により、ノードＮ１の電位の変位に応じてノードＮ２の電位を変化させることができる。
　ここで、トランジスタＭ１、トランジスタＭ２のうちの一方または両方に、実施の形態１で例示した、酸化物半導体が適用されたトランジスタを適用することができる。そのため極めて低いオフ電流により、ノードＮ１及びノードＮ２の電位を長期間に亘って保持することができる。なお、各ノードの電位を保持する期間が短い場合（具体的には、フレーム周波数が３０Ｈｚ以上である場合等）には、シリコン等の半導体を適用したトランジスタを用いてもよい。
［駆動方法例］
　続いて、図１４（Ｂ）を用いて、画素回路４００の動作方法の一例を説明する。図１４（Ｂ）は、画素回路４００の動作に係るタイミングチャートである。なおここでは説明を容易にするため、配線抵抗などの各種抵抗や、トランジスタや配線などの寄生容量、及びトランジスタのしきい値電圧などの影響は考慮しない。
　図１４（Ｂ）に示す動作では、１フレーム期間を期間Ｔ１と期間Ｔ２とに分ける。期間Ｔ１はノードＮ２に電位を書き込む期間であり、期間Ｔ２はノードＮ１に電位を書き込む期間である。
〔期間Ｔ１〕
　期間Ｔ１では、配線Ｇ１と配線Ｇ２の両方に、トランジスタをオン状態にする電位を与える。また、配線Ｓ１には固定電位である電位Ｖｒｅｆを供給し、配線Ｓ２には第１データ電位Ｖｗを供給する。
　ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から電位Ｖｒｅｆが与えられる。また、ノードＮ２には、トランジスタＭ２を介して第１データ電位Ｖｗが与えられる。したがって、容量Ｃ１には電位差Ｖｗ−Ｖｒｅｆが保持された状態となる。
〔期間Ｔ２〕
　続いて期間Ｔ２では、配線Ｇ１にはトランジスタＭ１をオン状態とする電位を与え、配線Ｇ２にはトランジスタＭ２をオフ状態とする電位を与える。また、配線Ｓ１には第２データ電位Ｖｄａｔａを供給する。配線Ｓ２には所定の定電位を与える、またはフローティング状態としてもよい。
　ノードＮ１には、トランジスタＭ１を介して第２データ電位Ｖｄａｔａが与えられる。このとき、容量Ｃ１による容量結合により、第２データ電位Ｖｄａｔａに応じてノードＮ２の電位が電位ｄＶだけ変化する。すなわち、回路４０１には、第１データ電位Ｖｗと電位ｄＶを足した電位が入力されることとなる。なお、図１４（Ｂ）ではｄＶが正の値であるように示しているが、負の値であってもよい。すなわち、電位Ｖｄａｔａが電位Ｖｒｅｆより低くてもよい。
　ここで、電位ｄＶは、容量Ｃ１の容量値と、回路４０１の容量値によって概ね決定される。容量Ｃ１の容量値が回路４０１の容量値よりも十分に大きい場合、電位ｄＶは第２データ電位Ｖｄａｔａに近い電位となる。
　このように、画素回路４００は、２種類のデータ信号を組み合わせて表示素子を含む回路４０１に供給する電位を生成することができるため、画素回路４００内で階調の補正を行うことが可能となる。
　また画素回路４００は、配線Ｓ１及び配線Ｓ２に供給可能な最大電位を超える電位を生成することも可能となる。例えば発光素子を用いた場合では、ハイダイナミックレンジ（ＨＤＲ）表示等を行うことができる。また、液晶素子を用いた場合では、オーバードライブ駆動等を実現できる。
［適用例］
〔液晶素子を用いた例〕
　図１４（Ｃ）に示す画素回路４００ＬＣは、回路４０１ＬＣを有する。回路４０１ＬＣは、液晶素子ＬＣと、容量Ｃ２とを有する。
　液晶素子ＬＣは、一方の電極がノードＮ２及び容量Ｃ２の一方の電極と、他方の電極が電位Ｖｃｏｍ２が与えられる配線と接続する。容量Ｃ２は、他方の電極が電位Ｖｃｏｍ１が与えられる配線と接続する。
　容量Ｃ２は保持容量として機能する。なお、容量Ｃ２は不要であれば省略することができる。
　画素回路４００ＬＣは、液晶素子ＬＣに高い電圧を供給することができるため、例えばオーバードライブ駆動により高速な表示を実現すること、駆動電圧の高い液晶材料を適用することなどができる。また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、使用温度や液晶素子ＬＣの劣化状態等に応じて階調を補正することもできる。
〔発光素子を用いた例〕
　図１４（Ｄ）に示す画素回路４００ＥＬは、回路４０１ＥＬを有する。回路４０１ＥＬは、発光素子ＥＬ、トランジスタＭ３、及び容量Ｃ２を有する。
　トランジスタＭ３は、ゲートがノードＮ２及び容量Ｃ２の一方の電極と、ソース及びドレインの一方が電位ＶＨが与えられる配線と、他方が発光素子ＥＬの一方の電極と、それぞれ接続される。容量Ｃ２は、他方の電極が電位Ｖｃｏｍが与えられる配線と接続する。発光素子ＥＬは、他方の電極が電位ＶＬが与えられる配線と接続する。
　トランジスタＭ３は、発光素子ＥＬに供給する電流を制御する機能を有する。容量Ｃ２は保持容量として機能する。容量Ｃ２は不要であれば省略することができる。
　なお、ここでは発光素子ＥＬのアノード側がトランジスタＭ３と接続する構成を示しているが、カソード側にトランジスタＭ３を接続してもよい。そのとき、電位ＶＨと電位ＶＬの値を適宜変更することができる。
　画素回路４００ＥＬは、トランジスタＭ３のゲートに高い電位を与えることで、発光素子ＥＬに大きな電流を流すことができるため、例えばＨＤＲ表示などを実現することができる。また、また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、トランジスタＭ３や発光素子ＥＬの電気特性のばらつきの補正を行うこともできる。
　なお、図１４（Ｃ）、（Ｄ）で例示した回路に限られず、別途トランジスタや容量などを追加した構成としてもよい。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
　本実施の形態では、本発明の一態様を用いて作製することができる表示モジュールについて説明する。
　図１５（Ａ）に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００５が接続された表示装置６００６、フレーム６００９、プリント基板６０１０、及びバッテリー６０１１を有する。
　例えば、本発明の一態様を用いて作製された表示装置を、表示装置６００６に用いることができる。表示装置６００６により、極めて消費電力の低い表示モジュールを実現することができる。
　上部カバー６００１及び下部カバー６００２は、表示装置６００６のサイズに合わせて、形状や寸法を適宜変更することができる。
　表示装置６００６はタッチパネルとしての機能を有していてもよい。
　フレーム６００９は、表示装置６００６の保護機能、プリント基板６０１０の動作により発生する電磁波を遮断する機能、放熱板としての機能等を有していてもよい。
　プリント基板６０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路、バッテリー制御回路等を有する。
　図１５（Ｂ）は、光学式のタッチセンサを備える表示モジュール６０００の断面概略図である。
　表示モジュール６０００は、プリント基板６０１０に設けられた発光部６０１５及び受光部６０１６を有する。また、上部カバー６００１と下部カバー６００２により囲まれた領域に一対の導光部（導光部６０１７ａ、導光部６０１７ｂ）を有する。
　表示装置６００６は、フレーム６００９を間に介してプリント基板６０１０やバッテリー６０１１と重ねて設けられている。表示装置６００６とフレーム６００９は、導光部６０１７ａ、導光部６０１７ｂに固定されている。
　発光部６０１５から発せられた光６０１８は、導光部６０１７ａにより表示装置６００６の上部を経由し、導光部６０１７ｂを通って受光部６０１６に達する。例えば指やスタイラスなどの被検知体により、光６０１８が遮られることにより、タッチ操作を検出することができる。
　発光部６０１５は、例えば表示装置６００６の隣接する２辺に沿って複数設けられる。受光部６０１６は、発光部６０１５と対向する位置に複数設けられる。これにより、タッチ操作がなされた位置の情報を取得することができる。
　発光部６０１５は、例えばＬＥＤ素子などの光源を用いることができ、特に、赤外線を発する光源を用いることが好ましい。受光部６０１６は、発光部６０１５が発する光を受光し、電気信号に変換する光電素子を用いることができる。好適には、赤外線を受光可能なフォトダイオードを用いることができる。
　光６０１８を透過する導光部６０１７ａ、導光部６０１７ｂにより、発光部６０１５と受光部６０１６とを表示装置６００６の下側に配置することができ、外光が受光部６０１６に到達してタッチセンサが誤動作することを抑制できる。特に、可視光を吸収し、赤外線を透過する樹脂を用いると、タッチセンサの誤動作をより効果的に抑制できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
　本実施の形態では、本発明の一態様を用いて作製された表示装置を備える電子機器について説明する。
　以下で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い解像度が実現された電子機器である。また高い解像度と、大きな画面が両立された電子機器とすることができる。
　本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
　電子機器としては、例えば、テレビジョン装置、ノート型のパーソナルコンピュータ、モニタ装置、デジタルサイネージ、パチンコ機、ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
　本発明の一態様が適用された電子機器は、家屋やビルの内壁または外壁、自動車等の内装または外装等が有する平面または曲面に沿って組み込むことができる。
　図１６（Ａ）は、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
　カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。
　なおカメラ８０００は、レンズ８００６と筐体とが一体となっていてもよい。
　カメラ８０００は、シャッターボタン８００４を押す、またはタッチパネルとして機能する表示部８００２をタッチすることにより撮像することができる。
　筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続することができる。
　ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
　筐体８１０１は、カメラ８０００のマウントと係合するマウントにより、カメラ８０００に取り付けられている。ファインダー８１００はカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
　ボタン８１０３は、電源ボタン等としての機能を有する。
　カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。なお、ファインダーが内蔵されたカメラ８０００であってもよい。
　図１６（Ｂ）は、ヘッドマウントディスプレイ８２００の外観を示す図である。
　ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリー８２０６が内蔵されている。
　ケーブル８２０５は、バッテリー８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した映像情報を表示部８２０４に表示させることができる。また、本体８２０３はカメラを備え、使用者の眼球やまぶたの動きの情報を入力手段として用いることができる。
　また、装着部８２０１には、使用者に触れる位置に、使用者の眼球の動きに伴って流れる電流を検知可能な複数の電極が設けられ、視線を認識する機能を有していてもよい。また、当該電極に流れる電流により、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能や、使用者の頭部の動きに合わせて表示部８２０４に表示する映像を変化させる機能を有していてもよい。
　表示部８２０４に、本発明の一態様の表示装置を適用することができる。
　図１６（Ｃ）（Ｄ）（Ｅ）は、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示等を行うこともできる。なお、表示部８３０２を１つ設ける構成に限られず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
　なお、表示部８３０２に、本発明の一態様の表示装置を適用することができる。本発明の一態様の半導体装置を有する表示装置は、極めて精細度が高いため、図１６（Ｅ）のようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
　図１７（Ａ）乃至図１７（Ｇ）に示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
　図１７（Ａ）乃至図１７（Ｇ）に示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有していてもよい。また、電子機器にカメラ等を設け、静止画や動画を撮影し、記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
　図１７（Ａ）乃至図１７（Ｇ）に示す電子機器の詳細について、以下説明を行う。
　図１７（Ａ）は、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９１００は、大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
　図１７（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。図１７（Ｂ）では３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例としては、電子メール、ＳＮＳメッセージ、電話などの着信の通知、電子メールやＳＮＳメッセージなどの題名もしくは送信者名、日時、時刻、バッテリーの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。
　図１７（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
　図１７（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチとして用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００を、例えば無線通信可能なヘッドセットと相互通信させることによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うことや、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
　図１７（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図１７（Ｅ）は携帯情報端末９２０１を展開した状態、図１７（Ｇ）は折り畳んだ状態、図１７（Ｆ）は図１７（Ｅ）と図１７（Ｇ）の一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
　図１８（Ａ）にテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７５００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
　図１８（Ａ）に示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモコン操作機７１１１により行うことができる。または、表示部７５００にタッチパネルを適用し、これに触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、操作ボタンの他に表示部を有していてもよい。
　なお、テレビジョン装置７１００は、テレビ放送の受信機や、ネットワーク接続のための通信装置を有していてもよい。
　図１８（Ｂ）に、ノート型パーソナルコンピュータ７２００を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７５００が組み込まれている。
　図１８（Ｃ）、（Ｄ）に、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）の一例を示す。
　図１８（Ｃ）に示すデジタルサイネージ７３００は、筐体７３０１、表示部７５００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
　また、図１８（Ｄ）は円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７５００を有する。
　表示部７５００が広いほど、一度に提供できる情報量を増やすことができ、また人の目につきやすいため、例えば広告の宣伝効果を高める効果を奏する。
　表示部７５００にタッチパネルを適用し、使用者が操作できる構成とすると好ましい。これにより、広告用途だけでなく、路線情報や交通情報、商用施設の案内情報など、使用者が求める情報を提供するための用途にも用いることができる。
　また、図１８（Ｃ）、（Ｄ）に示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１と無線通信により連携可能であることが好ましい。例えば、表示部７５００に表示される広告の情報を情報端末機７３１１の画面に表示させることや、情報端末機７３１１を操作することで、表示部７５００の表示を切り替えることができる。
　また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。
　図１８（Ａ）乃至（Ｄ）における表示部７５００に、本発明の一態様の表示装置を適用することができる。
　本実施の形態の電子機器は表示部を有する構成としたが、表示部を有さない電子機器にも本発明の一態様を適用することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
　本実施例では、本発明の一態様のトランジスタを作製し、その電気特性を評価した。
［試料の作製］
　作製したトランジスタの構成は、実施の形態１及び図３で例示したトランジスタ１００Ｂを援用できる。また、比較として絶縁層１０４に対応する酸化物膜を加工しないトランジスタも作製した。
　第１のゲート電極には、ガラス基板上にスパッタリング法により形成した厚さ約１００ｎｍのタングステン膜を用いた。
　第１のゲート絶縁層としては、プラズマＣＶＤ法により形成した厚さ約４００ｎｍの窒化シリコン膜と、厚さ約５０ｎｍの酸化窒化シリコン膜を用いた。また、当該酸化窒化シリコン膜は、後の第２のゲート電極と同じフォトマスクを用いて加工した。
　半導体層は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いたスパッタリング法により成膜した、厚さ約４０ｎｍの金属酸化物膜を用いた。
　第２のゲート絶縁層は、プラズマＣＶＤ法により成膜した厚さ約１５０ｎｍの酸化窒化シリコン膜を用いた。また、第２のゲート絶縁層及び第１のゲート絶縁層には、第１のゲート電極に達する開口を形成した。
　第２のゲート電極は、半導体層の形成に用いたものと同じＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いたスパッタリング法により成膜した金属酸化物膜を用いた。
　第２のゲート電極と、第２のゲート絶縁層とは、同じマスクを用いて加工し、半導体層のソース領域及びドレイン領域となる部分を露出させた。また上記開口を介して、第２のゲート電極と第１のゲート電極とが電気的に接続する構成とした。
　保護絶縁層は、それぞれプラズマＣＶＤ法により形成した厚さ約１００ｎｍの水素を含む窒化シリコン膜と、厚さ約３００ｎｍの酸化窒化シリコン膜とを積層したものを用いた。また保護絶縁層には、半導体層に達する開口を形成した。
　ソース電極及びドレイン電極は、それぞれスパッタリング法により形成した厚さ約５０ｎｍのチタン膜と、厚さ約４００ｎｍのアルミニウム膜と、厚さ約１００ｎｍのチタン膜の積層構造を用いた。また、ソース電極及びドレイン電極上に保護膜としてアクリル膜を形成した。
　以上の工程により、ガラス基板上に形成したトランジスタを含む試料Ａを作製した。また、上記ゲート絶縁層における酸化窒化シリコン膜を加工しない比較試料を同様に作製した。
［トランジスタのＩｄ−Ｖｇ特性］
　上記で作製した試料Ａと比較試料について、Ｉｄ−Ｖｇ特性を測定した。測定したトランジスタのサイズは、チャネル長を約３μｍ、チャネル幅を約３μｍである。また測定数は２０とした。
　トランジスタのＩｄ−Ｖｇ特性の測定条件としては、第１のゲート電極及び第２のゲート電極に印加する電圧（以下、ゲート電圧（Ｖｇ）ともいう）を、−１５Ｖから＋２０Ｖまで０．２５Ｖのステップで印加した。また、ソース電極に印加する電圧（以下、ソース電圧（Ｖｓ）ともいう）を０Ｖ（ｃｏｍｍ）とし、ドレイン電極に印加する電圧（以下、ドレイン電圧（Ｖｄ）ともいう）を、０．１Ｖ及び１０Ｖとした。
　図１９（Ａ）に比較試料（Ｒｅｆｅｒｅｎｃｅ　Ｓａｍｐｌｅ）のＩｄ−Ｖｇ特性を、図１９（Ｂ）に試料Ａ（Ｓａｍｐｌｅ　Ａ）のＩｄ−Ｖｇ特性を、それぞれ示す。
　図１９（Ａ）、（Ｂ）に示すように、試料Ａでは特性ばらつきが若干大きいものの、比較試料よりも高い電流−電圧特性を示し、良好なトランジスタ特性が得られていることが分かった。
　以上の結果から、半導体層の下側に設ける酸化物層を、チャネル形成領域に接し、且つソース領域及びドレイン領域には接しないように加工することで、ソース領域及びドレイン領域の高抵抗化が抑制され、高い電流−電圧特性を実現できることが確認できた。
１００、１００Ａ、１００Ｂ：トランジスタ、１０２：基板、１０３、１０４、１０４ａ、１１０、１１６、１１８：絶縁層、１０４ｆ、１１０ｆ：絶縁膜、１０６、１１２、１２０ａ、１２０ｂ、１３１：導電層、１０８：半導体層、１０８ｎ：領域、１１４：金属酸化物層、１１４ｆ：金属酸化物膜、１４１ａ、１４１ｂ、１４２：開口部

Claims (9)

  1. 　第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、半導体層と、第１の導電層と、を有し、
    　前記第２の絶縁層は、前記第１の絶縁層上に位置し、且つ島状の形状を有し、
    　前記半導体層は、前記第２の絶縁層の上面に接する部分と、前記第１の絶縁層の上面に接する部分と、を有し、且つ島状の形状を有し、
    　前記第３の絶縁層および前記第１の導電層は、前記半導体層上に、この順に積層して設けられ、
    　前記第２の絶縁層は、少なくとも前記第１の導電層と前記半導体層とが重なる領域に設けられ、
    　チャネル長方向において、前記半導体層は、前記第２の絶縁層の一対の端部を越えて外側に延在し、
    　チャネル幅方向において、前記半導体層は、前記第２の絶縁層の一対の端部よりも内側に位置し、
    　前記半導体層は、金属酸化物を含み、
    　前記第１の絶縁層は、金属酸化物、または窒化物を含み、
    　前記第２の絶縁層及び前記第３の絶縁層は、酸化物を含む、
    　半導体装置。
  2. 　請求項１において、
    　第２の導電層および第３の導電層を有し、
    　前記第２の導電層及び前記第３の導電層は、前記第２の絶縁層を挟んで、互いに離間して設けられ、
    　前記第２の導電層及び前記第３の導電層は、それぞれ前記第２の絶縁層が設けられない領域において、前記半導体層と接する、
    　半導体装置。
  3. 　請求項１または請求項２において、
    　第４の絶縁層を有し、
    　前記第４の絶縁層は、前記第２の絶縁層、前記半導体層、前記第３の絶縁層、及び前記第１の導電層を覆い、前記第２の絶縁層が設けられない領域において前記半導体層の上面の一部と接する部分を有し、且つ、前記半導体層の端部よりも外側において前記第１の絶縁層と接する部分を有し、
    　前記第４の絶縁層は、金属酸化物、または窒化物を含む、
    　半導体装置。
  4. 　請求項３において、
    　前記第４の絶縁層は、窒化シリコン、または窒化アルミニウムを含む、
    　半導体装置。
  5. 　請求項１乃至請求項４のいずれか一において、
    　前記第１の絶縁層は、窒化シリコン、または酸化アルミニウムを含む、
    　半導体装置。
  6. 　請求項１乃至請求項５のいずれか一において、
    　前記第１の絶縁層よりも下に第４の導電層を有し、
    　前記第４の導電層は、前記半導体層、前記第１の導電層、及び前記第２の絶縁層の全てと重なる領域を有する、
    　半導体装置。
  7. 　請求項６において、
    　前記半導体層が設けられない領域であって、前記第２の導電層と前記第４の導電層とが重畳する領域に、第５の絶縁層を有し、
    　前記第５の絶縁層は、前記第２の絶縁層と同一面上に位置し、且つ前記第２の絶縁層と同一の材料を含む、
    　半導体装置。
  8. 　請求項１乃至請求項７のいずれか一において、
    　前記第３の絶縁層と、前記第１の導電層との間に、金属酸化物層を有し、
    　前記金属酸化物層と、前記半導体層とは、同じ金属元素を含む、
    　半導体装置。
  9. 　請求項１乃至請求項７のいずれか一において、
    　前記第３の絶縁層と、前記第１の導電層との間に、金属酸化物層を有し、
    　前記金属酸化物層は、アルミニウムまたはハフニウムを含む、
    　半導体装置。
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