CN111480217A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN111480217A
CN111480217A CN201880080451.7A CN201880080451A CN111480217A CN 111480217 A CN111480217 A CN 111480217A CN 201880080451 A CN201880080451 A CN 201880080451A CN 111480217 A CN111480217 A CN 111480217A
Authority
CN
China
Prior art keywords
insulating layer
layer
semiconductor
film
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880080451.7A
Other languages
English (en)
Inventor
肥冢纯一
神长正美
岛行德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN111480217A publication Critical patent/CN111480217A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

提供一种电特性良好的半导体装置。提供一种电特性稳定的半导体装置。以与包含呈现半导体特性的金属氧化物的半导体层的底面接触的方式设置包含氧化物的岛状绝缘层。包含氧化物的绝缘层以与成为半导体层的沟道形成区域的部分接触的方式设置，且不设置在成为低电阻区域的部分中。

Description

半导体装置
技术领域
本发明的一个方式涉及一种半导体装置。本发明的一个方式涉及一种显示装置。本发明的一个方式涉及一种半导体装置或显示装置的制造方法。
注意，本发明的一个方式不局限于上述技术领域。作为本说明书等所公开的本发明的一个方式的技术领域的例子，可以举出半导体装置、显示装置、发光装置、蓄电装置、存储装置、电子设备、照明装置、输入装置、输入输出装置、这些装置的驱动方法或这些装置的制造方法。半导体装置是指能够通过利用半导体特性而工作的所有装置。
背景技术
作为可用于晶体管的半导体材料，使用金属氧化物的氧化物半导体受到瞩目。例如，专利文献1公开了如下半导体装置：层叠有多个氧化物半导体层，在该多个氧化物半导体层中，被用作沟道的氧化物半导体层包含铟及镓，并且铟的比例比镓的比例高，使得场效应迁移率(有时，简称为迁移率或μFE)得到提高的半导体装置。
由于能够用于半导体层的金属氧化物可以利用溅射法等形成，所以可以被用于构成大型显示装置的晶体管的半导体层。此外，因为可以将使用多晶硅或非晶硅的晶体管的生产设备的一部分改良而利用，所以可以抑制设备投资。此外，与使用非晶硅的晶体管相比，使用金属氧化物的晶体管具有高场效应迁移率，所以可以实现设置有驱动电路的高性能的显示装置。
此外，专利文献2公开了一种应用氧化物半导体膜的薄膜晶体管，其中，在源区域及漏区域中包括包含铝、硼、镓、铟、钛、硅、锗、锡和铅中的至少一种作为掺杂剂的低电阻区域。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第2014-7399号公报
[专利文献2]日本专利申请公开第2011-228622号公报
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种电特性良好的半导体装置。另外，本发明的一个方式的目的之一是提供一种电特性稳定的半导体装置。另外，本发明的一个方式的目的之一是提供一种可靠性高的半导体装置。
注意，这些目的的记载不妨碍其他目的的存在。注意，本发明的一个方式并不需要实现所有上述目的。此外，可以从说明书、附图、权利要求书等的记载抽取上述以外的目的。
解决技术问题的手段
本发明的一个方式是一种半导体装置，该半导体装置包括第一绝缘层、第二绝缘层、第三绝缘层、半导体层及第一导电层。第二绝缘层位于第一绝缘层上并具有岛状形状。半导体层具有与第二绝缘层的顶面接触的部分以及与第一绝缘层的顶面接触的部分，并具有岛状形状。第三绝缘层及第一导电层依次层叠在半导体层上。第二绝缘层至少设置在第一导电层和半导体层重叠的区域中。此外，半导体层在沟道长度方向上超过第二绝缘层的一对端部而延伸到外侧，并在沟道宽度方向上位于第二绝缘层的一对端部的内侧。此外，半导体层包含金属氧化物，第一绝缘层包含金属氧化物或氮化物，第二绝缘层及第三绝缘层包含氧化物。
此外，在上述结构中，优选包括第二导电层及第三导电层。此时，优选的是，第二导电层及第三导电层夹着第二绝缘层彼此分开地设置，并且各自在没有设置第二绝缘层的区域中与半导体层接触。
此外，在上述结构中，优选包括第四绝缘层。此时，优选的是，第四绝缘层覆盖第二绝缘层、半导体层、第三绝缘层及第一导电层，具有在没有设置第二绝缘层的区域中与半导体层的顶面的一部分接触的部分，并具有在半导体层的端部的外侧与第一绝缘层接触的部分。并且，第四绝缘层优选包含金属氧化物或氮化物。
此外，在上述结构中，第四绝缘层优选包含氮化硅或氮化铝。
此外，在上述结构中，第一绝缘层优选包含氮化硅或氧化铝。
此外，在上述结构中，优选在第一绝缘层之下包括第四导电层。此时，第四导电层优选具有与半导体层、第一导电层及第二绝缘层的全部重叠的区域。
此外，在上述结构中，优选在是没有设置半导体层的区域的第二导电层和第四导电层重叠的区域中包括第五绝缘层。此时，第五绝缘层优选位于与第二绝缘层相同的面上并包含与第二绝缘层相同的材料。
此外，在上述结构中，优选在第三绝缘层和第一导电层之间包含金属氧化物层。此时，金属氧化物层及半导体层优选包含相同的金属元素。另外，该金属氧化物层优选包含铝或铪。
发明效果
根据本发明的一个方式可以提供一种电特性良好的半导体装置。另外，根据本发明的一个方式可以提供一种电特性稳定的半导体装置。另外，根据本发明的一个方式可以提供一种可靠性高的显示装置。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。此外，可以从说明书、附图、权利要求书等的记载抽取上述以外的效果。
附图说明
[图1]晶体管的结构例子。
[图2]晶体管的结构例子。
[图3]晶体管的结构例子。
[图4]晶体管的结构例子。
[图5]像素的结构例子。
[图6]说明晶体管的制造方法的图。
[图7]说明晶体管的制造方法的图。
[图8]说明晶体管的制造方法的图。
[图9]显示装置的俯视图。
[图10]显示装置的截面图。
[图11]显示装置的截面图。
[图12]显示装置的截面图。
[图13]显示装置的方框图及电路图。
[图14]显示装置的电路图。
[图15]显示模块的结构例子。
[图16]电子设备的结构例子。
[图17]电子设备的结构例子。
[图18]电子设备的结构例子。
[图19]根据实施例的晶体管的电特性。
具体实施方式
以下，参照附图对实施方式进行说明。但是，实施方式可以以多个不同方式来实施，所属技术领域的普通技术人员可以很容易地理解一个事实，就是其方式和详细内容可以被变换为各种各样的形式而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
在本说明书所说明的附图中，为便于清楚地说明，有时夸大表示各结构的大小、层的厚度或区域。
本说明书所使用的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加的，而不是为了在数目方面上进行限定的。
在本说明书中，为了方便起见，使用“上”、“下”等表示配置的词句以参照附图说明构成要素的位置关系。此外，构成要素的位置关系根据描述各结构的方向适当地改变。因此，不局限于说明书中所说明的词句，根据情况可以适当地换词句。
此外，在本说明书等中，在采用极性不同的晶体管或电路工作中的电流方向变化的情况等下，晶体管所包括的源极及漏极的功能有时相互调换。因此，“源极”和“漏极”可以相互调换。
在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。在此，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻器、电感器、电容器、其他具有各种功能的元件等。
此外，在本说明书等中，可以将“膜”和“层”相互调换。例如，有时可以将“导电层”变换为“导电膜”。此外，例如，有时可以将“绝缘层”变换为“绝缘膜”。
此外，在本说明书等中，在没有特别的说明的情况下，关态电流(off-statecurrent)是指晶体管处于关闭状态(也称为非导通状态、遮断状态)时的漏极电流。在没有特别的说明的情况下，在n沟道型晶体管中，关闭状态是指栅极与源极间的电压Vgs低于阈值电压Vth(p沟道型晶体管中Vgs高于Vth)的状态。
在本说明书等中，显示装置的一个方式的显示面板是指能够在显示面显示(输出)图像等的面板。因此，显示面板是输出装置的一个方式。
此外，在本说明书等中，有时将在显示面板的衬底上安装有例如FPC(FlexiblePrinted Circuit：柔性印刷电路)或TCP(Tape Carrier Package：载带封装)等连接器的结构或在衬底上以COG(Chip On Glass：玻璃覆晶封装)方式等直接安装IC(集成电路)的结构称为显示面板模块或显示模块，或者也简称为显示面板等。
注意，在本说明书等中，显示装置的一个方式的触摸面板具有如下功能：在显示面上显示图像等的功能；以及检测出手指或触屏笔等被检测体接触、按压或靠近显示面的作为触摸传感器的功能。因此，触摸面板是输入输出装置的一个方式。
触摸面板例如也可以称为具有触摸传感器的显示面板(或显示装置)、具有触摸传感器功能的显示面板(或显示装置)。触摸面板也可以包括显示面板及触摸传感器面板。或者，也可以具有在显示面板内部或表面具有触摸传感器的功能的结构。
此外，在本说明书等中，有时将在触摸面板的衬底上安装有连接器或IC的结构称为触摸面板模块、显示模块，或者简称为触摸面板等。
(实施方式1)
在本实施方式中对本发明的一个方式的半导体装置、显示装置及其制造方法进行说明。
本发明的一个方式是一种晶体管，该晶体管包括被形成面上的形成沟道的半导体层、半导体层上的栅极绝缘层(也称为第三绝缘层)以及栅极绝缘层上的栅电极。半导体层优选包含呈现半导体特性的金属氧化物(以下，也称为氧化物半导体)。
栅电极与栅极绝缘层的顶面形状优选大致一致。换言之，栅电极与栅极绝缘层优选被加工为它们的侧面连续的形状。例如，可以在层叠成为栅极绝缘层的绝缘膜和成为栅电极的导电膜之后使用相同的蚀刻掩模连续地进行加工而形成它们。或者，也可以通过以先被加工的栅电极为硬掩模对上述绝缘膜进行加工来形成栅极绝缘层。
另外，半导体层具有会形成沟道的沟道形成区域、以及被用作源区域及漏区域的一对低电阻区域。沟道形成区域是半导体层中的与栅电极重叠的区域。一对低电阻区域是以夹持沟道形成区域的方式设置并具有比沟道形成区域低的电阻的区域。
注意，在本说明书等中，晶体管的沟道长度方向是指与以最短距离连接源区域和漏区域的直线平行的方向中的一个。也就是说，沟道长度方向相当于在晶体管处于开启状态时流过半导体层中的电流的方向之一。此外，沟道宽度方向是指与该沟道长度方向正交的方向。此外，根据晶体管的结构及形状，沟道长度方向及沟道宽度方向有时不限于一个方向。
在此，优选以与半导体层的底面接触的方式设置有包含氧化物的岛状绝缘层(也称为第二绝缘层)。通过以与半导体层接触的方式设置包含氧化物的第二绝缘层，可以将因加热而脱离的氧有效地供应到半导体层来填补半导体层中的氧空位。
另外，包含氧化物的第二绝缘层优选与成为半导体层的沟道形成区域的部分接触地设置而不设置在成为低电阻区域的部分中。由此，低电阻区域成为包含比沟道形成区域多的氧空位的区域，因此容易产生载流子，可以更有效地实现低电阻区域。
以与半导体层的低电阻区域的表面接触的方式设置包含氮化物的绝缘层(也称为第四绝缘层)。通过以与半导体层接触的方式设置包含氮化物的绝缘层，可以发挥进一步提高低电阻区域的导电性的效果。并且，通过在与半导体层接触地设置有包含氮化物的绝缘层的状态下进行加热处理，进一步促进低电阻化，所以是优选的。
第四绝缘层优选以覆盖第一导电层的方式设置。由此，可以以不与半导体层的设置第一导电层的部分，即沟道形成区域接触而仅与沟道形成区域以外的部分接触的方式形成第四绝缘层。其结果是，可以形成自对准地低电阻化了的低电阻区域。
作为氮化物，例如特别优选使用氮化硅及氮化镓等半导体材料的氮化物或者氮化铝等金属氮化物。例如，在使用氮化硅的情况下，更优选使用包含氢的氮化硅。氮化硅对氢或氧等具有阻挡性，因此可以防止从外部向半导体层的氢扩散和从半导体层向外部的氧脱离的双方，可以实现高可靠性晶体管。
在使用金属氮化物的情况下，特别优选包含铝。例如，关于利用使用铝作为溅射靶材且使用包含氮的气体作为沉积气体的反应性溅射法形成的氮化铝膜，通过适当地控制相对于沉积气体的总流量的氮气体的流量比，可以形成兼具极高绝缘性及对氢或氧的极高阻挡性的膜。因此，通过与半导体层接触地设置包含这种金属氮化物的绝缘膜，不但可以实现半导体层的低电阻化而且可以有效地防止氧从半导体层脱离以及氢扩散到半导体层。
在使用氮化铝作为金属氮化物的情况下，包含该氮化铝的绝缘层的厚度优选为5nm以上。就算是这么薄的膜，也可以兼具对氢及氧的高阻挡性及使半导体层低电阻化的功能。此外，对该绝缘层的厚度没有限制，但是考虑到生产率，优选为500nm以下，更优选为200nm以下，进一步优选为50nm以下。
如上所述，本发明的一个方式采用第二绝缘层具有岛状形状的结构。并且，优选在第二绝缘层下设置对水、氢及氧具有高阻挡性的绝缘层(也称为第一绝缘层)。作为第一绝缘层可以使用金属氧化物或上述氮化物。作为金属氧化物，特别优选包含氧化铝、氧化铪等对氢及氧具有高阻挡性的材料。
并且，优选采用在岛状半导体层及岛状第二绝缘层的外侧第一绝缘层和第四绝缘层接触的结构。换言之，优选采用半导体层及第二绝缘层被第一绝缘层及第四绝缘层围绕(密封)的结构。由此，可以有效地抑制从第二绝缘层释放的氧释放到外部，可以将该氧的大部分供应到成为半导体层的沟道形成区域的部分。
通过采用以上的结构，可以实现电特性良好且可靠性高的半导体装置。
以下，参照附图对更具体的例子进行说明。
[结构例子1]
图1A是晶体管100的俯视图，图1B相当于沿着图1A所示的点划线A1-A2的截面图，图1C相当于沿着图1A所示的点划线B1-B2的截面图。在图1A中，省略晶体管100的构成要素的一部分(栅极绝缘层等)。另外，有时点划线A1-A2方向相当于沟道长度方向，点划线B1-B2方向相当于沟道宽度方向。此外，在后面的晶体管的俯视图中也与图1A同样地省略构成要素的一部分。
晶体管100设置在衬底102上，并包括绝缘层103、绝缘层104、半导体层108、绝缘层110、金属氧化物层114、导电层112、绝缘层116及绝缘层118等。绝缘层104设置在绝缘层103上，半导体层108以与绝缘层103及绝缘层104的顶面接触的方式设置。以覆盖半导体层108的一部分的方式依次层叠有绝缘层110、金属氧化物层114及导电层112。绝缘层116以覆盖绝缘层104、半导体层108的顶面及侧面、绝缘层110的侧面、金属氧化物层114的侧面及导电层112的顶面及侧面的方式设置。绝缘层118以覆盖绝缘层116的方式设置。
导电层112的一部分被用作栅电极。绝缘层110的一部分被用作栅极绝缘层。晶体管100是在半导体层108上设置有栅电极的所谓顶栅型晶体管。
半导体层108优选包含金属氧化物。
例如，半导体层108优选包含铟、M(M为选自镓、铝、硅、硼、钇、锡、铜、钒、铍、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁中的一种或多种)和锌。尤其是，M优选为铝、镓、钇或锡。
尤其是，作为半导体层108，优选使用包含铟、镓及锌的氧化物。
半导体层108也可以采用层叠有组成不同的层、结晶性不同的层或杂质浓度不同的层的叠层结构。
半导体层108包括与导电层112重叠的区域以及夹着该区域的低电阻区域108n。区域108n与绝缘层116接触。半导体层108的与导电层112重叠的区域被用作晶体管100的沟道形成区域。另一方面，区域108n被用作晶体管100的源区域或漏区域。
此外，如图1A及图1B所示，晶体管100也可以在绝缘层118上包括导电层120a及导电层120b。导电层120a及导电层120b被用作源电极或漏电极。导电层120a及导电层120b分别通过设置在绝缘层118及绝缘层116中的开口部141a及开口部141b电连接于区域108n。
另外，导电层112、金属氧化物层114及绝缘层110的顶面形状彼此大致一致。
在本说明书等中，“顶面形状大致一致”是指叠层中的每一个层的轮廓的至少一部分重叠。例如，是指上层及下层的一部或全部通过同一掩模图案被加工的情况。但是，实际上有轮廓不重叠的情况，例如，上层位于下层的内侧或者上层位于下层的外侧，这种情况也可以说“顶面形状大致一致”。
位于绝缘层110与导电层112之间的金属氧化物层114被用作防止绝缘层110所包含的氧扩散到导电层112一侧的阻挡膜。再者，金属氧化物层114还被用作防止导电层112所包含的氢或水扩散到绝缘层110一侧的阻挡膜。金属氧化物层114例如可以使用至少与绝缘层110相比不容易使氧及氢透过的材料。
借助于金属氧化物层114，即使将如铝或铜等容易抽吸氧的材料用于导电层112，也可以防止氧从绝缘层110扩散到导电层112。此外，即使导电层112包含氢，也可以抑制氢从导电层112通过绝缘层110供应到半导体层108。其结果是，可以使半导体层108的沟道形成区域中的载流子密度极低。
作为金属氧化物层114，可以使用绝缘材料或导电材料。当金属氧化物层114具有绝缘性时，该金属氧化物层114被用作栅极绝缘层的一部分。另一方面，当金属氧化物层114具有导电性时，该金属氧化物层114被用作栅电极的一部分。
尤其是，作为金属氧化物层114，优选使用其介电常数比氧化硅高的绝缘材料。尤其是，优选使用氧化铝膜、氧化铪膜或铝酸铪膜等。
此外，金属氧化物层114优选利用溅射装置形成。例如，在利用溅射装置形成氧化铝膜时，通过在包含氧气体的气氛下形成该氧化铝膜，可以适当地对绝缘层110或半导体层108中添加氧。此外，在利用溅射装置形成氧化铝膜时，可以提高膜密度，所以是优选的。
另外，作为金属氧化物层114可以使用上述可用于半导体层108的氧化物半导体材料。此时，通过使用利用与半导体层108相同的溅射靶材而形成的金属氧化物膜，可以共用设备，所以是优选的。
此外，在半导体层108和金属氧化物层114的双方都使用包含铟及镓的金属氧化物材料的情况下，通过使用其镓组成(含有比率)高于半导体层108的材料，可以提高对氧的阻挡性，所以这是优选的。此时，通过将其铟组成高于金属氧化物层114的材料用于半导体层108，可以提高晶体管100的场效应迁移率。
绝缘层116可以使用包含氮化物的绝缘膜。例如，例如可以使用氮化硅及氮化镓等半导体材料的氮化物或者氮化铝等金属氮化物。包含金属氮化物的绝缘膜例如优选包含铝、钛、钽、钨、铬及钌等金属元素中的至少一种以及氮。尤其优选使用包含铝及氮的膜，这是因为此时的绝缘性极高。
在使用氮化铝膜作为绝缘层116的情况下，优选使用其组成式满足AlNx(x为大于0且2以下的实数，x优选为大于0.5且1.5以下的实数)的膜。因此，可以形成具有高绝缘性及高热传导率的膜，由此可以提高在驱动晶体管100时产生的热的散热性。
或者，作为绝缘层116，可以使用氮化铝钛膜、氮化钛膜等。
区域108n是半导体层108的一部分，并是具有比沟道形成区域更低的电阻的区域。
这里，在使用包含铟的金属氧化物膜作为半导体层108的情况下，有时析出氧化铟的区域或铟浓度高的区域形成在区域108n的绝缘层116一侧的界面附近。有时可以利用如X射线光电子能谱技术(XPS：X-ray Photoelectron Spectroscopy)等分析技术观察到。
此外，区域108n也可以说是与沟道形成区域相比载流子浓度更高的区域、氧空位密度更高的区域或呈现n型的区域。
此外，与半导体层108的沟道形成区域接触的绝缘层104及绝缘层110优选使用氧化物膜。例如，可以使用氧化硅膜、氧氮化硅膜、氧化铝膜等氧化物膜。由此，通过晶体管100的制造工序中的热处理等，从绝缘层104或绝缘层110脱离的氧被供应到半导体层108的沟道形成区域，由此可以降低半导体层108中的氧空位。
作为设置在绝缘层104的下侧(衬底102一侧)的绝缘层103，优选使用不容易扩散氧及氢的绝缘膜。尤其是，可以使用氧化铝膜、氧化铪膜或铝酸铪膜等金属氧化物膜或者氮化铝、氮氧化铝、氮化硅、氮氧化硅等包含氮的绝缘膜。
氧化铝膜、氧化铪膜及铝酸铪膜等即使厚度薄也具有极高的阻挡性。因此，其厚度可以为0.5nm以上且50nm以下，优选为1nm以上且40nm以下，更优选为2nm以上且30nm以下。尤其是，氧化铝膜对氢等具有高阻挡性，由此即使厚度极薄(例如0.5nm以上且1.5nm以下)也可以获得充分的效果。此外，例如可以利用溅射法或原子层沉积(ALD：Atomic LayerDeposition)法等沉积方法形成。
在此，半导体层108和绝缘层104都被加工为岛状。在图1A中，以虚线示出绝缘层104的轮廓。
绝缘层104的沟道长度方向的端部位于半导体层108的端部的内侧。另一方面，沟道宽度方向的端部位于半导体层108的端部的外侧。换言之，可以说，半导体层108在沟道长度方向上超过绝缘层104的一对端部而延伸到外侧，并在沟道宽度方向上位于绝缘层104的一对端部的内侧。
以与半导体层108的沟道形成区域重叠的方式设置有绝缘层104。另外，半导体层108的区域108n具有不与绝缘层104重叠的区域。优选的是，至少在区域108n的与导电层120a接触的部分及与导电层120b接触的部分没有设置绝缘层104。
另外，如图1B及图1C所示，在半导体层108及绝缘层104的外侧的区域中，绝缘层103和绝缘层116接触。因此，可以实现半导体层108及绝缘层104等被绝缘层103及绝缘层116密封的结构。由于这样的结构，因此可以有效地抑制来自外部的氢扩散到晶体管100的半导体层108及绝缘层104等、以及半导体层108及绝缘层104中的氧扩散到外部。
另外，绝缘层118有时包含氢，但是，与半导体层108接触并包括氧化物膜的绝缘层104及绝缘层110因为是绝缘层116所以不与绝缘层118接触。因此，即使在绝缘层118包含氢的情况下，也可以有效地防止该氢因晶体管100的制造工序中施加的热等而经过绝缘层104及绝缘层110扩散到半导体层108。
在此，对半导体层108以及有可能形成在半导体层108中的氧空位进行说明。
形成在半导体层108中的氧空位对晶体管特性造成影响而引起问题。例如，当在半导体层108中形成有氧空位时，该氧空位有时与氢键合而成为载流子供应源。当在半导体层108中产生载流子供应源时，晶体管100的电特性发生变动，典型为阈值电压的漂移。因此，在半导体层108中，氧空位越少越好。
于是，在本发明的一个方式中，半导体层108附近的绝缘膜，具体而言，位于半导体层108上方的绝缘层110及位于半导体层108下方的绝缘层104包含氧化物膜。通过利用制造工序中的加热等将氧从绝缘层104及绝缘层110移动到半导体层108，可以减少半导体层108中的氧空位。
此外，半导体层108优选包括In的原子数比大于M的原子数比的区域。In的原子数比越大，越可以提高晶体管的场效应迁移率。
在此，在包含In、Ga及Zn的金属氧化物中，In与氧的键合力比Ga与氧的键合力弱，因此在In的原子数比较大的情况下，氧空位容易形成在金属氧化物膜中。此外，在使用上述M所示的金属元素代替Ga的情况下，也有同样的倾向。当在金属氧化物膜中存在较多的氧空位时，晶体管的电特性及可靠性下降。
但是，在本发明的一个方式中，能够对包含金属氧化物的半导体层108中供应极多的氧，由此可以使用In的原子数比大的金属氧化物材料。因此，可以实现具有极高的场效应迁移率、稳定的电特性以及高可靠性的晶体管。
例如，可以适当地使用In的原子数比为M的原子数比的1.5倍以上、2倍以上、3倍以上、3.5倍以上或4倍以上的金属氧化物。
尤其是，半导体层108的In、M及Zn的原子数比优选为In：M：Zn＝5：1：6或其附近(在In为5的情况下，包括M为0.5以上且1.5以下，Zn为5以上且7以下的情况)。此外，In、M及Zn的原子数比优选为In：M：Zn＝4：2：3或其附近。此外，在半导体层108的组成中，半导体层108的In、M及Zn的原子数比也可以大致相等。也就是说，半导体层108可以包含In、M及Zn的原子数比为In：M：Zn＝1：1：1或其附近的材料。
例如，通过将上述场效应迁移率高的晶体管用于生成栅极信号的栅极驱动器，可以提供一种边框宽度窄(也称为窄边框)的显示装置。此外，通过将上述场效应迁移率高的晶体管用于源极驱动器(尤其是，与源极驱动器所包括的移位寄存器的输出端子连接的解复用器)，可以提供一种与显示装置连接的布线数较少的显示装置。
注意，即使半导体层108包括In的原子数比大于M的原子数比的区域，也在半导体层108的结晶性较高时，有时场效应迁移率降低。半导体层108的结晶性例如可以通过X射线衍射(XRD：X-Ray Diffraction)或透射电子显微镜(TEM：Transmission ElectronMicroscope)进行分析。
在此，混入半导体层108中的氢或水分等杂质对晶体管特性造成影响而引起问题。因此，在半导体层108中，氢或水分等杂质越少越好。通过使用杂质浓度低且缺陷态密度低的金属氧化物膜，可以制造具有良好的电特性的晶体管，所以是优选的。通过使杂质浓度低且使缺陷态密度低(使氧空位少)，可以降低膜中的载流子密度。将该金属氧化物膜用于半导体层的晶体管很少具有负阈值电压的电特性(也称为常开启特性)。此外，使用该金属氧化物膜的晶体管具有关态电流极低的特性。
另外，半导体层108也可以具有两层以上的叠层结构。
例如，可以使用层叠组成不同的两个以上的金属氧化物膜而成的半导体层108。例如，当使用In-Ga-Zn氧化物时，优选层叠利用如下溅射靶材形成的膜中的两个以上而使用，该溅射靶材的In、M及Zn的原子数的比例为In:M:Zn＝5:1:6、In:M:Zn＝4:2:3、In:M:Zn＝1:1:1、In:M:Zn＝2:2:1、In:M:Zn＝1:3:4、In:M:Zn＝1:3:2或其附近。
此外，也可以层叠结晶性不同的两个以上的金属氧化物膜而成的半导体层108。在此情况下，优选使用相同的氧化物靶材在不同的沉积条件下以不暴露于大气的方式连续地形成该金属氧化物膜。
例如，将先形成的第一金属氧化物膜的成膜时的氧流量比设定为比后形成的第二金属氧化物膜的成膜时的氧流量比小。或者，采用在第一金属氧化物膜的成膜时不引入氧的条件。由此，可以在第二金属氧化物膜的成膜时有效地供应氧。此外，第一金属氧化物膜可以具有比第二金属氧化物膜低的结晶性以及比第二金属氧化物膜高的导电性。另一方面，通过使设置在上部的第二金属氧化物膜的结晶性高于第一金属氧化物膜的结晶性，可以抑制在半导体层108的加工时或绝缘层110的成膜时造成的损伤。
更具体而言，第一金属氧化物膜的成膜时的氧流量比为0％以上且低于50％，优选为0％以上且30％以下，更优选为0％以上且20％以下，典型为10％。第二金属氧化物膜的成膜时的氧流量比为50％以上且100％以下，优选为60％以上且100％以下，更优选为80％以上且100％以下，进一步优选为90％以上且100％以下，典型为100％。此外，虽然可以使第一金属氧化物膜与第二金属氧化物膜的成膜时的压力、温度、功率等的条件不同，但是通过使氧流量比以外的条件相同，可以缩短成膜工序所需要的时间，所以是优选的。
通过采用上述结构，可以实现电特性良好且可靠性高的晶体管100。
以上是结构例子1的说明。
[结构例子2]
以下，对其一部分的结构与上述结构例子1不同的晶体管的结构例子进行说明。下面，有时省略与上述结构例子1重复的部分的说明。此外，在以下所示的附图中，关于具有与上述结构例子相同的功能的部分使用相同的阴影线，而有时不附加附图标记。
图2A是晶体管100A的俯视图，图2B是包括晶体管100A的沟道长度方向上的截面图，图2C是晶体管100A的沟道宽度方向上的截面图。
晶体管100A的与结构例子1不同之处主要在于：在衬底102与绝缘层103之间包括导电层106。导电层106具有隔着绝缘层104及绝缘层103与半导体层108及导电层112重叠的区域。
在晶体管100A中，导电层106具有第一栅电极(也称为底栅电极)的功能，导电层112具有第二栅电极(也称为顶栅电极)的功能。此外，绝缘层103及绝缘层104的一部分被用作第一栅极绝缘层，绝缘层110的一部分被用作第二栅极绝缘层。
半导体层108的与导电层112及导电层106中的至少一个重叠的部分被用作沟道形成区域。下面，为了便于说明，有时将半导体层108的与导电层112重叠的部分称为沟道形成区域，但是实际上有时沟道还形成在不与导电层112重叠而与导电层106重叠的部分(包括区域108n的部分)。
此外，如图2C所示，导电层106可以通过设置在金属氧化物层114、绝缘层110以及绝缘层103中的开口部142电连接到导电层112。由此，可以对导电层106和导电层112供应同一电位。
作为导电层106，可以使用与导电层112、导电层120a或导电层120b相同的材料。尤其是，通过将包含铜的材料用于导电层106，可以降低布线电阻，所以是优选的。
此外，如图2A及图2C所示，优选在沟道宽度方向上导电层112及导电层106突出到半导体层108的端部的外侧。此时，如图2C所示，导电层112及导电层106隔着绝缘层110及绝缘层104覆盖半导体层108的沟道宽度方向的整体。
通过采用上述结构，可以利用由一对栅电极产生的电场电围绕半导体层108。此时，尤其优选对导电层106和导电层112供应同一电位。由此，可以有效地施加用来感生半导体层108中的沟道的电场，而可以增大晶体管100A的通态电流。因此，可以实现晶体管100A的微型化。
此外，导电层112也可以不与导电层106连接。此时，可以对一对栅电极中的一个供应固定电位，对另一个供应用来驱动晶体管100A的信号。此时，可以通过利用供应给一个电极的电位控制用另一个电极驱动晶体管100A时的阈值电压。
晶体管100A是绝缘层104设置在导电层106的内侧的例子。就是说，以如下方式进行加工：在晶体管100A的沟道长度方向上，绝缘层104的端部位于导电层106的端部的内侧，在沟道宽度方向上绝缘层104的端部位于导电层106的端部的内侧。
另外，如图2A所示，导电层106和导电层120a的交叉部以及导电层106和导电层120b的交叉部设置有绝缘层104a。
图2B示出导电层120b和导电层106的交叉部。绝缘层104a是位于与绝缘层104相同的面上并包含与绝缘层104相同的材料的绝缘层。例如，可以对与绝缘层104相同的绝缘膜进行加工来形成绝缘层104a。通过将绝缘层104a配置在导电层120b和导电层106交叉的部分，可以降低导电层120b和导电层106之间的寄生电容。
注意，在此，在导电层106与导电层120a或导电层120b的交叉部配置绝缘层104a的例子，但是不局限于此。例如，通过在导电层112(或者，对与导电层112相同的导电膜进行加工而得的布线)或对与半导体层108相同的半导体膜进行加工而得的布线等与导电层106的交叉部配置绝缘层104a，可以与上述同样地降低寄生电容。
以上是结构例子2的说明。
[变形例子]
以下，说明结构例子2的变形例子。
[变形例子1]
图3A、图3B及图3C所示的晶体管100B是使用与导电层112相同的光掩模对绝缘层104进行加工的情况的例子。
在俯视时，绝缘层104和导电层112的轮廓大致一致。另外，根据绝缘层104或导电层112的加工条件，有时绝缘层104的轮廓位于导电层112的轮廓的内侧，或者，有时绝缘层104的轮廓反而位于导电层112的轮廓的外侧。
如此，通过使在绝缘层104和导电层112的加工中使用的光掩模共用化，可以降低制造成本。
注意，在此示出导电层112具有岛状形状且导电层106的一部分被用作布线的情况，但是也可以采用导电层106具有岛状形状且导电层112的一部分被用作布线的布局图案。此时，可以使用与导电层106相同的光掩模进行绝缘层104的加工。
[变形例子2]
图4A所示的沟道宽度方向上的截面与图2C的主要不同之处在于绝缘层104的沟道宽度方向上的长度不同。
在图4A中，示出如下情况：绝缘层104的沟道宽度方向的端部位于导电层112的沟道宽度方向的端部的外侧，并位于导电层106的沟道宽度方向的端部的内侧。
另外，导电层112与导电层106通过形成在金属氧化物层114、绝缘层110、绝缘层104及绝缘层103中的开口部142电连接。
[变形例子3]
图4B是如下例子：绝缘层104的沟道宽度方向的端部位于导电层112的沟道宽度方向的端部及导电层106的沟道宽度方向的端部的内侧，绝缘层104位于形成开口部142的部分中。
[变形例子4]
图4C是如下例子：绝缘层104的沟道宽度方向的端部位于导电层112的沟道宽度方向的端部及导电层106的沟道宽度方向的端部的外侧。
以上是变形例子的说明。
[应用例子]
以下，说明将上述晶体管用于显示装置的像素的情况的例子。
图5是多个子像素被配置为矩阵状的显示装置的顶面示意图。一个子像素至少包括一个晶体管100、以及与晶体管100电连接并被用作像素电极的导电层131。注意，这里示出简化的子像素的结构，根据用于子像素的显示元件可以适当地设置其他的晶体管或电容器等。
在图5中，导电层112被用作栅极线(也称为扫描线)，导电层120a被用作源极线(也称为信号线、视频信号线)，导电层120b被用作电连接晶体管100和导电层131的布线。
在图5中，对于一个晶体管设置有一个具有岛状形状的绝缘层104。绝缘层104以包括晶体管100的半导体层108的沟道形成区域的方式配置并以不配置在导电层120a及导电层120b与半导体层108的连接部(开口部141a、开口部141b)的方式设置。
另外，在图5中，导电层112和导电层120a的交叉部设置有绝缘层104a。
本发明的一个方式的晶体管不仅可以用于显示装置而且可以用于各种电路或装置。例如，可以适当地用于安装在电子设备等的IC芯片内的运算电路、存储电路、驱动电路及接口电路等各种电路、或者使用液晶元件或有机EL元件等的显示器件、各种传感装置中的驱动电路等。
以上是应用例子的说明。
[半导体装置的构成要素]
下面对本实施方式的半导体装置所包括的构成要素进行详细说明。
[衬底]
虽然对衬底102的材料等没有特别的限制，但是至少需要具有能够承受后续的加热处理的耐热性。例如，可以使用以硅或碳化硅为材料的单晶半导体衬底或多晶半导体衬底、硅锗等化合物半导体衬底、SOI衬底、玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等作为衬底102。此外，也可以将在上述衬底上设置有半导体元件的衬底用作衬底102。
此外，作为衬底102，也可以使用柔性衬底，并且在柔性衬底上直接形成晶体管100等。或者，也可以在衬底102与晶体管100等之间设置剥离层。当剥离层上制造半导体装置的一部分或全部，然后将其从衬底102分离并转置到其他衬底上时可以使用剥离层。此时，也可以将晶体管100等转置到耐热性低的衬底或柔性衬底上。
[绝缘层104]
绝缘层104可以适当地使用溅射法、CVD法、蒸镀法、脉冲激光沉积(PLD)法等而形成。绝缘层104例如可以使用氧化物绝缘膜或氮化物绝缘膜的单层或叠层形成。注意，为了提高绝缘层104与半导体层108的界面特性，绝缘层104中的至少与半导体层108接触的区域优选使用氧化物绝缘膜形成。此外，绝缘层104优选使用通过加热释放氧的膜。
绝缘层104例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化镓或者Ga-Zn氧化物等，并且以叠层或单层设置。
此外，当在绝缘层104的与半导体层108接触一侧使用氮化硅膜等氧化物膜以外的膜时，优选对与半导体层108接触的表面进行氧等离子体处理等预处理使该表面或表面附近氧化。
[导电膜]
作为用作栅电极的导电层112及导电层106、用作源电极的导电层120a及用作漏电极的导电层120b，可以使用选自铬、铜、铝、金、银、锌、钼、钽、钛、钨、锰、镍、铁、钴的金属元素或以上述金属元素为成分的合金或者组合上述金属元素的合金等来分别形成。
此外，作为导电层112、导电层106、导电层120a以及导电层120b，可以使用In-Sn氧化物、In-W氧化物、In-W-Zn氧化物、In-Ti氧化物、In-Ti-Sn氧化物、In-Zn氧化物、In-Sn-Si氧化物、In-Ga-Zn氧化物等氧化物导电体或者金属氧化物膜。
这里，对氧化物导电体(OC：Oxide Conductor)进行说明。例如，通过在具有半导体特性的金属氧化物中形成氧空位并对该氧空位添加氢来在导带附近形成施主能级。由此，金属氧化物的导电性增高变为导电体，也可以将变为导电体的金属氧化物称为氧化物导电体。
此外，作为导电层112等，也可以采用含有上述氧化物导电体(金属氧化物)的导电膜、含有金属或合金的导电膜的叠层结构。通过使用含有金属或合金的导电膜，可以降低布线电阻。此时，优选作为与用作栅极绝缘膜的绝缘层接触一侧使用含有氧化物导电体的导电膜。
此外，导电层112、导电层106、导电层120a、导电层120b尤其优选包含选自上述金属元素中的钛、钨、钽和钼中的任一个或多个。尤其是，优选使用氮化钽膜。该氮化钽膜具有导电性，并对铜、氧或氢具有高阻挡性，且从氮化钽膜本身释放的氢少，由此可以作为与半导体层108接触的导电膜或半导体层108附近的导电膜适合地使用该氮化钽膜。
[绝缘层110]
用作晶体管100等的栅极绝缘膜的绝缘层110可以使用PECVD法、溅射法等而形成。作为绝缘层110，可以使用包含氧化硅膜、氧氮化硅膜、氮氧化硅膜、氮化硅膜、氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、氧化镓膜、氧化钽膜、氧化镁膜、氧化镧膜、氧化铈膜和氧化钕膜中的一种以上的绝缘层。绝缘层110可以采用两层的叠层结构或三层以上的叠层结构。
此外，与半导体层108接触的绝缘层110优选为氧化物绝缘膜，更优选具有氧含量超过化学计量组成的区域。换言之，绝缘层110为能够释放氧的绝缘膜。例如，通过在氧气氛下形成绝缘层110，对形成后的绝缘层110在氧气氛下进行热处理、等离子体处理等或者在绝缘层110上在氧气氛下形成氧化物膜等，可以将氧供应到绝缘层110中。
作为绝缘层110，也可以使用相对介电常数比氧化硅或氧氮化硅高的氧化铪等材料。由此，可以增加绝缘层110的厚度以抑制由隧道电流导致的泄漏电流。尤其是，优选使用具有结晶性的氧化铪，因为其相对介电常数比非晶氧化铪高。
[半导体层]
当半导体层108为In-M-Zn氧化物时，优选用来形成In-M-Zn氧化物的溅射靶材中的In的原子数比为M的原子数比以上。作为这种溅射靶材的金属元素的原子数比，可以举出In：M：Zn＝1：1：1、In：M：Zn＝1：1：1.2、In：M：Zn＝2：1：3、In：M：Zn＝3：1：2、In：M：Zn＝4：2：4.1、In：M：Zn＝5：1：6、In：M：Zn＝5：1：7、In：M：Zn＝5：1：8、In：M：Zn＝6：1：6、In：M：Zn＝5：2：5等。
此外，作为溅射靶材优选使用含有多晶氧化物的靶材，由此可以易于形成具有结晶性的半导体层108。注意，所形成的半导体层108的原子数比分别在上述溅射靶材中的金属元素的原子数比的±40％的范围内变动。例如，在被用于半导体层108的溅射靶材的组成为In:Ga:Zn＝4:2:4.1[原子数比]时，所形成的半导体层108的组成有时为In:Ga:Zn＝4:2:3[原子数比]或其附近。
当记载为原子数比为In:Ga:Zn＝4:2:3或其附近时包括如下情况：当In的原子数比为4时，Ga的原子数比为1以上且3以下，Zn的原子数比为2以上且4以下。此外，当记载为原子数比为In:Ga:Zn＝5:1:6或其附近时包括如下情况：当In的原子数比为5时，Ga的原子数比大于0.1且为2以下，Zn的原子数比为5以上且7以下。此外，当记载为原子数比为In:Ga:Zn＝1:1:1或其附近时包括如下情况：当In的原子数比为1时，Ga的原子数比大于0.1且为2以下，Zn的原子数比大于0.1且为2以下。
此外，半导体层108的能隙为2eV以上，优选为2.5eV以上。如此，通过使用能隙比硅宽的金属氧化物，可以减少晶体管的关态电流。
此外，半导体层108优选具有非单晶结构。非单晶结构例如包括后述的CAAC结构、多晶结构、微晶结构或非晶结构。在非单晶结构中，非晶结构的缺陷态密度最高，CAAC结构的缺陷态密度最低。
下面对CAAC(c-axis aligned crystal)进行说明。CAAC表示结晶结构的一个例子。
CAAC结构是指包括多个纳米晶(最大直径小于10nm的结晶区域)的薄膜等的结晶结构之一，具有如下特征：各纳米晶的c轴在特定方向上取向，其a轴及b轴不具有取向性，纳米晶彼此不形成晶界而连续地连接。尤其是，在具有CAAC结构的薄膜中，各纳米晶的c轴容易在薄膜的厚度方向、被形成面的法线方向或者薄膜表面的法线方向上取向。
CAAC-OS(Oxide Semiconductor：氧化物半导体)是结晶性高的氧化物半导体。在CAAC-OS中观察不到明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。
在此，在晶体学的单位晶格中，一般以构成单位晶格的a轴、b轴、c轴这三个轴(晶轴)中较特殊的轴为c轴。尤其是，在具有层状结构的结晶中，一般来说，与层的面方向平行的两个轴为a轴及b轴，与层交叉的轴为c轴。作为这种具有层状结构的结晶的典型例子，有分类为六方晶系的石墨，其单位晶格的a轴及b轴平行于劈开面，c轴正交于劈开面。例如，为层状结构的具有YbFe2O4型结晶结构的InGaZnO4的结晶可分类为六方晶系，其单位晶格的a轴及b轴平行于层的面方向，c轴正交于层(即，a轴及b轴)。
对金属氧化物的结晶结构的一个例子进行说明。注意，以使用In-Ga-Zn氧化物靶材(In：Ga：Zn＝4：2：4.1[原子数比])且通过溅射法形成的金属氧化物为一个例子进行说明。使用上述靶材在衬底温度为100℃以上且130℃以下的条件下利用溅射法形成的金属氧化物易于具有nc(nano crystal)结构和CAAC结构中的任一方的结晶结构或其混在的结构。在衬底温度为室温(R.T.)的条件下利用溅射法形成的金属氧化物易于具有nc结晶结构。注意，这里的室温(R.T.)包括对衬底不进行意图性的加热时的温度。
[制造方法例子]
以下对本发明的一个方式的晶体管的制造方法的例子进行说明。在此，以上述结构例子2示出的晶体管100A为例进行说明。
构成半导体装置的薄膜(绝缘膜、半导体膜、导电膜等)可以利用溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、真空蒸镀法、脉冲激光沉积(PLD：Pulse LaserDeposition)法、原子层沉积(ALD：Atomic Layer Deposition)法等形成。作为CVD法有等离子体增强化学气相沉积(PECVD：Plasma Enhanced CVD)法、热CVD法等。此外，作为热CVD法之一，有有机金属化学气相沉积(MOCVD：Metal Organic CVD)法。
此外，构成半导体装置的薄膜(绝缘膜、半导体膜、导电膜等)可以利用旋涂法、浸渍法、喷涂法、喷墨法、分配器法、丝网印刷法、胶版印刷法、刮刀(doctor knife)法、狭缝式涂布法、辊涂法、帘式涂布法、刮刀式涂布法等方法形成。
此外，当对构成半导体装置的薄膜进行加工时，可以利用光刻法等进行加工。除了上述方法以外，还可以利用纳米压印法、喷砂法、剥离法等对薄膜进行加工。此外，可以通过利用金属掩模等遮蔽掩模的成膜方法直接形成岛状的薄膜。
光刻法典型地有如下两种方法。一个是在要进行加工的薄膜上形成抗蚀剂掩模，通过蚀刻等对该薄膜进行加工，并去除抗蚀剂掩模的方法。另一个是在形成感光性薄膜之后，进行曝光及显影来将该薄膜加工为所希望的形状的方法。
在光刻法中，作为用于曝光的光，例如可以使用i线(波长为365nm)、g线(波长为436nm)、h线(波长为405nm)或将这些光混合而成的光。此外，还可以使用紫外光、KrF激光或ArF激光等。此外，也可以利用液浸曝光技术进行曝光。作为用于曝光的光，也可以使用极紫外光(EUV：Extreme Ultra-violet)或X射线。此外，也可以使用电子束代替用于曝光的光。当使用极紫外光、X射线或电子束时，可以进行极其微细的加工，所以是优选的。此外，在通过电子束等光束的扫描进行曝光时，不需要光掩模。
作为薄膜的蚀刻方法，可以利用干蚀刻法、湿蚀刻法及喷砂法等。
在图6至图8所示的各附图中，并排示出晶体管100A的制造工序的各阶段的沟道长度方向的截面及沟道宽度方向的截面。
[导电层106的形成]
在衬底102上形成导电膜，对其进行蚀刻加工得到用作栅电极的导电层106(参照图6A)。
[绝缘层103及绝缘层104的形成]
接着，以覆盖衬底102及导电层106的方式层叠形成绝缘层103及绝缘膜104f(图6B)。绝缘层103及绝缘膜104f各自可以利用PECVD法、ALD法、溅射法等形成。
例如，绝缘层103可以利用ALD法、PECVD法或溅射法形成，绝缘膜104f可以使用PECVD法或溅射法形成。
接着，通过蚀刻去除绝缘膜104f的一部分，将其加工为岛状来形成绝缘层104及绝缘层104a(图6C)。
[半导体层108的形成]
接着，在绝缘层104及绝缘层103上形成金属氧化物膜，对其进行加工来形成半导体层108(图7A)。
金属氧化物膜优选通过使用金属氧化物靶材的溅射法形成。
此外，当形成金属氧化物膜时，可以除了氧气体以外还混合惰性气体(例如，氦气体、氩气体、氙气体等)。在形成金属氧化物膜时的沉积气体整体中氧气体所占的比率(以下也称为氧流量比)越高，金属氧化物膜的结晶性可以越高，由此可以实现高可靠性晶体管。另一方面，氧流量比越低，金属氧化物膜的结晶性越低，由此可以获得通态电流高的晶体管。
此外，作为金属氧化物膜的沉积条件，衬底温度可以为室温以上且低于200℃，优选为室温以上且140℃以下。例如，沉积温度优选为室温以上且低于140℃，这是因为可以提高生产率的缘故。此外，通过在衬底温度为室温或者没进行意图性的加热的状态下形成金属氧化物膜，可以降低结晶性。
此外，优选在形成金属氧化物膜之前进行用来使附着于绝缘层104表面的水、氢、有机物等脱离的处理或者进行将氧供应到绝缘层104的处理。例如，可以在减压气氛下以70℃以上且200℃以下的温度进行加热处理。或者，也可以进行含氧的气氛下的等离子体处理。此外，通过在包含N2O气体的气氛下进行等离子体处理，可以合适地去除绝缘层104表面的有机物。在进行这种处理之后，优选在使绝缘层104的表面不暴露于大气的状态下连续形成金属氧化物膜。
当对金属氧化物膜进行加工时，可以使用湿蚀刻法和干蚀刻法中的一个或两个。此时，有时不与半导体层108重叠的绝缘层104的一部分被蚀刻而变薄。
此外，也可以在形成金属氧化物膜之后或者将该金属氧化物膜加工为半导体层108之后进行用来去除金属氧化物膜或半导体层108中的氢或水的加热处理。典型地，加热处理的温度为150℃以上且低于衬底的应变点、250℃以上且450℃以下、或者300℃以上且450℃以下。
可以在包含稀有气体或氮的气氛中进行加热处理。或者，也可以在该气氛中进行加热之后在包含氧的气氛中进行加热。此外，上述加热处理的气氛优选不包含氢、水等。该加热处理可以使用电炉、RTA装置等。通过使用RTA装置，可以缩短加热处理时间。
[绝缘膜110f、金属氧化物膜114f的形成]
接着，以覆盖绝缘层103、绝缘层104及半导体层108的方式层叠形成成为绝缘层110的绝缘膜110f以及成为金属氧化物层114的金属氧化物膜114f。
作为绝缘膜110f，例如优选通过使用等离子体增强化学气相沉积装置(也称为PECVD装置或者等离子体CVD装置)形成氧化硅膜或氧氮化硅膜等氧化物膜。此外，绝缘膜110f可以通过利用微波的PECVD法形成。
金属氧化物膜114f例如优选在包含氧的气氛下形成。尤其是，优选在包含氧的气氛下利用溅射法形成。由此，可以在形成金属氧化物膜114f时对绝缘膜110f供应氧。
在与上述半导体层108同样通过使用包含金属氧化物的氧化物靶材的溅射法形成金属氧化物膜114f的情况下，可以援用上述记载。
例如，作为金属氧化物膜114f的形成条件，优选作为沉积气体使用氧，通过使用金属靶材的反应性溅射法形成金属氧化物膜。在作为金属靶材例如使用铝的情况下，可以形成氧化铝膜。
当形成金属氧化物膜114f时，引入到沉积装置的沉积室内的沉积气体的总流量中的氧流量的比率(氧流量比)或沉积室内的氧分压越高，越可以增大供应给绝缘膜110f中的氧量。氧流量比或氧分压例如为50％以上且100％以下，优选为65％以上且100％以下，更优选为80％以上且100％以下，进一步优选为90％以上且100％以下。尤其是，优选将氧流量比设定为100％，来使氧分压尽量接近于100％。
如此，通过在包含氧的气氛下利用溅射法形成金属氧化物膜114f，当形成金属氧化物膜114f时可以在对绝缘膜110f供应氧的同时防止氧从绝缘膜110f脱离。其结果是，可以将极多的氧封闭在绝缘膜110f中。并且，可以通过后面的加热处理对半导体层108供应较多的氧。其结果是，可以减少半导体层108中的氧空位，而可以实现可靠性高的晶体管。
接着，在形成金属氧化物膜114f之后，通过对金属氧化物膜114f、绝缘膜110f、(绝缘层104)及绝缘层103的一部分进行蚀刻，来形成到达导电层106的开口。由此，可以将后面形成的导电层112与导电层106通过该开口电连接。
图7B相当于这阶段的截面示意图。
[导电层112、金属氧化物层114及绝缘层110的形成]
接着，在金属氧化物膜114f上形成成为导电层112的导电膜。该导电膜优选通过使用金属或合金的溅射靶材的溅射法形成。
接着，对导电膜、金属氧化物膜114f及绝缘膜110f的一部分进行蚀刻(图7C)。优选使用相同的抗蚀剂掩模对导电膜、金属氧化物膜114f及绝缘膜110f进行加工。或者，也可以通过使用被蚀刻过的导电层112作为硬掩模，对金属氧化物膜114f及绝缘膜110f进行蚀刻。
由此，可以形成顶面形状大致一致的岛状的导电层112、金属氧化物层114及绝缘层110。
在对导电膜、金属氧化物膜114f及绝缘膜110f进行蚀刻时，有时不被绝缘层110覆盖的半导体层108等也被蚀刻，而其厚度减少。
[绝缘层116的形成]
接着，以覆盖绝缘层104、半导体层108、绝缘层110的侧面、金属氧化物层114的侧面及导电层112等的方式形成绝缘层116。此外，此时，在半导体层108及绝缘层104的端部的外侧形成绝缘层103和绝缘层116接触的区域(图8A)。
优选通过使用包含上述金属元素的溅射靶材且作为沉积气体使用氮气体及为稀释气体的稀有气体等的混合气体的反应性溅射法形成绝缘层116。由此，通过控制沉积气体的流量比，可以容易控制绝缘层116的膜质。
例如，在作为绝缘层116使用通过使用铝靶材的反应性溅射形成的氮化铝膜的情况下，相对于沉积气体的总流量的氮气体的流量为30％以上且100％以下，优选为40％以上且100％以下，更优选为50％以上且100％以下。
例如，在作为绝缘层116使用氮化硅的情况下，优选通过使用硅烷等含硅的气体、氨或一氧化二氮等含氮的气体的混合气体作为沉积气体的PECVD法形成绝缘层116。此时，优选的是沉积的氮化硅包含氢。由此，通过绝缘层116中的氢扩散到半导体层108，可以容易使半导体层108的一部分低电阻化。
在形成绝缘层116时，在半导体层108的与绝缘层116接触的界面及其附近的区域形成低电阻区域108n。
[第一加热处理]
接着，优选进行加热处理。通过加热处理，可以促进半导体层108的低电阻区域108n的低电阻化。
加热处理优选在氮或稀有气体等惰性气体气氛下进行。加热处理的温度越高越好，可以根据衬底102、导电层106、导电层112等的耐热性决定温度。例如，加热处理的温度可以为120℃以上且500℃以下，优选为150℃以上且450℃以下，更优选为200℃以上且400℃以下，进一步优选为250℃以上且400℃以下。例如，当将加热处理的温度设定为350℃左右时，可以通过利用大型玻璃衬底的生产设备高成品率地制造半导体装置。
注意，加热处理也可以在形成绝缘层116之后的任何时序进行。另外，上述加热处理也可以兼作其他加热处理。
例如，通过加热处理，半导体层108中的氧抽出到绝缘层116一侧而产生氧空位。该氧空位与半导体层108所包含的氢或从绝缘层116供应的氢键合而提高载流子浓度，有可能使得与绝缘层116接触的部分低电阻化。
或者，通过加热处理，有时半导体层108所包含的金属元素向与绝缘层116的界面附近扩散，形成该金属元素的浓度高的区域，因此半导体层108的与绝缘层116接触的部分被低电阻化。例如，当将包含铟的金属氧化物膜用于半导体层108时，有时在半导体层108的与绝缘层116的界面附近观察到铟浓度高的区域。
通过上述复合作用而被低电阻化的区域108n成为极为稳定的低电阻区域。通过上述方式形成的区域108n具有如下特征：即使例如在后面的工序中被进行氧供应处理，其电阻也不容易再次增高。
[绝缘层118的形成]
接着，以覆盖绝缘层116的方式形成绝缘层118。绝缘层118例如可以使用PECVD法形成。
[开口部141a、141b的形成]
接着，通过对绝缘层118及绝缘层116部分地进行蚀刻，形成到达区域108n的开口部141a及开口部141b。
[导电层120a、120b的形成]
接着，以覆盖开口部141a及开口部141b的方式在绝缘层118上形成导电膜，将该导电膜加工为所希望的形状，来形成导电层120a及导电层120b(图8B)。
通过上述工序，可以制造晶体管100A。
注意，在采用结构例子1中例示出的晶体管100的情况下，可以省略上述制造方法例子中的导电层106的形成工序及开口部142的形成工序。
以上是制造方法的例子的说明。
本实施方式所示的结构例子、制造方法例子及对应于这些例子的附图等的至少一部分可以与其他结构例子、制造方法例子或附图等适当地组合而实施。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式2)
在本实施方式中对具有上述实施方式例示的晶体管的显示装置的一个例子进行说明。
[结构例子]
图9A示出显示装置700的俯视图。显示装置700包括利用密封剂712贴合在一起的第一衬底701和第二衬底705。在被第一衬底701、第二衬底705及密封剂712密封的区域中，第一衬底701上设置有像素部702、源极驱动电路部704及栅极驱动电路部706。像素部702设置有多个显示元件。
此外，第一衬底701的不与第二衬底705重叠的部分中设置有与FPC716(FPC：Flexible printed circuit，柔性印刷电路)连接的FPC端子部708。利用FPC716通过FPC端子部708及信号线710分别对像素部702、源极驱动电路部704及栅极驱动电路部706提供各种信号等。
可以设置多个栅极驱动电路部706。此外，栅极驱动电路部706及源极驱动电路部704分别另行形成在半导体衬底等上，也可以采用被封装的IC芯片的方式。该IC芯片可以安装在第一衬底701上或安装到FPC716。
像素部702、源极驱动电路部704及栅极驱动电路部706包括的晶体管可以使用为本发明的一个方式的半导体装置的晶体管。
作为设置在像素部702中的显示元件，可以举出液晶元件、发光元件等。作为液晶元件，可以采用透射型液晶元件、反射型液晶元件、半透射型液晶元件等。此外，作为发光元件可以举出LED(Light Emitting Diode：发光二极管)、OLED(Organic LED：有机LED)、QLED(Quantum-dot LED：量子点发光二极管)、半导体激光等自发光性的发光元件。此外，可以使用快门方式或光干涉方式的MEMS(Micro Electro Mechanical Systems：微电子机械***)元件或采用微囊方式、电泳方式、电润湿方式或电子粉流体(注册商标)方式等的显示元件等。
图9B所示的显示装置700A是可以适用于具有大屏幕的电子设备的显示装置。例如，显示装置700A可以适用于电视装置、显示器装置、个人计算机(包括笔记本型或台式)、平板终端、数字标牌等。
显示装置700A包括多个源极驱动器IC721和一对栅极驱动电路部722。
多个源极驱动器IC721分别安装到FPC723。此外，多个FPC723的一个端子与第一衬底701连接，另一个端子与印刷电路板724连接。通过使FPC723弯曲，可以将印刷电路板724配置在像素部702的背面，安装在电子设备中，而可以减小用来设置电子设备的空间。
另一方面，栅极驱动电路部722形成在第一衬底701上。由此，可以实现窄边框的电子设备。
通过采用上述结构，可以实现大型且高清晰显示装置。例如，可以应用于屏幕尺寸为对角线30英寸以上、40英寸以上、50英寸以上或60英寸以上的显示装置。此外，可以实现4K2K、8K4K等极为高分辨率的显示装置。
[截面结构例子]
下面参照图10至图12对作为显示元件使用液晶元件及EL元件的结构进行说明。图10至图12是分别沿着图9A所示的点划线Q-R的截面图。图10及图11是作为显示元件使用液晶元件的结构，图12是使用EL元件的结构。
[显示装置的相同部分的说明]
图10至图12所示的显示装置700包括引绕布线部711、像素部702、源极驱动电路部704及FPC端子部708。引绕布线部711包括信号线710。像素部702包括晶体管750及电容器790。源极驱动电路部704包括晶体管752。
作为晶体管750及晶体管752可以使用实施方式1所示的晶体管。
本实施方式使用的晶体管包括高度纯化且氧空位的形成被抑制的氧化物半导体膜。该晶体管可以具有低关态电流。因此，可以延长图像信号等电信号的保持时间，在电源开启的状态下可以延长图像信号等的写入间隔。因此，可以降低刷新工作的频度，由此可以发挥降低功耗的效果。
此外，在本实施方式中使用的晶体管能够得到较高的场效应迁移率，因此能够进行高速驱动。例如，通过将这种能够进行高速驱动的晶体管用于显示装置，可以在同一衬底上形成像素部的开关晶体管及用于驱动电路部的驱动晶体管。也就是说，因为作为驱动电路不需要另行使用由硅片等形成的半导体装置，所以可以缩减显示装置的构件数。此外，通过在像素部中也使用能够进行高速驱动的晶体管，可以提供高质量的图像。
电容器790包括通过对与晶体管750所包括的半导体层相同的膜进行加工形成且低电阻化的下部电极、以及通过对与源电极或漏电极相同的导电膜进行加工形成的上部电极。此外，在下部电极与上部电极之间设置有覆盖晶体管750的两层的绝缘膜。也就是说，电容器790具有在一对电极间夹有用作电介质膜的绝缘膜的叠层结构。
此外，晶体管750、晶体管752及电容器790上设置有平坦化绝缘膜770。
此外，像素部702所包括的晶体管750与源极驱动电路部704所包括的晶体管752也可以使用不同结构的晶体管。例如，可以采用其中一方使用顶栅极型晶体管而另一方使用底栅极型晶体管的结构。另外，也可以将上述源极驱动电路部704称为栅极驱动部。
信号线710与晶体管750、752的源电极及漏电极等由同一导电膜形成。这里，优选使用含有铜元素的材料等低电阻材料，由此可以减少起因于布线电阻的信号延迟等，从而可以实现大屏幕显示。
FPC端子部708包括连接电极760、各向异性导电膜780及FPC716。连接电极760通过各向异性导电膜780与FPC716的端子电连接。在此，连接电极760与晶体管750、752的源电极及漏电极等由同一导电膜形成。
作为第一衬底701及第二衬底705，例如可以使用玻璃衬底或塑料衬底等具有柔性的衬底。
此外，第二衬底705一侧设置有遮光膜738、着色膜736以及与它们接触的绝缘膜734。
[使用液晶元件的显示装置的结构例子]
图10所示的显示装置700包括液晶元件775。液晶元件775包括导电膜772、导电膜774以及导电膜772与导电膜774之间的液晶层776。导电膜774设置在第二衬底705一侧，用作共通电极。此外，导电膜772与晶体管750所包括的源电极或漏电极电连接。导电膜772形成在平坦化绝缘膜770上并被用作像素电极。
导电膜772可以使用对可见光具有透光性的材料或具有反射性的材料。作为透光性材料，例如，可以使用含有In、Zn、Sn等的氧化物材料。作为反射性材料，例如，可以使用含有Al、Ag等的材料。
当作为导电膜772使用反射性材料时，显示装置700为反射型液晶显示装置。另一方面，当作为导电膜772使用透光性材料时，显示装置700为透射型液晶显示装置。当为反射型液晶显示装置的情况下，在观看侧设置偏振片。当为透射型液晶显示装置的情况下，以夹着液晶元件的方式设置一对偏振片。
图11所示的显示装置700示出使用横向电场方式(例如，FFS模式)的液晶元件775的例子。导电膜772上隔着绝缘膜773设置有用作共通电极的导电膜774。可以通过导电膜772与导电膜774间产生的电场控制液晶层776的取向状态。
此外，虽然图10及图11中没有进行图示，也可以采用设置与液晶层776接触的取向膜的结构。此外，可以适当地设置偏振构件、相位差构件、抗反射构件等光学构件(光学衬底)及背光、侧光等光源。
液晶层776可以使用热致液晶、低分子液晶、高分子液晶、高分子分散型液晶、高分子网络型液晶、铁电液晶、反铁电液晶等。此外，在采用横向电场方式的情况下，也可以使用不需要取向膜的呈现蓝相的液晶。
此外，作为液晶元件的模式，可以采用TN(Twisted Nematic：扭曲向列)模式、VA(Vertical Alignment：垂直取向)模式、IPS(In-Plane-Switching：平面内转换)模式、FFS(Fringe Field Switching：边缘电场转换)模式、ASM(Axially Symmetric alignedMicro-cell：轴对称排列微单元)模式、OCB(Optical Compensated Birefringence：光学补偿弯曲)模式、ECB(Electrically Controlled Birefringence：电控双折射)模式、宾主模式等。
[使用发光元件的显示装置]
图12所示的显示装置700包括发光元件782。发光元件782包括导电膜772、EL层786及导电膜788。EL层786具有有机化合物或量子点等无机化合物。
作为可用于有机化合物的材料，可以举出荧光性材料或磷光性材料等。此外，作为可用于量子点的材料，可以举出胶状量子点材料、合金型量子点材料、核壳(Core Shell)型量子点材料、核型量子点材料等。
图12所示的显示装置700在平坦化绝缘膜770上设置有覆盖导电膜772的一部分的绝缘膜730。在此，发光元件782为包括透光性导电膜788的顶部发射型发光元件。此外，发光元件782也可以采用从导电膜772侧射出光的底部发射结构或者从导电膜772一侧及导电膜788一侧的双方射出光的双面发射结构。
此外，着色膜736设置在与发光元件782重叠的位置，遮光膜738设置在引绕布线部711及源极驱动电路部704中的与绝缘膜730重叠的位置。此外，着色膜736及遮光膜738由绝缘膜734覆盖。此外，发光元件782与绝缘膜734之间由密封膜732充填。此外，当通过在各像素中将EL层786形成为岛状或者在各像素列中将EL层786形成为条状，也就是说，通过分开涂布来形成EL层786时，也可以采用不设置着色膜736的结构。
[在显示装置中设置输入装置的结构例子]
此外，也可以对图10至图12所示的显示装置700设置输入装置。作为该输入装置，例如，可以举出触摸传感器等。
例如，作为传感器的方式，可以利用静电电容式、电阻膜式、表面声波式、红外线式、光学式、压敏式等各种方式。此外，可以组合使用上述方式中的两个以上。
此外，触摸面板有如下结构：输入装置形成在一对衬底的内侧的所谓的In-Cell型触摸面板；输入装置形成在显示装置700上的所谓的On-Cell型触摸面板；与显示装置700贴合的所谓的Out-Cell型触摸面板；等。
本实施方式所示的结构例子及对应于这些例子的附图等的至少一部分可以与其他结构例子或附图等适当地组合而实施。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式3)
在本实施方式中参照图13对包括本发明的一个方式的半导体装置的显示装置进行说明。
图13A所示的显示装置包括像素部502、驱动电路部504、保护电路506及端子部507。注意，也可以采用不设置保护电路506的结构。
对像素部502或驱动电路部504所包括的晶体管可以使用本发明的一个方式的晶体管。此外，也可以对保护电路506使用本发明的一个方式的晶体管。
像素部502包括驱动配置为X行Y列(X、Y为分别独立的2以上的自然数)的多个显示元件的多个像素电路501。
驱动电路部504包括对栅极线GL_1至GL_X输出扫描信号的栅极驱动器504a、对数据线DL_1至DL_Y供应数据信号的源极驱动器504b等的驱动电路。栅极驱动器504a采用至少包括移位寄存器的结构即可。此外，源极驱动器504b例如由多个模拟开关等构成。此外，也可以由移位寄存器等构成源极驱动器504b。
端子部507是指设置有用来从外部的电路对显示装置输入电源、控制信号及图像信号等的端子的部分。
保护电路506是在自身所连接的布线被供应一定的范围之外的电位时使该布线与其他布线之间处于导通状态的电路。图13A所示的保护电路506例如与栅极驱动器504a和像素电路501之间的布线的扫描线GL、或者与源极驱动器504b和像素电路501之间的布线的数据线DL等各种布线连接。
此外，既可以采用栅极驱动器504a及源极驱动器504b各自设置在与像素部502相同的衬底上的结构，又可以采用形成有栅极驱动电路或源极驱动电路的另一衬底(例如，使用单晶半导体膜、多晶半导体膜形成的驱动电路板)以COG或TAB(Tape AutomatedBonding：卷带自动结合)安装于衬底上的结构。
此外，图13A所示的多个像素电路501例如可以采用与图13B及图13C所示的结构。
图13B所示的像素电路501包括液晶元件570、晶体管550及电容器560。此外，像素电路501连接有数据线DL_n、扫描线GL_m及电位供应线VL等。
根据像素电路501的规格适当地设定液晶元件570的一对电极中的一个电极的电位。根据被写入的数据设定液晶元件570的取向状态。此外，也可以对多个像素电路501的每一个所具有的液晶元件570的一对电极中的一个电极供应公共电位。此外，也可以对各行的像素电路501的每一个的液晶元件570的一对电极中的一个电极供应不同的电位。
此外，图13C所示的像素电路501包括晶体管552、554、电容器562以及发光元件572。此外，像素电路501连接有数据线DL_n、扫描线GL_m、电位供应线VL_a及电源供应线VL_b等。
此外，电位供应线VL_a和电位供应线VL_b中的一个被施加高电源电位VDD，电位供应线VL_a和电位供应线VL_b中的另一个被施加低电源电位VSS。根据晶体管554的栅极被施加的电位，流过发光元件572中的电流被控制，从而来自发光元件572的发光亮度被控制。
本实施方式所示的结构例子及对应于这些例子的附图等的至少一部分可以与其他结构例子或附图等适当地组合而实施。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式4)
下面对备有用来校正像素所显示的灰度的存储器的像素电路以及具有该像素电路的显示装置进行说明。实施方式1中例示出的晶体管可以用于下文中例示出的像素电路所使用的晶体管。
[电路结构]
图14A示出像素电路400的电路图。像素电路400包括晶体管M1、晶体管M2、电容器C1及电路401。此外，像素电路400连接有布线S1、布线S2、布线G1及布线G2。
晶体管M1的栅极与布线G1连接，源极和漏极中的一个与布线S1连接，源极和漏极中的另一个与电容器C1的一个电极连接。晶体管M2的栅极与布线G2连接，源极和漏极中的一个与布线S2连接，源极和漏极中的另一个与电容器C1的另一个电极及电路401连接。
电路401至少包括一个显示元件。显示元件可以使用各种各样的元件，典型地可以使用有机EL元件或LED元件等发光元件、液晶元件或MEMS(Micro Electro MechanicalSystems)元件等。
将连接晶体管M1与电容器C1的节点记作N1，将连接晶体管M2与电路401的节点记作N2。
像素电路400通过使晶体管M1变为关闭状态可以保持节点N1的电位。另外，通过使晶体管M2变为关闭状态可以保持节点N2的电位。另外，当在晶体管M2处于关闭状态的状态下通过晶体管M1对节点N1写入规定的电位时，由于通过电容器C1的电容耦合，可以使节点N2的电位对应节点N1的电位变化而发生改变。
在此，作为晶体管M1、晶体管M2中的一方或双方可以使用实施方式1中例示出的使用氧化物半导体的晶体管。由于该晶体管具有极低的关态电流，因此可以长时间地保持节点N1及节点N2的电位。另外，当各节点的电位保持期间较短时(具体而言，帧频为30Hz以上时等)也可以采用使用硅等半导体的晶体管。
[驱动方法例]
接着，参照图14B对像素电路400的工作方法的一个例子进行说明。图14B是像素电路400的工作的时序图。注意，这里为了便于说明，不考虑布线电阻等各种电阻、晶体管或布线等的寄生电容及晶体管的阈值电压等的影响。
在图14B所示的工作中，将1个帧期间分为期间T1和期间T2。期间T1是对节点N2写入电位的期间，期间T2是对节点N1写入电位的期间。
[期间T1]
在期间T1，对布线G1和布线G2的双方供给使晶体管变为导通状态的电位。另外，对布线S1提供为固定电位的电位Vref，对布线S2提供第一数据电位Vw。
节点N1通过晶体管M1从布线S1被供给电位Vref。另外，节点N2通过晶体管M2被供给第一数据电位Vw。因此，电容器C1变为保持电位差Vw-Vref的状态。
[期间T2]
接着，在期间T2，布线G1被供应使晶体管M1变为导通状态的电位，布线G2被供应使晶体管M2变为关闭状态的电位。布线S1被提供第二数据电位Vdata。另外，可以对布线S2提供预定的恒电位或使其成为浮动状态。
节点N1通过晶体管M1被供应第二数据电位Vdata。此时，由于通过电容器C1的电容耦合，对应第二数据电位Vdata节点N2的电位发生变化，其变化量为电位dV。也就是说，电路401被输入将第一数据电位Vw和电位dV加在一起的电位。注意，虽然图14B示出dV为正的值，但是其也可以为负的值。也就是说，电位Vdata也可以比电位Vref低。
这里，电位dV基本由电容器C1的电容值及电路401的电容值决定。当电容器C1的电容值充分大于电路401的电容值时，电位dV成为接近第二数据电位Vdata的电位。
如上所述，由于像素电路400可以组合两种数据信号生成供应给包括显示元件的电路401的电位，所以可以在像素电路400内进行灰度校正。
另外，像素电路400可以生成超过可对布线S1及布线S2供给的最大电位的电位。例如，在使用发光元件的情况下，可以进行高动态范围(HDR)显示等。另外，在使用液晶元件的情况下，可以实现过驱动等。
[应用例子]
[使用液晶元件的例子]
图14C所示的像素电路400LC包括电路401LC。电路401LC包括液晶元件LC及电容器C2。
液晶元件LC的一个电极与节点N2及电容器C2的一个电极连接，另一个电极与被供应电位Vcom2的布线连接。电容器C2的另一个电极与被供应电位Vcom1的布线连接。
电容器C2用作存储电容器。另外，当不需要时可以省略电容器C2。
由于像素电路400LC可以对液晶元件LC提供高电压，所以例如可以通过过驱动实现高速显示，可以采用驱动电压高的液晶材料等。另外，通过对布线S1或布线S2提供校正信号，可以根据使用温度或液晶元件LC的劣化状态等进行灰度校正。
[使用发光元件的例子]
图14D所示的像素电路400EL包括电路401EL。电路401EL包括发光元件EL、晶体管M3及电容器C2。
晶体管M3的栅极与节点N2及电容器C2的一个电极连接，源极和漏极中的一个与被供应电位VH的布线连接，源极和漏极中的另一个与发光元件EL的一个电极连接。电容器C2的另一个电极与被供应电位Vcom的布线连接。发光元件EL的另一个电极与被供应电位VL的布线连接。
晶体管M3具有控制对发光元件EL供应的电流的功能。电容器C2用作存储电容器。不需要时也可以省略电容器C2。
另外，虽然这里示出发光元件EL的阳极一侧与晶体管M3连接的结构，但是也可以采用阴极一侧与晶体管M3连接的结构。当采用阴极一侧与晶体管M3连接的结构时，可以适当地改变电位VH与电位VL的值。
在像素电路400EL中，可以通过对晶体管M3的栅极施加高电位使大电流流过发光元件EL，所以可以实现HDR显示等。另外，此外，通过对布线S1或布线S2提供校正信号可以对晶体管M3及发光元件EL的电特性偏差进行校正。
另外，不局限于图14C及图14D所示的电路，也可以采用另外附加晶体管或电容器等的结构。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式5)
在本实施方式中，对可以使用本发明的一个方式制造的显示模块进行说明。
图15A所示的显示模块6000在上盖6001与下盖6002之间包括与FPC6005连接的显示装置6006、框架6009、印刷电路板6010及电池6011。
例如，可以将使用本发明的一个方式制造的显示装置用作显示装置6006。通过利用显示装置6006，可以实现功耗极低的显示模块。
上盖6001及下盖6002可以根据显示装置6006的尺寸适当地改变其形状或尺寸。
显示装置6006也可以具有作为触摸面板的功能。
框架6009具有保护显示装置6006的功能、遮断因印刷电路板6010的工作而产生的电磁波的功能以及散热板的功能等。
印刷电路板6010具有电源电路以及用来输出视频信号及时钟信号的信号处理电路、电池控制电路等。
图15B是具备光学触摸传感器的显示模块6000的截面示意图。
显示模块6000包括设置在印刷电路板6010上的发光部6015及受光部6016。此外，由上盖6001与下盖6002围绕的区域设置有一对导光部(导光部6017a、导光部6017b)。
显示装置6006隔着框架6009与印刷电路板6010、电池6011重叠。显示装置6006及框架6009固定在导光部6017a、导光部6017b。
从发光部6015发射的光6018经过导光部6017a、显示装置6006的顶部及导光部6017b到达受光部6016。例如，当光6018被指头或触屏笔等被检测体阻挡时，可以检测触摸操作。
例如，多个发光部6015沿着显示装置6006的相邻的两个边设置。多个受光部6016配置在与发光部6015对置的位置。由此，可以取得触摸操作的位置的信息。
作为发光部6015例如可以使用LED元件等光源，尤其是，优选使用发射红外线的光源。作为受光部6016可以使用接收发光部6015所发射的光且将其转换为电信号的光电元件。优选使用能够接收红外线的光电二极管。
通过使用使光6018透过的导光部6017a及导光部6017b，可以将发光部6015及受光部6016配置在显示装置6006中的下侧，可以抑制外光到达受光部6016而导致触摸传感器的错误工作。尤其是，在使用吸收可见光且透过红外线的树脂时，可以更有效地抑制触摸传感器的错误工作。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式6)
在本实施方式中，对具备使用本发明的一个方式制造的显示装置的电子设备进行说明。
以下所例示的电子设备是在显示部中包括本发明的一个方式的显示装置的电子设备，因此是实现高分辨率的电子设备。此外，可以同时实现高清晰及大屏幕的电子设备。
在本发明的一个方式的电子设备的显示部上例如可以显示具有全高清、4K2K、8K4K、16K8K或更高的分辨率的影像。
作为电子设备，例如除了电视装置、笔记本型个人计算机、显示器装置、数字标牌、弹珠机、游戏机等具有比较大的屏幕的电子设备之外，还可以举出数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、便携式信息终端、声音再现装置等。
使用了本发明的一个方式的电子设备可以沿着房屋或楼的内壁或外壁、汽车等的内部装饰或外部装饰等的平面或曲面组装。
图16A是安装有取景器8100的照相机8000的外观图。
照相机8000包括外壳8001、显示部8002、操作按钮8003、快门按钮8004等。此外，照相机8000安装有可装卸的镜头8006。
在照相机8000中，镜头8006和外壳也可以被形成为一体。
通过按下快门按钮8004或者触摸用作触摸面板的显示部8002，照相机8000可以进行成像。
外壳8001包括具有电极的嵌入器，除了可以与取景器8100连接以外，还可以与闪光灯装置等连接。
取景器8100包括外壳8101、显示部8102以及按钮8103等。
外壳8101通过嵌合到照相机8000的嵌入器的嵌入器安装到照相机8000。取景器8100可以将从照相机8000接收的图像等显示到显示部8102上。
按钮8103被用作电源按钮等。
本发明的一个方式的显示装置可以用于照相机8000的显示部8002及取景器8100的显示部8102。此外，也可以在照相机8000中内置有取景器。
图16B是头戴显示器8200的外观图。
头戴显示器8200包括安装部8201、透镜8202、主体8203、显示部8204以及电缆8205等。此外，在安装部8201中内置有电池8206。
通过电缆8205，将电力从电池8206供应到主体8203。主体8203具备无线接收器等，能够将所接收的图像信息等显示到显示部8204上。此外，主体8203具有相机，由此可以利用使用者的眼球及眼睑的动作作为输入方法。
此外，也可以对安装部8201的被使用者接触的位置设置多个电极，以检测出根据使用者的眼球的动作而流过电极的电流，由此实现识别使用者的视线的功能。此外，还可以具有根据流过该电极的电流监视使用者的脉搏的功能。安装部8201可以具有温度传感器、压力传感器、加速度传感器等各种传感器，也可以具有将使用者的生物信息显示在显示部8204上的功能或与使用者的头部的动作同步地使显示在显示部8204上的图像变化的功能。
可以将本发明的一个方式的显示装置用于显示部8204。
图16C、图16D及图16E是头戴显示器8300的外观图。头戴显示器8300包括外壳8301、显示部8302、带状固定工具8304以及一对透镜8305。
使用者可以通过透镜8305看到显示部8302上的显示。优选弯曲配置显示部8302，这是因为使用者可以感受高真实感。此外，通过透镜8305分别看到显示在显示部8302的不同区域上的不同图像，可以进行利用视差的三维显示等。此外，本发明的一个方式不局限于设置有一个显示部8302的结构，也可以以对使用者的一个眼睛配置一个显示部的方式设置两个显示部8302。
可以将本发明的一个方式的显示装置用于显示部8302。因为包括本发明的一个方式的半导体装置的显示装置具有极高的分辨率，所以即使如图16E那样地使用透镜8305放大，也可以不使使用者看到像素而可以显示现实感更高的影像。
图17A至图17G所示的电子设备包括外壳9000、显示部9001、扬声器9003、操作键9005(包括电源开关或操作开关)、连接端子9006、传感器9007(该传感器具有测量如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)、麦克风9008等。
图17A至图17G所示的电子设备具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图像、文字图像等)显示在显示部上的功能；触摸面板的功能；显示日历、日期或时间等的功能；通过利用各种软件(程序)控制处理的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据来处理的功能；等。注意，电子设备的功能不局限于上述功能，而可以具有各种功能。电子设备可以包括多个显示部。此外，也可以在该电子设备中设置照相机等而使其具有如下功能：拍摄静态图像或动态图像来将所拍摄的图像储存在存储介质(外部存储介质或内置于照相机的存储介质)中的功能；将所拍摄的图像显示在显示部上的功能；等。
下面，详细地说明图17A至图17G所示的电子设备。
图17A是示出电视装置9100的立体图。可以将例如是50英寸以上或100英寸以上的大型显示部9001组装到电视装置9100。
图17B是示出便携式信息终端9101的立体图。便携式信息终端9101例如可以用作智能手机。便携式信息终端9101也可以设置有扬声器9003、连接端子9006、传感器9007等。此外，便携式信息终端9101可以将文字或图像信息显示在其多个面上。图17B示出显示三个图标9050的例子。此外，也可以将由虚线矩形表示的信息9051显示在显示部9001的另一个面上。作为信息9051的一个例子，可以举出提示收到电子邮件、SNS通知或电话等的信息；电子邮件或SNS通知等的标题或发送者姓名；日期；时间；电池余量；以及天线接收信号强度等。或者，可以在显示有信息9051的位置上显示图标9050等。
图17C是示出便携式信息终端9102的立体图。便携式信息终端9102具有将信息显示在显示部9001的三个以上的面上的功能。在此，示出信息9052、信息9053、信息9054分别显示于不同的面上的例子。例如，使用者也可以在将便携式信息终端9102放在上衣口袋里的状态下确认显示在能够从便携式信息终端9102的上方观察到的位置上的信息9053。使用者可以确认到该显示而无需从口袋里拿出便携式信息终端9102，由此能够判断例如是否接电话。
图17D是示出手表型便携式信息终端9200的立体图。便携式信息终端9200例如可以用作智能手表。此外，显示部9001的显示面被弯曲，能够在所弯曲的显示面上进行显示。例如，通过与可进行无线通信的耳麦相互通信，便携式信息终端9200可以进行免提通话。此外，便携式信息终端9200包括连接端子9006，可以与其他信息终端进行数据的交换或者进行充电。此外，充电工作也可以利用无线供电进行。
图17E、图17F及图17G是示出能够折叠的便携式信息终端9201的立体图。此外，图17E是便携式信息终端9201为展开状态的立体图，图17G是便携式信息终端9201为折叠状态的立体图，并且图17F是便携式信息终端9201为从图17E和图17G中的一个状态变为另一个状态的中途的状态的立体图。便携式信息终端9201在折叠状态下可携带性好，在展开状态下因为具有无缝拼接的较大的显示区域而其显示的一览性优异。便携式信息终端9201所包括的显示部9001由铰链9055所连接的三个外壳9000来支撑。例如，可以以1mm以上且150mm以下的曲率半径使显示部9001弯曲。
图18A示出电视装置的一个例子。电视装置7100的显示部7500被组装在外壳7101中。在此示出利用支架7103支撑外壳7101的结构。
可以通过利用外壳7101所具备的操作开关或另外提供的遥控操作机7111进行图18A所示的电视装置7100的操作。此外，也可以将触摸面板应用于显示部7500，通过触摸显示部7500可以进行电视装置7100的操作。遥控操作机7111也可以除了具备操作按钮以外还具备显示部。
此外，电视装置7100也可以具备电视广播的接收机或用来连接到通信网络的通信设备。
图18B示出笔记型个人计算机7200。笔记型个人计算机7200包括外壳7211、键盘7212、指向装置7213、外部连接端口7214等。在外壳7211中组装有显示部7500。
图18C及图18D示出数字标牌(Digital Signage)的一个例子。
图18C所示的数字标牌7300包括外壳7301、显示部7500及扬声器7303等。此外，还可以包括LED灯、操作键(包括电源开关或操作开关)、连接端子、各种传感器以及麦克风等。
此外，图18D示出设置于圆柱状柱子7401上的数字标牌7400。数字标牌7400包括沿着柱子7401的曲面设置的显示部7500。
显示部7500越大，一次能够提供的信息量越多，并且容易吸引人的注意，由此例如可以提高广告宣传效果。
优选将触摸面板用于显示部7500，使得使用者能够操作。由此，不仅可以用于广告，还可以用于提供路线信息或交通信息、商用设施的指南等使用者需要的信息。
如图18C和图18D所示，数字标牌7300或数字标牌7400优选通过无线通信可以与使用者所携带的智能手机等信息终端设备7311联动。例如，显示在显示部7500上的广告的信息可以显示在信息终端设备7311的屏幕，并且通过操作信息终端设备7311，可以切换显示部7500的显示。
此外，可以在数字标牌7300或数字标牌7400上以信息终端设备7311为操作单元(控制器)执行游戏。由此，不特定多个使用者可以同时参加游戏，享受游戏的乐趣。
本发明的一个方式的显示装置可以应用于图18A至图18D所示的显示部7500。
虽然本实施方式的电子设备采用具有显示部的结构，但是本发明的一个实施方式也可以用于不具有显示部的电子设备。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
[实施例]
在本实施例中，制造本发明的一个方式的晶体管，对其电特性进行评价。
[样品的制造]
作为所制造的晶体管的结构可以援用实施方式1及图3中例示出的晶体管100B。另外，为了进行比较，还制造不进行对应于绝缘层104的氧化物膜的加工的晶体管。
作为第一栅电极，使用在玻璃衬底通过溅射法形成的厚度大约为100nm的钨膜。
作为第一栅极绝缘层，使用通过等离子体CVD法形成的厚度大约为400nm的氮化硅膜以及厚度大约为50nm的氧氮化硅膜。另外，利用与后面的第二栅电极相同的光掩模对该氧氮化硅膜进行加工。
作为半导体层，使用通过利用In-Ga-Zn氧化物靶材的溅射法沉积的厚度大约为40nm的金属氧化物膜。
作为第二栅极绝缘层，使用通过等离子体CVD法沉积的厚度大约为150nm的氧氮化硅膜。另外，在第二栅极绝缘层及第一栅极绝缘层中形成到达第一栅电极的开口。
作为第二栅电极，使用通过利用与在半导体层的形成中使用的In-Ga-Zn氧化物靶材相同的In-Ga-Zn氧化物靶材的溅射法沉积的金属氧化物膜。
使用同一掩模对第二栅电极与第二栅极绝缘层进行加工，使成为半导体层的源区域及漏区域的部分露出。此外，采用第二栅电极与第一栅电极通过上述开口电连接的结构。
作为保护绝缘层，使用层叠各自通过等离子体CVD法形成的厚度大约为100nm的包含氢的氮化硅膜以及厚度大约为300nm的氧氮化硅膜而成的层。此外，在保护绝缘层中，形成到达半导体层的开口。
作为源电极及漏电极，使用各自通过溅射法形成的厚度大约为50nm的钛膜、厚度大约为400nm的铝膜以及厚度大约为100nm的钛膜的叠层结构。另外，在源电极及漏电极上作为保护膜形成丙烯酸树脂膜。
通过以上的工序，制造包括在玻璃衬底上形成的晶体管的样品A。另外，同样地制造不对上述栅极绝缘层的氧氮化硅膜进行加工的比较样品。
[晶体管的Id-Vg特性]
对上述制造的样品A和比较样品的Id-Vg特性进行测量。作为进行测量的晶体管的尺寸，沟道长度大约为3μm，沟道宽度大约为3μm。此外，测量数为20。
作为晶体管的Id-Vg特性的测量条件，施加到第一栅电极及第二栅电极的电压(以下也称为栅极电压(Vg))从-15V每隔0.25V变化到+20V。此外，将施加到源电极的电压(以下也称为源极电压(Vs))设定为0V(comm)，将施加到漏电极的电压(以下也称为漏极电压(Vd))设定为0.1V和10V。
图19A示出比较样品(Reference Sample)的Id-Vg特性，图19B示出样品A(SampleA)的Id-Vg特性。
如图19A及图19B所示，虽然样品A中的特性波动稍微大，但是样品A呈现比比较样品高的电流-电压特性，可知得到良好的晶体管特性。
根据以上的结果可以确认到，以设置在半导体层的下侧的氧化物层与沟道形成区域接触而不与源区域及漏区域接触的方式进行加工，源区域及漏区域的高电阻化得到抑制，可以实现高电流-电压特性。
[符号说明]
100、100A、100B：晶体管、102：衬底、103、104、104a、110、116、118：绝缘层、104f、110f：绝缘膜、106、112、120a、120b、131：导电层、108：半导体层、108n：区域、114：金属氧化物层、114f：金属氧化物膜、141a、141b、142：开口部。

Claims (9)

1.一种半导体装置，包括：
第一绝缘层、第二绝缘层、第三绝缘层、半导体层及第一导电层，
其中，所述第二绝缘层位于所述第一绝缘层上并具有岛状形状，
所述半导体层具有与所述第二绝缘层的顶面接触的部分以及与所述第一绝缘层的顶面接触的部分，并具有岛状形状，
所述第三绝缘层及所述第一导电层依次层叠在所述半导体层上，
所述第二绝缘层至少设置在所述第一导电层和所述半导体层重叠的区域中，
所述半导体层在沟道长度方向上超过所述第二绝缘层的一对端部而延伸到外侧，
所述半导体层在沟道宽度方向上位于所述第二绝缘层的一对端部的内侧，
所述半导体层包含金属氧化物，
所述第一绝缘层包含金属氧化物或氮化物，
并且，所述第二绝缘层及所述第三绝缘层包含氧化物。
2.根据权利要求1所述的半导体装置，还包括第二导电层及第三导电层，
其中所述第二导电层及所述第三导电层夹着所述第二绝缘层彼此分开地设置，
并且所述第二导电层及所述第三导电层各自在没有设置所述第二绝缘层的区域中与所述半导体层接触。
3.根据权利要求1或2所述的半导体装置，还包括第四绝缘层，
其中所述第四绝缘层覆盖所述第二绝缘层、所述半导体层、所述第三绝缘层及所述第一导电层，具有在没有设置所述第二绝缘层的区域中与所述半导体层的顶面的一部分接触的部分，并具有在所述半导体层的端部的外侧与所述第一绝缘层接触的部分，
并且所述第四绝缘层包含金属氧化物或氮化物。
4.根据权利要求3所述的半导体装置，
其中所述第四绝缘层包含氮化硅或氮化铝。
5.根据权利要求1至4中任一项所述的半导体装置，
其中所述第一绝缘层包含氮化硅或氧化铝。
6.根据权利要求1至5中任一项所述的半导体装置，
其中在所述第一绝缘层之下包括第四导电层，
并且所述第四导电层具有与所述半导体层、所述第一导电层及所述第二绝缘层的全部重叠的区域。
7.根据权利要求6所述的半导体装置，
其中在是没有设置所述半导体层的区域的所述第二导电层和所述第四导电层重叠的区域中包括第五绝缘层，
并且所述第五绝缘层位于与所述第二绝缘层相同的面上，并包含与所述第二绝缘层相同的材料。
8.根据权利要求1至7中任一项所述的半导体装置，
其中在所述第三绝缘层和所述第一导电层之间包含金属氧化物层，
并且所述金属氧化物层及所述半导体层包含相同的金属元素。
9.根据权利要求1至7中任一项所述的半导体装置，
其中在所述第三绝缘层和所述第一导电层之间包含金属氧化物层，
并且所述金属氧化物层包含铝或铪。
CN201880080451.7A 2017-12-22 2018-12-12 半导体装置 Pending CN111480217A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017-246181 2017-12-22
JP2017246181 2017-12-22
PCT/IB2018/059899 WO2019123109A1 (ja) 2017-12-22 2018-12-12 半導体装置

Publications (1)

Publication Number Publication Date
CN111480217A true CN111480217A (zh) 2020-07-31

Family

ID=66993995

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880080451.7A Pending CN111480217A (zh) 2017-12-22 2018-12-12 半导体装置

Country Status (5)

Country Link
US (2) US11349032B2 (zh)
JP (3) JP7183184B2 (zh)
KR (1) KR20200097727A (zh)
CN (1) CN111480217A (zh)
WO (1) WO2019123109A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200138224A (ko) * 2018-03-02 2020-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN112186004A (zh) * 2019-07-04 2021-01-05 乐金显示有限公司 显示设备
US12015066B2 (en) * 2020-06-17 2024-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Triple layer high-k gate dielectric stack for workfunction engineering
US11696448B2 (en) * 2020-06-18 2023-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
JPWO2023281353A1 (zh) 2021-07-09 2023-01-12

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120018727A1 (en) * 2010-07-26 2012-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20130011961A1 (en) * 2011-07-08 2013-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20160343866A1 (en) * 2015-05-22 2016-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
US20170104090A1 (en) * 2015-10-12 2017-04-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5708910B2 (ja) 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
JP6035195B2 (ja) 2012-05-01 2016-11-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2013180040A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102207028B1 (ko) * 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2015005705A (ja) 2013-06-24 2015-01-08 パナソニック株式会社 薄膜トランジスタ素子及びその製造方法
US11024725B2 (en) 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
WO2019087002A1 (ja) * 2017-11-02 2019-05-09 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120018727A1 (en) * 2010-07-26 2012-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20130011961A1 (en) * 2011-07-08 2013-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20160343866A1 (en) * 2015-05-22 2016-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
US20170104090A1 (en) * 2015-10-12 2017-04-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
JP7183184B2 (ja) 2022-12-05
US11935962B2 (en) 2024-03-19
WO2019123109A1 (ja) 2019-06-27
US20220278236A1 (en) 2022-09-01
JPWO2019123109A1 (ja) 2020-12-10
KR20200097727A (ko) 2020-08-19
JP2021166313A (ja) 2021-10-14
JP2023178328A (ja) 2023-12-14
US11349032B2 (en) 2022-05-31
US20200388708A1 (en) 2020-12-10

Similar Documents

Publication Publication Date Title
US11935962B2 (en) Semiconductor device
US20220359691A1 (en) Semiconductor device
JP7300442B2 (ja) 半導体装置の作製方法
JP7462087B2 (ja) 半導体装置
CN112997335A (zh) 半导体装置
JP7475282B2 (ja) 半導体装置
JP2024037777A (ja) 半導体装置の作製方法
JP7504801B2 (ja) 半導体装置
CN112242448A (zh) 半导体装置
WO2020089762A1 (ja) 半導体装置
JP7194122B2 (ja) 半導体装置
WO2019202430A1 (ja) 半導体装置
KR20230056797A (ko) 반도체 장치의 제작 방법
WO2020012276A1 (ja) 半導体装置
JP2024102210A (ja) 半導体装置
JP2024099623A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination