WO2019043969A1 - 半導体リレーモジュール - Google Patents

半導体リレーモジュール Download PDF

Info

Publication number
WO2019043969A1
WO2019043969A1 PCT/JP2017/046078 JP2017046078W WO2019043969A1 WO 2019043969 A1 WO2019043969 A1 WO 2019043969A1 JP 2017046078 W JP2017046078 W JP 2017046078W WO 2019043969 A1 WO2019043969 A1 WO 2019043969A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor relay
pair
semiconductor
input
terminal
Prior art date
Application number
PCT/JP2017/046078
Other languages
English (en)
French (fr)
Inventor
智亘 芥川
洋介 森本
哲朗 鶴巣
Original Assignee
オムロン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by オムロン株式会社 filed Critical オムロン株式会社
Priority to CN201780094085.6A priority Critical patent/CN111034045B/zh
Priority to DE112017008005.3T priority patent/DE112017008005T5/de
Priority to US16/641,546 priority patent/US11057034B2/en
Publication of WO2019043969A1 publication Critical patent/WO2019043969A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
    • H03K17/785—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/12—Modifications for increasing the maximum permissible switched current
    • H03K17/122—Modifications for increasing the maximum permissible switched current in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/94—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the way in which the control signals are generated
    • H03K17/965—Switches controlled by moving an element forming part of the switch
    • H03K17/968—Switches controlled by moving an element forming part of the switch using opto-electronic devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0009—AC switches, i.e. delivering AC power to a load

Definitions

  • the present disclosure relates to a semiconductor relay module.
  • Patent Document 1 discloses a semiconductor relay module including two sets of MOSFETs connected in series, and a semiconductor switch provided between a connection midpoint of the two sets of MOSFETs and a ground point. .
  • each set of MOSFTs is composed of two MOSFETs connected in reverse series, and a photodiode array is connected to each of them.
  • Each photodiode array generates an electromotive force by emitting light from the LED to turn on the connected MOSFET. That is, in the semiconductor relay, two sets of MOSFETs are simultaneously turned ON / OFF depending on the presence or absence of light emission of the LED.
  • this indication makes it a subject to provide a semiconductor relay module which can do design of a circuit board easily.
  • An example semiconductor relay module of the present disclosure is: A first semiconductor relay and a second semiconductor relay connected in series; A third semiconductor relay disposed between a connection midpoint of the first semiconductor relay and the second semiconductor relay and a ground point; A package containing the first semiconductor relay, the second semiconductor relay, and the third semiconductor relay therein; And a first input terminal, a second input terminal, and a third input terminal which are provided in the package and arranged so that a part of the package is exposed to the outside.
  • Each of the first semiconductor relay, the second semiconductor relay, and the third semiconductor relay has a pair of input parts, Inside the package, one of the pair of input parts of the first semiconductor relay is connected to the first input terminal, and the other of the pair of input parts of the first semiconductor relay is connected to the second input terminal One of the pair of input portions of the second semiconductor relay is connected to the second input terminal, and the other of the pair of input portions of the second semiconductor relay is connected to the first input terminal; And one of the pair of input portions of the third semiconductor relay is connected to the third input terminal, and the other of the pair of input portions of the third semiconductor relay is the first input terminal or the second input terminal It is connected to the.
  • the semiconductor relay module in the package, a pair of input parts of each semiconductor relay is connected to one input terminal corresponding to each semiconductor relay. That is, since one input terminal corresponding to each semiconductor relay is provided, a semiconductor relay module capable of easily designing a circuit board can be realized.
  • FIG. 2 is a block diagram of the semiconductor relay module of FIG. 1;
  • FIG. 5 is a configuration diagram showing another example of the semiconductor relay module of FIG. 1;
  • FIG. 1 shows an example of a circuit configuration diagram using a semiconductor relay module 1 which is an example of the present disclosure.
  • the semiconductor relay module 1 includes a first semiconductor relay 10, a second semiconductor relay 20 and a third semiconductor relay 30, a first semiconductor relay 10, a second semiconductor relay 20 and a third semiconductor relay 30.
  • a package 2 accommodated inside and a first input terminal 41, a second input terminal 51, and a third input terminal 61 provided in the package 2 are provided.
  • Each of the first input terminal 41, the second input terminal 51, and the third input terminal 61 is arranged such that a portion thereof is exposed to the outside of the package 2.
  • the first input terminal 41 is connected to the power supply terminal 43 to which the power supply voltage VCC is supplied, and the second input terminal 51 is connected to the CONT terminal 53.
  • the third input terminal 61 includes a middle point 45 of the connection line 71 connecting the first input terminal 41 and the power supply terminal 43 and a middle point 55 of the connection line 72 connecting the second input terminal 51 and the CONT terminal 53.
  • the semiconductor relay module 1 further includes a first output terminal 42, a second output terminal 52 and a third output terminal 62 provided in the package 2.
  • Each of the first output terminal 42, the second output terminal 52, and the third output terminal 62 is arranged such that a portion thereof is exposed to the outside of the package 2.
  • the first output terminal 42 is connected to the first external output terminal 44
  • the second output terminal 52 is connected to the second external output terminal 54
  • the third output terminal 62 is connected to the ground point 64.
  • the semiconductor relay module 1 As shown in FIG. 2, in the semiconductor relay module 1, the first semiconductor relay 10, the second semiconductor relay 20 and the third semiconductor relay 30 are included in the package 2 inside the rectangular package 2 in the plan view of FIG. 2.
  • a third semiconductor relay 30 is disposed between the first semiconductor relay 10 and the second semiconductor relay 20 while being aligned in the longitudinal direction. As a result, it is possible to realize the semiconductor relay module 1 in which the short direction of the package 2 is reduced.
  • the first semiconductor relay 10 and the second semiconductor relay 2 are connected in series with each other, and the third semiconductor relay 30 is a connection midpoint of the first semiconductor relay 10 and the second semiconductor relay 20. 34, 65 and ground point 64 (shown in FIG. 1).
  • Each of the first semiconductor relay 10, the second semiconductor relay 20, and the third semiconductor relay 30 has a first input unit 111, 211, 311 and a second input unit 112, 212, 312 which are a pair of input units. There is.
  • the pair of input portions 111, 211, 311, 112, 212, 312 and the respective input terminals 41, 51, 61 of the respective semiconductor relays 10, 20, 30 are connected inside the package 2, and the respective input terminals 41, 51 , 61, input signals from each of the power supply terminal 43 and the CONT terminal 53 are input to the respective semiconductor relays 10, 20, and 30.
  • each semiconductor relay 10, 20, 30 is connected to each input unit 111, 211, 311, 112, 212, 312 and is input through each input unit 111, 211, 311, 112, 212, 312.
  • Light emitting elements 11, 21 and 31 that emit light according to the signal, and the parasitic diodes are connected in series opposite to each other, and are turned on / off according to the presence or absence of light emission of the light emitting elements 11, 21 and 31, respectively.
  • two MOSFETs 12, 13, 22, 23, 32, 33 are connected to each input unit 111, 211, 311, 112, 212, 312 and is input through each input unit 111, 211, 311, 112, 212, 312.
  • Light emitting elements 11, 21 and 31 that emit light according to the signal, and the parasitic diodes are connected in series opposite to each other, and are turned on / off according to the presence or absence of light emission of the light emitting elements 11, 21 and 31, respectively.
  • two MOSFETs 12, 13, 22, 23, 32, 33 are connected to each input unit 111,
  • the first input portion 111 of the first semiconductor relay 10 is connected to the first input terminal 41.
  • the second input portion 112 of the first semiconductor relay 10 is connected to the second input terminal 51 via the middle point 24 of the connection line connecting the second input portion 212 and the second input terminal 51 of the second semiconductor relay 20. It is connected.
  • the second input portion 212 of the second semiconductor relay 20 is connected to the second input terminal 51.
  • the first input portion 211 of the second semiconductor relay 20 is connected to the first input terminal 41 through the middle point 14 of the connection line connecting the first input portion 111 and the first input terminal 41 of the first semiconductor relay 10. It is connected.
  • the second input portion 312 of the third semiconductor relay 30 is connected to the third input terminal 61.
  • the first input portion 311 of the third semiconductor relay 30 is a connection midpoint 65 of the first semiconductor relay 10 and the second semiconductor relay 20 (that is, the first input portion 211 of the second semiconductor relay 20 and the first semiconductor It is connected to the 1st input terminal 41 via the middle point of the connection line which connects with the middle point 14 of the connection line which connects the 1st input part 111 of relay 10, and the 1st input terminal 41.
  • the input circuit unit 3 is configured by the light emitting elements 11, 21, 31 of the semiconductor relays 10, 20, 30 and the input terminals 41, 51, 61.
  • the input circuit unit 3 one of the pair of input units 111 and 112 of the first semiconductor relay 10 is connected to the first input terminal 41 inside the package 2, and the pair of input units 111 of the first semiconductor relay 10, The other of 112 is connected to the second input terminal 51.
  • one of the pair of input parts 211 and 212 of the second semiconductor relay 20 is connected to the second input terminal 51, and the other of the pair of input parts 211 and 212 of the second semiconductor relay 20 is 1 input terminal 41 is connected.
  • one of the pair of input parts 311, 312 of the third semiconductor relay 30 is connected to the third input terminal 61, and the other of the pair of input parts 311, 312 of the third semiconductor relay 30 is 1 input terminal 41 is connected.
  • each of the first semiconductor relay 10, the second semiconductor relay 20, and the third semiconductor relay 30 has a pair of output parts 121, 131, 221, 231, 321, 331.
  • Each output part 121, 131, 221, 231, 321, 331 and each output terminal 42, 52, 62 of each semiconductor relay 10, 20, 30 are connected inside the package 2, and each output terminal 42, 52, An output signal from each of the semiconductor relays 10, 20, 30 is output through 62.
  • each of the MOSFETs 12, 13, 22, 23, 32, 33 of the first semiconductor relay 10, the second semiconductor relay 20, and the third semiconductor relay 30 has the output portions 121, 131, 221, 231, 321, 331, respectively. Have.
  • the output portion 121 of the MOSFET 12 of the first semiconductor relay 10 is connected to the first output terminal 42, and the output portion 231 of the MOSFET 23 of the second semiconductor relay 20 is connected to the second output terminal 52.
  • the output section 331 of the MOSFET 33 is connected to the third output terminal 62.
  • the output portion 131 of the MOSFET 13 of the first semiconductor relay 10 and the output portion 221 of the MOSFET 22 of the second semiconductor relay 20 are connected by a connection line, and the middle point (that is, connection middle point) 34 of this connection line is The output part 321 of the MOSFET 32 of the three semiconductor relay 30 is connected.
  • the output circuit unit 4 is configured by the MOSFETs 12, 13, 22, 23, 32 and 33 of the respective semiconductor relays 10, 20 and 30 and the respective output terminals 42, 52 and 62.
  • one of the pair of output units 121 and 131 of the first semiconductor relay 10 is connected to the first output terminal 42 inside the package 2, and the pair of output units 221 of the second semiconductor relay 20,
  • One of 231 is connected to the second output terminal 52, and the other of the pair of outputs 121, 131 of the first semiconductor relay 10 and the other of the pair of outputs 221, 231 of the second semiconductor relay 20 are mutually connected. ing.
  • one of the pair of output parts 321 and 331 of the third semiconductor relay 30 is connected to the third output terminal 62, and the other of the pair of output parts 321 and 331 of the third semiconductor relay 30 is The other connection midpoint 34 of the other of the pair of output parts 121 and 131 of the one semiconductor relay 10 and the other connection point of the pair of output parts 221 and 231 of the second semiconductor relay 20 is connected.
  • a pair of input parts 111, 211, 311, 112, 212, 312 of the semiconductor relays 10, 20, 30 correspond to the semiconductor relays 10, 20, 30 in the package 2. It is connected to one input terminal 41, 51, 61, respectively. That is, since one input terminal 41, 51, 61 corresponding to each of the semiconductor relays 10, 20, 30 is provided, the semiconductor relay module 1 capable of easily designing a circuit board can be realized. As a result, it is possible to reduce the transmission loss of the high frequency signal by avoiding a complicated wiring configuration in which the peripheral wirings cross each other on the circuit board.
  • one output terminal corresponding to each semiconductor relay 10, 20, 30 is a pair of output parts 121, 131, 221, 231, 321, 331 of each semiconductor relay 10, 20, 30. 42, 52, 62 are connected respectively. That is, since one output terminal 42, 52, 62 corresponding to each of the semiconductor relays 10, 20, 30 is provided, the semiconductor relay module 1 capable of easily designing a circuit board can be realized.
  • the 3rd semiconductor relay 30 is arrange
  • the first semiconductor relay 10, the second semiconductor relay 20, and the third semiconductor relay 30 are arranged along the longitudinal direction of the package 2 in the rectangular package 2 in the plan view of FIG. 3.
  • the second semiconductor relay 20 may be disposed between the first semiconductor relay 10 and the third semiconductor relay 30 while being aligned in a row. Thereby, the freedom degree of design of semiconductor relay module 1 can be raised.
  • each of the first semiconductor relay 10, the second semiconductor relay 20, and the third semiconductor relay 30 is a low-inter-terminal capacitance type semiconductor relay having a capacitance between output terminals larger than zero and less than 12 pF (for example, capacitance between output terminals) Is a semiconductor relay having an output on resistance of 3 .OMEGA.).
  • the high frequency isolation characteristic of the semiconductor relay module 1 can be improved.
  • the low inter-terminal capacitive semiconductor relay preferably has a capacitance between output terminals larger than zero and preferably 0.8 pF or less, and a capacitance between output terminals larger than zero and 0.2 pF or less Is more preferred.
  • the second semiconductor relay 20, and the third semiconductor relay 30 is configured of a low-inter-terminal capacitance type semiconductor relay having a capacitance between output terminals larger than zero and less than 0.8 pF Isolation of 30 dB or more can be expected at 1 GHz signal switching.
  • each of the first semiconductor relay 10, the second semiconductor relay 20, and the third semiconductor relay 30 is configured of a low-inter-terminal capacitance type semiconductor relay having a capacitance between output terminals larger than zero and 0.2 pF or less, Isolation of 35 dB or more can be expected at 1 GHz signal switching.
  • each of the first semiconductor relay 10 and the second semiconductor relay 20 is a low on-resistance semiconductor relay whose output on resistance is greater than zero and less than or equal to 7 ⁇ (for example, the capacitance between output terminals is 5 pF and the output on resistance is
  • the third semiconductor relay 30 is a low-inter-terminal capacitance relay (for example, the output inter-terminal capacity is 0.8 pF).
  • an on-resistance of 3 .OMEGA. May be used.
  • the low-inter-terminal capacitance characteristics and the on-resistance characteristics at the time of operation are in a contradictory relationship, so when all the semiconductor relays 10, 20, 30 of the semiconductor relay module 1 are configured with low-inter-capacitance semiconductor relays Although the isolation characteristics can be improved, it is difficult to simultaneously improve the high frequency insertion loss characteristics. Therefore, as described above, at least one of the first semiconductor relay 10 and the second semiconductor relay 20 connected in series is formed by configuring the third semiconductor relay 30 connected to the ground point with a low-terminal capacitance type semiconductor relay.
  • the semiconductor relay module 1 having good insertion loss and isolation characteristics can be realized by configuring the semiconductor relay with the low on-resistance type semiconductor relay.
  • the output ON resistance is more preferably greater than zero and 1.2 ⁇ or less, and the output ON resistance is greater than zero and 0.1 ⁇ or less. Is more preferred.
  • semiconductor relay is not limited to the semiconductor relays 10, 20, and 30 of the above-described embodiment, and semiconductor relays of other structures may be used.
  • the first input portion 311 which is the other of the pair of input portions 311 and 312 of the third semiconductor relay 30 is the first input portion 111 of the first semiconductor relay 10 and the first input terminal 41.
  • the present invention is not limited to this.
  • the first input portion 311, which is the other of the pair of input portions 311 and 312 of the third semiconductor relay 30 It may be configured to be connected to the second input terminal 41 via a point.
  • the semiconductor relay module of the present disclosure includes a third semiconductor disposed between a connection middle point and a ground point of the first semiconductor relay and the second semiconductor relay connected in series, and the first semiconductor relay and the second semiconductor relay. As long as at least a relay is provided, four or more semiconductor relays may be provided.
  • the semiconductor relay module 1 of the first aspect of the present disclosure is A first semiconductor relay 10 and a second semiconductor relay 20 connected in series; A third semiconductor relay 30 disposed between connection midpoints 34 and 65 of the first semiconductor relay 10 and the second semiconductor relay 20 and a grounding point 64; A package 2 in which the first semiconductor relay 10, the second semiconductor relay 20, and the third semiconductor relay 30 are accommodated; And a first input terminal 41, a second input terminal 51, and a third input terminal 61 which are provided in the package 2 and arranged so that a part of the package 2 is exposed to the outside.
  • Each of the first semiconductor relay 10, the second semiconductor relay 20, and the third semiconductor relay 30 has a pair of input parts 111, 112, 211, 212, 311, 312,
  • one of the pair of input parts 111, 112 of the first semiconductor relay 10 is connected to the first input terminal 41, and the pair of input parts 111, 112 of the first semiconductor relay 10.
  • the other is connected to the second input terminal 51, and one of the pair of input portions 211, 212 of the second semiconductor relay 20 is connected to the second input terminal 51.
  • the other of the pair of input portions 211 and 212 is connected to the first input terminal 41, and one of the pair of input portions 311 and 312 of the third semiconductor relay 30 is connected to the third input terminal 61.
  • the other of the pair of input parts 311 and 312 of the third semiconductor relay 30 is connected to the first input terminal 41 or the second input terminal 51.
  • the pair of input parts 111, 211, 311, 112, 212, 312 of the respective semiconductor relays 10, 20, 30 correspond to the respective semiconductor relays 10, 20. , 30 are connected to one of the input terminals 41, 51, 61, respectively. That is, since one input terminal 41, 51, 61 corresponding to each of the semiconductor relays 10, 20, 30 is provided, the semiconductor relay module 1 capable of easily designing a circuit board can be realized.
  • the semiconductor relay module 1 of the second aspect of the present disclosure is It further comprises a first output terminal 42, a second output terminal 52, and a third output terminal 62 provided in the package 2 and arranged so that a part is exposed to the outside of the package 2,
  • Each of the first semiconductor relay 10, the second semiconductor relay 20, and the third semiconductor relay 30 has a pair of output parts 121, 131, 221, 231, 321, 331.
  • one of the pair of output parts 121 and 131 of the first semiconductor relay 10 is connected to the first output terminal 42, and the pair of output parts 221 and 231 of the second semiconductor relay 20.
  • One of the pair is connected to the second output terminal 52, and the other of the pair of output parts 121, 131 of the first semiconductor relay 10 and the other of the pair of output parts 221, 231 of the second semiconductor relay 20 are
  • the pair of output parts 321 and 331 of the third semiconductor relay 30 are connected to each other, and one of the pair of output parts 321 and 331 is connected to the third output terminal 62.
  • the pair of output parts 321 and 331 of the third semiconductor relay 30 The other is the other of the pair of the output parts 121 and 131 of the first semiconductor relay 10 and the other of the pair of the output parts 221 and 231 of the second semiconductor relay 20. Connected to the point 34.
  • one pair of output parts 121, 131, 221, 231, 321, 331 of the respective semiconductor relays 10, 20, 30 correspond to the respective semiconductor relays 10, 20, 30. It is connected to the output terminals 42, 52, 62 respectively. That is, since one output terminal 42, 52, 62 corresponding to each of the semiconductor relays 10, 20, 30 is provided, the semiconductor relay module 1 capable of easily designing a circuit board can be realized.
  • the semiconductor relay module 1 of the third aspect of the present disclosure is The second semiconductor relay 20 is disposed between the first semiconductor relay 10 and the third semiconductor relay 30.
  • the design freedom of the semiconductor relay module 1 can be enhanced.
  • the semiconductor relay module 1 of the fourth aspect of the present disclosure is The third semiconductor relay 30 is disposed between the first semiconductor relay 10 and the second semiconductor relay 20.
  • the degree of freedom in the design of the semiconductor relay module 1 can be increased.
  • the semiconductor relay module 1 of the fifth aspect of the present disclosure is Each of the first semiconductor relay 10, the second semiconductor relay 20, and the third semiconductor relay 30 is a low-terminal-capacitance semiconductor relay having a capacitance between output terminals greater than zero and less than 12 pF.
  • the high frequency isolation characteristic of the semiconductor relay module 1 can be improved.
  • the semiconductor relay module 1 of the sixth aspect of the present disclosure is Each of the first semiconductor relay 10 and the second semiconductor relay 20 is a low ON resistance type semiconductor relay whose output ON resistance is greater than zero and not more than 7 ⁇ , and the third semiconductor relay 30 is connected between output terminals. It is a low-inter-terminal capacitive semiconductor relay whose capacitance is greater than zero and less than 12 pF.
  • the semiconductor relay module 1 of the sixth aspect in addition to the high frequency isolation characteristic of the semiconductor relay module 1, the high frequency insertion loss characteristic can be improved.
  • the semiconductor relay module of the present disclosure can be applied to, for example, a semiconductor inspection device, a measuring device, and a programmable controller.

Landscapes

  • Electronic Switches (AREA)

Abstract

半導体リレーモジュールにおいて、パッケージの内部で、第１半導体リレーの一対の入力部の一方を第１入力端子に接続し、第１半導体リレーの一対の入力部の他方を第２入力端子に接続し、第２半導体リレーの一対の入力部の一方を第２入力端子に接続し、第２半導体リレーの一対の入力部の他方を第１入力端子に接続し、第３半導体リレーの一対の入力部の一方を第３入力端子に接続し、第３半導体リレーの一対の入力部の他方を第１入力端子または第２入力端子に接続する。

Description

半導体リレーモジュール
　本開示は、半導体リレーモジュールに関する。
　特許文献１には、直列に接続された二組のＭＯＳＦＥＴと、これら二組のＭＯＳＦＥＴの接続中点と接地点との間に設けられた半導体スイッチとを備えた半導体リレーモジュールが開示されている。この半導体リレーモジュールでは、各組のＭＯＳＦＴが、逆直列に接続された２つのＭＯＳＦＥＴで構成され、それぞれにフォトダイオードアレイが接続されている。各フォトダイオードアレイは、ＬＥＤを発光させることにより起電力を発生させて、接続されているＭＯＳＦＥＴをＯＮするようになっている。すなわち、前記半導体リレーでは、ＬＥＤの発光の有無により、二組のＭＯＳＦＥＴが同時にＯＮ／ＯＦＦするようになっている。
特開平７－４６１０９号公報
　しかし、前記半導体リレーモジュールでは、各組のＭＯＳＦＥＴをＯＮ／ＯＦＦさせるＬＥＤが、それぞれ２つの端子を介して接続されているため、結線等が複雑化し、回路基板の設計が困難になる場合がある。
　そこで、本開示は、回路基板の設計を容易に行える半導体リレーモジュールを提供することを課題とする。
　本開示の一例の半導体リレーモジュールは、
　直列に接続された第１半導体リレーおよび第２半導体リレーと、
　前記第１半導体リレーおよび前記第２半導体リレーの接続中点と接地点との間に配置された第３半導体リレーと、
　前記第１半導体リレー、前記第２半導体リレーおよび前記第３半導体リレーを内部に収容するパッケージと、
　前記パッケージに設けられ、一部が前記パッケージの外部に露出するようにそれぞれ配置された第１入力端子、第２入力端子および第３入力端子と
を備え、
　前記第１半導体リレー、前記第２半導体リレーおよび前記第３半導体リレーの各々が、一対の入力部を有し、
　前記パッケージの内部で、前記第１半導体リレーの前記一対の入力部の一方が前記第１入力端子に接続され、前記第１半導体リレーの前記一対の入力部の他方が前記第２入力端子に接続されており、前記第２半導体リレーの前記一対の入力部の一方が前記第２入力端子に接続され、前記第２半導体リレーの前記一対の入力部の他方が前記第１入力端子に接続されており、前記第３半導体リレーの前記一対の入力部の一方が前記第３入力端子に接続され、前記第３半導体リレーの前記一対の入力部の他方が前記第１入力端子または前記第２入力端子に接続されている。
　前記半導体リレーモジュールによれば、パッケージの内部で、各半導体リレーの一対の入力部が、各半導体リレーに対応する１つの入力端子にそれぞれ接続されている。すなわち、各半導体リレーに対して対応する１つの入力端子がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュールを実現できる。
本開示の一実施形態の半導体リレーモジュールを用いた回路構成図。 図１の半導体リレーモジュールの構成図。 図１の半導体リレーモジュールの他の例を示す構成図。
　以下、本開示の一例を添付図面に従って説明する。なお、以下の説明では、必要に応じて特定の方向あるいは位置を示す用語（例えば、「上」、「下」、「右」、「左」を含む用語）を用いるが、それらの用語の使用は図面を参照した開示の理解を容易にするためであって、それらの用語の意味によって本開示の技術的範囲が限定されるものではない。また、以下の説明は、本質的に例示に過ぎず、本開示、その適用物、あるいは、その用途を制限することを意図するものではない。さらに、図面は模式的なものであり、各寸法の比率等は現実のものとは必ずしも合致していない。
　図１に、本開示の一例である半導体リレーモジュール１を用いた回路構成図の一例を示す。半導体リレーモジュール１は、図１に示すように、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０と、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０を内部に収容するパッケージ２と、パッケージ２に設けられた第１入力端子４１、第２入力端子５１および第３入力端子６１とを備える。
　第１入力端子４１、第２入力端子５１および第３入力端子６１の各々は、一部がパッケージ２の外部に露出するようにそれぞれ配置されている。第１入力端子４１は、電源電圧ＶＣＣが供給される電源端子４３に接続され、第２入力端子５１は、ＣＯＮＴ端子５３に接続されている。また、第３入力端子６１は、第１入力端子４１および電源端子４３を接続する接続線７１の中点４５と、第２入力端子５１およびＣＯＮＴ端子５３を接続する接続線７２の中点５５とを接続する接続線７３の中点６３に接続されている。
　また、半導体リレーモジュール１は、パッケージ２に設けられた第１出力端子４２、第２出力端子５２および第３出力端子６２をさらに備えている。第１出力端子４２、第２出力端子５２および第３出力端子６２の各々は、一部がパッケージ２の外部に露出するようにそれぞれ配置されている。第１出力端子４２は、第１外部出力端子４４に接続され、第２出力端子５２は、第２外部出力端子５４に接続され、第３出力端子６２は、接地点６４に接続されている。
　図２に示すように、前記半導体リレーモジュール１では、図２の平面視において長方形状のパッケージ２の内部で、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０がパッケージ２の長手方向に沿って一列に並んでいると共に、第１半導体リレー１０および第２半導体リレー２０の間に、第３半導体リレー３０が配置されている。これにより、パッケージ２の短手方向が小さくまとまった半導体リレーモジュール１を実現できる。
　また、前記半導体リレーモジュール１では、第１半導体リレー１０および第２半導体リレー２が相互に直列に接続され、第３半導体リレー３０が、第１半導体リレー１０および第２半導体リレー２０の接続中点３４、６５と接地点６４（図１に示す）との間に配置されている。
　第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各々は、一対の入力部である第１入力部１１１、２１１、３１１および第２入力部１１２、２１２、３１２を有している。各半導体リレー１０、２０、３０の一対の入力部１１１、２１１、３１１、１１２、２１２、３１２および各入力端子４１、５１、６１は、パッケージ２の内部で接続されて、各入力端子４１、５１、６１を介して、各半導体リレー１０、２０、３０に電源端子４３およびＣＯＮＴ端子５３の各々からの入力信号が入力される。
　詳しくは、各半導体リレー１０、２０、３０は、各入力部１１１、２１１、３１１、１１２、２１２、３１２に接続されかつ各入力部１１１、２１１、３１１、１１２、２１２、３１２を介して入力された信号に応じて発光する発光素子１１、２１、３１と、寄生ダイオードの向きを互いに逆向きとするように互いに直列に接続され、発光素子１１、２１、３１の発光の有無に応じてそれぞれオンオフされる２つのＭＯＳＦＥＴ１２、１３、２２、２３、３２、３３とを有している。
　第１半導体リレー１０の第１入力部１１１は、第１入力端子４１に接続されている。また、第１半導体リレー１０の第２入力部１１２は、第２半導体リレー２０の第２入力部２１２および第２入力端子５１を接続する接続線の中点２４を介して第２入力端子５１に接続されている。
　第２半導体リレー２０の第２入力部２１２は、第２入力端子５１に接続されている。また、第２半導体リレー２０の第１入力部２１１は、第１半導体リレー１０の第１入力部１１１および第１入力端子４１を接続する接続線の中点１４を介して第１入力端子４１に接続されている。
　第３半導体リレー３０の第２入力部３１２は、第３入力端子６１に接続されている。また、第３半導体リレー３０の第１入力部３１１は、第１半導体リレー１０および第２半導体リレー２０の接続中点６５（すなわち、第２半導体リレー２０の第１入力部２１１と、第１半導体リレー１０の第１入力部１１１および第１入力端子４１を接続する接続線の中点１４とを接続する接続線の中点）を介して第１入力端子４１に接続されている。
　すなわち、半導体リレーモジュール１では、各半導体リレー１０、２０、３０の発光素子１１、２１、３１と各入力端子４１、５１、６１とで入力回路部３を構成している。この入力回路部３では、パッケージ２の内部で、第１半導体リレー１０の一対の入力部１１１、１１２の一方が第１入力端子４１に接続され、第１半導体リレー１０の一対の入力部１１１、１１２の他方が第２入力端子５１に接続されている。また、パッケージ２の内部で、第２半導体リレー２０の一対の入力部２１１、２１２の一方が第２入力端子５１に接続され、第２半導体リレー２０の一対の入力部２１１、２１２の他方が第１入力端子４１に接続されている。さらに、パッケージ２の内部で、第３半導体リレー３０の一対の入力部３１１、３１２の一方が第３入力端子６１に接続され、第３半導体リレー３０の一対の入力部３１１、３１２の他方が第１入力端子４１に接続されている。
　また、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各々は、一対の出力部１２１、１３１、２２１、２３１、３２１、３３１を有している。各半導体リレー１０、２０、３０の各出力部１２１、１３１、２２１、２３１、３２１、３３１および各出力端子４２、５２、６２は、パッケージ２の内部で接続されて、各出力端子４２、５２、６２を介して、各半導体リレー１０、２０、３０からの出力信号が出力される。
　詳しくは、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各ＭＯＳＦＥＴ１２、１３、２２、２３、３２、３３は、それぞれ出力部１２１、１３１、２２１、２３１、３２１、３３１を有している。
　第１半導体リレー１０のＭＯＳＦＥＴ１２の出力部１２１は、第１出力端子４２に接続され、第２半導体リレー２０のＭＯＳＦＥＴ２３の出力部２３１は、第２出力端子５２に接続され、第３半導体リレー３０のＭＯＳＦＥＴ３３の出力部３３１は、第３出力端子６２に接続されている。また、第１半導体リレー１０のＭＯＳＦＥＴ１３の出力部１３１と第２半導体リレー２０のＭＯＳＦＥＴ２２の出力部２２１とは接続線で接続され、この接続線の中点（すなわち、接続中点）３４に、第３半導体リレー３０のＭＯＳＦＥＴ３２の出力部３２１が接続されている。
　すなわち、半導体リレーモジュール１では、各半導体リレー１０、２０、３０のＭＯＳＦＥＴ１２、１３、２２、２３、３２、３３と各出力端子４２、５２、６２とで出力回路部４を構成している。この出力回路部４では、パッケージ２の内部で、第１半導体リレー１０の一対の出力部１２１、１３１の一方が第１出力端子４２に接続され、第２半導体リレー２０の一対の出力部２２１、２３１の一方が第２出力端子５２に接続され、第１半導体リレー１０の一対の出力部１２１、１３１の他方と第２半導体リレー２０の一対の出力部２２１、２３１の他方とが相互に接続されている。また、パッケージ２の内部で、第３半導体リレー３０の一対の出力部３２１、３３１の一方が第３出力端子６２に接続され、第３半導体リレー３０の一対の出力部３２１、３３１の他方が第１半導体リレー１０の一対の出力部１２１、１３１の他方および第２半導体リレー２０の一対の出力部２２１、２３１の他方の接続中点３４に接続されている。
　前記半導体リレーモジュール１では、パッケージ２の内部で、各半導体リレー１０、２０、３０の一対の入力部１１１、２１１、３１１、１１２、２１２、３１２が、各半導体リレー１０、２０、３０に対応する１つの入力端子４１、５１、６１にそれぞれ接続されている。すなわち、各半導体リレー１０、２０、３０に対して対応する１つの入力端子４１、５１、６１がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール１を実現できる。これにより、回路基板上で周辺配線同士が交差するような複雑な配線構成を回避して、高周波信号の伝達損失を低減できる。
　また、前記半導体リレーモジュール１では、各半導体リレー１０、２０、３０の一対の出力部１２１、１３１、２２１、２３１、３２１、３３１が、各半導体リレー１０、２０、３０に対応する１つの出力端子４２、５２、６２にそれぞれ接続されている。すなわち、各半導体リレー１０、２０、３０に対して対応する１つの出力端子４２、５２、６２がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール１を実現できる。
　なお、前記半導体リレーモジュール１では、第１半導体リレー１０および第２半導体リレー２０の間に、第３半導体リレー３０が配置されているが、これに限らない。例えば、図３に示すように、図３の平面視において長方形状のパッケージ２の内部で、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０がパッケージ２の長手方向に沿って一列に並んでいると共に、第１半導体リレー１０および第３半導体リレー３０の間に、第２半導体リレー２０を配置してもよい。これにより、半導体リレーモジュール１の設計の自由度を高めることができる。
　また、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各々を出力端子間容量がゼロよりも大きくかつ１２ｐＦ以下の低端子間容量型の半導体リレー（例えば、出力端子間容量が０．８ｐＦで、出力オン抵抗が３Ωの半導体リレー）で構成してもよい。これにより、半導体リレーモジュール１の高周波アイソレーション特性を向上させることができる。
　本開示における低端子間容量型の半導体リレーは、出力端子間容量がゼロよりも大きくかつ０．８ｐＦ以下であるのがより好ましく、出力端子間容量がゼロよりも大きくかつ０．２ｐＦ以下であるのがさらに好ましい。例えば、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各々を出力端子間容量がゼロよりも大きくかつ０．８ｐＦ以下の低端子間容量型の半導体リレーで構成した場合、１ＧＨｚの信号開閉において３０ｄＢ以上のアイソレーションが期待できる。また、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各々を出力端子間容量がゼロよりも大きくかつ０．２ｐＦ以下の低端子間容量型の半導体リレーで構成した場合、１ＧＨｚの信号開閉において３５ｄＢ以上のアイソレーションが期待できる。
　さらに、第１半導体リレー１０および第２半導体リレー２０の各々を出力オン抵抗がゼロよりも大きくかつ７Ω以下の低オン抵抗型の半導体リレー（例えば、出力端子間容量が５ｐＦで、出力オン抵抗が０．８Ωの半導体リレー）で構成し、第３半導体リレー３０を出力端子間容量がゼロよりも大きくかつ１２ｐＦ以下の低端子間容量型の半導体リレー（例えば、出力端子間容量が０．８ｐＦで、出力オン抵抗が３Ωの半導体リレー）で構成してもよい。これにより、半導体リレーモジュール１の高周波アイソレーション特性に加え、高周波インサーションロス特性を向上させることができる。なお、第１半導体リレー１０および第２半導体リレー２０のいずれか一方のみを低オン抵抗型の半導体リレーで構成した場合も同様の効果を得ることができる。
　低端子間容量特性と動作時のオン抵抗特性とは相反する関係にあるため、半導体リレーモジュール１の全ての半導体リレー１０、２０、３０を低端子間容量型の半導体リレーで構成した場合、高周波アイソレーション特性を向上させることはできるが、同時に高周波インサーションロス特性を向上させることは難しい。そこで、前述のように、接地点と接続する第３半導体リレー３０を低端子間容量型の半導体リレーで構成し、直列に接続された第１半導体リレー１０および第２半導体リレー２０の少なくともいずれかを低オン抵抗型の半導体リレーで構成することで、良好なインサーションロスおよびアイソレーション特性を有する半導体リレーモジュール１を実現できる。
　なお、本開示における低オン抵抗型の半導体リレーは、出力オン抵抗がゼロよりも大きくかつ１．２Ω以下であるのがより好ましく、出力オン抵抗がゼロよりも大きくかつ０．１Ω以下であるのがさらに好ましい。
　また、半導体リレーは、前記実施形態の半導体リレー１０、２０、３０に限らず、他の構造の半導体リレーを用いてもよい。
　また、前記半導体リレーモジュール１では、第３半導体リレー３０の一対の入力部３１１、３１２の他方である第１入力部３１１が、第１半導体リレー１０の第１入力部１１１および第１入力端子４１を接続する接続線の中点１４を介して第１入力端子４１に接続されているが、これに限らない。例えば、第３半導体リレー３０の一対の入力部３１１、３１２の他方である第１入力部３１１が、第２半導体リレー２０の第２入力部２１２および第２入力端子５１を接続する接続線の中点を介して第２入力端子４１に接続されるように構成してもよい。
　本開示の半導体リレーモジュールは、直列に接続された第１半導体リレーおよび第２半導体リレーと、第１半導体リレーおよび第２半導体リレーの接続中点と接地点との間に配置された第３半導体リレーとを少なくとも備えていればよく、４以上の半導体リレーを備えていてもよい。
　以上、図面を参照して本開示における種々の実施形態を詳細に説明したが、最後に、本開示の種々の態様について説明する。なお、以下の説明では、一例として、参照符号も添えて記載する。
　本開示の第１態様の半導体リレーモジュール１は、
　直列に接続された第１半導体リレー１０および第２半導体リレー２０と、
　前記第１半導体リレー１０および前記第２半導体リレー２０の接続中点３４、６５と接地点６４との間に配置された第３半導体リレー３０と、
　前記第１半導体リレー１０、前記第２半導体リレー２０および前記第３半導体リレー３０を内部に収容するパッケージ２と、
　前記パッケージ２に設けられ、一部が前記パッケージ２の外部に露出するようにそれぞれ配置された第１入力端子４１、第２入力端子５１および第３入力端子６１と
を備え、
　前記第１半導体リレー１０、前記第２半導体リレー２０および前記第３半導体リレー３０の各々が、一対の入力部１１１、１１２、２１１、２１２、３１１、３１２を有し、
　前記パッケージ２の内部で、前記第１半導体リレー１０の前記一対の入力部１１１、１１２の一方が前記第１入力端子４１に接続され、前記第１半導体リレー１０の前記一対の入力部１１１、１１２の他方が前記第２入力端子５１に接続されており、前記第２半導体リレー２０の前記一対の入力部２１１、２１２の一方が前記第２入力端子５１に接続され、前記第２半導体リレー２０の前記一対の入力部２１１、２１２の他方が前記第１入力端子４１に接続されており、前記第３半導体リレー３０の前記一対の入力部３１１、３１２の一方が前記第３入力端子６１に接続され、前記第３半導体リレー３０の前記一対の入力部３１１、３１２の他方が前記第１入力端子４１または前記第２入力端子５１に接続されている。
　第１態様の半導体リレーモジュール１によれば、パッケージ２の内部で、各半導体リレー１０、２０、３０の一対の入力部１１１、２１１、３１１、１１２、２１２、３１２が、各半導体リレー１０、２０、３０に対応する１つの入力端子４１、５１、６１にそれぞれ接続されている。すなわち、各半導体リレー１０、２０、３０に対して対応する１つの入力端子４１、５１、６１がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール１を実現できる。
　本開示の第２態様の半導体リレーモジュール１は、
　前記パッケージ２に設けられ、一部が前記パッケージ２の外部に露出するようにそれぞれ配置された第１出力端子４２、第２出力端子５２および第３出力端子６２をさらに備え、
　前記第１半導体リレー１０、前記第２半導体リレー２０および前記第３半導体リレー３０の各々が、一対の出力部１２１、１３１、２２１、２３１、３２１、３３１を有し、
　前記パッケージ２の内部で、前記第１半導体リレー１０の前記一対の出力部１２１、１３１の一方が前記第１出力端子４２に接続され、前記第２半導体リレー２０の前記一対の出力部２２１、２３１の一方が前記第２出力端子５２に接続され、前記第１半導体リレー１０の前記一対の出力部１２１、１３１の他方と前記第２半導体リレー２０の前記一対の出力部２２１、２３１の他方とが相互に接続されており、前記第３半導体リレー３０の前記一対の出力部３２１、３３１の一方が前記第３出力端子６２に接続され、前記第３半導体リレー３０の前記一対の出力部３２１、３３１の他方が前記第１半導体リレー１０の前記一対の出力部１２１、１３１の他方および前記第２半導体リレー２０の前記一対の出力部２２１、２３１の他方の接続中点３４に接続されている。
　第２態様の半導体リレーモジュールによれば、各半導体リレー１０、２０、３０の一対の出力部１２１、１３１、２２１、２３１、３２１、３３１が、各半導体リレー１０、２０、３０に対応する１つの出力端子４２、５２、６２にそれぞれ接続されている。すなわち、各半導体リレー１０、２０、３０に対して対応する１つの出力端子４２、５２、６２がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール１を実現できる。
　本開示の第３態様の半導体リレーモジュール１は、
　前記第１半導体リレー１０および前記第３半導体リレー３０の間に、前記第２半導体リレー２０が配置されている。
　第３態様の半導体リレーモジュールによれば、半導体リレーモジュール１の設計の自由度を高めることができる。
　本開示の第４態様の半導体リレーモジュール１は、
　前記第１半導体リレー１０および前記第２半導体リレー２０の間に、前記第３半導体リレー３０が配置されている。
　第４態様の半導体リレーモジュールによれば、半導体リレーモジュール１の設計の自由度を高めることができる。
　本開示の第５態様の半導体リレーモジュール１は、
　前記第１半導体リレー１０、前記第２半導体リレー２０および前記第３半導体リレー３０の各々が、出力端子間容量がゼロよりも大きくかつ１２ｐＦ以下の低端子間容量型の半導体リレーである。
　第５態様の半導体リレーモジュール１によれば、半導体リレーモジュール１の高周波アイソレーション特性を向上させることができる。
　本開示の第６態様の半導体リレーモジュール１は、
　前記第１半導体リレー１０および前記第２半導体リレー２０の各々が、出力オン抵抗がゼロよりも大きくかつ７Ω以下の低オン抵抗型の半導体リレーであり、前記第３半導体リレー３０が、出力端子間容量がゼロよりも大きくかつ１２ｐＦ以下の低端子間容量型の半導体リレーである。
　第６態様の半導体リレーモジュール１によれば、半導体リレーモジュール１の高周波アイソレーション特性に加え、高周波インサーションロス特性を向上させることができる。
　なお、前記様々な実施形態または変形例のうちの任意の実施形態または変形例を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。また、実施形態同士の組み合わせまたは実施例同士の組み合わせまたは実施形態と実施例との組み合わせが可能であると共に、異なる実施形態または実施例の中の特徴同士の組み合わせも可能である。
　本開示は、添付図面を参照しながら好ましい実施形態に関連して充分に記載されているが、この技術の熟練した人々にとっては種々の変形や修正は明白である。そのような変形や修正は、添付した請求の範囲による本開示の範囲から外れない限りにおいて、その中に含まれると理解されるべきである。
　本開示の半導体リレーモジュールは、例えば、半導体検査装置、計測機器およびプログラマブルコントローラに適用できる。
１　半導体リレーモジュール
２　パッケージ
１０　第１半導体リレー
１１　発光素子
１１１　第１入力部
１１２　第２入力部
１２、１３　ＭＯＳＦＥＴ
１２１、１３１　出力部
１４　中点
２０　第２半導体リレー
２１　発光素子
２１１　第１入力部
２１２　第２入力部
２２、２３　ＭＯＳＦＥＴ
２２１、２３１　出力部
２４　中点
３０　第３半導体リレー
３１　発光素子
３１１　第１入力部
３１２　第２入力部
３２、３３　ＭＯＳＦＥＴ
３２１、３３１　出力部
４１　第１入力端子
４２　第１出力端子
４３　電源端子
４４　第１外部出力端子
４５　中点
５１　第２入力端子
５２　第２出力端子
５３　ＣＯＮＴ端子
５４　第２外部出力端子
５５　中点
６１　第３入力端子
６２　第３出力端子
６３　中点
６４　接地点
６５　接続中点
７１、７２、７２　接続線

Claims (6)

  1. 　直列に接続された第１半導体リレーおよび第２半導体リレーと、
    　前記第１半導体リレーおよび前記第２半導体リレーの接続中点と接地点との間に配置された第３半導体リレーと、
    　前記第１半導体リレー、前記第２半導体リレーおよび前記第３半導体リレーを内部に収容するパッケージと、
    　前記パッケージに設けられ、一部が前記パッケージの外部に露出するようにそれぞれ配置された第１入力端子、第２入力端子および第３入力端子と
    を備え、
    　前記第１半導体リレー、前記第２半導体リレーおよび前記第３半導体リレーの各々が、一対の入力部を有し、
    　前記パッケージの内部で、前記第１半導体リレーの前記一対の入力部の一方が前記第１入力端子に接続され、前記第１半導体リレーの前記一対の入力部の他方が前記第２入力端子に接続されており、前記第２半導体リレーの前記一対の入力部の一方が前記第２入力端子に接続され、前記第２半導体リレーの前記一対の入力部の他方が前記第１入力端子に接続されており、前記第３半導体リレーの前記一対の入力部の一方が前記第３入力端子に接続され、前記第３半導体リレーの前記一対の入力部の他方が前記第１入力端子または前記第２入力端子に接続されている、半導体リレーモジュール。
  2. 　前記パッケージに設けられ、一部が前記パッケージの外部に露出するようにそれぞれ配置された第１出力端子、第２出力端子および第３出力端子をさらに備え、
    　前記第１半導体リレー、前記第２半導体リレーおよび前記第３半導体リレーの各々が、一対の出力部を有し、
    　前記パッケージの内部で、前記第１半導体リレーの前記一対の出力部の一方が前記第１出力端子に接続され、前記第２半導体リレーの前記一対の出力部の一方が前記第２出力端子に接続され、前記第１半導体リレーの前記一対の出力部の他方と前記第２半導体リレーの前記一対の出力部の他方とが相互に接続されており、前記第３半導体リレーの前記一対の出力部の一方が前記第３出力端子に接続され、前記第３半導体リレーの前記一対の出力部の他方が前記第１半導体リレーの前記一対の出力部の他方および前記第２半導体リレーの前記一対の出力部の他方の接続中点に接続されている、請求項１の半導体リレーモジュール。
  3. 　前記第１半導体リレーおよび前記第３半導体リレーの間に、前記第２半導体リレーが配置されている、請求項１または２の半導体リレーモジュール。
  4. 　前記第１半導体リレーおよび前記第２半導体リレーの間に、前記第３半導体リレーが配置されている、請求項１または２の半導体リレーモジュール。
  5. 　前記第１半導体リレー、前記第２半導体リレーおよび前記第３半導体リレーの各々が、出力端子間容量がゼロよりも大きくかつ１２ｐＦ以下の低端子間容量型の半導体リレーである、請求項１から４のいずれか１つの半導体リレーモジュール。
  6. 　前記第１半導体リレーおよび前記第２半導体リレーの各々が、出力オン抵抗がゼロよりも大きくかつ７Ω以下の低オン抵抗型の半導体リレーであり、前記第３半導体リレーが、出力端子間容量がゼロよりも大きくかつ１２ｐＦ以下の低端子間容量型の半導体リレーである、請求項１から４のいずれか１つの半導体リレーモジュール。
PCT/JP2017/046078 2017-08-31 2017-12-22 半導体リレーモジュール WO2019043969A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201780094085.6A CN111034045B (zh) 2017-08-31 2017-12-22 半导体继电器模块
DE112017008005.3T DE112017008005T5 (de) 2017-08-31 2017-12-22 Halbleiterrelaismodul
US16/641,546 US11057034B2 (en) 2017-08-31 2017-12-22 Semiconductor relay module

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-167401 2017-08-31
JP2017167401A JP6660918B2 (ja) 2017-08-31 2017-08-31 半導体リレーモジュール

Publications (1)

Publication Number Publication Date
WO2019043969A1 true WO2019043969A1 (ja) 2019-03-07

Family

ID=65525212

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/046078 WO2019043969A1 (ja) 2017-08-31 2017-12-22 半導体リレーモジュール

Country Status (5)

Country Link
US (1) US11057034B2 (ja)
JP (1) JP6660918B2 (ja)
CN (1) CN111034045B (ja)
DE (1) DE112017008005T5 (ja)
WO (1) WO2019043969A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7081347B2 (ja) 2018-07-03 2022-06-07 オムロン株式会社 半導体リレーモジュールおよび半導体リレー回路
JP7380084B2 (ja) * 2019-10-30 2023-11-15 オムロン株式会社 半導体リレーモジュールおよび半導体リレー回路
JP7404778B2 (ja) * 2019-10-30 2023-12-26 オムロン株式会社 半導体リレーモジュールおよび半導体リレー回路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5593140U (ja) * 1978-12-21 1980-06-27
JPH0746109A (ja) * 1993-07-29 1995-02-14 Toshiba Corp 半導体リレー
JPH1127124A (ja) * 1997-06-30 1999-01-29 Matsushita Electric Works Ltd 半導体回路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002185033A (ja) * 2000-12-18 2002-06-28 Yokogawa Electric Corp 多チャンネル型の半導体リレー及びフォトカプラ
CN102656803B (zh) * 2009-10-09 2015-04-01 松下电器产业株式会社 半导体继电器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5593140U (ja) * 1978-12-21 1980-06-27
JPH0746109A (ja) * 1993-07-29 1995-02-14 Toshiba Corp 半導体リレー
JPH1127124A (ja) * 1997-06-30 1999-01-29 Matsushita Electric Works Ltd 半導体回路

Also Published As

Publication number Publication date
US20200228114A1 (en) 2020-07-16
DE112017008005T5 (de) 2020-07-02
US11057034B2 (en) 2021-07-06
CN111034045A (zh) 2020-04-17
JP6660918B2 (ja) 2020-03-11
CN111034045B (zh) 2023-10-24
JP2019047276A (ja) 2019-03-22

Similar Documents

Publication Publication Date Title
WO2019043969A1 (ja) 半導体リレーモジュール
US10107857B2 (en) Optical coupling device
CN100587509C (zh) 线头长度缩短的有效开关结构
US9307609B2 (en) Electronic device and light-emitting module
CN106605300B (zh) 半导体装置
US11075631B2 (en) Semiconductor relay module and semiconductor relay circuit
US11075630B2 (en) Semiconductor relay module and semiconductor relay circuit
US8373434B2 (en) Control board for connection between FPGA boards and test device thereof
JP2019083587A (ja) 半導体リレーモジュール
JP2016035966A (ja) 半導体集積回路装置
JP7081347B2 (ja) 半導体リレーモジュールおよび半導体リレー回路
JPH04159752A (ja) 半導体集積回路及びその装置
CN105099422A (zh) 光耦隔离开关电路
CN111653226A (zh) 检测电路及其驱动方法、显示面板
KR20030040009A (ko) 반도체 회로 장치 및 반도체 장치
US8120421B2 (en) Circuit structure free from test effect and testing method thereof
CN108880222B (zh) 一种开关元件的保护电路及推挽输出电路
JP2012134219A (ja) 半導体スイッチ及びその測定方法
RU2011153249A (ru) Электронное устройство
US8798044B2 (en) Orthogonal channel data switch
JP2023139458A (ja) 半導体デバイス
CN117375598A (zh) 半导体继电器
KR20130072060A (ko) 반도체 집적회로 및 그의 구동방법
KR20100111937A (ko) 레이아웃에 유용하도록 핀이 배치되는 정전용량센서 집적회로 칩
JPS6394660A (ja) 集積回路用ソケツト

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17923896

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 17923896

Country of ref document: EP

Kind code of ref document: A1