WO2018128435A2 - 다중 ldpc 코드에서 ldpc 베이스 코드를 선택하는 방법 및 이를 위한 장치 - Google Patents

다중 ldpc 코드에서 ldpc 베이스 코드를 선택하는 방법 및 이를 위한 장치 Download PDF

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    • H04L1/0057—Block codes

Definitions

  • the present invention relates to a wireless LAN system, and more particularly, to a method for selecting a base code (Base Code) in a system supporting multiple Low-Density Parity-Check (LDPC) code and an apparatus supporting the same.
  • Base Code Base Code
  • LDPC Low-Density Parity-Check
  • Wireless access systems are widely deployed to provide various kinds of communication services such as voice and data.
  • a wireless access system is a multiple access system capable of supporting communication with multiple users by sharing available system resources (bandwidth, transmission power, etc.).
  • multiple access systems include code division multiple access (CDMA) systems, frequency division multiple access (FDMA) systems, time division multiple access (TDMA) systems, orthogonal frequency division multiple access (OFDMA) systems, and single carrier frequency (SC-FDMA). division multiple access) system.
  • CDMA code division multiple access
  • FDMA frequency division multiple access
  • TDMA time division multiple access
  • OFDMA orthogonal frequency division multiple access
  • SC-FDMA single carrier frequency division multiple access
  • channel codes are essentially used in broadcast systems.
  • a transmitter may perform encoding on an input symbol by using an encoder and transmit an encoded symbol.
  • the receiving end may restore the input symbol by receiving the encoded symbol and performing decoding on the received symbol.
  • the size of the input symbol and the size of the encoded symbol may be defined differently according to the communication system.
  • LTE Long Term Evolution
  • 3GPP 3rd Generation Partnership Project
  • an input symbol has a maximum size of 6144 bits and an encoded symbol has a size of 18432. (6144 * 3) bits.
  • Turbo coding in an LTE communication system may be referred to by 3GPP Technical Specification 36.212.
  • the LTE turbo code has a slight improvement in performance even if the signal to noise ratio (SNR) increases due to the structure of the code.
  • SNR signal to noise ratio
  • it may be considered to use a code having a lower error rate, but in this case, there is a problem that the complexity increases.
  • Ultra Reliable and Low-Latency Communication URLLC
  • an error floor is required to occur at a Block Error Rate (BLER) of 10-5 or less.
  • BLER Block Error Rate
  • the error floor refers to a point where the error rate decreases in spite of an increase in information size.
  • LTE turbo code as the information size increases, an error floor occurs in a BLER of 10-4 or less.
  • LDPC codes can be used as an alternative to turbo codes. LDPC can achieve low error rates with relatively low complexity. In order to efficiently use the LDPC code, a base code selection method or the like in the multiple LDPC code needs to be determined.
  • An object of the present invention is to provide a method of selecting an LDPC code suitable for a given communication environment in a WLAN system using multiple LDPC codes.
  • Another object of the present invention is to provide a method of selecting a lifting value in consideration of a base code and a shortening amount that can be utilized in a WLAN system using multiple LDPC codes.
  • the present invention is not limited to the above-described technical problem and other technical problems can be inferred from the embodiments of the present invention.
  • the encoding method of the Quasi-Cyclic Low-Density Parity-Check (LDPC) code that supports multiple base codes is a base code for generating a parity check matrix. Selecting from among a first base code and a second base code; Selecting a lifting value for generating the parity check matrix from a plurality of lifting values; And generating the parity check matrix using the selected base code and the lifting value, wherein the base code is determined based on a code block size and a code rate.
  • the lifting value may be determined based on the parameter of the base code and the code block size.
  • the base code is selected as the first base code, and when the code block size is smaller than the preset code block size, the base code is the second base. Can be selected by code.
  • the code block size is larger than a preset code block size, or the code rate is a preset code rate. If greater than the base code is selected as the first base code, if the code block size is smaller than the predetermined code block size, and the code rate is less than the predetermined code rate, the base code is the second code Can be chosen as the base code.
  • the predetermined code block size may be a maximum code block of the second base code.
  • the predetermined code block size may be a maximum code block size of the second base code
  • the preset code rate may be a maximum code rate of the second base code
  • the parameter of the base code and the plurality of lifting values may be determined in consideration of a maximum shortening value of the base code.
  • the maximum shortening value may be set not to exceed eight or four times the lifting value.
  • the lifting value is expressed as Is determined as a minimum Z value, where K is the code block size, Kb, max is the size of the maximum information bit sequence of the base code, and Kb, min is the size of the minimum information bit sequence of the base code. Can be.
  • the encoding method of the LDPC code may further include transmitting information on a base code selected as the base code among the first base code or the second base code to the terminal.
  • the base code When the second base code supports a code rate larger than the preset code rate, the code block size is smaller than the preset code block size, and the code rate is smaller than the code rate greater than the preset code rate.
  • the base code may be selected as the second base code.
  • An apparatus for encoding a quasi-cyclic low-density parity-check (LDPC) code supporting multiple base codes is a transceiver; And a processor, wherein the processor selects a base code for generating a parity check matrix from a first base code and a second base code, and selects a lifting value for generating the parity check matrix from a plurality of lifting values. Select from the; and generate the parity check matrix using the selected base code and the lifting value, wherein the base code is selected based on a code block size and a code rate; The value may be selected based on the parameter of the base code and the code block size.
  • LDPC quasi-cyclic low-density parity-check
  • an LDPC code when a code block overlaps in multiple LDPC codes, an LDPC code may be generated by selecting an appropriate base code for the overlapping region.
  • FIG. 1 is a flowchart illustrating an encoding process according to an example.
  • FIG. 2 is a diagram illustrating an encoding process of a transport block according to an example.
  • FIG. 3 is a diagram illustrating a Recursive Systematic Convolutional (RSC) encoder according to an example.
  • FIG. 3 is a diagram illustrating a Recursive Systematic Convolutional (RSC) encoder according to an example.
  • FIG. 4 is a diagram illustrating an LTE turbo encoder.
  • FIG. 5 is a diagram illustrating an example of a trellis according to an RSC encoder.
  • FIG. 6 is a diagram illustrating an example of a trellis structure.
  • FIG. 7 illustrates a structured parity check matrix, according to an example.
  • FIG. 8 illustrates a model matrix according to an example.
  • 9 is a diagram for explaining transformation of a matrix according to the number of shifts.
  • FIG. 10 is a flowchart illustrating an LDPC code decoding method according to an example.
  • FIG. 11 illustrates a bipartite graph according to an example.
  • FIG. 12 is a diagram illustrating a structure of an LDPC code according to an embodiment of the present invention.
  • FIG. 13 is a diagram illustrating a rate matching process according to an example.
  • FIG. 14 is a diagram for describing a base code selection method according to an embodiment of the present invention.
  • 15 is a view for explaining an apparatus according to an embodiment of the present invention.
  • CDMA code division multiple access
  • FDMA frequency division multiple access
  • TDMA time division multiple access
  • OFDMA orthogonal frequency division multiple access
  • SC-FDMA single carrier frequency division multiple access
  • CDMA may be implemented with a radio technology such as Universal Terrestrial Radio Access (UTRA) or CDMA2000.
  • TDMA may be implemented with wireless technologies such as Global System for Mobile communications (GSM) / General Packet Radio Service (GPRS) / Enhanced Data Rates for GSM Evolution (EDGE).
  • GSM Global System for Mobile communications
  • GPRS General Packet Radio Service
  • EDGE Enhanced Data Rates for GSM Evolution
  • OFDMA may be implemented in a wireless technology such as IEEE 802.11 (Wi-Fi), IEEE 802.16 (WiMAX), IEEE 802-20, Evolved UTRA (E-UTRA), or the like.
  • UTRA is part of the Universal Mobile Telecommunications System (UMTS).
  • 3rd Generation Partnership Project (3GPP) long term evolution (LTE) employs OFDMA in downlink and SC-FDMA in uplink as part of Evolved UMTS (E-UMTS) using E-UTRA.
  • LTE-A Advanced is an evolution of 3GPP LTE.
  • FIG. 1 is a flowchart illustrating an encoding process according to an example.
  • the encoding process of FIG. 1 may be applied to many channel codes including a turbo code used in an LTE communication system.
  • a turbo code used in an LTE communication system.
  • the encoding process will be described based on terms according to standard documents of the LTE communication system.
  • the transmitting end may generate a transport block (TB) (S101).
  • the transmitting end adds a CRC bit for the transport block to the transport block (S102).
  • the transmitter may generate a code block from the transport block to which the CRC bit is added (S103).
  • the transmitting end may segment the transport block into code blocks based on the input size of the encoder.
  • the transmitter may add a CRC bit to each divided code block (S104). In this case, for example, the size of the code block and the code block CRC bits may consist of 6144 bits.
  • the transmitter may perform encoding and modulation (S105) on each block composed of a code block and CRC bits. For example, as described above, turbo coding may be applied.
  • the decoding process may be performed in the reverse order of the encoding process of FIG. 1.
  • the receiver may decode each code block by using a decoder corresponding to each encoder, and finally configure one transport block to check whether the CRC passes through the transport block.
  • the size of the input symbol may be different from the size of a transport block (TB) from the Media Access Control (MAC) layer. If the size of the transport block is larger than the maximum input symbol size of the turbo code, the transport block may be divided into a plurality of code blocks (CBs). According to the standard of the LTE communication system, the size of the code block may be the same as subtracting the Cyclic Redundancy Check (CRC) bit from 6144 bits.
  • An input symbol of a turbo code may be defined as data comprising a code block and a CRC or data including a transport block (eg, a transport block is less than 6144 bits) and a CRC. The CRC bit is a very small value (e.g.
  • a code block may refer to a code block itself or a CRC bit corresponding to a code block
  • a transport block refers to a transport block itself or a CRC bit corresponding to a transport block. can do.
  • FIG. 2 is a diagram illustrating an encoding process of a transport block according to an example.
  • FIG. 2 illustrates an encoding process of the transport block 201 corresponding to the encoding process described above with reference to FIG. 1.
  • a transport block CRC 202 is added to the transport block 201.
  • the transport block CRC 202 may be used for identification of the transport block 201 in the decoding process.
  • the transport block 201 and transport block CRC 202 are then divided into three code blocks 203.
  • the code block 203 is divided into three code blocks, but the transport block 201 may be divided into a plurality of code blocks based on an input size of the encoder 205.
  • Code block CRC 204 is added to each code block 203.
  • the code block CRC 204 may be used for identification of the code block 203 at the receiving end.
  • Code block 203 and code block CRC 204 may be encoded via encoder 205 and modulator 206.
  • FIG. 3 is a diagram illustrating a Recursive Systematic Convolutional (RSC) encoder according to an example.
  • FIG. 3 is a diagram illustrating a Recursive Systematic Convolutional (RSC) encoder according to an example.
  • the RSC encoder 300 of FIG. 3 may be used for turbo coding.
  • m denotes input data
  • C1 denotes a systematic bit string
  • C2 denotes a coded bit string.
  • the RSC encoder 300 has a 1/2 code rate.
  • RSC encoder 300 may be configured by feeding back the encoded output to the input of a nonrecursive-non-systematic convoluational encoder.
  • the encoder 300 includes two delayers 301 and 302.
  • the values D of the delayers 301 and 302 may be determined according to a coding scheme.
  • Delays 301 and 302 may be configured as memory or shift registers.
  • FIG. 4 is a diagram illustrating an LTE turbo encoder.
  • the coding scheme of the LTE turbo encoder 400 is a parallel concatenation with two eight-state element encoders 410 and 420 and one turbo code internal interleaver 430.
  • Parallel Concatenated Convolutional Code (PCCC) is a parallel concatenation with two eight-state element encoders 410 and 420 and one turbo code internal interleaver 430.
  • Parallel Concatenated Convolutional Code (PCCC) is a parallel concatenation with two eight-state element encoders 410 and 420 and one turbo code internal interleaver 430.
  • PCCC Parallel Concatenated Convolutional Code
  • the turbo encoder 400 is composed of a first constituent encoder 410, a second element encoder 420, and a turbo code internal interleaver 430.
  • the first element encoder 410 and the second element encoder 420 are eight-state element encoders.
  • Each of the first element encoder 410 and the second element encoder 420 has a structure similar to that of the RSC encoder of FIG. 3.
  • the first element encoder 410 and the second element encoder 420 each include three delayers 411, 412, 413, 421, 422, and 423.
  • D is a value determined according to a coding scheme.
  • c k is the input to the turbo encoder 400.
  • the outputs from the first element encoder 410 and the second element encoder 420 are denoted as z k and z ' k , respectively.
  • the value output from the turbo code internal interleaver 430 is denoted by c ' k .
  • the delays 411, 412, 413, 421, 42, and 423 may delay the input value by one clock.
  • the delays 411, 412, 413, 421, 42, 423 may be configured to delay the input value for more than one clock according to the internal setting.
  • the delays 411, 412, 413, 421, 42, and 423 may be configured as shift registers, and may be configured to delay the input bits by a predetermined clock and then output the input bits to the next delays 411, 412, 413, 421, 42, 423. .
  • the turbo code internal interleaver 430 may reduce the effects of burst errors that may occur when transmitting signals over a wireless channel.
  • the turbo code internal interleaver 430 may be a Quadratic Polynomial Permutation (QPP) interleaver.
  • QPP Quadratic Polynomial Permutation
  • Turbo codes are high performance forward error correction (FEC) codes and are used in LTE communication systems.
  • a data block coded by turbo code may consist of three subblocks.
  • One subblock may correspond to m-bit payload data.
  • Another subblock may consist of n / 2 bits of parity bits for the payload, calculated using a recursive systematic convolution (RSC) code.
  • the remaining sub-blocks may be composed of n / 2 bits of parity bits for permutation of payload data, calculated using an RSC code.
  • the above-described permutation may be performed by an interleaver.
  • two subblocks of parity bits different from each other with the payload may be configured as one block. For example, if m is equal to n / 2, one block has a code rate of 1/3.
  • a process of reaching the input bit z k by the input c k may be divided into two paths.
  • the two paths are a first path connected without input feedback from the input to the output and a second path fed back from the input to the input.
  • c k is input, input via a delay unit 411, a rough input c k, and the retarder (411, 412, and 413), c k is applied to the output stage.
  • the relationship between the input end and the output end of the first path may be expressed by a polynomial.
  • the polynomial for the first path is called a forward generator polynomial and may be expressed as g1 of the following equation.
  • a rough input c k is fed back to the input end.
  • the polynomial for the second path is called a recursive generator polynomial and can be expressed as g0 in the following equation.
  • Equations 1 and 2 "+” means exclusive OR (XOR), and 1 means that the input goes through 0 delays.
  • D n means that the input goes through n delays.
  • FIG. 5 is a diagram illustrating an example of a trellis according to an RSC encoder.
  • FIG. 5 shows the configuration of the trellis of the RSC encoder shown in FIG.
  • S i represents a state of the i th input data.
  • each circle represents each node.
  • the line between each node means a branch.
  • the solid line refers to the branch for input value 1
  • the dotted line refers to the branch for input value 0.
  • the value on the branch is expressed as m / C1C2 (input value / systematic bit, coded bit). It may also have a state that is exponentially proportional to the number of memories of the encoder. For example, if the encoder includes a memory, 2 a states can be included in the trellis.
  • Trellis is a state machine that shows the possible state transitions of an encoder between two states.
  • a convolutional encoder such as an RSC encoder, may perform encoding according to a trellis diagram. Codewords encoded by the RSC encoder may be decoded according to an algorithm based on the trellis structure. For example, Viterbi or BCJR (Bahl, Cocke, Jelinek and Raviv) algorithms can be used.
  • FIG. 6 is a diagram illustrating an example of a trellis structure.
  • n represents the length of a codeword.
  • trellis can be terminated by adding additional bits after the input sequence.
  • a sequence consisting of a sequence of zeros is called a tail bit. The tail bit terminates the trellis so that nodes in one state of the trellis have a value of zero.
  • the length of a codeword may be determined in consideration of the length k of input data and the length t of tail bits.
  • the length n of the codeword may have a value of (k + t) / R.
  • the length t of the tail bits can be determined as the length by which all delays (eg, memories) of the encoder can be reset.
  • the RSC encoder of FIG. 3 may use a total of 2 bits of tail bits.
  • the turbo encoder of the LTE communication as shown in FIG. 4 may use 3 bits of tail bits.
  • the tail bit has a relatively short length compared to the length of the input data.
  • code rate loss due to the tail bits may occur when the length of the codeword is limited.
  • trellis termination using tail bits is widely used. This is because the computational complexity is low and the error correction performance is excellent.
  • a puncturing code is a method of puncturing some of codewords.
  • some codewords are not transmitted because some of the codewords are punctured.
  • puncturing codes may be used to reduce code rate loss due to the addition of tail bits.
  • the receiving end may decode by using the trellis corresponding to the sum of the length k of the input data and the length t of the tail bit. That is, the receiver may perform decoding on the assumption that it has received a non-punctured codeword. In this case, the receiving end may assume that there is no input value for the branch from the node corresponding to the punctured bit (ie, the bit not transmitted at the transmitting end). That is, input data is assumed to be 0 or 1 with equal probability for branches of the node.
  • the CRC for the code block is added to the code block.
  • the CRC may be determined as the remainder derived after dividing the data to be transmitted using a preset check value as a divisor.
  • the CRC can generally be added at the end of the transmission data.
  • the receiving end may compare the remainder obtained by dividing the received data by a predetermined check value with the CRC or determine whether the remainder obtained by dividing the received data by the check value for the entire received data including the CRC is 0.
  • the size of the transport block is 6144 bits
  • the size of the CRC may be configured up to 24 bits. Therefore, the remaining bits except the CRC bit are determined as the size of the code block.
  • the receiving end may perform decoding in units of code blocks. Thereafter, the receiving end may configure the transport block from the code block, and determine success of decoding by checking the CRC for the transport block.
  • codeblock CRC is used for early decoding termination. For example, when a CRC check for one code block fails, the receiving end may transmit a negative acknowledgment (NACK) to the transmitting end without decoding the remaining code blocks.
  • NACK negative acknowledgment
  • the transmitting end may retransmit at least part of the transmission data. For example, the transmitting end may retransmit a transport block or one or more code blocks. For example, when retransmitting the entire transport block, excessive radio resources may be consumed for retransmission. Also, for example, when a NACK occurs due to a code block CRC failure at the receiver, the receiver may transmit information (eg, an index of a code block) of the code block at which the CRC failure occurs to the transmitter. In addition, the transmitting end may increase the radio resource efficiency by transmitting only the code block in which the CRC failure occurs using the information of the code block. However, when the number of code blocks is increased, the amount of data for feeding back the information of the code blocks (for example, the indexes of the code blocks) is increased.
  • the receiving end may inform the transmitting end of whether data reception was successful by using an ACK / NACK signal.
  • ACK / NACK for data received in the i-th subframe is transmitted in the i + 4th subframe.
  • retransmission may be performed in the i + 8th subframe. This takes into account the time for processing the transport block and the time for ACK / NACK generation. This is because the channel code processing for the processing of the transport block takes a lot of time.
  • the ACK / NACK and retransmission subframes are based on the processing of the transport block and the time for uplink ACK / NACK generation and uplink subframe allocation (for example, TDD uplink / downlink configuration). This can be determined.
  • ACK / NACK bundling and multiplexing may be used.
  • the turbo code has no further error rate improvement over a certain SNR.
  • a low-density parity-check (LDPC) code has been proposed.
  • the LDPC code is a linear block code, which is used in IEEE 802.11n, 802.11ac and Digital Video Broadcasting (DVB).
  • the LDPC code may be composed of a generation matrix and a parity check matrix.
  • data may be encoded through a product operation on message bits and a generation matrix.
  • a parity check matrix may be used instead of a generation matrix. For example, encoding of data may be performed using a parity check matrix.
  • the linear block code may be generated based on the generation matrix G or the parity check matrix H.
  • the linear block code is coded so that for every codeword c, Hc t has a value of zero.
  • the LDPC code may also be performed by checking whether the product of the parity check matrix H and the codeword c becomes '0' like other linear block codes. For example, the decoding of the LDPC code may be performed by determining whether the product (ie, Hc t ) of the transpose matrix and the parity check matrix of the codeword c is 0.
  • the parity check matrix is defined in a non-systematic form, and a uniform weight is applied to the rows and columns of the parity check matrix. The weight may mean the number of 1s included in a row or column.
  • the density of nonzero elements on the parity check matrix H of the LDPC code is low.
  • the LDPC code has a low decoding complexity and performance close to Shannon's theoretical limit. Due to the high error correction performance and low decoding complexity of the LDPC code, the LDPC code has characteristics suitable for high speed wireless communication.
  • the parity check matrix H may be used to generate the LDPC code.
  • the H matrix contains many zeros and one less.
  • the size of the H matrix may be 10 5 bits or more, and a lot of memory may be consumed to represent the H matrix.
  • FIG. 7 illustrates a structured parity check matrix, according to an example.
  • the elements of the H matrix may be represented as sub-blocks of constant size, as shown in FIG. In FIG. 7, each element of the matrix H represents one subblock.
  • the size of the memory for representing the H matrix can be reduced by marking the subblocks with one integer index.
  • Each subblock may be, for example, a constant size permutation matrix.
  • FIG. 8 illustrates a model matrix according to an example.
  • the model matrix used for LDPC code encoding / decoding is shown in FIG. 8.
  • the model matrix may mean a parity check matrix composed of at least one subblock described below.
  • a sub block may be referred to as a shift number in the following description.
  • the model matrix may be extended to a parity check matrix based on the method described below. Therefore, encoding and decoding based on a specific model matrix means encoding and decoding based on a parity check matrix generated from an extension of the corresponding model matrix.
  • an index '-1' represents a zero matrix of a predetermined size.
  • the index '0' represents an identity matrix of a predetermined size.
  • Positive integer indices except '-1' and '0' represent the number of shifts.
  • the sub block represented by the index of '1' may mean a matrix shifted once in a specific direction from the unit matrix.
  • 9 is a diagram for explaining transformation of a matrix according to the number of shifts.
  • FIG. 9 illustrates a case in which the size of the sub block has four rows and four columns.
  • the subblock is shifted three times to the right from the unit matrix.
  • the parity check matrix of the code of the structured LDPC may indicate a sub block using an integer index of '3'.
  • encoding of the LDPC code may be performed by generating a generation matrix G from the parity check matrix H and encoding the information bits using the generation matrix.
  • Gaussian reduction is performed on the parity check matrix H to form a matrix of the form [P T : I].
  • the matrix P is a matrix in which the number of rows is k and the number of columns is nk
  • I is an identity matrix of size k.
  • the generation matrix G has the form [I: P T ].
  • the encoded information bits may be represented by a matrix x of one row k columns.
  • codeword c is xG
  • xG has the form [x: xP].
  • x represents an information part (or a systematic part)
  • xP represents a parity part.
  • the H matrix into a special structure without using Gaussian elimination, it is also possible to code information bits directly from the H matrix without inducing the matrix G. From the structures of the H matrix and the G matrix described above, the product of the transpose matrix of the matrix G and the matrix H has a value of zero. Using this feature and the relationship between the information bits and codewords described above, a codeword can be obtained by adding a parity bit after the information bits.
  • FIG. 10 is a flowchart illustrating an LDPC code decoding method according to an example.
  • codeword c is represented by codeword c 'which includes noise at the receiving end.
  • the receiver performs demultiplexing and demodulation on the received signal (S1000) and initializes decoding parameters (S1005).
  • the receiver updates check nodes and variable nodes (S1010 and S1015) and performs syndrome checks (S1020). That is, by checking whether c'H T is 0, the decoding procedure may be terminated.
  • the first k bits in c ' may be determined as information bits x. If c'H T is not 0, the information bit x may be recovered by finding c 'where c'H T satisfies 0 based on a decoding technique such as a sum-product algorithm.
  • FIG. 11 illustrates a bipartite graph according to an example.
  • nodes on the left represent variable nodes
  • nodes on the right represent check nodes.
  • a binary graph is shown around the variable node v 0 and the check node c 1 for illustrative purposes.
  • the connecting line of the binary graph of FIG. 11 may be referred to as an edge.
  • the binary graph of FIG. 11 can be generated from Hc t .
  • the edge from variable node v 0 corresponds to one column of parity check matrix H and the edge from check node c 1 corresponds to one row of matrix H.
  • the product of the parity check matrix H and the transpose matrix of the codeword matrix c must have a value of '0'. Therefore, the value of variable nodes connected to one check node should be zero. Therefore, in FIG. 11, the exclusive OR (XOR) of the values of the variable nodes (v 0 , v 1 , v 4 , v 6 , v 9 , v 11 ) connected to the check node c 1 is' It must be 0 '.
  • Syndrome check means to check whether the value of the variable nodes connected to each check node is exclusive OR.
  • a parity check matrix (or generation matrix) can be arbitrarily constructed.
  • the performance of the LDPC code can be improved as the length of the block increases.
  • the performance of the LDPC code may be improved through an optimal decoding method.
  • a trust propagation algorithm is used for decoding the LDPC code.
  • the parity check matrix of the randomly generated LDPC code has excellent performance, but its implementation and representation are very complicated. Therefore, structured LDPC codes as described above are widely used. As such structured LDPC codes, QC LDPC codes are widely used.
  • the QC-LDPC code is composed of a zero matrix having a Q ⁇ Q size and a cyclic permutation matrix (CPM) having a Q ⁇ Q size.
  • the cyclic permutation matrix P has a form in which an identity matrix of size Q ⁇ Q is cyclically shifted by a cyclic shift value a (see FIG. 9).
  • the parity check matrix H may be composed of (mb + 1) ⁇ (nb + 1) cyclic permutation matrices.
  • cyclic shift value 0 indicates an identity matrix and -1 indicates a zero matrix.
  • the parity check matrix may be represented by a matrix of circular shift values, as shown in FIG. 8.
  • the value of each cyclic shift may be set to have a value of -1 or more and Q-1 or less.
  • a matrix composed of circular shift values may be referred to as a circular shift matrix or a characteristic matrix.
  • FIG. 12 is a diagram illustrating a structure of an LDPC code according to an embodiment of the present invention.
  • a multi-edge QC LDPC code may be used.
  • the multi-edge QC LDPC code may have a structure in which a high parity code and a single parity check code are concatenated similar to the Irregular Repeat Accumulation (QC-IRS).
  • the parity check matrix H of the multi-edge QC-LDPC code may be defined as follows.
  • A represents a high rate code having a structure similar to QC-IRA.
  • 0 represents a zero matrix.
  • C and I represent information and parity of a single parity check code, respectively.
  • 0 represents an identity matrix and -1 represents a zero matrix.
  • K represents the size of information to be encoded.
  • M1 represents the parity of the high rate code portion and M2 represents the parity size of the single parity check code portion.
  • P represents the size of puncturing applied to the LDPC code.
  • the size of P may be determined in consideration of the maximum iteration that the LDPC decoder can perform.
  • the maximum number of iterations of the decoder may be 50, and thus the size of P may be 2Z.
  • the present invention is not limited to this configuration.
  • the parity structure of the high rate code portion A on FIG. 12 may be determined as a dual-diagonal structure in consideration of an encoding scheme.
  • a lifting operation may be performed. Lifting is used to obtain a parity check matrix of a desired size from a predetermined parity check matrix.
  • Various code lengths can be supported by changing the lifting size. For example, floor lifting or modulo lifting can be used.
  • the parity check matrix according to the modulo lifting may be obtained by the following equation.
  • Q represents the lifting size.
  • a ij represents the shift value of the i row j column of the preset parity check matrix (refer FIG. 8).
  • MOD Q represents a modulo operation based on the Q value. That is, in the cyclic shift matrix of the preset parity check matrix, values corresponding to the zero matrix are maintained, and a modulo operation based on the lifting size Q is performed on the remaining cyclic shift values. Therefore, the shift value of the cyclic shift matrix is converted into values of -1 to Q-1.
  • FIG. 13 is a diagram illustrating a rate matching process according to an example.
  • the length of data bits that can be transmitted substantially may be determined based on the size of available physical resources. Accordingly, a codeword having a code rate corresponding to the size of physical resources available through rate matching may be generated.
  • a shortening technique or a puncturing technique may be used for rate matching.
  • the shortening technique may be performed, for example, by removing a portion of the information portion of the codeword. Since some of the information bits are reduced, the code rate can be reduced by the shortening technique.
  • the puncturing technique may be performed, for example, by puncturing at least a portion of the parity of the codeword. In the case of puncturing, the code rate can be increased because the rate of information bits is increased.
  • a codeword corresponding to any code rate can be generated through a combination of shortening and puncturing.
  • the performance of shortening and puncturing may be determined according to the order of the bits being shortened or punctured.
  • the order of bit puncturing within a Q ⁇ Q unit block does not affect performance. Therefore, after interleaving in units of lifting size (Q) for the parity block is performed, puncturing may be performed from the last part of the parity bit. Shortening may also be performed from the last portion of the information bit.
  • rate matching may be performed through an iterative technique.
  • an information block including information bits to be transmitted is generated (S1301). If the size of the code block is smaller than the length of the LDPC information portion, zero bit information may be added after the information block before encoding. In the example of FIG. 13, a 0 bit block is inserted after the information block (S1302) for later shortening. Thereafter, a codeword including a parity block may be generated by performing encoding on the information block and the 0 bit block based on the LDPC code (S1303). In step S1303, the information block and the 0 bit block may correspond to the information portion of the LDPC code, and the parity block may correspond to the parity portion of the LDPC code.
  • the shortening technique may be applied for rate matching.
  • the pre-inserted 0-bit block may be removed (S1304).
  • puncturing which will be described later, interleaving (or permutation) of a lifting size unit may be performed on the parity block.
  • the last part of the parity block may be punctured (S1305).
  • 5G WLAN systems offer data rates from up to 20Gbps up to a few tens of bps (for LTE, up to 40 bps).
  • the transmission environment supported by the 5G WLAN system is diverse.
  • the LDPC code used for encoding must support various code rates.
  • the LDPC code uses multiple base codes.
  • Some base codes proposed in the present invention may be base codes that are advantageous for large blocks and large amounts of throughput, or may be base codes that are advantageous for small blocks and short latency. have.
  • LDPC codes have a problem in that rows of an H matrix to be processed increase as the code rate decreases. For example, if the code rate of the LDPC code is 8/9, and the number of rows to be processed by the encoder is 6, if the code rate is reduced to 2/3 under the same condition, the rows to be processed by the encoder are It will increase to 18. As the number of rows that need to be processed increases three times, the latency also increases three times.
  • the present invention proposes to introduce a separate short code for encoding a small transport block.
  • the data packet transmitted between the base station and the terminal has different characteristics depending on whether the data packet is transmitted through uplink or downlink.
  • a large sized transport block occupies most of the traffic since it has a relatively higher code rate than uplink transmission.
  • uplink transmission a relatively small transport block occupies most of the traffic.
  • the first base code proposed by the present invention may be proposed for a large code block and a high throughput, and the second base code may include a small code block and a short delay time. low latency).
  • Table 1 below proposes some parameters of the first base code and the second base code. However, the features of the present invention are not limited by the parameters suggested in the above table.
  • Mb represents the parity size of each base code
  • Nb represents the size of the codeword of each base code.
  • Pb also represents the puncturing size of each base code.
  • Kb, max represents the maximum value of the number of columns of each base code
  • Kb, min represents the minimum value of the number of columns of each base code, respectively.
  • the kind of lifting value can be determined in consideration of the maximum information shortening. At this time, the amount of shortening can be determined as (Kb, max-Kb, min) * Z.
  • the size of the shortening is reduced to ensure stable performance, but there is a disadvantage in that the implementation complexity is increased. That is, the two may be said to be in a trade-off relationship with each other.
  • a lifting value may be set so that the shortening does not exceed 8Z, and in the case of the second base code, the shortening may be set so that it does not exceed 4Z.
  • the performance deviation can be minimized for various code block sizes.
  • Table 2 below shows some lifting values for the first base code in accordance with one embodiment of the present invention.
  • the size of the code block is given by 6140
  • the 2052 shortening value may cause performance degradation due to shortening.
  • Table 3 below shows some lifting values for the second base code according to another embodiment of the present invention. However, the features of the present invention are not limited by the lifting values disclosed in Tables 2 and 3.
  • the first base code and the second base code may be proposed for a case where a code block size input as an LDPC code overlaps.
  • Tables 4 and 5 below show some parameters of the first base code and the second base code according to another embodiment of the present invention.
  • Tables 6 and 7 below show some lifting values for the first base code and the second base code in accordance with another embodiment of the present invention.
  • both the first base code and the second base code can be applied to the case where the code blocks have sizes of 504 to 2560.
  • an LDPC code proposes a method of selecting a base code. How to choose a base code is described in detail below. Apart from this, it is also possible to selectively select the base code according to the situation or capacity of the terminal.
  • the method of selecting a plurality of lifting values that can be used in each base code will be described in more detail. First, select the largest lifting value Zmax that can be supported by the base code, and then sequentially select smaller lifting values. After that, Kb and min can be selected in consideration of the maximum amount of shortening that the base code can support.
  • the i-th Z value corresponding to the following formula can be selected as the lifting value of the corresponding base code.
  • n means i value increased up to the minimum lifting value to be supported.
  • the plurality of lifting values supported by the base code may be determined according to the following equation.
  • ceil (a) represents the expression of raising a.
  • Multiple lifting values available in the base code can be chosen to be in the form of A * 2 ⁇ B.
  • Table 7 below shows a plurality of lifting values that can be used by the base code of the LDPC code, according to another embodiment of the present invention.
  • Table 8 below shows some parameters of the first base code and the second base code according to another embodiment of the present invention.
  • the transmitting end may divide the transport block into code blocks based on an input size of the encoder.
  • the above-described H matrix must be determined.
  • the transmitter To determine the H matrix, the transmitter must set the base code and the lifting value.
  • the transmitter is preset.
  • the base code can be selected based on the size of the code block. Referring to Tables 2 and 3, when the size of the code block exceeds 2040, the transmitting end selects the first base code, otherwise (if the size of the code block is 2040 or less), the transmitting end selects the second base code. You can choose. However, the features of the present invention are not limited to these numerical values.
  • FIG. 14 is a diagram for describing a base code selection method according to an embodiment of the present invention.
  • FIG. 14 shows that when the size of a code block generated by a transmitter is overlapped over a code block size that can be supported by the first base code and a code block size that can be supported by the second base code, as in the embodiment 1-2, FIG. A method of selecting a base code according to the code rate and the size of a code block is shown.
  • r1max and r1 min represent the highest code rate and the minimum code rate that the first base code can provide, respectively.
  • r2max and r2min represent the highest code rate and the minimum code rate that the second base code can provide, respectively.
  • L1max and L1min represent the maximum code block size and the minimum code block size that the first base code can provide, respectively.
  • L2max and L2min represent the maximum code block size and the minimum code block size that the second base code can provide.
  • the transmitter may select and encode the first base code. Similarly, when the code block generated by the transmitter is located in the horizontal dotted line region, the transmitter may select the second base code to perform encoding.
  • the transmitter selects the base code. How can this be a problem?
  • the present invention proposes a method of selecting a second base code by a transmitting end.
  • the transmitting end may determine the transport block size (TBS) from the given Modulation and Coding Scheme (MCS) and resource block (RB) with respect to the encoding target information. Thereafter, the transmitting end can obtain the size (k) and the code rate (r) of the code block through code block segmentation. The transmitter can then select the final base code by interpreting the conditional clause or code given in Table 9 below.
  • TBS transport block size
  • MCS Modulation and Coding Scheme
  • RB resource block
  • the transmitter can then select the final base code by interpreting the conditional clause or code given in Table 9 below.
  • the transmitting end is a base code of the LDPC code. 1 ⁇ base code can be selected; otherwise, the second base code can be selected.
  • the transmitting end may select the base code by giving priority to the second base code rather than the first base code.
  • the features of the present invention are not limited to this configuration.
  • the base code used by the LDPC code may be set through separate signaling for the terminal, and the base code may be selected according to the capability of the terminal.
  • the transmitting end may select the lifting value Z according to the following equation.
  • the equal sign is not included in the right term of Equation (7). If the equal sign is included, there may be a problem that two selectable lifting values occur.
  • the transmitting end when selecting a base code, may be configured to select the second base code even for a code block having a code rate larger than the reference code rate of the second base code.
  • the second base code may support a code rate higher than the reference code rate (0.71 according to embodiments 1-2) through parity puncturing. For example, if up to five columns of parity can be used, the code rate may be about 10/15 (0.77).
  • the transmitter selects the second base code when the size of the code block is smaller than L2max and the code rate is smaller than rp (where rp> r2max), which is larger than the existing reference code rate.
  • the transmitter when the size of the code block is smaller than 2560 and the code rate is smaller than 0.77, the transmitter may be configured to select the second base code to perform LDPC coding. In this case, since the transmitting end may use a larger lifting value than the existing code rate, it may gain in terms of delay time. In this case, M1 parity conversion permutation may be required to improve performance.
  • 15 is a view for explaining an apparatus according to an embodiment of the present invention.
  • the base station apparatus 10 may include a receiving module 11, a transmitting module 12, a processor 13, a memory 14, and a plurality of antennas 15. .
  • the transmission module 12 may transmit various signals, data, and information to an external device (eg, a terminal).
  • the reception module 11 may receive various signals, data, and information from an external device (eg, a terminal).
  • the receiving module 11 and the transmitting module 12 may be referred to as transceivers.
  • the processor 13 may control the overall operation of the base station apparatus 10.
  • the plurality of antennas 15 may be configured according to, for example, a two-dimensional antenna arrangement.
  • the processor 13 of the base station apparatus 10 may be configured to receive channel state information according to examples proposed by the present invention.
  • the processor 13 of the base station apparatus 10 performs a function of processing information received by the base station apparatus 10, information to be transmitted to the outside, and the like. And may be replaced by a component such as a buffer (not shown).
  • the terminal device 20 may include a receiving module 21, a transmitting module 22, a processor 23, a memory 24, and a plurality of antennas 25.
  • the plurality of antennas 25 refers to a terminal device that supports MIMO transmission and reception.
  • the transmission module 22 may transmit various signals, data, and information to an external device (eg, a base station).
  • the reception module 21 may receive various signals, data, and information from an external device (eg, a base station).
  • the receiving module 21 and the transmitting module 22 may be referred to as transceivers.
  • the processor 23 may control operations of the entire terminal device 20.
  • the processor 23 of the terminal device 20 may be configured to transmit channel state information according to examples proposed by the present invention.
  • the processor 23 of the terminal device 20 performs a function of processing the information received by the terminal device 20, information to be transmitted to the outside, etc., and the memory 24 stores the calculated information and the like for a predetermined time. And may be replaced by a component such as a buffer (not shown).
  • terminal device 10 may be implemented so that the above-described matters described in various embodiments of the present invention can be applied independently or two or more embodiments are applied at the same time, overlapping description will be described for clarity Omit.
  • a downlink transmission entity or an uplink reception entity is mainly described using a base station
  • a downlink reception entity or uplink transmission entity is mainly described using a terminal as an example.
  • the scope of the present invention is not limited thereto.
  • the description of the base station is a cell, an antenna port, an antenna port group, an RRH, a transmission point, a reception point, an access point, a repeater, or the like as a downlink transmission entity to a terminal or an uplink reception entity from a terminal.
  • the repeater becomes a downlink transmission entity to the terminal or an uplink reception entity from the terminal, or when the repeater becomes an uplink transmission entity to the base station or a downlink reception entity from the base station,
  • the principles of the present invention described through various embodiments may be equally applied.
  • Embodiments of the present invention described above may be implemented through various means.
  • embodiments of the present invention may be implemented by hardware, firmware, software, or a combination thereof.
  • a method according to embodiments of the present invention may include one or more Application Specific Integrated Circuits (ASICs), Digital Signal Processors (DSPs), Digital Signal Processing Devices (DSPDs), and Programmable Logic Devices (PLDs). It may be implemented by field programmable gate arrays (FPGAs), processors, controllers, microcontrollers, microprocessors, and the like.
  • ASICs Application Specific Integrated Circuits
  • DSPs Digital Signal Processors
  • DSPDs Digital Signal Processing Devices
  • PLDs Programmable Logic Devices
  • FPGAs field programmable gate arrays
  • processors controllers, microcontrollers, microprocessors, and the like.
  • the method according to the embodiments of the present invention may be implemented in the form of a module, a procedure, or a function that performs the functions or operations described above.
  • the software code may be stored in a memory unit and driven by a processor.
  • the memory unit may be located inside or outside the processor, and may exchange data with the processor by various known means.
  • each component or feature is to be considered optional unless stated otherwise.
  • Each component or feature may be embodied in a form that is not combined with other components or features. It is also possible to combine some of the components and / or features to form an embodiment of the invention.
  • the order of the operations described in the embodiments of the present invention may be changed. Some components or features of one embodiment may be included in another embodiment or may be replaced with corresponding components or features of another embodiment. It is obvious that the claims may be combined to form an embodiment by combining claims that do not have an explicit citation relationship in the claims or as new claims by post-application correction.
  • Embodiments of the present invention can be applied to various wireless access systems and broadcast communication systems.
  • various radio access systems include 3rd Generation Partnership Project (3GPP), 3GPP2 and / or IEEE 802.xx (Institute of Electrical and Electronic Engineers 802) systems.
  • Embodiments of the present invention can be applied not only to the various radio access systems, but also to all technical fields to which the various radio access systems are applied.

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Abstract

본 발명의 일 실시예에 따른 다중 베이스 코드(Base code)를 지원하는 LDPC (Quasi-Cyclic Low-Density Parity-Check) 코드의 인코딩 방법은 패리티 체크 행렬 생성을 위한 베이스 코드를 제 1 베이스 코드와 제 2 베이스 코드 중에서 선택하는 단계, 상기 패리티 체크 행렬 생성을 위한 리프팅 값(lifting value)을 복수의 리프팅 값으로부터 선택하는 단계, 상기 선택된 베이스 코드와 상기 리프팅 값을 이용하여 상기 패리티 체크 행렬을 생성하는 단계를 포함하되, 상기 베이스 코드는 코드 블록 사이즈(Code block size) 및 부호율(Code rate)에 기반하여 결정되고, 상기 리프팅 값은 상기 베이스 코드의 파라미터와 상기 코드 블록 사이즈에 기반하여 결정될 수 있다.

Description

다중 LDPC 코드에서 LDPC 베이스 코드를 선택하는 방법 및 이를 위한 장치
본 발명은 무선 랜 시스템에 관한 것으로서, 보다 상세하게는 다중 LDPC (Low-Density Parity-Check) 코드를 지원하는 시스템에서 베이스 코드 (Base Code)를 선택하는 방법 및 이를 지원하는 장치에 관한 것이다.
무선 접속 시스템이 음성이나 데이터 등과 같은 다양한 종류의 통신 서비스를 제공하기 위해 광범위하게 전개되고 있다. 일반적으로 무선 접속 시스템은 가용한 시스템 자원(대역폭, 전송 파워 등)을 공유하여 다중 사용자와의 통신을 지원할 수 있는 다중 접속(multiple access) 시스템이다. 다중 접속 시스템의 예들로는 CDMA(code division multiple access) 시스템, FDMA(frequency division multiple access) 시스템, TDMA(time division multiple access) 시스템, OFDMA(orthogonal frequency division multiple access) 시스템, SC-FDMA(single carrier frequency division multiple access) 시스템 등이 있다.
상술한 통신 시스템들에서뿐만 아니라, 방송 시스템에 있어서도 채널 코드(channel code)가 필수적으로 이용되고 있다. 채널 코드의 일반적인 구성 방법의 예시로서, 송신단이 부호화기를 이용하여 입력 심볼에 대하여 부호화를 수행하고 부호화된 심볼을 송신할 수 있다. 또한, 예를 들어, 수신단은 부호화된 심볼을 수신하고 수신된 심볼에 대하여 복호를 수행하여 입력 심볼을 복원할 수 있다. 이 경우, 입력 심볼의 크기와 부호화된 심볼의 크기는 통신 시스템에 따라서 달리 정의될 수 있다. 예를 들어, 3GPP (3rd Generation Partnership Project)의 LTE (Long Term Evolution) 통신 시스템에서 사용되는 데이터 정보용 터보(turbo) 코드에서, 입력 심볼의 크기는 최대 6144 비트이고, 부호화된 심볼의 크기는 18432 (6144*3) 비트이다. LTE 통신 시스템에서의 터보 코딩은 3GPP 기술 규격 36.212에 의하여 참조될 수 있다.
그러나, LTE 터보 코드는 코드의 구조상 SNR (Signal to Noise Ratio)이 증가되더라도 일정 영역을 벗어나면 성능 개선이 미미한 특징이 있다. 이와 관련하여, 보다 오류 발생률이 낮은 코드를 이용하는 것이 고려될 수 있으나, 이 경우, 복잡도가 증가하는 문제점이 있다.
통신 시스템에 있어서 높은 오류율은 불필요한 데이터의 재송신과 채널 수신 실패를 초래할 수 있다. 또한, 지나치게 높은 복잡도의 코드는 기지국과 단말의 부하를 증가시킬 뿐만 아니라, 송수신 지연을 초래할 수 있다. 특히, 더 빠른 데이터의 송수신이 요구되는 차세대 통신 시스템에 있어서는, 상술한 문제점들이 해결이 요구된다. 따라서, 오류율을 낮추면서도 낮은 복잡도를 갖는 코딩 방법이 요구된다.
특히, 5 세대 이동통신 기술과 관련하여, URLLC (Ultra Reliable and Low-Latency Communication)가 논의되고 있다. URLLC 시나리오에서, 10-5 이하의 BLER(Block Error Rate)에서 오류 플로어가 발생할 것이 요구된다. 여기서 오류 플로어는 정보 크기의 증가에도 불구하고 오류율의 감소가 미미한 지점을 의미한다. LTE 터보 코드에 있어서는 정보 크기의 증가에 따라, 10-4 이하의 BLER에서 오류 플로어가 발생한다. 따라서, 터보 코드의 대안으로써 LDPC 코드가 이용될 수 있다. LDPC는 상대적으로 낮은 복잡도를 가지면서도 낮은 오류율을 달성할 수 있다. LDPC 코드의 효율적인 이용을 위하여, 다중 LDPC 코드에서의 베이스 코드 선택 방법 등이 결정될 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는, 다중 LDPC 코드를 사용하는 무선랜 시스템에서 주어진 통신환경에 부합하는 LDPC 코드를 선택하는 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 다중 LDPC 코드를 사용하는 무선랜 시스템에서 활용될 수 있는 베이스 코드와 쇼트닝(shortening) 양을 고려한 리프팅 값(lifting value)을 선택하는 방법을 제공하는 데 있다.
본 발명은 상술된 기술적 과제에 한정되지 않으며 다른 기술적 과제들이 본 발명의 실시예들로부터 유추될 수 있다.
상술한 기술적 과제를 이루기 위한 본발명의 일 측면에 따른 다중 베이스 코드(Base code)를 지원하는 LDPC (Quasi-Cyclic Low-Density Parity-Check) 코드의 인코딩 방법은, 패리티 체크 행렬 생성을 위한 베이스 코드를 제 1 베이스 코드와 제 2 베이스 코드 중에서 선택하는 단계; 상기 패리티 체크 행렬 생성을 위한 리프팅 값(lifting value)을 복수의 리프팅 값으로부터 선택하는 단계; 및 상기 선택된 베이스 코드와 상기 리프팅 값을 이용하여 상기 패리티 체크 행렬을 생성하는 단계를 포함하되, 상기 베이스 코드는 코드 블록 사이즈(Code block size) 및 부호율(Code rate)에 기반하여 결정되고, 상기 리프팅 값은 상기 베이스 코드의 파라미터와 상기 코드 블록 사이즈에 기반하여 결정될 수 있다.
상기 코드 블록 사이즈가 기 설정된 코드 블록 사이즈보다 큰 경우, 상기 베이스 코드는 상기 제 1 베이스 코드로 선택되고, 상기 코드 블록 사이즈가 상기 기 설정된 코드 블록 사이즈 보다 작은 경우, 상기 베이스 코드는 상기 제 2 베이스 코드로 선택될 수 있다.
상기 제 1 베이스 코드가 지원하는 코드 블록 사이즈와 상기 제 2 베이스 코드가 지원하는 코드 블록 사이즈가 중첩되는 경우, 상기 코드 블록 사이즈가 기 설정된 코드 블록 사이즈보다 크거나, 상기 부호율이 기 설정된 부호율 보다 큰 경우 상기 베이스 코드는 상기 제 1 베이스 코드로 선택되고, 상기 코드 블록 사이즈가 상기 기 설정된 코드 블록 사이즈 보다 작고, 상기 부호율이 상기 기 설정된 부호율 보다 작은 경우, 상기 베이스 코드는 상기 제 2 베이스 코드로 선택될 수 있다.
상기 기설정된 코드 블록 사이즈는 상기제 2 베이스 코드의 최대 코드 블록 일 수 있다.
상기 기설정된 코드 블록 사이즈는 상기제 2 베이스 코드의 최대 코드 블록 이즈이고, 상기 기 설정된 부호율은 상기 제 2 베이스 코드의 최대 부호율 일 수 있다.
상기 베이스 코드의 파라미터와 상기 복수의 리프팅 값은 상기 베이스 코드의 최대 쇼트닝(shortening) 값을 고려하여 결정될 수 있다.
상기 최대 쇼트닝 값은 상기 리프팅 값의 8배 또는 4배를 넘지 않도록 설정될 수 있다.
상기 리프팅 값은 수학식
Figure PCTKR2018000214-appb-I000001
를 만족하는 최소 Z 값으로 결정되며, 상기 K는 코드 블록 사이즈이고, 상기 Kb,max는 상기 베이스 코드의 최대 정보 비트 시퀀스의 크기이며, 상기 Kb,min은 상기 베이스 코드의 최소 정보 비트 시퀀스의 크기일 수 있다.
상기 LDPC 코드의 인코딩 방법은 상기 제 1 베이스 코드 또는 상기 제 2 베이스 코드 중 상기 베이스 코드로 선택된 베이스 코드에 대한 정보를 단말로 전송하는 단계를 더 포함 할 수 있다.
상기 제 2 베이스 코드가 상기 기 설정된 부호율 보다 더 큰 부호율을 지원하는 경우, 상기 코드 블록 사이즈가 상기 기 설정된 코드 블록 사이즈 보다 작고, 상기 부호율이 상기 기 설정된 부호율 보다 큰 부호율 보다 작은 경우, 상기 베이스 코드는 상기 제 2 베이스 코드로 선택될 수 있다.
상술된 기술적 과제를 이루기 위한 본 발명의 다른 일 측면에 따른 다중 베이스 코드(Base code)를 지원하는 LDPC (Quasi-Cyclic Low-Density Parity-Check) 코드를 인코딩하는 장치는 송수신기; 및 프로세서를 포함하고, 상기 프로세서는, 패리티 체크 행렬 생성을 위한 베이스 코드를 제 1 베이스 코드와 제 2 베이스 코드 중에서 선택하고, 상기 패리티 체크 행렬 생성을 위한 리프팅 값(lifting value)을 복수의 리프팅 값으로부터 선택하고, 상기 선택된 베이스 코드와 상기 리프팅 값을 이용하여 상기 패리티 체크 행렬을 생성하되, 상기 베이스 코드는 코드 블록 사이즈(Code block size) 및 부호율(Code rate)에 기반하여 선택되고, 상기 리프팅 값은 상기 베이스 코드의 파라미터와 상기 코드 블록 사이즈에 기반하여 선택될 수 있다.
본 발명의 일 실시예에 따르면, 다양한 통신 환경에 부합하는 적절한 베이스 코드를 이용하여 LDPC 코드를 생성할 수 있는 효과가 있다.
본 발명의 또 다른 일 실시예에 따르면, 다중 LDPC 코드에서 코드 블록(code block)이 중첩되는 경우, 중첩되는 영역에 대한 적절한 베이스 코드를 선택하여 LDPC 코드를 생성 할 수 있는 효과가 있다.
상술된 기술적 효과 외에 다른 기술적 효과들이 본 발명의 실시예들로부터 유추될 수 있다.
본 발명에 관한 이해를 돕기 위해 상세한 설명의 일부로 포함되고, 첨부된 도면들은 본 발명에 대한 다양한 실시예들을 제공한다. 또한, 첨부된 도면들은 상세한 설명과 함께 본 발명의 실시 형태들을 설명하기 위해 사용된다.
도 1은 일 예시에 따른 부호화 과정을 도시한 순서도이다.
도 2는 일 예시에 따른 운송 블록의 부호화 과정을 도시한 도면이다.
도 3은 일 예시에 따른 RSC (Recursive Systematic Convolutional) 부호화기를 도시한 도면이다.
도 4는 LTE 터보 부호화기(encoder)를 도시한 도면이다.
도 5는 RSC 부호화기에 따른 트렐리스(Trellis)의 일 예시를 도시한 도면이다.
도 6은 트렐리스 구조의 일 예시를 도시한 도면이다.
도 7은 일 예시에 따른 구조화된 패리티 체크 행렬을 도시한 도면이다.
도 8은 일 예시에 따른 모델 행렬(model matrix)을 도시한 도면이다.
도 9는 쉬프트 수에 따른 행렬의 변환을 설명하기 위한 도면이다.
도 10은 일 예시에 따른 LDPC 코드 복호화 방법을 도시한 순서도이다.
도 11은 일 예시에 따른 이분 그래프(bipartite graph)를 도시한 도면이다.
도 12는 본 발명의 일 실시예에 따른 LDPC 코드의 구조를 도시한 도면이다.
도 13은 일 예시에 따른 레이트 매칭 과정을 도시한 도면이다.
도 14은 본 발명의 일 실시예에 따른 베이스 코드 선택 방법을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시예에 따른 장치를 설명하기 위한 도면이다.
이하, 본 발명에 따른 바람직한 실시 형태를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 발명의 예시적인 실시형태를 설명하고자 하는 것이며, 본 발명이 실시될 수 있는 유일한 실시형태를 나타내고자 하는 것이 아니다.
이하의 상세한 설명은 본 발명의 완전한 이해를 제공하기 위해서 구체적 세부사항을 포함한다. 그러나, 당업자는 본 발명이 이러한 구체적 세부사항 없이도 실시될 수 있음을 안다. 몇몇 경우, 본 발명의 개념이 모호해지는 것을 피하기 위하여 공지의 구조 및 장치는 생략되거나, 각 구조 및 장치의 핵심기능을 중심으로 한 블록도 형식으로 도시된다.
이하의 기술은 CDMA(code division multiple access), FDMA(frequency division multiple access), TDMA(time division multiple access), OFDMA(orthogonal frequency division multiple access), SC-FDMA(single carrier frequency division multiple access) 등과 같은 다양한 무선 접속 시스템에 사용될 수 있다. CDMA는 UTRA(Universal Terrestrial Radio Access)나 CDMA2000과 같은 무선 기술(radio technology)로 구현될 수 있다. TDMA는 GSM(Global System for Mobile communications)/GPRS(General Packet Radio Service)/EDGE(Enhanced Data Rates for GSM Evolution)와 같은 무선 기술로 구현될 수 있다. OFDMA는 IEEE 802.11(Wi-Fi), IEEE 802.16(WiMAX), IEEE 802-20, E-UTRA(Evolved UTRA) 등과 같은 무선 기술로 구현될 수 있다. UTRA는 UMTS(Universal Mobile Telecommunications System)의 일부이다. 3GPP(3rd Generation Partnership Project) LTE(long term evolution)는 E-UTRA를 사용하는 E-UMTS(Evolved UMTS)의 일부로서 하향링크에서 OFDMA를 채용하고 상향링크에서 SC-FDMA를 채용한다. LTE-A(Advanced)는 3GPP LTE의 진화된 버전이다.
설명을 명확하게 하기 위해, 3GPP LTE/LTE-A를 위주로 기술하지만 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 이하의 설명에서 사용되는 특정(特定) 용어들은 본 발명의 이해를 돕기 위해서 제공된 것이며, 이러한 특정 용어의 사용은 본 발명의 기술적 사상을 벗어나지 않는 범위에서 다른 형태로 변경될 수 있다.
도 1은 일 예시에 따른 부호화 과정을 도시한 순서도이다.
LTE 통신 시스템에서 이용하는 터보 코드를 포함하는 많은 채널 코드들에 도 1과 같은 부호화 과정이 적용될 수 있다. 이하에서는, 설명의 편의를 위하여 LTE 통신 시스템의 표준 문서에 따른 용어에 기초하여 부호화 과정을 설명한다.
도 1의 예시에서, 송신단은 운송 블록(Transport Block, TB)을 생성(S101)할 수 있다. 또한, 송신단은 운송 블록에 운송 블록에 대한 CRC 비트를 추가(S102)된다. 또한, 송신단은 CRC 비트가 추가된 운송 블록으로부터 코드 블록을 생성(S103)할 수 있다. 예를 들어, 송신단은 인코더의 입력 크기에 기초하여 운송 블록을 코드 블록으로 분할(segmentation)할 수 있다. 또한, 송신단은 분할된 각각의 코드 블록에 대하여 CRC 비트를 추가(S104)할 수 있다. 이 경우, 예를 들어, 코드 블록 및 코드 블록 CRC 비트의 크기는 6144 비트로 구성될 수도 있다. 송신단은 코드 블록과 CRC 비트로 구성된 블록 각각에 대하여 부호화 및 변조(S105)를 수행할 수 있다. 예를 들어, 상술한 바와 같이, 터보 코딩이 적용될 수도 있다.
복호화 과정은 도 1의 부호화 과정의 역순으로 수행될 수 있다. 예를 들어, 수신단은 각 부호화기에 대응하는 복호화기(decoder)를 이용하여 각 코드 블록 단위로 복호화를 수행하고, 최종적으로 하나의 운송 블록을 구성하여, 운송 블록의 CRC 통과여부를 확인할 수 있다.
예를 들어, 입력 심볼의 크기는 MAC(Media Access Control) 계층으로부터의 운송 블록(transport block, TB)의 크기와는 상이할 수 있다. 운송 블록의 크기가 터보 코드의 최대 입력 심볼 크기보다 큰 경우에는, 운송 블록은 복수의 코드 블록(code block, CB)들로 분할 될 수 있다. LTE 통신 시스템의 표준에 따를 경우, 코드 블록의 크기는 6144 비트에서 CRC (Cyclic Redundancy Check) 비트를 감산한 것과 동일할 수도 있다. 터보 코드의 입력 심볼은 코드 블록과 CRC를 포함하는 데이터 또는 운송 블록 (예를 들어, 운송 블록은 6144 비트 미만) 과 CRC를 포함하는 데이터로 정의될 수도 있다. CRC 비트는 6144 비트에 비하여 매우 작은 값(예를 들어, 최대 24 비트)이다. 따라서, 이하의 설명에 있어서는, 다르게 정의되지 않는 한, 코드 블록은 코드 블록 자체 또는 코드 블록과 대응하는 CRC 비트를 지칭할 수 있으며, 운송 블록은 운송 블록 자체 또는 운송 블록과 대응하는 CRC 비트를 지칭할 수 있다.
도 2는 일 예시에 따른 운송 블록의 부호화 과정을 도시한 도면이다.
도 2는 도 1과 관련하여 상술한 부호화 과정에 대응하는 운송 블록(201)의 부호화 과정을 도시한다. 먼저, 운송 블록(201)에 운송 블록 CRC(202)가 추가된다. 운송 블록 CRC(202)는 복호 과정에서 운송 블록(201)의 확인을 위하여 이용될 수 있다. 그 후에 운송 블록(201) 및 운송 블록 CRC(202)는 3개의 코드 블록(203)들로 분할 된다. 본 실시예에서는 3 개의 코드 블록(203)들로 분할되었으나, 운송 블록(201)은 부호화기(205)의 입력 크기에 기초하여 복수의 코드블록들로 분할될 수 있다.
코드 블록(203) 각각에는 코드 블록 CRC(204)가 추가된다. 코드 블록 CRC(204)는 수신단에서 코드 블록(203)의 확인을 위하여 이용될 수 있다. 코드 블록(203)과 코드 블록 CRC(204)은 부호화기(205) 및 변조기(206)를 거쳐 부호화될 수 있다.
도 3은 일 예시에 따른 RSC (Recursive Systematic Convolutional) 부호화기를 도시한 도면이다.
도 3의 RSC 부호화기(300)는 터보 코딩에 이용될 수 있다. 도 3에서, m은 입력 데이터를 나타내며, C1은 시스테매틱(systematic) 비트열, C2는 부호화된(coded) 비트열을 나타낸다. 여기서, RSC 부호화기(300)는 1/2 코드율(code rate)을 갖는다.
RSC 부호화기(300)는 비재귀적(nonrecursive)-비-시스테매틱(non-systematic) 콘볼루셔널(convoluational) 부호화기의 입력에 부호화된 출력을 피드백함으로써 구성될 수 있다. 도 3의 실시예에서 부호화기(300)는 2개의 지연기(301, 302)들을 포함한다. 지연기(301, 302)의 값 D는 코딩 방식(coding scheme)에 따라서 결정될 수 있다. 지연기(301, 302)는 메모리 또는 쉬프트 레지스터(shift register)로 구성될 수 있다.
도 4는 LTE 터보 부호화기(encoder)를 도시한 도면이다.
LTE 터보 부호화기(400)의 코딩 방식(scheme)은 2개의 8-상태 요소 부호화기(410, 420)들(constituent encoders)과 하나의 터보 코드 내부 인버리버(internal interleaver)(430)를 갖는 병렬 연접 컨벌루션 코드(Parallel Concatenated Convolutional Code, PCCC)이다.
도 4에서, 터보 부호화기(400)은 제1 요소 부호화기(constituent encoder)(410), 제2 요소 부호화기(420), 및 터보 코드 내부 인터리버(internal interleaver)(430)로 구성된다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)는 8-상태(state) 요소 부호화기들이다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)는 각각 도 3의 RSC 부호화기와 유사한 구조로 구성된다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)는 각각 3개의 지연기(411, 412, 413, 421, 422, 423)를 포함한다.
도 4에서, D는 코딩 방식(coding scheme)에 따라서 결정되는 값이다. ck는 터보 부호화기(400)로의 입력이다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)로부터의 출력은 각각 zk와 z'k으로 표시된다(denoted). 터보 코드 내부 인터리버(430)로부터 출력되는 값은 c'k로 표시된다. 일반적으로, 지연기(411,412,413,421,42,423)는 입력된 값을 1 클록씩 지연시킬 수 있다. 그러나, 지연기(411,412,413,421,42,423)는 내부 설정에 따라 1 클록 이상 동안 입력된 값을 지연시키도록 구성될 수 있다. 지연기(411,412,413,421,42,423)는 쉬프트 레지스터(shift register)로 구성될 수 있으며, 기설정된 클록만큼 입력된 비트를 지연시킨 뒤 입력된 비트를 다음 지연기(411,412,413,421,42,423)로 출력하도록 구성될 수 있다.
터보 코드 내부 인터리버(430)는 무선 채널로의 신호 송신시 발생할 수 있는 버스트 오류(burst error)의 영향을 감소시킬 수 있다. 예를 들어, 터보 코드 내부 인터리버(430)는 QPP(Quadratic Polynomial Permutation) 인터리버일 수도 있다.
터보 코드는 고성능 순방향 오류 정정 (forward error correction, FEC) 코드로서, LTE 통신 시스템에서 이용되고 있다. 예를 들어, 터보 코드에 의하여 코딩된 데이터 블록은 3개의 서브블록들로 구성될 수도 있다. 하나의 서브블록은 m 비트의 페이로드(payload) 데이터에 대응할 수 있다. 다른 서브블록은, RSC(recursive systematic convolution) 코드를 이용하여 계산된, 페이로드에 대한 n/2 비트의 패리티(parity) 비트들로 구성될 수 있다. 또한, 나머지 서브 블록은 RSC 코드를 이용하여 계산된, 페이로드 데이터의 퍼뮤테이션(permutation)에 대한 n/2 비트의 패리티 비트들로 구성될 수 있다. 예를 들어, 상술한 퍼뮤테이션은 인터리버(interleaver)에 의하여 수행될 수 있다. 따라서, 페이로드와 함께 서로 상이한 패리티 비트의 2개의 서브블록들이 하나의 블록으로서 구성될 수 있다. 예를 들어, m이 n/2와 동일한 경우, 하나의 블록은 1/3의 부호율(code rate)을 갖는다.
제1 요소 부호화기(410)에서, 입력 ck가 부호화된 비트 zk에 도달하는 과정은 두 개의 경로로 구분될 수 있다. 두 개의 경로는 입력단으로부터 출력단으로 출력 피드백 없이 연결된 제1 경로와 입력단으로부터 다시 입력단으로 피드백되는 제2 경로이다.
제1 경로에서, 입력 ck, 지연기(411)을 거친 입력 ck, 및 지연기들(411, 412, 및 413)을 거친 입력 ck가 출력단에 인가된다. 제1 경로에 대한 입력단 출력단 사이의 관계는 다항식으로 표현될 수 있다. 제1 경로에 대한 다항식은 순방향 생성기 다항식(forward generator polynomial)으로 호칭되고, 하기의 수학식의 g1과 같이 표현될 수 있다.
[수학식 1]
Figure PCTKR2018000214-appb-I000002
한편, 제2 경로에서, 입력 ck, 지연기들(411 및 412)을 거친 입력 ck, 및 지연기들(411, 412, 및 413)을 거친 입력 ck가 입력단에 피드백된다. 제2 경로에 대한 다항식은 재귀적 생성기 다항식(recursive generator polynomial)으로 호칭되고, 하기의 수학식의 g0와 같이 표현될 수 있다.
[수학식 2]
Figure PCTKR2018000214-appb-I000003
상기 수학식 1 및 2에서, “+”는 배타적 논리합(exclusive OR, XOR)을 의미하며, 1은 입력이 0번의 지연을 거침을 의미한다. 또한, Dn은 입력이 n번의 지연을 거침을 의미한다.
도 5는 RSC 부호화기에 따른 트렐리스(Trellis)의 일 예시를 도시한 도면이다.
도 5는 도 3에 도시된 RSC 부호화기의 트렐리스의 구성을 도시한다. 도 5에서 Si는 i번째 입력 데이터의 상태(state)를 나타낸다. 도 5에서, 각 원은 각 노드를 나타낸다. 아울러, 각 노드들 사이에 이어진 선은 브랜치(branch)를 의미한다. 실선의 브랜치는 입력값 1에 대한 브랜치를, 점선의 브랜치는 입력값 0에 대한 브랜치를 의미한다. 브랜치 상의 값은 m/C1C2 (입력값/시스테매틱 비트, 부호화된 비트)로 표시된다. 또한, 인코더의 메모리의 개수에 지수적으로 비례하는 상태를 가질 수 있다. 예를 들어, 인코더가 a개의 메모리를 포함하는 경우, 2a개의 상태가 트렐리스에 포함될 수 있다.
트렐리스는 2개의 상태 사이에서 가능한 부호기의 상태 전이를 도시하는 상태 기계(state machine)이다. RSC 부호화기와 같은 컨볼루션 부호화기는 트렐리스 다이어그램(diagram)에 따라서 부호화를 수행할 수 있다. RSC 부호화기에 의하여 부호화된 코드워드는 트렐리스 구조에 기반한 알고리즘에 따라서 복호화될 수 있다. 예를 들어, 비터비(Viterbi) 또는 BCJR(Bahl, Cocke, Jelinek and Raviv) 알고리즘이 이용될 수 있다.
도 6은 트렐리스 구조의 일 예시를 도시한 도면이다.
도 6에서, n은 코드워드(codeword)의 길이를 나타낸다. 통상적으로, 추가적인 비트들을 입력 시퀀스 뒤에 추가함으로써, 트렐리스가 종료(terminated)될 수 있다. 일반적으로 0의 시퀀스로 구성된 시퀀스는 테일 비트(tail bit)로 호칭된다. 테일 비트는 트렐리스의 한 상태의 노드들이 0 값을 가지도록 하여 트렐리스를 종료시킨다.
도 6에서, 코드워드의 길이는 입력 데이터의 길이 k 및 테일 비트의 길이 t를 고려하여 결정될 수 있다. 예를 들어, 코드율이 R인 경우, 코드워드의 길이 n은 (k+t)/R의 값을 가질 수 있다. 일반적으로, 테일 비트의 길이 t는 부호화기의 모든 지연기(예를 들어, 메모리)를 리셋할 수 있는 길이로 결정될 수 있다. 예를 들어, 도 3의 RSC 부호화기는 총 2 비트의 테일 비트를 사용할 수 있다. 또한, 도 4와 같은 LTE 통신의 터보 부호화기는 3 비트의 테일 비트를 사용할 수 있다.
테일 비트는 입력 데이터의 길이에 비하여 상대적으로 짧은 길이를 갖는다. 상술한 바와 같이 코드워드의 길이는 테일 비트의 길이와 연관되기 때문에, 코드워드의 길이가 한정된 경우에 테일 비트로 인한 코드율 손실이 발생할 수 있다. 그러나, 테일 비트로 인한 코드율 손실에도 불구하고, 테일 비트를 이용한 트렐리스 종료가 널리 이용되고 있다. 계산의 복잡도가 낮고 오류 정정 성능이 우수하기 때문이다.
펑쳐링(puncturing) 코드는 코드워드 중 일부를 펑쳐링하는 방식이다. 펑쳐링 코드에서, 코드워드 중 일부가 펑쳐링됨으로써 일부 코드워드가 송신되지 않는다. 예를 들어, 테일 비트의 추가로 인한 코드율 손실을 감소시키기 위하여 펑쳐링 코드가 이용될 수 있다. 이 경우, 수신단은 입력 데이터의 길이 k와 테일 비트의 길이 t의 합에 대응하는 트렐리스를 이용하여 복호를 수행할 수 있다. 즉, 수신단은 펑쳐링되지 않은 코드워드를 수신한 것으로 가정하고 복호를 수행할 수 있다. 이 경우, 수신단은 펑쳐링된 비트(즉, 송신단에서 송신되지 않은 비트)에 대응하는 노드로부터의 브랜치에 대하여는 입력값이 없는 것으로 간주할 수 있다. 즉, 해당 노드의 브랜치들에 대하여 입력 데이터는 동일한 확률로 0 또는 1로 가정된다.
도 1과 관련하여 상술한 바와 같이, 코드블록에 대한 CRC가 코드블록에 추가된다. CRC는 송신하려는 데이터를 기설정된 체크값을 제수로 사용하여 나눈 후, 도출되는 나머지로서 결정될 수 있다. CRC는 일반적으로 송신 데이터의 끝에 추가될 수 있다. 수신단은 수신 데이터를 기설정된 체크 값으로 나눈 나머지를 CRC와 비교하거나, CRC를 포함한 전체 수신 데이터에 대하여 체크 값으로 나눈 나머지가 0인지를 판단할 수 있다.
운송 블록의 크기가 6144 비트인 경우, CRC의 크기는 최대 24 비트로 구성될 수 있다. 따라서, CRC 비트를 제외한 나머지 비트가 코드 블록의 크기로 결정된다.
수신단은 복호화를 각 코드블록 단위로 수행할 수 있다. 그 후, 수신단은 코드블록으로부터 운송블록을 구성하고, 운송블록에 대한 CRC를 확인함으로써 복호 성공 여부를 판단할 수 있다. 현재의 LTE 시스템에서, 코드블록 CRC는 빠른 복호화 종료(early decoding termination)를 위하여 이용된다. 예를 들어, 하나의 코드블록에 대한 CRC 체크가 실패하는 경우, 수신단은 나머지 코드블록들을 복호화하지 않고 NACK (Negative ACKnowledgement)을 송신단에 송신할 수 있다.
NACK이 수신되는 경우, 송신단은 송신 데이터의 적어도 일부를 재송신할 수 있다. 예를 들어, 송신단은 운송블록 또는 하나 이상의 코드 블록을 재송신할 수도 있다. 예를 들어, 운송블록 전체를 재송신하는 경우, 재송신을 위하여 무선 자원이 과다하게 소모될 수 있다. 또한, 예를 들어, 수신단에서 코드블록 CRC 실패로 인한 NACK이 발생하는 경우, 수신단은 CRC 실패가 발생한 코드블록의 정보(예를 들어, 코드블록의 인덱스)를 송신단에 송신할 수 있다. 또한, 송신단은 코드블록의 정보를 이용하여 CRC 실패가 발생한 코드블록만을 전송하여 무선 자원 효율을 증가시킬 수도 있다. 그러나, 코드블록의 개수가 증가되는 경우, 코드블록의 정보(예를 들어, 코드블록의 인덱스)를 피드백하기 위한 데이터 양이 증가하게 된다.
LTE 통신 시스템에서, 수신단은 ACK/NACK 신호를 이용하여 데이터 수신 성공 여부를 송신단에 알려줄 수 있다. FDD(Frequency Division Duplex)의 경우, i번째 서브프레임에서 수신된 데이터에 대한 ACK/NACK이 i+4번째 서브프레임에서 송신된다. i+4번째 서브프레임에서 NACK이 수신되는 경우, 재전송은 i+8번째 서브프레임에서 수행될 수 있다. 이는, 운송블록을 처리하기 위한 시간과 ACK/NACK 생성을 위한 시간을 고려한 것이다. 운송블록의 처리를 위한 채널 코드 처리가 많은 시간을 소요하기 때문이다. TDD(Time Division Duplex)의 경우, 운송블록의 처리와 ACK/NACK 생성을 위한 시간과 상향링크 서브프레임 할당(예를 들어, TDD 상향링크/하향링크 설정)에 기초하여 ACK/NACK 및 재전송 서브프레임이 결정될 수 있다. 또한, ACK/NACK 번들링(bundling) 및 멀티플렉싱이 이용될 수 있다.
상술한 바와 같이, 터보 코드는 일정 SNR을 넘어서면 더 이상의 오류율 개선이 미미하다. 터보 코드의 대안으로서, LDPC (Low-Density Parity-Check) 코드가 제안되고 있다. LDPC 코드는 선형 블록 코드(linear block code)로서, IEEE 802.11n, 802.11ac 및 디지털 비디오 브로드캐스팅(Digital Video Broadcasting, DVB)에서 이용된다. LDPC 코드는 생성 행렬(generation matrix)과 패리티 검사 행렬(parity check matrix)로 구성될 수 있다. LDPC 코드에서, 데이터는 메시지 비트들(message bits)과 생성 행렬에 대한 곱 연산을 통하여 부호화될 수 있다. 일반적으로 LDPC 코드를 이용하는 통신 표준에서는, 생성 행렬 대신에 패리티 검사 행렬이 이용될 수 있다. 예를 들어, 패리티 검사 행렬을 이용하여 데이터의 부호화가 수행될 수 있다.
선형 블록 코드는 생성행렬 G 또는 패리티 체크 행렬 H에 기초하여 생성될 수 있다. 선형 블록 코드는 모든 코드워드 c에 대하여, Hct가 0의 값을 갖도록 코드가 구성된다. LDPC 코드 또한, 다른 선형 블록 코드와 동일하게, 패리티 검사 행렬 H와 코드워드 c의 곱이 '0'이 되는지를 확인함으로써 수행될 수 있다. 예를 들어, 코드워드 c의 전치행렬과 패리티 검사 행렬에 대한 곱(즉, Hct)이 0인지를 판단함으로써 LDPC 코드의 복호화가 수행될 수 있다.
LDPC 코드에 있어서, 패리티 체크 행렬의 원소는 대부분 0으로 이루어지고, 0이 아닌 원소의 수는 코드의 길이에 비하여 적은 수를 가진다. 따라서, LDPC 부호는 확률에 기초한 반복적 복호가 가능하다. 초기에 제안된 LDPC 부호에서, 패리티 체크 행렬을 비체계적(non-systematic) 형태로 정의되고, 패리티 체크 행렬의 행(row)과 열(column)에 균일하게 적은 웨이트(weight)가 적용되었다. 웨이트는 행 또는 열에 포함된 1의 개수를 의미할 수 있다.
상술한 바와 같이, LDPC 코드의 패리티 체크 행렬 H 상에 0이 아닌 원소의 밀도가 낮다. 따라서, LDPC 코드는 낮은 복호 복잡도를 가지면서도 섀넌(Shannon)의 이론적 한계에 근접하는 성능을 갖는다. 이러한 LDPC 코드의 높은 오류 정정 성능과 낮은 복호 복잡도로 인하여, LDPC 코드는 고속 무선 통신에 적합한 특성을 갖는다.
구조화된(structured) LDPC 코드
상술한 바와 같이, LDPC 코드의 생성을 위하여 패리티 체크 행렬 H가 이용될 수 있다. H 행렬은 많은 0과 적은 수의 1을 포함한다. H 행렬의 크기는 105 비트 이상의 크기를 가질 수 있으며, H 행렬을 표현하기 위하여 많은 메모리가 소모될 수 있다.
도 7은 일 예시에 따른 구조화된 패리티 체크 행렬을 도시한 도면이다.
구조화된 LDPC 코드에서, H 행렬의 원소들은, 도 7에 도시된 바와 같이, 일정한 크기의 서브 블록(sub-block)들로 표현될 수 있다. 도 7에서, 행렬 H의 각각의 요소들은 하나의 서브블록을 나타낸다.
IEEE 802.16e 표준 문서에서는, 서브 블록을 하나의 정수 인덱스(index)로 표시함으로써, H 행렬을 표현하기 위한 메모리의 크기를 감소시킬 수 있다. 각각의 서브 블록은, 예를 들어, 일정한 크기의 퍼뮤테이션 행렬(permutation matrix)일 수도 있다.
도 8은 일 예시에 따른 모델 행렬(model matrix)을 도시한 도면이다.
예를 들어, IEEE 802.16e 표준 문서를 참조하면, 코드워드의 크기가 2304이고 부호율(code rate)이 2/3인 경우, LDPC 코드 부호화/복호화를 위하여 사용되는 모델 행렬은 도 8과 같다. 모델 행렬은 이하에서 설명되는 적어도 하나의 서브 블록으로 구성된 패리티 검사 행렬을 의미할 수 있다. 또한, 서브 블록은, 이하의 설명에 있어서, 쉬프트 수(shift number)로 지칭될 수 있다. 모델 행렬은 후술하는 방법에 기초하여 패리티 검사 행렬로 확장될 수 있다. 따라서, 특정한 모델 행렬에 기초한 부호화 및 복호화는 해당 모델 행렬의 확장으로부터 생성된 패리티 검사 행렬에 기초한 부호화 및 복호화를 의미한다.
도 8에서, 인덱스 '-1'은 기설정된 크기의 영 행렬(zero matrix)을 나타낸다. 또한, 인덱스 '0'은 기설정된 크기의 단위 행렬(identity matrix)을 나타낸다. '-1' 및 '0'을 제외한 양의 정수의 인덱스는 쉬프트 수를 나타낸다. 예를 들어, '1'의 인덱스로 표현되는 서브 블록은 단위 행렬으로부터 특정한 방향으로 1회 쉬프트된 행렬을 의미할 수 있다.
도 9는 쉬프트 수에 따른 행렬의 변환을 설명하기 위한 도면이다.
예를 들어, 도 9는 서브 블록의 크기가 4행 및 4열을 갖는 경우를 도시한다. 도 9에서, 서브 블록은 단위 행렬으로부터 우측으로 3회 쉬프트 된다. 이 경우, 구조화된 LDPC의 코드의 패리티 체크 행렬은 '3'의 정수 인덱스를 이용하여 서브 블록을 표시할 수 있다.
일반적으로, LDPC 코드의 부호화는 패리티 체크 행렬 H로부터 생성 행렬(Generation Matrix) G를 생성하고, 생성 행렬을 이용하여 정보 비트를 부호화함으로써 수행될 수 있다. 생성 행렬 G의 생성을 위하여, 패리티 체크 행렬 H에 대하여 가우스 소거(Gaussian Reduction)를 수행하여 [PT : I] 형태의 행렬을 구성한다. 정보 비트의 수가 k이고 부호화된 코드워드의 크기가 n인 경우, 행렬 P는 행의 개수가 k이고 열의 개수가 n-k인 행렬이고, I는 크기가 k인 단위 행렬이다.
패리티 체크 행렬 H가 [PT : I] 의 형태를 갖는 경우, 생성 행렬 G는 [I : PT]의 형태를 갖는다. 크기 k비트의 정보 비트가 부호화되는 경우, 부호화된 정보 비트는 1행 k열의 행렬 x로 표현될 수 있다. 이 경우, 코드워드 c는 xG이고, xG는 [x : xP]의 형태를 갖는다. 여기서, x는 정보 부분(또는 시스테매틱 부분(systematic part))을 나타내고, xP는 패리티 부분(parity part)을 나타낸다.
또한, 가우스 소거를 이용하지 않고, H 행렬을 특수한 구조로 설계함으로써, 행렬 G를 유도하지 않고 H 행렬로부터 직접 정보 비트를 부호화할 수도 있다. 상술한 H 행렬과 G 행렬의 구조로부터, 행렬 G와 행렬 H의 전치 행렬의 곱은 0의 값을 갖는다. 이러한 특징과 상술한 정보 비트와 코드워드 사이의 관계를 이용하면, 정보 비트의 뒤에 패리티 비트를 추가함으로써 코드워드가 획득될 수 있다.
도 10은 일 예시에 따른 LDPC 코드 복호화 방법을 도시한 순서도이다.
통신 시스템에서, 부호화된 데이터는 무선 채널을 통과하는 과정에서 잡음을 포함하게 된다. 따라서, 코드워드 c는 수신단에서 잡음을 포함하는 코드워드 c'으로 표현된다. 수신단은 수신신호에 대하여 역다중화 및 복조(demultiplexing and demodulation)를 수행(S1000)하고, 복호 파라미터들을 초기화(S1005)한다. 수신단은 체크 노드(check node)와 변수 노드(variable)를 갱신(S1010, S1015)하고, 신드롬 체크를 수행(S1020)한다. 즉, c'HT가 0인지를 확인함으로써, 복호화 절차가 종료될 수 있다. c'HT가 0인 경우, c'에서 처음 k개의 비트가 정보 비트x로 결정될 수 있다. 만약 c'HT가 0이 아닌 경우, 합곱(sum-product) 알고리즘 등의 복호화 기법에 기초하여 c'HT가 0을 만족하는 c'을 찾음으로써 정보 비트x가 복구될 수 있다.
도 11은 일 예시에 따른 이분 그래프(bipartite graph)를 도시한 도면이다.
도 11에서, 좌측의 노드들(v0, v1, …, v11)은 변수 노드(variable node)들을 나타내며, 우측의 노드들(c1, c2, …, c6)은 체크 노드들을 나타낸다. 도 11의 예시에서, 설명을 위하여 변수 노드 v0와 체크 노드 c1을 중심으로 이진 그래프가 도시되었다. 도 11의 이진 그래프의 연결선은 에지(edge)로 호칭될 수 있다. 도 11의 이진 그래프는 Hct로부터 생성될 수 있다. 따라서, 도 11에서, 변수 노드 v0로부터의 에지는 패리티 체크 행렬 H의 1열에 대응하고, 체크 노드 c1으로부터의 에지는 행렬 H의 1행에 대응한다.
상술한 바와 같이, 복호가 성공되기 위하여는, 패리티 체크 행렬H와 코드워드 행렬c의 전치행렬의 곱이 '0'값을 가져야 한다. 따라서, 하나의 체크 노드에 연결된 변수 노드들의 값이 0이어야 한다. 따라서, 도 11의 경우, 체크 노드 c1에 연결된 변수 노드들(v0, v1, v4, v6, v9, v11)의 값의 배타적 논리합(exclusive OR, XOR)의 값이 '0'이어야 한다. 신드롬 체크(syndrome check)는, 각 체크 노드에 연결된 변수 노드들의 값이 배타적 논리합의 값이 0인지를 확인하는 것을 의미한다.
QC (Quasi-Cyclic) LDPC 코드
이하에서, QC (Quasi-Cyclic) LDPC 코드에 대하여 설명한다.
LDPC 코드의 우수한 성능을 획득하기 위하여, 패리티 체크 행렬(또는 생성 행렬)이 임의적으로 구성될 수 있다. 또한, LDPC 코드의 성능은 블록의 길이가 증가함에 따라서 향상될 수 있다. 또한, 복호에 있어서, 최적(optimal) 복호 방법을 통하여 LDPC 코드의 성능이 향상될 수 있다. 그러나, 최적 복호의 복호 복잡성으로 인하여, LDPC 코드의 복호를 위하여 신뢰 전파(belief propagation) 알고리즘이 이용된다. 또한, 임의적으로 생성된 LDPC 코드의 패리티 체크 행렬은 우수한 성능을 가지나, 그 구현과 표현이 매우 복잡하다. 따라서, 상술한 바와 같은 구조화된 LDPC 코드가 널리 사용된다. 이러한 구조화된 LDPC 코드로서, QC LDPC 코드가 널리 사용된다.
QC-LDPC 코드는 Q×Q 크기를 갖는 0행렬과 Q×Q 크기를 갖는 순환순열 행렬(Circulant Permutation Matrix, CPM)으로 구성된다. 순환순열행렬은Pa는 Q×Q 크기의 단위 행렬(identity matrix)을 순환이동 값 a만큼 순환 이동시킨 형태(도 9 참조)를 갖는다. 예를 들어, 도 7에 도시된 바와 같이, 패리티 체크 행렬(H)은 (mb+1)×(nb+1) 개의 순환순열행렬들로 구성될 수 있다. 상술한 바와 같이, 순환이동 값 0은 단위 행렬을, -1은 0행렬을 나타낸다. 또한, 패리티 체크 행렬은, 도 8에 도시된 바와 같이, 순환이동 값들의 행렬로 표현될 수도 있다. 여기서 각각의 순환 이동의 값은 -1 이상 Q-1 이하의 값을 갖도록 설정될 수 있다. 도 8과 같이 순환이동의 값으로 구성된 행렬은 순환이동 행렬 또는 특성 행렬(characteristic matrix)으로 호칭될 수 있다.
도 12는 본 발명의 일 실시예에 따른 LDPC 코드의 구조를 도시한 도면이다.
이하의 실시예에 있어서, 다-에지(multi-edge) QC LDPC 코드가 이용될 수 있다. 예를 들어, 도 12에 도시된 바와 같이, 다-에지 QC LDPC 코드는 QC-IRS(Irregular Repeat Accumulation)와 유사한 고율 코드(high rate code)와 단일 패리티 체크 코드가 연접된 구조를 가질 수 있다. 예를 들어, 다-에지 QC-LDPC 코드의 패리티 체크 행렬(H)은 하기와 같은 형태로 정의될 수 있다.
[수학식 3]
Figure PCTKR2018000214-appb-I000004
위 수식에서, A는 QC-IRA와 유사한 구조를 갖는 고율 코드를 나타낸다. 0는 0 행렬을 나타낸다. 또한, C와 I는 단일(single) 패리티 체크 코드의 정보와 패리티를 각각 나타낸다. 도 12에서, 0은 단위 행렬을, -1은0 행렬을 나타낸다.
도 12에서 K는 인코딩 되는 정보(information)의 크기를 나타낸다. 또한, M1은 고율 코드 부분의 패리티를, M2는 단일 패러티 체크 코드 부분의 패리티 크기를 각각 나타낸다. P는 LDPC 코드에 적용되는 펑쳐링의 크기를 나타낸다.
이때 P의 크기는 LDPC 디코더가 수행 가능한 최대 반복 회수(iteration)을 고려해서 결정 될 수 있다. 본 발명의 몇몇 실시예에서 디코더의 최대 반복 회수는 50일 수 있으며, 이에 따른 P의 크기는 2Z 일 수 있다. 하지만 본 발명이 이러한 구성에 한정되는 것은 아니다. 또한, 도 12 상에서 고율 코드 부분(A)의 패리티 구조는 인코딩 방식을 고려하여 이중 대각선(dual-diagonal) 구조로 결정 될 수 있다.
원하는 크기의 QC LDPC 코드의 구성을 위하여, 리프팅(lifting) 동작이 수행될 수 있다. 리프팅은 기설정된 패리티 체크 행렬으로부터 원하는 크기의 패리티 체크 행렬을 획득하기 위하여 이용된다. 리프팅 크기를 변경함으로써 다양한 코드 길이가 지원될 수 있다. 예를 들어, 플로어(floor) 리프팅 또는 모듈로(modulo) 리프팅이 이용될 수 있다. 예를 들어, 모듈로 리프팅에 따른 패리티 체크 행렬은 하기의 수식과 같이 획득될 수 있다.
[수학식 4]
Figure PCTKR2018000214-appb-I000005
위 수학식에서, Q는 리프팅 크기를 나타낸다. 또한, aij는 기설정된 패리티 체크 행렬의 i행 j열의 쉬프트 값을 나타낸다 (도 8 참조). 또한, MOD Q는 Q값에 기초한 모듈로 연산을 나타낸다. 즉, 기설정된 패리티 체크 행렬의 순환 이동 행렬에서, 0행렬에 대응하는 값들은 유지되고, 나머지 순환 이동 값들에 대하여는 리프팅 크기 Q에 기초한 모듈로 연산이 수행된다. 따라서, 순환 이동 행렬의 쉬프트 값이 -1 이상 Q-1이하의 값들로 변환된다.
도 13은 일 예시에 따른 레이트 매칭 과정을 도시한 도면이다.
실질적으로 송신될 수 있는 데이터 비트의 길이는 이용가능한 물리 자원의 크기에 기초하여 결정될 수 있다. 따라서, 레이트 매칭을 통하여 이용가능한 물리 자원의 크기에 대응하는 부호율(code rate)을 갖는 코드워드가 생성될 수 있다. 예를 들어, 레이트 매칭을 위하여 쇼트닝(shortening) 기법 또는 펑쳐링(puncturing) 기법이 이용될 수 있다. 쇼트닝 기법은, 예를 들어, 코드워드의 정보 부분의 일부를 제거함으로써 수행될 수 있다. 정보 비트의 일부가 줄어들기 때문에, 쇼트닝 기법에 의하여 부호율이 감소될 수 있다. 펑쳐링 기법은, 예를 들어, 코드워드의 패리티의 적어도 일부를 펑쳐링함으로써 수행될 수 있다. 펑쳐링의 경우, 정보 비트의 비율이 증가하기 때문에 부호율이 증가될 수 있다. 따라서, 이론적으로, 쇼트닝과 펑쳐링의 조합을 통하여 임의의 부호율에 대응하는 코드워드가 생성될 수 있다.
쇼트닝 및 펑쳐링의 성능은 쇼트닝 또는 펑쳐링되는 비트의 순서에 따라 결정될 수도 있다. 그러나, QC LDPC 코드의 경우, Q×Q 단위 블록 내에서의 비트 펑쳐링의 순서는 성능에 영향을 주지 않는다. 따라서, 패리티 블록에 대한 리프팅 사이즈(Q) 단위의 인터리빙이 수행된 후, 펑쳐링은 패리티 비트의 마지막 부분으로부터 수행될 수 있다. 또한, 쇼트닝은 정보 비트의 마지막 부분으로부터 수행될 수 있다.
한편, 부호화된 LDPC 코드의 길이보다 물리 자원의 크기가 큰 경우, 반복기법을 통하여 레이트 매칭이 수행될 수 있다.
도 13을 참조하여, 먼저, 송신하고자 하는 정보 비트를 포함하는 정보 블록이 생성(S1301)된다. 코드 블록의 크기가 LDPC 정보부분의 길이보다 작은 경우, 부호화 전에 0 비트 정보가 정보 블록의 뒤에 추가될 수 있다. 도 13의 예시에서, 추후의 쇼트닝을 위하여, 정보 블록의 뒤에 0 비트 블록이 삽입(S1302)된다. 그 후, 정보 블록과 0 비트 블록에 대하여 LDPC 코드에 기초한 부호화를 수행함으로써 패리티 블록을 포함하는 코드워드가 생성(S1303)될 수 있다. 단계 S1303에서, 정보 블록과 0 비트 블록은 LDPC 코드의 정보 부분에 대응하고, 패리티 블록은 LDPC 코드의 패리티 부분에 대응할 수 있다.
상술한 바와 같이, 레이트 매칭을 위하여 쇼트닝 기법이 적용될 수 있다. 이 경우, 기삽입된 0 비트 블록이 제거(S1304)될 수 있다. 또한, 후술하는 펑쳐링을 위하여, 패리티 블록에 대하여 리프팅 사이즈 단위의 인터리빙(또는 퍼뮤테이션(permutation))이 수행될 수 있다. 또한, 레이트 매칭을 위하여, 패리티 블록의 마지막 부분이 펑쳐링될 수 있다 (S1305).
5G 무선랜 시스템은 최대 20Gbps부터 최소 수 십 bps까지의 전송율을 제공한다(LTE의 경우 40 bps까지 지원한다). 이처럼 5G 무선랜 시스템이 지원하는 전송 환경은 다양하다고 할 수 있다. 이처럼 다양한 환경에 대해 정보를 효율적으로 인코딩하기 위해서는 인코딩에 사용되는 LDPC 코드가 다양한 부호율을 지원해야 하나, 종래와 같이 하나의 LDPC 코드를 이용하여 정보를 인코딩하는 하는 경우, 다양한 통신 환경에 대한 대응이라는 측면에서 비효율적이라는 문제가 존재 한다.
본 발명에서는 이러한 다양한 통신 환경에 대한 효과적인 인코딩을 제공하기 위해, LDPC 코드가 여러 개(multiple)의 베이스 코드(Base code)를 사용하는 것을 제안한다.
본 발명에서 제안되는 몇몇 베이스 코드는 큰 전송 블록(large block)과 많은 양의 스루풋(throughput)에 유리한 베이스 코드이거나, 작은 전송 블록(small block), 짧은 지연 시간(latency)에 유리한 베이스 코드일 수 있다.
LDPC 코드는 터보 코드와 달리 부호율이 낮아질수록 처리 해야 하는 H 매트릭스의 행(row)이 증가한다는 문제가 있다. 예를 들어 LDPC 코드의 부호율이 8/9인 경우, 인코더가 처리 해야 하는 행의 개수가 6개라 한다면, 동일한 조건하에 부호율이 2/3으로 감소하는 경우에는, 인코더가 처리해야 하는 행이 18개로 증가하게 된다. 처리 해야 하는 행의 개수가 3배 증가함에 따라, 지연 시간 역시 3배 증가하게 된다.
본원 발명에서는 이러한 문제점을 극복하기 위해, 작은 전송 블록의 인코딩을 위한 별도의 짧은 코드(short code)를 도입하는 것을 제안한다. 이러한 다중 베이스 코드를 도입함에 따라, 디코딩 지연 시간과 전력 소모 측면에서 이점을 얻을 수 있다.
기지국과 단말 간에 전송되는 데이터 패킷은, 상기 데이터 패킷이 상향링크 또는 하향링크 중 어느 것을 통해 전송되는지에 따라 다른 특징을 가진다. 하향링크 전송의 경우, 상향링크 전송에 비해 상대적으로 높은 부호율을 가지기 때문에 큰 크기의 전송 블록이 대부분의 트래픽을 차지한다. 반면, 상향링크 전송의 경우, 상대적으로 작은 크기의 전송 블록이 대부분의 트래픽을 차지한다.
이러한 특징을 고려하여, 송신단의 인코더가 각각의 통신환경에 부합하는 LDPC 베이스 코드를 사용하여 정보를 인코딩하는 경우 지연 시간을 효과적으로 줄일 수 있다.
실시예 1-1
본원 발명이 제안하는 제 1 베이스 코드는 큰 코드 블록(large code block) 및 높은 스르풋(throughput) 용으로 제안 될 수 있으며, 제 2 베이스 코드는 작은 코드 블록(short code block) 및 짧은 지연 시간(low latency) 용으로 제안 될 수 있다. 아래의 표 1은 상기 제 1 베이스 코드와 상기 제 2 베이스 코드의 몇몇 파라미터를 제안한다. 다만 본 발명의 특징이 상기 표가 제안하는 파라미터에 의해 제한되는 것은 아니다.
[표 1]
Figure PCTKR2018000214-appb-I000006
상기 표에서 Mb는 각각의 베이스 코드의 패리티(parity) 크기를, Nb는 각각의 베이스 코드의 코드워드의 크기를 나타낸다. 또한, Pb는 각각의 베이스 코드의 펑쳐링 크기를 나타낸다. Kb,max는 각각의 베이스 코드의 열(column)의 수 중 최대값, Kb,min은 각각의 베이스 코드의 열(column)의 수 중 최소 값을 각각 나타 낸다.
리프팅 값의 종류는 최대 정보 쇼트닝을 고려하여 결정 될 수 있다. 이때 최대 쇼트닝의 양은 (Kb,max - Kb, min) * Z로 결정 될 수 있다. 리프팅 값의 종류가 많은 경우, 쇼트닝의 크기가 줄어들어 안정적인 성능 확보가 가능하지만, 구현복잡도가 증가되는 단점이 존재한다. 즉, 양자는 서로 트레이드 오프(trade-off)관계에 있다고 할 수 있다.
본 발명의 몇몇 실시예 중 제 1 베이스 코드의 경우 쇼트닝이 8Z를 넘지 않도록 리프팅 값이 설정될 수 있으며, 제 2 베이스 코드의 경우 쇼트닝이 4Z를 넘지 않도록 설정 될 수 있다. 상기와 같이 설정되는 경우, 다양한 코드 블록 크기에 대해 성능 편차를 최소화 할 수 있다.
아래의 표 2는 본 발명의 일 실시예에 따른 제 1 베이스 코드에 대한 몇몇 리프링 값들을 도시한다.
[표 2]
Figure PCTKR2018000214-appb-I000007
예를 들어 코드 블록의 크기가 6140으로 주어지는 경우, 리프팅 값으로 256을 선택 하여 2052 = 8192-6140(열 값은 32) 값을 쇼트닝 값으로 설정하는 것과 리프팅 값으로 192를 선택하여 4 = 6144-6140(열 값은 32) 값을 쇼트닝 값으로 설정하는 것이 고려 될 수 있다. 각각의 경우에 대해 장단점이 있으나, 2052 쇼트닝 값의 경우 쇼트닝의 따른 성능 열화가 발생 할 수 있다.
아래의 표 3은 본 발명의 다른 실시예에 따른 제 2 베이스 코드에 대한 몇몇 리프팅 값들을 도시한다. 다만 본 발명의 특징이 상기 표 2 및 표 3에 개시되어 있는 리프팅 값들에 의해 제한되는 것은 아니다.
[표 3]
Figure PCTKR2018000214-appb-I000008
실시예 1-2
본 발명이 제안하는 다른 실시예에 따른 제 1 베이스 코드와 제 2 베이스 코드는, LDPC코드로 입력되는 코드 블록 크기가 중첩되는 경우에 대해서 제안될 수 있다.
아래의 표 4 및 표 5는 본 발명의 다른 실시예에 따른 제 1 베이스 코드와 제 2 베이스 코드의 몇몇 파라미터를 도시한다.
[표 4]
Figure PCTKR2018000214-appb-I000009
아래의 표 6 및 표 7은 본 발명의 다른 실시예에 따른 제 1 베이스 코드 및 제 2 베이스 코드에 대한 몇몇 리프링 값들을 도시한다.
[표 5]
Figure PCTKR2018000214-appb-I000010
[표 6]
Figure PCTKR2018000214-appb-I000011
표 5와 표 6을 비교하면, 코드 블록의 크기가 504부터 2560인 경우에 대해서는 제 1 베이스 코드와 제 2 베이스 코드를 모두 적용할 수 있음을 알 수 있다. 이하에서는, 이처럼 코드 블록 크기에 따라 선택 가능한 베이스 코드가 중첩되는 경우(각각의 베이스 코드가 지원 가능한 코드 블록 크기가 중첩되는 경우), LDPC 코드가 베이스 코드를 선택하는 방법을 제안한다. 베이스 코드를 선택하는 방법에 대해서는 아래에서 자세히 설명한다. 이와는 별도로 단말의 상황 또는 수용 능력(capacity)에 따라 베이스 코드를 선택적으로 선택하는 것도 가능하다.
각각의 베이스 코드에서 사용될 수 있는 복수의 리프팅 값을 선택하는 방법에 대해서 보다 자세하게 설명한다. 먼저 베이스 코드가 지원 할 수 있는 가장 큰 리프팅 값 Zmax를 선정한 뒤, 순차적으로 작은 리프팅 값을 선정 할 수 있다. 이후 베이스 코드가 지원 가능한 최대 쇼트닝 양을 고려하여 Kb, min을 선정 할 수 있다. 상기 제 1 베이스 코드의 예시는 Zmax = 256, Kb,min = 24로 선정된 경우를 도시한다.
이후 다음의 수식에 부합하는 i번째 Z 값을 해당 베이스 코드의 리프팅 값으로 선정 할 수 있다.
[수학식 5]
(Kb,min+1) * Z(i-1) > (Kb,max) * Z(i) >= (Kb,min)*Z(i-1),
Z(0)=Zmax, i=1,2,...,n
상기 수식에서 n은 지원하고자 하는 최소 리프팅 값까지 증가시킨 i 값을 의미한다.
이 외에, 베이스 코드가 지원하는 복수의 리프팅 값은 다음의 수식에 따라 결정 될 수도 있다.
[수학식 6]
Z(i) = ceil( Z(i-1)* Kb,min / Kb,max )
상기 수식에서 ceil(a)은 a를 올림하는 수식을 나타낸다.
실시예 1-3
이하에서는 복수의 리프팅 값 또는 리프팅 세트를 선정하는 다른 실시예에 대해서 설명한다. 베이스 코드에서 사용할 수 있는 복수의 리프팅 값은 A*2^B의 형태가 되도록 선택 될 수 있다.
아래의 표 7은 본 발명의 다른 실시예에 따라, LDPC 코드의 베이스 코드가 사용할 수 있는 복수의 리프팅 값을 도시한다.
[표 7]
Figure PCTKR2018000214-appb-I000012
아래의 표 8은 본 발명의 다른 실시예에 따른 제 1 베이스 코드 및 제 2 베이스 코드의 몇몇 파라미터를 도시한다.
[표 8]
Figure PCTKR2018000214-appb-I000013
실시예 2-1
이하에서는, 본 발명의 일 실시예에 따라, 다중 LDPC 코드가 LDPC 코드에서 베이스 코드와 리프팅 값이 선택되는 방법에 대해서 설명한다.
상술한바와 같이, 채널 코딩 상에서, 운송 블록의 크기 (transport block size : TBS)가 주어지는 경우, 송신단은 인코더의 입력 크기에 기초하여 운송 블록을 코드 블록으로 분할 할 수 있다. 이때 얻어진 코드 블록의 크기 (code block size : CBS)에 맞는 인코딩이 수행되기 위해서, 상술한 H 매트릭스가 결정되어야 한다. H 매트릭스의 결정을 위해 송신단은 베이스 코드와 리프팅 값을 설정해야 한다.
이하에서는 상술한 실시예 1-1 내지 1-3의 상황에서 송신단이 베이스 코드와 리프팅 값을 선택하는 방법에 대해서 설명한다.
실시예 1-1과 같이 송신단이 생성한 코드 블록의 크기가 상기 제 1 베이스 코드가 지원 가능한 코드 블록 크기 및 상기 제 2 베이스 코드가 지원 가능한 코드 블록 크기에 걸쳐 중첩되지 않는 경우, 송신단은 기 설정된 코드 블록의 크기에 기준하여 베이스 코드를 선택할 수 있다. 표 2 및 표 3을 참고하면, 코드 블록의 크기가 2040을 초과하는 경우 송신단은 제 1 베이스 코드를 선택하고, 그렇지 않은 경우(코드 블록의 크기가 2040 이하인 경우), 송신단은 제 2 베이스 코드를 선택 할 수 있다. 다만 본 발명의 특징이 이러한 수치에 한정되는 것은 아니다.
도 14은 본 발명의 일 실시예에 따른 베이스 코드 선택 방법을 설명하기 위한 도면이다.
도 14는 실시예 1-2와 같이, 송신단이 생성한 코드 블록의 크기가 상기 제 1 베이스 코드가 지원 가능한 코드 블록 크기 및 상기 제 2 베이스 코드가 지원 가능한 코드 블록 크기에 걸쳐 중첩되는 경우, 주어지는 부호율 및 코드 블록의 크기에 따라 베이스 코드를 선택하는 방법을 도시한다.
도 14에서 r1max 및 r1 min은 각각 제 1 베이스 코드가 제공 할 수 있는 최고 부호율과 최소 부호율을 나타낸다. r2max와 r2min는 각각 제 2 베이스 코드가 제공 할 수 있는 최고 부호율과 최소 부호율을 나타낸다.
또한, 도 14에서 L1max 및 L1min은 각각 제 1 베이스 코드가 제공 할 수 있는 최대 코드 블록 크기 및 최소 코드 블록 크기를 나타낸다. 마찬가지로 L2max 및 L2min은 제 2 베이스 코드가 제공 할 수 있는 최대 코드 블록 크기 및 최소 코드 블록 크기를 나타낸다.
실시예 1-2의 경우를 예를 들면, L1max = 8192, L2max = 2560, L1min=504, L2min=36일 수 있다. 그러나 본 발명의 기술적 사상이 이러한 수치에 한정되는 것은 아니다.
도 14에 도시되어 있는 그래프에 따라, 송신단이 생성한 코드 블록이 가로 실선 영역에 위치하는 경우, 송신단은 제 1 베이스 코드를 선택하여 인코딩을 수행 할 수 있다. 마찬가지로, 송신단이 생성한 코드 블록이 가로 점선 영역에 위치하는 경우, 송신단은 제 2 베이스 코드를 선택하여 인코딩을 수행 할 수 있다.
송신단이 생성한 코드블록의 특성이 대각선 실선 영역에 위치하는 경우, 즉, 코드 블록의 크기 및 부호율이 가 제 1 베이스 코드 및 제 2 베이스 코드를 걸쳐 중첩되는 경우, 송신단가 베이스 코드를 선택하는 방법이 문제 될 수 있다. 본원발명은 이러한 경우, 송신단가 제 2 베이스 코드를 선택하는 방법을 제안한다.
구체적으로, 송신단는 인코딩 대상 정보에 대하여, 주어지는 MCS(Modulation and Coding Scheme)와 RB (resource block)로부터 운송 블록의 크기(TBS)를 결정 할 수 있다. 이후 송신단은 코드 블록 분할(Code block segmentation)을 통해와 코드 블록의 크기 (k)와 부호율(r)을 얻을 수 있다. 이후 송신기는 아래의 표 9에 따라 주어지는 조건절 또는 코드의 해석을 통해 최종적인 베이스 코드를 선택 할 수 있다.
[표 9]
Figure PCTKR2018000214-appb-I000014
즉, 송신단은 부호율(r)이 기설정 된 부호율(r2max) 보다 크거나, 코드 블록의 크기(k)가 기설정 된 코드 블록 크기(L2max)보다 큰 경우, LDPC 코드의 베이스 코드로서 제 1` 베이스 코드를 선택 할 수 있으며, 그 외의 경우에는 제 2 베이스 코드를 선택 할 수 있다.
원칙적으로 제 2 베이스 코드가 지원 가능한 MCS로 결정되는 경우 송신단은 제 1 베이스 코드 보다는 제 2 베이스 코드에 우선 순위를 두어 베이스 코드를 선택 할 수 있다. 하지만 본원발명의 특징이 이러한 구성에 한정되는 것은 아니다.
단말에 대한 별도의 시그널링을 통해 LDPC코드가 사용하는 베이스 코드가 설정될 수도 있으며, 단말의 수용 능력(capability)에 따라서도 베이스 코드가 선택 될 수 있다.
송신단에 의해 베이스 코드가 선택되는 경우, 송신단은 다음의 수식에 따라 리프팅 값(Z)을 선택 할 수 있다.
[수학식 7]
Figure PCTKR2018000214-appb-I000015
상기 수학식 7의 우측 항에서 등호가 포함되지 않는 것이 바람직하다. 등호가 포함되는 경우 선택 가능한 리프팅 값이 2가지가 생기는 문제점이 발생 할 수 있다.
실시예 2-2
본 발명의 또 다른 실시예에 따르면, 베이스 코드를 선정함에 있어서, 제 2 베이스 코드의 기준 부호율보다 큰 부호율을 가지는 코드 블록에 대해서도, 송신단이 제 2 베이스 코드를 선택하도록 설정 될 수 있다. 이 경우, 제 2 베이스 코드는 패러티 펑쳐링(parity puncturing)을 통해 기준 부호율보다(실시예 1-2에 따르면 0.71) 높은 부호율을 지원 할 수 있다. 예를 들어, 패리티의 5열까지 사용할 수 있는 경우, 부호율은 약 10/15(0.77) 일 수 있다.
이러한 실시예에 따라, 송신단은 코드 블록의 크기가 L2max보다 작고, 부호율이 기존 기준 부호율보다 더 큰 값인 rp(이 때 rp > r2max) 보다 작은 값을 가지는 경우 제 2 베이스 코드를 선택하여 LDPC 코딩을 수행 할 수 있다
실시예 1-2에서, 송신단은 코드 블록의 크기가 2560보다 작고, 부호율이 0.77보다 작은 경우, 제 2 베이스 코드를 선택하여 LDPC 코딩이 수행되도록 설정 될 수 있다. 이 경우, 송신단은 기존 부호율에 비해 더 큰 리프팅 값을 사용 할 수 있으므로, 지연 시간 측면에서 이득을 얻을 수 있다. 이 경우 성능 개선을 위해 M1 패리티 변환 치환(permutation)이 요구 될 수 있다.
실시예 3
도 15는 본 발명의 일 실시예에 따른 장치를 설명하기 위한 도면이다.
도 15을 참조하여, 본 발명에 따른 기지국 장치(10)는, 수신 모듈(11), 송신모듈(12), 프로세서(13), 메모리(14) 및 복수개의 안테나(15)를 포함할 수 있다. 송신 모듈(12)은 외부 장치(예를 들어, 단말)로의 각종 신호, 데이터 및 정보를 전송할 수 있다. 수신 모듈(11)은 외부 장치(예를 들어, 단말)로부터의 각종 신호, 데이터 및 정보를 수신할 수 있다. 수신 모듈(11)과 송신 모듈(12)은 트랜시버(transceiver)로서 호칭될 수 있다. 프로세서(13)는 기지국 장치(10) 전반의 동작을 제어할 수 있다. 복수개의 안테나(15)는 예를 들어 2-차원 안테나 배치에 따라서 구성될 수 있다.
본 발명의 일례에 따른 기지국 장치(10)의 프로세서(13)는, 본 발명에서 제안하는 예시들에 따라서 채널상태정보를 수신하도록 구성될 수 있다. 기지국 장치(10)의 프로세서(13)는 그 외에도 기지국 장치(10)가 수신한 정보, 외부로 전송할 정보 등을 연산 처리하는 기능을 수행하며, 메모리(14)는 연산 처리된 정보 등을 소정시간 동안 저장할 수 있으며, 버퍼(미도시) 등의 구성요소로 대체될 수 있다.
도 15을 참조하여, 본 발명에 따른 단말 장치(20)는, 수신 모듈(21), 송신 모듈(22), 프로세서(23), 메모리(24) 및 복수개의 안테나(25)를 포함할 수 있다. 복수개의 안테나(25)는 MIMO 송수신을 지원하는 단말 장치를 의미한다. 송신 모듈(22)은 외부 장치(예를 들어, 기지국)로의 각종 신호, 데이터 및 정보를 전송할 수 있다. 수신 모듈(21)은 외부 장치(예를 들어, 기지국)로부터의 각종 신호, 데이터 및 정보를 수신할 수 있다. 수신 모듈(21)과 송신 모듈(22)은 트랜시버(transceiver)로서 호칭될 수 있다. 프로세서(23)는 단말 장치(20) 전반의 동작을 제어할 수 있다.
본 발명의 일례에 따른 단말 장치(20)의 프로세서(23)는, 본 발명에서 제안하는 예시들에 따라서 채널상태정보를 송신하도록 구성될 수 있다. 단말 장치(20)의 프로세서(23)는 그 외에도 단말 장치(20)가 수신한 정보, 외부로 전송할 정보 등을 연산 처리하는 기능을 수행하며, 메모리(24)는 연산 처리된 정보 등을 소정시간 동안 저장할 수 있으며, 버퍼(미도시) 등의 구성요소로 대체될 수 있다.
위와 같은 단말 장치(10)의 구체적인 구성은, 전술한 본 발명의 다양한 실시예에서 설명한 사항들이 독립적으로 적용되거나 또는 2 이상의 실시예가 동시에 적용되도록 구현될 수 있으며, 중복되는 내용은 명확성을 위하여 설명을 생략한다.
또한, 본 발명의 다양한 실시예들을 설명함에 있어서, 하향링크 전송 주체(entity) 또는 상향링크 수신 주체는 주로 기지국을 예로 들어 설명하였고, 하향링크 수신 주체 또는 상향링크 전송 주체는 주로 단말을 예로 들어 설명하지만, 본 발명의 범위가 이에 제한되는 것은 아니다. 예를 들어, 상기 기지국에 대한 설명은 셀, 안테나 포트, 안테나 포트 그룹, RRH, 전송 포인트, 수신 포인트, 액세스 포인트, 중계기 등이 단말로의 하향링크 전송 주체가 되거나 단말로부터의 상향링크 수신 주체가 되는 경우에 동일하게 적용될 수 있다. 또한, 중계기가 단말로의 하향링크 전송 주체가 되거나 단말로부터의 상향링크 수신 주체가 되는 경우, 또는 중계기가 기지국으로의 상향링크 전송 주체가 되거나 기지국으로부터의 하향링크 수신 주체가 되는 경우에도 본 발명의 다양한 실시예를 통하여 설명한 본 발명의 원리가 동일하게 적용될 수도 있다.
상술한 본 발명의 실시예들은 다양한 수단을 통해 구현될 수 있다. 예를 들어, 본 발명의 실시예들은 하드웨어, 펌웨어(firmware), 소프트웨어 또는 그것들의 결합 등에 의해 구현될 수 있다.
하드웨어에 의한 구현의 경우, 본 발명의 실시예들에 따른 방법은 하나 또는 그 이상의 ASICs(Application Specific Integrated Circuits), DSPs(Digital Signal Processors), DSPDs(Digital Signal Processing Devices), PLDs(Programmable Logic Devices), FPGAs(Field Programmable Gate Arrays), 프로세서, 컨트롤러, 마이크로 컨트롤러, 마이크로 프로세서 등에 의해 구현될 수 있다.
펌웨어나 소프트웨어에 의한 구현의 경우, 본 발명의 실시예들에 따른 방법은 이상에서 설명된 기능 또는 동작들을 수행하는 모듈, 절차 또는 함수 등의 형태로 구현될 수 있다. 소프트웨어 코드는 메모리 유닛에 저장되어 프로세서에 의해 구동될 수 있다. 상기 메모리 유닛은 상기 프로세서 내부 또는 외부에 위치하여, 이미 공지된 다양한 수단에 의해 상기 프로세서와 데이터를 주고 받을 수 있다.
이상에서 설명된 실시예들은 본 발명의 구성요소들과 특징들이 소정 형태로 결합된 것들이다. 각 구성요소 또는 특징은 별도의 명시적 언급이 없는 한 선택적인 것으로 고려되어야 한다. 각 구성요소 또는 특징은 다른 구성요소나 특징과 결합되지 않은 형태로 실시될 수 있다. 또한, 일부 구성요소들 및/또는 특징들을 결합하여 본 발명의 실시예를 구성하는 것도 가능하다. 본 발명의 실시예들에서 설명되는 동작들의 순서는 변경될 수 있다. 어느 실시예의 일부 구성이나 특징은 다른 실시예에 포함될 수 있고, 또는 다른 실시예의 대응하는 구성 또는 특징과 교체될 수 있다. 특허청구범위에서 명시적인 인용 관계가 있지 않은 청구항들을 결합하여 실시예를 구성하거나 출원 후의 보정에 의해 새로운 청구항으로 포함시킬 수 있음은 자명하다.
본 발명은 본 발명의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 통상의 기술자에게 자명하다. 따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.
본 발명의 실시예들은 다양한 무선접속 시스템 및 방송 통신 시스템에 적용될 수 있다. 다양한 무선접속 시스템들의 일례로서, 3GPP(3rd Generation Partnership Project), 3GPP2 및/또는 IEEE 802.xx (Institute of Electrical and Electronic Engineers 802) 시스템 등이 있다. 본 발명의 실시예들은 상기 다양한 무선접속 시스템뿐 아니라, 상기 다양한 무선접속 시스템을 응용한 모든 기술 분야에 적용될 수 있다.

Claims (11)

  1. 다중 베이스 코드(Base code)를 지원하는 LDPC (Quasi-Cyclic Low-Density Parity-Check) 코드의 인코딩 방법에 있어서,
    패리티 체크 행렬 생성을 위한 베이스 코드를 제 1 베이스 코드와 제 2 베이스 코드 중에서 선택하는 단계;
    상기 패리티 체크 행렬 생성을 위한 리프팅 값(lifting value)을 복수의 리프팅 값으로부터 선택하는 단계; 및
    상기 선택된 베이스 코드와 상기 리프팅 값을 이용하여 상기 패리티 체크 행렬을 생성하는 단계를 포함하되,
    상기 베이스 코드는 코드 블록 사이즈(Code block size) 및 부호율(Code rate)에 기반하여 결정되고,
    상기 리프팅 값은 상기 베이스 코드의 파라미터와 상기 코드 블록 사이즈에 기반하여 결정되는,
    LDPC 코드의 인코딩 방법.
  2. 제 1항에 있어서,
    상기 코드 블록 사이즈가 기 설정된 코드 블록 사이즈보다 큰 경우, 상기 베이스 코드는 상기 제 1 베이스 코드로 선택되고,
    상기 코드 블록 사이즈가 상기 기 설정된 코드 블록 사이즈 보다 작은 경우, 상기 베이스 코드는 상기 제 2 베이스 코드로 선택되는,
    LDPC 코드의 인코딩 방법.
  3. 제 1항에 있어서,
    상기 제 1 베이스 코드가 지원하는 코드 블록 사이즈와 상기 제 2 베이스 코드가 지원하는 코드 블록 사이즈가 중첩되는 경우,
    상기 코드 블록 사이즈가 기 설정된 코드 블록 사이즈보다 크거나, 상기 부호율이 기 설정된 부호율 보다 큰 경우 상기 베이스 코드는 상기 제 1 베이스 코드로 선택되고,
    상기 코드 블록 사이즈가 상기 기 설정된 코드 블록 사이즈 보다 작고, 상기 부호율이 상기 기 설정된 부호율 보다 작은 경우, 상기 베이스 코드는 상기 제 2 베이스 코드로 선택되는,
    LDPC 코드의 인코딩 방법.
  4. 제 2항에 있어서,
    상기 기설정된 코드 블록 사이즈는 상기제 2 베이스 코드의 최대 코드 블록 인,
    LDPC 코드의 인코딩 방법.
  5. 제 3항에 있어서,
    상기 기설정된 코드 블록 사이즈는 상기제 2 베이스 코드의 최대 코드 블록 이즈이고,
    상기 기 설정된 부호율은 상기 제 2 베이스 코드의 최대 부호율인,
    LDPC 코드의 인코딩 방법.
  6. 제 1항에 있어서,
    상기 베이스 코드의 파라미터와 상기 복수의 리프팅 값은 상기 베이스 코드의 최대 쇼트닝(shortening) 값을 고려하여 결정되는,
    LDPC 코드의 인코딩 방법.
  7. 제 6항에 있어서,
    상기 최대 쇼트닝 값은 상기 리프팅 값의 8배 또는 4배를 넘지 않도록 설정되는
    LDPC 코드의 인코딩 방법.
  8. 제 1항에 있어서,
    상기 리프팅 값은
    수학식
    Figure PCTKR2018000214-appb-I000016
    를 만족하는 최소 Z 값으로 결정되며,
    상기 K는 코드 블록 사이즈이고, 상기 Kb,max는 상기 베이스 코드의 최대 정보 비트 시퀀스의 크기이며, 상기 Kb,min은 상기 베이스 코드의 최소 정보 비트 시퀀스의 크기인,
    LDPC 코드의 인코딩 방법.
  9. 제 1항에 있어서,
    상기 제 1 베이스 코드 또는 상기 제 2 베이스 코드 중 상기 베이스 코드로 선택된 베이스 코드에 대한 정보를 단말로 전송하는 단계를 더 포함하는,
    LDPC 코드의 인코딩 방법.
  10. 제 3항에 있어서,
    상기 제 2 베이스 코드가 상기 기 설정된 부호율 보다 더 큰 부호율을 지원하는 경우,
    상기 코드 블록 사이즈가 상기 기 설정된 코드 블록 사이즈 보다 작고, 상기 부호율이 상기 기 설정된 부호율 보다 큰 부호율 보다 작은 경우, 상기 베이스 코드는 상기 제 2 베이스 코드로 선택되는,
    LDPC 코드의 인코딩 방법.
  11. 다중 베이스 코드(Base code)를 지원하는 LDPC (Quasi-Cyclic Low-Density Parity-Check) 코드를 인코딩하는 장치에 있어서,
    송수신기; 및
    프로세서를 포함하고,
    상기 프로세서는,
    패리티 체크 행렬 생성을 위한 베이스 코드를 제 1 베이스 코드와 제 2 베이스 코드 중에서 선택하고,
    상기 패리티 체크 행렬 생성을 위한 리프팅 값(lifting value)을 복수의 리프팅 값으로부터 선택하고,
    상기 선택된 베이스 코드와 상기 리프팅 값을 이용하여 상기 패리티 체크 행렬을 생성하되,
    상기 베이스 코드는 코드 블록 사이즈(Code block size) 및 부호율(Code rate)에 기반하여 선택되고,
    상기 리프팅 값은 상기 베이스 코드의 파라미터와 상기 코드 블록 사이즈에 기반하여 선택되는,
    LDPC 인코딩 장치.
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