WO2018061782A1 - 高周波フロントエンド回路及び通信装置 - Google Patents
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Definitions
- the present invention relates to a high-frequency front-end circuit and a communication device having a plurality of filters.
- a configuration including a switch circuit that selectively connects a plurality of filters to an antenna terminal is known as a filter module including a plurality of filters that support multiband (see, for example, Patent Document 1).
- a filter module for example, an impedance matching circuit is provided between one switch circuit and a plurality of filters connected to the one switch circuit.
- the number of filters selected by the switch circuit is 2 or more, such as when performing CA (Carrier Aggregation) that simultaneously transmits or receives high-frequency signals in a plurality of frequency bands using the conventional configuration described above.
- CA Carrier Aggregation
- the following problems may occur. That is, in the case of non-CA (non-Carrier Aggregation), the number of filters selected by the switch circuit is changed compared to when the number of filters selected by the switch circuit is 1. Impedance shifts.
- impedance matching by the impedance matching circuit becomes difficult, leading to an increase in loss.
- an object of the present invention is to provide a high-frequency front-end circuit and a communication device that can be reduced in size and reduced in loss.
- a high-frequency front-end circuit includes a common terminal connected to an input / output terminal, and a switch having a plurality of selection terminals selectively connected to the common terminal.
- a second impedance filter, and a first impedance element wherein the switch circuit switches between connection and disconnection between the common terminal and the first selection terminal by turning on and off; A first sub-switch that switches between connection and non-connection of the first selection terminal and the ground by exclusive on and off of one main switch; and 1 ON and OFF, which are not restricted by ON and OFF of the main switch, exclusive ON and OFF of the second main switch that switches connection and disconnection between the common terminal and the second selection terminal and the second main switch A first connection configuration in which only one of the first main switch and the second main switch is turned on, the second sub switch switching between connection and non-connection of the second selection terminal and the ground by turning off. And the second connection mode in which both the first main switch and the second main switch are turned on, and the first impedance element is on a path connecting the first selection terminal and the first filter. And a node on a path connecting the second selection terminal and the second filter.
- the first impedance element when the switch circuit is in the first connection configuration in which only one of the first main switch and the second main switch is turned on, the first impedance element is configured to switch one of the first sub switch and the second sub switch. To be connected to the ground. Therefore, at this time, the first impedance element acts as an impedance element of the impedance matching circuit.
- the switch circuit has a second connection configuration in which both the first main switch and the second main switch are turned on, both ends of the first impedance element are connected via the first main switch and the second main switch. It will be short-circuited. For this reason, the first impedance element does not act at this time.
- the impedance matching circuit can be changed according to the connection form of the switch circuit without adding an impedance element serving as an impedance matching circuit, so that the size and the loss can be reduced. it can.
- the switch circuit includes a first connection form in which only one of the first main switch and the second main switch is turned on, and a first connection form in which both the first main switch and the second main switch are turned on. 2 connection forms are switched, and the first impedance element is a standardized impedance of the impedance of the input / output terminal only when the switch circuit is the first connection form among the first connection form and the second connection form. You may decide to match.
- the presence / absence of matching by the first impedance element is switched between the first connection form and the second connection form, so that one impedance element (first impedance element) is equivalent to two impedance matching circuits. become. Therefore, since the number of elements constituting the impedance matching circuit can be reduced, the size can be reduced.
- the high-frequency front-end circuit further includes a second impedance element that connects the common terminal and the ground, and only one of the first main switch and the second main switch is turned on in the switch circuit.
- a parallel circuit of the first impedance element and the second impedance element matches the impedance of the input / output terminal with a standardized impedance
- the first main switch and the second impedance in the switch circuit In the second connection configuration in which both of the main switches are turned on, only the second impedance element of the first impedance element and the second impedance element matches the impedance of the input / output terminal with the reference impedance. You may decide to make it.
- the switch circuit when the switch circuit is in the first connection form, the impedance of the input / output terminal is matched with the standardized impedance by the impedance matching circuit configured by the parallel circuit of the first impedance element and the second impedance element, and the switch
- the impedance of the input / output terminal can be matched with the standardized impedance by the impedance matching circuit configured by the second impedance element. For this reason, even when the switch circuit is in either the first connection form or the second connection form, the loss can be reduced.
- the first filter and the second filter may be elastic wave filters having elastic wave resonators.
- the first impedance element may be a capacitor
- the second impedance element may be an inductor
- the elastic wave filters constituting the first filter and the second filter often have capacitive capacitance due to their structure. For this reason, by using a capacitor as the first impedance element and using an inductor as the second impedance element, the impedance of the input / output terminal is made the standardized impedance regardless of whether the switch circuit is in the first connection form or the second connection form. Since they can be matched, the loss can be reduced. That is, according to this aspect, it is possible to realize a high-frequency front-end circuit with low loss and high selectivity while achieving downsizing.
- the high-frequency front end circuit further includes a third impedance element that connects the first selection terminal and the ground, and when the switch circuit is in the first connection configuration in which only the first main switch is turned on, A parallel circuit of one impedance element, the second impedance element, and the third impedance element matches the impedance of the input / output terminal with the reference impedance, and the switch circuit turns on only the second main switch.
- the first impedance element and the second impedance element When the column circuit matches the impedance of the input / output terminal with the normalized impedance, and the switch circuit is in the second connection form, a parallel circuit of the second impedance element and the third impedance element is the input / output
- the terminal impedance may be matched to the normalized impedance.
- the switch Since the impedance matching circuit can be changed according to the connection form of the circuit, it is possible to reduce the size and the loss.
- the capacitance value of the third impedance element may be smaller than the capacitance value of the first impedance element.
- the susceptance component in the pass band of the first filter alone as seen from the first selection terminal side is smaller than the susceptance component in the pass band of the second filter alone as seen from the second selection terminal side
- the off capacitance of the first sub switch may be larger than the off capacitance of the second sub switch.
- the susceptance component in the pass band of the first filter alone viewed from the first selection terminal side is equivalent to the susceptance component in the pass band of the second filter single body viewed from the second selection terminal side. It may be a certain thing.
- the first impedance element By adding, the admittance at the input / output terminals can be shifted to substantially the same position on the admittance chart. Therefore, by appropriately adjusting the constant of the first impedance element, the impedance at the input / output terminal can be matched with the standardized impedance in any case. Therefore, since the increase in the number of parts can be suppressed, further downsizing can be achieved.
- At least one of the first filter and the second filter is composed of a plurality of filters, and the plurality of filters are multiplexers in which one terminal of each is commonly connected to the switch circuit. It may be.
- a high-frequency front-end circuit for transmission and reception corresponding to CA can be realized.
- the switch circuit includes a first connection form in which only one of the first main switch and the second main switch is turned on, and a first connection form in which both the first main switch and the second main switch are turned on.
- the two connection modes are switched, and the high-frequency front-end circuit further simultaneously transmits a first frequency band assigned to the pass band of the first filter and a second frequency band assigned to the pass band of the second filter.
- a control unit that causes the switch circuit to be in the first connection form may be provided.
- a high-frequency front-end circuit includes a common terminal connected to an input / output terminal, and a switch circuit having a plurality of selection terminals selectively connected to the common terminal, A first filter connected to a first selection terminal among the plurality of selection terminals; a second filter connected to a second selection terminal among the plurality of selection terminals; and a first impedance element;
- the circuit selectively connects the first selection terminal to one of the common terminal and the ground terminal, and selectively selects the second selection terminal as one of the common terminal and the ground terminal.
- the number of switches can be reduced, so that the size can be reduced.
- the high-frequency front-end circuit includes a plurality of sets each including a first switch circuit that is the switch circuit, the first filter, the second filter, and the first impedance element, and further includes a common terminal and a first selection.
- a second switch circuit having a terminal and a second selection terminal, and a fourth impedance element, wherein the first selection terminal of the second switch circuit is the common terminal and the ground terminal of the second switch circuit.
- the second selection terminal of the second switch circuit is selectively connected to any one of the common terminal and the ground terminal of the second switch circuit, and
- the common terminal of the first switch circuit in one set of the plurality of sets is the first selection of the second switch circuit.
- the common terminal of the first switch circuit in the other set of the plurality of sets is connected to the second selection terminal of the second switch circuit, and the fourth impedance element is A node on a path connecting the first selection terminal included in the second switch circuit and the common terminal included in the first switch circuit in the set, and the second selection terminal included in the second switch circuit.
- the other switch may be connected to a node on a path connecting to the common terminal of the first switch circuit in the other set.
- a communication device includes an RF signal processing circuit that processes a high-frequency signal transmitted and received by an antenna element, and the high-frequency signal that is transmitted between the antenna element and the RF signal processing circuit.
- an RF signal processing circuit that processes a high-frequency signal transmitted and received by an antenna element, and the high-frequency signal that is transmitted between the antenna element and the RF signal processing circuit.
- the high-frequency front-end circuit and the communication device according to the present invention, it is possible to reduce the size and the loss.
- FIG. 1 is a configuration diagram of a high-frequency front-end circuit according to the first embodiment.
- FIG. 2A is an example of a block diagram illustrating a switch circuit in Embodiment 1.
- FIG. 2B is another example of a block diagram illustrating a switch circuit in Embodiment 1.
- FIG. 3A is a diagram schematically showing a configuration of the high-frequency front end circuit according to Embodiment 1 when a plurality of devices are selected.
- FIG. 3B is an equivalent circuit diagram of FIG. 3A.
- FIG. 4A is a diagram schematically showing the configuration of the high-frequency front-end circuit according to Embodiment 1 when a single device is selected. 4B is an equivalent circuit diagram of FIG. 4A.
- FIG. 4A is a diagram schematically showing the configuration of the high-frequency front-end circuit according to Embodiment 1 when a single device is selected. 4B is an equivalent circuit diagram of FIG. 4A.
- FIG. 5 is a Smith chart for explaining impedance matching in the first embodiment.
- FIG. 6A is a Smith chart showing a change in impedance by the impedance matching circuit when a plurality of devices are selected in the first embodiment.
- FIG. 6B is a Smith chart showing a change in impedance by the impedance matching circuit when a single device is selected in the first embodiment.
- FIG. 7 is a diagram illustrating characteristics of a single duplexer corresponding to Band 26 in the embodiment.
- FIG. 8 is a diagram illustrating characteristics of a single duplexer corresponding to Band 12 in the embodiment.
- FIG. 9A is a first diagram illustrating characteristics in a state where two duplexers are bundled in the embodiment.
- FIG. 9B is a second diagram illustrating characteristics in a state where two duplexers are bundled in the embodiment.
- FIG. 10A is a first diagram illustrating characteristics at the time of CA of the Band 26 and the Band 12 in the high-frequency front end circuit according to the embodiment.
- FIG. 10B is a second diagram illustrating the characteristics of Band 26 and Band 12 during CA in the high-frequency front end circuit according to the embodiment.
- FIG. 11A is a diagram illustrating characteristics of Band 26 during non-CA in the high-frequency front end circuit according to the embodiment.
- FIG. 11B is a diagram illustrating the characteristics of Band 12 during non-CA in the high-frequency front-end circuit according to the embodiment.
- FIG. 12 is a configuration diagram of a high-frequency front-end circuit according to the first modification of the first embodiment.
- FIG. 13A is a diagram schematically illustrating a configuration of the high-frequency front-end circuit according to the first modification of the first embodiment when a plurality of devices are selected.
- FIG. 13B is an equivalent circuit diagram of FIG. 13A.
- FIG. 14A is a diagram schematically illustrating a configuration of the high-frequency front-end circuit according to the first modification of the first embodiment when a filter is selected as a single device.
- FIG. 14B is an equivalent circuit diagram of FIG. 14A.
- FIG. 15A is a diagram schematically illustrating a configuration of the high-frequency front-end circuit according to the first modification of the first embodiment when the duplexer is selected as a single device.
- FIG. 15B is an equivalent circuit diagram of FIG. 15A.
- FIG. 15A is a diagram schematically illustrating a configuration of the high-frequency front-end circuit according to the first modification of the first embodiment when the duplexer is selected as a single device.
- FIG. 15B is an equivalent circuit diagram of FIG. 15A.
- FIG. 16 is a Smith chart for explaining impedance matching in the first modification of the first embodiment.
- FIG. 17 is a configuration diagram of a high-frequency front end circuit according to the second modification of the first embodiment.
- FIG. 18 is a configuration diagram of a high-frequency front-end circuit according to the second embodiment.
- FIG. 19 is a configuration diagram of the high-frequency front-end circuit and its peripheral circuits according to the third embodiment.
- FIG. 20 is a configuration diagram of a first example of a high-frequency front-end circuit according to another embodiment.
- FIG. 21 is a configuration diagram of a second example of the high-frequency front-end circuit according to another embodiment.
- FIG. 1 is a configuration diagram of a high-frequency front-end circuit 1 according to the first embodiment.
- the high-frequency front-end circuit 1 is a circuit that transmits a high-frequency signal between an antenna element (not shown), an amplifier (not shown), and an RFIC (Radio Frequency Integrated Circuit, not shown). These antenna element, amplifier, and RFIC are provided outside the high-frequency front end circuit 1. For this reason, in the present embodiment, the high frequency front end circuit 1 functions as a multiplexer. The amplifier may be built in the high frequency front end circuit 1.
- the high-frequency front-end circuit 1 corresponds to LTE (Long Term Evolution) and transmits a high frequency signal of a Band (frequency band) defined by 3GPP (Third Generation Partnership Project). Specifically, the high-frequency front end circuit 1 corresponds to Bands 26 and 12 defined by 3GPP and transmits a high-frequency signal of the Band.
- LTE Long Term Evolution
- Band frequency band
- 3GPP Third Generation Partnership Project
- Band defined by 3GPP is simply referred to as “Band”, and the reception band (Rx band) or transmission band (Tx band) of each Band, for example, the reception band of Band26 is “B26Rx”.
- the band name is simply referred to as a word indicating a reception band or a transmission band added to the end of the band name.
- the high-frequency front-end circuit 1 filters a high-frequency signal (here, a high-frequency reception signal) received by an antenna element and input to an antenna (ANT) terminal 101, thereby filtering a high-frequency signal having a predetermined frequency.
- a high-frequency signal here, a high-frequency reception signal
- ANT antenna
- a plurality of individual terminals here, two receiving terminals, specifically, a B26Rx terminal 102Rx which is a receiving terminal of Band26 and a B12Rx terminal 103Rx which is a receiving terminal of Band12
- the high frequency front end circuit 1 is connected to a plurality of individual terminals (here, two transmission terminals, specifically, a B26Tx terminal 102Tx which is a transmission terminal of Band26 and a B12Tx terminal 103Tx which is a reception terminal of Band12) ) Is amplified and then filtered to pass a high-frequency signal having a predetermined frequency and output from the ANT terminal 101 to the antenna element.
- the ANT terminal 101 is an input / output terminal that inputs and outputs a high-frequency signal.
- the input / output terminals are not limited to antenna elements, and may be connected to other circuit elements such as amplifiers. That is, the ANT terminal 101 in the present embodiment may be a terminal connected to an amplifier or the like.
- the high-frequency front-end circuit 1 includes a switch circuit 10 and a plurality of filters (in the present embodiment, a duplexer 20 including a transmission filter 21 and a reception filter 22, and a transmission filter 31 and a reception filter 32).
- a duplexer 30 and a capacitor C (first impedance element).
- the high-frequency front end circuit 1 further includes an inductor L (second impedance element).
- the switch circuit 10 includes a common terminal 111 and a plurality of selection terminals selectively connected to the common terminal 111 (in this embodiment, two selection terminals 112 (first selection terminals) and a selection terminal 113 (second Selection terminal)).
- the common terminal 111 is connected to the ANT terminal 101 of the high-frequency front-end circuit 1, and the plurality of selection terminals are individually connected to the plurality of individual terminals of the high-frequency front-end circuit 1 through the plurality of filters.
- the switch circuit 10 switches connection (conduction) and non-connection (non-conduction) between the common terminal 111 and the selection terminal 112 (first selection terminal) by turning on (conduction) and off (non-conduction). It has an SPST (Single-Pole, Single-Throw) type main switch SW1 (first main switch).
- the switch circuit 10 is an SPST type sub-switch that switches connection / disconnection between the selection terminal 112 (first selection terminal) and the ground by exclusive on / off of the main switch SW1 (first main switch).
- SW1g first sub switch
- the switch circuit 10 includes an SPST type main switch SW2 (switching between connection and non-connection between the common terminal 111 and the selection terminal 113 (second selection terminal) by turning on and off that is not restricted by turning on and off of the main switch SW1. Second main switch). Further, the switch circuit 10 is an SPST type sub-switch that switches connection / disconnection between the selection terminal 113 (second selection terminal) and the ground by exclusive on / off of the main switch SW2 (second main switch). SW2g (second sub switch) is included.
- exclusive on and off means that when one is on, the other is off, and when one is off, the other is on. Therefore, the main switch SW1 and the sub switch SW1g are turned off when the main switch SW1 is turned on, and turned on when the main switch SW1 is turned off. The main switch SW2 and the sub switch SW2g are turned off when the main switch SW2 is turned on and turned on when the main switch SW2 is turned off.
- the fact that the main switch SW2 is turned on and off is not limited to the main switch SW1 being turned on and off, regardless of whether the main switch SW1 is turned on or off.
- the main switch SW2 can be turned on or off. . That is, the main switch SW1 and the main switch SW2 are turned on and off independently of each other.
- the switch circuit 10 configured in this way, when the main switch SW1 between the common terminal 111 and the selection terminal 112 is on, the sub switch SW1g between the selection terminal 112 and the ground terminal is off. Thus, a connection between the common terminal 111 and the selection terminal 112 is obtained. On the other hand, when the main switch SW1 between the common terminal 111 and the selection terminal 112 is off, the sub switch SW1g between the selection terminal 112 and the ground terminal is turned on, so that the common terminal 111 and the selection terminal 112 are turned on. The connection between the common terminal 111 and the selection terminal 112 is obtained.
- These matters are not limited to the main switch SW1 and the sub switch SW1g connected to the selection terminal 112, but the same applies to the main switch SW2 and the sub switch SW2g connected to the selection terminal 113.
- each switch main switches SW1 and SW2, sub switches SW1g and SW2g constituting such a switch circuit 10
- an FET Field Effect Transistor
- CMOS Complementary Metal Oxide Semiconductor
- a diode switch is mentioned.
- the switch circuit 10 may be configured as a switch IC (Integrated Circuit) having a plurality of switches.
- Each switch is not limited to a semiconductor switch formed on a semiconductor substrate, and may be a mechanical switch configured by MEMS (Micro Electro Mechanical Systems).
- FIGS. 2A and 2B the switch circuit 10 used in a high-frequency circuit such as the high-frequency front-end circuit 1 is generally represented by a block diagram as shown in FIGS. 2A and 2B.
- FIG. 2A is an example of a block diagram illustrating the switch circuit 10 in the present embodiment.
- FIG. 2B is another example of the block diagram.
- the SPDT type switch circuit 10 as shown in these block diagrams includes the two main switches SW1 and SW2 and the two sub switches SW1g and SW2g shown in FIG. That is, the switch circuit 10 is not limited to the configuration explicitly including the two main switches SW1 and SW2 and the two sub switches SW1g and SW2g, and some of them are omitted as shown in FIGS. 2A and 2B. Also included are configurations.
- the switch circuit 10 shown in FIG. 2A has a configuration in which the main switch SW1 and the main switch SW2 are turned on and off independently of each other. That is, the switch circuit 10 shown in the figure has a connection configuration in which only one of the main switches SW1 and SW2 is turned on, a connection configuration in which both the main switches SW1 and SW2 are turned on, and both the main switches SW1 and SW2 are turned on. Any of the connection forms that are turned off can be realized.
- the switch circuit 10 shown in FIG. 2B is often shown as a configuration in which only one of the common terminal 111 and the two selection terminals 112 and 113 is connected.
- the switch circuit 10 shown in the figure can realize a connection form in which only one of the main switches SW1 and SW2 is turned on, but a connection form in which both the main switches SW1 and SW2 are turned on, and the main switch SW1.
- the connection form in which both SW2 and SW2 are turned off is often shown as a configuration that cannot be realized.
- the switch circuit 10 shown in the figure is provided with two main switches SW1 and SW2 and two sub switches SW1g and SW2g as an actual configuration, the switch circuit 10 shown in FIG. 1 or FIG. 2A.
- the same connection form as can be realized. Therefore, the switch circuit 10 in the present embodiment is not limited by the symbol notation shown in the block diagram or the like, but is limited by the internal circuit configuration or connection form.
- the duplexer 20 corresponds to the Band 26 in this embodiment, includes the Tx band of the Band 26 in the pass band, and includes the transmission filter 21 including the Rx band of the Band 26 in the attenuation band, and the Rx band of the Band 26 in the pass band.
- the reception filter 22 includes the Tx band of Band 26 in the attenuation band.
- One input / output terminal (here, output terminal) of the transmission filter 21 and one input / output terminal (here, input terminal) of the reception filter 22 are commonly connected (bundled) by the common terminal of the duplexer 20,
- the switch circuit 10 is connected to the selection terminal 112.
- the other input / output terminal (here, input terminal) of the transmission filter 21 is connected to the B26Tx terminal 102Tx.
- the other input / output terminal (here, output terminal) of the reception filter 22 is connected to the B26Rx terminal 102Rx.
- the duplexer 30 has a pass band different from that of the duplexer 20, and corresponds to Band12 in the present embodiment.
- This duplexer 30 includes the transmission filter 31 including the Band 12 Tx band in the pass band and including the Band 12 Rx band in the attenuation band, the Band 12 Rx band in the pass band, and the Band 12 Tx band in the attenuation band.
- One input / output terminal (here, output terminal) of the transmission filter 31 and one input / output terminal (here, input terminal) of the reception filter 32 are commonly connected (bundled) by the common terminal of the duplexer 30.
- the switch circuit 10 is connected to the selection terminal 113.
- the other input / output terminal (here, input terminal) of the transmission filter 31 is connected to the B12Tx terminal 103Tx.
- the other input / output terminal (output terminal here) of the reception filter 32 is connected to the B12Rx terminal 103Rx.
- duplexers 20 and 30 are elastic wave filters having an elastic wave resonator in the present embodiment.
- each of the transmission filter 21 and the reception filter 22 configuring the duplexer 20 and each of the transmission filter 31 and the reception filter 32 configuring the duplexer 30 are elastic elements configured by a circuit including an acoustic wave resonator. It is a wave filter.
- the elastic wave resonator is configured by a resonator using a surface acoustic wave, a bulk wave, or an elastic boundary wave, for example.
- the pass band of the duplexer 20 and the pass band of the duplexer 30 are different from each other, and the frequencies do not overlap. That is, two or more filters that can be connected in common by the switch circuit 10 (in this embodiment, four filters including a transmission filter 21 and a reception filter 22 that constitute the duplexer 20 and a transmission filter 31 and a reception filter 32 that constitute the duplexer 30. The filters) have different passband frequencies and do not overlap.
- the capacitor C is a first impedance element that connects the selection terminal 112 (first selection terminal) and the selection terminal 113 (second selection terminal).
- the capacitor C “connects the selection terminal 112 and the selection terminal 113” means that one end of the capacitor C is directly connected to the selection terminal 112 and the other end of the capacitor C is directly connected to the selection terminal 113.
- the capacitor C may have one end connected to the transmission line connecting the selection terminal 112 and the duplexer 20 and the other end connected to the transmission line connecting the selection terminal 113 and the duplexer 30. That is, the capacitor C only needs to be connected to a node on the path connecting the selection terminal 112 and the duplexer 20 and a node on the path connecting the selection terminal 113 and the duplexer 30.
- the inductor L is a second impedance element that connects the common terminal 111 and the ground.
- the inductor L “connects the common terminal 111 and the ground” is not limited to a configuration in which one end of the inductor L is directly connected to the common terminal 111 and the other end of the capacitor C is directly connected to the ground.
- the inductor L may be connected at one end to a transmission line connecting the ANT terminal 101 and the common terminal 111.
- the configuration of the high-frequency front end circuit 1 is not limited to this.
- the band to which the high-frequency front end circuit 1 corresponds is not limited to the bands 26 and 12, but may be other bands, and the number of corresponding bands is not limited to two, and may be three or more.
- the number of selection terminals of the switch circuit 10, the number of duplexers (or filters), the number of individual terminals of the high-frequency front end circuit 1, and the like are not limited to the above-described numbers. That is, the switch circuit 10 may have n (n is an integer of 3 or more) main switches and n sub switches.
- the high-frequency front-end circuit 1 configured as described above operates as follows in accordance with a control signal from a control unit (not shown) such as an RFIC.
- the switch circuit 10 has a first connection configuration in which only one of the main switch SW1 (first main switch) and the main switch SW2 (second main switch) is turned on, and both the main switches SW1 and SW2 are turned on.
- the second connection form is switched.
- the switch circuit 10 includes a Band 26 (first frequency band) allocated to the pass band of the duplexer 20 (first filter) and a Band 12 (second filter) allocated to the pass band of the duplexer 30 (second filter).
- the second connection mode described above is used when performing CA for transmitting or receiving (frequency band) simultaneously.
- both the main switches SW1 and SW2 are turned on in the switch circuit 10, thereby selecting a plurality of devices (here, two devices, duplexers 20 and 30, hereinafter referred to as “multiple devices”). Is done.
- the high frequency front end circuit 1 filters and transmits the high frequency signal transmitted between the antenna element (not shown) and the RFIC (not shown) by the two selected duplexers 20 and 30.
- the switch circuit 10 is in the first connection mode described above when performing non-CA for transmitting or receiving any one of the Bands 26 and 12.
- a single device here, one of the duplexers 20 and 30 and hereinafter referred to as “single device”.
- the high-frequency front-end circuit 1 transmits a high-frequency signal transmitted between an antenna element (not shown) and an RFIC (not shown) by filtering with the selected single duplexer 20 or 30.
- FIG. 3A is a diagram schematically showing the configuration of the high-frequency front-end circuit 1 according to Embodiment 1 when a plurality of devices (here, two duplexers 20 and 30) are selected.
- FIG. 3B is an equivalent circuit diagram of FIG. 3A.
- a portion acting as a circuit is indicated by a solid line, and a portion not acting as a circuit is indicated by a broken line.
- the inductor and the resistance that enter between the terminals of the switch that is turned on in the switch circuit 10 are zero. For this reason, in actual circuit design, constants such as the capacitor C (first impedance element) and the inductor L (second impedance element) may differ from the values described below.
- both ends of the capacitor C are short-circuited via the two main switches SW1 and SW2. Therefore, in this case, the capacitor C does not act, and the common terminal (terminal on the ANT terminal 101 side) of the two selected duplexers 20 and 30 and the ground are connected only by the inductor L (second impedance element).
- the switch circuit 10 is in the second connection configuration (that is, both the main switches SW1 and SW2 are on), only the inductor L of the capacitor C (first impedance element) and the inductor L (second impedance element)
- the impedance of the ANT terminal 101 is matched with the standardized impedance. In other words, at this time, the impedance matching circuit is configured by the inductor L.
- FIG. 4A is a diagram schematically showing a configuration of the high-frequency front-end circuit 1 according to the first embodiment when a single device (here, the duplexer 20) is selected.
- 4B is an equivalent circuit diagram of FIG. 4A.
- the connection mode when a single device is selected is the main switch SW1 that is turned on and off when the duplexer 20 is selected and when the duplexer 30 is selected. This is the same except that SW2 and sub switches SW1g and SW2g are switched. For this reason, below, the case where the duplexer 20 is selected will be described, and the case where the duplexer 30 is selected will not be described.
- the capacitor C is connected to the ground (connected to the shunt) via the sub switch SW2g corresponding to the unselected duplexer 30.
- the common terminal of the selected duplexer 20 and the ground are connected by a parallel circuit of a capacitor C (first impedance element) and an inductor L (second impedance element). That is, when the switch circuit 10 is in the first connection configuration (that is, only one of the main switches SW1 and SW2 is turned on), the parallel circuit of the capacitor C (first impedance element) and the inductor L (second impedance element) causes ANT
- the impedance of the terminal 101 is matched with the standardized impedance.
- the impedance matching circuit is configured by a parallel circuit of the capacitor C and the inductor L.
- impedance matching is performed between a case where a plurality of devices are selected and a case where only a single device is selected without adding an impedance element serving as an impedance matching circuit.
- Circuit can be changed. That is, when a plurality of devices are selected, only the inductor L of the capacitor C (first impedance element) and the inductor L (second impedance element) acts as an impedance matching circuit, and a plurality of devices are selected. In this case, both the capacitor C (first impedance element) and the inductor L (second impedance element) are operated as an impedance matching circuit.
- FIG. 5 is a Smith chart for explaining impedance matching in the present embodiment.
- admittance that is the reciprocal of impedance may be described using a Smith chart.
- susceptance component which is the imaginary component of admittance
- impedance and admittance viewed from the ANT terminal 101 side will be described.
- the susceptance component of the duplexer 20 alone viewed from the terminal connected to the selection terminal 112 will be described as the susceptance component of the duplexer 20 alone or the susceptance component of the duplexer 20 alone viewed from the selection terminal 112 side.
- a susceptance component of the duplexer 30 alone viewed from the terminal connected to the selection terminal 113 will be described as a susceptance component of the duplexer 30 alone or a susceptance component of the duplexer 20 viewed from the selection terminal 113 side.
- Each of the duplexers 20 and 30 composed of elastic wave filters has a capacitive impedance due to its structure.
- the impedance of the duplexers 20 and 30 alone (hereinafter referred to as “DPX single unit characteristics”) is designed as a rectangular portion indicated by “DPX single unit characteristics” on the Smith chart of FIG.
- the impedance in which the common terminals of these two duplexers 20 and 30 are connected (bundled) is indicated by “DPX bundling characteristic” on the Smith chart of FIG. Located in a circular part.
- the bundled counterpart duplexer acts as a capacitor in its own pass band (own band). That is, in the duplexers 20 and 30, the self-band of one duplexer is the attenuation band of the other duplexer. Therefore, the DPX bundling characteristic is more capacitive than the DPX simple substance characteristic, and ideally is shifted in the clockwise direction along the equal susceptance circle on the Smith chart.
- an inductor for connecting the common terminal of the duplexer and the ground is provided as an impedance matching circuit.
- a standardized impedance for example, 50 ⁇
- impedance matching is performed when one duplexer is selected and when two duplexers are selected without adding an impedance element serving as an impedance matching circuit. Therefore, it is possible to reduce the size.
- the inductance value of the inductor L is set so that impedance matching can be achieved when the two duplexers 20 and 30 are selected (that is, matching with the standardized impedance).
- which is a susceptance shift amount (amount of change) by adding the inductor L between the common terminal (the terminal on the ANT terminal 101 side) and the ground is assumed that the inductance value of the inductor L is L.
- the impedance is inductively shifted from the standardized impedance by the L shift
- the capacitor C acts, so that impedance matching can be achieved by appropriately setting the capacitance value (capacitance value) of the capacitor C.
- which is a susceptance shift amount by adding capacitor C shunted to ground
- at frequency f, where C is the capacitance value of capacitor C.
- an impedance matching circuit that matches two impedance states (a DPX bundling characteristic and a DPX single characteristic) without adding an impedance element serving as an impedance matching circuit.
- the impedance of the duplexer 20 and 30 viewed from the ANT terminal 101 changes as follows by the impedance matching circuit configured as described above.
- FIG. 6A is a Smith chart showing a change in impedance by the impedance matching circuit when a plurality of devices are selected (when two duplexers 20 and 30 are selected).
- FIG. 6B is a Smith chart showing a change in impedance by the impedance matching circuit when a single device is selected (when one of the duplexers 20 and 30 is selected).
- the impedance of the DPX bundling characteristic is normalized by being shifted by L shift
- the impedance of the DPX single unit characteristic is shifted by C shift
- the impedance is shifted to substantially the same impedance as the DPX bundling characteristic. That is, the capacitor C compensates for an impedance deviation between the impedance when the two duplexers 20 and 30 are selected (DPX bundling characteristic) and the impedance when the single duplexer 20 or 30 is selected (DPX single characteristic).
- the capacitance value is as follows.
- is shifted to the normalized impedance by being shifted by L shift
- FIG. 7 is a diagram illustrating characteristics of the duplexer 20 alone corresponding to the Band 26 in the embodiment.
- (a) of the figure is a configuration diagram of the duplexer 20 alone.
- (B) of the figure is a graph showing the pass characteristic of the duplexer 20 alone, and is an insertion loss (solid line in the figure) between the B26Tx terminal 102Tx and the B26Com terminal 102Com, and between the B26Com terminal 102Com and the B26Rx terminal 102Rx. Insertion loss (broken line in the figure) is shown.
- (C-1) of the same figure is a Smith chart showing the impedance characteristic (solid line in the figure) of the B26Com terminal 102Com in the B26Tx band and the impedance characteristic (broken line in the figure) of the B26Tx terminal 102Tx in the B26Tx band.
- (C-2) of the same figure is a Smith chart showing the impedance characteristic (solid line in the figure) of the B26Com terminal 102Com in the B26Rx band and the impedance characteristic (broken line in the figure) of the B26Rx terminal 102Rx in the B26Rx band.
- the B26Com terminal 102Com is a common terminal of the duplexer 20.
- FIG. 8 is a diagram illustrating characteristics of the duplexer 30 alone corresponding to Band 12 in the embodiment.
- (a) of the figure is a configuration diagram of the duplexer 30 alone.
- (B) of the figure is a graph showing the pass characteristic of the duplexer 30 alone, and is an insertion loss between the B12Tx terminal 103Tx and the B12Com terminal 103Com (solid line in the figure), and between the B12Com terminal 103Com and the B12Rx terminal 103Rx. Insertion loss (broken line in the figure) is shown.
- (C-1) of the same figure is a Smith chart showing the impedance characteristic (solid line in the figure) of the B12Com terminal 103Com in the B12Tx band and the impedance characteristic of the B12Tx terminal 103Tx in the B12Tx band (broken line in the figure).
- (C-2) of the same figure is a Smith chart showing the impedance characteristic (solid line in the figure) of the B12Com terminal 103Com in the B12Rx band and the impedance characteristic (broken line in the figure) of the B12Rx terminal 103Rx in the B12Rx band.
- the B12Com terminal 103Com is a common terminal of the duplexer 30.
- the impedance of the duplexer 20 alone exhibits capacitance in the Band 26 that is within the pass band of the duplexer 20.
- the impedance of the duplexer 30 alone specifically, the impedance viewed from the B12Com terminal 103 Com, exhibits capacitance in Band 12 that is within the passband of the duplexer 30.
- these impedances are located in substantially the same region on the Smith chart. That is, the impedance of the duplexer 20 alone and the impedance of the duplexer 30 alone are designed to be equal. For this reason, the susceptance component of the duplexer 20 alone and the susceptance component of the duplexer 30 alone are equivalent.
- “equivalent” includes not only completely the same but also some errors.
- Bundled two duplexers 20 and 30 having such characteristics exhibit the following characteristics.
- FIG. 9A and 9B are diagrams showing characteristics in a state where two duplexers 20 and 30 are bundled in the embodiment.
- (a) of FIG. 9A is a configuration diagram in a state where the common terminals (that is, the B26Com terminal 102Com and the B12Com terminal 103Com) of the duplexers 20 and 30 are bundled.
- 9B is a graph showing the pass characteristic of the duplexer 20 in a state where the common terminals of the duplexers 20 and 30 are bundled, and the insertion loss between the B26Tx terminal 102Tx and the Com terminal 101Com (solid line in the figure).
- And insertion loss (broken line in the figure) between the Com terminal 101Com and the B26Rx terminal 102Rx is shown.
- (C-1) of FIG. 9A is a Smith chart showing the impedance characteristic (solid line in the figure) of the Com terminal 101Com in the B26Tx band and the impedance characteristic (broken line in the figure) of the B26Tx terminal 102Tx in the B26Tx band.
- (C-2) of FIG. 9A is a Smith chart showing the impedance characteristic (solid line in the figure) of the Com terminal 101Com in the B26Rx band and the impedance characteristic (broken line in the figure) of the B26Rx terminal 102Rx in the B26Rx band.
- FIG. 9D is a graph showing the pass characteristic of the duplexer 30 in a state where the common terminals of the duplexers 20 and 30 are bundled, and the insertion loss between the B12Tx terminal 103Tx and the Com terminal 101Com (solid line in the figure). , And an insertion loss (broken line in the figure) between the Com terminal 101Com and the B12Rx terminal 103Rx.
- E-1) in FIG. 9B is a Smith chart showing the impedance characteristic (solid line in the figure) of the Com terminal 101Com in the B12Tx band and the impedance characteristic (broken line in the figure) of the B12Tx terminal 103Tx in the B12Tx band.
- FIG. 9B is a Smith chart showing the impedance characteristic (solid line in the figure) of the Com terminal 101Com in the B12Rx band and the impedance characteristic (broken line in the figure) of the B12Rx terminal 103Rx in the B12Rx band.
- the above-described Com terminal 101Com is a terminal obtained by bundling (commonly connecting) the B26Com terminal 102Com of the duplexer 20 and the B12Com terminal 103Com of the duplexer 30.
- the impedance in the state where the common terminals of the duplexers 20 and 30 are bundled is the Band 26 and duplexer within the pass band of the duplexer 20. Capacitance is exhibited in both Bands 12 within the 30 passband.
- the impedance includes the impedance of the duplexer 20 alone (see (c-1) and (c-2) in FIG. 7) and the impedance of the duplexer 30 alone ((c-1) and ( Compared to (see c-2)), it is located in a region shifted clockwise on an equal conductance circle (not shown).
- the impedance in the bundled state has a susceptance component corresponding to the sum of the susceptance component of the duplexer 20 alone and the susceptance component of the duplexer 30 alone.
- the capacitance value of the capacitor C is set to 5.8 pF
- the inductance value of the inductor L is set to 3.7 nH. did.
- characteristics when a plurality of devices that is, two duplexers 20 and 30 are selected (that is, characteristics at the time of CA of Band 26 and Band 12), and simple
- characteristics when one device is selected that is, the characteristics at the time of non-CA of Band 26 and the characteristics at the time of non-CA of Band 12
- FIG. 10A and FIG. 10B are diagrams showing the characteristics at the time of CA of Band 26 and Band 12 in the high-frequency front-end circuit according to the embodiment.
- (a) of FIG. 10A is a configuration diagram of the high-frequency front-end circuit according to the embodiment when the characteristics are obtained. Both the main switch SW1 and the main switch SW2 are on, the sub switch SW1g and the sub switch Both switches SW2g are off.
- FIG. 10B is a graph showing the pass characteristics of the high-frequency front-end circuit according to the embodiment at this time.
- C-1 in FIG. 10A is a Smith chart showing the impedance characteristic of the ANT terminal 101 in the B26Tx band (solid line in the figure) and the impedance characteristic of the B26Tx terminal 102Tx in the B26Tx band (broken line in the figure).
- C-2) in FIG. 10A is a Smith chart showing the impedance characteristic of the ANT terminal 101 in the B26Tx band (solid line in the figure) and the impedance characteristic of the B26Tx terminal 102Tx in the B26Tx band (broken line in the figure).
- FIG. 10A is a Smith chart showing the impedance characteristic of the ANT terminal 101 in the B26Rx band (solid line in the figure) and the impedance characteristic of the B26Rx terminal 102Rx in the B26Rx band (broken line in the figure).
- FIG. 10B (d) is a graph showing the pass characteristics of the high-frequency front-end circuit according to the example at this time. The insertion loss (solid line in the figure) between the B12Tx terminal 103Tx and the ANT terminal 101, and the ANT The insertion loss (broken line in the figure) between the terminal 101 and the B12Rx terminal 103Rx is shown. (E-1) in FIG.
- 10B is a Smith chart showing the impedance characteristic of the ANT terminal 101 in the B12Tx band (solid line in the figure) and the impedance characteristic of the B12Tx terminal 103Tx in the B12Tx band (broken line in the figure).
- E-2) in FIG. 10B is a Smith chart showing the impedance characteristic of the ANT terminal 101 in the B12Rx band (solid line in the figure) and the impedance characteristic of the B12Rx terminal 103Rx in the B12Rx band (broken line in the figure).
- the high-frequency front-end circuit has the ANT terminal 101, the B26Tx terminal 103Tx, the B26Rx terminal 103Rx, the B12Tx terminal 102Tx, and the B12Rx terminal.
- Each of 102Rz is matched to 50 ⁇ which is a standardized impedance.
- FIG. 11A is a diagram illustrating a characteristic of Band 26 during non-CA in the high-frequency front-end circuit according to the embodiment.
- (a) in the figure is a configuration diagram of the high-frequency front-end circuit according to the embodiment when the characteristics are obtained.
- the main switch SW1 is turned on, the sub switch SW1g is turned off, and the main switch SW2 is turned on. Off, the sub switch SW2g is on.
- FIG. 6B is a graph showing the pass characteristics of the high-frequency front-end circuit according to the embodiment at this time.
- (C-1) of the same figure is a Smith chart showing the impedance characteristic of the ANT terminal 101 in the B26Tx band (solid line in the figure) and the impedance characteristic of the B26Tx terminal 102Tx in the B26Tx band (broken line in the figure).
- (C-2) of the same figure is a Smith chart showing the impedance characteristic of the ANT terminal 101 in the B26Rx band (solid line in the figure) and the impedance characteristic of the B26Rx terminal 102Rx in the B26Rx band (broken line in the figure).
- FIG. 11B is a diagram illustrating characteristics of the Band 12 during non-CA in the high-frequency front end circuit according to the embodiment.
- the main switch SW1 is off, the sub switch SW1g is on, the main switch SW2 is on, and the sub switch SW2g is on. Is turned off.
- (a) of the figure is a configuration diagram of the high-frequency front-end circuit according to the embodiment when the characteristics are obtained.
- FIG. 4B is a graph showing the pass characteristics of the high-frequency front-end circuit according to the embodiment at this time.
- the insertion loss between the B12Tx terminal 103Tx and the ANT terminal 101 (solid line in the figure), and the ANT The insertion loss (broken line in the figure) between the terminal 101 and the B12Rx terminal 103Rx is shown.
- (C-1) in the figure is a Smith chart showing the impedance characteristic of the ANT terminal 101 in the B12Tx band (solid line in the figure) and the impedance characteristic of the B12Tx terminal 103Tx in the B12Tx band (broken line in the figure).
- (C-2) of the same figure is a Smith chart showing the impedance characteristic of the ANT terminal 101 in the B12Rx band (solid line in the figure) and the impedance characteristic of the B12Rx terminal 103Rx in the B12Rx band (broken line in the figure).
- the ANT terminal 101, the B26Tx terminal 102Tx, and the B26Rx terminal 102Rx are each matched with a reference impedance of 50 ⁇ .
- the ANT terminal 101, the B12Tx terminal 103Tx, and the B12Rx terminal 103Rx are each matched to 50 ⁇ , which is a standardized impedance. ing.
- the capacitor C (first impedance element) that connects the selection terminal 112 (first selection terminal) and the selection terminal 113 (second selection terminal).
- the switch circuit 10 when the switch circuit 10 is in the first connection configuration in which only one of the main switch SW1 (first main switch) and the main switch SW2 (second main switch) is turned on (in the present embodiment, the switch circuit 10 is single).
- the capacitor C When the device is selected, the capacitor C is connected to the ground via one of the sub switch SW1g (first sub switch) and the sub switch SW2g (second sub switch). Therefore, at this time, the capacitor C acts as an impedance element of the impedance matching circuit.
- the switch circuit 10 when the switch circuit 10 is in the second connection configuration in which both the main switches SW1 and SW2 are turned on (in the present embodiment, when a plurality of devices are selected), both ends of the capacitor C are connected to the main switch SW1 and the main switch.
- the impedance matching circuit can be changed according to the connection form of the switch circuit without adding an impedance element serving as an impedance matching circuit, so that the size and the loss can be reduced. be able to.
- the capacitor C matches the impedance of the ANT terminal 101 with the standardized impedance only when the switch circuit 10 is in the first connection configuration.
- the presence / absence of matching by the capacitor C is switched between the first connection form and the second connection form, so that one impedance element (here, capacitor C) is equivalent to two impedance matching circuits. . Therefore, since the number of elements constituting the impedance matching circuit can be reduced, the size can be reduced.
- the inductor L (second impedance element) that connects the common terminal 111 and the ground is further provided.
- the switch circuit 10 when the switch circuit 10 is in the first connection configuration, the impedance of the ANT terminal 101 is matched with the reference impedance by the impedance matching circuit configured by the parallel circuit of the capacitor C and the inductor L, so that the switch circuit 10 In the case of the second connection form, the impedance of the ANT terminal 101 can be matched with the standardized impedance by the impedance matching circuit configured by the inductor L. For this reason, even if the switch circuit 10 is either the first connection configuration or the second connection configuration, a reduction in loss can be achieved.
- the duplexer 20 (first filter) and the duplexer 30 (second filter) are elastic wave filters, so that the steepness is excellent (high selectivity).
- the small duplexers 20 and 30 having the filter characteristics can be obtained. That is, according to the present embodiment, it is possible to realize the high-frequency front-end circuit 1 with low loss and high selectivity while further reducing the size.
- the first impedance element is the capacitor C
- the second impedance element is the inductor L.
- the elastic wave filters that constitute the duplexer 20 (first filter) and the duplexer 30 (second filter) often have capacitive impedance due to their structure.
- the switch circuit 10 uses the impedance of the ANT terminal 101 as a reference in both the first connection form and the second connection form. Therefore, the loss can be reduced. That is, according to the present embodiment, it is possible to realize the high-frequency front-end circuit 1 with low loss and high selectivity while achieving downsizing.
- the susceptance component in the passband of the duplexer 20 (first filter) alone viewed from the selection terminal 112 and the duplexer 30 (second second) viewed from the selection terminal 113.
- the filter is equivalent to a susceptance component in a single passband.
- the capacitor C (first impedance) can be used either when the switch circuit 10 is in the first connection configuration in which only the main switch SW1 is on or in the first connection configuration in which only the main switch SW2 is on.
- the impedance at the ANT terminal 101 can be shifted to substantially the same position on the Smith chart.
- the admittance at the ANT terminal 101 can be shifted to substantially the same position on the admittance chart. For this reason, by adjusting the constant of the capacitor C as appropriate, the impedance at the ANT terminal 101 can be matched with the standardized impedance in any case. Therefore, since the increase in the number of parts can be suppressed, further downsizing can be achieved.
- the high-frequency front-end circuit 1 according to the present embodiment, at least one of the duplexer 20 and the duplexer 30 (both in the present embodiment) is composed of a plurality of filters.
- the high-frequency front-end circuit can be realized.
- the first filter and the second filter are both duplexers. For this reason, it was possible to design the susceptance component in the pass band of the first filter alone and the susceptance component in the pass band of the second filter alone.
- the first filter is a single filter and the second filter is a duplexer including two filters. For this reason, when each of the first filter and the second filter is constituted by an elastic wave filter, it is possible to design the susceptance component in the pass band of the first filter unit and the susceptance component in the pass band of the second filter unit equally. It is difficult and the susceptance component of the first filter alone is smaller than the susceptance component of the second filter alone. In this modification, such a high-frequency front end circuit will be described.
- FIG. 12 is a configuration diagram of a high-frequency front-end circuit 1A according to the first modification of the first embodiment.
- the high frequency front end circuit 1A corresponds to the band 29, which is a dedicated reception band, instead of the band 26, and has a CA with the band 29 instead of the band 12. Corresponds to possible Band5. Therefore, the high-frequency front-end circuit 1A includes a filter 40 corresponding to Band29 instead of the duplexer 20 corresponding to Band26 as the first filter, and supports Band5 instead of the duplexer 30 corresponding to Band12 as the second filter. A duplexer 50 is provided.
- the filter 40 is a reception filter including the Band 29 Rx band in the pass band.
- One input / output terminal (here, input terminal) of the filter 40 is connected to the selection terminal 112 of the switch circuit 10, and the other input / output terminal (here, output terminal) is connected to the B29Rx terminal 104Rx.
- the duplexer 50 includes the Band 5 Tx band in the pass band and includes the Band 5 Rx band in the attenuation band, the Band 5 Rx band in the pass band, and the Band 5 Tx band in the attenuation band.
- Including a reception filter 52 One input / output terminal (here, output terminal) of the transmission filter 51 and one input / output terminal (here, input terminal) of the reception filter 52 are commonly connected (bundled) by the common terminal of the duplexer 50,
- the switch circuit 10 is connected to the selection terminal 113.
- the other input / output terminal (here, input terminal) of the transmission filter 51 is connected to the B5Tx terminal 105Tx.
- the other input / output terminal (here, the output terminal) of the reception filter 52 is connected to the B5Rx terminal 105Rx.
- the filter 40 and the duplexer 50 are elastic wave filters constituted by elastic wave resonators in the present embodiment.
- each of the transmission filter 51 and the reception filter 52 constituting the duplexer 50 is an elastic wave filter.
- the susceptance component of the single filter 40 composed of one elastic wave filter is smaller than the susceptance component of the single duplexer 50 composed of two elastic wave filters.
- the high-frequency front end circuit 1A includes a selection terminal 112 (first selection terminal) and ground in addition to the capacitor C1 (first impedance element) corresponding to the capacitor C in the first embodiment.
- a capacitor C2 (third impedance element) to be connected is provided.
- the capacitor C2 constitutes an impedance matching circuit that matches the impedance of the ANT terminal 101 with the normalized impedance together with the inductor L or with the capacitor C2.
- FIG. 13A is a diagram schematically illustrating a configuration of the high-frequency front-end circuit 1A according to the present modification when a plurality of devices (here, the filter 40 and the duplexer 50) are selected.
- FIG. 13B is an equivalent circuit diagram of FIG. 13A.
- both ends of the capacitor C1 are short-circuited via the two main switches SW1 and SW2. Therefore, in this case, the capacitor C1 does not act, and the terminal on the ANT terminal 101 side of the selected filter 40 and duplexer 50 and the ground are the inductor L (second impedance element) and the capacitor C2 (third impedance).
- the switch circuit 10 is in the second connection configuration (that is, both the main switches SW1 and SW2 are on)
- the parallel circuit of the inductor L and the capacitor C2 matches the impedance of the ANT terminal 101 with the standardized impedance.
- the impedance matching circuit is constituted by the parallel circuit.
- FIG. 14A is a diagram schematically showing the configuration of the high-frequency front-end circuit 1A according to this modification when the filter 40 (first filter) is selected as a single device.
- FIG. 14B is an equivalent circuit diagram of FIG. 14A.
- the capacitor C1 is connected to the ground via the sub switch SW2g corresponding to the unselected duplexer 50. Therefore, in this case, the terminal on the ANT terminal 101 side of the selected filter 40 and the ground are the capacitor C1 (first impedance element), the capacitor C2 (third impedance element), and the inductor L (second impedance element). ) Are connected by a parallel circuit. That is, when the switch circuit 10 has the first connection configuration in which only the main switch SW1 (first main switch) is turned on, the parallel circuit of the capacitor C1, the capacitor C2, and the inductor L matches the impedance of the ANT terminal 101 with the standardized impedance. Let In other words, at this time, the impedance matching circuit is constituted by the parallel circuit.
- FIG. 15A is a diagram schematically showing the configuration of the high-frequency front-end circuit 1A according to the present modification when the duplexer 50 (second filter) is selected as a single device.
- FIG. 15B is an equivalent circuit diagram of FIG. 15A.
- the capacitor C1 is connected to the ground via the sub switch SW1g corresponding to the unselected filter 40. Therefore, in this case, the terminal on the ANT terminal 101 side of the selected duplexer 50 and the ground are connected by a parallel circuit of the capacitor C1 (first impedance element) and the inductor L (second impedance element). become. That is, when the switch circuit 10 has the first connection configuration in which only the main switch SW2 (second main switch) is turned on, the parallel circuit of the capacitor C1 and the inductor L matches the impedance of the ANT terminal 101 with the standardized impedance. In other words, at this time, the impedance matching circuit is constituted by the parallel circuit.
- impedance matching when the plurality of devices are selected, when the first filter is selected as a single device, and when the second filter is selected as a single device
- Impedance matching circuit when the plurality of devices are selected, when the first filter is selected as a single device, and when the second filter is selected as a single device
- FIG. 16 is a Smith chart for explaining impedance matching in this modification.
- Each of the filter 40 and the duplexer 50 constituted by an elastic wave filter has a capacitive impedance due to its structure, and the filter 40 made up of one filter is a duplexer made up of two filters (a transmission filter 51 and a reception filter 52). Compared to 50, it shows a small capacity.
- the impedance of the filter 40 alone (hereinafter, referred to as “Filter single unit characteristic”) is designed with a triangular portion indicated by “Filter single unit characteristic” on the Smith chart of FIG.
- the impedance of the duplexer 50 alone hereinafter referred to as “DPX single unit characteristic” is designed as a rectangular portion indicated by “DPX single unit characteristic” on the Smith chart of FIG.
- the impedance (hereinafter referred to as “Filter + DPX bundling characteristic”) in which the common terminals of the two filters 40 and the duplexer 50 are connected in common is indicated by a circular portion indicated by “Filter + DPX bundling characteristic” on the Smith chart of FIG. To position.
- a “filter single-unit characteristic” that is a characteristic when configured with one filter
- a “DPX single-unit characteristic” that is a characteristic when configured with two filters
- a characteristic when configured with three filters The susceptance component increases in the order of “Filter + DPX bundling characteristics”. This is because, in the own pass band (own band), the bundled filter is an attenuation band, and thus acts as a capacitor. Therefore, as the number of bundled filters increases, the susceptance component increases.
- impedance matching is changed when only the filter 40 is selected, when only the duplexer 50 is selected, and when both the filter 40 and the duplexer 50 are selected. Therefore, the size can be reduced.
- the capacitance values of the capacitors C1 and C2 and the inductance value of the inductor L are set to satisfy the following, for example.
- B 11 , B 12 and B 13 are the susceptance value of the Filter + DPX bundling characteristic, the susceptance value of the DPX simple substance characteristic, and the susceptance value of the Filter simple substance characteristic in this order.
- C 1 , C 2 , and L are the capacitance value of the capacitor C 1, the capacitance value of the capacitor C 2, and the inductance value of the inductor L in this order.
- F is the center frequency of the passband, for example. Since B 11 > B 12 > B 13 , the relationship of C 2 ⁇ C 1 is established.
- an impedance matching circuit can be configured in accordance with three impedance states (Filter + DPX bundling characteristics, DPX single-piece characteristics, and Filter single-piece characteristics) without adding an impedance element serving as an impedance matching circuit. Can do.
- the capacitor C1 (first impedance element) that connects the selection terminal 112 (first selection terminal) and the selection terminal 113 (second selection terminal) is provided.
- the filter 40 (first impedance element) is further provided by including the capacitor C2 (third impedance element) that connects the selection terminal 112 (first selection terminal) and the ground. 1 filter) Even if the susceptance component of a single unit is smaller than the susceptance component of a single duplexer (second filter), the impedance matching circuit can be changed according to the connection form of the switch circuit. Loss can be achieved.
- the switch circuit 10 has three or more selection terminals
- the high-frequency front-end circuit 1A further includes a device (for example, a multiplexer such as a duplexer) having a susceptance component larger than the susceptance component of the duplexer 50 alone.
- a device for example, a multiplexer such as a duplexer
- no impedance element is connected to the path connecting the device and the selection terminal of the switch circuit 10, and the device is used (selected) alone.
- impedance matching circuit that matches the impedance state (Filter + DPX bundling characteristics, DPX single-unit characteristics, Filter single-unit characteristics, and device single-unit characteristics).
- the first impedance element (capacitor C1) and the second impedance element (capacitor C2) are capacitors, and the capacitance value of the third impedance element is smaller than the capacitance value of the first impedance element.
- FIG. 17 is a configuration diagram of a high-frequency front-end circuit 1B according to the second modification of the first embodiment.
- the off-capacitance of the sub-switch SW1g first sub-switch
- the off-capacitance of the sub-switch SW2g second sub-switch
- the off-capacitance of the switch is a capacitance that enters between the switch terminals when the switch is off.
- the off capacitance of the sub switch SW1g is a capacitance generated between the first terminal connected to the selection terminal 112 and the second terminal connected to the ground when the sub switch SW1g is off.
- the high-frequency front end circuit 1B shown in the figure does not include the capacitor C2 (third impedance element) and the off-capacitance of the sub switch SW1g is smaller than that of the high-frequency front end circuit 1A according to the first modification of the first embodiment. The difference is that it is larger than the off-capacitance of the sub switch SW2g.
- the capacitance value of the capacitor C1 the capacitance value of the off capacitance of the sub switch SW1g, the capacitance value of the off capacitance of the sub switch SW2g, and the inductance value of the inductor L are set to satisfy the following, for example: Yes.
- B 11 , B 12 and B 13 are the susceptance value of the Filter + DPX bundling characteristic, the susceptance value of the DPX simple substance characteristic, and the susceptance value of the Filter simple substance characteristic in this order.
- C 1, L, C off1 , C off2 is in this order, the capacitance value of the capacitor C1, the inductance value of the inductor L, the capacitance value of the off capacity of the sub-switch SW1G, is the capacitance value of the off capacity of the sub-switch SW2g .
- F is the center frequency of the passband, for example.
- B 11> B 12> for B is 13, the relationship of C off2 ⁇ C off1 holds.
- the terminal on the ANT terminal 101 side of the selected filter 40 and the duplexer 50 and the ground are the sub switch SW1g (first sub switch). It is connected by a parallel circuit of the off-capacitance, the off-capacitance of the sub switch SW2g (second sub switch) and the inductor L (second impedance element).
- the terminal on the ANT terminal 101 side of the selected duplexer 50 and the ground are in parallel with the capacitor C1 (first impedance element), the off capacitance of the sub switch SW2g, and the inductor L. It will be connected by a circuit.
- the terminal on the ANT terminal 101 side of the selected filter 40 and the ground are connected by a parallel circuit of the capacitor C1, the off-capacitance of the sub switch SW1g, and the inductor L. become.
- the impedance is determined when only the filter 40 is selected without adding an impedance element serving as an impedance matching circuit, when only the duplexer 50 is selected, and when both the filter 40 and the duplexer 50 are selected.
- Matching impedance matching circuit
- the off capacitance of the sub switch SW1g (first sub switch) is larger than the off capacitance of the sub switch SW2g (second sub switch), so that the impedance element Since the same effects as those of the first modification of the first embodiment can be achieved while reducing the number, further downsizing can be achieved.
- FIG. 18 is a configuration diagram of the high-frequency front-end circuit 100 according to the second embodiment.
- the high-frequency front-end circuit 100 shown in FIG. 1 includes a switch circuit 110 having a common terminal 111 and selection terminals 112 to 115, a filter 120, duplexers 130, 140, and 150, an inductor L (second impedance element), and a capacitor. C11 to C14 (first impedance elements).
- the filter 120 includes the Band 29 Rx band in the pass band, and is connected to the selection terminal 112.
- the duplexer 130 includes the Tx band and the Rx band of Bands 12 and 17 in the pass band, and is connected to the selection terminal 113.
- the duplexer 140 includes the Tx band and the Rx band of Bands 13 and 14 in the pass band, and is connected to the selection terminal 114.
- the duplexer 150 includes the Tx band and the Rx band of Band 26 in the pass band, and is connected to the selection terminal 115.
- the capacitor C11 connects the selection terminal 112 and the selection terminal 115
- the capacitor C12 connects the selection terminal 113 and the selection terminal 115
- the capacitor C13 connects the selection terminal 114 and the selection terminal 115
- the capacitor C14 is the selection terminal. 112 and the selection terminal 113 are connected.
- the switch circuit 110 individually corresponds to the selection terminals 112 to 115, and has main switches SW11 to SW14 that switch connection and non-connection between the common terminal 111 and the selection terminals 112 to 115 corresponding to on and off. . Further, the switch circuit 110 further individually corresponds to the selection terminals 112 to 115, and connects and disconnects the corresponding selection terminals 112 to 115 and the ground by exclusive on and off with the corresponding main switch. Sub switches SW11g to SW14g for switching are provided.
- the same effects as those of the first embodiment can be obtained.
- the high-frequency front-end circuit 100 including three or more devices four devices including the filter 120 and the duplexers 130, 140, and 150 in the present embodiment
- three or more selection terminals the present embodiment
- by adding a first impedance element (capacitors C11 to C14 in this embodiment) that connects any two of the four selection terminals 112 to 115) an impedance element that becomes an impedance matching circuit is added. Therefore, since the impedance matching circuit can be changed according to the connection form of the switch circuit 110, the size and the loss can be reduced.
- the high-frequency front-end circuit described in the first and second embodiments and the modifications thereof may include a tunable filter that can vary a frequency such as a pass band or an attenuation band as at least one filter.
- FIG. 19 is a configuration diagram of the high-frequency front-end circuit 100A and its peripheral circuits according to the third embodiment.
- a high-frequency front end circuit 100A, an antenna element 2, and an RF signal processing circuit (RFIC) 3 are shown.
- the high frequency front end circuit 100 ⁇ / b> A, the antenna element 2 and the RFIC 3 constitute a communication device 4.
- the antenna element 2, the high-frequency front-end circuit 100A, and the RFIC 3 are disposed, for example, in a front-end portion of a multi-mode / multi-band mobile phone.
- the antenna element 2 is a multiband antenna that transmits and receives a high-frequency signal and conforms to a communication standard such as LTE.
- the antenna element 2 may not correspond to, for example, all the bands of the communication device 4, and may correspond to only the bands of the low frequency band group or the high frequency band group.
- the antenna element 2 is not built in the communication device 4 and may be provided separately from the communication device 4.
- RFIC 3 is an RF signal processing circuit that processes high-frequency signals transmitted and received by the antenna element 2. Specifically, the RFIC 3 performs signal processing on the high-frequency reception signal input from the antenna element 2 via the reception-side signal path of the high-frequency front-end circuit 100A by down-conversion or the like, and receives the signal generated by the signal processing. The signal is output to a baseband signal processing circuit (not shown). Further, the RFIC 3 performs signal processing on the transmission signal input from the baseband signal processing circuit by up-conversion or the like, and transmits the high-frequency transmission signal generated by the signal processing to the transmission-side signal path (not shown) of the high-frequency front-end circuit 100A. Output).
- the high-frequency front-end circuit 100A is a circuit that transmits a high-frequency signal between the antenna element 2 and the RFIC 3. Specifically, the high-frequency front end circuit 100A transmits the high-frequency transmission signal output from the RFIC 3 to the antenna element 2 via a transmission-side signal path (not shown). The high-frequency front end circuit 100A transmits the high-frequency reception signal received by the antenna element 2 to the RFIC 3 via the reception-side signal path.
- the high-frequency front end circuit 100A includes an inductor L (second impedance element), a switch circuit 110, filters 120A, 130A, 140A, and 150A, switches 180A and 180B, and a reception amplification circuit group 190 in order from the antenna element 2 side. With.
- the high-frequency front end circuit 100A further includes a capacitor C21 (first impedance element) and capacitors C22 and C23 (third impedance element).
- the switch circuit 110 turns on and off the main switches SW11 to SW14 and the sub switches SW11g to 14g in accordance with the control signal ⁇ CTL from the RFIC3. That is, in the present embodiment, the RFIC 3 causes the switch circuit 110 to be in the second connection configuration (two or more main switches are simultaneously turned on) when performing CA, and the switch circuit 110 is configured as the first connection when performing non-CA. It functions as a control unit that makes the connection form (only one main switch is turned on). Note that the control unit may be provided separately from the RFIC 3.
- the filters 120A, 130A, and 140A are constituted by tunable filters, and the filter 150A is constituted by a frequency-fixed filter.
- the filter 120 ⁇ / b> A is a tunable filter that can handle high-frequency reception signals of (i) Band 29, (ii) Bands 12 and 17, or (iii) Bands 13 and 14, and is connected to the selection terminal 112. Yes.
- the filter 130 ⁇ / b> A is a tunable filter that can handle high-frequency received signals (i) Band 28 or (ii) Band 20, and is connected to the selection terminal 113.
- the filter 140 ⁇ / b> A is a tunable filter that can handle high-frequency received signals (i) Band 27 or (ii) Band 26, and is connected to the selection terminal 114.
- the filter 150 ⁇ / b> A is a fixed frequency filter corresponding to the Band 8 high frequency received signal, and is connected to the selection terminal 115.
- Switches 180A and 180B connect a filter corresponding to a predetermined band and a reception amplifier circuit corresponding to the predetermined band in reception amplifier circuit group 190 in accordance with a control signal from a control unit (not shown). It is composed of one or more switches (a plurality of switches in this embodiment). Note that the number of filters connected to the reception amplifier circuit is not limited to one, and a plurality of filters may be used.
- the reception amplifier circuit group 190 includes one or more low noise amplifiers (a plurality of low noise amplifiers in the present embodiment) that amplify the power of the high frequency reception signals input from the switches 180A and 180B.
- the thus configured high frequency front end circuit 100A filters the high frequency reception signal input from the antenna element 2 with a predetermined filter, amplifies it with a predetermined low noise amplifier, and outputs it to the RFIC 3.
- the RFIC corresponding to the low band and the RFIC corresponding to the high band may be provided separately.
- the capacitor C21 connects the selection terminal 112 and the selection terminal 114
- the capacitor C22 connects the selection terminal 113 and the ground
- the capacitor C23 connects the selection terminal 115 and the ground.
- the high-frequency front-end circuit 100A can further reduce the size of the filter 120A, 130A, and 140A because the number of filters can be reduced compared to the case of providing a filter with a fixed frequency because the filters 120A, 130A, and 140A are configured as tunable filters. Can be planned.
- the configuration for reception diversity in which a plurality of filters (reception filters) are provided in the reception-side signal path has been described as the high-frequency front-end circuit 100A.
- the configuration of the high-frequency front-end circuit is not limited to this, and may be a configuration for transmission diversity in which a plurality of filters (transmission filters) are provided in the transmission-side signal path.
- the communication device 4 including the above-described high-frequency front-end circuit and RFIC 3 (RF signal processing circuit) is also included in the present invention. According to such a communication device 4, it is possible to reduce the size and the loss.
- the ANT terminal 101 connected to the antenna element is described as an example of the high-frequency front-end circuit connected to the common terminal 111 of the switch circuit 10.
- the terminals of the high-frequency front-end circuit connected to the common terminal 111 are not limited to the terminals connected to the antenna elements, but are input / output terminals (here, output terminals) or power connected to a reception amplification circuit such as a low noise amplifier. It may be an input / output terminal (in this case, an input terminal) connected to a transmission amplifier circuit such as an amplifier. That is, a multiplexer in which a plurality of filters are commonly connected by a switch circuit is also included in the present invention.
- the high-frequency front end circuit may have a configuration in which the circuits composed of the first switch circuit and the first impedance circuit described above are connected in multiple stages.
- FIG. 20 is a configuration diagram of the high-frequency front-end circuit 100B configured as described above.
- the high-frequency front-end circuit 100B shown in the figure includes a first stage circuit 11 and second stage circuits 12A and 12B each having a switch circuit 10 and a capacitor C.
- the first stage circuit 11 is located at the first stage where the common terminal 111 is connected to the ANT terminal 101
- the second stage circuits 12A and 12B each have the common terminal 111 as the first stage. It is located in the second stage connected to the ANT terminal 101 via the stage circuit 11.
- the first stage circuit 11 includes a switch circuit 10 which is an example of a second switch circuit corresponding to the first switch circuit described above and a fourth impedance corresponding to the first impedance element described above. And a capacitor C which is an example of an element.
- the selection terminal 112 included in the switch circuit 10 is selectively connected to either the common terminal 111 or the ground terminal included in the switch circuit 10. Further, the selection terminal 113 included in the switch circuit 10 is selectively connected to either the common terminal 111 or the ground terminal included in the switch circuit 10.
- the second-stage circuit 12A includes the switch circuit 10 that is the first switch circuit and the capacitor C that is the first impedance element, and is an example of the filter 220A that is an example of the first filter and the second filter. Connected to the filter 230A.
- the second-stage circuit 12B includes a switch circuit 10 that is a first switch circuit and a capacitor C that is a first impedance element.
- the high-frequency front end circuit 100B includes a plurality of sets (here, two sets) each including a first switch circuit, a first filter, a second filter, and a first impedance element.
- the common terminal 111 included in the switch circuit 10 of the second-stage circuit 12A which is the first switch circuit in one of the plurality of sets, is selected by the switch circuit 10 of the first-stage circuit 11. It is connected to the terminal 112.
- the common terminal 111 included in the switch circuit 10 of the second-stage circuit 12B that is the first switch circuit in the other one of the plurality of sets includes the switch circuit 10 of the first-stage circuit 11. It is connected to the selection terminal 113.
- the capacitor C of the first stage circuit 11 that is the fourth impedance element is a node on the path connecting the selection terminal 112 of the first stage circuit 11 and the common terminal 111 of the second stage circuit 12A. And a node on a path connecting the selection terminal 113 of the first stage circuit 11 and the common terminal 111 of the second stage circuit 12B.
- the high-frequency front-end circuit 100B configured as described above can cope with four or more frequency bands (here, four frequency bands) while reducing size and reducing loss.
- the number of selection terminals in the first stage circuit is not limited to two, and may be three or more. That is, the high-frequency front end circuit 100B may include three or more sets each including the first switch circuit, the first filter, the second filter, and the first impedance element. According to the high-frequency front-end circuit 100B configured as described above, it is possible to deal with more frequency bands.
- first impedance elements of each set are not limited to the same, and may be different. That is, one set of first impedance elements and the other set of first impedance elements may have different element values. In the first place, one may be an inductor and the other may be a capacitor. .
- each of the main switch and the sub switch is described as an individual switch that switches between connection and non-connection by turning on and off.
- the main switch and the sub switch may be configured by a single switch having a selection terminal of the switch circuit as a common terminal and a common terminal and a ground terminal of the switch circuit as selection terminals.
- FIG. 21 is a configuration diagram of the high-frequency front-end circuit 1C configured as described above.
- the switch circuit 10C shown in the figure replaces the main switches SW1 and SW2 and the sub switches SW1g and SW2g with a selection terminal 112 (first selection terminal) as a common terminal 111 and A switch SW11c (first switch) that is selectively connected to one of the ground terminals 112g and a switch that selectively connects the selection terminal 113 (second selection terminal) to either the common terminal 111 or the ground terminal 113g.
- SW12c second switch
- the switch SW11c has a common terminal 112c connected to the selection terminal 112, a selection terminal 111a connected to the common terminal 111, and a ground terminal 112g connected to the ground, and the common terminal 112c.
- the switch SW12c has a common terminal 113c connected to the selection terminal 113, a selection terminal 111b connected to the common terminal 111, and a ground terminal 113g connected to the ground, and the common terminal 113c is selected as the selection terminal 111b and It is selectively connected to either one of the ground terminals 113g.
- the high-frequency front-end circuit 1C configured as described above includes a capacitor C1 (first impedance element) that connects the selection terminal 112 (first selection terminal) and the selection terminal 113 (second selection terminal).
- C1 first impedance element
- the number of switches constituting the switch circuit 10 ⁇ / b> C can be reduced as compared with the switch circuit 10, and thus the size can be reduced.
- the capacitor is a variable capacitor using DTC (Digital Tunable Capacitor), a varactor capacitor using MEMS, or BST (Ba 1-x Sr x TiO 3 : barium strontium titanate), Or it may be a varicap.
- the inductor may be a variable inductor using MEMS.
- an impedance matching circuit adapted to more impedance states can be configured without increasing the number of impedance elements, it is possible to cope with more filter matching while reducing the size.
- the filter is not limited to the elastic wave filter, and may be an LC filter or a dielectric filter. For this reason, the impedance characteristics of a single filter do not necessarily exhibit capacitance. Therefore, the first impedance element or the third impedance element is not limited to a capacitor, and may be an inductor, and the second impedance element may be a capacitor.
- the second impedance element is It does not matter if it is not provided.
- the standardized impedance is not limited to 50 ⁇ , and can be appropriately set according to, for example, required specifications of a communication device to which a high-frequency front-end circuit is applied.
- an inductor or a transmission line by wiring that connects the components may be included between the components.
- the present invention can be widely used for communication devices such as mobile phones as a small and low-loss front-end circuit and communication device.
- RFIC RF signal processing circuit
- 10C 10C
- 110 Switch circuit 11 First stage circuit 12A, 12B Second stage circuit 20, 30, 50, 130, 140, 150 Duplexer 21, 31, 51 Transmission filter 22, 32, 52 Reception filter 40, 120, 120A, 130A, 140A, 150A, 220A, 220B, 230A, 230B
- Filter 101 ANT terminal (input / output terminal) 111, 112c, 113c Common terminal 112-115, 111a, 111b Selection terminal 112g, 113g Ground terminal 180A, 180B, SW11c, SW12c Switch 190 Reception amplification circuit group C, C1, C11-C14, C21 Capacitor (first impedance element) C2, C22, C23 Capacitor (third impedance element) L Inductor (second impedance element) SW1, SW2, SW11 to SW14 Main switch SW1g, SW2g
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Transceivers (AREA)
Abstract
高周波フロントエンド回路(1)は、スイッチ回路(10)と、デュプレクサ(20,30)と、キャパシタ(C)と、を備え、スイッチ回路(10)は、共通端子(111)と選択端子(112)との接続を切り替えるメインスイッチ(SW1)と、メインスイッチ(SW1)との排他的なオン及びオフにより、選択端子(112)とグランドとの接続を切り替えるサブスイッチ(SW1g)と、共通端子(111)と選択端子(113)との接続を切り替えるメインスイッチ(SW2)と、メインスイッチ(SW2)との排他的なオン及びオフにより、選択端子(113)とグランドとの接続を切り替えるサブスイッチ(SW2g)と、を有し、メインスイッチ(SW1,SW2)の一方のみがオンとなる第1接続形態、ならびに、双方がオンとなる第2接続形態とが切り替えられ、キャパシタ(C)は、選択端子(112)と選択端子(113)とを接続する。
Description
本発明は、複数のフィルタを有する高周波フロントエンド回路及び通信装置に関する。
従来、マルチバンドに対応した複数のフィルタを備えるフィルタモジュールとして、当該複数のフィルタを選択的にアンテナ端子に接続するスイッチ回路を備える構成が知られている(例えば、特許文献1参照)。このフィルタモジュールによれば、例えば、1つのスイッチ回路と当該1つのスイッチ回路に接続される複数のフィルタとの間に、インピーダンス整合回路が設けられている。
しかしながら、上記従来の構成では、複数のフィルタについて個別にインピーダンス整合回路を設ける必要があるため、小型化の妨げとなる。
また、上記従来の構成を用いて複数の周波数帯域の高周波信号を同時に送信または受信するCA(Carrier Aggregation:キャリアアグリゲーション)を行う場合等、スイッチ回路によって選択されるフィルタの個数が2以上となるときに、次のような問題が生じ得る。つまり、non-CA(non-Carrier Aggregation:非キャリアアグリゲーション)の場合等、スイッチ回路によって選択されるフィルタの個数が1となるときに比べて、スイッチ回路によって選択されるフィルタの個数が変わることによりインピーダンスがずれてしまう。
したがって、このような場合には、インピーダンス整合回路によるインピーダンス整合が難しくなり、ロスの増大を招く。
そこで、本発明は、小型化かつ低ロス化を図ることができる高周波フロントエンド回路及び通信装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る高周波フロントエンド回路は、入出力端子に接続される共通端子、及び、前記共通端子と選択的に接続される複数の選択端子を有するスイッチ回路と、前記複数の選択端子のうち第1選択端子に接続された第1フィルタと、前記複数の選択端子のうち第2選択端子に接続され、前記第1フィルタの通過帯域と異なる通過帯域を有する第2フィルタと、第1インピーダンス素子と、を備え、前記スイッチ回路は、オン及びオフにより、前記共通端子と前記第1選択端子との接続及び非接続を切り替える第1メインスイッチと、前記第1メインスイッチのオン及びオフとの排他的なオン及びオフにより、前記第1選択端子とグランドとの接続及び非接続を切り替える第1サブスイッチと、前記第1メインスイッチのオン及びオフに制約されないオン及びオフにより、前記共通端子と前記第2選択端子との接続及び非接続を切り替える第2メインスイッチと、前記第2メインスイッチとの排他的なオン及びオフにより、前記第2選択端子とグランドとの接続及び非接続を切り替える第2サブスイッチと、を有し、前記第1メインスイッチ及び前記第2メインスイッチの一方のみがオンとなる第1接続形態、ならびに、前記第1メインスイッチ及び前記第2メインスイッチの双方がオンとなる第2接続形態とが切り替えられ、前記第1インピーダンス素子は、前記第1選択端子と前記第1フィルタを結ぶ経路上のノードと、前記第2選択端子と前記第2フィルタを結ぶ経路上のノードとに接続される。
これにより、スイッチ回路が第1メインスイッチ及び第2メインスイッチの一方のみがオンとなる第1接続形態となっているときには、第1インピーダンス素子は、第1サブスイッチ及び第2サブスイッチの一方を介してグランドに接続されることになる。このため、このときには第1インピーダンス素子はインピーダンス整合回路のインピーダンス素子として作用することになる。一方、スイッチ回路が第1メインスイッチ及び前記第2メインスイッチの双方がオンとなる第2接続形態となっているときには、第1インピーダンス素子の両端は第1メインスイッチ及び第2メインスイッチを介して短絡されることになる。このため、このときには第1インピーダンス素子は作用しないことになる。つまり、本態様によれば、インピーダンス整合回路となるインピーダンス素子を追加することなく、スイッチ回路の接続形態に応じてインピーダンス整合回路を変更することができるので、小型化かつ低ロス化を図ることができる。
また、前記スイッチ回路は、前記第1メインスイッチ及び前記第2メインスイッチの一方のみがオンとなる第1接続形態、ならびに、前記第1メインスイッチ及び前記第2メインスイッチの双方がオンとなる第2接続形態が切り替えられ、前記第1インピーダンス素子は、前記スイッチ回路が前記第1接続形態及び前記第2接続形態のうち前記第1接続形態のときのみ、前記入出力端子のインピーダンスを基準化インピーダンスに整合させることにしてもよい。
このように、第1接続形態と第2接続形態とで第1インピーダンス素子による整合の有無が切り替わることにより、1つのインピーダンス素子(第1インピーダンス素子)で2つのインピーダンス整合回路を構成するに等しいことになる。よって、インピーダンス整合回路を構成する素子数を削減できるため、小型化を図ることができる。
また、前記高周波フロントエンド回路は、さらに、前記共通端子とグランドとを接続する第2インピーダンス素子を備え、前記スイッチ回路において前記第1メインスイッチ及び前記第2メインスイッチの一方のみがオンとなる前記第1接続形態のとき、前記第1インピーダンス素子及び前記第2インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを基準化インピーダンスに整合させ、前記スイッチ回路において前記第1メインスイッチ及び前記第2メインスイッチの双方がオンとなる前記第2接続形態のとき、前記第1インピーダンス素子及び前記第2インピーダンス素子のうち前記第2インピーダンス素子のみが、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させることにしてもよい。
これにより、スイッチ回路が第1接続形態の場合には、第1インピーダンス素子及び第2インピーダンス素子の並列回路によって構成されるインピーダンス整合回路によって入出力端子のインピーダンスを基準化インピーダンスに整合させて、スイッチ回路が第2接続形態の場合には、第2インピーダンス素子によって構成されるインピーダンス整合回路によって入出力端子のインピーダンスを基準化インピーダンスに整合させることができる。このため、スイッチ回路が第1接続形態及び第2接続形態のいずれの場合であっても、低ロス化を図ることができる。
また、前記第1フィルタ及び前記第2フィルタは、弾性波共振子を有する弾性波フィルタであることにしてもよい。
これにより、急峻性に優れた(高選択度の)フィルタ特性を有する小型かつ低背の第1フィルタ及び第2フィルタを得ることができる。つまり、本態様によれば、さらなる小型化を図りつつ、低ロスかつ高選択度の高周波フロントエンド回路を実現できる。
また、前記第1インピーダンス素子は、キャパシタであり、前記第2インピーダンス素子は、インダクタであることにしてもよい。
ここで、第1フィルタ及び第2フィルタを構成する弾性波フィルタは、構造上、インピーダンスが容量性を示すことが多い。このため、第1インピーダンス素子としてキャパシタを用い、第2インピーダンス素子としてインダクタを用いることにより、スイッチ回路が第1接続形態及び第2接続形態のいずれにおいても、入出力端子のインピーダンスを基準化インピーダンスに整合させることができるので、低ロス化が図られる。つまり、本態様によれば、小型化を図りつつ、低ロスかつ高選択度の高周波フロントエンド回路を実現できる。
また、前記第1選択端子側から見た前記第1フィルタ単体の通過帯域内のサセプタンス成分は、前記第2選択端子側から見た前記第2フィルタ単体の通過帯域内のサセプタンス成分よりも小さく、前記高周波フロントエンド回路は、さらに、前記第1選択端子とグランドとを接続する第3インピーダンス素子を備え、前記スイッチ回路が前記第1メインスイッチのみオンとなる前記第1接続形態のとき、前記第1インピーダンス素子、前記第2インピーダンス素子及び前記第3インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させ、前記スイッチ回路が前記第2メインスイッチのみオンとなる前記第1接続形態のとき、前記第1インピーダンス素子及び前記第2インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させ、前記スイッチ回路が前記第2接続形態のとき、前記第2インピーダンス素子及び前記第3インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させることにしてもよい。
これにより、第1選択端子から見た第1フィルタ単体の通過帯域内のサセプタンス成分が第2選択端子から見た第2フィルタ単体の通過帯域内のサセプタンス成分よりも小さい場合であっても、スイッチ回路の接続形態に応じてインピーダンス整合回路を変更することができるので、小型化かつ低ロス化を図ることができる。
また、前記第3インピーダンス素子は、キャパシタであり、前記第1インピーダンス素子がキャパシタである場合、前記第3インピーダンス素子の容量値は、前記第1インピーダンス素子の容量値よりも小さいことにしてもよい。
これにより、第1フィルタ単体及び第2フィルタ単体それぞれの通過帯域内の上記サセプタンス成分がj0より大きいとき、すなわち通過帯域内において第1フィルタ単体及び第2フィルタ単体それぞれが容量性を示すときに、小型化かつ低ロス化を図ることができる。
また、前記第1選択端子側から見た前記第1フィルタ単体の通過帯域内のサセプタンス成分は、前記第2選択端子側から見た前記第2フィルタ単体の通過帯域内のサセプタンス成分よりも小さく、前記第1サブスイッチのオフ容量は、前記第2サブスイッチのオフ容量よりも大きいことにしてもよい。
これにより、インピーダンス素子の個数を削減できるため、さらなる小型化を図ることができる。
また、前記第1選択端子側から見た前記第1フィルタ単体の通過帯域内のサセプタンス成分と前記第2選択端子側から見た前記第2フィルタ単体の通過帯域内のサセプタンス成分とは、同等であることにしてもよい。
これにより、スイッチ回路が第1メインスイッチのみオンとなる第1接続形態のとき、あるいは、第2メインスイッチのみオンとなる第1接続形態のとき、のいずれであっても、第1インピーダンス素子の付加により入出力端子におけるアドミッタンスをアドミッタンスチャート上のほぼ同じ位置にシフトさせることができる。このため、第1インピーダンス素子の定数を適宜調整することにより、上記いずれの場合であっても入出力端子におけるインピーダンスを基準化インピーダンスに整合させることができる。よって、部品点数の増加を抑制できるため、さらなる小型化が図られる。
また、前記第1フィルタ及び前記第2フィルタの少なくとも一方は、複数のフィルタからなり、当該複数のフィルタは、各々の一方の端子が共通接続されて前記スイッチ回路に接続されているマルチプレクサであることにしてもよい。
これにより、例えば、CAに対応した送受信用の高周波フロントエンド回路を実現することができる。
また、前記スイッチ回路は、前記第1メインスイッチ及び前記第2メインスイッチの一方のみがオンとなる第1接続形態、ならびに、前記第1メインスイッチ及び前記第2メインスイッチの双方がオンとなる第2接続形態が切り替えられ、前記高周波フロントエンド回路は、さらに、前記第1フィルタの通過帯域に割り当てられた第1周波数帯域と前記第2フィルタの通過帯域に割り当てられた第2周波数帯域とを同時に送信または受信するキャリアアグリゲーションを行うときに、前記スイッチ回路を前記第2接続形態にさせ、前記第1周波数帯域及び前記第2周波数帯域のいずれか一方を送信または受信する非キャリアアグリゲーションを行うときに、前記スイッチ回路を前記第1接続形態にさせる制御部を備えることにしてもよい。
また、本発明の他の一態様に係る高周波フロントエンド回路は、入出力端子に接続される共通端子、及び、前記共通端子と選択的に接続される複数の選択端子を有するスイッチ回路と、前記複数の選択端子のうち第1選択端子に接続された第1フィルタと、前記複数の選択端子のうち第2選択端子に接続された第2フィルタと、第1インピーダンス素子と、を備え、前記スイッチ回路は、前記第1選択端子を前記共通端子及びグランド端子のいずれか一方に選択的に接続する第1スイッチと、前記第2選択端子を前記共通端子及びグランド端子のいずれか一方に選択的に接続する第2スイッチと、を有し、前記第1インピーダンス素子は、前記第1選択端子と前記第1フィルタを結ぶ経路上のノードと、前記第2選択端子と前記第2フィルタを結ぶ経路上のノードとに接続する。
これにより、スイッチの数を減らすことが出来るため、小型化を図ることができる。
また、前記高周波フロントエンド回路は、前記スイッチ回路である第1スイッチ回路、前記第1フィルタ、前記第2フィルタ及び前記第1インピーダンス素子を有する組を複数組備え、さらに、共通端子、第1選択端子及び第2選択端子を有する第2スイッチ回路と、第4インピーダンス素子と、を備え、前記第2スイッチ回路が有する前記第1選択端子は、当該第2スイッチ回路が有する前記共通端子及びグランド端子のいずれか一方に選択的に接続され、前記第2スイッチ回路が有する前記第2選択端子は、当該第2スイッチ回路が有する前記共通端子及びグランド端子のいずれか一方に選択的に接続され、前記複数組のうち一の組における前記第1スイッチ回路が有する前記共通端子は、前記第2スイッチ回路が有する前記第1選択端子に接続され、前記複数組のうち他の一の組における前記第1スイッチ回路が有する前記共通端子は、前記第2スイッチ回路が有する前記第2選択端子に接続され、前記第4インピーダンス素子は、前記第2スイッチ回路が有する前記第1選択端子と前記一の組における前記第1スイッチ回路が有する前記共通端子とを結ぶ経路上のノードと前記第2スイッチ回路が有する前記第2選択端子と前記他の一の組における前記第1スイッチ回路が有する前記共通端子とを結ぶ経路上のノードとに接続されることにしてもよい。
これにより、小型化かつ低ロス化を図りつつ、4以上の周波数帯域に対応することができる。
また、本発明の一態様に係る通信装置は、アンテナ素子で送受信される高周波信号を処理するRF信号処理回路と、前記アンテナ素子と前記RF信号処理回路との間で前記高周波信号を伝達する上記いずれかの高周波フロントエンド回路と、を備える。
これにより、小型化かつ低ロス化を図ることができる通信装置を提供できる。
本発明に係る高周波フロントエンド回路及び通信装置によれば、小型化かつ低ロス化を図ることができる。
以下、本発明の実施の形態について、実施例及び図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する場合がある。
(実施の形態1)
[1.概要]
[1-1.構成]
図1は、実施の形態1に係る高周波フロントエンド回路1の構成図である。
[1.概要]
[1-1.構成]
図1は、実施の形態1に係る高周波フロントエンド回路1の構成図である。
高周波フロントエンド回路1は、アンテナ素子(図示せず)と増幅器(図示せず)とRFIC(Radio Frequency Integrated Circuit、図示せず)との間で高周波信号を伝達する回路である。これらアンテナ素子、増幅器及びRFICは、高周波フロントエンド回路1の外部に設けられている。このため、本実施の形態では、高周波フロントエンド回路1は、マルチプレクサとしての機能を果たす。なお、増幅器は、高周波フロントエンド回路1に内蔵されていてもかまわない。
本実施の形態では、高周波フロントエンド回路1は、LTE(Long Term Evolution)に対応し、3GPP(Third Generation Partnership Project)にて規定されたBand(周波数帯域)の高周波信号を伝達する。具体的には、高周波フロントエンド回路1は、3GPPで規定されるBand26及び12に対応し、当該Bandの高周波信号を伝達する。
なお、以下では、「3GPPで規定されるBand」を単に「Band」と称し、各Bandの受信帯域(Rx帯)または送信帯域(Tx帯)を、例えばBand26の受信帯域については「B26Rx」のように、バンド名とその末尾に付加された受信帯域または送信帯域を示す文言とで簡略化して称する場合がある。
本実施の形態では、高周波フロントエンド回路1は、アンテナ素子で受信されてアンテナ(ANT)端子101に入力された高周波信号(ここでは高周波受信信号)を、フィルタリングすることにより所定の周波数の高周波信号を通過させて複数の個別端子(ここでは2つの受信端子、具体的にはBand26の受信端子であるB26Rx端子102Rx及びBand12の受信端子であるB12Rx端子103Rx)から増幅器を介してRFICに出力する。または、この逆に、高周波フロントエンド回路1は、RFICから複数の個別端子(ここでは2つの送信端子、具体的にはBand26の送信端子であるB26Tx端子102Tx及びBand12の受信端子であるB12Tx端子103Tx)に入力された高周波信号(ここでは高周波送信信号)を増幅した後、フィルタリングすることにより所定の周波数の高周波信号を通過させてANT端子101からアンテナ素子に出力する。ANT端子101は、本実施の形態において、高周波信号を入力及び出力する入出力端子である。なお、入出力端子は、アンテナ素子に限らず、増幅器等の他の回路素子に接続されてもかまわない。つまり、本実施の形態におけるANT端子101は、増幅器等に接続される端子であってもかまわない。
具体的には、高周波フロントエンド回路1は、スイッチ回路10と、複数のフィルタ(本実施の形態では、送信フィルタ21及び受信フィルタ22からなるデュプレクサ20、及び、送信フィルタ31及び受信フィルタ32からなるデュプレクサ30)と、キャパシタC(第1インピーダンス素子)と、を備える。また、本実施の形態では、高周波フロントエンド回路1はさらに、インダクタL(第2インピーダンス素子)を備える。
スイッチ回路10は、共通端子111、ならびに、共通端子111と選択的に接続される複数の選択端子(本実施の形態では、2つの選択端子112(第1選択端子)及び選択端子113(第2選択端子))を有する。ここで、共通端子111は高周波フロントエンド回路1のANT端子101と接続され、複数の選択端子は上記複数のフィルタを介して高周波フロントエンド回路1の複数の個別端子と個別に接続されている。
具体的には、スイッチ回路10は、オン(導通)及びオフ(非導通)により、共通端子111と選択端子112(第1選択端子)との接続(導通)及び非接続(非導通)を切り替えるSPST(Single-Pole,Single-Throw)型のメインスイッチSW1(第1メインスイッチ)を有する。また、スイッチ回路10は、メインスイッチSW1(第1メインスイッチ)との排他的なオン及びオフにより、選択端子112(第1選択端子)とグランドとの接続及び非接続を切り替えるSPST型のサブスイッチSW1g(第1サブスイッチ)を有する。また、スイッチ回路10は、メインスイッチSW1のオン及びオフに制約されないオン及びオフにより、共通端子111と選択端子113(第2選択端子)との接続及び非接続を切り替えるSPST型のメインスイッチSW2(第2メインスイッチ)を有する。また、スイッチ回路10は、メインスイッチSW2(第2メインスイッチ)との排他的なオン及びオフにより、選択端子113(第2選択端子)とグランドとの接続及び非接続を切り替えるSPST型のサブスイッチSW2g(第2サブスイッチ)を有する。
ここで、「排他的なオン及びオフ」とは、一方がオンの場合に他方がオフとなり、一方がオフの場合に他方がオンとなることである。このため、メインスイッチSW1とサブスイッチSW1gとは、メインスイッチSW1がオンの場合にサブスイッチSW1gがオフとなり、メインスイッチSW1がオフの場合にサブスイッチSW1gがオンとなる。また、メインスイッチSW2とサブスイッチSW2gとは、メインスイッチSW2がオンの場合にサブスイッチSW2gがオフとなり、メインスイッチSW2がオフの場合にサブスイッチSW2gがオンとなる。
また、メインスイッチSW2のオン及びオフがメインスイッチSW1のオン及びオフに制約されないとは、メインスイッチSW1のオン及びオフにかかわらず、メインスイッチSW2がオン及びオフのいずれにもなり得ることである。つまり、メインスイッチSW1とメインスイッチSW2とは、互いに独立にオン及びオフする。
このように構成されたスイッチ回路10によれば、共通端子111と選択端子112との間のメインスイッチSW1がオンの時、選択端子112とグランド端子との間のサブスイッチSW1gがオフとなることにより、共通端子111と選択端子112との間の接続を得る。一方、共通端子111と選択端子112との間のメインスイッチSW1がオフの時、選択端子112とグランド端子との間のサブスイッチSW1gがオンとなることにより、共通端子111と選択端子112との間が非接続になると共に、共通端子111と選択端子112との間のアイソレーションを得る。これらの事項は、選択端子112に接続されているメインスイッチSW1及びサブスイッチSW1gに限らず、選択端子113に接続されているメインスイッチSW2及びサブスイッチSW2gについても同様である。
このようなスイッチ回路10を構成する各スイッチ(メインスイッチSW1及びSW2、サブスイッチSW1g及びSW2g)としては、例えば、GaAsもしくはCMOS(Complementary Metal Oxide Semiconductor)からなるFET(Field Effect Transistor)スイッチ、または、ダイオードスイッチが挙げられる。また、スイッチ回路10は、複数のスイッチを有するスイッチIC(Integrated Circuit)として構成されていてもかまわない。また、各スイッチは、半導体基板に形成された半導体スイッチに限らず、MEMS(Micro Electro Mechanical Systems)で構成された機械式スイッチであってもかまわない。
なお、高周波フロントエンド回路1等の高周波回路で使用されるスイッチ回路10は、一般的に、図2A及び図2Bに示すようなブロック図で表される。図2Aは、本実施の形態におけるスイッチ回路10を表すブロック図の一例である。図2Bは、当該ブロック図の他の一例である。これらのブロック図に示すようなSPDT型のスイッチ回路10であっても、内部構成としては、図1に示す2つのメインスイッチSW1及びSW2と2つのサブスイッチSW1g及びSW2gとを備える。つまり、スイッチ回路10には、2つのメインスイッチSW1及びSW2と2つのサブスイッチSW1g及びSW2gとを明示的に備える構成に限らず、その一部が図2A及び図2Bに示すように省略されている構成も含まれる。
具体的には、図2Aに示すスイッチ回路10は、メインスイッチSW1とメインスイッチSW2とが互いに独立にオン及びオフとなる構成である。つまり、同図に示すスイッチ回路10は、メインスイッチSW1及びSW2の一方のみがオンとなる接続形態、メインスイッチSW1及びSW2の双方がオンとなる接続形態、ならびに、メインスイッチSW1及びSW2の双方がオフとなる接続形態のいずれも実現することができる。
図2Bに示すスイッチ回路10は、共通端子111と2つの選択端子112及び113の一方のみが接続される構成として示されることが多い。言い換えると、同図に示すスイッチ回路10は、メインスイッチSW1及びSW2の一方のみがオンとなる接続形態を実現できるものの、メインスイッチSW1及びSW2の双方がオンとなる接続形態、ならびに、メインスイッチSW1及びSW2の双方がオフとなる接続形態については実現できない構成として示されることが多い。ただし、同図に示すスイッチ回路10であっても、実際の構成として2つのメインスイッチSW1及びSW2と2つのサブスイッチSW1g及びSW2gとを備えていれば図1あるいは図2Aに示したスイッチ回路10と同様の接続形態を実現することができる。このため、本実施の形態におけるスイッチ回路10は、ブロック図等に示されるシンボル表記によって限定されるものではなく、内部の回路構成もしくは接続形態によって限定される。
デュプレクサ20は、本実施の形態ではBand26に対応し、Band26のTx帯を通過帯域に含み、かつ、Band26のRx帯を減衰帯域に含む送信フィルタ21と、Band26のRx帯を通過帯域に含み、かつ、Band26のTx帯を減衰帯域に含む受信フィルタ22とからなる。これら送信フィルタ21の一方の入出力端子(ここでは出力端子)及び受信フィルタ22の一方の入出力端子(ここでは入力端子)は、デュプレクサ20の共通端子で共通接続されて(束ねられて)、スイッチ回路10の選択端子112に接続されている。また、送信フィルタ21の他方の入出力端子(ここでは入力端子)は、B26Tx端子102Txに接続されている。また、受信フィルタ22の他方の入出力端子(ここでは出力端子)は、B26Rx端子102Rxに接続されている。
デュプレクサ30は、デュプレクサ20とは異なる通過帯域を有し、本実施の形態ではBand12に対応する。このデュプレクサ30は、Band12のTx帯を通過帯域に含み、かつ、Band12のRx帯を減衰帯域に含む送信フィルタ31と、Band12のRx帯を通過帯域に含み、かつ、Band12のTx帯を減衰帯域に含む受信フィルタ32とからなる。これら送信フィルタ31の一方の入出力端子(ここでは出力端子)及び受信フィルタ32の一方の入出力端子(ここでは入力端子)は、デュプレクサ30の共通端子で共通接続されて(束ねられて)、スイッチ回路10の選択端子113に接続されている。また、送信フィルタ31の他方の入出力端子(ここでは入力端子)は、B12Tx端子103Txに接続されている。また、受信フィルタ32の他方の入出力端子(ここでは出力端子)は、B12Rx端子103Rxに接続されている。
これらデュプレクサ20及び30(第1フィルタ及び第2フィルタ)は、本実施の形態では、弾性波共振子を有する弾性波フィルタである。具体的には、デュプレクサ20を構成する送信フィルタ21及び受信フィルタ22のそれぞれ、ならびに、デュプレクサ30を構成する送信フィルタ31及び受信フィルタ32のそれぞれは、弾性波共振子を含む回路によって構成される弾性波フィルタである。弾性波共振子は、例えば、弾性表面波、バルク波あるいは弾性境界波を用いた共振子によって構成される。
また、デュプレクサ20の通過帯域とデュプレクサ30の通過帯域とは、互いに異なっており周波数が重複しない。つまり、スイッチ回路10によって共通接続され得る2以上のフィルタ(本実施の形態では、デュプレクサ20を構成する送信フィルタ21及び受信フィルタ22とデュプレクサ30を構成する送信フィルタ31及び受信フィルタ32からなる4つのフィルタ)は、通過帯域の周波数が互いに異なっており重複しない。
キャパシタCは、選択端子112(第1選択端子)と選択端子113(第2選択端子)とを接続する第1インピーダンス素子である。ここで、キャパシタCが「選択端子112と選択端子113とを接続する」とは、キャパシタCの一端が選択端子112に直接接続され、キャパシタCの他端が選択端子113に直接接続されている構成に限らない。例えば、キャパシタCは、一端が選択端子112とデュプレクサ20とを結ぶ伝送線路に接続され、他端が選択端子113とデュプレクサ30とを結ぶ伝送線路に接続されていてもかまわない。つまり、キャパシタCは、選択端子112とデュプレクサ20を結ぶ経路上のノードと選択端子113とデュプレクサ30を結ぶ経路上のノードとに接続されていればよい。
インダクタLは、共通端子111とグランドとを接続する第2インピーダンス素子である。ここで、インダクタLが「共通端子111とグランドとを接続する」とは、インダクタLの一端が共通端子111に直接接続され、キャパシタCの他端がグランドに直接接続されている構成に限らない。例えばインダクタLは、一端がANT端子101と共通端子111とを結ぶ伝送線路に接続されていてもかまわない。
以上、高周波フロントエンド回路1の構成について説明したが、当該高周波フロントエンド回路1の構成はこれに限らない。例えば、高周波フロントエンド回路1が対応するBandは、Band26及び12に限らず、他のBandであってもかまわないし、対応するBandの数も2つに限らず、3以上であってもかまわない。このため、スイッチ回路10の選択端子の個数、デュプレクサ(あるいはフィルタ)の個数、及び、高周波フロントエンド回路1の個別端子の個数、等は、上述した個数に限らない。つまり、スイッチ回路10は、n個(nは3以上の整数)のメインスイッチとn個のサブスイッチとを有してもかまわない。
[1-2.動作]
以上のように構成された高周波フロントエンド回路1は、RFIC等の制御部(図示せず)からの制御信号にしたがって、次のように動作する。
以上のように構成された高周波フロントエンド回路1は、RFIC等の制御部(図示せず)からの制御信号にしたがって、次のように動作する。
すなわち、スイッチ回路10は、メインスイッチSW1(第1メインスイッチ)及びメインスイッチSW2(第2メインスイッチ)の一方のみがオンとなる第1接続形態、ならびに、メインスイッチSW1及びSW2の双方がオンとなる第2接続形態とが切り替えられる。
具体的には、スイッチ回路10は、デュプレクサ20(第1フィルタ)の通過帯域に割り当てられたBand26(第1周波数帯域)とデュプレクサ30(第2フィルタ)の通過帯域に割り当てられたBand12(第2周波数帯域)とを同時に送信または受信するCAを行うときに、上述した第2接続形態となる。つまり、CA時には、スイッチ回路10においてメインスイッチSW1及びSW2の双方がオンとなることにより、複数のデバイス(ここでは2つのデバイスであるデュプレクサ20及び30、以下では「複数デバイス」と称する)が選択される。その結果、高周波フロントエンド回路1は、アンテナ素子(図示せず)とRFIC(図示せず)との間を伝送する高周波信号を、選択した2つのデュプレクサ20及び30でフィルタリングして伝送する。
一方、スイッチ回路10は、Band26及び12のいずれか一方を送信または受信するnon-CAを行うときに、上述した第1接続形態となる。つまり、non-CA時には、スイッチ回路10においてメインスイッチSW1及びSW2の一方のみがオンとなることにより、単一のデバイス(ここではデュプレクサ20及び30の一方、以下では「単一デバイス」と称する)が選択される。その結果、高周波フロントエンド回路1は、アンテナ素子(図示せず)とRFIC(図示せず)との間を伝送する高周波信号を、選択した1つのデュプレクサ20または30でフィルタリングして伝送する。
図3Aは、複数のデバイス(ここでは2つのデュプレクサ20及び30)が選択された場合の実施の形態1に係る高周波フロントエンド回路1の構成を模式的に示す図である。図3Bは、図3Aの等価回路図である。なお、図3Aでは、回路的に作用している部分について実線で表し、回路的に作用してない部分については破線で表している。このことは、以降の同様の図においても同じである。また、簡明のため、以下では、スイッチ回路10においてオンとなるスイッチの端子間に入るインダクタ及び抵抗をゼロとして説明する。このため、実際の回路設計においては、キャパシタC(第1インピーダンス素子)及びインダクタL(第2インピーダンス素子)等の定数が以下で説明する値とは異なる場合がある。
これらの図に示すように、2つのデュプレクサ20及び30が選択された場合、キャパシタCの両端は、2つのメインスイッチSW1及びSW2を介して短絡される。このため、当該場合には、キャパシタCは作用せず、選択された2つのデュプレクサ20及び30の共通端子(ANT端子101側の端子)とグランドとはインダクタL(第2インピーダンス素子)のみで接続されることになる。つまり、スイッチ回路10が第2接続形態(すなわち、メインスイッチSW1及びSW2の双方がオン)のとき、キャパシタC(第1インピーダンス素子)及びインダクタL(第2インピーダンス素子)のうちインダクタLのみによって、ANT端子101のインピーダンスを基準化インピーダンスに整合させる。言い換えると、このとき、インピーダンス整合回路はインダクタLによって構成される。
図4Aは、単一のデバイス(ここではデュプレクサ20)が選択された場合の実施の形態1に係る高周波フロントエンド回路1の構成を模式的に示す図である。図4Bは、図4Aの等価回路図である。
ここで、本実施の形態では、単一のデバイスが選択された場合の接続形態は、デュプレクサ20が選択された場合とデュプレクサ30が選択された場合とで、オン及びオフとなるメインスイッチSW1及びSW2ならびにサブスイッチSW1g及びSW2gが入れ替わる点を除き、同様となる。このため、以下では、デュプレクサ20が選択された場合について説明し、デュプレクサ30が選択された場合については、説明を省略する。
これらの図に示すように、1つのデュプレクサ20のみが選択された場合、キャパシタCは、未選択のデュプレクサ30に対応するサブスイッチSW2gを介してグランドに接続(シャントに接続)されることになる。このため、当該場合には、選択されたデュプレクサ20の共通端子とグランドとはキャパシタC(第1インピーダンス素子)及びインダクタL(第2インピーダンス素子)の並列回路によって接続されることになる。つまり、スイッチ回路10が第1接続形態(すなわち、メインスイッチSW1及びSW2の一方のみがオン)のとき、キャパシタC(第1インピーダンス素子)及びインダクタL(第2インピーダンス素子)の並列回路によって、ANT端子101のインピーダンスを基準化インピーダンスに整合させる。言い換えると、このとき、インピーダンス整合回路はキャパシタC及びインダクタLの並列回路によって構成される。
このように、本実施の形態によれば、インピーダンス整合回路となるインピーダンス素子を追加することなく、複数デバイスが選択された場合と単一デバイスのみが選択された場合とで、インピーダンス整合(インピーダンス整合回路)を変更することができる。つまり、複数デバイスが選択された場合には、キャパシタC(第1インピーダンス素子)及びインダクタL(第2インピーダンス素子)のうちインダクタLのみをインピーダンス整合回路として作用させ、複数のデバイスが選択された場合には、キャパシタC(第1インピーダンス素子)及びインダクタL(第2インピーダンス素子)の双方をインピーダンス整合回路として作用させる。
[1-3.インピーダンス整合]
以下、本実施の形態におけるインピーダンス整合の原理について説明する。
以下、本実施の形態におけるインピーダンス整合の原理について説明する。
図5は、本実施の形態におけるインピーダンス整合を説明するためのスミスチャートである。なお、以下では、スミスチャートを用いて、インピーダンスの逆数であるアドミッタンスについて説明する場合がある。このため、以下では、アドミッタンスの虚数成分であるサセプタンス成分について説明したり、本来であればスミスチャートには表記されずアドミッタンスチャートに表記される等コンダクタンス円等の表現を用いて説明したりする場合がある。また、以下では、ANT端子101側から見たインピーダンス及びアドミッタンスについて説明する。すなわち、選択端子112に接続される側の端子から見たデュプレクサ20単体のサセプタンス成分を、デュプレクサ20単体のサセプタンス成分、あるいは、選択端子112側から見たデュプレクサ20単体のサセプタンス成分として説明する。同様に、選択端子113に接続される側の端子から見たデュプレクサ30単体のサセプタンス成分を、デュプレクサ30単体のサセプタンス成分、あるいは、選択端子113側から見たデュプレクサ20単体のサセプタンス成分として説明する。
弾性波フィルタにより構成されるデュプレクサ20及び30のそれぞれは、その構造上、インピーダンスが容量性を示す。具体的には、デュプレクサ20及び30の単体でのインピーダンス(以下、「DPX単体特性」と称する)は、図5のスミスチャート上で「DPX単体特性」で示される矩形部分で設計される。
このため、これら2つのデュプレクサ20及び30の共通端子を共通接続した(束ねた)インピーダンス(以下、「DPX束ね特性」と称する)は、図5のスミスチャート上で「DPX束ね特性」で示される円形部分に位置する。具体的には、弾性波フィルタにより構成されるデュプレクサ20及び30のそれぞれは、自身の通過帯域(自帯域)において、束ねられた相手側デュプレクサがキャパシタとして作用する。つまり、デュプレクサ20及び30は、一方のデュプレクサの自帯域が他方のデュプレクサの減衰帯域となっている。このため、DPX束ね特性は、DPX単体特性よりもさらに容量性を示し、理想的にはスミスチャート上で等サセプタンス円に沿って時計回りにシフトして位置する。
一般的には、これらDPX単体特性のインピーダンス及びDPX束ね特性のインピーダンスを基準化インピーダンス(例えば50Ω)に整合するには、インピーダンス整合回路としてデュプレクサの共通端子とグランドとを接続するインダクタを設ける。ただし、DPX単体特性とDPX束ね特性とはスミスチャート上でずれているため、1つのデュプレクサが選択された場合と2つのデュプレクサが選択された場合とでインダクタのインダクタンス値を可変する必要がある。
このため、例えば、インピーダンス整合回路として、互いに異なるインダクタンス値を有する複数のインダクタを設け、スイッチによって当該複数のインダクタを切り替える構成が考えられるが、このようなインピーダンス整合回路では小型化が難しい。
これに対して、本実施の形態では、インピーダンス整合回路となるインピーダンス素子を追加することなく、1つのデュプレクサが選択された場合と2つのデュプレクサが選択された場合とでインピーダンス整合(インピーダンス整合回路)を変更することができるため、小型化が図られる。
具体的には、インダクタLは、2つのデュプレクサ20及び30が選択されたときにインピーダンス整合がとれる(すなわち、基準化インピーダンスに整合する)ように、インダクタンス値が設定されている。
例えば、共通端子(ANT端子101側の端子)とグランド間にインダクタLを付加することによるサセプタンスのシフト量(変化量)であるLシフト|ΔBL|は、インダクタLのインダクタンス値をLとすると、周波数fにおいて、|ΔBL|=|-j(1/(2πfL))|で表される。つまり、当該インダクタLを付加すると、インピーダンスはスミスチャート上で反時計回りにLシフト|ΔBL|分だけシフトする。したがって、DPX束ね特性のサセプタンス(アドミッタンスの虚数成分)をB1とすると、インダクタLに次式を満たすようなインダクタンス値Lを設定することにより、2つのデュプレクサ20及び30が選択されたときにインピーダンス整合をとることができる。
B1=|-j(1/(2πfL)))|
一方、1つのデュプレクサ20または30のみが選択されたときには、当該インダクタLによるLシフト|ΔBL|によってインピーダンスが基準化インピーダンスより誘導性にシフトしてしまう。しかし、1つのデュプレクサ20または30のみが選択されるときには、キャパシタCが作用するため、このキャパシタCの容量値(キャパシタンス値)を適切に設定することにより、インピーダンス整合をとることができる。
具体的には、グランドにシャントされたキャパシタCを付加することによるサセプタンスのシフト量であるCシフト|ΔBC|は、キャパシタCの容量値をCとすると、周波数fにおいて、|ΔBC|=|j2πfC|で表される。つまり、当該キャパシタCを付加すると、インピーダンスはスミスチャート上で時計回りにCシフト|ΔBC|分だけシフトする。したがって、DPX単体特性のサセプタンスをB2とすると、キャパシタCに次式を満たすような容量値Cを設定することにより、1つのデュプレクサ20または30のみが選択されたときにインピーダンス整合をとることができる。
B2+|j2πfC|=|-j(1/(2πfL))|
このように、本実施の形態によれば、インピーダンス整合回路となるインピーダンス素子を追加することなく、2つのインピーダンス状態(DPX束ね特性及びDPX単体特性)に合わせたインピーダンス整合回路を構成することができる。
言い換えると、このように構成されたインピーダンス整合回路によって、ANT端子101からデュプレクサ20及び30側を見たインピーダンスは、次のように変化する。
図6Aは、複数デバイス選択時(2つのデュプレクサ20及び30が選択されたとき)のインピーダンス整合回路によるインピーダンスの変化を示すスミスチャートである。図6Bは、単一デバイス選択時(デュプレクサ20及び30の一方が選択されたとき)のインピーダンス整合回路によるインピーダンスの変化を示すスミスチャートである。
図6Aに示すように、2つのデュプレクサ20及び30が選択された場合、DPX束ね特性のインピーダンスは、インピーダンス整合回路を構成するインダクタLによってLシフト|ΔBL|分シフトされることにより、基準化インピーダンスに整合される。このため、2つのデュプレクサ20及び30が選択された場合、高周波フロントエンド回路1は、インピーダンス不整合によるロスを抑制できるので、低ロス化を図ることができる。
一方、図6Bに示すように、1つのデュプレクサ20または30が選択された場合、DPX単体特性のインピーダンスは、インピーダンス整合回路を構成するキャパシタCによってCシフト|ΔBC|分シフトされることにより、DPX束ね特性とほぼ同じインピーダンスにシフトされる。つまり、キャパシタCは、2つのデュプレクサ20及び30が選択された場合のインピーダンス(DPX束ね特性)と1つのデュプレクサ20または30が選択された場合のインピーダンス(DPX単体特性)とのインピーダンスのずれを補償するような容量値を有する。次いで、Cシフト|ΔBC|分シフトされたDPX単体特性のインピーダンスは、インピーダンス整合回路を構成するインダクタLによってLシフト|ΔBL|分シフトされることにより、基準化インピーダンスにシフトされる。このため、1つのデュプレクサ20または30が選択された場合であっても、2つのデュプレクサ20及び30が選択された場合と同様に、高周波フロントエンド回路1は、インピーダンス不整合によるロスを抑制できるので、低ロス化を図ることができる。
[2.実施例]
以下、具体的な実施例を用いて、本実施の形態に係る高周波フロントエンド回路1について、詳細に説明する。
以下、具体的な実施例を用いて、本実施の形態に係る高周波フロントエンド回路1について、詳細に説明する。
図7は、実施例においてBand26に対応するデュプレクサ20単体の特性を示す図である。具体的には、同図の(a)は、デュプレクサ20単体の構成図である。同図の(b)は、デュプレクサ20単体の通過特性を示すグラフであり、B26Tx端子102TxとB26Com端子102Comの間の挿入損失(図中の実線)、及び、B26Com端子102ComとB26Rx端子102Rxの間の挿入損失(図中の破線)が示されている。同図の(c-1)は、B26Tx帯におけるB26Com端子102Comのインピーダンス特性(図中の実線)、及び、B26Tx帯におけるB26Tx端子102Txのインピーダンス特性(図中の破線)を示すスミスチャートである。同図の(c-2)は、B26Rx帯におけるB26Com端子102Comのインピーダンス特性(図中の実線)、及び、B26Rx帯におけるB26Rx端子102Rxのインピーダンス特性(図中の破線)を示すスミスチャートである。ここで、上記のB26Com端子102Comは、デュプレクサ20の共通端子である。
図8は、実施例においてBand12に対応するデュプレクサ30単体の特性を示す図である。具体的には、同図の(a)は、デュプレクサ30単体の構成図である。同図の(b)は、デュプレクサ30単体の通過特性を示すグラフであり、B12Tx端子103TxとB12Com端子103Comの間の挿入損失(図中の実線)、及び、B12Com端子103ComとB12Rx端子103Rxの間の挿入損失(図中の破線)が示されている。同図の(c-1)は、B12Tx帯におけるB12Com端子103Comのインピーダンス特性(図中の実線)、及び、B12Tx帯におけるB12Tx端子103Txのインピーダンス特性(図中の破線)を示すスミスチャートである。同図の(c-2)は、B12Rx帯におけるB12Com端子103Comのインピーダンス特性(図中の実線)、及び、B12Rx帯におけるB12Rx端子103Rxのインピーダンス特性(図中の破線)を示すスミスチャートである。ここで、上記のB12Com端子103Comは、デュプレクサ30の共通端子である。
図7に示すように、デュプレクサ20単体のインピーダンス、具体的にはB26Com端子102Comから見た当該インピーダンスは、デュプレクサ20の通過帯域内であるBand26において容量性を示す。また、図8に示すように、デュプレクサ30単体のインピーダンス、具体的にはB12Com端子103Comから見た当該インピーダンスは、デュプレクサ30の通過帯域内であるBand12において容量性を示す。本実施例では、これらのインピーダンスは、スミスチャート上のほぼ同じ領域に位置する。つまり、デュプレクサ20単体のインピーダンスとデュプレクサ30単体のインピーダンスとは、同等となるように設計されている。このため、デュプレクサ20単体のサセプタンス成分とデュプレクサ30単体のサセプタンス成分とは、同等である。ここで、「同等」とは、完全に同じであることだけでなく、多少の誤差も含む。
このような特性を有する2つのデュプレクサ20及び30を束ねると、次のような特性を示す。
図9A及び図9Bは、実施例において2つのデュプレクサ20及び30を束ねた状態での特性を示す図である。具体的には、図9Aの(a)は、デュプレクサ20及び30の共通端子(つまり、B26Com端子102Com及びB12Com端子103Com)を束ねた状態の構成図である。図9Aの(b)は、デュプレクサ20及び30の共通端子を束ねた状態でのデュプレクサ20の通過特性を示すグラフであり、B26Tx端子102TxとCom端子101Comの間の挿入損失(図中の実線)、及び、Com端子101ComとB26Rx端子102Rxの間の挿入損失(図中の破線)が示されている。図9Aの(c-1)は、B26Tx帯におけるCom端子101Comのインピーダンス特性(図中の実線)、及び、B26Tx帯におけるB26Tx端子102Txのインピーダンス特性(図中の破線)を示すスミスチャートである。図9Aの(c-2)は、B26Rx帯におけるCom端子101Comのインピーダンス特性(図中の実線)、及び、B26Rx帯におけるB26Rx端子102Rxのインピーダンス特性(図中の破線)を示すスミスチャートである。図9Bの(d)は、デュプレクサ20及び30の共通端子を束ねた状態でのデュプレクサ30の通過特性を示すグラフであり、B12Tx端子103TxとCom端子101Comの間の挿入損失(図中の実線)、及び、Com端子101ComとB12Rx端子103Rxの間の挿入損失(図中の破線)が示されている。図9Bの(e-1)は、B12Tx帯におけるCom端子101Comのインピーダンス特性(図中の実線)、及び、B12Tx帯におけるB12Tx端子103Txのインピーダンス特性(図中の破線)を示すスミスチャートである。図9Bの(e-2)は、B12Rx帯におけるCom端子101Comのインピーダンス特性(図中の実線)、及び、B12Rx帯におけるB12Rx端子103Rxのインピーダンス特性(図中の破線)を示すスミスチャートである。ここで、上記のCom端子101Comは、デュプレクサ20のB26Com端子102Comとデュプレクサ30のB12Com端子103Comとを束ねた(共通接続した)端子である。
図9A及び図9Bに示すように、デュプレクサ20及び30の共通端子を束ねた状態でのインピーダンス、具体的にはCom端子101Comから見た当該インピーダンスは、デュプレクサ20の通過帯域内であるBand26及びデュプレクサ30の通過帯域内であるBand12の双方において容量性を示す。具体的には、当該インピーダンスは、デュプレクサ20単体でのインピーダンス(図7の(c-1)及び(c-2)参照)ならびにデュプレクサ30単体でのインピーダンス(図8の(c-1)及び(c-2)参照)に比べて、等コンダクタンス円(図示せず)上を時計回りにシフトした領域に位置する。つまり、当該束ねた状態でのインピーダンスは、デュプレクサ20単体でのサセプタンス成分とデュプレクサ30単体でのサセプタンス成分との合計に相当するサセプタンス成分を有する。
このような特性を有する本実施例に係る高周波フロントエンド回路において、キャパシタC(第1インピーダンス素子)の容量値を5.8pF、インダクタL(第2インピーダンス素子)のインダクタンス値を3.7nHに設定した。
以下、実施例に係る高周波フロントエンド回路の特性について、複数のデバイス(ここでは2つのデュプレクサ20及び30)が選択された場合の特性(すなわちBand26とBand12とのCA時の特性)、及び、単一のデバイスが選択された場合の特性(すなわちBand26のnon-CA時の特性とBand12のnon-CA時の特性)について、説明する。
図10A及び図10Bは、実施例に係る高周波フロントエンド回路において、Band26とBand12とのCA時の特性を示す図である。具体的には、図10Aの(a)は、当該特性を得たときの実施例に係る高周波フロントエンド回路の構成図であり、メインスイッチSW1及びメインスイッチSW2が共にオン、サブスイッチSW1g及びサブスイッチSW2gが共にオフになっている。図10Aの(b)は、このときの実施例に係る高周波フロントエンド回路の通過特性を示すグラフであり、B26Tx端子102TxとANT端子101の間の挿入損失(図中の実線)、及び、ANT端子101とB26Rx端子102Rxの間の挿入損失(図中の破線)が示されている。図10Aの(c-1)は、B26Tx帯におけるANT端子101のインピーダンス特性(図中の実線)、及び、B26Tx帯におけるB26Tx端子102Txのインピーダンス特性(図中の破線)を示すスミスチャートである。図10Aの(c-2)は、B26Rx帯におけるANT端子101のインピーダンス特性(図中の実線)、及び、B26Rx帯におけるB26Rx端子102Rxのインピーダンス特性(図中の破線)を示すスミスチャートである。図10Bの(d)は、このときの実施例に係る高周波フロントエンド回路の通過特性を示すグラフであり、B12Tx端子103TxとANT端子101の間の挿入損失(図中の実線)、及び、ANT端子101とB12Rx端子103Rxの間の挿入損失(図中の破線)が示されている。図10Bの(e-1)は、B12Tx帯におけるANT端子101のインピーダンス特性(図中の実線)、及び、B12Tx帯におけるB12Tx端子103Txのインピーダンス特性(図中の破線)を示すスミスチャートである。図10Bの(e-2)は、B12Rx帯におけるANT端子101のインピーダンス特性(図中の実線)、及び、B12Rx帯におけるB12Rx端子103Rxのインピーダンス特性(図中の破線)を示すスミスチャートである。
図10A及び図10Bに示すように、実施例に係る高周波フロントエンド回路は、2つのデュプレクサ20及び30が選択された場合、ANT端子101、B26Tx端子103Tx、B26Rx端子103Rx、B12Tx端子102Tx及びB12Rx端子102Rzは、それぞれ、基準化インピーダンスである50Ωに整合されている。
図11Aは、実施例に係る高周波フロントエンド回路において、Band26のnon-CA時の特性を示す図である。具体的には、同図の(a)は、当該特性を得たときの実施例に係る高周波フロントエンド回路の構成図であり、メインスイッチSW1がオン、サブスイッチSW1gがオフ、メインスイッチSW2がオフ、サブスイッチSW2gがオンになっている。同図の(b)は、このときの実施例に係る高周波フロントエンド回路の通過特性を示すグラフであり、B26Tx端子102TxとANT端子101の間の挿入損失(図中の実線)、及び、ANT端子101とB26Rx端子102Rxの間の挿入損失(図中の破線)が示されている。同図の(c-1)は、B26Tx帯におけるANT端子101のインピーダンス特性(図中の実線)、及び、B26Tx帯におけるB26Tx端子102Txのインピーダンス特性(図中の破線)を示すスミスチャートである。同図の(c-2)は、B26Rx帯におけるANT端子101のインピーダンス特性(図中の実線)、及び、B26Rx帯におけるB26Rx端子102Rxのインピーダンス特性(図中の破線)を示すスミスチャートである。
図11Bは、実施例に係る高周波フロントエンド回路において、Band12のnon-CA時の特性を示す図であり、メインスイッチSW1がオフ、サブスイッチSW1gがオン、メインスイッチSW2がオン、サブスイッチSW2gがオフになっている。具体的には、同図の(a)は、当該特性を得たときの実施例に係る高周波フロントエンド回路の構成図である。同図の(b)は、このときの実施例に係る高周波フロントエンド回路の通過特性を示すグラフであり、B12Tx端子103TxとANT端子101の間の挿入損失(図中の実線)、及び、ANT端子101とB12Rx端子103Rxの間の挿入損失(図中の破線)が示されている。同図の(c-1)は、B12Tx帯におけるANT端子101のインピーダンス特性(図中の実線)、及び、B12Tx帯におけるB12Tx端子103Txのインピーダンス特性(図中の破線)を示すスミスチャートである。同図の(c-2)は、B12Rx帯におけるANT端子101のインピーダンス特性(図中の実線)、及び、B12Rx帯におけるB12Rx端子103Rxのインピーダンス特性(図中の破線)を示すスミスチャートである。
図11Aに示すように、Band26に対応するデュプレクサ20が選択されたBand26のnon-CA時、ANT端子101、B26Tx端子102Tx及びB26Rx端子102Rxは、それぞれ、基準化インピーダンスである50Ωに整合されている。また、図11Bに示すように、Band12に対応するデュプレクサ20が選択されたBand12のnon-CA時、ANT端子101、B12Tx端子103Tx及びB12Rx端子103Rxは、それぞれ、基準化インピーダンスである50Ωに整合されている。
[3.効果等]
以上のように、本実施の形態に係る高周波フロントエンド回路1によれば、選択端子112(第1選択端子)と選択端子113(第2選択端子)とを接続するキャパシタC(第1インピーダンス素子)を備える。
以上のように、本実施の形態に係る高周波フロントエンド回路1によれば、選択端子112(第1選択端子)と選択端子113(第2選択端子)とを接続するキャパシタC(第1インピーダンス素子)を備える。
これにより、スイッチ回路10がメインスイッチSW1(第1メインスイッチ)及びメインスイッチSW2(第2メインスイッチ)の一方のみがオンとなる第1接続形態となっているとき(本実施の形態では単一デバイス選択時)には、キャパシタCは、サブスイッチSW1g(第1サブスイッチ)及びサブスイッチSW2g(第2サブスイッチ)の一方を介してグランドに接続されることになる。このため、このときにはキャパシタCはインピーダンス整合回路のインピーダンス素子として作用することになる。一方、スイッチ回路10がメインスイッチSW1及びSW2の双方がオンとなる第2接続形態となっているとき(本実施の形態では複数デバイス選択時)には、キャパシタCの両端はメインスイッチSW1及びメインスイッチSW2を介して短絡されることになる。このため、このときにはキャパシタCは作用しないことになる。つまり、本実施の形態によれば、インピーダンス整合回路となるインピーダンス素子を追加することなく、スイッチ回路の接続形態に応じてインピーダンス整合回路を変更することができるので、小型化かつ低ロス化を図ることができる。
ここで、キャパシタCは、スイッチ回路10が第1接続形態のときのみ、ANT端子101のインピーダンスを基準化インピーダンスに整合させる。このように、第1接続形態と第2接続形態とでキャパシタCによる整合の有無が切り替わることにより、1つのインピーダンス素子(ここではキャパシタC)で2つのインピーダンス整合回路を構成するに等しいことになる。よって、インピーダンス整合回路を構成する素子数を削減できるため、小型化を図ることができる。
また、本実施の形態に係る高周波フロントエンド回路1によれば、さらに、共通端子111とグランドとを接続するインダクタL(第2インピーダンス素子)を備える。
これにより、スイッチ回路10が第1接続形態の場合には、キャパシタC及びインダクタLの並列回路によって構成されるインピーダンス整合回路によってANT端子101のインピーダンスを基準化インピーダンスに整合させて、スイッチ回路10が第2接続形態の場合には、インダクタLによって構成されるインピーダンス整合回路によってANT端子101のインピーダンスを基準化インピーダンスに整合させることができる。このため、スイッチ回路10が第1接続形態及び第2接続形態のいずれの場合であっても、低ロス化を図ることができる。
また、本実施の形態に係る高周波フロントエンド回路1によれば、デュプレクサ20(第1フィルタ)及びデュプレクサ30(第2フィルタ)が弾性波フィルタであることにより、急峻性に優れた(高選択度の)フィルタ特性を有する小型かつ低背のデュプレクサ20及び30を得ることができる。つまり、本実施の形態によれば、さらなる小型化を図りつつ、低ロスかつ高選択度の高周波フロントエンド回路1を実現できる。
また、本実施の形態に係る高周波フロントエンド回路1によれば、第1インピーダンス素子はキャパシタCであり、第2インピーダンス素子はインダクタLである。ここで、デュプレクサ20(第1フィルタ)及びデュプレクサ30(第2フィルタ)を構成する弾性波フィルタは、構造上、インピーダンスが容量性を示すことが多い。このため、第1インピーダンス素子としてキャパシタCを用い、第2インピーダンス素子としてインダクタLを用いることにより、スイッチ回路10が第1接続形態及び第2接続形態のいずれにおいても、ANT端子101のインピーダンスを基準化インピーダンスに整合させることができるので、低ロス化が図られる。つまり、本実施の形態によれば、小型化を図りつつ、低ロスかつ高選択度の高周波フロントエンド回路1を実現できる。
また、本実施の形態に係る高周波フロントエンド回路1によれば、選択端子112から見たデュプレクサ20(第1フィルタ)単体の通過帯域内のサセプタンス成分と選択端子113から見たデュプレクサ30(第2フィルタ)単体の通過帯域内のサセプタンス成分とは、同等である。これにより、スイッチ回路10がメインスイッチSW1のみオンとなる第1接続形態のとき、あるいは、メインスイッチSW2のみオンとなる第1接続形態のとき、のいずれであっても、キャパシタC(第1インピーダンス素子)の付加によりANT端子101におけるインピーダンスをスミスチャート上のほぼ同じ位置にシフトさせることができる。つまり、ANT端子101におけるアドミッタンスをアドミッタンスチャート上のほぼ同じ位置にシフトさせることができる。このため、キャパシタCの定数を適宜調整することにより、上記いずれの場合であってもANT端子101におけるインピーダンスを基準化インピーダンスに整合させることができる。よって、部品点数の増加を抑制できるため、さらなる小型化が図られる。
また、本実施の形態に係る高周波フロントエンド回路1によれば、デュプレクサ20及びデュプレクサ30の少なくとも一方(本実施の形態では双方)は、複数のフィルタからなるため、例えば、CAに対応した送受信用の高周波フロントエンド回路を実現することができる。
(実施の形態1の変形例1)
上記実施の形態では、第1フィルタ及び第2フィルタは、いずれもデュプレクサであった。このため、第1フィルタ単体の通過帯域内のサセプタンス成分と第2フィルタ単体の通過帯域内のサセプタンス成分とは同等に設計することが可能であった。これに対し、本変形例では、第1フィルタが1つのフィルタからなり、第2フィルタが2つのフィルタからなるデュプレクサである。このため、第1フィルタ及び第2フィルタをそれぞれ弾性波フィルタで構成すると、第1フィルタ単体の通過帯域内のサセプタンス成分と第2フィルタ単体の通過帯域内のサセプタンス成分とを同等に設計することは難しく、第1フィルタ単体のサセプタンス成分が第2フィルタ単体のサセプタンス成分よりも小さくなる。本変形例では、このような高周波フロントエンド回路について説明する。
上記実施の形態では、第1フィルタ及び第2フィルタは、いずれもデュプレクサであった。このため、第1フィルタ単体の通過帯域内のサセプタンス成分と第2フィルタ単体の通過帯域内のサセプタンス成分とは同等に設計することが可能であった。これに対し、本変形例では、第1フィルタが1つのフィルタからなり、第2フィルタが2つのフィルタからなるデュプレクサである。このため、第1フィルタ及び第2フィルタをそれぞれ弾性波フィルタで構成すると、第1フィルタ単体の通過帯域内のサセプタンス成分と第2フィルタ単体の通過帯域内のサセプタンス成分とを同等に設計することは難しく、第1フィルタ単体のサセプタンス成分が第2フィルタ単体のサセプタンス成分よりも小さくなる。本変形例では、このような高周波フロントエンド回路について説明する。
図12は、実施の形態1の変形例1に係る高周波フロントエンド回路1Aの構成図である。
同図に示す高周波フロントエンド回路1Aは、上記実施の形態に係る高周波フロントエンド回路1に比べて、Band26に代わり、受信専用のBandであるBand29に対応し、Band12に代わり、Band29とのCAが可能なBand5に対応する。このため、高周波フロントエンド回路1Aは、第1フィルタとして、Band26に対応するデュプレクサ20に代わり、Band29に対応するフィルタ40を備え、第2フィルタとして、Band12に対応するデュプレクサ30に代わり、Band5に対応するデュプレクサ50を備える。
フィルタ40は、Band29のRx帯を通過帯域に含む受信フィルタである。このフィルタ40の一方の入出力端子(ここでは入力端子)は、スイッチ回路10の選択端子112に接続され、他方の入出力端子(ここでは出力端子)は、B29Rx端子104Rxに接続されている。
デュプレクサ50は、Band5のTx帯を通過帯域に含み、かつ、Band5のRx帯を減衰帯域に含む送信フィルタ51と、Band5のRx帯を通過帯域に含み、かつ、Band5のTx帯を減衰帯域に含む受信フィルタ52とからなる。これら送信フィルタ51の一方の入出力端子(ここでは出力端子)及び受信フィルタ52の一方の入出力端子(ここでは入力端子)は、デュプレクサ50の共通端子で共通接続されて(束ねられて)、スイッチ回路10の選択端子113に接続されている。また、送信フィルタ51の他方の入出力端子(ここでは入力端子)は、B5Tx端子105Txに接続されている。また、受信フィルタ52の他方の入出力端子(ここでは出力端子)は、B5Rx端子105Rxに接続されている。
これらフィルタ40及びデュプレクサ50(第1フィルタ及び第2フィルタ)は、本実施の形態では、弾性波共振子によって構成される弾性波フィルタである。具体的には、デュプレクサ50を構成する送信フィルタ51及び受信フィルタ52のそれぞれは、弾性波フィルタである。このため、1つの弾性波フィルタからなるフィルタ40単体のサセプタンス成分は、2つの弾性波フィルタからなるデュプレクサ50単体のサセプタンス成分よりも小さくなっている。
そこで、本変形例に係る高周波フロントエンド回路1Aは、実施の形態1におけるキャパシタCに相当するキャパシタC1(第1インピーダンス素子)に加え、さらに、選択端子112(第1選択端子)とグランドとを接続するキャパシタC2(第3インピーダンス素子)を備える。このキャパシタC2は、インダクタLとともに、あるいは、さらにキャパシタC2とともに、ANT端子101のインピーダンスを基準化インピーダンスに整合させるインピーダンス整合回路を構成する。以下、このことについて、図13A~図15Bを用いて、詳細に説明する。
図13Aは、複数のデバイス(ここではフィルタ40及びデュプレクサ50)が選択された場合の本変形例に係る高周波フロントエンド回路1Aの構成を模式的に示す図である。図13Bは、図13Aの等価回路図である。
これらの図に示すように、フィルタ40及びデュプレクサ50が選択された場合、キャパシタC1の両端は、2つのメインスイッチSW1及びSW2を介して短絡される。このため、当該場合には、キャパシタC1は作用せず、選択されたフィルタ40及びデュプレクサ50のANT端子101側の端子とグランドとは、インダクタL(第2インピーダンス素子)及びキャパシタC2(第3インピーダンス素子)の並列回路で接続されることになる。つまり、スイッチ回路10が第2接続形態(すなわち、メインスイッチSW1及びSW2の双方がオン)のとき、インダクタL及びキャパシタC2の並列回路が、ANT端子101のインピーダンスを基準化インピーダンスに整合させる。言い換えると、このとき、インピーダンス整合回路は上記並列回路によって構成される。
図14Aは、単一のデバイスとしてフィルタ40(第1フィルタ)が選択された場合の本変形例に係る高周波フロントエンド回路1Aの構成を模式的に示す図である。図14Bは、図14Aの等価回路図である。
これらの図に示すように、1つのフィルタ40のみが選択された場合、キャパシタC1は、未選択のデュプレクサ50に対応するサブスイッチSW2gを介してグランドに接続されることになる。このため、当該場合には、選択されたフィルタ40のANT端子101側の端子とグランドとは、キャパシタC1(第1インピーダンス素子)、キャパシタC2(第3インピーダンス素子)及びインダクタL(第2インピーダンス素子)の並列回路によって接続されることになる。つまり、スイッチ回路10がメインスイッチSW1(第1メインスイッチ)のみオンとなる第1接続形態のとき、キャパシタC1、キャパシタC2及びインダクタLの並列回路が、ANT端子101のインピーダンスを基準化インピーダンスに整合させる。言い換えると、このとき、インピーダンス整合回路は上記並列回路によって構成される。
図15Aは、単一のデバイスとしてデュプレクサ50(第2フィルタ)が選択された場合の本変形例に係る高周波フロントエンド回路1Aの構成を模式的に示す図である。図15Bは、図15Aの等価回路図である。
これらの図に示すように、1つのデュプレクサ50のみが選択された場合、キャパシタC1は、未選択のフィルタ40に対応するサブスイッチSW1gを介してグランドに接続されることになる。このため、当該場合には、選択されたデュプレクサ50のANT端子101側の端子とグランドとは、キャパシタC1(第1インピーダンス素子)及びインダクタL(第2インピーダンス素子)の並列回路によって接続されることになる。つまり、スイッチ回路10がメインスイッチSW2(第2メインスイッチ)のみオンとなる第1接続形態のとき、キャパシタC1及びインダクタLの並列回路が、ANT端子101のインピーダンスを基準化インピーダンスに整合させる。言い換えると、このとき、インピーダンス整合回路は上記並列回路によって構成される。
このように、本変形例によれば、複数デバイスが選択された場合と単一デバイスとして第1フィルタが選択された場合と単一デバイスとして第2フィルタが選択された場合とで、インピーダンス整合(インピーダンス整合回路)を変更することができる。
以下、本変形例におけるインピーダンス整合の原理について説明する。
図16は、本変形例におけるインピーダンス整合を説明するためのスミスチャートである。
弾性波フィルタにより構成されるフィルタ40及びデュプレクサ50のそれぞれは、その構造上、インピーダンスが容量性を示し、1つのフィルタからなるフィルタ40は2つのフィルタ(送信フィルタ51及び受信フィルタ52)からなるデュプレクサ50に比べ、小さい容量性を示す。具体的には、フィルタ40の単体でのインピーダンス(以下、「Filter単体特性」と称する)は、図16のスミスチャート上で「Filter単体特性」で示される三角形部分で設計される。また、デュプレクサ50の単体でのインピーダンス(以下、「DPX単体特性」と称する)は、図16のスミスチャート上で「DPX単体特性」で示される矩形部分で設計される。
このため、これら2つのフィルタ40及びデュプレクサ50の共通端子を共通接続したインピーダンス(以下、「Filter+DPX束ね特性」と称する)は、図16のスミスチャート上で「Filter+DPX束ね特性」で示される円形部分に位置する。
したがって、1つのフィルタで構成されたときの特性である「Filter単体特性」、2つのフィルタで構成されたときの特性である「DPX単体特性」、3つのフィルタで構成されたときの特性である「Filter+DPX束ね特性」の順にサセプタンス成分が大きくなっている。なぜなら、自身の通過帯域(自帯域)において、束ねられたフィルタは減衰帯域となっているため、キャパシタとして作用するため、束ねるフィルタが多くなるほどサセプタンス成分が大きくなる。
本変形例では、フィルタ40のみが選択された場合と、デュプレクサ50のみが選択された場合と、フィルタ40及びデュプレクサ50の双方が選択された場合とでインピーダンス整合(インピーダンス整合回路)を変更することができるため、小型化が図られる。
具体的には、キャパシタC1及びC2の容量値、ならびに、インダクタLのインダクタンス値は、例えば、以下を満たすように設定されている。
B11+|j2πfC2|=|-j(1/(2πfL))|
B12+|j2πfC1|=|-j(1/(2πfL))|
B13+|j2πf(C1+C2)|=|-j(1/(2πfL))|
B12+|j2πfC1|=|-j(1/(2πfL))|
B13+|j2πf(C1+C2)|=|-j(1/(2πfL))|
ここで、B11、B12、B13は、この順に、Filter+DPX束ね特性のサセプタンス値、DPX単体特性のサセプタンス値、Filter単体特性のサセプタンス値である。また、C1、C2、Lは、この順に、キャパシタC1の容量値、キャパシタC2の容量値、インダクタLのインダクタンス値である。また、fは、通過帯域の例えば中心周波数である。なお、B11>B12>B13であるため、C2<C1の関係が成り立つ。
これにより、本変形例によれば、インピーダンス整合回路となるインピーダンス素子を追加することなく、3つのインピーダンス状態(Filter+DPX束ね特性、DPX単体特性、Filter単体特性)に合わせたインピーダンス整合回路を構成することができる。
このように、本変形例に係る高周波フロントエンド回路1Aによれば、選択端子112(第1選択端子)と選択端子113(第2選択端子)とを接続するキャパシタC1(第1インピーダンス素子)を備えることにより、実施の形態1と同様に、小型化かつ低ロス化を図ることができる。
また、本変形例に係る高周波フロントエンド回路1Aによれば、さらに、選択端子112(第1選択端子)とグランドとを接続するキャパシタC2(第3インピーダンス素子)を備えることにより、フィルタ40(第1フィルタ)単体のサセプタンス成分がデュプレクサ(第2フィルタ)単体のサセプタンス成分よりも小さい場合であっても、スイッチ回路の接続形態に応じてインピーダンス整合回路を変更することができるので、小型化かつ低ロス化を図ることができる。
このような構成は、高周波フロントエンド回路1Aが次のような構成の場合に、特に有用である。すなわち、スイッチ回路10が3以上の選択端子を有し、高周波フロントエンド回路1Aが、さらに、デュプレクサ50単体のサセプタンス成分よりも大きいサセプタンス成分を有するデバイス(例えば、デュプレクサ等のマルチプレクサ)を備える。ここで、当該デバイスとスイッチ回路10の選択端子とを結ぶ経路にはインピーダンス素子が接続されず、かつ、当該デバイスは単体のみで使用される(選択される)。
このような構成において、当該デバイスが選択されたときにインピーダンス整合がとれるように、インダクタLのインダクタンス値を設定することにより、3つのインピーダンス素子(キャパシタC1、キャパシタC2、インダクタL)により、4つのインピーダンス状態(Filter+DPX束ね特性、DPX単体特性、Filter単体特性、上記デバイス単体特性)に合わせたインピーダンス整合回路を構成することができる。
特に、本変形例では、第1インピーダンス素子(キャパシタC1)及び第2インピーダンス素子(キャパシタC2)がキャパシタであり、第3インピーダンス素子の容量値が第1インピーダンス素子の容量値よりも小さい。これにより、フィルタ40単体及びデュプレクサ50単体それぞれの通過帯域内のサセプタンス成分がj0より大きいとき、すなわち通過帯域内においてフィルタ40単体及びデュプレクサ50単体それぞれが容量性を示すときに、小型化かつ低ロス化を図ることができる。
(実施の形態1の変形例2)
なお、上記実施の形態1の変形例1における選択端子112とグランドとを接続するキャパシタC2に代わり、サブスイッチSW1gのオフ容量を用いることにより、同様の効果を奏することができる。そこで、本変形例では、このような高周波フロントエンド回路について説明する。
なお、上記実施の形態1の変形例1における選択端子112とグランドとを接続するキャパシタC2に代わり、サブスイッチSW1gのオフ容量を用いることにより、同様の効果を奏することができる。そこで、本変形例では、このような高周波フロントエンド回路について説明する。
図17は、実施の形態1の変形例2に係る高周波フロントエンド回路1Bの構成図である。なお、同図では、サブスイッチSW1g(第1サブスイッチ)のオフ容量及びサブスイッチSW2g(第2サブスイッチ)のオフ容量についても、図示している。ここで、スイッチのオフ容量とは、スイッチがオフとなっているときにスイッチ端子間に入る容量である。例えば、サブスイッチSW1gのオフ容量とは、サブスイッチSW1gがオフとなっているときに選択端子112に接続された第1端子とグランドに接続された第2端子との間に生じる容量である。
同図に示す高周波フロントエンド回路1Bは、上記実施の形態1の変形例1に係る高周波フロントエンド回路1Aに比べて、キャパシタC2(第3インピーダンス素子)を備えず、サブスイッチSW1gのオフ容量がサブスイッチSW2gのオフ容量よりも大きい点が異なる。
具体的には、キャパシタC1の容量値、サブスイッチSW1gのオフ容量の容量値、サブスイッチSW2gのオフ容量の容量値、ならびに、インダクタLのインダクタンス値は、例えば、以下を満たすように設定されている。
B11+|j2πf(Coff1+Coff2)|=|-j(1/(2πfL))|
B12+|j2πf(C1+Coff2)|=|-j(1/(2πfL))|
B13+|j2πf(C1+Coff1)|=|-j(1/(2πfL))|
B12+|j2πf(C1+Coff2)|=|-j(1/(2πfL))|
B13+|j2πf(C1+Coff1)|=|-j(1/(2πfL))|
ここで、B11、B12、B13は、この順に、Filter+DPX束ね特性のサセプタンス値、DPX単体特性のサセプタンス値、Filter単体特性のサセプタンス値である。また、C1、L、Coff1、Coff2は、この順に、キャパシタC1の容量値、インダクタLのインダクタンス値、サブスイッチSW1gのオフ容量の容量値、サブスイッチSW2gのオフ容量の容量値である。また、fは、通過帯域の例えば中心周波数である。なお、B11>B12>B13であるため、Coff2<Coff1の関係が成り立つ。
つまり、本変形例によれば、フィルタ40及びデュプレクサ50が選択された場合、選択されたフィルタ40及びデュプレクサ50のANT端子101側の端子とグランドとは、サブスイッチSW1g(第1サブスイッチ)のオフ容量、サブスイッチSW2g(第2サブスイッチ)のオフ容量及びインダクタL(第2インピーダンス素子)の並列回路によって接続されることになる。また、1つのデュプレクサ50のみが選択された場合、選択されたデュプレクサ50のANT端子101側の端子とグランドとは、キャパシタC1(第1インピーダンス素子)、サブスイッチSW2gのオフ容量及びインダクタLの並列回路によって接続されることになる。また、1つのフィルタ40のみが選択された場合、選択されたフィルタ40のANT端子101側の端子とグランドとは、キャパシタC1、サブスイッチSW1gのオフ容量及びインダクタLの並列回路によって接続されることになる。
このように構成された本変形例に係る高周波フロントエンド回路1Bであっても、上記実施の形態1の変形例1と同様の効果を奏することができる。つまり、インピーダンス整合回路となるインピーダンス素子を追加することなく、フィルタ40のみが選択された場合と、デュプレクサ50のみが選択された場合と、フィルタ40及びデュプレクサ50の双方が選択された場合とでインピーダンス整合(インピーダンス整合回路)を変更することができる。
また、本変形例に係る高周波フロントエンド回路1Bによれば、サブスイッチSW1g(第1サブスイッチ)のオフ容量がサブスイッチSW2g(第2サブスイッチ)のオフ容量よりも大きいことにより、インピーダンス素子の個数を削減しつつ、上記実施の形態1の変形例1と同様の効果を奏することができるため、さらなる小型化を図ることができる。
(実施の形態2)
以上の実施の形態1及びその変形例で説明した高周波フロントエンド回路の構成は、さらなるマルチバンドに対応する高周波フロントエンド回路に適用することができる。
以上の実施の形態1及びその変形例で説明した高周波フロントエンド回路の構成は、さらなるマルチバンドに対応する高周波フロントエンド回路に適用することができる。
図18は、実施の形態2に係る高周波フロントエンド回路100の構成図である。
同図に示す高周波フロントエンド回路100は、共通端子111及び選択端子112~115を有するスイッチ回路110と、フィルタ120と、デュプレクサ130、140及び150と、インダクタL(第2インピーダンス素子)と、キャパシタC11~C14(第1インピーダンス素子)と、を備える。
フィルタ120は、Band29のRx帯を通過帯域に含み、選択端子112に接続されている。デュプレクサ130は、Band12及び17のTx帯及びRx帯を通過帯域に含み、選択端子113に接続されている。デュプレクサ140は、Band13及び14のTx帯及びRx帯を通過帯域に含み、選択端子114に接続されている。デュプレクサ150は、Band26のTx帯及びRx帯を通過帯域に含み、選択端子115に接続されている。
キャパシタC11は選択端子112と選択端子115とを接続し、キャパシタC12は選択端子113と選択端子115とを接続し、キャパシタC13は選択端子114と選択端子115とを接続し、キャパシタC14は選択端子112と選択端子113とを接続する。
ここで、スイッチ回路110は、選択端子112~115に個別に対応し、オン及びオフにより、共通端子111と対応する選択端子112~115との接続及び非接続を切り替えるメインスイッチSW11~SW14を有する。また、スイッチ回路110は、さらに、選択端子112~115に個別に対応し、対応するメインスイッチとの排他的なオン及びオフにより、対応する選択端子112~115とグランドとの接続及び非接続を切り替えるサブスイッチSW11g~SW14gを有する。
このように構成された本実施の形態に係る高周波フロントエンド回路100であっても、上記実施の形態1と同様の効果を奏することができる。つまり、3以上のデバイス(本実施の形態では、フィルタ120とデュプレクサ130、140及び150とからなる4つのデバイス)を備える高周波フロントエンド回路100であっても、3以上の選択端子(本実施の形態では4つの選択端子112~115)のうち任意の2つの選択端子を接続する第1インピーダンス素子(本実施の形態ではキャパシタC11~C14)を設けることにより、インピーダンス整合回路となるインピーダンス素子を追加することなく、スイッチ回路110の接続形態に応じてインピーダンス整合回路を変更することができるので、小型化かつ低ロス化を図ることができる。
(実施の形態3)
以上の実施の形態1及び2ならびにその変形例で説明した高周波フロントエンド回路は、少なくとも1つのフィルタとして、通過帯域また減衰帯域等の周波数を可変できるチューナブルフィルタを備えてもかまわない。
以上の実施の形態1及び2ならびにその変形例で説明した高周波フロントエンド回路は、少なくとも1つのフィルタとして、通過帯域また減衰帯域等の周波数を可変できるチューナブルフィルタを備えてもかまわない。
図19は、実施の形態3に係る高周波フロントエンド回路100A及びその周辺回路の構成図である。同図には、高周波フロントエンド回路100Aと、アンテナ素子2と、RF信号処理回路(RFIC)3とが示されている。高周波フロントエンド回路100A、アンテナ素子2及びRFIC3は、通信装置4を構成している。アンテナ素子2、高周波フロントエンド回路100A、及びRFIC3は、例えば、マルチモード/マルチバンド対応の携帯電話のフロントエンド部に配置される。
アンテナ素子2は、高周波信号を送受信する、例えばLTE等の通信規格に準拠したマルチバンド対応のアンテナである。なお、アンテナ素子2は、例えば通信装置4の全バンドに対応しなくてもよく、低周波数帯域群または高周波数帯域群のバンドのみに対応していてもかまわない。また、アンテナ素子2は、通信装置4に内蔵されておらず、通信装置4とは別に設けられていてもかまわない。
RFIC3は、アンテナ素子2で送受信される高周波信号を処理するRF信号処理回路である。具体的には、RFIC3は、アンテナ素子2から高周波フロントエンド回路100Aの受信側信号経路を介して入力された高周波受信信号を、ダウンコンバートなどにより信号処理し、当該信号処理して生成された受信信号をベースバンド信号処理回路(図示せず)へ出力する。また、RFIC3は、ベースバンド信号処理回路から入力された送信信号をアップコンバートなどにより信号処理し、当該信号処理して生成された高周波送信信号を高周波フロントエンド回路100Aの送信側信号経路(図示せず)に出力する。
高周波フロントエンド回路100Aは、アンテナ素子2とRFIC3との間で高周波信号を伝達する回路である。具体的には、高周波フロントエンド回路100Aは、RFIC3から出力された高周波送信信号を、送信側信号経路(図示せず)を介してアンテナ素子2に伝達する。また、高周波フロントエンド回路100Aは、アンテナ素子2で受信された高周波受信信号を、受信側信号経路を介してRFIC3に伝達する。
高周波フロントエンド回路100Aは、アンテナ素子2側から順に、インダクタL(第2インピーダンス素子)と、スイッチ回路110と、フィルタ120A、130A、140A及び150Aと、スイッチ180A及び180Bと、受信増幅回路群190とを備える。また、高周波フロントエンド回路100Aは、さらに、キャパシタC21(第1インピーダンス素子)とキャパシタC22及びC23(第3インピーダンス素子)を備える。
スイッチ回路110は、本実施の形態では、RFIC3からの制御信号φCTLにしたがって、メインスイッチSW11~14及びサブスイッチSW11g~14gをオン及びオフする。つまり、本実施の形態では、RFIC3は、CAを行うときにスイッチ回路110を第2接続形態(2以上のメインスイッチを同時にオン)にさせ、non-CAを行うときにスイッチ回路110を第1接続形態(1つのメインスイッチのみをオン)にさせる制御部として機能する。なお、制御部は、RFIC3とは別に設けられていてもかまわない。
フィルタ120A、130A、140Aはチューナブルフィルタによって構成され、フィルタ150Aは周波数固定のフィルタによって構成されている。具体的には、フィルタ120Aは、(i)Band29、(ii)Band12及び17、あるいは(iii)Band13及び14、の高周波受信信号に対応可能なチューナブルフィルタであり、選択端子112に接続されている。フィルタ130Aは、(i)Band28あるいは(ii)Band20、の高周波受信信号に対応可能なチューナブルフィルタであり、選択端子113に接続されている。フィルタ140Aは、(i)Band27あるいは(ii)Band26、の高周波受信信号に対応可能なチューナブルフィルタであり、選択端子114に接続されている。フィルタ150Aは、Band8の高周波受信信号に対応する周波数固定のフィルタであり、選択端子115に接続されている。
スイッチ180A及び180Bは、制御部(図示せず)からの制御信号にしたがって、所定のバンドに対応するフィルタと、受信増幅回路群190のうち当該所定のバンドに対応する受信増幅回路とを接続する1以上のスイッチ(本実施の形態では複数のスイッチ)によって構成される。なお、受信増幅回路と接続されるフィルタは1つに限らず、複数であってもかまわない。
受信増幅回路群190は、スイッチ180A及び180Bから入力された高周波受信信号を電力増幅する1以上のローノイズアンプ(本実施の形態では複数のローノイズアンプ)によって構成される。
このように構成された高周波フロントエンド回路100Aは、アンテナ素子2から入力された高周波受信信号を、所定のフィルタでフィルタリングし、かつ、所定のローノイズアンプで増幅して、RFIC3に出力する。なお、ローバンドに対応するRFICとハイバンドに対応するRFICとは、個別に設けられていてもかまわない。
ここで、キャパシタC21は選択端子112と選択端子114とを接続し、キャパシタC22は選択端子113とグランドとを接続し、キャパシタC23は選択端子115とグランドとを接続する。
このように構成された本実施の形態に係る高周波フロントエンド回路100Aであっても、上記実施の形態2と同様の効果を奏することができる。
また、高周波フロントエンド回路100Aは、フィルタ120A、130A及び140Aがチューナブルフィルタで構成されていることにより、周波数が固定のフィルタを設ける場合に比べてフィルタの個数を削減できるため、さらなる小型化を図ることができる。
なお、本実施の形態では、高周波フロントエンド回路100Aとして、受信側信号経路に複数のフィルタ(受信フィルタ)が設けられた受信ダイバーシチ用の構成について説明した。しかし、高周波フロントエンド回路の構成はこれに限らず、送信側信号経路に複数のフィルタ(送信フィルタ)が設けられた送信ダイバーシチ用の構成であってもかまわない。
(その他の実施の形態)
以上、本発明の実施の形態に係る高周波フロントエンド回路について、実施の形態1~3を挙げて説明したが、本発明は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る高周波フロントエンド回路を内蔵した各種機器も本発明に含まれる。
以上、本発明の実施の形態に係る高周波フロントエンド回路について、実施の形態1~3を挙げて説明したが、本発明は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る高周波フロントエンド回路を内蔵した各種機器も本発明に含まれる。
例えば、上述した高周波フロントエンド回路とRFIC3(RF信号処理回路)とを備える通信装置4も本発明に含まれる。このような通信装置4によれば、小型化かつ低ロス化を図ることができる。
また、上記説明では、スイッチ回路10の共通端子111に接続される高周波フロントエンド回路の端子として、アンテナ素子に接続されるANT端子101を例に説明した。しかし、共通端子111に接続される高周波フロントエンド回路の端子は、アンテナ素子に接続される端子に限らず、ローノイズアンプ等の受信増幅回路に接続される入出力端子(ここでは出力端子)またはパワーアンプ等の送信増幅回路に接続される入出力端子(ここでは入力端子)であってかまわない。つまり、複数のフィルタがスイッチ回路によって共通接続されたマルチプレクサも本発明に含まれる。
また、例えば、高周波フロントエンド回路は、上記説明した第1スイッチ回路及び第1インピーダンス回路で構成される回路が多段に接続された構成を備えてもかまわない。
図20は、このように構成された高周波フロントエンド回路100Bの構成図である。
同図に示す高周波フロントエンド回路100Bは、それぞれがスイッチ回路10及びキャパシタCを有する第1段目の回路11と第2段目の回路12A及び12Bを備える。ここで、第1段目の回路11は、共通端子111がANT端子101に接続される第1段目に位置し、第2段目の回路12A及び12Bのそれぞれは、共通端子111が第1段目の回路11を介してANT端子101に接続される第2段目に位置する。
具体的には、第1段目の回路11は、上記説明した第1スイッチ回路に相当する第2スイッチ回路の一例であるスイッチ回路10と、上記説明した第1インピーダンス素子に相当する第4インピーダンス素子の一例であるキャパシタCと、を備える。スイッチ回路10が有する選択端子112は、このスイッチ回路10が有する共通端子111及びグランド端子のいずれか一方に選択的に接続される。また、スイッチ回路10が有する選択端子113は、このスイッチ回路10が有する共通端子111及びグランド端子のいずれか一方に選択的に接続される。
また、第2段目の回路12Aは、第1スイッチ回路であるスイッチ回路10及び第1インピーダンス素子であるキャパシタCを有し、第1フィルタの一例であるフィルタ220A及び第2フィルタの一例であるフィルタ230Aと接続される。また、第2段目の回路12Bは、第1スイッチ回路であるスイッチ回路10及び第1インピーダンス素子であるキャパシタCを有し、第1フィルタの他の一例であるフィルタ220B及び第2フィルタの他の一例であるフィルタ230Bと接続される。すなわち、高周波フロントエンド回路100Bは、第1スイッチ回路、第1フィルタ、第2フィルタ、及び、第1インピーダンス素子を有する組を複数組(ここでは2組)備える。
ここで、上記複数組のうち一の組における第1スイッチ回路である第2段目の回路12Aのスイッチ回路10が有する共通端子111は、第1段目の回路11のスイッチ回路10が有する選択端子112に接続されている。また、上記複数組のうち他の一の組における第1スイッチ回路である第2段目の回路12Bのスイッチ回路10が有する共通端子111は、第1段目の回路11のスイッチ回路10が有する選択端子113に接続されている。
また、第4インピーダンス素子である第1段目の回路11のキャパシタCは、第1段目の回路11の選択端子112と第2段目の回路12Aの共通端子111とを結ぶ経路上のノードと、第1段目の回路11の選択端子113と第2段目の回路12Bの共通端子111とを結ぶ経路上のノードとに接続される。
このように構成された高周波フロントエンド回路100Bによれば、小型化かつ低ロス化を図りつつ、4以上の周波数帯域(ここでは4つの周波数帯域)に対応することができる。
なお、第1段目の回路の選択端子の個数は2つ限らず、3以上であってもかまわない。すなわち、高周波フロントエンド回路100Bは、第1スイッチ回路、第1フィルタ、第2フィルタ、及び、第1インピーダンス素子を有する組を3組以上備えてもかまわない。このように構成された高周波フロントエンド回路100Bによれば、より多くの周波数帯域に対応することができる。
また、各組の第1インピーダンス素子は、同じに限らず、異なっていてもかまわない。すなわち、一の組の第1インピーダンス素子と他の一の組の第1インピーダンス素子とは、素子値が異なっていてもかまわないし、そもそも、一方がインダクタであり他方がキャパシタであってもかまわない。
また、上記説明では、メインスイッチ及びサブスイッチの各々について、オン及びオフにより接続及び非接続を切り替える個別のスイッチとして説明した。しかし、メインスイッチ及びサブスイッチは、スイッチ回路の選択端子を共通端子とし、スイッチ回路の共通端子及びグランド端子を選択端子とする1つのスイッチによって構成されていてもかまわない。
図21は、このように構成された高周波フロントエンド回路1Cの構成図である。
同図に示すスイッチ回路10Cは、上記実施の形態1におけるスイッチ回路10に比べて、メインスイッチSW1及びSW2とサブスイッチSW1g及びSW2gに代わり、選択端子112(第1選択端子)を共通端子111及びグランド端子112gのいずれか一方に選択的に接続するスイッチSW11c(第1スイッチ)と、選択端子113(第2選択端子)を共通端子111及びグランド端子113gのいずれか一方に選択的に接続するスイッチSW12c(第2スイッチ)と、を有する。具体的には、スイッチSW11cは、選択端子112に接続された共通端子112cと、共通端子111に接続された選択端子111aと、グランドに接続されたグランド端子112gと、を有し、共通端子112cを選択端子111a及びグランド端子112gのいずれか一方に選択的に接続する。スイッチSW12cは、選択端子113に接続された共通端子113cと、共通端子111に接続された選択端子111bと、グランドに接続されたグランド端子113gと、を有し、共通端子113cを選択端子111b及びグランド端子113gのいずれか一方に選択的に接続する。
このように構成された高周波フロントエンド回路1Cであっても、選択端子112(第1選択端子)と選択端子113(第2選択端子)とを接続するキャパシタC1(第1インピーダンス素子)を備えることにより、上記説明した高周波フロントエンド回路と同様に、小型化かつ低ロス化を図ることができる。また、このように構成された高周波フロントエンド回路1Cによれば、スイッチ回路10に比べて、スイッチ回路10Cを構成するスイッチの数を減らすことができるため、小型化を図ることができる。
また、例えば、キャパシタは、DTC(Digital Tunable Capacitor)、もしくは、MEMSを応用したバラクタコンデンサ、もしくは、BST(Ba1-xSrxTiO3:バリウム・ストロンチウム・チタン酸塩)を用いた可変コンデンサ、もしくは、バリキャップであってもかまわない。また、例えば、インダクタは、MEMSを用いた可変インダクタであってもかまわない。
これにより、インピーダンス整合の精度を高めることができるため、さらなる低ロス化が図られる。また、インピーダンス素子の個数を増やすことなく、より多くのインピーダンス状態に合わせたインピーダンス整合回路を構成することができるため、小型化しつつより多くのフィルタの整合に対応することができる。
また、フィルタは、弾性波フィルタに限らず、LCフィルタあるいは誘電体フィルタであってもかまわない。このため、フィルタ単体のインピーダンス特性は、必ずしも容量性を示すとは限らない。よって、第1インピーダンス素子または第3インピーダンス素子はキャパシタに限らずインダクタであってもかまわないし、第2インピーダンス素子はキャパシタであってもかまわない。
また、例えば第1フィルタ単体のインピーダンスと第2フィルタ単体のインピーダンスとが共役関係にある場合等、第1フィルタと第2フィルタとを束ねたインピーダンスが実数成分のみを有する場合、第2インピーダンス素子は設けられていなくてもかまわない。
また、基準化インピーダンスは、50Ωに限らず、例えば、高周波フロントエンド回路が適用される通信装置等の要求仕様等に応じて適宜設定され得る。
また、例えば、高周波フロントエンド回路または通信装置において、各構成要素の間に、各構成要素間を繋ぐ配線によるインダクタもしくは伝送線路が含まれてもよい。
本発明は、小型かつ低ロスのフロントエンド回路及び通信装置として、携帯電話などの通信機器に広く利用できる。
1、1A、1B、1C、100、100A 高周波フロントエンド回路
2 アンテナ素子
3 RFIC(RF信号処理回路)
4 通信装置
10、10C、110 スイッチ回路
11 第1段目の回路
12A、12B 第2段目の回路
20、30、50、130、140、150 デュプレクサ
21、31、51 送信フィルタ
22、32、52 受信フィルタ
40、120、120A、130A、140A、150A、220A、220B、230A、230B フィルタ
101 ANT端子(入出力端子)
111、112c、113c 共通端子
112~115、111a、111b 選択端子
112g、113g グランド端子
180A、180B、SW11c、SW12c スイッチ
190 受信増幅回路群
C、C1、C11~C14、C21 キャパシタ(第1インピーダンス素子)
C2、C22、C23 キャパシタ(第3インピーダンス素子)
L インダクタ(第2インピーダンス素子)
SW1、SW2、SW11~SW14 メインスイッチ
SW1g、SW2g、SW11g~SW14g サブスイッチ
2 アンテナ素子
3 RFIC(RF信号処理回路)
4 通信装置
10、10C、110 スイッチ回路
11 第1段目の回路
12A、12B 第2段目の回路
20、30、50、130、140、150 デュプレクサ
21、31、51 送信フィルタ
22、32、52 受信フィルタ
40、120、120A、130A、140A、150A、220A、220B、230A、230B フィルタ
101 ANT端子(入出力端子)
111、112c、113c 共通端子
112~115、111a、111b 選択端子
112g、113g グランド端子
180A、180B、SW11c、SW12c スイッチ
190 受信増幅回路群
C、C1、C11~C14、C21 キャパシタ(第1インピーダンス素子)
C2、C22、C23 キャパシタ(第3インピーダンス素子)
L インダクタ(第2インピーダンス素子)
SW1、SW2、SW11~SW14 メインスイッチ
SW1g、SW2g、SW11g~SW14g サブスイッチ
Claims (14)
- 入出力端子に接続される共通端子、及び、前記共通端子と選択的に接続される複数の選択端子を有するスイッチ回路と、
前記複数の選択端子のうち第1選択端子に接続された第1フィルタと、
前記複数の選択端子のうち第2選択端子に接続され、前記第1フィルタの通過帯域と異なる通過帯域を有する第2フィルタと、
第1インピーダンス素子と、を備え、
前記スイッチ回路は、
オン及びオフにより、前記共通端子と前記第1選択端子との接続及び非接続を切り替える第1メインスイッチと、
前記第1メインスイッチのオン及びオフとの排他的なオン及びオフにより、前記第1選択端子とグランドとの接続及び非接続を切り替える第1サブスイッチと、
前記第1メインスイッチのオン及びオフに制約されないオン及びオフにより、前記共通端子と前記第2選択端子との接続及び非接続を切り替える第2メインスイッチと、
前記第2メインスイッチとの排他的なオン及びオフにより、前記第2選択端子とグランドとの接続及び非接続を切り替える第2サブスイッチと、を有し、
前記第1インピーダンス素子は、前記第1選択端子と前記第1フィルタを結ぶ経路上のノードと、前記第2選択端子と前記第2フィルタを結ぶ経路上のノードとに接続される、
高周波フロントエンド回路。 - 前記スイッチ回路は、前記第1メインスイッチ及び前記第2メインスイッチの一方のみがオンとなる第1接続形態、ならびに、前記第1メインスイッチ及び前記第2メインスイッチの双方がオンとなる第2接続形態が切り替えられ、
前記第1インピーダンス素子は、前記スイッチ回路が前記第1接続形態及び前記第2接続形態のうち前記第1接続形態のときのみ、前記入出力端子のインピーダンスを基準化インピーダンスに整合させる、
請求項1に記載の高周波フロントエンド回路。 - 前記高周波フロントエンド回路は、さらに、前記共通端子とグランドとを接続する第2インピーダンス素子を備え、
前記スイッチ回路において前記第1メインスイッチ及び前記第2メインスイッチの一方のみがオンとなる第1接続形態のとき、前記第1インピーダンス素子及び前記第2インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを基準化インピーダンスに整合させ、
前記スイッチ回路において前記第1メインスイッチ及び前記第2メインスイッチの双方がオンとなる第2接続形態のとき、前記第1インピーダンス素子及び前記第2インピーダンス素子のうち前記第2インピーダンス素子のみが、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させる、
請求項1または2に記載の高周波フロントエンド回路。 - 前記第1フィルタ及び前記第2フィルタは、弾性波共振子を有する弾性波フィルタである、
請求項3に記載の高周波フロントエンド回路。 - 前記第1インピーダンス素子は、キャパシタであり、
前記第2インピーダンス素子は、インダクタである、
請求項4に記載の高周波フロントエンド回路。 - 前記第1選択端子側から見た前記第1フィルタ単体の通過帯域内のサセプタンス成分は、前記第2選択端子側から見た前記第2フィルタ単体の通過帯域内のサセプタンス成分よりも小さく、
前記高周波フロントエンド回路は、さらに、前記第1選択端子とグランドとを接続する第3インピーダンス素子を備え、
前記スイッチ回路が前記第1メインスイッチのみオンとなる前記第1接続形態のとき、前記第1インピーダンス素子、前記第2インピーダンス素子及び前記第3インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させ、
前記スイッチ回路が前記第2メインスイッチのみオンとなる前記第1接続形態のとき、前記第1インピーダンス素子及び前記第2インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させ、
前記スイッチ回路が前記第2接続形態のとき、前記第2インピーダンス素子及び前記第3インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させる、
請求項3~5のいずれか1項に記載の高周波フロントエンド回路。 - 前記第3インピーダンス素子は、キャパシタであり、
前記第1インピーダンス素子がキャパシタである場合、前記第3インピーダンス素子の容量値は、前記第1インピーダンス素子の容量値よりも小さい、
請求項6に記載の高周波フロントエンド回路。 - 前記第1選択端子側から見た前記第1フィルタ単体の通過帯域内のサセプタンス成分は、前記第2選択端子側から見た前記第2フィルタ単体の通過帯域内のサセプタンス成分よりも小さく、
前記第1サブスイッチのオフ容量は、前記第2サブスイッチのオフ容量よりも大きい、
請求項3~5のいずれか1項に記載の高周波フロントエンド回路。 - 前記第1選択端子側から見た前記第1フィルタ単体の通過帯域内のサセプタンス成分と前記第2選択端子側から見た前記第2フィルタ単体の通過帯域内のサセプタンス成分とは、同等である、
請求項1~5のいずれか1項に記載の高周波フロントエンド回路。 - 前記第1フィルタ及び前記第2フィルタの少なくとも一方は、複数のフィルタからなり、
当該複数のフィルタは、各々の一方の端子が共通接続されて前記スイッチ回路に接続されているマルチプレクサである、
請求項1~9のいずれか1項に記載の高周波フロントエンド回路。 - 前記スイッチ回路は、前記第1メインスイッチ及び前記第2メインスイッチの一方のみがオンとなる第1接続形態、ならびに、前記第1メインスイッチ及び前記第2メインスイッチの双方がオンとなる第2接続形態が切り替えられ、
前記高周波フロントエンド回路は、さらに、前記第1フィルタの通過帯域に割り当てられた第1周波数帯域と前記第2フィルタの通過帯域に割り当てられた第2周波数帯域とを同時に送信または受信するキャリアアグリゲーションを行うときに、前記スイッチ回路を前記第2接続形態にさせ、前記第1周波数帯域及び前記第2周波数帯域のいずれか一方を送信または受信する非キャリアアグリゲーションを行うときに、前記スイッチ回路を前記第1接続形態にさせる制御部を備える、
請求項1~10のいずれか1項に記載の高周波フロントエンド回路。 - 入出力端子に接続される共通端子、及び、前記共通端子と選択的に接続される複数の選択端子を有するスイッチ回路と、
前記複数の選択端子のうち第1選択端子に接続された第1フィルタと、
前記複数の選択端子のうち第2選択端子に接続された第2フィルタと、
第1インピーダンス素子と、を備え、
前記スイッチ回路は、
前記第1選択端子を前記共通端子及びグランド端子のいずれか一方に選択的に接続する第1スイッチと、
前記第2選択端子を前記共通端子及びグランド端子のいずれか一方に選択的に接続する第2スイッチと、を有し、
前記第1インピーダンス素子は、前記第1選択端子と前記第1フィルタを結ぶ経路上のノードと、前記第2選択端子と前記第2フィルタを結ぶ経路上のノードとに接続される、
高周波フロントエンド回路。 - 前記高周波フロントエンド回路は、
前記スイッチ回路である第1スイッチ回路、前記第1フィルタ、前記第2フィルタ及び前記第1インピーダンス素子を有する組を複数組備え、
さらに、
共通端子、第1選択端子及び第2選択端子を有する第2スイッチ回路と、
第4インピーダンス素子と、を備え、
前記第2スイッチ回路が有する前記第1選択端子は、当該第2スイッチ回路が有する前記共通端子及びグランド端子のいずれか一方に選択的に接続され、
前記第2スイッチ回路が有する前記第2選択端子は、当該第2スイッチ回路が有する前記共通端子及びグランド端子のいずれか一方に選択的に接続され、
前記複数組のうち一の組における前記第1スイッチ回路が有する前記共通端子は、前記第2スイッチ回路が有する前記第1選択端子に接続され、
前記複数組のうち他の一の組における前記第1スイッチ回路が有する前記共通端子は、前記第2スイッチ回路が有する前記第2選択端子に接続され、
前記第4インピーダンス素子は、前記第2スイッチ回路が有する前記第1選択端子と前記一の組における前記第1スイッチ回路が有する前記共通端子とを結ぶ経路上のノードと、前記第2スイッチ回路が有する前記第2選択端子と前記他の一の組における前記第1スイッチ回路が有する前記共通端子とを結ぶ経路上のノードとに接続される、
請求項1~12のいずれか1項に記載の高周波フロントエンド回路。 - アンテナ素子で送受信される高周波信号を処理するRF信号処理回路と、
前記アンテナ素子と前記RF信号処理回路との間で前記高周波信号を伝達する請求項1~13のいずれか1項に記載の高周波フロントエンド回路と、を備える、
通信装置。
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 17855738 Country of ref document: EP Kind code of ref document: A1 |
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NENP | Non-entry into the national phase |
Ref country code: DE |
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122 | Ep: pct application non-entry in european phase |
Ref document number: 17855738 Country of ref document: EP Kind code of ref document: A1 |
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NENP | Non-entry into the national phase |
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