WO2017183275A1 - 半導体集積回路 - Google Patents

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WO2017183275A1
WO2017183275A1 PCT/JP2017/006200 JP2017006200W WO2017183275A1 WO 2017183275 A1 WO2017183275 A1 WO 2017183275A1 JP 2017006200 W JP2017006200 W JP 2017006200W WO 2017183275 A1 WO2017183275 A1 WO 2017183275A1
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level
voltage
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真久 飯田
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株式会社ソシオネクスト
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    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET

Definitions

  • the present disclosure relates to a semiconductor integrated circuit including a power switch circuit having a function of switching a power supply voltage to be supplied.
  • the signal voltage level is decreased in order to suppress an increase in power consumption.
  • the SD (secure digital) memory card interface standard used to be a 3.3V signal interface
  • the new high speed standard uses a 1.8V signal interface.
  • widely used interface standards such as SD memory cards require devices that support both the old and new standards, and therefore, the interface circuit has a signal voltage level that depends on the standards supported by the SD memory card to be connected. It will be necessary to switch. Therefore, a power switch circuit that switches the power supply voltage supplied to the interface circuit between 3.3V and 1.8V is required.
  • Patent Document 1 One conventional technique realizes a power switch circuit that does not generate an unnecessary current such as a parasitic diode current even when one of a plurality of power supply voltages is in an off state (see Patent Document 1).
  • This disclosure realizes a power switch circuit that does not generate an unnecessary current using only a low voltage MOS transistor, and eliminates the need for a special through current prevention control circuit.
  • the first semiconductor integrated circuit has a ground terminal to which a ground potential is applied, a voltage having a ground voltage level equal to the ground potential in the off state, and a first power supply voltage level higher than the ground potential in the on state.
  • a second power supply terminal to which a second power supply voltage indicating a power supply voltage level of 2 is applied, and a first power supply voltage applied to the first power supply terminal, or a second power supply terminal.
  • a third power supply terminal that outputs the applied second power supply voltage; a PMOS (P-channel MOS) transistor that connects the first power supply terminal and the third power supply terminal; and a second power supply terminal; With a third power supply terminal An NMOS (N-channel MOS) transistor to be connected, a first switch control circuit connected to the gate of the PMOS transistor, and a second switch control circuit connected to the gate of the NMOS transistor, the first switch control circuit comprising: When the first power supply voltage is in the off state and the second power supply voltage is in the on state, signals from the ground voltage level to the second power supply voltage level are displayed, and both the first and second power supply voltages are in the on state.
  • the PMOS transistor is controlled to be in an on state or an off state.
  • the second switch control circuit The signal from the ground voltage level to the second power supply voltage level when the voltage is off and the second power supply voltage is on.
  • the NMOS transistor is controlled to be in the on or off state by outputting signals from the second power supply voltage level to the first power supply voltage level, respectively. It is characterized by doing.
  • the second semiconductor integrated circuit has a ground terminal to which a ground potential is applied, a ground voltage level equal to the ground potential in the off state, and a first power supply voltage level higher than the ground potential in the on state.
  • a third power supply terminal that outputs the applied second power supply voltage, a first PMOS transistor that connects the first power supply terminal and the third power supply terminal, a second power supply terminal, and a third power supply terminal Connect the power terminal of the second A PMOS transistor; a first switch control circuit connected to the gate of the first PMOS transistor; and a second switch control circuit connected to the gate of the second PMOS transistor.
  • the first switch control circuit includes: When the first power supply voltage is in the off state and the second power supply voltage is in the on state, signals from the ground voltage level to the second power supply voltage level are displayed, and both the first and second power supply voltages are in the on state.
  • the first PMOS transistor is controlled to be in an on state or an off state
  • the second switch control circuit When the power supply voltage is off and the second power supply voltage is on, signals from the ground voltage level to the second power supply voltage level are When both the second power supply voltage and the second power supply voltage are on, signals from the ground voltage level to the first power supply voltage level are output to control the second PMOS transistor to be on or off.
  • a power switch circuit that does not generate unnecessary current using only a low voltage MOS transistor is realized, and a special through current prevention control circuit is not required. Can do.
  • FIG. 1 is a circuit diagram showing a semiconductor integrated circuit according to a first embodiment.
  • FIG. 2 is a circuit diagram illustrating a voltage selector that selects a higher one of the first power supply voltage and the second power supply voltage in FIG. 1.
  • FIG. 2 is a circuit diagram showing a voltage selector that selects a lower one of the first power supply voltage and the second power supply voltage in FIG. 1.
  • FIG. 2 is a circuit diagram showing a previous level shifter in each switch control circuit in FIG. 1.
  • FIG. 2 is a circuit diagram illustrating a post-stage level shifter in each switch control circuit in FIG. 1.
  • 2 is a time chart showing the operation of the semiconductor integrated circuit of FIG. It is a circuit diagram which shows the modification of FIG. It is a circuit diagram which shows the modification of FIG.
  • FIG. 5 is a circuit diagram showing a semiconductor integrated circuit according to a second embodiment. 10 is a time chart showing the operation of the semiconductor integrated circuit of FIG.
  • FIG. 1 is a circuit diagram showing a semiconductor integrated circuit according to the first embodiment.
  • the semiconductor integrated circuit of FIG. 1 includes a power switch circuit 1, a first switch control circuit 2, and a second switch control circuit 3.
  • VOH is a higher voltage (selected high voltage) of the first power supply voltage VDD1 and the second power supply voltage VDD2
  • VOL is the first power supply voltage VDD1 and the second power supply voltage VDD2.
  • the lower voltage selective low voltage
  • the power switch circuit 1 includes a first power supply terminal 11 to which a first power supply voltage VDD1 is externally applied, a second power supply terminal 12 to which a second power supply voltage VDD2 is externally applied, and a PMOS transistor.
  • a switch circuit including P1 and an NMOS transistor N1 and a power supply output terminal 13 that outputs the first power supply voltage VDD1 or the second power supply voltage VDD2 to the outside as the power supply voltage output VOUT.
  • the PMOS transistor P1 has a source at the first power supply terminal 11, a drain at the power output terminal 13, a gate at the first switch control signal SW1, which is an output signal of the first switch control circuit 2, and a back gate at the back. Each is connected to a selected high voltage VOH.
  • the NMOS transistor N1 has a source at the second power supply terminal 12, a drain at the power output terminal 13, a gate at the second switch control signal SW2 that is an output signal of the second switch control circuit 3, and a back gate at the back gate. Each is connected to a selected low voltage VOL.
  • each of the PMOS transistor P1 and the NMOS transistor N1 is a 1.8V withstand voltage MOS transistor, that is, a bias in which the potential difference between the two terminals is 1.8V or less even if any two of the four terminals are taken. This is a transistor that requires a condition (1.8V withstand voltage condition).
  • the first switch control circuit 2 receives the output enable signal OE from the outside of 0V / 1.8V and the input signal IN of 0V / 0.9V, and supplies the first switch control signal SW1.
  • the first level shifter L1 includes a front-stage level shifter LV11 that uses the second power supply voltage VDD2 and the ground potential VSS as power sources, and a rear-stage level shifter LV21 that uses the selected high voltage VOH and selected low voltage VOL as power sources.
  • the signal is converted into a signal having an amplitude up to the level, and the output signal of the previous level shifter LV11 is converted into the first switch control signal SW1 having the amplitude from the selected low voltage VOL to the selected high voltage VOH by the subsequent level shifter LV21.
  • the second switch control circuit 3 receives a 0V / 1.8V external output enable signal OE and a 0V / 0.9V input signal IN, and supplies a second switch control signal SW2.
  • the second level shifter L2 includes a front-stage level shifter LV12 that uses the second power supply voltage VDD2 and the ground potential VSS as power sources, and a rear-stage level shifter LV22 that uses the selected high voltage VOH and selected low voltage VOL as power sources.
  • the signal is converted into a signal having an amplitude up to the level, and the output signal of the previous level shifter LV12 is converted into the second switch control signal SW2 having an amplitude from the selected low voltage VOL to the selected high voltage VOH by the subsequent level shifter LV22.
  • FIG. 2 is a circuit diagram showing the first voltage selector 4 for supplying the selected high voltage VOH.
  • the first voltage selector 4 includes a first PMOS transistor P21 and a second PMOS transistor P22.
  • the first PMOS transistor P21 has a source connected to the second power supply voltage VDD2, a drain connected to the selected high voltage VOH, a gate connected to the first power supply voltage VDD1, and a back gate connected to the selected high voltage VOH.
  • the second PMOS transistor P22 has a source connected to the first power supply voltage VDD1, a drain connected to the selected high voltage VOH, a gate connected to the second power supply voltage VDD2, and a back gate connected to the selected high voltage VOH.
  • both the first and second PMOS transistors P21 and P22 are 1.8V withstand voltage MOS transistors.
  • the first voltage selector 4 selects the higher one of the first power supply voltage VDD1 and the second power supply voltage VDD2 as the selected high voltage VOH.
  • FIG. 3 is a circuit diagram showing the second voltage selector 5 for supplying the selected low voltage VOL.
  • the second voltage selector 5 includes a first NMOS transistor N31 and a second NMOS transistor N32.
  • the first NMOS transistor N31 has a source connected to the second power supply voltage VDD2, a drain connected to the selected low voltage VOL, a gate connected to the first power supply voltage VDD1, and a back gate connected to the selected low voltage VOL.
  • the second NMOS transistor N32 has a source connected to the first power supply voltage VDD1, a drain connected to the selected low voltage VOL, a gate connected to the second power supply voltage VDD2, and a back gate connected to the selected low voltage VOL.
  • both the first and second NMOS transistors N31 and N32 are 1.8V withstand voltage MOS transistors.
  • VDD1 0V
  • VDD2 1.8V
  • FIG. 4 is a circuit diagram showing the pre-stage level shifters LV11 and LV12 in the switch control circuits 2 and 3 in FIG.
  • the configuration of FIG. 4 is a level shifter that receives the aforementioned input signal IN, the aforementioned output enable signal OE, and the second power supply voltage VDD2, and generates an output signal OUT1 to the subsequent level shifters LV21 and LV22.
  • the first inverter INV41 inverts the logic level of the input signal IN
  • the second inverter INV42 inverts the logic level of the output enable signal OE.
  • the source is the second power supply voltage VDD2
  • the drain is the source of the second PMOS transistor P42
  • the gate is the output signal of the second inverter INV42
  • the gate of the third PMOS transistor P43 Each is connected.
  • the second PMOS transistor P42 has a drain connected to the gate of the fourth PMOS transistor P44 and the drain of the first NMOS transistor N41, a gate connected to the output signal OUT1, the drain of the fourth PMOS transistor P44, and the second NMOS transistor N42. And the drain of the third NMOS transistor N43.
  • the third PMOS transistor P43 has a source connected to the second power supply voltage VDD2 and a drain connected to the source of the fourth PMOS transistor P44.
  • the first NMOS transistor N41 has a source connected to the ground potential and a gate connected to the input signal IN.
  • the second NMOS transistor N42 has a source connected to the ground potential and a gate connected to the output signal of the first inverter INV41.
  • the third NMOS transistor N43 has a source connected to the ground potential and a gate connected to the output signal of the second inverter INV42.
  • the output enable signal OE is at L level
  • the output signal of the second inverter INV42 is at H level
  • the control is performed by the output enable signal OE, the 0.9V amplitude input signal IN is received, and the 1.8V amplitude output having the same logic level as the input signal IN is received.
  • a signal OUT1 can be obtained.
  • FIG. 5 is a circuit diagram showing the rear level shifters LV21 and LV22 in the switch control circuits 2 and 3 in FIG. 5 receives the output signal OUT1 of the previous level shifters LV11 and LV12 as the input signal IN1, and receives the second power supply voltage VDD2, the selected high voltage VOH, and the selected low voltage VOL, and the first level shifter LV11 described above.
  • a level shifter for generating an output signal OUT as the second switch control signals SW1 and SW2, and the first, second, third, fourth, fifth, sixth, seventh and eighth PMOS transistors P51, P52, P53, P54, P55, P56, P57, P58, and first, second, third, fourth, fifth, sixth, seventh, and eighth NMOS transistors N51, N52, N53, N54, N55 , N56, N57, N58 and an inverter INV51, which is composed of only a 1.8V withstand voltage MOS transistor.
  • the inverter INV51 inverts the logic level of the input signal IN1.
  • the source of the first PMOS transistor P51 is the selected high voltage VOH, its own back gate, the back gate of the second PMOS transistor P52 and the back gate of the fifth PMOS transistor P55, and the drain of the second PMOS transistor P52.
  • the second PMOS transistor P52 has a drain connected to the gate of the seventh PMOS transistor P57 and the drain of the first NMOS transistor N51, and a gate connected to the selected low voltage VOL.
  • the source is the selected high voltage VOH, its own back gate, the back gate of the fourth PMOS transistor P54 and the back gate of the sixth PMOS transistor P56, and the drain thereof is the fourth PMOS transistor P54.
  • the source and the drain of the sixth PMOS transistor P56 have their gates connected to the source of the fifth PMOS transistor P55, the source and back gate of the seventh PMOS transistor P57, and the drain of the fifth NMOS transistor N55, respectively.
  • the fourth PMOS transistor P54 has a drain connected to the gate of the eighth PMOS transistor P58 and the drain of the third NMOS transistor N53, and a gate connected to the selected low voltage VOL.
  • the gates of the fifth PMOS transistor P55 and the sixth PMOS transistor P56 are connected to the selected low voltage VOL.
  • the drains of the seventh PMOS transistor P57 and the eighth PMOS transistor P58 are also connected to the selected low voltage VOL.
  • the first NMOS transistor N51 has a source connected to the drain of the second NMOS transistor N52 and a gate connected to the second power supply voltage VDD2.
  • the second NMOS transistor N52 has a source connected to the ground potential and a gate connected to the input signal IN1 and the gate of the sixth NMOS transistor N56.
  • the third NMOS transistor N53 has a source connected to the drain of the fourth NMOS transistor N54 and a gate connected to the second power supply voltage VDD2.
  • the fourth NMOS transistor N54 has a source connected to the ground potential and a gate connected to the output signal of the inverter INV51 and the gate of the eighth NMOS transistor N58.
  • the fifth NMOS transistor N55 has a source connected to the drain of the sixth NMOS transistor N56 and a gate connected to the second power supply voltage VDD2.
  • the source of the sixth NMOS transistor N56 is connected to the selected low voltage VOL.
  • the seventh NMOS transistor N57 has a source connected to the drain of the eighth NMOS transistor N58 and a gate connected to the second power supply voltage VDD2.
  • the source of the eighth NMOS transistor N58 is connected to the selected low voltage VOL.
  • FIG. 6 is a time chart showing the operation of the semiconductor integrated circuit of FIG. In the initial state before time t1, the internal power supply voltage VDD, the second power supply voltage VDD2, the first power supply voltage VDD1, the output enable signal OE, the input signal IN, the first switch control signal SW1, and the second switch control. Both the signal SW2 and the power supply voltage output VOUT are 0V.
  • the second power supply voltage VDD2 rises.
  • the first and second switch control signals SW1, SW2 are both maintained at 0V.
  • VOUT 0V.
  • the voltages of the source, drain, gate and back gate of the PMOS transistor P1 are 0V, 0V, 0V and 1.8V.
  • the voltages of the source, drain, gate and back gate of the NMOS transistor N1 are 1.8V, 0V, 0V and 0V.
  • the 1.8V withstand voltage condition is satisfied in both the PMOS transistor P1 and the NMOS transistor N1.
  • the NMOS transistor N1 is surely maintained in the OFF state when such one-side power supply is supplied, the second power supply terminal 12 to the first power supply terminal 11 can be provided without providing a special through current prevention control circuit. There is no through current flowing toward it.
  • VOUT 3.3V.
  • Each voltage of the source, drain, gate and back gate of the PMOS transistor P1 is 3.3V, 3.3V, 1.8V and 3.3V.
  • the voltages of the source, drain, gate and back gate of the NMOS transistor N1 are 1.8V, 3.3V, 1.8V and 1.8V. Therefore, the 1.8V withstand voltage condition is satisfied in both the PMOS transistor P1 and the NMOS transistor N1.
  • the input signal IN rises.
  • the first and second switch control signals SW1, SW2 are both 3.3V.
  • the voltages of the source, drain, gate and back gate of the PMOS transistor P1 are 3.3V, 1.8V, 3.3V and 3.3V.
  • the voltages of the source, drain, gate and back gate of the NMOS transistor N1 are 1.8V, 1.8V, 3.3V and 1.8V. Therefore, the 1.8V withstand voltage condition is satisfied in both the PMOS transistor P1 and the NMOS transistor N1.
  • the input signal IN falls at time t6, the output enable signal OE falls at time t7, the first power supply voltage VDD1 falls at time t8, and the second power supply voltage VDD2 falls at time t9.
  • the initial state is restored.
  • FIG. 7 is a circuit diagram showing a modification of FIG.
  • the configuration of FIG. 5 receives the output signal OUT1 of the previous level shifters LV11 and LV12 as the input signal IN1, receives the selected high voltage VOH and the selected low voltage VOL, and receives the first and second switch control signals SW1 described above.
  • SW2 that generates an output signal OUT, and includes first, second, third, fourth, fifth, and sixth PMOS transistors P71, P72, P73, P74, P75, P76, Second, third and fourth NMOS transistors N71, N72, N73, N74 and an inverter INV71 are included.
  • the fifth PMOS transistor P75, the sixth PMOS transistor P76 and the inverter INV71 are composed of 1.8V withstand voltage MOS transistors, but the first to fourth PMOS transistors P71 to P74 and the first to fourth PMOS transistors are included.
  • the NMOS transistors N71 to N74 are all constituted by LD (laterally diffused) MOS transistors.
  • the LDMOS transistor can apply a voltage of 3.3 V between the source and drain, between the gate and drain, and between the back gate and drain, but the other terminal voltage is a MOS that should satisfy the 1.8 V withstand voltage condition. It means a transistor.
  • the inverter INV71 inverts the logic level of the input signal IN1.
  • the source is the selected high voltage VOH, its own back gate and the back gate of the third PMOS transistor P73
  • the drain is the drain of the third PMOS transistor P73, and the gate of the fifth PMOS transistor P75.
  • the source is the selected high voltage VOH, its back gate, the back gate of the fourth PMOS transistor P74, the drain is the drain of the fourth PMOS transistor P74, and the gate of the sixth PMOS transistor P76.
  • the gate of the second NMOS transistor N72 is connected to the source of the second PMOS transistor P72, the source and back gate of the fifth PMOS transistor P75, and the drain of the third NMOS transistor N73.
  • the gates of the third PMOS transistor P73 and the fourth PMOS transistor P74 are connected to the selected low voltage VOL.
  • the drains of the fifth PMOS transistor P75 and the sixth PMOS transistor P76 are also connected to the selected low voltage VOL.
  • the first NMOS transistor N71 has a source connected to the ground potential and a gate connected to the input signal IN1 and the gate of the third NMOS transistor N73.
  • the second NMOS transistor N72 has a source connected to the ground potential and a gate connected to the output signal of the inverter INV71 and the gate of the fourth NMOS transistor N74.
  • the sources of the third NMOS transistor N73 and the fourth NMOS transistor N74 are connected to the selected low voltage VOL.
  • the first to fourth PMOS transistors P71 to P74 and the first to fourth NMOS transistors N71 to N74 are all compared with the case where 3.3V withstand voltage MOS transistors are employed.
  • an LDMOS transistor By adopting an LDMOS transistor, a level shifter with a small circuit scale can be realized.
  • Each of the first PMOS transistor P71, the second PMOS transistor P72, and the first to fourth NMOS transistors N71 to N74 in FIG. 7 is replaced with a cascode connection of two 1.8V breakdown voltage MOS transistors.
  • a configuration in which the third and fourth PMOS transistors P73 and 74 are replaced with one 1.8V MOS transistor each corresponds to the configuration of FIG.
  • FIG. 8 is a circuit diagram showing a modification of FIG. 8 includes first, second, third, and fourth PMOS transistors P81, P82, P83, and P84, first, second, and third NMOS transistors N81, N82, and N83, and first and second PMOS transistors P81, P82, P83, and P84.
  • a third inverter INV83 is added to the output stage having the same configuration as that of FIG. 4 having the second inverters INV81 and INV82, and is configured by only a 1.8V breakdown voltage MOS transistor.
  • the third inverter INV83 is connected to the second power supply voltage VDD2 and the ground potential, and its output is an output signal XOUT to the post-stage level shifters LV21 and LV22.
  • previous stage level shifter LV12 in the second switch control circuit 3 in FIG. 1 is left in the configuration of FIG. 4, and the previous level shifter LV11 in the first switch control circuit 2 is changed from the configuration of FIG. 4 to the configuration of FIG.
  • the output enable signal OE is at the L level
  • both the PMOS transistor P1 and the NMOS transistor N1 are turned off, so that the power supply voltage output VOUT can be a high impedance output.
  • a power switch circuit that does not generate an unnecessary current is realized by using only a low voltage MOS transistor, that is, using only a 1.8V voltage MOS transistor or an LDMOS transistor.
  • a special through current prevention control circuit can be dispensed with.
  • FIG. 9 is a circuit diagram showing a semiconductor integrated circuit according to the second embodiment.
  • the semiconductor integrated circuit of FIG. 9 includes a power switch circuit 1a, a first switch control circuit 2, and a second switch control circuit 3a.
  • the power switch circuit 1a shown in FIG. 9 reduces the ESD (electrostatic discharge) risk by replacing the NMOS transistor N1 in the power switch circuit 1 shown in FIG. 1 with a PMOS transistor P2.
  • the PMOS transistor P1 interposed between the first power supply terminal 11 and the power output terminal 13 is referred to as a “first PMOS transistor”, and the second power supply terminal 12, the power output terminal 13, and the like.
  • the PMOS transistor P2 interposed between them is referred to as a “second PMOS transistor”.
  • the back gates of the first and second PMOS transistors P1 and P2 are connected to the selected high voltage VOH.
  • the first switch control circuit 2 in FIG. 9 has a first level shifter L1 having the same configuration as in FIG.
  • the first level shifter L1 supplies the first switch control signal SW1 to the gate of the first PMOS transistor P1.
  • the second switch control circuit 3a in FIG. 9 includes a third level shifter L3, third and fourth PMOS transistors P91 and P92, in addition to the second level shifter L2 having the same configuration as in FIG. , First and second NMOS transistors N91 and N92.
  • the third level shifter L3 receives the 0V / 1.8V output enable signal OE and the 0V / 0.9V input signal IN, and generates the 0V / 1.8V signal as described above.
  • the level shifter LV13 has the same configuration as the LV11 and LV12.
  • the third PMOS transistor P91 has a source connected to the selected high voltage VOH, a drain connected to the source of the fourth PMOS transistor P92, and a gate connected to the output signal of the second level shifter L2.
  • the fourth PMOS transistor P92 has a drain connected to the second switch control signal SW2 and the drain of the second NMOS transistor N92, and a gate connected to the second power supply voltage VDD2.
  • the first NMOS transistor N91 has a source connected to the ground potential VSS, a drain connected to the source of the second NMOS transistor N92, and a gate connected to the output signal of the third level shifter L3.
  • the gate of the second NMOS transistor N92 is connected to the second power supply voltage VDD2.
  • the third and fourth PMOS transistors P91, P92 and the first and second NMOS transistors N91, N92 constitute an inverter for inverting the logic level of the output signal of the second level shifter L2. That is, the second level shifter L2 in FIG. 9 supplies the second switch control signal SW2 to the gate of the second PMOS transistor P2 via the inverter.
  • FIG. 10 is a time chart showing the operation of the semiconductor integrated circuit of FIG. Compared to the waveform of FIG. 6, only the waveform of the second switch control signal SW2 is different in FIG.
  • VOUT 0V.
  • the voltages of the source, drain, gate and back gate of the first PMOS transistor P1 are 0V, 0V, 0V and 1.8V.
  • the source, drain, gate and back gate voltages of the second PMOS transistor P2 are 1.8V, 0V, 1.8V and 1.8V.
  • the 1.8V withstand voltage condition is satisfied in both the first and second PMOS transistors P1 and P2.
  • the second PMOS transistor P2 is surely maintained in the OFF state when such one-side power supply is performed, the first power supply is supplied from the second power supply terminal 12 without providing a special through current prevention control circuit. No through current flows toward the terminal 11.
  • the source, drain, gate, and back gate voltages of the second PMOS transistor P2 are 1.8V, 3.3V, 3.3V, and 3.3V, respectively, and the 1.8V withstand voltage condition is satisfied. ing.
  • the second PMOS transistor P2 is in the ON state, and the voltages of the source, drain, gate and back gate of the second PMOS transistor P2 are 1.8V, 1.8V, 0V and 3.3V. In this case, the 1.8V withstand voltage condition is satisfied.
  • the arrangement of the fourth PMOS transistor P92 and the second NMOS transistor N92 may be omitted. It can.
  • the voltage between the gate and the drain of the first NMOS transistor N91 becomes 3.3V, but the problem of withstand voltage does not occur because of the LDMOS transistor.
  • a power switch circuit that does not generate an unnecessary current is realized by using only a low voltage MOS transistor, that is, using only a 1.8V voltage MOS transistor or an LDMOS transistor, A special through current prevention control circuit can be dispensed with.
  • the semiconductor integrated circuit according to the present disclosure realizes a power switch circuit that does not generate an unnecessary current using only a low voltage MOS transistor, and does not require a special through current prevention control circuit. This is useful as a semiconductor integrated circuit or the like having a power switch circuit having a function of switching the power supply voltage to be supplied.

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Abstract

低耐圧トランジスタのみを用いて電源スイッチ回路を実現し、特別な貫通電流防止制御回路を不要とするように、スイッチ制御回路（２，３）は、第１の電源電圧ＶＤＤ１（＝０Ｖ／３．３Ｖ）がオフ状態でありかつ第２の電源電圧ＶＤＤ２（＝０Ｖ／１．８Ｖ）がオン状態であるときには接地電圧レベルから第２の電源電圧レベルまでの信号を、第１及び第２の電源電圧ＶＤＤ１，ＶＤＤ２がともにオン状態であるときには第２の電源電圧レベルから第１の電源電圧レベルまでの信号をそれぞれ出力することで、ＰＭＯＳトランジスタ（Ｐ１）及びＮＭＯＳトランジスタ（Ｎ１）をオン状態又はオフ状態に制御する。

Description

半導体集積回路
　本開示は、供給する電源電圧を切り替える機能を持つ電源スイッチ回路を備えた半導体集積回路に関する。
　一般的に、インターフェースを高速化するために、信号の周波数を高くする場合、消費電力の増大を抑えるために、信号の電圧レベルを小さくする。例えば、ＳＤ（secure digital）メモリカードのインターフェース規格では、従来は３．３Ｖ信号のインターフェースであったのに対して、新しい高速な規格では１．８Ｖ信号のインターフェースとなっている。また、ＳＤメモリカードのような広く普及したインターフェース規格では、新旧両方の規格に対応した機器が求められるため、インターフェース回路としては、接続するＳＤメモリカードが対応している規格によって、信号の電圧レベルを切り替える必要が出てくる。そのため、インターフェース回路に供給する電源電圧を３．３Ｖと１．８Ｖで切り替える電源スイッチ回路が必要となる。
　ある従来技術では、複数の電源電圧のうちのいずれかがオフ状態の場合でも寄生ダイオード電流などの不要電流を発生させない電源スイッチ回路を実現している（特許文献１参照）。
国際公開第２０１４／０３８１１５号
　上記従来技術では、電源スイッチ回路を構成するＭＯＳ（metal-oxide-semiconductor）トランジスタの端子間に最大３．３Ｖの電圧が印加されるため、高耐圧ＭＯＳトランジスタ、すなわち各々の４端子のうちのいずれの２端子をとっても、当該２端子間の電位差が３．３Ｖまで許容される３．３Ｖ耐圧ＭＯＳトランジスタを使用しており、プロセスコスト上昇などによりコスト増大を招いていた。また、耐圧対応のため、外部１．８Ｖ／３．３Ｖの複数電源を使用するが、片側電源供給時の貫通電流防止制御回路が必要であった。
　本開示は、低耐圧ＭＯＳトランジスタのみを用いて不要電流を発生させない電源スイッチ回路を実現するとともに、特別な貫通電流防止制御回路を不要とする。
　本開示の第１の半導体集積回路は、接地電位が印加される接地端子と、オフ状態では接地電位と等しい接地電圧レベルの電圧を、オン状態では接地電位よりも高い第１の電源電圧レベルの電圧をそれぞれ示す第１の電源電圧が印加される第１の電源端子と、オフ状態では接地電圧レベルの電圧を、オン状態では接地電圧レベルよりも高くかつ第１の電源電圧レベルよりも低い第２の電源電圧レベルの電圧をそれぞれ示す第２の電源電圧が印加される第２の電源端子と、第１の電源端子に印加されている第１の電源電圧、又は、第２の電源端子に印加されている第２の電源電圧が出力される第３の電源端子と、第１の電源端子と第３の電源端子とを接続するＰＭＯＳ（ＰチャネルＭＯＳ）トランジスタと、第２の電源端子と第３の電源端子とを接続するＮＭＯＳ（ＮチャネルＭＯＳ）トランジスタと、ＰＭＯＳトランジスタのゲートに接続する第１のスイッチ制御回路と、ＮＭＯＳトランジスタのゲートに接続する第２のスイッチ制御回路とを備え、第１のスイッチ制御回路は、第１の電源電圧がオフ状態でありかつ第２の電源電圧がオン状態であるときには接地電圧レベルから第２の電源電圧レベルまでの信号を、第１及び第２の電源電圧がともにオン状態であるときには第２の電源電圧レベルから第１の電源電圧レベルまでの信号をそれぞれ出力することで、ＰＭＯＳトランジスタをオン状態又はオフ状態に制御し、第２のスイッチ制御回路は、第１の電源電圧がオフ状態でありかつ第２の電源電圧がオン状態であるときには接地電圧レベルから第２の電源電圧レベルまでの信号を、第１及び第２の電源電圧がともにオン状態であるときには第２の電源電圧レベルから第１の電源電圧レベルまでの信号をそれぞれ出力することで、ＮＭＯＳトランジスタをオン状態又はオフ状態に制御することを特徴とする。
　本開示の第２の半導体集積回路は、接地電位が印加される接地端子と、オフ状態では接地電位と等しい接地電圧レベルの電圧を、オン状態では接地電位よりも高い第１の電源電圧レベルの電圧をそれぞれ示す第１の電源電圧が印加される第１の電源端子と、オフ状態では接地電圧レベルの電圧を、オン状態では接地電圧レベルよりも高くかつ第１の電源電圧レベルよりも低い第２の電源電圧レベルの電圧をそれぞれ示す第２の電源電圧が印加される第２の電源端子と、第１の電源端子に印加されている第１の電源電圧、又は、第２の電源端子に印加されている第２の電源電圧が出力される第３の電源端子と、第１の電源端子と第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、第２の電源端子と第３の電源端子とを接続する第２のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタのゲートに接続する第１のスイッチ制御回路と、第２のＰＭＯＳトランジスタのゲートに接続する第２のスイッチ制御回路とを備え、第１のスイッチ制御回路は、第１の電源電圧がオフ状態でありかつ第２の電源電圧がオン状態であるときには接地電圧レベルから第２の電源電圧レベルまでの信号を、第１及び第２の電源電圧がともにオン状態であるときには第２の電源電圧レベルから第１の電源電圧レベルまでの信号をそれぞれ出力することで、第１のＰＭＯＳトランジスタをオン状態又はオフ状態に制御し、第２のスイッチ制御回路は、第１の電源電圧がオフ状態でありかつ第２の電源電圧がオン状態であるときには接地電圧レベルから第２の電源電圧レベルまでの信号を、第１及び第２の電源電圧がともにオン状態であるときには接地電圧レベルから第１の電源電圧レベルまでの信号をそれぞれ出力することで、第２のＰＭＯＳトランジスタをオン状態又はオフ状態に制御することを特徴とする。
　本開示によれば、電源スイッチ回路を備えた半導体集積回路において、低耐圧ＭＯＳトランジスタのみを用いて不要電流を発生させない電源スイッチ回路を実現するとともに、特別な貫通電流防止制御回路を不要とすることができる。
第１の実施形態に係る半導体集積回路を示す回路図である。 図１中の第１の電源電圧と第２の電源電圧とのうちの高い方の電圧を選択する電圧セレクタを示す回路図である。 図１中の第１の電源電圧と第２の電源電圧とのうちの低い方の電圧を選択する電圧セレクタを示す回路図である。 図１中の各スイッチ制御回路における前段レベルシフタを示す回路図である。 図１中の各スイッチ制御回路における後段レベルシフタを示す回路図である。 図１の半導体集積回路の動作を示すタイムチャートである。 図５の変形例を示す回路図である。 図４の変形例を示す回路図である。 第２の実施形態に係る半導体集積回路を示す回路図である。 図９の半導体集積回路の動作を示すタイムチャートである。
　以下、本開示の２つの実施形態を、図面を参照しながら説明する。
　各実施形態では、オフ状態（＝０Ｖ）／オン状態（＝３．３Ｖ）の第１の電源電圧ＶＤＤ１と、オフ状態（＝０Ｖ）／オン状態（＝１．８Ｖ）の第２の電源電圧ＶＤＤ２との２つの電源電圧を切り替える電源スイッチ回路を備えた半導体集積回路を用いて説明する。半導体集積回路の内部電源電圧ＶＤＤは、オフ状態（＝０Ｖ）／オン状態（＝０．９Ｖ）であるものとする。
　《第１の実施形態》
　図１は、第１の実施形態に係る半導体集積回路を示す回路図である。図１の半導体集積回路は、電源スイッチ回路１と、第１のスイッチ制御回路２と、第２のスイッチ制御回路３とを備えている。図１において、ＶＯＨは第１の電源電圧ＶＤＤ１と第２の電源電圧ＶＤＤ２とのうちの高い方の電圧（選択高電圧）であり、ＶＯＬは第１の電源電圧ＶＤＤ１と第２の電源電圧ＶＤＤ２とのうちの低い方の電圧（選択低電圧）である。
　電源スイッチ回路１は、外部から第１の電源電圧ＶＤＤ１が印加される第１の電源供給端子１１と、外部から第２の電源電圧ＶＤＤ２が印加される第２の電源供給端子１２と、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１からなるスイッチ回路と、第１の電源電圧ＶＤＤ１又は第２の電源電圧ＶＤＤ２を電源電圧出力ＶＯＵＴとして外部へ出力する電源出力端子１３とを有する。ＰＭＯＳトランジスタＰ１は、ソースが第１の電源供給端子１１に、ドレインが電源出力端子１３に、ゲートが第１のスイッチ制御回路２の出力信号である第１のスイッチ制御信号ＳＷ１に、バックゲートが選択高電圧ＶＯＨにそれぞれ接続されている。ＮＭＯＳトランジスタＮ１は、ソースが第２の電源供給端子１２に、ドレインが電源出力端子１３に、ゲートが第２のスイッチ制御回路３の出力信号である第２のスイッチ制御信号ＳＷ２に、バックゲートが選択低電圧ＶＯＬにそれぞれ接続されている。ここで、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１は、いずれも１．８Ｖ耐圧ＭＯＳトランジスタ、すなわち各々の４端子のうちのいずれの２端子をとっても、当該２端子間の電位差が１．８Ｖ以下であるバイアス条件（１．８Ｖ耐圧条件）が要求されるトランジスタである。
　第１のスイッチ制御回路２は、０Ｖ／１．８Ｖの外部からの出力イネーブル信号ＯＥと、０Ｖ／０．９Ｖの入力信号ＩＮとを受けて、第１のスイッチ制御信号ＳＷ１を供給する第１のレベルシフタＬ１を有する。第１のレベルシフタＬ１は、第２の電源電圧ＶＤＤ２と接地電位ＶＳＳとを電源とする前段レベルシフタＬＶ１１と、選択高電圧ＶＯＨと選択低電圧ＶＯＬとを電源とする後段レベルシフタＬＶ２１とで構成される。つまり、第１のレベルシフタＬ１は、ＶＳＳ（＝０Ｖ）レベルからＶＤＤ（＝０．９Ｖ）レベルまでの振幅を有する入力信号ＩＮを前段レベルシフタＬＶ１１でＶＳＳ（＝０Ｖ）レベルからＶＤＤ２（＝１．８Ｖ）レベルまでの振幅を有する信号に変換し、更に前段レベルシフタＬＶ１１の出力信号を後段レベルシフタＬＶ２１で選択低電圧ＶＯＬから選択高電圧ＶＯＨまでの振幅を有する第１のスイッチ制御信号ＳＷ１に変換する。
　第２のスイッチ制御回路３は、０Ｖ／１．８Ｖの外部からの出力イネーブル信号ＯＥと、０Ｖ／０．９Ｖの入力信号ＩＮとを受けて、第２のスイッチ制御信号ＳＷ２を供給する第２のレベルシフタＬ２を有する。第２のレベルシフタＬ２は、第２の電源電圧ＶＤＤ２と接地電位ＶＳＳとを電源とする前段レベルシフタＬＶ１２と、選択高電圧ＶＯＨと選択低電圧ＶＯＬとを電源とする後段レベルシフタＬＶ２２とで構成される。つまり、第２のレベルシフタＬ２は、ＶＳＳ（＝０Ｖ）レベルからＶＤＤ（＝０．９Ｖ）レベルまでの振幅を有する入力信号ＩＮを前段レベルシフタＬＶ１２でＶＳＳ（＝０Ｖ）レベルからＶＤＤ２（＝１．８Ｖ）レベルまでの振幅を有する信号に変換し、更に前段レベルシフタＬＶ１２の出力信号を後段レベルシフタＬＶ２２で選択低電圧ＶＯＬから選択高電圧ＶＯＨまでの振幅を有する第２のスイッチ制御信号ＳＷ２に変換する。
　図２は、選択高電圧ＶＯＨを供給する第１の電圧セレクタ４を示す回路図である。第１の電圧セレクタ４は、第１のＰＭＯＳトランジスタＰ２１と、第２のＰＭＯＳトランジスタＰ２２とを有する。第１のＰＭＯＳトランジスタＰ２１は、ソースが第２の電源電圧ＶＤＤ２に、ドレインが選択高電圧ＶＯＨに、ゲートが第１の電源電圧ＶＤＤ１に、バックゲートが選択高電圧ＶＯＨにそれぞれ接続されている。第２のＰＭＯＳトランジスタＰ２２は、ソースが第１の電源電圧ＶＤＤ１に、ドレインが選択高電圧ＶＯＨに、ゲートが第２の電源電圧ＶＤＤ２に、バックゲートが選択高電圧ＶＯＨにそれぞれ接続されている。ここに、第１及び第２のＰＭＯＳトランジスタＰ２１，Ｐ２２は、いずれも１．８Ｖ耐圧ＭＯＳトランジスタである。
　図２に示した第１の電圧セレクタ４によれば、ＶＤＤ１＝０Ｖ、ＶＤＤ２＝１．８Ｖならば、第１のＰＭＯＳトランジスタＰ２１がオン状態に、第２のＰＭＯＳトランジスタＰ２２がオフ状態になるので、ＶＯＨ＝ＶＤＤ２＝１．８Ｖとなる。また、ＶＤＤ１＝３．３Ｖ、ＶＤＤ２＝１．８Ｖならば、第１のＰＭＯＳトランジスタＰ２１がオフ状態に、第２のＰＭＯＳトランジスタＰ２２がオン状態になるので、ＶＯＨ＝ＶＤＤ１＝３．３Ｖとなる。つまり、第１の電圧セレクタ４は、第１の電源電圧ＶＤＤ１と第２の電源電圧ＶＤＤ２とのうちの高い方の電圧を、選択高電圧ＶＯＨとして選択する。
　図３は、選択低電圧ＶＯＬを供給する第２の電圧セレクタ５を示す回路図である。第２の電圧セレクタ５は、第１のＮＭＯＳトランジスタＮ３１と、第２のＮＭＯＳトランジスタＮ３２とを有する。第１のＮＭＯＳトランジスタＮ３１は、ソースが第２の電源電圧ＶＤＤ２に、ドレインが選択低電圧ＶＯＬに、ゲートが第１の電源電圧ＶＤＤ１に、バックゲートが選択低電圧ＶＯＬにそれぞれ接続されている。第２のＮＭＯＳトランジスタＮ３２は、ソースが第１の電源電圧ＶＤＤ１に、ドレインが選択低電圧ＶＯＬに、ゲートが第２の電源電圧ＶＤＤ２に、バックゲートが選択低電圧ＶＯＬにそれぞれ接続されている。ここに、第１及び第２のＮＭＯＳトランジスタＮ３１，Ｎ３２は、いずれも１．８Ｖ耐圧ＭＯＳトランジスタである。
　図３に示した第２の電圧セレクタ５によれば、ＶＤＤ１＝０Ｖ、ＶＤＤ２＝１．８Ｖならば、第１のＮＭＯＳトランジスタＮ３１がオフ状態に、第２のＮＭＯＳトランジスタＮ３２がオン状態になるので、ＶＯＬ＝ＶＤＤ１＝０Ｖとなる。また、ＶＤＤ１＝３．３Ｖ、ＶＤＤ２＝１．８Ｖならば、第１のＮＭＯＳトランジスタＮ３１がオン状態に、第２のＮＭＯＳトランジスタＮ３２がオフ状態になるので、ＶＯＬ＝ＶＤＤ２＝１．８Ｖとなる。つまり、第２の電圧セレクタ５は、第１の電源電圧ＶＤＤ１と第２の電源電圧ＶＤＤ２とのうちの低い方の電圧を、選択低電圧ＶＯＬとして選択する。
　以上のように、第１及び第２の電圧セレクタ４，５によれば、ＶＤＤ１＝０Ｖ、ＶＤＤ２＝１．８Ｖならば、ＶＯＨ＝１．８Ｖ、ＶＯＬ＝０Ｖとなる。また、ＶＤＤ１＝３．３Ｖ、ＶＤＤ２＝１．８Ｖならば、ＶＯＨ＝３．３Ｖ、ＶＯＬ＝１．８Ｖとなる。
　図４は、図１中の各スイッチ制御回路２，３における前段レベルシフタＬＶ１１，ＬＶ１２を示す回路図である。図４の構成は、前述の入力信号ＩＮと、前述の出力イネーブル信号ＯＥと、第２の電源電圧ＶＤＤ２とを受けて、後段レベルシフタＬＶ２１，ＬＶ２２への出力信号ＯＵＴ１を生成するレベルシフタであって、第１、第２、第３及び第４のＰＭＯＳトランジスタＰ４１，Ｐ４２，Ｐ４３，Ｐ４４と、第１、第２及び第３のＮＭＯＳトランジスタＮ４１，Ｎ４２，Ｎ４３と、第１及び第２のインバータＩＮＶ４１，ＩＮＶ４２とを有し、１．８Ｖ耐圧ＭＯＳトランジスタのみで構成される。第１のインバータＩＮＶ４１は入力信号ＩＮの論理レベルを反転し、第２のインバータＩＮＶ４２は出力イネーブル信号ＯＥの論理レベルを反転する。第１のＰＭＯＳトランジスタＰ４１は、ソースが第２の電源電圧ＶＤＤ２に、ドレインが第２のＰＭＯＳトランジスタＰ４２のソースに、ゲートが第２のインバータＩＮＶ４２の出力信号及び第３のＰＭＯＳトランジスタＰ４３のゲートにそれぞれ接続されている。第２のＰＭＯＳトランジスタＰ４２は、ドレインが第４のＰＭＯＳトランジスタＰ４４のゲート及び第１のＮＭＯＳトランジスタＮ４１のドレインに、ゲートが出力信号ＯＵＴ１、第４のＰＭＯＳトランジスタＰ４４のドレイン、第２のＮＭＯＳトランジスタＮ４２のドレイン及び第３のＮＭＯＳトランジスタＮ４３のドレインにそれぞれ接続されている。第３のＰＭＯＳトランジスタＰ４３は、ソースが第２の電源電圧ＶＤＤ２に、ドレインが第４のＰＭＯＳトランジスタＰ４４のソースにそれぞれ接続されている。第１のＮＭＯＳトランジスタＮ４１は、ソースが接地電位に、ゲートが入力信号ＩＮにそれぞれ接続されている。第２のＮＭＯＳトランジスタＮ４２は、ソースが接地電位に、ゲートが第１のインバータＩＮＶ４１の出力信号にそれぞれ接続されている。第３のＮＭＯＳトランジスタＮ４３は、ソースが接地電位に、ゲートが第２のインバータＩＮＶ４２の出力信号にそれぞれ接続されている。
　図４の構成によれば、出力イネーブル信号ＯＥがＬレベルであれば、第２のインバータＩＮＶ４２の出力信号がＨレベルになり、第１及び第３のＰＭＯＳトランジスタＰ４１，Ｐ４３がともにオフ状態に、第３のＮＭＯＳトランジスタＮ４３がオン状態になるので、入力信号ＩＮの論理レベルにかかわらず、出力信号ＯＵＴ１がＬ（＝０Ｖ）レベルに固定される。
　次に、図４にて出力イネーブル信号ＯＥがＨレベルであり、かつ入力信号ＩＮがＨ（＝０．９Ｖ）レベルである場合の動作を説明する。出力イネーブル信号ＯＥがＨレベルであるから、第２のインバータＩＮＶ４２の出力信号がＬレベルになり、第１及び第３のＰＭＯＳトランジスタＰ４１，Ｐ４３がともにオン状態に、第３のＮＭＯＳトランジスタＮ４３がオフ状態になる。一方、入力信号ＩＮがＨレベルであるから、第１のＮＭＯＳトランジスタＮ４１及び第４のＰＭＯＳトランジスタＰ４４がともにオン状態に、第２のＮＭＯＳトランジスタＮ４２及び第２のＰＭＯＳトランジスタＰ４２がともにオフ状態になる。その結果、出力信号ＯＵＴ１がＨ（＝１．８Ｖ）レベルになる。
　最後に、図４にて出力イネーブル信号ＯＥがＨレベルであり、かつ入力信号ＩＮがＬ（＝０Ｖ）レベルである場合の動作を説明する。出力イネーブル信号ＯＥがＨレベルであるから、第２のインバータＩＮＶ４２の出力信号がＬレベルになり、第１及び第３のＰＭＯＳトランジスタＰ４１，Ｐ４３がともにオン状態に、第３のＮＭＯＳトランジスタＮ４３がオフ状態になる。一方、入力信号ＩＮがＬレベルであるから、第１のＮＭＯＳトランジスタＮ４１及び第４のＰＭＯＳトランジスタＰ４４がともにオフ状態に、第２のＮＭＯＳトランジスタＮ４２及び第２のＰＭＯＳトランジスタＰ４２がともにオン状態になる。その結果、出力信号ＯＵＴ１がＬ（＝０Ｖ）レベルになる。
　以上のように、図４の構成によれば、出力イネーブル信号ＯＥによる制御を受けつつ、０．９Ｖ振幅の入力信号ＩＮを受けて、入力信号ＩＮと同じ論理レベルを有する１．８Ｖ振幅の出力信号ＯＵＴ１を得ることができる。
　図５は、図１中の各スイッチ制御回路２，３における後段レベルシフタＬＶ２１，ＬＶ２２を示す回路図である。図５の構成は、前段レベルシフタＬＶ１１，ＬＶ１２の出力信号ＯＵＴ１を入力信号ＩＮ１として受け、かつ第２の電源電圧ＶＤＤ２と、選択高電圧ＶＯＨと、選択低電圧ＶＯＬとを受けて、前述の第１及び第２のスイッチ制御信号ＳＷ１，ＳＷ２として出力信号ＯＵＴを生成するレベルシフタであって、第１、第２、第３、第４、第５、第６、第７及び第８のＰＭＯＳトランジスタＰ５１，Ｐ５２，Ｐ５３，Ｐ５４，Ｐ５５，Ｐ５６，Ｐ５７，Ｐ５８と、第１、第２、第３、第４、第５、第６、第７及び第８のＮＭＯＳトランジスタＮ５１，Ｎ５２，Ｎ５３，Ｎ５４，Ｎ５５，Ｎ５６，Ｎ５７，Ｎ５８と、インバータＩＮＶ５１とを有し、１．８Ｖ耐圧ＭＯＳトランジスタのみで構成される。インバータＩＮＶ５１は入力信号ＩＮ１の論理レベルを反転する。第１のＰＭＯＳトランジスタＰ５１は、ソースが選択高電圧ＶＯＨ、自身のバックゲート、第２のＰＭＯＳトランジスタＰ５２のバックゲート及び第５のＰＭＯＳトランジスタＰ５５のバックゲートに、ドレインが第２のＰＭＯＳトランジスタＰ５２のソース及び第５のＰＭＯＳトランジスタＰ５５のドレインに、ゲートが出力信号ＯＵＴ、第６のＰＭＯＳトランジスタＰ５６のソース、第８のＰＭＯＳトランジスタＰ５８のソース及びバックゲート、並びに第７のＮＭＯＳトランジスタＮ５７のドレインにそれぞれ接続されている。第２のＰＭＯＳトランジスタＰ５２は、ドレインが第７のＰＭＯＳトランジスタＰ５７のゲート及び第１のＮＭＯＳトランジスタＮ５１のドレインに、ゲートが選択低電圧ＶＯＬにそれぞれ接続されている。第３のＰＭＯＳトランジスタＰ５３は、ソースが選択高電圧ＶＯＨ、自身のバックゲート、第４のＰＭＯＳトランジスタＰ５４のバックゲート及び第６のＰＭＯＳトランジスタＰ５６のバックゲートに、ドレインが第４のＰＭＯＳトランジスタＰ５４のソース及び第６のＰＭＯＳトランジスタＰ５６のドレインに、ゲートが第５のＰＭＯＳトランジスタＰ５５のソース、第７のＰＭＯＳトランジスタＰ５７のソース及びバックゲート、並びに第５のＮＭＯＳトランジスタＮ５５のドレインにそれぞれ接続されている。第４のＰＭＯＳトランジスタＰ５４は、ドレインが第８のＰＭＯＳトランジスタＰ５８のゲート及び第３のＮＭＯＳトランジスタＮ５３のドレインに、ゲートが選択低電圧ＶＯＬにそれぞれ接続されている。第５のＰＭＯＳトランジスタＰ５５及び第６のＰＭＯＳトランジスタＰ５６の各々のゲートは、選択低電圧ＶＯＬに接続されている。第７のＰＭＯＳトランジスタＰ５７及び第８のＰＭＯＳトランジスタＰ５８の各々のドレインも、選択低電圧ＶＯＬに接続されている。第１のＮＭＯＳトランジスタＮ５１は、ソースが第２のＮＭＯＳトランジスタＮ５２のドレインに、ゲートが第２の電源電圧ＶＤＤ２にそれぞれ接続されている。第２のＮＭＯＳトランジスタＮ５２は、ソースが接地電位に、ゲートが入力信号ＩＮ１及び第６のＮＭＯＳトランジスタＮ５６のゲートにそれぞれ接続されている。第３のＮＭＯＳトランジスタＮ５３は、ソースが第４のＮＭＯＳトランジスタＮ５４のドレインに、ゲートが第２の電源電圧ＶＤＤ２にそれぞれ接続されている。第４のＮＭＯＳトランジスタＮ５４は、ソースが接地電位に、ゲートがインバータＩＮＶ５１の出力信号及び第８のＮＭＯＳトランジスタＮ５８のゲートにそれぞれ接続されている。第５のＮＭＯＳトランジスタＮ５５は、ソースが第６のＮＭＯＳトランジスタＮ５６のドレインに、ゲートが第２の電源電圧ＶＤＤ２にそれぞれ接続されている。第６のＮＭＯＳトランジスタＮ５６のソースは、選択低電圧ＶＯＬに接続されている。第７のＮＭＯＳトランジスタＮ５７は、ソースが第８のＮＭＯＳトランジスタＮ５８のドレインに、ゲートが第２の電源電圧ＶＤＤ２にそれぞれ接続されている。第８のＮＭＯＳトランジスタＮ５８のソースは、選択低電圧ＶＯＬに接続されている。
　図５にて、ＶＯＨ＝１．８Ｖ、ＶＯＬ＝０Ｖである場合には、入力信号ＩＮ１がＨ（＝１．８Ｖ）レベルであれば、第３のＰＭＯＳトランジスタＰ５３、第４のＰＭＯＳトランジスタＰ５４、第６のＰＭＯＳトランジスタＰ５６、第７のＰＭＯＳトランジスタＰ５７、第１のＮＭＯＳトランジスタＮ５１、第２のＮＭＯＳトランジスタＮ５２、第５のＮＭＯＳトランジスタＮ５５及び第６のＮＭＯＳトランジスタＮ５６がそれぞれオン状態に、第１のＰＭＯＳトランジスタＰ５１、第２のＰＭＯＳトランジスタＰ５２、第５のＰＭＯＳトランジスタＰ５５、第８のＰＭＯＳトランジスタＰ５８、第３のＮＭＯＳトランジスタＮ５３、第４のＮＭＯＳトランジスタＮ５４、第７のＮＭＯＳトランジスタＮ５７及び第８のＮＭＯＳトランジスタＮ５８がそれぞれオフ状態となる。その結果、出力信号ＯＵＴがＨ（＝１．８Ｖ）レベルになる。
　また、図５にて、ＶＯＨ＝１．８Ｖ、ＶＯＬ＝０Ｖである場合には、入力信号ＩＮ１がＬ（＝０Ｖ）レベルであれば、第１のＰＭＯＳトランジスタＰ５１、第２のＰＭＯＳトランジスタＰ５２、第５のＰＭＯＳトランジスタＰ５５、第８のＰＭＯＳトランジスタＰ５８、第３のＮＭＯＳトランジスタＮ５３、第４のＮＭＯＳトランジスタＮ５４、第７のＮＭＯＳトランジスタＮ５７及び第８のＮＭＯＳトランジスタＮ５８がそれぞれオン状態に、第３のＰＭＯＳトランジスタＰ５３、第４のＰＭＯＳトランジスタＰ５４、第６のＰＭＯＳトランジスタＰ５６、第７のＰＭＯＳトランジスタＰ５７、第１のＮＭＯＳトランジスタＮ５１、第２のＮＭＯＳトランジスタＮ５２、第５のＮＭＯＳトランジスタＮ５５及び第６のＮＭＯＳトランジスタＮ５６がそれぞれオフ状態となる。その結果、出力信号ＯＵＴがＬ（＝０Ｖ）レベルになる。
　また、図５にて、ＶＯＨ＝３．３Ｖ、ＶＯＬ＝１．８Ｖである場合には、入力信号ＩＮ１がＨ（＝１．８Ｖ）レベルであれば、第３のＰＭＯＳトランジスタＰ５３、第４のＰＭＯＳトランジスタＰ５４、第６のＰＭＯＳトランジスタＰ５６、第７のＰＭＯＳトランジスタＰ５７、第１のＮＭＯＳトランジスタＮ５１、第２のＮＭＯＳトランジスタＮ５２、第５のＮＭＯＳトランジスタＮ５５及び第６のＮＭＯＳトランジスタＮ５６がそれぞれオン状態に、第１のＰＭＯＳトランジスタＰ５１、第２のＰＭＯＳトランジスタＰ５２、第５のＰＭＯＳトランジスタＰ５５、第８のＰＭＯＳトランジスタＰ５８、第３のＮＭＯＳトランジスタＮ５３、第４のＮＭＯＳトランジスタＮ５４、第７のＮＭＯＳトランジスタＮ５７及び第８のＮＭＯＳトランジスタＮ５８がそれぞれオフ状態となる。その結果、出力信号ＯＵＴがＨ（＝３．３Ｖ）レベルになる。
　最後に、図５にて、ＶＯＨ＝３．３Ｖ、ＶＯＬ＝１．８Ｖである場合には、入力信号ＩＮ１がＬ（＝０Ｖ）レベルであれば、第１のＰＭＯＳトランジスタＰ５１、第２のＰＭＯＳトランジスタＰ５２、第５のＰＭＯＳトランジスタＰ５５、第８のＰＭＯＳトランジスタＰ５８、第３のＮＭＯＳトランジスタＮ５３、第４のＮＭＯＳトランジスタＮ５４、第７のＮＭＯＳトランジスタＮ５７及び第８のＮＭＯＳトランジスタＮ５８がそれぞれオン状態に、第３のＰＭＯＳトランジスタＰ５３、第４のＰＭＯＳトランジスタＰ５４、第６のＰＭＯＳトランジスタＰ５６、第７のＰＭＯＳトランジスタＰ５７、第１のＮＭＯＳトランジスタＮ５１、第２のＮＭＯＳトランジスタＮ５２、第５のＮＭＯＳトランジスタＮ５５及び第６のＮＭＯＳトランジスタＮ５６がそれぞれオフ状態となる。その結果、出力信号ＯＵＴがＬ（＝１．８Ｖ）レベルになる。
　図６は、図１の半導体集積回路の動作を示すタイムチャートである。時刻ｔ１より前の初期状態では、内部電源電圧ＶＤＤ、第２の電源電圧ＶＤＤ２、第１の電源電圧ＶＤＤ１、出力イネーブル信号ＯＥ、入力信号ＩＮ、第１のスイッチ制御信号ＳＷ１、第２のスイッチ制御信号ＳＷ２、電源電圧出力ＶＯＵＴのいずれもが０Ｖである。
　時刻ｔ１にて、内部電源電圧ＶＤＤが立ち上がる。これにより、第１及び第２のスイッチ制御回路２，３に入力信号ＩＮを供給する準備が整う。
　時刻ｔ２にて、第２の電源電圧ＶＤＤ２が立ち上がる。その結果、ＶＯＨ＝１．８Ｖ、ＶＯＬ＝０Ｖとなる。ＯＥ＝Ｌ（＝０Ｖ）のため、第１及び第２のスイッチ制御信号ＳＷ１，ＳＷ２は、ともに０Ｖを維持する。この時点でＰＭＯＳトランジスタＰ１がオン状態、ＮＭＯＳトランジスタＮ１がオフ状態のため、ＶＯＵＴ＝０Ｖのままである。ＰＭＯＳトランジスタＰ１のソース、ドレイン、ゲート及びバックゲートの各電圧は、０Ｖ、０Ｖ、０Ｖ、１．８Ｖである。また、ＮＭＯＳトランジスタＮ１のソース、ドレイン、ゲート及びバックゲートの各電圧は、１．８Ｖ、０Ｖ、０Ｖ、０Ｖである。したがって、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のいずれでも、１．８Ｖ耐圧条件が満たされている。しかも、このような片側電源供給時にＮＭＯＳトランジスタＮ１が確実にオフ状態を維持するので、特別な貫通電流防止制御回路を設けなくとも、第２の電源供給端子１２から第１の電源供給端子１１へ向けて貫通電流が流れることはない。
　時刻ｔ３にて、第１の電源電圧ＶＤＤ１が立ち上がる。その結果、ＶＯＨ＝３．３Ｖ，ＶＯＬ＝１．８Ｖとなる。ＯＥ＝Ｌ（＝０Ｖ）のままであるが、後段レベルシフタＬＶ２１，ＬＶ２２にて選択高電圧ＶＯＨ及び選択低電圧ＶＯＬが変化するため、第１及び第２のスイッチ制御信号ＳＷ１，ＳＷ２は、ともに１．８Ｖとなる。この時点でＰＭＯＳトランジスタＰ１がオン状態、ＮＭＯＳトランジスタＮ１がオフ状態のため、ＶＯＵＴ＝３．３Ｖとなる。ＰＭＯＳトランジスタＰ１のソース、ドレイン、ゲート及びバックゲートの各電圧は、３．３Ｖ、３．３Ｖ、１．８Ｖ、３．３Ｖである。また、ＮＭＯＳトランジスタＮ１のソース、ドレイン、ゲート及びバックゲートの各電圧は、１．８Ｖ、３．３Ｖ、１．８Ｖ、１．８Ｖである。したがって、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のいずれでも、１．８Ｖ耐圧条件が満たされている。
　時刻ｔ４にて、出力イネーブル信号ＯＥが立ち上がる。ＩＮ＝０Ｖのままであるため、他の信号は変化しない。
　時刻ｔ５にて、入力信号ＩＮが立ち上がる。その結果、第１及び第２のスイッチ制御信号ＳＷ１，ＳＷ２は、ともに３．３Ｖとなる。この時点でＰＭＯＳトランジスタＰ１がオフ状態、ＮＭＯＳトランジスタＮ１がオン状態へと変化するため、ＶＯＵＴ＝１．８Ｖとなる。ＰＭＯＳトランジスタＰ１のソース、ドレイン、ゲート及びバックゲートの各電圧は、３．３Ｖ、１．８Ｖ、３．３Ｖ、３．３Ｖである。また、ＮＭＯＳトランジスタＮ１のソース、ドレイン、ゲート及びバックゲートの各電圧は、１．８Ｖ、１．８Ｖ、３．３Ｖ、１．８Ｖである。したがって、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のいずれでも、１．８Ｖ耐圧条件が満たされている。
　時刻ｔ６にて入力信号ＩＮが立ち下がり、時刻ｔ７にて出力イネーブル信号ＯＥが立ち下がり、時刻ｔ８にて第１の電源電圧ＶＤＤ１が立ち下がり、時刻ｔ９にて第２の電源電圧ＶＤＤ２が立ち下がり、時刻ｔ１０にて内部電源電圧ＶＤＤが立ち下がることで、初期状態に戻る。
　図７は、図５の変形例を示す回路図である。図５の構成は、前段レベルシフタＬＶ１１，ＬＶ１２の出力信号ＯＵＴ１を入力信号ＩＮ１として受け、かつ選択高電圧ＶＯＨと、選択低電圧ＶＯＬとを受けて、前述の第１及び第２のスイッチ制御信号ＳＷ１，ＳＷ２として出力信号ＯＵＴを生成するレベルシフタであって、第１、第２、第３、第４、第５及び第６のＰＭＯＳトランジスタＰ７１，Ｐ７２，Ｐ７３，Ｐ７４，Ｐ７５，Ｐ７６と、第１、第２、第３及び第４のＮＭＯＳトランジスタＮ７１，Ｎ７２，Ｎ７３，Ｎ７４と、インバータＩＮＶ７１とを有する。このうち、第５のＰＭＯＳトランジスタＰ７５、第６のＰＭＯＳトランジスタＰ７６及びインバータＩＮＶ７１は１．８Ｖ耐圧ＭＯＳトランジスタで構成されるが、第１～第４のＰＭＯＳトランジスタＰ７１～Ｐ７４及び第１～第４のＮＭＯＳトランジスタＮ７１～Ｎ７４はいずれもＬＤ（laterally diffused）ＭＯＳトランジスタで構成される。ここで、ＬＤＭＯＳトランジスタとは、ソース・ドレイン間、ゲート・ドレイン間及びバックゲート・ドレイン間には３．３Ｖの電圧を印加できるが、その他の端子間電圧は１．８Ｖ耐圧条件を満たすべきＭＯＳトランジスタを意味する。
　インバータＩＮＶ７１は入力信号ＩＮ１の論理レベルを反転する。第１のＰＭＯＳトランジスタＰ７１は、ソースが選択高電圧ＶＯＨ、自身のバックゲート及び第３のＰＭＯＳトランジスタＰ７３のバックゲートに、ドレインが第３のＰＭＯＳトランジスタＰ７３のドレイン、第５のＰＭＯＳトランジスタＰ７５のゲート及び第１のＮＭＯＳトランジスタＮ７１のドレインに、ゲートが出力信号ＯＵＴ、第４のＰＭＯＳトランジスタＰ７４のソース、第６のＰＭＯＳトランジスタＰ７６のソース及びバックゲート、並びに第４のＮＭＯＳトランジスタＮ７４のドレインにそれぞれ接続されている。第２のＰＭＯＳトランジスタＰ７２は、ソースが選択高電圧ＶＯＨ、自身のバックゲート、第４のＰＭＯＳトランジスタＰ７４のバックゲートに、ドレインが第４のＰＭＯＳトランジスタＰ７４のドレイン、第６のＰＭＯＳトランジスタＰ７６のゲート及び第２のＮＭＯＳトランジスタＮ７２のドレインに、ゲートが第２のＰＭＯＳトランジスタＰ７２のソース、第５のＰＭＯＳトランジスタＰ７５のソース及びバックゲート、並びに第３のＮＭＯＳトランジスタＮ７３のドレインにそれぞれ接続されている。第３のＰＭＯＳトランジスタＰ７３及び第４のＰＭＯＳトランジスタＰ７４の各々のゲートは、選択低電圧ＶＯＬに接続されている。第５のＰＭＯＳトランジスタＰ７５及び第６のＰＭＯＳトランジスタＰ７６の各々のドレインも、選択低電圧ＶＯＬに接続されている。第１のＮＭＯＳトランジスタＮ７１は、ソースが接地電位に、ゲートが入力信号ＩＮ１及び第３のＮＭＯＳトランジスタＮ７３のゲートにそれぞれ接続されている。第２のＮＭＯＳトランジスタＮ７２は、ソースが接地電位に、ゲートがインバータＩＮＶ７１の出力信号及び第４のＮＭＯＳトランジスタＮ７４のゲートにそれぞれ接続されている。第３のＮＭＯＳトランジスタＮ７３及び第４のＮＭＯＳトランジスタＮ７４の各々のソースは、選択低電圧ＶＯＬに接続されている。
　図７にて、ＶＯＨ＝１．８Ｖ、ＶＯＬ＝０Ｖである場合には、入力信号ＩＮ１がＨ（＝１．８Ｖ）レベルであれば、第２のＰＭＯＳトランジスタＰ７２、第４のＰＭＯＳトランジスタＰ７４、第５のＰＭＯＳトランジスタＰ７５、第１のＮＭＯＳトランジスタＮ７１及び第３のＮＭＯＳトランジスタＮ７３がそれぞれオン状態に、第１のＰＭＯＳトランジスタＰ７１、第３のＰＭＯＳトランジスタＰ７３、第６のＰＭＯＳトランジスタＰ７６、第２のＮＭＯＳトランジスタＮ７２及び第４のＮＭＯＳトランジスタＮ７４がそれぞれオフ状態となる。その結果、出力信号ＯＵＴがＨ（＝１．８Ｖ）レベルになる。
　また、図７にて、ＶＯＨ＝１．８Ｖ、ＶＯＬ＝０Ｖである場合には、入力信号ＩＮ１がＬ（＝０Ｖ）レベルであれば、第１のＰＭＯＳトランジスタＰ７１、第３のＰＭＯＳトランジスタＰ７３、第６のＰＭＯＳトランジスタＰ７６、第２のＮＭＯＳトランジスタＮ７２及び第４のＮＭＯＳトランジスタＮ７４がそれぞれオン状態に、第２のＰＭＯＳトランジスタＰ７２、第４のＰＭＯＳトランジスタＰ７４、第５のＰＭＯＳトランジスタＰ７５、第１のＮＭＯＳトランジスタＮ７１及び第３のＮＭＯＳトランジスタＮ７３がそれぞれオフ状態となる。その結果、出力信号ＯＵＴがＬ（＝０Ｖ）レベルになる。
　また、図７にて、ＶＯＨ＝３．３Ｖ、ＶＯＬ＝１．８Ｖである場合には、入力信号ＩＮ１がＨ（＝１．８Ｖ）レベルであれば、出力信号ＯＵＴがＨ（＝３．３Ｖ）レベルになる。この際、第２のＰＭＯＳトランジスタＰ７２、第４のＰＭＯＳトランジスタＰ７４、第５のＰＭＯＳトランジスタＰ７５、第１のＮＭＯＳトランジスタＮ７１及び第３のＮＭＯＳトランジスタＮ７３がそれぞれオン状態に、第１のＰＭＯＳトランジスタＰ７１、第３のＰＭＯＳトランジスタＰ７３、第６のＰＭＯＳトランジスタＰ７６、第２のＮＭＯＳトランジスタＮ７２及び第４のＮＭＯＳトランジスタＮ７４がそれぞれオフ状態となる。このうち、第１のＰＭＯＳトランジスタＰ７１のゲート・ドレイン間、第３のＰＭＯＳトランジスタＰ７３のバックゲート・ドレイン間、第２のＮＭＯＳトランジスタＮ７２のゲート・ドレイン間、及び、第４のＮＭＯＳトランジスタＮ７４のゲート・ドレイン間の電圧が３．３Ｖになるが、これらにＬＤＭＯＳトランジスタを採用しているので、耐圧の問題は生じない。
　最後に、図７にて、ＶＯＨ＝３．３Ｖ、ＶＯＬ＝１．８Ｖである場合には、入力信号ＩＮ１がＬ（＝０Ｖ）レベルであれば出力信号ＯＵＴがＬ（＝１．８Ｖ）レベルになる。この際、第１のＰＭＯＳトランジスタＰ７１、第３のＰＭＯＳトランジスタＰ７３、第６のＰＭＯＳトランジスタＰ７６、第２のＮＭＯＳトランジスタＮ７２及び第４のＮＭＯＳトランジスタＮ７４がそれぞれオン状態に、第２のＰＭＯＳトランジスタＰ７２、第４のＰＭＯＳトランジスタＰ７４、第５のＰＭＯＳトランジスタＰ７５、第１のＮＭＯＳトランジスタＮ７１及び第３のＮＭＯＳトランジスタＮ７３がそれぞれオフ状態となる。このうち、第２のＰＭＯＳトランジスタＰ７２のゲート・ドレイン間、第４のＰＭＯＳトランジスタＰ７４のバックゲート・ドレイン間、第１のＮＭＯＳトランジスタＮ７１のゲート・ドレイン間、及び、第３のＮＭＯＳトランジスタＮ７３のゲート・ドレイン間の電圧が３．３Ｖになるが、これらにＬＤＭＯＳトランジスタを採用しているので、耐圧の問題は生じない。
　図７の構成によれば、第１～第４のＰＭＯＳトランジスタＰ７１～Ｐ７４及び第１～第４のＮＭＯＳトランジスタＮ７１～Ｎ７４にいずれも３．３Ｖ耐圧ＭＯＳトランジスタを採用する場合に比べて、これらにＬＤＭＯＳトランジスタを採用することによって回路規模の小さいレベルシフタを実現できる。
　なお、図７中の第１のＰＭＯＳトランジスタＰ７１、第２のＰＭＯＳトランジスタＰ７２及び第１～第４のＮＭＯＳトランジスタＮ７１～Ｎ７４の各々を、２個の１．８Ｖ耐圧ＭＯＳトランジスタのカスコード接続に置き換え、かつ第３及び第４のＰＭＯＳトランジスタＰ７３，７４をそれぞれ１個の１．８Ｖ耐圧ＭＯＳトランジスタに置き換えたものが、図５の構成に概略相当する。
　図８は、図４の変形例を示す回路図である。図８の構成は、第１、第２、第３及び第４のＰＭＯＳトランジスタＰ８１，Ｐ８２，Ｐ８３，Ｐ８４と、第１、第２及び第３のＮＭＯＳトランジスタＮ８１，Ｎ８２，Ｎ８３と、第１及び第２のインバータＩＮＶ８１，ＩＮＶ８２とを有する図４と同様の構成の出力段に、第３のインバータＩＮＶ８３を付加したものであって、１．８Ｖ耐圧ＭＯＳトランジスタのみで構成される。第３のインバータＩＮＶ８３は、第２の電源電圧ＶＤＤ２及び接地電位に接続され、その出力は、後段レベルシフタＬＶ２１，ＬＶ２２への出力信号ＸＯＵＴである。
　図８の構成によれば、出力イネーブル信号ＯＥがＬ（＝０Ｖ）レベルであれば、入力信号ＩＮの論理レベルにかかわらず、出力信号ＸＯＵＴがＨ（＝１．８Ｖ）レベルに固定される。また、出力イネーブル信号ＯＥがＨ（＝１．８Ｖ）レベルである場合には、入力信号ＩＮがＨ（＝０．９Ｖ）レベルならば出力信号ＸＯＵＴがＬ（＝０Ｖ）レベルに、入力信号ＩＮがＬ（＝０Ｖ）レベルならば出力信号ＸＯＵＴがＨ（＝１．８Ｖ）レベルになる。
　以上のように、図８の構成によれば、出力イネーブル信号ＯＥによる制御を受けつつ、０．９Ｖ振幅の入力信号ＩＮを受けて、入力信号ＩＮと逆の論理レベルを有する１．８Ｖ振幅の出力信号ＸＯＵＴを得ることができる。
　図１中の第１のスイッチ制御回路２における前段レベルシフタＬＶ１１と、第２のスイッチ制御回路３における前段レベルシフタＬＶ１２との双方を図４の構成から図８の構成に変更すれば、出力イネーブル信号ＯＥがＬレベルである場合の電源電圧出力ＶＯＵＴを第１の電源電圧ＶＤＤ１（＝３．３Ｖ）から第２の電源電圧ＶＤＤ２（＝１．８Ｖ）に変更することができる。
　また、図１中の第２のスイッチ制御回路３における前段レベルシフタＬＶ１２を図４の構成のままとし、かつ第１のスイッチ制御回路２における前段レベルシフタＬＶ１１を図４の構成から図８の構成に変更すれば、出力イネーブル信号ＯＥがＬレベルである場合に、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１の双方がオフ状態となるため、電源電圧出力ＶＯＵＴをハイインピーダンス出力とすることができる。
　以上のように、第１の実施形態によれば、低耐圧ＭＯＳトランジスタのみを用いて、すなわち１．８Ｖ耐圧ＭＯＳトランジスタ又はＬＤＭＯＳトランジスタのみを用いて、不要電流を発生させない電源スイッチ回路を実現するとともに、特別な貫通電流防止制御回路を不要とすることができる。
　《第２の実施形態》
　図９は、第２の実施形態に係る半導体集積回路を示す回路図である。図９の半導体集積回路は、電源スイッチ回路１ａと、第１のスイッチ制御回路２と、第２のスイッチ制御回路３ａとを備えている。
　図９の電源スイッチ回路１ａは、図１の電源スイッチ回路１におけるＮＭＯＳトランジスタＮ１をＰＭＯＳトランジスタＰ２に置き換えることにより、ＥＳＤ（electrostatic discharge）リスクを低減したものである。以下の説明では、第１の電源供給端子１１と電源出力端子１３との間に介在したＰＭＯＳトランジスタＰ１を「第１のＰＭＯＳトランジスタ」といい、第２の電源供給端子１２と電源出力端子１３との間に介在したＰＭＯＳトランジスタＰ２を「第２のＰＭＯＳトランジスタ」という。第１及び第２のＰＭＯＳトランジスタＰ１，Ｐ２の各々のバックゲートは、選択高電圧ＶＯＨに接続されている。
　図９における第１のスイッチ制御回路２は、図１の場合と同様の構成を持つ第１のレベルシフタＬ１を有する。第１のレベルシフタＬ１は、第１のＰＭＯＳトランジスタＰ１のゲートへ第１のスイッチ制御信号ＳＷ１を供給するものである。
　図９における第２のスイッチ制御回路３ａは、図１の場合と同様の構成を持つ第２のレベルシフタＬ２に加えて、第３のレベルシフタＬ３と、第３及び第４のＰＭＯＳトランジスタＰ９１，Ｐ９２と、第１及び第２のＮＭＯＳトランジスタＮ９１，Ｎ９２とを有する。第３のレベルシフタＬ３は、０Ｖ／１．８Ｖの出力イネーブル信号ＯＥと、０Ｖ／０．９Ｖの入力信号ＩＮとを受けて、０Ｖ／１．８Ｖの信号を生成するように、前述の前段レベルシフタＬＶ１１，ＬＶ１２と同様の構成を持つレベルシフタＬＶ１３で構成される。第３のＰＭＯＳトランジスタＰ９１は、ソースが選択高電圧ＶＯＨに、ドレインが第４のＰＭＯＳトランジスタＰ９２のソースに、ゲートが第２のレベルシフタＬ２の出力信号にそれぞれ接続されている。第４のＰＭＯＳトランジスタＰ９２は、ドレインが第２のスイッチ制御信号ＳＷ２及び第２のＮＭＯＳトランジスタＮ９２のドレインに、ゲートが第２の電源電圧ＶＤＤ２にそれぞれ接続されている。第１のＮＭＯＳトランジスタＮ９１は、ソースが接地電位ＶＳＳに、ドレインが第２のＮＭＯＳトランジスタＮ９２のソースに、ゲートが第３のレベルシフタＬ３の出力信号にそれぞれ接続されている。第２のＮＭＯＳトランジスタＮ９２のゲートは、第２の電源電圧ＶＤＤ２に接続されている。第３及び第４のＰＭＯＳトランジスタＰ９１，Ｐ９２と、第１及び第２のＮＭＯＳトランジスタＮ９１，Ｎ９２とは、第２のレベルシフタＬ２の出力信号の論理レベルを反転するためのインバータを構成する。つまり、図９における第２のレベルシフタＬ２は、当該インバータを介して、第２のＰＭＯＳトランジスタＰ２のゲートへ第２のスイッチ制御信号ＳＷ２を供給する。
　図１０は、図９の半導体集積回路の動作を示すタイムチャートである。図６の波形と比べて、図１０では第２のスイッチ制御信号ＳＷ２の波形のみが異なっている。
　図１０の時刻ｔ２から時刻ｔ３まで、また時刻ｔ８から時刻ｔ９までは、ＶＤＤ１＝０Ｖ、ＶＤＤ２＝１．８Ｖであるから、ＶＯＨ＝１．８Ｖ、ＶＯＬ＝０Ｖとなる。この場合、第１のスイッチ制御信号ＳＷ１はＬ（＝０Ｖ）レベルであり、第２のスイッチ制御信号ＳＷ２はＨ（＝１．８Ｖ）レベルであって、ＶＯＵＴ＝０Ｖとなる。この際、第１のＰＭＯＳトランジスタＰ１のソース、ドレイン、ゲート及びバックゲートの各電圧は、０Ｖ、０Ｖ、０Ｖ、１．８Ｖである。また、第２のＰＭＯＳトランジスタＰ２のソース、ドレイン、ゲート及びバックゲートの各電圧は、１．８Ｖ、０Ｖ、１．８Ｖ、１．８Ｖである。したがって、第１及び第２のＰＭＯＳトランジスタＰ１，Ｐ２のいずれでも、１．８Ｖ耐圧条件が満たされている。しかも、このような片側電源供給時に第２のＰＭＯＳトランジスタＰ２が確実にオフ状態を維持するので、特別な貫通電流防止制御回路を設けなくとも、第２の電源供給端子１２から第１の電源供給端子１１へ向けて貫通電流が流れることはない。
　また、図１０の時刻ｔ３から時刻ｔ８までは、ＶＤＤ１＝３．３Ｖ、ＶＤＤ２＝１．８Ｖであるから、ＶＯＨ＝３．３Ｖ，ＶＯＬ＝１．８Ｖとなる。この場合、第１のスイッチ制御信号ＳＷ１がＬ（＝１．８Ｖ）レベルであれば第２のスイッチ制御信号ＳＷ２はＨ（＝３．３Ｖ）レベルであり、ＶＯＵＴ＝３．３Ｖとなる。このとき、第２のＰＭＯＳトランジスタＰ２のソース、ドレイン、ゲート及びバックゲートの各電圧は、１．８Ｖ、３．３Ｖ、３．３Ｖ、３．３Ｖであって、１．８Ｖ耐圧条件が満たされている。一方、第１のスイッチ制御信号ＳＷ１がＨ（＝３．３Ｖ）レベルであれば第２のスイッチ制御信号ＳＷ２はＬ（＝０Ｖ）レベルであり、ＶＯＵＴ＝１．８Ｖとなる。このとき、第２のＰＭＯＳトランジスタＰ２はオン状態であり、当該第２のＰＭＯＳトランジスタＰ２のソース、ドレイン、ゲート及びバックゲートの各電圧は、１．８Ｖ、１．８Ｖ、０Ｖ、３．３Ｖであって、この場合にも１．８Ｖ耐圧条件が満たされている。
　なお、図９中の第３のＰＭＯＳトランジスタＰ９１及び第１のＮＭＯＳトランジスタＮ９１の各々にＬＤＭＯＳトランジスタを採用すれば、第４のＰＭＯＳトランジスタＰ９２及び第２のＮＭＯＳトランジスタＮ９２の配設を省略することができる。ＶＤＤ１＝３．３Ｖ、ＶＤＤ２＝１．８Ｖであり、したがってＶＯＨ＝３．３Ｖ、ＶＯＬ＝１．８Ｖである場合には、第１のＮＭＯＳトランジスタＮ９１がオフ状態であってＳＷ２＝３．３Ｖとなるとき、当該第１のＮＭＯＳトランジスタＮ９１のゲート・ドレイン間の電圧が３．３Ｖになるが、ＬＤＭＯＳトランジスタのため耐圧の問題は生じない。また、ＶＯＨ＝３．３Ｖ、ＶＯＬ＝１．８Ｖである場合には、第３のＰＭＯＳトランジスタＰ９１がオフ状態であってＳＷ２＝０Ｖとなるとき、当該第３のＰＭＯＳトランジスタＰ９１のソース・ドレイン間及びゲート・ドレイン間の電圧が３．３Ｖになるが、ＬＤＭＯＳトランジスタのため耐圧の問題は生じない。
　以上のように、第２の実施形態によっても、低耐圧ＭＯＳトランジスタのみを用いて、すなわち１．８Ｖ耐圧ＭＯＳトランジスタ又はＬＤＭＯＳトランジスタのみを用いて、不要電流を発生させない電源スイッチ回路を実現するとともに、特別な貫通電流防止制御回路を不要とすることができる。
　以上説明してきたように、本開示に係る半導体集積回路は、低耐圧ＭＯＳトランジスタのみを用いて不要電流を発生させない電源スイッチ回路を実現するとともに、特別な貫通電流防止制御回路を不要とすることができる効果を有し、供給する電源電圧を切り替える機能を持つ電源スイッチ回路を備えた半導体集積回路等として有用である。
１，１ａ　電源スイッチ回路
２，３，３ａ　スイッチ制御回路
４，５　電圧セレクタ
１１，１２　電源供給端子
１３　電源出力端子
ＩＮ　入力信号
Ｌ１，Ｌ２，Ｌ３，ＬＶ１３　レベルシフタ
ＬＶ１１，ＬＶ１２　前段レベルシフタ
ＬＶ２１，ＬＶ２２　後段レベルシフタ
Ｎ１，Ｎ９１，Ｎ９２　ＮＭＯＳトランジスタ
ＯＥ　出力イネーブル信号
Ｐ１，Ｐ２，Ｐ９１，Ｐ９２　ＰＭＯＳトランジスタ
ＳＷ１，ＳＷ２　スイッチ制御信号
ＶＤＤ　内部電源電圧（０Ｖ／０．９Ｖ）
ＶＤＤ１　第１の電源電圧（０Ｖ／３．３Ｖ）
ＶＤＤ２　第２の電源電圧（０Ｖ／１．８Ｖ）
ＶＯＨ　選択高電圧
ＶＯＬ　選択低電圧
ＶＯＵＴ　電源電圧出力
ＶＳＳ　接地電位（０Ｖ）

Claims (6)

  1. 　接地電位が印加される接地端子と、
    　オフ状態では前記接地電位と等しい接地電圧レベルの電圧を、オン状態では前記接地電位よりも高い第１の電源電圧レベルの電圧をそれぞれ示す第１の電源電圧が印加される第１の電源端子と、
    　オフ状態では前記接地電圧レベルの電圧を、オン状態では前記接地電圧レベルよりも高くかつ前記第１の電源電圧レベルよりも低い第２の電源電圧レベルの電圧をそれぞれ示す第２の電源電圧が印加される第２の電源端子と、
    　前記第１の電源端子に印加されている前記第１の電源電圧、又は、前記第２の電源端子に印加されている前記第２の電源電圧が出力される第３の電源端子と、
    　前記第１の電源端子と前記第３の電源端子とを接続するＰＭＯＳトランジスタと、
    　前記第２の電源端子と前記第３の電源端子とを接続するＮＭＯＳトランジスタと、
    　前記ＰＭＯＳトランジスタのゲートに接続する第１のスイッチ制御回路と、
    　前記ＮＭＯＳトランジスタのゲートに接続する第２のスイッチ制御回路とを備え、
    　前記第１のスイッチ制御回路は、前記第１の電源電圧がオフ状態でありかつ前記第２の電源電圧がオン状態であるときには前記接地電圧レベルから前記第２の電源電圧レベルまでの信号を、前記第１及び第２の電源電圧がともにオン状態であるときには前記第２の電源電圧レベルから前記第１の電源電圧レベルまでの信号をそれぞれ出力することで、前記ＰＭＯＳトランジスタをオン状態又はオフ状態に制御し、
    　前記第２のスイッチ制御回路は、前記第１の電源電圧がオフ状態でありかつ前記第２の電源電圧がオン状態であるときには前記接地電圧レベルから前記第２の電源電圧レベルまでの信号を、前記第１及び第２の電源電圧がともにオン状態であるときには前記第２の電源電圧レベルから前記第１の電源電圧レベルまでの信号をそれぞれ出力することで、前記ＮＭＯＳトランジスタをオン状態又はオフ状態に制御することを特徴とする半導体集積回路。
  2. 　請求項１記載の半導体集積回路において、
    　前記第１の電源電圧及び前記第２の電源電圧を電源とし、そのうちの電圧レベルの高い方の電圧を選択高電圧レベルの電圧として出力する第１の電圧セレクタと、
    　前記第１の電源電圧及び前記第２の電源電圧を電源とし、そのうちの電圧レベルの低い方の電圧を選択低電圧レベルの電圧として出力する第２の電圧セレクタとを更に備え、
    　前記ＰＭＯＳトランジスタのバックゲートには前記選択高電圧レベルの電圧が、前記ＮＭＯＳトランジスタのバックゲートには前記選択低電圧レベルの電圧がそれぞれ印加されていることを特徴とする半導体集積回路。
  3. 　請求項２記載の半導体集積回路において、
    　前記第１及び第２のスイッチ制御回路の各々は、
    　前記接地電圧レベルから内部電源電圧レベルまでの入力信号を、前記接地電圧レベルから前記第２の電源電圧レベルまでの信号に変換して出力する前段レベルシフタと、
    　前記前段レベルシフタの出力信号を、前記選択低電圧レベルから前記選択高電圧レベルまでの信号に変換する後段レベルシフタとを有することを特徴とする半導体集積回路。
  4. 　接地電位が印加される接地端子と、
    　オフ状態では前記接地電位と等しい接地電圧レベルの電圧を、オン状態では前記接地電位よりも高い第１の電源電圧レベルの電圧をそれぞれ示す第１の電源電圧が印加される第１の電源端子と、
    　オフ状態では前記接地電圧レベルの電圧を、オン状態では前記接地電圧レベルよりも高くかつ前記第１の電源電圧レベルよりも低い第２の電源電圧レベルの電圧をそれぞれ示す第２の電源電圧が印加される第２の電源端子と、
    　前記第１の電源端子に印加されている前記第１の電源電圧、又は、前記第２の電源端子に印加されている前記第２の電源電圧が出力される第３の電源端子と、
    　前記第１の電源端子と前記第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、
    　前記第２の電源端子と前記第３の電源端子とを接続する第２のＰＭＯＳトランジスタと、
    　前記第１のＰＭＯＳトランジスタのゲートに接続する第１のスイッチ制御回路と、
    　前記第２のＰＭＯＳトランジスタのゲートに接続する第２のスイッチ制御回路とを備え、
    　前記第１のスイッチ制御回路は、前記第１の電源電圧がオフ状態でありかつ前記第２の電源電圧がオン状態であるときには前記接地電圧レベルから前記第２の電源電圧レベルまでの信号を、前記第１及び第２の電源電圧がともにオン状態であるときには前記第２の電源電圧レベルから前記第１の電源電圧レベルまでの信号をそれぞれ出力することで、前記第１のＰＭＯＳトランジスタをオン状態又はオフ状態に制御し、
    　前記第２のスイッチ制御回路は、前記第１の電源電圧がオフ状態でありかつ前記第２の電源電圧がオン状態であるときには前記接地電圧レベルから前記第２の電源電圧レベルまでの信号を、前記第１及び第２の電源電圧がともにオン状態であるときには前記接地電圧レベルから前記第１の電源電圧レベルまでの信号をそれぞれ出力することで、前記第２のＰＭＯＳトランジスタをオン状態又はオフ状態に制御することを特徴とする半導体集積回路。
  5. 　請求項４記載の半導体集積回路において、
    　前記第１の電源電圧及び前記第２の電源電圧を電源とし、そのうちの電圧レベルの高い方の電圧を選択高電圧レベルの電圧として出力する第１の電圧セレクタと、
    　前記第１の電源電圧及び前記第２の電源電圧を電源とし、そのうちの電圧レベルの低い方の電圧を選択低電圧レベルの電圧として出力する第２の電圧セレクタとを更に備え、
    　前記第１及び第２のＰＭＯＳトランジスタのバックゲートには、いずれも前記選択高電圧レベルの電圧が印加されていることを特徴とする半導体集積回路。
  6. 　請求項５記載の半導体集積回路において、
    　前記第１のスイッチ制御回路は第１のレベルシフタを、前記第２のスイッチ制御回路は第２のレベルシフタ、第３のレベルシフタ及びインバータをそれぞれ備え、
    　前記第１及び第２のレベルシフタの各々は、
    　前記接地電圧レベルから内部電源電圧レベルまでの入力信号を、前記接地電圧レベルから前記第２の電源電圧レベルまでの信号に変換して出力する前段レベルシフタと、
    　前記前段レベルシフタの出力信号を、前記選択低電圧レベルから前記選択高電圧レベルまでの信号に変換する後段レベルシフタとを有し、
    　前記第３のレベルシフタは、前記接地電圧レベルから前記内部電源電圧レベルまでの入力信号を、前記接地電圧レベルから前記第２の電源電圧レベルまでの信号に変換して出力する機能を有し、
    　前記インバータは、前記選択高電圧レベルの電圧と前記接地電位との間に互いに直列に接続された第３のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを有し、
    　前記第２のレベルシフタの出力信号が前記第３のＰＭＯＳトランジスタのゲートに、前記第３のレベルシフタの出力信号が前記第１のＮＭＯＳトランジスタのゲートにそれぞれ接続されたことを特徴とする半導体集積回路。
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