WO2017179314A1 - 半導体記憶素子、および電子機器 - Google Patents

半導体記憶素子、および電子機器 Download PDF

Info

Publication number
WO2017179314A1
WO2017179314A1 PCT/JP2017/007108 JP2017007108W WO2017179314A1 WO 2017179314 A1 WO2017179314 A1 WO 2017179314A1 JP 2017007108 W JP2017007108 W JP 2017007108W WO 2017179314 A1 WO2017179314 A1 WO 2017179314A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
semiconductor memory
memory element
drain
source
Prior art date
Application number
PCT/JP2017/007108
Other languages
English (en)
French (fr)
Inventor
塚本　雅則
Original Assignee
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニー株式会社 filed Critical ソニー株式会社
Priority to US16/091,680 priority Critical patent/US10665283B2/en
Priority to JP2018511915A priority patent/JPWO2017179314A1/ja
Publication of WO2017179314A1 publication Critical patent/WO2017179314A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

Definitions

  • the present disclosure relates to a semiconductor memory element and an electronic device.
  • LSI Large Scale Integration
  • SoC System on a Chip
  • a static RAM Random Access Memory
  • a Dynamic RAM DRAM
  • MRAM Magnetic RAM
  • a Ferroelectric is used to reduce cost and power consumption.
  • a semiconductor memory element such as a RAM (FeRAM) has been studied.
  • FeRAM is a semiconductor memory element that stores information in the direction of remanent polarization of a ferroelectric that can control the direction of polarization by an external electric field.
  • a structure of FeRAM for example, a 1Transistor-1Capacitor (1T1C) type structure using a capacitor including a ferroelectric material as a memory element, and a 1Transistor using a field effect transistor using a ferroelectric material as a gate insulating film as a memory element.
  • T1C 1Transistor-1Capacitor
  • a word line and a bit line are shared by a plurality of storage elements. Therefore, when information is written, not only the selected storage element but also the word line and the bit line are not selected. A voltage is also applied to the storage element. For this reason, there is a possibility that the information stored in the non-selected storage element is rewritten by writing the information in the selected storage element.
  • Patent Document 1 when information is written to a selected storage element, a voltage applied to a word line and a bit line of a selected storage element, and a word line and a bit line of a non-selected storage element are applied. It is disclosed that each of the applied voltages is controlled.
  • Patent Document 1 when writing information, a voltage of Vcc is applied to a word line and a bit line of a selected storage element, and 2 / Application of a voltage of 3 Vcc or 1/3 Vcc is disclosed. According to the technique disclosed in Patent Document 1, a voltage that is equal to or higher than a threshold capable of reversing the polarization direction is applied to only the gate insulating film of a selected memory element, while being applied to the gate insulating film of a non-selected memory element. Can be suppressed below the threshold.
  • the present disclosure proposes a new and improved semiconductor memory element capable of improving the reliability of stored information, and an electronic device including the semiconductor memory element.
  • a first transistor having a gate insulating film at least partly made of a ferroelectric material, a second transistor connected to one of the source and the drain of the first transistor, the source and the drain
  • a third transistor connected to the drain of the first transistor is arranged in a matrix, and each of the second and third transistors is connected to a word line at the gate, and the source or drain
  • a semiconductor memory element connected to the bit line on the other side is provided.
  • the first transistor and the fourth transistor each having a gate insulating film made of a ferroelectric material at least in part, and one of the source and the drain is connected to the gate of the first transistor, A second transistor connected to the drain of the fourth transistor on the other side of the drain, a first transistor connected to the gate of the fourth transistor on the other side of the source or drain, and a second transistor connected to the drain of the first transistor on the other side of the source or drain.
  • the first transistor having a gate insulating film made of a ferroelectric material at least partially, the second transistor connected to the gate of the first transistor, either the source or the drain, And a third transistor connected to the drain of the first transistor on one of the drains, including a semiconductor memory element arranged in a matrix, wherein each of the second and third transistors of the semiconductor memory element includes a gate
  • An electronic device is provided which is connected to a word line and connected to a bit line at the other of the source and the drain.
  • an external electric field is selectively applied to a field effect transistor that stores information by connecting a field effect transistor that functions as a switching element to each of the gate and drain of the field effect transistor that stores information. can do. Accordingly, it is possible to prevent the stored information from being rewritten by applying a voltage to the non-selected semiconductor memory element when writing information to the selected semiconductor memory element.
  • FIG. 3 is a circuit diagram illustrating an equivalent circuit of the semiconductor memory element according to the first embodiment of the present disclosure.
  • FIG. FIG. 3 is an explanatory diagram schematically showing a planar structure of the semiconductor memory element according to the same embodiment.
  • 2A and 2B are explanatory views showing a planar structure and a cross-sectional structure of the semiconductor memory element according to the same embodiment.
  • 4 is a cross-sectional view illustrating a process of the semiconductor memory element according to the same embodiment.
  • FIG. 4 is a cross-sectional view illustrating a process of the semiconductor memory element according to the same embodiment.
  • FIG. 4 is a cross-sectional view illustrating a process of the semiconductor memory element according to the same embodiment.
  • FIG. 4 is a cross-sectional view illustrating a process of the semiconductor memory element according to the same embodiment.
  • FIG. 4 is a cross-sectional view illustrating a process of the semiconductor memory element according to the same embodiment.
  • FIG. 4 is a cross-sectional view illustrating a process of the semiconductor memory element according to the same embodiment.
  • FIG. 4 is a cross-sectional view illustrating a process of the semiconductor memory element according to the same embodiment.
  • FIG. 4 is a cross-sectional view illustrating a process of the semiconductor memory element according to the same embodiment.
  • FIG. 4 is a cross-sectional view illustrating a process of the semiconductor memory element according to the same embodiment.
  • FIG. FIG. 6 is a circuit diagram illustrating an equivalent circuit of a semiconductor memory element according to a second embodiment of the present disclosure.
  • FIG. 3 is an explanatory diagram schematically showing a planar structure of the semiconductor memory element according to the same embodiment.
  • FIG. 9 is a circuit diagram illustrating an equivalent circuit of a semiconductor memory element according to a third embodiment of the present disclosure.
  • FIG. 3 is an explanatory diagram schematically showing a planar structure of the semiconductor memory element according to the same embodiment.
  • FIG. 1 is a circuit diagram showing an equivalent circuit of the semiconductor memory element 1 according to the present embodiment.
  • gate represents a gate electrode of a field effect transistor.
  • Drain represents the drain electrode or drain region of the field effect transistor, and “source” represents the source electrode or source region of the field effect transistor.
  • the “first conductivity type” represents either “p-type” or “n-type”, and the “second conductivity type” is different from the “first conductivity type” “p-type” or “ The other of “n-type” is represented.
  • the semiconductor memory element 1 includes a first transistor T1, a second transistor T2 connected to the gate of the first transistor T1, and a third transistor connected to the drain of the first transistor T1. And a transistor T3. Note that the source of the first transistor T1 is connected to the power supply Vs through the transistor VL outside the semiconductor memory element 1.
  • the first transistor T1 is a field effect transistor having a gate insulating film at least partly made of a ferroelectric material, and stores information according to the direction of remanent polarization of the gate insulating film. That is, the semiconductor memory element 1 according to the present embodiment is a 1T type FeRAM (Ferroelectric Random Access Memory) using the first transistor T1 as a memory element.
  • 1T type FeRAM Feroelectric Random Access Memory
  • the second transistor T2 is a field effect transistor that is connected to the gate of the first transistor at one of the source and the drain and connected to the first bit line BL1 at the other of the source and the drain. Further, the gate of the second transistor T2 is connected to the word line WL, and the on / off of the channel is controlled by the voltage applied from the word line WL.
  • the third transistor T3 is a field effect transistor that is connected to the drain of the first transistor, one of the source and the drain, and connected to the second bit line BL2 on the other of the source and the drain.
  • the gate of the third transistor T3 is connected to the word line WL, and the on / off of the channel is controlled by the voltage applied from the word line WL.
  • the semiconductor memory element 1 when writing information, in the semiconductor memory element 1, first, a voltage is applied from the word line WL to turn on the channels of the second and third transistors T2 and T3. Next, an electric field is applied to the gate insulating film of the first transistor T1 by applying a predetermined voltage to the first and second bit lines BL1 and BL2. Thereby, information can be written in the semiconductor memory element 1 by controlling the direction of remanent polarization of the gate insulating film of the first transistor T1 by an external electric field.
  • the semiconductor memory element 1 when reading information, in the semiconductor memory element 1, first, a voltage is applied to the word line WL, the channels of the second and third transistors T2 and T3 are turned on, and a voltage is applied to the first bit line BL1. As a result, the channel of the first transistor T1 is turned on. Next, after the channel of the transistor VL is turned on, a voltage is applied to the second bit line BL2, so that a current flows from the drain to the source of the first transistor T1. In the first transistor T1, the threshold voltage Vt varies depending on the direction of remanent polarization of the gate insulating film, so that information can be read from the semiconductor memory element 1 by measuring the current flowing through the first transistor T1. .
  • an external electric field is not applied to the gate insulating film of the non-selected semiconductor memory element, whether information is written to or read from the selected semiconductor memory element. Therefore, in the semiconductor memory element 1, it is possible to prevent the stored information from being rewritten by applying an external electric field to the non-selected semiconductor memory elements. Further, in the semiconductor memory element 1, since an electric field is applied to the gate insulating film only when information is written and when information is read, it is possible to suppress deterioration of the ferroelectric film constituting the gate insulating film. Can do.
  • FIG. 2 is an explanatory diagram schematically showing a planar structure of the semiconductor memory element 1 according to this embodiment.
  • the semiconductor memory element 1 is composed of a large number of field effect transistors arranged in an array. Specifically, the semiconductor memory element 1 is provided in a region delimited by dotted lines in FIG. 2, and the first to third transistors T1 to T3 are provided in regions delimited by broken lines, respectively.
  • the first transistor T1 is formed by providing the gate electrode 110 on the activation region 13 doped with the second conductivity type. Each of the activation regions 13 sandwiching the gate electrode 110 is doped to the first conductivity type, and forms the drain region and the source region of the first transistor T1.
  • the source region of the first transistor T1 is connected to an external transistor VL (not shown) and a power source Vs (not shown) via a contact plug 120.
  • the drain region of the first transistor T1 is connected to one of the source region and the drain region of the third transistor T3 in the extended activation region 13 provided.
  • the gate electrode of the first transistor T1 extends to the activation region 12 beyond the insulating element isolation region, and is connected to one of the source and drain regions of the second transistor T2 through the shared contact 140.
  • the gate electrode 110 of the first transistor T1 is provided separately for each semiconductor memory element, and is not connected to the gate electrodes of other semiconductor memory elements. According to this, since the first transistor T1 can apply a voltage to the gate electrode 110 for each semiconductor memory element, when the information stored in the gate insulating film is rewritten or read, The influence on the semiconductor memory element can be suppressed.
  • the second transistor T2 is formed by providing the gate electrode 310 on the activation region 12 doped with the second conductivity type. Each of the activation regions 12 sandwiching the gate electrode 310 is doped to the first conductivity type, and forms the drain region and the source region of the second transistor T2.
  • one of the source and drain regions of the second transistor T2 is connected to the gate electrode 110 of the first transistor T1 through the shared contact 140.
  • the other of the source or drain region of the second transistor T2 is connected to the first bit line BL1 via the contact plug 230.
  • the gate electrode 310 of the second transistor T2 extends beyond the insulating element isolation region to the activation region 13, and also serves as the gate electrode of the third transistor T3.
  • the gate electrode 310 extends beyond the element isolation region to another semiconductor memory element and functions as the word line WL.
  • the third transistor T3 is formed by providing the gate electrode 310 on the activation region 13 doped with the second conductivity type. Each of the activation regions 13 sandwiching the gate electrode 310 is doped to the first conductivity type, and forms the drain region and the source region of the third transistor T3.
  • one of the source and drain regions of the third transistor T3 is connected to the source region of the first transistor T3 in the activated region 13 provided by being extended.
  • the other of the source and drain regions of the third transistor T3 is connected to the second bit line BL2 via the contact plug 330.
  • the semiconductor memory element 1 including the first to third transistors T1 to T3 as described above is arranged in a matrix on a semiconductor substrate, for example, so that a storage device 10 that stores various pieces of coherent information. Function as.
  • Table 1 is a table showing an example of a voltage applied to each wiring in the writing or reading operation of the semiconductor memory element 1.
  • the potential of the first bit line BL1 is transmitted to the gate of the first transistor T1 through the second transistor T2 whose channel is turned on.
  • the potential of the second bit line BL2 is transmitted to the drain of the first transistor T1 via the third transistor T3 whose channel is turned on.
  • an external electric field having a high potential on the gate side is applied to the gate insulating film of the first transistor T1, so that the polarization state of the gate insulating film is controlled, and information “1”, for example, is stored in the semiconductor memory element 1.
  • the potential of the first bit line BL1 is transmitted to the gate of the first transistor T1 via the second transistor T2, and the second transistor T1 is connected to the drain of the first transistor T1 via the third transistor T3.
  • the potential of bit line BL2 is transmitted.
  • an external electric field having a high potential on the source and drain sides is applied to the gate insulating film of the first transistor T1, so that the polarization state of the gate insulating film is controlled, and information “0”, for example, is stored in the semiconductor memory element 1. Is written.
  • 1.5 V is applied to the word line WL connected to the selected semiconductor memory element 1, and 1.0 V is applied to the first bit line BL1. Then, 1.0 V is applied to the second bit line BL2. Further, by applying 1.0 V to the gate of the external transistor VL connected to the power supply Vs, the channel of the transistor VL is turned on.
  • the threshold voltage Vt varies depending on the direction of remanent polarization of the gate insulating film. For example, when the information “1” is stored in the above, Vt is low, and “0” is described above. Is stored, Vt becomes high. According to this, since the amount of current flowing from the second bit line BL2 to the power source Vs (for example, ground GND, 0V) varies depending on the direction of remanent polarization of the gate insulating film of the first transistor T1, the first transistor is thereby changed. Whether the information stored in T1 is “1” or “0” can be determined.
  • the second and third transistors T2 and T3 functioning as switching elements are connected to the gate and drain of the first transistor T1 that stores information. Therefore, the semiconductor memory element 1 can selectively apply an external electric field to the gate insulating film of the first transistor T1. Thereby, in the semiconductor memory element 1 according to the present embodiment, the information stored in the non-selected semiconductor memory element is disturbed when information is written to and read from the selected semiconductor memory element 1 (disturb). (Also called).
  • the semiconductor memory element 1 since the word line WL can be provided independently of the first transistor T1, the leakage current of the first transistor T1 can be controlled by the word line WL. According to this, the semiconductor memory element 1 can perform the determination of the stored information more reliably. Furthermore, the semiconductor memory element 1 can further suppress the leakage current in the first transistor T1 by applying a negative word line technique in which a negative voltage is applied to an unselected word line.
  • FIG. 3 is an explanatory diagram showing a planar structure and a cross-sectional structure of the semiconductor memory element 1 according to this embodiment. Note that the cross-sectional view in FIG. 3 shows a cross section of the semiconductor memory element 1 taken along line AA or line BB.
  • the semiconductor substrate 11 is provided with activation regions 12 and 13 in strips parallel to each other, and the gate electrodes 110 and 310 are provided on the activation regions 12 and 13, thereby providing the first. -Third transistors T1-T3 are formed.
  • the gate, source, and drain of the first to third transistors are connected to various wirings via contact plugs 120, 230, and 330, so that the semiconductor memory element 1 having the equivalent circuit shown in FIG. Is configured.
  • a large number of semiconductor memory elements 1 are integrated in an array on the semiconductor substrate 11 to constitute the memory device 10.
  • the first transistor T1 and the third transistor T3 described in the cross-sectional view will be mainly described.
  • the configuration of the second transistor T2 is the same as the configuration of the third transistor.
  • the semiconductor substrate 11 is a support substrate on which the semiconductor memory element 1 and the memory device 10 are formed.
  • the semiconductor substrate 11 may be a substrate made of various semiconductors, for example, a substrate made of polycrystalline, single crystal, or amorphous silicon (Si).
  • the semiconductor substrate 11 may be an SOI (Silicon On Insulator) substrate in which an insulating film such as SiO 2 is sandwiched between silicon substrates.
  • the activation regions 12 and 13 are regions of the second conductivity type, and are provided in a strip shape separated from each other by the element isolation region 11B.
  • the activation regions 12 and 13 may be formed by introducing a second conductivity type impurity (for example, a p-type impurity such as boron (B)) into the semiconductor substrate 11.
  • the activation region 12 functions as a channel region of the first and third transistors T1 and T3, and the activation region 13 functions as a channel region of the second transistor T2.
  • the element isolation region 11B is an insulating region and electrically isolates the activation regions 12 and 13 from each other, thereby electrically isolating each of the field effect transistors on the activation regions 12 and 13.
  • the element isolation region 11B may be formed of an insulating oxynitride such as silicon oxide (SiO x ) or silicon nitride (SiN x ).
  • SiO x silicon oxide
  • SiN x silicon nitride
  • a part of the semiconductor substrate 11 in a desired region is removed by etching or the like using an STI (Shallow Trench Isolation) method, and then an opening by etching is embedded with silicon oxide (SiO x ). May be formed.
  • the element isolation region 11B may be formed by thermally oxidizing the semiconductor substrate 11 in a predetermined region and converting it into an oxide using a LOCOS (Local Oxidation of Silicon) method.
  • LOCOS Local Oxidation of Silicon
  • the first gate insulating film 111 is a gate insulating film of the first transistor T1. Since the first transistor T1 functions as a memory element that stores information, at least a part of the first gate insulating film 111 is spontaneously polarized, and a ferroelectric material capable of controlling the direction of polarization with an external electric field. Is formed.
  • the first gate insulating film 111 is made of a strong perovskite structure such as lead zirconate titanate (Pb (Zr, Ti) O 3 : PZT) or strontium bistrontate tantalate (SrBi 2 Ta 2 O 9 : SBT). It may be formed of a dielectric material.
  • the first gate insulating film 111 may be a ferroelectric film obtained by modifying a film formed of a high dielectric material such as HfO x , ZrO x or HfZrO x by heat treatment or the like.
  • a ferroelectric film formed by doping a film formed of a body material with atoms such as lanthanum (La), silicon (Si), or gadolinium (Gd) may be used.
  • the first gate insulating film 111 may be formed of a plurality of layers.
  • the first gate insulating film 111 may be formed of a laminated film of a film made of a ferroelectric material and an insulating film such as silicon oxide (SiO x ) or silicon nitride (SiN x ).
  • the gate electrode 110 is a gate electrode of the first transistor T1, and is provided separately on the first gate insulating film 111 for each semiconductor memory element 1.
  • the gate electrode 110 extends to the activation region 12 beyond the element isolation region 11B, and either the source or the drain of the second transistor T2 (that is, the activation region 12) via the shared contact 140. Connect with.
  • the gate electrode 110 is provided separately for each semiconductor memory element 1 and can prevent the voltage applied to the gate electrode of the selected semiconductor memory element 1 from affecting other semiconductor memory elements 1.
  • the gate electrode 110 may be formed of polysilicon or the like, or may be formed of a metal having a resistance value lower than that of polysilicon. Further, the gate electrode 110 may be formed of a multilayer structure of a metal layer and a layer made of polysilicon. For example, the gate electrode 110 may be formed in a stacked structure of a metal layer made of TiN or TaN provided on the first gate insulating film 111 and a layer made of polysilicon. According to such a stacked structure, the gate electrode 110 can prevent a depletion layer from being formed in the polysilicon layer due to the applied voltage.
  • the third gate insulating film 311 is a gate insulating film of the third transistor T3. Since the third transistor T3 functions as a switching element that controls voltage application to the first transistor T1, the third gate insulating film 311 is formed of a general insulating material as a gate insulating film of the field effect transistor. .
  • the third gate insulating film 311 may be formed of an insulating oxynitride such as silicon oxide (SiO x ) or silicon nitride (SiN x ), and hafnium oxide having a higher dielectric constant than silicon oxide or the like. Etc. may be formed.
  • the third gate insulating film 311 may be formed of a ferroelectric material in the same manner as the first gate insulating film 111. In such a case, since the third gate insulating film 311 and the first gate insulating film 111 can be formed simultaneously, the manufacturing process of the semiconductor memory element 1 can be simplified.
  • the gate electrode 310 is a gate electrode of the third transistor T3 and extends over the third gate insulating film 311 across the plurality of semiconductor memory elements 1. Further, the gate electrode 310 extends to the activation region 12 beyond the element isolation region 11B, and also functions as a gate electrode of the second transistor T2. Note that the gate electrode 310 may be formed using a material similar to that of the gate electrode 110. Since the gate electrode 310 functions as the word line WL by extending over the plurality of semiconductor memory elements 1, the step of providing a separate word line is omitted, and the planar area of the semiconductor memory element 1 is further reduced. be able to.
  • the first source region 121 is a first conductivity type region and functions as a source region of the first transistor T1.
  • the first source region 121 is provided in the activation region 13 on the side opposite to the side where the gate electrode 310 is provided with the gate electrode 110 interposed therebetween, and an external transistor VL (not shown) is connected via the contact plug 120.
  • a power source Vs (not shown).
  • the first source region 121 is formed by introducing a first conductivity type impurity (for example, n-type impurities such as phosphorus (P) and arsenic (As)) into a predetermined region of the activation region 13. Also good.
  • a first conductivity type impurity for example, n-type impurities such as phosphorus (P) and arsenic (As)
  • the first drain region 131 is a region of the first conductivity type, and functions as either the drain region of the first transistor T1 or the source or drain region of the third transistor T3.
  • the first drain region 131 is provided in the activation region 13 between the gate electrode 110 and the gate electrode 310, and connects the drain of the first transistor T1 and either the source or the drain of the third transistor T3.
  • the first drain region 131 is formed by introducing a first conductivity type impurity (for example, n-type impurities such as phosphorus (P) and arsenic (As)) into a predetermined region of the activation region 13. Also good.
  • a first conductivity type impurity for example, n-type impurities such as phosphorus (P) and arsenic (As)
  • the third source / drain region 331 is a first conductivity type region and functions as a source or drain region of the third transistor T3.
  • the third source / drain region 331 is provided in the activation region 13 on the side opposite to the side where the gate electrode 110 is provided with the gate electrode 310 interposed therebetween, and the second bit line BL2 (see FIG. (Not shown).
  • the first source region 121 is formed by introducing a first conductivity type impurity (for example, n-type impurities such as phosphorus (P) and arsenic (As)) into a predetermined region of the activation region 13. Also good.
  • a first conductivity type impurity for example, n-type impurities such as phosphorus (P) and arsenic (As)
  • the second source / drain region 221 is a region of the first conductivity type and functions as a source or drain region of the second transistor T2.
  • the second source / drain region 221 is provided in the activation region 12 on the same side as the side where the gate electrode 110 is provided with respect to the gate electrode 310, and is connected to the gate electrode 110 via the shared contact 140.
  • the first source region 121 is formed by introducing a first conductivity type impurity (for example, n-type impurities such as phosphorus (P) and arsenic (As)) into a predetermined region of the activation region 13. Also good.
  • the channel region of the first transistor T1 (that is, the activation region 13 under the first gate insulating film 111) has been described as being a region of the second conductivity type, but the first source region 121 is described above.
  • the first conductivity type region may be a lower concentration than the first drain region 131.
  • the threshold voltage of the first transistor T1 can be individually controlled for the second and third transistors T2 and T3.
  • the contact regions 110S, 121S, 131S, 331S, and 221S are provided on the surfaces of the gate electrode 110, the first source region 121, the first drain region 131, the third source / drain region 331, and the second source / drain region 221, respectively. Thus, each contact resistance is reduced.
  • the contact regions 110S, 121S, 131S, 331S, and 221S may be formed of an alloy of a semiconductor or metal constituting the semiconductor substrate 11, the gate electrode 110 or 310, and a refractory metal such as Ni. Good.
  • the contact regions 110S, 121S, 131S, 331S, and 221S may be formed of a refractory metal silicide such as NiSi.
  • Sidewall insulating films 113 and 313 are sidewalls of insulating films provided on the side surfaces of gate electrodes 110 and 310.
  • the sidewall insulating films 113 and 313 can be formed by forming an insulating film in a region including the gate electrodes 110 and 310 and then performing etching having vertical anisotropy.
  • the sidewall insulating films 113 and 313 may be formed of an insulating oxynitride such as silicon oxide (SiO x ) or silicon nitride (SiN x ) in a single layer or a plurality of layers.
  • the sidewall insulating films 113 and 313 shield incident impurities when introducing impurities into the semiconductor substrate 11. Therefore, the sidewall insulating films 113 and 313 are self-aligned with the positional relationship between the first source region 121, the first drain region 131, and the third source / drain region 331 into which the impurity is introduced, and the gate electrodes 110 and 310. Can be controlled. Further, by using the sidewall insulating films 113 and 313, the LDD (Lightly ⁇ ) having the same conductivity type as the source and drain regions and a lower concentration between the source and drain regions of each transistor and the gate electrode. It is also possible to form a (Doped Drain) region.
  • LDD Lightly ⁇
  • the planarizing film 20 is an insulating layer provided over the entire surface of the semiconductor substrate 11 on the gate electrodes 110 and 310.
  • the planarization film 20 embeds the first to third transistors T1 to T3, and electrically insulates various wirings provided on the planarization film 20 from the first to third transistors T1 to T3.
  • the planarizing film 20 may be formed of an insulating oxynitride such as silicon oxide (SiO x ) or silicon nitride (SiN x ).
  • a liner layer containing an insulating material may be provided over the entire surface of the semiconductor substrate 11 between the gate electrodes 110 and 310 and the planarization film 20.
  • the liner layer provides a high etching selectivity with the planarization film 20 when the contact plugs 120 and 330 and the shared contact 140 are formed, thereby preventing the etching from proceeding excessively.
  • the liner layer may be formed of an insulating oxynitride such as silicon oxide (SiO x ) or silicon nitride (SiN x ), for example.
  • the liner layer may be formed as a layer that applies compressive stress or tensile stress to the first gate insulating film 111 and the third gate insulating film 311.
  • the liner layer can improve the polarization characteristics of the first gate insulating film 111 or improve the carrier mobility of the third gate insulating film 311 by the piezoelectric effect.
  • the contact plugs 120, 330, and 230 are provided through the planarizing film 20.
  • the contact plug 120 is connected to the first source region 121 to electrically connect the source of the first transistor T1, the external transistor VL (not shown), and the power source Vs (not shown).
  • the contact plug 330 is connected to the third source / drain region 331 to electrically connect the other of the source or drain of the third transistor T3 and the second bit line BL2 (not shown).
  • the contact plug 230 electrically connects the other of the source or the drain of the second transistor T2 and the first bit line BL1 (not shown).
  • the shared contact 140 is provided across the planarization film 20 and over the gate electrode 110 and the second source / drain region 221, and electrically connects the gate electrode 110 and the second source / drain region 221. Connecting. According to this, since the gate electrode 110 and the second source / drain region 221 can be electrically connected without providing a separate wiring, the planar area of the semiconductor memory element 1 can be further reduced.
  • the contact plugs 120, 330, 230 and the shared contact 140 may be formed of a low-resistance metal such as titanium (Ti) or tungsten (W) or a metal compound such as titanium nitride (TiN). . Further, the contact plugs 120, 330, 230 and the shared contact 140 may be formed in a multilayer structure. Specifically, the contact plugs 120, 330, 230 and the shared contact 140 may be formed in a laminated structure of Ti or TiN and W.
  • the wiring layer 31 extends in a direction orthogonal to the direction in which the activation regions 12 and 13 extend, and is provided on the planarizing film 20.
  • the wiring layer 31 electrically connects the contact plug 120 to an external transistor VL (not shown) and a power source Vs (not shown). That is, the wiring layer 31 connects the source of each first transistor T1 of the semiconductor memory element 1 to the external transistor VL and the power supply Vs.
  • the wiring layer 31 may be formed of a metal material such as copper (Cu) or aluminum (Al), for example.
  • the interlayer insulating film 30 is embedded over the entire surface of the semiconductor substrate 11 on the planarizing film 20 by embedding various wirings such as a wiring layer 31.
  • the interlayer insulating film 30 may be formed of an insulating oxynitride such as silicon oxide (SiO x ) or silicon nitride (SiN x ), for example.
  • the contact 41 is provided through the interlayer insulating film 40 and electrically connects the wiring provided in the interlayer insulating film 30 and the wiring provided in the interlayer insulating film 50.
  • the contact 41 may be formed of a low-resistance metal such as titanium (Ti) or tungsten (W) or a metal compound such as titanium nitride (TiN), like the contact plugs 120 and 330. Further, the contact 41 may be formed in a multilayer structure having a plurality of layers. Specifically, the contact 41 may be formed of a laminated structure of Ti or TiN and W, or may be formed of a Cu dual damascene structure simultaneously with wiring layers 51 and 52 described later.
  • the interlayer insulating film 40 is provided over the entire surface of the semiconductor substrate 11 on the interlayer insulating film 30.
  • the interlayer insulating film 40 may be formed of an insulating oxynitride such as silicon oxide (SiO x ) or silicon nitride (SiN x ), for example.
  • the wiring layers 51 and 52 are provided on the interlayer insulating film 40 so as to extend in a direction parallel to the direction in which the activation regions 12 and 13 extend.
  • the wiring layer 51 is electrically connected to the contact plug 230
  • the wiring layer 52 is electrically connected to the contact plug 330. That is, the wiring layer 51 functions as the first bit line BL1 that is electrically connected to either the source or the drain of the second transistor T2 of each semiconductor memory element 1, and the wiring layer 52 is the semiconductor memory element 1
  • Each of the third transistors T3 functions as a second bit line BL2 that is electrically connected to either the source or the drain of the third transistor T3.
  • the wiring layers 51 and 52 may be formed of a metal material such as copper (Cu) or aluminum (Al), for example.
  • the interlayer insulating film 50 is embedded over the entire surface of the semiconductor substrate 11 on the interlayer insulating film 40 by embedding various wirings such as wiring layers 51 and 52.
  • the interlayer insulating film 50 may be formed of an insulating oxynitride such as silicon oxide (SiO x ) or silicon nitride (SiN x ), for example.
  • the semiconductor memory element 1 that prevents the application of voltage to the non-selected memory element and can apply the voltage only to the selected memory element is configured with a smaller plane area. Can do. According to this, since the degree of integration of the semiconductor memory element 1 can be improved, the storage density of the memory device 10 in which the semiconductor memory element 1 is integrated can be improved.
  • FIGS. 4 to 11 are cross-sectional views illustrating each manufacturing process of the semiconductor memory element 1 according to this embodiment.
  • activation regions 12 and 13 and an element isolation region 11 ⁇ / b> B are formed in a semiconductor substrate 11.
  • an SiO 2 film is formed on the semiconductor substrate 11 made of Si by dry oxidation or the like, and an Si 3 N 4 film is further formed by a low pressure CVD (Chemical Vapor Deposition) method or the like. Subsequently, on the Si 3 N 4 film, a resist layer patterned to protect the regions that form the active region 12 and 13, the SiO 2 film, the Si 3 N 4 film and the semiconductor substrate 11 Etching is performed at a depth of 350 to 400 nm.
  • an SiO 2 film is formed to a film thickness of 650 nm to 700 nm, thereby filling the opening formed by etching and forming the element isolation region 11B.
  • a high density plasma CVD method can be used for film formation of SiO 2 . According to this method, the step coverage is good and a dense SiO 2 film can be formed.
  • the surface of the semiconductor substrate 11 is planarized by removing the excessively formed SiO 2 film by using a CMP (Chemical Mechanical Polish) method or the like.
  • the removal of the SiO 2 film by CMP may be performed, for example, until the Si 3 N 4 film is exposed.
  • the Si 3 N 4 film is removed using hot phosphoric acid or the like.
  • the semiconductor substrate 11 is bonded to the N 2 before removing the Si 3 N 4 film. , O 2 or H 2 / O 2 environment.
  • ions of a second conductivity type for example, boron are ion-implanted to activate the second conductivity type. Regions 12 and 13 are formed.
  • the gate electrode 110 is formed on the first gate insulating film 111 and the third gate insulating film 311, respectively. And 310 are formed.
  • the SiO 2 film covering the surface of the semiconductor substrate 11 is peeled off with a hydrofluoric acid solution or the like.
  • the first gate insulating film 111 and the third gate insulating film 311 are formed on the semiconductor substrate 11 by using RTO (Rapid Thermal Oxidation) processing, oxygen plasma processing, processing with a hydrogen peroxide-containing chemical solution, or the like.
  • a SiO 2 film is formed with a film thickness of 0.5 nm to 1.5 nm.
  • hafnium oxide (HfO x ) which is a high dielectric material, is formed using a CVD method or an ALD (Atomic Layer Deposition) method.
  • HfO x hafnium oxide
  • zirconium oxide (ZrO x ), hafnium zirconium oxide (HfZrO x ), or the like can be used instead of hafnium oxide.
  • these high dielectrics are converted into ferroelectric films by doping lanthanum (La), silicon (Si), gadolinium (Gd), etc., and the first gate insulating film 111 and the third gate An insulating film 311 may be formed.
  • polysilicon is formed with a film thickness of 50 nm to 150 nm using a low pressure CVD method using SiH 4 gas.
  • gate electrodes 110 and 310 are formed by performing anisotropic etching using HBr gas or Cl-based gas using the patterned resist as a mask. Note that TaN or the like can be used instead of TiN.
  • the width of the gate electrodes 110 and 310 formed after the anisotropic etching can be further reduced.
  • the width (gate length) of the gate electrode may be 20 nm to 30 nm.
  • the first source region 121, the first drain region 131, and the second source / drain region 221 are formed.
  • third source / drain regions 331 are formed.
  • Si 3 N 4 is formed to a film thickness of 5 nm to 15 nm by using a low pressure CVD method, and then anisotropic etching is performed. Subsequently, SiO 2 is formed in a film thickness of 10 nm to 30 nm by plasma CVD method, and Si 3 N 4 is formed in a film thickness of 30 nm to 50 nm by plasma CVD method. Sidewall insulating films 113 and 313 are formed on both side surfaces of 110 and 310.
  • the first conductivity type impurities phosphorus, arsenic, etc.
  • the first conductivity type impurities are ion-implanted at a concentration of 1 to 2 ⁇ 10 15 atoms / cm 2 at 40 keV to 50 keV, thereby exposing the activated regions 12 and 13.
  • a first conductivity type impurity is introduced into the substrate.
  • RTA Rapid Thermal Annealing
  • RTA Rapid Thermal Annealing
  • the first conductivity type impurity (phosphorus, arsenic, etc.) is applied at 5 keV to 10 keV and at a concentration of 5 to 20 ⁇ 10 14 atoms / cm 2 before or after the sidewall insulating films 113 and 313 are formed. It is also possible to form an LDD region by ion implantation. By forming the LDD region, it is possible to suppress the short channel effect, and thus it is possible to suppress variation in characteristics of the first to third transistors T1 to T3.
  • contact regions 110S and 121S are formed on the surfaces of the gate electrode 110, the first source region 121, the first drain region 131, the third source / drain region 331, and the second source / drain region 221. 131S, 331S, and 221S are formed.
  • nickel (Ni) is formed in a film thickness of 6 nm to 8 nm by sputtering or the like, and then RTA is performed at 300 ° C. to 450 ° C. for 10 seconds to 60 seconds, thereby forming a film on Si.
  • Nickel (Ni) is reacted with Si (ie, silicidized). Thereby, low resistance contact regions 110S, 121S, 131S, 331S, 221S are formed.
  • unreacted Ni on the element isolation region 11B and the like may be removed using H 2 SO 4 / H 2 O 2 .
  • the contact regions 110S, 121S, 131S, 331S, and 221S with CoSi 2 or NiSi by forming a film of cobalt (Co) or nickel platinum (NiPt) instead of Ni. is there.
  • the RTA conditions at this time can be appropriately set according to the metal to be silicided.
  • the example in which the first transistor T1 for storing information and the second and third transistors T2 and T3 for performing the switching operation are formed at the same time has been described.
  • the manufacture of the semiconductor memory element 1 according to the present embodiment. The method is not limited to the example of FIG.
  • the second and third transistors T2 and T3 that perform the switching operation may be formed in a separate process from the first transistor T1 that stores information.
  • CMOS Complementary Metal-Oxide-Semiconductor
  • an LSI in which the memory device 10 including the semiconductor memory element 1 and a logic circuit such as a CMOS are mixedly mounted can be manufactured with a smaller number of processes.
  • the gate insulating film is not formed of a ferroelectric material but formed of an insulating material such as an oxide film.
  • the planarization film 20 is formed over the entire surface of the semiconductor substrate 11, and the contact plugs 120 and 330 and the shared contact 140 are formed.
  • the planarization film 20 is formed by depositing SiO 2 with a film thickness of 500 nm to 1500 nm by using a CVD method or the like and then performing planarization by the CMP method. Subsequently, the planarization film 20 is etched to form openings in the first source region 121, the third source / drain region 331, and a region extending from the gate electrode 110 to the second source / drain region 221. .
  • Ti and TiN may be formed by sputtering using IMP (Ion Metal Plasma). Further, planarization may be performed using full-surface etchback instead of the CMP method.
  • a liner layer made of SiN may be formed before the planarization film 20 is formed.
  • SiN may be deposited to a thickness of 10 nm to 50 nm using a plasma CVD method to form a liner layer.
  • the liner layer can also be formed by a low pressure CVD method or an ALD method.
  • the etching is performed under the condition that the liner layer and the planarization film 20 have a high selection ratio, thereby preventing excessive etching and performing etching with better controllability. .
  • the liner layer can be formed as a layer that applies compressive stress or tensile stress.
  • the liner layer can be formed as a layer to which compressive stress or tensile stress is applied by forming under the following condition example.
  • a liner layer as a layer which imparts a tensile stress
  • nitrogen into the chamber (N 2) gas 500cm 3 / min ⁇ 2000cm 3 / min
  • ammonia (NH 3) gas 500cm 3 / min ⁇ 1500cm 3 / min
  • monosilane (SiH 4 ) gas 50 cm 3 / min to 300 cm 3 / min
  • the temperature of the semiconductor substrate 11 is set to 200 ° C. to 400 ° C.
  • the deposition pressure is set to 0.67 kPa to 2.
  • the film may be formed by chemical reaction by plasma CVD with 0 kPa and RF power of 50 W to 500 W.
  • helium (He) gas (10 L / min to 20 L / min) is supplied, the temperature is set to 400 ° C. to 600 ° C., the pressure is set to 0.67 kPa to 2.0 kPa, and the lamp power is 1 kW to 10 kW.
  • the liner layer which gives a tensile stress can be formed by performing an ultraviolet (Ultra Violet: UV) irradiation process.
  • a liner layer is formed as a layer for applying compressive stress
  • hydrogen (H 2 ) gas 1000 cm 3 / min to 5000 cm 3 / min
  • nitrogen (N 2 ) gas 500 cm 3 / min to 2500 cm
  • 3 / min hydrogen (H 2 ) gas (1000 cm 3 / min to 5000 cm 3 / min) and nitrogen (N 2 ) gas (500 cm 3 / min to 2500 cm) are formed in the chamber.
  • 3 / min argon (Ar) gas (1000cm 3 / min ⁇ 5000cm 3 / min), ammonia (NH 3) gas (50cm 3 / min ⁇ 250cm 3 / min), and trimethylsilane ((CH 3) 3 SiH ) Gas (10 cm 3 / min to 50 cm 3 / min) is supplied, the temperature of the semiconductor substrate 11 is set to 400 ° C.
  • the film forming pressure is set to 0.13 kPa to 0.67 kPa, and the RF power is set to 50 W to 500 W.
  • a film that applies compressive stress is formed. It is possible to form a toner layer.
  • various wirings including the wiring layer 31 are formed on the planarizing film 20.
  • various wirings including the wiring layer 31 are formed of a wiring material such as copper (Cu) by a damascene method.
  • the wiring layer 31 is formed on the contact plug 120 of each semiconductor memory element 1 and functions as a wiring that connects the source of the first transistor T1 and the external power supply Vs.
  • the wiring formed on the contact plug 330 functions as a base for the first bit line BL1 and the second bit line BL2 formed in the subsequent stage.
  • Various wirings including the wiring layer 31 may be formed of aluminum (Al) or the like.
  • interlayer insulating films 30 and 40 are formed on the planarizing film 20, and contacts 41 are formed on the contact plugs 330.
  • SiO 2 is deposited to a film thickness of 100 nm to 500 nm using a CVD method or the like so as to embed various wirings including the wiring layer 31, and then planarized by the CMP method. Insulating films 30 and 40 are formed.
  • the interlayer insulating film 40 is etched to form an opening in the region above the contact plug 330.
  • titanium (Ti) and titanium nitride (TiN) are formed by CVD or the like in the opening formed by etching, tungsten (W) is further formed and planarized by CMP.
  • W tungsten
  • the contact 41 is formed.
  • Ti and TiN may be formed by sputtering using IMP. Further, planarization may be performed using full-surface etchback instead of the CMP method.
  • the interlayer insulating film 50 is formed.
  • various wirings including the wiring layers 51 and 52 are formed of a wiring material such as copper (Cu) by a damascene method.
  • the interlayer insulating film 50 is formed by depositing SiO 2 with a film thickness of 50 nm to 200 nm by using a CVD method or the like so as to embed various wirings including the wiring layers 51 and 52.
  • the wiring layer 51 is formed on the contact plug 230 of each semiconductor memory element 1, thereby functioning as the first bit line BL1 connected to the other of the source and the drain of the second transistor T2.
  • the wiring layer 52 is formed on the contact plug 330 of each semiconductor memory element 1 and functions as the second bit line BL2 connected to the other of the source and the drain of the third transistor T3.
  • Various wirings including the wiring layers 51 and 52 may be formed of aluminum (Al) or the like.
  • the contact 41 and the wiring layers 51 and 52 can also be formed as a dual damascene structure by being simultaneously buried with a wiring material such as copper (Cu).
  • the wiring layers 51 and 52 can be formed as lower resistance wiring.
  • the semiconductor memory element 1 can be formed. Note that in the case where a logic circuit such as a CMOS circuit is formed on the semiconductor substrate 11, it is possible to simultaneously form wirings constituting the CMOS circuit in the steps described with reference to FIGS.
  • FIG. 12 is a circuit diagram showing an equivalent circuit of the semiconductor memory element 1A according to the present embodiment.
  • the semiconductor memory element 1A includes a first transistor T1, a second transistor T2 connected to the gate of the first transistor T1, and a third transistor connected to the drain of the first transistor T1.
  • the sources of the first and fourth transistors T1 and T4 are connected to the power source Vs via the transistor VL outside the semiconductor memory element 1A.
  • the configuration of the first to third transistors T1 to T3 is as described in the first embodiment, the description thereof is omitted here.
  • the configurations of the fourth to sixth transistors T4 to T6 are substantially the same as the configurations of the first to third transistors T1 to T3, respectively.
  • the semiconductor memory element 1A according to the second embodiment has a structure in which two structures similar to the semiconductor memory element 1 according to the first embodiment are combined, and the first and fourth transistors T1 and T4 have the same structure. It is a memory element that stores one piece of information by a combination of polarization states. Therefore, in the semiconductor memory element 1A according to the second embodiment, as in the semiconductor memory element 1 according to the first embodiment, writing and reading of information can be performed without applying a voltage to the non-selected memory element. It can be carried out. Further, the semiconductor memory element 1A according to the second embodiment can also suppress the deterioration of the ferroelectric film constituting the gate insulating film.
  • FIG. 13 is an explanatory diagram schematically showing a planar structure of the semiconductor memory element 1A according to the present embodiment.
  • the semiconductor memory element 1A is provided in a region delimited by a dotted line in FIG. 13, and the first to sixth transistors T1 to T6 are provided in regions delimited by a broken line, respectively.
  • planar arrangement of the first to third transistors T1 to T3 in the semiconductor memory element 1A is the same as the planar arrangement of the semiconductor memory element 1 in FIG. 2, and the planar arrangement of the fourth to sixth transistors T4 to T6 is as follows. 2 is the same as the planar arrangement of the semiconductor memory element adjacent to the semiconductor memory element 1 in FIG. Therefore, the first to third transistors T1 to T3 and the fourth to sixth transistors T4 to T6 have a plane arrangement symmetrical to each other.
  • the first transistor T1 is formed by providing the gate electrode 110 on the activation region 13 doped with the second conductivity type. Each of the activation regions 13 sandwiching the gate electrode 110 is doped to the first conductivity type, and forms the drain region and the source region of the first transistor T1.
  • the source region of the first transistor T1 is connected to an external transistor VL (not shown) and a power source Vs (not shown) via a contact plug 120.
  • the drain region of the first transistor T1 is connected to one of the source region and the drain region of the third transistor T3 in the extended activation region 13 provided.
  • the gate electrode of the first transistor T1 extends to the activation region 12 beyond the insulating element isolation region, and is connected to one of the source and drain regions of the second transistor T2 through the shared contact 140.
  • the second transistor T2 is formed by providing the gate electrode 310 on the activation region 12 doped with the second conductivity type. Each of the activation regions 12 sandwiching the gate electrode 310 is doped to the first conductivity type, and forms the drain region and the source region of the second transistor T2.
  • one of the source and drain regions of the second transistor T2 is connected to the gate electrode 110 of the first transistor T1 through the shared contact 140.
  • the other of the source or drain region of the second transistor T2 is connected to the first bit line BL1 via the contact plug 230.
  • the gate electrode 310 of the second transistor T2 extends beyond the element isolation region to another semiconductor memory element and functions as the word line WL.
  • the third transistor T3 is formed by providing the gate electrode 310 on the activation region 13 doped with the second conductivity type. Each of the activation regions 13 sandwiching the gate electrode 310 is doped to the first conductivity type, and forms the drain region and the source region of the third transistor T3.
  • one of the source and drain regions of the third transistor T3 is connected to the source region of the first transistor T3 in the activated region 13 provided by being extended.
  • the other of the source and drain regions of the third transistor T3 is connected to the second bit line BL2 via the contact plug 330.
  • the fourth transistor T4 is formed by providing the gate electrode 410 on the activation region 12 doped with the second conductivity type. Each of the activation regions 12 sandwiching the gate electrode 410 is doped to the first conductivity type, and forms the drain region and the source region of the fourth transistor T4.
  • the source region of the fourth transistor T4 is connected to an external transistor VL (not shown) and a power source Vs (not shown) via a contact plug 420.
  • the drain region of the fourth transistor T4 is connected to one of the source region and the drain region of the sixth transistor T6 in the extended activation region 12 provided. Further, the gate electrode of the fourth transistor T4 extends to the activation region 13 beyond the insulating element isolation region, and is connected to one of the source and drain regions of the fifth transistor T5 through the shared contact 440.
  • the fifth transistor T5 is formed by providing the gate electrode 510 on the activation region 13 doped with the second conductivity type. Each of the activation regions 13 sandwiching the gate electrode 510 is doped to the first conductivity type, and forms the drain region and the source region of the fifth transistor T5.
  • One of the source and drain regions of the fifth transistor T5 is connected to the gate electrode 410 of the fourth transistor T4 through the shared contact 440 as described above.
  • the other of the source and drain regions of the fifth transistor T5 is connected to the second bit line BL2 via the contact plug 330.
  • the gate electrode 510 of the fifth transistor T5 extends to the other semiconductor memory element beyond the element isolation region and functions as the word line WL.
  • the sixth transistor T6 is formed by providing the gate electrode 510 on the activation region 12 doped with the second conductivity type. Each of the activation regions 12 sandwiching the gate electrode 510 is doped to the first conductivity type, and forms the drain region and the source region of the sixth transistor T6.
  • one of the source and drain regions of the sixth transistor T6 is connected to the source region of the fourth transistor T4 through the activated region 12 provided in a stretched manner.
  • the other of the source and drain regions of the sixth transistor T6 is connected to the first bit line BL1 through the contact plug 230.
  • the semiconductor memory element 1A including the first to sixth transistors T1 to T6 as described above is arranged in a matrix on a semiconductor substrate, for example, so that a memory device 10A that stores various pieces of information is collected. Function as.
  • the semiconductor memory element 1A symmetrical information is stored in adjacent semiconductor memory elements. Specifically, when information “0” is stored in the first transistor T1, information “1” is stored in the fourth transistor T4. When information “1” is stored in the first transistor T1, information “0” is stored in the fourth transistor T4. According to this, since the semiconductor memory element 1A stores information by comparing the two semiconductor memory elements, errors as a memory element can be reduced and the reliability of the stored information can be improved.
  • one memory element is constituted by the adjacent first to sixth transistors T1 to T6 with small characteristic variations due to processes and the like. Therefore, in the semiconductor memory element 1A, the characteristic variation is further suppressed, so that errors as a memory element can be further reduced.
  • Table 2 below is a table showing an example of voltages applied to the respective wirings in the write or read operation of the semiconductor memory element 1A.
  • the potential of the first bit line BL1 is transmitted to the gate of the first transistor T1 and the drain of the fourth transistor T4 via the second and sixth transistors T2 and T6 whose channels are turned on.
  • the potential of the second bit line BL2 is transmitted to the drain of the first transistor T1 and the gate of the fourth transistor T4 via the third and fifth transistors T3 and T5 whose channels are turned on.
  • the semiconductor memory element 1A stores the state of the first and fourth transistors T1 and T4 as “1”.
  • the potential of the first bit line BL1 is transmitted to the gate of the first transistor T1 and the drain of the fourth transistor T4 via the second and sixth transistors T2 and T6 whose channels are turned on.
  • the potential of the second bit line BL2 is transmitted to the drain of the first transistor T1 and the gate of the fourth transistor T4 via the third and fifth transistors T3 and T5 whose channels are turned on.
  • the semiconductor memory element 1A stores the state of the first and fourth transistors T1 and T4 as “0”.
  • 1.5V is applied to the word line WL connected to the selected semiconductor memory element 1A, and 1.0V is applied to the first bit line BL1. Then, 1.0 V is applied to the second bit line BL2. Further, by applying 1.0 V to the gate of the external transistor VL connected to the power supply Vs, the channel of the transistor VL is turned on.
  • the channel of the first transistor T1 is turned on. Further, since the potential of the second bit line BL2 is transmitted to the gate of the fourth transistor T4 via the fifth transistor T5, the channel of the fourth transistor T4 is turned on.
  • the threshold voltage Vt of the first transistor T1 becomes high and the threshold voltage Vt of the fourth transistor T4 becomes low.
  • the potential drops earlier than the potential of the second bit line BL2.
  • the potential applied to the gate of the first transistor T1 also drops, so that the potential difference between the first bit line BL1 and the second bit line BL2 is further increased.
  • the semiconductor memory element 1A detects the state of the first and fourth transistors T1 and T4 by amplifying the potential difference between the first bit line BL1 and the second bit line BL2, and the stored information is Whether it is “1” or “0” can be determined.
  • the semiconductor memory element 1A when information is read, if the leakage current generated along the first or second bit line BL1, BL2 is larger than the current flowing from the first or second bit line BL1, BL2 to the power source Vs, it is stored. It becomes difficult to determine the information.
  • the semiconductor memory element 1A since the word line WL can be provided independently of the first and fourth transistors T1, T4, the leakage current of the first and fourth transistors T1, T4 is controlled by the word line WL. Can do. According to this, in the semiconductor memory element 1A, the stored information can be more reliably determined. Furthermore, the semiconductor memory element 1A can further suppress the leakage current in the first and fourth transistors T1 and T4 by applying a negative word line technique in which a negative voltage is applied to a non-selected word line. Is possible.
  • FIG. 14 is a circuit diagram showing an equivalent circuit of the semiconductor memory element 1B according to the present embodiment.
  • the semiconductor memory element 1B includes a first transistor T1, a second transistor T2 connected to the gate of the first transistor T1, and a third transistor connected to the drain of the first transistor T1.
  • a transistor T3, and a fourth transistor T4 connected to the second transistor T2 at the drain and connected to the third transistor T3 at the gate. Note that the sources of the first and fourth transistors T1 and T4 are connected to the power sources Vs1 and Vs2 via the transistor VL outside the semiconductor memory element 1B.
  • the fourth transistor T4 is a field effect transistor in which at least a part of the gate insulating film is made of a ferroelectric material and can store information in the direction of remanent polarization of the gate insulating film.
  • the semiconductor memory element 1B according to the third embodiment receives one piece of information by combining the polarization states in the first and fourth transistors T1 and T4, similarly to the semiconductor memory element 1A according to the second embodiment. It is a storage element for storing. Since the semiconductor memory element 1B according to the third embodiment stores information by contrasting the two semiconductor memory elements, similarly to the semiconductor memory element 1A according to the second embodiment, the error as the memory element is reduced. In addition, the reliability of stored information can be improved.
  • the semiconductor memory element 1B In the semiconductor memory element 1B according to the third embodiment, the first and fourth transistors T1 and T4 that store information are connected to the second and third transistors T2 and T3 that function as switching elements, respectively. Therefore, the semiconductor memory element 1B can selectively apply an external electric field to the gate insulating films of the first and fourth transistors T1 and T4. Thereby, the semiconductor memory element 1B can prevent the information stored in the non-selected semiconductor memory elements from being disturbed during writing and reading of information to and from the selected semiconductor memory element 1B. Further, the semiconductor memory element 1B according to the third embodiment can also suppress the deterioration of the ferroelectric film constituting the gate insulating film.
  • FIG. 15 is an explanatory diagram schematically showing a planar structure of the semiconductor memory element 1B according to the present embodiment.
  • the semiconductor memory element 1B is provided in a region delimited by a dotted line in FIG. 15, and the first to fourth transistors T1 to T4 are provided in regions delimited by a broken line, respectively.
  • the first transistor T1 is formed by providing the gate electrode 110 on the activation region 13 doped with the second conductivity type. Each of the activation regions 13 sandwiching the gate electrode 110 is doped to the first conductivity type, and forms the drain region and the source region of the first transistor T1.
  • the source region of the first transistor T1 is connected to an external transistor VL (not shown) and a power source Vs1 (not shown) via a contact plug 120.
  • the drain region of the first transistor T1 is connected to one of the source and drain regions of the third transistor T3 in the extended activation region 13 and connected to the second bit line BL2 via the contact plug 330. To do.
  • the gate electrode of the first transistor T1 extends to the activation region 12 beyond the insulating element isolation region, and is connected to one of the source and drain regions of the second transistor T2 through the shared contact 140.
  • the second transistor T2 is formed by providing the gate electrode 310B on the activation region 12 doped with the second conductivity type. Each of the activation regions 12 sandwiching the gate electrode 310B is doped with the first conductivity type, and forms the drain region and the source region of the second transistor T2.
  • one of the source and drain regions of the second transistor T2 is connected to the gate electrode 110 of the first transistor T1 through the shared contact 140.
  • the other of the source or drain region of the second transistor T2 is connected to the drain region of the fourth transistor T4 in the extended activation region 12, and is connected to the first bit line BL1 via the contact plug 230.
  • the gate electrode 310B of the second transistor T2 extends beyond the element isolation region to another semiconductor memory element and functions as the word line WL.
  • the third transistor T3 is formed by providing the gate electrode 310B on the activation region 13 doped with the second conductivity type. Each of the activation regions 13 sandwiching the gate electrode 310B is doped with the first conductivity type, and forms the drain region and the source region of the third transistor T3.
  • One of the source and drain regions of the third transistor T3 is connected to the gate electrode 410 of the fourth transistor T4 through the shared contact 440.
  • the other of the source or drain region of the third transistor T3 is connected to the source region of the first transistor T3 in the extended activation region 13 and via the contact plug 330. Connected to the second bit line BL2.
  • the fourth transistor T4 is formed by providing the gate electrode 410 on the activation region 12 doped with the second conductivity type. Each of the activation regions 12 sandwiching the gate electrode 410 is doped to the first conductivity type, and forms the drain region and the source region of the fourth transistor T4.
  • the source region of the fourth transistor T4 is connected to an external transistor VL (not shown) and a power source Vs2 (not shown) via a contact plug 420.
  • the drain region of the fourth transistor T4 is connected to one of the source and drain regions of the second transistor T2 in the extended activation region 12, and is connected to the first bit line BL1 through the contact plug 230. To do. Further, the gate electrode of the fourth transistor T4 extends to the activation region 13 beyond the insulating element isolation region, and is connected to one of the source and drain regions of the third transistor T3 through the shared contact 440.
  • the semiconductor memory element 1B including the first to fourth transistors T1 to T4 as described above is arranged in a matrix on a semiconductor substrate, for example, so that a storage device 10B that stores various pieces of coherent information. Function as.
  • the two gate electrodes that function as the word line WL have one gate electrode 310B.
  • the points summarized in are mainly different. Therefore, in semiconductor memory element 1B, two field effect transistors (T2 and T6, and T3 and T6) formed corresponding to gate electrodes 310 and 510 in semiconductor memory element 1A correspond to gate electrode 310B. In other words, the field effect transistors (T2 and T3) formed in this manner are grouped together. Accordingly, the contact plugs 230 and 330 are provided on opposite sides of the gate electrode 310B, respectively.
  • the semiconductor memory element 1B symmetrical information is stored in the first and fourth transistors T1 and T4. Specifically, when information “0” is stored in the first transistor T1, information “1” is stored in the fourth transistor T4. When information “1” is stored in the first transistor T1, information “0” is stored in the fourth transistor T4. According to this, since the semiconductor memory element 1B stores information by comparing the two semiconductor memory elements, errors as a memory element can be reduced and the reliability of the stored information can be improved.
  • one memory element is constituted by the first to fourth transistors T1 to T4 adjacent to each other with small variation in characteristics due to processes or the like. Therefore, in the semiconductor memory element 1B, since the variation is further suppressed, the error can be further reduced.
  • the semiconductor memory element 1B according to the third embodiment has two field effect transistors, which are constituent elements, less than the semiconductor memory element 1A according to the second embodiment. Therefore, in the semiconductor memory element 1B according to the third embodiment, one memory element can be configured with a smaller plane area. According to this, since the degree of integration of the semiconductor memory element 1B can be improved, the storage density of the memory device 10B in which the semiconductor memory element 1B is integrated can be improved.
  • Table 3 below is a table showing an example of voltages applied to the respective wirings in the writing or reading operation of the semiconductor memory element 1B.
  • the potential of the first bit line BL1 is transmitted to the gate of the first transistor T1 and the drain of the fourth transistor T4 directly connected through the second transistor T2 whose channel is turned on.
  • the potential of the second bit line BL2 is transmitted to the drain of the first transistor T1 and the gate of the fourth transistor T4 that is directly connected via the third transistor T3 whose channel is turned on.
  • the semiconductor memory element 1B stores the state of the first and fourth transistors T1 and T4 as “1”.
  • the potential of the first bit line BL1 is transmitted to the gate of the first transistor T1 and the drain of the fourth transistor T4 directly connected through the second transistor T2 whose channel is turned on.
  • the potential of the second bit line BL2 is transmitted to the drain of the first transistor T1 and the gate of the fourth transistor T4 that is directly connected via the third transistor T3 whose channel is turned on.
  • the semiconductor memory element 1B stores the state of the first and fourth transistors T1 and T4 as “0”.
  • the channel of the first transistor T1 is turned on.
  • the potential of the second bit line BL2 is transmitted to the gate of the fourth transistor T4 via the third transistor T3, the channel of the fourth transistor T4 is turned on.
  • the threshold voltage Vt of the first transistor T1 becomes high and the threshold voltage Vt of the fourth transistor T4 becomes low.
  • the potential drops earlier than the potential of the second bit line BL2.
  • the potential applied to the gate of the first transistor T1 also drops, so that the potential difference between the first bit line BL1 and the second bit line BL2 is further increased.
  • the semiconductor memory element 1B detects the states of the first and fourth transistors T1 and T4 by amplifying the potential difference between the first bit line BL1 and the second bit line BL2, and the stored information is Whether it is “1” or “0” can be determined.
  • the leakage current generated along the first or second bit line BL1, BL2 is larger than the current flowing from the first or second bit line BL1, BL2 to the power source Vs, it is stored. It becomes difficult to determine the information.
  • the semiconductor memory element 1B since the word line WL can be provided independently of the first and fourth transistors T1, T4, the leakage current of the first and fourth transistors T1, T4 is controlled by the word line WL. Can do. According to this, in the semiconductor memory element 1B, the stored information can be more reliably determined. Further, the semiconductor memory element 1B can further suppress the leakage current in the first and fourth transistors T1 and T4 by applying a negative word line technique in which a negative voltage is applied to a non-selected word line. Is possible.
  • the second and third functions as switching elements in each of the gate and the drain of the first transistor T1 that stores information.
  • Transistors T2 and T3 are connected. Therefore, the semiconductor memory element 1 can selectively apply an external electric field to the gate insulating film of the first transistor T1, and therefore, when information is written to the selected semiconductor memory element 1, the non-selected semiconductor memory It is possible to prevent information stored in the element from being rewritten.
  • the semiconductor memory element 1 having the above-described equivalent circuit can be configured with a smaller plane area. According to this, since the semiconductor memory element 1 according to the embodiment of the present disclosure can improve the degree of integration of the memory elements, the memory density of the memory device 10 in which the semiconductor memory elements 1 are integrated can be improved. it can.
  • one piece of information is stored by a combination of polarization states in the first and fourth transistors T1 and T4. According to this, since the semiconductor memory elements 1A and 1B can store information by contrasting the two semiconductor memory elements, an error as a memory element is reduced and the reliability of the stored information is improved. be able to.
  • the semiconductor memory elements 1A and 1B neighboring field effect transistors with small characteristic variations due to processes or the like can be used as the first and fourth transistors T1 and T4. Therefore, in the semiconductor memory elements 1A and 1B, characteristic variations can be further suppressed, and errors as memory elements can be further reduced.
  • an electronic apparatus including a storage device including any one of the semiconductor storage elements according to the first to third embodiments.
  • Examples of such electronic devices include various display devices such as personal computers, liquid crystal display devices, and organic electroluminescence display devices, mobile phones, smartphones, game devices, and IoT (Internet of Things) devices. it can.
  • a third transistor connected to one of the source and drain of the drain of the first transistor; Are arranged in a matrix,
  • Each of the second and third transistors is a semiconductor memory element having a gate connected to a word line and the other of the source and drain connected to a bit line.
  • the first to third transistors are first conductivity type transistors, The semiconductor memory element according to any one of (1) to (3), wherein a channel region of the first transistor is a first conductivity type region having a lower concentration than a source region or a drain region.
  • the gate electrode of the first transistor is provided separately for each semiconductor memory element, The semiconductor memory element according to any one of (1) to (4), wherein gate electrodes of the second and third transistors are provided in common over a plurality of semiconductor memory elements.
  • the bit line includes a first bit line and a second bit line corresponding to the first bit line;
  • the first bit line is connected to the other of the source or the drain of the second transistor, and the second bit line is connected to the other of the source or the drain of the third transistor.
  • the semiconductor memory element according to any one of 5).
  • a shared contact for connecting the first transistor and the second transistor is provided on the gate electrode of the first transistor and one of a source region and a drain region of the second transistor.
  • the semiconductor memory element according to any one of (6).
  • a fourth transistor having a gate insulating film at least partially made of a ferroelectric material; A fifth transistor connected to one of a source and a drain of the fourth transistor; A sixth transistor connected to one of the source and the drain of the fourth transistor; Further comprising Each of the fifth and sixth transistors is connected to the word line at a gate and connected to the bit line at the other of the source or the drain, according to any one of (1) to (7) Semiconductor memory element. (9) The semiconductor memory element according to (8), wherein remanent polarization directions of the gate insulating films of the first transistor and the fourth transistor are opposite to each other.
  • the bit line includes a first bit line and a second bit line corresponding to the first bit line;
  • the first bit line is connected to the other of the source or drain of the second and sixth transistors, and the second bit line is connected to the other of the source or drain of the third and fifth transistors;
  • the first bit line and the second and sixth transistors are connected by a common contact plug, and the second bit line and the third and fifth transistors are connected by a common contact plug.
  • a first transistor and a fourth transistor having a gate insulating film at least partially made of a ferroelectric material;
  • a second transistor connected to the gate of the first transistor on one of the source or drain and connected to the drain of the fourth transistor on the other of the source or drain;
  • a third transistor connected to the gate of the fourth transistor on one side of the source or drain and connected to the drain of the first transistor on the other side of the source or drain;
  • Each of the second and third transistors is a semiconductor memory element having a gate connected to a word line and the other of the source and drain connected to a bit line.
  • the bit line includes a first bit line and a second bit line corresponding to the first bit line; The first bit line is connected to one of the source or drain of the second transistor and the drain of the fourth transistor, and the second bit line is one of the source or drain of the third transistor, and The semiconductor memory element according to any one of (14) to (16), which is connected to a drain of the first transistor.
  • a first transistor having a gate insulating film at least partially made of a ferroelectric material; A second transistor connected to one of the source and the drain of the gate of the first transistor; A third transistor connected to one of the source and drain of the drain of the first transistor; Including semiconductor memory elements arranged in a matrix, Each of the second and third transistors of the semiconductor memory element is connected to a word line at a gate and connected to a bit line at the other of the source or the drain.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】記憶された情報に対する信頼性を向上させた半導体記憶素子、および電子機器を提供する。 【解決手段】少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタと、ソースまたはドレインの一方で前記第１トランジスタのゲートと接続する第２トランジスタと、ソースまたはドレインの一方で前記第１トランジスタのドレインと接続する第３トランジスタと、を備え、マトリクス状に配置されており、前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、半導体記憶素子。

Description

半導体記憶素子、および電子機器
　本開示は、半導体記憶素子、および電子機器に関する。
　近年、ＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　Ｃｈｉｐ）として、アナログ回路、メモリ、および集積回路などを１チップに混載したＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）が製品化されている。
　ＬＳＩに搭載されるメモリには、例えば、主としてＳｔａｔｉｃ　ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が用いられるが、近年、コストおよび消費電力を低減するために、Ｄｙｎａｍｉｃ　ＲＡＭ（ＤＲＡＭ）、Ｍａｇｎｅｔｉｃ　ＲＡＭ（ＭＲＡＭ）、またはＦｅｒｒｏｅｌｅｃｔｒｉｃ　ＲＡＭ（ＦｅＲＡＭ）等の半導体記憶素子を用いることが検討されている。
　ここで、ＦｅＲＡＭとは、外部電界によって分極の方向を制御できる強誘電体の残留分極の方向にて情報を記憶する半導体記憶素子である。ＦｅＲＡＭの構造としては、例えば、強誘電体材料を含むキャパシタを記憶素子として用いる１Ｔｒａｎｓｉｓｔｏｒ－１Ｃａｐａｃｉｔｏｒ（１Ｔ１Ｃ）型構造、および強誘電体材料をゲート絶縁膜に用いた電界効果トランジスタを記憶素子として用いる１Ｔｒａｎｓｉｓｔｏｒ（１Ｔ）型構造などが提案されている。
　ただし、１Ｔ型構造のＦｅＲＡＭでは、複数の記憶素子にてワード線およびビット線を共有しているため、情報を書き込む場合、選択した記憶素子だけでなく、ワード線およびビット線を共有する非選択の記憶素子にも電圧が印加されてしまう。そのため、選択した記憶素子に情報を書き込むことで、非選択の記憶素子に記憶された情報が書き換わってしまう可能性があった。
　例えば、下記の特許文献１には、選択した記憶素子に情報を書き込む際に、選択した記憶素子のワード線およびビット線に印加される電圧と、非選択の記憶素子のワード線およびビット線に印加される電圧とをそれぞれ制御することが開示されている。
　具体的には、特許文献１には、情報を書き込む際に、選択した記憶素子のワード線およびビット線にＶｃｃの電圧を印加し、非選択の記憶素子のワード線およびビット線には２／３Ｖｃｃまたは１／３Ｖｃｃの電圧を印加することが開示されている。特許文献１に開示された技術によれば、選択した記憶素子のゲート絶縁膜のみに、分極方向を反転可能な閾値以上の電圧を印加しつつ、非選択の記憶素子のゲート絶縁膜に印加される電圧を閾値未満に抑制することができる。
国際公開第１９９９／０２６２５２号
　しかし、特許文献１に開示された書き込み方法では、非選択の半導体記憶素子のゲート絶縁膜には、分極方向を反転可能な閾値未満ではあるが、電圧が印加されてしまう。そのため、特許文献１に開示された技術では、選択した記憶素子に情報を書き込む際に、非選択の記憶素子にて記憶された情報が書き換わってしまうこと（Ｗｒｉｔｅ　Ｄｉｓｔｕｒｂともいう）を十分に抑制することは困難であった。また、情報が書き換わらない場合でも、繰り返し電圧が印加されることで、強誘電体材料からなるゲート絶縁膜が劣化し、記憶された情報の信頼性が低下してしまう可能性があった。
　そこで、本開示では、記憶された情報に対する信頼性を向上させることが可能な、新規かつ改良された半導体記憶素子、および該半導体記憶素子を備える電子機器を提案する。
　本開示によれば、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタと、ソースまたはドレインの一方で前記第１トランジスタのゲートと接続する第２トランジスタと、ソースまたはドレインの一方で前記第１トランジスタのドレインと接続する第３トランジスタと、を備え、マトリクス状に配置されており、前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、半導体記憶素子が提供される。
　また、本開示によれば、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタおよび第４トランジスタと、ソースまたはドレインの一方で前記第１トランジスタのゲートと接続し、ソースまたはドレインの他方で前記第４トランジスタのドレインと接続する第２トランジスタと、ソースまたはドレインの一方で前記第４トランジスタのゲートと接続し、ソースまたはドレインの他方で前記第１トランジスタのドレインと接続する第３トランジスタと、を備え、マトリクス状に配置されており、前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、半導体記憶素子が提供される。
　また、本開示によれば、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタと、ソースまたはドレインの一方で前記第１トランジスタのゲートと接続する第２トランジスタと、ソースまたはドレインの一方で前記第１トランジスタのドレインと接続する第３トランジスタと、を備え、マトリクス状に配置された半導体記憶素子を含み、前記半導体記憶素子の前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、電子機器が提供される。
　本開示によれば、情報を記憶する電界効果トランジスタのゲートおよびドレインの各々に、スイッチング素子として機能する電界効果トランジスタを接続することで、情報を記憶する電界効果トランジスタに選択的に外部電界を印加することができる。これにより、選択した半導体記憶素子への情報の書き込みの際に、非選択の半導体記憶素子に電圧が印加され、記憶された情報が書き換わってしまうことを防止することができる。
　以上説明したように本開示によれば、記憶された情報に対する信頼性が向上した半導体記憶素子、および該半導体記憶素子を備える電子機器を提供することが可能である。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の第１の実施形態に係る半導体記憶素子の等価回路を示した回路図である。 同実施形態に係る半導体記憶素子の平面構造を概略的に示した説明図である。 同実施形態に係る半導体記憶素子の平面構造、および断面構造を示す説明図である。 同実施形態に係る半導体記憶素子の一工程を説明する断面図である。 同実施形態に係る半導体記憶素子の一工程を説明する断面図である。 同実施形態に係る半導体記憶素子の一工程を説明する断面図である。 同実施形態に係る半導体記憶素子の一工程を説明する断面図である。 同実施形態に係る半導体記憶素子の一工程を説明する断面図である。 同実施形態に係る半導体記憶素子の一工程を説明する断面図である。 同実施形態に係る半導体記憶素子の一工程を説明する断面図である。 同実施形態に係る半導体記憶素子の一工程を説明する断面図である。 本開示の第２の実施形態に係る半導体記憶素子の等価回路を示した回路図である。 同実施形態に係る半導体記憶素子の平面構造を概略的に示した説明図である。 本開示の第３の実施形態に係る半導体記憶素子の等価回路を示した回路図である。 同実施形態に係る半導体記憶素子の平面構造を概略的に示した説明図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．第１の実施形態
　　１．１．半導体記憶素子の概要
　　１．２．半導体記憶素子の動作
　　１．３．半導体記憶素子の構造
　　１．４．半導体記憶素子の製造方法
　２．第２の実施形態
　　２．１．半導体記憶素子の概要
　　２．２．半導体記憶素子の動作
　３．第３の実施形態
　　３．１．半導体記憶素子の概要
　　３．２．半導体記憶素子の動作
　４．まとめ
　＜１．第１の実施形態＞
　［１．１．半導体記憶素子の概要］
　まず、図１および図２を参照して、本開示の第１の実施形態に係る半導体記憶素子の概要について説明する。図１は、本実施形態に係る半導体記憶素子１の等価回路を示した回路図である。
　なお、本明細書において、「ゲート」とは、電界効果トランジスタのゲート電極を表す。また、「ドレイン」とは、電界効果トランジスタのドレイン電極またはドレイン領域を表し、「ソース」とは、電界効果トランジスタのソース電極またはソース領域を表す。また、「第１導電型」とは、「ｐ型」または「ｎ型」のいずれか一方を表し、「第２導電型」とは、「第１導電型」と異なる「ｐ型」または「ｎ型」のいずれか他方を表す。
　図１に示すように、本実施形態に係る半導体記憶素子１は、第１トランジスタＴ１と、第１トランジスタＴ１のゲートと接続する第２トランジスタＴ２と、第１トランジスタＴ１のドレインと接続する第３トランジスタＴ３とを備える。なお、第１トランジスタＴ１のソースは、半導体記憶素子１の外部のトランジスタＶＬを介して、電源Ｖｓと接続している。
　第１トランジスタＴ１は、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する電界効果トランジスタであり、ゲート絶縁膜の残留分極の向きにて情報を記憶する。すなわち、本実施形態に係る半導体記憶素子１は、第１トランジスタＴ１を記憶素子として用いる１Ｔ型構造のＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）である。
　第２トランジスタＴ２は、ソースまたはドレインの一方で第１トランジスタのゲートと接続し、ソースまたはドレインの他方で第１ビット線ＢＬ１と接続する電界効果トランジスタである。また、第２トランジスタＴ２のゲートは、ワード線ＷＬと接続しており、ワード線ＷＬからの印加電圧によってチャネルのオンオフが制御される。
　第３トランジスタＴ３は、ソースまたはドレインの一方で第１トランジスタのドレインと接続し、ソースまたはドレインの他方で第２ビット線ＢＬ２と接続する電界効果トランジスタである。また、第３トランジスタＴ３のゲートは、ワード線ＷＬと接続しており、ワード線ＷＬからの印加電圧によってチャネルのオンオフが制御される。
　したがって、情報を書き込む場合、半導体記憶素子１では、まず、ワード線ＷＬから電圧を印加して、第２および第３トランジスタＴ２、Ｔ３のチャネルをオンにする。次に、第１および第２ビット線ＢＬ１、ＢＬ２に所定の電圧を印加することで、第１トランジスタＴ１のゲート絶縁膜に電界を印加する。これにより、外部電界によって第１トランジスタＴ１のゲート絶縁膜の残留分極の向きを制御することで、半導体記憶素子１に情報を書き込むことができる。
　このとき、選択されたワード線ＷＬに接続する他の半導体記憶素子１では、第１および第２ビット線ＢＬ１、ＢＬ２に電圧が印加されないため、第１トランジスタＴ１のゲート絶縁膜には、電界が印加されない。また、選択された第１および第２ビット線ＢＬ１、ＢＬ２に接続する他の半導体記憶素子１では、第１および第２ビット線ＢＬ１、ＢＬ２に電圧が印加されるものの、第２および第３トランジスタＴ２、Ｔ３のチャネルがオフであるため、第１トランジスタＴ１のゲート絶縁膜には、電界が印加されない。
　一方、情報を読み出す場合、半導体記憶素子１では、まず、ワード線ＷＬに電圧を印加して、第２および第３トランジスタＴ２、Ｔ３のチャネルをオンにし、かつ第１ビット線ＢＬ１に電圧を印加することで、第１トランジスタＴ１のチャネルをオンにする。次に、トランジスタＶＬのチャネルをオンにした上で、第２ビット線ＢＬ２に電圧を印加することで、第１トランジスタＴ１のドレインからソースに電流を流す。第１トランジスタＴ１では、ゲート絶縁膜の残留分極の向きによって、しきい値電圧Ｖｔが変化するため、第１トランジスタＴ１に流れる電流を計測することで、半導体記憶素子１から情報を読み出すことができる。
　このとき、選択されたワード線ＷＬに接続する他の半導体記憶素子１では、第１および第２ビット線ＢＬ１、ＢＬ２に電圧が印加されないため、第１トランジスタＴ１に電界が印加されない。また、選択された第１および第２ビット線ＢＬ１、ＢＬ２に接続する他の半導体記憶素子１では、第１および第２ビット線ＢＬ１、ＢＬ２に電圧が印加されるものの、第２および第３トランジスタＴ２、Ｔ３のチャネルがオフであるため、第１トランジスタＴ１には、電界が印加されない。
　したがって、半導体記憶素子１では、選択した半導体記憶素子に情報を書き込む場合、および読み出す場合のいずれでも、非選択の半導体記憶素子のゲート絶縁膜に外部電界が印加されない。したがって、半導体記憶素子１では、非選択の半導体記憶素子に外部電界が印加されることで、記憶された情報が書き換わってしまうことを防止することができる。また、半導体記憶素子１では、情報を書き込む場合、および情報を読み出す場合にのみ、ゲート絶縁膜に電界が印加されるため、ゲート絶縁膜を構成する強誘電体膜が劣化することを抑制することができる。
　続いて、図２を参照して、図１で示した等価回路を有する半導体記憶素子１の概略構造について説明する。図２は、本実施形態に係る半導体記憶素子１の平面構造を概略的に示した説明図である。
　図２に示すように、半導体記憶素子１は、アレイ状に多数配置された電界効果トランジスタにて構成される。具体的には、半導体記憶素子１は、図２の点線で区切られた領域に設けられ、第１～第３トランジスタＴ１～Ｔ３は、それぞれ破線で区切られた領域に設けられる。
　第１トランジスタＴ１は、第２導電型にドーピングされた活性化領域１３の上にゲート電極１１０が設けられることで形成される。また、ゲート電極１１０を挟んだ活性化領域１３の各々は、第１導電型にドーピングされており、第１トランジスタＴ１のドレイン領域およびソース領域を形成する。
　第１トランジスタＴ１のソース領域は、コンタクトプラグ１２０を介して外部のトランジスタＶＬ（図示せず）および電源Ｖｓ（図示せず）と接続する。第１トランジスタＴ１のドレイン領域は、延伸して設けられた活性化領域１３にて第３トランジスタＴ３のソースまたはドレイン領域の一方と接続する。さらに、第１トランジスタＴ１のゲート電極は、絶縁性の素子分離領域を越えて活性化領域１２まで延伸されており、共有コンタクト１４０にて第２トランジスタＴ２のソースまたはドレイン領域の一方と接続する。
　なお、第１トランジスタＴ１のゲート電極１１０は、半導体記憶素子ごとに分離されて設けられ、他の半導体記憶素子のゲート電極と接続されない。これによれば、第１トランジスタＴ１は、半導体記憶素子ごとにゲート電極１１０に電圧を印加することが可能であるため、ゲート絶縁膜に記憶された情報の書き換え、または読み出しの際に、他の半導体記憶素子への影響を抑制することができる。
　第２トランジスタＴ２は、第２導電型にドーピングされた活性化領域１２の上にゲート電極３１０が設けられることで形成される。また、ゲート電極３１０を挟んだ活性化領域１２の各々は、第１導電型にドーピングされており、第２トランジスタＴ２のドレイン領域およびソース領域を形成する。
　第２トランジスタＴ２のソースまたはドレイン領域の一方は、上述したように、共有コンタクト１４０にて第１トランジスタＴ１のゲート電極１１０と接続する。一方、第２トランジスタＴ２のソースまたはドレイン領域の他方は、コンタクトプラグ２３０を介して第１ビット線ＢＬ１と接続する。また、第２トランジスタＴ２のゲート電極３１０は、絶縁性の素子分離領域を越えて活性化領域１３まで延伸されており、第３トランジスタＴ３のゲート電極を兼ねている。ゲート電極３１０は、素子分離領域を越えてさらに他の半導体記憶素子まで延伸されており、ワード線ＷＬとして機能する。
　第３トランジスタＴ３は、第２導電型にドーピングされた活性化領域１３の上にゲート電極３１０が設けられることで形成される。また、ゲート電極３１０を挟んだ活性化領域１３の各々は、第１導電型にドーピングされており、第３トランジスタＴ３のドレイン領域およびソース領域を形成する。
　第３トランジスタＴ３のソースまたはドレイン領域の一方は、上述したように、延伸して設けられた活性化領域１３にて第１トランジスタＴ３のソース領域と接続する。一方、第３トランジスタＴ３のソースまたはドレイン領域の他方は、コンタクトプラグ３３０を介して第２ビット線ＢＬ２と接続する。
　上記のような第１～第３トランジスタＴ１～Ｔ３を備える半導体記憶素子１は、例えば、半導体基板の上にマトリクス状に多数配置されることで、各種のまとまりのある情報を記憶する記憶装置１０として機能する。
　［１．２．半導体記憶素子の動作］
　続いて、図１および図２にて説明した半導体記憶素子１の書き込みまたは読み出し動作について説明する。以下の表１は、半導体記憶素子１の書き込みまたは読み出し動作において、それぞれの配線に印加される電圧の一例を示した表である。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、半導体記憶素子１に「１」の情報を書き込む場合、例えば、選択した半導体記憶素子１に接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬ１に３．０Ｖを印加し、第２ビット線ＢＬ２に０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに０Ｖを印加することで、トランジスタＶＬのチャネルをオフとする。
　このとき、第１ビット線ＢＬ１の電位は、チャネルがオンになった第２トランジスタＴ２を介して、第１トランジスタＴ１のゲートに伝達される。また、第２ビット線ＢＬ２の電位は、チャネルがオンになった第３トランジスタＴ３を介して、第１トランジスタＴ１のドレインに伝達される。これにより、第１トランジスタＴ１のゲート絶縁膜には、ゲート側が高電位な外部電界が印加されるため、ゲート絶縁膜の分極状態が制御され、半導体記憶素子１に、例えば「１」の情報が書き込まれる。
　一方、半導体記憶素子１に「０」の情報を書き込む場合、表１に示すように、選択した半導体記憶素子１に接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬ１に０Ｖを印加し、第２ビット線ＢＬ２に３．０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに０Ｖを印加することで、トランジスタＶＬのチャネルをオフとする。
　このとき、第１トランジスタＴ１のゲートには、第２トランジスタＴ２を介して、第１ビット線ＢＬ１の電位が伝達され、第１トランジスタＴ１のドレインには、第３トランジスタＴ３を介して、第２ビット線ＢＬ２の電位が伝達される。これにより、第１トランジスタＴ１のゲート絶縁膜に、ソースおよびドレイン側が高電位な外部電界が印加されるため、ゲート絶縁膜の分極状態が制御され、半導体記憶素子１に、例えば「０」の情報が書き込まれる。
　また、半導体記憶素子１から情報を読み出す場合、表１に示すように、選択した半導体記憶素子１に接続するワード線ＷＬに１．５Ｖを印加し、第１ビット線ＢＬ１に１．０Ｖを印加し、第２ビット線ＢＬ２に１．０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに１．０Ｖを印加することで、トランジスタＶＬのチャネルをオンとする。
　このとき、第１トランジスタＴ１では、第２トランジスタＴ２を介して第１ビット線ＢＬ１の電位がゲートに伝達されるため、第１トランジスタＴ１のチャネルはオンになる。第１トランジスタＴ１では、ゲート絶縁膜の残留分極の向きによってしきい値電圧Ｖｔが変化し、例えば、上記で「１」の情報が記憶されている場合、Ｖｔは低くなり、上記で「０」の情報が記憶されている場合、Ｖｔは高くなる。これによれば、第１トランジスタＴ１のゲート絶縁膜の残留分極の向きによって、第２ビット線ＢＬ２から電源Ｖｓ（例えば、グランドＧＮＤ、０Ｖ）に流れる電流量が変化するため、これによって第１トランジスタＴ１に記憶された情報が「１」または「０」のいずれであるかを判定することができる。
　本実施形態に係る半導体記憶素子１では、情報を記憶する第１トランジスタＴ１のゲートおよびドレインに、スイッチング素子として機能する第２および第３トランジスタＴ２、Ｔ３が接続されている。したがって、半導体記憶素子１は、第１トランジスタＴ１のゲート絶縁膜に選択的に外部電界を印加することができる。これにより、本実施形態に係る半導体記憶素子１では、選択した半導体記憶素子１への情報の書き込み、および読み出しの際に、非選択の半導体記憶素子に記憶された情報がかく乱されること（ｄｉｓｔｕｒｂともいう）を防止することができる。
　また、情報の読み出しの際に、第２ビット線ＢＬ２に沿って生じる第１トランジスタＴ１のリーク電流が、第２ビット線ＢＬ２から電源Ｖｓに流れる電流よりも大きい場合、記憶された情報の判定が困難になることがあった。本実施形態に係る半導体記憶素子１では、ワード線ＷＬを第１トランジスタＴ１と独立して設けることができるため、ワード線ＷＬにて第１トランジスタＴ１のリーク電流を制御することができる。これによれば、半導体記憶素子１は、記憶された情報の判定をより確実に行うことができる。さらに、半導体記憶素子１は、非選択のワード線に対して負の電圧を印加するネガティブワード線技術を適用することで、第１トランジスタＴ１におけるリーク電流をより抑制することも可能である。
　［１．３．半導体記憶素子の構造］
　続いて、図３を参照して、本実施形態に係る半導体記憶素子１の具体的な構造について説明する。図３は、本実施形態に係る半導体記憶素子１の平面構造、および断面構造を示す説明図である。なお、図３における断面図は、それぞれ半導体記憶素子１をＡＡ線、またはＢＢ線で切断した断面を示す。
　図３に示すように、半導体基板１１には、互いに平行な帯状にて活性化領域１２、１３が設けられ、活性化領域１２、１３の上にゲート電極１１０および３１０が設けられることで第１～第３トランジスタＴ１～Ｔ３が形成される。また、第１～第３トランジスタのゲート、ソース、およびドレインの各々がコンタクトプラグ１２０、２３０、３３０を介して各種配線と接続されることで、図１で示した等価回路を有する半導体記憶素子１が構成される。さらに半導体記憶素子１が半導体基板１１上にアレイ状に多数集積されることで、記憶装置１０が構成される。
　以下では、断面図に記載された第１トランジスタＴ１および第３トランジスタＴ３を中心に説明する。なお、明言しない限り、第２トランジスタＴ２の構成は、第３トランジスタの構成と同様である。
　半導体基板１１は、半導体記憶素子１および記憶装置１０が形成される支持基板である。半導体基板１１は、各種半導体からなる基板を用いてもよく、例えば、多結晶、単結晶またはアモルファスのシリコン（Ｓｉ）からなる基板を用いてもよい。また、半導体基板１１は、シリコン基板の中にＳｉＯ２などの絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板であってもよい。
　活性化領域１２、１３は、第２導電型の領域であり、素子分離領域１１Ｂによって互いに離隔されて帯状に設けられる。例えば、活性化領域１２、１３は、半導体基板１１に第２導電型の不純物（例えば、ホウ素（Ｂ）などのｐ型不純物）を導入することで形成されてもよい。なお、活性化領域１２は、第１および第３トランジスタＴ１、Ｔ３のチャネル領域として機能し、活性化領域１３は、第２トランジスタＴ２のチャネル領域として機能する。
　素子分離領域１１Ｂは、絶縁性の領域であり、活性化領域１２、１３を互いに電気的に離隔することで、活性化領域１２、１３の上の電界効果トランジスタの各々を電気的に離隔する。具体的には、素子分離領域１１Ｂは、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。例えば、素子分離領域１１Ｂは、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法を用いて、所望の領域の半導体基板１１の一部をエッチング等で除去した後、エッチングによる開口を酸化シリコン（ＳｉＯｘ）で埋め込むことで形成されてもよい。また、素子分離領域１１Ｂは、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法を用いて、所定の領域の半導体基板１１を熱酸化し、酸化物に変換することで形成されてもよい。
　第１ゲート絶縁膜１１１は、第１トランジスタＴ１のゲート絶縁膜である。第１トランジスタＴ１は、情報を記憶する記憶素子として機能するため、第１ゲート絶縁膜１１１の少なくとも一部は、自発的に分極し、分極の方向を外部電界にて制御可能な強誘電体材料にて形成される。例えば、第１ゲート絶縁膜１１１は、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）、またはタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）などのペレブスカイト構造の強誘電体材料にて形成されてもよい。また、第１ゲート絶縁膜１１１は、ＨｆＯｘ、ＺｒＯｘまたはＨｆＺｒＯｘなどの高誘電体材料で形成された膜を熱処理等によって変質させた強誘電体膜であってもよく、上記の高誘電体材料で形成された膜にランタン（Ｌａ）、シリコン（Ｓｉ）、またはガドリニウム（Ｇｄ）などの原子をドープすることで形成された強誘電体膜であってもよい。また、第１ゲート絶縁膜１１１は、複数層で形成されてもよい。例えば、第１ゲート絶縁膜１１１は、強誘電体材料からなる膜と、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの絶縁膜との積層膜で構成されてもよい。
　ゲート電極１１０は、第１トランジスタＴ１のゲート電極であり、第１ゲート絶縁膜１１１の上に半導体記憶素子１ごとに分離して設けられる。また、ゲート電極１１０は、素子分離領域１１Ｂを越えて活性化領域１２まで延伸されており、共有コンタクト１４０を介して第２トランジスタＴ２のソースまたはドレインのいずれか一方（すなわち、活性化領域１２）と接続する。ゲート電極１１０は、半導体記憶素子１ごとに分離して設けられ、選択した半導体記憶素子１のゲート電極に印加した電圧が他の半導体記憶素子１に影響することを防止することができる。
　例えば、ゲート電極１１０は、ポリシリコン等にて形成されてもよく、ポリシリコンよりも抵抗値が低い金属にて形成されてもよい。また、ゲート電極１１０は、金属層と、ポリシリコンからなる層との複数層の積層構造にて形成されてもよい。例えば、ゲート電極１１０は、第１ゲート絶縁膜１１１の上に設けられたＴｉＮまたはＴａＮからなる金属層と、ポリシリコンからなる層との積層構造にて形成されてもよい。このような積層構造によれば、ゲート電極１１０は、印加された電圧によって、ポリシリコンからなる層に空乏層が形成されてしまうことを防止することができる。
　第３ゲート絶縁膜３１１は、第３トランジスタＴ３のゲート絶縁膜である。第３トランジスタＴ３は、第１トランジスタＴ１への電圧印加を制御するスイッチング素子として機能するため、第３ゲート絶縁膜３１１は、電界効果トランジスタのゲート絶縁膜として一般的な絶縁性材料で形成される。例えば、第３ゲート絶縁膜３１１は、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよく、酸化シリコン等よりも誘電率が高い酸化ハフニウム等により形成されてもよい。
　ただし、第３ゲート絶縁膜３１１は、第１ゲート絶縁膜１１１と同様に強誘電体材料にて形成されてもよいことは言うまでもない。このような場合、第３ゲート絶縁膜３１１と、第１ゲート絶縁膜１１１とを同時に形成することができるため、半導体記憶素子１の製造工程を簡略化することができる。
　ゲート電極３１０は、第３トランジスタＴ３のゲート電極であり、第３ゲート絶縁膜３１１の上に複数の半導体記憶素子１に亘って延伸される。また、ゲート電極３１０は、素子分離領域１１Ｂを越えて活性化領域１２まで延伸されており、第２トランジスタＴ２のゲート電極としても機能する。なお、ゲート電極３１０は、ゲート電極１１０と同様の材料で形成されてもよい。ゲート電極３１０は、複数の半導体記憶素子１に亘って延伸されることにより、ワード線ＷＬとして機能するため、別途ワード線を設ける工程を省略し、かつ半導体記憶素子１の平面面積をより小さくすることができる。
　第１ソース領域１２１は、第１導電型の領域であり、第１トランジスタＴ１のソース領域として機能する。第１ソース領域１２１は、ゲート電極１１０を挟んでゲート電極３１０が設けられた側と対向する側の活性化領域１３に設けられ、コンタクトプラグ１２０を介して、外部のトランジスタＶＬ（図示せず）および電源Ｖｓ（図示せず）と接続する。例えば、第１ソース領域１２１は、活性化領域１３の所定の領域に第１導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成されてもよい。
　第１ドレイン領域１３１は、第１導電型の領域であり、第１トランジスタＴ１のドレイン領域、ならびに第３トランジスタＴ３のソースまたはドレイン領域のいずれか一方として機能する。第１ドレイン領域１３１は、ゲート電極１１０と、ゲート電極３１０との間の活性化領域１３に設けられ、第１トランジスタＴ１のドレインと、第３トランジスタＴ３のソースまたはドレインのいずれか一方とを接続する。例えば、第１ドレイン領域１３１は、活性化領域１３の所定の領域に第１導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成されてもよい。
　第３ソース／ドレイン領域３３１は、第１導電型の領域であり、第３トランジスタＴ３のソースまたはドレイン領域として機能する。第３ソース／ドレイン領域３３１は、ゲート電極３１０を挟んでゲート電極１１０が設けられた側と対向する側の活性化領域１３に設けられ、コンタクトプラグ３３０を介して、第２ビット線ＢＬ２（図示せず）と接続する。例えば、第１ソース領域１２１は、活性化領域１３の所定の領域に第１導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成されてもよい。
　第２ソース／ドレイン領域２２１は、第１導電型の領域であり、第２トランジスタＴ２のソースまたはドレイン領域として機能する。第２ソース／ドレイン領域２２１は、ゲート電極３１０に対してゲート電極１１０が設けられた側と同じ側の活性化領域１２に設けられ、共有コンタクト１４０を介して、ゲート電極１１０と接続する。例えば、第１ソース領域１２１は、活性化領域１３の所定の領域に第１導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成されてもよい。
　ここで、第１トランジスタＴ１のチャネル領域（すなわち、第１ゲート絶縁膜１１１の下の活性化領域１３）は、上記では、第２導電型の領域であるとして説明したが、第１ソース領域１２１および第１ドレイン領域１３１よりも低濃度の第１導電型の領域としてもよい。このような場合、第２および第３トランジスタＴ２、Ｔ３に対して、第１トランジスタＴ１のしきい値電圧を個別に制御することが可能となる。
　コンタクト領域１１０Ｓ、１２１Ｓ、１３１Ｓ、３３１Ｓ、２２１Ｓは、それぞれゲート電極１１０、第１ソース領域１２１、第１ドレイン領域１３１、第３ソース／ドレイン領域３３１、第２ソース／ドレイン領域２２１の表面に設けられることで、それぞれの接触抵抗を低減する。具体的には、コンタクト領域１１０Ｓ、１２１Ｓ、１３１Ｓ、３３１Ｓ、２２１Ｓは、半導体基板１１、ゲート電極１１０または３１０を構成する半導体または金属と、Ｎｉなどの高融点金属との合金にて形成されてもよい。例えば、コンタクト領域１１０Ｓ、１２１Ｓ、１３１Ｓ、３３１Ｓ、２２１Ｓは、ＮｉＳｉなどの高融点金属シリサイドにて形成されてもよい。
　サイドウォール絶縁膜１１３、３１３は、ゲート電極１１０および３１０の側面に設けられる絶縁膜の側壁である。具体的には、サイドウォール絶縁膜１１３、３１３は、ゲート電極１１０および３１０を含む領域に絶縁膜を成膜した後、垂直異方性を有するエッチングを行うことで形成することができる。例えば、サイドウォール絶縁膜１１３、３１３は、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で単層または複数層にて形成されてもよい。
　サイドウォール絶縁膜１１３、３１３は、半導体基板１１へ不純物を導入する際に、入射する不純物を遮蔽する。したがって、サイドウォール絶縁膜１１３、３１３は、不純物が導入された第１ソース領域１２１、第１ドレイン領域１３１、および第３ソース／ドレイン領域３３１と、ゲート電極１１０および３１０との位置関係を自己整合的に制御することができる。また、サイドウォール絶縁膜１１３、３１３を用いることにより、各トランジスタのソースおよびドレイン領域と、ゲート電極との間に、ソースおよびドレイン領域と同じ導電型であり、かつより低濃度のＬＤＤ（Ｌｉｇｈｔｌｙ－Ｄｏｐｅｄ　Ｄｒａｉｎ）領域を形成することも可能である。
　平坦化膜２０は、ゲート電極１１０および３１０の上に半導体基板１１の全面に亘って設けられる絶縁層である。平坦化膜２０は、第１～第３トランジスタＴ１～Ｔ３を埋め込み、平坦化膜２０の上に設けられる各種配線と、第１～第３トランジスタＴ１～Ｔ３とを電気的に絶縁する。例えば、平坦化膜２０は、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。
　なお、図３では図示しないが、ゲート電極１１０および３１０と、平坦化膜２０との間には、半導体基板１１の全面に亘って、絶縁性材料を含むライナー層が設けられていてもよい。ライナー層は、コンタクトプラグ１２０、３３０および共有コンタクト１４０を形成する際に、平坦化膜２０との間で高いエッチング選択比を提供することで、エッチングが過剰に進行してしまうことを防止する。ライナー層は、例えば、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。
　また、ライナー層は、第１ゲート絶縁膜１１１および第３ゲート絶縁膜３１１に対して圧縮応力または引張応力を付与する層として形成されてもよい。このような場合、ライナー層は、ピエゾ効果によって、第１ゲート絶縁膜１１１の分極特性を向上させたり、第３ゲート絶縁膜３１１のキャリア移動度を向上させたりすることができる。
　コンタクトプラグ１２０、３３０、２３０は、平坦化膜２０を貫通して設けられる。コンタクトプラグ１２０は、第１ソース領域１２１と接続することで、第１トランジスタＴ１のソースと外部のトランジスタＶＬ（図示せず）および電源Ｖｓ（図示せず）とを電気的に接続する。また、コンタクトプラグ３３０は、第３ソース／ドレイン領域３３１と接続することで、第３トランジスタＴ３のソースまたはドレインの他方と第２ビット線ＢＬ２（図示せず）とを電気的に接続する。さらに、コンタクトプラグ２３０は、第２トランジスタＴ２のソースまたはドレインの他方と第１ビット線ＢＬ１（図示せず）とを電気的に接続する。
　共有コンタクト１４０は、平坦化膜２０を貫通して、ゲート電極１１０および第２ソース／ドレイン領域２２１の上に跨って設けられ、ゲート電極１１０と、第２ソース／ドレイン領域２２１とを電気的に接続する。これによれば、別途配線を設けずにゲート電極１１０と、第２ソース／ドレイン領域２２１とを電気的に接続することができるため、半導体記憶素子１の平面面積をより小さくすることができる。
　なお、上記のコンタクトプラグ１２０、３３０、２３０、および共有コンタクト１４０は、チタン（Ｔｉ）もしくはタングステン（Ｗ）などの低抵抗の金属、または窒化チタン（ＴｉＮ）などの金属化合物で形成されてもよい。また、コンタクトプラグ１２０、３３０、２３０、および共有コンタクト１４０は、複数層の積層構造にて形成されてもよい。具体的には、コンタクトプラグ１２０、３３０、２３０、および共有コンタクト１４０は、ＴｉまたはＴｉＮと、Ｗとの積層構造にて形成されてもよい。
　配線層３１は、活性化領域１２、１３が延伸する方向と直交する方向に延伸して、平坦化膜２０の上に設けられる。配線層３１は、コンタクトプラグ１２０と外部のトランジスタＶＬ（図示せず）および電源Ｖｓ（図示せず）とを電気的に接続する。すなわち、配線層３１は、半導体記憶素子１の各々の第１トランジスタＴ１のソースと、外部のトランジスタＶＬおよび電源Ｖｓとを接続する。配線層３１は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属材料で形成されてもよい。
　層間絶縁膜３０は、配線層３１等の各種配線を埋め込み、平坦化膜２０の上に半導体基板１１の全面に亘って設けられる。層間絶縁膜３０は、例えば、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。
　コンタクト４１は、層間絶縁膜４０を貫通して設けられ、層間絶縁膜３０の中に設けられた配線と、層間絶縁膜５０の中に設けられた配線とを電気的に接続する。コンタクト４１は、コンタクトプラグ１２０、３３０と同様に、チタン（Ｔｉ）もしくはタングステン（Ｗ）などの低抵抗の金属、または窒化チタン（ＴｉＮ）などの金属化合物で形成されてもよい。また、コンタクト４１は、複数層の積層構造にて形成されてもよい。具体的には、コンタクト４１は、ＴｉまたはＴｉＮと、Ｗとの積層構造にて形成されてもよく、後述する配線層５１、５２と同時にＣｕのデュアルダマシン構造にて形成されてもよい。
　層間絶縁膜４０は、層間絶縁膜３０の上に半導体基板１１の全面に亘って設けられる。層間絶縁膜４０は、例えば、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。
　配線層５１、５２は、活性化領域１２、１３が延伸する方向と平行な方向に延伸して、層間絶縁膜４０の上に設けられる。また、配線層５１は、コンタクトプラグ２３０と電気的に接続し、配線層５２は、コンタクトプラグ３３０と電気的に接続する。すなわち、配線層５１は、半導体記憶素子１の各々の第２トランジスタＴ２のソースまたはドレインのいずれか他方と電気的に接続する第１ビット線ＢＬ１として機能し、配線層５２は、半導体記憶素子１の各々の第３トランジスタＴ３のソースまたはドレインのいずれか他方と電気的に接続する第２ビット線ＢＬ２として機能する。配線層５１、５２は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属材料で形成されてもよい。
　層間絶縁膜５０は、配線層５１、５２等の各種配線を埋め込み、層間絶縁膜４０の上に半導体基板１１の全面に亘って設けられる。層間絶縁膜５０は、例えば、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。
　上記の構造によれば、非選択の記憶素子への電圧の印加を防止し、選択された記憶素子にのみ電圧を印加することが可能な半導体記憶素子１をより小さい平面面積にて構成することができる。これによれば、半導体記憶素子１の集積度を向上させることができるため、半導体記憶素子１を集積した記憶装置１０の記憶密度を向上させることが可能である。
　［１．４．半導体記憶素子の製造方法］
　続いて、図４～図１１を参照して、本実施形態に係る半導体記憶素子１の製造方法について説明する。図４～図１１は、本実施形態に係る半導体記憶素子１の各製造工程を説明する断面図である。
　まず、図４に示すように、半導体基板１１に活性化領域１２、１３と、素子分離領域１１Ｂとを形成する。
　具体的には、Ｓｉからなる半導体基板１１上に、ドライ酸化等によってＳｉＯ２膜を形成し、さらに減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等によってＳｉ３Ｎ４膜を形成する。続いて、Ｓｉ３Ｎ４膜の上に、活性化領域１２、１３を形成する領域を保護するようにパターニングされたレジスト層を形成し、ＳｉＯ２膜、Ｓｉ３Ｎ４膜および半導体基板１１を３５０ｎｍ～４００ｎｍの深さでエッチングする。
　次に、膜厚６５０ｎｍ～７００ｎｍにてＳｉＯ２を成膜することで、エッチングによって形成された開口を埋め込み、素子分離領域１１Ｂを形成する。ＳｉＯ２の成膜には、例えば、高密度プラズマＣＶＤ法を用いることができる。この方法によれば、段差被覆性が良好であり、かつ緻密なＳｉＯ２膜を形成することができる。
　続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈ）法等を用いて、過剰に成膜されたＳｉＯ２膜を除去することで、半導体基板１１の表面を平坦化する。ＣＭＰによるＳｉＯ２膜の除去は、例えば、Ｓｉ３Ｎ４膜が露出するまで行われてもよい。
　さらに、熱リン酸等を用いてＳｉ３Ｎ４膜を除去する。なお、素子分離領域１１ＢのＳｉＯ２膜をより緻密な膜とするため、または活性化領域１２、１３の角を丸めるために、Ｓｉ３Ｎ４膜の除去の前に、半導体基板１１をＮ２、Ｏ２またはＨ２／Ｏ２環境下でアニーリングしてもよい。
　次に、半導体基板１１の活性化領域１２、１３に相当する領域を１０ｎｍ程度酸化した後、第２導電型の不純物（例えば、ホウ素など）をイオン注入することで、第２導電型の活性化領域１２、１３を形成する。
　次に、図５に示すように、第１ゲート絶縁膜１１１および第３ゲート絶縁膜３１１を成膜した後、第１ゲート絶縁膜１１１および第３ゲート絶縁膜３１１の上に、それぞれゲート電極１１０および３１０を形成する。
　具体的には、まず、半導体基板１１の表面を覆うＳｉＯ２膜をフッ化水素酸溶液等で剥離する。その後、ＲＴＯ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ｏｘｉｄｉｚａｔｉｏｎ）処理、酸素プラズマ処理、または過酸化水素含有薬液による処理などを用いて、半導体基板１１の上に第１ゲート絶縁膜１１１および第３ゲート絶縁膜３１１の下地となるＳｉＯ２膜を膜厚０．５ｎｍ～１．５ｎｍにて形成する。続いて、ＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて高誘電体である酸化ハフニウム（ＨｆＯｘ）を成膜する。これにより、第１ゲート絶縁膜１１１および第３ゲート絶縁膜３１１が形成される。
　なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）、酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などを用いることも可能である。また、これらの高誘電体に対して、ランタン（Ｌａ）、シリコン（Ｓｉ）、またはガドリニウム（Ｇｄ）等をドープすることで強誘電体膜に変換し、第１ゲート絶縁膜１１１および第３ゲート絶縁膜３１１を形成してもよい。
　次に、スパッタ法、ＣＶＤ法またはＡＬＤ法等を用いて、ＴｉＮを膜厚５ｎｍ～２０ｎｍにて形成した後、ＳｉＨ４ガスによる減圧ＣＶＤ法を用いて、ポリシリコンを膜厚５０ｎｍ～１５０ｎｍにて成膜する。さらに、パターニングされたレジストをマスクとして、ＨＢｒガスまたはＣｌ系ガスを用いた異方性エッチングを行うことにより、ゲート電極１１０および３１０を形成する。なお、ＴｉＮの替わりにＴａＮなどを用いることも可能である。
　また、レジストをパターニングした後に、Ｏ２プラズマにてレジストのトリミング処理を行うことで、異方性エッチング後に形成されるゲート電極１１０および３１０の幅をより細くすることも可能である。例えば、３２ｎｍプロセスノードでは、ゲート電極の幅（ゲート長）を２０ｎｍ～３０ｎｍとしてもよい。
　次に、図６に示すように、ゲート電極１１０および３１０の両側面にサイドウォール絶縁膜１１３、３１３を形成した後、第１ソース領域１２１、第１ドレイン領域１３１、第２ソース／ドレイン領域２２１、および第３ソース／ドレイン領域３３１が形成される。
　具体的には、まず、減圧ＣＶＤ法を用いて、Ｓｉ３Ｎ４を膜厚５ｎｍ～１５ｎｍで成膜した後、異方性エッチングを行う。続いて、プラズマＣＶＤ法によってＳｉＯ２を膜厚１０ｎｍ～３０ｎｍで成膜し、さらにプラズマＣＶＤ法によってＳｉ３Ｎ４を３０ｎｍ～５０ｎｍで成膜した後、異方性エッチングを行うことで、ゲート電極１１０および３１０の両側面にサイドウォール絶縁膜１１３、３１３が形成される。
　その後、第１導電型の不純物（リン、ヒ素など）を４０ｋｅＶ～５０ｋｅＶにて、１～２×１０１５個／ｃｍ２の濃度でイオン注入することで、活性化領域１２、１３の露出した領域に第１導電型の不純物が導入される。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。これにより、第１～第３トランジスタＴ１～Ｔ３のソースおよびドレイン領域が形成される。なお、不純物の意図しない領域への拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。
　なお、サイドウォール絶縁膜１１３、３１３の形成前、または一部形成後に、第１導電型の不純物（リン、ヒ素など）を５ｋｅＶ～１０ｋｅＶにて、５～２０×１０１４個／ｃｍ２の濃度でイオン注入することで、ＬＤＤ領域を形成することも可能である。ＬＤＤ領域を形成することで、短チャネル効果を抑制することができるため、第１～第３トランジスタＴ１～Ｔ３の特性ばらつきを抑制することが可能である。
　続いて、図７に示すように、ゲート電極１１０、第１ソース領域１２１、第１ドレイン領域１３１、第３ソース／ドレイン領域３３１、第２ソース／ドレイン領域２２１の表面にコンタクト領域１１０Ｓ、１２１Ｓ、１３１Ｓ、３３１Ｓ、２２１Ｓが形成される。
　具体的には、スパッタ法等を用いて、ニッケル（Ｎｉ）を膜厚６ｎｍ～８ｎｍで成膜した後、３００℃～４５０℃にて１０秒～６０秒のＲＴＡを行うことで、Ｓｉ上のニッケル（Ｎｉ）をＳｉと反応させる（すなわち、シリサイド化させる）。これにより、低抵抗のコンタクト領域１１０Ｓ、１２１Ｓ、１３１Ｓ、３３１Ｓ、２２１Ｓが形成される。なお、素子分離領域１１Ｂ等の上の未反応のＮｉは、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いて除去してもよい。
　ここで、Ｎｉの替わりに、コバルト（Ｃｏ）またはニッケル白金（ＮｉＰｔ）を成膜することで、ＣｏＳｉ２またはＮｉＳｉにて、コンタクト領域１１０Ｓ、１２１Ｓ、１３１Ｓ、３３１Ｓ、２２１Ｓを形成することも可能である。このときのＲＴＡの条件は、シリサイド化させる金属に応じて適宜設定することが可能である。
　なお、上記では、情報を記憶する第１トランジスタＴ１と、スイッチング動作を行う第２および第３トランジスタＴ２、Ｔ３とを同時に形成する例を示したが、本実施形態に係る半導体記憶素子１の製造方法は、図５の例に限定されない。例えば、スイッチング動作を行う第２および第３トランジスタＴ２、Ｔ３は、情報を記憶する第１トランジスタＴ１と別の工程にて形成されてもよい。
　また、上記工程と同時に、半導体記憶素子１が形成される領域とは別の領域に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等の論理回路を構成する電界効果トランジスタを形成することも可能である。これによれば、半導体記憶素子１を含む記憶装置１０と、ＣＭＯＳ等の論理回路とが混載されたＬＳＩをより少ない工程数で製造することができる。ただし、論理回路を構成する電界効果トランジスタでは、ゲート絶縁膜は、強誘電体ではなく、酸化膜等の絶縁体で形成される。
　次に、図８に示すように、半導体基板１１の全面に亘って平坦化膜２０が形成され、コンタクトプラグ１２０、３３０、および共有コンタクト１４０が形成される。
　具体的には、ＣＶＤ法等を用いて、ＳｉＯ２を膜厚５００ｎｍ～１５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、平坦化膜２０を形成する。続いて、平坦化膜２０をエッチングすることで、第１ソース領域１２１、第３ソース／ドレイン領域３３１、およびゲート電極１１０から第２ソース／ドレイン領域２２１に跨った領域の上に開口を形成する。
　次に、エッチングにて形成した開口に対して、ＣＶＤ法等にてチタン（Ｔｉ）および窒化チタン（ＴｉＮ）を成膜した後、さらにタングステン（Ｗ）を成膜し、ＣＭＰ法にて平坦化することで、コンタクトプラグ１２０、３３０、および共有コンタクト１４０が形成される。なお、ＴｉおよびＴｉＮは、ＩＭＰ（Ｉｏｎ　Ｍｅｔａｌ　Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。
　ここで、平坦化膜２０を形成する前に、ＳｉＮからなるライナー層を形成してもよい。具体的には、プラズマＣＶＤ法を用いて、ＳｉＮを膜厚１０ｎｍ～５０ｎｍにて成膜し、ライナー層を形成してもよい。また、ライナー層は、減圧ＣＶＤ法またはＡＬＤ法によっても形成することが可能である。ライナー層が設けられている場合、ライナー層と、平坦化膜２０とが高選択比となる条件にてエッチングを行うことで、過剰なエッチングを防止し、より制御性良くエッチングを行うことができる。
　さらに、ライナー層は、圧縮応力または引張応力を付与する層として形成することも可能である。例えば、以下に示す条件例にて形成することで、ライナー層を圧縮応力または引張応力を付与する層として形成することができる。
　例えば、引張応力を付与する層としてライナー層を形成する場合、チャンバー内に窒素（Ｎ２）ガス（５００ｃｍ３／ｍｉｎ～２０００ｃｍ３／ｍｉｎ）、アンモニア（ＮＨ３）ガス（５００ｃｍ３／ｍｉｎ～１５００ｃｍ３／ｍｉｎ）、およびモノシラン（ＳｉＨ４）ガス（５０ｃｍ３／ｍｉｎ～３００ｃｍ３／ｍｉｎ）を供給し、半導体基板１１の温度を２００℃～４００℃とし、成膜圧力を０．６７ｋＰａ～２．０ｋＰａとし、ＲＦパワーを５０Ｗ～５００Ｗとして、プラズマＣＶＤ法にて化学反応させて成膜すればよい。さらに、成膜後、ヘリウム（Ｈｅ）ガス（１０Ｌ／ｍｉｎ～２０Ｌ／ｍｉｎ）を供給し、温度を４００℃～６００℃とし、圧力を０．６７ｋＰａ～２．０ｋＰａとして、１ｋＷ～１０ｋＷのランプパワーで紫外線（Ｕｌｔｒａ　Ｖｉｏｌｅｔ：ＵＶ）照射処理を行うことで、引張応力を付与するライナー層を形成することができる。
　また、圧縮応力を付与する層としてライナー層を形成する場合、チャンバー内に水素（Ｈ２）ガス（１０００ｃｍ３／ｍｉｎ～５０００ｃｍ３／ｍｉｎ）、窒素（Ｎ２）ガス（５００ｃｍ３／ｍｉｎ～２５００ｃｍ３／ｍｉｎ）、アルゴン（Ａｒ）ガス（１０００ｃｍ３／ｍｉｎ～５０００ｃｍ３／ｍｉｎ）、アンモニア（ＮＨ３）ガス（５０ｃｍ３／ｍｉｎ～２５０ｃｍ３／ｍｉｎ）、およびトリメチルシラン（（ＣＨ３）３ＳｉＨ）ガス（１０ｃｍ３／ｍｉｎ～５０ｃｍ３／ｍｉｎ）を供給し、半導体基板１１の温度を４００℃～６００℃とし、成膜圧力を０．１３ｋＰａ～０．６７ｋＰａとし、ＲＦパワーを５０Ｗ～５００Ｗとして、プラズマＣＶＤ法にて化学反応させて成膜することで、圧縮応力を付与するライナー層を形成することができる。
　続いて、図９に示すように、平坦化膜２０の上に配線層３１を含む各種配線が形成される。具体的には、ダマシン法によって、銅（Ｃｕ）等の配線材料にて配線層３１を含む各種配線が形成される。配線層３１は、各半導体記憶素子１のコンタクトプラグ１２０の上に形成されることで、第１トランジスタＴ１のソースと、外部の電源Ｖｓとを接続する配線として機能する。また、コンタクトプラグ３３０の上に形成される配線は、後段で形成される第１ビット線ＢＬ１および第２ビット線ＢＬ２の下地として機能する。なお、配線層３１を含む各種配線は、アルミニウム（Ａｌ）等にて形成されてもよい。
　次に、図１０に示すように、平坦化膜２０の上に層間絶縁膜３０、４０が形成され、コンタクトプラグ３３０の上にコンタクト４１が形成される。
　具体的には、配線層３１を含む各種配線を埋め込むように、ＣＶＤ法等を用いて、ＳｉＯ２を膜厚１００ｎｍ～５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、層間絶縁膜３０、４０が形成される。
　続いて、層間絶縁膜４０をエッチングすることで、コンタクトプラグ３３０の上の領域に開口を形成する。次に、エッチングにて形成した開口に対して、ＣＶＤ法等にてチタン（Ｔｉ）および窒化チタン（ＴｉＮ）を成膜した後、さらにタングステン（Ｗ）を成膜し、ＣＭＰ法にて平坦化することで、コンタクト４１が形成される。なお、ＴｉおよびＴｉＮは、ＩＭＰを用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。
　続いて、図１１に示すように、層間絶縁膜４０の上に配線層５１、５２が形成された後、層間絶縁膜５０が形成される。
　具体的には、ダマシン法によって、銅（Ｃｕ）等の配線材料にて配線層５１、５２を含む各種配線が形成される。また、配線層５１、５２を含む各種配線を埋め込むように、ＣＶＤ法等を用いて、ＳｉＯ２を膜厚５０ｎｍ～２００ｎｍにて成膜することで、層間絶縁膜５０が形成される。
　配線層５１は、各半導体記憶素子１のコンタクトプラグ２３０の上に形成されることで、第２トランジスタＴ２のソースまたはドレインの他方と接続する第１ビット線ＢＬ１として機能する。また、配線層５２は、各半導体記憶素子１のコンタクトプラグ３３０の上に形成されることで、第３トランジスタＴ３のソースまたはドレインの他方と接続する第２ビット線ＢＬ２として機能する。なお、配線層５１、５２を含む各種配線は、アルミニウム（Ａｌ）等にて形成されてもよい。
　なお、コンタクト４１、および配線層５１、５２は、銅（Ｃｕ）等の配線材料にて同時に埋め込むことで、デュアルダマシン構造として形成することも可能である。このような場合、配線層５１、５２をより低抵抗の配線として形成することができる。
　以上の工程によれば、本実施形態に係る半導体記憶素子１を形成することができる。なお、半導体基板１１にＣＭＯＳ回路等の論理回路が形成されている場合、図９～図１１にて説明した工程にて、同時にＣＭＯＳ回路を構成する配線を形成することも可能である。
　＜２．第２の実施形態＞
　［２．１．半導体記憶素子の概要］
　次に、図１２および図１３を参照して、本開示の第２の実施形態に係る半導体記憶素子の概要について説明する。図１２は、本実施形態に係る半導体記憶素子１Ａの等価回路を示した回路図である。
　図１２に示すように、本実施形態に係る半導体記憶素子１Ａは、第１トランジスタＴ１と、第１トランジスタＴ１のゲートと接続する第２トランジスタＴ２と、第１トランジスタＴ１のドレインと接続する第３トランジスタＴ３とを備え、さらに、第４トランジスタＴ４と、第４トランジスタＴ４のゲートと接続する第５トランジスタＴ５と、第４トランジスタＴ４のドレインと接続する第６トランジスタＴ６とを備える。なお、第１および第４トランジスタＴ１、Ｔ４のソースは、半導体記憶素子１Ａの外部のトランジスタＶＬを介して、電源Ｖｓと接続している。
　第１～第３トランジスタＴ１～Ｔ３の構成は、第１の実施形態で説明したとおりであるから、ここでの説明は省略する。また、第４～第６トランジスタＴ４～Ｔ６の構成は、それぞれ第１～第３トランジスタＴ１～Ｔ３の構成と実質的に同様である。
　すなわち、第２の実施形態に係る半導体記憶素子１Ａは、第１の実施形態に係る半導体記憶素子１と同様の構造を２つ組み合わせた構造を有し、第１および第４トランジスタＴ１、Ｔ４における分極状態の組み合わせにて１つの情報を記憶する記憶素子である。したがって、第２の実施形態に係る半導体記憶素子１Ａにおいても、第１の実施形態に係る半導体記憶素子１と同様に、非選択の記憶素子に電圧を印加することなく、情報の書き込みおよび読み出しを行うことができる。また、第２の実施形態に係る半導体記憶素子１Ａは、ゲート絶縁膜を構成する強誘電体膜が劣化することを抑制することも可能である。
　続いて、図１３を参照して、図１２で示した等価回路を有する半導体記憶素子１Ａの概略構造について説明する。図１３は、本実施形態に係る半導体記憶素子１Ａの平面構造を概略的に示した説明図である。
　図１３に示すように、半導体記憶素子１Ａは、図１３の点線で区切られた領域に設けられ、第１～第６トランジスタＴ１～Ｔ６は、それぞれ破線で区切られた領域に設けられる。
　ここで、半導体記憶素子１Ａにおける第１～第３トランジスタＴ１～Ｔ３の平面配置は、図２における半導体記憶素子１の平面配置と同一であり、第４～第６トランジスタＴ４～Ｔ６の平面配置は、図２における半導体記憶素子１と隣接する半導体記憶素子の平面配置と同一である。そのため、第１～第３トランジスタＴ１～Ｔ３と、第４～第６トランジスタＴ４～Ｔ６とは、互いに対称な平面配置となる。
　第１トランジスタＴ１は、第２導電型にドーピングされた活性化領域１３の上にゲート電極１１０が設けられることで形成される。また、ゲート電極１１０を挟んだ活性化領域１３の各々は、第１導電型にドーピングされており、第１トランジスタＴ１のドレイン領域およびソース領域を形成する。
　第１トランジスタＴ１のソース領域は、コンタクトプラグ１２０を介して外部のトランジスタＶＬ（図示せず）および電源Ｖｓ（図示せず）と接続する。第１トランジスタＴ１のドレイン領域は、延伸して設けられた活性化領域１３にて第３トランジスタＴ３のソースまたはドレイン領域の一方と接続する。さらに、第１トランジスタＴ１のゲート電極は、絶縁性の素子分離領域を越えて活性化領域１２まで延伸されており、共有コンタクト１４０にて第２トランジスタＴ２のソースまたはドレイン領域の一方と接続する。
　第２トランジスタＴ２は、第２導電型にドーピングされた活性化領域１２の上にゲート電極３１０が設けられることで形成される。また、ゲート電極３１０を挟んだ活性化領域１２の各々は、第１導電型にドーピングされており、第２トランジスタＴ２のドレイン領域およびソース領域を形成する。
　第２トランジスタＴ２のソースまたはドレイン領域の一方は、上述したように、共有コンタクト１４０にて第１トランジスタＴ１のゲート電極１１０と接続する。一方、第２トランジスタＴ２のソースまたはドレイン領域の他方は、コンタクトプラグ２３０を介して第１ビット線ＢＬ１と接続する。また、第２トランジスタＴ２のゲート電極３１０は、素子分離領域を越えてさらに他の半導体記憶素子まで延伸されており、ワード線ＷＬとして機能する。
　第３トランジスタＴ３は、第２導電型にドーピングされた活性化領域１３の上にゲート電極３１０が設けられることで形成される。また、ゲート電極３１０を挟んだ活性化領域１３の各々は、第１導電型にドーピングされており、第３トランジスタＴ３のドレイン領域およびソース領域を形成する。
　第３トランジスタＴ３のソースまたはドレイン領域の一方は、上述したように、延伸して設けられた活性化領域１３にて第１トランジスタＴ３のソース領域と接続する。一方、第３トランジスタＴ３のソースまたはドレイン領域の他方は、コンタクトプラグ３３０を介して第２ビット線ＢＬ２と接続する。
　第４トランジスタＴ４は、第２導電型にドーピングされた活性化領域１２の上にゲート電極４１０が設けられることで形成される。また、ゲート電極４１０を挟んだ活性化領域１２の各々は、第１導電型にドーピングされており、第４トランジスタＴ４のドレイン領域およびソース領域を形成する。
　第４トランジスタＴ４のソース領域は、コンタクトプラグ４２０を介して外部のトランジスタＶＬ（図示せず）および電源Ｖｓ（図示せず）と接続する。第４トランジスタＴ４のドレイン領域は、延伸して設けられた活性化領域１２にて第６トランジスタＴ６のソースまたはドレイン領域の一方と接続する。さらに、第４トランジスタＴ４のゲート電極は、絶縁性の素子分離領域を越えて活性化領域１３まで延伸されており、共有コンタクト４４０にて第５トランジスタＴ５のソースまたはドレイン領域の一方と接続する。
　第５トランジスタＴ５は、第２導電型にドーピングされた活性化領域１３の上にゲート電極５１０が設けられることで形成される。また、ゲート電極５１０を挟んだ活性化領域１３の各々は、第１導電型にドーピングされており、第５トランジスタＴ５のドレイン領域およびソース領域を形成する。
　第５トランジスタＴ５のソースまたはドレイン領域の一方は、上述したように、共有コンタクト４４０にて第４トランジスタＴ４のゲート電極４１０と接続する。一方、第５トランジスタＴ５のソースまたはドレイン領域の他方は、コンタクトプラグ３３０を介して第２ビット線ＢＬ２と接続する。また、第５トランジスタＴ５のゲート電極５１０は、素子分離領域を越えてさらに他の半導体記憶素子まで延伸されており、ワード線ＷＬとして機能する。
　第６トランジスタＴ６は、第２導電型にドーピングされた活性化領域１２の上にゲート電極５１０が設けられることで形成される。また、ゲート電極５１０を挟んだ活性化領域１２の各々は、第１導電型にドーピングされており、第６トランジスタＴ６のドレイン領域およびソース領域を形成する。
　第６トランジスタＴ６のソースまたはドレイン領域の一方は、上述したように、延伸して設けられた活性化領域１２にて第４トランジスタＴ４のソース領域と接続する。一方、第６トランジスタＴ６のソースまたはドレイン領域の他方は、コンタクトプラグ２３０を介して第１ビット線ＢＬ１と接続する。
　上記のような第１～第６トランジスタＴ１～Ｔ６を備える半導体記憶素子１Ａは、例えば、半導体基板の上にマトリクス状に多数配置されることで、各種のまとまりのある情報を記憶する記憶装置１０Ａとして機能する。
　半導体記憶素子１Ａでは、隣接する半導体記憶素子に互いに対称な情報を記憶させる。具体的には、第１トランジスタＴ１に「０」の情報が記憶される場合、第４トランジスタＴ４には、「１」の情報が記憶される。また、第１トランジスタＴ１に「１」の情報が記憶される場合、第４トランジスタＴ４には、「０」の情報が記憶される。これによれば、半導体記憶素子１Ａは、２つの半導体記憶素子を対照させて情報を記憶するため、記憶素子としてのエラーを低減し、記憶された情報の信頼性を向上させることができる。
　また、半導体記憶素子１Ａでは、プロセス等による特性ばらつきが小さい隣接した第１～第６トランジスタＴ１～Ｔ６にて１つの記憶素子を構成する。そのため、半導体記憶素子１Ａでは、特性ばらつきがより抑制されるため、記憶素子としてのエラーをより低減することができる。
　［２．２．半導体記憶素子の動作］
　続いて、図１２および図１３にて説明した半導体記憶素子１Ａの書き込みまたは読み出し動作について説明する。
　以下の表２は、半導体記憶素子１Ａの書き込みまたは読み出し動作において、それぞれの配線に印加される電圧の一例を示した表である。
Figure JPOXMLDOC01-appb-T000002
　表２に示すように、半導体記憶素子１Ａに「１」の情報を書き込む場合、例えば、選択した半導体記憶素子１Ａに接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬ１に０Ｖを印加し、第２ビット線ＢＬ２に３．０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに０Ｖを印加することで、トランジスタＶＬのチャネルをオフとする。
　このとき、第１ビット線ＢＬ１の電位は、チャネルがオンになった第２および第６トランジスタＴ２、Ｔ６を介して、第１トランジスタＴ１のゲート、および第４トランジスタＴ４のドレインに伝達される。また、第２ビット線ＢＬ２の電位は、チャネルがオンになった第３および第５トランジスタＴ３、Ｔ５を介して、第１トランジスタＴ１のドレイン、および第４トランジスタＴ４のゲートに伝達される。
　これにより、第１トランジスタＴ１のゲート絶縁膜には、ソースおよびドレイン側が高電位な外部電界が印加され、第４トランジスタＴ４のゲート絶縁膜には、ゲート側が高電位な外部電界が印加されることで、ゲート絶縁膜の分極状態が制御される。半導体記憶素子１Ａは、上記の第１および第４トランジスタＴ１、Ｔ４の状態を「１」として記憶する。
　一方、半導体記憶素子１Ａに「０」の情報を書き込む場合、表２に示すように、選択した半導体記憶素子１Ａに接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬ１に３．０Ｖを印加し、第２ビット線ＢＬ２に０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに０Ｖを印加することで、トランジスタＶＬのチャネルをオフとする。
　このとき、第１ビット線ＢＬ１の電位は、チャネルがオンになった第２および第６トランジスタＴ２、Ｔ６を介して、第１トランジスタＴ１のゲート、および第４トランジスタＴ４のドレインに伝達される。また、第２ビット線ＢＬ２の電位は、チャネルがオンになった第３および第５トランジスタＴ３、Ｔ５を介して、第１トランジスタＴ１のドレイン、および第４トランジスタＴ４のゲートに伝達される。
　これにより、第１トランジスタＴ１のゲート絶縁膜には、ゲート側が高電位な外部電界が印加され、第４トランジスタＴ４のゲート絶縁膜には、ソースおよびドレイン側が高電位な外部電界が印加されることで、ゲート絶縁膜の分極状態が制御される。半導体記憶素子１Ａは、上記の第１および第４トランジスタＴ１、Ｔ４の状態を「０」として記憶する。
　また、半導体記憶素子１Ａから情報を読み出す場合、表２に示すように、選択した半導体記憶素子１Ａに接続するワード線ＷＬに１．５Ｖを印加し、第１ビット線ＢＬ１に１．０Ｖを印加し、第２ビット線ＢＬ２に１．０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに１．０Ｖを印加することで、トランジスタＶＬのチャネルをオンとする。
　このとき、第１トランジスタＴ１のゲートには、第２トランジスタＴ２を介して第１ビット線ＢＬ１の電位が伝達されるため、第１トランジスタＴ１のチャネルは、オンになる。また、第４トランジスタＴ４のゲートには、第５トランジスタＴ５を介して第２ビット線ＢＬ２の電位が伝達されるため、第４トランジスタＴ４のチャネルは、オンになる。
　ここで、書き込まれた情報が「１」である場合、第１トランジスタＴ１のしきい値電圧Ｖｔが高くなり、第４トランジスタＴ４のしきい値電圧Ｖｔが低くなるため、第１ビット線ＢＬ１の電位は、第２ビット線ＢＬ２の電位と比較して早く降下することになる。これにより、第１トランジスタＴ１のゲートに印加される電位も降下するため、第１ビット線ＢＬ１と、第２ビット線ＢＬ２との電位差はさらに大きくなる。半導体記憶素子１Ａは、このような第１ビット線ＢＬ１と、第２ビット線ＢＬ２との電位差を増幅することで、第１および第４トランジスタＴ１、Ｔ４の状態を検出し、記憶された情報が「１」または「０」のいずれであるかを判定することができる。
　なお、情報の読み出しの際に、第１または第２ビット線ＢＬ１、ＢＬ２に沿って生じるリーク電流が、第１または第２ビット線ＢＬ１、ＢＬ２から電源Ｖｓに流れる電流よりも大きい場合、記憶された情報の判定が困難になる。半導体記憶素子１Ａでは、ワード線ＷＬを第１および第４トランジスタＴ１、Ｔ４と独立して設けることができるため、ワード線ＷＬにて第１および第４トランジスタＴ１、Ｔ４のリーク電流を制御することができる。これによれば、半導体記憶素子１Ａでは、記憶された情報の判定をより確実に行うことができる。さらに、半導体記憶素子１Ａは、非選択のワード線に対して負の電圧を印加するネガティブワード線技術を適用することで、第１および第４トランジスタＴ１、Ｔ４におけるリーク電流をより抑制することも可能である。
　＜３．第３の実施形態＞
　［３．１．半導体記憶素子の概要］
　続いて、図１４および図１５を参照して、本開示の第３の実施形態に係る半導体記憶素子の概要について説明する。図１４は、本実施形態に係る半導体記憶素子１Ｂの等価回路を示した回路図である。
　図１４に示すように、本実施形態に係る半導体記憶素子１Ｂは、第１トランジスタＴ１と、第１トランジスタＴ１のゲートと接続する第２トランジスタＴ２と、第１トランジスタＴ１のドレインと接続する第３トランジスタＴ３とを備え、さらに、ドレインにて第２トランジスタＴ２と接続し、ゲートにて第３トランジスタＴ３と接続する第４トランジスタＴ４を備える。なお、第１および第４トランジスタＴ１、Ｔ４のソースは、半導体記憶素子１Ｂの外部のトランジスタＶＬを介して、電源Ｖｓ１、Ｖｓ２と接続している。
　第１～第３トランジスタＴ１～Ｔ３の構成は、第１の実施形態で説明したとおりであるから、ここでの説明は省略する。また、第４トランジスタＴ４は、ゲート絶縁膜の少なくとも一部が強誘電体材料で構成され、ゲート絶縁膜の残留分極の方向で情報を記憶することが可能な電界効果トランジスタである。
　すなわち、第３の実施形態に係る半導体記憶素子１Ｂは、第２の実施形態に係る半導体記憶素子１Ａと同様に、第１および第４トランジスタＴ１、Ｔ４における分極状態の組み合わせにて１つの情報を記憶する記憶素子である。第３の実施形態に係る半導体記憶素子１Ｂは、第２の実施形態に係る半導体記憶素子１Ａと同様に、２つの半導体記憶素子を対照させて情報を記憶するため、記憶素子としてのエラーを低減し、記憶された情報の信頼性を向上させることができる。
　また、第３の実施形態に係る半導体記憶素子１Ｂは、情報を記憶する第１および第４トランジスタＴ１、Ｔ４にそれぞれスイッチング素子として機能する第２および第３トランジスタＴ２、Ｔ３が接続されている。したがって、半導体記憶素子１Ｂは、第１および第４トランジスタＴ１、Ｔ４のゲート絶縁膜に選択的に外部電界を印加することができる。これにより、半導体記憶素子１Ｂは、選択した半導体記憶素子１Ｂへの情報の書き込み、および読み出しの際に、非選択の半導体記憶素子に記憶された情報がかく乱されることを防止することができる。また、第３の実施形態に係る半導体記憶素子１Ｂは、ゲート絶縁膜を構成する強誘電体膜が劣化することを抑制することも可能である。
　次に、図１５を参照して、図１４で示した等価回路を有する半導体記憶素子１Ｂの概略構造について説明する。図１５は、本実施形態に係る半導体記憶素子１Ｂの平面構造を概略的に示した説明図である。
　図１５に示すように、半導体記憶素子１Ｂは、図１５の点線で区切られた領域に設けられ、第１～第４トランジスタＴ１～Ｔ４は、それぞれ破線で区切られた領域に設けられる。
　第１トランジスタＴ１は、第２導電型にドーピングされた活性化領域１３の上にゲート電極１１０が設けられることで形成される。また、ゲート電極１１０を挟んだ活性化領域１３の各々は、第１導電型にドーピングされており、第１トランジスタＴ１のドレイン領域およびソース領域を形成する。
　第１トランジスタＴ１のソース領域は、コンタクトプラグ１２０を介して外部のトランジスタＶＬ（図示せず）および電源Ｖｓ１（図示せず）と接続する。第１トランジスタＴ１のドレイン領域は、延伸して設けられた活性化領域１３にて第３トランジスタＴ３のソースまたはドレイン領域の一方と接続し、かつコンタクトプラグ３３０を介して第２ビット線ＢＬ２と接続する。さらに、第１トランジスタＴ１のゲート電極は、絶縁性の素子分離領域を越えて活性化領域１２まで延伸されており、共有コンタクト１４０にて第２トランジスタＴ２のソースまたはドレイン領域の一方と接続する。
　第２トランジスタＴ２は、第２導電型にドーピングされた活性化領域１２の上にゲート電極３１０Ｂが設けられることで形成される。また、ゲート電極３１０Ｂを挟んだ活性化領域１２の各々は、第１導電型にドーピングされており、第２トランジスタＴ２のドレイン領域およびソース領域を形成する。
　第２トランジスタＴ２のソースまたはドレイン領域の一方は、上述したように、共有コンタクト１４０にて第１トランジスタＴ１のゲート電極１１０と接続する。一方、第２トランジスタＴ２のソースまたはドレイン領域の他方は、延伸して設けられた活性化領域１２にて第４トランジスタＴ４のドレイン領域と接続し、かつコンタクトプラグ２３０を介して第１ビット線ＢＬ１と接続する。また、第２トランジスタＴ２のゲート電極３１０Ｂは、素子分離領域を越えてさらに他の半導体記憶素子まで延伸されており、ワード線ＷＬとして機能する。
　第３トランジスタＴ３は、第２導電型にドーピングされた活性化領域１３の上にゲート電極３１０Ｂが設けられることで形成される。また、ゲート電極３１０Ｂを挟んだ活性化領域１３の各々は、第１導電型にドーピングされており、第３トランジスタＴ３のドレイン領域およびソース領域を形成する。
　第３トランジスタＴ３のソースまたはドレイン領域の一方は、共有コンタクト４４０にて第４トランジスタＴ４のゲート電極４１０と接続する。一方、第３トランジスタＴ３のソースまたはドレイン領域の他方は、上述したように、延伸して設けられた活性化領域１３にて第１トランジスタＴ３のソース領域と接続し、かつコンタクトプラグ３３０を介して第２ビット線ＢＬ２と接続する。
　第４トランジスタＴ４は、第２導電型にドーピングされた活性化領域１２の上にゲート電極４１０が設けられることで形成される。また、ゲート電極４１０を挟んだ活性化領域１２の各々は、第１導電型にドーピングされており、第４トランジスタＴ４のドレイン領域およびソース領域を形成する。
　第４トランジスタＴ４のソース領域は、コンタクトプラグ４２０を介して外部のトランジスタＶＬ（図示せず）および電源Ｖｓ２（図示せず）と接続する。第４トランジスタＴ４のドレイン領域は、延伸して設けられた活性化領域１２にて第２トランジスタＴ２のソースまたはドレイン領域の一方と接続し、かつコンタクトプラグ２３０を介して第１ビット線ＢＬ１と接続する。さらに、第４トランジスタＴ４のゲート電極は、絶縁性の素子分離領域を越えて活性化領域１３まで延伸されており、共有コンタクト４４０にて第３トランジスタＴ３のソースまたはドレイン領域の一方と接続する。
　上記のような第１～第４トランジスタＴ１～Ｔ４を備える半導体記憶素子１Ｂは、例えば、半導体基板の上にマトリクス状に多数配置されることで、各種のまとまりのある情報を記憶する記憶装置１０Ｂとして機能する。
　すなわち、第３の実施形態に係る半導体記憶素子１Ｂは、第２の実施形態に係る半導体記憶素子１Ａと比較して、ワード線ＷＬの機能を果たす２本のゲート電極が１本のゲート電極３１０Ｂにまとめられている点が主として異なる。したがって、半導体記憶素子１Ｂでは、半導体記憶素子１Ａにおいてゲート電極３１０および５１０のそれぞれに対応して形成された２つの電界効果トランジスタ（Ｔ２とＴ６、およびＴ３とＴ６）が、ゲート電極３１０Ｂに対応して形成された１つの電界効果トランジスタ（Ｔ２、およびＴ３）にまとめられていることになる。また、これに伴い、コンタクトプラグ２３０、３３０は、それぞれゲート電極３１０Ｂを挟んで互いに反対側に設けられることになる。
　半導体記憶素子１Ｂでは、第１および第４トランジスタＴ１、Ｔ４に互いに対称な情報を記憶させる。具体的には、第１トランジスタＴ１に「０」の情報が記憶される場合、第４トランジスタＴ４には、「１」の情報が記憶される。また、第１トランジスタＴ１に「１」の情報が記憶される場合、第４トランジスタＴ４には、「０」の情報が記憶される。これによれば、半導体記憶素子１Ｂは、２つの半導体記憶素子を対照させて情報を記憶するため、記憶素子としてのエラーを低減し、記憶された情報の信頼性を向上させることができる。
　また、半導体記憶素子１Ｂでは、プロセス等による特性ばらつきが小さい隣接した第１～第４トランジスタＴ１～Ｔ４にて１つの記憶素子を構成する。そのため、半導体記憶素子１Ｂでは、ばらつきがより抑制されるため、エラーをより低減することができる。
　さらに、第３の実施形態に係る半導体記憶素子１Ｂは、第２の実施形態に係る半導体記憶素子１Ａに対して、構成要素である電界効果トランジスタが２つ少ない。したがって、第３の実施形態に係る半導体記憶素子１Ｂは、１つの記憶素子をより小さい平面面積にて構成することができる。これによれば、半導体記憶素子１Ｂの集積度を向上させることができるため、半導体記憶素子１Ｂを集積した記憶装置１０Ｂの記憶密度を向上させることが可能である。
　［３．２．半導体記憶素子の動作］
　続いて、図１４および図１５にて説明した半導体記憶素子１Ｂの書き込みまたは読み出し動作について説明する。
　以下の表３は、半導体記憶素子１Ｂの書き込みまたは読み出し動作において、それぞれの配線に印加される電圧の一例を示した表である。
Figure JPOXMLDOC01-appb-T000003
　表３に示すように、半導体記憶素子１Ｂに「１」の情報を書き込む場合、例えば、選択した半導体記憶素子１Ｂに接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬ１に０Ｖを印加し、第２ビット線ＢＬ２に３．０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに０Ｖを印加することで、トランジスタＶＬのチャネルをオフとする。
　このとき、第１ビット線ＢＬ１の電位は、チャネルがオンになった第２トランジスタＴ２を介して第１トランジスタＴ１のゲート、および直接接続する第４トランジスタＴ４のドレインに伝達される。また、第２ビット線ＢＬ２の電位は、チャネルがオンになった第３トランジスタＴ３を介して第１トランジスタＴ１のドレイン、および直接接続する第４トランジスタＴ４のゲートに伝達される。
　これにより、第１トランジスタＴ１のゲート絶縁膜には、ソースおよびドレイン側が高電位な外部電界が印加され、第４トランジスタＴ４のゲート絶縁膜には、ゲート側が高電位な外部電界が印加されることで、ゲート絶縁膜の分極状態が制御される。半導体記憶素子１Ｂは、上記の第１および第４トランジスタＴ１、Ｔ４の状態を「１」として記憶する。
　一方、半導体記憶素子１Ｂに「０」の情報を書き込む場合、表３に示すように、選択した半導体記憶素子１Ｂに接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬ１に３．０Ｖを印加し、第２ビット線ＢＬ２に０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに０Ｖを印加することで、トランジスタＶＬのチャネルをオフとする。
　このとき、第１ビット線ＢＬ１の電位は、チャネルがオンになった第２トランジスタＴ２を介して第１トランジスタＴ１のゲート、および直接接続する第４トランジスタＴ４のドレインに伝達される。また、第２ビット線ＢＬ２の電位は、チャネルがオンになった第３トランジスタＴ３を介して第１トランジスタＴ１のドレイン、および直接接続する第４トランジスタＴ４のゲートに伝達される。
　これにより、第１トランジスタＴ１のゲート絶縁膜には、ゲート側が高電位な外部電界が印加され、第４トランジスタＴ４のゲート絶縁膜には、ソースおよびドレイン側が高電位な外部電界が印加されることで、ゲート絶縁膜の分極状態が制御される。半導体記憶素子１Ｂは、上記の第１および第４トランジスタＴ１、Ｔ４の状態を「０」として記憶する。
　また、半導体記憶素子１Ｂから情報を読み出す場合、表３に示すように、選択した半導体記憶素子１Ｂに接続するワード線ＷＬに１．５Ｖを印加し、第１ビット線ＢＬ１に１．０Ｖを印加し、第２ビット線ＢＬ２に１．０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに１．０Ｖを印加することで、トランジスタＶＬのチャネルをオンとする。
　このとき、第１トランジスタＴ１のゲートには、第２トランジスタＴ２を介して第１ビット線ＢＬ１の電位が伝達されるため、第１トランジスタＴ１のチャネルは、オンになる。また、第４トランジスタＴ４のゲートには、第３トランジスタＴ３を介して第２ビット線ＢＬ２の電位が伝達されるため、第４トランジスタＴ４のチャネルは、オンになる。
　ここで、書き込まれた情報が「１」である場合、第１トランジスタＴ１のしきい値電圧Ｖｔが高くなり、第４トランジスタＴ４のしきい値電圧Ｖｔが低くなるため、第１ビット線ＢＬ１の電位は、第２ビット線ＢＬ２の電位と比較して早く降下することになる。これにより、第１トランジスタＴ１のゲートに印加される電位も降下するため、第１ビット線ＢＬ１と、第２ビット線ＢＬ２との電位差はさらに大きくなる。半導体記憶素子１Ｂは、このような第１ビット線ＢＬ１と、第２ビット線ＢＬ２との電位差を増幅することで、第１および第４トランジスタＴ１、Ｔ４の状態を検出し、記憶された情報が「１」または「０」のいずれであるかを判定することができる。
　なお、情報の読み出しの際に、第１または第２ビット線ＢＬ１、ＢＬ２に沿って生じるリーク電流が、第１または第２ビット線ＢＬ１、ＢＬ２から電源Ｖｓに流れる電流よりも大きい場合、記憶された情報の判定が困難になる。半導体記憶素子１Ｂでは、ワード線ＷＬを第１および第４トランジスタＴ１、Ｔ４と独立して設けることができるため、ワード線ＷＬにて第１および第４トランジスタＴ１、Ｔ４のリーク電流を制御することができる。これによれば、半導体記憶素子１Ｂでは、記憶された情報の判定をより確実に行うことができる。さらに、半導体記憶素子１Ｂは、非選択のワード線に対して負の電圧を印加するネガティブワード線技術を適用することで、第１および第４トランジスタＴ１、Ｔ４におけるリーク電流をより抑制することも可能である。
　＜４．まとめ＞
　以上にて説明したように、本開示の一実施形態に係る半導体記憶素子１によれば、情報を記憶する第１トランジスタＴ１のゲートおよびドレインの各々に、スイッチング素子として機能する第２および第３トランジスタＴ２、Ｔ３が接続されている。したがって、半導体記憶素子１は、第１トランジスタＴ１のゲート絶縁膜に選択的に外部電界を印加することができるため、選択した半導体記憶素子１への情報の書き込みの際に、非選択の半導体記憶素子に記憶された情報が書き換わることを防止することができる。
　また、本開示の一実施形態に係る半導体記憶素子１によれば、上述した等価回路を有する半導体記憶素子をより小さい平面面積にて構成することができる。これによれば、本開示の一実施形態に係る半導体記憶素子１は、記憶素子の集積度を向上させることができるため、半導体記憶素子１を集積した記憶装置１０の記憶密度を向上させることができる。
　さらに、本開示の第２および第３の実施形態に係る半導体記憶素子１Ａ、１Ｂでは、第１および第４トランジスタＴ１、Ｔ４における分極状態の組み合わせにて１つの情報を記憶する。これによれば、半導体記憶素子１Ａ、１Ｂは、２つの半導体記憶素子を対照させて情報を記憶することができるため、記憶素子としてのエラーを低減し、記憶された情報の信頼性を向上させることができる。
　また、半導体記憶素子１Ａ、１Ｂによれば、第１および第４トランジスタＴ１、Ｔ４として、プロセス等による特性ばらつきが小さい近隣の電界効果トランジスタを用いることができる。したがって、半導体記憶素子１Ａ、１Ｂでは、特性ばらつきをさらに抑制し、記憶素子としてのエラーをさらに低減することができる。
　さらに、本開示によれば、第１～第３の実施形態に係る半導体記憶素子のいずれかを含む記憶装置を備える電子機器を提供することも可能である。このような電子機器としては、例えば、パーソナルコンピュータ、液晶表示装置および有機エレクトロルミネッセンス表示装置などの各種表示装置、携帯電話、スマートフォン、ゲーム機器、ならびにＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）機器などを例示することができる。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタと、
　ソースまたはドレインの一方で前記第１トランジスタのゲートと接続する第２トランジスタと、
　ソースまたはドレインの一方で前記第１トランジスタのドレインと接続する第３トランジスタと、
を備え、マトリクス状に配置されており、
　前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、半導体記憶素子。
（２）
　前記第２および第３トランジスタは、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する、前記（１）に記載の半導体記憶素子。
（３）
　前記第１～第３トランジスタは、同一の導電型トランジスタである、前記（１）または（２）に記載の半導体記憶素子。
（４）
　前記第１～第３トランジスタは、第１導電型トランジスタであり、
　前記第１トランジスタのチャネル領域は、ソース領域またはドレイン領域よりも低濃度の第１導電型領域である、前記（１）～（３）のいずれか一項に記載の半導体記憶素子。
（５）
　前記第１トランジスタのゲート電極は、半導体記憶素子ごとに分離して設けられ、
　前記第２および第３トランジスタのゲート電極は、複数の半導体記憶素子に亘って共通に設けられる、前記（１）～（４）のいずれか一項に記載の半導体記憶素子。
（６）
　前記ビット線は、第１ビット線と、前記第１ビット線と対応する第２ビット線とを含み、
　前記第１ビット線は、前記第２トランジスタの前記ソースまたはドレインの他方と接続し、前記第２ビット線は、前記第３トランジスタの前記ソースまたはドレインの他方と接続する、前記（１）～（５）のいずれか一項に記載の半導体記憶素子。
（７）
　前記第１トランジスタのゲート電極、および前記第２トランジスタのソース領域またはドレイン領域の一方の上には、前記第１トランジスタと前記第２トランジスタとを接続する共有コンタクトが設けられる、前記（１）～（６）のいずれか一項に記載の半導体記憶素子。
（８）
　少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第４トランジスタと、
　ソースまたはドレインの一方で前記第４トランジスタのゲートと接続する第５トランジスタと、
　ソースまたはドレインの一方で前記第４トランジスタのドレインと接続する第６トランジスタと、
をさらに備え、
　前記第５および第６トランジスタの各々は、ゲートで前記ワード線と接続し、前記ソースまたはドレインの他方で前記ビット線と接続する、前記（１）～（７）のいずれか一項に記載の半導体記憶素子。
（９）
　前記第１トランジスタ、および前記第４トランジスタのゲート絶縁膜の残留分極の向きは、互いに反対向きである、前記（８）に記載の半導体記憶素子。
（１０）
　前記第１～第３トランジスタと、前記第４～第６トランジスタとは、互いに対称な平面配置で設けられる、前記（８）または（９）に記載の半導体記憶素子。
（１１）
　前記第１および第４トランジスタのゲート電極は、半導体記憶素子ごとに分離して設けられ、
　前記第２および第３トランジスタのゲート電極と、前記第５および第６トランジスタのゲート電極とは、複数の半導体記憶素子に亘って共通に設けられる、前記（８）～（１０）のいずれか一項に記載の半導体記憶素子。
（１２）
　前記ビット線は、第１ビット線と、前記第１ビット線と対応する第２ビット線とを含み、
　前記第１ビット線は、前記第２および第６トランジスタの前記ソースまたはドレインの他方と接続し、前記第２ビット線は、前記第３および第５トランジスタの前記ソースまたはドレインの他方と接続する、前記（８）～（１１）のいずれか一項に記載の半導体記憶素子。
（１３）
　前記第１ビット線と、前記第２および第６トランジスタとは、共通のコンタクトプラグによって接続され、前記第２ビット線と、前記第３および第５トランジスタとは、共通のコンタクトプラグによって接続される、前記（１２）に記載の半導体記憶素子。
（１４）
　少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタおよび第４トランジスタと、
　ソースまたはドレインの一方で前記第１トランジスタのゲートと接続し、ソースまたはドレインの他方で前記第４トランジスタのドレインと接続する第２トランジスタと、
　ソースまたはドレインの一方で前記第４トランジスタのゲートと接続し、ソースまたはドレインの他方で前記第１トランジスタのドレインと接続する第３トランジスタと、
を備え、マトリクス状に配置されており、
　前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、半導体記憶素子。
（１５）
　前記第１トランジスタ、および前記第４トランジスタのゲート絶縁膜の残留分極の向きは、互いに反対向きである、前記（１４）に記載の半導体記憶素子。
（１６）
　前記第４トランジスタのゲート電極は、半導体記憶素子ごとに分離して設けられる、前記（１４）または（１５）に記載の半導体記憶素子。
（１７）
　前記ビット線は、第１ビット線と、前記第１ビット線と対応する第２ビット線とを含み、
　前記第１ビット線は、前記第２トランジスタの前記ソースまたはドレインの一方、および前記第４トランジスタのドレインと接続し、前記第２ビット線は、前記第３トランジスタの前記ソースまたはドレインの一方、および前記第１トランジスタのドレインと接続する、前記（１４）～（１６）のいずれか一項に記載の半導体記憶素子。
（１８）
　前記第１ビット線と、前記第２および第４トランジスタとは、共通のコンタクトプラグによって接続される、前記（１７）に記載の半導体記憶素子。
（１９）
　前記第４トランジスタのゲート電極、および前記第３トランジスタのソース領域またはドレイン領域の一方の上には、前記第３トランジスタと前記第４トランジスタと接続する共有コンタクトが設けられる、前記（１４）～（１８）のいずれか一項に記載の半導体記憶素子。
（２０）
　少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタと、
　ソースまたはドレインの一方で前記第１トランジスタのゲートと接続する第２トランジスタと、
　ソースまたはドレインの一方で前記第１トランジスタのドレインと接続する第３トランジスタと、
を備え、マトリクス状に配置された半導体記憶素子を含み、
　前記半導体記憶素子の前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、電子機器。
　１、１Ａ、１Ｂ　　　　半導体記憶素子
　１０、１０Ａ、１０Ｂ　　記憶装置
　１１　　　　　半導体基板
　１１Ｂ　　　　素子分離領域
　１２、１３　　活性化領域
　１１０、３１０、４１０、５１０　　ゲート電極
　１１１　　　　第１ゲート絶縁膜
　１２０、２３０、３３０、４２０　　コンタクトプラグ
　１２１　　　　第１ソース領域
　１３１　　　　第１ドレイン領域
　１４０、４４０　　共有コンタクト
　２２１　　　　第２ソース／ドレイン領域
　３１１　　　　第３ゲート絶縁膜
　３３１　　　　第３ソース／ドレイン領域
　Ｔ１　　　第１トランジスタ
　Ｔ２　　　第２トランジスタ
　Ｔ３　　　第３トランジスタ
　Ｔ４　　　第４トランジスタ
　Ｔ５　　　第５トランジスタ
　Ｔ６　　　第６トランジスタ
　ＷＬ　　　ワード線
　ＢＬ１　　第１ビット線
　ＢＬ２　　第２ビット線

Claims (20)

  1. 　少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタと、
    　ソースまたはドレインの一方で前記第１トランジスタのゲートと接続する第２トランジスタと、
    　ソースまたはドレインの一方で前記第１トランジスタのドレインと接続する第３トランジスタと、
    を備え、マトリクス状に配置されており、
    　前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、半導体記憶素子。
  2. 　前記第２および第３トランジスタは、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する、請求項１に記載の半導体記憶素子。
  3. 　前記第１～第３トランジスタは、同一の導電型トランジスタである、請求項１に記載の半導体記憶素子。
  4. 　前記第１～第３トランジスタは、第１導電型トランジスタであり、
    　前記第１トランジスタのチャネル領域は、ソース領域またはドレイン領域よりも低濃度の第１導電型領域である、請求項３に記載の半導体記憶素子。
  5. 　前記第１トランジスタのゲート電極は、半導体記憶素子ごとに分離して設けられ、
    　前記第２および第３トランジスタのゲート電極は、複数の半導体記憶素子に亘って共通に設けられる、請求項１に記載の半導体記憶素子。
  6. 　前記ビット線は、第１ビット線と、前記第１ビット線と対応する第２ビット線とを含み、
    　前記第１ビット線は、前記第２トランジスタの前記ソースまたはドレインの他方と接続し、前記第２ビット線は、前記第３トランジスタの前記ソースまたはドレインの他方と接続する、請求項１に記載の半導体記憶素子。
  7. 　前記第１トランジスタのゲート電極、および前記第２トランジスタのソース領域またはドレイン領域の一方の上には、前記第１トランジスタと前記第２トランジスタとを接続する共有コンタクトが設けられる、請求項１に記載の半導体記憶素子。
  8. 　少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第４トランジスタと、
    　ソースまたはドレインの一方で前記第４トランジスタのゲートと接続する第５トランジスタと、
    　ソースまたはドレインの一方で前記第４トランジスタのドレインと接続する第６トランジスタと、
    をさらに備え、
    　前記第５および第６トランジスタの各々は、ゲートで前記ワード線と接続し、前記ソースまたはドレインの他方で前記ビット線と接続する、請求項１に記載の半導体記憶素子。
  9. 　前記第１トランジスタ、および前記第４トランジスタのゲート絶縁膜の残留分極の向きは、互いに反対向きである、請求項８に記載の半導体記憶素子。
  10. 　前記第１～第３トランジスタと、前記第４～第６トランジスタとは、互いに対称な平面配置で設けられる、請求項８に記載の半導体記憶素子。
  11. 　前記第１および第４トランジスタのゲート電極は、半導体記憶素子ごとに分離して設けられ、
    　前記第２および第３トランジスタのゲート電極と、前記第５および第６トランジスタのゲート電極とは、複数の半導体記憶素子に亘って共通に設けられる、請求項８に記載の半導体記憶素子。
  12. 　前記ビット線は、第１ビット線と、前記第１ビット線と対応する第２ビット線とを含み、
    　前記第１ビット線は、前記第２および第６トランジスタの前記ソースまたはドレインの他方と接続し、前記第２ビット線は、前記第３および第５トランジスタの前記ソースまたはドレインの他方と接続する、請求項８に記載の半導体記憶素子。
  13. 　前記第１ビット線と、前記第２および第６トランジスタとは、共通のコンタクトプラグによって接続され、前記第２ビット線と、前記第３および第５トランジスタとは、共通のコンタクトプラグによって接続される、請求項１２に記載の半導体記憶素子。
  14. 　少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタおよび第４トランジスタと、
    　ソースまたはドレインの一方で前記第１トランジスタのゲートと接続し、ソースまたはドレインの他方で前記第４トランジスタのドレインと接続する第２トランジスタと、
    　ソースまたはドレインの一方で前記第４トランジスタのゲートと接続し、ソースまたはドレインの他方で前記第１トランジスタのドレインと接続する第３トランジスタと、
    を備え、マトリクス状に配置されており、
    　前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、半導体記憶素子。
  15. 　前記第１トランジスタ、および前記第４トランジスタのゲート絶縁膜の残留分極の向きは、互いに反対向きである、請求項１４に記載の半導体記憶素子。
  16. 　前記第４トランジスタのゲート電極は、半導体記憶素子ごとに分離して設けられる、請求項１４に記載の半導体記憶素子。
  17. 　前記ビット線は、第１ビット線と、前記第１ビット線と対応する第２ビット線とを含み、
    　前記第１ビット線は、前記第２トランジスタの前記ソースまたはドレインの一方、および前記第４トランジスタのドレインと接続し、前記第２ビット線は、前記第３トランジスタの前記ソースまたはドレインの一方、および前記第１トランジスタのドレインと接続する、請求項１４に記載の半導体記憶素子。
  18. 　前記第１ビット線と、前記第２および第４トランジスタとは、共通のコンタクトプラグによって接続される、請求項１７に記載の半導体記憶素子。
  19. 　前記第４トランジスタのゲート電極、および前記第３トランジスタのソース領域またはドレイン領域の一方の上には、前記第３トランジスタと前記第４トランジスタと接続する共有コンタクトが設けられる、請求項１４に記載の半導体記憶素子。
  20. 　少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタと、
    　ソースまたはドレインの一方で前記第１トランジスタのゲートと接続する第２トランジスタと、
    　ソースまたはドレインの一方で前記第１トランジスタのドレインと接続する第３トランジスタと、
    を備え、マトリクス状に配置された半導体記憶素子を含み、
    　前記半導体記憶素子の前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、電子機器。
PCT/JP2017/007108 2016-04-13 2017-02-24 半導体記憶素子、および電子機器 WO2017179314A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US16/091,680 US10665283B2 (en) 2016-04-13 2017-02-24 Semiconductor storage element and electronic device
JP2018511915A JPWO2017179314A1 (ja) 2016-04-13 2017-02-24 半導体記憶素子、および電子機器

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-080397 2016-04-13
JP2016080397 2016-04-13

Publications (1)

Publication Number Publication Date
WO2017179314A1 true WO2017179314A1 (ja) 2017-10-19

Family

ID=60042119

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/007108 WO2017179314A1 (ja) 2016-04-13 2017-02-24 半導体記憶素子、および電子機器

Country Status (3)

Country Link
US (1) US10665283B2 (ja)
JP (1) JPWO2017179314A1 (ja)
WO (1) WO2017179314A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021039300A1 (ja) * 2019-08-28 2021-03-04 ソニーセミコンダクタソリューションズ株式会社 半導体素子、不揮発性記憶装置、積和演算装置、及び半導体素子の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9786345B1 (en) * 2016-09-16 2017-10-10 Micron Technology, Inc. Compensation for threshold voltage variation of memory cell components
KR20190115508A (ko) * 2018-03-15 2019-10-14 에스케이하이닉스 주식회사 강유전성 메모리 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0278098A (ja) * 1988-02-23 1990-03-19 Mitsubishi Electric Corp 内容参照メモリセル
JPH10256494A (ja) * 1997-03-11 1998-09-25 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JPH11162160A (ja) * 1997-11-27 1999-06-18 Rohm Co Ltd データ記憶装置
JP2001043694A (ja) * 1999-07-30 2001-02-16 Oki Electric Ind Co Ltd 半導体記憶素子
JP2001084759A (ja) * 1999-08-16 2001-03-30 Hyundai Electronics Ind Co Ltd 不揮発性強誘電体メモリ装置及びその製造方法
JP2001168296A (ja) * 1999-12-14 2001-06-22 Matsushita Electronics Industry Corp 不揮発性記憶装置およびその駆動方法
JP2003197869A (ja) * 2001-12-25 2003-07-11 Fujitsu Ltd 強誘電体メモリ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5051948A (en) 1988-02-23 1991-09-24 Mitsubishi Denki Kabushiki Kaisha Content addressable memory device
US6462193B1 (en) 1997-02-21 2002-10-08 The Scripps Research Institute Hydroxyazepanes as inhibitors of glycosidase and HIV protease
US6473329B1 (en) 1997-11-14 2002-10-29 Rohm Co., Ltd. Semiconductor memory and method for accessing semiconductor memory
US7675796B2 (en) * 2005-12-27 2010-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8004871B2 (en) * 2008-05-26 2011-08-23 Panasonic Corporation Semiconductor memory device including FET memory elements

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0278098A (ja) * 1988-02-23 1990-03-19 Mitsubishi Electric Corp 内容参照メモリセル
JPH10256494A (ja) * 1997-03-11 1998-09-25 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JPH11162160A (ja) * 1997-11-27 1999-06-18 Rohm Co Ltd データ記憶装置
JP2001043694A (ja) * 1999-07-30 2001-02-16 Oki Electric Ind Co Ltd 半導体記憶素子
JP2001084759A (ja) * 1999-08-16 2001-03-30 Hyundai Electronics Ind Co Ltd 不揮発性強誘電体メモリ装置及びその製造方法
JP2001168296A (ja) * 1999-12-14 2001-06-22 Matsushita Electronics Industry Corp 不揮発性記憶装置およびその駆動方法
JP2003197869A (ja) * 2001-12-25 2003-07-11 Fujitsu Ltd 強誘電体メモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021039300A1 (ja) * 2019-08-28 2021-03-04 ソニーセミコンダクタソリューションズ株式会社 半導体素子、不揮発性記憶装置、積和演算装置、及び半導体素子の製造方法

Also Published As

Publication number Publication date
JPWO2017179314A1 (ja) 2019-02-21
US20190156879A1 (en) 2019-05-23
US10665283B2 (en) 2020-05-26

Similar Documents

Publication Publication Date Title
KR20180060930A (ko) 반도체 디바이스 및 그 제조 방법
KR102413912B1 (ko) 반도체 기억 소자, 반도체 기억 장치 및 반도체 시스템
US11171155B2 (en) Multi-layer semiconductor element, semiconductor device, and electronic device for storage, and method of manufacturing the same
WO2019220796A1 (ja) 半導体装置及び電子機器
JP7159199B2 (ja) 半導体記憶装置、電子機器及び情報の読み出し方法
US20210408223A1 (en) Ferroelectric tunnel junction devices with discontinuous seed structure and methods for forming the same
WO2017179314A1 (ja) 半導体記憶素子、および電子機器
WO2019171884A1 (ja) 半導体記憶装置、半導体記憶装置の製造方法及び電子機器
TWI802663B (zh) 半導體記憶裝置、乘積累加運算裝置及電子機器
US11087818B2 (en) Semiconductor storage element, semiconductor storage device, semiconductor system, and control method
US20230225134A1 (en) Semiconductor storage device and method of manufacturing semiconductor storage device
CN111316438A (zh) 半导体存储装置和电子设备
JPH1056088A (ja) 強誘電体記憶素子及びその素子を用いた強誘電体記憶装置
CN117178648A (zh) 半导体存储装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2018511915

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17782132

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 17782132

Country of ref document: EP

Kind code of ref document: A1