WO2019171884A1 - 半導体記憶装置、半導体記憶装置の製造方法及び電子機器 - Google Patents

半導体記憶装置、半導体記憶装置の製造方法及び電子機器 Download PDF

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WO2019171884A1
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capacitor
memory device
semiconductor memory
film
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PCT/JP2019/004769
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塚本　雅則
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ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the top-view layout

Definitions

  • the present disclosure relates to a semiconductor memory device, a method for manufacturing the semiconductor memory device, and an electronic apparatus.
  • CMOS Complementary MOS
  • nMOSFET n-type Metal-Oxide-Semiconductor Field-Effect Transistor
  • pMOSFET p-type MOSFET
  • CMOS circuit is used in many LSI (Large Scale Integration) devices.
  • LSI Large Scale Integration
  • SoC System on a Chip
  • a static RAM (Static Random Access Memory: SRAM) is used as the memory mounted on the LSI device.
  • SRAM Static Random Access Memory
  • DRAM Dynamic RAM
  • MRAM Magnetic RAM
  • FeRAM Ferroelectric RAM
  • FeRAM is a semiconductor memory device that stores information using the direction of remanent polarization of a ferroelectric.
  • a structure using a stacked cylinder-shaped ferroelectric capacitor as a memory cell has been proposed.
  • Patent Document 1 discloses a DRAM in which a paraelectric capacitor is provided inside a contact hole provided on a drain region of a field effect transistor.
  • Patent Document 1 is a structure related to a DRAM using a paraelectric capacitor. Therefore, the structure disclosed in Patent Document 1 cannot be applied as it is to FeRAM using a ferroelectric capacitor. Therefore, a sufficient optimization of the structure has been demanded for FeRAM using a ferroelectric capacitor as a memory cell.
  • the present disclosure proposes a new and improved semiconductor memory device, a semiconductor memory device manufacturing method, and an electronic device that include a ferroelectric capacitor having a more optimized structure as a memory cell.
  • a field effect transistor provided in an active region of a semiconductor substrate, and a first capacitor electrode and a second capacitor electrode sandwiching a ferroelectric film, the first capacitor electrode being the field effect transistor
  • a ferroelectric capacitor electrically connected to one of a source and a drain of the ferroelectric capacitor, a source line electrically connected to the second capacitor electrode of the ferroelectric capacitor, and a source or a drain of the field effect transistor
  • a bit line electrically connected to the other, a gate electrode of the field effect transistor extending in a first direction beyond the active region, and the source line and the bit line extending in the first direction
  • a semiconductor memory device is provided that extends in a second direction orthogonal to the first direction.
  • the field effect transistor is formed in the active region of the semiconductor substrate so that the gate electrode of the field effect transistor extends in the first direction beyond the active region, and the ferroelectric film.
  • a method of manufacturing a semiconductor memory device comprising: extending so as to extend in a second direction orthogonal to the first direction.
  • a field effect transistor provided in an active region of a semiconductor substrate, a first capacitor electrode and a second capacitor electrode sandwiching a ferroelectric film, and the first capacitor electrode is the electric field.
  • a ferroelectric capacitor electrically connected to one of a source or a drain of the effect transistor, a source line electrically connected to the second capacitor electrode of the ferroelectric capacitor, a source of the field effect transistor, or A bit line electrically connected to the other of the drains, wherein the gate electrode of the field effect transistor extends in the first direction beyond the active region,
  • An electronic apparatus is provided in which the source line and the bit line extend in a second direction orthogonal to the first direction.
  • the extending direction of the word line WL that controls selection or non-selection of the capacitor is orthogonal to the extending direction of the source line SL and the bit line BL that drive the capacitor at the time of reading. I am letting.
  • the semiconductor memory device can efficiently arrange the capacitors and the transistors, so that an increase in the occupied area can be prevented.
  • FIG. 3 is a circuit diagram showing an equivalent circuit of a semiconductor memory device according to an embodiment of the present disclosure. It is a schematic diagram showing a planar structure and a cross-sectional structure of a semiconductor memory device. It is the top view and sectional drawing explaining 1 process of the 1st manufacturing method of a semiconductor memory device. It is the top view and sectional drawing explaining 1 process of the 1st manufacturing method of a semiconductor memory device. It is the top view and sectional drawing explaining 1 process of the 1st manufacturing method of a semiconductor memory device. It is the top view and sectional drawing explaining 1 process of the 1st manufacturing method of a semiconductor memory device. It is the top view and sectional drawing explaining 1 process of the 1st manufacturing method of a semiconductor memory device. It is the top view and sectional drawing explaining 1 process of the 1st manufacturing method of a semiconductor memory device.
  • FIG. 1 is a circuit diagram showing an equivalent circuit of the semiconductor memory device according to the present embodiment.
  • gate represents a gate electrode of a field effect transistor
  • drain represents a drain electrode or drain region of the field effect transistor
  • source represents a source electrode or source region of the field effect transistor.
  • the semiconductor memory device 10 includes a capacitor 11 in which information is stored, and a transistor 21 that controls selection and non-selection of the capacitor 11.
  • the semiconductor memory device 10 is, for example, one memory cell that stores 1-bit information as 0 or 1.
  • the capacitor 11 is a ferroelectric capacitor composed of a pair of electrodes that sandwich a ferroelectric film.
  • the capacitor 11 can store information according to the direction of remanent polarization of the ferroelectric film sandwiched between the pair of electrodes.
  • one of the pair of electrodes is electrically connected to the source line SL, and the other of the pair of electrodes is electrically connected to the source or drain of the transistor 21.
  • the transistor 21 is a field effect transistor that controls selection and non-selection of the capacitor 11.
  • the transistor 21 is electrically connected to the other electrode of the capacitor 11 with one of the source and the drain and electrically connected to the bit line BL with the other of the source and the drain.
  • the gate of the transistor 21 is electrically connected to the word line WL, and the on / off state of the channel of the transistor 21 is controlled by the voltage applied from the word line WL.
  • a semiconductor memory device 10 when information is written to the capacitor 11, first, a voltage is applied to the word line WL to change the channel of the transistor 21 to the on state. Thereafter, an electric field is applied to the ferroelectric film of the capacitor 11 by applying a potential difference corresponding to information to be written between the source line SL and the bit line BL. Thereby, the semiconductor memory device 10 can write information in the capacitor 11 by controlling the direction of remanent polarization of the ferroelectric film of the capacitor 11 by the external electric field.
  • the semiconductor memory device 10 can operate as an FeRAM (Ferroelectric Random Access Memory) that stores information in the capacitor 11.
  • FeRAM Feroelectric Random Access Memory
  • the source line SL and the bit line BL are extended in a direction orthogonal to the extending direction of the word line WL.
  • the reason for the extending direction of the source line SL, the bit line BL, and the word line WL will be described below.
  • the semiconductor memory device 10 functioning as FeRAM using a ferroelectric capacitor, information is stored according to the polarization direction of the capacitor 11. Therefore, in order to read information from the capacitor 11, a voltage is applied between the source line SL and the bit line BL, and the polarization of the capacitor 11 is converted into a charge amount and read out to the outside.
  • the word line WL, the source line SL, and the bit line BL are orthogonal to each other, and the intersection is uniquely defined. It is necessary to be decided. Specifically, it is important that the extending direction of the word line WL that controls selection or non-selection of the capacitor 11 and the extending direction of the source line SL and the bit line BL that drive the capacitor 11 at the time of writing are orthogonal.
  • DRAM Dynamic Random Access Memory
  • paraelectric capacitor a DRAM (Dynamic Random Access Memory) using a paraelectric capacitor.
  • a method of fixing a source line connected to one of a pair of electrodes of a capacitor at a predetermined potential can be used in order to improve the degree of integration (also referred to as a Vcc / 2 method).
  • the source line fixed at a predetermined potential is provided as a plate electrode extending in a plate shape across each memory cell, the extending direction of the source line is not defined in the first place. Therefore, in the DRAM, sufficient consideration has not been given to the extending direction of the word line for controlling selection or non-selection of the capacitor and the extending direction of the source line and the bit line for driving the capacitor at the time of reading.
  • the semiconductor memory device 10 Since the semiconductor memory device 10 according to the present embodiment is provided as an FeRAM having a driving principle different from that of the DRAM, it is important to define the extending directions of the word line WL, the source line SL, and the bit line BL as described above. It becomes. According to this, since the semiconductor memory device 10 can form memory cells with a simple configuration including the capacitor 11 and the transistor 21, it is possible to more easily realize integration and higher density of the semiconductor memory device 10. Can do. In the semiconductor memory device 10, the selection and non-selection of the capacitor 11 can be controlled by the transistor 21, and therefore, a Write Disturb that causes information stored in the non-selected capacitor 11 to be rewritten when information is written is generated. Can be prevented.
  • FIG. 2 is a schematic diagram showing a planar structure and a cross-sectional structure of the semiconductor memory device 10 according to the present embodiment.
  • planarization film 200 and the interlayer insulating film 300 formed over the entire surface of the semiconductor substrate 100 are omitted and described as a plane transmission diagram in order to clarify the arrangement of each component. ing.
  • Each of the cross-sectional views in FIG. 2 shows a cross-section obtained by cutting the plan view along each of the AA, BB, and CC lines.
  • first conductivity type represents one of “p-type” and “n-type”
  • second conductivity type is different from “first conductivity-type” “p-type” or “n-type”. It represents the other of the “type”.
  • the semiconductor memory device 10 is provided on a semiconductor substrate 100.
  • a large number of semiconductor memory devices 10 are arranged in a matrix on the semiconductor substrate 100 to constitute a semiconductor memory 1 capable of storing a large amount of information.
  • the capacitor 11 is provided on the source or drain region 151 along the first capacitor electrode 111 provided along the inside of the opening penetrating the planarizing film 200 and on the first capacitor electrode 111 along the opening. And the second capacitor electrode 115 provided on the ferroelectric film 113 so as to fill the opening.
  • the first capacitor electrode 111 is electrically connected to the source or drain region 151 of the transistor 21, and the second capacitor electrode 115 is electrically connected to the first wiring layer 311 functioning as the source line SL.
  • the transistor 21 includes a gate insulating film 140 provided on the semiconductor substrate 100, a gate electrode 130 provided on the gate insulating film 140, and a source or drain region 151 provided in the active region 150 of the semiconductor substrate 100. And composed of One of the source or drain region 151 is electrically connected to the capacitor 11 by connecting to the first capacitor electrode 111, and the other of the source or drain region 151 functions as the bit line BL via the contact 210. It is electrically connected to the two wiring layers 312.
  • the gate electrode 130 functions as the word line WL by being provided across the plurality of active regions 150 across the element isolation layer 105.
  • the active region 150 extends in a third direction that is oblique to both the first direction in which the gate electrode 130 extends and the second direction in which the first wiring layer 311 and the second wiring layer 312 extend.
  • the source or drain region 151 that constitutes the same transistor 21 as the gate electrode 130 and the gate insulating film 140 illustrated in the cross-sectional view along the line AA is not illustrated in the cross-sectional view along the line AA.
  • One of the source or drain regions 151 will be illustrated in the cross-sectional view of the line. A cross-sectional view taken along the active region 150 will be described later with reference to FIG.
  • a stacked cylinder-shaped DRAM (Dynamic Random Access Memory) is given. be able to.
  • a capacitor capacity of about 20 fF is required for a capacity 100 fF of a bit line. .
  • the depth of the recess or opening for forming the capacitor with the capacitance of 20 fF is: It will be about 8 ⁇ m.
  • Such recesses or openings with such depths are extremely difficult to process, making it difficult to miniaturize and highly integrate DRAM.
  • the semiconductor memory device 10 functions as an FeRAM that stores information by the remanent polarization of the ferroelectric. Since FeRAM has an operating principle different from that of DRAM, for example, even if the capacitance of the bit line is 100 fF, if the residual polarization of the ferroelectric is about 25 ⁇ C / ⁇ m 2 , information is read with sufficient accuracy. It is possible.
  • the capacitor 11 that realizes such remanent polarization can be formed by using a recess or opening having a depth of about 400 nm. Therefore, the semiconductor memory device 10 according to the present embodiment can be easily miniaturized and highly integrated.
  • the semiconductor substrate 100 is a substrate made of a semiconductor material on which the capacitor 11 and the transistor 21 are formed.
  • the semiconductor substrate 100 may be a silicon substrate or an SOI (Silicon On Insulator) substrate in which an insulating film such as SiO 2 is sandwiched between silicon substrates.
  • the semiconductor substrate 100 is a substrate formed of another elemental semiconductor such as germanium, or a substrate formed of a compound semiconductor such as gallium arsenide (GaAs), gallium nitride (GaN), or silicon carbide (SiC). Also good.
  • the element isolation layer 105 is made of an insulating material and electrically isolates the transistors 21 provided on the semiconductor substrate 100 from each other.
  • the element isolation layer 105 may be provided extending in a third direction (for example, a direction from the upper left to the lower right as opposed to FIG. 2) in strip regions separated from each other.
  • the third direction refers to a first direction in which the gate electrode 130 extends (for example, a vertical direction as opposed to FIG. 2), and a second direction in which the first wiring layer 311 and the second wiring layer 312 extend (for example, , The right-and-left direction with respect to FIG.
  • the element isolation layer 105 may be formed of an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON).
  • the element isolation layer 105 is formed by removing a part of the semiconductor substrate 100 in a predetermined region by etching or the like using an STI (Shallow Trench Isolation) method, and then opening an opening formed by etching or the like with silicon oxide (SiO x ). It may be formed by embedding.
  • the element isolation layer 105 may be formed by thermally oxidizing the semiconductor substrate 100 in a predetermined region using a LOCOS (LOCal Oxidation of Silicon) method.
  • LOCOS LOCOS
  • the band-shaped regions separated from each other by the element isolation layer 105 function as an active region 150 in which the transistor 21 is formed.
  • a first conductivity type impurity for example, a p-type impurity such as boron (B) or aluminum (Al)
  • B boron
  • Al aluminum
  • the element isolation layer 105 and the active region 150 may be provided in a strip shape extending in a zigzag shape in the third direction as illustrated in FIG. According to this, since the semiconductor memory device 10 can efficiently arrange the capacitor 11 and the transistor 21, an increase in the area occupied by the semiconductor memory device 10 can be prevented. However, it goes without saying that the element isolation layer 105 and the active region 150 may be provided in a linear shape that extends without being bent in the third direction.
  • the gate insulating film 140 is made of an insulating material and is provided on the active region 150 of the semiconductor substrate 100.
  • the gate insulating film 140 may be formed of a known insulating material as a gate insulating film of a field effect transistor.
  • the gate insulating film 140 may be formed of an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON).
  • the gate electrode 130 is made of a conductive material and is provided on the gate insulating film 140. Specifically, the gate electrode 130 is provided to extend in a first direction that is oblique to the third direction in which the element isolation layer 105 extends. A plurality of gate electrodes 130 are provided at a predetermined interval in a second direction orthogonal to the first direction. The gate electrode 130 extends beyond the element isolation layer 105 and is provided over a plurality of active regions 150, thereby functioning as a word line WL that electrically connects each of the gate electrodes of the transistors 21 of each memory cell. To do.
  • the gate electrode 130 may be formed of polysilicon or the like, or may be formed of metal, an alloy, a metal compound, or an alloy of metal (Ni or the like) and polysilicon (so-called silicide).
  • the gate electrode 130 may be formed with a stacked structure of a metal layer and a polysilicon layer.
  • the gate electrode 130 may be formed by a laminated structure of a metal layer made of TiN or TaN provided on the gate insulating film 140 and a polysilicon layer. According to such a laminated structure, the gate electrode 130 can reduce the wiring resistance as compared with the case where the gate electrode 130 is formed only of the polysilicon layer.
  • the source or drain region 151 is a second conductivity type region formed in the semiconductor substrate 100. Specifically, the source or drain region 151 may be provided in each of the active regions 150 extending in the third direction so as to sandwich the gate electrode 130. One of the source or drain region 151 is electrically connected to the first capacitor electrode 111, and the other of the source or drain region 151 is electrically connected to the second wiring layer 312 that is the bit line BL via the contact 210. Connecting.
  • the source or drain region 151 may be formed by introducing a second conductivity type impurity (for example, an n-type impurity such as phosphorus (P) or arsenic (As)) into the semiconductor substrate 100 in the active region 150.
  • a second conductivity type impurity for example, an n-type impurity such as phosphorus (P) or arsenic (As)
  • P phosphorus
  • As arsenic
  • the semiconductor substrate 100 between the source or drain region 151 and the gate electrode 130 has the same second conductivity type as that of the source or drain region 151 and the concentration of the conductive impurity is higher than that of the source or drain region 151.
  • a low LDD (Lightly-Doped Drain) region may be formed.
  • either the source or drain region 151 provided with the gate electrode 130 interposed therebetween may function as a source region, or any of them may function as a drain region. These can be arbitrarily changed according to the polarity of the conductive impurities or the wiring to be connected.
  • the sidewall insulating film 132 is made of an insulating material and is provided as a side wall on the side surface of the gate electrode 130.
  • the sidewall insulating film 132 can be formed by forming an insulating film uniformly in a region including the gate electrode 130 and then performing vertical anisotropic etching on the insulating film.
  • the sidewall insulating film 132 may be formed of a single layer or a plurality of layers using an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON). Good.
  • the sidewall insulating film 132 self-aligns the positional relationship between the gate electrode 130 and the source or drain region 151 by shielding the second conductivity type impurity when introducing the second conductivity type impurity into the semiconductor substrate 100. Control. Since the sidewall insulating film 132 can control the introduction of conductive impurities into the semiconductor substrate 100 in a stepwise manner, the LDD region described above is self-aligned between the source or drain region 151 and the gate electrode 130. Can be formed.
  • the conductive layer 131 is provided on the gate electrode 130 and functions as a wiring that electrically connects the gate electrode 130. Specifically, the conductive layer 131 is provided on the upper surface of the gate electrode 130 and functions as the word line WL.
  • the conductive layer 131 may be formed of a metal or a metal compound.
  • the contact region 152 is provided on the surface of the semiconductor substrate 100 in the source or drain region 151 and reduces the contact resistance between the source or drain region 151 and the first capacitor electrode 111 or the contact 210.
  • the contact region 152 may be formed of an alloy (so-called silicide) of a metal such as Ni and silicon.
  • the planarization film 200 is made of an insulating material, embedded in the transistor 21, and provided over the entire surface of the semiconductor substrate 100.
  • the planarization film 200 is provided with an opening that exposes one of the source and drain regions 151 of the transistor 21, and the cylinder-type capacitor 11 is provided inside the opening.
  • the planarization film 200 may be formed of an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON).
  • a liner layer made of an insulating material may be provided over the entire surface of the semiconductor substrate 100, the sidewall insulating film 132, and the conductive layer 131.
  • the liner layer can provide a high etching selectivity between the liner layer and the planarization film 200 in the step of forming an opening for providing the capacitor 11 or the contact 210 in the planarization film 200. Thereby, the liner layer can prevent the progress of etching into the semiconductor substrate 100 in the step.
  • the liner layer may be formed of an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON).
  • the planarizing film 200 is formed of silicon oxide (SiO x )
  • the liner layer may be formed of silicon nitride (SiN x ).
  • the liner layer may be formed as a layer that applies compressive stress or tensile stress to the semiconductor substrate 100 under the gate insulating film 140. In such a case, the liner layer can improve carrier mobility of a channel formed in the semiconductor substrate 100 due to a stress effect.
  • the first capacitor electrode 111 is made of a conductive material, and is provided along the inside of the opening formed in the planarization film 200 so as to expose the active region 150.
  • the opening formed in the planarization film 200 is provided so as to expose one of the source or drain region 151, and the first capacitor electrode 111 is provided on one of the source or drain region 151 exposed by the opening. . Accordingly, the first capacitor electrode 111 can be electrically connected to the source or drain region 151.
  • the first capacitor electrode 111 is provided so as to recede (recess) from the opening surface of the opening provided in the planarization film 200. According to this, it is possible to prevent the first capacitor electrode 111 from being short-circuited with the second capacitor electrode 115 or the first wiring layer 311 while securing the capacitance of the capacitor 11.
  • the first capacitor electrode 111 may be formed of a metal compound such as titanium (Ti) or tungsten (W), or a metal compound such as titanium nitride (TiN) or tantalum nitride (TaN).
  • the first capacitor electrode 111 may be formed of ruthenium (Ru) or ruthenium oxide (RuO 2 ).
  • the first capacitor electrode 111 can be formed by sputtering using ALD (Atomic Layer Deposition), CVD (Chemical Vapor Deposition), IMP (Ionized Metal Plasma), or the like.
  • the ferroelectric film 113 is made of a ferroelectric material, and is provided on the first capacitor electrode 111 along the inside of the opening formed in the planarizing film 200.
  • the ferroelectric film 113 is made of a ferroelectric material that spontaneously polarizes and whose direction of remanent polarization can be controlled by an external electric field.
  • the ferroelectric film 113 is a ferroelectric material having a perovskite structure such as lead zirconate titanate (Pb (Zr, Ti) O 3 : PZT) or strontium bistrontate tantalate (SrBi 2 Ta 2 O 9 : SBT). It may be made of a material.
  • the ferroelectric film 113 may be a ferroelectric film obtained by altering a film made of a high dielectric material such as HfO x , ZrO x or HfZrO x by heat treatment or the like. It may be a ferroelectric film modified by introducing atoms such as lanthanum (La), silicon (Si), or gadolinium (Gd) into the resulting film. Further, the ferroelectric film 113 may be formed of a single layer or a plurality of layers. For example, the ferroelectric film 113 may be a single layer film made of a ferroelectric material such as HfO x . The ferroelectric film 113 can be formed by using ALD (Atomic Layer Deposition), CVD (Chemical Vapor Deposition), or the like.
  • ALD Atomic Layer Deposition
  • CVD Chemical Vapor Deposition
  • the second capacitor electrode 115 is made of a conductive material, and is provided on the ferroelectric film 113 so as to fill the opening formed in the planarizing film 200.
  • the second capacitor electrode 115 may be formed of a metal such as titanium (Ti) or tungsten (W), or a metal compound such as titanium nitride (TiN) or tantalum nitride (TaN).
  • the second capacitor electrode 115 may be formed of ruthenium (Ru) or ruthenium oxide (RuO 2 ).
  • the second capacitor electrode 115 can be formed by using ALD (Atomic Layer Deposition), CVD (Chemical Vapor Deposition), or the like.
  • the capacitor 11 is configured by sandwiching the above-described ferroelectric film 113 between the first capacitor electrode 111 and the second capacitor electrode 115. Thereby, the semiconductor memory device 10 can store information according to the polarization direction of the ferroelectric film 113 of the capacitor 11.
  • the contact 210 is made of a conductive material and is provided through the planarizing film 200. Specifically, the contact 210 is provided on the active region 150 corresponding to the other of the source or drain region 151, and the other of the source or drain region 151 of the transistor 21 and the second wiring layer 312 which is the bit line BL. And electrically connect.
  • the contact 210 may be formed of a metal such as titanium (Ti) or tungsten (W), or a metal compound such as titanium nitride (TiN) or tantalum nitride (TaN).
  • the contact 210 may be formed of a single layer or a multilayer structure.
  • the contact 210 may be formed of a laminate of Ti or TiN and W.
  • the interlayer insulating film 300 fills the first wiring layer 311 and the second wiring layer 312 and is provided over the entire surface of the semiconductor substrate 100 on the planarizing film 200.
  • the interlayer insulating film 300 may be formed of an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON), for example.
  • the first wiring layer 311 is made of a conductive material and is provided on the planarizing film 200. Specifically, the first wiring layer 311 is provided on the capacitor 11 as a wiring extending in a second direction orthogonal to the first direction in which the word line WL extends. The first wiring layer 311 functions as the source line SL by being electrically connected to the second capacitor electrode 115.
  • the first wiring layer 311 may be formed of a metal material such as copper (Cu) or aluminum (Al), for example, and may be formed of a Cu damascene structure or a dual damascene structure.
  • the second wiring layer 312 is made of a conductive material and is provided on the planarizing film 200. Specifically, the second wiring layer 312 is provided on the contact 210 as a wiring extending in a second direction orthogonal to the first direction in which the word line WL extends. The second wiring layer 312 functions as the bit line BL by being electrically connected to the other of the source or drain region 151 through the contact 210.
  • the second wiring layer 312 may be formed of a metal material such as copper (Cu) or aluminum (Al), or may be formed of a Cu damascene structure or a dual damascene structure.
  • the transistor 21 can control the selection and non-selection of the capacitor 11, it is possible to prevent the occurrence of the write transistor in the non-selected capacitor 11.
  • the transistors 21 and the capacitors 11 can be efficiently arranged by defining the extending directions of the active region 150, the word line WL, the source line SL, and the bit line BL, respectively. According to this, since the semiconductor memory device 10 can suppress an increase in the area occupied by one memory cell, it becomes easier to increase the storage density.
  • FIGS. 3 to 9 are a plan view and a cross-sectional view for explaining each step of the first manufacturing method of the semiconductor memory device 10.
  • Each of the cross-sectional views shows a cross section obtained by cutting the plan view along each of the AA line, the BB line, and the CC line.
  • the element isolation layer 105 is formed on the semiconductor substrate 100, and the active region 150 in which the transistor 21 is formed is formed.
  • an SiO 2 film is formed on the semiconductor substrate 100 made of Si by dry oxidation or the like, and an Si 3 N 4 film is further formed by low pressure CVD (Chemical Vapor Deposition) or the like.
  • a resist layer patterned to protect the regions that form the active region 150 is formed on the Si 3 N 4 film, SiO 2 film, the Si 3 N 4 film and 350 nm ⁇ 400 nm of a semiconductor substrate 100 Etch at a depth of.
  • an SiO 2 film is formed with a film thickness of 650 nm to 700 nm, and an element isolation layer 105 is formed by embedding openings by etching.
  • high-density plasma CVD having good step coverage and capable of forming a dense SiO 2 film may be used.
  • the surface of the semiconductor substrate 100 is planarized by removing the excessively formed SiO 2 film using CMP (Chemical Mechanical Polish) or the like.
  • CMP Chemical Mechanical Polish
  • the removal of the SiO 2 film by CMP may be performed, for example, until the Si 3 N 4 film is exposed.
  • the Si 3 N 4 film is removed using hot phosphoric acid or the like.
  • the semiconductor substrate 100 may be formed of N 2 , O 2 or O 2 before removing the Si 3 N 4 film. It is also possible to anneal in a H 2 / O 2 environment.
  • a first conductivity type impurity for example, boron (B)
  • B boron
  • the gate electrode 130 is formed on the gate insulating film 140.
  • the oxide film 100A covering the surface of the semiconductor substrate 100 is peeled off with a hydrofluoric acid solution or the like.
  • a gate insulating film 140 made of SiO 2 is formed to a thickness of 1.5 nm to 10 nm on the semiconductor substrate 100 by dry oxidation using O 2 at 700 ° C. or RTA (Rapid Thermal Anneal) treatment.
  • the gas used for dry oxidation in addition to O 2, it may be a mixed gas of H 2 / O 2, N 2 O or NO.
  • nitrogen doping can be performed in the SiO 2 film by using plasma nitridation.
  • a polysilicon film is formed to a thickness of 50 nm to 150 nm using low pressure CVD using SiH 4 gas as a source gas and a film forming temperature of 580 ° C. to 620 ° C.
  • anisotropic etching is performed on the deposited polysilicon using the patterned resist as a mask to form the gate electrode 130.
  • anisotropic etching for example, HBr or Cl-based gas can be used.
  • the gate electrode 130 may be formed with a gate width of about 40 nm to 50 nm.
  • the gate electrode 130 functions as the word line WL.
  • the gate electrode 130 may be formed at the same time as or shared with the gate electrode of a transistor provided in a logic region or the like other than the region where the semiconductor memory device 10 is formed.
  • sidewall insulating films 132 are formed on both side surfaces of the gate electrode 130, and source or drain regions 151 are formed in the active region 150 of the semiconductor substrate 100.
  • arsenic (As) which is a second conductivity type impurity
  • As arsenic
  • P phosphorus
  • Si 3 N 4 is formed with a film thickness of 30 nm to 50 nm by plasma CVD to form an insulating film for a sidewall.
  • the sidewall insulating film 132 is formed on both side surfaces of the gate electrode 130 by performing anisotropic etching on the sidewall insulating film.
  • arsenic (As) which is a second conductivity type impurity
  • As arsenic
  • the second conductivity type impurity is introduced on both sides of the gate electrode 130.
  • source or drain regions 151 are formed in the active regions 150 on both sides of the gate electrode 130.
  • RTA Rapid Thermal Annealing
  • Ni is formed over the entire surface of the semiconductor substrate 100 by sputtering or the like with a film thickness of 6 nm to 8 nm, and then RTA is performed at 300 ° C. to 450 ° C. for 10 seconds to 60 seconds.
  • Ni on Si is converted into silicide (NiSi). Since Ni on SiO 2 remains unreacted, the unreacted Ni is removed using H 2 SO 4 / H 2 O 2 , so that NiSi is added to the gate electrode 130 and the source or drain region 151.
  • a conductive layer 131 and a contact region 152 are formed. Note that the conductive layer 131 and the contact region 152 may be formed of CoSi 2 or NiSi by depositing Co or NiPt instead of Ni. What is necessary is just to set the temperature of RTA at the time of forming Co or NiPt into a film suitably.
  • a planarization film 200 is formed over the entire surface of the semiconductor substrate 100 so as to embed the transistor 21.
  • the planarization is performed by a CMP method to form the planarization film 200.
  • a liner layer made of SiN may be formed over the entire surface of the semiconductor substrate 100 on the semiconductor substrate 100 before the planarization film 200 is formed.
  • the liner layer may be formed by depositing SiN with a film thickness of 10 nm to 50 nm using plasma CVD.
  • the liner layer can also be formed as a layer that applies compressive stress or tensile stress to the semiconductor substrate 100.
  • the planarization film 200 can be etched in a subsequent process under the condition that the etching selectivity between the planarization film 200 and the liner layer is high, so that the etching can be performed with higher controllability. It can be carried out.
  • a first capacitor electrode 111 is formed inside the opening.
  • an opening is formed in the planarizing film 200 on the other of the source or drain region 151 by anisotropic etching using a resist patterned by lithography as a mask.
  • the opening can be formed with a width of 60 nm and a depth of 200 nm, for example.
  • etching for forming the opening and filling of the opening by film formation at the subsequent stage can be performed without any problem.
  • the anisotropic etching can be performed by using, for example, a fluorocarbon-based gas. Further, by using the liner layer described above, etching can be stopped with good controllability.
  • TiN is formed to a thickness of 5 nm to 20 nm on the source or drain region 151 along the internal shape of the opening formed in the planarizing film 200 by sputtering using ALD, CVD, or IMP.
  • a material for forming the first capacitor electrode 111 TaN, Ru, RuO 2 or the like can be used instead of TiN.
  • etching back is performed under the condition that the resist and the first capacitor electrode 111 have the same selection ratio. Retract from the opening surface of the opening. Accordingly, the shoulder of the first capacitor electrode 111 can be retracted while leaving the first capacitor electrode 111 at the bottom and side surfaces of the opening, thereby forming a recess.
  • a ferroelectric film 113 is formed on the first capacitor electrode 111, and further a second capacitor electrode 115 is formed on the ferroelectric film 113, thereby opening the aperture.
  • a capacitor 11 is formed inside the capacitor.
  • hafnium oxide (HfO x ) which is a high dielectric material, is formed on the first capacitor electrode 111 along the internal shape of the opening provided in the planarizing film 200 by CVD or ALD with a film thickness of 3 nm.
  • a ferroelectric film 113 is formed by forming a film at ⁇ 10 nm. Note that hafnium oxide (HfO x ), which is a high dielectric material, is converted into a ferroelectric material by an annealing process at a later stage.
  • a high-dielectric material such as zirconium oxide (ZrO x ) or hafnium zirconium oxide (HfZrO x ) can be used instead of hafnium oxide.
  • these high dielectric materials can be converted into ferroelectric materials by doping lanthanum (La), silicon (Si), gadolinium (Gd), or the like.
  • a perovskite-based ferroelectric material such as lead zirconate titanate (PZT) or strontium bistrontate tantalate (SBT) can be used.
  • the second capacitor is formed by depositing TiN with a film thickness of 5 nm to 20 nm on the ferroelectric film 113 by using CVD, ALD, sputtering, or the like so as to fill the opening formed in the planarizing film 200.
  • An electrode 115 is formed.
  • As a material for forming the second capacitor electrode 115 TaN, Ru, or RuO 2 can be used.
  • crystallization annealing is performed to convert HfO x constituting the ferroelectric film 113 into a ferroelectric material. It should be noted that the crystallization annealing for converting HfO x into a ferroelectric material may be performed in this step or may be performed in another step (for example, after CMP described later).
  • the crystallization annealing can be arbitrarily changed as long as it is in the range of 400 ° C. to 700 ° C. and the heat resistance of the transistor 21 and other structures such as NiSi. Thereafter, the ferroelectric film 113 and the second capacitor electrode 115 formed excessively on the planarizing film 200 are removed by performing CMP or whole surface etch back. Thereby, the capacitor 11 is formed.
  • an interlayer insulating film 300 is formed over the entire surface of the semiconductor substrate 100, and a first wiring layer is formed. 311 and the second wiring layer 312 are formed.
  • an opening is formed on the other of the source or drain region 151 by etching the planarization film 200.
  • Ti and TiN are deposited on the opening of the planarizing film 200 by CVD or the like, and further W is deposited, and then planarized by CMP, so that the source or drain region 151 is formed.
  • a contact 210 is formed on the other.
  • Ti and TiN may be formed by sputtering using IMP (Ion Metal Plasma) or the like. Further, planarization may be performed using full-surface etchback instead of the CMP method.
  • Contact 210 may be formed at the same time as a transistor contact provided in a logic region or the like other than the region where semiconductor memory device 10 is formed.
  • an SiO 2 film is formed over the entire surface of the planarizing film 200 with a film thickness of 100 nm to 500 nm by using CVD or the like, and then planarized by CMP to form an interlayer insulating film 300. To do. Subsequently, the interlayer insulating film 300 is etched to form an opening for forming an electrical connection with the second capacitor electrode 115 or the contact 210, and then a damascene structure or a dual damascene structure is used to form Cu.
  • the first wiring layer 311 and the second wiring layer 312 are formed using, for example, the wiring material. Note that the first wiring layer 311 and the second wiring layer 312 may be formed of Al or the like.
  • the first wiring layer 311 functions as the source line SL by extending in the second direction on the second capacitor electrode 115.
  • the second wiring layer 312 functions as the bit line BL by extending in the second direction on the contact 210.
  • the semiconductor memory device 10 according to this embodiment can be formed.
  • FIGS. 10 to 13 are a plan view and a cross-sectional view for explaining each step of the second manufacturing method of the semiconductor memory device 10.
  • each of the cross-sectional views shows a cross section obtained by cutting the plan view along each of the AA line, the BB line, and the CC line.
  • planarization film 200 is formed by a process similar to the process described with reference to FIGS.
  • a contact 210 electrically connected to the other of the source or drain region 151 is formed.
  • an opening is formed on the other of the source or drain region 151 by etching the planarization film 200.
  • Ti and TiN are deposited on the opening of the planarizing film 200 by CVD or the like, and further W is deposited, and then planarized by CMP, so that the source or drain region 151 is formed.
  • a contact 210 is formed on the other.
  • Ti and TiN may be formed by sputtering using IMP (Ion Metal Plasma) or the like. Further, planarization may be performed using full-surface etchback instead of the CMP method. Note that the contact 210 may be formed simultaneously with a contact of a transistor provided in a logic region other than the memory region.
  • an opening is formed through the planarization film 200 and the interlayer insulating film 300 to expose the active region 150.
  • the first capacitor electrode 111 is formed inside the opening.
  • SiO 2 is formed over the entire surface of the planarizing film 200 with a film thickness of 100 nm to 500 nm by using CVD or the like, and then planarized by a CMP method, whereby an interlayer insulating film is formed. 300 is formed.
  • an opening is formed in the planarization film 200 and the interlayer insulating film 300 on the active region 150 corresponding to the other of the source or drain region 151 by anisotropic etching using a resist patterned by lithography as a mask. To do.
  • the opening can be formed with a width of 60 nm and a depth of 200 nm, for example.
  • etching for forming the opening and filling of the opening by film formation at the subsequent stage can be performed without any problem.
  • the anisotropic etching can be performed by using, for example, a fluorocarbon-based gas. Further, by using the liner layer described above, etching can be stopped with good controllability.
  • a TiN film having a thickness of 5 nm to 20 nm is formed on the source or drain region 151 along the internal shape of the opening formed in the planarizing film 200 and the interlayer insulating film 300 by sputtering using ALD, CVD, or IMP.
  • the film is formed.
  • As a material for forming the first capacitor electrode 111 TaN, Ru, RuO 2 or the like can be used instead of TiN.
  • etching back is performed under the condition that the resist and the first capacitor electrode 111 have the same selection ratio. Retract from the opening surface of the opening. Accordingly, the shoulder of the first capacitor electrode 111 can be retracted while leaving the first capacitor electrode 111 at the bottom and side surfaces of the opening, thereby forming a recess.
  • a ferroelectric film 113 is formed on the first capacitor electrode 111, and a second capacitor electrode 115 is formed on the ferroelectric film 113, thereby opening the aperture.
  • a capacitor 11 is formed inside the capacitor.
  • hafnium oxide (HfO x ) which is a high dielectric material, is formed on the first capacitor electrode 111 along the internal shape of the opening provided in the planarizing film 200 by CVD or ALD with a film thickness of 3 nm.
  • a ferroelectric film 113 is formed by forming a film at ⁇ 10 nm. Note that hafnium oxide (HfO x ), which is a high dielectric material, is converted into a ferroelectric material by an annealing process at a later stage.
  • a high-dielectric material such as zirconium oxide (ZrO x ) or hafnium zirconium oxide (HfZrO x ) can be used instead of hafnium oxide.
  • these high dielectric materials can be converted into ferroelectric materials by doping lanthanum (La), silicon (Si), gadolinium (Gd), or the like.
  • a perovskite-based ferroelectric material such as lead zirconate titanate (PZT) or strontium bistrontate tantalate (SBT) can be used.
  • the second capacitor is formed by depositing TiN with a film thickness of 5 nm to 20 nm on the ferroelectric film 113 by using CVD, ALD, sputtering, or the like so as to fill the opening formed in the planarizing film 200.
  • An electrode 115 is formed.
  • As a material for forming the second capacitor electrode 115 TaN, Ru, or RuO 2 can be used.
  • crystallization annealing is performed to convert HfO x constituting the ferroelectric film 113 into a ferroelectric material. It should be noted that the crystallization annealing for converting HfO x into a ferroelectric material may be performed in this step or may be performed in another step (for example, after CMP described later).
  • the crystallization annealing can be arbitrarily changed as long as it is in the range of 400 ° C. to 700 ° C. and the heat resistance of the transistor 21 and other structures such as NiSi. Thereafter, the ferroelectric film 113 and the second capacitor electrode 115 formed excessively on the planarizing film 200 are removed by performing CMP or whole surface etch back. Thereby, the capacitor 11 is formed.
  • a second wiring layer 312 is formed.
  • the interlayer insulating film 300 is etched to form an opening for forming an electrical connection with the contact 210, and then Cu or the like is used as a wiring material by using a damascene structure or a dual damascene structure.
  • the second wiring layer 312 is formed.
  • the second wiring layer 312 may be formed of Al or the like.
  • the second wiring layer 312 functions as the bit line BL by extending in the second direction on the contact 210.
  • the first wiring layer 311 (not shown) is formed with an interlayer insulating film, a contact penetrating the formed interlayer insulating film, an interlayer insulating film embedded in the formed contact, and connected to the contact. By repeating the formation of the damascene wiring layer, it can be formed inside the interlayer insulating film on the second wiring layer 312.
  • the formation depth of the capacitor 11 can be increased by the thickness of the interlayer insulating film 300, and therefore the capacitance of the capacitor 11 can be increased. . Therefore, the semiconductor memory device 10 manufactured by the second manufacturing method can store more stable information.
  • FIGS. 14 to 18 are a plan view and a cross-sectional view for explaining each step of the third manufacturing method of the semiconductor memory device 10.
  • FIG. 18 the description of the layers formed over the entire surface of the semiconductor substrate 100 is omitted as in FIG.
  • Each of the cross-sectional views shows a cross section obtained by cutting the plan view along each of the AA line, the BB line, and the CC line.
  • sidewall insulating films 132 are formed on both side surfaces of the gate electrode 130, and source or drain regions 151 are formed in the active region 150 of the semiconductor substrate 100.
  • a silicide block layer 155 is further formed on a partial region of the semiconductor substrate 100 to provide a region where the contact region 152 is not formed in the semiconductor substrate 100.
  • arsenic (As) which is a second conductivity type impurity
  • LDD regions are formed.
  • P phosphorus
  • SiO 2 is formed to a thickness of 10 nm to 30 nm by plasma CVD, and then Si 3 N 4 is formed to a thickness of 30 nm to 50 nm by plasma CVD to form an insulating film for a sidewall.
  • the sidewall insulating film 132 is formed on both side surfaces of the gate electrode 130 by performing anisotropic etching on the sidewall insulating film.
  • the insulating film is etched after patterning by lithography so that only a region where the contact region 152 is formed is formed, and a silicide block layer 155 is formed on the semiconductor substrate 100 in a region where the contact region 152 is not formed.
  • the silicide block layer 155 may be formed on the semiconductor substrate 100 other than the active region 150 where the contact 210 is formed later.
  • arsenic (As) which is a second conductivity type impurity
  • As arsenic
  • the second conductivity type impurity is introduced on both sides of the gate electrode 130.
  • source or drain regions 151 are formed in the active regions 150 on both sides of the gate electrode 130.
  • RTA Rapid Thermal Annealing
  • Ni is formed over the entire surface of the semiconductor substrate 100 by sputtering or the like with a film thickness of 6 nm to 8 nm, and then RTA is performed at 300 ° C. to 450 ° C. for 10 seconds to 60 seconds.
  • Ni on Si is converted into silicide (NiSi). Since Ni on SiO 2 remains unreacted, the unreacted Ni is removed using H 2 SO 4 / H 2 O 2 , so that the other of the gate electrode 130 and the source or drain region 151 is A conductive layer 131 made of NiSi and a contact region 152 are formed.
  • the conductive layer 131 and the contact region 152 may be formed of CoSi 2 or NiSi by depositing Co or NiPt instead of Ni. What is necessary is just to set the temperature of RTA at the time of forming Co or NiPt into a film suitably.
  • the silicided contact region 152 is not formed in the semiconductor substrate 100 in the region where the silicide block layer 155 is formed.
  • a planarizing film 200 is formed over the entire surface of the semiconductor substrate 100 so as to embed the transistor 21.
  • the SiO 2 film having a thickness of 100 nm to 500 nm is formed on the semiconductor substrate 100 and the silicide block layer 155 by using CVD or the like, and then planarized by a CMP method, thereby planarizing.
  • a film 200 is formed.
  • a liner layer made of SiN may be formed over the entire surface of the semiconductor substrate 100 on the semiconductor substrate 100 before the planarization film 200 is formed.
  • the liner layer may be formed by depositing SiN with a film thickness of 10 nm to 50 nm using plasma CVD.
  • the liner layer can also be formed as a layer that applies compressive stress or tensile stress to the semiconductor substrate 100.
  • the planarization film 200 can be etched in a subsequent process under the condition that the etching selectivity between the planarization film 200 and the liner layer is high, so that the etching can be performed with higher controllability. It can be carried out.
  • a first capacitor electrode 111 is formed in the opening.
  • an opening reaching the inside of the semiconductor substrate 100 from the planarizing film 200 on the other of the source or drain region 151 is formed by anisotropic etching using a resist patterned by lithography as a mask.
  • the opening can be formed with a width of 60 nm and a depth of 200 nm, for example. Note that if the aspect ratio of the opening is about 20, etching for forming the opening and filling of the opening by film formation at the subsequent stage can be performed without any problem.
  • the anisotropic etching can be performed by using, for example, a fluorocarbon-based gas.
  • TiN is deposited to a thickness of 5 nm to 20 nm on the source or drain region 151 along the internal shape of the formed opening by sputtering using ALD, CVD, or IMP.
  • a material for forming the first capacitor electrode 111 TaN, Ru, RuO 2 or the like can be used instead of TiN.
  • etching back is performed under the condition that the resist and the first capacitor electrode 111 have the same selection ratio. Retract from the opening surface of the opening. Accordingly, the shoulder of the first capacitor electrode 111 can be retracted while leaving the first capacitor electrode 111 at the bottom and side surfaces of the opening, thereby forming a recess.
  • the opening is provided through the active region 150 inside the semiconductor substrate 100 including the planarizing film 200 and the silicide block layer 155. Therefore, the first capacitor electrode 111 is electrically connected to the source or drain region 151 at the side surface and the bottom surface of the opening.
  • the formation of the contact region 152 is prevented by the silicide block layer 155 in the region where the capacitor 11 is formed, an unintended leak between the first capacitor electrode 111 and the source or drain region 151. Or it can prevent that a short circuit arises.
  • a ferroelectric film 113 is formed on the first capacitor electrode 111, and further a second capacitor electrode 115 is formed on the ferroelectric film 113, thereby opening the opening.
  • a capacitor 11 is formed inside the capacitor.
  • hafnium oxide (HfO x ) which is a high dielectric material, is formed on the first capacitor electrode 111 along the internal shape of the opening provided in the planarizing film 200 by CVD or ALD with a film thickness of 3 nm.
  • a ferroelectric film 113 is formed by forming a film at ⁇ 10 nm. Note that hafnium oxide (HfO x ), which is a high dielectric material, is converted into a ferroelectric material by an annealing process at a later stage.
  • a high-dielectric material such as zirconium oxide (ZrO x ) or hafnium zirconium oxide (HfZrO x ) can be used instead of hafnium oxide.
  • these high dielectric materials can be converted into ferroelectric materials by doping lanthanum (La), silicon (Si), gadolinium (Gd), or the like.
  • a perovskite-based ferroelectric material such as lead zirconate titanate (PZT) or strontium bistrontate tantalate (SBT) can be used.
  • the second capacitor is formed by depositing TiN with a film thickness of 5 nm to 20 nm on the ferroelectric film 113 by using CVD, ALD, sputtering, or the like so as to fill the opening formed in the planarizing film 200.
  • An electrode 115 is formed.
  • As a material for forming the second capacitor electrode 115 TaN, Ru, or RuO 2 can be used.
  • crystallization annealing is performed to convert HfO x constituting the ferroelectric film 113 into a ferroelectric material. It should be noted that the crystallization annealing for converting HfO x into a ferroelectric material may be performed in this step or may be performed in another step (for example, after CMP described later).
  • the crystallization annealing can be arbitrarily changed as long as it is in the range of 400 ° C. to 700 ° C. and the heat resistance of the transistor 21 and other structures such as NiSi. Thereafter, the ferroelectric film 113 and the second capacitor electrode 115 formed excessively on the planarizing film 200 are removed by performing CMP or whole surface etch back. Thereby, the capacitor 11 is formed.
  • an interlayer insulating film 300 is formed over the entire surface of the semiconductor substrate 100, and a first wiring layer is formed. 311 and the second wiring layer 312 are formed.
  • an opening is formed on the other of the source or drain region 151 by etching the planarization film 200.
  • Ti and TiN are deposited on the opening of the planarizing film 200 by CVD or the like, and further W is deposited, and then planarized by CMP, so that the source or drain region 151 is formed.
  • a contact 210 is formed on the other.
  • Ti and TiN may be formed by sputtering using IMP (Ion Metal Plasma) or the like. Further, planarization may be performed using full-surface etchback instead of the CMP method.
  • Contact 210 may be formed at the same time as a transistor contact provided in a logic region or the like other than the region where semiconductor memory device 10 is formed.
  • an SiO 2 film is formed over the entire surface of the planarizing film 200 with a film thickness of 100 nm to 500 nm by using CVD or the like, and then planarized by CMP to form an interlayer insulating film 300. To do. Subsequently, the interlayer insulating film 300 is etched to form an opening for forming an electrical connection with the second capacitor electrode 115 or the contact 210, and then a damascene structure or a dual damascene structure is used to form Cu.
  • the first wiring layer 311 and the second wiring layer 312 are formed using, for example, the wiring material. Note that the first wiring layer 311 and the second wiring layer 312 may be formed of Al or the like.
  • the first wiring layer 311 functions as the source line SL by extending in the second direction on the second capacitor electrode 115.
  • the second wiring layer 312 functions as the bit line BL by extending in the second direction on the contact 210.
  • the formation depth of the capacitor 11 can be increased by the depth dug into the semiconductor substrate 100, so that the capacitance of the capacitor 11 is increased. Can be increased. Therefore, the semiconductor memory device 10 manufactured by the third manufacturing method can store information more stably.
  • the structure manufactured by the third manufacturing method can be combined with the structure manufactured by the second manufacturing method.
  • the capacitor 11 is provided across the interlayer insulating film 300, the planarization film 200, and the semiconductor substrate 100. According to this, since the semiconductor memory device 10 can further increase the formation depth of the capacitor 11, it is possible to increase the capacity of the capacitor 11 and store more stable information.
  • FIG. 19 is a cross-sectional view schematically showing a cross section cut along the active region 150 of the semiconductor memory device 10.
  • the semiconductor memory device 10 includes a transistor 21 and a capacitor 11 connected to one of the source or drain region 151 of the transistor 21.
  • the semiconductor memory device 10 is connected to the word line WL connected to the gate electrode 130 of the transistor 21, the bit line BL connected to the other of the source or drain region 151 of the transistor 21 via the contact 210, and the capacitor 11. It is driven by the source line SL.
  • Table 1 below shows an example of a voltage (unit: V) applied to each of SWL, SBL, SSL, Well, UWL, UBL, and USL shown in FIG. 19 in the write operation and read operation of the semiconductor memory device 10. It is the table shown.
  • Vth is a threshold voltage for turning on the channel of the transistor 21
  • Vw is a voltage that can invert the polarization state of the capacitor 11.
  • SWL, SBL, and SSL indicate the word line WL, bit line BL, and source line SL of the selected memory cell, respectively.
  • UWL, UBL, and USL indicate the word line WL, bit line BL of the unselected memory cell, respectively.
  • source line SL are shown respectively.
  • Well indicates the potential of the active region 150 of the semiconductor substrate 100.
  • Vw + Vth is applied to the word line WL connected to the selected semiconductor memory device 10
  • Vw is applied to the bit line BL
  • the source line SL is set to 0V.
  • the active region 150 of the semiconductor substrate 100 is set to 0V.
  • the word line WL, the bit line BL, and the source line SL of the non-selected semiconductor memory device 10 are each set to 0V.
  • the potential of the source or drain region 151 of the transistor 21 becomes Vw.
  • the word line WL and the gate electrode 130 are 0 V. Therefore, in the adjacent non-selected semiconductor memory device 10, No potential is applied to the first capacitor electrode 111. Therefore, according to the present embodiment, when information is written to the selected semiconductor memory device 10, it is possible to prevent the information stored in the non-selected semiconductor memory device 10 from being rewritten.
  • Vw + Vth is applied to the word line WL connected to the selected semiconductor memory device 10, and Vw is applied to the source line SL.
  • the bit line BL is set to 0V, and the active region 150 of the semiconductor substrate 100 is set to 0V. Further, the word line WL, the bit line BL, and the source line SL of the non-selected semiconductor memory device 10 are each set to 0V.
  • the bit line BL is 0V
  • the other potential of the source or drain region 151 of the transistor 21 is 0V
  • the potential of the first capacitor electrode 111 of the capacitor 11 is 0V.
  • the potential of the source line SL is Vw
  • the potential of the second capacitor electrode 115 is Vw.
  • a potential difference of Vw at which the second capacitor electrode 115 side has a high potential is applied to the ferroelectric film 113 of the capacitor 11, so that the polarization state of the ferroelectric film 113 is controlled.
  • the potential of the source line SL becomes Vw.
  • the word line WL and the gate electrode 130 are 0 V. Therefore, in the adjacent non-selected semiconductor memory device 10, the first capacitor electrode 111. No potential is applied to. Therefore, according to the present embodiment, when information is written to the selected semiconductor memory device 10, it is possible to prevent the information stored in the non-selected semiconductor memory device 10 from being rewritten.
  • reading of information from the semiconductor memory device 10 is performed when the displacement current generated when writing “0” or “1” to the semiconductor memory device 10 is “0” or “1”. It is performed by using the change depending on which one is used.
  • Electronic devices according to an embodiment of the present disclosure are various electronic devices on which a circuit including the semiconductor memory device 10 described above is mounted.
  • FIGS. 20A to 20C an example of the electronic apparatus according to the present embodiment will be described.
  • 20A to 20C are external views showing examples of the electronic apparatus according to the present embodiment.
  • the electronic device may be an electronic device such as a smartphone.
  • the smartphone 900 includes a display unit 901 that displays various types of information, and an operation unit 903 that includes buttons and the like that receive operation inputs from the user.
  • the circuit mounted on the smartphone 900 may be provided with the semiconductor memory device 10 described above.
  • the electronic device may be an electronic device such as a digital camera.
  • a digital camera 910 includes a main body (camera body) 911, an interchangeable lens unit 913, a grip 915 that is gripped by a user during shooting, A monitor unit 917 for displaying information and an EVF (Electronic View Finder) 919 for displaying a through image observed by the user at the time of shooting are provided.
  • 20B is an external view of the digital camera 910 viewed from the front (that is, the subject side)
  • FIG. 20C is an external view of the digital camera 910 viewed from the back (that is, the photographer side).
  • the circuit mounted on the digital camera 910 may be provided with the semiconductor memory device 10 described above.
  • the electronic apparatus according to the present embodiment is not limited to the above example.
  • the electronic device according to the present embodiment may be an electronic device in any field. Examples of such electronic devices include glasses-type wearable devices, HMDs (Head Mounted Displays), television devices, electronic books, PDAs (Personal Digital Assistants), notebook personal computers, video cameras, and game devices. be able to.
  • a field effect transistor provided in an active region of a semiconductor substrate; A ferroelectric capacitor having a first capacitor electrode and a second capacitor electrode sandwiching a ferroelectric film, wherein the first capacitor electrode is electrically connected to one of a source and a drain of the field effect transistor; A source line electrically connected to the second capacitor electrode of the ferroelectric capacitor; A bit line electrically connected to the other of the source or drain of the field effect transistor; With The gate electrode of the field effect transistor extends in a first direction beyond the active region, and the source line and the bit line extend in a second direction orthogonal to the first direction.
  • the ferroelectric capacitor includes the first capacitor electrode provided along the bottom and side surfaces of the opening, the ferroelectric film provided along the shape of the opening on the first capacitor electrode, and The semiconductor memory device according to (5), including the second capacitor electrode provided so as to embed the opening on the ferroelectric film.
  • a ferroelectric capacitor having a first capacitor electrode and a second capacitor electrode sandwiching a ferroelectric film, wherein the first capacitor electrode is electrically connected to one of a source and a drain of the field effect transistor is formed.
  • a source line electrically connected to the second capacitor electrode of the ferroelectric capacitor, and a bit line electrically connected to the other of the source or drain of the field effect transistor, the source line and the bit line Extending in a second direction orthogonal to the first direction;
  • a field effect transistor provided in an active region of a semiconductor substrate;
  • a ferroelectric capacitor having a first capacitor electrode and a second capacitor electrode sandwiching a ferroelectric film, wherein the first capacitor electrode is electrically connected to one of a source and a drain of the field effect transistor;
  • a source line electrically connected to the second capacitor electrode of the ferroelectric capacitor;
  • a bit line electrically connected to the other of the source or drain of the field effect transistor;
  • a semiconductor memory device comprising: In the semiconductor memory device, the gate electrode of the field effect transistor extends in the first direction beyond the active region, and the source line and the bit line extend in a second direction orthogonal to the first direction. ,Electronics.

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Abstract

【課題】より最適化された構造の強誘電体キャパシタをメモリセルとして備える半導体記憶装置及び電子機器を提供する。 【解決手段】半導体基板の活性領域に設けられた電界効果トランジスタと、強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方に電気的に接続された強誘電体キャパシタと、前記強誘電体キャパシタの前記第２キャパシタ電極に電気的に接続されたソース線と、前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線と、を備え、前記電界効果トランジスタのゲート電極は、前記活性領域を越えて第１方向に延伸し、前記ソース線及び前記ビット線は、前記第１方向と直交する第２方向に延伸する、半導体記憶装置。

Description

半導体記憶装置、半導体記憶装置の製造方法及び電子機器
　本開示は、半導体記憶装置、半導体記憶装置の製造方法及び電子機器に関する。
　同一基板上に設けられたｎＭＯＳＦＥＴ（ｎ型Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）及びｐＭＯＳＦＥＴ（ｐ型ＭＯＳＦＥＴ）から構成されるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）回路は、消費電力が少なく、高速動作が可能であり、かつ微細化及び高集積化が容易な回路として知られている。
　そのため、ＣＭＯＳ回路は、多くのＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）デバイスにて用いられている。なお、このようなＬＳＩデバイスは、近年、アナログ回路、メモリ及び論理回路などを１チップに混載したＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　Ｃｈｉｐ）として製品化されている。
　ＬＳＩデバイスに搭載されるメモリには、例えば、Ｓｔａｔｉｃ　ＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：ＳＲＡＭ）等が用いられる。近年、ＬＳＩデバイスのコスト及び消費電力をより低減するために、ＳＲＡＭに替えて、Ｄｙｎａｍｉｃ　ＲＡＭ（ＤＲＡＭ）、Ｍａｇｎｅｔｉｃ　ＲＡＭ（ＭＲＡＭ）又はＦｅｒｒｏｅｌｅｃｔｒｉｃ　ＲＡＭ（ＦｅＲＡＭ）等を用いることが検討されている。
　ここで、ＦｅＲＡＭとは、強誘電体の残留分極の方向を用いて情報を記憶する半導体記憶装置である。ＦｅＲＡＭの構造の一例として、例えば、スタック型シリンダ形状の強誘電体キャパシタをメモリセルとして用いる構造が提案されている。
　一方、スタック型シリンダ形状のキャパシタをメモリセルとして用いるメモリとしては、下記の特許文献１に記載されるような常誘電体キャパシタを用いるＤＲＡＭが知られている。例えば、下記の特許文献１には、電界効果トランジスタのドレイン領域の上に設けられたコンタクトホールの内部に常誘電体キャパシタを設けたＤＲＡＭが開示されている。
特表２００７－５２００６９号公報
　しかし、上記の特許文献１に開示された構造は、常誘電体キャパシタを用いるＤＲＡＭに関する構造である。したがって、強誘電体キャパシタを用いるＦｅＲＡＭに対して、特許文献１に開示された構造をそのまま適用することはできなかった。そのため、強誘電体キャパシタをメモリセルとするＦｅＲＡＭに対して、構造の十分な最適化が求められていた。
　そこで、本開示では、より最適化された構造の強誘電体キャパシタをメモリセルとして備える、新規かつ改良された半導体記憶装置、半導体記憶装置の製造方法及び電子機器を提案する。
　本開示によれば、半導体基板の活性領域に設けられた電界効果トランジスタと、強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方に電気的に接続された強誘電体キャパシタと、前記強誘電体キャパシタの前記第２キャパシタ電極に電気的に接続されたソース線と、前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線と、を備え、前記電界効果トランジスタのゲート電極は、前記活性領域を越えて第１方向に延伸し、前記ソース線及び前記ビット線は、前記第１方向と直交する第２方向に延伸する、半導体記憶装置が提供される。
　また、本開示によれば、半導体基板の活性領域に電界効果トランジスタを、前記電界効果トランジスタのゲート電極が前記活性領域を越えて第１方向に延伸するように形成することと、強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方と電気的に接続された強誘電体キャパシタを形成することと、前記強誘電体キャパシタの前記第２キャパシタ電極と電気的に接続されたソース線、及び前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線を、前記ソース線及び前記ビット線が前記第１方向と直交する第２方向に延伸するように形成することと、を含む、半導体記憶装置の製造方法が提供される。
　また、本開示によれば、半導体基板の活性領域に設けられた電界効果トランジスタと、強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方に電気的に接続された強誘電体キャパシタと、前記強誘電体キャパシタの前記第２キャパシタ電極に電気的に接続されたソース線と、前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線と、を備える半導体記憶装置を含み、前記半導体記憶装置では、前記電界効果トランジスタのゲート電極は、前記活性領域を越えて第１方向に延伸し、前記ソース線及び前記ビット線は、前記第１方向と直交する第２方向に延伸する、電子機器が提供される。
　本開示では、キャパシタ及びトランジスタを含む半導体記憶装置において、キャパシタの選択又は非選択を制御するワード線ＷＬの延伸方向と、読み出し時にキャパシタを駆動させるソース線ＳＬ及びビット線ＢＬの延伸方向とを直交させている。これにより、半導体記憶装置は、キャパシタ及びトランジスタを効率的に配置することができるため、占有面積の増大を防止することができる。
　以上説明したように本開示によれば、より最適化された構造の強誘電体キャパシタをメモリセルとして備える半導体記憶装置及び電子機器を提供することが可能である。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の一実施形態に係る半導体記憶装置の等価回路を示した回路図である。 半導体記憶装置の平面構造及び断面構造を示す模式図である。 半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の第２の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の第２の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の第２の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の第２の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の第３の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の第３の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の第３の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の第３の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の第３の製造方法の一工程を説明する平面図及び断面図である。 半導体記憶装置の活性領域に沿って切断した断面を模式的に示す断面図である。 本開示の一実施形態に係る電子機器の一例を示す外観図である。 本開示の一実施形態に係る電子機器の一例を示す外観図である。 本開示の一実施形態に係る電子機器の一例を示す外観図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．概要
　２．構造例
　３．製造方法
　　３．１．第１の製造方法
　　３．２．第２の製造方法
　　３．３．第３の製造方法
　４．動作例
　５．適用例
　＜１．概要＞
　まず、図１を参照して、本開示の一実施形態に係る半導体記憶装置の概要について説明する。図１は、本実施形態に係る半導体記憶装置の等価回路を示した回路図である。なお、以下では、「ゲート」は、電界効果トランジスタのゲート電極を表し、「ドレイン」は、電界効果トランジスタのドレイン電極又はドレイン領域を表し、「ソース」は、電界効果トランジスタのソース電極又はソース領域を表すものとする。
　図１に示すように、半導体記憶装置１０は、情報が記憶されるキャパシタ１１と、キャパシタ１１の選択及び非選択を制御するトランジスタ２１と、を備える。半導体記憶装置１０は、例えば、１ビットの情報を０又は１で記憶する１つのメモリセルである。
　キャパシタ１１は、強誘電体膜を挟持する一対の電極にて構成される強誘電体キャパシタである。キャパシタ１１は、一対の電極にて挟持された強誘電体膜の残留分極の方向によって情報を記憶することができる。キャパシタ１１では、一対の電極の一方がソース線ＳＬと電気的に接続し、一対の電極の他方がトランジスタ２１のソース又はドレインと電気的に接続する。
　トランジスタ２１は、キャパシタ１１の選択及び非選択を制御する電界効果トランジスタである。トランジスタ２１は、ソース又はドレインの一方でキャパシタ１１の他方の電極と電気的に接続し、ソース又はドレインの他方でビット線ＢＬと電気的に接続する。また、トランジスタ２１のゲートは、ワード線ＷＬと電気的に接続しており、トランジスタ２１のチャネルのオンオフ状態は、ワード線ＷＬからの印加電圧によって制御される。
　このような半導体記憶装置１０において、キャパシタ１１に情報を書き込む場合、まず、ワード線ＷＬに電圧を印加することで、トランジスタ２１のチャネルをオン状態に遷移させる。その後、ソース線ＳＬ及びビット線ＢＬの間に、書き込む情報に対応した電位差を印加することで、キャパシタ１１の強誘電体膜に電界を印加する。これにより、半導体記憶装置１０は、キャパシタ１１の強誘電体膜の残留分極の方向を外部電界によって制御し、キャパシタ１１に情報を書き込むことができる。
　一方、半導体記憶装置１０において、キャパシタ１１から情報を読み出す場合、まず、ワード線ＷＬに電圧を印加することで、トランジスタ２１のチャネルをオン状態に遷移させる。その後、ソース線ＳＬ及びビット線ＢＬの間に所定の電位差を印加することで、キャパシタ１１の強誘電体膜の分極方向を所定の方向に遷移させる。このとき、遷移前の強誘電体膜の分極方向によって、遷移時にキャパシタ１１に流れる電流の大きさが変化する。したがって、半導体記憶装置１０では、キャパシタ１１に流れ込む電流の大きさを計測することによって、キャパシタ１１に記憶された情報を読み出すことができる。
　これによれば、半導体記憶装置１０は、キャパシタ１１に情報を記憶させるＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）として動作することができる。
　半導体記憶装置１０では、ソース線ＳＬ及びビット線ＢＬは、ワード線ＷＬの延伸方向と直交する方向に延伸される。かかるソース線ＳＬ、ビット線ＢＬ及びワード線ＷＬの延伸方向の理由について以下で説明する。
　強誘電体キャパシタを用いたＦｅＲＡＭとして機能する半導体記憶装置１０では、情報は、キャパシタ１１の分極方向によって記憶されている。そのため、キャパシタ１１から情報を読み出すためには、ソース線ＳＬ及びビット線ＢＬの間に電圧を印加し、キャパシタ１１の分極を電荷量に変換して外部に読み出すことになる。
　例えば、ワード線ＷＬに電圧を印加した場合、ワード線ＷＬの延伸方向に配列されたトランジスタ２１の全てがオン状態となる。したがって、ワード線ＷＬの延伸方向がソース線ＳＬ又はビット線ＢＬのいずれかと平行である場合、オン状態となったトランジスタ２１を介して、ワード線ＷＬの延伸方向に配列されたキャパシタ１１の全てにソース線ＳＬ又はビット線ＢＬから電位が印加されることになる。このような場合、ソース線ＳＬ又はビット線ＢＬから電位が印加された非選択のキャパシタ１１では、誤動作が生じる可能性がある。
　また、半導体記憶装置１０では、マトリクス状に配置されたキャパシタ１１の各々に個別に情報を書き込むためには、ワード線ＷＬと、ソース線ＳＬ及びビット線ＢＬとが直交し、交点が一義的に決まることが必要である。具体的には、キャパシタ１１の選択又は非選択を制御するワード線ＷＬの延伸方向と、書き込み時にキャパシタ１１を駆動させるソース線ＳＬ及びビット線ＢＬの延伸方向とが直交することが重要となる。
　ここで、キャパシタを用いて情報を記憶する半導体記憶装置としては、他には、常誘電体キャパシタを用いるＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を挙げることができる。
　ＤＲＡＭでは、集積度を向上させるために、キャパシタの一対の電極の一方に接続されるソース線を所定の電位に固定する方式が用いられ得る（Ｖｃｃ／２方式とも称される）。このような場合、所定の電位に固定されるソース線は、各メモリセルに亘ってプレート状に広がったプレート電極として設けられるため、そもそもソース線の延伸方向が規定されない。したがって、ＤＲＡＭでは、キャパシタの選択又は非選択を制御するワード線の延伸方向、及び読み出し時にキャパシタを駆動させるソース線及びビット線の延伸方向については、十分な検討がされていなかった。
　本実施形態に係る半導体記憶装置１０は、ＤＲＡＭとは駆動原理が異なるＦｅＲＡＭとして設けられるため、上述したように、ワード線ＷＬ、ソース線ＳＬ及びビット線ＢＬの延伸方向をそれぞれ規定することが重要となる。これによれば、半導体記憶装置１０は、キャパシタ１１及びトランジスタ２１を含む簡素な構成によってメモリセルを形成することができるため、半導体記憶装置１０の集積化及び高密度化をより容易に実現することができる。また、半導体記憶装置１０では、キャパシタ１１の選択及び非選択をトランジスタ２１にて制御することができるため、情報の書き込み時に非選択のキャパシタ１１に記憶された情報が書き換えられてしまうＷｒｉｔｅ　Ｄｉｓｔｕｒｂの発生を防止することができる。
　＜２．構造例＞
　続いて、図２を参照して、本実施形態に係る半導体記憶装置１０の具体的な構造について説明する。図２は、本実施形態に係る半導体記憶装置１０の平面構造及び断面構造を示す模式図である。
　なお、図２の平面図は、各構成の配置を明確にするために、半導体基板１００の全面に亘って形成される平坦化膜２００及び層間絶縁膜３００は省略して平面透過図として記載している。図２の断面図の各々は、平面図をＡ－Ａ線、Ｂ－Ｂ線又はＣ－Ｃ線の各々で切断した断面を示す。
　また、以下では、「第１導電型」は、「ｐ型」又は「ｎ型」の一方を表し、「第２導電型」は、「第１導電型」と異なる「ｐ型」又は「ｎ型」の他方を表すこととする。
　図２に示すように、半導体記憶装置１０は、半導体基板１００の上に設けられる。半導体記憶装置１０は、半導体基板１００上にマトリクス状に多数配置されることで、大容量の情報を記憶可能な半導体メモリ１を構成する。
　キャパシタ１１は、ソース又はドレイン領域１５１の上に、平坦化膜２００を貫通する開口の内側に沿って設けられた第１キャパシタ電極１１１と、開口に沿って第１キャパシタ電極１１１の上に設けられた強誘電体膜１１３と、開口を埋め込むように強誘電体膜１１３の上に設けられた第２キャパシタ電極１１５と、によって構成される。第１キャパシタ電極１１１は、トランジスタ２１のソース又はドレイン領域１５１と電気的に接続し、第２キャパシタ電極１１５は、ソース線ＳＬとして機能する第１配線層３１１と電気的に接続する。
　トランジスタ２１は、半導体基板１００の上に設けられたゲート絶縁膜１４０と、ゲート絶縁膜１４０の上に設けられたゲート電極１３０と、半導体基板１００の活性領域１５０に設けられたソース又はドレイン領域１５１と、によって構成される。ソース又はドレイン領域１５１の一方は、第１キャパシタ電極１１１と接続することでキャパシタ１１と電気的に接続し、ソース又はドレイン領域１５１の他方は、コンタクト２１０を介して、ビット線ＢＬとして機能する第２配線層３１２と電気的に接続する。ゲート電極１３０は、素子分離層１０５を跨いで複数の活性領域１５０に亘って設けられることで、ワード線ＷＬとして機能する。
　半導体記憶装置１０では、活性領域１５０は、ゲート電極１３０が延伸する第１方向、並びに第１配線層３１１及び第２配線層３１２が延伸する第２方向のいずれとも斜交する第３方向に延伸した帯状形状にて設けられる。したがって、Ａ－Ａ線の断面図で図示されるゲート電極１３０及びゲート絶縁膜１４０と同じトランジスタ２１を構成するソース又はドレイン領域１５１は、Ａ－Ａ線の断面図に図示されず、Ｂ－Ｂ線の断面図にソース又はドレイン領域１５１の一方が図示されることになる。なお、活性領域１５０に沿って切断した断面図は、図１９にて後述する。
　ここで、平坦化膜２００又は半導体基板１００等に設けられた凹部又は開口に誘電体及び電極を埋め込むことでキャパシタを構成する構造としては、スタック型シリンダ形状のＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を挙げることができる。ただし、キャパシタに蓄積された電荷によって情報を記憶するＤＲＡＭでは、記憶された情報を十分な精度で読み出すためには、例えば、ビット線の容量１００ｆＦに対して、２０ｆＦ程度のキャパシタ容量が必要となる。
　例えば、キャパシタに用いる誘電体の比誘電率が２５である場合、誘電体膜の幅を６０ｎｍとし、膜厚を５ｎｍとすると、容量２０ｆＦのキャパシタを形成するための凹部又は開口の深さは、約８μｍとなってしまう。このような深さの凹部又は開口は、加工が極めて困難であるため、ＤＲＡＭの微細化及び高集積化を困難にしていた。
　本実施形態に係る半導体記憶装置１０は、強誘電体の残留分極にて情報を記憶するＦｅＲＡＭとして機能する。ＦｅＲＡＭは、ＤＲＡＭとは動作原理が異なるため、例えば、ビット線の容量が１００ｆＦであっても、強誘電体の残留分極が２５μＣ／μｍ２程度であれば、情報の読み出しを十分な精度で行うことが可能である。このような残留分極を実現するキャパシタ１１は、４００ｎｍ程度の深さの凹部又は開口を用いることで形成することができる。したがって、本実施形態に係る半導体記憶装置１０は、より容易に微細化及び高集積化を進めることが可能である。
　以下、半導体記憶装置１０の各構成についてより具体的に説明する。
　半導体基板１００は、半導体材料にて構成され、キャパシタ１１及びトランジスタ２１が形成される基板である。半導体基板１００は、シリコン基板であってもよく、シリコン基板の中にＳｉＯ２等の絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板であってもよい。または、半導体基板１００は、ゲルマニウムなどの他の元素半導体で形成された基板、又はガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）若しくはシリコンカーバイド（ＳｉＣ）等の化合物半導体で形成された基板であってもよい。
　素子分離層１０５は、絶縁性材料にて構成され、半導体基板１００に設けられるトランジスタ２１の各々を互いに電気的に分離する。素子分離層１０５は、互いに離隔された帯状領域にて第３方向（例えば、図２に正対して左上から右下に向かう方向）に延伸して設けられ得る。なお、第３方向とは、ゲート電極１３０が延伸する第１方向（例えば、図２に正対して上下方向）、並びに第１配線層３１１及び第２配線層３１２が延伸する第２方向（例えば、図２に正対して左右方向）のいずれとも斜交する方向である。例えば、素子分離層１０５は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
　例えば、素子分離層１０５は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法を用いて、所定領域の半導体基板１００の一部をエッチング等で除去した後、エッチング等によって形成された開口を酸化シリコン（ＳｉＯｘ）で埋め込むことで形成されてもよい。また、素子分離層１０５は、ＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法を用いて、所定領域の半導体基板１００を熱酸化することで形成されてもよい。
　素子分離層１０５によって互いに離隔された帯状形状の領域は、トランジスタ２１が形成される活性領域１５０として機能する。活性領域１５０の半導体基板１００には、例えば、第１導電型不純物（例えば、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物）が導入されていてもよい。
　素子分離層１０５及び活性領域１５０は、図２に図示するように、第３方向にジグザグ形状に延伸する帯状形状にて設けられ得る。これによれば、半導体記憶装置１０は、キャパシタ１１及びトランジスタ２１を効率的に配置することができるため、半導体記憶装置１０の占有面積の増大を防止することができる。ただし、素子分離層１０５及び活性領域１５０は、第３方向に折れ曲がらずに延伸する直線形状にて設けられてもよいことは言うまでもない。
　ゲート絶縁膜１４０は、絶縁性材料で構成され、半導体基板１００の活性領域１５０の上に設けられる。ゲート絶縁膜１４０は、電界効果トランジスタのゲート絶縁膜として公知の絶縁性材料で形成されてもよい。例えば、ゲート絶縁膜１４０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
　ゲート電極１３０は、導電性材料で構成され、ゲート絶縁膜１４０の上に設けられる。具体的には、ゲート電極１３０は、素子分離層１０５が延伸する第３方向と斜交する第１方向に延伸して設けられる。また、ゲート電極１３０は、第１方向と直交する第２方向に所定の間隔を置いて複数設けられる。ゲート電極１３０は、素子分離層１０５を越えて延伸し、複数の活性領域１５０に亘って設けられることで、各メモリセルのトランジスタ２１のゲート電極の各々を電気的に接続するワード線ＷＬとして機能する。
　例えば、ゲート電極１３０は、ポリシリコン等にて形成されてもよく、金属、合金、金属化合物、又は金属（Ｎｉなど）とポリシリコンとの合金（いわゆるシリサイド）にて形成されてもよい。具体的には、ゲート電極１３０は、金属層と、ポリシリコン層との積層構造にて形成されてもよい。例えば、ゲート電極１３０は、ゲート絶縁膜１４０の上に設けられたＴｉＮ又はＴａＮからなる金属層と、ポリシリコン層との積層構造にて形成されてもよい。このような積層構造によれば、ゲート電極１３０は、ポリシリコン層のみで形成される場合と比較して配線抵抗を低下させることができる。
　ソース又はドレイン領域１５１は、半導体基板１００に形成された第２導電型の領域である。具体的には、ソース又はドレイン領域１５１は、ゲート電極１３０を挟むように、第３方向に延伸する活性領域１５０にそれぞれ設けられてもよい。ソース又はドレイン領域１５１の一方は、第１キャパシタ電極１１１と電気的に接続し、ソース又はドレイン領域１５１の他方は、コンタクト２１０を介して、ビット線ＢＬである第２配線層３１２と電気的に接続する。
　例えば、ソース又はドレイン領域１５１は、活性領域１５０の半導体基板１００に、第２導電型不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成されてもよい。なお、ソース又はドレイン領域１５１と、ゲート電極１３０との間の半導体基板１００には、ソース又はドレイン領域１５１と同じ第２導電型であり、かつソース又はドレイン領域１５１よりも導電型不純物の濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ－Ｄｏｐｅｄ　Ｄｒａｉｎ）領域が形成されていてもよい。
　なお、ゲート電極１３０を挟んで設けられたソース又はドレイン領域１５１は、いずれがソース領域として機能してもよく、いずれがドレイン領域として機能してもよい。これらは、導電型不純物の極性又は接続される配線によって任意に変更され得る。
　サイドウォール絶縁膜１３２は、絶縁性材料で構成され、ゲート電極１３０の側面に側壁として設けられる。具体的には、サイドウォール絶縁膜１３２は、ゲート電極１３０を含む領域に一様に絶縁膜を成膜した後、該絶縁膜を垂直異方性エッチングすることで形成することができる。例えば、サイドウォール絶縁膜１３２は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物によって、単層又は複数層にて形成されてもよい。
　サイドウォール絶縁膜１３２は、第２導電型不純物を半導体基板１００に導入する際に、第２導電型不純物を遮蔽することで、ゲート電極１３０と、ソース又はドレイン領域１５１との位置関係を自己整合的に制御する。サイドウォール絶縁膜１３２は、半導体基板１００への導電型不純物の導入を段階的に制御することができるため、ソース又はドレイン領域１５１とゲート電極１３０との間に、上述したＬＤＤ領域を自己整合的に形成することが可能となる。
　導通層１３１は、ゲート電極１３０の上に設けられ、ゲート電極１３０を電気的に接続する配線として機能する。具体的には、導通層１３１は、ゲート電極１３０の上面に設けられ、ワード線ＷＬとして機能する。例えば、導通層１３１は、金属又は金属化合物で形成されてもよい。
　コンタクト領域１５２は、ソース又はドレイン領域１５１の半導体基板１００の表面に設けられ、ソース又はドレイン領域１５１と、第１キャパシタ電極１１１又はコンタクト２１０との接触抵抗を低下させる。具体的には、コンタクト領域１５２は、Ｎｉなどの金属と、シリコンとの合金（いわゆるシリサイド）にて形成されてもよい。
　平坦化膜２００は、絶縁性材料で構成され、トランジスタ２１を埋め込み、半導体基板１００の全面に亘って設けられる。平坦化膜２００には、トランジスタ２１のソース又はドレイン領域１５１の一方を露出させる開口が設けられ、該開口の内部にシリンダ型構造のキャパシタ１１が設けられる。例えば、平坦化膜２００は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
　なお、図２では図示しないが、半導体基板１００、サイドウォール絶縁膜１３２及び導通層１３１の上には、全面に亘って絶縁性材料で構成されたライナー層が設けられてもよい。ライナー層は、キャパシタ１１又はコンタクト２１０を設けるための開口を平坦化膜２００に形成する工程において、ライナー層と平坦化膜２００との間で高いエッチング選択比を提供することができる。これにより、ライナー層は、該工程において、半導体基板１００へのエッチングの進行を防止することができる。例えば、ライナー層は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。具体的には、平坦化膜２００が酸化シリコン（ＳｉＯｘ）で形成される場合、ライナー層は、窒化シリコン（ＳｉＮｘ）で形成されてもよい。
　また、ライナー層は、ゲート絶縁膜１４０の下の半導体基板１００に対して、圧縮応力又は引張応力を付与する層として形成されてもよい。このような場合、ライナー層は、応力効果によって、半導体基板１００に形成されるチャネルのキャリア移動度を向上させることができる。
　第１キャパシタ電極１１１は、導電性材料で構成され、活性領域１５０を露出させるように平坦化膜２００に形成された開口の内側に沿って設けられる。平坦化膜２００に形成された開口は、ソース又はドレイン領域１５１の一方を露出させるように設けられ、第１キャパシタ電極１１１は、開口によって露出されたソース又はドレイン領域１５１の一方の上に設けられる。これにより、第１キャパシタ電極１１１は、ソース又はドレイン領域１５１と電気的に接続することができる。また、第１キャパシタ電極１１１は、平坦化膜２００に設けられた開口の開口面からは後退して（リセスして）設けられる。これによれば、キャパシタ１１の容量を確保しつつ、第１キャパシタ電極１１１が第２キャパシタ電極１１５又は第１配線層３１１と短絡してしまうことを防止することができる。
　例えば、第１キャパシタ電極１１１は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。また、第１キャパシタ電極１１１は、ルテニウム（Ｒｕ）又は酸化ルテニウム（ＲｕＯ２）などで形成されてもよい。第１キャパシタ電極１１１は、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）又はＩＭＰ（Ｉｏｎｉｚｅｄ　Ｍｅｔａｌ　Ｐｌａｓｍａ）によるスパッタ等を用いて形成することができる。
　強誘電体膜１１３は、強誘電体材料にて構成され、平坦化膜２００に形成された開口の内側に沿って、第１キャパシタ電極１１１の上に設けられる。強誘電体膜１１３は、自発的に分極し、かつ残留分極の方向を外部電界にて制御可能な強誘電体材料にて形成される。例えば、強誘電体膜１１３は、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）又はタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）などのペレブスカイト構造の強誘電体材料にて形成されてもよい。また、強誘電体膜１１３は、ＨｆＯｘ、ＺｒＯｘ又はＨｆＺｒＯｘなどの高誘電体材料からなる膜を熱処理等によって変質させた強誘電体膜であってもよく、上記の高誘電体材料からなる膜にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）などの原子を導入することで変質させた強誘電体膜であってもよい。さらに、強誘電体膜１１３は、単層にて形成されてもよく、複数層にて形成されてもよい。例えば、強誘電体膜１１３は、ＨｆＯｘなどの強誘電体材料からなる単層膜であってもよい。強誘電体膜１１３は、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）、又はＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等を用いることで形成することができる。
　第２キャパシタ電極１１５は、導電性材料にて構成され、平坦化膜２００に形成された開口を埋め込むように、強誘電体膜１１３の上に設けられる。例えば、第２キャパシタ電極１１５は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。また、第２キャパシタ電極１１５は、ルテニウム（Ｒｕ）又は酸化ルテニウム（ＲｕＯ２）などで形成されてもよい。第２キャパシタ電極１１５は、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）、又はＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等を用いることで形成することができる。
　キャパシタ１１は、上述した強誘電体膜１１３が第１キャパシタ電極１１１及び第２キャパシタ電極１１５によって挟持されることで構成される。これにより、半導体記憶装置１０は、キャパシタ１１の強誘電体膜１１３の分極方向によって情報を記憶することができる。
　コンタクト２１０は、導電性材料で構成され、平坦化膜２００を貫通して設けられる。具体的には、コンタクト２１０は、ソース又はドレイン領域１５１の他方に対応する活性領域１５０の上に設けられ、トランジスタ２１のソース又はドレイン領域１５１の他方と、ビット線ＢＬである第２配線層３１２とを電気的に接続する。
　例えば、コンタクト２１０は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの金属、又は窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。コンタクト２１０は、単層で形成されてもよく、複数層の積層体で形成されてもよい。例えば、コンタクト２１０は、Ｔｉ又はＴｉＮと、Ｗとの積層体にて形成されてもよい。
　層間絶縁膜３００は、第１配線層３１１及び第２配線層３１２を埋め込み、平坦化膜２００の上に半導体基板１００の全面に亘って設けられる。層間絶縁膜３００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
　第１配線層３１１は、導電性材料にて構成され、平坦化膜２００の上に設けられる。具体的には、第１配線層３１１は、ワード線ＷＬが延伸する第１方向と直交する第２方向に延伸される配線として、キャパシタ１１の上に設けられる。第１配線層３１１は、第２キャパシタ電極１１５と電気的に接続することで、ソース線ＳＬとして機能する。第１配線層３１１は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。
　第２配線層３１２は、導電性材料にて構成され、平坦化膜２００の上に設けられる。具体的には、第２配線層３１２は、ワード線ＷＬが延伸する第１方向と直交する第２方向に延伸される配線として、コンタクト２１０の上に設けられる。第２配線層３１２は、コンタクト２１０を介して、ソース又はドレイン領域１５１の他方と電気的に接続することで、ビット線ＢＬとして機能する。第２配線層３１２は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。
　上記の構造によれば、半導体記憶装置１０では、トランジスタ２１によってキャパシタ１１の選択及び非選択を制御することができるため、非選択のキャパシタ１１におけるＷｒｉｔｅ　Ｄｉｓｔｕｒｂの発生を防止することができる。また、半導体記憶装置１０では、活性領域１５０、ワード線ＷＬ、ソース線ＳＬ及びビット線ＢＬの延伸方向をそれぞれ規定することによって、トランジスタ２１及びキャパシタ１１を効率的に配置することが可能である。これによれば、半導体記憶装置１０では、１つのメモリセルの占有面積が増大することを抑制することができるため、記憶密度をより高めることが容易になる。
　＜３．製造方法＞
　（３．１．第１の製造方法）
　続いて、図３～図９を参照して、本実施形態に係る半導体記憶装置１０の第１の製造方法について説明する。図３～図９は、半導体記憶装置１０の第１の製造方法の各工程を説明する平面図及び断面図である。
　なお、図３～図９においても、図２と同様に、半導体基板１００の全面に亘って形成された層の記載は省略している。また、断面図の各々は、平面図をＡＡ線、ＢＢ線又はＣＣ線の各々で切断した断面を示す。
　まず、図３に示すように、半導体基板１００に素子分離層１０５を形成し、トランジスタ２１が形成される活性領域１５０を形成する。
　具体的には、Ｓｉからなる半導体基板１００上に、ドライ酸化等にてＳｉＯ２膜を形成し、さらに減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等にてＳｉ３Ｎ４膜を形成する。続いて、活性領域１５０を形成する領域を保護するようにパターニングされたレジスト層をＳｉ３Ｎ４膜の上に形成した後、ＳｉＯ２膜、Ｓｉ３Ｎ４膜及び半導体基板１００を３５０ｎｍ～４００ｎｍの深さでエッチングする。次に、膜厚６５０ｎｍ～７００ｎｍにてＳｉＯ２を成膜し、エッチングによる開口を埋め込むことで、素子分離層１０５を形成する。ＳｉＯ２の成膜には、例えば、段差被覆性が良好であり、かつ緻密なＳｉＯ２膜を形成することが可能な高密度プラズマＣＶＤを用いてもよい。
　続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈ）等を用いて、過剰に成膜されたＳｉＯ２膜を除去することで、半導体基板１００の表面を平坦化する。ＣＭＰによるＳｉＯ２膜の除去は、例えば、Ｓｉ３Ｎ４膜が露出するまで行えばよい。
　さらに、熱リン酸等を用いてＳｉ３Ｎ４膜を除去する。なお、素子分離層１０５のＳｉＯ２膜をより緻密な膜とするため、又は活性領域１５０の角を丸めるために、Ｓｉ３Ｎ４膜の除去の前に半導体基板１００をＮ２、Ｏ２又はＨ２／Ｏ２環境下でアニーリングすることも可能である。次に、半導体基板１００の活性領域１５０に対応する領域の表面を１０ｎｍ程度酸化して酸化膜１００Ａを形成した後、第１導電型不純物（例えば、ホウ素（Ｂ）など）をイオン注入することで、活性領域１５０の半導体基板１００を第１導電型ウェルに変換する。
　次に、図４に示すように、ゲート絶縁膜１４０を成膜した後、ゲート絶縁膜１４０の上に、ゲート電極１３０を形成する。
　具体的には、まず、半導体基板１００の表面を覆う酸化膜１００Ａをフッ化水素酸溶液等で剥離する。その後、７００℃のＯ２を用いたドライ酸化又はＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）処理によって、半導体基板１００の上にＳｉＯ２からなるゲート絶縁膜１４０を膜厚１．５ｎｍ～１０ｎｍにて形成する。なお、ドライ酸化に用いるガスとしては、Ｏ２の他に、Ｈ２／Ｏ２、Ｎ２Ｏ又はＮＯの混合ガスを用いてもよい。また、ゲート絶縁膜１４０を形成する際に、プラズマ窒化を用いることで、ＳｉＯ２膜中に窒素ドーピングを行うことも可能である。
　次に、ＳｉＨ４ガスを原料ガスとし、成膜温度を５８０℃～６２０℃とする減圧ＣＶＤを用いて、ポリシリコンを膜厚５０ｎｍ～１５０ｎｍにて成膜する。その後、パターニングされたレジストをマスクとして、成膜されたポリシリコンに対して異方性エッチングを行うことにより、ゲート電極１３０を形成する。異方性エッチングには、例えば、ＨＢｒ又はＣｌ系のガスを用いることができる。例えば、４０ｎｍノードでは、ゲート幅を４０ｎｍ～５０ｎｍ程度として、ゲート電極１３０を形成してもよい。
　なお、ゲート電極１３０は、ワード線ＷＬとして機能する。また、ゲート電極１３０は、半導体記憶装置１０が形成される領域以外のロジック領域等に設けられるトランジスタのゲート電極と同時に又は共有されて形成されてもよい。
　次に、図５に示すように、ゲート電極１３０の両側面にサイドウォール絶縁膜１３２を形成し、半導体基板１００の活性領域１５０にソース又はドレイン領域１５１を形成する。
　具体的には、ゲート電極１３０の両側に、第２導電型不純物であるヒ素（Ａｓ）を５ｋｅＶ～２０ｋｅＶにて、５～２０×１０１３個／ｃｍ２の濃度でイオン注入することで、ＬＤＤ領域を形成する。ＬＤＤ領域を形成することで、短チャネル効果を抑制することができるため、トランジスタ２１の特性ばらつきを抑制することが可能である。なお、第２導電型不純物として、リン（Ｐ）を用いることも可能である。
　次に、プラズマＣＶＤによってＳｉＯ２を膜厚１０ｎｍ～３０ｎｍで成膜した後、プラズマＣＶＤによってＳｉ３Ｎ４を膜厚３０ｎｍ～５０ｎｍで成膜し、サイドウォール用の絶縁膜を形成する。その後、サイドウォール用の絶縁膜に対して、異方性エッチングを行うことで、ゲート電極１３０の両側面にサイドウォール絶縁膜１３２を形成する。
　その後、第２導電型不純物であるヒ素（Ａｓ）を２０ｋｅＶ～５０ｋｅＶにて、１～２×１０１５個／ｃｍ２の濃度でイオン注入し、ゲート電極１３０の両側に第２導電型不純物を導入する。これにより、ゲート電極１３０の両側の活性領域１５０にソース又はドレイン領域１５１が形成される。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。これにより、トランジスタ２１が形成される。なお、導入した不純物の活性化を促進し、かつ不純物の拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。
　続いて、スパッタ等にて、半導体基板１００の全面に亘って、Ｎｉを膜厚６ｎｍ～８ｎｍにて成膜した後、３００℃～４５０℃にて１０秒～６０秒のＲＴＡを行うことで、Ｓｉ上のＮｉをシリサイド（ＮｉＳｉ）化させる。ＳｉＯ２上のＮｉは、未反応のまま残るため、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いて未反応のＮｉを除去することで、ゲート電極１３０、及びソース又はドレイン領域１５１に、ＮｉＳｉからなる導通層１３１、及びコンタクト領域１５２を形成する。なお、Ｎｉに替えてＣｏ又はＮｉＰｔを成膜することで、ＣｏＳｉ２又はＮｉＳｉにて導通層１３１、及びコンタクト領域１５２を形成してもよい。Ｃｏ又はＮｉＰｔを成膜した場合のＲＴＡの温度は、適宜設定すればよい。
　続いて、図６に示すように、トランジスタ２１を埋め込むように、半導体基板１００の全面に亘って平坦化膜２００を形成する。
　具体的には、半導体基板１００の上に、ＣＶＤ等を用いて、ＳｉＯ２を膜厚１００ｎｍ～５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、平坦化膜２００を形成する。
　なお、図示しないが、平坦化膜２００を形成する前に、半導体基板１００の上に、ＳｉＮからなるライナー層を半導体基板１００の全面に亘って形成してもよい。例えば、プラズマＣＶＤを用いて、ＳｉＮを膜厚１０ｎｍ～５０ｎｍにて成膜することで、ライナー層を形成してもよい。ライナー層は、半導体基板１００に圧縮応力又は引張応力を付与する層として形成することも可能である。ライナー層を形成することにより、後段の工程で、平坦化膜２００とライナー層とのエッチング選択比が高くなる条件で平坦化膜２００をエッチングすることができるため、より高い制御性にてエッチングを行うことができる。
　続いて、図７に示すように、平坦化膜２００を貫通し、活性領域１５０を露出させる開口を形成した後、該開口の内部に第１キャパシタ電極１１１を形成する。
　具体的には、リソグラフィにてパターニングされたレジストをマスクとする異方性エッチングにて、ソース又はドレイン領域１５１の他方の上の平坦化膜２００に開口を形成する。開口は、例えば、幅６０ｎｍかつ深さ２００ｎｍにて形成することができる。このとき、開口のアスペクト比が２０程度であれば、開口を形成するエッチング、及び後段の成膜による開口の埋め込みを問題なく行うことが可能である。異方性エッチングは、例えば、フルオロカーボン系のガスを用いることで行うことができる。また、上述したライナー層を用いることで、制御性良くエッチングをストップすることができる。
　次に、ＡＬＤ、ＣＶＤ又はＩＭＰによるスパッタを用いて、平坦化膜２００に形成した開口の内部形状に沿って、ソース又はドレイン領域１５１の上に、ＴｉＮを膜厚５ｎｍ～２０ｎｍで成膜する。なお、第１キャパシタ電極１１１を形成する材料として、ＴｉＮに替えて、ＴａＮ、Ｒｕ、又はＲｕＯ２などを用いることも可能である。その後、成膜した第１キャパシタ電極１１１の上にレジストを塗布した後、該レジスト及び第１キャパシタ電極１１１が同程度の選択比となる条件でエッチバックを行うことで、第１キャパシタ電極１１１を開口の開口面から後退させる。これにより、開口の底部及び側面に第１キャパシタ電極１１１を残しつつ、第１キャパシタ電極１１１の肩部を後退させ、リセスを形成することができる。
　次に、図８に示すように、第１キャパシタ電極１１１の上に強誘電体膜１１３を成膜し、さらに強誘電体膜１１３の上に第２キャパシタ電極１１５を成膜することで、開口の内部にキャパシタ１１を形成する。
　具体的には、第１キャパシタ電極１１１の上に、平坦化膜２００に設けた開口の内部形状に沿って、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）をＣＶＤ又はＡＬＤにて膜厚３ｎｍ～１０ｎｍにて成膜し、強誘電体膜１１３を形成する。なお、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）は、後段にて、アニール処理が行われることで強誘電体材料に変換される。
　なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などの高誘電体材料を用いることも可能である。また、これらの高誘電体材料にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）等をドープすることで強誘電体材料に変換することも可能である。さらには、強誘電体膜１１３として、チタン酸ジルコン酸鉛（ＰＺＴ）、又はタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペレブスカイト系の強誘電体材料を用いることも可能である。
　その後、平坦化膜２００に形成した開口を埋め込むように、強誘電体膜１１３の上にＣＶＤ、ＡＬＤ又はスパッタ等を用いて、ＴｉＮを膜厚５ｎｍ～２０ｎｍで成膜することで、第２キャパシタ電極１１５を形成する。なお、第２キャパシタ電極１１５を形成する材料として、ＴａＮ、Ｒｕ又はＲｕＯ２を用いることも可能である。続いて、強誘電体膜１１３を構成するＨｆＯｘを強誘電体材料に変換するための結晶化アニールが行われる。なお、ＨｆＯｘを強誘電体材料に変換する結晶化アニールは、本工程にて行ってもよく、他の工程（例えば、後述するＣＭＰ後）にて行われてもよい。結晶化アニールは、例えば、４００℃～７００℃の範囲、かつトランジスタ２１及びＮｉＳｉなどの他の構成の耐熱性の範囲であれば、任意に変更することが可能である。その後、ＣＭＰ又は全面エッチバックを行うことで、平坦化膜２００の上に、過剰に成膜された強誘電体膜１１３及び第２キャパシタ電極１１５を除去する。これにより、キャパシタ１１が形成される。
　次に、図９に示すように、ソース又はドレイン領域１５１の他方と電気的に接続するコンタクト２１０を形成した後、半導体基板１００の全面に亘って層間絶縁膜３００を形成し、第１配線層３１１及び第２配線層３１２を形成する。
　具体的には、平坦化膜２００をエッチングすることで、ソース又はドレイン領域１５１の他方の上に開口を形成する。続いて、平坦化膜２００の開口に対して、ＣＶＤ等にて、Ｔｉ及びＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰ法にて平坦化することで、ソース又はドレイン領域１５１の他方の上にコンタクト２１０を形成する。なお、Ｔｉ及びＴｉＮは、ＩＭＰ（Ｉｏｎ　Ｍｅｔａｌ　Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。なお、コンタクト２１０は、半導体記憶装置１０が形成される領域以外のロジック領域等に設けられるトランジスタのコンタクトと同時に形成されてもよい。
　その後、ＣＶＤ等を用いて、平坦化膜２００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ～５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、層間絶縁膜３００を形成する。続いて、層間絶縁膜３００をエッチングすることで、第２キャパシタ電極１１５又はコンタクト２１０との電気的な接続を形成するための開口を形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料として、第１配線層３１１及び第２配線層３１２を形成する。なお、第１配線層３１１及び第２配線層３１２は、Ａｌ等にて形成されてもよい。第１配線層３１１は、第２キャパシタ電極１１５の上に第２方向に延伸されることで、ソース線ＳＬとして機能する。また、第２配線層３１２は、コンタクト２１０の上に第２方向に延伸されることで、ビット線ＢＬとして機能する。
　以上の工程によれば、本実施形態に係る半導体記憶装置１０を形成することができる。
　（３．２．第２の製造方法）
　続いて、図１０～図１３を参照して、本実施形態に係る半導体記憶装置１０の第２の製造方法について説明する。図１０～図１３は、半導体記憶装置１０の第２の製造方法の各工程を説明する平面図及び断面図である。
　なお、図１０～図１３においても、図２と同様に、半導体基板１００の全面に亘って形成された層の記載は省略している。また、断面図の各々は、平面図をＡＡ線、ＢＢ線又はＣＣ線の各々で切断した断面を示す。
　まず、図３～図６にて説明した工程と同様の工程により、平坦化膜２００までを形成する。
　続いて、図１０に示すように、ソース又はドレイン領域１５１の他方と電気的に接続するコンタクト２１０を形成する。
　具体的には、平坦化膜２００をエッチングすることで、ソース又はドレイン領域１５１の他方の上に開口を形成する。続いて、平坦化膜２００の開口に対して、ＣＶＤ等にて、Ｔｉ及びＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰ法にて平坦化することで、ソース又はドレイン領域１５１の他方の上にコンタクト２１０を形成する。なお、Ｔｉ及びＴｉＮは、ＩＭＰ（Ｉｏｎ　Ｍｅｔａｌ　Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。なお、コンタクト２１０は、メモリ領域以外のロジック領域に設けられるトランジスタのコンタクトと同時に形成されてもよい。
　次に、図１１に示すように、半導体基板１００の全面に亘って層間絶縁膜３００を形成した後、平坦化膜２００及び層間絶縁膜３００を貫通し、活性領域１５０を露出させる開口を形成し、該開口の内部に第１キャパシタ電極１１１を形成する。
　具体的には、ＣＶＤ等を用いて、平坦化膜２００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ～５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、層間絶縁膜３００を形成する。次に、リソグラフィにてパターニングされたレジストをマスクとする異方性エッチングにて、ソース又はドレイン領域１５１の他方に対応する活性領域１５０の上の平坦化膜２００及び層間絶縁膜３００に開口を形成する。開口は、例えば、幅６０ｎｍかつ深さ２００ｎｍにて形成することができる。このとき、開口のアスペクト比が２０程度であれば、開口を形成するエッチング、及び後段の成膜による開口の埋め込みを問題なく行うことが可能である。異方性エッチングは、例えば、フルオロカーボン系のガスを用いることで行うことができる。また、上述したライナー層を用いることで、制御性良くエッチングをストップすることができる。
　次に、ＡＬＤ、ＣＶＤ又はＩＭＰによるスパッタを用いて、平坦化膜２００及び層間絶縁膜３００に形成した開口の内部形状に沿って、ソース又はドレイン領域１５１の上に、ＴｉＮを膜厚５ｎｍ～２０ｎｍで成膜する。なお、第１キャパシタ電極１１１を形成する材料として、ＴｉＮに替えて、ＴａＮ、Ｒｕ、又はＲｕＯ２などを用いることも可能である。その後、成膜した第１キャパシタ電極１１１の上にレジストを塗布した後、該レジスト及び第１キャパシタ電極１１１が同程度の選択比となる条件でエッチバックを行うことで、第１キャパシタ電極１１１を開口の開口面から後退させる。これにより、開口の底部及び側面に第１キャパシタ電極１１１を残しつつ、第１キャパシタ電極１１１の肩部を後退させ、リセスを形成することができる。
　続いて、図１２に示すように、第１キャパシタ電極１１１の上に強誘電体膜１１３を成膜し、さらに強誘電体膜１１３の上に第２キャパシタ電極１１５を成膜することで、開口の内部にキャパシタ１１を形成する。
　具体的には、第１キャパシタ電極１１１の上に、平坦化膜２００に設けた開口の内部形状に沿って、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）をＣＶＤ又はＡＬＤにて膜厚３ｎｍ～１０ｎｍにて成膜し、強誘電体膜１１３を形成する。なお、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）は、後段にて、アニール処理が行われることで強誘電体材料に変換される。
　なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などの高誘電体材料を用いることも可能である。また、これらの高誘電体材料にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）等をドープすることで強誘電体材料に変換することも可能である。さらには、強誘電体膜１１３として、チタン酸ジルコン酸鉛（ＰＺＴ）、又はタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペレブスカイト系の強誘電体材料を用いることも可能である。
　その後、平坦化膜２００に形成した開口を埋め込むように、強誘電体膜１１３の上にＣＶＤ、ＡＬＤ又はスパッタ等を用いて、ＴｉＮを膜厚５ｎｍ～２０ｎｍで成膜することで、第２キャパシタ電極１１５を形成する。なお、第２キャパシタ電極１１５を形成する材料として、ＴａＮ、Ｒｕ又はＲｕＯ２を用いることも可能である。続いて、強誘電体膜１１３を構成するＨｆＯｘを強誘電体材料に変換するための結晶化アニールが行われる。なお、ＨｆＯｘを強誘電体材料に変換する結晶化アニールは、本工程にて行ってもよく、他の工程（例えば、後述するＣＭＰ後）にて行われてもよい。結晶化アニールは、例えば、４００℃～７００℃の範囲、かつトランジスタ２１及びＮｉＳｉなどの他の構成の耐熱性の範囲であれば、任意に変更することが可能である。その後、ＣＭＰ又は全面エッチバックを行うことで、平坦化膜２００の上に、過剰に成膜された強誘電体膜１１３及び第２キャパシタ電極１１５を除去する。これにより、キャパシタ１１が形成される。
　その後、図１３に示すように、第２配線層３１２を形成する。
　具体的には、層間絶縁膜３００をエッチングすることで、コンタクト２１０との電気的な接続を形成するための開口を形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料として、第２配線層３１２を形成する。なお、第２配線層３１２は、Ａｌ等にて形成されてもよい。第２配線層３１２は、コンタクト２１０の上に第２方向に延伸されることで、ビット線ＢＬとして機能する。
　なお、図示しない第１配線層３１１は、層間絶縁膜の成膜、成膜された層間絶縁膜を貫通するコンタクトの形成、形成されたコンタクトの埋め込む層間絶縁膜の成膜、及びコンタクトと接続するダマシン構造の配線層の形成を繰り返すことで、第２配線層３１２の上の層間絶縁膜の内部に形成され得る。
　第２の製造方法によれば、第１の製造方法と比較して、キャパシタ１１の形成深さを層間絶縁膜３００の厚みだけ大きくすることができるため、キャパシタ１１の容量を増大させることができる。したがって、第２の製造方法にて製造された半導体記憶装置１０は、より安定した情報の記憶を行うことが可能である。
　（３．３．第３の製造方法）
　次に、図１４～図１８を参照して、本実施形態に係る半導体記憶装置１０の第３の製造方法について説明する。図１４～図１８は、半導体記憶装置１０の第３の製造方法の各工程を説明する平面図及び断面図である。
　なお、図１４～図１８においても、図２と同様に、半導体基板１００の全面に亘って形成された層の記載は省略している。また、断面図の各々は、平面図をＡＡ線、ＢＢ線又はＣＣ線の各々で切断した断面を示す。
　まず、図３～図４にて説明した工程と同様の工程により、ゲート電極１３０までを形成する。
　続いて、図１４に示すように、ゲート電極１３０の両側面にサイドウォール絶縁膜１３２を形成し、半導体基板１００の活性領域１５０にソース又はドレイン領域１５１を形成する。ただし、図１４では、半導体基板１００の一部領域の上にシリサイドブロック層１５５をさらに形成することで、半導体基板１００にコンタクト領域１５２が形成されない領域を設ける。
　具体的には、まず、ゲート電極１３０の両側に、第２導電型不純物であるヒ素（Ａｓ）を５ｋｅＶ～２０ｋｅＶにて、５～２０×１０１３個／ｃｍ２の濃度でイオン注入することで、ＬＤＤ領域を形成する。なお、第２導電型不純物として、リン（Ｐ）を用いることも可能である。
　続いて、プラズマＣＶＤによってＳｉＯ２を膜厚１０ｎｍ～３０ｎｍで成膜した後、プラズマＣＶＤによってＳｉ３Ｎ４を膜厚３０ｎｍ～５０ｎｍで成膜し、サイドウォール用の絶縁膜を形成する。その後、サイドウォール用の絶縁膜に対して、異方性エッチングを行うことで、ゲート電極１３０の両側面にサイドウォール絶縁膜１３２を形成する。このとき、コンタクト領域１５２が形成される領域のみが開口されるように、リソグラフィによるパターニング後に絶縁膜をエッチングし、コンタクト領域１５２を形成しない領域の半導体基板１００の上にシリサイドブロック層１５５を形成する。例えば、シリサイドブロック層１５５は、後段でコンタクト２１０を形成する活性領域１５０以外の半導体基板１００の上に形成されてもよい。
　その後、第２導電型不純物であるヒ素（Ａｓ）を２０ｋｅＶ～５０ｋｅＶにて、１～２×１０１５個／ｃｍ２の濃度でイオン注入し、ゲート電極１３０の両側に第２導電型不純物を導入する。これにより、ゲート電極１３０の両側の活性領域１５０にソース又はドレイン領域１５１が形成される。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。これにより、トランジスタ２１が形成される。なお、導入した不純物の活性化を促進し、かつ不純物の拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。
　続いて、スパッタ等にて、半導体基板１００の全面に亘って、Ｎｉを膜厚６ｎｍ～８ｎｍにて成膜した後、３００℃～４５０℃にて１０秒～６０秒のＲＴＡを行うことで、Ｓｉ上のＮｉをシリサイド（ＮｉＳｉ）化させる。ＳｉＯ２上のＮｉは、未反応のまま残るため、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いて未反応のＮｉを除去することで、ゲート電極１３０、及びソース又はドレイン領域１５１の他方に、ＮｉＳｉからなる導通層１３１、及びコンタクト領域１５２を形成する。なお、Ｎｉに替えてＣｏ又はＮｉＰｔを成膜することで、ＣｏＳｉ２又はＮｉＳｉにて導通層１３１、及びコンタクト領域１５２を形成してもよい。Ｃｏ又はＮｉＰｔを成膜した場合のＲＴＡの温度は、適宜設定すればよい。
　このとき、シリサイドブロック層１５５が形成された領域は、絶縁膜であるシリサイドブロック層１５５の上に未反応のＮｉが残る。そのため、シリサイドブロック層１５５が形成された領域の半導体基板１００には、シリサイド化されたコンタクト領域１５２が形成されない。
　続いて、図１５に示すように、トランジスタ２１を埋め込むように、半導体基板１００の全面に亘って平坦化膜２００を形成する。
　具体的には、半導体基板１００及びシリサイドブロック層１５５の上に、ＣＶＤ等を用いて、ＳｉＯ２を膜厚１００ｎｍ～５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、平坦化膜２００を形成する。
　なお、図示しないが、平坦化膜２００を形成する前に、半導体基板１００の上に、ＳｉＮからなるライナー層を半導体基板１００の全面に亘って形成してもよい。例えば、プラズマＣＶＤを用いて、ＳｉＮを膜厚１０ｎｍ～５０ｎｍにて成膜することで、ライナー層を形成してもよい。ライナー層は、半導体基板１００に圧縮応力又は引張応力を付与する層として形成することも可能である。ライナー層を形成することにより、後段の工程で、平坦化膜２００とライナー層とのエッチング選択比が高くなる条件で平坦化膜２００をエッチングすることができるため、より高い制御性にてエッチングを行うことができる。
　続いて、図１６に示すように、平坦化膜２００及びシリサイドブロック層１５５を貫通し、半導体基板１００の内部まで達する開口を形成した後、該開口の内部に第１キャパシタ電極１１１を形成する。
　具体的には、リソグラフィにてパターニングされたレジストをマスクとする異方性エッチングにて、ソース又はドレイン領域１５１の他方の上の平坦化膜２００から半導体基板１００の内部に達する開口を形成する。開口は、例えば、幅６０ｎｍかつ深さ２００ｎｍにて形成することができる。なお、開口のアスペクト比が２０程度であれば、開口を形成するエッチング、及び後段の成膜による開口の埋め込みを問題なく行うことが可能である。異方性エッチングは、例えば、フルオロカーボン系のガスを用いることで行うことができる。
　次に、ＡＬＤ、ＣＶＤ又はＩＭＰによるスパッタを用いて、形成した開口の内部形状に沿って、ソース又はドレイン領域１５１の上に、ＴｉＮを膜厚５ｎｍ～２０ｎｍで成膜する。なお、第１キャパシタ電極１１１を形成する材料として、ＴｉＮに替えて、ＴａＮ、Ｒｕ、又はＲｕＯ２などを用いることも可能である。その後、成膜した第１キャパシタ電極１１１の上にレジストを塗布した後、該レジスト及び第１キャパシタ電極１１１が同程度の選択比となる条件でエッチバックを行うことで、第１キャパシタ電極１１１を開口の開口面から後退させる。これにより、開口の底部及び側面に第１キャパシタ電極１１１を残しつつ、第１キャパシタ電極１１１の肩部を後退させ、リセスを形成することができる。
　このとき、開口は、平坦化膜２００及びシリサイドブロック層１５５を含めて半導体基板１００の内部の活性領域１５０まで貫通して設けられる。したがって、第１キャパシタ電極１１１は、開口の側面及び底面にてソース又はドレイン領域１５１と電気的に接続することになる。第３の製造方法では、キャパシタ１１が形成される領域では、シリサイドブロック層１５５によってコンタクト領域１５２の形成が防止されるため、第１キャパシタ電極１１１とソース又はドレイン領域１５１との間で意図しないリーク又は短絡が生じることを防止することができる。
　次に、図１７に示すように、第１キャパシタ電極１１１の上に強誘電体膜１１３を成膜し、さらに強誘電体膜１１３の上に第２キャパシタ電極１１５を成膜することで、開口の内部にキャパシタ１１を形成する。
　具体的には、第１キャパシタ電極１１１の上に、平坦化膜２００に設けた開口の内部形状に沿って、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）をＣＶＤ又はＡＬＤにて膜厚３ｎｍ～１０ｎｍにて成膜し、強誘電体膜１１３を形成する。なお、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）は、後段にて、アニール処理が行われることで強誘電体材料に変換される。
　なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などの高誘電体材料を用いることも可能である。また、これらの高誘電体材料にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）等をドープすることで強誘電体材料に変換することも可能である。さらには、強誘電体膜１１３として、チタン酸ジルコン酸鉛（ＰＺＴ）、又はタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペレブスカイト系の強誘電体材料を用いることも可能である。
　その後、平坦化膜２００に形成した開口を埋め込むように、強誘電体膜１１３の上にＣＶＤ、ＡＬＤ又はスパッタ等を用いて、ＴｉＮを膜厚５ｎｍ～２０ｎｍで成膜することで、第２キャパシタ電極１１５を形成する。なお、第２キャパシタ電極１１５を形成する材料として、ＴａＮ、Ｒｕ又はＲｕＯ２を用いることも可能である。続いて、強誘電体膜１１３を構成するＨｆＯｘを強誘電体材料に変換するための結晶化アニールが行われる。なお、ＨｆＯｘを強誘電体材料に変換する結晶化アニールは、本工程にて行ってもよく、他の工程（例えば、後述するＣＭＰ後）にて行われてもよい。結晶化アニールは、例えば、４００℃～７００℃の範囲、かつトランジスタ２１及びＮｉＳｉなどの他の構成の耐熱性の範囲であれば、任意に変更することが可能である。その後、ＣＭＰ又は全面エッチバックを行うことで、平坦化膜２００の上に、過剰に成膜された強誘電体膜１１３及び第２キャパシタ電極１１５を除去する。これにより、キャパシタ１１が形成される。
　次に、図１８に示すように、ソース又はドレイン領域１５１の他方と電気的に接続するコンタクト２１０を形成した後、半導体基板１００の全面に亘って層間絶縁膜３００を形成し、第１配線層３１１及び第２配線層３１２を形成する。
　具体的には、平坦化膜２００をエッチングすることで、ソース又はドレイン領域１５１の他方の上に開口を形成する。続いて、平坦化膜２００の開口に対して、ＣＶＤ等にて、Ｔｉ及びＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰ法にて平坦化することで、ソース又はドレイン領域１５１の他方の上にコンタクト２１０を形成する。なお、Ｔｉ及びＴｉＮは、ＩＭＰ（Ｉｏｎ　Ｍｅｔａｌ　Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。なお、コンタクト２１０は、半導体記憶装置１０が形成される領域以外のロジック領域等に設けられるトランジスタのコンタクトと同時に形成されてもよい。
　その後、ＣＶＤ等を用いて、平坦化膜２００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ～５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、層間絶縁膜３００を形成する。続いて、層間絶縁膜３００をエッチングすることで、第２キャパシタ電極１１５又はコンタクト２１０との電気的な接続を形成するための開口を形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料として、第１配線層３１１及び第２配線層３１２を形成する。なお、第１配線層３１１及び第２配線層３１２は、Ａｌ等にて形成されてもよい。第１配線層３１１は、第２キャパシタ電極１１５の上に第２方向に延伸されることで、ソース線ＳＬとして機能する。また、第２配線層３１２は、コンタクト２１０の上に第２方向に延伸されることで、ビット線ＢＬとして機能する。
　第３の製造方法によれば、第１の製造方法と比較して、キャパシタ１１の形成深さを半導体基板１００の内部に掘り込んだ深さだけ大きくすることができるため、キャパシタ１１の容量を増大させることができる。したがって、第３の製造方法にて製造された半導体記憶装置１０は、より安定した情報の記憶を行うことが可能である。
　なお、第３の製造方法にて製造される構造は、第２の製造方法にて製造される構造と組み合わせることも可能である。このような場合、キャパシタ１１は、層間絶縁膜３００、平坦化膜２００及び半導体基板１００に亘って設けられることになる。これによれば、半導体記憶装置１０は、キャパシタ１１の形成深さをさらに大きくすることができるため、キャパシタ１１の容量を増大させ、より安定した情報の記憶を行うことが可能である。
　＜４．動作例＞
　続いて、図１９を参照して、上記で説明した半導体記憶装置１０の書き込み動作及び読み出し動作について説明する。図１９は、半導体記憶装置１０の活性領域１５０に沿って切断した断面を模式的に示す断面図である。
　図１９に示すように、半導体記憶装置１０は、トランジスタ２１と、トランジスタ２１のソース又はドレイン領域１５１の一方に接続されたキャパシタ１１と、を含む。半導体記憶装置１０は、トランジスタ２１のゲート電極１３０に接続されたワード線ＷＬ、トランジスタ２１のソース又はドレイン領域１５１の他方にコンタクト２１０を介して接続されたビット線ＢＬ、及びキャパシタ１１に接続されたソース線ＳＬによって駆動される。
　以下の表１は、半導体記憶装置１０の書き込み動作及び読み出し動作において、図１９で示すＳＷＬ、ＳＢＬ、ＳＳＬ、Ｗｅｌｌ、ＵＷＬ、ＵＢＬ、ＵＳＬの各々に印加される電圧（単位：Ｖ）の一例を示した表である。
　なお、表１において、Ｖｔｈは、トランジスタ２１のチャネルをオン状態にするための閾値電圧であり、Ｖｗは、キャパシタ１１の分極状態を反転可能な電圧である。また、ＳＷＬ、ＳＢＬ及びＳＳＬは、選択されたメモリセルのワード線ＷＬ、ビット線ＢＬ及びソース線ＳＬをそれぞれ示し、ＵＷＬ、ＵＢＬ及びＵＳＬは、非選択のメモリセルのワード線ＷＬ、ビット線ＢＬ及びソース線ＳＬをそれぞれ示す。Ｗｅｌｌは、半導体基板１００の活性領域１５０の電位を示す。
Figure JPOXMLDOC01-appb-T000001
　例えば、半導体記憶装置１０に「１」の情報を書き込む場合、選択した半導体記憶装置１０に接続するワード線ＷＬにＶｗ＋Ｖｔｈを印加し、ビット線ＢＬにＶｗを印加し、ソース線ＳＬは０Ｖとし、半導体基板１００の活性領域１５０は０Ｖとする。また、非選択の半導体記憶装置１０のワード線ＷＬ、ビット線ＢＬ及びソース線ＳＬは、それぞれ０Ｖとする。
　これによれば、ビット線ＢＬにＶｗを印加することで、トランジスタ２１のソース又はドレイン領域１５１の他方の電位はＶｗとなるため、キャパシタ１１の第１キャパシタ電極１１１の電位はＶｗとなる。一方、ソース線ＳＬの電位は０Ｖであるため、第２キャパシタ電極１１５の電位は０Ｖとなる。これにより、キャパシタ１１の強誘電体膜１１３には、第１キャパシタ電極１１１側が高電位となるＶｗの電位差が印加されるため、強誘電体膜１１３の分極状態が制御される。以上の動作により、半導体記憶装置１０に、例えば「１」の情報が書き込まれる。
　このとき、トランジスタ２１のソース又はドレイン領域１５１の電位がＶｗとなるが、非選択のトランジスタ２１では、ワード線ＷＬ及びゲート電極１３０が０Ｖであるため、隣接する非選択の半導体記憶装置１０では、第１キャパシタ電極１１１に電位が印加されない。したがって、本実施形態によれば、選択した半導体記憶装置１０に情報を書き込む際に、非選択の半導体記憶装置１０に記憶された情報が書き換わることを防止することができる。
　また、半導体記憶装置１０に「０」の情報を書き込む場合、選択した半導体記憶装置１０に接続するワード線ＷＬにＶｗ＋Ｖｔｈを印加し、ソース線ＳＬにＶｗを印加する。ビット線ＢＬは０Ｖとし、半導体基板１００の活性領域１５０は０Ｖとする。また、非選択の半導体記憶装置１０のワード線ＷＬ、ビット線ＢＬ及びソース線ＳＬは、それぞれ０Ｖとする。
　これによれば、ビット線ＢＬが０Ｖであるため、トランジスタ２１のソース又はドレイン領域１５１の他方の電位は０Ｖとなり、キャパシタ１１の第１キャパシタ電極１１１の電位は０Ｖとなる。一方、ソース線ＳＬの電位はＶｗであるため、第２キャパシタ電極１１５の電位はＶｗとなる。これにより、キャパシタ１１の強誘電体膜１１３には、第２キャパシタ電極１１５側が高電位となるＶｗの電位差が印加されるため、強誘電体膜１１３の分極状態が制御される。以上の動作により、半導体記憶装置１０に、例えば「０」の情報が書き込まれる。
　このとき、ソース線ＳＬの電位がＶｗとなるが、非選択のトランジスタ２１では、ワード線ＷＬ及びゲート電極１３０が０Ｖであるため、隣接する非選択の半導体記憶装置１０では、第１キャパシタ電極１１１に電位が印加されない。したがって、本実施形態によれば、選択した半導体記憶装置１０に情報を書き込む際に、非選択の半導体記憶装置１０に記憶された情報が書き換わることを防止することができる。
　なお、半導体記憶装置１０からの情報の読み出しは、半導体記憶装置１０に「０」又は「１」を書き込む際に生じる変位電流が、書き込む前に記憶された情報が「０」又は「１」のいずれであるかによって変化することを利用して行われる。
　例えば、表１では、「１」の情報を書き込むことで半導体記憶装置１０から情報を読み出す場合に、ＳＷＬ、ＳＢＬ、ＳＳＬ、Ｗｅｌｌ、ＵＷＬ、ＵＢＬ、ＵＳＬの各々に印加される電圧に印加される電圧を示す。このような場合、半導体記憶装置１０に記憶された情報が「１」であれば、変位電流の量は小さくなる。一方、半導体記憶装置１０に記憶された情報が「０」であれば、変位電流の量は大きくなる。これにより、半導体記憶装置１０は、記憶された情報が「０」又は「１」のいずれであるのかを判定することができる。
　ただし、このような読み出し動作によって半導体記憶装置１０から情報を読み出した場合、半導体記憶装置１０に記憶された情報は、読み出し時に書き込んだ「０」又は「１」のいずれかで書き換わってしまう。すなわち、半導体記憶装置１０からの情報の読み出しは、破壊読み出しとなる。したがって、半導体記憶装置１０では、読み出し動作の後に、読み出し動作によって破壊されてしまった情報を修復する再書き込み動作が行われる。
　＜５．適用例＞
　続いて、本開示の一実施形態に係る電子機器について説明する。本開示の一実施形態に係る電子機器は、上述した半導体記憶装置１０を含む回路が搭載された種々の電子機器である。図２０Ａ～図２０Ｃを参照して、このような本実施形態に係る電子機器の例について説明する。図２０Ａ～図２０Ｃは、本実施形態に係る電子機器の一例を示す外観図である。
　例えば、本実施形態に係る電子機器は、スマートフォンなどの電子機器であってもよい。具体的には、図２０Ａに示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００に搭載される回路には、上述した半導体記憶装置１０が設けられてもよい。
　例えば、本実施形態に係る電子機器は、デジタルカメラなどの電子機器であってもよい。具体的には、図２０Ｂ及び図２０Ｃに示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ　Ｖｉｅｗ　Ｆｉｎｄｅｒ）９１９と、を備える。なお、図２０Ｂは、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図２０Ｃは、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０に搭載される回路には、上述した半導体記憶装置１０が設けられてもよい。
　なお、本実施形態に係る電子機器は、上記例示に限定されない。本実施形態に係る電子機器は、あらゆる分野の電子機器であってもよい。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ　Ｍｏｕｎｔｅｄ　Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　半導体基板の活性領域に設けられた電界効果トランジスタと、
　強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方に電気的に接続された強誘電体キャパシタと、
　前記強誘電体キャパシタの前記第２キャパシタ電極に電気的に接続されたソース線と、
　前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線と、
を備え、
　前記電界効果トランジスタのゲート電極は、前記活性領域を越えて第１方向に延伸し、前記ソース線及び前記ビット線は、前記第１方向と直交する第２方向に延伸する、半導体記憶装置。
（２）
　前記活性領域は、前記第１方向及び前記第２方向のいずれとも斜交する第３方向に延伸する帯状形状にて設けられる、前記（１）に記載の半導体記憶装置。
（３）
　前記活性領域は、前記半導体基板に設けられた素子分離層によって互いに離隔される、前記（２）に記載の半導体記憶装置。
（４）
　前記ゲート電極は、ワード線に電気的に接続される、前記（１）～（３）のいずれか一項に記載の半導体記憶装置。
（５）
　前記半導体基板の上には、前記電界効果トランジスタを埋め込む平坦化膜が設けられ、
　前記強誘電体キャパシタは、前記平坦化膜に設けられた開口の内部に設けられる、前記（１）～（４）のいずれか一項に記載の半導体記憶装置。
（６）
　前記強誘電体キャパシタは、前記開口の底面及び側面に沿って設けられた前記第１キャパシタ電極、前記第１キャパシタ電極の上に前記開口の形状に沿って設けられた前記強誘電体膜、及び前記強誘電体膜の上に前記開口を埋め込むように設けられた前記第２キャパシタ電極にて構成される、前記（５）に記載の半導体記憶装置。
（７）
　前記第１キャパシタ電極は、前記平坦化膜における前記開口の開口面から後退して設けられる、前記（６）に記載の半導体記憶装置。
（８）
　前記強誘電体キャパシタは、前記活性領域の上に設けられる、前記（５）～（７）のいずれか一項に記載の半導体記憶装置。
（９）
　前記強誘電体キャパシタは、前記電界効果トランジスタのソース又はドレインの一方に対応する前記活性領域の上に設けられる、前記（８）に記載の半導体記憶装置。
（１０）
　前記ソース線及び前記ビット線は、同一層内に設けられる、前記（５）～（９）のいずれか一項に記載の半導体記憶装置。
（１１）
　前記ビット線は、前記平坦化膜の上に設けられた層間絶縁膜の内部に設けられ、
　前記開口は、前記層間絶縁膜から前記半導体基板の表面まで貫通して設けられる、前記（５）～（９）のいずれか一項に記載の半導体記憶装置。
（１２）
　前記開口は、前記平坦化膜から前記半導体基板の内部にまで貫通して設けられる、前記（５）～（１１）のいずれか一項に記載の半導体記憶装置。
（１３）
　半導体基板の活性領域に電界効果トランジスタを、前記電界効果トランジスタのゲート電極が前記活性領域を越えて第１方向に延伸するように形成することと、
　強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方と電気的に接続された強誘電体キャパシタを形成することと、
　前記強誘電体キャパシタの前記第２キャパシタ電極と電気的に接続されたソース線、及び前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線を、前記ソース線及び前記ビット線が前記第１方向と直交する第２方向に延伸するように形成することと、
を含む、半導体記憶装置の製造方法。
（１４）
　半導体基板の活性領域に設けられた電界効果トランジスタと、
　強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方に電気的に接続された強誘電体キャパシタと、
　前記強誘電体キャパシタの前記第２キャパシタ電極に電気的に接続されたソース線と、
　前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線と、
を備える半導体記憶装置を含み、
　前記半導体記憶装置では、前記電界効果トランジスタのゲート電極は、前記活性領域を越えて第１方向に延伸し、前記ソース線及び前記ビット線は、前記第１方向と直交する第２方向に延伸する、電子機器。
　１０　　　半導体記憶装置
　１１　　　キャパシタ
　２１　　　トランジスタ
　１００　　半導体基板
　１０５　　素子分離層
　１１１　　第１キャパシタ電極
　１１３　　強誘電体膜
　１１５　　第２キャパシタ電極
　１３０　　ゲート電極
　１３１　　導通層
　１３２　　サイドウォール絶縁膜
　１４０　　ゲート絶縁膜
　１５０　　活性領域
　１５１　　ソース又はドレイン領域
　１５２　　コンタクト領域
　２００　　平坦化膜
　２１０　　コンタクト
　３００　　層間絶縁膜
　３１１　　第１配線層
　３１２　　第２配線層

Claims (14)

  1. 　半導体基板の活性領域に設けられた電界効果トランジスタと、
    　強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方に電気的に接続された強誘電体キャパシタと、
    　前記強誘電体キャパシタの前記第２キャパシタ電極に電気的に接続されたソース線と、
    　前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線と、
    を備え、
    　前記電界効果トランジスタのゲート電極は、前記活性領域を越えて第１方向に延伸し、前記ソース線及び前記ビット線は、前記第１方向と直交する第２方向に延伸する、半導体記憶装置。
  2. 　前記活性領域は、前記第１方向及び前記第２方向のいずれとも斜交する第３方向に延伸する帯状形状にて設けられる、請求項１に記載の半導体記憶装置。
  3. 　前記活性領域は、前記半導体基板に設けられた素子分離層によって互いに離隔される、請求項２に記載の半導体記憶装置。
  4. 　前記ゲート電極は、ワード線に電気的に接続される、請求項１に記載の半導体記憶装置。
  5. 　前記半導体基板の上には、前記電界効果トランジスタを埋め込む平坦化膜が設けられ、
    　前記強誘電体キャパシタは、前記平坦化膜に設けられた開口の内部に設けられる、請求項１に記載の半導体記憶装置。
  6. 　前記強誘電体キャパシタは、前記開口の底面及び側面に沿って設けられた前記第１キャパシタ電極、前記第１キャパシタ電極の上に前記開口の形状に沿って設けられた前記強誘電体膜、及び前記強誘電体膜の上に前記開口を埋め込むように設けられた前記第２キャパシタ電極にて構成される、請求項５に記載の半導体記憶装置。
  7. 　前記第１キャパシタ電極は、前記平坦化膜における前記開口の開口面から後退して設けられる、請求項６に記載の半導体記憶装置。
  8. 　前記強誘電体キャパシタは、前記活性領域の上に設けられる、請求項５に記載の半導体記憶装置。
  9. 　前記強誘電体キャパシタは、前記電界効果トランジスタのソース又はドレインの一方に対応する前記活性領域の上に設けられる、請求項８に記載の半導体記憶装置。
  10. 　前記ソース線及び前記ビット線は、同一層内に設けられる、請求項５に記載の半導体記憶装置。
  11. 　前記ビット線は、前記平坦化膜の上に設けられた層間絶縁膜の内部に設けられ、
    　前記開口は、前記層間絶縁膜から前記半導体基板の表面まで貫通して設けられる、請求項５に記載の半導体記憶装置。
  12. 　前記開口は、前記平坦化膜から前記半導体基板の内部にまで貫通して設けられる、請求項５に記載の半導体記憶装置。
  13. 　半導体基板の活性領域に電界効果トランジスタを、前記電界効果トランジスタのゲート電極が前記活性領域を越えて第１方向に延伸するように形成することと、
    　強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方と電気的に接続された強誘電体キャパシタを形成することと、
    　前記強誘電体キャパシタの前記第２キャパシタ電極と電気的に接続されたソース線、及び前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線を、前記ソース線及び前記ビット線が前記第１方向と直交する第２方向に延伸するように形成することと、
    を含む、半導体記憶装置の製造方法。
  14. 　半導体基板の活性領域に設けられた電界効果トランジスタと、
    　強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方に電気的に接続された強誘電体キャパシタと、
    　前記強誘電体キャパシタの前記第２キャパシタ電極に電気的に接続されたソース線と、
    　前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線と、
    を備える半導体記憶装置を含み、
    　前記半導体記憶装置では、前記電界効果トランジスタのゲート電極は、前記活性領域を越えて第１方向に延伸し、前記ソース線及び前記ビット線は、前記第１方向と直交する第２方向に延伸する、電子機器。
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