WO2017082211A1 - マスク一体型表面保護フィルム - Google Patents

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surface protective
protective film
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ethylene
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啓時 横井
具朗 内山
祥文 岡
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古河電気工業株式会社
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    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer

Definitions

  • the present invention relates to a mask-integrated surface protective film.
  • These semiconductor chips are obtained by thinning a semiconductor wafer into a predetermined thickness in a back grinding process, an etching process, etc., and then dividing it into individual chips through a dicing process.
  • a blade dicing method in which cutting is performed by a dicing blade has been used.
  • cutting resistance by the blade is directly applied to the semiconductor wafer during cutting. Therefore, the chipping may occur in the semiconductor chip due to this cutting resistance.
  • the occurrence of chipping not only impairs the appearance of the semiconductor chip, but in some cases may cause chip damage during pick-up due to insufficient bending strength, possibly leading to damage to the circuit pattern on the chip.
  • the width of the kerf also referred to as a scribe line or street
  • the width of the kerf cannot be made narrower than the blade width having a large thickness.
  • the number (yield) of chips that can be taken from one wafer is reduced.
  • the wafer processing time is also a problem.
  • the blade dicing method various methods are used for the dicing process. For example, considering the difficulty of dicing after thinning the wafer, grooves are first formed in the wafer by a predetermined thickness, and then grinding is performed to reduce the thickness and divide into chips. There is a DBG (first dicing) method that is performed simultaneously. According to this method, the kerf width is about the same as the blade dicing method. However, since the bending strength of the chip is improved, there is an advantage that the breakage of the chip can be suppressed.
  • DBG first dicing
  • the laser dicing method there is also a laser dicing method in which dicing is performed with a laser.
  • the laser dicing method there is an advantage that the kerf width can be narrowed and dicing can be performed by a dry process.
  • the wafer surface is soiled by sublimated material at the time of cutting with a laser, and pretreatment for protecting the wafer surface with a predetermined liquid protective material may be required.
  • a dry process has not been realized yet.
  • the laser dicing method can increase the processing speed as compared with the blade dicing method. However, there is no change in processing one line at a time, and it takes time to manufacture a very small chip.
  • a stealth dicing method in which a modified layer is formed with a laser in the thickness direction of the wafer, expanded, divided, and separated into individual pieces.
  • This method has the merits that the kerf width can be made zero and processing can be performed dry.
  • the chip bending strength tends to decrease due to the thermal history when the modified layer is formed, and silicon debris may be generated when expanding and dividing. Furthermore, collisions with adjacent chips can cause insufficient bending strength.
  • a modified layer is formed by a predetermined thickness before thinning, and then grinding is performed from the back side to reduce the thickness and divide into chips.
  • the plasma dicing method is a method of dividing a semiconductor wafer by selectively etching a portion not covered with a mask with plasma.
  • the chip can be selectively divided, and even if the scribe line is bent, it can be divided without any problem.
  • the etching rate of a semiconductor wafer is very high, it has been regarded as one of the most suitable processes for chip cutting in recent years.
  • a fluorine-based gas having a very high reactivity with the wafer such as sulfur hexafluoride (SF 6 ) or carbon tetrafluoride (CF 4 ), is used as a plasma generating gas.
  • SF 6 sulfur hexafluoride
  • CF 4 carbon tetrafluoride
  • Patent Document 1 For this mask formation, as described in Patent Document 1, a technique is generally used in which a resist is applied to the surface of a wafer and then a portion corresponding to the street is removed by a photolithography process to form a mask. . Therefore, in order to perform the plasma dicing, a photolithographic process / equipment other than the plasma dicing equipment is required, and there is a problem that the chip cost increases. Further, since the resist film remains after the plasma etching, it is necessary to use a large amount of solvent for removing the resist. If the resist cannot be removed, there is a possibility that defective chips may be generated due to adhesive residue. It was. Furthermore, since the resist masking process is performed, there is a disadvantage that the entire processing process becomes long.
  • the present invention relates to a mask-integrated surface protective film that does not require mask formation by a photolithography process in the manufacture of a semiconductor chip using a plasma dicing method, and is bonded to the pattern surface of a semiconductor wafer.
  • the pattern surface can be effectively protected by adhering well to the pattern surface, and the releasability between the mask material layer and the base film after the thin film forming step is also.
  • This allows the mask material layer to be easily exposed on the wafer surface, and allows the wafer to be diced more reliably and with high precision by SF 6 plasma, and after plasma dicing (on the wafer) It is more reliably and removed in a short time the mask material by the O 2 plasma in post-split) It can result, and an object thereof is to provide a mask-integrated surface protection film that makes it possible to highly suppress the generation of defective chips.
  • a mask-integrated surface protective film having a base film and a mask material layer provided on the base film, wherein the mask material layer comprises an ethylene-vinyl acetate copolymer resin, an ethylene- A mask-integrated surface protective film, which is a methyl acrylate copolymer resin or an ethylene-butyl acrylate copolymer resin, wherein the mask material layer has a thickness of 50 ⁇ m or less.
  • the base film is a polystyrene resin.
  • the base film is a multi-layer, and the layer located farthest from the mask material layer in the base film is a high elastic modulus layer, and the layer closest to the mask material layer is low.
  • the low elastic modulus layer is an ethylene-vinyl acetate copolymer resin, an ethylene-methyl acrylate copolymer resin, or an ethylene-butyl acrylate copolymer resin.
  • Mask-integrated surface protective film [6] The ethylene content of the ethylene-vinyl acetate copolymer resin, ethylene-methyl acrylate copolymer resin or ethylene-butyl acrylate copolymer resin is 50 to 80% by weight [ [1] The mask-integrated surface protective film according to any one of [5]. [7] The mask-integrated surface protective film according to any one of [1] to [6], wherein the mask-integrated surface protective film is for plasma dicing.
  • a mask-integrated surface protective film used for manufacturing a semiconductor chip including the following steps (a) to (d), wherein the mask-integrated surface protective film is formed on a base film and the base film And a mask material layer provided on the surface of the mask material layer, wherein the mask material layer has a thickness of 50 ⁇ m or less: (A) With the mask-integrated surface protective film bonded to the pattern surface side of the semiconductor wafer, the back surface of the semiconductor wafer is ground, and the wafer fixing tape is bonded to the back surface of the ground semiconductor wafer and supported by a ring frame.
  • the mask material layer is made of ethylene-vinyl acetate copolymer (EVA) resin, ethylene-methyl acrylate copolymer (EMA) resin, or ethylene-butyl acrylate copolymer (EBA) resin.
  • EVA ethylene-vinyl acetate copolymer
  • EMA ethylene-methyl acrylate copolymer
  • EBA ethylene-butyl acrylate copolymer
  • the base film is a polystyrene resin, and the mask-integrated surface protective film in the step (a) is bonded to the pattern surface side of the semiconductor wafer by heat bonding at 50 ° C. to 100 ° C.
  • the mask-integrated surface protective film according to [8] or [9] which is characterized in that it exists.
  • the base film is a multi-layer, and the layer located farthest from the mask material layer in the base film is a high elastic modulus layer, and the layer closest to the mask material layer is low.
  • the low elastic modulus layer is an ethylene-vinyl acetate copolymer (EVA) resin, an ethylene-methyl acrylate copolymer (EMA) resin, or an ethylene-butyl acrylate copolymer (EBA) resin.
  • EVA ethylene-vinyl acetate copolymer
  • EMA ethylene-methyl acrylate copolymer
  • EBA ethylene-butyl acrylate copolymer
  • the mask-integrated surface protective film of the present invention is a surface protective film that does not require mask formation by a photolithography process in the manufacture of a semiconductor chip using a plasma dicing method.
  • the mask-integrated surface protective film of the present invention can be effectively adhered to the pattern surface in the wafer thinning process by being bonded to the pattern surface of the semiconductor wafer, thereby effectively protecting the pattern surface.
  • the mask-integrated surface protective film of the present invention also has good releasability between the mask material layer and the base film after the thinning step, whereby the mask material layer can be easily exposed on the wafer surface, With SF 6 plasma, the wafer can be diced more accurately and accurately.
  • the mask material layer exposed on the wafer surface can be more reliably removed in a short time by O 2 plasma.
  • O 2 plasma As a result, it is possible to highly suppress the occurrence of defective chips by processing a semiconductor wafer using the mask-integrated surface protective tape of the present invention.
  • FIG. 1 is a schematic cross-sectional view illustrating steps up to bonding of a surface protective tape to a semiconductor wafer in the first embodiment using the mask-integrated surface protective film of the present invention.
  • 1A shows a semiconductor wafer
  • FIG. 1B shows a state where a mask-integrated surface protective film is bonded to the semiconductor wafer
  • FIG. 1C shows a mask-integrated type.
  • the semiconductor wafer which bonded the surface protection film is shown.
  • FIG. 2 is a schematic cross-sectional view for explaining steps up to thinning and fixing of a semiconductor wafer in the first embodiment using the mask-integrated surface protective film of the present invention.
  • FIG. 2A shows a semiconductor wafer thinning process
  • FIG. 2B shows a state in which a wafer fixing tape is bonded to the thinned semiconductor wafer.
  • FIG. ) Shows a state in which the semiconductor wafer is fixed to the ring frame.
  • FIG. 3 is a schematic cross-sectional view illustrating steps up to mask formation in the first embodiment using the mask-integrated surface protective film of the present invention.
  • part (a) shows a state in which the base material film is peeled off from the mask-integrated surface protective film while leaving the mask material layer
  • part (b) shows a mask material of the mask-integrated surface protective film.
  • FIG. 3C shows a process of cutting a mask material layer corresponding to a street portion with a laser.
  • FIG. 4 is a schematic cross-sectional view for explaining plasma dicing and plasma ashing steps in the first embodiment using the mask-integrated surface protective film of the present invention.
  • 4A shows a state where plasma dicing is performed
  • FIG. 4B shows a state where the chip is singulated
  • FIG. 4C shows a state where plasma ashing is performed.
  • FIG. 5 is a schematic cross-sectional view illustrating steps up to picking up a chip in the first embodiment using the mask-integrated surface protective film of the present invention.
  • 5A shows a state where the mask material layer is removed
  • FIG. 5B shows a state where the chip is picked up.
  • FIG. 6 is a schematic cross-sectional view illustrating a state before and after performing street opening with a laser in the second embodiment using the mask-integrated surface protective film of the present invention.
  • 6A shows a state in which the front and back surfaces of a semiconductor wafer are covered and fixed with a mask-integrated surface protection film and a wafer fixing tape, respectively
  • FIG. 6B shows a street portion with a laser.
  • FIG. 6C shows a process of removing the corresponding mask material layer and the base material film.
  • FIG. 6C shows a state in which the base material film is peeled off from the mask integrated surface protection film.
  • the mask-integrated surface protective film of the present invention is suitably used for a method of obtaining a semiconductor chip by plasma dicing a semiconductor wafer.
  • the use of the mask-integrated surface protective film of the present invention eliminates the need for a photolithography process prior to the plasma dicing step, and can greatly reduce the manufacturing cost of semiconductor chips or semiconductor products.
  • the mask-integrated surface protective film of the present invention has a base film and a mask material layer provided on the base film, and the thickness of the mask material layer is 50 ⁇ m or less.
  • the mask-integrated surface protective film of the present invention is preferably used for manufacturing a semiconductor chip including at least the following steps (a) to (d). (A) In a state where the mask-integrated surface protective film of the present invention is bonded to the pattern surface side of the semiconductor wafer, the back surface of the semiconductor wafer is ground, and a wafer fixing tape is bonded to the back surface of the ground semiconductor wafer.
  • a process of supporting and fixing with a frame (B) After peeling off the base film from the mask-integrated surface protective film to expose the mask material layer on the surface, a portion of the mask material layer corresponding to the street of the semiconductor wafer is cut with a laser.
  • the step of opening the street of the semiconductor wafer, or the portion of the mask-integrated surface protective film corresponding to the street of the semiconductor wafer is cut with a laser to open the street of the semiconductor wafer, and then the mask-integrated surface protective film Peeling the base film from the step of exposing the mask material layer to the surface, (C) a plasma dicing process in which a semiconductor wafer is divided at the streets by SF 6 plasma and separated into semiconductor chips; and (D) An ashing step of removing the mask material layer with O 2 plasma.
  • the method for manufacturing a semiconductor chip to which the mask-integrated surface protective film of the present invention is applied preferably includes the following step (e) after the step (d). Moreover, when the following process (e) is included, it is preferable that the following process (f) is further included after the said process (e).
  • the mask-integrated surface protective film of the present invention has a base film and a mask material layer provided on the base film as described above.
  • only the base film may be referred to as “surface protective tape”. That is, the mask-integrated surface protective film of the present invention is a film having a laminated structure in which a mask material layer is provided on a surface protective tape (base film layer).
  • a preferred embodiment of a method for manufacturing a semiconductor chip using the mask-integrated surface protective film of the present invention (hereinafter simply referred to as “manufacturing method to which the present invention is applied”) will be described below with reference to the drawings.
  • the present invention is not limited to the following embodiment except that it is defined by the present invention.
  • the form shown in each drawing is a schematic diagram for facilitating the understanding of the present invention, and the size, thickness, or relative size relationship of each member may be changed for convenience of explanation. Yes, it does not show the actual relationship as it is.
  • it is not limited to the external shape and shape shown by these drawings except the matter prescribed
  • Preferred embodiments of the manufacturing method to which the present invention is applied can be classified into first and second embodiments described below.
  • the apparatus, material, etc. which are conventionally used for the processing of a semiconductor wafer can be used for the apparatus, material, etc. which are used for the following embodiment,
  • the use conditions are also normal. It can be appropriately set and optimized according to the purpose within the range of the method of use.
  • duplicate descriptions of materials, structures, methods, effects, and the like common to the embodiments are omitted.
  • the semiconductor wafer 1 has a pattern surface 2 on which a circuit of a semiconductor element and the like are formed on the surface S (see FIG. 1A).
  • a mask-integrated surface protective film 3 provided with a mask material layer 3b on a base film 3a is bonded to the pattern surface 2 (see FIG. 1 (b)), and the pattern surface 2 is the mask-integrated type of the present invention.
  • the semiconductor wafer 1 covered with the surface protective film 3 is obtained (see FIG. 1C).
  • the back surface B of the semiconductor wafer 1 is ground by the wafer grinding apparatus M1 to reduce the thickness of the semiconductor wafer 1 (see FIG. 2A).
  • a wafer fixing tape 4 is bonded to the ground back surface B (see FIG. 2B) and supported and fixed to the ring frame F (see FIG. 2C).
  • the base film 3a of the mask-integrated surface protective film 3 is peeled from the semiconductor wafer 1 and the mask material layer 3b is left on the semiconductor wafer 1 (see FIG. 3A) to expose the mask material layer 3b (see FIG. 3A). (Refer FIG.3 (b)). Then, a CO 2 laser L is irradiated to a plurality of streets (not shown) appropriately formed in a lattice shape or the like on the pattern surface 2 from the surface S side, and a portion corresponding to the streets of the mask material layer 3b is applied. The semiconductor wafer is removed and a street of the semiconductor wafer is opened (see FIG. 3C).
  • the semiconductor wafer 1 exposed at the street portion is etched from the surface S side by the SF 6 gas plasma P1 (see FIG. 4A), and divided into individual chips 7 to be separated into individual pieces. (See FIG. 4B).
  • ashing is performed with plasma P2 of O 2 gas (see FIG. 4C), and the mask material layer 3b remaining on the surface S is removed (see FIG. 5A).
  • the separated chip 7 is pushed up by the pin M2 and sucked by the collet M3 to be picked up (see FIG. 5B).
  • the Si etching process of the semiconductor wafer using SF 6 gas is also referred to as a BOSCH process, and the exposed Si reacts with F atoms generated by converting SF 6 into plasma to produce silicon tetrafluoride (SiF 4 ) And is also called reactive ion etching (RIE).
  • RIE reactive ion etching
  • the removal by O 2 plasma is also used as a plasma cleaner in the semiconductor manufacturing process and is called ashing (ashing), and is one of the methods for removing organic matter. This is performed in order to clean the organic residue remaining on the surface of the semiconductor device.
  • the materials used in the above method will be described.
  • the material demonstrated below is a material applicable to all the mask integrated surface protection films of this invention, and is not a material applied only when using a mask integrated surface protective film for the said method.
  • the semiconductor wafer 1 is a silicon wafer or the like having a pattern surface 2 on which a semiconductor element circuit or the like is formed on one side.
  • the pattern surface 2 is a surface on which a semiconductor element circuit or the like is formed, and is a street in plan view.
  • the mask-integrated surface protective film 3 of the present invention has a configuration in which a mask material layer 3b is provided on a base film 3a, and has a function of protecting a semiconductor element formed on the pattern surface 2. That is, in the subsequent wafer thinning process (back surface grinding process), the semiconductor wafer 1 is supported by the pattern surface 2 and the back surface of the wafer is ground, so that the mask-integrated surface protection film 3 can withstand the load during grinding. There is a need. Therefore, the mask-integrated surface protective film 3 is different from a mere resist film and the like, has a thickness sufficient to cover the elements formed on the pattern surface, has a low pressing resistance, and is free from dust and grinding water during grinding.
  • the mask-integrated surface protective film 3 of the present invention reduces the time required for the removal process of the mask material layer by reducing the thickness of the mask material layer 3b to 50 ⁇ m or less, thereby reducing the manufacturing cost. It is possible to improve efficiency. Therefore, in the mask-integrated surface protective film 3 of the present invention, it is possible to ensure followability of the mask-integrated surface protective film of the present invention with respect to the unevenness of the pattern surface, prevent seapage and prevent dust intrusion in the wafer back grinding process.
  • the base film 3a is mainly responsible for the performance.
  • the base film 3a used for the mask-integrated surface protective film 3 of the present invention is made of a resin film and is not particularly limited as long as the above performance is satisfied. Even if the resin itself exhibits the above performance, The above performance may be obtained by adding other additives. Moreover, the base film 3a may be a film obtained by forming and curing a curable resin, or a film obtained by forming a thermoplastic resin.
  • thermoplastic resin examples include polystyrene resin, polyethylene terephthalate resin, and polypropylene resin, which can be extruded when manufacturing the base film by an extrusion method. From the viewpoint of temperature, polystyrene resin is preferred.
  • the substrate film 3a is formed by curing and curing a curable resin
  • a photocurable resin, a thermosetting resin, or the like is used as the curable resin, and a photocurable resin is preferably used.
  • an ultraviolet curable acrylic resin is preferably exemplified.
  • a resin composition mainly composed of a photopolymerizable urethane acrylate oligomer is preferably used.
  • the mass average molecular weight (Mw) of the urethane acrylate oligomer is preferably 1000 to 50000, more preferably 2000 to 30000.
  • the above urethane acrylate oligomers can be used alone or in combination of two or more.
  • Urethane acrylate oligomers include polyester compounds or polyether compounds such as polyol compounds and polyisocyanate compounds (for example, 2,4-tolylene diisocyanate, 2,6-tolylene diisocyanate, 1,3-xylylene diene).
  • the photopolymerizable monomer is a monomer having a photopolymerizable double bond in the molecule.
  • a (meth) acrylic acid ester compound having a relatively bulky group such as isobornyl (meth) acrylate, dicyclopentenyl (meth) acrylate, phenylhydroxypropyl acrylate or the like is preferably used.
  • the photopolymerizable monomer is blended in an amount of preferably 5 to 900 parts by mass, more preferably 10 to 500 parts by mass, and particularly preferably 30 to 200 parts by mass with respect to 100 parts by mass of the urethane acrylate oligomer.
  • the base film 3a is formed from the above-mentioned photocurable resin, the polymerization curing time and the amount of light irradiation by light irradiation can be reduced by blending a photopolymerization initiator with the photocurable resin. it can.
  • the amount of the photopolymerization initiator used is preferably 0.05 to 15 parts by weight, more preferably 0.1 to 10 parts by weight, and particularly preferably 0.5 to 5 parts by mass.
  • the said curable resin can mix
  • the total of photocurable resins is the total of urethane acrylate oligomers and photopolymerizable monomers.
  • the above-mentioned resin may contain additives such as inorganic fillers such as calcium carbonate, silica and mica, metal fillers such as iron and lead, and colorants such as pigments and dyes.
  • inorganic fillers such as calcium carbonate, silica and mica
  • metal fillers such as iron and lead
  • colorants such as pigments and dyes.
  • thermosetting resin for example, a resin in which a curing agent is blended with a relatively low molecular weight resin such as a polyester resin or a polyether resin is preferably used.
  • a preferred mass average molecular weight (Mw) is 10,000 to 100,000.
  • Mw mass average molecular weight
  • the molecular weight is 100,000 or less, the occurrence of blocking can be more effectively prevented due to appropriate adhesiveness.
  • the molecular weight is 10,000 or more, a film that is not brittle can be produced by forming a film without increasing the blending amount of the crosslinking agent, and the possibility of dust generation in a clean room can be further reduced. it can.
  • curing agent the description of the hardening
  • the base film 3a is preferably a single-layer cured acrylic resin film.
  • the cured acrylic resin film is a film made of a cured acrylic resin, and is preferably a film made of an ultraviolet-cured acrylic resin.
  • the manufacturing method of a cured acrylic resin film is not specifically limited, It is preferable to set it as a film form by hardening
  • the base film 3a is an ultraviolet-cured acrylic resin, the adhesive strength between the mask material layer (preferably the acrylic mask material layer) and the base film 3a is changed to the adhesive strength with the base film normally used. Since it can control so that it may become low compared, when peeling the base film 3a, only the mask material layer 3b can be easily left on a wafer.
  • the acrylic mask material layer means a mask material layer comprising a later-described (meth) acrylic copolymer, an ethylene-acrylic acid alkyl ester copolymer, or the like.
  • the thickness of the mask material layer 3b is preferably thin, and is preferably 10 ⁇ m or less.
  • the realistic thickness of the mask material layer 3b is 5 ⁇ m or more.
  • the layer located farthest from the mask material layer 3b in the base film is a high elastic modulus layer, and the layer closest to the mask material layer 3b is a low elastic modulus layer.
  • the thickness of the mask material layer 3b is preferably thin, and is preferably 10 ⁇ m or less.
  • the realistic thickness of the mask material layer 3b is 5 ⁇ m or more.
  • the high elastic modulus layer is preferably a polystyrene resin or a polyethylene terephthalate (PET) resin.
  • the low elastic modulus layer is preferably an ethylene-vinyl acetate copolymer resin or an ethylene-alkyl acrylate copolymer resin, an ethylene-vinyl acetate copolymer (EVA) resin, an ethylene-methyl acrylate copolymer. More preferred is a coalescence (EMA) resin or an ethylene-butyl acrylate copolymer (EBA) resin.
  • the ethylene content of the ethylene-vinyl acetate copolymer resin and the ethylene-alkyl acrylate copolymer resin used in the low elastic modulus layer is preferably 50 to 80% by weight, and preferably 60 to 75% by weight. It is more preferable.
  • the “copolymer” may be any of a random copolymer, an alternating copolymer, and a block copolymer.
  • the layer that may be provided between the high elastic modulus layer and the low elastic modulus layer is not particularly limited, and a layer made of plastic, rubber, or the like can be selected. it can.
  • These layers are formed of ⁇ such as polyethylene, polypropylene, ethylene-propylene copolymer, polybutene-1, poly-4-methylpentene-1, ethylene-vinyl acetate copolymer, ethylene-acrylic acid copolymer, ionomer, etc.
  • polyethylene terephthalate polyethylene naphthalate, polyphenylene sulfide, polyetherimide, polyimide, polycarbonate, polymethyl methacrylate, polyurethane, styrene-ethylene-butene- or pentene copolymer
  • Resin compositions in which a simple substance such as a polymer or a mixture of two or more types, and a resin, filler, additive, etc. other than these are further blended can be listed as the material, depending on the required characteristics. Choose arbitrarily Door can be.
  • Low density polyethylene and ethylene vinyl acetate copolymer laminates, polypropylene and polyethylene terephthalate laminates, polyethylene terephthalate, and polyethylene naphthalate are suitable materials.
  • the base film 3a When the base film 3a is formed from a curable resin, it can be manufactured by a casting method. For example, after casting a liquid resin (pre-curing resin, resin solution, etc.) in a thin film on a release film, the release film is further bonded on the thin film resin, and this is converted into a film by a predetermined means.
  • the base film 3a can be manufactured by removing the release films on both sides. According to such a manufacturing method, the stress applied to the resin during film formation is small, and the formation of fish eyes is small. Also, the uniformity of the film thickness is high, and the thickness accuracy is usually within 2%.
  • the base film 3a when the base film 3a is formed from a thermoplastic resin, it can be manufactured using a general extrusion method.
  • the base film 3a When the base film 3a is obtained by laminating various resins, it is manufactured by a coextrusion method, a laminating method, or the like. At this time, an adhesive layer may be provided between the resins, as is usually done in the ordinary laminate film manufacturing method.
  • the total thickness of the base film 3a is preferably 20 to 280 ⁇ m, more preferably 20 to 225 ⁇ m, further preferably 20 to 200 ⁇ m, further preferably 45 to 200 ⁇ m, and more preferably 75 to 200 ⁇ m is particularly preferable, and 80 to 180 ⁇ m is most preferable.
  • the thickness of the high elastic modulus layer is preferably 20 to 80 ⁇ m, more preferably 25 to 75 ⁇ m, and the thickness of the low elastic modulus layer.
  • the thickness is preferably 25 to 200 ⁇ m, more preferably 50 to 150 ⁇ m.
  • the mask material layer 3b does not damage the semiconductor element or the like when adhered to the pattern surface 2, and does not cause damage to the semiconductor element or the like, or the mask material remains on the surface when removed.
  • plasma resistance that functions as a mask during plasma dicing is required. Therefore, the mask material layer 3b is not particularly limited as long as it has such properties, and a non-curable mask material obtained by forming a thermoplastic resin can be used.
  • a curable mask material a film obtained by curing and curing a curable resin, an ultraviolet curable type in which the mask material exhibits a three-dimensional network by radiation (preferably ultraviolet ray) curing, or ionizing radiation such as an electron beam.
  • a radiation-curing mask material such as a curing type can also be used.
  • a non-curable mask material or a curable resin is preferably used.
  • Radiation is a concept including light rays such as ultraviolet rays and ionizing radiations such as electron beams.
  • the thermoplastic resin is preferably an ethylene-vinyl acetate copolymer resin or an ethylene-alkyl acrylate copolymer resin, and the ethylene-vinyl acetate copolymer is preferable.
  • a polymer (EVA) resin, an ethylene-methyl acrylate copolymer (EMA) resin or an ethylene-butyl acrylate copolymer (EBA) resin is more preferred.
  • the ethylene content of the ethylene-vinyl acetate copolymer resin and the ethylene-alkyl acrylate copolymer resin used for the mask material layer 3b is preferably 50 to 80% by weight, and preferably 60 to 75% by weight. It is more preferable.
  • the base film 3a is formed of a thermoplastic resin
  • the mask material layer 3b is formed of a thermoplastic resin.
  • the base film 3a is a polystyrene resin
  • the mask material layer 3b is an ethylene-vinyl acetate copolymer (EVA) resin, an ethylene-methyl acrylate copolymer (EMA) resin, or ethylene.
  • EVA ethylene-vinyl acetate copolymer
  • EMA ethylene-methyl acrylate copolymer
  • EBA butyl acrylate copolymer
  • the bonding (bonding) of the mask-integrated surface protective film to the pattern surface side of the semiconductor wafer in the step (a) is preferably heat bonding at 50 ° C. to 100 ° C.
  • the curable resin preferably contains a (meth) acrylic copolymer and a curing agent.
  • the (meth) acrylic copolymer is, for example, a copolymer having (meth) acrylic acid and / or (meth) acrylic acid ester as a polymer constituent unit, or a copolymer with a functional monomer, and these And a mixture of these polymers.
  • the mass average molecular weight of these polymers is preferably about 100,000 to 500,000.
  • the proportion of the (meth) acrylic acid ester component is preferably 50 mol% or more, more preferably 70 mol% or more, and further preferably 80 mol% or more.
  • the remaining monomer component is in a form in which the (meth) acryloyl group is polymerized as a polymerizable group. It is preferable that the monomer component is present (a component derived from (meth) acrylic acid or the like).
  • curing agent in all the monomer components of a (meth) acrylic-type copolymer Is preferably 5 mol% or more, more preferably 10 mol% or more.
  • the upper limit is preferably 35 mol% or less, and more preferably 25 mol% or less.
  • the (meth) acrylic acid ester component is preferably a (meth) acrylic acid alkyl ester (also referred to as an alkyl (meth) acrylate).
  • the number of carbon atoms in the alkyl group constituting the (meth) acrylic acid alkyl ester is preferably 1-20, more preferably 1-15, and still more preferably 1-12.
  • the content of the (meth) acrylic copolymer in the mask material layer 3b is preferably 80% by mass or more, more preferably 90% by mass or more, and 95 to 95%. 99.9 mass% is further more preferable.
  • the curing agent is used for adjusting the adhesive force and cohesive force by reacting with the functional group of the (meth) acrylic copolymer.
  • Epoxy compounds having two or more epoxy groups in the molecule such as benzene, N, N, N ′, N′-tetraglycidyl-m-xylenediamine (hereinafter also referred to as “epoxy curing agent”), 2 , 4-tolylene diisocyanate, 2,6-tolylene diisocyanate, 1,3-xylylene diisocyanate, 1,4-xylene diisocyanate, diphenylmethane-4,4′-diisocyanate, and so on.
  • Isocyanate compound (hereinafter also referred to as “isocyanate curing agent”), tetramethylol-tri- -Aziridinylpropionate, trimethylol-tri- ⁇ -aziridinylpropionate, trimethylolpropane-tri- ⁇ -aziridinylpropionate, trimethylolpropane-tri- ⁇ - (2-methylaziridine ) Aziridine-based compounds having two or more aziridinyl groups in the molecule such as propionate.
  • the addition amount of the curing agent may be adjusted according to the desired adhesive strength, and is suitably 0.1 to 5.0 parts by mass with respect to 100 parts by mass of the (meth) acrylic copolymer.
  • the curing agent is in a state of reacting with the (meth) acrylic copolymer.
  • the thickness of the mask material layer 3b is 50 ⁇ m or less. Thus, it is possible to shorten the ashing processing time by O 2 plasma. From the viewpoint of further enhancing the protection capability of the elements formed on the pattern surface 2 and further improving the adhesion to the pattern surface, the thickness of the mask material layer 3b is preferably 5 to 30 ⁇ m, more preferably 5 to 10 ⁇ m. preferable. Although depending on the type of device, the unevenness of the pattern surface is about several ⁇ m to 10 ⁇ m, so the thickness of the mask material layer 3b is more preferably 5 to 10 ⁇ m.
  • the mask material layer 3b is preferably laminated on the smooth surface of the base film 3a, and the mask material layer 3b is not laminated on the uneven surface (texture surface) of the base film 3a. It is preferable. This is because the adhesion of the mask material layer 3b to the base film 3a is enhanced when laminated on the uneven surface. Moreover, it is also preferable to use the separator which makes easy peeling between the mask material layers 3b as the base film 3a.
  • the wafer fixing tape 4 needs to have a plasma resistance that holds the semiconductor wafer 1 and can withstand even if it is exposed to a plasma dicing process. Further, in the pick-up process, good pick-up properties and, in some cases, expandability and the like are also required. In addition, any dicing tape used in a conventional plasma dicing method generally called a dicing tape can be used. Further, in order to facilitate the transition to the die bonding step after the pickup, a die bonding die bonding tape in which a die bonding adhesive is laminated between the pressure-sensitive adhesive layer and the base film can be used.
  • a laser irradiation apparatus for irradiating ultraviolet or infrared laser light can be used.
  • This laser beam irradiation apparatus is provided with a laser irradiation unit that can move freely along the street of the semiconductor wafer 1 and can irradiate a laser with an appropriately controlled output in order to remove the mask material layer 3b.
  • the CO 2 laser can obtain a large output of several W to several tens W, and can be suitably used in the present invention.
  • a plasma etching apparatus can be used to perform plasma dicing and plasma ashing.
  • the plasma etching apparatus is an apparatus capable of performing dry etching on the semiconductor wafer 1.
  • the plasma etching apparatus creates a sealed processing space in the vacuum chamber, the semiconductor wafer 1 is placed on the high frequency side electrode, and faces the high frequency side electrode.
  • the gas for generating plasma is supplied from the gas supply electrode provided. If a high-frequency voltage is applied to the high-frequency side electrode, plasma is generated between the gas supply electrode and the high-frequency side electrode, and this plasma is used.
  • a refrigerant is circulated in the heat generating high frequency electrode to prevent the temperature of the semiconductor wafer 1 from being raised by the heat of the plasma.
  • the surface protective tape (base film) for protecting the pattern surface has a mask function in plasma dicing, so that it is used in the conventional plasma dicing process.
  • a photolithographic process or the like for providing the resist that has been used is not necessary.
  • the use of surface protection tape eliminates the need for advanced alignment techniques such as printing and transfer for mask formation, and the mask-integrated surface protection film of the present invention can be easily bonded to the surface of a semiconductor wafer.
  • a mask can be easily formed by a laser device.
  • the mask material layer 3b can be removed by O 2 plasma, the mask portion can be removed by the same apparatus as that for plasma dicing.
  • plasma dicing is performed from the pattern surface 2 side (surface S side), it is not necessary to invert the chip upside down before the picking operation. For these reasons, the equipment can be simplified and the process cost can be greatly reduced.
  • the base material film 3a of the mask-integrated surface protective film 3 is peeled off, and then the mask material layer 3b is cut with a CO 2 laser to open the street portion.
  • the second embodiment is different from the first embodiment in that both the base film 3a and the mask material layer 3b are cut with a CO 2 laser while the base film 3a is attached to open the street portion. Different.
  • the mask-integrated surface protective film 3 is bonded to the front surface S side of the semiconductor wafer 1, and the wafer fixing tape 4 is bonded to the ground back surface B side of the semiconductor wafer 1 and supported and fixed to the ring frame F.
  • a plurality of streets (not shown) appropriately formed in a lattice shape or the like are irradiated from the surface S side with a CO 2 laser L, so The body surface protective film 3 is removed and the street portion is opened (see FIG. 6B).
  • the remaining mask portion of the base film 3a is removed to expose the mask material layer 3b (FIG. 6C). And it transfers to a plasma dicing process.
  • the substrate film 3a remaining on the mask portion can be easily removed by sticking a separately prepared adhesive tape to the substrate film 3a to be removed and removing the substrate film 3a together with the adhesive tape.
  • the film 3a can be removed, which is preferable.
  • the above embodiment is an example of the present invention, and the present invention is not limited to such a form, and can add, delete, or change a known process in each process as long as it does not contradict the gist of the present invention. .
  • Example 1 Preparation of mask-integrated surface protective film, manufacture of semiconductor chip ⁇ Preparation of mask-integrated surface protective film>
  • Mask integrated type made of polystyrene resin (trade name: XC-515, manufactured by DIC Corporation) and ethylene-butyl acrylate copolymer (EBA) resin (trade name: LOTORYL 30BA02, manufactured by Arkema Corporation, ethylene content: 70% by weight)
  • the ground wafer was mounted using a RAD-2700F (trade name: manufactured by Lintec Corporation) with a dicing tape attached to the back side of the wafer. Then, the adhesive tape was affixed on the polystyrene layer, and only the base material film 3a (polystyrene layer) was peeled off to leave only the mask material layer 3b (EBA layer) on the wafer. Next, the mask material on the scribe line was removed with a CO 2 laser, and the scribe line was opened.
  • RAD-2700F trade name: manufactured by Lintec Corporation
  • SF 6 gas was used as a plasma generating gas, conditions were adjusted so that the silicon wafer could be diced at an etching rate of 15 ⁇ m / min, and plasma irradiation was performed from the mask material layer side. The wafer was cut by this plasma dicing and divided into individual chips.
  • O 2 gas as a plasma generating gas, conditions were adjusted so that the mask material could be removed at an etching rate of 1.5 ⁇ m / min, and the mask material was removed by ashing for 10 minutes.
  • ultraviolet rays were irradiated from the dicing tape side (irradiation amount: 200 mJ / cm 2 ) to reduce the adhesive strength of the dicing tape and pick up chips.
  • Example 2 Production of mask-integrated surface protective film, production of semiconductor chip ⁇ Preparation of mask-integrated surface protective film>
  • EVA resin ethylene-vinyl acetate copolymer
  • the ground wafer was mounted using a RAD-2700F (trade name: manufactured by Lintec Corporation) with a dicing tape attached to the back side of the wafer. Then, the adhesive tape was affixed on the polystyrene resin layer, and only the base material film 3a (polystyrene resin layer) was peeled off to leave only the mask material layer 3b (EVA layer) on the wafer. Thereafter, under the same conditions as in Example 1, a scribe line was opened in the same manner, plasma dicing and ashing were performed, and a chip was picked up.
  • RAD-2700F trade name: manufactured by Lintec Corporation
  • Example 3 Production of mask-integrated surface protective film, production of semiconductor chip ⁇ Production of mask-integrated surface protective film>
  • the ground wafer was mounted using a RAD-2700F (trade name: manufactured by Lintec Corporation) with a dicing tape attached to the back side of the wafer. Then, the adhesive tape was affixed on the polystyrene resin layer, and only the base material film 3a (polystyrene resin layer) was peeled off to leave only the mask material layer 3b (EVA layer) on the wafer. Thereafter, a scribe line was opened, plasma dicing and ashing were performed, and a chip was picked up in the same manner as in Example 1 except that the O 2 plasma irradiation time was changed from 10 minutes to 20 minutes.
  • RAD-2700F trade name: manufactured by Lintec Corporation
  • a thermosetting composition A was obtained.
  • the thermosetting composition A was applied onto a release film and dried.
  • thermosetting composition A cured for 1 week, cured, and then peeled off from the release film on both sides, thereby forming a film-like cast film a (base film) 3a) was obtained.
  • the thickness of the cast film a after drying was 100 ⁇ m.
  • Acrylic copolymer (mass average molecular weight: 400,000, hydroxyl value: 0 mgKOH / g, acid value: 20 mol% acrylic acid, 70 mol% butyl acrylate and 10 mol% methyl acrylate are mixed and polymerized in solution. 48.8 mg KOH / g, Tg: ⁇ 23 ° C.) was synthesized.
  • the acrylic copolymer solution is mixed with 2.0 parts by mass of TETRAD-X (manufactured by Mitsubishi Gas Chemical Co., Ltd., epoxy curing agent) as a curing agent with respect to 100 parts by mass of the copolymer.
  • Agent composition B (mask material) was obtained.
  • the mask material layer 3b formed by coating the obtained pressure-sensitive adhesive composition B on a release liner is bonded to the film of the cast film a (base film 3a, thickness 100 ⁇ m), and a mask having a thickness of 110 ⁇ m.
  • An integrated surface protective film 3 was obtained.
  • the ground wafer was mounted using a RAD-2700F (trade name: manufactured by Lintec Corporation) with a dicing tape attached to the back side of the wafer. Then, the adhesive tape was affixed on the cast film a, and only the base material film 3a (cast film a) was peeled off to leave only the mask material layer 3b on the wafer. Next, the mask material on the scribe line was removed with a CO 2 laser, and the scribe line was opened. Thereafter, SF 6 gas was used as a plasma generating gas, conditions were adjusted so that the silicon wafer could be diced at an etching rate of 15 ⁇ m / min, and plasma irradiation was performed from the mask material layer side.
  • a RAD-2700F trade name: manufactured by Lintec Corporation
  • the wafer was cut by this plasma dicing and divided into individual chips.
  • O 2 gas as a plasma generating gas, conditions were adjusted so that the mask material could be removed at an etching rate of 1.5 ⁇ m / min, and the mask material was removed by ashing for 10 minutes.
  • ultraviolet rays were irradiated from the dicing tape side (irradiation amount: 200 mJ / cm 2 ) to reduce the adhesive strength of the dicing tape and pick up chips.
  • the obtained photocurable resin composition was applied on a 50 ⁇ m-thick PET film (trade name: Lumirror, manufactured by Toray Industries, Inc.) so as to have a thickness of 100 ⁇ m to form a photocurable resin layer. Thereafter, the same PET film was further laminated on the photocurable resin layer, and then a high pressure mercury lamp was used to form a film by irradiating with ultraviolet rays under conditions of a light amount of 300 mJ / cm 2 . Then, the 100-micrometer-thick cast film b (base film 3a) was obtained by peeling a PET film of both surfaces.
  • a high pressure mercury lamp was used to form a film by irradiating with ultraviolet rays under conditions of a light amount of 300 mJ / cm 2 .
  • Acrylic copolymer (mass average molecular weight: 400,000, hydroxyl value: 0 mgKOH / g, acid value: 20 mol% acrylic acid, 70 mol% butyl acrylate and 10 mol% methyl acrylate are mixed and polymerized in solution. 48.8 mg KOH / g, Tg: ⁇ 23 ° C.) was synthesized.
  • the acrylic copolymer solution is mixed with 2.0 parts by mass of TETRAD-X (manufactured by Mitsubishi Gas Chemical Co., Ltd., epoxy curing agent) as a curing agent with respect to 100 parts by mass of the copolymer.
  • Agent composition B (mask material) was obtained.
  • the mask material layer 3b formed by coating the obtained pressure-sensitive adhesive composition B on a release liner is bonded to the film of the cast film b (base film 3a, thickness 100 ⁇ m), and a mask having a thickness of 110 ⁇ m.
  • An integrated surface protective film 3 was obtained.
  • the ground wafer was mounted using a RAD-2700F (trade name: manufactured by Lintec Corporation) with a dicing tape attached to the back side of the wafer. Then, the adhesive tape was affixed on the cast film a, and only the base material film 3a (cast film b) was peeled off to leave only the mask material layer 3b on the wafer. Thereafter, under the same conditions as in Example 4, a scribe line was opened in the same manner, plasma dicing and ashing were performed, and a chip was picked up.
  • RAD-2700F trade name: manufactured by Lintec Corporation
  • Example 6 Production of mask-integrated surface protective film, production of semiconductor chip Thickness of 145 ⁇ m by extrusion onto polyethylene terephthalate (PET) film (trade name: G2C, manufactured by Teijin DuPont Films Ltd.) having a thickness of 50 ⁇ m
  • PET polyethylene terephthalate
  • EBA ethylene-butyl acrylate copolymer
  • LOTORYL 30BA02 manufactured by Arkema Co., Ltd., ethylene content: 70% by weight
  • Acrylic copolymer (mass average molecular weight: 400,000, hydroxyl value: 0 mgKOH / g, acid value: 20 mol% acrylic acid, 70 mol% butyl acrylate and 10 mol% methyl acrylate are mixed and polymerized in solution. 48.8 mg KOH / g, Tg: ⁇ 23 ° C.) was synthesized.
  • the acrylic copolymer solution is mixed with 2.0 parts by mass of TETRAD-X (manufactured by Mitsubishi Gas Chemical Co., Ltd., epoxy curing agent) as a curing agent with respect to 100 parts by mass of the copolymer.
  • Agent composition B (mask material) was obtained.
  • the ground wafer was mounted using a RAD-2700F (trade name: manufactured by Lintec Corporation) with a dicing tape attached to the back side of the wafer. Then, the adhesive tape was affixed on the PET film of the base film, only the base film 3a (PET + EBA) was peeled off, and only the mask material layer 3b was left on the wafer. Next, the mask material on the scribe line was removed with a CO 2 laser, and the scribe line was opened. Thereafter, SF 6 gas was used as a plasma generating gas, conditions were adjusted so that the silicon wafer could be diced at an etching rate of 15 ⁇ m / min, and plasma irradiation was performed from the mask material layer side.
  • a RAD-2700F trade name: manufactured by Lintec Corporation
  • the wafer was cut by this plasma dicing and divided into individual chips.
  • O 2 gas as a plasma generating gas, conditions were adjusted so that the mask material could be removed at an etching rate of 1.5 ⁇ m / min, and the mask material was removed by ashing for 10 minutes.
  • ultraviolet rays were irradiated from the dicing tape side (irradiation amount: 200 mJ / cm 2 ) to reduce the adhesive strength of the dicing tape and pick up chips.
  • Example 1 Production of a mask-integrated surface protective film having a mask material layer having a thickness of 80 ⁇ m, manufacture of a semiconductor chip ⁇ Preparation of a mask-integrated surface protective film>
  • a mask-integrated surface protective film in which a material layer was laminated was obtained.
  • the ground wafer was mounted using a RAD-2700F (trade name: manufactured by Lintec Corporation) with a dicing tape attached to the back side of the wafer. Thereafter, an adhesive tape was attached to the polystyrene resin layer, and only the base film (polystyrene resin layer) was peeled off, leaving only the mask material layer (EBA layer) on the wafer. Next, the mask material on the scribe line was removed with a CO 2 laser, and the scribe line was opened. Thereafter, SF 6 gas was used as a plasma generating gas, conditions were adjusted so that the silicon wafer could be diced at an etching rate of 15 ⁇ m / min, and plasma irradiation was performed from the mask material layer side.
  • a RAD-2700F trade name: manufactured by Lintec Corporation
  • the wafer was cut by this plasma dicing and divided into individual chips. Next, ashing was performed for 30 minutes under the same conditions as in Example 1 to remove the mask material. Thereafter, ultraviolet rays were irradiated from the dicing tape side (irradiation amount: 200 mJ / cm 2 ) to reduce the adhesive strength of the dicing tape and pick up chips.
  • Example 2 Production of a mask-integrated surface protective film having a mask material layer having a thickness of 70 ⁇ m and production of a semiconductor chip ⁇ Preparation of a mask-integrated surface protective film>
  • a mask material comprising a cast film a (base film, thickness 100 ⁇ m) and an adhesive composition B
  • the ground wafer was mounted using a RAD-2700F (trade name: manufactured by Lintec Corporation) with a dicing tape attached to the back side of the wafer. Then, the adhesive tape was affixed on the cast film a, and only the base material film 3a (cast film a) was peeled off to leave only the mask material layer 3b on the wafer. Next, the mask material on the scribe line was removed with a CO 2 laser, and the scribe line was opened. Thereafter, SF 6 gas was used as a plasma generating gas, conditions were adjusted so that the silicon wafer could be diced at an etching rate of 15 ⁇ m / min, and plasma irradiation was performed from the mask material layer side.
  • a RAD-2700F trade name: manufactured by Lintec Corporation
  • the wafer was cut by this plasma dicing and divided into individual chips. Next, ashing was performed for 30 minutes under the same conditions as in Example 4 to remove the mask material. Thereafter, ultraviolet rays were irradiated from the dicing tape side (irradiation amount: 200 mJ / cm 2 ) to reduce the adhesive strength of the dicing tape and pick up chips.
  • the obtained pressure-sensitive adhesive composition was coated on a transparent release liner so that the thickness of the pressure-sensitive adhesive layer was 30 ⁇ m.
  • the formed pressure-sensitive adhesive layer was bonded to the corona-treated surface of an LDPE (low density polyethylene) film having a thickness of 100 ⁇ m to obtain an ultraviolet curable surface protection tape having a thickness of 130 ⁇ m.
  • LDPE low density polyethylene
  • the ultraviolet curable surface protective tape was bonded to the wafer with the mask material prepared above. Thereafter, using DGP8760 (trade name: manufactured by DISCO Corporation), the surface opposite to the surface on which the ultraviolet curable surface protective tape is bonded (the back surface of the wafer) is 50 ⁇ m in thickness. Until ground. The ground wafer was mounted using a RAD-2700F (trade name: manufactured by Lintec Corporation) with a dicing tape attached to the back side of the wafer.
  • the ultraviolet curable surface protective tape was peeled off. Thereafter, plasma etching was performed under the same conditions as in Example 4, and the wafer was chipped and the mask material was removed. Further, the chip was picked up under the same conditions as in Example 4.
  • Test Examples 1 to 3 are shown in the table below. In the table, “-” indicates that the evaluation could not be performed.

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Abstract

基材フィルムと、該基材フィルム上に設けられたマスク材層とを有するマスク一体型表面保護フィルムであって、前記マスク材層が、エチレン－酢酸ビニル共重合体樹脂、エチレン－アクリル酸メチル共重合体樹脂またはエチレン－アクリル酸ブチル共重合体樹脂であって、前記マスク材層の厚みが５０μｍ以下であることを特徴とする、マスク一体型表面保護フィルム。

Description

マスク一体型表面保護フィルム
　本発明は、マスク一体型表面保護フィルムに関する。
　最近の半導体チップの薄膜化・小チップ化への進化はめざましい。特に、メモリカードやスマートカードの様な半導体ＩＣチップが内蔵されたＩＣカードでは薄膜化が要求され、また、ＬＥＤ・ＬＣＤ駆動用デバイスなどでは小チップ化が要求されている。今後これらの需要が増えるにつれ半導体チップの薄膜化・小チップ化のニーズはより一層高まるものと考えられる。
　これらの半導体チップは、半導体ウェハをバックグラインド工程やエッチング工程等において所定厚みに薄膜化した後、ダイシング工程を経て個々のチップに分割することにより得られる。このダイシング工程においては、ダイシングブレードにより切断されるブレードダイシング方式が用いられてきた。ブレードダイシング方式では切断時にブレードによる切削抵抗が半導体ウェハに直接かかる。そのため、この切削抵抗によって半導体チップに微小な欠け（チッピング）が発生することがある。チッピングの発生は半導体チップの外観を損なうだけでなく、場合によっては抗折強度不足によるピックアップ時のチップ破損を招き、チップ上の回路パターンまで破損する可能性がある。また、ブレードによる物理的なダイシング工程では、チップ同士の間隔であるカーフ（スクライブライン、ストリートともいう）の幅を厚みのあるブレード幅よりも狭小化することができない。この結果、一枚のウェハから取ることができるチップの数（収率）は少なくなる。さらにウェハの加工時間が長いことも問題であった。
　ブレードダイシング方式以外にも、ダイシング工程には様々な方式が利用されている。例えば、ウェハを薄膜化した後にダイシングを行う難しさに鑑みて、先に所定の厚み分だけウェハに溝を形成しておき、その後に研削加工を行って薄膜化とチップへの個片化を同時に行うＤＢＧ（先ダイシング）方式がある。この方式によれば、カーフ幅はブレードダイシング方式と同程度である。しかし、チップの抗折強度が向上するためチップの破損を抑えることができるというメリットがある。
　また、ダイシングをレーザーで行うレーザーダイシング方式がある。レーザーダイシング方式によれば、カーフ幅を狭くでき、またダイシングをドライプロセスで実施できるメリットもある。しかし、レーザーによる切断時の昇華物でウェハ表面が汚れるという不都合があり、所定の液状保護材でウェハ表面を保護する前処理を要する場合がある。また、ドライプロセスといっても完全なドライプロセスを実現するには至っていない。さらに、レーザーダイシング方式はブレードダイシング方式よりも処理速度を高速化できる。しかし、１ラインずつ加工することには変わりはなく、極小チップの製造にはそれなりに時間がかかる。
　また、ダイシングを水圧で行うウォータージェット方式などのウェットプロセスを用いる方式もある。この方式では、ＭＥＭＳデバイスやＣＭＯＳセンサーなどの表面汚染を高度に抑えることが必要な材料において、問題が起きる可能性がある。またカーフ幅の狭小化には限度があり、得られるチップの収率も低くなる。
　また、ウェハの厚み方向にレーザーで改質層を形成し、エキスパンドして分断し、個片化するステルスダイシング方式も知られている。この方式は、カーフ幅をゼロにでき、ドライで加工できるというメリットがある。しかしながら、改質層形成時の熱履歴によりチップ抗折強度が低下する傾向があり、また、エキスパンドして分断する際にシリコン屑が発生する場合がある。さらに、隣接チップとのぶつかりが抗折強度不足を引き起こす可能性がある。
　さらにステルスダイシングと先ダイシングを併せた方式として、薄膜化の前に所定の厚み分だけ改質層を形成しておき、その後に裏面から研削加工を行って薄膜化とチップへの個片化を同時に行う狭スクライブ幅対応チップ個片化方式がある。この技術は、上記プロセスのデメリットを改善したものであり、ウェハ裏面研削加工中に応力でシリコンの改質層が劈開し個片化するため、カーフ幅がゼロでありチップ収率は高く、抗折強度も向上するというメリットがある。しかし、裏面研削加工中に個片化されるため、チップ端面が隣接チップとぶつかってチップコーナーが欠ける現象が見られる場合がある。
　また、プラズマダイシング方式の技術が提案されている（例えば、特許文献１参照）。プラズマダイシング方式は、マスクで覆っていない箇所をプラズマで選択的にエッチングすることで、半導体ウェハを分割する方法である。このダイシング方式を用いると、選択的にチップの分断が可能であり、スクライブラインが曲がっていても問題なく分断できる。また、半導体ウェハのエッチングレートが非常に高いことから近年ではチップの分断に最適なプロセスの１つとされてきた。
特開２００７－１９３８５号公報
　プラズマダイシング方式では、六フッ化硫黄（ＳＦ６）や四フッ化炭素（ＣＦ４）など、ウェハとの反応性が非常に高いフッ素系のガスをプラズマ発生用ガスとして用いている。そのため、その高いエッチングレートから、エッチングしない面に対してマスクによる保護が必須であり、事前にマスク形成が必要となる。
　このマスク形成には、特許文献１にも記載があるように、ウェハの表面にレジストを塗布した後、ストリートに相当する部分をフォトリソグラフィプロセスで除去してマスクとする技術が一般的に用いられる。そのため、プラズマダイシングを行うためには、プラズマダイシング設備以外のフォトリソ工程・設備が必要で、チップコストが上昇するという問題がある。また、プラズマエッチング後にレジスト膜が残った状態であるため、レジスト除去のために大量の溶剤を用いる必要があり、レジストを除去できなかった場合には糊残りとなって不良チップが生じるおそれもあった。さらに、レジストによるマスキング工程を経るため、全体の処理プロセスが長くなるという不都合もあった。
　本発明は、プラズマダイシング方式を用いた半導体チップの製造において、フォトリソグラフィプロセスによるマスク形成を不要とするマスク一体型の表面保護フィルムであって、半導体ウェハのパターン面に貼り合わせることにより、半導体ウェハの薄膜化工程（裏面研削工程）においては当該パターン面に良好に密着してパターン面を効果的に保護することができ、上記薄膜化工程後におけるマスク材層と基材フィルムとの剥離性も良好で、これによりマスク材層をウェハ表面に簡単に露出させることができ、ＳＦ６プラズマによってウェハをチップへとより確実に、高精度にダイシングすることを可能とし、さらにプラズマダイシング後（ウェハの分割後）においてはＯ２プラズマによってマスク材をより確実にかつ短時間で除去することができ、結果、不良チップの発生を高度に抑えることを可能とするマスク一体型表面保護フィルムを提供することを目的とする。
　本発明の上記課題は以下の手段によって解決することができる。
［１］基材フィルムと、該基材フィルム上に設けられたマスク材層とを有するマスク一体型表面保護フィルムであって、前記マスク材層が、エチレン－酢酸ビニル共重合体樹脂、エチレン－アクリル酸メチル共重合体樹脂またはエチレン－アクリル酸ブチル共重合体樹脂であって、前記マスク材層の厚みが５０μｍ以下であることを特徴とする、マスク一体型表面保護フィルム。
［２］前記基材フィルムがポリスチレン樹脂であることを特徴とする［１］に記載のマスク一体型表面保護フィルム。
［３］前記基材フィルムが単層の硬化アクリル樹脂フィルムであって、前記マスク材層の厚みが１０μｍ以下であることを特徴とする［１］に記載のマスク一体型表面保護フィルム。
［４］前記基材フィルムが複層であって、該基材フィルムのうち前記マスク材層から最も離れて位置する層が高弾性率層であって、前記マスク材層に最も近い層が低弾性率層であり、前記マスク材層の厚みが１０μｍ以下であることを特徴とする［１］に記載のマスク一体型表面保護フィルム。
［５］前記低弾性率層がエチレン－酢酸ビニル共重合体樹脂、エチレン－アクリル酸メチル共重合体樹脂またはエチレン－アクリル酸ブチル共重合体樹脂であることを特徴とする［４］に記載のマスク一体型表面保護フィルム。
［６］前記エチレン－酢酸ビニル共重合体樹脂、エチレン－アクリル酸メチル共重合体樹脂またはエチレン－アクリル酸ブチル共重合体樹脂のエチレン含有率が５０～８０重量％であることを特徴とする［１］～［５］のいずれか１項に記載のマスク一体型表面保護フィルム。
［７］前記マスク一体型表面保護フィルムがプラズマダイシング用であることを特徴とする、［１］～［６］のいずれか１項に記載のマスク一体型表面保護フィルム。
［８］下記工程（ａ）～（ｄ）を含む半導体チップの製造に用いられるマスク一体型表面保護フィルムであって、当該マスク一体型表面保護フィルムが、基材フィルムと、該基材フィルム上に設けられたマスク材層とを有し、該マスク材層の厚みが５０μｍ以下であることを特徴とする、マスク一体型表面保護フィルム：
（ａ）マスク一体型表面保護フィルムを半導体ウェハのパターン面側に貼り合せた状態で、該半導体ウェハの裏面を研削し、研削した半導体ウェハの裏面にウェハ固定テープを貼り合わせ、リングフレームで支持固定する工程、
（ｂ）前記マスク一体型表面保護フィルムから前記基材フィルムを剥離してマスク材層を表面に露出させた後、該マスク材層のうち半導体ウェハのストリートに相当する部分をレーザーにより切断して半導体ウェハのストリートを開口する工程、又は、前記マスク一体型表面保護フィルムのうち半導体ウェハのストリートに相当する部分をレーザーで切断して半導体ウェハのストリートを開口した後、該マスク一体型表面保護フィルムから前記基材フィルムを剥離してマスク材層を表面に露出させる工程、
（ｃ）ＳＦ６プラズマにより半導体ウェハを前記ストリートで分断して半導体チップに個片化するプラズマダイシング工程、及び、
（ｄ）Ｏ２プラズマにより前記マスク材層を除去するアッシング工程。
［９］前記マスク材層が、エチレン－酢酸ビニル共重合体（ＥＶＡ）樹脂、エチレン－アクリル酸メチル共重合体（ＥＭＡ）樹脂またはエチレン－アクリル酸ブチル共重合体（ＥＢＡ）樹脂であることを特徴とする［８］に記載のマスク一体型表面保護フィルム。
［１０］前記基材フィルムがポリスチレン樹脂であって、前記工程（ａ）のマスク一体型表面保護フィルムの半導体ウェハのパターン面側への貼り合せが、５０℃～１００℃での加熱貼り合わせであることを特徴とする［８］または［９］に記載のマスク一体型表面保護フィルム。
［１１］前記基材フィルムが単層の硬化アクリル樹脂フィルムであって、前記マスク材層の厚みが１０μｍ以下であることを特徴とする［８］または［９］に記載のマスク一体型表面保護フィルム。
［１２］前記基材フィルムが複層であって、該基材フィルムのうち前記マスク材層から最も離れて位置する層が高弾性率層であって、前記マスク材層に最も近い層が低弾性率層であり、前記マスク材層の厚みが１０μｍ以下であることを特徴とする［８］または［９］に記載のマスク一体型表面保護フィルム。
［１３］前記低弾性率層がエチレン－酢酸ビニル共重合体（ＥＶＡ）樹脂、エチレン－アクリル酸メチル共重合体（ＥＭＡ）樹脂またはエチレン－アクリル酸ブチル共重合体（ＥＢＡ）樹脂であることを特徴とする［１２］に記載のマスク一体型表面保護フィルム。
［１４］前記ＥＶＡ樹脂、ＥＭＡ樹脂またはＥＢＡ樹脂のエチレン含有率が５０～８０重量％であることを特徴とする［９］または［１３］に記載のマスク一体型表面保護フィルム。
　本発明のマスク一体型表面保護フィルムは、プラズマダイシング方式を用いた半導体チップの製造において、フォトリソグラフィプロセスによるマスク形成を不要とする表面保護フィルムである。本発明のマスク一体型の表面保護フィルムは、半導体ウェハのパターン面に貼り合わせることにより、ウェハの薄膜化工程においては当該パターン面に良好に密着してパターン面を効果的に保護することができる。本発明のマスク一体型の表面保護フィルムは、上記薄膜化工程後におけるマスク材層と基材フィルムとの剥離性も良好で、これによりマスク材層をウェハ表面に簡単に露出させることができ、ＳＦ６プラズマによってウェハをチップへとより確実に、高精度にダイシングすることを可能とする。さらにウェハ表面に露出させたマスク材層はＯ２プラズマによって、より確実にかつ短時間で除去することができる。結果、本発明のマスク一体型の表面保護テープを用いて半導体ウェハを加工することにより、不良チップの発生を高度に抑えることが可能となる。
　本発明の上記及び他の特徴及び利点は、適宜添付の図面を参照して、下記の記載からより明らかになるであろう。
図１は、本発明のマスク一体型表面保護フィルムを使用する第１実施形態において、半導体ウェハへの表面保護テープ貼合までの工程を説明する概略断面図である。同図において、分図１（ａ）は半導体ウェハを示し、分図１（ｂ）は半導体ウェハにマスク一体型表面保護フィルムを貼合する様子を示し、分図１（ｃ）はマスク一体型表面保護フィルムを貼合した半導体ウェハを示す。 図２は、本発明のマスク一体型表面保護フィルムを使用する第１実施形態において、半導体ウェハの薄膜化と固定までの工程を説明する概略断面図である。同図において、分図２（ａ）は半導体ウェハの薄膜化処理を示し、分図２（ｂ）は薄膜化処理した半導体ウェハにウェハ固定テープを貼合する様子を示し、分図２（ｃ）は半導体ウェハをリングフレームに固定した状態を示す。 図３は、本発明のマスク一体型表面保護フィルムを使用する第１実施形態におけるマスク形成までの工程を説明する概略断面図である。同図において、分図３（ａ）はマスク一体型表面保護フィルムからマスク材層を残して基材フィルムを引き剥がす様子を示し、分図３（ｂ）はマスク一体型表面保護フィルムのマスク材層が剥き出しになった状態を示し、分図３（ｃ）はレーザーでストリート部分に相当するマスク材層を切除する工程を示す。 図４は、本発明のマスク一体型表面保護フィルムを使用する第１実施形態におけるプラズマダイシングとプラズマアッシングの工程を説明する概略断面図である。同図において、分図４（ａ）はプラズマダイシングを行う様子を示し、分図４（ｂ）はチップに個片化された状態を示し、分図４（ｃ）はプラズマアッシングを行う様子を示す。 図５は、本発明のマスク一体型表面保護フィルムを使用する第１実施形態におけるチップをピックアップするまでの工程を説明する概略断面図である。同図において、分図５（ａ）はマスク材層が除去された状態を示し、分図５（ｂ）はチップをピックアップする様子を示す。 図６は、本発明のマスク一体型表面保護フィルムを使用する第２実施形態におけるレーザーでストリート開口を行う前後の状態を説明する概略断面図である。同図において、分図６（ａ）は半導体ウェハの表裏両面をそれぞれマスク一体型表面保護フィルムとウェハ固定テープとで被覆し固定した状態を示し、分図６（ｂ）はレーザーでストリート部分に相当するマスク材層及び基材フィルムを切除する工程を示し、分図６（ｃ）はマスク一体型表面保護フィルムからマスク材層を残して基材フィルムを引き剥がす様子を示す。
　本発明のマスク一体型表面保護フィルムは、半導体ウェハをプラズマダイシングして半導体チップを得る方法に好適に用いられる。以下に説明するように、本発明のマスク一体型表面保護フィルムを用いることにより、プラズマダイシング工程に先立つフォトリソグラフィプロセスが不要となり、半導体チップないし半導体製品の製造コストを大幅に抑えることができる。
　本発明のマスク一体型表面保護フィルムは、基材フィルムと、該基材フィルム上に設けられたマスク材層とを有し、該マスク材層の厚みが５０μｍ以下である。本発明のマスク一体型表面保護フィルムは、少なくとも下記工程（ａ）～（ｄ）を含む半導体チップの製造に用いられることが好ましい。
（ａ）本発明のマスク一体型表面保護フィルムを半導体ウェハのパターン面側に貼り合せた状態で、該半導体ウェハの裏面を研削し、研削した半導体ウェハの裏面にウェハ固定テープを貼り合わせ、リングフレームで支持固定する工程、
（ｂ）前記マスク一体型表面保護フィルムから前記基材フィルムを剥離してマスク材層を表面に露出させた後、該マスク材層のうち半導体ウェハのストリートに相当する部分をレーザーにより切断して半導体ウェハのストリートを開口する工程、又は、前記マスク一体型表面保護フィルムのうち半導体ウェハのストリートに相当する部分をレーザーで切断して半導体ウェハのストリートを開口した後、該マスク一体型表面保護フィルムから前記基材フィルムを剥離してマスク材層を表面に露出させる工程、
（ｃ）ＳＦ６プラズマにより半導体ウェハを前記ストリートで分断して半導体チップに個片化するプラズマダイシング工程、及び、
（ｄ）Ｏ２プラズマにより前記マスク材層を除去するアッシング工程。
　本発明のマスク一体型表面保護フィルムが適用される上記半導体チップの製造方法は、上記工程（ｄ）の後、下記工程（ｅ）を含むことが好ましい。また下記工程（ｅ）を含む場合、当該工程（ｅ）の後、さらに下記工程（ｆ）を含むことが好ましい。
（ｅ）ウェハ固定テープから半導体チップをピックアップする工程
（ｆ）ピックアップした半導体チップをダイボンディング工程に移行する工程
　本発明のマスク一体型表面保護フィルムは、上述の通り基材フィルムと、この基材フィルム上に設けられたマスク材層とを有する。本明細書において、基材フィルムのみを「表面保護テープ」と呼ぶことがある。すなわち、本発明のマスク一体型表面保護フィルムは、表面保護テープ（基材フィルム層）上に、マスク材層が設けられた積層構造のフィルムである。
　本発明のマスク一体型表面保護フィルムを用いた半導体チップの製造方法（以下、単に「本発明が適用される製造方法」という。）について、その好ましい実施形態を、図面を参照して以下に説明するが、本発明は、本発明で規定されること以外は下記実施形態に限定されるものではない。また、各図面に示される形態は、本発明の理解を容易にするための模式図であり、各部材のサイズ、厚み、ないしは相対的な大小関係等は説明の便宜上大小を変えている場合があり、実際の関係をそのまま示すものではない。また、本発明で規定する事項以外はこれらの図面に示された外形、形状に限定されるものでもない。
　本発明が適用される製造方法の好ましい実施形態は、下記に示す第１および第２の実施形態に分類することができる。
　なお、下記の実施形態に用いる装置及び材料等は、特に断りのない限り、従来から半導体ウェハの加工に用いられている通常の装置及び材料等を使用することができ、その使用条件も通常の使用方法の範囲内で目的に応じて適宜に設定、好適化することができる。また、各実施形態で共通する材質、構造、方法、効果などについては重複記載を省略する。
＜第１実施形態［図１～図５］＞
　本発明が適用される製造方法の第１の実施形態を図１～図５を参照して説明する。
　半導体ウェハ１は、その表面Ｓに半導体素子の回路などが形成されたパターン面２を有している（図１(ａ)参照）。このパターン面２には、基材フィルム３ａ上にマスク材層３ｂを設けたマスク一体型表面保護フィルム３を貼合し（図１(ｂ)参照）、パターン面２が本発明のマスク一体型表面保護フィルム３で被覆された半導体ウェハ１を得る（図１(ｃ)参照）。
　次に、半導体ウェハ１の裏面Ｂをウェハ研削装置Ｍ１で研削し、半導体ウェハ１の厚みを薄くする（図２(ａ)参照）。その研削した裏面Ｂにはウェハ固定テープ４を貼り合わせて（図２(ｂ)参照）、リングフレームＦに支持固定する（図２(ｃ)参照）。
　半導体ウェハ１からマスク一体型表面保護フィルム３の基材フィルム３ａを剥離するとともにそのマスク材層３ｂは半導体ウェハ１に残して（図３(ａ)参照）、マスク材層３ｂを剥き出しにする（図３(ｂ)参照）。そして、表面Ｓの側からパターン面２に格子状等に適宜形成された複数のストリート（図示せず）に対してＣＯ２レーザーＬを照射して、マスク材層３ｂのストリートに相当する部分を除去し、半導体ウェハのストリートを開口する（図３(ｃ)参照）。
　次に、表面Ｓ側からＳＦ６ガスのプラズマＰ１による処理を行いストリート部分で剥き出しになった半導体ウェハ１をエッチングし（図４(ａ)参照）、個々のチップ７に分割して個片化する（図４(ｂ)参照）。次いでＯ２ガスのプラズマＰ２によってアッシングを行い（図４(ｃ)参照）、表面Ｓに残ったマスク材層３ｂを取り除く（図５(ａ)参照）。そして最後に個片化されたチップ７をピンＭ２により突き上げコレットＭ３により吸着してピックアップする（図５(ｂ)参照）。
　ここで、ＳＦ６ガスを用いた半導体ウェハのＳｉのエッチングプロセスはＢＯＳＣＨプロセスとも呼ばれ、露出したＳｉと、ＳＦ６をプラズマ化して生成したＦ原子とを反応させ、四フッ化ケイ素（ＳｉＦ４）として除去するものであり、リアクティブイオンエッチング（ＲＩＥ）とも呼ばれる。一方、Ｏ２プラズマによる除去は、半導体製造プロセス中ではプラズマクリーナーとしても用いられる方法でアッシング（灰化）とも呼ばれ、対有機物除去の手法の一つである。半導体デバイス表面に残った有機物残渣をクリーニングするために行われる。
　次に上記方法で用いた材料について説明する。なお、下記で説明する材料は、本発明のマスク一体型表面保護フィルムすべてに適用可能な材料であり、マスク一体型表面保護フィルムを上記方法に用いる場合に限定して適用される材料ではない。
　半導体ウェハ１は、片面に半導体素子の回路などが形成されたパターン面２を有するシリコンウェハなどであり、パターン面２は、半導体素子の回路などが形成された面であって、平面視においてストリートを有する。
　本発明のマスク一体型表面保護フィルム３は、基材フィルム３ａ上にマスク材層３ｂが設けられた構成を有し、パターン面２に形成された半導体素子を保護する機能を有する。即ち、後工程のウェハ薄膜化工程（裏面研削工程）ではパターン面２で半導体ウェハ１を支持してウェハの裏面が研削されるため、マスク一体型表面保護フィルム３はこの研削時の負荷に耐える必要がある。そのため、マスク一体型表面保護フィルム３は単なるレジスト膜等とは異なり、パターン面に形成される素子を被覆するだけの厚みがあって、その押圧抵抗は低く、また研削時のダストや研削水などの浸入が起こらないように素子を密着できるだけの密着性が高いものである。
　特に、本発明のマスク一体型表面保護フィルム３は、マスク材層３ｂの厚さを５０μｍ以下と薄膜化することにより、マスク材層の除去工程に要する時間を短縮し、製造におけるコストの削減、効率化を可能としている。このため、本発明のマスク一体型表面保護フィルム３では、ウェハの裏面研削工程における、パターン面の凹凸に対する本発明のマスク一体型表面保護フィルムの追従性の確保、シーページ防止及びダスト侵入防止に対しては、主に基材フィルム３ａがその性能を担っている。
　本発明のマスク一体型表面保護フィルム３に用いられる基材フィルム３ａは、樹脂製フィルムからなり、上記の性能を満たすかぎり、特に限定されず、樹脂そのものが上記性能を示すものであっても、他の添加物を加えることにより、上記性能となるものであっても良い。また、基材フィルム３ａは硬化性樹脂を製膜、硬化したものであっても、熱可塑性樹脂を製膜したものであっても良い。
　基材フィルム３ａが熱可塑性樹脂を製膜したものである場合、熱可塑性樹脂としては、ポリスチレン樹脂、ポリエチレンテレフタレート樹脂、ポリプロピレン樹脂が挙げられ、押出し法により基材フィルムを製造する際の押出し可能な温度という観点からポリスチレン樹脂が好ましい。
　基材フィルム３ａが硬化性樹脂を製膜、硬化したものである場合、硬化性樹脂としては、光硬化性樹脂、熱硬化性樹脂等が用いられ、光硬化性樹脂が好ましく用いられる。
　光硬化性樹脂としては、紫外線硬化型のアクリル系樹脂が好ましく挙げられ、例えば、光重合性のウレタンアクリレート系オリゴマーを主剤とした樹脂組成物が好ましく用いられる。ウレタンアクリレート系オリゴマーの質量平均分子量（Ｍｗ）は、１０００～５００００が好ましく、２０００～３００００がより好ましい。上記のウレタンアクリレート系オリゴマーは一種単独で、または二以上を組み合わせて用いることができる。
　ウレタンアクリレート系オリゴマーは、ポリエステル型またはポリエーテル型などのポリオール化合物と、多価イソシアナート化合物（例えば、２，４－トリレンジイソシアナート、２，６－トリレンジイソシアナート、１，３－キシリレンジイソシアナート、１，４－キシリレンジイソシアナート、ジフェニルメタン４，４－ジイソシアナートなど）とを反応させて得られる末端イソシアナートウレタンプレポリマーに、ヒドロキシル基を有するアクリレートあるいはメタクリレート（例えば、２－ヒドロキシエチルアクリレート、２－ヒドロキシエチルメタクリレート、２－ヒドロキシプロピルアクリレート、２－ヒドロキシプロピルメタクリレート、ポリエチレングリコールアクリレート、ポリエチレングリコールメタクリレートなど）を反応させて得られる。
　上記のようなウレタンアクリレート系オリゴマーのみでの製膜が困難な場合には、通常は、光重合性のモノマーで希釈して製膜した後、これを硬化して基材フィルム３ａを得ることが好ましい。
　光重合性モノマーは、分子内に光重合性の二重結合を有するモノマーである。本発明では、イソボルニル（メタ）アクリレート、ジシクロペンテニル（メタ）アクリレート、フェニルヒドロキシプロピルアクリレート等の比較的嵩高い基を有する（メタ）アクリル酸エステル系化合物が好ましく用いられる。
　光重合性モノマーは、ウレタンアクリレート系オリゴマー１００質量部に対して、好ましくは５～９００質量部、さらに好ましくは１０～５００質量部、特に好ましくは３０～２００質量部の割合で配合される。
　基材フィルム３ａを、上記の光硬化性樹脂から形成する場合には、該光硬化性樹脂に光重合開始剤を配合することにより、光照射による重合硬化時間ならびに光照射量を低減することができる。
　光重合開始剤の使用量は、光硬化性樹脂の合計１００質量部に対して、好ましくは０．０５～１５質量部、さらに好ましくは０．１～１０質量部、特に好ましくは０．５～５質量部である。上記硬化性樹脂は、基材フィルム３ａが上述の性能を示すよう、オリゴマーやモノマーを種々の組み合わせで配合することができる。具体的には、光硬化性樹脂の合計とは、ウレタンアクリレート系オリゴマー、光重合性モノマーの合計である。
　また、上述の樹脂中に、炭酸カルシウム、シリカ、雲母などの無機フィラー、鉄、鉛等の金属フィラー、顔料や染料等の着色剤等の添加物が含有されていてもよい。
　熱硬化性樹脂としては、例えば、ポリエステル樹脂、ポリエーテル樹脂等の比較的低分子量な樹脂に、硬化剤を配合したものが好ましく用いられる。好ましい質量平均分子量（Ｍｗ）としては１万～１０万である。上記好ましい範囲内とすることで、より好適な凝集力に調整することができる。具体的には、分子量が１０万以下であると、適度な粘着性によりブロッキングの発生をより効果的に防止することができる。また、分子量が１万以上であると、架橋剤の配合量を増やすことなくフィルム化することで脆くないフィルムを作製することができ、クリーンルーム内での発塵の可能性をより低減することができる。
　硬化剤としては、後述のマスク材層３ｂにおける硬化剤および含有量の記載を好ましく適用することができる。なかでもイソシアネート系硬化剤がより好ましい。
　本発明では、基材フィルム３ａが、単層の硬化アクリル樹脂フィルムであることが好ましい。ここで、硬化アクリル樹脂フィルムとは、硬化されたアクリル系樹脂からなるフィルムであり、紫外線硬化されたアクリル系樹脂からなるフィルムであることが好ましい。硬化アクリル樹脂フィルムの製造方法は特に限定されないが、アクリル系樹脂を硬化することでフィルム状とすることが好ましい。
　基材フィルム３ａが紫外線硬化されたアクリル系樹脂であると、マスク材層（好ましくはアクリル系マスク材層）と基材フィルム３ａとの接着強度を、通常用いられる基材フィルムとの接着強度に比べて低くなるように制御できるため、基材フィルム３ａを剥離する際に、マスク材層３ｂのみをウェハ上に容易に残すことができる。アクリル系マスク材層とは、後述の（メタ）アクリル系共重合体を含むマスク材や、エチレン－アクリル酸アルキルエステル共重合体等からなるマスク材層を意味する。
　マスクを除去するアッシング工程時間を短縮する観点から、マスク材層３ｂの厚みは薄いことが好ましく、１０μｍ以下であることが好ましい。なお、マスク材層３ｂの現実的な厚みは、５μｍ以上である。
　基材フィルム３ａが複層である場合、基材フィルムのうちマスク材層３ｂから最も離れて位置する層が高弾性率層であって、マスク材層３ｂに最も近い層が低弾性率層であることが好ましい。この場合も、上記と同様の観点から、マスク材層３ｂの厚みは薄いことが好ましく、１０μｍ以下であることが好ましい。なお、マスク材層３ｂの現実的な厚みは、５μｍ以上である。
　なお、基材フィルム３ａが複層である場合、マスク一体型表面保護フィルム３は、高弾性率層、低弾性率層、マスク材層３ｂの順に積層されていることが好ましく、高弾性率層と低弾性率層との間に下記その他の層を有していてもよい。
　上記高弾性率層は、ポリスチレン樹脂若しくはポリエチレンテレフレート（ＰＥＴ）樹脂が好ましい。
　また、上記低弾性率層は、エチレン－酢酸ビニル共重合体樹脂またはエチレン－アクリル酸アルキルエステル共重合体樹脂が好ましく、エチレン－酢酸ビニル共重合体（ＥＶＡ）樹脂、エチレン－アクリル酸メチル共重合体（ＥＭＡ）樹脂またはエチレン－アクリル酸ブチル共重合体（ＥＢＡ）樹脂がさらに好ましい。
　低弾性率層に用いられるエチレン－酢酸ビニル共重合体樹脂およびエチレン－アクリル酸アルキルエステル共重合体樹脂のエチレン含有率は、５０～８０重量％であることが好ましく、６０～７５重量％であることがより好ましい。
　なお、本明細書において「共重合体」とは、ランダム共重合体、交互共重合体、ブロック共重合体のいずれであってもよい。
　基材フィルム３ａが複層である場合、高弾性率層と低弾性率層との間に有していてもよい層は、特に限定されず、プラスチックやゴム等からなる層を選択することができる。これらの層は、例えばポリエチレン、ポリプロピレン、エチレン－プロピレン共重合体、ポリブテン－１、ポリ－４－メチルペンテン－１、エチレン－酢酸ビニル共重合体、エチレン－アクリル酸共重合体、アイオノマー等のα－オレフィンの単独重合体または共重合体、あるいはこれらの混合物、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリフェニレンサルファイド、ポリエーテルイミド、ポリイミド、ポリカーボネート、ポリメチルメタクリレート、ポリウレタン、スチレン－エチレン－ブテン－もしくはペンテン系共重合体等の単体もしくは２種以上を混合させたもの、さらにこれらにこれら以外の樹脂や充填材、添加剤等が配合された樹脂組成物をその材質として挙げることができ、要求特性に応じて任意に選ぶことができる。低密度ポリエチレンとエチレン酢酸ビニル共重合体の積層体や、ポリプロピレンとポリエチレンテレフタレートの積層体、ポリエチレンテレフタレート、ポリエチレンナフタレートは好適な材質の一つである。
　基材フィルム３ａが硬化性樹脂から製膜される場合、キャスト法により製造できる。
　例えば、液状の樹脂（硬化前の樹脂、樹脂の溶液等）を剥離フィルム上に薄膜状にキャストした後に、薄膜状の樹脂上にさらに剥離フィルムを貼り合わせ、これを所定の手段によりフィルム化し、両面の剥離フィルムを除去することで基材フィルム３ａを製造できる。このような製法によれば、製膜時に樹脂にかかる応力が少なく、フィッシュアイの形成が少ない。また、膜厚の均一性も高く、厚み精度は通常２％以内になる。
　また、基材フィルム３ａが熱可塑性樹脂から製膜される場合、一般的な押出し法を用いて製造できる。基材フィルム３ａを種々の樹脂を積層して得る場合には、共押出し法、ラミネート法などで製造される。この際、通常のラミネートフィルムの製法に於いて普通に行われている様に、樹脂と樹脂の間に接着層を設けても良い。
　基材フィルム３ａの総厚さは、強伸度特性、放射線透過性の観点から２０～２８０μｍが好ましく、２０～２２５μｍがより好ましく、２０～２００μｍがさらに好ましく、４５～２００μｍがさらに好ましく、７５～２００μｍが特に好ましく、８０～１８０μｍが最も好ましい。
　基材フィルム３ａが高弾性率層と低弾性率層を有する複層である場合、高弾性率層の厚さは、２０～８０μｍが好ましく、２５～７５μｍがより好ましく、低弾性率層の厚さは、２５～２００μｍが好ましく、５０～１５０μｍがより好ましい。
　マスク材層３ｂは、パターン面２への貼着に際し半導体素子等を傷つけるものではなく、また、その除去の際に半導体素子等の破損や表面へのマスク材の残留を生じさせないものであり、かつプラズマダイシングに際しマスクとして機能する耐プラズマ性が必要である。
　そのため、マスク材層３ｂは、こうした性質を有するものであれば特に制限されず、非硬化性のマスク材として熱可塑性樹脂を製膜したものを用いることができる。また、硬化性のマスク材として、硬化性樹脂を製膜、硬化したものや、放射線（好ましくは紫外線）硬化によりマスク材が三次元網状化を呈する紫外線硬化型や電子線のような電離性放射線硬化型等の放射線重合型のマスク材を用いることもできる。本発明においては、非硬化性のマスク材や、硬化性樹脂が好ましく用いられる。
　なお、放射線とは紫外線のような光線や電子線のような電離性放射線を含む概念である。
　マスク材層３ｂが熱可塑性樹脂を製膜したものである場合、熱可塑性樹脂としては、エチレン－酢酸ビニル共重合体樹脂またはエチレン－アクリル酸アルキルエステル共重合体樹脂が好ましく、エチレン－酢酸ビニル共重合体（ＥＶＡ）樹脂、エチレン－アクリル酸メチル共重合体（ＥＭＡ）樹脂またはエチレン－アクリル酸ブチル共重合体（ＥＢＡ）樹脂がより好ましい。
　マスク材層３ｂに用いられるエチレン－酢酸ビニル共重合体樹脂およびエチレン－アクリル酸アルキルエステル共重合体樹脂のエチレン含有率は、５０～８０重量％であることが好ましく、６０～７５重量％であることがより好ましい。
　特に、基材フィルム３ａが熱可塑性樹脂を製膜したものである場合に、マスク材層３ｂが熱可塑性樹脂を製膜したものであることが、共押出し法等により一度にマスク一体型表面保護フィルムを製造できる観点から好ましく、基材フィルム３ａがポリスチレン樹脂であって、マスク材層３ｂがエチレン－酢酸ビニル共重合体（ＥＶＡ）樹脂、エチレン－アクリル酸メチル共重合体（ＥＭＡ）樹脂またはエチレン－アクリル酸ブチル共重合体（ＥＢＡ）樹脂であるものがより好ましい。この場合、上記工程（ａ）におけるマスク一体型表面保護フィルムの半導体ウェハのパターン面側への貼り合わせ（貼合）は、５０℃～１００℃での加熱貼り合わせであることが好ましい。
　マスク材層３ｂが硬化性樹脂を製膜、硬化したものである場合、硬化性樹脂としては、（メタ）アクリル系共重合体及び硬化剤を含有するものが好ましい。
　（メタ）アクリル系共重合体は、例えば、（メタ）アクリル酸およびまたは（メタ）アクリル酸エステルを重合体構成単位とする共重合体、或いは官能性単量体との共重合体、及びこれらの重合体の混合物等が挙げられる。これらの重合体の質量平均分子量は、１０万～５０万程度が好ましい。
　（メタ）アクリル系共重合体の全モノマー成分中、（メタ）アクリル酸エステル成分の割合は５０モル％以上が好ましく、７０モル％以上がより好ましく、８０モル％以上がさらに好ましい。また、（メタ）アクリル系共重合体のモノマー成分中、（メタ）アクリル酸エステル成分の割合が１００モル％でない場合、残部のモノマー成分は（メタ）アクリロイル基を重合性基として重合した形態で存在するモノマー成分（（メタ）アクリル酸由来の構成成分等）であることが好ましい。また、（メタ）アクリル系共重合体の全モノマー成分中、硬化剤と反応する官能基（例えば、ヒドロキシ基）を有する（メタ）アクリル酸エステル成分およびまたは（メタ）アクリル酸成分の合計の割合は、５モル％以上が好ましく、１０モル％以上がより好ましい。上限値は、３５モル％以下であることが好ましく、２５モル％以下であることがより好ましい。
　上記（メタ）アクリル酸エステル成分は、（メタ）アクリル酸アルキルエステル（アルキル（メタ）アクリレートともいう）であることが好ましい。この（メタ）アクリル酸アルキルエステルを構成するアルキル基の炭素数は、１～２０が好ましく、１～１５がより好ましく、１～１２がさらに好ましい。
　マスク材層３ｂ中の（メタ）アクリル系共重合体の含有量（硬化剤と反応する前の状態に換算した含有量）は８０質量％以上が好ましく、９０質量％以上がより好ましく、９５～９９．９質量％がさらに好ましい。
　硬化剤は、（メタ）アクリル系共重合体が有する官能基と反応させて粘着力及び凝集力を調整するために用いられるものである。例えば、１，３－ビス（Ｎ，Ｎ－ジグリシジルアミノメチル）シクロヘキサン、１，３－ビス（Ｎ，Ｎ－ジグリシジルアミノメチル）トルエン、１，３－ビス（Ｎ，Ｎ－ジグリシジルアミノメチル）ベンゼン、Ｎ，Ｎ，Ｎ’，Ｎ’－テトラグリシジル－ｍ－キシレンジアミンなどの分子中に２個以上のエポキシ基を有するエポキシ化合物（以下、「エポキシ系硬化剤」ともいう。）、２，４－トリレンジイソシアネート、２，６－トリレンジイソシアネート、１，３－キシリレンジイソシアネート、１，４－キシレンジイソシアネート、ジフェニルメタン－４，４’－ジイソシアネートなどの分子中に２個以上のイソシアネート基を有するイソシアネート化合物（以下、「イソシアネート系硬化剤」ともいう。）、テトラメチロール－トリ－β－アジリジニルプロピオネート、トリメチロール－トリ－β－アジリジニルプロピオネート、トリメチロールプロパン－トリ－β－アジリジニルプロピオネート、トリメチロールプロパン－トリ－β－（２－メチルアジリジン）プロピオネートなどの分子中に２個以上のアジリジニル基を有するアジリジン系化合物等が挙げられる。硬化剤の添加量は、所望の粘着力に応じて調整すればよく、（メタ）アクリル系共重合体１００質量部に対して０．１～５．０質量部が適当である。本発明のマスク一体型表面保護フィルムのマスク材層において、硬化剤は（メタ）アクリル系共重合体と反応した状態にある。
　マスク材層３ｂの厚さは、５０μｍ以下である。これにより、Ｏ２プラズマによるアッシング処理時間を短縮することができる。パターン面２に形成された素子等の保護能をより高め、またパターン面への密着性をより高める観点からは、マスク材層３ｂの厚さは、５～３０μｍが好ましく、５～１０μｍがより好ましい。なお、デバイスの種類にもよるが、パターン表面の凹凸は概ね数μｍ～１０μｍ程度であるため、マスク材層３ｂの厚さは、５～１０μｍがより好ましい。
　基材フィルム３ａとマスク材層３ｂとの層間には、基材フィルム３ａだけを引き剥がし易いように、密着性向上処理であるコロナ処理や、易接着プライマーコーティングなどは行わないことが好ましい。
　また、同様の趣旨から、基材フィルム３ａの平滑面に対してマスク材層３ｂを積層することが好ましく、基材フィルム３ａの凹凸面（シボ面）に対してはマスク材層３ｂを積層しないことが好ましい。凹凸面に積層すると基材フィルム３ａに対するマスク材層３ｂの密着性が高まるからである。また、基材フィルム３ａとして、マスク材層３ｂとの間の剥離を容易にするセパレータを使用することも好ましい。
　ウェハ固定テープ４は、半導体ウェハ１を保持し、プラズマダイシング工程にさらされても耐えうるプラズマ耐性が必要である。またピックアップ工程においては良好なピックアップ性や場合によってはエキスパンド性等も要求されるものである。また一般的にダイシングテープと称される従来のプラズマダイシング方式で利用される任意のダイシングテープを用いることができる。また、ピックアップ後のダイボンディング工程への移行を容易にするために、粘着剤層と基材フィルムとの間にダイボンディング用接着剤を積層したダイシンングダイボンディングテープを用いることもできる。
　マスク材層３ｂを切断するレーザー照射には、紫外線または赤外線のレーザー光を照射するレーザー照射装置を用いることができる。このレーザー光照射装置は、半導体ウェハ１のストリートに沿って自在に移動可能なレーザー照射部が配設されており、マスク材層３ｂを除去するために適切に制御された出力のレーザーを照射できる。なかでもＣＯ２レーザーは数Ｗ～数十Ｗの大出力を得ることが可能であり、本発明に好適に利用できる。
　プラズマダイシングおよびプラズマアッシングを行うにはプラズマエッチング装置を用いることができる。プラズマエッチング装置は、半導体ウェハ１に対してドライエッチングを行い得る装置であって、真空チャンバ内に密閉処理空間をつくり、高周波側電極に半導体ウェハ１が載置され、その高周波側電極に対向して設けられたガス供給電極側からプラズマ発生用ガスが供給されるものである。高周波側電極に高周波電圧が印加されればガス供給電極と高周波側電極との間にプラズマが発生するため、このプラズマを利用する。発熱する高周波電極内には冷媒を循環させて、プラズマの熱による半導体ウェハ１の昇温を防止している。
　上記半導体チップの製造方法（半導体ウェハの処理方法）によれば、パターン面を保護する表面保護テープ（基材フィルム）にプラズマダイシングにおけるマスク機能を持たせたことで、従来のプラズマダイシングプロセスで用いられていたレジストを設けるためのフォトリソ工程等が不要となる。特に表面保護テープを用いたため、マスクの形成に印刷や転写等の高度な位置合わせを要求される技術が不要であり、本発明のマスク一体型表面保護フィルムを簡単に半導体ウェハ表面に貼合でき、レーザー装置により簡単にマスクを形成できる。
　また、マスク材層３ｂをＯ２プラズマで除去できるため、プラズマダイシングを行う装置と同じ装置でマスク部分の除去ができる。加えてパターン面２側（表面Ｓ側）からプラズマダイシングを行うため、ピッキング作業前にチップの上下を反転させる必要がない。これらの理由から設備を簡易化でき、プロセスコストを大幅に抑えることができる。
＜第２実施形態［図６］＞
　第１実施形態では、マスク一体型表面保護フィルム３の基材フィルム３ａを剥がしてからＣＯ２レーザーでマスク材層３ｂを切断してストリート部分を開口していた。これに対し第２実施形態では、基材フィルム３ａを付けたままＣＯ２レーザーでその基材フィルム３ａとマスク材層３ｂの両層を切断してストリート部分を開口する点で第１実施形態と異なる。
　即ち、半導体ウェハ１の表面Ｓ側にはマスク一体型表面保護フィルム３を貼合し、半導体ウェハ１の研削した裏面Ｂ側にはウェハ固定テープ４を貼合し、リングフレームＦに支持固定した（図２(ｃ)、図６(ａ)参照）後、表面Ｓ側から格子状等に適宜形成された複数のストリート（図示せず）に対してＣＯ２レーザーＬを照射して、マスク一体型表面保護フィルム３を除去しストリート部分を開口する（図６(ｂ)参照）。次に残ったマスク部分の基材フィルム３ａを取り除いてマスク材層３ｂを剥き出しにする（図６(ｃ)）。そしてプラズマダイシング工程に移行する。
　マスク部分に残った基材フィルム３ａの除去は、別途準備した粘着テープを、除去すべき基材フィルム３ａに貼り付け、その粘着テープとともに基材フィルム３ａを除去する方法を採用すると簡単に基材フィルム３ａを取り除くことができて好ましい。
　上記実施形態は本発明の一例であり、こうした形態に限定されるものではなく、本発明の趣旨に反しない限度において、各プロセスにおける公知のプロセスの付加や削除、変更等を行い得るものである。
　以下、実施例に基づき本発明をさらに詳細に説明するが、本発明はこれに限定されるものでない。
［実施例１］　マスク一体型表面保護フィルムの作製、半導体チップの製造
＜マスク一体型表面保護フィルムの作製＞
　ポリスチレン樹脂（商品名：ＸＣ－５１５、ＤＩＣ株式会社製）とエチレン－ブチルアクリレートコポリマー（ＥＢＡ）樹脂（商品名：ＬＯＴＯＲＹＬ　３０ＢＡ０２、アルケマ株式会社製、エチレン含有率：７０重量％）からなるマスク一体型表面保護フィルム３を、それぞれの厚みがポリスチレン樹脂：ＥＢＡ樹脂＝９０μｍ：１０μｍ、フィルム総厚１００μｍとなるよう、押出法により製膜した。以後、ポリスチレン樹脂層を基材フィルム３ａ、ＥＢＡ樹脂層をマスク材層３ｂとして用いる。
＜半導体チップの製造＞
　ラミネータＤＲ８５００ＩＩＩ（商品名：日東精機（株）社製）を用いて、スクライブライン付シリコンウェハ（直径８インチ）表面に上記で得られたマスク一体型表面保護フィルムを貼合した。貼合時の温度は８０℃、貼合速度７ｍｍ／ｓｅｃ、貼合圧力は０．３５ＭＰaとした。
　その後、ＤＧＰ８７６０（商品名：ディスコ（株）社製）を用いて、上記マスク一体型表面保護フィルム３を貼り合わせた面とは反対の面（ウェハの裏面）を、ウェハの厚さが５０μｍになるまで研削した。研削後のウェハを、ＲＡＤ－２７００Ｆ（商品名：リンテック（株）社製）を用いて、ウェハの裏面側にダイシングテープを貼り合わせ、ウェハマウントを行った。その後、粘着テープをポリスチレン層に貼りつけ、基材フィルム３ａ（ポリスチレン層）のみ剥離を行うことで、ウェハ上にマスク材層３ｂ（ＥＢＡ層）のみを残した。
　次にＣＯ２レーザーでスクライブライン上のマスク材を除去し、スクライブラインを開口した。
　その後、プラズマ発生用ガスとしてＳＦ６ガスを用い、シリコンウェハを１５μｍ／分のエッチング速度でダイシングできるように条件を調整し、マスク材層側からプラズマ照射した。このプラズマダイシングによりウェハを切断して個々のチップに分割した。次いでプラズマ発生用ガスとしてＯ２ガスを用い、１．５μｍ／分のエッチング速度でマスク材を除去できるように条件を調整し、１０分間のアッシングでマスク材を除去した。その後、ダイシングテープ側から紫外線を照射し（照射量２００ｍＪ／ｃｍ２）、ダイシングテープの粘着力を低減させ、チップをピックアップした。
［実施例２］　マスク一体型表面保護フィルムの作製、半導体チップの製造
＜マスク一体型表面保護フィルムの作製＞
　ポリスチレン樹脂（商品名：ＸＣ－５１５、ＤＩＣ株式会社製）とエチレン－酢酸ビニル共重合（ＥＶＡ）樹脂（商品名：ウルトラセン６３５、東ソー株式会社製、エチレン含有率：７５重量％）からなるマスク一体型表面保護フィルム３を、それぞれの厚みがポリスチレン樹脂：ＥＶＡ樹脂＝９５μｍ：５μｍ、フィルム総厚１００μｍとなるよう、押出法により製膜した。以後、ポリスチレン樹脂層を基材フィルム３ａ、ＥＶＡ樹脂層をマスク材層３ｂとして用いる。
＜半導体チップの製造＞
　ラミネータＤＲ８５００ＩＩＩ（商品名：日東精機（株）社製）を用いて、スクライブライン付シリコンウェハ（直径８インチ）表面に上記で得られたマスク一体型表面保護フィルム３を貼合した。貼合時の温度は８０℃、貼合速度７ｍｍ／ｓｅｃ、貼合圧力は０．３５ＭＰaとした。
　その後、ＤＧＰ８７６０（商品名：ディスコ（株）社製）を用いて、上記マスク一体型表面保護フィルムを貼り合わせた面とは反対の面（ウェハの裏面）を、ウェハの厚さが５０μｍになるまで研削した。研削後のウェハを、ＲＡＤ－２７００Ｆ（商品名：リンテック（株）社製）を用いて、ウェハの裏面側にダイシングテープを貼り合わせ、ウェハマウントを行った。その後、粘着テープをポリスチレン樹脂層に貼りつけ、基材フィルム３ａ（ポリスチレン樹脂層）のみ剥離を行うことで、ウェハ上にマスク材層３ｂ（ＥＶＡ層）のみを残した。
　その後、実施例１と同じ条件で、同様にして、スクライブラインを開口し、プラズマダイシング、アッシングを行い、チップをピックアップした。
［実施例３］　マスク一体型表面保護フィルムの作製、半導体チップの製造
＜マスク一体型表面保護フィルムの作製＞
　ポリスチレン樹脂（商品名：ＸＣ－５１５、ＤＩＣ株式会社製）とエチレン－酢酸ビニル共重合（ＥＶＡ）樹脂（商品名：ウルトラセン７５０、東ソー株式会社製、エチレン含有率：６８重量％）からなるマスク一体型表面保護フィルム３を、それぞれの厚みがポリスチレン樹脂：ＥＶＡ樹脂＝８０μｍ：２０μｍ、フィルム総厚１００μｍとなるよう、押出法により製膜した。以後、ポリスチレン樹脂層を基材フィルム３ａ、ＥＶＡ樹脂層をマスク材層３ｂとして用いる。
＜半導体チップの製造＞
　ラミネータＤＲ８５００ＩＩＩ（商品名：日東精機（株）社製）を用いて、スクライブライン付シリコンウェハ（直径８インチ）表面に上記で得られたマスク一体型表面保護フィルム３を貼合した。貼合時の温度は８０℃、貼合速度７ｍｍ／ｓｅｃ、貼合圧力は０．３５ＭＰaとした。
　その後、ＤＧＰ８７６０（商品名：ディスコ（株）社製）を用いて、上記マスク一体型表面保護フィルムを貼り合わせた面とは反対の面（ウェハの裏面）を、ウェハの厚さが５０μｍになるまで研削した。研削後のウェハを、ＲＡＤ－２７００Ｆ（商品名：リンテック（株）社製）を用いて、ウェハの裏面側にダイシングテープを貼り合わせ、ウェハマウントを行った。その後、粘着テープをポリスチレン樹脂層に貼りつけ、基材フィルム３ａ（ポリスチレン樹脂層）のみ剥離を行うことで、ウェハ上にマスク材層３ｂ（ＥＶＡ層）のみを残した。
　その後、Ｏ２プラズマの照射時間を１０分から２０分に代えた以外は実施例１と同様にして、スクライブラインを開口し、プラズマダイシング、アッシングを行い、チップをピックアップした。
［実施例４］　マスク一体型表面保護フィルムの作製、半導体チップの製造
　＜マスク一体型表面保護フィルムの作製＞
　ポリエステル樹脂組成物（質量平均分子量：１．５万、ガラス転移温度（Ｔｇ）：４０℃）１００質量部に、硬化剤としてコロネートＬ（日本ポリウレタン工業株式会社製、イソシアネート系硬化剤）を１０質量部配合し、熱硬化性組成物Ａを得た。
　上記熱硬化性組成物Ａを、剥離フィルム上に塗工し、乾燥させた。乾燥後の熱硬化性組成物Ａの上にさらに別の剥離フィルムを貼り合わせ、１週間養生して硬化させた後、両面の剥離フィルムから剥がすことで、フィルム状のキャストフィルムａ（基材フィルム３ａ）を得た。キャストフィルムａの乾燥後の厚さは１００μｍであった。
　アクリル酸を２０ｍｏｌ％、ブチルアクリレートを７０ｍｏｌ％、メチルアクリレート１０ｍｏｌ％を混合し、溶液中で重合することによりアクリル系共重合体（質量平均分子量：４０万、水酸基価：０ｍｇＫＯＨ／ｇ、酸価：４８．８ｍｇＫＯＨ／ｇ、Ｔｇ：－２３℃）を合成した。
　このアクリル系共重合体の溶液に、該共重合体１００質量部に対して、硬化剤としてＴＥＴＲＡＤ－Ｘ（三菱ガス化学株式会社製、エポキシ系硬化剤）を２．０質量部配合し、粘着剤組成物Ｂ（マスク材）を得た。
　得られた粘着剤組成物Ｂを剥離ライナー上に塗工して形成したマスク材層３ｂを、上記キャストフィルムａ（基材フィルム３ａ、厚さ１００μｍ）のフィルムに貼り合せ、厚さ１１０μｍのマスク一体型表面保護フィルム３を得た。
＜半導体チップの製造＞
　ラミネータＤＲ８５００ＩＩＩ（商品名：日東精機（株）社製）を用いて、スクライブライン付シリコンウェハ（直径８インチ）表面に上記で得られたマスク一体型表面保護フィルム３を貼合した。貼合時の温度は２４℃、貼合速度７ｍｍ／ｓｅｃ、貼合圧力は０．３５ＭＰaとした。
　その後、ＤＧＰ８７６０（商品名：ディスコ（株）社製）を用いて、上記マスク一体型表面保護フィルムを貼り合わせた面とは反対の面（ウェハの裏面）を、ウェハの厚さが５０μｍになるまで研削した。研削後のウェハを、ＲＡＤ－２７００Ｆ（商品名：リンテック（株）社製）を用いて、ウェハの裏面側にダイシングテープを貼り合わせ、ウェハマウントを行った。その後、粘着テープをキャストフィルムａに貼りつけ、基材フィルム３ａ（キャストフィルムａ）のみ剥離を行うことで、ウェハ上にマスク材層３ｂのみを残した。
　次にＣＯ２レーザーでスクライブライン上のマスク材の除去を行い、スクライブラインの開口を行った。
　その後、プラズマ発生用ガスとしてＳＦ６ガスを用い、シリコンウェハを１５μｍ／分のエッチング速度でダイシングできるように条件を調整し、マスク材層側からプラズマ照射した。このプラズマダイシングによりウェハを切断して個々のチップに分割した。次いでプラズマ発生用ガスとしてＯ２ガスを用い、１．５μｍ／分のエッチング速度でマスク材を除去できるように条件を調整し、１０分間のアッシングでマスク材を除去した。その後、ダイシングテープ側から紫外線を照射し（照射量２００ｍＪ／ｃｍ２）、ダイシングテープの粘着力を低減させ、チップをピックアップした。
［実施例５］　マスク一体型表面保護フィルムの作製、半導体チップの製造
＜マスク一体型表面保護フィルムの作製＞
　ウレタンアクリレート系オリゴマー（商品名：ＣＮ９７３、アルケマ社製）１００質量部に対して、イソボルニルアクリレート６０質量部、フェニルヒドロキシプロピルアクリレート４０質量部、光重合開始剤（商品名：イルガキュア１８４、チバ・ガイギー社製）４．０質量部を配合し、光硬化性樹脂組成物を得た。
　得られた光硬化性樹脂組成物を、５０μｍ厚のＰＥＴフィルム（商品名：ルミラー、東レ社製）の上に、厚みが１００μｍとなるように塗工して光硬化性樹脂層を形成した。その後、光硬化性樹脂層の上にさらに同じＰＥＴフィルムをラミネートし、その後、高圧水銀灯を用いて、光量３００ｍＪ／ｃｍ２の条件で紫外線を照射することでフィルム化した。その後、両面のＰＥＴフィルムを剥離することで、厚み１００μｍのキャストフィルムｂ（基材フィルム３ａ）を得た。
　アクリル酸を２０ｍｏｌ％、ブチルアクリレートを７０ｍｏｌ％、メチルアクリレート１０ｍｏｌ％を混合し、溶液中で重合することによりアクリル系共重合体（質量平均分子量：４０万、水酸基価：０ｍｇＫＯＨ／ｇ、酸価：４８．８ｍｇＫＯＨ／ｇ、Ｔｇ：－２３℃）を合成した。
　このアクリル系共重合体の溶液に、該共重合体１００質量部に対して、硬化剤としてＴＥＴＲＡＤ－Ｘ（三菱ガス化学株式会社製、エポキシ系硬化剤）を２．０質量部配合し、粘着剤組成物Ｂ（マスク材）を得た。
　得られた粘着剤組成物Ｂを剥離ライナー上に塗工して形成したマスク材層３ｂを、上記キャストフィルムｂ（基材フィルム３ａ、厚さ１００μｍ）のフィルムに貼り合せ、厚さ１１０μｍのマスク一体型表面保護フィルム３を得た。
＜半導体チップの製造＞
　ラミネータＤＲ８５００ＩＩＩ（商品名：日東精機（株）社製）を用いて、スクライブライン付シリコンウェハ（直径８インチ）表面に上記で得られたマスク一体型表面保護フィルム３を貼合した。貼合時の温度は２４℃、貼合速度７ｍｍ／ｓｅｃ、貼合圧力は０．３５ＭＰaとした。
　その後、ＤＧＰ８７６０（商品名：ディスコ（株）社製）を用いて、上記マスク一体型表面保護フィルムを貼り合わせた面とは反対の面（ウェハの裏面）を、ウェハの厚さが５０μｍになるまで研削した。研削後のウェハを、ＲＡＤ－２７００Ｆ（商品名：リンテック（株）社製）を用いて、ウェハの裏面側にダイシングテープを貼り合わせ、ウェハマウントを行った。その後、粘着テープをキャストフィルムａに貼りつけ、基材フィルム３ａ（キャストフィルムｂ）のみ剥離を行うことで、ウェハ上にマスク材層３ｂのみを残した。
　その後、実施例４と同じ条件で、同様にして、スクライブラインを開口し、プラズマダイシング、アッシングを行い、チップをピックアップした。
［実施例６］　マスク一体型表面保護フィルムの作製、半導体チップの製造
　厚み５０μｍ厚のポリエチレンテレフタレート（ＰＥＴ）フィルム（商品名：Ｇ２Ｃ、帝人デュポンフィルム株式会社製）上に押出法にて厚みが１４５μｍとなるようにエチレン－ブチルアクリレートコポリマー（ＥＢＡ）樹脂（商品名：ＬＯＴＯＲＹＬ　３０ＢＡ０２、アルケマ株式会社製、エチレン含有率：７０重量％）を積層し、総厚１９５μｍの基材フィルム３ａを得た。ＰＥＴフィルムが高弾性率層であり、ＥＢＡ樹脂層が低弾性率層である。
　アクリル酸を２０ｍｏｌ％、ブチルアクリレートを７０ｍｏｌ％、メチルアクリレート１０ｍｏｌ％を混合し、溶液中で重合することによりアクリル系共重合体（質量平均分子量：４０万、水酸基価：０ｍｇＫＯＨ／ｇ、酸価：４８．８ｍｇＫＯＨ／ｇ、Ｔｇ：－２３℃）を合成した。
　このアクリル系共重合体の溶液に、該共重合体１００質量部に対して、硬化剤としてＴＥＴＲＡＤ－Ｘ（三菱ガス化学株式会社製、エポキシ系硬化剤）を２．０質量部配合し、粘着剤組成物Ｂ（マスク材）を得た。
　得られた粘着剤組成物Ｂを剥離ライナー上に乾燥後の厚みが５μｍ厚となるように塗工して形成したマスク材層３ｂを、上記基材フィルム３ａのＥＢＡ樹脂層側で貼り合せ、厚さ２００μｍのマスク一体型表面保護フィルム３を得た。
＜半導体チップの製造＞
　ラミネータＤＲ８５００ＩＩＩ（商品名：日東精機（株）社製）を用いて、スクライブライン付シリコンウェハ（直径８インチ）表面に上記で得られたマスク一体型表面保護フィルム３を貼合した。貼合時の温度は２４℃、貼合速度７ｍｍ／ｓｅｃ、貼合圧力は０．３５ＭＰaとした。
　その後、ＤＧＰ８７６０（商品名：ディスコ（株）社製）を用いて、上記マスク一体型表面保護フィルムを貼り合わせた面とは反対の面（ウェハの裏面）を、ウェハの厚さが５０μｍになるまで研削した。研削後のウェハを、ＲＡＤ－２７００Ｆ（商品名：リンテック（株）社製）を用いて、ウェハの裏面側にダイシングテープを貼り合わせ、ウェハマウントを行った。その後、粘着テープを基材フィルムのＰＥＴフィルム上に貼りつけ、基材フィルム３ａ（ＰＥＴ＋ＥＢＡ）のみを剥離し、ウェハ上にマスク材層３ｂのみを残した。
　次にＣＯ２レーザーでスクライブライン上のマスク材の除去を行い、スクライブラインの開口を行った。
　その後、プラズマ発生用ガスとしてＳＦ６ガスを用い、シリコンウェハを１５μｍ／分のエッチング速度でダイシングできるように条件を調整し、マスク材層側からプラズマ照射した。このプラズマダイシングによりウェハを切断して個々のチップに分割した。次いでプラズマ発生用ガスとしてＯ２ガスを用い、１．５μｍ／分のエッチング速度でマスク材を除去できるように条件を調整し、１０分間のアッシングでマスク材を除去した。その後、ダイシングテープ側から紫外線を照射し（照射量２００ｍＪ／ｃｍ２）、ダイシングテープの粘着力を低減させ、チップをピックアップした。
［比較例１］　厚さ８０μｍのマスク材層を有するマスク一体型表面保護フィルムの作製、半導体チップの製造
＜マスク一体型表面保護フィルムの作製＞
　実施例１において、それぞれの厚みをポリスチレン樹脂：ＥＢＡ樹脂＝８０μｍ：８０μｍ、フィルム総厚を１６０μｍとした以外は実施例１と同様にして、ポリスチレン樹脂層（基材フィルム）とＥＢＡ樹脂層（マスク材層）が積層された、マスク一体型表面保護フィルムを得た。
＜半導体チップの製造＞
　ラミネータＤＲ８５００ＩＩＩ（商品名：日東精機（株）社製）を用いて、スクライブライン付シリコンウェハ（直径８インチ）表面に上記で得られたマスク一体型表面保護フィルムを貼合した。貼合時の温度は８０℃、貼合速度７ｍｍ／ｓｅｃ、貼合圧力は０．３５ＭＰaとした。
　その後、ＤＧＰ８７６０（商品名：ディスコ（株）社製）を用いて、上記マスク一体型表面保護フィルムを貼り合わせた面とは反対の面（ウェハの裏面）を、ウェハの厚さが５０μｍになるまで研削した。研削後のウェハを、ＲＡＤ－２７００Ｆ（商品名：リンテック（株）社製）を用いて、ウェハの裏面側にダイシングテープを貼り合わせ、ウェハマウントを行った。その後、粘着テープをポリスチレン樹脂層に貼りつけ、基材フィルム（ポリスチレン樹脂層）のみ剥離を行うことで、ウェハ上にマスク材層（ＥＢＡ層）のみを残した。
　次にＣＯ２レーザーでスクライブライン上のマスク材を除去し、スクライブラインを開口した。
　その後、プラズマ発生用ガスとしてＳＦ６ガスを用い、シリコンウェハを１５μｍ／分のエッチング速度でダイシングできるように条件を調整し、マスク材層側からプラズマ照射した。このプラズマダイシングによりウェハを切断して個々のチップに分割した。次いで、実施例１と同じ条件にて３０分間のアッシングを行いマスク材を除去した。その後、ダイシングテープ側から紫外線を照射し（照射量２００ｍＪ／ｃｍ２）、ダイシングテープの粘着力を低減させ、チップをピックアップした。
［比較例２］　厚さ７０μｍのマスク材層を有するマスク一体型表面保護フィルムの作製、半導体チップの製造
＜マスク一体型表面保護フィルムの作製＞
　実施例４において、マスク材層の厚さを１０μｍから７０μｍに代えた以外は実施例４と同様にして、キャストフィルムａ（基材フィルム、厚さ１００μｍ）と粘着剤組成物Ｂからなるマスク材層（厚さ７０μｍ）が積層された、マスク一体型表面保護フィルムを得た。
＜半導体チップの製造＞
　ラミネータＤＲ８５００ＩＩＩ（商品名：日東精機（株）社製）を用いて、スクライブライン付シリコンウェハ（直径８インチ）表面に上記で得られたマスク一体型表面保護フィルムを貼合した。貼合時の温度は２４℃、貼合速度７ｍｍ／ｓｅｃ、貼合圧力は０．３５ＭＰaとした。
　その後、ＤＧＰ８７６０（商品名：ディスコ（株）社製）を用いて、上記マスク一体型表面保護フィルムを貼り合わせた面とは反対の面（ウェハの裏面）を、ウェハの厚さが５０μｍになるまで研削した。研削後のウェハを、ＲＡＤ－２７００Ｆ（商品名：リンテック（株）社製）を用いて、ウェハの裏面側にダイシングテープを貼り合わせ、ウェハマウントを行った。その後、粘着テープをキャストフィルムａに貼りつけ、基材フィルム３ａ（キャストフィルムａ）のみ剥離を行うことで、ウェハ上にマスク材層３ｂのみを残した。
　次にＣＯ２レーザーでスクライブライン上のマスク材を除去し、スクライブラインを開口した。
　その後、プラズマ発生用ガスとしてＳＦ６ガスを用い、シリコンウェハを１５μｍ／分のエッチング速度でダイシングできるように条件を調整し、マスク材層側からプラズマ照射した。このプラズマダイシングによりウェハを切断して個々のチップに分割した。次いで、実施例４と同じ条件にて３０分間のアッシングを行いマスク材を除去した。その後、ダイシングテープ側から紫外線を照射し（照射量２００ｍＪ／ｃｍ２）、ダイシングテープの粘着力を低減させ、チップをピックアップした。
［比較例３］　フォトリソグラフィプロセスによりマスク形成、表面保護テープの作製、半導体チップの製造
＜マスク材付ウェハの作製＞
　レーザーを用いてチップサイズ１０ｍｍ×１０ｍｍ、スクライブライン幅７０μｍの８インチスクライブライン付シリコンウェハを作製した。作製したウェハ上にポジ型感光性材料を塗布し、厚み１０μｍのレジストマスク材を形成した。フォトマスクを用いてスクライブライン上のみに紫外線照射を行い、アルカリ性の現像液を用いてスクライブライン上のレジストマスク材を除去し、マスク材付ウェハを作製した。
＜紫外線硬化型表面保護テープの作製＞
　メタクリル酸を２０ｍｏｌ％、２－エチルヘキシルアクリレートを３０ｍｏｌ％、２－ヒドロキシエチルアクリレートを１０ｍｏｌ％、メチルアクリレート４０ｍｏｌ％を混合し、溶液中で重合することにより質量平均分子量６０万のポリマー溶液を得た。
　当該ポリマー溶液に、該ポリマー１００質量部に対して、紫外線反応性樹脂として６官能のウレタンアクリレートオリゴマー（新中村化学工業株式会社製）１００質量部および３官能のウレタンアクリレートオリゴマー（新中村化学工業株式会社製）５０質量部、硬化剤としてコロネートＬ（日本ポリウレタン工業株式会社製、イソシアネート系硬化剤）４．０質量部、光重合開始剤としてイルガキュア１８４（ＢＡＳＦ社製）１０質量部を配合し、粘着剤組成物を得た。
　得られた粘着剤組成物を粘着剤層の厚みが３０μｍになるように透明な剥離ライナー上に塗工した。形成された粘着剤層を、厚さ１００μｍのＬＤＰＥ（低密度ポリエチレン）フィルムのコロナ処理面に貼り合せ、厚さ１３０μｍの紫外線硬化型表面保護テープを得た。
＜半導体チップの製造＞
　ラミネータＤＲ８５００ＩＩＩ（商品名：日東精機（株）社製）を用いて、上記で作製したマスク材付ウェハに前記紫外線硬化型表面保護テープを貼合した。
　その後、ＤＧＰ８７６０（商品名：ディスコ（株）社製）を用いて、上記紫外線硬化型表面保護テープを貼り合わせた面とは反対の面（ウェハの裏面）を、ウェハの厚さが５０μｍになるまで研削した。研削後のウェハを、ＲＡＤ－２７００Ｆ（商品名：リンテック（株）社製）を用いて、ウェハの裏面側にダイシングテープを貼り合わせ、ウェハマウントを行った。さらに、紫外線硬化型表面保護テープ面側から高圧水銀ランプを用いて５００ｍＪ／ｃｍ２の紫外線を照射した後、紫外線硬化型表面保護テープの剥離を行った。
　その後、実施例４と同じ条件でプラズマエッチングを行い、ウェハのチップ化及びマスク材の除去を行った。更に、実施例４と同じ条件でチップのピックアップを行った。
［試験例１］　基材フィルム（表面保護テープ）の剥離性評価
　上記各実施例及び比較例の＜半導体チップの製造＞において、ＲＡＤ－２７００Ｆ（商品名：リンテック（株）社製）を用いたウェハからの基材フィルム（表面保護テープ）の剥離性を、下記基準により評価した。
－基材フィルム（表面保護テープ）の剥離性の評価基準－
　○：基材フィルム（表面保護テープ）のみ剥離でき、マスク材層のみをウェハ上に残せた。
　×：剥離できなかった。又は、マスク材層ごと剥離されてしまった。
［試験例２］　プラズマによるマスク材層の除去性評価
　上記各実施例及び比較例において、Ｏ２プラズマによるアッシングを行った際の、マスク材層の残留の有無を、レーザー顕微鏡により確認した。
－マスク材層の除去性評価－
　○：マスク材層の残留が無い。
　×：マスク材層の残留が有る。
［試験例３］　スクライブライン上の糊残りの評価
　上記各実施例及び比較例の＜半導体チップの製造＞において、基材フィルム（表面保護テープ）剥離後のウェハ表面を顕微鏡で観察し、スクライブライン上の糊残りの有無を調べた。
－スクライブライン上の糊残りの評価基準－
　○：糊残りが無い。
　×：糊残りが有る。
　試験例１～３の結果を下表に示す。
　なお、表中の「－」は、評価ができなかったことを示す。
Figure JPOXMLDOC01-appb-T000001
　上記表１に示されるように、実施例１～５は基材フィルム（表面保護テープ）が剥離可能であり、マスク材層のみをウェハ上に残すことができた。その後のＳＦ６によるエッチングではマスク材層が削られることはほとんどなく、次の工程のＯ２によるエッチングにてマスク材層をすべて除去することができた。また、スクライブ面に糊残りも無かったため、チップにバリ等の発生が無くきれいにチップ化することができた。
　一方、比較例１および２は、マスク材層のみをウェハ上に残すことはできたが、通常の条件と比較して３倍以上のＯ２プラズマを照射しても、マスク材層がウェハ上に残留してしまう結果となった。これ以上のＯ２プラズマ照射は、ダイシングテープへ影響を及ぼし、ピックアップ性への影響を与える可能性が高い。
　比較例３は、レジスト剤と紫外線硬化型の粘着剤が紫外線により反応してしまうことで、表面保護テープを剥離した際にマスク材層についてもすべて剥離してしまった。そのため、その後のプラズマエッチング工程での評価自体ができなかった。
　本発明をその実施態様とともに説明したが、我々は特に指定しない限り我々の発明を説明のどの細部においても限定しようとするものではなく、添付の請求の範囲に示した発明の精神と範囲に反することなく幅広く解釈されるべきであると考える。
　本願は、2015年11月9日に日本国で特許出願された特願2015-219735に基づく優先権を主張するものであり、これはここに参照してその内容を本明細書の記載の一部として取り込む。
　　１　半導体ウェハ
　　２　パターン面
　　３　マスク一体型表面保護フィルム
　　　３ａ　基材フィルム
　　　３ｂ　マスク材層
　　４　ウェハ固定テープ
　　７　チップ
　Ｓ　表面
　Ｂ　裏面
　Ｍ１　ウェハ研削装置
　Ｍ２　ピン
　Ｍ３　コレット
　Ｆ　リングフレーム
　Ｌ　ＣＯ２レーザー
　Ｐ１　ＳＦ６ガスのプラズマ
　Ｐ２　Ｏ２ガスのプラズマ

Claims (14)

  1. 　基材フィルムと、該基材フィルム上に設けられたマスク材層とを有するマスク一体型表面保護フィルムであって、前記マスク材層が、エチレン－酢酸ビニル共重合体樹脂、エチレン－アクリル酸メチル共重合体樹脂またはエチレン－アクリル酸ブチル共重合体樹脂であって、前記マスク材層の厚みが５０μｍ以下であることを特徴とする、マスク一体型表面保護フィルム。
  2. 　前記基材フィルムがポリスチレン樹脂であることを特徴とする請求項１に記載のマスク一体型表面保護フィルム。
  3. 　前記基材フィルムが単層の硬化アクリル樹脂フィルムであって、前記マスク材層の厚みが１０μｍ以下であることを特徴とする請求項１に記載のマスク一体型表面保護フィルム。
  4. 　前記基材フィルムが複層であって、該基材フィルムのうち前記マスク材層から最も離れて位置する層が高弾性率層であって、前記マスク材層に最も近い層が低弾性率層であり、前記マスク材層の厚みが１０μｍ以下であることを特徴とする請求項１に記載のマスク一体型表面保護フィルム。
  5. 　前記低弾性率層がエチレン－酢酸ビニル共重合体樹脂、エチレン－アクリル酸メチル共重合体樹脂またはエチレン－アクリル酸ブチル共重合体樹脂であることを特徴とする請求項４に記載のマスク一体型表面保護フィルム。
  6. 　前記エチレン－酢酸ビニル共重合体樹脂、エチレン－アクリル酸メチル共重合体樹脂またはエチレン－アクリル酸ブチル共重合体樹脂のエチレン含有率が５０～８０重量％であることを特徴とする請求項１～５のいずれか１項に記載のマスク一体型表面保護フィルム。
  7. 　前記マスク一体型表面保護フィルムがプラズマダイシング用であることを特徴とする、請求項１～６のいずれか１項に記載のマスク一体型表面保護フィルム。
  8. 　下記工程（ａ）～（ｄ）を含む半導体チップの製造に用いられるマスク一体型表面保護フィルムであって、当該マスク一体型表面保護フィルムが、基材フィルムと、該基材フィルム上に設けられたマスク材層とを有し、該マスク材層の厚みが５０μｍ以下であることを特徴とする、マスク一体型表面保護フィルム：
    （ａ）マスク一体型表面保護フィルムを半導体ウェハのパターン面側に貼り合せた状態で、該半導体ウェハの裏面を研削し、研削した半導体ウェハの裏面にウェハ固定テープを貼り合わせ、リングフレームで支持固定する工程、
    （ｂ）前記マスク一体型表面保護フィルムから前記基材フィルムを剥離してマスク材層を表面に露出させた後、該マスク材層のうち半導体ウェハのストリートに相当する部分をレーザーにより切断して半導体ウェハのストリートを開口する工程、又は、前記マスク一体型表面保護フィルムのうち半導体ウェハのストリートに相当する部分をレーザーで切断して半導体ウェハのストリートを開口した後、該マスク一体型表面保護フィルムから前記基材フィルムを剥離してマスク材層を表面に露出させる工程、
    （ｃ）ＳＦ６プラズマにより半導体ウェハを前記ストリートで分断して半導体チップに個片化するプラズマダイシング工程、及び、
    （ｄ）Ｏ２プラズマにより前記マスク材層を除去するアッシング工程。
  9. 　前記マスク材層が、エチレン－酢酸ビニル共重合体樹脂、エチレン－アクリル酸メチル共重合体樹脂またはエチレン－アクリル酸ブチル共重合体樹脂であることを特徴とする請求項８に記載のマスク一体型表面保護フィルム。
  10. 　前記基材フィルムがポリスチレン樹脂であって、前記工程（ａ）のマスク一体型表面保護フィルムの半導体ウェハのパターン面側への貼り合せが、５０℃～１００℃での加熱貼り合わせであることを特徴とする請求項８または９に記載のマスク一体型表面保護フィルム。
  11. 　前記基材フィルムが単層の硬化アクリル樹脂フィルムであって、前記マスク材層の厚みが１０μｍ以下であることを特徴とする請求項８または９に記載のマスク一体型表面保護フィルム。
  12. 　前記基材フィルムが複層であって、該基材フィルムのうち前記マスク材層から最も離れて位置する層が高弾性率層であって、前記マスク材層に最も近い層が低弾性率層であり、前記マスク材層の厚みが１０μｍ以下であることを特徴とする請求項８または９に記載のマスク一体型表面保護フィルム。
  13. 　前記低弾性率層がエチレン－酢酸ビニル共重合体樹脂、エチレン－アクリル酸メチル共重合体樹脂またはエチレン－アクリル酸ブチル共重合体樹脂であることを特徴とする請求項１２に記載のマスク一体型表面保護フィルム。
  14. 　前記エチレン－酢酸ビニル共重合体樹脂、エチレン－アクリル酸メチル共重合体樹脂またはエチレン－アクリル酸ブチル共重合体樹脂のエチレン含有率が５０～８０重量％であることを特徴とする請求項９または請求項１３に記載のマスク一体型表面保護フィルム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170122185A (ko) * 2015-11-09 2017-11-03 후루카와 덴키 고교 가부시키가이샤 반도체 칩의 제조방법 및 이것에 이용하는 마스크 일체형 표면 보호 테이프
JP6765949B2 (ja) * 2016-12-12 2020-10-07 株式会社ディスコ ウェーハの加工方法
JP6524558B2 (ja) * 2016-12-15 2019-06-05 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP6582013B2 (ja) * 2017-03-31 2019-09-25 古河電気工業株式会社 剥離ライナー付マスク一体型表面保護テープ
KR102673452B1 (ko) * 2018-03-23 2024-06-07 린텍 가부시키가이샤 다이 본딩 필름, 다이싱 다이 본딩 시트, 및 반도체 칩의 제조 방법
KR20210090633A (ko) * 2018-11-15 2021-07-20 도오꾜오까고오교 가부시끼가이샤 플라즈마 다이싱용 보호막 형성제, 및 반도체 칩의 제조 방법
US11784092B2 (en) * 2020-02-27 2023-10-10 Micron Technology, Inc. Disposing protective cover film and underfill layer over singulated integrated circuit dice for protection during integrated circuit processing
KR20230045661A (ko) 2021-09-27 2023-04-05 삼성전자주식회사 반도체 패키지의 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008098228A (ja) * 2006-10-06 2008-04-24 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2008193034A (ja) * 2007-02-08 2008-08-21 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2008226940A (ja) * 2007-03-09 2008-09-25 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2009033155A (ja) * 2006-12-05 2009-02-12 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
WO2012017568A1 (ja) * 2010-08-05 2012-02-09 古河電気工業株式会社 粘着フィルム及び半導体ウエハ加工用テープ
JP2013225647A (ja) * 2012-03-19 2013-10-31 Furukawa Electric Co Ltd:The 半導体ウェハ表面保護用粘着テープ
JP2014523116A (ja) * 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド 物理的に除去可能なマスクを用いたレーザ・プラズマエッチングウェハダイシング
JP2015050333A (ja) * 2013-09-02 2015-03-16 パナソニック株式会社 プラズマ処理装置及びプラズマ処理方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223511A (ja) * 1999-01-29 2000-08-11 Mitsumi Electric Co Ltd 印刷用マスク
JP4333649B2 (ja) 2005-07-11 2009-09-16 パナソニック株式会社 半導体チップの製造方法
KR101426572B1 (ko) * 2006-03-15 2014-08-05 신에츠 폴리머 가부시키가이샤 보유 지그, 반도체 웨이퍼의 연삭 방법
US20080039583A1 (en) * 2006-08-08 2008-02-14 I-Hwa Lee Adhesive composition
JP2009141024A (ja) * 2007-12-04 2009-06-25 Furukawa Electric Co Ltd:The 粘着テープ
US8912077B2 (en) * 2011-06-15 2014-12-16 Applied Materials, Inc. Hybrid laser and plasma etch wafer dicing using substrate carrier
US9540343B2 (en) * 2011-07-06 2017-01-10 Gilead Sciences, Inc. Compounds for the treatment of HIV
JP5294358B2 (ja) * 2012-01-06 2013-09-18 古河電気工業株式会社 ウエハ加工用テープ及びこれを使用した半導体装置の製造方法
ITNA20120019A1 (it) * 2012-04-26 2013-10-27 Bukshtynava Aksana Generatore solare ibrido composto da un collettore pvt (acronimo dell'inglese photovoltaic and thermal) a fluido, un accumulatore dal dielettrico solido o elettrolitico, un sistema di segnalazione a led, un controllo elettronico per la gestione dei l
CN202742785U (zh) * 2012-05-17 2013-02-20 江苏申凯包装有限公司 一种易揭杯盖膜
KR102176802B1 (ko) * 2013-03-11 2020-11-10 린텍 가부시키가이샤 점착 시트 및 가공된 디바이스 관련 부재의 제조 방법
CN203833944U (zh) * 2014-03-08 2014-09-17 郑州威瑞生物技术有限公司 一种一次性生物反应器

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008098228A (ja) * 2006-10-06 2008-04-24 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2009033155A (ja) * 2006-12-05 2009-02-12 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
JP2008193034A (ja) * 2007-02-08 2008-08-21 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2008226940A (ja) * 2007-03-09 2008-09-25 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
WO2012017568A1 (ja) * 2010-08-05 2012-02-09 古河電気工業株式会社 粘着フィルム及び半導体ウエハ加工用テープ
JP2014523116A (ja) * 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド 物理的に除去可能なマスクを用いたレーザ・プラズマエッチングウェハダイシング
JP2013225647A (ja) * 2012-03-19 2013-10-31 Furukawa Electric Co Ltd:The 半導体ウェハ表面保護用粘着テープ
JP2015050333A (ja) * 2013-09-02 2015-03-16 パナソニック株式会社 プラズマ処理装置及びプラズマ処理方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3376527A4 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019092935A1 (ja) * 2017-11-09 2019-05-16 古河電気工業株式会社 半導体チップの製造方法
KR20190057326A (ko) * 2017-11-09 2019-05-28 후루카와 덴키 고교 가부시키가이샤 반도체 칩의 제조 방법
JP2019087681A (ja) * 2017-11-09 2019-06-06 古河電気工業株式会社 半導体チップの製造方法
CN110024086A (zh) * 2017-11-09 2019-07-16 古河电气工业株式会社 半导体芯片的制造方法
KR102282587B1 (ko) * 2017-11-09 2021-07-27 후루카와 덴키 고교 가부시키가이샤 반도체 칩의 제조 방법
CN110024086B (zh) * 2017-11-09 2023-04-28 古河电气工业株式会社 半导体芯片的制造方法

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