WO2016203743A1 - 半導体装置 - Google Patents

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WO2016203743A1
WO2016203743A1 PCT/JP2016/002805 JP2016002805W WO2016203743A1 WO 2016203743 A1 WO2016203743 A1 WO 2016203743A1 JP 2016002805 W JP2016002805 W JP 2016002805W WO 2016203743 A1 WO2016203743 A1 WO 2016203743A1
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WO
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semiconductor chip
region
heat sink
hole
heat
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PCT/JP2016/002805
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French (fr)
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翔一朗 大前
憲司 小野田
Original Assignee
株式会社デンソー
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Definitions

  • the present disclosure relates to a semiconductor device in which a first semiconductor chip and a second semiconductor chip formed using materials having different Young's moduli are arranged on the same surface of a heat dissipation member and sealed with a sealing resin body.
  • Patent Document 1 discloses a semiconductor device in which a first semiconductor chip and a second semiconductor chip formed using materials having different Young's moduli are arranged on the same surface of a heat dissipation member.
  • the first semiconductor chip made of Si and the second semiconductor chip made of SiC are arranged on the same surface of the heat dissipation member.
  • the semiconductor device as described above usually further includes a sealing resin body. Then, at least one surface of the first semiconductor chip, the second semiconductor chip, and the heat dissipation member is integrally sealed with the sealing resin body.
  • the second semiconductor chip is formed using a material having a higher Young's modulus than the first semiconductor chip, and is less likely to deform (hard) than the first semiconductor chip. For this reason, in the resin-encapsulated semiconductor device, the resin is easily peeled around the second semiconductor chip due to a change in temperature of the use environment. Since the first semiconductor chip and the second semiconductor chip are arranged on the same surface of the heat dissipation member, the resin peeling that occurs around the second semiconductor chip is caused by the interface between the sealing resin body and one surface of the heat dissipation member. There is a risk of progressing to one semiconductor chip side. That is, there is a possibility that the connection reliability of the first semiconductor chip with respect to the heat dissipation member is lowered.
  • the first semiconductor chip and the second semiconductor chip are arranged on the same surface of the heat dissipation member, and for example, heat generated by the first semiconductor chip is transmitted to the second semiconductor chip via the heat dissipation member.
  • the heat of one semiconductor chip is transferred to the other semiconductor chip, the other semiconductor chip becomes high temperature, and there is a possibility that the element characteristics are deteriorated.
  • an object of the present disclosure is to provide a semiconductor device capable of suppressing heat transfer between semiconductor chips while improving connection reliability of a first semiconductor chip having a small Young's modulus.
  • the conductor device includes a first semiconductor chip, a second semiconductor chip formed using a material having a Young's modulus larger than the first semiconductor chip, one surface, the one surface, and a thickness direction.
  • the first semiconductor chip and the second semiconductor chip are arranged side by side on the one surface, and heat generated by the first semiconductor chip and the second semiconductor chip is transferred to the heat radiation.
  • a sealing resin body that integrally seals at least one surface of the first semiconductor chip, the second semiconductor chip, and the heat dissipation member.
  • the one surface of the heat dissipation member includes a first region that is an arrangement region of the first semiconductor chip and a second region that is an arrangement region of the second semiconductor chip, and penetrates over the one surface and the back surface.
  • the sealing resin body includes a first covering portion that covers the one surface, and a filling portion that is continuous with the first covering portion and is filled in the through hole.
  • the resin peeling progresses at the interface between the filling portion and the wall surface of the through hole. For this reason, compared with the structure which does not have the conventional through-hole, the path
  • the filling part which is a part of sealing resin body is arrange
  • the filling portion is provided extending in the thickness direction from the one surface side covering portion, and functions as an anchor.
  • the sealing resin body includes a first covering portion that covers the one surface, and a filling portion that is continuous with the first covering portion and is filled in the through hole.
  • the through hole penetrates over one surface and the back surface of the heat radiating member, and there is no heat radiating member in the through hole forming portion. Therefore, the semiconductor device described above can suppress heat transfer between the first semiconductor chip and the second semiconductor chip.
  • the through hole described above can suppress the heat generated by the first semiconductor chip from being transmitted to the second semiconductor chip via the heat dissipation member. Therefore, the semiconductor device according to one embodiment of the present disclosure can suppress degradation of the characteristics of the element formed in the second semiconductor chip due to heat transfer of the second semiconductor chip. Moreover, since it can suppress that resin peeling progresses to the 1st semiconductor chip side among the 1st semiconductor chip and 2nd semiconductor chip which are driven in parallel, fail-safe property can also be improved.
  • FIG. 1 is a diagram illustrating a schematic configuration of a power conversion device to which the semiconductor device of the first embodiment is applied.
  • FIG. 2 is a plan view showing a schematic configuration of the semiconductor device
  • FIG. 3 is a plan view in which the sealing resin body is omitted in the semiconductor device
  • FIG. 4 is a plan view showing the position of the through hole in the heat sink
  • FIG. 7 is a plan view showing a first modification
  • FIG. 8 is a plan view showing a second modification
  • FIG. 1 is a diagram illustrating a schematic configuration of a power conversion device to which the semiconductor device of the first embodiment is applied.
  • FIG. 2 is a plan view showing a schematic configuration of the semiconductor device
  • FIG. 3 is a plan view in which the sealing resin body is omitted in the semiconductor device
  • FIG. 4 is a plan view showing the position of the
  • FIG. 9 is a cross-sectional view showing a third modification
  • FIG. 10 is a plan view showing positions of through holes in the heat sink in the semiconductor device according to the second embodiment.
  • FIG. 11 is a cross-sectional view showing the periphery of a through hole in a semiconductor device according to the second embodiment.
  • FIG. 12 is a cross-sectional view showing the periphery of the through hole in the semiconductor device according to the third embodiment.
  • FIG. 13 is a cross-sectional view showing a fourth modification
  • FIG. 14 is a cross-sectional view showing a fifth modification.
  • the thickness direction of a heat sink is shown as a Z direction.
  • An arrangement direction of the first semiconductor chip and the second semiconductor chip that are orthogonal to the Z direction and constitute the same arm is indicated as an X direction.
  • a direction perpendicular to both the Z direction and the X direction is referred to as a Y direction.
  • the XY plane defined by the X direction and the Y direction described above is a plane orthogonal to the Z direction, and unless otherwise specified, the shape along the XY plane is a planar shape.
  • the power converter 1 is configured to convert a DC voltage supplied from a DC power source 2 into a three-phase AC and output it to a three-phase AC system motor 3.
  • the power converter 1 shown in FIG. Such a power converter 1 is mounted on, for example, an electric vehicle (EV) or a hybrid vehicle (HV).
  • the power conversion device 1 can also convert the electric power generated by the motor 3 into direct current and charge the battery as the direct current power source 2. For this reason, the motor 3 is also referred to as a motor generator.
  • Reference numeral 4 shown in FIG. 1 is a smoothing capacitor.
  • the power converter 1 has a three-phase inverter.
  • the three-phase inverter is a three-phase circuit provided between a high potential power line 5 connected to the positive electrode (high potential side) of the DC power source 2 and a low potential power line 6 connected to the negative electrode (low potential side).
  • the upper and lower arms of each phase are each constituted by a semiconductor device 10. That is, in the present embodiment, the semiconductor device 10 constitutes the upper and lower arms for one phase.
  • the semiconductor device 10 has two IGBTs 11 and two MOSFETs 12.
  • the two IGBTs 11 are connected in series between the high potential power line 5 and the low potential power line 6.
  • a MOSFET 12 is connected to each IGBT 11 in parallel.
  • a reflux FWD (not shown) is connected to the IGBT 11 in reverse parallel and can be refluxed by the FWD.
  • the MOSFET 12 has a parasitic diode (not shown), and current is circulated by the parasitic diode.
  • an n-channel IGBT 11 and an n-channel MOSFET 12 are employed.
  • the cathode electrode of the FWD is shared with the collector electrode of the IGBT 11, and the anode electrode is shared with the emitter electrode.
  • the cathode electrode of the parasitic diode is shared with the drain electrode of the MOSFET 12, and the anode electrode is shared with the source electrode.
  • the collector electrode of the IGBT 11 on the upper arm (high side) side is electrically connected to the high potential power supply line 5, and the emitter electrode is connected to the output line 7 to the motor 3.
  • the collector electrode of the IGBT 11 on the lower arm (low side) side is connected to the output line 7, and the emitter electrode is electrically connected to the low potential power supply line 6.
  • the drain electrode of the MOSFET 12 on the upper arm side is electrically connected to the collector electrode of the IGBT 11 on the upper arm side, that is, the high-potential power line 5, and the source electrode is the emitter electrode of the IGBT 11 on the upper arm side, that is, the output line. 7 is connected.
  • the drain electrode of the MOSFET 12 on the lower arm side is electrically connected to the collector electrode and the output line 7 of the IGBT 11 on the lower arm side, and the source electrode is the emitter electrode of the IGBT 11 on the lower arm side, that is, the low-potential power line 6. And are electrically connected.
  • the power conversion device 1 is used as a boost converter that boosts a DC voltage supplied from the DC power supply 2, an IGBT 11 and a MOSFET 12 that constitute a three-phase inverter, and a switching element that constitutes a boost converter.
  • a drive circuit that outputs a drive signal and a control unit that outputs a control signal to the drive circuit may be included.
  • the configuration in which the IGBT 11 and the MOSFET 12 are connected in parallel is well known.
  • the saturation voltage at the time of ON is smaller in the MOSFET 12 in the small current region and smaller in the IGBT 11 in the large current region.
  • ON / OFF of the IGBT 11 and the MOSFET 12 is controlled so that a current flows through the MOSFET 12 in the small current region and a current flows through the IGBT 11 in the large current region.
  • on-loss can be reduced.
  • the turn-off loss is only the loss of the MOSFET 12 having excellent switching performance, the tail current is reduced and the turn-off loss can be reduced.
  • FIG. 3 is a view in which the sealing resin body is omitted from FIG. 6 strictly shows the structure of the upper arm side, but the structure of the first semiconductor chip 13 and the second semiconductor chip 14 is shown because the lower arm side has the same structure.
  • the semiconductor device 10 includes a first semiconductor chip 13, a second semiconductor chip 14, heat sinks 15 and 16, terminals 17 and 18, and a sealing resin body 19. ing.
  • the semiconductor device 10 of the present embodiment includes a high potential power terminal 20, a low potential power terminal 21, an output terminal 22, and a signal terminal 23 as terminals for external connection.
  • the high potential power supply terminal 20 is also referred to as a P terminal 20.
  • the low potential power supply terminal 21 is also referred to as an N terminal 21, and the output terminal 22 is also referred to as an O terminal 22.
  • These P terminal 20, N terminal 21, and O terminal 22 are also referred to as terminals 20, 21, and 22.
  • the heat sink 15 corresponds to a first heat sink
  • the heat sink 16 corresponds to a second heat sink.
  • the first semiconductor chip 13 is formed by forming an IGBT 11 and an FWD connected in reverse parallel to the IGBT 11 on a semiconductor substrate. That is, an RC (Reverse Conducting) -IGBT is formed on the first semiconductor chip 13.
  • the IGBT 11 and the FWD have a so-called vertical structure so that a current flows in the thickness direction of the first semiconductor chip 13, that is, the Z direction.
  • the first semiconductor chip 13 includes the first semiconductor chip 131 in which the upper-arm IGBT 11 and FWD are formed, and the first semiconductor chip 132 in which the lower-arm IGBT 11 and FWD are formed. is doing.
  • a collector electrode is formed on one surface side of the first semiconductor chip 13, and an emitter electrode is formed on the surface opposite to the collector electrode formation surface.
  • the collector electrode is formed on almost the entire surface facing the heat sink 15.
  • a plurality of pads including a pad electrically connected to the gate electrode is provided in a peripheral region different from the active region where the emitter electrode is formed on the emitter electrode forming surface.
  • the first semiconductor chips 131 and 132 have substantially the same planar shape and have substantially the same size.
  • the first semiconductor chips 131 and 132 are both substantially rectangular in plan. Further, the first semiconductor chips 131 and 132 are positioned at substantially the same height in the Z direction as shown in FIG. 5, and are arranged side by side in the X direction as indicated by broken lines in FIGS. .
  • the first semiconductor chip 13 (131, 132) is formed using Si (silicon).
  • Si silicon
  • the first semiconductor chip 13 is formed by forming the IGBT 11 and the FWD on the semiconductor substrate made of Si.
  • the second semiconductor chip 14 includes a MOSFET 12 formed on a semiconductor substrate formed using a semiconductor material having a Young's modulus greater than that of the first semiconductor chip 13.
  • the MOSFET 12 has a so-called vertical structure so that a current flows in the thickness direction of the second semiconductor chip 14, that is, the Z direction.
  • the second semiconductor chip 14 includes a second semiconductor chip 141 in which the upper arm side MOSFET 12 is formed and a second semiconductor chip 142 in which the lower arm side MOSFET 12 is formed.
  • a drain electrode is formed on one surface side of the second semiconductor chip 14, and a source electrode is formed on the surface opposite to the drain electrode formation surface.
  • the drain electrode is formed on almost the entire surface facing the heat sink 15.
  • the drain electrode formation surface of the second semiconductor chip 14 is on the same side as the collector electrode formation surface of the first semiconductor chip 13 in the Z direction.
  • a plurality of pads including a pad electrically connected to the gate electrode is provided in a peripheral region different from the active region where the source electrode is formed on the source electrode formation surface.
  • the second semiconductor chips 141 and 142 have substantially the same planar shape and have substantially the same size.
  • the second semiconductor chips 141 and 142 are both substantially rectangular in plan, and the size thereof is smaller than that of the first semiconductor chip 13 as indicated by broken lines in FIGS.
  • the second semiconductor chips 141 and 142 are located at substantially the same height in the Z direction and are arranged side by side in the X direction.
  • the second semiconductor chip 14 is positioned at substantially the same height in the Z direction as the first semiconductor chip 13 disposed on the one surface 15 a of the same heat sink 15 and is aligned in the X direction. Is arranged in. Specifically, the second semiconductor chip 141 is located at substantially the same height as the first semiconductor chip 131 in the Z direction and is arranged side by side in the X direction. Further, the second semiconductor chip 142 is located at substantially the same height as the first semiconductor chip 132 in the Z direction, and is arranged side by side in the X direction. 2, the first semiconductor chip 131, the second semiconductor chip 141, the first semiconductor chip 132, and the second semiconductor chip 142 are arranged in this order in the X direction.
  • the second semiconductor chip 14 is formed using SiC (silicon carbide).
  • the second semiconductor chip 14 includes the MOSFET 12 formed on the semiconductor substrate made of SiC.
  • the first semiconductor chip 13 and the second semiconductor chip 14 are also referred to as semiconductor chips 13 and 14.
  • the IGBT 11 is formed on the first semiconductor chip 13
  • the MOSFET 12 is formed on the second semiconductor chip 14
  • the first semiconductor chip 13 and the second semiconductor chip 14 are driven in parallel. Further, since the current is controlled to flow through the IGBT 11 in the large current region, the amount of heat generated by the driving is larger in the first semiconductor chip 13 than in the second semiconductor chip 14.
  • heat sinks 15 are disposed on the collector electrode forming surface side of the first semiconductor chip 13 and on the drain electrode forming surface side of the second semiconductor chip 14.
  • heat sinks 16 are disposed on the emitter electrode forming surface side of the first semiconductor chip 13 and the source electrode forming surface side of the second semiconductor chip 14.
  • the heat sinks 15 and 16 are the heat sinks 151 and 161 sandwiching the first semiconductor chip 131 and the second semiconductor chip 141 on the upper arm side, and the first semiconductor chip 132 on the lower arm side.
  • heat sinks 152 and 162 sandwiching the second semiconductor chip 142 therebetween. That is, the heat sink 15 includes heat sinks 151 and 152, and the heat sink 16 includes heat sinks 161 and 162.
  • the heat sink 15 (151 and 152) corresponds to a heat radiating member.
  • the heat sinks 151 and 161 corresponding to the upper arm are respectively disposed so as to include the first semiconductor chip 131 and the second semiconductor chip 141 on the upper arm side in the projection view from the Z direction.
  • the heat sinks 152 and 162 corresponding to the lower arm are respectively disposed so as to include the first semiconductor chip 132 and the second semiconductor chip 142 on the lower arm side in a projected view from the Z direction.
  • each of the heat sinks 151, 152, 161, 162 has a substantially rectangular planar shape.
  • heat sinks 15 and 16 function to dissipate heat generated by the corresponding semiconductor chips 13 and 14 to the outside of the semiconductor device 10.
  • the function of electrical connection that is, the function of wiring is also achieved.
  • the heat sinks 15 and 16 are formed using metal materials, such as copper, in order to ensure heat conductivity and electrical conductivity.
  • the first semiconductor chip 13 and the second semiconductor chip 14 are disposed on the one surface 15 a of the heat sink 15. 4 and 5, a solder 24 is interposed between the heat sink 15 and the collector electrode of the first semiconductor chip 13, and the heat sink 15 and the collector electrode are thermally and electrically connected by the solder 24. It is connected to the. As shown in FIG. 6, solder 25 is interposed between one surface 15a of the heat sink 15 and the drain electrode of the second semiconductor chip 14, and the heat sink 15 and the drain electrode are thermally and electrically connected by the solder 25. It is connected to the.
  • the first semiconductor chip 131 and the second semiconductor chip 141 on the upper arm side are arranged on the one surface 15a of the heat sink 151.
  • the solder 24 is interposed between the heat sink 151 and the collector electrode of the first semiconductor chip 131, and the heat sink 151 and the collector electrode of the first semiconductor chip 131 are thermally and electrically connected by the solder 24.
  • solder 25 is interposed between the heat sink 151 and the drain electrode of the second semiconductor chip 141, and the heat sink 151 and the drain electrode of the second semiconductor chip 141 are thermally and electrically connected by the solder 25. Yes.
  • the first semiconductor chip 132 and the second semiconductor chip 142 on the lower arm side are arranged on the one surface 15 a of the heat sink 152.
  • the solder 24 is interposed between the heat sink 152 and the collector electrode of the first semiconductor chip 132, and the heat sink 152 and the collector electrode of the first semiconductor chip 132 are thermally and electrically connected by the solder 24.
  • solder 25 is interposed between the heat sink 152 and the drain electrode of the second semiconductor chip 142, and the heat sink 152 and the drain electrode of the second semiconductor chip 142 are thermally and electrically connected by the solder 25. Yes.
  • the back surface 15b opposite to the one surface 15a in each heat sink 15 (151, 152) is exposed from the first surface 19a of the sealing resin body 19 in the Z direction.
  • the back surface 15b and the first surface 19a are substantially flush.
  • the heat sink 152 on the lower arm side has a joint portion 152a as shown in FIGS.
  • the joint portion 152 a is provided thinner than the other portion (main body portion) of the heat sink 152.
  • the joint portion 152a is extended from the part of the side surface of the heat sink 152 on the heat sink 151 side to the heat sink 161 side with two bent portions. That is, it extends in the X direction and also in the Z direction.
  • a P terminal 20 is connected to the heat sink 151 on the upper arm side as shown in FIGS.
  • the P terminal 20 is electrically connected to the above-described high potential power supply line 5.
  • the P terminal 20 may be provided integrally with the heat sink 15 or may be provided as a separate member from the heat sink 15 and connected to the heat sink 15.
  • the P terminal 20 extends in the Y direction and protrudes from the side surface 19c of the sealing resin body 19 as shown in FIG.
  • the O terminal 22 is connected to the heat sink 152 on the lower arm side as shown in FIGS.
  • the O terminal 22 is electrically connected to the output line 7 described above.
  • the O terminal 22 may be provided integrally with the heat sink 152, provided as a separate member from the heat sink 152, and connected to the heat sink 152.
  • the O terminal 22 extends in the Y direction and protrudes from the same side surface 19 c as the P terminal 20 in the sealing resin body 19.
  • the O terminal 22 may be connected to the heat sink 161 on the upper arm side.
  • the heat sinks 152 and 161 may have two O terminals 22 connected to each other.
  • a heat sink 16 is disposed on the emitter electrode formation surface of the first semiconductor chip 13 and the source electrode formation surface side of the second semiconductor chip 14.
  • a terminal 17 is interposed between the first semiconductor chip 13 and the heat sink 16 as shown in FIGS.
  • a terminal 18 is interposed between the second semiconductor chip 14 and the heat sink 16 as shown in FIG.
  • the terminal 17 secures a height for connecting the signal terminal 23 and the pad of the first semiconductor chip 13 by the bonding wire 26.
  • the terminal 17 is formed using at least a metal material in order to ensure thermal conductivity and electrical conductivity in order to thermally and electrically relay the emitter electrode of the first semiconductor chip 13 and the heat sink 16.
  • the terminal 17 is disposed opposite to the emitter electrode on the emitter electrode forming surface of the first semiconductor chip 13 and is electrically connected to the emitter electrode via the solder 27.
  • the terminal 18 secures a height for connecting the signal terminal 23 and the pad of the second semiconductor chip 14 by the bonding wire 26.
  • the terminal 18 is formed using at least a metal material in order to ensure thermal conductivity and electrical conductivity in order to thermally and electrically relay the source electrode of the second semiconductor chip 14 and the heat sink 16.
  • the terminal 18 is disposed opposite the source electrode formation surface of the second semiconductor chip 14 and is electrically connected to the source electrode via the solder 28.
  • the heat sink 16 is provided so that most of the heat sink 16 overlaps the corresponding heat sink 15 in the projection view from the Z direction. Specifically, the heat sink 161 on the upper arm side is provided so as to overlap the heat sink 151, and the heat sink 162 on the lower arm side is provided so as to overlap the heat sink 152. The heat sink 16 is disposed opposite to the surfaces of the terminals 17 and 18 opposite to the semiconductor chips 13 and 14.
  • solder 29 is interposed between one surface 16 a of the heat sink 16 and the terminal 17, and the heat sink 16 and the terminal 17 are thermally and electrically connected by the solder 29.
  • solder 30 is interposed between one surface 16 a of the heat sink 16 and the terminal 18, and the heat sink 16 and the terminal 18 are thermally and electrically connected by the solder 30.
  • the terminal 17 is interposed between the one surface 16 a of the heat sink 161 and the first semiconductor chip 131 on the upper arm side, and the emitter electrode of the first semiconductor chip 131 and the terminal 17 are connected by the solder 27. Yes. Further, the terminal 17 and the heat sink 161 are connected by solder 29.
  • the terminal 18 is interposed between the one surface 16 a of the heat sink 161 and the second semiconductor chip 141 on the upper arm side, and the source electrode of the second semiconductor chip 141 and the terminal 17 are connected by solder 28. Further, the terminal 18 and the heat sink 161 are connected by the solder 30.
  • the first semiconductor chip 131 and the second semiconductor chip 141 are arranged on the one surface 16 a of the heat sink 161.
  • the terminal 17 is interposed between the one surface 16 a of the heat sink 162 and the first semiconductor chip 132 on the lower arm side, and the emitter electrode 13 b of the first semiconductor chip 132 and the terminal 17 are connected by the solder 27. Further, the terminal 17 and the heat sink 162 are connected by solder 29.
  • the terminal 18 is interposed between the one surface 16 a of the heat sink 162 and the second semiconductor chip 142 on the lower arm side, and the source electrode 14 b of the second semiconductor chip 142 and the terminal 17 are connected by the solder 28. Further, the terminal 18 and the heat sink 162 are connected by the solder 30.
  • the first semiconductor chip 132 and the second semiconductor chip 142 are arranged on the one surface 16a of the heat sink 162.
  • the back surface 16 b opposite to the one surface 16 a is exposed from the second surface 19 b of the sealing resin body 19.
  • the second surface 19b is a surface opposite to the first surface 19a.
  • the back surface 16b and the second surface 19b are substantially flush.
  • the heat sink 161 on the upper arm side of the heat sink 16 has a joint portion 161a.
  • the joint portion 161 a is provided thinner than the other portion (main body portion) of the heat sink 161. Further, the joint portion 161 a extends in the X direction from a part of the side surface of the heat sink 161 on the heat sink 162 side.
  • the distal end portion of the joint portion 161 a and the distal end portion of the joint portion 152 a face each other in the Z direction and are electrically connected via the solder 31.
  • the heat sink 162 on the lower arm side has a joint portion 162a.
  • the joint portion 162a is provided thinner than other portions (main body portions) of the heat sink 162.
  • the joint portion 162a extends in the X direction from a part of the side surface of the heat sink 162 on the heat sink 161 side.
  • the N terminal 21 is electrically connected to the joint portion 162a via solder (not shown).
  • the N terminal 21 is electrically connected to the low potential power line 6 described above.
  • the N terminal 21 is electrically connected to the joint 162 a of the heat sink 162, extends in the Y direction, and protrudes to the outside from the side surface 19 c of the sealing resin body 19.
  • the N terminal 21 protrudes from the same side surface 19 c as the P terminal 20 and the O terminal 22.
  • the protrusion part from the sealing resin body 19 in these terminals 20, 21, and 22 is arrange
  • the signal terminal 23 is electrically connected to the pads of the corresponding semiconductor chips 13 and 14 through bonding wires 26.
  • the signal terminal 23 extends in the Y direction, and protrudes to the outside from the side surface 19 d opposite to the side surface 19 c among the side surfaces of the sealing resin body 19.
  • the sealing resin body 19 integrally seals the semiconductor chips 13 and 14, a part of the heat sinks 15 and 16, the terminals 17 and 18, and a part of each of the terminals 20, 21, 22 and 23.
  • the sealing resin body 19 is made of, for example, an epoxy resin and is molded by a transfer mold method. As shown in FIG. 2, the sealing resin body 19 has a substantially rectangular plane shape, and the P terminal 20, the N terminal 21, and the O terminal 22, which are main terminals, are drawn from a side surface 19 c substantially parallel to the X direction. It is. Further, the signal terminal 23 is drawn out from the side surface 19d opposite to the side surface 19c.
  • the semiconductor device 10 configured as described above is a so-called 4-in-1 package including two first semiconductor chips 13 (131, 132) and two second semiconductor chips 14 (141, 142). Further, heat sinks 15 and 16 exist on both sides in the Z direction of the semiconductor chips 13 and 14 so that heat of the semiconductor chips 13 and 14 can be dissipated to both sides.
  • the arrangement in the Z direction is, from the first surface 19a side, the heat sink 15 (151), solders 24 and 25, the first semiconductor chip 13 (131) and the second semiconductor chip 14 ( 141), solders 27 and 28, terminals 17 and 18, solders 29 and 30, and heat sink 16 (161).
  • the arrangement in the Z direction is the heat sink 15 (152), the solders 24 and 25, the first semiconductor chip 13 (132) on the lower arm side, and the second semiconductor from the first surface 19a side.
  • Chip 14 (142), solders 27 and 28, terminals 17 and 18, solders 29 and 30, and heat sink 16 (162) are arranged in this order. That is, the arrangement in the Z direction is the same between the upper arm and the lower arm.
  • a first region 15 d that is an arrangement region of the first semiconductor chip 13 and a second region 15 e that is an arrangement region of the second semiconductor chip 14 are indicated by broken lines. Further, a facing region 15f between the first region 15d and the second region 15e is also indicated by a broken line.
  • the heat sink 15 (151 and 152) has a through hole 15c.
  • the first semiconductor chip 13 (131, 132) and the second semiconductor chip 14 (141, 142) are disposed on one surface 15a of the heat sink 15.
  • the arrangement area of each first semiconductor chip 13 is indicated as a first area 15d
  • the arrangement area of each second semiconductor chip 14 is indicated as a second area 15e.
  • the first region 15d indicates a portion where the first semiconductor chip 13 is disposed on the one surface 15a, that is, a portion where the solder 24 is joined.
  • the second region 15e indicates a portion where the second semiconductor chip 14 is disposed on the one surface 15a, that is, a portion where the solder 25 is bonded.
  • the collector electrode of the first semiconductor chip 13 is formed on almost the entire surface facing the heat sink 15.
  • the drain electrode of the second semiconductor chip 14 is formed on almost the entire surface facing the heat sink 15.
  • the first region 15d substantially coincides with the first semiconductor chip 13 in the projection view from the Z direction
  • the first region 15d has a substantially rectangular planar shape.
  • the second region 15e substantially coincides with the second semiconductor chip 14, and the second region 15e has a substantially rectangular planar shape.
  • the first region 15d and the second region 15e are provided side by side in the X direction.
  • the first region 15d and the second region 15e have two sets of opposite sides as the outer periphery having a substantially rectangular shape in plan view. Two sides forming one set are substantially parallel to the X direction, and two sides forming the other set are substantially parallel to the Y direction.
  • the through-hole 15c penetrates over the one surface 15a and the back surface 15b of the heat sink 15.
  • the through hole 15c is formed at a position between the first region 15d and the second region 15e in the X direction.
  • the X coordinate of the through hole 15c is a coordinate between the X coordinate of the first region 15d and the X coordinate of the second region 15e.
  • the X coordinate of the through hole 15c is the X coordinate of the opposite side (hereinafter referred to as the first opposite side) of the first region 15d with the second region 15e and the first region 15d of the second region 15e. This is a coordinate between the X coordinates of the opposing side (hereinafter referred to as the second opposing side).
  • the through-hole 15c is formed at a position between the shortest portions of the facing distance between the first region 15d and the second region 15e in the X direction that is the arrangement direction.
  • the through hole 15c is formed at a position near the second semiconductor chip 14 in the X direction.
  • the through hole 15c is formed at a position closer to the second region 15e than to the first region 15d.
  • the through hole 15c is formed in a facing region 15f between the first region 15d and the second region 15e.
  • the opposing region 15f is a virtual straight line connecting the first opposing side of the first region 15d, the second opposing side of the second region 15e, and the end portions of the first opposing side and the second opposing side on the P terminal 20 side. And an imaginary straight line connecting ends opposite to the P terminal 20 on the first opposing side and the second opposing side.
  • the plurality of through holes 15c are formed so as to straddle the opposing region 15f in the Y direction. Specifically, five through holes 15c are formed in the heat sinks 151 and 152, respectively. The five through holes 15c are formed at a predetermined pitch along the Y direction. Of the five through holes 15c, three are formed in the opposing region 15f, and the remaining two are formed outside the opposing region 15f.
  • the sealing resin body 19 includes a covering portion 19 e that covers one surface 15 a of the heat sink 15 that is a heat radiating member, and a filling portion 19 f that is filled in the through hole 15 c.
  • the covering portion 19e is disposed on the one surface 15a so as to close the through hole 15c, and is in close contact with the one surface 15a.
  • the covering portion 19e corresponds to a one-side covering portion (or a first covering portion).
  • the filling portion 19f is arranged from the opening end on the one surface 15a side to the opening end on the back surface 15b side with respect to the through hole 15c.
  • the filling portion 19f is in close contact with the wall surface of the through hole 15c.
  • the end on the back surface 15b side of the filling portion 19f is substantially flush with the back surface 15b.
  • the filling portion 19f is continuous with the covering portion 19e and is formed integrally with the covering portion 19e.
  • the filling portion 19f extends from the covering portion 19e on the side opposite to the heat sink 16 in the Z direction.
  • the second semiconductor chip 14 is formed using a semiconductor material having a higher Young's modulus than the first semiconductor chip 13, and is less likely to deform (hard) than the first semiconductor chip 13. For this reason, peeling is likely to occur in the periphery of the second semiconductor chip 14, for example, in the outer peripheral portion of the second semiconductor chip 14, in the sealing resin body 19 due to a temperature change in the use environment.
  • the heat sink 15 has a through hole 15c at a position between the first region 15d and the second region 15e in the X direction.
  • the sealing resin body 19 is filled in the through-hole 15c, and the filling part 19f is formed. Even if resin peeling occurs around the second semiconductor chip 14, the resin peeling progresses at the interface between the filling portion 19 f and the wall surface of the through hole 15 c, so that the second semiconductor chip is compared with the configuration having no through hole. The progress path of the resin peeling from 14 to the first semiconductor chip 13 is long.
  • the filling portion 19f which is a part of the sealing resin body 19, is disposed in the through hole 15c, and the contact area between the sealing resin body 19 and the heat sink 15 is larger than in the past. Furthermore, the filling portion 19f extends from the covering portion 19e in the Z direction, and an anchor effect can be expected.
  • the semiconductor device 10 of the present embodiment can suppress the resin peeling from progressing toward the first semiconductor chip 13 even if the resin peeling occurs around the second semiconductor chip 14. That is, the connection reliability of the first semiconductor chip 13 with respect to the heat sink 15 can be improved as compared with the conventional case.
  • the semiconductor device 10 can suppress heat transfer between the first semiconductor chip 13 and the second semiconductor chip 14.
  • the IGBT 11 formed on the first semiconductor chip 13 and the MOSFET 12 formed on the second semiconductor chip 14 are driven in parallel. Further, since the current is controlled to flow through the IGBT 11 in the large current region, the amount of heat generated by the driving is larger in the first semiconductor chip 13 than in the second semiconductor chip 14.
  • the semiconductor device 10 of this embodiment can suppress the heat of the first semiconductor chip 13 from being transmitted to the second semiconductor chip 14 via the heat sink 15. Therefore, it is possible to suppress the deterioration of the characteristics of the MOSFET 12 formed on the second semiconductor chip 14 due to the high temperature of the second semiconductor chip 14 due to heat transfer.
  • the characteristics of SiC greatly vary depending on the operating temperature range, and the conduction resistance is higher in the high temperature region than in the normal temperature region. That is, the loss increases.
  • heat transfer to the second semiconductor chip 14 made of SiC is suppressed, it is possible to suppress deterioration of characteristics.
  • the through hole 15c is formed at a position closer to the second semiconductor chip 14 than the first semiconductor chip 13 in the X direction. That is, the through hole 15 c is formed at a position away from the first semiconductor chip 13 in the X direction. Since the through hole 15 c does not exist around the first semiconductor chip 13 and the heat sink 15 exists, the semiconductor device 10 of this embodiment can also improve the heat dissipation from the first semiconductor chip 13 to the heat sink 15. .
  • the resin peeling from the second semiconductor chip 14 toward the first semiconductor chip 13 progresses in the heat sink 15 via a position between the first region 15d and the second region 15e.
  • heat conduction between the first semiconductor chip 13 and the second semiconductor chip 14 also passes through a portion between the first region 15d and the second region 15e in the X direction.
  • This heat conduction mainly passes through the opposing region 15f between the first region 15d and the second region 15e.
  • region 15f since the through-hole 15c is provided in the opposing area
  • the through hole 15c is formed so as to straddle the opposing region 15f. That is, the through-hole 15c is formed so as to block the separation progress and heat conduction in the facing region 15f. For this reason, the progress of the resin peeling toward the first semiconductor chip 13 and the heat transfer between the first semiconductor chip 13 and the second semiconductor chip 14 can be effectively suppressed.
  • FIG. 7 corresponds to FIG.
  • the arrangement of the through holes 15c is not limited to the arrangement across the above-described facing region 15f.
  • a configuration in which the through hole 15c is formed only in the facing region 15f can also be employed.
  • a configuration in which the through hole 15c is formed only at the position between the first region 15d and the second region 15e in the X direction and outside the opposing region 15f may be employed. it can.
  • a configuration in which the through hole 15c is formed at an intermediate position between the first region 15d and the second region 15e in the X direction can be adopted, or a configuration in which the through hole 15c is formed at a position close to the first region 15d. It can also be adopted.
  • FIG. 8 corresponds to FIG.
  • the first semiconductor chip 13 and the second semiconductor chip 14 are also disposed on the one surface 16a of the heat sink 16 via the corresponding terminals 17 and 18.
  • the through hole may be formed in at least one of the heat sinks 15 and 16.
  • the heat sinks 15 and 16 in which the through holes are formed correspond to heat radiating members.
  • the through hole 16 c is formed not only in the heat sink 15 but also in the heat sink 16.
  • the arrangement of the through holes 16c is the same as that of the through holes 15c. That is, the through hole 16c is formed at a position between the first region 16d and the second region 16e in the X direction.
  • the first region 16d indicates a portion where the first semiconductor chip 13 is disposed on the one surface 16a of the heat sink 16, that is, a portion where the solder 29 is bonded.
  • the second region 16e indicates a portion where the second semiconductor chip 14 is disposed on the one surface 16a, that is, a portion where the solder 30 is joined.
  • FIG. 9 corresponds to FIG.
  • the through hole 15c is formed in the heat sink 15 (151 and 152) so as to surround the second semiconductor chip 14, that is, the second region 15e. 10 corresponds to FIG. 4, and FIG. 11 corresponds to FIG.
  • a plurality of through holes 15c are formed so as to surround the second region 15e at the same pitch. That is, the through hole 15c discontinuously surrounds the second region 15e.
  • Part of the plurality of through holes 15c is formed at a position between the first region 15d and the second region 15e in the X direction.
  • a part of the plurality of through holes 15c is formed in the facing region 15f.
  • the filling part 19f is arrange
  • the resin peeling toward the first semiconductor chip 13 and the heat transfer between the first semiconductor chip 13 and the second semiconductor chip 14 can be effectively suppressed.
  • the resin peeling progresses toward the first semiconductor chip 13 by any of the through holes 15 c formed around the second semiconductor chip 14. Can be suppressed.
  • the through hole 15c surrounds the second semiconductor chip 14 discontinuously.
  • a through hole 15c formed in a C shape so as to surround the second semiconductor chip 14 may be employed.
  • the through hole 15c continuously surrounds the second semiconductor chip 14.
  • the above configuration is not limited to the through hole 15c, but can also be applied to the through hole 16c of the heat sink 16.
  • the sealing resin body 19 further includes a covering portion 19 g that is connected to the filling portion 19 f and covers the back surfaces 15 b and 16 b of the heat sinks 15 and 16.
  • This covering portion 19g corresponds to the back surface covering portion (or the second covering portion).
  • both heat sinks 15 and 16 have through holes 15c and 16c.
  • the covering portion 19 e is in close contact with the one surface 15 a of the heat sink 15 and the one surface 16 a of the heat sink 16.
  • the covering portion 19 e is a portion between the heat sinks 15 and 16.
  • the covering portion 19g is disposed on the back surface 15b of the heat sink 15 so as to close the through hole 15c, and is in close contact with the entire back surface 15b.
  • the covering portion 19g is also disposed on the back surface 16b of the heat sink 16 so as to close the through hole 16c, and is in close contact with the entire back surface 16b.
  • a covering portion 19e is connected to one end of the filling portion 19f filled in the through hole 15c, and a covering portion 19g on the back surface 15b side is connected to the other end.
  • the covering portion 19e is connected to one end of the filling portion 19f filled in the through hole 16c, and the covering portion 19g on the back surface 16b side is connected to the other end.
  • the filling part 19f connects the covering parts 19e and 19g.
  • the contact area between the sealing resin body 19 and the heat sink 15 and the contact area between the sealing resin body 19 and the heat sink 16 can be increased. Thereby, progress of resin peeling can be suppressed. Further, in the sealing resin body 19, the covering portions 19e and 19g connected by the filling portion 19f sandwich the heat sinks 15 and 16, respectively. For this reason, not only the X direction but also the progress of the resin peeling and the resin peeling due to the stress in the Z direction can be effectively suppressed.
  • the heat sinks 15 and 16 and the cooler are electrically connected by the covering portion 19g. It can also be separated. According to this, compared with the structure which uses an insulating plate in order to electrically isolate heat sinks 15 and 16 and a cooler, the number of parts can also be reduced.
  • the covering portion 19g is provided on the heat sinks 15 and 16 .
  • the covering portion 19g may be provided on the back surface 15b side.
  • what is necessary is just to provide the coating
  • the covering portion 19g is not limited to the configuration in close contact with the entire back surface 15b, 16b.
  • the covering portion 19g only needs to be connected to the filling portion 19f and be in close contact with at least the periphery of the openings of the back surfaces 15b and 16b.
  • the configuration of the semiconductor device 10 is not limited to the above example. Although an example having upper and lower arms for one phase has been shown, upper and lower arms for three phases may be provided. Further, only one set of the upper and lower arms, that is, the first semiconductor chip 13 and the second semiconductor chip 14 may be provided.
  • a configuration without the terminals 17 and 18 can be adopted as the semiconductor device 10 having a double-sided heat dissipation structure.
  • the back surfaces 15 b and 16 b of the heat sinks 15 and 16 having no through holes may be covered with the sealing resin body 19.
  • the sealing resin body 19 when the through hole 15 c is formed only in the heat sink 15, the back surface 16 b of the heat sink 16 in which no through hole is formed may be covered with the sealing resin body 19. In this case, you may cover the back surface 15b of the heat sink 15 in which the through-hole 15c was formed with the sealing resin body.
  • the heat sinks 15 and 16 are disposed on both sides of the semiconductor chips 13 and 14.
  • the present invention can also be applied to a semiconductor device in which a heat sink is disposed only on one side of the semiconductor chips 13 and 14.
  • the semiconductor device 10 includes a first semiconductor chip 13, a second semiconductor chip 14, a heat sink 15, and terminals 17 and 18.
  • the difference from the first embodiment (see FIG. 6) is that the semiconductor device 10 does not include the heat sink 16, and the O terminal 22 is connected to the terminals 17 and 18 via the bonding wires 32.
  • the N terminal 21 is used instead of the O terminal 22.
  • the through-hole 15c is formed in the heat sink 15, and the filling part 19f is arrange
  • the semiconductor device 10 includes the terminals 17 and 18, but a configuration without the terminals 17 and 18 can also be employed.
  • the back surface 15 b is exposed from the sealing resin body 19, but a configuration covered with the sealing resin body 19 can also be adopted.
  • the O terminal 22 is connected to the terminals 17 and 18 via the solders 29 and 30. That is, the first semiconductor chip 13 and the second semiconductor chip 14 are disposed on the one surface 22 a of the O terminal 22.
  • the O terminal 22 is formed with a through hole 22c penetrating over one surface 22a and a back surface 22b opposite to the one surface 22a.
  • the through holes 22c are arranged similarly to the through holes 15c.
  • the one surface 22a includes a first region 22d, which is a region where the first semiconductor chip 13 is disposed, and a second region 22e, which is a region where the second semiconductor chip 14 is disposed.
  • the through hole 22c is formed at a position between the first region 22d and the second region 22e in the X direction.
  • a filling portion 19f is disposed in the through hole 22c.
  • the sealing resin body 19 has the coating
  • the covering portion 19g is continuous with the filling portion 19f.
  • the heat sink 15 and the O terminal 22 correspond to a heat radiating member.
  • the back surface 15 b is exposed from the sealing resin body 19, but a configuration covered with the sealing resin body 19 can also be adopted.
  • the second semiconductor chip 14 may be formed using a semiconductor material having a Young's modulus larger than that of the first semiconductor chip 13.

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Abstract

半導体装置は、第１半導体チップ（１３）と、ヤング率が大きい材料を用いてなる第２半導体チップ（１４）と、一面（１５ａ，１６ａ，２２ａ）と、裏面（１５ｂ，１６ｂ，２２ｂ）と、を有し、前記一面上に前記第１及び第２半導体チップが配置され、生じる熱が伝達される放熱部材（１５，１６，２２）と、前記第１と第２半導体チップ、及び前記放熱部材の少なくとも前記一面を封止する封止樹脂体（１９）と、を備える。前記放熱部材は、前記第１半導体チップが配置されている第１領域（１５ｄ，１６ｄ，２２ｄ）と、前記第２半導体チップが配置されている第２領域（１５ｅ，１６ｅ，２２ｅ）と、を有するとともに、前記一面と前記裏面に亘って貫通し、前記第１と第２領域との間に設けられた貫通孔（１５ｃ，１６ｃ，２２ｃ）を有する。前記封止樹脂体は、前記一面を被覆する第一被覆部（１９ｅ）と、前記貫通孔内に充填された充填部（１９ｆ）と、を有する。

Description

半導体装置 関連出願の相互参照
　本出願は、２０１５年６月１８日に出願された日本出願番号２０１５－１２２９８４号に基づくもので、ここにその記載内容を援用する。
　本開示は、互いにヤング率の異なる材料を用いて形成された第１半導体チップ及び第２半導体チップが放熱部材の同じ一面上に配置され、封止樹脂体により封止されてなる半導体装置に関する。
　たとえば特許文献１には、互いにヤング率の異なる材料を用いて形成された第１半導体チップ及び第２半導体チップが、放熱部材の同じ一面上に配置されてなる半導体装置が開示されている。この半導体装置では、Ｓｉよりなる第１半導体チップと、ＳｉＣよりなる第２半導体チップとが、放熱部材の同じ一面上に配置されている。
　上記したような半導体装置は、通常、封止樹脂体をさらに備えている。そして、封止樹脂体により、第１半導体チップ、第２半導体チップ、及び放熱部材の少なくとも一面が、一体的に封止されている。
　第２半導体チップは、第１半導体チップよりもヤング率の大きい材料を用いて形成されており、第１半導体チップよりも変形しにくい（硬い）。このため、樹脂封止された半導体装置では、使用環境の温度変化などにより、第２半導体チップ周辺で樹脂剥離が生じやすい。第１半導体チップ及び第２半導体チップは放熱部材の同じ一面上に配置されているため、第２半導体チップ周辺で生じた樹脂剥離が、封止樹脂体と放熱部材の一面との界面を通じて、第１半導体チップ側まで進展する虞がある。すなわち、放熱部材に対する第１半導体チップの接続信頼性が低下する虞がある。
　また、第１半導体チップ及び第２半導体チップが放熱部材の同じ一面上に配置されており、たとえば第１半導体チップの生じた熱が、放熱部材を介して第２半導体チップに伝達される。このように、一方の半導体チップの熱が他方の半導体チップに伝達されると、他方の半導体チップが高温となり、素子特性が劣化する虞がある。
特開２０１３－８９７６３号公報
　そこで、本開示は、ヤング率の小さい第１半導体チップの接続信頼性を向上しつつ、半導体チップ間の伝熱を抑制できる半導体装置を提供することを目的とする。
　本開示の一態様に係る本導体装置は、第１半導体チップと、前記第１半導体チップよりもヤング率が大きい材料を用いて形成された第２半導体チップと、一面と、前記一面と厚み方向において反対の裏面と、を有し、前記一面上に前記第１半導体チップ及び前記第２半導体チップが並んで配置され、前記第１半導体チップ及び前記第２半導体チップの生じる熱が伝達される放熱部材と、前記第１半導体チップ、前記第２半導体チップ、及び前記放熱部材の少なくとも前記一面を一体的に封止する封止樹脂体と、を備える。前記放熱部材の前記一面は、前記第１半導体チップの配置領域である第１領域と、前記第２半導体チップの配置領域である第２領域と、を有し、前記一面と前記裏面にわたって貫通し、前記第１半導体チップ及び前記第２半導体チップの並び方向において前記第１領域と前記第２領域との間の位置に設けられた貫通孔を有する。前記封止樹脂体は、前記一面を被覆する第一被覆部と、前記第一被覆部に連なり、前記貫通孔内に充填された充填部と、を有する。
　上記の半導体装置によれば、ヤング率が大きいことに起因して第２半導体チップ周辺で樹脂剥離が生じても、樹脂剥離が、充填部と貫通孔の壁面との界面を進展する。このため、従来の貫通孔を有さない構成に較べて、第２半導体チップから第１半導体チップへの樹脂剥離の経路が長い。また、封止樹脂体の一部である充填部が貫通孔内に配置されているため、従来に較べて、封止樹脂体と放熱部材との接触面積が大きい。さらに、充填部が一面側被覆部から厚み方向に延びて設けられており、アンカーとして機能する。以上により、本開示の半導体装置は、第２半導体チップ周辺で樹脂剥離が生じても、この樹脂剥離が第１半導体チップ側へ進展するのを抑制することができる。すなわち、放熱部材に対する第１半導体チップの接続信頼性を、従来に較べて向上することができる。前記封止樹脂体は、前記一面を被覆する第一被覆部と、前記第一被覆部に連なり、前記貫通孔内に充填された充填部と、を有する。
　また、上記の半導体装置によれば、貫通孔は、放熱部材の一面と裏面とにわたって貫通しており、貫通孔形成部分に放熱部材が存在しない。したがって、上記の半導体装置は、第１半導体チップと第２半導体チップとの間の伝熱を抑制することができる。
　上記した貫通孔により、第１半導体チップの生じた熱が、放熱部材を介して第２半導体チップに伝達されるのを抑制することができる。したがって、本開示の一態様に係る半導体装置は、第２半導体チップが伝熱により高温となり、第２半導体チップに形成された素子の特性が劣化するのを抑制することができる。また、並列駆動される第１半導体チップ及び第２半導体チップのうち、樹脂剥離が第１半導体チップ側へ進展するのを抑制することができるため、フェールセーフ性を向上することもできる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態の半導体装置が適用される電力変換装置の概略構成を示す図であり、 図２は、半導体装置の概略構成を示す平面図であり、 図３は、半導体装置において、封止樹脂体を省略した平面図であり、 図４は、ヒートシンクにおける貫通孔の位置を示す平面図であり、 図５は、図２のV-V線に沿う断面図であり、 図６は、図２のVI-VI線に沿う断面図であり、 図７は、第１変形例を示す平面図であり、 図８は、第２変形例を示す平面図であり、 図９は、第３変形例を示す断面図であり、 図１０は、第２実施形態に係る半導体装置において、ヒートシンクにおける貫通孔の位置を示す平面図であり、 図１１は、第２実施形態に係る半導体装置において、貫通孔周辺を示す断面図であり、 図１２は、第３実施形態に係る半導体装置において、貫通孔周辺を示す断面図であり、 図１３は、第４変形例を示す断面図であり、および、 図１４は、第５変形例を示す断面図である。
　以下、本開示の実施形態を、図面を参照して説明する。なお、以下に示す各実施形態において、共通乃至関連する要素には同一の符号を付与するものとする。また、ヒートシンクの厚み方向をＺ方向と示す。Ｚ方向に直交し、同一アームを構成する第１半導体チップ及び第２半導体チップの並び方向をＸ方向と示す。また、Ｚ方向及びＸ方向の両方向に直交する方向をＹ方向と示す。上記したＸ方向及びＹ方向により規定されるＸＹ面が、Ｚ方向に直交する面であり、特に断わりのない限り、ＸＹ面に沿う形状を平面形状とする。
　（第１実施形態）
　先ず、図１に基づき、半導体装置が適用される電力変換装置の一例について説明する。
　図１に示す電力変換装置１は、直流電源２から供給される直流電圧を、三相交流に変換して、三相交流方式のモータ３に出力するように構成されている。このような電力変換装置１は、たとえば電気自動車（ＥＶ）やハイブリッド車（ＨＶ）に搭載される。なお、電力変換装置１は、モータ３により発電された電力を、直流に変換して直流電源２であるバッテリに充電することもできる。このため、モータ３は、モータジェネレータとも称される。図１に示す符号４は、平滑コンデンサである。
　電力変換装置１は、三相インバータを有している。三相インバータは、直流電源２の正極（高電位側）に接続された高電位電源ライン５と、負極（低電位側）に接続された低電位電源ライン６との間に設けられた三相分の上下アームを有している。そして、各相の上下アームが、それぞれ半導体装置１０によって構成されている。すなわち、本実施形態において、半導体装置１０により一相分の上下アームが構成される。
　半導体装置１０は、２つのＩＧＢＴ１１と、２つのＭＯＳＦＥＴ１２と、を有している。２つのＩＧＢＴ１１は、高電位電源ライン５と低電位電源ライン６との間で直列に接続されている。各ＩＧＢＴ１１には、ＭＯＳＦＥＴ１２がそれぞれ並列に接続されている。なお、ＩＧＢＴ１１には、図示しない還流用のＦＷＤが逆並列に接続されており、ＦＷＤにより還流させることができる。ＭＯＳＦＥＴ１２は、図示しない寄生ダイオードを有しており、この寄生ダイオードにより電流が還流される。
　本実施形態では、ｎチャネル型のＩＧＢＴ１１とｎチャネル型のＭＯＳＦＥＴ１２を採用している。ＦＷＤのカソード電極は、ＩＧＢＴ１１のコレクタ電極と共通化され、アノード電極はエミッタ電極と共通化されている。寄生ダイオードのカソード電極は、ＭＯＳＦＥＴ１２のドレイン電極と共通化され、アノード電極はソース電極と共通化されている。
　半導体装置１０において、上アーム（ハイサイド）側のＩＧＢＴ１１のコレクタ電極は、高電位電源ライン５と電気的に接続され、エミッタ電極は、モータ３への出力ライン７に接続されている。一方、下アーム（ローサイド）側のＩＧＢＴ１１のコレクタ電極は、出力ライン７に接続され、エミッタ電極は、低電位電源ライン６と電気的に接続されている。また、上アーム側のＭＯＳＦＥＴ１２のドレイン電極は、上アーム側のＩＧＢＴ１１のコレクタ電極、すなわち高電位電源ライン５と電気的に接続され、ソース電極は、上アーム側のＩＧＢＴ１１のエミッタ電極、すなわち出力ライン７に接続されている。一方、下アーム側のＭＯＳＦＥＴ１２のドレイン電極は、下アーム側のＩＧＢＴ１１のコレクタ電極、出力ライン７と電気的に接続され、ソース電極は、下アーム側のＩＧＢＴ１１のエミッタ電極、すなわち低電位電源ライン６と電気的に接続されている。
　なお、電力変換装置１は、上記した三相インバータに加えて、直流電源２から供給される直流電圧を昇圧する昇圧コンバータ、三相インバータを構成するＩＧＢＴ１１及びＭＯＳＦＥＴ１２や昇圧コンバータを構成するスイッチング素子に駆動信号を出力する駆動回路、駆動回路に対して制御信号を出力する制御部を有してもよい。
　上記したように、ＩＧＢＴ１１とＭＯＳＦＥＴ１２が並列に接続される構成は周知である。オン時の飽和電圧は、小電流領域においてＭＯＳＦＥＴ１２の方が小さく、大電流領域においてＩＧＢＴ１１の方が小さい。たとえば小電流領域ではＭＯＳＦＥＴ１２に電流を流し、大電流領域ではＩＧＢＴ１１に電流を流すようにＩＧＢＴ１１及びＭＯＳＦＥＴ１２のオンオフが制御される。このような制御により、オン損失を低減することができる。また、ターンオフ損失は、スイッチング性能に優れるＭＯＳＦＥＴ１２の損失のみになるため、テール電流が減少し、ターンオフ損失を低減することもできる。
　次に、図２～図６に基づき、半導体装置１０の概略構成について説明する。図３は、図２に対して、封止樹脂体を省略した図である。なお、図６は、厳密には上アーム側の構造を示すものであるが、下アーム側も同様の構成であるため、第１半導体チップ１３及び第２半導体チップ１４の構造として示している。
　図２～図６に示すように、半導体装置１０は、第１半導体チップ１３と、第２半導体チップ１４と、ヒートシンク１５，１６と、ターミナル１７，１８と、封止樹脂体１９と、を備えている。加えて、本実施形態の半導体装置１０は、外部接続用の端子として、高電位電源端子２０、低電位電源端子２１、出力端子２２、及び信号端子２３を備えている。以下、高電位電源端子２０をＰ端子２０とも称する。同様に、低電位電源端子２１についてはＮ端子２１、出力端子２２についてはＯ端子２２とも称する。これらＰ端子２０、Ｎ端子２１、Ｏ端子２２を、端子２０，２１，２２とも称する。ヒートシンク１５が第１ヒートシンクに相当し、ヒートシンク１６が第２ヒートシンクに相当する。
　第１半導体チップ１３は、半導体基板に、ＩＧＢＴ１１と該ＩＧＢＴ１１に逆並列に接続されるＦＷＤが形成されてなる。すなわち、第１半導体チップ１３には、ＲＣ（Reverse Conducting）－ＩＧＢＴが形成されている。ＩＧＢＴ１１及びＦＷＤは、第１半導体チップ１３の厚み方向、すなわちＺ方向に電流を流すように所謂縦型構造をなしている。
　本実施形態では、第１半導体チップ１３として、上アーム側のＩＧＢＴ１１及びＦＷＤが形成された第１半導体チップ１３１と、下アーム側のＩＧＢＴ１１及びＦＷＤが形成された第１半導体チップ１３２と、を有している。第１半導体チップ１３の一面側にコレクタ電極が形成され、コレクタ電極形成面と反対の面にエミッタ電極が形成されている。コレクタ電極は、ヒートシンク１５との対向面のほぼ全面に形成されている。エミッタ電極形成面のうち、エミッタ電極が形成されたアクティブ領域とは異なる周辺領域には、ゲート電極に電気的に接続されたパッドを含む複数のパッドが設けられている。
　第１半導体チップ１３１，１３２は、互いにほぼ同じ平面形状をなすとともに、互いにほぼ同じ大きさを有している。第１半導体チップ１３１，１３２は、ともに平面略矩形状をなしている。また、第１半導体チップ１３１，１３２は、図５に示すようにＺ方向においてほぼ同じ高さに位置するとともに、図２及び図３に破線で示すように、Ｘ方向に並んで配置されている。
　本実施形態では、第１半導体チップ１３（１３１，１３２）が、Ｓｉ（シリコン）を用いて形成されている。このように、第１半導体チップ１３は、Ｓｉよりなる半導体基板に、ＩＧＢＴ１１及びＦＷＤが形成されてなる。
　第２半導体チップ１４は、第１半導体チップ１３よりもヤング率の大きい半導体材料を用いて形成された半導体基板に、ＭＯＳＦＥＴ１２が形成されてなる。ＭＯＳＦＥＴ１２は、第２半導体チップ１４の厚み方向、すなわちＺ方向に電流を流すように所謂縦型構造をなしている。
　本実施形態では、第２半導体チップ１４として、上アーム側のＭＯＳＦＥＴ１２が形成された第２半導体チップ１４１と、下アーム側のＭＯＳＦＥＴ１２が形成された第２半導体チップ１４２と、を有している。第２半導体チップ１４の一面側にドレイン電極が形成され、ドレイン電極形成面と反対の面にソース電極が形成されている。ドレイン電極は、ヒートシンク１５との対向面のほぼ全面に形成されている。第２半導体チップ１４のドレイン電極形成面は、Ｚ方向において、第１半導体チップ１３のコレクタ電極形成面と同じ側となっている。ソース電極形成面のうち、ソース電極が形成されたアクティブ領域とは異なる周辺領域には、ゲート電極に電気的に接続されたパッドを含む複数のパッドが設けられている。
　第２半導体チップ１４１，１４２は、互いにほぼ同じ平面形状をなすとともに、互いにほぼ同じ大きさを有している。第２半導体チップ１４１，１４２は、ともに平面略矩形状をなしており、その大きさは、図２及び図３に破線で示すように、第１半導体チップ１３よりも小さい。また、第２半導体チップ１４１，１４２は、図示を省略するが、Ｚ方向においてほぼ同じ高さに位置するとともに、Ｘ方向に並んで配置されている。
　また、第２半導体チップ１４は、図６に示すように、同じヒートシンク１５の一面１５ａ上に配置される第１半導体チップ１３と、Ｚ方向においてほぼ同じ高さに位置するとともに、Ｘ方向に並んで配置されている。詳しくは、第２半導体チップ１４１は、第１半導体チップ１３１と、Ｚ方向においてほぼ同じ高さに位置するとともに、Ｘ方向に並んで配置されている。また、第２半導体チップ１４２は、第１半導体チップ１３２と、Ｚ方向においてほぼ同じ高さに位置するとともに、Ｘ方向に並んで配置されている。そして、図２などに示すように、Ｘ方向において、第１半導体チップ１３１、第２半導体チップ１４１、第１半導体チップ１３２、第２半導体チップ１４２の順に並んで配置されている。
　本実施形態では、第２半導体チップ１４が、ＳｉＣ（シリコンカーバイド）を用いて形成されている。このように、第２半導体チップ１４は、ＳｉＣよりなる半導体基板に、ＭＯＳＦＥＴ１２が形成されてなる。以下において、第１半導体チップ１３、第２半導体チップ１４を、半導体チップ１３，１４とも称する。上記したように、第１半導体チップ１３にＩＧＢＴ１１が形成され、第２半導体チップ１４にＭＯＳＦＥＴ１２が形成されており、第１半導体チップ１３と第２半導体チップ１４は並列駆動される。また、大電流領域ではＩＧＢＴ１１に電流を流すように制御されるため、駆動による発熱量は、第１半導体チップ１３のほうが第２半導体チップ１４よりも大きい。
　Ｚ方向において、第１半導体チップ１３におけるコレクタ電極形成面側及び第２半導体チップ１４におけるドレイン電極形成面側には、ヒートシンク１５が配置されている。一方、第１半導体チップ１３におけるエミッタ電極形成面側及び第２半導体チップ１４におけるソース電極形成面側には、ヒートシンク１６が配置されている。上記したように、本実施形態では、ヒートシンク１５，１６として、上アーム側の第１半導体チップ１３１及び第２半導体チップ１４１を間に挟むヒートシンク１５１，１６１と、下アーム側の第１半導体チップ１３２及び第２半導体チップ１４２を間に挟むヒートシンク１５２，１６２と、を有している。すなわち、ヒートシンク１５として、ヒートシンク１５１，１５２を有し、ヒートシンク１６として、ヒートシンク１６１，１６２を有している。本実施形態において、ヒートシンク１５（１５１，１５２）が、放熱部材に相当する。
　上アームに対応するヒートシンク１５１，１６１は、Ｚ方向からの投影視において、上アーム側の第１半導体チップ１３１及び第２半導体チップ１４１を内包するようにそれぞれ配置されている。下アームに対応するヒートシンク１５２，１６２は、Ｚ方向からの投影視において、下アーム側の第１半導体チップ１３２及び第２半導体チップ１４２を内包するようにそれぞれ配置されている。本実施形態において、各ヒートシンク１５１，１５２，１６１，１６２は、平面略矩形状をなしている。
　これらヒートシンク１５，１６は、対応する半導体チップ１３，１４の生じる熱を半導体装置１０の外部に放熱する機能を果たす。本実施形態では、放熱機能に加えて、電気的に接続する機能、すなわち配線としての機能も果たす。このため、ヒートシンク１５，１６は、熱伝導性及び電気伝導性を確保すべく、銅などの金属材料を用いて形成されている。
　ヒートシンク１５における一面１５ａ上には、第１半導体チップ１３及び第２半導体チップ１４が配置されている。そして、図４及び図５に示すように、ヒートシンク１５と第１半導体チップ１３のコレクタ電極との間にはんだ２４が介在し、このはんだ２４により、ヒートシンク１５とコレクタ電極とが熱的且つ電気的に接続されている。また、図６に示すように、ヒートシンク１５の一面１５ａと第２半導体チップ１４のドレイン電極との間にはんだ２５が介在し、このはんだ２５により、ヒートシンク１５とドレイン電極とが熱的且つ電気的に接続されている。
　具体的には、ヒートシンク１５１における一面１５ａ上には、上アーム側の第１半導体チップ１３１及び第２半導体チップ１４１が配置されている。そして、ヒートシンク１５１と第１半導体チップ１３１のコレクタ電極との間にはんだ２４が介在し、このはんだ２４により、ヒートシンク１５１と第１半導体チップ１３１のコレクタ電極とが熱的且つ電気的に接続されている。また、ヒートシンク１５１と第２半導体チップ１４１のドレイン電極との間にはんだ２５が介在し、このはんだ２５により、ヒートシンク１５１と第２半導体チップ１４１のドレイン電極とが熱的且つ電気的に接続されている。
　同じく、ヒートシンク１５２における一面１５ａ上には、下アーム側の第１半導体チップ１３２及び第２半導体チップ１４２が配置されている。そして、ヒートシンク１５２と第１半導体チップ１３２のコレクタ電極との間にはんだ２４が介在し、このはんだ２４により、ヒートシンク１５２と第１半導体チップ１３２のコレクタ電極とが熱的且つ電気的に接続されている。また、ヒートシンク１５２と第２半導体チップ１４２のドレイン電極との間にはんだ２５が介在し、このはんだ２５により、ヒートシンク１５２と第２半導体チップ１４２のドレイン電極とが熱的且つ電気的に接続されている。
　なお、各ヒートシンク１５（１５１，１５２）における一面１５ａと反対の裏面１５ｂが、Ｚ方向において封止樹脂体１９の第１面１９ａから露出されている。本実施形態では、裏面１５ｂと第１面１９ａとが略面一とされている。
　なお、ヒートシンク１５のうち、下アーム側のヒートシンク１５２は、図３～図５に示すように、継ぎ手部１５２ａを有している。継ぎ手部１５２ａは、ヒートシンク１５２の他の部分（本体部）よりも薄く設けられている。また、継ぎ手部１５２ａは、ヒートシンク１５２におけるヒートシンク１５１側の側面の一部分から、屈曲部を２箇所有してヒートシンク１６１側に延設されている。すなわち、Ｘ方向に延びるとともにＺ方向にも延びている。
　また、上アーム側のヒートシンク１５１には、図３及び図４に示すようにＰ端子２０が連結されている。Ｐ端子２０は、上記した高電位電源ライン５と電気的に接続される。Ｐ端子２０は、ヒートシンク１５と一体的に設けられてもよいし、ヒートシンク１５と別部材として設けられ、ヒートシンク１５に接続されてもよい。Ｐ端子２０は、Ｙ方向に延設されて、図２に示すように封止樹脂体１９の側面１９ｃから外部に突出している。
　また、下アーム側のヒートシンク１５２には、図３及び図４に示すようにＯ端子２２が連結されている。Ｏ端子２２は、上記した出力ライン７と電気的に接続される。Ｏ端子２２は、ヒートシンク１５２と一体的に設けられてもよいし、ヒートシンク１５２と別部材として設けられ、ヒートシンク１５２に接続されてもよい。Ｏ端子２２は、Ｙ方向に延設されて、封止樹脂体１９におけるＰ端子２０と同じ側面１９ｃから外部に突出している。なお、Ｏ端子２２は、上アーム側のヒートシンク１６１に連結されてもよい。ヒートシンク１５２，１６１それぞれ連結された２本のＯ端子２２を有してもよい。
　一方、第１半導体チップ１３のエミッタ電極形成面及び第２半導体チップ１４のソース電極形成面側には、ヒートシンク１６が配置されている。そして、第１半導体チップ１３とヒートシンク１６の間には、図５及び図６に示すように、ターミナル１７が介在している。第２半導体チップ１４とヒートシンク１６の間には、図６に示すように、ターミナル１８が介在している。
　ターミナル１７により、信号端子２３と第１半導体チップ１３のパッドとを、ボンディングワイヤ２６により接続するための高さが確保される。ターミナル１７は、第１半導体チップ１３のエミッタ電極とヒートシンク１６とを熱的及び電気的に中継するために、熱伝導性及び電気伝導性を確保すべく、少なくとも金属材料を用いて形成される。ターミナル１７は、第１半導体チップ１３のエミッタ電極形成面のうち、エミッタ電極に対向配置され、はんだ２７を介して、エミッタ電極と電気的に接続されている。
　同じく、ターミナル１８により、信号端子２３と第２半導体チップ１４のパッドとを、ボンディングワイヤ２６により接続するための高さが確保される。ターミナル１８は、第２半導体チップ１４のソース電極とヒートシンク１６とを熱的及び電気的に中継するために、熱伝導性及び電気伝導性を確保すべく、少なくとも金属材料を用いて形成される。ターミナル１８は、第２半導体チップ１４のソース電極形成面のうち、ソース電極に対向配置され、はんだ２８を介して、ソース電極と電気的に接続されている。
　ヒートシンク１６は、Ｚ方向からの投影視において、その大部分が対応するヒートシンク１５と重なるように設けられている。具体的には、上アーム側のヒートシンク１６１が、ヒートシンク１５１と重なるように設けられ、下アーム側のヒートシンク１６２がヒートシンク１５２と重なるように設けられている。ヒートシンク１６は、ターミナル１７，１８における半導体チップ１３，１４と反対の面に対向配置されている。
　図５及び図６に示すように、ヒートシンク１６の一面１６ａとターミナル１７との間にはんだ２９が介在し、このはんだ２９により、ヒートシンク１６とターミナル１７とが熱的且つ電気的に接続されている。また、図６に示すように、ヒートシンク１６の一面１６ａとターミナル１８との間にはんだ３０が介在し、このはんだ３０により、ヒートシンク１６とターミナル１８とが熱的且つ電気的に接続されている。
　具体的には、ヒートシンク１６１の一面１６ａと、上アーム側の第１半導体チップ１３１との間にターミナル１７が介在し、はんだ２７により、第１半導体チップ１３１のエミッタ電極とターミナル１７が接続されている。また、はんだ２９により、ターミナル１７とヒートシンク１６１が接続されている。一方、ヒートシンク１６１の一面１６ａと、上アーム側の第２半導体チップ１４１との間にターミナル１８が介在し、はんだ２８により、第２半導体チップ１４１のソース電極とターミナル１７が接続されている。また、はんだ３０により、ターミナル１８とヒートシンク１６１が接続されている。このように、ヒートシンク１６１の一面１６ａ上に、第１半導体チップ１３１及び第２半導体チップ１４１が配置されている。
　同じく、ヒートシンク１６２の一面１６ａと、下アーム側の第１半導体チップ１３２との間にターミナル１７が介在し、はんだ２７により、第１半導体チップ１３２のエミッタ電極１３ｂとターミナル１７が接続されている。また、はんだ２９により、ターミナル１７とヒートシンク１６２が接続されている。一方、ヒートシンク１６２の一面１６ａと、下アーム側の第２半導体チップ１４２との間にターミナル１８が介在し、はんだ２８により、第２半導体チップ１４２のソース電極１４ｂとターミナル１７が接続されている。また、はんだ３０により、ターミナル１８とヒートシンク１６２が接続されている。このように、ヒートシンク１６２の一面１６ａ上に、第１半導体チップ１３２及び第２半導体チップ１４２が配置されている。
　なお、一面１６ａと反対の裏面１６ｂは、封止樹脂体１９の第２面１９ｂから露出されている。第２面１９ｂは、第１面１９ａと反対の面である。本実施形態では、裏面１６ｂと第２面１９ｂとが略面一とされている。
　ヒートシンク１６のうち、上アーム側のヒートシンク１６１は、継ぎ手部１６１ａを有している。継ぎ手部１６１ａは、ヒートシンク１６１の他の部分（本体部）よりも薄く設けられている。また、継ぎ手部１６１ａは、ヒートシンク１６１におけるヒートシンク１６２側の側面の一部分から、Ｘ方向に延設されている。そして、継ぎ手部１６１ａの先端部分と継ぎ手部１５２ａの先端部分とがＺ方向において対向し、はんだ３１を介して電気的に接続されている。
　また、下アーム側のヒートシンク１６２は、継ぎ手部１６２ａを有している。継ぎ手部１６２ａは、ヒートシンク１６２の他の部分（本体部）よりも薄く設けられている。また、継ぎ手部１６２ａは、ヒートシンク１６２におけるヒートシンク１６１側の側面の一部分から、Ｘ方向に延設されている。この継ぎ手部１６２ａに対して、Ｎ端子２１が図示しないはんだを介して電気的に接続されている。
　Ｎ端子２１は、上記した低電位電源ライン６と電気的に接続される。このＮ端子２１は、ヒートシンク１６２の継ぎ手部１６２ａと電気的に接続されており、Ｙ方向に延設されて、封止樹脂体１９の側面１９ｃから外部に突出している。このように、Ｎ端子２１は、Ｐ端子２０及びＯ端子２２と同じ側面１９ｃから外部に突出している。なお、これら端子２０，２１，２２における封止樹脂体１９からの突出部分は、Ｚ方向において互いにほぼ同じ位置に配置されている。また、Ｙ方向において、Ｐ端子２０、Ｎ端子２１、Ｏ端子２２の順に並んで配置されている。
　信号端子２３は、対応する半導体チップ１３，１４のパッドに、ボンディングワイヤ２６を介して電気的に接続されている。信号端子２３は、Ｙ方向に延設されており、封止樹脂体１９の側面のうち、側面１９ｃと反対の側面１９ｄから外部に突出している。
　封止樹脂体１９は、半導体チップ１３，１４、ヒートシンク１５，１６の一部、ターミナル１７，１８、及び各端子２０，２１，２２，２３の一部を一体的に封止している。この封止樹脂体１９は、たとえば、エポキシ系樹脂からなり、トランスファモールド法により成形されている。図２に示すように、封止樹脂体１９は平面略矩形状をなしており、Ｘ方向に略平行な側面１９ｃから、主端子であるＰ端子２０、Ｎ端子２１、及びＯ端子２２が引き出されている。また、側面１９ｃと反対の側面１９ｄから、信号端子２３が引き出されている。
　このように構成される半導体装置１０は、２つの第１半導体チップ１３（１３１，１３２）と、２つの第２半導体チップ１４（１４１，１４２）と、を備える所謂４ｉｎ１パッケージとなっている。また、半導体チップ１３，１４のＺ方向両側にヒートシンク１５，１６が存在し、半導体チップ１３，１４の熱を両側に放熱できるようになっている。
　また、上アーム側において、Ｚ方向の配置が、第１面１９ａ側から、ヒートシンク１５（１５１）、はんだ２４，２５、上アーム側の第１半導体チップ１３（１３１）及び第２半導体チップ１４（１４１）、はんだ２７，２８、ターミナル１７，１８、はんだ２９，３０、ヒートシンク１６（１６１）の順となっている。一方、下アームを構成する部分において、Ｚ方向の配置が、第１面１９ａ側から、ヒートシンク１５（１５２）、はんだ２４，２５、下アーム側の第１半導体チップ１３（１３２）及び第２半導体チップ１４（１４２）、はんだ２７，２８、ターミナル１７，１８、はんだ２９，３０、ヒートシンク１６（１６２）の順となっている。すなわち、上アームと下アームとで、Ｚ方向の並びが同じとなっている。
　次に、図４及び図６に基づき、放熱部材であるヒートシンク１５の詳細構造と封止樹脂体１９による封止構造について説明する。図４では、ヒートシンク１５の一面１５ａにおいて、第１半導体チップ１３の配置領域である第１領域１５ｄと、第２半導体チップ１４の配置領域である第２領域１５ｅと、を破線で示している。また、第１領域１５ｄと第２領域１５ｅとの対向領域１５ｆも破線で示している。
　図４及び図６に示すように、ヒートシンク１５（１５１，１５２）は、貫通孔１５ｃを有している。ヒートシンク１５の一面１５ａには、第１半導体チップ１３（１３１，１３２）と第２半導体チップ１４（１４１，１４２）が配置されている。一面１５ａにおいて、各第１半導体チップ１３の配置領域を第１領域１５ｄ、各第２半導体チップ１４の配置領域を第２領域１５ｅと示す。第１領域１５ｄは、一面１５ａにおいて第１半導体チップ１３が配置された部分、すなわちはんだ２４が接合された部分を示す。第２領域１５ｅは、一面１５ａにおいて第２半導体チップ１４が配置された部分、すなわちはんだ２５が接合された部分を示す。
　第１半導体チップ１３のコレクタ電極は、ヒートシンク１５との対向面のほぼ全面に形成されている。また、第２半導体チップ１４のドレイン電極は、ヒートシンク１５との対向面のほぼ全面に形成されている。このため、Ｚ方向からの投影視において第１領域１５ｄは第１半導体チップ１３とほぼ一致し、第１領域１５ｄは平面略矩形状をなしている。同様に、Ｚ方向からの投影視において第２領域１５ｅは第２半導体チップ１４とほぼ一致し、第２領域１５ｅは平面略矩形状をなしている。第１領域１５ｄ及び第２領域１５ｅは、Ｘ方向に並んで設けられている。第１領域１５ｄ及び第２領域１５ｅは、平面略矩形状をなす外周辺として、相対する辺を２組ずつ有している。一方の組をなす２辺は、Ｘ方向に略平行とされ、他方の組をなす２辺は、Ｙ方向に略平行とされている。
　貫通孔１５ｃは、ヒートシンク１５の一面１５ａと裏面１５ｂとにわたって貫通している。貫通孔１５ｃは、Ｘ方向において第１領域１５ｄと第２領域１５ｅとの間の位置に形成されている。貫通孔１５ｃのＸ座標は、第１領域１５ｄのＸ座標と第２領域１５ｅのＸ座標の間の座標となっている。詳しくは、貫通孔１５ｃのＸ座標は、第１領域１５ｄにおける第２領域１５ｅとの対向辺（以下、第１対向辺と示す）のＸ座標と、第２領域１５ｅにおける第１領域１５ｄとの対向辺（以下、第２対向辺と示す）のＸ座標の間の座標となっている。貫通孔１５ｃは、並び方向であるＸ方向において、第１領域１５ｄと第２領域１５ｅの対向距離の最短部分間の位置に形成されている。
　特に本実施形態では、貫通孔１５ｃが、Ｘ方向において、第２半導体チップ１４寄りの位置に形成されている。換言すれば、貫通孔１５ｃは、第１領域１５ｄよりも第２領域１５ｅに近い位置に形成されている。
　また、貫通孔１５ｃは、第１領域１５ｄと第２領域１５ｅとの対向領域１５ｆに形成されている。対向領域１５ｆは、第１領域１５ｄの第１対向辺と、第２領域１５ｅの第２対向辺と、第１対向辺及び第２対向辺のＰ端子２０側の端部同士を結ぶ仮想直線と、第１対向辺及び第２対向辺のＰ端子２０とは反対側の端部同士を結ぶ仮想直線と、により囲まれる領域である。本実施形態では、複数の貫通孔１５ｃが、対向領域１５ｆをＹ方向に跨ぐように形成されている。詳しくは、ヒートシンク１５１，１５２に、５つの貫通孔１５ｃがそれぞれ形成されている。５つの貫通孔１５ｃは、Ｙ方向に沿って所定ピッチで形成されている。５つの貫通孔１５ｃのうち、３つは対向領域１５ｆに形成され、残りの２つは対向領域１５ｆの外に形成されている。
　封止樹脂体１９は、図６に示すように、放熱部材であるヒートシンク１５の一面１５ａを被覆する被覆部１９ｅと、貫通孔１５ｃ内に充填された充填部１９ｆと、を有している。被覆部１９ｅは、貫通孔１５ｃを閉塞するように一面１５ａ上に配置され、一面１５ａに密着している。被覆部１９ｅは、一面被覆部（または、第一被覆部）に相当する。
　充填部１９ｆは、貫通孔１５ｃに対して、一面１５ａ側の開口端から裏面１５ｂ側の開口端まで配置されている。そして、充填部１９ｆは、貫通孔１５ｃの壁面に密着している。充填部１９ｆの裏面１５ｂ側の端部は、裏面１５ｂと略面一となっている。充填部１９ｆは、被覆部１９ｅに連なっており、被覆部１９ｅと一体的に成形されている。充填部１９ｆは、被覆部１９ｅからＺ方向においてヒートシンク１６と反対側に延設されている。
　次に、上記した半導体装置１０の効果について説明する。
　上記したように、第２半導体チップ１４は、第１半導体チップ１３よりもヤング率の大きい半導体材料を用いて形成されており、第１半導体チップ１３よりも変形しにくい（硬い）。このため、使用環境の温度変化などにより、封止樹脂体１９のうち、第２半導体チップ１４の周辺、たとえば第２半導体チップ１４の外周部で剥離が生じやすい。
　これに対し、本実施形態では、ヒートシンク１５が、Ｘ方向において第１領域１５ｄと第２領域１５ｅとの間の位置に、貫通孔１５ｃを有している。そして、貫通孔１５ｃ内に封止樹脂体１９が充填されて、充填部１９ｆが形成されている。第２半導体チップ１４の周辺で樹脂剥離が生じても、樹脂剥離が充填部１９ｆと貫通孔１５ｃの壁面との界面を進展するため、貫通孔を有さない構成に較べて、第２半導体チップ１４から第１半導体チップ１３への樹脂剥離の進展経路が長い。
　また、封止樹脂体１９の一部である充填部１９ｆが貫通孔１５ｃ内に配置されており、従来に較べて、封止樹脂体１９とヒートシンク１５との接触面積が大きい。さらには、充填部１９ｆが被覆部１９ｅからＺ方向に延設されており、アンカー効果が期待できる。
　以上により、本実施形態の半導体装置１０は、第２半導体チップ１４の周辺で樹脂剥離が生じても、この樹脂剥離が第１半導体チップ１３側へ進展するのを抑制することができる。すなわち、ヒートシンク１５に対する第１半導体チップ１３の接続信頼性を、従来に較べて向上することができる。
　また、貫通孔１５ｃは、ヒートシンク１５の一面１５ａと裏面１５ｂとにわたって貫通しており、貫通孔形成部分にヒートシンク１５が存在しない。したがって、本実施形態の半導体装置１０は、上記効果に加えて、第１半導体チップ１３と第２半導体チップ１４との間の伝熱を抑制することができる。
　特に本実施形態では、第１半導体チップ１３に形成されたＩＧＢＴ１１と、第２半導体チップ１４に形成されたＭＯＳＦＥＴ１２が並列駆動される。また、大電流領域ではＩＧＢＴ１１に電流を流すように制御されるため、駆動による発熱量は、第１半導体チップ１３のほうが第２半導体チップ１４よりも大きい。しかしながら、上記した構成を備えることで、本実施形態の半導体装置１０は、第１半導体チップ１３の熱が、ヒートシンク１５を介して第２半導体チップ１４に伝達されるのを抑制することができる。したがって、第２半導体チップ１４が伝熱により高温となり、第２半導体チップ１４に形成されたＭＯＳＦＥＴ１２の特性が劣化するのを抑制することができる。特にＳｉＣは、その特性が使用温度域によって大きく変化し、高温領域では常温領域よりも通電抵抗が高くなる。すなわち、損失が大きくなる。しかしながら、ＳｉＣからなる第２半導体チップ１４への伝熱を抑制するため、特性が劣化するのを抑制することができる。
　加えて、並列駆動される第１半導体チップ１３及び第２半導体チップ１４のうち、樹脂剥離が第１半導体チップ１３側へ進展するのを抑制することができる。樹脂剥離にともなって第２半導体チップ１４側が接続不良となり、ＭＯＳＦＥＴ１２を駆動させることができなくなっても、主素子である第１半導体チップ１３側のＩＧＢＴ１１を駆動させることができる。これにより、たとえば退避走行が可能となる。したがって、フェールセーフ性を向上することもできる。
　また、本実施形態では、貫通孔１５ｃが、Ｘ方向において、第１半導体チップ１３よりも第２半導体チップ１４に近い位置に形成されている。すなわち、Ｘ方向において、第１半導体チップ１３から離れた位置に、貫通孔１５ｃが形成されている。第１半導体チップ１３の周囲に貫通孔１５ｃが存在せず、ヒートシンク１５が存在するため、本実施形態の半導体装置１０は、第１半導体チップ１３からヒートシンク１５への放熱性を向上することもできる。
　第２半導体チップ１４から第１半導体チップ１３に向けての樹脂剥離は、ヒートシンク１５において、第１領域１５ｄと第２領域１５ｅとの間の位置を経由して進展する。なかでも、第１領域１５ｄと第２領域１５ｅとの対向領域１５ｆを経由する可能性が高い。また、第１半導体チップ１３と第２半導体チップ１４との間の熱伝導も、Ｘ方向において第１領域１５ｄと第２領域１５ｅとの間の部分を経由する。この熱伝導は、主として第１領域１５ｄと第２領域１５ｅとの対向領域１５ｆを経由する。本実施形態では、貫通孔１５ｃを対向領域１５ｆに設けているため、樹脂剥離が第１半導体チップ１３側へ進展するのを、効果的に抑制することができる。また、第１半導体チップ１３と第２半導体チップ１４との間の伝熱を、効果的に抑制することができる。特に本実施形態では、貫通孔１５ｃが、対向領域１５ｆを跨ぐように形成されている。すなわち、対向領域１５ｆにおける剥離進展、熱伝導を遮断するように、貫通孔１５ｃが形成されている。このため、第１半導体チップ１３側への樹脂剥離の進展と、第１半導体チップ１３と第２半導体チップ１４との間の伝熱を、効果的に抑制することができる。
　なお、本実施形態では、複数の貫通孔１５ｃが、対向領域１５ｆを跨ぐように形成される例を示した。しかしながら、図７の第１変形例に示すように、ひとつの貫通孔１５ｃが対向領域１５ｆを跨ぐように形成されてもよい。貫通孔１５ｃはＹ方向に延設され、Ｙ方向において対向領域１５ｆを跨いでいる。このように、貫通孔１５ｃは、非連続ではなく、連続して対向領域１５ｆを跨いでもよい。図７は、図４に対応している。
　貫通孔１５ｃの配置は、上記した対向領域１５ｆを跨ぐ配置に限定されない。たとえば図８の第２変形例に示すように、貫通孔１５ｃが対向領域１５ｆのみに形成された構成も採用することができる。また、図示は省略するが、貫通孔１５ｃが、Ｘ方向において第１領域１５ｄと第２領域１５ｅとの間の位置であって、対向領域１５ｆの外側にのみ形成された構成を採用することもできる。さらには、貫通孔１５ｃが、Ｘ方向において第１領域１５ｄと第２領域１５ｅとの中間位置に形成された構成を採用することもできるし、第１領域１５ｄに近い位置に形成された構成を採用することもできる。図８は、図４に対応している。
　上記したように、第１半導体チップ１３及び第２半導体チップ１４は、対応するターミナル１７，１８を介して、ヒートシンク１６の一面１６ａ上にも配置されている。第１半導体チップ１３及び第２半導体チップ１４のＺ方向両側にヒートシンク１５，１６が配置された両面放熱構造の場合、貫通孔は、ヒートシンク１５，１６の少なくとも一方に形成されていればよい。貫通孔の形成されたヒートシンク１５，１６が、放熱部材に相当することとなる。
　たとえば図９に示す第３変形例では、ヒートシンク１５だけでなく、ヒートシンク１６にも貫通孔１６ｃが形成されている。貫通孔１６ｃの配置は、貫通孔１５ｃ同様である。すなわち、貫通孔１６ｃは、Ｘ方向において第１領域１６ｄと第２領域１６ｅとの間の位置に形成されている。第１領域１６ｄは、ヒートシンク１６の一面１６ａにおいて第１半導体チップ１３が配置された部分、すなわちはんだ２９が接合された部分を示す。第２領域１６ｅは、一面１６ａにおいて第２半導体チップ１４が配置された部分、すなわちはんだ３０が接合された部分を示す。なお、図示は省略するが、ヒートシンク１６にのみ、貫通孔１６ｃが形成された構成を採用することもできる。しかしながら、本実施形態に示すように、半導体装置１０がターミナル１７，１８を備える構成では、ヒートシンク１５の方がＺ方向において第１半導体チップ１３及び第２半導体チップ１４との距離が近いため、ヒートシンク１５に貫通孔１５ｃが形成される構成が好ましい。図９は、図６に対応している。
　（第２実施形態）
　本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体装置１０と共通する部分についての説明は省略する。
　本実施形態では、図１０及び図１１に示すように、貫通孔１５ｃが、第２半導体チップ１４、すなわち第２領域１５ｅを取り囲むように、ヒートシンク１５（１５１，１５２）に形成されている。図１０は図４に対応し、図１１は図６に対応している。
　図１０に示すように、複数の貫通孔１５ｃが、同一ピッチで第２領域１５ｅを取り囲むように形成されている。すなわち、貫通孔１５ｃが、非連続で第２領域１５ｅを取り囲んでいる。複数の貫通孔１５ｃの一部は、Ｘ方向において第１領域１５ｄと第２領域１５ｅの間の位置に形成されている。また、複数の貫通孔１５ｃの一部は、対向領域１５ｆ内に形成されている。そして、各貫通孔１５ｃには、充填部１９ｆが配置されている。
　上記構成によれば、剥離進展の経路、熱伝導の経路を、第２半導体チップ１４周りのほぼ全周で遮断することができる。このため、第１半導体チップ１３側への樹脂剥離の進展と、第１半導体チップ１３と第２半導体チップ１４との間の伝熱を、効果的に抑制することができる。たとえば、樹脂剥離が第２半導体チップ１４の周辺のどの位置で生じても、第２半導体チップ１４の周囲に形成された貫通孔１５ｃのいずれかにより、樹脂剥離が第１半導体チップ１３側へ進展するのを抑制することができる。
　なお、本実施形態では、貫通孔１５ｃが、非連続で第２半導体チップ１４を取り囲む例を示した。しかしながら、第２半導体チップ１４を取り囲むように、たとえばＣ字状に形成された貫通孔１５ｃを採用することもできる。この場合、貫通孔１５ｃが、連続で第２半導体チップ１４を取り囲むこととなる。
　上記構成は、貫通孔１５ｃに限定されず、ヒートシンク１６の貫通孔１６ｃにも適用することができる。
　（第３実施形態）
　本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体装置１０と共通する部分についての説明は省略する。
　図１２に示すように、本実施形態では、封止樹脂体１９が、充填部１９ｆに連なり、ヒートシンク１５，１６の裏面１５ｂ、１６ｂを被覆する被覆部１９ｇをさらに有している。この被覆部１９ｇが、裏面被覆部（または、第二被覆部）に相当する。
　図１２では、ヒートシンク１５，１６がともに貫通孔１５ｃ，１６ｃを有している。被覆部１９ｅは、ヒートシンク１５の一面１５ａとヒートシンク１６の一面１６ａとに密着している。被覆部１９ｅは、ヒートシンク１５，１６間の部分である。被覆部１９ｇは、貫通孔１５ｃを塞ぐようにヒートシンク１５の裏面１５ｂ上に配置され、裏面１５ｂの全面に密着している。また、被覆部１９ｇは、貫通孔１６ｃを塞ぐようにヒートシンク１６の裏面１６ｂ上にも配置され、裏面１６ｂの全面に密着している。
　貫通孔１５ｃに充填された充填部１９ｆの一端には被覆部１９ｅが連なり、他端には、裏面１５ｂ側の被覆部１９ｇが連なっている。同様に、貫通孔１６ｃに充填された充填部１９ｆの一端には被覆部１９ｅが連なり、他端には、裏面１６ｂ側の被覆部１９ｇが連なっている。このように、充填部１９ｆは、被覆部１９ｅ，１９ｇを繋いでいる。
　上記構成によれば、封止樹脂体１９とヒートシンク１５との接触面積、封止樹脂体１９とヒートシンク１６との接触面積をそれぞれ増大させることができる。これにより、樹脂剥離の進展を抑制することができる。また、封止樹脂体１９は、充填部１９ｆにより連結された被覆部１９ｅ，１９ｇが、ヒートシンク１５，１６をそれぞれ挟んでいる。このため、Ｘ方向だけでなく、Ｚ方向の応力による樹脂剥離及び樹脂剥離の進展を効果的に抑制することができる。
　また、第１半導体チップ１３及び第２半導体チップ１４の熱を、図示しない冷却器に伝達することで半導体装置１０を冷却する場合、被覆部１９ｇにより、ヒートシンク１５，１６と冷却器とを電気的に分離することもできる。これによれば、ヒートシンク１５，１６と冷却器とを電気的に分離するために絶縁板を用いる構成に較べて、部品点数を削減することもできる。
　本実施形態では、被覆部１９ｇが、ヒートシンク１５，１６に設けられる例を示した。しかしながら、ヒートシンク１５が貫通孔１５ｃを有する場合には、裏面１５ｂ側に被覆部１９ｇを設ければよい。また、ヒートシンク１６が貫通孔１６ｃを有する場合には、裏面１６ｂ側に被覆部１９ｇを設ければよい。
　被覆部１９ｇは、裏面１５ｂ，１６ｂの全面に密着する構成に限らない。被覆部１９ｇは、充填部１９ｆに連結され、且つ、裏面１５ｂ，１６ｂの少なくとも開口周辺に密着していればよい。
　以上、本開示の好ましい実施形態について説明したが、本開示は上記した実施形態になんら制限されることなく、本開示の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
　半導体装置１０の構成は上記例に限定されるものではない。一相分の上下アームを有する例を示したが、三相分の上下アームを有してもよい。また、上下アームの一方のみ、すなわち第１半導体チップ１３と第２半導体チップ１４を１セットのみ有してもよい。
　両面放熱構造の半導体装置１０として、ターミナル１７，１８を有さない構成を採用することもできる。
　貫通孔を有さないヒートシンク１５，１６の裏面１５ｂ，１６ｂを封止樹脂体１９によって被覆してもよい。たとえば、ヒートシンク１５のみに貫通孔１５ｃが形成される場合、貫通孔の形成されないヒートシンク１６の裏面１６ｂを封止樹脂体１９によって覆ってもよい。この場合、貫通孔１５ｃの形成されたヒートシンク１５の裏面１５ｂを封止樹脂体によって覆ってもよい。
　半導体装置１０として、半導体チップ１３，１４の両側にヒートシンク１５，１６が配置される例を示した。しかしながら、半導体チップ１３，１４の片側のみにヒートシンクが配置される半導体装置にも適用することが可能である。
　たとえば図１３に示す第４変形例では、半導体装置１０が、第１半導体チップ１３と、第２半導体チップ１４と、ヒートシンク１５と、ターミナル１７，１８と、を備えている。第１実施形態（図６参照）と異なる点は、半導体装置１０がヒートシンク１６を備えておらず、Ｏ端子２２が、ボンディングワイヤ３２を介して、ターミナル１７，１８に接続されている。なお、下アーム側の場合、Ｏ端子２２に代えてＮ端子２１となる。そして、ヒートシンク１５に貫通孔１５ｃが形成され、この貫通孔１５ｃに充填部１９ｆが配置されている。
　図１３では、半導体装置１０がターミナル１７，１８を備えているが、ターミナル１７，１８を備えない構成も採用することができる。また、図１３では、裏面１５ｂが封止樹脂体１９から露出されているが、封止樹脂体１９によって覆われた構成も採用することができる。
　また、図１４に示す第５変形例では、上記した図１３とは異なり、Ｏ端子２２が、はんだ２９，３０を介して、ターミナル１７，１８に接続されている。すなわち、Ｏ端子２２の一面２２ａ上に、第１半導体チップ１３及び第２半導体チップ１４が配置されている。Ｏ端子２２には、一面２２ａと該一面２２ａに反対の裏面２２ｂとにわたって貫通する貫通孔２２ｃが形成されている。貫通孔２２ｃは、貫通孔１５ｃ同様の配置となっている。一面２２ａは、第１半導体チップ１３が配置された領域である第１領域２２ｄと、第２半導体チップ１４が配置された領域である第２領域２２ｅと、を有する。貫通孔２２ｃは、Ｘ方向において、第１領域２２ｄと第２領域２２ｅの間の位置に形成されている。そして、貫通孔２２ｃには、充填部１９ｆが配置されている。また、図１４では、封止樹脂体１９が、貫通孔２２ｃを塞ぐように裏面２２ｂ上に配置された被覆部１９ｇを有している。この被覆部１９ｇは、充填部１９ｆに連なっている。この構成では、ヒートシンク１５及びＯ端子２２が、放熱部材に相当する。
　図１４では、裏面１５ｂが封止樹脂体１９から露出されているが、封止樹脂体１９によって覆われた構成も採用することができる。
　第１半導体チップ１３がＳｉよりなり、第２半導体チップ１４がＳｉＣよりなる例を示したがこれに限定されない。第２半導体チップ１４が、第１半導体チップ１３よりもヤング率の大きい半導体材料を用いて形成されていればよい。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (9)

  1. 　第１半導体チップ（１３）と、
    　前記第１半導体チップよりもヤング率が大きい材料を用いて形成された第２半導体チップ（１４）と、
    　一面（１５ａ，１６ａ，２２ａ）と、前記一面と厚み方向において反対の裏面（１５ｂ，１６ｂ，２２ｂ）と、を有し、前記一面上に前記第１半導体チップ及び前記第２半導体チップが並んで配置され、前記第１半導体チップ及び前記第２半導体チップの生じる熱が伝達される放熱部材（１５，１６，２２）と、
    　前記第１半導体チップ、前記第２半導体チップ、及び前記放熱部材の少なくとも前記一面を一体的に封止する封止樹脂体（１９）と、
    を備え、
    　前記放熱部材の前記一面は、前記第１半導体チップが配置されている第１領域（１５ｄ，１６ｄ，２２ｄ）と、前記第２半導体チップが配置されている第２領域（１５ｅ，１６ｅ，２２ｅ）と、を有し、
    　前記放熱部材は、前記一面と前記裏面にわたって貫通し、前記第１半導体チップ及び前記第２半導体チップの並び方向において前記第１領域と前記第２領域との間の位置に設けられた貫通孔（１５ｃ，１６ｃ，２２ｃ）を有し、
    　前記封止樹脂体は、前記一面を被覆する第一被覆部（１９ｅ）と、前記第一被覆部に連なり、前記貫通孔内に充填された充填部（１９ｆ）と、を有する半導体装置。
  2. 　前記第１半導体チップと前記第２半導体チップが並列駆動され、
    　前記第１半導体チップの駆動による発熱量は、前記第２半導体チップの発熱量よりも大きい請求項１に記載の半導体装置。
  3. 　前記貫通孔は、前記並び方向において、前記第１半導体チップよりも前記第２半導体チップに近い位置に設けられている請求項２に記載の半導体装置。
  4. 　前記貫通孔は、前記第１領域と前記第２領域との対向領域（１５ｆ）に設けられている請求項１～３いずれか１項に記載の半導体装置。
  5. 　前記貫通孔は、連続又は非連続で前記対向領域を跨ぐように設けられている請求項４に記載の半導体装置。
  6. 　前記貫通孔は、前記第２領域を取り囲むように設けられている請求項５に記載の半導体装置。
  7. 　前記封止樹脂体は、前記充填部に連なり、前記裏面を被覆する第二被覆部（１９ｇ）をさらに有する請求項１～６いずれか１項に記載の半導体装置。
  8. 　前記第１半導体チップはシリコンにより形成され、
    　前記第２半導体チップは、シリコンカーバイドにより形成されている請求項１～７いずれか１項に記載の半導体装置。
  9. 　第１ヒートシンクと、前記厚み方向において、前記第１ヒートシンクとの間に、前記第１半導体チップ及び前記第２半導体チップが配置される第２ヒートシンクと、を備え、
    　前記第１ヒートシンク及び前記第２ヒートシンクの少なくとも一方が、前記放熱部材とされている請求項１～８いずれか１項に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111599796A (zh) * 2019-02-20 2020-08-28 丰田自动车株式会社 半导体模块、及使用该半导体模块的电力变换装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6910313B2 (ja) * 2018-02-15 2021-07-28 三菱電機株式会社 高周波デバイスおよび空中線
JP2020047725A (ja) * 2018-09-18 2020-03-26 トヨタ自動車株式会社 半導体装置
DE112020002845T5 (de) 2020-01-07 2022-03-03 Fuji Electric Co., Ltd. Halbleitervorrichtung

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005005593A (ja) * 2003-06-13 2005-01-06 Mitsubishi Electric Corp 半導体パワーモジュール
JP2008186890A (ja) * 2007-01-29 2008-08-14 Denso Corp 半導体装置
JP2013131774A (ja) * 2013-03-15 2013-07-04 Mitsubishi Electric Corp パワー半導体モジュール、電力変換装置および鉄道車両
JP2014187245A (ja) * 2013-03-25 2014-10-02 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2014216326A (ja) * 2013-04-22 2014-11-17 株式会社デンソー 電子装置およびその製造方法
JP2015159258A (ja) * 2014-02-25 2015-09-03 トヨタ自動車株式会社 半導体装置及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014034552A (ja) * 2012-08-09 2014-02-24 Kao Corp バイオフィルム形成抑制剤

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005005593A (ja) * 2003-06-13 2005-01-06 Mitsubishi Electric Corp 半導体パワーモジュール
JP2008186890A (ja) * 2007-01-29 2008-08-14 Denso Corp 半導体装置
JP2013131774A (ja) * 2013-03-15 2013-07-04 Mitsubishi Electric Corp パワー半導体モジュール、電力変換装置および鉄道車両
JP2014187245A (ja) * 2013-03-25 2014-10-02 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2014216326A (ja) * 2013-04-22 2014-11-17 株式会社デンソー 電子装置およびその製造方法
JP2015159258A (ja) * 2014-02-25 2015-09-03 トヨタ自動車株式会社 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111599796A (zh) * 2019-02-20 2020-08-28 丰田自动车株式会社 半导体模块、及使用该半导体模块的电力变换装置
CN111599796B (zh) * 2019-02-20 2023-09-08 株式会社电装 半导体模块、及使用该半导体模块的电力变换装置

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