WO2016199546A1 - 電力用半導体装置 - Google Patents

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diffusion
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泰宏 香川
梨菜 田中
裕 福井
勝俊 菅原
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三菱電機株式会社
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Definitions

  • the present invention relates to a power semiconductor device, and more particularly to a trench gate type power semiconductor device using a wide band gap semiconductor.
  • an insulated gate power semiconductor device such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) or an IGBT (Insulated Gate Bipolar Transistor) is widely used.
  • the switching element is turned on by forming a channel by applying a voltage higher than a threshold voltage to the gate electrode.
  • a trench gate type a trench is formed in the semiconductor layer, and the base region on the side surface of the trench is used as a channel. As a result, the channel width density is improved, so that the cell pitch can be reduced, and thus the device performance can be improved.
  • a wide band gap semiconductor As a semiconductor material for a semiconductor switching element, a wide band gap semiconductor has attracted attention in recent years for the purpose of achieving high breakdown voltage and low loss. Wide bandgap semiconductors are particularly promising for use in technical fields that handle high voltages of about 1 kV or higher.
  • the wide band gap semiconductor there are, for example, gallium nitride (GaN) material or diamond in addition to SiC.
  • GaN gallium nitride
  • a breakdown electric field strength of a gate insulating film such as a silicon oxide film and an avalanche electric field strength at a pn junction between a base region and a drift layer are , Tend to be about the same. Therefore, in order to increase the breakdown voltage, consideration for both is required.
  • a vertical type that has a configuration in which a plurality of unit cells separated by gate electrodes are connected in parallel.
  • Semiconductor devices can be classified according to the arrangement pattern of unit cells. Typical examples include a cell type and a stripe type.
  • One unit cell in the cell type has a source region formed in a square pattern and a gate trench surrounding the periphery of the source region.
  • the source region is formed in an elongated stripe pattern, and a gate trench is disposed between the two patterns.
  • An element region functioning as a semiconductor element is constituted by a plurality of unit cells, and a termination region is provided around the element region.
  • the outer peripheral portion adjacent to the termination region and the inner portion thereof have different electric field states because the surrounding configuration is different. For this reason, the electric field strength may be particularly high in the outer peripheral portion when a reverse bias is applied. Since the breakdown voltage of the semiconductor device is determined by the lowest one of the breakdown voltages of the individual cells, it is desirable that the outer peripheral cells have the same breakdown voltage as the inner cell. Therefore, a structure for increasing the breakdown voltage of the cell in the outer peripheral portion has been studied. For example, according to Japanese Patent Laying-Open No. 2005-322949 (Patent Document 1), the trench is extended from the element region to the termination region, thereby preventing generation of a high electric field in the outer peripheral portion of the element region. This prevents breakdown of the gate insulating film, thereby improving the breakdown voltage of the semiconductor device.
  • Patent Document 2 a protective region having a conductivity type opposite to the drain region is formed at the bottom of the gate trench.
  • Patent Document 3 Japanese Patent Laid-Open No. 2009-194065 (Patent Document 3), a p-type deep layer is formed in a direction perpendicular to the gate trench at a position below the p-type base region in the n ⁇ drift layer. According to Japanese Patent Laid-Open No.
  • Patent Document 4 a source trench reaching the n ⁇ drift layer is formed in the silicon carbide semiconductor, and a p-type source breakdown voltage holding region is formed at the bottom of the source trench. These diffusion regions serve to alleviate electric field concentration at the bottom of the trench of the gate electrode when the MOSFET is off. This increases the breakdown voltage of the switching element.
  • the impurity concentration of the drift layer is between the p-type base region and the n-type drift layer.
  • An n-type current diffusion layer having a high impurity concentration is provided.
  • a trench gate type silicon carbide semiconductor device in order to electrically connect a gate electrode located in an element region to a gate pad, it is conceivable to provide a trench in a termination region and extend the gate electrode into the trench.
  • a structure for drawing the gate electrode to the surface of the semiconductor layer is required.
  • the distance between the diffusion regions arranged to increase the breakdown voltage may be increased in the outer peripheral portion of the element region.
  • a portion where the distance between the diffusion regions is large causes a decrease in the breakdown voltage of the power semiconductor device. Specifically, thermal breakdown can occur due to concentration of the avalanche current at this location. As a result, the breakdown voltage of the semiconductor device can be reduced.
  • the present invention has been made to solve the above-described problems, and an object thereof is to provide a power semiconductor device having a low on-resistance and a high breakdown voltage.
  • a power semiconductor device includes a first conductivity type drift layer made of a wide band gap semiconductor, a second conductivity type base region formed on the drift layer in the element region, and a base A source region of a first conductivity type formed at the top of the region; a gate insulating film formed on the side and bottom surfaces of the device trench formed so as to penetrate the base region and the source region and reach the drift layer; A gate electrode formed inside the trench through a gate insulating film, a second conductivity type protective diffusion region formed deeper than the device trench in the drift layer in the device region, and a lower portion of the base region In the termination region surrounding the element region, the current conduction layer of the first conductivity type formed, and in the termination trench whose side surface is in contact with the base region, the insulating layer is formed.
  • the second interval which is the distance between the termination diffusion region and the first protection diffusion region, is larger than the first interval, and the current diffusion layer is formed between the first protection diffusion region and the second protection diffusion region.
  • the second current spreading layer has an impurity concentration of the first current spreading layer. Including a region having an impurity concentration lower than.
  • a power semiconductor device includes a first conductivity type drift layer made of a wide band gap semiconductor, a second conductivity type base region formed above the drift layer in the element region, and a base A source region of a first conductivity type formed at the top of the region; a gate insulating film formed on the side and bottom surfaces of the device trench formed so as to penetrate the base region and the source region and reach the drift layer; A gate electrode formed inside the trench through a gate insulating film, a second conductivity type protective diffusion region formed deeper than the device trench in the drift layer in the device region, and a lower portion of the base region In the termination region surrounding the element region, the current conduction layer of the first conductivity type formed, and in the termination trench whose side surface is in contact with the base region, the insulating layer is formed.
  • the second interval which is the distance between the termination diffusion region and the first protection diffusion region, is larger than the first interval, and the protection diffusion region is provided with a first interval in a direction orthogonal to the first interval.
  • the fourth interval is smaller than the third interval.
  • a power semiconductor device includes a first conductivity type drift layer made of a wide band gap semiconductor, a second conductivity type base region formed in the element region above the drift layer, and A source region of a first conductivity type formed on the upper portion of the base region; a gate insulating film formed on the side surface and bottom surface of the element trench formed so as to penetrate the base region and the source region and reach the drift layer; A gate electrode formed inside the element trench through a gate insulating film, a second conductive type protective diffusion region formed deeper than the element trench in the drift layer in the element region, and a lower portion of the base region In the first conductivity type current diffusion layer formed in 1 and the termination region surrounding the element region, the insulating layer is formed in the termination trench whose side surface is in contact with the base region.
  • the second interval which is the distance between the termination diffusion region and the first protection diffusion region, is larger than the first interval, and the current diffusion layer includes the first protection diffusion region and the second protection diffusion region.
  • the drift layer and the base region are in direct contact with each other between the first protective diffusion region and the terminal diffusion region in a cross-sectional view.
  • a power semiconductor device includes a first conductivity type drift layer made of a wide band gap semiconductor, a second conductivity type base region formed in the element region above the drift layer, and A source region of a first conductivity type formed on the upper portion of the base region; a gate insulating film formed on the side and bottom surfaces of the element trench formed so as to penetrate the base region and the source region and reach the drift layer; A gate electrode formed inside the element trench through a gate insulating film, a second conductive type protective diffusion region formed deeper than the element trench in the drift layer in the element region, and a lower portion of the base region In the termination region surrounding the element region, the current diffusion layer of the first conductivity type formed in the first region and the termination trench whose side surface is in contact with the base region, with an insulating film interposed And a gate diffusion electrode electrically connected to the gate electrode, and a termination diffusion region of a second conductivity type formed at a position deeper than the termination trench in the termination region, and in a sectional view, the
  • the second interval which is the distance between the terminal diffusion region and the first protective diffusion region, is larger than the first interval
  • the current diffusion layer includes the first protective diffusion region and the second protective diffusion region.
  • the second current diffusion layer located in the vicinity of the termination region includes a region having an impurity concentration lower than the impurity concentration of the first current diffusion layer.
  • the impurity concentration of the first current diffusion layer is higher than the impurity concentration of this region.
  • the second current diffusion layer includes a region having a low impurity concentration as described above, when the power semiconductor element is in the reverse bias state, the region between the first and second protective diffusion regions is Depletion from the pn junction surface between the first protective diffusion region and the termination diffusion region into the drift layer due to the large interval between the first protection diffusion region and the termination diffusion region compared to the interval Can compensate for the lack of stratum extension. Therefore, the breakdown voltage drop due to the avalanche breakdown between the first protective diffusion region and the termination diffusion region is prevented. From the above, a power semiconductor device having a low on-resistance and a high breakdown voltage can be obtained.
  • the current is sufficiently diffused in the lateral direction by the current diffusion layer when the power semiconductor device is in the ON state.
  • a low on-resistance can be obtained.
  • the fourth interval is smaller than the third interval, the extension of the depletion layer due to the second interval being larger than the first interval when the semiconductor device is in the reverse bias state. Can make up for the lack of. In other words, the extension of the depletion layer along the fourth interval can compensate for the lack of extension of the depletion layer along the second interval. Therefore, the breakdown voltage drop due to the avalanche breakdown between the first protective diffusion region and the termination diffusion region is prevented.
  • the current diffusion layer having an impurity concentration higher than the impurity concentration of the drift layer is between the first protective diffusion region and the second protective diffusion region. To position. Therefore, when the power semiconductor device is in the ON state, the current is sufficiently diffused in the lateral direction except in the vicinity of the termination region in the element region. As a result, a low on-resistance can be obtained.
  • the drift layer and the base region are in direct contact with each other between the first protective diffusion region and the termination diffusion region. Thereby, when the power semiconductor element is in the reverse bias state, the interval between the first protection diffusion region and the termination diffusion region is larger than the interval between the first and second protection diffusion regions.
  • the second current diffusion layer located near the termination region includes a region located deeper than the first current diffusion layer.
  • the first current diffusion layer is located shallower than this region.
  • the depletion layer from the pn junction surface between the first protection diffusion region and the termination diffusion region into the drift layer is caused by the large distance between the first protection diffusion region and the termination diffusion region. Can compensate for the lack of extension. Therefore, the breakdown voltage drop due to the avalanche breakdown between the first protective diffusion region and the termination diffusion region is prevented. From the above, a power semiconductor device having a low on-resistance and a high breakdown voltage can be obtained.
  • FIG. 1 is a plan view schematically showing an element region and a termination region of a power semiconductor device according to a first embodiment of the present invention. It is an enlarged view of the broken line range II of FIG.
  • FIG. 3 is a schematic sectional view taken along line III-III in FIG. 2. It is sectional drawing which illustrates extension of the depletion layer at the time of reverse bias of the power semiconductor device of a comparative example.
  • FIG. 4 is a cross-sectional view illustrating extension of a depletion layer during reverse bias of the power semiconductor device of FIG. 3.
  • FIG. 4 is a cross sectional view schematically showing a first step of the method for manufacturing the power semiconductor device of FIG. 3.
  • FIG. 4 is a cross-sectional view schematically showing a second step of the method for manufacturing the power semiconductor device of FIG. 3.
  • FIG. 6 is a cross-sectional view schematically showing a third step of the method for manufacturing the power semiconductor device of FIG. 3.
  • FIG. 6 is a cross-sectional view schematically showing a fourth step of the method for manufacturing the power semiconductor device in FIG. 3.
  • FIG. 10 is a cross sectional view schematically showing a fifth step of the method for manufacturing the power semiconductor device of FIG. 3.
  • FIG. 10 is a cross sectional view schematically showing a sixth step of the method for manufacturing the power semiconductor device in FIG. 3.
  • FIG. 10 is a cross sectional view schematically showing a seventh step of the method for manufacturing the power semiconductor device of FIG. 3.
  • FIG. 10 is a cross sectional view schematically showing an eighth step of the method for manufacturing the power semiconductor device of FIG. 3. It is sectional drawing which shows roughly the 9th process of the manufacturing method of the power semiconductor device of FIG.
  • FIG. 7 is a cross-sectional view showing a first modification of the power semiconductor device of FIG. 3.
  • FIG. 10 is a cross-sectional view showing a second modification of the power semiconductor device of FIG. 3. It is sectional drawing which shows roughly the structure of the semiconductor device for electric power in this Embodiment 2.
  • FIG. FIG. 18 is a cross-sectional view showing a modification of the power semiconductor device of FIG. 17. It is sectional drawing which shows schematically the structure of the power semiconductor device in this Embodiment 3.
  • FIG. 23 is a cross-sectional view of the power semiconductor device of FIG. 22 at a depth position where a current diffusion layer is provided. It is sectional drawing which shows roughly the structure of the semiconductor device for electric power in this Embodiment 7.
  • FIG. 25 is a cross-sectional view of the power semiconductor device of FIG. 24 at a depth position where a current diffusion layer is provided.
  • FIG. 25 is a cross-sectional view of the power semiconductor device of FIG. 24 at a depth position where a protection region is provided.
  • FIG. 1 is a plan view schematically showing an element region 100 and a termination region 200 included in a MOSFET 501 (power semiconductor device) according to the present embodiment.
  • FIG. 2 is an enlarged view of a broken line range II in FIG.
  • the element region 100 is a region that functions as a MOSFET element (semiconductor switching element).
  • the termination region 200 surrounds the element region 100.
  • the MOSFET 501 is a semiconductor chip and has a generally rectangular shape as a whole. In the termination region 200, a gate pad 37 for inputting a gate voltage is provided. By using the quadrangular shape, it is easy to make a chip by dicing, or the area occupied by the gate pad 37 in the entire MOSFET can be reduced.
  • the MOSFET 501 has a gate extraction electrode 7P in the termination region 200.
  • the gate lead electrode 7P is connected to the gate electrode 7 as shown in FIG. Thereby, the gate lead electrode 7P is electrically connected to the gate electrode 7.
  • the gate extraction electrode 7 ⁇ / b> P completely surrounds the element region 100.
  • the gate extraction electrode 7 ⁇ / b> P does not necessarily have to be arranged as such, and may be connected to the gate pad 37.
  • FIG. 3 is a schematic sectional view taken along line III-III in FIG.
  • a cell structure is provided in the element region 100.
  • the element region 100 is provided with a plurality of cell regions having an outer peripheral cell region 102 located at the outermost peripheral portion of the element region 100 and an active cell region 101 located inside the outer peripheral cell region 102.
  • Each cell region is a unit region having a function as a MOSFET element.
  • the MOSFET 501 includes an n-type (first conductivity type) SiC substrate 1, an epitaxial layer 20, a gate insulating film 6, an insulating film 6P, a gate electrode 7, a gate lead electrode 7P, a source electrode 9, and a drain.
  • the electrode 10 and the interlayer insulating film 8 are included.
  • Each of SiC substrate 1 and epitaxial layer 20 spans element region 100 and termination region 200.
  • the epitaxial layer 20 includes an n-type drift layer 2, an n-type current diffusion layer 30, a p-type (second conductivity type different from the first conductivity type) p base region 3, and an n-type source region 4.
  • the drift layer 2 is provided on the SiC substrate 1.
  • the current diffusion layer 30 is formed below the p base region 3 and is located on the drift layer 2.
  • Current diffusion layer 30 has pn junction surface JF in contact with p base region 3.
  • the p base region 3 is provided on the drift layer 2 via the current diffusion layer 30 in the element region 100.
  • the source region 4 is provided on the p base region 3.
  • an element trench TR1 located in the element region 100 is provided.
  • the element trench TR ⁇ b> 1 has side surfaces in contact with the drift layer 2, the current diffusion layer 30, the p base region 3, and the source region 4.
  • the element trench TR1 is formed so as to penetrate the p base region 3 and the source region 4 and reach the drift layer 2.
  • the epitaxial layer 20 is provided with a termination trench TR2 located in the termination region 200.
  • termination trench TR ⁇ b> 2 also has side surfaces in contact with drift layer 2, current diffusion layer 30, p base region 3, and source region 4 in element region 100.
  • the inner peripheral side surface (left side surface in FIG. 3) of the termination trench TR2 corresponds to the boundary between the element region 100 and the termination region 200.
  • the protective diffusion region 11 is provided in the drift layer 2 in the element region 100, and is formed at a position deeper than the element trench TR1.
  • element trench TR ⁇ b> 1 has a bottom surface covered with protective diffusion region 11.
  • the protective diffusion region 11 is a protective diffusion region 11A (first region) disposed in the element region 100 at a location closest to the termination region 200 in the cross-sectional view of FIG. 3, that is, the cross-sectional view parallel to the thickness direction of the epitaxial layer 20. 1 protection diffusion region), and a protection diffusion region 11B (second protection diffusion region) disposed via a protection diffusion region 11A and a space SP1 (first space).
  • the termination diffusion region 12 is provided in the termination region 200 and is formed at a position deeper than the termination trench TR2.
  • termination trench TR ⁇ b> 2 has a bottom surface covered with termination diffusion region 12.
  • the interval SP2 second interval
  • the interval SP1 is larger than the interval SP1.
  • the plurality of element trenches TR1 are located at approximately the same interval as the interval SP1.
  • the termination trench TR2 is located at a distance approximately the same as the distance SP2 from the element trench TR1.
  • the current spreading layer 30 includes a current spreading layer 31 (first current spreading layer) and a current spreading layer 32V (second current spreading layer).
  • the current diffusion layer 31 is located between the protective diffusion region 11 ⁇ / b> A and the protective diffusion region 11 ⁇ / b> B, and has an impurity concentration higher than that of the drift layer 2.
  • current diffusion layer 32V (shown by a broken line in FIG. 3) has an impurity concentration equal to the impurity concentration of drift layer 2, and is located between protective diffusion region 11A and termination diffusion region 12. That is, the current diffusion layer 32V in the present embodiment is a region located below the p base region 3 between the protective diffusion region 11A and the termination diffusion region 12, and has the same thickness as the current diffusion layer 31.
  • the entire region of the current diffusion layer 32V has an impurity concentration lower than that of the current diffusion layer 31.
  • the impurity concentration between drift layer 2 and base region 3 is higher between drift layer 2 and base region 3 between protection diffusion region 11A and protection diffusion region 11B.
  • a current diffusion layer is provided, and there is no current diffusion layer having an impurity concentration higher than that of the drift layer 2 between the protective diffusion region 11A and the termination diffusion region 12, and the drift layer 2 and the p base region 3 are directly connected to each other. It touches.
  • the impurity concentration of the current diffusion layer 30 on the pn junction surface JF is lower between the protection diffusion region 11A and the termination diffusion region 12 than between the protection diffusion region 11A and the protection diffusion region 11B. ing.
  • the drift layer 2 is made of a wide band gap semiconductor.
  • the current diffusion layer 30 is also made of a wide band gap semiconductor.
  • the entire epitaxial layer 20 is made of a wide band gap semiconductor.
  • SiC is used as the wide band gap semiconductor.
  • the gate insulating film 6 is formed on the bottom and side surfaces of the element trench TR1.
  • Insulating film 6P has a portion formed on the bottom and side surfaces of termination trench TR2 in termination region 200, and a portion located on epitaxial layer 20 in element region 100.
  • the gate electrode 7 is provided inside the element trench TR1 via the gate insulating film 6.
  • the gate lead electrode 7P is provided in the termination trench TR2 via the insulating film 6P.
  • the gate lead electrode 7P has a portion extending from the inside of the termination trench TR2 to the element region 100.
  • the gate lead electrode 7P has a structure that can be easily connected to the gate pad 37 (FIG. 1).
  • the width of the peripheral cell region 102 is larger than the width of the active cell region 101 in the cross-sectional view of FIG. Therefore, in the plan view of FIG. 2, the active cell region 101 has a square shape, and the peripheral cell region 102 has a long side extending along the direction in which the element region 100 and the termination region 200 are adjacent to each other. It has a rectangular shape.
  • MOSFET 501P of the comparative example (FIG. 4) will be described.
  • a current diffusion layer 32 composed only of a region having the same impurity concentration as that of the current diffusion layer 31 is provided between the protective diffusion region 11A and the termination diffusion region 12.
  • depletion layer DL extends from pn junction surface JF, protective diffusion region 11 and termination diffusion region 12 toward drift layer 2.
  • Depletion from the pn junction plane JF has an effect of pushing down a depletion layer extending from the protective diffusion region 11 and the termination diffusion region 12. Further, depletion proceeds from the protective diffusion region 11 and the termination diffusion region 12 not only in the depth direction but also in the lateral direction.
  • the reverse bias voltage is held by the extended depletion layer DL.
  • the current diffusion layers 31 and 32 having an impurity concentration higher than that of the drift layer 2 have an action of suppressing the extension of the depletion layer DL.
  • the extension of the depletion layer DL is promoted by the depletion from the protection diffusion regions 11A and 11B between the protection diffusion regions 11A and 11B located at the narrow interval SP1 (FIG. 3)
  • the above-described suppression action is achieved. At least partially offset.
  • the protective diffusion region 11A and the termination diffusion region 12 located at a wide distance SP2 (FIG. 3) the depletion effect from the protection diffusion region 11A and the termination diffusion region 12 does not easily reach a portion far from these, Therefore, the extension of the depletion layer DL is suppressed by the suppression action described above.
  • current diffusion layer 32V between protective diffusion region 11A and termination diffusion region 12 is different from current diffusion layer 31 and is different from drift layer 2.
  • the impurity concentration is the same as the impurity concentration.
  • SiC substrate 1 is prepared.
  • an n-type low-resistance SiC substrate 1 made of SiC having a 4H polytype is prepared.
  • N type epitaxial layer 20 is formed on SiC substrate 1 by epitaxial growth on the first main surface (upper surface in the drawing) of SiC substrate 1. Epitaxial growth can be performed by, for example, a chemical vapor deposition (CVD) method.
  • the epitaxial layer 20 has, for example, a donor impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 and a thickness of 5 ⁇ m to 100 ⁇ m.
  • p base region 3 is formed by ion-implanting a predetermined dopant as an acceptor into the surface layer portion of epitaxial layer 20.
  • the acceptor is, for example, aluminum (Al) or boron (B).
  • the depth of ion implantation is, for example, about 0.5 to 3 ⁇ m within a range not exceeding the thickness of the epitaxial layer 20.
  • the acceptor concentration is set higher than the donor concentration of the epitaxial layer 20. At this time, a region deeper than the acceptor implantation depth in the epitaxial layer 20 becomes the drift layer 2.
  • an implantation mask (not shown) is formed on the upper surface of the epitaxial layer 20.
  • a predetermined dopant as a donor is ion-implanted into the upper portion of the drift layer 2 using this implantation mask.
  • a current diffusion layer 31 is formed on the drift layer 2, and the remainder becomes the current diffusion layer 32 ⁇ / b> V and the drift layer 2.
  • a layer 30 is provided. With reference to FIG.
  • the position of the end of current spreading layer 31 is located inside the outer peripheral side wall and outside the inner peripheral side wall of outermost element trench TR1 of active cell region 101. .
  • the position of the end of the current diffusion layer 31 can be adjusted by the pattern of the implantation mask.
  • the pattern of the implantation mask can be adjusted by the pattern of the photomask used in photolithography for patterning the implantation mask. After the ion implantation, the implantation mask is removed.
  • a source region 4 is formed by ion implantation of a predetermined dopant as a donor.
  • the source region 4 is formed in a lattice pattern corresponding to the layout of the gate electrode 7 to be formed later when viewed from above. Thereby, when the gate electrode 7 is formed, the source region 4 is disposed on both sides of the gate electrode 7.
  • the donor of the source region 4 is, for example, nitrogen (N) or phosphorus (P).
  • the ion implantation depth of this donor is made shallower than the thickness of the p base region 3.
  • the impurity concentration of the donor is set higher than the acceptor concentration of the p base region 3 and is, for example, in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 . After the ion implantation, the implantation mask is removed.
  • a silicon oxide film 15 is first formed on the upper surface of epitaxial layer 20 in order to form a hard mask to be described later.
  • the thickness of the silicon oxide film 15 is, for example, about 1 ⁇ m to 2 ⁇ m.
  • a resist mask 14 is formed thereon.
  • the resist mask 14 is provided with a pattern in which formation regions of the element trench TR1 and the termination trench TR2 (FIG. 3) are opened by photolithography. Since the element trench TR1 and the termination trench TR2 (FIG. 2) have a lattice pattern, the resist mask 14 has a matrix pattern in which it is inverted. The pattern has an opening surrounding a rectangular shape (see FIG. 2) corresponding to the peripheral cell region 102.
  • silicon oxide film 15 is patterned by reactive ion etching (RIE) processing using resist mask 14 (see arrows in the figure).
  • RIE reactive ion etching
  • a trench that penetrates source region 4, p base region 3 and current diffusion layer 30 is formed in epitaxial layer 20 by RIE processing using hard mask 13. That is, the element trench TR1 and the termination trench TR2 are formed.
  • the depths of the element trench TR1 and the termination trench TR2 are equal to or greater than the depth of the current diffusion layer 30, for example, about 1.0 ⁇ m to 6.0 ⁇ m.
  • implantation mask 16 having a pattern exposing element trench TR1 and termination trench TR2, that is, a matrix-like pattern in which a part of the pattern is removed in the same manner as the pattern of resist mask 14 is formed.
  • the protective diffusion region 11 and the termination diffusion region 12 are formed at the bottoms of the element trench TR1 and the termination trench TR2. Thereafter, the implantation mask 16 is removed.
  • the formation of the implantation mask 16 may be omitted, and the hard mask 13 may be used instead. Thereby, simplification of the manufacturing process and cost reduction can be achieved.
  • the hard mask 13 needs to have a thickness necessary to function as an ion implantation mask when the RIE process for forming the element trench TR1 and the termination trench TR2 is completed.
  • the thickness of the hard mask 13 at this time can be adjusted by the thickness of the silicon oxide film 15 formed first and the RIE conditions.
  • annealing is performed using a heat treatment apparatus in order to electrically activate the implanted impurities.
  • This annealing is performed, for example, in an inert gas atmosphere such as argon (Ar) gas or in a vacuum at a temperature of about 1300 to 1900 ° C. for a time of about 30 seconds to 1 hour.
  • an inert gas atmosphere such as argon (Ar) gas
  • a vacuum at a temperature of about 1300 to 1900 ° C. for a time of about 30 seconds to 1 hour.
  • a polysilicon film 7A (conductor film) having portions to be the gate electrode 7 and the gate lead electrode 7P (FIG. 3) is formed on the silicon oxide film 6A. This formation can be performed by, for example, a low pressure CVD method.
  • an etching mask 19 that selectively covers a portion of the polysilicon film 7A that becomes the gate lead electrode 7P (FIG.
  • Etching mask 19 has a portion extending outward from inside termination trench TR2 toward element region 100. This portion can be easily formed without requiring precise processing accuracy as the distance between the element trench TR1 and the termination trench TR2 is increased.
  • the polysilicon film 7 ⁇ / b> A is patterned by etching using the etching mask 19.
  • gate extraction electrode 7P and gate electrode 7 are formed by the above patterning.
  • a portion of the gate electrode 7 in the element trench TR1 can remain even if it is not covered with the etching mask 19 because the width of the element trench TR1 is narrow.
  • a portion of the gate electrode 7 in the element trench TR1 can be formed by etching back without an etching mask. Thereafter, the etching mask 19 is removed.
  • an insulating film is deposited and patterned by a low pressure CVD method. This patterning is performed so that the interlayer insulating film 8 covers the gate electrode 7. Further, by patterning the silicon oxide film 6A (FIG. 13) at the time of patterning, the gate insulating film 6 and the insulating film 6P are formed. As a result, a contact hole 17 that penetrates through interlayer insulating film 8 and gate insulating film 6 and reaches source region 4 and p base region 3 is formed.
  • ohmic electrodes are formed on the upper surfaces of the source region 4 and the p base region 3 exposed at the bottom of the contact hole 17.
  • a metal film mainly composed of nickel (Ni) is formed on the entire upper surface of the epitaxial layer 20 including the inside of the contact hole 17.
  • the metal film is reacted with silicon carbide by a heat treatment at 600 to 1100 ° C., thereby forming a silicide film to be an ohmic electrode.
  • the unreacted metal film remaining on the interlayer insulating film 8 is removed by wet etching using nitric acid, sulfuric acid or hydrochloric acid, or a mixed solution thereof with hydrogen peroxide.
  • the heat treatment may be performed again after removing the metal film remaining on the interlayer insulating film 8.
  • the second heat treatment is preferably performed at a higher temperature than the previous heat treatment, whereby an ohmic contact with a lower contact resistance is realized.
  • an electrode material such as an Al alloy or copper (Cu) is deposited so as to cover the ohmic electrode and the interlayer insulating film 8.
  • source electrode 9 (FIG. 3) is formed on interlayer insulating film 8 and in contact hole 17.
  • the drain electrode 10 is formed by depositing an electrode material such as an Al alloy or Cu on the back surface which is the second main surface of the SiC substrate 1.
  • MOSFET 501 (FIG. 3) is obtained.
  • the impurity concentration of the current diffusion layer 31 is higher than the impurity concentration of the current diffusion layer 32V located in the vicinity of the termination region 200. Due to the high impurity concentration of the current diffusion layer 31, when the MOSFET 501 is in the ON state, the current is sufficiently diffused in the lateral direction except for the vicinity of the termination region 200 in the element region 100. As a result, a low on-resistance can be obtained. On the other hand, since the current diffusion layer 32V has an impurity concentration lower than the impurity concentration of the current diffusion layer 31, when the MOSFET 501 is in the reverse bias state, it is compared with the interval SP1 between the protective diffusion regions 11A and 11B.
  • the current diffusion layer 32 ⁇ / b> V has the same impurity concentration as that of the drift layer 2. Thereby, the formation process of the current diffusion layer 30 can be simplified.
  • the current diffusion layer having an impurity concentration higher than that of the drift layer 2 is located between the protective diffusion region 11A and the protective diffusion region 11B. Therefore, when the MOSFET 501 is in the ON state, the current is sufficiently diffused in the lateral direction in the element region 100 except for the vicinity of the termination region 200. As a result, a low on-resistance can be obtained.
  • the protective diffusion region 11 ⁇ / b> A and the termination diffusion region 12 are in direct contact.
  • the MOSFET 501 when the MOSFET 501 is in the reverse bias state, the protection due to the fact that the interval SP2 between the protection diffusion region 11A and the termination diffusion region 12 is larger than the interval SP1 between the protection diffusion regions 11A and 11B.
  • the lack of extension of the depletion layer from the pn junction surface JF into the drift layer 2 between the diffusion region 11A and the termination diffusion region 12 can be compensated. Therefore, a decrease in breakdown voltage due to avalanche breakdown between the protective diffusion region 11A and the termination diffusion region 12 is prevented.
  • the MOSFET 501 having a low on-resistance and a high breakdown voltage can be obtained.
  • the termination trench TR ⁇ b> 2 has a side surface facing the drift layer 2, the p base region 3, and the source region 4 in the element region 100.
  • terminus trench TR2 among the element regions 100 can also function as a transistor.
  • the on-resistance can be further reduced. If this action is not necessary, the termination trench TR2 does not necessarily have to face all of the drift layer 2, the p base region 3, and the source region 4.
  • the current diffusion layer 31 having an impurity concentration higher than that of the drift layer 2 is not provided between the protective diffusion region 11A and the termination diffusion region 12 in the pn junction surface JF.
  • the element trench TR ⁇ b> 1 has a bottom surface covered with the protective diffusion region 11.
  • the protective diffusion region 11 can be easily formed by ion implantation into the bottom surface of the element trench TR1.
  • Termination trench TR2 has a bottom surface covered with termination diffusion region 12.
  • the protective diffusion region 11 can be easily formed by ion implantation into the bottom surface of the termination trench TR2.
  • the plurality of element trenches TR1 are located at a distance approximately the same as the distance SP1.
  • the terminal trench TR2 is located at a distance approximately the same as the distance SP2 from the element trench TR1.
  • the high impurity concentration current diffusion layer 31 is provided in the active cell region 101 having a narrow trench interval, and the on-resistance is reduced, while the high impurity concentration current diffusion layer 31 is formed in the peripheral cell region 102 having a wide trench interval.
  • the breakdown voltage is increased by not being provided. As a result, the breakdown of the breakdown voltage in the MOSFET 501 is eliminated, so that the thermal breakdown caused by the concentration of the avalanche current in the peripheral cell region 102 can be prevented.
  • the element trench TR ⁇ b> 1 has a bottom surface covered with the protective diffusion region 11.
  • the entire protective diffusion region 11 substantially overlaps the bottom surface of the element trench TR1 in the planar layout.
  • the termination trench TR ⁇ b> 2 has a bottom surface covered with the termination diffusion region 12.
  • the entire termination diffusion region 12 substantially overlaps the bottom surface of the termination trench TR2 in the planar layout.
  • the protective diffusion region 11 is not necessarily in contact with the bottom surface of the element trench TR1, and may be located deeper than the element trench TR1.
  • the protective diffusion region 11 does not necessarily overlap with the bottom surface of the element trench TR1 in the planar layout.
  • the termination diffusion region 12 is not necessarily in contact with the bottom surface of the termination trench TR2, and may be located deeper than the termination trench TR2. In addition, the termination diffusion region 12 does not necessarily overlap with the bottom surface of the termination trench TR2 in the planar layout.
  • the active cell region 101 has a square shape and the peripheral cell region 102 has a rectangular shape, but other shapes may be used. Therefore, the shape of the gate electrode 7 in the element region 100 is not limited to the lattice shape (FIG. 2), and may be, for example, a stripe shape.
  • source trench TS separated from source region 4 is provided in epitaxial layer 20 in active cell region 101 and peripheral cell region 102.
  • Source trench TS penetrates p base region 3 and current diffusion layer 30 and reaches drift layer 2.
  • a source electrode 9 is embedded in the source trench TS.
  • the protection diffusion region 11a of this modification covers the bottom surface of the source trench TS.
  • FIG. 16 is a cross-sectional view schematically showing the configuration of the MOSFET 501b of the second modification.
  • the MOSFET 501b is a stripe type, and thus the gate electrode 7 extends in the element region 100 along the stripe direction (lateral direction in the figure).
  • the protection diffusion region 11b of the present modification extends along a direction intersecting the stripe direction (in the drawing, the direction perpendicular to the paper surface).
  • Termination diffusion region 12b covers not only the bottom surface of termination trench TR2, but also part of the inner peripheral side surface of termination trench TR2. Therefore, the termination diffusion region 12 b extends from the termination region 200 into the element region 100.
  • the termination diffusion region 12 b has an intrusion portion in the element region 100 that is a portion penetrating from the termination region 200 into the element region 100.
  • the interval between the intrusion portion and the protective diffusion region 11b adjacent thereto corresponds to the interval SP2.
  • the intrusion portion may be provided not only in this modification but also in other forms.
  • MOSFET 502 (power semiconductor device) of the present embodiment includes a current diffusion layer 32L (second current diffusion layer) instead of current diffusion layer 32V (FIG. 3: embodiment 1). Is provided.
  • the impurity concentration of the current diffusion layer 32L is lower than the impurity concentration of the current diffusion layer 31. That is, the entire region of the current diffusion layer 32 ⁇ / b> L has an impurity concentration lower than the impurity concentration of the current diffusion layer 31.
  • the impurity concentration of current diffusion layer 32L is higher than the impurity concentration of drift layer 2 at least on the upper surface (pn junction surface JF) of current diffusion layer 32L.
  • this embodiment is a form in which the impurity concentration of the drift layer 2 and the current diffusion layer 32L are different.
  • the boundary between the drift layer 2 and the current diffusion layer 32L may not be obvious, but in this specification, the current diffusion layer 32L is defined as a region having the same thickness as the current diffusion layer 31. Therefore, the MOSFET 502 has an impurity concentration in the region (current diffusion layer 32L) having the same thickness as the current diffusion layer 31 from the lower surface of the p base region 3 between the protective diffusion region 11A and the termination diffusion region 12. It is configured to be lower than the impurity concentration of 31 and higher than the impurity concentration of the drift layer 2.
  • the impurity concentration of the current diffusion layer 30 on the pn junction surface JF is similar to that in the first embodiment, compared with the protection diffusion region 11A and the protection diffusion region 11B, and the protection diffusion region 11A and the termination diffusion. It is low with respect to the region 12.
  • the current diffusion layers 31 and 32L having different impurity concentrations can be obtained by making the ion implantation conditions for forming the current diffusion layer 30 different between the active cell region 101 and the peripheral cell region 102.
  • the impurity concentration between the protective diffusion region 11A and the termination diffusion region 12 can be finely adjusted between the impurity concentration of the drift layer 2 and the impurity concentration of the current diffusion layer 31. Thereby, the difference between the breakdown voltage of the active cell region 101 and the breakdown voltage of the peripheral cell region 102 can be further reduced.
  • the MOSFET 502a power semiconductor device
  • the current spreading layer 32T has a region 32a and a region 32b.
  • Region 32a is in contact with drift layer 2 and is separated from p base region 3 by region 32b.
  • Region 32b is in contact with p base region 3, and is separated from drift layer 2 by region 32a.
  • the region 32 a has an impurity concentration lower than that of the current diffusion layer 31, and may have the same impurity concentration as that of the drift layer 2.
  • the region 32b has an impurity concentration higher than that of the region 32a, and may have the same impurity concentration as that of the current diffusion layer 31. Also according to this modification, substantially the same effect as in the second embodiment can be obtained.
  • MOSFET 503 (power semiconductor device) of the present embodiment includes a current diffusion layer 32P (second current diffusion layer) instead of current diffusion layer 32V (FIG. 3: embodiment 1). Is provided.
  • the current diffusion layer 32P includes a region 32h (first region) having an impurity concentration lower than that of the current diffusion layer 31, and a region 32i (second region) having an impurity concentration higher than that of the region 32h. Including. Each of regions 32 h and 32 i is in contact with p base region 3.
  • the region 32 h has the same impurity concentration as that of the drift layer 2. Therefore, the region 32 h is a region having an impurity concentration lower than that of the current diffusion layer 31.
  • the region 32 i has the same impurity concentration as that of the current diffusion layer 31.
  • the impurity concentration of the current diffusion layer 30 on the pn junction surface JF is a portion between the protection diffusion region 11A and the termination diffusion region 12 as compared with that between the protection diffusion region 11A and the protection diffusion region 11B. Is low.
  • the current diffusion layer 30 of the present embodiment can be formed without changing the number of times of implantation by changing the mask pattern in the ion implantation step (see FIG. 7) described in the first embodiment.
  • the effective impurity concentration between the protective diffusion region 11A and the termination diffusion region 12 can be finely adjusted by the ratio of the regions 32h and 32i in the current diffusion layer 32P.
  • Region 32 h of current diffusion layer 32 ⁇ / b> P has the same impurity concentration as that of drift layer 2. Thereby, the process for providing the region 32h on the drift layer 2 can be simplified.
  • the region 32i of the current diffusion layer 32P has the same impurity concentration as that of the current diffusion layer 31. Thereby, the current spreading layer 32P can be formed simultaneously with the current spreading layer 31.
  • MOSFET 504 power semiconductor device of the present embodiment has a current diffusion layer 32D (second current diffusion layer) instead of current diffusion layer 32V (FIG. 3: embodiment 1). Is provided.
  • the current diffusion layer 32D is located deeper than the current diffusion layer 31. In other words, the entire region of the current diffusion layer 32 ⁇ / b> D is located deeper than the current diffusion layer 31.
  • the pn junction plane JF is located at the depth DP1 between the protective diffusion regions 11A and 11B, and is located at the depth DP2 between the protective diffusion region 11A and the termination diffusion region 12, and DP2> DP1 is satisfied.
  • the current diffusion layer 32D (second current diffusion layer) has an impurity concentration lower than the impurity concentration of the current diffusion layer 31 (first current diffusion layer). You may have.
  • the current diffusion layer 32D (second current diffusion layer) has a current diffusion layer 32V, 32L, 32T or 32P (FIGS. 3 and 17) except for the feature of the depth position. 18 or 19).
  • the current diffusion layer 32D may have the same impurity concentration as that of the current diffusion layer 31.
  • the current diffusion layer 32D may have an impurity concentration higher than that of the current diffusion layer 31.
  • the current diffusion layer 31 is located shallower than the current diffusion layer 32D located in the vicinity of the termination region 200. Since the current diffusion layer 31 is shallow, when the MOSFET 504 is in the ON state, the current is effectively diffused in the lateral direction in the element region 100 except for the vicinity of the termination region 200. As a result, a low on-resistance can be obtained.
  • the current diffusion layer 32D is located deeper than the current diffusion layer 31, when the MOSFET 504 is in the reverse bias state, it is larger than the interval SP1 (FIG. 3) between the protective diffusion regions 11A and 11B. From the pn junction surface JF between the protective diffusion region 11A and the termination diffusion region 12 due to the large distance SP2 (FIG.
  • the MOSFET 504 having a low on-resistance and a high breakdown voltage can be obtained.
  • MOSFET 505 power semiconductor device of the present embodiment includes a current diffusion layer 32C (second current diffusion layer) instead of current diffusion layer 32D (FIG. 20: embodiment 4). Is provided.
  • the current diffusion layer 32C includes a region 32j (first region) positioned deeper than the current diffusion layer 31, and a region 32k (second region) positioned shallower than the region 32j. In the present embodiment, the region 32k is located at the same depth as the current diffusion layer 31.
  • the epitaxial layer 20 has a dent EV above the region 32j.
  • the pn junction plane JF is located at a depth DP1 between the protective diffusion regions 11A and 11B and between the protective diffusion region 11A and the termination diffusion region 12 At a depth DP2.
  • DP2> DP1 is satisfied.
  • the depression EV is formed in the epitaxial layer 20 before the ion implantation for forming the current diffusion layer 30 and the p base region 3. (FIG. 21) may be formed. Ions incident on the indentation EV penetrate deeper into the epitaxial layer 20, and as a result, a region 32j is formed at a position deeper than the region 32k.
  • the source region 4 may be formed either before or after the formation of the recess EV.
  • the current diffusion layer 30 in the epitaxial layer 20 provided with the depression EV, a part of the current diffusion layer 30 can be selectively selected without changing the ion implantation energy. It can be placed deeper. Thereby, the current diffusion layer 30 can be easily provided with the region 32j located deeper between the protective diffusion region 11A and the termination diffusion region 12.
  • FIG. 22 and 23 are cross-sectional views schematically showing a configuration of MOSFET 506 (power semiconductor device) of the present embodiment.
  • the position of the cross section in FIG. 22 corresponds to the position of the cross section in FIG.
  • the cross section of FIG. 23 is a cross section orthogonal to the cross section of FIG. 22 at the depth position where the current diffusion layer 30 is provided.
  • the MOSFET 506 is provided with a current diffusion layer 32Q (second current diffusion layer) instead of the current diffusion layer 32V (FIG. 3: embodiment 1).
  • the current spreading layer 32Q has the same thickness as the current spreading layer 31.
  • the current diffusion layer 32Q includes a region 32m (first region) and a region 32n (second region).
  • the region 32m has the same impurity concentration as that of the drift layer 2.
  • the region 32n has the same impurity concentration as that of the current diffusion layer 31. Therefore, the impurity concentration of the region 32n is higher than the impurity concentration of the region 32m.
  • Each of the regions 32m and 32n is in contact with the p base region 3.
  • the region 32n is provided in a region in contact with the gate insulating film 6.
  • the region 32n is unevenly distributed around the element trench TR1 and the termination trench TR2.
  • the portion excluding the region 32n is the region 32m.
  • the region 32m (shown by a broken line in FIG. 22) has an impurity concentration equal to the impurity concentration of the drift layer 2, the boundary between the region 32m and the drift layer 2 is virtual.
  • the region 32 m is a region located below the p base region 3 and is defined by a virtual region having the same thickness as the current diffusion layer 31. If the configuration of the present embodiment is described more directly from another viewpoint without defining the region 32m, a drift occurs between the protective diffusion region 11A and the termination diffusion region 12 outside the region 32n. It can be said that there is no current diffusion layer having an impurity concentration higher than that of the layer 2 and the drift layer 2 and the p base region 3 are in direct contact with each other.
  • the current diffusion layer 30 of the present embodiment can be formed without changing the number of times of implantation by changing the mask pattern in the ion implantation step (see FIG. 7) described in the first embodiment.
  • the region 32n is provided in the region in contact with the gate insulating film 6. That is, the region 32n is provided at a location that becomes a current path in the peripheral cell region 102 in the ON state.
  • the impurity concentration of the region 32n is the same as the impurity concentration of the current diffusion layer 31. Therefore, the on-resistance in the peripheral cell region 102 can be made approximately the same as the on-resistance in the active cell region 101. Therefore, while the region 32m that can be said to be a region where no current diffusion layer is provided is provided, an increase in on-resistance due to the region 32m can be suppressed. That is, a lower on-resistance can be obtained as compared with MOSFET 501 (FIG. 3: Embodiment 1).
  • the region 32m which can be said to be a region where no current diffusion layer is provided, the pn junction between the protection diffusion region 11A and the termination diffusion region 12 when the MOSFET 506 is in the reverse bias state.
  • the lack of extension of the depletion layer from the plane JF into the drift layer 2 can be compensated. Therefore, a decrease in breakdown voltage due to avalanche breakdown between the protective diffusion region 11A and the termination diffusion region 12 is prevented.
  • the impurity concentration of the region 32m may be made higher than the impurity concentration of the drift layer 2 in addition to being made lower than the impurity concentration of the region 32n. According to this modification, the on-resistance can be further reduced because the impurity concentration of the region 32m is higher than the impurity concentration of the drift layer 2. Further, if the impurity concentration in the region 32m is not excessively increased, the effect of compensating for the insufficient extension of the depletion layer can be sufficiently obtained. In this modification, unlike the above-described embodiment, an ion implantation step for forming the region 32m is performed.
  • FIG. 24 is a cross-sectional view schematically showing a configuration of MOSFET 507 (power semiconductor device) of the present embodiment.
  • the position of the cross section in FIG. 24 corresponds to the position of the cross section in FIG. 3 and the like, and is along the line XXIV in FIGS.
  • Each of FIG. 25 and FIG. 26 is a cross section orthogonal to the cross section of FIG. 24 at the depth position where the current spreading layer 30 and the protection region 11 are provided.
  • the MOSFET 507 is provided with a current diffusion layer 32R (second current diffusion layer) instead of the current diffusion layer 32V (FIG. 3: embodiment 1).
  • the current diffusion layer 32R has the same impurity concentration as that of the current diffusion layer 31.
  • the current spreading layer 32 ⁇ / b> R has the same thickness as the current spreading layer 31. Therefore, the current spreading layer 30 composed of the current spreading layers 31 and 32R in the present embodiment is uniform in the in-plane direction.
  • protection diffusion region 11 sandwiches a region where interval SP1 is provided in a direction orthogonal to interval SP1 (vertical direction in the drawing) and interval SP3 (third And a portion arranged via a gap). Furthermore, the protective diffusion region 11 has a portion that is disposed via the interval SP4 (fourth interval) across the region provided with the interval SP2 in the direction orthogonal to the interval SP2 (vertical direction in the figure). ing. The interval SP4 is smaller than the interval SP3.
  • the current diffusion layer 30 is uniform in the in-plane direction. Thereby, it is not necessary to provide an impurity concentration distribution in the current diffusion layer 30. Therefore, in the ion implantation process (see FIG. 7), a mask pattern is not necessary in the ion implantation process for forming the current diffusion layer 30. Also, since the ion implantation process for forming the p base region 3 does not require a mask pattern, these processes can be performed continuously. Thereby, the manufacturing process can be reduced.
  • the uniform current diffusion layer 30 is provided in all regions of the active cell region 101 and the peripheral cell region 102. Therefore, in the peripheral cell region 102, as in the active cell region 101, the on-resistance suppression effect by the current diffusion layer 30 is obtained.
  • the interval SP4 smaller than the interval SP3, when the MOSFET 507 is in the reverse bias state, the lack of extension of the depletion layer due to the interval SP2 being larger than the interval SP1 is compensated. Can do. In other words, the extension of the depletion layer along the interval SP4 can compensate for the lack of extension of the depletion layer along the interval SP2. Therefore, a decrease in breakdown voltage due to avalanche breakdown between the protective diffusion region 11A and the termination diffusion region 12 is prevented.
  • the current spreading layers 32C, 32D, 32L, 32P, 32Q, 32T, 32V described in the first to sixth embodiments may be applied instead of the current spreading layer 32R.
  • each of ON resistance and a proof pressure can be adjusted more freely.
  • a mask pattern is used in an ion implantation process for forming the current diffusion layer 30.
  • gallium nitride (GaN) -based material or diamond can be used as a wide band gap semiconductor other than SiC.
  • SiC substrate 1 another substrate having conductivity may be used.
  • This substrate is preferably suitable for epitaxial growth of the wide band gap semiconductor, and is made of, for example, the same wide band gap semiconductor.
  • An insulating film other than an oxide film may be used as the gate insulating film of the MOSFET. That is, the power semiconductor device may be a MISFET (Metal Insulator Semiconductor Field Effect Transistor) other than the MOSFET.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the power semiconductor device is not limited to the MISFET, and may be an IGBT, for example.
  • the conductivity type of the substrate is set to the second conductivity type, or a collector layer of the second conductivity type is provided between the substrate and the second electrode.
  • each of the first electrode and the second electrode functions as an emitter electrode and a collector electrode of the IGBT.
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • the donor in the above description is replaced with an acceptor, and the acceptor is replaced with a donor.
  • JF pn junction surface SP1 first interval, SP2 second interval, SP3 third interval, SP4 fourth interval, TR1 element trench, TS source trench, TR2 termination trench, 1 SiC substrate, 2 drift layer, 3 p base region, 4 source region, 6 gate insulating film, 6A silicon oxide film (insulating film), 7 gate electrode, 7A polysilicon film (conductive film), 7P gate extraction electrode, 8 interlayer insulating film, 9 source electrode, 10 drain electrode, 11 , 11a, 11b protection diffusion region, 11A first protection diffusion region, 11B second protection diffusion region, 12, 12b termination diffusion region, 13 hard mask, 14 resist mask, 15 silicon oxide film, 16 implantation mask, 17 contacts Hole, 19 etching mask, 20 epitaxy Layer, 30 current spreading layer, 31 first current spreading layer, 32C, 32D, 32L, 32P, 32Q, 32T, 32V second current spreading layer, 37 gate pad, 100 element area, 101 active cell area, 102 Peripheral cell region, 200 termination region, 501 to 507, 501a,

Landscapes

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Abstract

　保護拡散領域（１１）は、終端領域（２００）に最も近い場所に配置された第１の保護拡散領域（１１Ａ）と、第１の保護拡散領域（１１Ａ）と第１間隔（ＳＰ１）を介して配置された第２の保護拡散領域（１１Ｂ）とを有する。終端拡散領域（１２）と第１の保護拡散領域（１１Ａ）との間の距離である第２間隔（ＳＰ２）は第１間隔（ＳＰ１）よりも大きい。第１導電型の電流拡散層（３０）は、第１の保護拡散領域（１１Ａ）と第２の保護拡散領域（１１Ｂ）との間に位置しドリフト層（２）の不純物濃度よりも高い不純物濃度を有する第１の電流拡散層（３１）と、第１の保護拡散領域（１１Ａ）と終端拡散領域（１２）との間に位置する第２の電流拡散層（３２Ｖ）とを有する。第２の電流拡散層（３２Ｖ）は、電流拡散層（３１）の不純物濃度よりも低い不純物濃度を有する領域を含む。

Description

電力用半導体装置
　本発明は、電力用半導体装置に関し、特に、ワイドバンドギャップ半導体を用いたトレンチゲート型電力用半導体装置に関するものである。
　半導体スイッチング素子としてＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）といった絶縁ゲート型の電力用半導体装置が広く使用されている。その典型的ものにおいては、ゲート電極に閾値電圧以上の電圧を印加することでチャネルを形成することにより、スイッチング素子のオン状態が得られる。特にトレンチゲート型のものにおいては、半導体層にトレンチが形成されており、このトレンチの側面のベース領域がチャネルとして利用される。これによりチャネル幅密度が向上するので、セルピッチの縮小が可能となり、よってデバイス性能を向上させることができる。
　半導体スイッチング素子のための半導体材料としては、高耐圧化および低損失化を目的に、近年、ワイドバンドギャップ半導体が注目されている。ワイドバンドギャップ半導体は、特に１ｋＶ程度あるいはそれ以上の高電圧を扱う技術分野への適用が有望視されている。ワイドバンドギャップ半導体としては、ＳｉＣの他、たとえば窒化ガリウム（ＧａＮ）系材料またはダイヤモンドなどがある。ワイドバンドギャップ半導体を用いたトレンチゲート型の炭化珪素半導体装置においては、シリコン酸化膜などのゲート絶縁膜の絶縁破壊電界強度と、ベース領域とドリフト層との間のｐｎ接合におけるアバランシェ電界強度とが、おおよそ同程度となりやすい。よって耐圧を高めるためには、それら両方への配慮が求められる。
　電力用半導体装置のうち縦型のものとして、ゲート電極で区切られた複数の単位セルが並列に接続された構成を有するものがある。単位セルの配置パターンによって、半導体装置を分類することができる。代表的なものとしてセル型およびストライプ型がある。セル型における１つの単位セルは、正方形状のパターンに形成されたソース領域と、その周囲を取り囲むゲートトレンチとを有している。ストライプ型においては、ソース領域が細長いストライプ状のパターンに形成され、この２つのパターンの間にゲートトレンチが配設される。複数の単位セルにより、半導体素子として機能する素子領域が構成され、その周囲には終端領域が設けられる。
　素子領域のうち終端領域と隣り合う外周部分と、その内側部分とでは、周囲の構成が異なることから電界の状態が相違する。このため、逆バイアス印加時に電界強度が外周部分において特に高くなることがある。半導体装置の耐圧は個々のセルの耐圧のうち最も低いものによって決まるため、外周部分のセルも内側部分のセルと同等の耐圧を有することが望まれる。そこで、外周部分のセルの耐圧を高めるための構造が検討されている。たとえば特開２００５－３２２９４９号公報（特許文献１）によれば、素子領域から終端領域にまでトレンチが延伸されることで、素子領域の外周部分における高電界の発生を防止している。これによりゲート絶縁膜の破壊が防止されることで、半導体装置の耐圧が向上する。
　上記技術の他、ＳｉＣ半導体装置におけるゲート絶縁膜の破壊を防止するために、ドリフト層の導電型と反対の導電型を有する拡散領域をトレンチよりも深い位置に設ける技術が数多く開示されている。たとえば国際公開第９８／３５３９０号（特許文献２）によれば、ゲートトレンチの底部に、ドレイン領域と反対の導電型の保護領域が形成される。また特開２００９－１９４０６５号公報（特許文献３）によれば、ｎ－ドリフト層のうちｐ型ベース領域よりも下方位置において、ゲートトレンチと直交する向きにｐ型ディープ層が形成される。また特開２０１２－１７８５３６号公報（特許文献４）によれば、ｎ－ドリフト層に達するソーストレンチが炭化珪素半導体内に形成され、ソーストレンチ底部にｐ型のソース耐圧保持領域が形成される。これらの拡散領域は、ＭＯＳＦＥＴのオフ時に、ゲート電極のトレンチ底部への電界集中を緩和する働きをする。これによりスイッチング素子の耐圧が高められる。
　スイッチング素子に望まれる重要な特性として、耐圧の高さと共に、オン抵抗の低さがある。上述した国際公開第９８／３５３９０号（特許文献２）によれば、トレンチゲート型の炭化珪素半導体装置において、ｐ型のベース領域とｎ型のドリフト層との間に、ドリフト層の不純物濃度よりも高い不純物濃度を有するｎ型の電流拡散層が設けられる。電流拡散層を設けることで、トレンチ側面のベース領域に形成されるチャネルを電流が通った後、電流拡散層を介して電流が横方向に広く拡散して流れる。これにより、オン抵抗を低減することができる。
特開２００５－３２２９４９号公報 国際公開第９８／３５３９０号 特開２００９－１９４０６５号公報 特開２０１２－１７８５３６号公報
　トレンチゲート型の炭化珪素半導体装置において、素子領域に位置するゲート電極をゲートパッドに電気的に接続するために、終端領域にもトレンチを設け、その内部へゲート電極を延ばすことが考えられる。かかる場合、ゲート電極へ外部から電圧を印加するために、ゲート電極を半導体層の表面に引き出す構造が必要となる。この構造を設けることができるよう、素子領域のうち終端領域に隣接する部分である外周部分のセルの幅を、素子領域の内側部分のセルの幅に比して、大きくすることが必要となる。それに伴って、または他の設計上の理由により、素子領域の外周部分において、耐圧を高めるために配置された拡散領域間の間隔も大きくなってしまうことがある。
　本発明者らの検討によれば、拡散領域間の間隔が大きい箇所は、電力用半導体装置の耐圧の低下の原因となる。具体的には、この箇所にアバランシェ電流が集中することで熱破壊が生じ得る。これにより半導体装置の耐圧が低下し得る。
　本発明は以上のような課題を解決するためになされたものであり、その目的は、低いオン抵抗と、高い耐圧とを有する電力用半導体装置を提供することである。
　本発明の一の局面に従う電力用半導体装置は、ワイドバンドギャップ半導体からなる第１導電型のドリフト層と、素子領域において、ドリフト層の上部に形成された第２導電型のベース領域と、ベース領域の上部に形成された第１導電型のソース領域と、ベース領域およびソース領域を貫通し、ドリフト層に達するように形成された素子トレンチの側面および底面に形成されたゲート絶縁膜と、素子トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、素子領域におけるドリフト層内に、素子トレンチよりも深い位置に形成された第２導電型の保護拡散領域と、ベース領域の下部に形成された第１導電型の電流拡散層と、素子領域を囲む終端領域において、側面がベース領域に接する終端トレンチ内に、絶縁膜を介して形成され、ゲート電極と電気的に接続されたゲート引き出し電極と、終端領域において、終端トレンチよりも深い位置に形成された第２導電型の終端拡散領域と、を備え、断面視において、保護拡散領域は、素子領域内で終端領域に最も近い場所に配置された第１の保護拡散領域と、第１の保護拡散領域と第１間隔を介して配置された第２の保護拡散領域と、を有し、終端拡散領域と第１の保護拡散領域との間の距離である第２間隔は、第１間隔よりも大きく、電流拡散層は、第１の保護拡散領域と第２の保護拡散領域との間に位置しドリフト層の不純物濃度よりも高い不純物濃度を有する第１の電流拡散層と、第１の保護拡散領域と終端拡散領域との間に位置する第２の電流拡散層と、を有し、第２の電流拡散層は、第１の電流拡散層の不純物濃度よりも低い不純物濃度を有する領域を含む。
　本発明の他の局面に従う電力用半導体装置は、ワイドバンドギャップ半導体からなる第１導電型のドリフト層と、素子領域において、ドリフト層の上部に形成された第２導電型のベース領域と、ベース領域の上部に形成された第１導電型のソース領域と、ベース領域およびソース領域を貫通し、ドリフト層に達するように形成された素子トレンチの側面および底面に形成されたゲート絶縁膜と、素子トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、素子領域におけるドリフト層内に、素子トレンチよりも深い位置に形成された第２導電型の保護拡散領域と、ベース領域の下部に形成された第１導電型の電流拡散層と、素子領域を囲む終端領域において、側面がベース領域に接する終端トレンチ内に、絶縁膜を介して形成され、ゲート電極と電気的に接続されたゲート引き出し電極と、終端領域において、終端トレンチよりも深い位置に形成された第２導電型の終端拡散領域と、を備え、断面視において、保護拡散領域は、素子領域内で終端領域に最も近い場所に配置された第１の保護拡散領域と、第１の保護拡散領域と第１間隔を介して配置された第２の保護拡散領域と、を有し、終端拡散領域と第１の保護拡散領域との間の距離である第２間隔は、第１間隔よりも大きく、保護拡散領域は、第１間隔に直交する方向において、第１間隔が設けられた領域を挟みかつ第３間隔を介して配置された部分と、第２間隔に直交する方向において、第２間隔が設けられた領域を挟みかつ第４間隔を介して配置された部分と、を有し、第４間隔は第３間隔よりも小さい。
　本発明のさらに他の局面に従う電力用半導体装置は、ワイドバンドギャップ半導体からなる第１導電型のドリフト層と、素子領域において、ドリフト層の上部に形成された第２導電型のベース領域と、ベース領域の上部に形成された第１導電型のソース領域と、ベース領域及びソース領域を貫通し、ドリフト層に達するように形成された素子トレンチの側面及び底面に形成されたゲート絶縁膜と、素子トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、素子領域におけるドリフト層内に、素子トレンチよりも深い位置に形成された第２導電型の保護拡散領域と、ベース領域の下部に形成された第１導電型の電流拡散層と、素子領域を囲む終端領域において、側面がベース領域に接する終端トレンチ内に、絶縁膜を介して形成され、ゲート電極と電気的に接続されたゲート引き出し電極と、終端領域において、終端トレンチよりも深い位置に形成された第２導電型の終端拡散領域と、を備え、断面視において、保護拡散領域は、素子領域内で終端領域に最も近い場所に配置された第１の保護拡散領域と、第１の保護拡散領域と第１間隔を介して配置された第２の保護拡散領域と、を有し、終端拡散領域と第１の保護拡散領域との間の距離である第２間隔は、第１間隔よりも大きく、電流拡散層は、第１の保護拡散領域と第２の保護拡散領域との間に位置しドリフト層の不純物濃度よりも高い不純物濃度を有し、ドリフト層とベース領域とは、断面視において、第１の保護拡散領域と終端拡散領域との間で直接接している。
　本発明のさらに他の局面に従う電力用半導体装置は、ワイドバンドギャップ半導体からなる第１導電型のドリフト層と、素子領域において、ドリフト層の上部に形成された第２導電型のベース領域と、ベース領域の上部に形成された第１導電型のソース領域と、ベース領域およびソース領域を貫通し、ドリフト層に達するように形成された素子トレンチの側面および底面に形成されたゲート絶縁膜と、素子トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、素子領域におけるドリフト層内に、素子トレンチよりも深い位置に形成された第２導電型の保護拡散領域と、ベース領域の下部に形成された第１導電型の電流拡散層と、素子領域を囲む終端領域において、側面がベース領域に接する終端トレンチ内に、絶縁膜を介して形成され、ゲート電極と電気的に接続されたゲート引き出し電極と、終端領域において、終端トレンチよりも深い位置に形成された第２導電型の終端拡散領域と、を備え、断面視において、保護拡散領域は、素子領域内で終端領域に最も近い場所に配置された第１の保護拡散領域と、第１の保護拡散領域と第１間隔を介して配置された第２の保護拡散領域と、を有し、終端拡散領域と第１の保護拡散領域との間の距離である第２間隔は、第１間隔よりも大きく、電流拡散層は、第１の保護拡散領域と第２の保護拡散領域との間に位置しドリフト層の不純物濃度よりも高い不純物濃度を有する第１の電流拡散層と、第１の保護拡散領域と終端拡散領域との間に位置し第１の電流拡散層の厚さと同じ厚さを有する第２の電流拡散層と、を有し、第２の電流拡散層は、第１の電流拡散層よりも深く位置する領域を有する。
　本発明の一の局面に従う電力用半導体装置によれば、終端領域近傍に位置する第２の電流拡散層は、第１の電流拡散層の不純物濃度よりも低い不純物濃度を有する領域を含む。言い換えれば、この領域の不純物濃度よりも第１の電流拡散層の不純物濃度の方が高い。このように高い不純物濃度を有する第１の電流拡散層によって、電力用半導体装置がオン状態にある際に、素子領域において、その終端領域近傍を除き、電流が横方向に十分に拡散される。その結果、低いオン抵抗が得られる。一方で、上述したように第２の電流拡散層が低い不純物濃度を有する領域を含むことにより、電力用半導体素子が逆バイアス状態にある際に、第１および第２の保護拡散領域の間の間隔に比して第１の保護拡散領域と終端拡散領域との間の間隔が大きいことに起因した第１の保護拡散領域と終端拡散領域との間におけるｐｎ接合面からドリフト層中への空乏層の伸展の不足を補うことができる。よって、第１の保護拡散領域と終端拡散領域との間でのアバランシェ破壊に起因した耐圧低下が防止される。以上から、低いオン抵抗と、高い耐圧とを有する電力用半導体装置が得られる。
　本発明の他の局面に従う電力用半導体装置によれば、電流拡散層によって、電力用半導体装置がオン状態にある際に、電流が横方向に十分に拡散される。その結果、低いオン抵抗が得られる。一方で、第４間隔が第３間隔よりも小さくされていることにより、半導体装置が逆バイアス状態にある際に、第２間隔が第１間隔よりも大きいことに起因しての空乏層の伸展の不足を補うことができる。言い換えれば、第４間隔に沿った空乏層の伸展により、第２間隔に沿った空乏層の伸展の不足を補うことができる。よって、第１の保護拡散領域と終端拡散領域との間でのアバランシェ破壊に起因した耐圧低下が防止される。
　本発明のさらに他の局面に従う電力用半導体装置によれば、ドリフト層の不純物濃度よりも高い不純物濃度を有する電流拡散層が、第１の保護拡散領域と第２の保護拡散領域との間に位置する。よって、電力用半導体装置がオン状態にある際に、素子領域において、その終端領域近傍を除き、電流が横方向に十分に拡散される。その結果、低いオン抵抗が得られる。一方で、第１の保護拡散領域と終端拡散領域との間では、ドリフト層とベース領域とが直接接している。これにより、電力用半導体素子が逆バイアス状態にある際に、第１および第２の保護拡散領域の間の間隔に比して第１の保護拡散領域と終端拡散領域との間の間隔が大きいことに起因した第１の保護拡散領域と終端拡散領域との間におけるｐｎ接合面からドリフト層中への空乏層の伸展の不足を補うことができる。よって、第１の保護拡散領域と終端拡散領域との間でのアバランシェ破壊に起因した耐圧低下が防止される。以上から、低いオン抵抗と、高い耐圧とを有する電力用半導体装置が得られる。
　本発明のさらに他の局面に従う電力用半導体装置によれば、終端領域近傍に位置する第２の電流拡散層は、第１の電流拡散層よりも深く位置する領域を含む。言い換えれば、この領域よりも第１の電流拡散層の方が浅く位置している。このように浅く位置する第１の電流拡散層によって、電力用半導体装置がオン状態にある際に、素子領域において、その終端領域近傍を除き、電流が横方向に効果的に拡散される。その結果、低いオン抵抗が得られる。一方で、上述したように第２の電流拡散層が深く位置する領域を含むことにより、電力用半導体素子が逆バイアス状態にある際に、第１および第２の保護拡散領域の間の間隔に比して第１の保護拡散領域と終端拡散領域との間の間隔が大きいことに起因した第１の保護拡散領域と終端拡散領域との間におけるｐｎ接合面からドリフト層中への空乏層の伸展の不足を補うことができる。よって、第１の保護拡散領域と終端拡散領域との間でのアバランシェ破壊に起因した耐圧低下が防止される。以上から、低いオン抵抗と、高い耐圧とを有する電力用半導体装置が得られる。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における電力用半導体装置の素子領域および終端領域を概略的に示す平面図である。 図１の破線範囲ＩＩの拡大図である。 図２の線ＩＩＩ－ＩＩＩに沿う概略断面図である。 比較例の電力用半導体装置の逆バイアス時の空乏層の伸展を例示する断面図である。 図３の電力用半導体装置の逆バイアス時の空乏層の伸展を例示する断面図である。 図３の電力用半導体装置の製造方法の第１工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第２工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第３工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第４工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第５工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第６工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第７工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第８工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第９工程を概略的に示す断面図である。 図３の電力用半導体装置の第１の変形例を示す断面図である。 図３の電力用半導体装置の第２の変形例を示す断面図である。 本実施の形態２における電力用半導体装置の構成を概略的に示す断面図である。 図１７の電力用半導体装置の変形例を示す断面図である。 本実施の形態３における電力用半導体装置の構成を概略的に示す断面図である。 本実施の形態４における電力用半導体装置の構成を概略的に示す断面図である。 本実施の形態５における電力用半導体装置の構成を概略的に示す断面図である。 本実施の形態６における電力用半導体装置の構成を概略的に示す断面図である。 図２２の電力用半導体装置の、電流拡散層が設けられた深さ位置での断面図である。 本実施の形態７における電力用半導体装置の構成を概略的に示す断面図である。 図２４の電力用半導体装置の、電流拡散層が設けられた深さ位置での断面図である。 図２４の電力用半導体装置の、保護領域が設けられた深さ位置での断面図である。
　以下、図面に基づいて本発明の実施の形態について説明する。
　＜実施の形態１＞
　図１は、本実施の形態のＭＯＳＦＥＴ５０１（電力用半導体装置）が有する素子領域１００および終端領域２００を概略的に示す平面図である。図２は、図１の破線範囲ＩＩの拡大図である。
　素子領域１００は、ＭＯＳＦＥＴ素子（半導体スイッチング素子）として働く領域である。終端領域２００は素子領域１００を囲んでいる。ＭＯＳＦＥＴ５０１は、半導体チップであり、全体として概ね四角形状を有している。終端領域２００には、ゲート電圧の入力のためのゲートパッド３７が設けられている。四角形状を用いることにより、ダイシングによるチップ化がしやすくすることができたり、ゲートパッド３７がＭＯＳＦＥＴ全体に占める面積を小さくすることができたりする。ＭＯＳＦＥＴ５０１は、終端領域２００においてゲート引き出し電極７Ｐを有している。ゲート引き出し電極７Ｐは、図２に示すように、ゲート電極７とつながっている。これによりゲート引き出し電極７Ｐはゲート電極７と電気的に接続されている。なお図１ではゲート引き出し電極７Ｐは素子領域１００を完全に囲んでいるが、必ずしもそのように配置される必要はなく、ゲートパッド３７に接続されていればよい。
　図３は、図２の線ＩＩＩ－ＩＩＩに沿う概略断面図である。素子領域１００にはセル構造が設けられている。具体的には、素子領域１００には、素子領域１００のうち最も外周部分に位置する外周セル領域１０２と、その内側に位置する活性セル領域１０１とを有する複数のセル領域が設けられている。各セル領域は、ＭＯＳＦＥＴ素子としての機能を有する単位領域である。
　ＭＯＳＦＥＴ５０１は、ｎ型（第１導電型）のＳｉＣ基板１と、エピタキシャル層２０と、ゲート絶縁膜６と、絶縁膜６Ｐと、ゲート電極７と、ゲート引き出し電極７Ｐと、ソース電極９と、ドレイン電極１０と、層間絶縁膜８とを有している。ＳｉＣ基板１およびエピタキシャル層２０の各々は、素子領域１００および終端領域２００にまたがっている。エピタキシャル層２０は、ｎ型のドリフト層２と、ｎ型の電流拡散層３０と、ｐ型（第１導電型と異なる第２導電型）のｐベース領域３と、ｎ型のソース領域４と、ｐ型の保護拡散領域１１と、ｐ型の終端拡散領域１２とを有している。
　ドリフト層２はＳｉＣ基板１上に設けられている。電流拡散層３０は、ｐベース領域３の下部に形成されており、ドリフト層２上に位置している。電流拡散層３０は、ｐベース領域３と接するｐｎ接合面ＪＦを有している。ｐベース領域３は、素子領域１００において、ドリフト層２の上部に電流拡散層３０を介して設けられている。ソース領域４はｐベース領域３の上部に設けられている。
　エピタキシャル層２０には、素子領域１００に位置する素子トレンチＴＲ１が設けられている。素子トレンチＴＲ１は、ドリフト層２と、電流拡散層３０と、ｐベース領域３と、ソース領域４とに接する側面を有している。素子トレンチＴＲ１は、ｐベース領域３およびソース領域４を貫通しドリフト層２に達するように形成されている。またエピタキシャル層２０には、終端領域２００に位置する終端トレンチＴＲ２が設けられている。本実施の形態においては、終端トレンチＴＲ２も、素子領域１００のドリフト層２と電流拡散層３０とｐベース領域３とソース領域４とに接する側面を有している。終端トレンチＴＲ２の内周側面（図３における左側面）は、素子領域１００と終端領域２００との境界に対応している。
　保護拡散領域１１は、素子領域１００におけるドリフト層２内に設けられており、素子トレンチＴＲ１よりも深い位置に形成されている。本実施の形態においては、素子トレンチＴＲ１は、保護拡散領域１１に覆われた底面を有している。保護拡散領域１１は、図３の断面視、すなわちエピタキシャル層２０の厚さ方向に平行な断面視、において、素子領域１００内で終端領域２００に最も近い場所に配置された保護拡散領域１１Ａ（第１の保護拡散領域）と、保護拡散領域１１Ａと間隔ＳＰ１（第１間隔）を介して配置された保護拡散領域１１Ｂ（第２の保護拡散領域）とを有する。
　終端拡散領域１２は、終端領域２００に設けられており、終端トレンチＴＲ２よりも深い位置に形成されている。本実施の形態においては、終端トレンチＴＲ２は、終端拡散領域１２に覆われた底面を有している。図３の断面視において、終端拡散領域１２と保護拡散領域１１Ａとの間の距離である間隔ＳＰ２（第２間隔）は、間隔ＳＰ１よりも大きい。
　図３の断面視において、複数の素子トレンチＴＲ１は、互いに間隔ＳＰ１とおおよそ同様の間隔を空けて位置している。終端トレンチＴＲ２は、素子トレンチＴＲ１から間隔ＳＰ２とおおよそ同様の間隔を空けて位置している。
　電流拡散層３０は、電流拡散層３１（第１の電流拡散層）と、電流拡散層３２Ｖ（第２の電流拡散層）とを有する。電流拡散層３１は、保護拡散領域１１Ａと保護拡散領域１１Ｂとの間に位置しており、ドリフト層２の不純物濃度よりも高い不純物濃度を有する。一方、電流拡散層３２Ｖ（図３において破線で示されている）は、ドリフト層２の不純物濃度と等しい不純物濃度を有し、保護拡散領域１１Ａと終端拡散領域１２との間に位置する。つまり、本実施の形態における電流拡散層３２Ｖは、保護拡散領域１１Ａと終端拡散領域１２との間においてｐベース領域３の下部に位置する領域であって、かつ電流拡散層３１と同じ厚さを有する仮想的な領域によって定義される。よって電流拡散層３２Ｖの全領域は、電流拡散層３１の不純物濃度よりも低い不純物濃度を有する。なお、より直接的に言い換えれば、本実施の形態において、保護拡散領域１１Ａと保護拡散領域１１Ｂとの間では、ドリフト層２とベース領域３との間にドリフト層２よりも高い不純物濃度を有する電流拡散層が設けられ、保護拡散領域１１Ａと終端拡散領域１２との間では、ドリフト層２よりも高い不純物濃度を有する電流拡散層が存在せず、ドリフト層２とｐベース領域３とが直接接している。
　上記構成によりｐｎ接合面ＪＦ上における電流拡散層３０の不純物濃度は、保護拡散領域１１Ａと保護拡散領域１１Ｂとの間に比して、保護拡散領域１１Ａと終端拡散領域１２との間において低くなっている。
　ドリフト層２はワイドバンドギャップ半導体からなる。好ましくは電流拡散層３０もワイドバンドギャップ半導体からなる。より好ましくはエピタキシャル層２０全体がワイドバンドギャップ半導体からなる。ワイドバンドギャップ半導体として本実施の形態においてはＳｉＣが用いられる。
　ゲート絶縁膜６は、素子トレンチＴＲ１の底面および側面に形成されている。絶縁膜６Ｐは、終端領域２００において終端トレンチＴＲ２の底面および側面に形成された部分と、素子領域１００においてエピタキシャル層２０上に位置する部分とを有する。ゲート電極７は、素子トレンチＴＲ１の内部にゲート絶縁膜６を介して設けられている。ゲート引き出し電極７Ｐは、終端トレンチＴＲ２内に絶縁膜６Ｐを介して設けられている。ゲート引き出し電極７Ｐは、終端トレンチＴＲ２の中から外へ素子領域１００に向かって延びている部分を有している。これによりゲート引き出し電極７Ｐは、ゲートパッド３７（図１）と容易に接続され得る構造を有している。この構造を設けるため、図３の断面視において、外周セル領域１０２の幅は活性セル領域１０１の幅よりも大きくされている。このため、図２の平面視において、活性セル領域１０１は正方形状を有しているところ、外周セル領域１０２は、素子領域１００と終端領域２００とが隣り合う方向に沿って延びる長辺を有する長方形状を有している。
　次に比較例（図４）のＭＯＳＦＥＴ５０１Ｐについて説明する。ＭＯＳＦＥＴ５０１Ｐにおいては、保護拡散領域１１Ａおよび終端拡散領域１２の間に、電流拡散層３１と同じ不純物濃度を有する領域のみからなる電流拡散層３２が設けられている。ＭＯＳＦＥＴ５０１Ｐに逆バイアス電圧が印加されると、ｐｎ接合面ＪＦ、保護拡散領域１１および終端拡散領域１２の各々からドリフト層２へ向かって空乏層ＤＬが伸展する。ｐｎ接合面ＪＦからの空乏化は、保護拡散領域１１および終端拡散領域１２から延びる空乏層を押し下げる効果がある。また保護拡散領域１１および終端拡散領域１２からは、深さ方向だけでなく横方向にも空乏化が進む。伸展した空乏層ＤＬによって逆バイアス電圧が保持される。
　ドリフト層２の不純物濃度に比して高い不純物濃度を有する電流拡散層３１および３２は、空乏層ＤＬの伸展の抑制作用を有している。一方で、狭い間隔ＳＰ１（図３）で位置する保護拡散領域１１ＡおよびＢの間では、保護拡散領域１１Ａおよび１１Ｂからの空乏化により空乏層ＤＬの伸展が促進されるので、上述した抑制作用が少なくとも部分的に相殺される。しかしながら、広い間隔ＳＰ２（図３）で位置する保護拡散領域１１Ａおよび終端拡散領域１２の間では、保護拡散領域１１Ａおよび終端拡散領域１２からの空乏化の作用がこれらから遠い部分には及びにくく、よって上述した抑制作用により空乏層ＤＬの伸展が抑制される。この結果、ｐｎ接合面ＪＦからの空乏層ＤＬの伸展深さを、保護拡散領域１１Ａおよび１１Ｂの間において深さＥＴ１、保護拡散領域１１Ａおよび終端拡散領域１２の間において深さＥＴ２Ｐとすると、ＥＴ２Ｐ＜ＥＴ１となる。このため逆バイアス電圧が大きくなると、保護拡散領域１１Ａおよび１１Ｂの間の箇所よりも先に、保護拡散領域１１Ａおよび終端拡散領域１２の間の箇所において、アバランシェが発生する。この電圧がＭＯＳＦＥＴ５０１Ｐの耐圧の上限を規定する。
　図５を参照して、これに対して本実施の形態のＭＯＳＦＥＴ５０１によれば、保護拡散領域１１Ａおよび終端拡散領域１２の間の電流拡散層３２Ｖは、電流拡散層３１と異なり、ドリフト層２の不純物濃度と同じ不純物濃度を有する。これにより、保護拡散領域１１Ａおよび終端拡散領域１２の間では、電流拡散層３０による空乏層ＤＬの伸展の抑制作用がない。よって保護拡散領域１１Ａおよび終端拡散領域１２の間におけるｐｎ接合面ＪＦからの空乏層ＤＬの伸展深さＥＴ２を、深さＥＴ１とおおよそ同程度またはそれ以上とすることができる。これにより、保護拡散領域１１Ａおよび終端拡散領域１２の間における、アバランシェに起因した耐圧低下を避けることができる。言い換えれば、ＭＯＳＦＥＴ５０１内での耐圧のアンバランスを解消することができる。これによりＭＯＳＦＥＴ５０１の耐圧を高めることができる。
　次に、ＭＯＳＦＥＴ５０１の製造方法について、以下に説明する。
　図６を参照して、まず、ＳｉＣ基板１が準備される。たとえば、４Ｈのポリタイプを有するＳｉＣから作られた、ｎ型で低抵抗のＳｉＣ基板１が準備される。ＳｉＣ基板１の第１の主面（図中、上面）上でのエピタキシャル成長により、ＳｉＣ基板１上に、ｎ型のエピタキシャル層２０が形成される。エピタキシャル成長は、たとえば化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により行い得る。エピタキシャル層２０は、たとえば、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下のドナー不純物濃度と、５μｍ以上１００μｍ以下の厚さとを有している。
　図７を参照して、エピタキシャル層２０の表層部にアクセプタとして所定のドーパントをイオン注入することにより、ｐベース領域３が形成される。アクセプタは、たとえばアルミニウム（Ａｌ）またはボロン（Ｂ）である。イオン注入の深さは、エピタキシャル層２０の厚さを超えない範囲で、たとえば０．５～３μｍ程度とされる。アクセプタ濃度は、エピタキシャル層２０のドナー濃度よりも高くされる。このとき、エピタキシャル層２０においてアクセプタの注入深さよりも深い領域はドリフト層２となる。
　次に、エピタキシャル層２０の上面に注入マスク（図示せず）が形成される。この注入マスクを用いて、ドナーとして所定のドーパントがドリフト層２の上部にイオン注入される。このイオン注入によりドリフト層２の上部に電流拡散層３１が形成され、残部が電流拡散層３２Ｖおよびドリフト層２となる。言い換えれば、ドリフト層２の上部に、ドリフト層２の不純物濃度よりも高い不純物濃度を有する電流拡散層３１と、ドリフト層２の不純物濃度と同じ不純物濃度を有する電流拡散層３２Ｖとを有する電流拡散層３０が設けられる。電流拡散層３１の端の位置は、図３を参照して、活性セル領域１０１の最外周の素子トレンチＴＲ１における外周方向の側壁よりも内側、かつ、内周方向の側壁よりも外側とされる。電流拡散層３１の端の位置は、注入マスクのパターンによって調整することができる。注入マスクのパターンは、注入マスクのパターニングのためのフォトリソグラフィに用いるフォトマスクのパターンによって調整することができる。イオン注入後、注入マスクが除去される。
　次に、エピタキシャル層２０の上面に別の注入マスク（図示せず）が形成される。次に、ドナーとして所定のドーパントをイオン注入することにより、ソース領域４が形成される。ソース領域４は、上面視において、この後形成されるゲート電極７のレイアウトに対応する格子状のパターンで形成される。これにより、ゲート電極７が形成されたとき、ゲート電極７の両側にソース領域４が配設される。ソース領域４のドナーは、たとえば窒素（Ｎ）またはリン（Ｐ）である。このドナーのイオン注入深さは、ｐベース領域３の厚さより浅くされる。またこのドナーの不純物濃度は、ｐベース領域３のアクセプタ濃度よりも高くされ、たとえば１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲とされる。イオン注入後、注入マスクが除去される。
　なおｐベース領域３、電流拡散層３０、およびソース領域４を形成する工程の順番は任意であり、最終的に図７に示される構造が得られればよい。
　図８を参照して、後述するハードマスクを形成するために、エピタキシャル層２０の上面に、まずシリコン酸化膜１５が形成される。シリコン酸化膜１５の厚さは、たとえば１μｍ～２μｍ程度である。その上にレジストマスク１４が形成される。レジストマスク１４には、フォトリソグラフィ技術により、素子トレンチＴＲ１および終端トレンチＴＲ２（図３）の形成領域が開口されたパターンが付与される。素子トレンチＴＲ１および終端トレンチＴＲ２（図２）が格子状のパターンを有するので、レジストマスク１４はそれが反転された、マトリクス状のパターンを有している。上記パターンは、外周セル領域１０２に対応する長方形状（図２参照）を囲む開口を有している。
　図９を参照して、レジストマスク１４を用いた反応性イオンエッチング（ＲＩＥ）処理（図中、矢印参照）により、シリコン酸化膜１５がパターニングされる。言い換えれば、レジストマスク１４のパターンがシリコン酸化膜１５に転写される。これによりシリコン酸化膜１５からハードマスク１３が形成される。その後、レジストマスク１４が除去される。
　図１０を参照して、ハードマスク１３を用いたＲＩＥ処理によりエピタキシャル層２０に、ソース領域４、ｐベース領域３および電流拡散層３０を貫通するトレンチが形成される。すなわち、素子トレンチＴＲ１および終端トレンチＴＲ２が形成される。素子トレンチＴＲ１および終端トレンチＴＲ２の深さは、電流拡散層３０の深さ以上であり、たとえば１．０μｍ～６．０μｍ程度とされる。
　図１１を参照して、素子トレンチＴＲ１および終端トレンチＴＲ２を露出するパターン、すなわち、レジストマスク１４のパターンと同様に一部が欠けたマトリクス状のパターン、を有する注入マスク１６が形成される。注入マスク１６を用いたイオン注入により、素子トレンチＴＲ１および終端トレンチＴＲ２のそれぞれの底部に保護拡散領域１１および終端拡散領域１２が形成される。その後、注入マスク１６が除去される。
　なお、注入マスク１６の形成を省略し、代わりにハードマスク１３が用いられてもよい。これにより製造工程の簡略化およびコスト削減を図ることができる。この場合、素子トレンチＴＲ１および終端トレンチＴＲ２の形成のためのＲＩＥ処理完了時に、イオン注入マスクとして機能するのに必要な厚さをハードマスク１３が有している必要がある。この時点でのハードマスク１３の厚さは、最初に形成されるシリコン酸化膜１５の厚さと、ＲＩＥの条件とにより調整することができる。
　次に、注入された不純物を電気的に活性化するために、熱処理装置を用いてアニールが行われる。このアニールは、たとえば、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中または真空中で、１３００～１９００℃程度の温度で、３０秒～１時間程度の時間で行われる。
　図１２を参照して、素子トレンチＴＲ１および終端トレンチＴＲ２の底面および側面を含む、エピタキシャル層２０の上面全面に、ゲート絶縁膜６および絶縁膜６Ｐ（図３）となる部分を有するシリコン酸化膜６Ａ（絶縁膜）が形成される。この形成は、熱酸化法または堆積法のいずれによるものであってもよい。次に、シリコン酸化膜６Ａ上に、ゲート電極７およびゲート引き出し電極７Ｐ（図３）となる部分を有するポリシリコン膜７Ａ（導体膜）が形成される。この形成は、たとえば減圧ＣＶＤ法により行い得る。次に、ポリシリコン膜７Ａのうち、ゲート引き出し電極７Ｐ（図３）となる部分を選択的に被覆するエッチングマスク１９が形成される。エッチングマスク１９は、終端トレンチＴＲ２の中から外へ素子領域１００に向かって延びる部分を有している。この部分の形成は、素子トレンチＴＲ１と終端トレンチＴＲ２との間隔が大きいほど、精密な加工精度を要求されることなく容易に行うことができる。次に、エッチングマスク１９を用いたエッチングによりポリシリコン膜７Ａがパターニングされる。
　図１３を参照して、上記パターニングにより、ゲート引き出し電極７Ｐおよびゲート電極７が形成される。ゲート電極７のうち素子トレンチＴＲ１内の部分は、素子トレンチＴＲ１の幅が狭いために、エッチングマスク１９に覆われていなくても残存することができる。言い換えれば、ゲート電極７のうち素子トレンチＴＲ１内の部分は、エッチングマスクなしにエッチバックにより形成することができる。その後、エッチングマスク１９が除去される。
　図１４を参照して、ゲート絶縁膜６およびゲート電極７が設けられたエピタキシャル層２０上において、減圧ＣＶＤ法による絶縁膜の堆積とそのパターニングとが行われる。このパターニングは、層間絶縁膜８がゲート電極７を被覆するように行われる。またこのパターニング時にシリコン酸化膜６Ａ（図１３）もパターニングされることで、ゲート絶縁膜６および絶縁膜６Ｐが形成される。これにより、層間絶縁膜８およびゲート絶縁膜６を貫通してソース領域４およびｐベース領域３に達するコンタクトホール１７が形成される。
　次に、コンタクトホール１７の底に露出したソース領域４およびｐベース領域３の上面上にオーミック電極が形成される。たとえば、コンタクトホール１７内を含むエピタキシャル層２０の上面全面にニッケル（Ｎｉ）を主成分とする金属膜が成膜される。次にこの金属膜が６００～１１００℃の熱処理により炭化珪素と反応させられることで、オーミック電極となるシリサイド膜が形成される。その後、層間絶縁膜８上に残留した未反応の金属膜が、硝酸、硫酸もしくは塩酸、またはそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去される。層間絶縁膜８上に残留した金属膜を除去した後に、再度熱処理が行われてもよい。再度の熱処理は、先の熱処理よりも高温で行われることが好ましく、それにより、さらに低コンタクト抵抗でのオーミック接触が実現される。
　さらに、オーミック電極と層間絶縁膜８を覆うように、Ａｌ合金や銅（Ｃｕ）などの電極材が堆積される。これにより、層間絶縁膜８上およびコンタクトホール１７内に、ソース電極９（図３）が形成される。またＳｉＣ基板１の第２の主面である裏面上にＡｌ合金またはＣｕなどの電極材を堆積することで、ドレイン電極１０が形成される。以上によりＭＯＳＦＥＴ５０１（図３）が得られる。
　本実施の形態によれば、終端領域２００近傍に位置する電流拡散層３２Ｖの不純物濃度よりも、電流拡散層３１の不純物濃度の方が高い。電流拡散層３１の不純物濃度が高いことによって、ＭＯＳＦＥＴ５０１がオン状態にある際に、素子領域１００において、その終端領域２００近傍を除き、電流が横方向に十分に拡散される。その結果、低いオン抵抗が得られる。一方で、電流拡散層３１の不純物濃度よりも電流拡散層３２Ｖが低い不純物濃度を有することにより、ＭＯＳＦＥＴ５０１が逆バイアス状態にある際に、保護拡散領域１１Ａおよび１１Ｂの間の間隔ＳＰ１に比して保護拡散領域１１Ａと終端拡散領域１２との間の間隔ＳＰ２が大きいことに起因した保護拡散領域１１Ａと終端拡散領域１２との間におけるｐｎ接合面ＪＦからドリフト層２中への空乏層の伸展の不足を補うことができる。よって、保護拡散領域１１Ａと終端拡散領域１２との間でのアバランシェ破壊に起因した耐圧低下が防止される。以上から、低いオン抵抗と、高い耐圧とを有するＭＯＳＦＥＴ５０１が得られる。
　電流拡散層３２Ｖは、ドリフト層２の不純物濃度と同じ不純物濃度を有する。これにより電流拡散層３０の形成工程を簡素化することができる。
　言い換えれば、本実施の形態によれば、ドリフト層２の不純物濃度よりも高い不純物濃度を有する電流拡散層が、保護拡散領域１１Ａと保護拡散領域１１Ｂとの間に位置する。よって、ＭＯＳＦＥＴ５０１がオン状態にある際に、素子領域１００において、その終端領域２００近傍を除き、電流が横方向に十分に拡散される。その結果、低いオン抵抗が得られる。一方で、保護拡散領域１１Ａと終端拡散領域１２との間では、ドリフト層２とｐベース領域３とが直接接している。これにより、ＭＯＳＦＥＴ５０１が逆バイアス状態にある際に、保護拡散領域１１Ａおよび１１Ｂの間の間隔ＳＰ１に比して保護拡散領域１１Ａと終端拡散領域１２との間の間隔ＳＰ２が大きいことに起因した保護拡散領域１１Ａと終端拡散領域１２との間におけるｐｎ接合面ＪＦからドリフト層２中への空乏層の伸展の不足を補うことができる。よって、保護拡散領域１１Ａと終端拡散領域１２との間でのアバランシェ破壊に起因した耐圧低下が防止される。以上から、低いオン抵抗と、高い耐圧とを有するＭＯＳＦＥＴ５０１が得られる。
　終端トレンチＴＲ２は、素子領域１００のドリフト層２とｐベース領域３とソース領域４とに面する側面を有している。これにより、素子領域１００のうち終端トレンチＴＲ２に面する部分もトランジスタとして機能することができる。これによりオン抵抗をより低くすることができる。なおこの作用が必要でない場合、終端トレンチＴＲ２は必ずしもドリフト層２とｐベース領域３とソース領域４とのすべてに面している必要はない。
　ドリフト層２の不純物濃度よりも高い不純物濃度を有する電流拡散層３１は、ｐｎ接合面ＪＦのうち保護拡散領域１１Ａと終端拡散領域１２との間には設けられていない。これにより、ＭＯＳＦＥＴ５０１が逆バイアス状態にある際に、保護拡散領域１１Ａと終端拡散領域１２との間におけるｐｎ接合面ＪＦからドリフト層２中への空乏層の伸展の不足を、より一層補うことができる。よって、保護拡散領域１１Ａと終端拡散領域１２との間でのアバランシェ破壊に起因した耐圧低下が、より確実に防止される。
　素子トレンチＴＲ１は、保護拡散領域１１に覆われた底面を有している。この場合、保護拡散領域１１は、素子トレンチＴＲ１の底面へのイオン注入により容易に形成することができる。終端トレンチＴＲ２は、終端拡散領域１２に覆われた底面を有している。この場合、保護拡散領域１１は、終端トレンチＴＲ２の底面へのイオン注入により容易に形成することができる。
　また複数の素子トレンチＴＲ１は、互いに間隔ＳＰ１とおおよそ同様の間隔を空けて位置している。終端トレンチＴＲ２は素子トレンチＴＲ１から間隔ＳＰ２とおおよそ同様の間隔を空けて位置している。言い換えると、トレンチ間隔が狭い活性セル領域１０１に高不純物濃度の電流拡散層３１が設けられることでオン抵抗が低減されつつ、トレンチ間隔が広い外周セル領域１０２に高不純物濃度の電流拡散層３１が設けられないことで耐圧が高められる。これによりＭＯＳＦＥＴ５０１内での耐圧のアンバランスを解消することで、アバランシェ電流が外周セル領域１０２に集中することに起因した熱破壊を防ぐことができる。
　（変形例）
　上記本実施の形態では、図３に示すように、素子トレンチＴＲ１は、保護拡散領域１１に覆われた底面を有している。また保護拡散領域１１全体は、平面レイアウトにおいて、素子トレンチＴＲ１の底面とほぼ重複している。同様に、終端トレンチＴＲ２は、終端拡散領域１２に覆われた底面を有している。また終端拡散領域１２全体は、平面レイアウトにおいて、終端トレンチＴＲ２の底面とほぼ重複している。
　しかしながら、保護拡散領域１１は、必ずしも素子トレンチＴＲ１の底面に接している必要はなく、素子トレンチＴＲ１よりも深くに位置すればよい。また保護拡散領域１１は、平面レイアウトにおいて、必ずしも素子トレンチＴＲ１の底面と重複していなくてもよい。また終端拡散領域１２は、必ずしも終端トレンチＴＲ２の底面に接している必要はなく、終端トレンチＴＲ２よりも深くに位置していればよい。また終端拡散領域１２は、平面レイアウトにおいて、必ずしも終端トレンチＴＲ２の底面と重複していなくてもよい。
　また本実施の形態においては活性セル領域１０１は正方形状を有しており外周セル領域１０２は長方形状を有しているが、他の形状を用いることもできる。よって素子領域１００におけるゲート電極７の形状は、格子状（図２）に限定されるものではなく、たとえばストライプ状であってもよい。
　図１５を参照して、第１の変形例のＭＯＳＦＥＴ５０１ａにおいては、活性セル領域１０１および外周セル領域１０２において、エピタキシャル層２０にソース領域４から離れたソーストレンチＴＳが設けられている。ソーストレンチＴＳはｐベース領域３および電流拡散層３０を貫通してドリフト層２に達している。ソーストレンチＴＳ内はソース電極９が埋め込まれている。本変形例の保護拡散領域１１ａはソーストレンチＴＳの底面を覆っている。
　図１６は、第２の変形例のＭＯＳＦＥＴ５０１ｂの構成を概略的に示す断面図である。ＭＯＳＦＥＴ５０１ｂはストライプ型であり、よってゲート電極７は素子領域１００においてストライプ方向（図中、横方向）に沿って延びている。本変形例の保護拡散領域１１ｂは、ストライプ方向と交差する方向（図中、紙面に垂直方向）に沿って延びている。終端拡散領域１２ｂは、終端トレンチＴＲ２の底面だけでなく、終端トレンチＴＲ２の内周側面の一部も覆っている。このため終端拡散領域１２ｂは終端領域２００から素子領域１００中へ延びている。すなわち終端拡散領域１２ｂは、終端領域２００から素子領域１００中へ侵入している部分である侵入部分を素子領域１００内に有している。このような場合、侵入部分とそれに隣接する保護拡散領域１１ｂとの間の間隔が間隔ＳＰ２に対応する。なお本変形例に限らず他の形態においても侵入部分が設けられ得る。
　＜実施の形態２＞
　図１７を参照して、本実施の形態のＭＯＳＦＥＴ５０２（電力用半導体装置）には、電流拡散層３２Ｖ（図３：実施の形態１）に代わり電流拡散層３２Ｌ（第２の電流拡散層）が設けられている。電流拡散層３２Ｌの不純物濃度は、電流拡散層３１の不純物濃度よりも低い。すなわち電流拡散層３２Ｌの全領域が、電流拡散層３１の不純物濃度よりも低い不純物濃度を有する。また電流拡散層３２Ｌの不純物濃度は、少なくとも電流拡散層３２Ｌの上面（ｐｎ接合面ＪＦ）において、ドリフト層２の不純物濃度よりも高い。つまり、本実施の形態はドリフト層２と電流拡散層３２Ｌの不純物濃度が異なる形態である。かかる場合、ドリフト層２と電流拡散層３２Ｌとの境界は判然としない場合があるが、本明細書では電流拡散層３２Ｌは電流拡散層３１と同じ厚さの領域と定義する。よって、ＭＯＳＦＥＴ５０２は、保護拡散領域１１Ａと終端拡散領域１２との間において、ｐベース領域３の下面から電流拡散層３１と同じ厚さの領域（電流拡散層３２Ｌ）における不純物濃度が、電流拡散層３１の不純物濃度よりも低く、かつドリフト層２の不純物濃度よりも高くなるように構成されている。
　上記構成によりｐｎ接合面ＪＦ上における電流拡散層３０の不純物濃度は、実施の形態１と同様に、保護拡散領域１１Ａと保護拡散領域１１Ｂとの間に比して、保護拡散領域１１Ａと終端拡散領域１２との間において低くなっている。
　互いに異なる不純物濃度を有する電流拡散層３１および３２Ｌは、電流拡散層３０を形成するためのイオン注入条件を、活性セル領域１０１と外周セル領域１０２との間で異なるものとすることで得られる。
　なお、上記以外の構成および製造方法については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、保護拡散領域１１Ａおよび終端拡散領域１２の間における不純物濃度を、ドリフト層２の不純物濃度と電流拡散層３１の不純物濃度との間で細かに調整することができる。これにより、活性セル領域１０１の耐圧と、外周セル領域１０２の耐圧との差異を、より小さくすることができる。
　図１８を参照して、変形例のＭＯＳＦＥＴ５０２ａ（電力用半導体装置）には、電流拡散層３２Ｌ（図１７）に代わり電流拡散層３２Ｔ（第２の電流拡散層）が設けられている。電流拡散層３２Ｔは領域３２ａおよび領域３２ｂを有する。領域３２ａは、ドリフト層２に接しており、領域３２ｂによってｐベース領域３から隔てられている。領域３２ｂは、ｐベース領域３に接しており、領域３２ａによってドリフト層２から隔てられている。領域３２ａは、電流拡散層３１の不純物濃度よりも低い不純物濃度を有しており、ドリフト層２の不純物濃度と同じ不純物濃度を有していてもよい。領域３２ｂは、領域３２ａの不純物濃度よりも高い不純物濃度を有しており、電流拡散層３１の不純物濃度と同じ不純物濃度を有していてもよい。本変形例によっても、上記実施の形態２とほぼ同様の効果が得られる。
　＜実施の形態３＞
　図１９を参照して、本実施の形態のＭＯＳＦＥＴ５０３（電力用半導体装置）には、電流拡散層３２Ｖ（図３：実施の形態１）に代わり電流拡散層３２Ｐ（第２の電流拡散層）が設けられている。電流拡散層３２Ｐは、電流拡散層３１の不純物濃度よりも低い不純物濃度を有する領域３２ｈ（第１の領域）と、領域３２ｈの不純物濃度よりも高い不純物濃度を有する領域３２ｉ（第２の領域）とを含む。領域３２ｈおよび３２ｉの各々はｐベース領域３に接している。
　具体的には、領域３２ｈは、ドリフト層２の不純物濃度と同じ不純物濃度を有する。よって領域３２ｈは、電流拡散層３１の不純物濃度よりも不純物濃度の低い領域である。領域３２ｉは、電流拡散層３１の不純物濃度と同じ不純物濃度を有する。
　上記構成によりｐｎ接合面ＪＦ上における電流拡散層３０の不純物濃度は、保護拡散領域１１Ａと保護拡散領域１１Ｂとの間に比して、保護拡散領域１１Ａと終端拡散領域１２との間において、部分的に低くなっている。
　本実施の形態の電流拡散層３０は、実施の形態１で説明したイオン注入工程（図７参照）におけるマスクパターンを変更することにより、特に注入回数を増やすことなく、形成することができる。
　なお、上記以外の構成および製造方法については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、保護拡散領域１１Ａおよび終端拡散領域１２の間における実効的な不純物濃度を、電流拡散層３２Ｐにおける領域３２ｈおよび３２ｉの割合により、細かに調整することができる。電流拡散層３２Ｐの領域３２ｈは、ドリフト層２の不純物濃度と同じ不純物濃度を有する。これによりドリフト層２上に領域３２ｈを設けるための工程を簡素化することができる。電流拡散層３２Ｐの領域３２ｉは、電流拡散層３１の不純物濃度と同じ不純物濃度を有する。これにより電流拡散層３２Ｐを電流拡散層３１と同時に形成することができる。
　＜実施の形態４＞
　図２０を参照して、本実施の形態のＭＯＳＦＥＴ５０４（電力用半導体装置）には、電流拡散層３２Ｖ（図３：実施の形態１）に代わり電流拡散層３２Ｄ（第２の電流拡散層）が設けられている。電流拡散層３２Ｄは電流拡散層３１よりも深く位置している。言い換えれば、電流拡散層３２Ｄの全領域は、電流拡散層３１よりも深く位置している。このためｐｎ接合面ＪＦは、保護拡散領域１１Ａおよび１１Ｂの間において深さＤＰ１に位置しており、かつ保護拡散領域１１Ａおよび終端拡散領域１２の間において深さＤＰ２に位置しており、ＤＰ２＞ＤＰ１が満たされている。
　本実施の形態においても実施の形態１～３と同様に、電流拡散層３２Ｄ（第２の電流拡散層）が電流拡散層３１（第１の電流拡散層）の不純物濃度よりも低い不純物濃度を有していてもよい。不純物濃度に関するこの条件を満たすために、電流拡散層３２Ｄ（第２の電流拡散層）は、その深さ位置についての特徴を除き、電流拡散層３２Ｖ、３２Ｌ、３２Ｔまたは３２Ｐ（図３、図１７、図１８または図１９）と同様の構成を有し得る。あるいは実施の形態１～３と異なり、電流拡散層３２Ｄが電流拡散層３１の不純物濃度と同じ不純物濃度を有していてもよい。また深さＤＰ１およびＤＰ２の差が大きい場合は、電流拡散層３２Ｄが電流拡散層３１の不純物濃度よりも高い不純物濃度を有していてもよい場合もある。
　なお、上記以外の構成および製造方法については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、終端領域２００近傍に位置する電流拡散層３２Ｄよりも、電流拡散層３１の方が浅く位置している。電流拡散層３１が浅く位置していることによって、ＭＯＳＦＥＴ５０４がオン状態にある際に、素子領域１００において、その終端領域２００近傍を除き、電流が横方向に効果的に拡散される。その結果、低いオン抵抗が得られる。一方で、電流拡散層３１よりも電流拡散層３２Ｄが深く位置していることにより、ＭＯＳＦＥＴ５０４が逆バイアス状態にある際に、保護拡散領域１１Ａおよび１１Ｂの間の間隔ＳＰ１（図３）に比して保護拡散領域１１Ａと終端拡散領域１２との間の間隔ＳＰ２（図３）が大きいことに起因した保護拡散領域１１Ａと終端拡散領域１２との間におけるｐｎ接合面ＪＦからドリフト層２中への空乏層の伸展の不足を補うことができる。よって、保護拡散領域１１Ａと終端拡散領域１２との間でのアバランシェ破壊に起因した耐圧低下が防止される。以上から、低いオン抵抗と、高い耐圧とを有するＭＯＳＦＥＴ５０４が得られる。
　＜実施の形態５＞
　図２１を参照して、本実施の形態のＭＯＳＦＥＴ５０５（電力用半導体装置）には、電流拡散層３２Ｄ（図２０：実施の形態４）に代わり電流拡散層３２Ｃ（第２の電流拡散層）が設けられている。電流拡散層３２Ｃは、電流拡散層３１よりも深く位置する領域３２ｊ（第１の領域）と、領域３２ｊよりも浅く位置する領域３２ｋ（第２の領域）とを含む。本実施の形態においては領域３２ｋは、電流拡散層３１と同じ深さに位置する。
　領域３２ｊよりも領域３２ｋが深いことから、電流拡散層３２Ｃがなすｐｎ接合面ＪＦに、くぼみが存在している。エピタキシャル層２０のうち電流拡散層３２Ｃ上の部分は、このくぼみに沿って存在している。このためエピタキシャル層２０は、領域３２ｊの上方に、くぼみＥＶを有している。くぼみＥＶの外側におけるエピタキシャル層２０の表面を基準として、ｐｎ接合面ＪＦは、保護拡散領域１１Ａおよび１１Ｂの間において深さＤＰ１に位置しており、かつ保護拡散領域１１Ａおよび終端拡散領域１２の間において部分的に深さＤＰ２に位置している。ここで、ＤＰ２＞ＤＰ１が満たされている。
　領域３２ｋおよび３２ｊの深さの相違を設けるには、イオン注入工程（図７参照）において、電流拡散層３０およびｐベース領域３を形成するためのイオン注入の前に、エピタキシャル層２０にくぼみＥＶ（図２１）を形成しておけばよい。くぼみＥＶへ入射したイオンはエピタキシャル層２０中へより深く侵入し、その結果、領域３２ｋの位置よりも深い位置に領域３２ｊが形成される。なおソース領域４は、くぼみＥＶの形成の前後のいずれで形成されてもよい。
　なお、上記以外の構成および製造方法については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、くぼみＥＶが設けられたエピタキシャル層２０に電流拡散層３０を設けることで、イオン注入のエネルギーを変えなくても、電流拡散層３０の一部を、選択的に、より深く配置することができる。これにより電流拡散層３０に、保護拡散領域１１Ａおよび終端拡散領域１２の間でより深くに位置する領域３２ｊを容易に設けることができる。
　＜実施の形態６＞
　図２２および図２３は、本実施の形態のＭＯＳＦＥＴ５０６（電力用半導体装置）の構成を概略的に示す断面図である。図２２の断面の位置は、図３などの断面の位置に対応している。図２３の断面は、電流拡散層３０が設けられた深さ位置での、図２２の断面に直交する断面である。
　ＭＯＳＦＥＴ５０６には、電流拡散層３２Ｖ（図３：実施の形態１）に代わり電流拡散層３２Ｑ（第２の電流拡散層）が設けられている。電流拡散層３２Ｑは、電流拡散層３１の厚さと同じ厚さを有している。電流拡散層３２Ｑは、領域３２ｍ（第１の領域）と、領域３２ｎ（第２の領域）とを含む。領域３２ｍは、ドリフト層２の不純物濃度と同じ不純物濃度を有している。また領域３２ｎは、電流拡散層３１の不純物濃度と同じ不純物濃度を有している。よって、領域３２ｎの不純物濃度は、領域３２ｍの不純物濃度よりも高い。
　領域３２ｍおよび３２ｎの各々はｐベース領域３に接している。領域３２ｎは、ゲート絶縁膜６に接する領域に設けられている。言い換えれば、領域３２ｎは、素子トレンチＴＲ１および終端トレンチＴＲ２の周囲に偏在している。電流拡散層３２Ｑのうち、領域３２ｎをのぞく部分が、領域３２ｍである。
　領域３２ｍ（図２２において破線で示されている）は、ドリフト層２の不純物濃度と等しい不純物濃度を有するので、領域３２ｍとドリフト層２との境界は仮想的なものである。領域３２ｍは、ｐベース領域３の下部に位置する領域であって、かつ電流拡散層３１と同じ厚さを有する仮想的な領域によって定義される。本実施の形態の構成を、領域３２ｍを定義することなく、別の観点で、より直接的に説明すれば、保護拡散領域１１Ａと終端拡散領域１２との間において、領域３２ｎの外側では、ドリフト層２の不純物濃度よりも高い不純物濃度を有する電流拡散層が存在せず、ドリフト層２とｐベース領域３とが直接接している、といえる。
　本実施の形態の電流拡散層３０は、実施の形態１で説明したイオン注入工程（図７参照）におけるマスクパターンを変更することにより、特に注入回数を増やすことなく、形成することができる。
　なお、上記以外の構成および製造方法については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、ゲート絶縁膜６に接する領域に領域３２ｎが設けられている。すなわち、オン状態時に外周セル領域１０２において電流経路となる箇所に領域３２ｎが設けられる。領域３２ｎの不純物濃度は、電流拡散層３１の不純物濃度と同じである。よって、外周セル領域１０２におけるオン抵抗を、活性セル領域１０１におけるオン抵抗とおおよそ同様とすることができる。よって、実質的に電流拡散層がもうけられていない領域といえる領域３２ｍが設けられつつも、それによるオン抵抗の増大を抑えることができる。すなわち、ＭＯＳＦＥＴ５０１（図３：実施の形態１）に比して、より低いオン抵抗を得ることができる。
　一方で、実質的に電流拡散層がもうけられていない領域といえる領域３２ｍが設けられることにより、ＭＯＳＦＥＴ５０６が逆バイアス状態にある際に、保護拡散領域１１Ａと終端拡散領域１２との間におけるｐｎ接合面ＪＦからドリフト層２中への空乏層の伸展の不足を補うことができる。よって、保護拡散領域１１Ａと終端拡散領域１２との間でのアバランシェ破壊に起因した耐圧低下が防止される。
　変形例として、領域３２ｍの不純物濃度が、領域３２ｎの不純物濃度よりも小さくされることに加えてドリフト層２の不純物濃度よりも大きくされてもよい。本変形例によれば、領域３２ｍの不純物濃度がドリフト層２の不純物濃度よりも大きいことにより、オン抵抗をより低減し得る。また、領域３２ｍの不純物濃度が過度に大きくされなければ、空乏層の伸展の不足を補う効果も十分に得られる。なおこの変形例においては、上記本実施の形態とは異なり、領域３２ｍの形成のためのイオン注入工程が行われる。
　＜実施の形態７＞
　図２４は、本実施の形態のＭＯＳＦＥＴ５０７（電力用半導体装置）の構成を概略的に示す断面図である。図２４の断面の位置は、図３などの断面の位置に対応しており、図２５および図２６の線ＸＸＩＶに沿っている。図２５および図２６のそれぞれは、電流拡散層３０および保護領域１１が設けられた深さ位置での、図２４の断面に直交する断面である。
　ＭＯＳＦＥＴ５０７には、電流拡散層３２Ｖ（図３：実施の形態１）に代わり電流拡散層３２Ｒ（第２の電流拡散層）が設けられている。電流拡散層３２Ｒは、電流拡散層３１の不純物濃度と同じ不純物濃度を有している。また電流拡散層３２Ｒは、電流拡散層３１の厚さと同じ厚さを有している。よって、本実施の形態において電流拡散層３１および３２Ｒから構成される電流拡散層３０は、面内方向において均一である。
　図２６を参照して、本実施の形態においては、保護拡散領域１１は、間隔ＳＰ１に直交する方向（図中、縦方向）において、間隔ＳＰ１が設けられた領域を挟みかつ間隔ＳＰ３（第３間隔）を介して配置された部分を有している。さらに、保護拡散領域１１は、間隔ＳＰ２に直交する方向（図中、縦方向）において、間隔ＳＰ２が設けられた領域を挟みかつ間隔ＳＰ４（第４間隔）を介して配置された部分を有している。間隔ＳＰ４は間隔ＳＰ３よりも小さい。
　本実施の形態においては、電流拡散層３０が面内方向において均一である。これにより、電流拡散層３０内で不純物濃度の分布を設ける必要がない。よって、イオン注入工程（図７参照）において、電流拡散層３０を形成するためのイオン注入工程においてマスクパターンが必要ではない。また、ｐベース領域３を形成するためのイオン注入工程もマスクパターンを必要としないので、これらの工程を連続的に行うことも可能である。これにより、製造工程の削減が可能となる。
　なお、上記以外の構成および製造方法については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、電流拡散層３０が設けられることにより、低いオン抵抗が得られる。具体的には、活性セル領域１０１および外周セル領域１０２のすべての領域に、均一な電流拡散層３０が設けられている。よって外周セル領域１０２においても活性セル領域１０１と同様に、電流拡散層３０による、オン抵抗の抑制効果が得られる。
　一方で、間隔ＳＰ４が間隔ＳＰ３よりも小さくされていることにより、ＭＯＳＦＥＴ５０７が逆バイアス状態にある際に、間隔ＳＰ２が間隔ＳＰ１よりも大きいことに起因しての空乏層の伸展の不足を補うことができる。言い換えれば、間隔ＳＰ４に沿った空乏層の伸展により、間隔ＳＰ２に沿った空乏層の伸展の不足を補うことができる。よって、保護拡散領域１１Ａと終端拡散領域１２との間でのアバランシェ破壊に起因した耐圧低下が防止される。
　変形例として、電流拡散層３２Ｒに代わり、実施の形態１～６で説明された電流拡散層３２Ｃ，３２Ｄ，３２Ｌ，３２Ｐ，３２Ｑ，３２Ｔ，３２Ｖなどが適用されてもよい。これにより、オン抵抗および耐圧の各々を、より自由に調整することができる。なおこの変形例においては、上記本実施の形態とは異なり、電流拡散層３０を形成するためのイオン注入工程においてマスクパターンが用いられる。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。たとえば、ＳｉＣ以外のワイドバンドギャップ半導体として、窒化ガリウム（ＧａＮ：Ｇａｌｉｕｍ　Ｎｉｔｒｉｄｅ）系材料、またはダイヤモンドを用いることができる。またＳｉＣ基板１の代わりに、導電性を有する他の基板が用いられてもよい。この基板は、上記ワイドバンドギャップ半導体のエピタキシャル成長に適したものであることが好ましく、たとえば同様のワイドバンドギャップ半導体からなる。またＭＯＳＦＥＴのゲート絶縁膜として酸化膜以外の絶縁膜が用いられてもよい。すなわち電力用半導体装置は、ＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）であってもよい。また電力用半導体装置はＭＩＳＦＥＴに限定されるものではなく、たとえばＩＧＢＴであってもよい。ＩＧＢＴを構成するためには、たとえば、基板の導電型を第２導電型とするか、または基板と第２電極との間に第２導電型のコレクタ層が設けられる。この場合、第１電極および第２電極のそれぞれはＩＧＢＴのエミッタ電極およびコレクタ電極として機能する。また第１導電型がｐ型でありかつ第２導電型がｎ型であってもよい。この場合、上記説明におけるドナーはアクセプタに置き換えられ、アクセプタはドナーに置き換えられる。
　この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　ＪＦ　ｐｎ接合面、ＳＰ１　第１間隔、ＳＰ２　第２間隔、ＳＰ３　第３間隔、ＳＰ４　第４間隔、ＴＲ１　素子トレンチ、ＴＳ　ソーストレンチ、ＴＲ２　終端トレンチ、１　ＳｉＣ基板、２　ドリフト層、３　ｐベース領域、４　ソース領域、６　ゲート絶縁膜、６Ａ　シリコン酸化膜（絶縁膜）、７　ゲート電極、７Ａ　ポリシリコン膜（導電膜）、７Ｐ　ゲート引き出し電極、８　層間絶縁膜、９　ソース電極、１０　ドレイン電極、１１，１１ａ，１１ｂ　保護拡散領域、１１Ａ　第１の保護拡散領域、１１Ｂ　第２の保護拡散領域、１２，１２ｂ　終端拡散領域、１３　ハードマスク、１４　レジストマスク、１５　シリコン酸化膜、１６　注入マスク、１７　コンタクトホール、１９　エッチングマスク、２０　エピタキシャル層、３０　電流拡散層、３１　第１の電流拡散層、３２Ｃ，３２Ｄ，３２Ｌ，３２Ｐ，３２Ｑ，３２Ｔ，３２Ｖ　第２の電流拡散層、３７　ゲートパッド、１００　素子領域、１０１　活性セル領域、１０２　外周セル領域、２００　終端領域、５０１～５０７，５０１ａ，５０１ｂ，５０２ａ　ＭＯＳＦＥＴ（電力用半導体装置）。

Claims (12)

  1. 　ワイドバンドギャップ半導体からなる第１導電型のドリフト層（２）と、
    　素子領域（１００）において、前記ドリフト層（２）の上部に形成された第２導電型のベース領域（３）と、
    　前記ベース領域（３）の上部に形成された第１導電型のソース領域（４）と、
    　前記ベース領域（３）及び前記ソース領域（４）を貫通し、前記ドリフト層（２）に達するように形成された素子トレンチ（ＴＲ１）の側面及び底面に形成されたゲート絶縁膜（６）と、
    　前記素子トレンチ（ＴＲ１）の内部に前記ゲート絶縁膜（６）を介して形成されたゲート電極（７）と、
    　前記素子領域（１００）における前記ドリフト層（２）内に、前記素子トレンチ（ＴＲ１）よりも深い位置に形成された第２導電型の保護拡散領域（１１）と、
    　前記ベース領域（３）の下部に形成された第１導電型の電流拡散層（３０）と、
    　前記素子領域（１００）を囲む終端領域（２００）において、側面が前記ベース領域（３）に接する終端トレンチ（ＴＲ２）内に、絶縁膜（６Ｐ）を介して形成され、前記ゲート電極（７）と電気的に接続されたゲート引き出し電極（７Ｐ）と、
    　前記終端領域（２００）において、前記終端トレンチ（ＴＲ２）よりも深い位置に形成された第２導電型の終端拡散領域（１２）と、
    を備え、
    　断面視において、
    　前記保護拡散領域（１１）は、前記素子領域（１００）内で前記終端領域（２００）に最も近い場所に配置された第１の保護拡散領域（１１Ａ）と、前記第１の保護拡散領域（１１Ａ）と第１間隔（ＳＰ１）を介して配置された第２の保護拡散領域（１１Ｂ）と、を有し、
    　前記終端拡散領域（１２）と前記第１の保護拡散領域（１１Ａ）との間の距離である第２間隔（ＳＰ２）は、前記第１間隔（ＳＰ１）よりも大きく、
    　前記電流拡散層（３０）は、前記第１の保護拡散領域（１１Ａ）と前記第２の保護拡散領域（１１Ｂ）との間に位置し前記ドリフト層（２）の不純物濃度よりも高い不純物濃度を有する第１の電流拡散層（３１）と、前記第１の保護拡散領域（１１Ａ）と前記終端拡散領域（１２）との間に位置する第２の電流拡散層（３２Ｖ，３２Ｌ，３２Ｐ）と、を有し、
    　前記第２の電流拡散層（３２Ｖ，３２Ｌ）は、前記第１の電流拡散層（３１）の不純物濃度よりも低い不純物濃度を有する領域を含む、
    電力用半導体装置（５０１～５０３，５０６）。
  2. 　前記第２の電流拡散層（３２Ｖ）は、前記ドリフト層（２）の不純物濃度と同じ不純物濃度を有する、請求項１に記載の電力用半導体装置（５０１）。
  3. 　前記第２の電流拡散層（３２Ｌ）は、前記ドリフト層（２）の不純物濃度よりも高い不純物濃度を有する、請求項１に記載の電力用半導体装置（５０２）。
  4. 　前記第２の電流拡散層（３２Ｐ，３２Ｑ）は、前記第１の電流拡散層（３１）の不純物濃度よりも低い不純物濃度を有する第１の領域（３２ｈ，３２ｍ）と、前記第１の領域（３２ｈ）の不純物濃度よりも高い不純物濃度を有する第２の領域（３２ｉ，３２ｎ）とを含む、請求項１に記載の電力用半導体装置（５０３，５０６）。
  5. 　前記第１の領域（３２ｈ）は、前記ドリフト層（２）の不純物濃度と同じ不純物濃度を有する、請求項４に記載の電力用半導体装置（５０３）。
  6. 　前記第２の領域（３２ｉ）は、前記第１の電流拡散層（３１）の不純物濃度と同じ不純物濃度を有する、請求項４または５に記載の電力用半導体装置（５０３）。
  7. 　前記第２の領域（３２ｎ）は、前記第１の電流拡散層（３１）の不純物濃度と同じ不純物濃度を有し、前記ゲート絶縁膜（６）に接する領域に設けられる、請求項４に記載の電力用半導体装置（５０６）。
  8. 　前記第２の電流拡散層（３２Ｖ，３２Ｌ，３２Ｐ，３２Ｑ）は、前記第１の電流拡散層（３１）の厚さと同じ厚さを有する、請求項１から７のいずれか１項に記載の電力用半導体装置（５０１～５０３）。
  9. 　ワイドバンドギャップ半導体からなる第１導電型のドリフト層（２）と、
    　素子領域（１００）において、前記ドリフト層（２）の上部に形成された第２導電型のベース領域（３）と、
    　前記ベース領域（３）の上部に形成された第１導電型のソース領域（４）と、
    　前記ベース領域（３）及び前記ソース領域（４）を貫通し、前記ドリフト層（２）に達するように形成された素子トレンチ（ＴＲ１）の側面及び底面に形成されたゲート絶縁膜（６）と、
    　前記素子トレンチ（ＴＲ１）の内部に前記ゲート絶縁膜（６）を介して形成されたゲート電極（７）と、
    　前記素子領域（１００）における前記ドリフト層（２）内に、前記素子トレンチ（ＴＲ１）よりも深い位置に形成された第２導電型の保護拡散領域（１１）と、
    　前記ベース領域（３）の下部に形成された第１導電型の電流拡散層（３０）と、
    　前記素子領域（１００）を囲む終端領域（２００）において、側面が前記ベース領域（３）に接する終端トレンチ（ＴＲ２）内に、絶縁膜（６Ｐ）を介して形成され、前記ゲート電極（７）と電気的に接続されたゲート引き出し電極（７Ｐ）と、
    　前記終端領域（２００）において、前記終端トレンチ（ＴＲ２）よりも深い位置に形成された第２導電型の終端拡散領域（１２）と、
    を備え、
    　断面視において、前記保護拡散領域（１１）は、前記素子領域（１００）内で前記終端領域（２００）に最も近い場所に配置された第１の保護拡散領域（１１Ａ）と、前記第１の保護拡散領域（１１Ａ）と第１間隔（ＳＰ１）を介して配置された第２の保護拡散領域（１１Ｂ）と、を有し、前記終端拡散領域（１２）と前記第１の保護拡散領域（１１Ａ）との間の距離である第２間隔（ＳＰ２）は、前記第１間隔（ＳＰ１）よりも大きく、
    　前記保護拡散領域（１１）は、
    　前記第１間隔（ＳＰ１）に直交する方向において、前記第１間隔（ＳＰ１）が設けられた領域を挟みかつ第３間隔（ＳＰ３）を介して配置された部分と、
    　前記第２間隔（ＳＰ２）に直交する方向において、前記第２間隔（ＳＰ２）が設けられた領域を挟みかつ第４間隔（ＳＰ４）を介して配置された部分と、
    を有し、前記第４間隔（ＳＰ４）は前記第３間隔（ＳＰ３）よりも小さい、
    電力用半導体装置（５０７）。
  10. 　ワイドバンドギャップ半導体からなる第１導電型のドリフト層（２）と、
    　素子領域（１００）において、前記ドリフト層（２）の上部に形成された第２導電型のベース領域（３）と、
    　前記ベース領域（３）の上部に形成された第１導電型のソース領域（４）と、
    　前記ベース領域（３）及び前記ソース領域（４）を貫通し、前記ドリフト層（２）に達するように形成された素子トレンチ（ＴＲ１）の側面及び底面に形成されたゲート絶縁膜（６）と、
    　前記素子トレンチ（ＴＲ１）の内部に前記ゲート絶縁膜（６）を介して形成されたゲート電極（７）と、
    　前記素子領域（１００）における前記ドリフト層（２）内に、前記素子トレンチ（ＴＲ１）よりも深い位置に形成された第２導電型の保護拡散領域（１１）と、
    　前記ベース領域（３）の下部に形成された第１導電型の電流拡散層（３１）と、
    　前記素子領域（１００）を囲む終端領域（２００）において、側面が前記ベース領域（３）に接する終端トレンチ（ＴＲ２）内に、絶縁膜（６Ｐ）を介して形成され、前記ゲート電極（７）と電気的に接続されたゲート引き出し電極（７Ｐ）と、
    　前記終端領域（２００）において、前記終端トレンチ（ＴＲ２）よりも深い位置に形成された第２導電型の終端拡散領域（１２）と、
    を備え、
    　断面視において、
    　前記保護拡散領域（１１）は、前記素子領域（１００）内で前記終端領域（２００）に最も近い場所に配置された第１の保護拡散領域（１１Ａ）と、前記第１の保護拡散領域（１１Ａ）と第１間隔（ＳＰ１）を介して配置された第２の保護拡散領域（１１Ｂ）と、を有し、
    　前記終端拡散領域（１２）と前記第１の保護拡散領域（１１Ａ）との間の距離である第２間隔（ＳＰ２）は、前記第１間隔（ＳＰ１）よりも大きく、
    　前記電流拡散層（３１）は、前記第１の保護拡散領域（１１Ａ）と前記第２の保護拡散領域（１１Ｂ）との間に位置し前記ドリフト層（２）の不純物濃度よりも高い不純物濃度を有し、
    　前記ドリフト層（２）と前記ベース領域（３）とは、断面視において、前記第１の保護拡散領域（１１Ａ）と前記終端拡散領域（１２）との間で直接接している、
    電力用半導体装置（５０１）。
  11. 　ワイドバンドギャップ半導体からなる第１導電型のドリフト層（２）と、
    　素子領域（１００）において、前記ドリフト層（２）の上部に形成された第２導電型のベース領域（３）と、
    　前記ベース領域（３）の上部に形成された第１導電型のソース領域（４）と、
    　前記ベース領域（３）及び前記ソース領域（４）を貫通し、前記ドリフト層（２）に達するように形成された素子トレンチ（ＴＲ１）の側面及び底面に形成されたゲート絶縁膜（６）と、
    　前記素子トレンチ（ＴＲ１）の内部に前記ゲート絶縁膜（６）を介して形成されたゲート電極（７）と、
    　前記素子領域（１００）における前記ドリフト層（２）内に、前記素子トレンチ（ＴＲ１）よりも深い位置に形成された第２導電型の保護拡散領域（１１）と、
    　前記ベース領域（３）の下部に形成された第１導電型の電流拡散層（３０）と、
    　前記素子領域（１００）を囲む終端領域（２００）において、側面が前記ベース領域（３）に接する終端トレンチ（ＴＲ２）内に、絶縁膜（６Ｐ）を介して形成され、前記ゲート電極（７）と電気的に接続されたゲート引き出し電極（７Ｐ）と、
    　前記終端領域（２００）において、前記終端トレンチ（ＴＲ２）よりも深い位置に形成された第２導電型の終端拡散領域（１２）と、
    を備え、
    　断面視において、
    　前記保護拡散領域（１１）は、前記素子領域（１００）内で前記終端領域（２００）に最も近い場所に配置された第１の保護拡散領域（１１Ａ）と、前記第１の保護拡散領域（１１Ａ）と第１間隔（ＳＰ１）を介して配置された第２の保護拡散領域（１１Ｂ）と、を有し、
    　前記終端拡散領域（１２）と前記第１の保護拡散領域（１１Ａ）との間の距離である第２間隔（ＳＰ２）は、前記第１間隔（ＳＰ１）よりも大きく、
    　前記電流拡散層（３０）は、前記第１の保護拡散領域（１１Ａ）と前記第２の保護拡散領域（１１Ｂ）との間に位置し前記ドリフト層（２）の不純物濃度よりも高い不純物濃度を有する第１の電流拡散層（３１）と、前記第１の保護拡散領域（１１Ａ）と前記終端拡散領域（１２）との間に位置し前記第１の電流拡散層（３１）の厚さと同じ厚さを有する第２の電流拡散層（３２Ｄ，３２Ｃ）と、を有し、
    　前記第２の電流拡散層（３２Ｄ，３２Ｃ）は、前記第１の電流拡散層（３１）よりも深く位置する領域を有する、
    電力用半導体装置（５０４，５０５）。
  12. 　前記第２の電流拡散層（３２Ｃ）は、前記第１の電流拡散層（３１）よりも深く位置する第１の領域（３２ｊ）と、前記第１の領域（３２ｊ）よりも浅く位置する第２の領域（３２ｋ）とを含む、請求項１１に記載の電力用半導体装置（５０５）。
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