WO2016170622A1 - 半導体装置 - Google Patents
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Definitions
- the present invention relates to a semiconductor device.
- the capacitance value of the second sampling capacitor may be set to be inversely proportional to the gain of the first variable gain amplifier.
- FIG. 10 is a reference diagram illustrating an effective load capacity to be driven by a variable gain amplifier mounted on a semiconductor device according to a fourth embodiment of the present invention and an effective load capacity to be driven by a variable gain amplifier according to the related art.
- FIG. 6 is a reference diagram illustrating the connection of an amplifier, the waveform of an input signal of the amplifier, and the waveform of an output signal of the amplifier in the prior art.
- VOUT is the voltage value of the output signal VOUT
- VIN is the voltage value of the input signal VIN
- VCM is the voltage value of the reference voltage VCM.
- the first variable gain amplifier PGA1 and the second variable gain amplifier PGA2 operate correctly as amplifiers even when the crawl type control described in Reference 1 is performed.
- the first terminal T1 and the third terminal D are connected in the single pole double throw switch SPDT1 and the single pole double throw switch SPDT2 when the control signal PHI1 is at the L level.
- the second terminal T2 and the third terminal D are selected when the signal PHI1 is at the H level.
- the operations of single-pole single-throw switch SPST1 and single-pole single-throw switch SPST2 are the same as the operations of each switch in butterfly type control.
- the single-pole single-throw switch SW22 and single-pole single-throw switch SW23 have a first terminal and a second terminal.
- the first terminal of the single-pole single-throw switch SW22 is connected to the second terminal of the second sampling capacitor Cs2.
- the first terminal of the single-pole single-throw switch SW23 is connected to the second terminal of the single-pole single-throw switch SW22.
- the first common-mode voltage VCM is input to the second terminal of the single-pole single-throw switch SW23.
- the first variable gain amplifier PGA1a and the second variable gain amplifier PGA2a are fully differential amplifiers.
- the common-mode output voltage of the first operational amplifier OTA1 is smaller than the common-mode input voltage of the first operational amplifier OTA1.
- the common-mode output voltage of the second operational amplifier OTA2 is smaller than the common-mode input voltage of the second operational amplifier OTA2.
- the common-mode input voltage of the first operational amplifier OTA1 and the second operational amplifier OTA2 is the voltage of the signal input to the first positive input terminal or the second positive input terminal, and the first negative input terminal or the second negative input terminal. This is a reference voltage for determining the difference from the voltage of the input signal.
- the common-mode output voltage of the first operational amplifier OTA1 and the second operational amplifier OTA2 is the voltage of the signal output from the first positive output terminal or the second positive output terminal, and the first negative output terminal or the second negative output. This is the center voltage with the voltage of the signal output from the terminal.
- the positive output signal VOUTP of the semiconductor device APTSa is a signal output from the first positive output terminal of the first variable gain amplifier PGA1a.
- the negative output signal VOUTM of the semiconductor device APTSa is a signal output from the first negative output terminal of the first variable gain amplifier PGA1a.
- the first terminal of the single-pole single-throw switch SW13 is connected to the second terminal of the single-pole single-throw switch SW12a and the second terminal of the single-pole single-throw switch SW12b.
- the first common-mode voltage VCM is input to the second terminal of the single-pole single-throw switch SW13.
- the signals output from the column circuits COL ⁇ 2>, COL ⁇ 4>,... Of the even columns are amplified when the control signal PHI2 is at the H level.
- Signals output from the odd-numbered column circuits COL ⁇ 1>, COL ⁇ 3>,... Are amplified at the timing when the control signal PHI1 is at the H level.
- the two passive element groups are a component (a single-pole / single-throw switch SW10a or the like) including a in the symbol and a component (a single-pole / single-throw switch SW10b or the like) including b in the symbol.
- the two passive element groups are connected to the first operational amplifier OTA1 at a timing complementary to each other. That is, the first variable gain amplifier PGA1c is controlled by the control signal PHI2 and the control signal PHI1 that become H level at complementary timings so that one of the two passive element groups operates in the SAMP & AMPL period (interleaved). Operation). As a result, the utilization efficiency of the first operational amplifier OTA1 is increased, so that further low power consumption operation is realized. Detailed operation will be described later with reference to FIG.
- Single pole single throw switch SW20a and single pole single throw switch SW21a have a first terminal and a second terminal.
- the first terminal of the single pole single throw switch SW20a is connected to the second terminal of the second sampling capacitor Cs2a.
- the first common-mode voltage VCM is input to the second terminal of the single-pole single-throw switch SW20a.
- the first terminal of the single-pole single-throw switch SW21a is connected to the second terminal of the second feedback capacitor Cf2a.
- the second common-mode voltage VCM2 is input to the second terminal of the single-pole single-throw switch SW21a.
- Each switch of the AD converter ADCc is controlled by a control signal PHI1 and a control signal PHI2. Each switch is short-circuited when the control signal input to each switch is at the H level. Each switch is opened when the control signal input to each switch is at L level.
- the load capacitor CLb and the load capacitor CLb ' are in the sampling mode during the period when the control signal PHI1 is at the H level. At this time, the load capacitor CLb and the load capacitor CLb 'follow the voltage of the signal output from the first variable gain amplifier PGA1c or the second variable gain amplifier PGA2c. The voltage at the timing when the control signal PHI1 transitions to the L level is held in the load capacitor CLb and the load capacitor CLb '. At this time, the AD converter ADCc starts AD conversion. After a predetermined time td has elapsed, the AD converter ADCc outputs (updates) the AD conversion result AD_RESULT.
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Abstract
半導体装置は、第1可変ゲインアンプと、第2可変ゲインアンプと、容量性の負荷を有する負荷回路と、選択スイッチと、を有する。前記第1可変ゲインアンプと前記第2可変ゲインアンプとは、スイッチトキャパシタ型の可変ゲインアンプを構成する。前記選択スイッチは、前記第1可変ゲインアンプの増幅率が所定のゲイン以下である場合、前記第1可変ゲインアンプと前記負荷回路とが接続され、前記第1可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、前記第2可変ゲインアンプが前記第1可変ゲインアンプと前記負荷回路との間に接続されるように、前記第1可変ゲインアンプと前記第2可変ゲインアンプと前記負荷回路との接続を切り替える。
Description
本発明は、半導体装置に関する。
入力信号を高ゲインでかつ高速に増幅するために2つのアンプを縦続接続する方法が一般に知られている。図19と図20とは、アンプの接続と、アンプの入力信号Vinの波形と、アンプの出力信号Voutの波形とを示している。図19は、1段のみのアンプの例である。図20は、2段のアンプが縦続接続される例である。
非特許文献1に説明されている通り、開放利得が100であり、かつ、帯域が10MHzであるシングルポールアンプ単体が20MHzの矩形波を増幅する場合、波形の劣化が大きい(図19)。このアンプに帰還をかけることにより、閉ループ利得が10になり、かつ、帯域が100MHzになることが可能である。この特性を有する2つのアンプを直列に接続することにより、矩形波の劣化が抑えられた増幅が可能である(図20)。
Behzad Razavi著、「アナログCMOS集積回路の設計 応用編」、丸善、2003年3月
図20に示す、従属接続された各々のアンプのゲインをAvと定義し、入力換算雑音(Input Reffered Noise)をVnと定義した場合、入力換算雑音のパワーPは(1)式で与えられる。
P=Vn2+(Vn/Av)2 ・・・(1)
P=Vn2+(Vn/Av)2 ・・・(1)
Avが1よりも十分大きければ、(1)式の第2項目が入力換算雑音に与える影響は無視できる。しかし、Avが1である場合、入力換算雑音のパワーPは、入力信号が1段のアンプにより増幅された場合の入力換算雑音のパワーPの2倍である。
本発明は、従属接続された2つのアンプを有する半導体装置が低ゲインで動作するときの入力換算雑音の増加を低減することができる半導体装置を提供することを目的とする。
本発明の第1の態様によれば、半導体装置は、第1可変ゲインアンプと、第2可変ゲインアンプと、容量性の負荷を有する負荷回路と、選択スイッチと、を有する。前記第1可変ゲインアンプは、入力される第1電圧信号を保持する第1サンプリング容量と、第1帰還容量と、第1演算増幅器とを有する。前記第1演算増幅器は、第1入力端子と第1出力端子とを有する。前記第1入力端子が前記第1サンプリング容量に接続される。前記第1入力端子と前記第1出力端子との間に前記第1帰還容量が接続される。前記第1可変ゲインアンプの増幅率は、前記第1サンプリング容量の容量値と前記第1帰還容量の容量値との比によって決定される。前記第2可変ゲインアンプは、前記第1可変ゲインアンプから出力された第2電圧信号をサンプリングする第2サンプリング容量と、第2帰還容量と、第2演算増幅器とを有する。前記第2演算増幅器は、第2入力端子と第2出力端子とを有する。前記第2入力端子が前記第2サンプリング容量に接続される。前記第2入力端子と前記第2出力端子との間に前記第2帰還容量が接続される。前記第2可変ゲインアンプの増幅率は、前記第2サンプリング容量の容量値と前記第2帰還容量の容量値との比によって決定される。前記第1可変ゲインアンプと前記第2可変ゲインアンプとは、スイッチトキャパシタ型の可変ゲインアンプを構成する。前記選択スイッチは、前記第1可変ゲインアンプの増幅率が所定のゲイン以下である場合、前記第1可変ゲインアンプと前記負荷回路とが接続され、前記第1可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、前記第2可変ゲインアンプが前記第1可変ゲインアンプと前記負荷回路との間に接続されるように、前記第1可変ゲインアンプと前記第2可変ゲインアンプと前記負荷回路との接続を切り替える。
本発明の第2の態様によれば、第1の態様において、前記半導体装置は、前記第1可変ゲインアンプの増幅率が前記所定のゲイン以下である場合、前記第2可変ゲインアンプを休止させる制御回路をさらに有してもよい。
本発明の第3の態様によれば、第1の態様において、第2可変ゲインアンプは、前記第2電圧信号のサンプリングと増幅とが同時に行われるように制御されてもよい。
本発明の第4の態様によれば、第3の態様において、前記第1可変ゲインアンプと前記第2可変ゲインアンプとは全差動型アンプであってもよい。前記第1出力端子は、第1正出力端子と第1負出力端子とを有してもよい。前記第2入力端子は、第2正入力端子と第2負入力端子とを有してもよい。前記第2出力端子は、第2正出力端子と第2負出力端子とを有してもよい。前記第1可変ゲインアンプの増幅率が所定のゲイン以下である場合、前記第1正出力端子から出力された信号が正出力信号として出力され、かつ前記第1負出力端子から出力された信号が負出力信号として出力されてもよい。前記第1可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、前記第1正出力端子と前記第2正入力端子とが電気的に接続され、かつ前記第1負出力端子と前記第2負入力端子とが電気的に接続されてもよい。前記第1可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、前記第2正出力端子から出力された信号が前記正出力信号として出力され、かつ前記第2負出力端子から出力された信号が前記負出力信号として出力されてもよい。
本発明の第5の態様によれば、第1の態様において、前記第1可変ゲインアンプと前記第2可変ゲインアンプとは全差動型アンプであってもよい。前記第1演算増幅器の同相出力電圧は、前記第1演算増幅器の同相入力電圧よりも小さくてもよい。前記第2演算増幅器の同相出力電圧は、前記第2演算増幅器の同相入力電圧よりも小さくてもよい。
本発明の第6の態様によれば、第1の態様において、前記第1サンプリング容量は、第1サブサンプリング容量と第2サブサンプリング容量とを有してもよい。前記第1サブサンプリング容量は、第1期間で前記第1電圧信号の第1信号レベルを保持してもよい。前記第2サブサンプリング容量は、前記第1期間と異なる第2期間で前記第1電圧信号の第2信号レベルを保持してもよい。前記第2信号レベルは、前記第1信号レベルと異なる。前記第1可変ゲインアンプは、前記第1期間および前記第2期間と異なる第3期間で前記第1信号レベルと前記第2信号レベルとの差分を出力してもよい。
本発明の第7の態様によれば、第6の態様において、前記半導体装置は、入射された光に応じて前記第1電圧信号を生成する複数のピクセルが行列状に配置されたピクセルアレーをさらに有してもよい。前記ピクセルアレーの複数列に対応する複数の前記第1サンプリング容量が配置されてもよい。複数の前記第1サブサンプリング容量は、前記第1期間で前記複数列の前記第1信号レベルを同時に保持してもよい。複数の前記第2サブサンプリング容量は、前記第2期間で前記複数列の前記第2信号レベルを同時に保持してもよい。前記第1可変ゲインアンプは、前記第3期間で前記複数列の前記第1信号レベルと前記第2信号レベルとの差分を順次出力してもよい。
本発明の第8の態様によれば、第1の態様において、前記第2サンプリング容量の容量値は、前記第1可変ゲインアンプのゲインに逆比例するように設定されてもよい。
本発明の第9の態様によれば、第1の態様において、前記負荷回路は、サンプリング容量を有するAD変換器であってもよい。前記第1可変ゲインアンプと、前記第2可変ゲインアンプと、前記選択スイッチと、前記負荷回路とは、同一の基板に配置されてもよい。
上記の各態様によれば、選択スイッチは、第1可変ゲインアンプの増幅率が所定のゲイン以下である場合、第1可変ゲインアンプと負荷回路とが接続され、第1可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、第2可変ゲインアンプが第1可変ゲインアンプと負荷回路との間に接続されるように、第1可変ゲインアンプと第2可変ゲインアンプと負荷回路との接続を切り替える。このため、従属接続された2つのアンプを有する半導体装置が低ゲインで動作するときの入力換算雑音の増加を低減することができる。
図面を参照し、本発明の実施形態を説明する。各実施形態における半導体装置は、アナログ信号を処理する信号処理回路である。つまり、各実施形態における半導体装置は、アナログ信号を増幅する増幅回路である。
(第1の実施形態)
本発明の第1の実施形態を説明する。
本発明の第1の実施形態を説明する。
(構成)
第1の実施形態の半導体装置APTSの構成について、図1を用いて説明する。図1は、半導体装置APTSの構成を示している。図1に示すように、半導体装置APTSは、第1可変ゲインアンプPGA1と、第2可変ゲインアンプPGA2と、選択スイッチSEL1と、選択スイッチSEL2と、負荷回路LCIRと、制御回路CTRLとを有する。
第1の実施形態の半導体装置APTSの構成について、図1を用いて説明する。図1は、半導体装置APTSの構成を示している。図1に示すように、半導体装置APTSは、第1可変ゲインアンプPGA1と、第2可変ゲインアンプPGA2と、選択スイッチSEL1と、選択スイッチSEL2と、負荷回路LCIRと、制御回路CTRLとを有する。
(第1可変ゲインアンプPGA1)
第1可変ゲインアンプPGA1は、単極双投(Single-Pole Double-Throw)スイッチSPDT1と、第1サンプリング容量Cs1と、単極単投(Single-Pole Single-Throw)スイッチSPST1と、第1帰還容量Cf1と、第1演算増幅器OTA1とを有する。
第1可変ゲインアンプPGA1は、単極双投(Single-Pole Double-Throw)スイッチSPDT1と、第1サンプリング容量Cs1と、単極単投(Single-Pole Single-Throw)スイッチSPST1と、第1帰還容量Cf1と、第1演算増幅器OTA1とを有する。
単極双投スイッチSPDT1は、第1端子T1と、第2端子T2と、第3端子Dとを有する。入力信号VINが単極双投スイッチSPDT1の第1端子T1に入力される。基準電圧VCMが単極双投スイッチSPDT1の第2端子T2に入力される。単極双投スイッチSPDT1の第3端子Dは、単極双投スイッチSPDT1の第1端子T1と単極双投スイッチSPDT1の第2端子T2との1つに接続される。
第1サンプリング容量Cs1は、第1端子と第2端子とを有する。第1サンプリング容量Cs1の第1端子は、単極双投スイッチSPDT1の第3端子Dに接続されている。
単極単投スイッチSPST1は、第1端子と第2端子とを有する。第1帰還容量Cf1は、第1端子と第2端子とを有する。単極単投スイッチSPST1の第1端子と第1帰還容量Cf1の第1端子とは、単極双投スイッチSPDT1の第3端子Dに接続されている。第1帰還容量Cf1は、可変容量である。
第1演算増幅器OTA1は、第1正入力端子と、第1負入力端子(第1入力端子)と、第1出力端子とを有する。第1演算増幅器OTA1の第1正入力端子は、非反転入力端子であり、第1演算増幅器OTA1の第1負入力端子は、反転入力端子である。基準電圧VCMが第1演算増幅器OTA1の第1正入力端子に入力される。第1演算増幅器OTA1の第1負入力端子は、第1サンプリング容量Cs1の第2端子に接続されている。第1演算増幅器OTA1の第1出力端子は、単極単投スイッチSPST1の第2端子と第1帰還容量Cf1の第2端子とに接続されている。
(選択スイッチSEL1)
選択スイッチSEL1は、単極双投スイッチS1を有する。単極双投スイッチS1は、第1端子T1と、第2端子T2と、第3端子Dとを有する。単極双投スイッチS1の第3端子Dは、第1演算増幅器OTA1の第1出力端子に接続されている。単極双投スイッチS1の第3端子Dは、単極双投スイッチS1の第1端子T1と単極双投スイッチS1の第2端子T2との1つに接続される。
選択スイッチSEL1は、単極双投スイッチS1を有する。単極双投スイッチS1は、第1端子T1と、第2端子T2と、第3端子Dとを有する。単極双投スイッチS1の第3端子Dは、第1演算増幅器OTA1の第1出力端子に接続されている。単極双投スイッチS1の第3端子Dは、単極双投スイッチS1の第1端子T1と単極双投スイッチS1の第2端子T2との1つに接続される。
(第2可変ゲインアンプPGA2)
第2可変ゲインアンプPGA2は、単極双投スイッチSPDT2と、第2サンプリング容量Cs2と、単極単投スイッチSPST2と、第2帰還容量Cf2と、第2演算増幅器OTA2とを有する。
第2可変ゲインアンプPGA2は、単極双投スイッチSPDT2と、第2サンプリング容量Cs2と、単極単投スイッチSPST2と、第2帰還容量Cf2と、第2演算増幅器OTA2とを有する。
単極双投スイッチSPDT2は、第1端子T1と、第2端子T2と、第3端子Dとを有する。単極双投スイッチSPDT2の第1端子T1は、単極双投スイッチS1の第2端子T2と接続されている。基準電圧VCMが単極双投スイッチSPDT2の第2端子T2に入力される。単極双投スイッチSPDT2の第3端子Dは、単極双投スイッチSPDT2の第1端子T1と単極双投スイッチSPDT2の第2端子T2との1つに接続される。
第2サンプリング容量Cs2は、第1端子と第2端子とを有する。第2サンプリング容量Cs2の第1端子は、単極双投スイッチSPDT2の第3端子Dに接続されている。
単極単投スイッチSPST2は、第1端子と第2端子とを有する。第2帰還容量Cf2は、第1端子と第2端子とを有する。単極単投スイッチSPST2の第1端子と第2帰還容量Cf2の第1端子とは、第2サンプリング容量Cs2の第2端子に接続されている。第2帰還容量Cf2は、可変容量である。
第2演算増幅器OTA2は、第2正入力端子と、第2負入力端子(第2入力端子)と、第2出力端子とを有する。第2演算増幅器OTA2の第2正入力端子は、非反転入力端子であり、第2演算増幅器OTA2の第2負入力端子は、反転入力端子である。基準電圧VCMが第2演算増幅器OTA2の第2正入力端子に入力される。第2演算増幅器OTA2の第2負入力端子は、第2サンプリング容量Cs2の第2端子に接続されている。第2演算増幅器OTA2の第2出力端子は、単極単投スイッチSPST2の第2端子と第2帰還容量Cf2の第2端子とに接続されている。第2演算増幅器OTA2の第2出力端子から出力信号VOUTが出力される。
(選択スイッチSEL2)
選択スイッチSEL2は、単極双投スイッチS2を有する。単極双投スイッチS2は、第1端子T1と、第2端子T2と、第3端子Dとを有する。単極双投スイッチS2の第1端子T1は、単極双投スイッチS1の第1端子T1に接続されている。単極双投スイッチS2の第2端子T2は、第2演算増幅器OTA2の第2出力端子に接続されている。単極双投スイッチS2の第3端子Dは、単極双投スイッチS2の第1端子T1と単極双投スイッチS2の第2端子T2との1つに接続される。
選択スイッチSEL2は、単極双投スイッチS2を有する。単極双投スイッチS2は、第1端子T1と、第2端子T2と、第3端子Dとを有する。単極双投スイッチS2の第1端子T1は、単極双投スイッチS1の第1端子T1に接続されている。単極双投スイッチS2の第2端子T2は、第2演算増幅器OTA2の第2出力端子に接続されている。単極双投スイッチS2の第3端子Dは、単極双投スイッチS2の第1端子T1と単極双投スイッチS2の第2端子T2との1つに接続される。
図1において、選択スイッチSEL1と選択スイッチSEL2とは、2つのブロックに分かれて記載されている。しかし、選択スイッチSEL1と選択スイッチSEL2とは、実際には1つの機能ブロックとして動作する。
(負荷回路LCIR)
負荷回路LCIRは、負荷容量CLを有する。負荷容量CLは、第1端子と第2端子とを有する。負荷容量CLの第1端子は、単極双投スイッチS2の第3端子Dに接続されている。グラウンド電圧GNDが負荷容量CLの第2端子に入力される。
負荷回路LCIRは、負荷容量CLを有する。負荷容量CLは、第1端子と第2端子とを有する。負荷容量CLの第1端子は、単極双投スイッチS2の第3端子Dに接続されている。グラウンド電圧GNDが負荷容量CLの第2端子に入力される。
負荷回路LCIRは、負荷容量CLを入力容量として有する任意の回路である。例えば、負荷回路LCIRは、キャパシタである。負荷回路LCIRは、サンプルアンドホールド回路およびADコンバータ等のいずれか1つであってもよい。負荷容量CLは、負荷容量CLの第1端子から見込まれる負荷容量の総和である。負荷回路LCIRがサンプルアンドホールド回路またはADコンバータである場合、負荷容量CLは、信号をサンプリングするためのサンプリング容量である。
(制御回路CTRL)
制御回路CTRLは、第1可変ゲインアンプPGA1と、第2可変ゲインアンプPGA2と、選択スイッチSEL1と、選択スイッチSEL2とを制御する。
制御回路CTRLは、第1可変ゲインアンプPGA1と、第2可変ゲインアンプPGA2と、選択スイッチSEL1と、選択スイッチSEL2とを制御する。
上記のように、半導体装置APTSは、第1可変ゲインアンプPGA1と、第2可変ゲインアンプPGA2と、容量性の負荷(負荷容量CL)を有する負荷回路LCIRと、選択スイッチSEL1および選択スイッチSEL2とを有する。第1可変ゲインアンプPGA1は、入力される第1電圧信号(入力信号VIN)を保持する第1サンプリング容量Cs1と、第1帰還容量Cf1と、第1演算増幅器OTA1とを有する。第1演算増幅器OTA1は、第1入力端子(第1負入力端子)と第1出力端子とを有する。第1入力端子が第1サンプリング容量Cs1に接続される。第1入力端子と第1出力端子との間に第1帰還容量Cf1が接続される。第1可変ゲインアンプPGA1の増幅率(ゲイン)は、第1サンプリング容量Cs1の容量値と第1帰還容量Cf1の容量値との比によって決定される。
第2可変ゲインアンプPGA2は、第1可変ゲインアンプPGA1から出力された第2電圧信号をサンプリングする第2サンプリング容量Cs2と、第2帰還容量Cf2と、第2演算増幅器OTA2とを有する。第2演算増幅器OTA2は、第2入力端子(第2負入力端子)と第2出力端子とを有する。第2入力端子が第2サンプリング容量Cs2に接続される。第2入力端子と第2出力端子との間に第2帰還容量Cf2が接続される。第2可変ゲインアンプPGA2の増幅率(ゲイン)は、第2サンプリング容量Cs2の容量値と第2帰還容量Cf2の容量値との比によって決定される。
第1可変ゲインアンプPGA1と第2可変ゲインアンプPGA2とは、スイッチトキャパシタ型の可変ゲインアンプを構成する。選択スイッチSEL1と選択スイッチSEL2とは、第1可変ゲインアンプPGA1の増幅率(絶対値)が所定のゲイン以下である場合、第1可変ゲインアンプPGA1と負荷回路LCIRとが接続されるように、第1可変ゲインアンプPGA1と第2可変ゲインアンプPGA2と負荷回路LCIRとの接続を切り替える。選択スイッチSEL1と選択スイッチSEL2とは、第1可変ゲインアンプPGA1の増幅率(絶対値)が所定のゲインよりも大きい場合、第2可変ゲインアンプPGA2が第1可変ゲインアンプPGA1と負荷回路LCIRとの間に接続されるように、第1可変ゲインアンプPGA1と第2可変ゲインアンプPGA2と負荷回路LCIRとの接続を切り替える。
第2可変ゲインアンプPGA2は、第2電圧信号のサンプリングと増幅とが同時に行われるように制御される。
(動作)
図1と図2とを参照し、半導体装置APTSの動作について説明する。制御回路CTRLは、第1可変ゲインアンプPGA1のゲインG1と第2可変ゲインアンプPGA2のゲインG2とを制御する信号を出力する。各アンプのゲインの絶対値は、|G1|=Cs1/Cf1かつ|G2|=Cs2/Cf2となるように制御される。Cs1は、第1サンプリング容量Cs1の容量値である。Cf1は、第1帰還容量Cf1の容量値である。Cs2は、第2サンプリング容量Cs2の容量値である。Cf2は、第2帰還容量Cf2の容量値である。以下の各式における符号は上記と同様である。つまり、第1可変ゲインアンプPGA1のゲインG1は、第1サンプリング容量Cs1の容量値と第1帰還容量Cf1の容量値との比によって決定される。第2可変ゲインアンプPGA2のゲインG2は、第2サンプリング容量Cs2の容量値と第2帰還容量Cf2の容量値との比によって決定される。
図1と図2とを参照し、半導体装置APTSの動作について説明する。制御回路CTRLは、第1可変ゲインアンプPGA1のゲインG1と第2可変ゲインアンプPGA2のゲインG2とを制御する信号を出力する。各アンプのゲインの絶対値は、|G1|=Cs1/Cf1かつ|G2|=Cs2/Cf2となるように制御される。Cs1は、第1サンプリング容量Cs1の容量値である。Cf1は、第1帰還容量Cf1の容量値である。Cs2は、第2サンプリング容量Cs2の容量値である。Cf2は、第2帰還容量Cf2の容量値である。以下の各式における符号は上記と同様である。つまり、第1可変ゲインアンプPGA1のゲインG1は、第1サンプリング容量Cs1の容量値と第1帰還容量Cf1の容量値との比によって決定される。第2可変ゲインアンプPGA2のゲインG2は、第2サンプリング容量Cs2の容量値と第2帰還容量Cf2の容量値との比によって決定される。
図2は、半導体装置APTSのゲインGと、第1可変ゲインアンプPGA1のゲインG1と、第2可変ゲインアンプPGA2のゲインG2と、単極双投スイッチS1の状態と、単極双投スイッチS2の状態との関係を示している。G=G1×G2である。例えば、図2に示す条件により、半導体装置APTSのゲインGと、第1可変ゲインアンプPGA1のゲインG1と、第2可変ゲインアンプPGA2のゲインG2とが決定される。
図2において、単極双投スイッチS1の状態がT1である場合、単極双投スイッチS1の第1端子T1と単極双投スイッチS1の第3端子Dとが接続される。単極双投スイッチS2の状態がT1である場合、単極双投スイッチS2の第1端子T1と単極双投スイッチS2の第3端子Dとが接続される。したがって、単極双投スイッチS1の状態がT1であり、かつ、単極双投スイッチS2の状態がT1である場合、第1可変ゲインアンプPGA1と負荷回路LCIRとが接続され、第2可変ゲインアンプPGA2は切り離される。単極双投スイッチS1の状態がT2であり、かつ、単極双投スイッチS2の状態がT2である場合、第2可変ゲインアンプPGA2が第1可変ゲインアンプPGA1と負荷回路LCIRとの間に接続される。したがって、第1可変ゲインアンプPGA1から出力された信号が第2サンプリング容量Cs2に入力される。第1可変ゲインアンプPGA1と第2可変ゲインアンプPGA2とを含む可変ゲインアンプの出力信号VOUTは、第2可変ゲインアンプPGA2から出力された信号である。
制御回路CTRLは、制御信号PHI1を第1可変ゲインアンプPGA1と第2可変ゲインアンプPGA2とに出力する。制御信号PHI1の働きについては後述する。
制御回路CTRLは、選択スイッチSEL1(単極双頭スイッチS1)と選択スイッチSEL2(単極双投スイッチS2)とをゲインGの値に応じて制御するための信号を出力する。第1の実施形態では、ゲインGの値(ゲインG1の絶対値)が1以下である場合のみ、選択スイッチSEL1と選択スイッチSEL2との状態がT1である。この場合、第1可変ゲインアンプPGA1から出力された信号は、第2可変ゲインアンプPGA2を経由せずに負荷回路LCIRに到達する。つまり、第1可変ゲインアンプPGA1と第2可変ゲインアンプPGA2とを含む可変ゲインアンプの出力信号VOUTは、第1可変ゲインアンプPGA1から出力された信号である。この状態がスキップ読み出しである。
図1と、図3と、図4とを参照し、半導体装置APTSの動作についてより詳細に説明する。図1において、制御回路CTRLは、第1可変ゲインアンプPGA1と第2可変ゲインアンプPGA2とのゲインを制御する信号と、制御信号PHI1とを第1可変ゲインアンプPGA1と第2可変ゲインアンプPGA2とに出力する。制御信号PHI1は、一定周期でハイレベル(Hレベル)とローレベル(Lレベル)とを繰り返す信号である。
図1は、制御信号PHI1がLレベルである場合の半導体装置APTSの状態を示している。図3は、制御信号PHI1がHレベルである場合の半導体装置APTSの状態を示している。図4は、半導体装置APTSの動作を示している。図4では、半導体装置APTSのモードと、制御信号PHI1の波形と、出力信号VOUTの波形とが示されている。図4における横方向は時間を示している。図4における縦方向は電圧を示している。
制御信号PHI1がLレベルである場合、図1に示すように、単極双投スイッチSPDT1と単極双投スイッチSPDT2とにおいて、第2端子T2と第3端子Dとが接続される。制御信号PHI1がHレベルである場合、図3に示すように、単極双投スイッチSPDT1と単極双投スイッチSPDT2とにおいて、第1端子T1と第3端子Dとが接続される。制御信号PHI1がLレベルである場合、図1に示すように、単極単投スイッチSPST1と単極単投スイッチSPST2とにおいて、第1端子と第2端子とが短絡される。制御信号PHI1がHレベルである場合、図3に示すように、単極単投スイッチSPST1と単極単投スイッチSPST2とにおいて、第1端子と第2端子とが開放される。このように制御される回路はバタフライ型のスイッチトキャパシタ積分器として知られている。詳細な動作原理は参考文献1に記載されているため、本明細書では図4に示す要点のみを説明する。
参考文献1:谷口研二著、「CMOSアナログ回路入門」、CQ出版、2004年12月
参考文献1:谷口研二著、「CMOSアナログ回路入門」、CQ出版、2004年12月
スキップ読み出しが行われない場合の動作を説明する。図4に示すように、バタフライ型のスイッチトキャパシタ積分器である第1可変ゲインアンプPGA1と第2可変ゲインアンプPGA2とは、制御信号PHI1がLレベルである期間(NULL期間)に基準電圧VCMのサンプリングと第1演算増幅器OTA1および第2演算増幅器OTA2のリセットとを行う。これによって、出力信号VOUT=VCMが出力される。
第1可変ゲインアンプPGA1と第2可変ゲインアンプPGA2とは、制御信号PHI1がHレベルである期間(SAMP&AMPL期間)に入力信号VINのサンプリングと増幅とを同時に行う。この期間において、第1可変ゲインアンプPGA1のゲインはG1=-(Cs1/Cf1)である。この期間において、第2可変ゲインアンプPGA2のゲインはG2=-(Cs2/Cf2)である。第2可変ゲインアンプPGA2から出力される出力信号VOUTの位相は、入力信号VINの位相と同じである。出力信号VOUTの電圧値は、(2)式で与えられる。
VOUT=G2・G1・(VIN-VCM)+VCM ・・・(2)
VOUT=G2・G1・(VIN-VCM)+VCM ・・・(2)
(2)式において、VOUTは出力信号VOUTの電圧値であり、VINは入力信号VINの電圧値であり、VCMは基準電圧VCMの電圧値である。(2)から、基準電圧VCMを基準として入力電圧がG1×G2倍になる。
第1可変ゲインアンプPGA1と第2可変ゲインアンプPGA2とは、参考文献1に記載されているクロール型の制御が行われた場合も、増幅器として正しく動作する。クロール型の制御が行われる場合、単極双投スイッチSPDT1と単極双投スイッチSPDT2とにおいて、制御信号PHI1がLレベルである場合に第1端子T1と第3端子Dとが接続され、制御信号PHI1がHレベルである場合に第2端子T2と第3端子Dとが選択される選択される点のみが異なる。単極単投スイッチSPST1と単極単投スイッチSPST2との動作は、バタフライ型の制御における各スイッチの動作と同じである。
クロール型の制御が行われる場合、制御信号PHI1がLレベルである期間に入力信号VINのサンプリングと第1演算増幅器OTA1のリセットとが行われる。クロール型の制御が行われる場合、制御信号PHI1がHレベルである期間に基準電圧VCMを基準とした増幅が行われる。この制御により、第1可変ゲインアンプPGA1のゲインはG1=Cs1/Cf1である。この制御により、第2可変ゲインアンプPGA2のゲインはG2=Cs2/Cf2である。第2可変ゲインアンプPGA2から出力される出力信号VOUTの位相は、入力信号VINの位相に対して制御信号PHI1の1/2周期だけ遅れる。
(効果)
図5と図6とを参照し、半導体装置APTSの効果について説明する。
図5と図6とを参照し、半導体装置APTSの効果について説明する。
図5は、ゲインG1かつ入力換算雑音Vn1で動作する第1可変ゲインアンプPGA1の雑音モデルである。このモデルの入力換算雑音のパワーRTINOISEは、(3)式で与えられる。このモデルは、スキップ読み出しが行われる場合の半導体装置APTSの雑音モデルと同じである。
RTINOISE=Vn12 ・・・(3)
RTINOISE=Vn12 ・・・(3)
図6は、ゲインG1かつ入力換算雑音Vn1で動作する第1可変ゲインアンプPGA1と、ゲインG2かつ入力換算雑音Vn2で動作する第2可変ゲインアンプPGA2とが縦続接続された場合の雑音モデルである。このモデルの入力換算雑音のパワーRTINOISEは、(4)式で与えられる。このモデルは、スキップ読み出しが行われない場合の半導体装置APTSの雑音モデルと同じである。
RTINOISE=Vn12+(Vn2/G1)2 ・・・(4)
RTINOISE=Vn12+(Vn2/G1)2 ・・・(4)
図5と図6とに示すモデルにおいて入力信号Vinが増幅される場合、ゲインG1が1よりも十分に大きければ、(4)式の第2項目が入力換算雑音に与える影響は無視できる。しかし、ゲインG1が1である場合、(4)式における入力換算雑音のパワーは、入力信号VINが第1可変ゲインアンプPGA1のみにより増幅される場合における入力換算雑音のパワーの2倍である。
(第1の効果)
可変ゲインアンプが低ゲイン(G1=1等)で動作するとき、スキップ読み出しにより、半導体装置APTSの回路の入力換算雑音のパワーは(3)式で与えられる。このため、従属接続された2つのアンプを有する半導体装置APTSが低ゲインで動作するときの入力換算雑音の増加を低減することができる。上記のように、半導体装置APTSは、第1の信号処理と第2の信号処理とを、入力電圧の大きさに応じて選択することができる。第1の信号処理は、2段のアンプを使用することにより高速かつ高ゲインでの増幅に好適である。第2の信号処理は、1段のアンプを使用することにより低雑音での増幅に好適である。このため、高速かつ高ゲインでの増幅と低ノイズでの増幅との両立が可能な半導体装置を提供することができる。
可変ゲインアンプが低ゲイン(G1=1等)で動作するとき、スキップ読み出しにより、半導体装置APTSの回路の入力換算雑音のパワーは(3)式で与えられる。このため、従属接続された2つのアンプを有する半導体装置APTSが低ゲインで動作するときの入力換算雑音の増加を低減することができる。上記のように、半導体装置APTSは、第1の信号処理と第2の信号処理とを、入力電圧の大きさに応じて選択することができる。第1の信号処理は、2段のアンプを使用することにより高速かつ高ゲインでの増幅に好適である。第2の信号処理は、1段のアンプを使用することにより低雑音での増幅に好適である。このため、高速かつ高ゲインでの増幅と低ノイズでの増幅との両立が可能な半導体装置を提供することができる。
(第2の効果)
スキップ読み出しが行われる場合、使用されない第2可変ゲインアンプPGA2は、休止状態となるように制御されてもよい。つまり、制御回路CTRLは、第1可変ゲインアンプPGA1の増幅率が所定のゲイン以下である場合、第2可変ゲインアンプPGA2を休止させてもよい。これによって、半導体装置APTSの消費電力を低減することができる。
スキップ読み出しが行われる場合、使用されない第2可変ゲインアンプPGA2は、休止状態となるように制御されてもよい。つまり、制御回路CTRLは、第1可変ゲインアンプPGA1の増幅率が所定のゲイン以下である場合、第2可変ゲインアンプPGA2を休止させてもよい。これによって、半導体装置APTSの消費電力を低減することができる。
(第3の効果)
半導体装置APTSにおいて、第2可変ゲインアンプPGA2に対してバタフライ型の制御が行われる場合、スキップ読み出しの有無に関わらず、負荷回路LCIRに入力される出力信号VOUTの位相の遅れは一定である。つまり、サンプリングと増幅とが同時に行われるように第2可変ゲインアンプPGA2が制御されることにより、第1可変ゲインアンプPGA1のみにより増幅が行われるときと、第1可変ゲインアンプPGA1および第2可変ゲインアンプPGA2によって増幅が行われるときとで、負荷回路LCIRに入力される出力信号VOUTの位相の遅れが同じである。したがって、半導体装置APTSを使用することにより、クロール型の制御に必要な、位相遅れの補償機能が省ける。このため、負荷回路LCIRの内部または負荷回路LCIRの後段で行われる位相遅れの補正処理が不要になる。
半導体装置APTSにおいて、第2可変ゲインアンプPGA2に対してバタフライ型の制御が行われる場合、スキップ読み出しの有無に関わらず、負荷回路LCIRに入力される出力信号VOUTの位相の遅れは一定である。つまり、サンプリングと増幅とが同時に行われるように第2可変ゲインアンプPGA2が制御されることにより、第1可変ゲインアンプPGA1のみにより増幅が行われるときと、第1可変ゲインアンプPGA1および第2可変ゲインアンプPGA2によって増幅が行われるときとで、負荷回路LCIRに入力される出力信号VOUTの位相の遅れが同じである。したがって、半導体装置APTSを使用することにより、クロール型の制御に必要な、位相遅れの補償機能が省ける。このため、負荷回路LCIRの内部または負荷回路LCIRの後段で行われる位相遅れの補正処理が不要になる。
(第2の実施形態)
本発明の第2の実施形態を説明する。
本発明の第2の実施形態を説明する。
(構成)
第2の実施形態の半導体装置APTSaの構成について、図7から図9を用いて説明する。図7は、半導体装置APTSaの構成を示している。図7に示すように、半導体装置APTSaは、第1可変ゲインアンプPGA1aと、第2可変ゲインアンプPGA2aと、選択スイッチSEL1aと、選択スイッチSEL2aと、AD変換器ADCと、制御回路CTRLaとを有する。
第2の実施形態の半導体装置APTSaの構成について、図7から図9を用いて説明する。図7は、半導体装置APTSaの構成を示している。図7に示すように、半導体装置APTSaは、第1可変ゲインアンプPGA1aと、第2可変ゲインアンプPGA2aと、選択スイッチSEL1aと、選択スイッチSEL2aと、AD変換器ADCと、制御回路CTRLaとを有する。
図8と図9とは、半導体装置APTSaの詳細な構成を示している。図8は、第1可変ゲインアンプPGA1aと選択スイッチSEL1aとの構成を示している。図9は、第2可変ゲインアンプPGA2aと、選択スイッチSEL1aと、選択スイッチSEL2aと、AD変換器ADCとの構成を示している。
(第1可変ゲインアンプPGA1a)
第1可変ゲインアンプPGA1aは、第1サンプリング容量Cs1と、第1サンプリング容量Cs1’と、単極単投スイッチSW10~SW13と、単極単投スイッチSW10’~SW13’と、第1帰還容量Cf1と、第1帰還容量Cf1’と、第1演算増幅器OTA1とを有する。
第1可変ゲインアンプPGA1aは、第1サンプリング容量Cs1と、第1サンプリング容量Cs1’と、単極単投スイッチSW10~SW13と、単極単投スイッチSW10’~SW13’と、第1帰還容量Cf1と、第1帰還容量Cf1’と、第1演算増幅器OTA1とを有する。
第1サンプリング容量Cs1と第1サンプリング容量Cs1’とは、第1端子と第2端子とを有する。正入力信号VINPが第1サンプリング容量Cs1の第1端子に入力される。負入力信号VINMが第1サンプリング容量Cs1’の第1端子に入力される。
第1帰還容量Cf1と第1帰還容量Cf1’とは、第1端子と第2端子とを有する。第1帰還容量Cf1の第1端子は、第1サンプリング容量Cs1の第2端子に接続されている。第1帰還容量Cf1’の第1端子は、第1サンプリング容量Cs1’の第2端子に接続されている。第1帰還容量Cf1と第1帰還容量Cf1’とは、可変容量である。
単極単投スイッチSW10と単極単投スイッチSW11とは、第1端子と第2端子とを有する。単極単投スイッチSW10の第1端子は、第1サンプリング容量Cs1の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW10の第2端子に入力される。単極単投スイッチSW11の第1端子は、第1帰還容量Cf1の第2端子に接続されている。第2同相電圧VCM2が単極単投スイッチSW11の第2端子に入力される。
単極単投スイッチSW10’と単極単投スイッチSW11’とは、第1端子と第2端子とを有する。単極単投スイッチSW10’の第1端子は、第1サンプリング容量Cs1’の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW10’の第2端子に入力される。単極単投スイッチSW11’の第1端子は、第1帰還容量Cf1’の第2端子に接続されている。第2同相電圧VCM2が単極単投スイッチSW11’の第2端子に入力される。
単極単投スイッチSW12と単極単投スイッチSW13とは、第1端子と第2端子とを有する。単極単投スイッチSW12の第1端子は、第1サンプリング容量Cs1の第2端子に接続されている。単極単投スイッチSW13の第1端子は、単極単投スイッチSW12の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW13の第2端子に入力される。
単極単投スイッチSW12’と単極単投スイッチSW13’とは、第1端子と第2端子とを有する。単極単投スイッチSW12’の第1端子は、第1サンプリング容量Cs1’の第2端子に接続されている。単極単投スイッチSW13’の第1端子は、単極単投スイッチSW12’の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW13’の第2端子に入力される。
第1演算増幅器OTA1は、第1正入力端子(第1入力端子)と、第1負入力端子(第1入力端子)と、第1正出力端子(第1出力端子)と、第1負出力端子(第1出力端子)とを有する。第1演算増幅器OTA1の第1正入力端子は、非反転入力端子であり、第1演算増幅器OTA1の第1負入力端子は、反転入力端子である。第1演算増幅器OTA1の第1正入力端子は、単極単投スイッチSW12の第2端子と単極単投スイッチSW13の第1端子とに接続されている。第1演算増幅器OTA1の第1負入力端子は、単極単投スイッチSW12’の第2端子と単極単投スイッチSW13’の第1端子とに接続されている。第1演算増幅器OTA1の第1正出力端子は、第1帰還容量Cf1’の第2端子に接続されている。第1演算増幅器OTA1の第1負出力端子は、第1帰還容量Cf1の第2端子に接続されている。第1演算増幅器OTA1は、2つの電源端子を有し、電源電圧VDDと電源電圧VSSとが2つの電源端子に入力される。
(選択スイッチSEL1a)
選択スイッチSEL1aは、単極双投スイッチS1と単極双投スイッチS1’とを有する。単極双投スイッチS1は、第1端子T1と、第2端子T2と、第3端子Dとを有する。単極双投スイッチS1の第3端子Dは、第1演算増幅器OTA1の第1負出力端子に接続されている。単極双投スイッチS1の第3端子Dは、単極双投スイッチS1の第1端子T1と単極双投スイッチS1の第2端子T2との1つに接続される。
選択スイッチSEL1aは、単極双投スイッチS1と単極双投スイッチS1’とを有する。単極双投スイッチS1は、第1端子T1と、第2端子T2と、第3端子Dとを有する。単極双投スイッチS1の第3端子Dは、第1演算増幅器OTA1の第1負出力端子に接続されている。単極双投スイッチS1の第3端子Dは、単極双投スイッチS1の第1端子T1と単極双投スイッチS1の第2端子T2との1つに接続される。
単極双投スイッチS1’は、第1端子T1と、第2端子T2と、第3端子Dとを有する。単極双投スイッチS1’の第3端子Dは、第1演算増幅器OTA1の第1正出力端子に接続されている。単極双投スイッチS1’の第3端子Dは、単極双投スイッチS1’の第1端子T1と単極双投スイッチS1’の第2端子T2との1つに接続される。
(第2可変ゲインアンプPGA2a)
第2可変ゲインアンプPGA2aは、第2サンプリング容量Cs2と、第2サンプリング容量Cs2’と、単極単投スイッチSW20~SW23と、単極単投スイッチSW20’~SW23’と、第2帰還容量Cf2と、第2帰還容量Cf2’と、第2演算増幅器OTA2とを有する。
第2可変ゲインアンプPGA2aは、第2サンプリング容量Cs2と、第2サンプリング容量Cs2’と、単極単投スイッチSW20~SW23と、単極単投スイッチSW20’~SW23’と、第2帰還容量Cf2と、第2帰還容量Cf2’と、第2演算増幅器OTA2とを有する。
第2サンプリング容量Cs2と第2サンプリング容量Cs2’とは、第1端子と第2端子とを有する。第2サンプリング容量Cs2の第1端子は、単極双投スイッチS1’の第2端子T2に接続されている。第2サンプリング容量Cs2’の第1端子は、単極双投スイッチS1の第2端子T2に接続されている。
第2帰還容量Cf2と第2帰還容量Cf2’とは、第1端子と第2端子とを有する。第2帰還容量Cf2の第1端子は、第2サンプリング容量Cs2の第2端子に接続されている。第2帰還容量Cf2’の第1端子は、第2サンプリング容量Cs2’の第2端子に接続されている。第2帰還容量Cf2と第2帰還容量Cf2’とは、可変容量である。
単極単投スイッチSW20と単極単投スイッチSW21とは、第1端子と第2端子とを有する。単極単投スイッチSW20の第1端子は、第2サンプリング容量Cs2の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW20の第2端子に入力される。単極単投スイッチSW21の第1端子は、第2帰還容量Cf2の第2端子に接続されている。第2同相電圧VCM2が単極単投スイッチSW21の第2端子に入力される。
単極単投スイッチSW20’と単極単投スイッチSW21’とは、第1端子と第2端子とを有する。単極単投スイッチSW20’の第1端子は、第2サンプリング容量Cs2’の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW20’の第2端子に入力される。単極単投スイッチSW21’の第1端子は、第2帰還容量Cf2’の第2端子に接続されている。第2同相電圧VCM2が単極単投スイッチSW21’の第2端子に入力される。
単極単投スイッチSW22と単極単投スイッチSW23とは、第1端子と第2端子とを有する。単極単投スイッチSW22の第1端子は、第2サンプリング容量Cs2の第2端子に接続されている。単極単投スイッチSW23の第1端子は、単極単投スイッチSW22の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW23の第2端子に入力される。
単極単投スイッチSW22’と単極単投スイッチSW23’とは、第1端子と第2端子とを有する。単極単投スイッチSW22’の第1端子は、第2サンプリング容量Cs2’の第2端子に接続されている。単極単投スイッチSW23’の第1端子は、単極単投スイッチSW22’の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW23’の第2端子に入力される。
第2演算増幅器OTA2は、第2正入力端子(第2入力端子)と、第2負入力端子(第2入力端子)と、第2正出力端子(第2出力端子)と、第2負出力端子(第2出力端子)とを有する。第2演算増幅器OTA2の第2正入力端子は、非反転入力端子であり、第2演算増幅器OTA2の第2負入力端子は、反転入力端子である。第2演算増幅器OTA2の第2正入力端子は、単極単投スイッチSW22の第2端子と単極単投スイッチSW23の第1端子とに接続されている。第2演算増幅器OTA2の第2負入力端子は、単極単投スイッチSW22’の第2端子と単極単投スイッチSW23’の第1端子とに接続されている。第2演算増幅器OTA2の第2正出力端子は、第2帰還容量Cf2’の第2端子に接続されている。第2演算増幅器OTA2の第2負出力端子は、第2帰還容量Cf2の第2端子に接続されている。第2演算増幅器OTA2は、2つの電源端子を有し、電源電圧VDDと電源電圧VSSとが2つの電源端子に入力される。第2演算増幅器OTA2の第2正出力端子から正出力信号VOUTPが出力される。第2演算増幅器OTA2の第2負出力端子から負出力信号VOUTMが出力される。
(選択スイッチSEL2a)
選択スイッチSEL2aは、単極双投スイッチS2と単極双投スイッチS2’とを有する。単極双投スイッチS2は、第1端子T1と、第2端子T2と、第3端子Dとを有する。単極双投スイッチS2の第1端子T1は、単極双投スイッチS1の第1端子T1に接続されている。単極双投スイッチS2の第2端子T2は、第2演算増幅器OTA2の第2負出力端子に接続されている。単極双投スイッチS1の第3端子Dは、単極双投スイッチS1の第1端子T1と単極双投スイッチS1の第2端子T2との1つに接続される。
選択スイッチSEL2aは、単極双投スイッチS2と単極双投スイッチS2’とを有する。単極双投スイッチS2は、第1端子T1と、第2端子T2と、第3端子Dとを有する。単極双投スイッチS2の第1端子T1は、単極双投スイッチS1の第1端子T1に接続されている。単極双投スイッチS2の第2端子T2は、第2演算増幅器OTA2の第2負出力端子に接続されている。単極双投スイッチS1の第3端子Dは、単極双投スイッチS1の第1端子T1と単極双投スイッチS1の第2端子T2との1つに接続される。
単極双投スイッチS2’は、第1端子T1と、第2端子T2と、第3端子Dとを有する。単極双投スイッチS2’の第1端子T1は、単極双投スイッチS1’の第1端子T1に接続されている。単極双投スイッチS2’の第2端子T2は、第2演算増幅器OTA2の第2正出力端子に接続されている。単極双投スイッチS1’の第3端子Dは、単極双投スイッチS1’の第1端子T1と単極双投スイッチS1’の第2端子T2との1つに接続される。
図8と図9とにおいて、選択スイッチSEL1aと選択スイッチSEL2aとは、2つのブロックに分かれて記載されている。しかし、選択スイッチSEL1aと選択スイッチSEL2aとは、実際には1つの機能ブロックとして動作する。
(AD変換器ADC)
AD変換器ADCは、単極単投スイッチSW30と、単極単投スイッチSW30’と、負荷容量CLと、負荷容量CL’とを有する。
AD変換器ADCは、単極単投スイッチSW30と、単極単投スイッチSW30’と、負荷容量CLと、負荷容量CL’とを有する。
単極単投スイッチSW30と単極単投スイッチSW30’とは、第1端子と第2端子とを有する。単極単投スイッチSW30の第1端子は、単極双投スイッチS2’の第3端子Dに接続されている。単極単投スイッチSW30’の第1端子は、単極双投スイッチS2の第3端子Dに接続されている。
負荷容量CLと負荷容量CL’とは、第1端子と第2端子とを有する。負荷容量CLの第1端子は、単極単投スイッチSW30の第2端子に接続されている。基準電圧VREFが負荷容量CLの第2端子に入力される。負荷容量CL’の第1端子は、単極単投スイッチSW30’の第2端子に接続されている。基準電圧VREFが負荷容量CL’の第2端子に入力される。負荷容量CLと負荷容量CL’とは、信号をサンプリングするためのサンプリング容量である。
AD変換器ADCにおいて、単極単投スイッチSW30、単極単投スイッチSW30’、負荷容量CL、および負荷容量CL’以外の構成は、図9では省略されている。AD変換器ADCは、容量性の負荷(負荷容量CLおよび負荷容量CL’)を有する負荷回路である。AD変換器ADCは、正出力信号VOUTPと負出力信号VOUTMとの差分をデジタル信号に変換する。AD変換器ADCは、デジタル信号をAD変換結果AD_RESULTとして出力する。
(制御回路CTRLa)
制御回路CTRLaは、第1可変ゲインアンプPGA1aと、第2可変ゲインアンプPGA2aと、選択スイッチSEL1aと、選択スイッチSEL2aと、AD変換器ADCとを制御する。
制御回路CTRLaは、第1可変ゲインアンプPGA1aと、第2可変ゲインアンプPGA2aと、選択スイッチSEL1aと、選択スイッチSEL2aと、AD変換器ADCとを制御する。
第1可変ゲインアンプPGA1aと第2可変ゲインアンプPGA2aとは全差動型アンプである。第1可変ゲインアンプPGA1aの第1入力端子は、第1正入力端子と第1負入力端子とを有する。第1可変ゲインアンプPGA1aの第1出力端子は、第1正出力端子と第1負出力端子とを有する。第2可変ゲインアンプPGA2aの第2入力端子は、第2正入力端子と第2負入力端子とを有する。第2可変ゲインアンプPGA2aの第2出力端子は、第2正出力端子と第2負出力端子とを有する。
第1可変ゲインアンプPGA1aの増幅率が所定のゲイン以下である場合、第1正出力端子から出力された信号が正出力信号VOUTPとして出力され、かつ第1負出力端子から出力された信号が負出力信号VOUTMとして出力される。第1可変ゲインアンプPGA1aの増幅率が所定のゲインよりも大きい場合、第1正出力端子と第2正入力端子とが電気的に接続され、かつ第1負出力端子と第2負入力端子とが電気的に接続される。第1可変ゲインアンプPGA1aの増幅率が所定のゲインよりも大きい場合、第2正出力端子から出力された信号が正出力信号VOUTPとして出力され、かつ第2負出力端子から出力された信号が負出力信号VOUTMとして出力される。
第1可変ゲインアンプPGA1aと第2可変ゲインアンプPGA2aとは全差動型アンプである。第1演算増幅器OTA1の同相出力電圧は、第1演算増幅器OTA1の同相入力電圧よりも小さい。第2演算増幅器OTA2の同相出力電圧は、第2演算増幅器OTA2の同相入力電圧よりも小さい。第1演算増幅器OTA1と第2演算増幅器OTA2との同相入力電圧は、第1正入力端子または第2正入力端子に入力される信号の電圧と、第1負入力端子または第2負入力端子に入力される信号の電圧との差分を定めるための基準電圧である。例えば、第1演算増幅器OTA1と第2演算増幅器OTA2との同相入力電圧は、第1正入力端子または第2正入力端子に入力される信号の電圧と、第1負入力端子または第2負入力端子に入力される信号の電圧との中心電圧である。第1演算増幅器OTA1と第2演算増幅器OTA2との同相出力電圧は、第1正出力端子または第2正出力端子から出力される信号の電圧と、第1負出力端子または第2負出力端子から出力される信号の電圧との差分を定めるための基準電圧である。例えば、第1演算増幅器OTA1と第2演算増幅器OTA2との同相出力電圧は、第1正出力端子または第2正出力端子から出力される信号の電圧と、第1負出力端子または第2負出力端子から出力される信号の電圧との中心電圧である。
(動作)
図7から図10を参照し、半導体装置APTSaの動作について説明する。図10は、半導体装置APTSaの動作を示している。図10では、半導体装置APTSaのモードと、制御信号PHI1,PHI2,PHIRの波形と、正出力信号VOUTPの波形と、負出力信号VOUTMの波形と、AD変換結果AD_RESULTの状態とが示されている。図10における横方向は時間を示している。図10における縦方向は電圧を示している。
図7から図10を参照し、半導体装置APTSaの動作について説明する。図10は、半導体装置APTSaの動作を示している。図10では、半導体装置APTSaのモードと、制御信号PHI1,PHI2,PHIRの波形と、正出力信号VOUTPの波形と、負出力信号VOUTMの波形と、AD変換結果AD_RESULTの状態とが示されている。図10における横方向は時間を示している。図10における縦方向は電圧を示している。
制御回路CTRLaは、制御信号PHI1と、制御信号PHI2と、制御信号PHIRとを、第1可変ゲインアンプPGA1aと第2可変ゲインアンプPGA2aとに出力する。制御回路CTRLaは、制御信号PHI2をAD変換器ADCに出力する。
制御回路CTRLaは、選択スイッチSEL1aと、選択スイッチSEL2aと、第1帰還容量Cf1と、第1帰還容量Cf1’と、第2帰還容量Cf2と、第2帰還容量Cf2’と、第2サンプリング容量Cs2と、第2サンプリング容量Cs2’とを制御するための信号を出力する。選択スイッチSEL1aと、選択スイッチSEL2aと、上記の各容量との制御は、第1の実施形態における制御と同じである。このため、以下では制御信号PHI1と、制御信号PHI2と、制御信号PHIRとに関連する動作を中心に説明する。
単極単投スイッチSW10,SW11,SW10’,SW11’,SW20,SW21,SW20’,SW21’において、制御信号PHI1がHレベルである場合、第1端子と第2端子とが短絡される。これらの単極単投スイッチにおいて、制御信号PHI1がLレベルである場合、第1端子と第2端子とが開放される。
単極単投スイッチSW12,SW12’,SW22,SW22’,SW30,SW30’において、制御信号PHI2がHレベルである場合、第1端子と第2端子とが短絡される。これらの単極単投スイッチにおいて、制御信号PHI2がLレベルである場合、第1端子と第2端子とが開放される。
単極単投スイッチSW13,SW13’,SW23,SW23’において、制御信号PHIRがHレベルである場合、第1端子と第2端子とが短絡される。これらの単極単投スイッチにおいて、制御信号PHIRがLレベルである場合、第1端子と第2端子とが開放される。
このように制御される第1可変ゲインアンプPGA1aは、参考文献1に記載されているバタフライ型のスイッチトキャパシタ積分器として動作する。第1可変ゲインアンプPGA1aにおいて、正側の入力信号(VINP)が第1演算増幅器OTA1の非反転入力端子(第1正入力端子)に入力され、負側の入力信号(VINM)が第1演算増幅器OTA1の反転入力端子(第1負入力端子)に入力される。このため、第1可変ゲインアンプPGA1aは、非反転増幅回路として動作する。第1可変ゲインアンプPGA1aのゲインはG1=Cs1/Cf1である。つまり、スキップ読み出しが行われる場合、半導体装置APTSaの出力信号は(5)式で与えられる。
VOUTP-VOUTM=(Cs1/Cf1)×(VINP-VINM) ・・・(5)
VOUTP-VOUTM=(Cs1/Cf1)×(VINP-VINM) ・・・(5)
(5)式において、VOUTPは正出力信号VOUTPの電圧値であり、VOUTMは負出力信号VOUTMの電圧値である。VINPは正入力信号VINPの電圧値であり、VINMは負入力信号VINMの電圧値である。Cs1は第1サンプリング容量Cs1と第1サンプリング容量Cs1’との容量値であり、Cf1は第1帰還容量Cf1と第1帰還容量Cf1’との容量値である。
スキップ読み出しが行われる場合、半導体装置APTSaの正出力信号VOUTPは、第1可変ゲインアンプPGA1aの第1正出力端子から出力された信号である。スキップ読み出しが行われる場合、半導体装置APTSaの負出力信号VOUTMは、第1可変ゲインアンプPGA1aの第1負出力端子から出力された信号である。
図8と図9とに示すように、第1可変ゲインアンプPGA1aと第2可変ゲインアンプPGA2aとを接続する2つの配線は交差する。第1演算増幅器OTA1の非反転出力端子(第1正出力端子)と第2演算増幅器OTA2の非反転入力端子(第2正入力端子)とが接続され、かつ、第1演算増幅器OTA1の反転出力端子(第1負出力端子)と第2演算増幅器OTA2の反転入力端子(第2負入力端子)とが接続されている。
第2可変ゲインアンプPGA2aは、上記の制御により、バタフライ型のスイッチトキャパシタ積分器として動作する。また、第2可変ゲインアンプPGA2aは、上記の接続により非反転増幅回路として動作する。第2可変ゲインアンプPGA2aのゲインはG2=Cs2/Cf2である。したがって、スキップ読み出しが行われない場合、半導体装置APTSaの出力信号は(6)式で与えられる。
VOUTP-VOUTM=(Cs1/Cf1)×(Cs2/Cf2)×(VINP-VINM) ・・・(6)
VOUTP-VOUTM=(Cs1/Cf1)×(Cs2/Cf2)×(VINP-VINM) ・・・(6)
(6)式において、Cs2は第2サンプリング容量Cs2と第2サンプリング容量Cs2’との容量値であり、Cf2は第2帰還容量Cf2と第2帰還容量Cf2’との容量値である。(6)式において、他の符号は、(5)式における各符号と同じである。
スキップ読み出しが行われない場合、半導体装置APTSaの正出力信号VOUTPは、第2可変ゲインアンプPGA2aの第2正出力端子から出力された信号である。スキップ読み出しが行われない場合、半導体装置APTSaの負出力信号VOUTMは、第2可変ゲインアンプPGA2aの第2負出力端子から出力された信号である。
第1可変ゲインアンプPGA1aと第2可変ゲインアンプPGA2aとがバタフライ型のスイッチトキャパシタ積分器であるため、第1可変ゲインアンプPGA1aと第2可変ゲインアンプPGA2aとにより生じる出力信号の位相遅れはゼロである。
第1可変ゲインアンプPGA1aにおいて、制御信号PHI1がHレベルである期間に、第1演算増幅器OTA1の第1正入力端子と第1負入力端子との電圧が第1同相電圧VCMにセットされ、かつ、第1演算増幅器OTA1の第1正出力端子と第1負出力端子との電圧が第2同相電圧VCM2にセットされる。第2可変ゲインアンプPGA2aにおいて、制御信号PHI1がHレベルである期間に、第2演算増幅器OTA2の第2正入力端子と第2負入力端子との電圧が第1同相電圧VCMにセットされ、かつ、第2演算増幅器OTA2の第2正出力端子と第2負出力端子との電圧が第2同相電圧VCM2にセットされる。したがって、半導体装置APTSaの正出力信号VOUTPの電圧はVCM2であり、かつ半導体装置APTSaの負出力信号VOUTMの電圧はVCM2である。この期間の各信号の状態は、図10におけるNULL期間に示されている。
第1可変ゲインアンプPGA1aにおいて、制御信号PHIRがHレベルである期間に、第1演算増幅器OTA1の第1正入力端子と第1負入力端子との電圧が第1同相電圧VCMにセットされる。第2可変ゲインアンプPGA2aにおいて、制御信号PHIRがHレベルである期間に、第2演算増幅器OTA2の第2正入力端子と第2負入力端子との電圧が第1同相電圧VCMにセットされる。したがって、入力信号が増幅される前に、第1可変ゲインアンプPGA1aの第1入力端子と第2可変ゲインアンプPGA2aの第2入力端子との寄生容量に蓄積された電荷がリセットされる。この期間の各信号の状態は、図10におけるRESET期間に示されている。
制御信号PHI2がHレベルである期間に、正入力信号VINPと負入力信号VINMとのサンプリングと増幅とが同時に行われる。正入力信号VINPと負入力信号VINMとは、(5)式または(6)式に示すように増幅される。これによって、正入力信号VINPと負入力信号VINMとは、第2同相電圧VCM2を中心とした差動信号として出力される。この期間の各信号の状態は、図10におけるSAMP&AMPL期間に示されている。
AD変換器ADCは、制御信号PHI2がHレベルである期間に、第1可変ゲインアンプPGA1aまたは第2可変ゲインアンプPGA2aからの正出力信号VOUTPと負出力信号VOUTMとを負荷容量CLと負荷容量CL’とによってサンプリングし続ける。制御信号PHI2がHレベルからLレベルに遷移したとき、AD変換器ADCは、サンプリングされた電圧信号のAD変換を開始する。AD変換が開始されたタイミングから所定の時間tdが経過した後、AD変換器ADCは、AD変換結果AD_RESULTを出力(更新)する。
(第4の効果)
第1可変ゲインアンプPGA1aと第2可変ゲインアンプPGA2aとを接続する配線に工夫が施されている。このため、(5)式と(6)式とを用いて説明したように、半導体装置APTSaにおいて、AD変換器ADCに入力される信号の正と負との極性は、常に入力信号の正と負との極性と同じに保たれる。したがって、スキップ読み出しの有無に応じてAD変換器ADCの内部、もしくはAD変換器ADCの後段の回路において信号の極性を反転させる処理が不要である。このため、動作を簡略化することができる。
第1可変ゲインアンプPGA1aと第2可変ゲインアンプPGA2aとを接続する配線に工夫が施されている。このため、(5)式と(6)式とを用いて説明したように、半導体装置APTSaにおいて、AD変換器ADCに入力される信号の正と負との極性は、常に入力信号の正と負との極性と同じに保たれる。したがって、スキップ読み出しの有無に応じてAD変換器ADCの内部、もしくはAD変換器ADCの後段の回路において信号の極性を反転させる処理が不要である。このため、動作を簡略化することができる。
(第5の効果)
半導体装置APTSaがゼロ点サンプリングを行うとき(図10のNULL期間)に、第1帰還容量Cf1と、第1帰還容量Cf1’と、第2帰還容量Cf2と、第2帰還容量Cf2’との第1端子に第1同相電圧VCMが入力され、これらの容量の第2端子に第2同相電圧VCM2が入力される。つまり、第1演算増幅器OTA1と第2演算増幅器OTA2との同相入力電圧は第1同相電圧VCMであり、第1演算増幅器OTA1と第2演算増幅器OTA2との同相出力電圧は第2同相電圧VCM2である。第1演算増幅器OTA1の同相出力電圧が第1演算増幅器OTA1の同相入力電圧よりも小さく、かつ、第2演算増幅器OTA2の同相出力電圧が第2演算増幅器OTA2の同相入力電圧よりも小さくてもよい。これによって、DDA(Differential Difference Amplifier)またはAC結合回路(ハイパスフィルタ)などの回路を追加することなく、処理対象である信号の同相電圧をシフトすることができる。つまり、高い電源電圧VDDで動作する第1演算増幅器OTA1と第2演算増幅器OTA2とからの出力信号の同相電圧を、低い電源電圧VDD2で動作するAD変換器ADCによる信号処理に好適な同相電圧にシフトすることができる。一般に、AD変換器による低電圧での動作は、低消費電力での動作に有利である。このため、半導体装置APTSa全体での消費電力を低減することができる。
半導体装置APTSaがゼロ点サンプリングを行うとき(図10のNULL期間)に、第1帰還容量Cf1と、第1帰還容量Cf1’と、第2帰還容量Cf2と、第2帰還容量Cf2’との第1端子に第1同相電圧VCMが入力され、これらの容量の第2端子に第2同相電圧VCM2が入力される。つまり、第1演算増幅器OTA1と第2演算増幅器OTA2との同相入力電圧は第1同相電圧VCMであり、第1演算増幅器OTA1と第2演算増幅器OTA2との同相出力電圧は第2同相電圧VCM2である。第1演算増幅器OTA1の同相出力電圧が第1演算増幅器OTA1の同相入力電圧よりも小さく、かつ、第2演算増幅器OTA2の同相出力電圧が第2演算増幅器OTA2の同相入力電圧よりも小さくてもよい。これによって、DDA(Differential Difference Amplifier)またはAC結合回路(ハイパスフィルタ)などの回路を追加することなく、処理対象である信号の同相電圧をシフトすることができる。つまり、高い電源電圧VDDで動作する第1演算増幅器OTA1と第2演算増幅器OTA2とからの出力信号の同相電圧を、低い電源電圧VDD2で動作するAD変換器ADCによる信号処理に好適な同相電圧にシフトすることができる。一般に、AD変換器による低電圧での動作は、低消費電力での動作に有利である。このため、半導体装置APTSa全体での消費電力を低減することができる。
(第3の実施形態)
本発明の第3の実施形態を説明する。
本発明の第3の実施形態を説明する。
(構成)
第3の実施形態の半導体装置APTSbの構成について、図11と図12とを用いて説明する。図11は、半導体装置APTSbの構成を示している。図11に示すように、半導体装置APTSbは、制御回路CTRLbと、第1可変ゲインアンプPGA1bと、第2可変ゲインアンプPGA2aと、選択スイッチSEL1aと、選択スイッチSEL2aと、AD変換器ADCとを有する。制御回路CTRLbおよび第1可変ゲインアンプPGA1b以外の構成は、第2の実施形態における構成と同じである。このため、制御回路CTRLbおよび第1可変ゲインアンプPGA1b以外の構成についての説明を省略する。
第3の実施形態の半導体装置APTSbの構成について、図11と図12とを用いて説明する。図11は、半導体装置APTSbの構成を示している。図11に示すように、半導体装置APTSbは、制御回路CTRLbと、第1可変ゲインアンプPGA1bと、第2可変ゲインアンプPGA2aと、選択スイッチSEL1aと、選択スイッチSEL2aと、AD変換器ADCとを有する。制御回路CTRLbおよび第1可変ゲインアンプPGA1b以外の構成は、第2の実施形態における構成と同じである。このため、制御回路CTRLbおよび第1可変ゲインアンプPGA1b以外の構成についての説明を省略する。
図12は、半導体装置APTSbの詳細な構成を示している。図12は、第1可変ゲインアンプPGA1bと選択スイッチSEL1aとの構成を示している。
(第1可変ゲインアンプPGA1b)
第1可変ゲインアンプPGA1bは、列回路COLと、単極単投スイッチSW10~SW13と、単極単投スイッチSW10’~SW13’と、第1帰還容量Cf1と、第1帰還容量Cf1’と、第1演算増幅器OTA1とを有する。列回路COL以外の構成は、第2の実施形態における構成と同じである。このため、列回路COL以外の構成についての説明を省略する。
第1可変ゲインアンプPGA1bは、列回路COLと、単極単投スイッチSW10~SW13と、単極単投スイッチSW10’~SW13’と、第1帰還容量Cf1と、第1帰還容量Cf1’と、第1演算増幅器OTA1とを有する。列回路COL以外の構成は、第2の実施形態における構成と同じである。このため、列回路COL以外の構成についての説明を省略する。
列回路COLは、単極単投スイッチSW40~SW43と、単極単投スイッチSW40’~SW42’と、第1サンプリング容量Cs1とを有する。第1サンプリング容量Cs1は、第1サブサンプリング容量CS_Rと第2サブサンプリング容量CS_Sとを有する。列回路COLは、後述する第4の実施形態の説明を容易にするために作成されたグループである。第3の実施形態において、列回路COLを他の回路と区別する必要はない。
単極単投スイッチSW40と単極単投スイッチSW40’とは、第1端子と第2端子とを有する。入力信号VINが単極単投スイッチSW40と単極単投スイッチSW40’との第1端子に入力される。単極単投スイッチSW43は、第1端子と第2端子とを有する。単極単投スイッチSW43の第1端子は、単極単投スイッチSW40の第2端子に接続されている。単極単投スイッチSW43の第2端子は、単極単投スイッチSW40’の第2端子に接続されている。
第1サブサンプリング容量CS_Rと第2サブサンプリング容量CS_Sとは、第1端子と第2端子とを有する。第1サブサンプリング容量CS_Rの第1端子は、単極単投スイッチSW40の第2端子に接続されている。第2サブサンプリング容量CS_Sの第1端子は、単極単投スイッチSW40’の第2端子に接続されている。
単極単投スイッチSW41と単極単投スイッチSW41’とは、第1端子と第2端子とを有する。単極単投スイッチSW41の第1端子は、第1サブサンプリング容量CS_Rの第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW41の第2端子に入力される。単極単投スイッチSW41’の第1端子は、第2サブサンプリング容量CS_Sの第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW41’の第2端子に入力される。
単極単投スイッチSW42と単極単投スイッチSW42’とは、第1端子と第2端子とを有する。単極単投スイッチSW42の第1端子は、第1サブサンプリング容量CS_Rの第2端子に接続されている。単極単投スイッチSW42の第2端子は、単極単投スイッチSW10の第1端子と単極単投スイッチSW12の第1端子とに接続されている。単極単投スイッチSW42’の第1端子は、第2サブサンプリング容量CS_Sの第2端子に接続されている。単極単投スイッチSW42’の第2端子は、単極単投スイッチSW10’の第1端子と単極単投スイッチSW12’の第1端子とに接続されている。
(制御回路CTRLb)
制御回路CTRLbは、制御信号PHI1と、制御信号PHI2と、制御信号PHIRとを出力する。さらに、制御回路CTRLbは、制御信号CLP_Rと、制御信号SH_Rと、制御信号CLP_Sと、制御信号SH_Sと、制御信号CSELと、制御信号CBとを出力する。
制御回路CTRLbは、制御信号PHI1と、制御信号PHI2と、制御信号PHIRとを出力する。さらに、制御回路CTRLbは、制御信号CLP_Rと、制御信号SH_Rと、制御信号CLP_Sと、制御信号SH_Sと、制御信号CSELと、制御信号CBとを出力する。
単極単投スイッチSW40は、制御信号SH_RがHレベルである場合のみ短絡される。単極単投スイッチSW40’は、制御信号SH_SがHレベルである場合のみ短絡される。単極単投スイッチSW41は、制御信号CLP_RがHレベルである場合のみ短絡される。単極単投スイッチSW41’は制御信号CLP_SがHレベルである場合のみ短絡される。単極単投スイッチSW42と単極単投スイッチSW42’とは、制御信号CSELがHレベルである場合のみ短絡される。単極単投スイッチSW43は、制御信号CBがHレベルである場合のみ短絡される。
上記のように、第1サンプリング容量Cs1は、第1サブサンプリング容量CS_Rと第2サブサンプリング容量CS_Sとを有する。第1サブサンプリング容量CS_Rは、第1期間で第1電圧信号(入力信号VIN)の第1信号レベルを保持する。第2サブサンプリング容量CS_Sは、第1期間と異なる第2期間で第1電圧信号の第2信号レベルを保持する。第2信号レベルは、第1信号レベルと異なる。第1可変ゲインアンプPGA1bは、第1期間および第2期間と異なる第3期間で第1信号レベルと第2信号レベルとの差分を出力する。
(動作)
図12と図13とを参照し、半導体装置APTSbの動作について説明する。図13は、半導体装置APTSbの動作を示している。図13では、入力信号VINの波形と、制御信号CLP_R,SH_R,CLP_S,SH_S,CSEL,CB,PHI1,PHI2,PHIRの波形と、正出力信号VOUTPの波形と、負出力信号VOUTMの波形と、AD変換結果AD_RESULTの状態とが示されている。図13における横方向は時間を示している。図13における縦方向は電圧を示している。
図12と図13とを参照し、半導体装置APTSbの動作について説明する。図13は、半導体装置APTSbの動作を示している。図13では、入力信号VINの波形と、制御信号CLP_R,SH_R,CLP_S,SH_S,CSEL,CB,PHI1,PHI2,PHIRの波形と、正出力信号VOUTPの波形と、負出力信号VOUTMの波形と、AD変換結果AD_RESULTの状態とが示されている。図13における横方向は時間を示している。図13における縦方向は電圧を示している。
時刻t1に制御信号CLP_Rと制御信号SH_Rとが同時にHレベルになることにより、第1期間PERI1が開始される。第1期間PERI1において、入力信号VINのレベルは第1信号レベルVRSTである。このため、第1信号レベルVRSTに応じた電荷が第1サブサンプリング容量CS_Rにサンプリングされる。つまり、第1サブサンプリング容量CS_Rは、第1期間PERI1で入力信号VINの第1信号レベルVRSTを保持する。第1サブサンプリング容量CS_Rの最終的な電荷量は、制御信号CLP_RがLレベルに遷移した瞬間(時刻t2)に決定される。時刻t3に制御信号SH_RがLレベルに遷移することにより、第1期間PERI1は終了する。
時刻t3から時刻t4まで制御信号PHIRがHレベルとなる。これによって、第1演算増幅器OTA1と第2演算増幅器OTA2との入力端子側に存在する電荷がリセットされる。この動作は、制御信号PHI1または制御信号PHI2がHレベルからLレベルに遷移するタイミングと、制御信号PHI2または制御信号PHI1がLレベルからHレベルに遷移するタイミングとの間に繰り返されるリセット動作である。これ以降のリセット動作についての説明を省略する。
時刻t4に制御信号CLP_Sと制御信号SH_Sとが同時にHレベルになることにより、第2期間PERI2が開始される。第2期間PERI2において、入力信号VINのレベルは第2信号レベルVSIGである。このため、第2信号レベルVSIGに応じた電荷が第2サブサンプリング容量CS_Sにサンプリングされる。つまり、第2サブサンプリング容量CS_Sは、第2期間PERI2で入力信号VINの第2信号レベルVSIGを保持する。第2サブサンプリング容量CS_Sの最終的な電荷量は、制御信号CLP_SがLレベルに遷移した瞬間(時刻t5)に決定される。時刻t6に制御信号SH_SがLレベルに遷移することにより、第2期間PERI2は終了する。
時刻t7に制御信号CSELと、制御信号CBと、制御信号PHI2とがHレベルに遷移することにより、第3期間PERI3が開始される。時刻t8に制御信号CSELと、制御信号CBと、制御信号PHI2とがLレベルになることにより、第3期間PERI3が終了する。第3期間PERI3において、第1可変ゲインアンプPGA1bによって信号の増幅が行われる。この期間中、第1可変ゲインアンプPGA1bの回路構成は、第2の実施形態における第1可変ゲインアンプPGA1aの回路構成と同じである。第1可変ゲインアンプPGA1bのゲインはG1=Cs1/Cf1である。単極単投スイッチSW43が短絡されることにより、第1サブサンプリング容量CS_Rと第2サブサンプリング容量CS_Sとに蓄積された電荷による信号の減算が行われる。つまり、第1可変ゲインアンプPGA1bは、第3期間PERI3で第1信号レベルVRSTと第2信号レベルVSIGとの差分を出力する。このため、半導体装置APTSbの最終的な出力信号は(7)式で与えられる。
VOUTP-VOUTM=(Cs1/Cf1)×(VRST-VSIG) ・・・(7)
VOUTP-VOUTM=(Cs1/Cf1)×(VRST-VSIG) ・・・(7)
(7)式において、VRSTは第1信号レベルVRSTであり、VSIGは第2信号レベルVSIGである。(7)式において、他の符号は、(5)式における各符号と同じである。
(7)式はゲインGが1以下である場合に成立する。ゲインGが1よりも大きい場合には、第1可変ゲインアンプPGA1bと第2可変ゲインアンプPGA2aとによる増幅が行われる。このため、半導体装置APTSbの最終的な出力信号は(8)式で与えられる。
VOUTP-VOUTM=(Cs1/Cf1)×(Cs2/Cf2)×(VRST-VSIG) ・・・(8)
VOUTP-VOUTM=(Cs1/Cf1)×(Cs2/Cf2)×(VRST-VSIG) ・・・(8)
(8)式において、各符号は、(5)式と(7)式とにおける各符号と同じである。
第3の実施形態において第2可変ゲインアンプPGA2aに入力される信号は、第2の実施形態において第2可変ゲインアンプPGA2aに入力される信号と同じである。第2可変ゲインアンプPGA2aは、第1可変ゲインアンプPGA1bの動作の原理と同様の原理により動作する。このため、第2可変ゲインアンプPGA2aの動作の詳細な説明を省略する。
(第6の効果)
半導体装置APTSbでは、比較的簡単な構成で減算処理を行うことが可能である。例えば、第1信号レベルVRSTとして所定のオフセット電圧を出力し、第2信号レベルVSIGとして所定のオフセット電圧と所定の信号レベルとの和を出力するセンサの増幅回路として半導体装置APTSbが使用される。この場合、オフセット電圧を除いた所定の信号レベルのみを増幅することが可能である。このため、ダイナミックレンジが拡大する効果が得られる。
半導体装置APTSbでは、比較的簡単な構成で減算処理を行うことが可能である。例えば、第1信号レベルVRSTとして所定のオフセット電圧を出力し、第2信号レベルVSIGとして所定のオフセット電圧と所定の信号レベルとの和を出力するセンサの増幅回路として半導体装置APTSbが使用される。この場合、オフセット電圧を除いた所定の信号レベルのみを増幅することが可能である。このため、ダイナミックレンジが拡大する効果が得られる。
(第4の実施形態)
本発明の第4の実施形態を説明する。
本発明の第4の実施形態を説明する。
(構成)
第4の実施形態の半導体装置APTScの構成について、図14から図16を用いて説明する。図14は、半導体装置APTScの構成を示している。図14に示すように、半導体装置APTScは、ピクセルアレーPIXと、第1可変ゲインアンプPGA1cと、第2可変ゲインアンプPGA2cと、選択スイッチSEL1aと、選択スイッチSEL2aと、AD変換器ADCcと、制御回路CTRLcとを有する。選択スイッチSEL1aと選択スイッチSEL2aとの構成は、第2の実施形態における構成と同じである。このため、選択スイッチSEL1aと選択スイッチSEL2aとの構成についての説明を省略する。
第4の実施形態の半導体装置APTScの構成について、図14から図16を用いて説明する。図14は、半導体装置APTScの構成を示している。図14に示すように、半導体装置APTScは、ピクセルアレーPIXと、第1可変ゲインアンプPGA1cと、第2可変ゲインアンプPGA2cと、選択スイッチSEL1aと、選択スイッチSEL2aと、AD変換器ADCcと、制御回路CTRLcとを有する。選択スイッチSEL1aと選択スイッチSEL2aとの構成は、第2の実施形態における構成と同じである。このため、選択スイッチSEL1aと選択スイッチSEL2aとの構成についての説明を省略する。
図15と図16とは、半導体装置APTScの詳細な構成を示している。図15は、ピクセルアレーPIXと、第1可変ゲインアンプPGA1cと、選択スイッチSEL1aとの構成を示している。図16は、第2可変ゲインアンプPGA2cと、選択スイッチSEL1aと、選択スイッチSEL2aと、AD変換器ADCcとの構成を示している。半導体装置APTScを構成する全てのブロックは同一の半導体基板に配置されている。
(ピクセルアレーPIX)
ピクセルアレーPIXは、複数つまりm×n個のピクセルP[k,l]を有する。mとnとは2以上の自然数である。kは、1以上かつm以下の自然数である。lは、1以上かつn以下の自然数である。複数のピクセルP[k,l]は、行列状に配置されている。kは行番号であり、lは列番号である。図15では、図示の都合のため、紙面における水平方向が列方向であり、垂直方向が行方向である。複数のピクセルP[k、l]は、図示しない制御信号RSEL<1>~RSEL<m>により制御される。複数のピクセルP[k,l]の各列に対応して複数つまりn個の垂直信号線LINE<1>~LINE<n>が配置されている。制御信号RSEL<k>がHレベルになった行のピクセルP[k、l]のみが複数の垂直信号線LINE<1>~LINE<n>の1つに接続される。光が複数のピクセルP[k,l]に入射されると、複数のピクセルP[k,l]は、入射された光に応じたアナログ信号V_LINE<1>~V_LINE<n>を複数の垂直信号線LINE<1>~LINE<n>に出力する。
ピクセルアレーPIXは、複数つまりm×n個のピクセルP[k,l]を有する。mとnとは2以上の自然数である。kは、1以上かつm以下の自然数である。lは、1以上かつn以下の自然数である。複数のピクセルP[k,l]は、行列状に配置されている。kは行番号であり、lは列番号である。図15では、図示の都合のため、紙面における水平方向が列方向であり、垂直方向が行方向である。複数のピクセルP[k、l]は、図示しない制御信号RSEL<1>~RSEL<m>により制御される。複数のピクセルP[k,l]の各列に対応して複数つまりn個の垂直信号線LINE<1>~LINE<n>が配置されている。制御信号RSEL<k>がHレベルになった行のピクセルP[k、l]のみが複数の垂直信号線LINE<1>~LINE<n>の1つに接続される。光が複数のピクセルP[k,l]に入射されると、複数のピクセルP[k,l]は、入射された光に応じたアナログ信号V_LINE<1>~V_LINE<n>を複数の垂直信号線LINE<1>~LINE<n>に出力する。
(第1可変ゲインアンプPGA1c)
第1可変ゲインアンプPGA1cは、列回路COLcと、単極単投スイッチSW10a~SW12aと、単極単投スイッチSW10a’~SW12a’と、単極単投スイッチSW10b~SW12bと、単極単投スイッチSW10b’~SW12b’と、単極単投スイッチSW13と、単極単投スイッチSW13’と、単極単投スイッチSW16aと、単極単投スイッチSW16a’と、単極単投スイッチSW16bと、単極単投スイッチSW16b’と、第1帰還容量Cf1aと、第1帰還容量Cf1a’と、第1帰還容量Cf1bと、第1帰還容量Cf1b’と、第1演算増幅器OTA1とを有する。
第1可変ゲインアンプPGA1cは、列回路COLcと、単極単投スイッチSW10a~SW12aと、単極単投スイッチSW10a’~SW12a’と、単極単投スイッチSW10b~SW12bと、単極単投スイッチSW10b’~SW12b’と、単極単投スイッチSW13と、単極単投スイッチSW13’と、単極単投スイッチSW16aと、単極単投スイッチSW16a’と、単極単投スイッチSW16bと、単極単投スイッチSW16b’と、第1帰還容量Cf1aと、第1帰還容量Cf1a’と、第1帰還容量Cf1bと、第1帰還容量Cf1b’と、第1演算増幅器OTA1とを有する。
列回路COLcは、複数つまりn個の列回路COL<1>~COL<n>を有する。複数の列回路COL<1>~COL<n>は、複数のピクセルP[k,l]の各列に対応して配置されている。複数の列回路COL<1>~COL<n>の構成は、第3の実施形態における列回路COLの構成と同じである。図15では、図示の都合のため、複数の列回路COL<1>~COL<n>の構成は省略されている。
各列回路COL<l>において、制御信号CSEL<l>が単極単投スイッチSW42と単極単投スイッチSW42’とに入力される。また、各列回路COL<l>において、制御信号CB<l>が、単極単投スイッチSW43に入力される。したがって、列回路COL<l>を列毎に独立して制御することが可能である。各列回路COL<l>が有する各スイッチは、制御信号SH_Rと、制御信号SH_Sと、制御信号CLP_Rと、制御信号CLP_Sと、制御信号CB<l>と、制御信号CSEL<l>とにより制御される。各スイッチは、各スイッチに入力される制御信号がHレベルである場合に短絡する。各スイッチは、各スイッチに入力される制御信号がLレベルである場合に開放される。
第1帰還容量Cf1aと第1帰還容量Cf1a’とは、第1端子と第2端子とを有する。第1帰還容量Cf1aの第1端子は、偶数列の列回路COL<2>、COL<4>、・・・の単極単投スイッチSW42の第2端子に接続されている。第1帰還容量Cf1a’の第1端子は、偶数列の列回路COL<2>、COL<4>、・・・の単極単投スイッチSW42’の第2端子に接続されている。第1帰還容量Cf1aと第1帰還容量Cf1a’とは、可変容量である。
第1帰還容量Cf1bと第1帰還容量Cf1b’とは、第1端子と第2端子とを有する。第1帰還容量Cf1bの第1端子は、奇数列の列回路COL<1>、COL<3>、・・・の単極単投スイッチSW42の第2端子に接続されている。第1帰還容量Cf1b’の第1端子は、奇数列の列回路COL<1>、COL<3>、・・・の単極単投スイッチSW42’の第2端子に接続されている。第1帰還容量Cf1bと第1帰還容量Cf1b’とは、可変容量である。
単極単投スイッチSW10aと単極単投スイッチSW11aとは、第1端子と第2端子とを有する。単極単投スイッチSW10aの第1端子は、偶数列の列回路COL<2>、COL<4>、・・・の単極単投スイッチSW42の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW10aの第2端子に入力される。単極単投スイッチSW11aの第1端子は、第1帰還容量Cf1aの第2端子に接続されている。第2同相電圧VCM2が単極単投スイッチSW11aの第2端子に入力される。
単極単投スイッチSW10a’と単極単投スイッチSW11a’とは、第1端子と第2端子とを有する。単極単投スイッチSW10a’の第1端子は、偶数列の列回路COL<2>、COL<4>、・・・の単極単投スイッチSW42’の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW10a’の第2端子に入力される。単極単投スイッチSW11a’の第1端子は、第1帰還容量Cf1a’の第2端子に接続されている。第2同相電圧VCM2が単極単投スイッチSW11a’の第2端子に入力される。
単極単投スイッチSW10bと単極単投スイッチSW11bとは、第1端子と第2端子とを有する。単極単投スイッチSW10bの第1端子は、奇数列の列回路COL<1>、COL<3>、・・・の単極単投スイッチSW42の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW10bの第2端子に入力される。単極単投スイッチSW11bの第1端子は、第1帰還容量Cf1bの第2端子に接続されている。第2同相電圧VCM2が単極単投スイッチSW11bの第2端子に入力される。
単極単投スイッチSW10b’と単極単投スイッチSW11b’とは、第1端子と第2端子とを有する。単極単投スイッチSW10b’の第1端子は、奇数列の列回路COL<1>、COL<3>、・・・の単極単投スイッチSW42’の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW10b’の第2端子に入力される。単極単投スイッチSW11b’の第1端子は、第1帰還容量Cf1b’の第2端子に接続されている。第2同相電圧VCM2が単極単投スイッチSW11b’の第2端子に入力される。
単極単投スイッチSW12aと、単極単投スイッチSW12bと、単極単投スイッチSW13とは、第1端子と第2端子とを有する。単極単投スイッチSW12aの第1端子は、偶数列の列回路COL<2>、COL<4>、・・・の単極単投スイッチSW42の第2端子に接続されている。単極単投スイッチSW12bの第1端子は、奇数列の列回路COL<1>、COL<3>、・・・の単極単投スイッチSW42の第2端子に接続されている。単極単投スイッチSW13の第1端子は、単極単投スイッチSW12aの第2端子と単極単投スイッチSW12bの第2端子とに接続されている。第1同相電圧VCMが単極単投スイッチSW13の第2端子に入力される。
単極単投スイッチSW12a’と、単極単投スイッチSW12b’と、単極単投スイッチSW13’とは、第1端子と第2端子とを有する。単極単投スイッチSW12a’の第1端子は、偶数列の列回路COL<2>、COL<4>、・・・の単極単投スイッチSW42’の第2端子に接続されている。単極単投スイッチSW12b’の第1端子は、奇数列の列回路COL<1>、COL<3>、・・・の単極単投スイッチSW42’の第2端子に接続されている。単極単投スイッチSW13’の第1端子は、単極単投スイッチSW12a’の第2端子と単極単投スイッチSW12b’の第2端子とに接続されている。第1同相電圧VCMが単極単投スイッチSW13’の第2端子に入力される。
単極単投スイッチSW16aと単極単投スイッチSW16bとは、第1端子と第2端子とを有する。単極単投スイッチSW16aの第1端子は、第1帰還容量Cf1aの第2端子に接続されている。単極単投スイッチSW16bの第1端子は、第1帰還容量Cf1bの第2端子に接続されている。
単極単投スイッチSW16a’と単極単投スイッチSW16b’とは、第1端子と第2端子とを有する。単極単投スイッチSW16a’の第1端子は、第1帰還容量Cf1a’の第2端子に接続されている。単極単投スイッチSW16b’の第1端子は、第1帰還容量Cf1b’の第2端子に接続されている。
第1演算増幅器OTA1は、第1正入力端子(第1入力端子)と、第1負入力端子(第1入力端子)と、第1正出力端子(第1出力端子)と、第1負出力端子(第1出力端子)とを有する。第1演算増幅器OTA1の第1正入力端子は、非反転入力端子であり、第1演算増幅器OTA1の第1負入力端子は、反転入力端子である。第1演算増幅器OTA1の第1正入力端子は、単極単投スイッチSW12aの第2端子と、単極単投スイッチSW12bの第2端子と、単極単投スイッチSW13の第1端子とに接続されている。第1演算増幅器OTA1の第1負入力端子は、単極単投スイッチSW12a’の第2端子と、単極単投スイッチSW12b’の第2端子と、単極単投スイッチSW13’の第1端子とに接続されている。第1演算増幅器OTA1の第1正出力端子は、単極単投スイッチSW16a’の第2端子と単極単投スイッチSW16b’の第2端子とに接続されている。第1演算増幅器OTA1の第1負出力端子は、単極単投スイッチSW16aの第2端子と単極単投スイッチSW16bの第2端子とに接続されている。第1演算増幅器OTA1は、2つの電源端子を有し、電源電圧VDDと電源電圧VSSとが2つの電源端子に入力される。
偶数列の列回路COL<2>、COL<4>、・・・から出力された信号は、制御信号PHI2がHレベルのタイミングで増幅される。奇数列の列回路COL<1>、COL<3>、・・・から出力された信号は、制御信号PHI1がHレベルであるタイミングで増幅される。
第2の実施形態で説明した第1可変ゲインアンプPGA1aにおいて、第1演算増幅器OTA1は、図10に示すSAMP&AMPL期間中、信号の増幅を行う。しかし、第2の実施形態で説明した第1可変ゲインアンプPGA1aにおいて、第1演算増幅器OTA1は、NULL期間中、信号の増幅を行わない。
第4の実施形態の第1可変ゲインアンプPGA1cでは、1つの第1演算増幅器OTA1に対して、重複する2つの受動素子群が設けられている。2つの受動素子群は、符号にaが含まれる構成要素(単極単投スイッチSW10а等)と、符号にbが含まれる構成要素(単極単投スイッチSW10b等)とである。2つの受動素子群は、互いに補完するタイミングで第1演算増幅器OTA1に接続される。つまり、相補的なタイミングでHレベルになる制御信号PHI2と制御信号PHI1とにより、2つの受動素子群のいずれか1つがSAMP&AMPL期間に動作するように第1可変ゲインアンプPGA1cが制御される(インターリーブ動作)。これによって、第1演算増幅器OTA1の利用効率が上がるため、さらなる低消費電力動作が実現される。詳細な動作については、図17を用いて後述する。
(第2可変ゲインアンプPGA2c)
第2可変ゲインアンプPGA2cは、単極単投スイッチSW20a~SW22aと、単極単投スイッチSW20a’~SW22a’と、単極単投スイッチSW20b~SW22bと、単極単投スイッチSW20b’~SW22b’と、単極単投スイッチSW23と、単極単投スイッチSW23’と、単極単投スイッチSW24a~SW26aと、単極単投スイッチSW24a’~SW26a’と、単極単投スイッチSW24b~SW26bと、単極単投スイッチSW24b’~SW26b’と、第2サンプリング容量Cs2aと、第2サンプリング容量Cs2a’と、第2サンプリング容量Cs2bと、第2サンプリング容量Cs2b’と、第2帰還容量Cf2aと、第2帰還容量Cf2a’と、第2帰還容量Cf2bと、第2帰還容量Cf2b’と、第2演算増幅器OTA2とを有する。
第2可変ゲインアンプPGA2cは、単極単投スイッチSW20a~SW22aと、単極単投スイッチSW20a’~SW22a’と、単極単投スイッチSW20b~SW22bと、単極単投スイッチSW20b’~SW22b’と、単極単投スイッチSW23と、単極単投スイッチSW23’と、単極単投スイッチSW24a~SW26aと、単極単投スイッチSW24a’~SW26a’と、単極単投スイッチSW24b~SW26bと、単極単投スイッチSW24b’~SW26b’と、第2サンプリング容量Cs2aと、第2サンプリング容量Cs2a’と、第2サンプリング容量Cs2bと、第2サンプリング容量Cs2b’と、第2帰還容量Cf2aと、第2帰還容量Cf2a’と、第2帰還容量Cf2bと、第2帰還容量Cf2b’と、第2演算増幅器OTA2とを有する。
単極単投スイッチSW24aと単極単投スイッチSW25aとは、第1端子と第2端子とを有する。単極単投スイッチSW24aの第1端子は、単極双投スイッチS1’の第2端子T2に接続されている。単極単投スイッチSW25aの第1端子は、単極単投スイッチSW24aの第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW25aの第2端子に入力される。
単極単投スイッチSW24a’と単極単投スイッチSW25a’とは、第1端子と第2端子とを有する。単極単投スイッチSW24a’の第1端子は、単極双投スイッチS1の第2端子T2に接続されている。単極単投スイッチSW25a’の第1端子は、単極単投スイッチSW24a’の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW25a’の第2端子に入力される。
単極単投スイッチSW24bと単極単投スイッチSW25bとは、第1端子と第2端子とを有する。単極単投スイッチSW24bの第1端子は、単極双投スイッチS1’の第2端子T2に接続されている。単極単投スイッチSW25bの第1端子は、単極単投スイッチSW24bの第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW25bの第2端子に入力される。
単極単投スイッチSW24b’と単極単投スイッチSW25b’とは、第1端子と第2端子とを有する。単極単投スイッチSW24b’の第1端子は、単極双投スイッチS1の第2端子T2に接続されている。単極単投スイッチSW25b’の第1端子は、単極単投スイッチSW24b’の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW25b’の第2端子に入力される。
第2サンプリング容量Cs2aと第2サンプリング容量Cs2a’とは、第1端子と第2端子とを有する。第2サンプリング容量Cs2aの第1端子は、単極単投スイッチSW24aの第2端子に接続されている。第2サンプリング容量Cs2a’の第1端子は、単極単投スイッチSW24a’の第2端子に接続されている。第2サンプリング容量Cs2aと第2サンプリング容量Cs2a’とは、可変容量である。
第2サンプリング容量Cs2bと第2サンプリング容量Cs2b’とは、第1端子と第2端子とを有する。第2サンプリング容量Cs2bの第1端子は、単極単投スイッチSW24bの第2端子に接続されている。第2サンプリング容量Cs2b’の第1端子は、単極単投スイッチSW24b’の第2端子に接続されている。第2サンプリング容量Cs2bと第2サンプリング容量Cs2b’とは、可変容量である。
第2帰還容量Cf2aと第2帰還容量Cf2a’とは、第1端子と第2端子とを有する。第2帰還容量Cf2aの第1端子は、第2サンプリング容量Cs2aの第2端子に接続されている。第2帰還容量Cf2a’の第1端子は、第2サンプリング容量Cs2a’の第2端子に接続されている。第2帰還容量Cf2aと第2帰還容量Cf2a’とは、可変容量である。
第2帰還容量Cf2bと第2帰還容量Cf2b’とは、第1端子と第2端子とを有する。第2帰還容量Cf2bの第1端子は、第2サンプリング容量Cs2bの第2端子に接続されている。第2帰還容量Cf2b’の第1端子は、第2サンプリング容量Cs2b’の第2端子に接続されている。第2帰還容量Cf2bと第2帰還容量Cf2b’とは、可変容量である。
単極単投スイッチSW20aと単極単投スイッチSW21aとは、第1端子と第2端子とを有する。単極単投スイッチSW20aの第1端子は、第2サンプリング容量Cs2aの第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW20aの第2端子に入力される。単極単投スイッチSW21aの第1端子は、第2帰還容量Cf2aの第2端子に接続されている。第2同相電圧VCM2が単極単投スイッチSW21aの第2端子に入力される。
単極単投スイッチSW20a’と単極単投スイッチSW21a’とは、第1端子と第2端子とを有する。単極単投スイッチSW20a’の第1端子は、第2サンプリング容量Cs2a’の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW20a’の第2端子に入力される。単極単投スイッチSW21a’の第1端子は、第2帰還容量Cf2a’の第2端子に接続されている。第2同相電圧VCM2が単極単投スイッチSW21a’の第2端子に入力される。
単極単投スイッチSW20bと単極単投スイッチSW21bとは、第1端子と第2端子とを有する。単極単投スイッチSW20bの第1端子は、第2サンプリング容量Cs2bの第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW20bの第2端子に入力される。単極単投スイッチSW21bの第1端子は、第2帰還容量Cf2bの第2端子に接続されている。第2同相電圧VCM2が単極単投スイッチSW21bの第2端子に入力される。
単極単投スイッチSW20b’と単極単投スイッチSW21b’とは、第1端子と第2端子とを有する。単極単投スイッチSW20b’の第1端子は、第2サンプリング容量Cs2b’の第2端子に接続されている。第1同相電圧VCMが単極単投スイッチSW20b’の第2端子に入力される。単極単投スイッチSW21b’の第1端子は、第2帰還容量Cf2b’の第2端子に接続されている。第2同相電圧VCM2が単極単投スイッチSW21b’の第2端子に入力される。
単極単投スイッチSW22aと、単極単投スイッチSW22bと、単極単投スイッチSW23とは、第1端子と第2端子とを有する。単極単投スイッチSW22aの第1端子は、第2サンプリング容量Cs2aの第2端子に接続されている。単極単投スイッチSW22bの第1端子は、第2サンプリング容量Cs2bの第2端子に接続されている。単極単投スイッチSW23の第1端子は、単極単投スイッチSW22aの第2端子と単極単投スイッチSW22bの第2端子とに接続されている。第1同相電圧VCMが単極単投スイッチSW23の第2端子に入力される。
単極単投スイッチSW22a’と、単極単投スイッチSW22b’と、単極単投スイッチSW23’とは、第1端子と第2端子とを有する。単極単投スイッチSW22a’の第1端子は、第2サンプリング容量Cs2a’の第2端子に接続されている。単極単投スイッチSW22b’の第1端子は、第2サンプリング容量Cs2b’の第2端子に接続されている。単極単投スイッチSW23’の第1端子は、単極単投スイッチSW22a’の第2端子と単極単投スイッチSW22b’の第2端子とに接続されている。第1同相電圧VCMが単極単投スイッチSW23’の第2端子に入力される。
単極単投スイッチSW26aと単極単投スイッチSW26bとは、第1端子と第2端子とを有する。単極単投スイッチSW26aの第1端子は、第2帰還容量Cf2aの第2端子に接続されている。単極単投スイッチSW26bの第1端子は、第2帰還容量Cf2bの第2端子に接続されている。
単極単投スイッチSW26a’と単極単投スイッチSW26b’とは、第1端子と第2端子とを有する。単極単投スイッチSW26a’の第1端子は、第2帰還容量Cf2a’の第2端子に接続されている。単極単投スイッチSW26b’の第1端子は、第2帰還容量Cf2b’の第2端子に接続されている。
第2演算増幅器OTA2は、第2正入力端子(第2入力端子)と、第2負入力端子(第2入力端子)と、第2正出力端子(第2出力端子)と、第2負出力端子(第2出力端子)とを有する。第2演算増幅器OTA2の第2正入力端子は、非反転入力端子であり、第2演算増幅器OTA2の第2負入力端子は、反転入力端子である。第2演算増幅器OTA2の第2正入力端子は、単極単投スイッチSW22aの第2端子と、単極単投スイッチSW22bの第2端子と、単極単投スイッチSW23の第1端子とに接続されている。第2演算増幅器OTA2の第2負入力端子は、単極単投スイッチSW22a’の第2端子と、単極単投スイッチSW22b’の第2端子と、単極単投スイッチSW23’の第1端子とに接続されている。第2演算増幅器OTA2の第2正出力端子は、単極単投スイッチSW26a’の第2端子と単極単投スイッチSW26b’の第2端子とに接続されている。第2演算増幅器OTA2の第2負出力端子は、単極単投スイッチSW26aの第2端子と単極単投スイッチSW26bの第2端子とに接続されている。第2演算増幅器OTA2は、2つの電源端子を有し、電源電圧VDDと電源電圧VSSとが2つの電源端子に入力される。
第4の実施形態の第2可変ゲインアンプPGA2cでは、1つの第2演算増幅器OTA2に対して、重複する2つの受動素子群が設けられている。2つの受動素子群は、符号にaが含まれる構成要素(単極単投スイッチSW20а等)と、符号にbが含まれる構成要素(単極単投スイッチSW20b等)とである。第1可変ゲインアンプPGA1cと同様に、2つの受動素子群のインターリーブ動作が行われる。
(AD変換器ADCc)
AD変換器ADCcは、単極単投スイッチSW30aと、単極単投スイッチSW30a’と、単極単投スイッチSW30bと、単極単投スイッチSW30b’と、負荷容量CLaと、負荷容量CLa’と、負荷容量CLbと、負荷容量CLb’とを有する。
AD変換器ADCcは、単極単投スイッチSW30aと、単極単投スイッチSW30a’と、単極単投スイッチSW30bと、単極単投スイッチSW30b’と、負荷容量CLaと、負荷容量CLa’と、負荷容量CLbと、負荷容量CLb’とを有する。
単極単投スイッチSW30aと単極単投スイッチSW30a’とは、第1端子と第2端子とを有する。単極単投スイッチSW30aの第1端子は、単極双投スイッチS2’の第3端子Dに接続されている。単極単投スイッチSW30a’の第1端子は、単極双投スイッチS2の第3端子Dに接続されている。
単極単投スイッチSW30bと単極単投スイッチSW30b’とは、第1端子と第2端子とを有する。単極単投スイッチSW30bの第1端子は、単極双投スイッチS2’の第3端子Dに接続されている。単極単投スイッチSW30b’の第1端子は、単極双投スイッチS2の第3端子Dに接続されている。
負荷容量CLaと負荷容量CLa’とは、第1端子と第2端子とを有する。負荷容量CLaの第1端子は、単極単投スイッチSW30aの第2端子に接続されている。基準電圧VREFが負荷容量CLaの第2端子に入力される。負荷容量CLa’の第1端子は、単極単投スイッチSW30a’の第2端子に接続されている。基準電圧VREFが負荷容量CLa’の第2端子に入力される。負荷容量CLaと負荷容量CLa’とは、信号をサンプリングするためのサンプリング容量である。
負荷容量CLbと負荷容量CLb’とは、第1端子と第2端子とを有する。負荷容量CLbの第1端子は、単極単投スイッチSW30bの第2端子に接続されている。基準電圧VREFが負荷容量CLbの第2端子に入力される。負荷容量CLb’の第1端子は、単極単投スイッチSW30b’の第2端子に接続されている。基準電圧VREFが負荷容量CLb’の第2端子に入力される。負荷容量CLbと負荷容量CLb’とは、信号をサンプリングするためのサンプリング容量である。
AD変換器ADCcにおいて、図示されている構成以外の構成は、図16では省略されている。AD変換器ADCcは、容量性の負荷(負荷容量CLa、負荷容量CLa’、負荷容量CLb、および負荷容量CLb’)を有する負荷回路である。AD変換器ADCcは、正出力信号VOUTPと負出力信号VOUTMとをデジタル信号に変換する。AD変換器ADCcは、デジタル信号をAD変換結果AD_RESULTとして出力する。
AD変換器ADCcが有する各スイッチは、制御信号PHI1と制御信号PHI2とにより制御される。各スイッチは、各スイッチに入力される制御信号がHレベルである場合に短絡される。各スイッチは、各スイッチに入力される制御信号がLレベルである場合に開放される。負荷容量CLbと負荷容量CLb’とは、制御信号PHI1がHレベルである期間、サンプリングモードである。このとき、負荷容量CLbと負荷容量CLb’とは、第1可変ゲインアンプPGA1cまたは第2可変ゲインアンプPGA2cから出力される信号の電圧に追従する。制御信号PHI1がLレベルに遷移したタイミングにおける電圧が負荷容量CLbと負荷容量CLb’とに保持される。このとき、AD変換器ADCcはAD変換を開始する。所定の時間tdが経過した後、AD変換器ADCcはAD変換結果AD_RESULTを出力(更新)する。
同様に、負荷容量CLaと負荷容量CLa’とは、制御信号PHI2がHレベルである期間、サンプリングモードである。このとき、負荷容量CLaと負荷容量CLa’とは、第1可変ゲインアンプPGA1cまたは第2可変ゲインアンプPGA2cから出力される信号の電圧に追従する。制御信号PHI2がLレベルに遷移したタイミングにおける電圧が負荷容量CLaと負荷容量CLa’とに保持される。このとき、AD変換器ADCcはAD変換を開始する。所定の時間tdが経過した後、AD変換器ADCcはAD変換結果AD_RESULTを出力(更新)する。
(制御回路CTRLc)
制御回路CTRLcは、ピクセルアレーPIXと、第1可変ゲインアンプPGA1cと、第2可変ゲインアンプPGA2cと、選択スイッチSEL1aと、選択スイッチSEL2aと、AD変換器ADCcとを制御する。
制御回路CTRLcは、ピクセルアレーPIXと、第1可変ゲインアンプPGA1cと、第2可変ゲインアンプPGA2cと、選択スイッチSEL1aと、選択スイッチSEL2aと、AD変換器ADCcとを制御する。
制御回路CTRLcは、制御信号PHI1,PHI2,PHIR,CLP_R,SH_R,CLP_S,SH_S,CSEL<l>,CB<l>,RSEL<k>を上記の各ブロックに出力する。制御回路CTRLcは、図示しない制御信号によって、第2サンプリング容量Cs2a,Cs2b,Cs2a’,Cs2b’の容量値を、第1可変ゲインアンプPGA1cのゲインG1に逆比例するように制御する。この制御の詳細については後述する。
上記のように、半導体装置APTScは、入射された光に応じて第1電圧信号を生成する複数のピクセルP[k,l]が行列状に配置されたピクセルアレーPIXを有する。ピクセルアレーPIXの複数列に対応する複数の第1サンプリング容量Cs1が配置されている。複数の第1サブサンプリング容量CS_Rは、第1期間で複数列の第1信号レベルを同時に保持する。複数の第2サブサンプリング容量CS_Sは、第2期間で複数列の第2信号レベルを同時に保持する。第1可変ゲインアンプPGA1cは、第3期間で複数列の第1信号レベルと第2信号レベルとの差分を順次出力する。
第2サンプリング容量Cs2a,Cs2b,Cs2a’,Cs2b’の容量値は、第1可変ゲインアンプPGA1cのゲインG1に逆比例するように設定される。つまり、第2サンプリング容量Cs2a,Cs2b,Cs2a’,Cs2b’の容量値と第1可変ゲインアンプPGA1cのゲインG1との積が一定であるように容量値が設定される。
半導体装置APTScの負荷回路は、サンプリング容量(負荷容量CLa,CLa’,CLb,CLb’)を有するAD変換器ADCcである。第1可変ゲインアンプPGA1cと、第2可変ゲインアンプPGA2cと、選択スイッチSEL1a,SEL2aと、負荷回路とは、同一の半導体基板に配置されている。
(動作)
図15から図17を参照し、半導体装置APTScの動作について説明する。図17は、半導体装置APTScの動作を示している。図17では、制御信号RSEL<1>~RSEL<m>の波形と、アナログ信号V_LINE<1>の波形と、正出力信号VOUTPの波形と、負出力信号VOUTMの波形と、制御信号CLP_R,SH_R,CLP_S,SH_S,CSEL<1>~CSEL<n>,PHI1,PHI2,PHIRの波形と、AD変換結果AD_RESULTの状態とが示されている。図17における横方向は時間を示している。図17における縦方向は電圧を示している。制御信号CBの波形は、制御信号CSEL<1>~CSEL<n>の波形と同じである。図17では、制御信号CBの波形は省略されている。
図15から図17を参照し、半導体装置APTScの動作について説明する。図17は、半導体装置APTScの動作を示している。図17では、制御信号RSEL<1>~RSEL<m>の波形と、アナログ信号V_LINE<1>の波形と、正出力信号VOUTPの波形と、負出力信号VOUTMの波形と、制御信号CLP_R,SH_R,CLP_S,SH_S,CSEL<1>~CSEL<n>,PHI1,PHI2,PHIRの波形と、AD変換結果AD_RESULTの状態とが示されている。図17における横方向は時間を示している。図17における縦方向は電圧を示している。制御信号CBの波形は、制御信号CSEL<1>~CSEL<n>の波形と同じである。図17では、制御信号CBの波形は省略されている。
図17に示す読み出しが行われる前に、ピクセルP[k、l]はリセットされる。また、ピクセルP[k、l]がリセットされた後、ピクセルP[k、l]は所定の時間、露光される。
以下では、1行目のn列のピクセルP[1,1]~P[1,n]の読み出しを中心に説明する。時刻t=t0において制御信号PHIRがHレベルになることにより、第1可変ゲインアンプPGA1cと第2可変ゲインアンプPGA2cとにおいて電荷がリセットされる。
ピクセルP[1,1]は、時刻t=t1に第1信号レベルVRST<1>の出力を開始する。このタイミングで、制御信号CLP_Rと制御信号SH_RとがHレベルになる。これによって、第1可変ゲインアンプPGA1cは、第1サブサンプリング容量CS_Rによる第1信号レベルVRST<1>のサンプリングを開始する。所定の時間が経過し、第1信号レベルVRST<1>が安定した後の時刻t=t2に制御信号CLP_RはLレベルになる。このタイミングで、第1サブサンプリング容量CS_Rに保持される電荷量(リセットレベル電荷)が決定される。
時刻t=t2以降の時刻t=t3に制御信号SH_RはLレベルになる。これによって、単極単投スイッチSW40は開放される。時刻t=t3から、ピクセルP[1,1]は第2信号レベルVSIG<1>の出力を開始する。制御信号CLP_Sと制御信号SH_Sとは、リセットレベル電荷がサンプリングされる動作と同じ動作が行われるように制御される。これによって、第1可変ゲインアンプPGA1cは、第2サブサンプリング容量CS_Sによる第2信号レベルVSIG<1>のサンプリング動作を行う。時刻t=t6に第2信号レベルVSIG<1>のサンプリング動作が終了する。具体的には、第1信号レベルVRST<1>は、ピクセルのリセット出力である。具体的には、第2信号レベルVSIG<2>は、ピクセルの露光量に比例した信号成分である。列回路COL<2>~COL<n>も、上記の時刻t1~t5に同期して、1行目のピクセルP[1,2]~P[1,n]の出力信号に応じたサンプリングを行う。
制御信号SH_Rは、複数のピクセルP[k,l]の各列に対応する複数の列回路COL<1>~COL<n>で共通である。このため、複数の第1サブサンプリング容量CS_Rは、制御信号SH_RがHレベルである期間で複数列の第1信号レベルVRST<1>~VRST<n>を同時に保持する。
制御信号SH_Sは、複数のピクセルP[k,l]の各列に対応する複数の列回路COL<1>~COL<n>で共通である。このため、複数の第2サブサンプリング容量CS_Sは、制御信号SH_SがHレベルである期間で複数列の第2信号レベルVSIG<1>~VSIG<n>を同時に保持する。
時間t=t6から時刻t=t7において、制御信号CSEL<1>と制御信号CBとは、制御信号PHI1に同期してHレベルになる。この時間中、第1サブサンプリング容量CS_Rと、第2サブサンプリング容量CS_Sと、第1帰還容量Cf1bと、第1帰還容量Cf1b’と、第1演算増幅器OTA1とは、スイッチトキャパシタ積分器を構成する。第1可変ゲインアンプPGA1cは、第1信号レベルVRST<1>と第2信号レベルVSIG<1>との差である電圧をG1=Cs1/Cf1倍する。第1可変ゲインアンプPGA1cは、第2同相電圧VCM2を同相レベルとする差動信号を出力する。第1の実施形態と同様に、半導体装置APTScのゲインGが1以下である場合、この差動信号はAD変換器ADCcに出力される。半導体装置APTScのゲインGが1よりも大きい場合、この差動信号は、第2可変ゲインアンプPGA2cを経由して、AD変換器ADCcに出力される。
AD変換器ADCcは、制御信号PHI1がHレベルである期間、第1可変ゲインアンプPGA1cまたは第2可変ゲインアンプPGA2cからの差動信号を負荷容量CLbと負荷容量CLb’とにサンプリングし続ける。AD変換器ADCcは、制御信号PHI1がLレベルに切り替わる瞬間の電圧を最終的にホールドする。AD変換器ADCcは、時刻t=t7に制御信号PHI1がLレベルに遷移することにより、列回路COL<1>からのアナログ信号に対応した差動信号のAD変換を開始する。差動信号のレベルは、G1・G2(VRST<1>V-SIG<1>)である。所定の時間tdが経過した後の時刻t=t8に、AD変換器ADCcは、変換結果AD_RESULTを更新し、かつ、変換結果AD_RESULT(D<1>)を出力する。
以降、同様に、制御信号CSEL<2>~CSEL<n>が順次選択されることにより、2列目からn列目の各ピクセルからアナログ信号が読み出される。読み出されたアナログ信号は、列回路COL<2>~COL<n>を介して第1可変ゲインアンプPGA1cに入力される。アナログ信号は、第1可変ゲインアンプPGA1cのみ、または第1可変ゲインアンプPGA1cと第2可変ゲインアンプPGA2cとによって増幅される。第1可変ゲインアンプPGA1cは、制御信号CSEL<1>~CSEL<n>が順次Hレベルになる期間で複数列の第1信号レベルVRST<1>~VRST<n>と第2信号レベルVSIG<1>~VSIG<n>との差分を順次出力する。
第1可変ゲインアンプPGA1cのみ、または第1可変ゲインアンプPGA1cと第2可変ゲインアンプPGA2cとによって増幅された信号は、AD変換器ADCcに順次入力される。AD変換器ADCcは、制御信号PHI1がLレベルになるタイミングで、奇数列のピクセルからのアナログ信号に対応する信号をAD変換する。AD変換器ADCcは、制御信号PHI2がLレベルになるタイミングで、偶数列のピクセルからのアナログ信号に対応する信号をAD変換する。AD変換器ADCcは、変換結果AD_RESULTを順次更新し、かつ、変換結果AD_RESULT(D<2>~D<n>)を順次出力する。
1行n列目のピクセルP[1,n]における読み出しが終了した後の時刻t101に、制御信号RSEL<1>はHレベルからLレベルに遷移する。同時に制御信号RSEL<2>がLレベルからHレベルに遷移する。このタイミング以降2行1列目のピクセルP[2,1]から2行n列目のピクセルP[2,n]までのアナログ信号が、列回路COL<1>~COL<n>を介して読み出される。以降、同様にして3行目からm行目の各ピクセルからの信号が読み出される。時刻t=t200に読み出しは完了する。この読み出しが終了し、かつ、各ピクセルの露光が終了した後、再び、時刻t=t300に制御信号RSEL<1>がLレベルからHレベルに遷移する。これによって、1行目のピクセルP[1,1]~P[1,n]における読み出しが開始される。
図18と図21とを用いて半導体装置APTScの動作をより詳細に説明する。第1可変ゲインアンプPGA1cのゲインG1と第2可変ゲインアンプPGA2cのゲインG2とは、制御回路CTRLcによりG1=Cs1/Cf1かつG2=Cs2/Cf2となるように制御される。この点は第1から第3の実施形態と同じである。第4の実施形態では、さらに、容量値Cs2が第1可変ゲインアンプPGA1cのゲインG1=Cs1/Cf1に逆比例するという条件がある。例えば、Cf1=Cs2=Cf2が成り立つ。この点が第1から第3の実施形態と異なる。以下では、この点を中心に説明する。Cf1は、第1帰還容量Cf1a,Cf1b,Cf1a’,Cf1b’の容量値である。Cs2は、第2サンプリング容量Cs2a,Cs2a’,Cs2b,Cs2b’の容量値である。Cf2は、第2帰還容量Cf2a,Cf2b,Cf2a’,Cf2b’の容量値である。以下では、Cf1=Cs2=Cf2の場合について説明する。
図18は、半導体装置APTScに搭載された可変ゲインアンプが駆動すべき実効負荷容量CLeffと、従来技術の可変ゲインアンプが駆動すべき実効負荷容量CLeff_PAとを示している。図18において、CLeff1は、第1可変ゲインアンプPGA1cの実効負荷容量を示している。CLeff2は、第2可変ゲインアンプPGA2cの実効負荷容量を示している。CLeffは、第1可変ゲインアンプPGA1cと第2可変ゲインアンプPGA2cとの実効負荷容量の和を示している。CLeff_PAは、従来技術の可変ゲインアンプの実効負荷容量を示している。
従来技術の可変ゲインアンプは、図21に示すスイッチトキャパシタ型の積分アンプである。図21は、従来技術の可変ゲインアンプの負荷容量モデルを示している。図21に示すモデルは、サンプリング容量Csと、帰還容量Cfと、可変ゲインアンプAMPとを有する。
従来技術の可変ゲインアンプAMPの実効負荷容量CLeff_PAについて、図21を用いて説明する。従来技術の可変ゲインアンプAMPの実効負荷容量CLeff_PAは(9)式で与えられる。
(9)式において、GPA=Cs/Cfは、スイッチトキャパシタ型積分器のゲインである。(9)式において、2つのイコールに挟まれた部分の第3項目において、負荷容量CLが可変ゲインアンプAMPのゲイン倍(GPA倍)される。つまり、可変ゲインアンプAMPのゲインが高い場合に実効負荷容量CLeff_PAが非常に大きくなる。
一方、第1可変ゲインアンプPGA1cと第2可変ゲインアンプPGA2cとは、制御回路CTRLcの働きにより、Cf1=Cs2=Cf2の条件が満たされるように制御される。したがって、第1可変ゲインアンプPGA1cの実効負荷容量CLeff1は、(10)式で与えられる。(10)式に示すように、第1可変ゲインアンプPGA1cの実効負荷容量CLeff1の値は、第1可変ゲインアンプPGA1cのゲインが高い場合であっても一定である。
第4の実施形態の効果をより具体的に検証する。このため、図18を用いて、容量値Cs=275fFの条件で、第4の実施形態の可変ゲインアンプと、従来技術の可変ゲインアンプAMPとの実効負荷容量が比較される。
図18に示すように、ゲインGが2以下である場合、実効負荷容量CLeffと実効負荷容量CLeff_PAとは、ほぼ同じである。ゲインGが4以上である場合、第4の実施形態の可変ゲインアンプの実効負荷容量CLeffは、従来技術の可変ゲインアンプAMPの実効負荷容量CLeff_PAよりも非常に小さい。
一般的な可変ゲインアンプのセトリング時定数τは、τ=gm/(2πC)で与えられる。gmは、可変ゲインアンプのトランスコンダクタンスである。Cは、一般的な可変ゲインアンプの実効負荷容量である。第4の実施形態の可変ゲインアンプの時定数(τ1+τ2)と従来技術の可変ゲインアンプのセトリング時定数τCONVとが同じになる条件は、(11)式で与えられる。
gm1/(2πCeff1)+gm2/(2πCeff2)=gm_PA/(2πCeff_PA) ・・・(11)
gm1/(2πCeff1)+gm2/(2πCeff2)=gm_PA/(2πCeff_PA) ・・・(11)
(11)式において、τ1は、第1可変ゲインアンプPGA1cの時定数である。τ2は、第2可変ゲインアンプPGA2cの時定数である。τCONVは、従来技術の可変ゲインアンプAMPの時定数である。gm1は、第1可変ゲインアンプPGA1cのトランスコンダクタンスである。gm1は、第2可変ゲインアンプPGA2cのトランスコンダクタンスである。gm_PAは、従来技術の可変ゲインアンプAMPのトランスコンダクタンスである。
図18に記載された、ゲインGが8である場合の実効負荷容量を(11)式に代入すると、(12)式が成り立つ。
gm1/0.584+gm2/1.034=gm_PA/4.775 ・・・(12)
gm1/0.584+gm2/1.034=gm_PA/4.775 ・・・(12)
例えば、gm1=0.584[S]、gm2=1.034[S]、gm_PA=4.775×2=9.55[S]である場合、比較対象である2つの可変ゲインアンプのセトリング時定数が等しい。すなわち、第4の実施形態の可変ゲインアンプは、より小さなトランスコンダクタンスで、従来技術の可変ゲインアンプAMPと同等のセトリング特性を実現することができる。トランスコンダクタンスアンプのトランスコンダクタンスは、消費電流の1乗から0.5乗に比例することが一般に知られている。第4の実施形態の可変ゲインアンプは、従来技術に比べて小さなトランスコンダクタンスで所定のセトリング特性を実現することができる。このため、第4の実施形態の可変ゲインアンプは、従来技術の可変ゲインアンプAMPに比べて消費電流を低減することができる。
(第7の効果)
半導体装置APTScでは、第2可変ゲインアンプPGA2cの第2サンプリング容量Cs2a,Cs2b,Cs2a’,Cs2b’の容量値Cs2が、第1可変ゲインアンプPGA1cのゲインG1に逆比例するように制御される。このため、第1可変ゲインアンプPGA1cの実効負荷容量は、半導体装置APTScのゲインGが高い場合であってもほぼ一定である。可変ゲインアンプの消費電流は負荷容量に比例するため、第4の実施形態の可変ゲインアンプは、回路の消費電流を増大させることなく、高ゲインで増幅を行うことができる。
半導体装置APTScでは、第2可変ゲインアンプPGA2cの第2サンプリング容量Cs2a,Cs2b,Cs2a’,Cs2b’の容量値Cs2が、第1可変ゲインアンプPGA1cのゲインG1に逆比例するように制御される。このため、第1可変ゲインアンプPGA1cの実効負荷容量は、半導体装置APTScのゲインGが高い場合であってもほぼ一定である。可変ゲインアンプの消費電流は負荷容量に比例するため、第4の実施形態の可変ゲインアンプは、回路の消費電流を増大させることなく、高ゲインで増幅を行うことができる。
(第8の効果)
半導体装置APTScでは、第1可変ゲインアンプPGA1cと、第2可変ゲインアンプPGA2cと、選択スイッチSEL1a,SEL2aと、AD変換器ADCcのサンプリング容量とが同一基板上に配置されている。このため、信号配線またはボンディングワイヤ等により生じる寄生容量を最小にすることができる。この結果、第1可変ゲインアンプPGA1cと第2可変ゲインアンプPGA2cとの負荷容量を軽減することができる。したがって、さらなる低消費電力化を実現することができる。
半導体装置APTScでは、第1可変ゲインアンプPGA1cと、第2可変ゲインアンプPGA2cと、選択スイッチSEL1a,SEL2aと、AD変換器ADCcのサンプリング容量とが同一基板上に配置されている。このため、信号配線またはボンディングワイヤ等により生じる寄生容量を最小にすることができる。この結果、第1可変ゲインアンプPGA1cと第2可変ゲインアンプPGA2cとの負荷容量を軽減することができる。したがって、さらなる低消費電力化を実現することができる。
(変形例)
半導体装置APTSa,APTSb,APTScに搭載された第1可変ゲインアンプPGA1a,PGA1b,PGA1cおよび第2可変ゲインアンプPGA2a,PGA2cの同相入力電圧(VCM)が同相出力電圧(VCM2)より大きくてもよい。この場合、AD変換器ADC,ADCcにおいて消費電力が低減されないが、AD変換器ADC,ADCcの入力範囲が拡大する。したがって、振幅が大きい信号を扱う必要がある半導体装置APTSa,APTSb,APTScの全体では、消費電力を低減できる可能性がある。
半導体装置APTSa,APTSb,APTScに搭載された第1可変ゲインアンプPGA1a,PGA1b,PGA1cおよび第2可変ゲインアンプPGA2a,PGA2cの同相入力電圧(VCM)が同相出力電圧(VCM2)より大きくてもよい。この場合、AD変換器ADC,ADCcにおいて消費電力が低減されないが、AD変換器ADC,ADCcの入力範囲が拡大する。したがって、振幅が大きい信号を扱う必要がある半導体装置APTSa,APTSb,APTScの全体では、消費電力を低減できる可能性がある。
説明を容易にするため、第4の実施形態のみ、制御回路CTRLcにより第2サンプリング容量Cs2a,Cs2b,Cs2a’,Cs2b’の容量値Cs2が、第1可変ゲインアンプPGA1cのゲインG1に逆比例するように設定されるという動作条件で説明を行った。この動作条件は、第1から第3の実施形態においても適用可能であり、同様の効果が得られる。
第4の実施形態において、第2可変ゲインアンプPGA2cのゲインG2は1に固定されている。第2サンプリング容量Cs2a,Cs2b,Cs2a’,Cs2b’の容量値Cs2が第1可変ゲインアンプPGA1cのゲインG1に逆比例する範囲内で、設計条件によって、第2可変ゲインアンプPGA2cのゲインG2は1よりも大きくてもよい。第4の実施形態で説明したサンプリング容量に近い条件では、第2可変ゲインアンプPGA2cのゲインG2の値が1.2~2程度となる条件において、消費電流が最小である。
第4の実施形態のみ、半導体装置APTScを構成する全てのブロックが同一の半導体基板上に形成されている例を説明した。これは、第1から第3の実施形態においても可能であり、同様の効果が得られる。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
本発明の各実施形態によれば、従属接続された2つのアンプを有する半導体装置が低ゲインで動作するときの入力換算雑音の増加を低減することができる。
APTS,APTSa,APTSb,APTSc 半導体装置
PGA1,PGA1a,PGA1b,PGA1c 第1可変ゲインアンプ
PGA2,PGA2a,PGA2c 第2可変ゲインアンプ
SEL1,SEL1a,SEL2,SEL2a 選択スイッチ
LCIR 負荷回路
ADC,ADCc AD変換器
CTRL,CTRLa,CTRLb,CTRLc 制御回路
PGA1,PGA1a,PGA1b,PGA1c 第1可変ゲインアンプ
PGA2,PGA2a,PGA2c 第2可変ゲインアンプ
SEL1,SEL1a,SEL2,SEL2a 選択スイッチ
LCIR 負荷回路
ADC,ADCc AD変換器
CTRL,CTRLa,CTRLb,CTRLc 制御回路
Claims (9)
- 第1可変ゲインアンプと、第2可変ゲインアンプと、容量性の負荷を有する負荷回路と、選択スイッチと、を有し、
前記第1可変ゲインアンプは、入力される第1電圧信号を保持する第1サンプリング容量と、第1帰還容量と、第1演算増幅器とを有し、前記第1演算増幅器は、第1入力端子と第1出力端子とを有し、前記第1入力端子が前記第1サンプリング容量に接続され、前記第1入力端子と前記第1出力端子との間に前記第1帰還容量が接続され、
前記第1可変ゲインアンプの増幅率は、前記第1サンプリング容量の容量値と前記第1帰還容量の容量値との比によって決定され、
前記第2可変ゲインアンプは、前記第1可変ゲインアンプから出力された第2電圧信号をサンプリングする第2サンプリング容量と、第2帰還容量と、第2演算増幅器とを有し、前記第2演算増幅器は、第2入力端子と第2出力端子とを有し、前記第2入力端子が前記第2サンプリング容量に接続され、前記第2入力端子と前記第2出力端子との間に前記第2帰還容量が接続され、
前記第2可変ゲインアンプの増幅率は、前記第2サンプリング容量の容量値と前記第2帰還容量の容量値との比によって決定され、
前記第1可変ゲインアンプと前記第2可変ゲインアンプとは、スイッチトキャパシタ型の可変ゲインアンプを構成し、
前記選択スイッチは、前記第1可変ゲインアンプの増幅率が所定のゲイン以下である場合、前記第1可変ゲインアンプと前記負荷回路とが接続され、前記第1可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、前記第2可変ゲインアンプが前記第1可変ゲインアンプと前記負荷回路との間に接続されるように、前記第1可変ゲインアンプと前記第2可変ゲインアンプと前記負荷回路との接続を切り替える
半導体装置。 - 前記第1可変ゲインアンプの増幅率が前記所定のゲイン以下である場合、前記第2可変ゲインアンプを休止させる制御回路をさらに有する
請求項1に記載の半導体装置。 - 第2可変ゲインアンプは、前記第2電圧信号のサンプリングと増幅とが同時に行われるように制御される
請求項1に記載の半導体装置。 - 前記第1可変ゲインアンプと前記第2可変ゲインアンプとは全差動型アンプであり、
前記第1出力端子は、第1正出力端子と第1負出力端子とを有し、
前記第2入力端子は、第2正入力端子と第2負入力端子とを有し、
前記第2出力端子は、第2正出力端子と第2負出力端子とを有し、
前記第1可変ゲインアンプの増幅率が所定のゲイン以下である場合、前記第1正出力端子から出力された信号が正出力信号として出力され、かつ前記第1負出力端子から出力された信号が負出力信号として出力され、
前記第1可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、前記第1正出力端子と前記第2正入力端子とが電気的に接続され、かつ前記第1負出力端子と前記第2負入力端子とが電気的に接続され、
前記第1可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、前記第2正出力端子から出力された信号が前記正出力信号として出力され、かつ前記第2負出力端子から出力された信号が前記負出力信号として出力される
請求項3に記載の半導体装置。 - 前記第1可変ゲインアンプと前記第2可変ゲインアンプとは全差動型アンプであり、
前記第1演算増幅器の同相出力電圧は、前記第1演算増幅器の同相入力電圧よりも小さく、
前記第2演算増幅器の同相出力電圧は、前記第2演算増幅器の同相入力電圧よりも小さい
請求項1に記載の半導体装置。 - 前記第1サンプリング容量は、第1サブサンプリング容量と第2サブサンプリング容量とを有し、
前記第1サブサンプリング容量は、第1期間で前記第1電圧信号の第1信号レベルを保持し、
前記第2サブサンプリング容量は、前記第1期間と異なる第2期間で前記第1電圧信号の第2信号レベルを保持し、前記第2信号レベルは、前記第1信号レベルと異なり、
前記第1可変ゲインアンプは、前記第1期間および前記第2期間と異なる第3期間で前記第1信号レベルと前記第2信号レベルとの差分を出力する
請求項1に記載の半導体装置。 - 入射された光に応じて前記第1電圧信号を生成する複数のピクセルが行列状に配置されたピクセルアレーをさらに有し、
前記ピクセルアレーの複数列に対応する複数の前記第1サンプリング容量が配置され、
複数の前記第1サブサンプリング容量は、前記第1期間で前記複数列の前記第1信号レベルを同時に保持し、
複数の前記第2サブサンプリング容量は、前記第2期間で前記複数列の前記第2信号レベルを同時に保持し、
前記第1可変ゲインアンプは、前記第3期間で前記複数列の前記第1信号レベルと前記第2信号レベルとの差分を順次出力する
請求項6に記載の半導体装置。 - 前記第2サンプリング容量の容量値は、前記第1可変ゲインアンプのゲインに逆比例するように設定される請求項1に記載の半導体装置。
- 前記負荷回路は、サンプリング容量を有するAD変換器であり、
前記第1可変ゲインアンプと、前記第2可変ゲインアンプと、前記選択スイッチと、前記負荷回路とは、同一の基板に配置されている
請求項1に記載の半導体装置。
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