WO2016121521A1 - 固体撮像素子および電子機器 - Google Patents

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Definitions

  • the present technology relates to a solid-state imaging device and an electronic device, and more particularly, to a solid-state imaging device and an electronic device that can suppress deterioration of photoelectric conversion characteristics of a photoelectric conversion unit.
  • Patent Documents 1 to 3 disclose a structure in which a photoelectric conversion unit is disposed on a semiconductor substrate and a photoelectric conversion signal is accumulated on the semiconductor substrate.
  • Si silicon
  • red, blue, and green color filters that are currently widely used in image sensors are arranged in a plane
  • color separation is performed by absorbing light of a specific wavelength in units of pixels. For this reason, for example, in a Red pixel, light of wavelengths of Blue and Green are absorbed by the color filter and lost.
  • Patent Document 1 proposes a stacked solid-state imaging device in which photoelectric conversion regions that photoelectrically convert red, blue, and green light are stacked in the same pixel space. If this structure is used, the sensitivity fall by the light absorption of a color filter can be suppressed. Furthermore, since this structure does not require interpolation processing, an effect that false colors are not generated can be expected.
  • the sensitivity of the photoelectric conversion unit deteriorates together with the photoelectric conversion.
  • means for increasing the capacitance of the charge holding unit and reducing the voltage fluctuation with respect to the signal charge is effective.
  • the capacity of the charge holding unit is increased, the signal amplification factor of the charge holding unit is lowered, and thus the S / N ratio of the solid-state imaging device is lowered.
  • Patent Document 4 proposes a method of controlling the capacity of the charge holding unit in accordance with the signal charge amount. Specifically, the capacity of the signal holding unit is reduced at low illuminance where a high S / N ratio is required, and the charge holding unit is used using a capacitance adding unit at high illuminance where a large amount of signal charge needs to be held. The capacity of the charge holding portion is controlled so as to increase the capacity.
  • a transistor (Tr) for adding capacitance is arranged between an FD (floating diffusion) portion and a reset Tr, thereby enabling control of the signal amplification factor.
  • the present technology has been made in view of such a situation, and is capable of suppressing deterioration of photoelectric conversion characteristics of a photoelectric conversion unit.
  • a solid-state imaging device includes a photoelectric conversion unit formed outside a semiconductor substrate, a charge holding unit that holds a signal charge generated by the photoelectric conversion unit, and a potential of the charge holding unit.
  • a pixel having a reset transistor, a capacitance switching transistor that is connected to the charge holding portion and switches a capacitance of the charge holding portion, and an additional capacitance element connected to the capacitance switching transistor.
  • An electronic apparatus includes a photoelectric conversion unit formed outside a semiconductor substrate, a charge holding unit that holds a signal charge generated by the photoelectric conversion unit, and a potential of the charge holding unit.
  • a solid-state imaging device including a pixel having a reset transistor to be reset, a capacitance switching transistor connected to the charge holding unit and switching a capacitance of the charge holding unit, and an additional capacitance element connected to the capacitance switching transistor.
  • the signal charge generated by the photoelectric conversion unit formed outside the semiconductor substrate is held by the charge holding unit, and the potential of the charge holding unit is reset by the reset transistor.
  • the capacitance of the charge holding unit is switched by a capacitance switching transistor connected to the charge holding unit, and an additional capacitance element is connected to the capacitance switching transistor.
  • the solid-state imaging device and the electronic device may be independent devices or modules incorporated in other devices.
  • deterioration of the photoelectric conversion characteristics of the photoelectric conversion unit can be suppressed.
  • effect described here is not necessarily limited, and may be any effect described in the present technology.
  • a pixel of a solid-state imaging device (hereinafter referred to as a basic pixel) serving as a basic configuration to which the present technology is applied will be described.
  • FIG. 1 shows an equivalent circuit of a basic pixel.
  • the basic pixel 1 shown in FIG. 1 includes a photoelectric conversion unit 11, a charge holding unit 12, a reset transistor 13, an amplification transistor (output transistor) 14, and a selection transistor 15.
  • the photoelectric conversion unit 11 generates and accumulates charges (signal charges) corresponding to the received light quantity.
  • One of the photoelectric conversion units 11 is grounded, and the other is connected to the charge holding unit 12, the source of the reset transistor 13, and the gate of the amplification transistor 14.
  • the signal charge is an electron.
  • the charge holding unit 12 holds the charge read from the photoelectric conversion unit 11. As will be described later with reference to FIG. 2, the charge holding unit 12 is connected to one end of the photoelectric conversion unit 11, the source of the reset transistor 13, and the gate of the amplification transistor 14. Is done.
  • the gate of the amplification transistor 14 is connected to the charge holding unit 12, the drain is connected to the power supply voltage VDD, and the source is connected to the drain of the selection transistor 15.
  • the amplification transistor 14 outputs a pixel signal corresponding to the potential of the charge holding unit 12. That is, the amplification transistor 14 constitutes a load MOS (not shown) as a constant current source connected via a column signal line 16 that transmits a pixel signal output from the basic pixel 1, and a source follower circuit. A pixel signal at a level corresponding to the charge accumulated in the holding unit 12 is output from the amplification transistor 14 to the AD conversion unit (not shown) via the selection transistor 15.
  • the load MOS is provided, for example, in an AD conversion unit provided in units of columns for a plurality of basic pixels 1 arranged two-dimensionally.
  • the drain of the selection transistor 15 is connected to the source of the amplification transistor 14, and the source is connected to the column signal line 16 for transmitting the pixel signals of the basic pixels 1 arranged in the column direction (vertical direction).
  • the selection transistor 15 is turned on when the basic pixel 1 is selected by the selection signal SEL supplied to the gate, and outputs the pixel signal of the basic pixel 1 to the AD conversion unit via the column signal line 16.
  • FIG. 2 is a diagram illustrating a cross-sectional structure of the basic pixel.
  • a reset transistor 13, an amplification transistor 14, and a selection transistor 15 are formed on one interface (upper surface in the drawing) of a P-type semiconductor substrate (P-Well) 21.
  • the reset transistor 13 includes a gate portion 13GT on the P-type semiconductor substrate 21 and n-type diffusion layers 22 and 23 in the P-type semiconductor substrate 21, and the amplification transistor 14 includes the P-type semiconductor substrate 21.
  • the upper gate portion 14GT and the n-type diffusion layers 23 and 24 in the P-type semiconductor substrate 21 are configured.
  • the selection transistor 15 includes the gate portion 15GT on the P-type semiconductor substrate 21 and the n-type diffusion layer 23 in the P-type semiconductor substrate 21. It consists of mold diffusion layers 24 and 25.
  • the gate portions 13GT, 14GT, and 15GT are made of, for example, polysilicon.
  • the n-type diffusion layer 22 serves as the source of the reset transistor 13 and the charge holding unit 12 and is connected to the lower electrode 29B of the photoelectric conversion unit 11 described later and the gate unit 14GT of the amplification transistor 14 by a metal wiring 26. . Accordingly, the entire lower electrode 29B of the photoelectric conversion unit 11, the n-type diffusion layer 22, and the gate unit 14GT of the amplification transistor 14 connected by the metal wiring 26 become the charge holding unit 12 that holds charges.
  • the metal wiring 26 is formed of a material such as tungsten (W), aluminum (Al), or copper (Cu).
  • the n-type diffusion layer 23 serves as the drain of the reset transistor 13 and the drain of the amplification transistor 14, and the power supply voltage VDD is applied to the n-type diffusion layer 23.
  • the n-type diffusion layer 24 serves as both the source of the amplification transistor 14 and the drain of the selection transistor 15.
  • the n-type diffusion layer 25 functions as the source of the selection transistor 15 and is connected to the column signal line 16.
  • the photoelectric conversion unit 11 is formed via an insulating layer 27.
  • the photoelectric conversion unit 11 is formed by a structure in which the photoelectric conversion film 28 is sandwiched between the upper electrode 29A and the lower electrode 29B.
  • the photoelectric conversion film 28 for example, an organic photoelectric conversion film, CIGS (Cu, In, Ga, Se compound), CIS (Cu, In, Se compound), a chalcopyrite structure semiconductor, a compound semiconductor such as GaAs, or the like is adopted. can do.
  • the upper electrode 29A is formed of a transparent electrode film such as an indium tin oxide (ITO) film or an indium zinc oxide film.
  • the lower electrode 29B is formed of an electrode film such as tungsten (W), aluminum (Al), or copper (Cu).
  • the upper electrode 29A is formed on the entire surface common to all pixels, while the lower electrode 29B is formed on a pixel basis.
  • the upper electrode 29A is connected to GND (ground).
  • a color filter 31 and an on-chip lens 32 are formed via a protective film (insulating film) 30.
  • a protective film (insulating film) 30 for example, Red, Green, or Blue is arranged in a Bayer arrangement in units of pixels. Therefore, the photoelectric conversion film 28 photoelectrically converts any light of Red, Green, or Blue that has been transmitted through the color filter 31.
  • the basic pixel 1 has a cross-sectional structure as described above.
  • FIG. 3 shows the operation of the photoelectric conversion unit 11, the charge holding unit 12, and the reset transistor 13 regarding the charge holding of the basic pixel 1, with the current (electron) flow being a water flow and the transistor gate being a sluice. It is a figure.
  • on / off of the gate of the transistor is represented above and below the gray sluice.
  • the water flow (current) represented by hatching (hatched lines) is controlled by moving the gray sluice up and down.
  • the height in the vertical direction represents voltage, and the lower the gray sluice and hatch height, the higher the voltage.
  • 3A shows a state before the photoelectric conversion unit 11 receives light.
  • the reset transistor 13 Before the light reception, the reset transistor 13 is turned on to reset the potential of the charge holding unit 12 to VDD. Since the upper electrode 29A of the photoelectric conversion unit 11 is connected to GND (ground), the potential difference between the upper electrode 29A and the lower electrode 29B of the photoelectric conversion unit 11 is VDD.
  • Patent Document 4 as a method of dealing with a decrease in the S / N ratio of the solid-state imaging device, a method of controlling the capacitance of the charge holding unit 12 according to the signal charge amount. There is. That is, the capacity of the charge holding unit 12 is reduced at low illuminance where a high S / N ratio is required, and the capacity of the charge holding unit 12 is increased at high illuminance where a large amount of signal charge needs to be held. This is a method of controlling the capacity of the charge holding unit 12. Such capacitance control can be performed by attaching a capacitor addition element to the charge holding unit 12, for example.
  • a transistor (Tr) for adding capacitance is arranged between the FD section and the reset Tr, thereby enabling control of the signal amplification factor.
  • FIG. 4 is a diagram simulating the structure of the charge holding portion of the pixel disclosed in Patent Document 5 with the same flow of water as in FIG.
  • the readout Tr (TG) 42 is disposed between the photoelectric conversion unit 11 and the signal amplification unit 41 as shown in FIG.
  • the capacity of the part between the unit 11 and the readout Tr 42 cannot be controlled. For this reason, as shown in FIG. 4B, when signal charges are generated and accumulated by photoelectric conversion, the voltage applied to the photoelectric conversion unit 11 decreases. Therefore, in the pixel configuration disclosed in Patent Document 5, the voltage of the photoelectric conversion unit 11 fluctuates according to the signal charge amount, and it does not solve the problem that the photoelectric conversion characteristics (photoelectric conversion efficiency) fluctuate. .
  • FIG. 5 shows an equivalent circuit of the pixel 51A in the first embodiment.
  • a pixel 51A shown in FIG. 5 includes a photoelectric conversion unit 11, a charge holding unit 12, a reset transistor 13, an amplification transistor 14, a selection transistor 15, a capacitance switching transistor 61, and an additional capacitance element 62.
  • a capacitance switching transistor 61 and an additional capacitance element 62 are newly provided in the configuration of the basic pixel 1 shown in FIG.
  • the source of the capacitance switching transistor 61 is connected to the charge holding unit 12, and the drain is connected to one end of the additional capacitance element 62.
  • a connection node 63 represents a connection point between the capacitance switching transistor 61 and the additional capacitance element 62.
  • the other end of the additional capacitive element 62 is connected to the power supply voltage VDD.
  • the capacitance switching transistor 61 switches the capacitance of the charge holding unit 12 by connecting or disconnecting the additional capacitance element 62 from the charge holding unit 12 according to the switching control signal CapSEL supplied to the gate. .
  • FIG. 6 is a diagram showing a cross-sectional structure of the pixel 51A.
  • a gate portion 61GT and an n-type diffusion layer 71 of the capacitance switching transistor 61 are newly added.
  • a gate portion 62GT of the additional capacitance element 62 is newly added.
  • the additional capacitance element 62 is composed of a MOS capacitor including an n-type diffusion layer 71 and a gate portion 62GT.
  • the n-type diffusion layer 22 that functions as the source of the reset transistor 13 also serves as the source of the capacitance switching transistor 61 in the first embodiment.
  • the n-type diffusion layer 71 serves as both the drain of the capacitance switching transistor 61 and one end of the additional capacitance element 62.
  • the pixel 51A detects a signal level (reset signal level) in a state before signal accumulation, accumulates signal charge, then reads the accumulated signal charge, and sets the reset signal level before accumulation, A CDS (Correlated Double Sampling) process for obtaining a difference between signal levels after accumulation (accumulated signal level) is performed.
  • a CDS Correlated Double Sampling
  • FIG. 7 shows a timing chart of signals supplied to the gates of the selection transistor 15, the reset transistor 13, and the capacitance switching transistor 61, corresponding to the CDS process performed by the pixel 51A.
  • a in FIG. 7 shows driving when the capacity of the charge holding unit 12 is increased in response to a large amount of signal charge (hereinafter referred to as “high capacity selection”), and B in FIG. 7 has a small signal charge.
  • the driving in the case where the capacity of the charge holding unit 12 is reduced to increase the gain corresponding to the case (hereinafter referred to as low capacity selection) is shown.
  • the pixel 51A is driven by selecting either the high capacity setting shown in FIG. 7A or the low capacity setting shown in FIG. 7B under the control of the control circuit 405 or the signal processing circuit 406 (FIG. 24) described later. Is done.
  • the Hi (High) switching control signal CapSEL is supplied to the gate portion 61GT of the capacitance switching transistor 61 and the capacitance switching transistor 61 is turned on before the driving of each pixel 51A is started.
  • the capacitance switching transistor 61 is always set to an on state.
  • the selection signal SEL becomes Hi and the selection transistor 15 is turned on.
  • the reset transistor 13 is turned on at time t2 when the selection transistor 15 is on, and is turned off at time t3, whereby the voltage of the charge holding unit 12 is reset to the power supply voltage VDD in the initial state. Further, since the capacitance switching transistor 61 is in the on state, the additional capacitance element 62 connected to the charge holding unit 12 via the capacitance switching transistor 61 is also reset at the same time.
  • the selection transistor 15 is turned on, so that the signal charge accumulated in the charge holding unit 12 is output to the memory or the like in the AD conversion unit via the column signal line 16.
  • the selection transistor 15 After completion of reading of the accumulated signal charge, the selection transistor 15 is turned off at time t6.
  • the Lo (Low) switching control signal CapSEL is supplied to the gate portion 61GT of the capacitance switching transistor 61 and the capacitance switching transistor 61 is turned off before the driving of each pixel 51A is started. It is said.
  • the capacitance switching transistor 61 is always set to an off state. Driving other than the capacitance switching transistor 61 is the same as when the high capacitance is selected.
  • the selection signal SEL becomes Hi and the selection transistor 15 is turned on.
  • the reset transistor 13 is turned on at time t12 when the selection transistor 15 is on, and turned off at time t13, whereby the voltage of the charge holding unit 12 is reset to the initial state. Since the capacitance switching transistor 61 is turned off, the additional capacitance element 62 is disconnected from the charge holding unit 12.
  • the selection transistor 15 is turned on at time t15, so that the signal charge accumulated in the charge holding unit 12 is output to the memory or the like in the AD conversion unit via the column signal line 16.
  • the selection transistor 15 After completion of reading of the accumulated signal charge, the selection transistor 15 is turned off at time t16.
  • the voltage amplitude of the charge holding unit 12 can be controlled by controlling the capacitance of the charge holding unit 12 connected to the photoelectric conversion unit 11 according to the signal charge amount. That is, when the signal charge is large, the capacitance switching transistor 61 is turned on to increase the capacitance of the charge holding unit 12, thereby suppressing the voltage increase amount of the charge holding unit 12 and reducing the applied voltage decrease amount of the photoelectric conversion unit 11. It is suppressed. Thereby, the fall of the photoelectric conversion efficiency of the photoelectric conversion part 11 can be suppressed.
  • a capacitance switching transistor 61 serving as a switch is inserted between the additional capacitance element 62 and the charge holding unit 12. Accordingly, when the charge holding unit 12 is used with a low capacity, it is possible to prevent a phenomenon in which a leak current generated in the additional capacitive element 62 is mixed into the charge holding unit 12.
  • FIG. 8 shows an equivalent circuit of the pixel 51B in the second embodiment
  • FIG. 9 shows a cross-sectional structure of the pixel 51B in the second embodiment.
  • the reset transistor 13 and the capacitance switching transistor 61 are connected in parallel.
  • a capacitance switching transistor 61 is inserted between the reset transistor 13 and the charge holding unit 12, and the reset transistor 13 and the capacitance switching transistor 61 are The point which is set as the structure connected in series differs from 1st Embodiment.
  • the source of the capacitance switching transistor 61 is connected to the charge holding unit 12, and the drain is connected to the source of the reset transistor 13 and one end of the additional capacitance element 62.
  • the connection node 64 is a connection point of the reset transistor 13, the capacitance switching transistor 61, and the additional capacitance element 62.
  • an n-type diffusion layer 72 that doubles as the source of the reset transistor 13 and the drain of the capacitance switching transistor 61 is newly added.
  • the n-type diffusion layer 72 is connected to the n-type diffusion layer 71 that is one of the additional capacitance elements 62 within the substrate or via a metal wiring 73 provided in the insulating layer 27.
  • the n-type diffusion layer 71 of the additional capacitance element 62 is connected to the charge holding unit 12 via the capacitance switching transistor 61.
  • the driving at the time of selecting a high capacity shown in FIG. 10A is the same as the driving at the time of selecting a high capacity in the first embodiment, and therefore the description thereof is omitted.
  • the reset transistor 13 when the low capacitance is selected, the reset transistor 13 is always turned on, and instead, the capacitance switching transistor 61 operates as the reset transistor 13.
  • the capacitance switching transistor 61 is turned on at time t32 and turned off at time t33. As a result, the voltage of the charge holding unit 12 is reset to the initial state.
  • the selection transistor 15 is turned on at time t35, so that the signal charge accumulated in the charge holding unit 12 is output to the memory or the like in the AD conversion unit via the column signal line 16.
  • the selection transistor 15 After completion of reading of the accumulated signal charge, the selection transistor 15 is turned off at time t36.
  • connection node 63 (FIG. 5) between the capacitance switching transistor 61 and the additional capacitance element 62 becomes a floating node.
  • FIG. 11 shows a state when the low capacity is selected in the pixel 51A of the first embodiment.
  • connection node 63 Normally, there is a parasitic capacitance between the connection node 63 and the charge holding unit 12, but if the potential of the connection node 63 fluctuates between reading the reset signal level and reading the accumulated signal level after signal charge accumulation, There is a concern that the potential of the charge holding unit 12 may fluctuate due to the ring, resulting in signal charge noise. In addition, since the connection node 63 is connected to the charge holding unit 12 via the capacitance switching transistor 61, there is a concern that a leak current generated during the signal charge accumulation period is mixed into the charge holding unit 12.
  • FIG. 12 shows a state when the low capacity is selected in the pixel 51B of the second embodiment.
  • the capacitance switching transistor 61 is inserted between the reset transistor 13 and the charge holding unit 12, and when the low capacitance is selected, the reset transistor 13 is always controlled to be on.
  • the potential of the connection node 64 (FIG. 8) between the capacitance switching transistor 61 and the additional capacitance element 62 is fixed to the power supply voltage VDD, and charge is retained by coupling.
  • the potential fluctuation of the unit 12 can be suppressed.
  • the leak current generated at the connection node 64 is entirely discharged to the drain of the reset transistor 13, the leakage current can be prevented from being mixed into the charge holding unit 12.
  • FIG. 13 shows an equivalent circuit of the pixel 51C in the third embodiment
  • FIG. 14 shows a cross-sectional structure of the pixel 51C in the third embodiment.
  • first and second embodiments described above are configured to use electrons as signal charges
  • the third embodiment is characterized in that holes are used as signal charges. Different from the first and second embodiments.
  • the power supply voltage VDD is applied to the upper electrode 29A side which is one end of the photoelectric conversion unit 11.
  • the reset transistor 13 is connected to the GND instead of the power supply voltage VDD.
  • the n-type diffusion layer 23 in the P-type semiconductor substrate 21 is shared by the reset transistor 13 and the amplification transistor 14.
  • the n-type diffusion layer 23A for the reset transistor 13 and the n-type diffusion layer 23B for the amplification transistor 14 are formed separately.
  • the n-type diffusion layer 23A for the reset transistor 13 is connected to GND, and the n-type diffusion layer 23B for the amplification transistor 14 is connected to the power supply voltage VDD.
  • FIG. 15 shows a state when the high capacity is selected in the second embodiment.
  • the potential under the gate portion 61GT of the capacitance switching transistor 61 changes depending on the signal charge amount.
  • the charge holding unit 12 is reset with the power supply voltage VDD, immediately after the reset, there are few electrons under the gate unit 61GT of the capacitance switching transistor 61, and the state is weakly inverted as shown in A of FIG. Then, along with the charge accumulation, the state changes to the inverted state as shown in B of FIG. As a result, the capacitance under the gate portion 61GT of the capacitance switching transistor 61 changes, and the QV conversion efficiency changes according to the signal charge. This phenomenon degrades the linearity performance of the solid-state image sensor. Note that although the second embodiment has been described here, a similar phenomenon occurs in the first embodiment.
  • FIG. 16 shows a state when the high capacity is selected in the third embodiment.
  • the reset potential of the charge holding unit 12 is set to GND.
  • the signal charge is a hole.
  • the lower part of the gate portion 61GT of the capacitance switching transistor 61 is used from the strong inversion state, and as shown in FIG. Under the gate portion 61GT of 61, the state gradually changes to the inverted state. Thereby, depletion of the gate portion 61GT of the capacitance switching transistor 61 during signal charge accumulation can be suppressed, and linearity collapse due to capacitance variation can be suppressed.
  • the charge holding unit 12 by resetting the charge holding unit 12 at the same GND potential as that of the P-type semiconductor substrate (P-Well) 21, the dark potential difference between the charge holding unit 12 and the P-type semiconductor substrate 21 is suppressed, and noise during darkness is suppressed. can do.
  • the linearity collapse due to the capacitance variation can be suppressed, and the charge holding unit 12 can be suppressed. Therefore, it is possible to further suppress image quality deterioration of the solid-state imaging device.
  • FIG. 17 shows an equivalent circuit of the pixel 51D in the fourth embodiment
  • FIG. 18 shows a cross-sectional structure of the pixel 51D in the fourth embodiment.
  • the equivalent circuit of the pixel 51D shown in FIG. 17 is that the node on the opposite side of the connection node 64 on the reset transistor 13 side of the additional capacitance element 62 is connected to GND instead of the power supply voltage VDD. Different from the third embodiment.
  • the gate portion 62GT of the additional capacitance element 62 which is a MOS capacitor, is connected to the n-type diffusion layer 72 of the capacitance switching transistor 61 by the metal wiring 81 provided in the insulating layer 27.
  • the gate portion 62GT of the additional capacitance element 62 is connected to the charge holding portion 12 via the capacitance switching transistor 61.
  • the n-type diffusion layer 71 of the additional capacitance element 62 is connected to GND.
  • Other points are the same as those of the third embodiment described above.
  • FIG. 19 shows a state when the high capacity is selected in the third embodiment.
  • the saturation charge amount of the charge holding unit 12 is determined by the capacity of the charge holding unit 12 when the high capacity is selected and the voltage range in which the charge holding unit 12 can be used. In order to improve the saturation charge amount, it is necessary to add a large capacity to the charge holding unit 12.
  • the additional capacitance element 62 is configured by a MOS capacitor, and as shown in FIG. 14, the n-type diffusion layer 71 that is the P-type semiconductor substrate 21 side node of the additional capacitance element 62 is provided.
  • the charge holding unit 12 is connected.
  • the node on the P-type semiconductor substrate 21 side of the additional capacitance element 62 has a pn junction, and a leak current is generated. Therefore, in such a configuration, when the additional capacitance element 62 is enlarged in order to increase the saturation charge amount, there is a concern that the leakage current flowing into the charge holding unit 12 increases.
  • the leakage current increases not only in the third embodiment but also in the first and second embodiments.
  • the increase in leakage current described above occurs at the time of light when a high capacity is selected, whereas in the first and second embodiments, the signal charges are electrons. Because it exists, it occurs in the dark.
  • FIG. 20 shows a state when the high capacity is selected in the fourth embodiment.
  • the charge holding unit 12 is connected to the gate unit 62GT side of the additional capacitance element 62 formed of a MOS capacitor. Therefore, even if a leak current occurs in the n-type diffusion layer 71 of the MOS capacitor having a pn junction, the leak current flows to the GND, so that when the additional capacitance element 62 is enlarged, The leakage current of the charge holding unit 12 can be suppressed.
  • the gate portion 62GT of the additional capacitance element 62 in the dark becomes the GND potential. Therefore, the n-type diffusion layer 71 on the P-type semiconductor substrate 21 side of the additional capacitance element 62 is set to the GND potential. As a result, depletion under the gate portion 62GT of the additional capacitance element 62 is suppressed, and a decrease in the capacitance of the additional capacitance element 62 is suppressed. As a result, variation in QV conversion efficiency with respect to the signal charge amount can be suppressed.
  • the leakage current of the charge holding unit 12 when the capacitance is increased is suppressed.
  • FIG. 21 shows an equivalent circuit of the pixel 51E in the fifth embodiment
  • FIG. 22 shows a cross-sectional structure of the pixel 51E in the fifth embodiment.
  • an equivalent circuit of the pixel 51E includes a pixel circuit 101G for green light that is first wavelength light, red light that is second wavelength light, and blue light that is third wavelength light.
  • Pixel circuit 101RB for green light that is first wavelength light, red light that is second wavelength light, and blue light that is third wavelength light.
  • the pixel circuit 101G for green light has the same configuration as the pixel 51D of the fourth embodiment shown in FIG.
  • the pixel circuit 101G includes a photoelectric conversion unit 111G, a charge holding unit 112G, a reset transistor 113G, an amplification transistor 114G, a selection transistor 115G, a capacitance switching transistor 161G, and an additional capacitance element 162G.
  • the photoelectric conversion unit 111G, the charge holding unit 112G, the reset transistor 113G, the amplification transistor 114G, the selection transistor 115G, the capacitance switching transistor 161G, and the additional capacitance element 162G of the pixel circuit 101G are respectively photoelectrically connected to the pixel 51D illustrated in FIG. This corresponds to the conversion unit 11, the charge holding unit 12, the reset transistor 13, the amplification transistor 14, the selection transistor 15, the capacitance switching transistor 61, and the additional capacitance element 62.
  • the pixel circuit 101RB for red light and blue light has a configuration in which the photoelectric conversion unit and the transfer transistor have red light and blue light, respectively, and the rest are shared by the red light and blue light. .
  • the pixel circuit 101RB includes a photoelectric conversion unit 111R, a photoelectric conversion unit 111B, a transfer transistor 191R, a transfer transistor 191B, a charge holding unit 112RB, a reset transistor 113RB, an amplification transistor 114RB, a selection transistor 115RB, and a capacitance switching A transistor 161RB and an additional capacitor 162RB are included.
  • the photoelectric conversion unit 111R accumulates electric charges obtained by receiving Red light and performing photoelectric conversion.
  • the photoelectric conversion unit 111B accumulates electric charge obtained by receiving Blue light and performing photoelectric conversion.
  • the transfer transistor 191R When the transfer transistor 191R is turned on by a transfer signal TG (R) supplied to the gate, the transfer transistor 191R transfers the signal charge generated by the photoelectric conversion unit 111R to the charge holding unit 112RB which is an FD unit.
  • the transfer transistor 191B When the transfer transistor 191B is turned on by the transfer signal TG (B) supplied to the gate, the transfer transistor 191B transfers the signal charge generated by the photoelectric conversion unit 111B to the charge holding unit 112RB that is the FD unit.
  • the charge holding unit 112RB holds the signal charge transferred from the photoelectric conversion unit 111R or 111B.
  • the gate of the amplification transistor 114RB is connected to the charge holding unit 112RB, the drain is connected to the power supply voltage VDD, and the source is connected to the drain of the selection transistor 115RB.
  • the amplification transistor 114RB outputs a pixel signal corresponding to the potential of the charge holding unit 112RB.
  • the drain of the selection transistor 115RB is connected to the source of the amplification transistor 114RB, and the source of the selection transistor 115RB is connected to the column signal line 16.
  • the selection transistor 115RB is turned on when the pixel circuit 101RB is selected by the selection signal SEL (RB) supplied to the gate, and the pixel signal corresponding to the Red light or Blue light received by the pixel 51E is sent to the column signal line 16. Output to the AD converter.
  • the drain of the capacitance switching transistor 161RB is connected to the source of the reset transistor 113RB and one end of the additional capacitance element 162RB, and the source of the capacitance switching transistor 161RB is connected to the charge holding unit 112RB.
  • the power supply voltage VDD is applied to the other end of the additional capacitance element 162RB that is not connected to the reset transistor 113RB.
  • FIG. 22 shows a cross-sectional structure of the pixel 51E in the fifth embodiment.
  • a photoelectric conversion unit 111G is formed on the light incident surface side of the P-type semiconductor substrate 21 via a protective film (insulating film) 201.
  • the photoelectric conversion unit 111G is formed with a structure in which the photoelectric conversion film 202 is sandwiched between the upper electrode 203A and the lower electrode 203B.
  • the material of the photoelectric conversion film 202 a material that photoelectrically converts Green light and transmits Red light and Blue light is used.
  • the organic photoelectric conversion film that performs photoelectric conversion with green wavelength light for example, an organic photoelectric conversion material containing a rhodamine dye, a melocyanine dye, quinacridone, or the like can be used.
  • Each of the upper electrode 203A and the lower electrode 203B is formed of a transparent electrode film such as an indium tin oxide (ITO) film or an indium zinc oxide film.
  • ITO indium tin oxide
  • the photoelectric conversion film 202 is an organic photoelectric conversion film that performs photoelectric conversion with red wavelength light
  • an organic photoelectric conversion material containing a phthalocyanine dye can be used.
  • a photoelectric conversion material can be used.
  • An on-chip lens 32 is formed above the photoelectric conversion unit 111G.
  • two n-type semiconductor regions 204 and 205 are stacked in the depth direction, and photodiodes PD1 and PD2 with two PN junctions are formed. Due to the difference in light absorption coefficient, the photodiode PD1 photoelectrically converts Blue light, and the photodiode PD2 photoelectrically converts Red light. Part of the two n-type semiconductor regions 204 and 205 is formed so as to reach the lower interface of the P-type semiconductor substrate 21.
  • a plurality of pixel transistors of the pixel 51E are formed on the lower surface of the P-type semiconductor substrate 21 opposite to the side on which the photoelectric conversion unit 111G and the like are formed.
  • the green light reset transistor 113G is composed of a gate portion 113GT on the P-type semiconductor substrate 21 and n-type diffusion layers 223A and 272 in the P-type semiconductor substrate 21, and the amplification transistor 114G is A gate portion 114GT on the p-type semiconductor substrate 21 and n-type diffusion layers 223B and 224 in the p-type semiconductor substrate 21 are formed.
  • the selection transistor 115G includes a gate portion 115GT on the P-type semiconductor substrate 21 and n-type diffusion layers 224 and 225 in the P-type semiconductor substrate 21.
  • the n-type diffusion layer 224 is shared by the amplification transistor 114G and the selection transistor 115G.
  • the capacitance switching transistor 161G includes a gate portion 161GT on the P-type semiconductor substrate 21 and n-type diffusion layers 272 and 222 in the P-type semiconductor substrate 21, and the additional capacitance element 162G configured by a MOS capacitor
  • the gate portion 162GT on the type semiconductor substrate 21 and the n type diffusion layer 271 in the P type semiconductor substrate 21 are configured.
  • the gate portion 162GT of the additional capacitor element 162G of the MOS capacitor is connected to the n-type diffusion layer 272 of the capacitance switching transistor 161G by the metal wiring 281 provided in the insulating layer 237.
  • Layer 271 is connected to GND.
  • the signal charge generated by receiving Green light is a hole, and the power supply voltage VDD is applied to the upper electrode 203A of the photoelectric conversion film 202.
  • the lower electrode 203B of the photoelectric conversion film 202 is connected to the n-type diffusion layer 222 which is one of the source / drain of the capacitance switching transistor 161G and the gate portion 114GT of the amplification transistor 114G by a metal connection conductor 227. All of these become the charge holding portion 112G.
  • the connection conductor 227 is covered and insulated in the P-type semiconductor substrate 21 by an insulating film 228 such as SiO 2 or SiN.
  • the blue light transfer transistor 191B includes a gate portion 191BGT on the P-type semiconductor substrate 21, an n-type semiconductor region 204 in the P-type semiconductor substrate 21, and an n-type diffusion layer 231.
  • the transistor 191R includes a gate portion 191RGT on the P-type semiconductor substrate 21, an n-type semiconductor region 205 and an n-type diffusion layer 231 in the P-type semiconductor substrate 21.
  • the reset transistor 113RB includes a gate portion 113RBGT on the P-type semiconductor substrate 21 and n-type diffusion layers 234 and 235 in the P-type semiconductor substrate 21, and the amplification transistor 114RB includes a gate on the P-type semiconductor substrate 21. Part 114RBGT and n-type diffusion layers 235 and 236 in the P-type semiconductor substrate 21. A power supply voltage VDD is applied to the n-type diffusion layer 235 and is shared by the reset transistor 113RB and the amplification transistor 114RB.
  • the selection transistor 115RB is composed of a gate portion 115RBGT on the P-type semiconductor substrate 21 and n-type diffusion layers 236 and 225 in the P-type semiconductor substrate 21.
  • the n-type diffusion layer 225 is shared by the selection transistor 115G and the selection transistor 115RB.
  • the capacitance switching transistor 161RB is composed of a gate portion 161RBGT on the P-type semiconductor substrate 21 and n-type diffusion layers 233 and 234 in the P-type semiconductor substrate 21, and the additional capacitance element 162RB composed of a MOS capacitor is P-type.
  • the gate portion 162 RBGT on the semiconductor substrate 21 and the n-type diffusion layer 232 in the P-type semiconductor substrate 21 are configured.
  • the gate portion 162RBGT of the additional capacitor element 162RB of the MOS capacitor is connected to the n-type diffusion layer 234 of the capacitance switching transistor 161RB by the metal wiring 282 provided in the insulating layer 237, and the n-type diffusion of the additional capacitor element 162RB.
  • Layer 232 is connected to power supply voltage VDD.
  • the n-type diffusion layer 231 shared by the blue light transfer transistor 191B and the red light transfer transistor 191R is an FD portion, and one n-type diffusion layer 233 of the capacitance switching transistor 161RB and the gate portion of the amplification transistor 114RB. 114RBGT is connected to both of them, and the whole becomes the charge holding portion 112RB.
  • the surface of the P-type semiconductor substrate 21 on which the pixel transistors are formed is covered with an insulating film 237.
  • n-type diffusion layers that are shared as sources or drains of a plurality of pixel transistors are connected by metal wiring due to the restrictions shown in the drawing, but of course, one n-type diffusion layer is connected. It may be formed.
  • the Green light pixel circuit 101G has the same configuration as the pixel 51D of the fourth embodiment shown in FIG.
  • the charge holding unit 112G to be held has the same effect as that of the above-described fourth embodiment.
  • the voltage amplitude of the charge holding unit 112G can be controlled by controlling the capacitance of the charge holding unit 112G connected to the photoelectric conversion unit 111G according to the signal charge amount. That is, when the signal charge is large, increasing the capacitance of the charge holding unit 112G suppresses the voltage increase amount of the charge holding unit 112G and suppresses the applied voltage decrease amount of the photoelectric conversion unit 111G. Thereby, the fall of the photoelectric conversion efficiency of the photoelectric conversion part 111G can be suppressed.
  • a capacitance switching transistor 161G serving as a switch is inserted between the additional capacitance element 162G and the charge holding unit 112G.
  • the reset transistor 13 when the low capacitance is selected, the reset transistor 13 is always turned on. Therefore, when the low capacitance is selected, the potential variation of the charge holding unit 112G due to coupling, the charge holding unit, Mixing of leak current into 112G can be suppressed.
  • the charge holding unit 112G is reset at the same GND potential as the P-type semiconductor substrate 21, and the gate switching unit 161G under the gate switching unit 161G is used from the strong inversion state.
  • the linearity collapse due to the capacitance variation can be suppressed, and the dark noise of the charge holding unit 112G can be suppressed.
  • the charge holding unit 112RB that holds a signal obtained by photoelectrically converting red light and blue light separately from the charge holding unit 112G for green light
  • the capacitance of the charge holding unit 112RB can be controlled independently of the Green signal by using the capacitance switching transistor 161RB and the additional capacitance element 162RB.
  • the signal amplification factor can be set high by reducing the capacitance value of the charge holding portion 112RB for blue light. Thereby, it is possible to improve the S / N ratio of the imaging signal while suppressing the sensitivity deterioration of the photoelectric conversion unit 111G even for various subjects.
  • a photoelectric conversion unit (photoelectric conversion unit 111 ⁇ / b> G) that photoelectrically converts light of one color is formed outside the P-type semiconductor substrate 21, and two colors are formed in the P-type semiconductor substrate 21.
  • the photoelectric conversion part (photodiode PD1 and PD2 by two PN junctions) which photoelectrically converts the light of the above was formed.
  • a photoelectric conversion unit that photoelectrically converts light of two colors is formed outside the P-type semiconductor substrate 21, and a photoelectric conversion unit that photoelectrically converts light of one color (with one PN junction) in the P-type semiconductor substrate 21.
  • a configuration in which a photodiode PD) is formed is also possible.
  • the photoelectric conversion film 202 includes two layers, that is, a photoelectric conversion film that photoelectrically converts Green light and a photoelectric conversion film that photoelectrically converts Blue light.
  • a structure in which the photoelectric conversion film 202 is sandwiched between the upper electrode 203A and the lower electrode 203B may be stacked.
  • FIG. 23 is a diagram illustrating a schematic configuration of a solid-state imaging element to which the present technology is applied.
  • the 23 includes a pixel array unit 303 in which pixels 302 are two-dimensionally arranged in a matrix on a semiconductor substrate 312 using, for example, silicon (Si) as a semiconductor, and peripheral circuit units around it. Configured.
  • the peripheral circuit portion includes a vertical drive circuit 304, a column signal processing circuit 305, a horizontal drive circuit 306, an output circuit 307, a control circuit 308, and the like.
  • any of the above-described configurations of the pixel 51A to the pixel 51E is employed.
  • the control circuit 308 receives an input clock and data for instructing an operation mode, and outputs data such as internal information of the solid-state image sensor 301.
  • the control circuit 308 generates a clock signal and a control signal that serve as a reference for operations of the vertical drive circuit 304, the column signal processing circuit 305, the horizontal drive circuit 306, and the like based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. To do. Then, the control circuit 308 outputs the generated clock signal and control signal to the vertical drive circuit 304, the column signal processing circuit 305, the horizontal drive circuit 306, and the like.
  • the vertical drive circuit 304 is configured by, for example, a shift register, selects a predetermined pixel drive wiring 310, supplies a pulse for driving the pixel 302 to the selected pixel drive wiring 310, and drives the pixels 302 in units of rows. To do. That is, the vertical driving circuit 304 sequentially scans each pixel 302 of the pixel array unit 303 in the vertical direction in units of rows, and the pixel signal based on the signal charge generated according to the amount of received light in the photoelectric conversion unit of each pixel 302. Are supplied to the column signal processing circuit 305 through the vertical signal line 309.
  • the signals TG (R) and TG (B) are controlled by the vertical drive circuit 304 via the pixel drive wiring 310.
  • the column signal processing circuit 305 is disposed, for example, for each column of the pixels 302, and performs signal processing such as noise removal on the signal output from the pixels 302 for one row for each pixel column.
  • the column signal processing circuit 305 performs signal processing such as CDS and AD conversion for removing fixed pattern noise unique to a pixel.
  • the horizontal drive circuit 306 is constituted by, for example, a shift register, and sequentially outputs horizontal scanning pulses to sequentially select each of the column signal processing circuits 305, and outputs a pixel signal from each of the column signal processing circuits 305 to a horizontal signal line. 311 is output.
  • the output circuit 307 performs signal processing and outputs the signals sequentially supplied from each of the column signal processing circuits 305 through the horizontal signal line 311.
  • the output circuit 307 may perform only buffering, or may perform black level adjustment, column variation correction, various digital signal processing, and the like.
  • the input / output terminal 313 exchanges signals with the outside.
  • the solid-state imaging device 301 configured as described above is a CMOS image sensor called a column AD method in which column signal processing circuits 5 that perform CDS processing and AD conversion processing are arranged for each pixel column.
  • the solid-state imaging device 301 Since the configuration of any of the pixels 51A to 51E described above is employed as the pixel 302 of the solid-state imaging device 301, the solid-state imaging device 301 suppresses deterioration of photoelectric conversion characteristics (photoelectric conversion efficiency), and the solid-state imaging device. Image quality degradation can be suppressed.
  • the present technology is not limited to application to a solid-state imaging device. That is, the present technology is applied to an image capturing unit (photoelectric conversion unit) such as an imaging device such as a digital still camera or a video camera, a portable terminal device having an imaging function, or a copying machine using a solid-state imaging device as an image reading unit.
  • the present invention can be applied to all electronic devices using a solid-state image sensor.
  • the solid-state imaging device may be formed as a one-chip, or may be in a module shape having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together.
  • FIG. 24 is a block diagram illustrating a configuration example of an imaging apparatus as an electronic apparatus to which the present technology is applied.
  • An imaging apparatus 401 illustrated in FIG. 24 includes an optical system 402, a shutter apparatus 403, a solid-state imaging element 404, a control circuit 405, a signal processing circuit 406, a monitor 407, and a memory 408, and displays a still image and a moving image. Imaging is possible.
  • the optical system 402 includes one or a plurality of lenses, guides light (incident light) from the subject to the solid-state image sensor 404, and forms an image on the light receiving surface of the solid-state image sensor 404.
  • the shutter device 403 is disposed between the optical system 402 and the solid-state imaging element 404, and controls the light irradiation period and the light-shielding period to the solid-state imaging element 404 according to the control of the control circuit 405.
  • the solid-state imaging device 404 is configured by the solid-state imaging device 301 described above, that is, a solid-state imaging device that suppresses deterioration of photoelectric conversion characteristics and suppresses deterioration of image quality.
  • the solid-state image sensor 404 accumulates signal charges for a certain period according to the light imaged on the light receiving surface via the optical system 402 and the shutter device 403.
  • the signal charge accumulated in the solid-state image sensor 404 is transferred according to a drive signal (timing signal) supplied from the control circuit 405.
  • the solid-state image sensor 404 may be configured as a single chip by itself or may be configured as a part of a camera module packaged together with the optical system 402 or the signal processing circuit 406.
  • the control circuit 405 includes, for example, a CPU (Central Processing Unit) and the like, and outputs a driving signal for controlling the transfer operation of the solid-state image sensor 404 and the shutter operation of the shutter device 403.
  • the device 403 is driven.
  • a user can select an operation of high capacity setting or low capacity setting by giving an instruction from an operation unit (not shown).
  • the control circuit 405 instructs the solid-state image sensor 404 to perform either high capacity setting or low capacity setting based on setting information designated by the user.
  • control circuit 405 acquires the brightness of the subject of the captured image from the signal processing circuit 406, and in accordance with the acquired brightness, imaging of the next frame is performed with either a high capacity setting or a low capacity setting. It is also possible to select (automatically) whether or not to perform and instruct the solid-state imaging device 404.
  • the solid-state imaging device 404 controls the capacitance switching transistor 61, 161G, or 161RB of each pixel 302 (pixel 51) based on an instruction from the control circuit 405.
  • the signal processing circuit 406 is configured by, for example, a DSP (Digital Signal Processor) or the like, and performs various signal processing on the pixel signal output from the solid-state image sensor 404.
  • An image (image data) obtained by the signal processing by the signal processing circuit 406 is supplied to the monitor 407 and displayed, or supplied to the memory 408 and stored (recorded).
  • the solid-state imaging device 404 As described above, by using the solid-state imaging device having the structure of the pixel 51 according to each of the above-described embodiments as the solid-state imaging device 404, it is possible to suppress deterioration in photoelectric conversion characteristics and suppress deterioration in image quality. . Accordingly, the image quality of captured images can be improved also in the imaging device 401 such as a video camera, a digital still camera, and a camera module for mobile devices such as a mobile phone.
  • the imaging device 401 such as a video camera, a digital still camera, and a camera module for mobile devices such as a mobile phone.
  • Embodiments of the present technology are not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present technology.
  • each of the P-type and N-type semiconductor regions of the semiconductor substrate can be constituted by semiconductor regions having opposite conductivity types.
  • the present technology is not limited to application to a solid-state imaging device that detects the distribution of the amount of incident light of visible light and captures it as an image, but a solid-state that captures the distribution of the amount of incident light such as infrared rays, X-rays, or particles Applicable to imaging devices and, in a broad sense, solid-state imaging devices (physical quantity distribution detection devices) such as fingerprint detection sensors that detect the distribution of other physical quantities such as pressure and capacitance and capture images as images. is there.
  • the pixel circuit 101G for Green light has the same configuration as the pixel 51D of the fourth embodiment shown in FIG. 17, but instead, the first to first pixels
  • the configuration of any of the pixels 51A to 51C of the third embodiment is also possible.
  • present technology is applicable not only to solid-state image sensors but also to all semiconductor devices having other semiconductor integrated circuits.
  • this technique can also take the following structures.
  • a photoelectric conversion part formed outside the semiconductor substrate;
  • a charge holding unit for holding the signal charge generated by the photoelectric conversion unit;
  • a reset transistor for resetting a potential of the charge holding unit;
  • a capacitance switching transistor connected to the charge holding unit and switching a capacitance of the charge holding unit;
  • a solid-state imaging device comprising: a pixel having an additional capacitance element connected to the capacitance switching transistor.
  • the solid-state imaging device according to any one of (1) to (12), wherein the pixel further includes another photoelectric conversion unit above or below the photoelectric conversion unit.
  • the other photoelectric conversion unit is a photodiode formed on the semiconductor substrate.
  • the solid-state imaging device according to (13).
  • the signal charge generated by the photoelectric conversion unit is a hole.
  • the signal charge generated by the photoelectric conversion unit is an electron.

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Abstract

　本技術は、光電変換部の光電変換特性の劣化を抑制することができるようにする固体撮像素子および電子機器に関する。 固体撮像素子は、半導体基板の外側に形成された光電変換部と、光電変換部で生成された信号電荷を保持する電荷保持部と、電荷保持部の電位をリセットするリセットトランジスタと、電荷保持部に接続され、電荷保持部の容量を切り替える容量切替トランジスタと、容量切替トランジスタに接続された付加容量素子とを有する画素を備える。本技術は、例えば、固体撮像素子等に適用できる。

Description

固体撮像素子および電子機器
　本技術は、固体撮像素子および電子機器に関し、特に、光電変換部の光電変換特性の劣化を抑制することができるようにする固体撮像素子および電子機器に関する。
　近年、イメージセンサの特性を非連続的に変える技術として、半導体基板外に光電変換部を配置する構成が提案されている。例えば、特許文献１乃至３には、光電変換部を半導体基板上部に配置し、光電変換信号を半導体基板に蓄積する構造が開示されている。このような構造では、従来の半導体基板材料で決定されていた光電変換特性を大きく変更することが可能となり、遠赤外用途など、従来Si（シリコン）を用いたイメージセンサでは実現困難であった分野にセンサ技術を適用できる可能性を秘めている。
　また、現在イメージセンサで広く用いられているRed、Blue、Greenのカラーフィルタを平面状に並べた画素配列では、画素単位で特定波長の光を吸収することで色分離が実施されている。そのため、例えばRed画素では、BlueとGreenの波長の光はカラーフィルタに吸収されて損失してしまう。
　この解決方法として、例えば、特許文献１では、同一画素空間にRed,Blue,Greenの光を光電変換する光電変換領域を積層した積層型の固体撮像素子が提案されている。この構造を用いればカラーフィルタの光吸収による感度低下を抑制することができる。さらに本構造では補間処理を必要としない為、偽色が発生しないという効果も期待できる。
　半導体基板外に光電変換部を配置する構造では、光電変換部と半導体基板を電気的に接続する必要がある。光電変換部と半導体基板の接続には金属が使用されるため、光電変換部で発生した信号電荷を転送ゲートによって電荷保持部に完全転送することはできない。このため、このような構造では一般に特許文献１に開示されているように、光電変換部と電荷保持部を直接接続する構成が採用されている。
　しかしながら、このような構造の光電変換部では、光電変換とともに光電変換部の感度が劣化する。この光電変換部の感度劣化を改善するには、電荷保持部の容量を大きくし、信号電荷に対する電圧変動を小さくする手段が有効である。しかし、電荷保持部の容量を大きくすると、電荷保持部の信号増幅率が低下する為、固体撮像素子のＳ／Ｎ比が低下してしまう。
　そこで、特許文献４では、信号電荷量に応じて電荷保持部の容量を制御する方法が提案されている。具体的には、高Ｓ／Ｎ比が要求される低照度時は信号保持部の容量を小さくし、大量の信号電荷を保持する必要のある高照度時は容量付加部を用いて電荷保持部の容量を大きくするように、電荷保持部の容量が制御される。
　しかし、この構成では、高Ｓ／Ｎ比が要求される低照度時に電荷保持部の容量を小さくするため容量付加部を空乏化する必要がある。その結果、電荷保持部に空乏領域が接続されてしまい、暗時リーク特性が悪化する。
　また、特許文献５では、FD（フローティングディフュージョン）部とリセットTrの間に容量付加用のトランジスタ（Tr）を配置し、信号増幅率の制御を可能としている。
特開２００７－３２９１６１号公報 特開２０１０－２７８０８６号公報 特開２０１１－１３８９２７号公報 特開２０１３－８９８６９号公報 特開２０１０－１２４４１８号公報
　しかしながら、特許文献５の構成では、光電変換部と信号増幅部の間に読み出しTrを配置しているため、光電変換部と読み出しTrの間の部位の容量は制御できない。このため、信号電荷量に応じて光電変換部の電圧が変動するので、やはり、光電変換効率が変動してしまう。
　本技術は、このような状況に鑑みてなされたものであり、光電変換部の光電変換特性の劣化を抑制することができるようにするものである。
　本技術の第１の側面の固体撮像素子は、半導体基板の外側に形成された光電変換部と、前記光電変換部で生成された信号電荷を保持する電荷保持部と、前記電荷保持部の電位をリセットするリセットトランジスタと、前記電荷保持部に接続され、前記電荷保持部の容量を切り替える容量切替トランジスタと、前記容量切替トランジスタに接続された付加容量素子とを有する画素を備える。
　本技術の第２の側面の電子機器は、半導体基板の外側に形成された光電変換部と、前記光電変換部で生成された信号電荷を保持する電荷保持部と、前記電荷保持部の電位をリセットするリセットトランジスタと、前記電荷保持部に接続され、前記電荷保持部の容量を切り替える容量切替トランジスタと、前記容量切替トランジスタに接続された付加容量素子とを有する画素を備える固体撮像素子を備える。
　本技術の第１及び第２の側面においては、半導体基板の外側に形成された光電変換部で生成された信号電荷が電荷保持部で保持され、前記電荷保持部の電位がリセットトランジスタによりリセットされる。前記電荷保持部に接続される容量切替トランジスタによって前記電荷保持部の容量が切り替えられ、前記容量切替トランジスタには付加容量素子が接続されている。
　固体撮像素子及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
　本技術の第１及び第２の側面によれば、光電変換部の光電変換特性の劣化を抑制することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本技術中に記載されたいずれかの効果であってもよい。
基本画素の等価回路を示す図である。 基本画素の断面構造を示す図である。 基本画素で起こる問題について説明する図である。 基本画素で起こる問題について説明する図である。 第１の実施の形態における画素の等価回路を示す図である。 第１の実施の形態における画素の断面構造を示す図である。 第１の実施の形態における画素の駆動を説明する図である。 第２の実施の形態における画素の等価回路を示す図である。 第２の実施の形態における画素の断面構造を示す図である。 第２の実施の形態における画素の駆動を説明する図である。 第１の実施の形態と第２の実施の形態の違いについて説明する図である。 第１の実施の形態と第２の実施の形態の違いについて説明する図である。 第３の実施の形態における画素の等価回路を示す図である。 第３の実施の形態における画素の断面構造を示す図である。 第２の実施の形態と第３の実施の形態の違いについて説明する図である。 第２の実施の形態と第３の実施の形態の違いについて説明する図である。 第４の実施の形態における画素の等価回路を示す図である。 第４の実施の形態における画素の断面構造を示す図である。 第３の実施の形態と第４の実施の形態の違いについて説明する図である。 第３の実施の形態と第４の実施の形態の違いについて説明する図である。 第５の実施の形態における画素の等価回路を示す図である。 第５の実施の形態における画素の断面構造を示す図である。 本技術が適用された固体撮像素子の概略構成を示す図である。 本技術が適用された電子機器としての撮像装置の構成例を示すブロック図である。
　以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．基本画素の説明
２．第１の実施の形態（リセットトランジスタと容量切替トランジスタが並列接続される構成例）
３．第２の実施の形態（リセットトランジスタと容量切替トランジスタが直列接続される構成例）
４．第３の実施の形態（信号電荷として正孔を用いる構成例）
５．第４の実施の形態（付加容量素子のゲート部を電荷保持部に接続する構成例）
６．第５の実施の形態（光電変換膜とフォトダイオードを有する構成例）
７．固体撮像素子の概略構成例
８．電子機器への適用例
＜１．基本画素の説明＞
　初めに、本技術の理解を容易にするため、本技術が適用される基本の構成となる固体撮像素子の画素（以下、基本画素という。）について説明する。
＜基本画素の等価回路＞
　図１は、基本画素の等価回路を示している。
　図１に示される基本画素１は、光電変換部１１、電荷保持部１２、リセットトランジスタ１３、増幅トランジスタ（出力トランジスタ）１４、および選択トランジスタ１５を有する。
　光電変換部１１は、受光した光量に応じた電荷（信号電荷）を生成し、かつ、蓄積する。光電変換部１１の一方は接地されるとともに、他方は電荷保持部１２、リセットトランジスタ１３のソース、及び、増幅トランジスタ１４のゲートに接続されている。図１の構成においては、信号電荷は電子となる。
　電荷保持部１２は、光電変換部１１から読み出された電荷を保持する。電荷保持部１２は、図２でも後述するが、光電変換部１１の一端、リセットトランジスタ１３のソース、及び、増幅トランジスタ１４のゲートと接続されているため、実際には、これら全体で電荷が保持される。
　リセットトランジスタ１３は、ゲートに供給されるリセット信号RSTによりオンされたとき、電荷保持部１２に蓄積されている電荷がドレイン（電源電圧VDD）に排出されることで、電荷保持部１２の電位をリセットする。
　増幅トランジスタ１４のゲートは電荷保持部１２と接続され、ドレインは電源電圧VDDに、ソースは選択トランジスタ１５のドレインに接続されている。増幅トランジスタ１４は、電荷保持部１２の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ１４は、基本画素１から出力される画素信号を伝送する列信号線１６を介して接続されている定電流源としての負荷MOS（不図示）とソースフォロア回路を構成し、電荷保持部１２に蓄積されている電荷に応じたレベルの画素信号が、増幅トランジスタ１４から選択トランジスタ１５を介して、不図示のAD変換部に出力される。負荷MOSは、例えば、２次元配列された複数の基本画素１に対し、列単位に設けられるAD変換部内に設けられている。
　選択トランジスタ１５のドレインは、増幅トランジスタ１４のソースと接続され、ソースは、列方向（垂直方向）に並ぶ各基本画素１の画素信号を伝送する列信号線１６と接続されている。選択トランジスタ１５は、ゲートに供給される選択信号SELにより基本画素１が選択されたときオンされ、基本画素１の画素信号を、列信号線１６を介してAD変換部に出力する。
＜基本画素の断面構造＞
　図２は、基本画素の断面構造を示す図である。
　基本画素１では、P型半導体基板（P-Well）２１の一方の界面（図中、上側の面）に、リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５が形成されている。
　具体的には、リセットトランジスタ１３が、P型半導体基板２１上のゲート部１３GTと、P型半導体基板２１内のｎ型拡散層２２および２３で構成され、増幅トランジスタ１４が、P型半導体基板２１上のゲート部１４GTと、P型半導体基板２１内のｎ型拡散層２３および２４で構成され、選択トランジスタ１５が、P型半導体基板２１上のゲート部１５GTと、P型半導体基板２１内のｎ型拡散層２４および２５で構成されている。ゲート部１３GT、１４GT、及び、１５GTは、例えば、ポリシリコンで形成される。
　ｎ型拡散層２２は、リセットトランジスタ１３のソースと電荷保持部１２を兼用し、後述する光電変換部１１の下部電極２９Bと、増幅トランジスタ１４のゲート部１４GTに、金属配線２６で接続されている。従って、金属配線２６で接続されている、光電変換部１１の下部電極２９B、ｎ型拡散層２２、及び増幅トランジスタ１４のゲート部１４GTの全体が、電荷が保持される電荷保持部１２となる。金属配線２６は、例えば、タングステン（Ｗ）、アルミニウム（Al）、銅（Cu）などの材料で形成される。
　ｎ型拡散層２３は、リセットトランジスタ１３のドレインと、増幅トランジスタ１４のドレインを兼用し、ｎ型拡散層２３には電源電圧VDDが印加されている。
　ｎ型拡散層２４は、増幅トランジスタ１４のソースと、選択トランジスタ１５のドレインを兼用する。ｎ型拡散層２５は、選択トランジスタ１５のソースとして機能し、列信号線１６と接続されている。
　P型半導体基板２１の各画素トランジスタ（リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５）の上側には、絶縁層２７を介して光電変換部１１が形成されている。
　光電変換部１１は、光電変換膜２８を上部電極２９Aと下部電極２９Bで挟み込む構造により形成されている。光電変換膜２８としては、例えば、有機光電変換膜や、CIGS（Cu,In,Ga,Se化合物）、CIS（Cu,In,Se化合物）、カルコパイライト構造半導体、GaAsなどの化合物半導体などを採用することができる。上部電極２９Aは、例えば、酸化インジウム錫（ITO）膜、酸化インジウム亜鉛膜等の透明性の電極膜で形成される。下部電極２９Bは、例えば、タングステン（Ｗ）、アルミニウム（Al）、銅（Cu）などの電極膜で形成される。上部電極２９Aは全画素共通に全面に形成されているのに対して、下部電極２９Bは、画素単位に形成されている。上部電極２９AはGND（グラウンド）に接続されている。
　上部電極２９Aの上側には、保護膜（絶縁膜）３０を介して、カラーフィルタ３１とオンチップレンズ３２が形成されている。カラーフィルタ３１は、例えば、Red、Green、または、Blueが画素単位にベイヤ配列で配列されている。したがって、光電変換膜２８は、カラーフィルタ３１を透過してきたRed、Green、または、Blueのいずれかの光を光電変換する。
　基本画素１は、以上のような断面構造により形成されている。
＜基本画素の問題＞
　図３及び図４を参照して、基本画素１で起こる問題について説明する。
　図３は、基本画素１の電荷保持に関する、光電変換部１１、電荷保持部１２、及びリセットトランジスタ１３の部分の動作を、電流（電子）の流れを水流、トランジスタのゲートを水門に例えて示した図である。図３においては、トランジスタのゲートのオンオフは、グレーの水門の上下で表される。グレーの水門が上下することで、ハッチング（斜線）で表される水流（電流）が制御される。図中、縦方向の高さは電圧を表し、グレーの水門やハッチングの高さが低いほど電圧は高い。
　図３のAは、光電変換部１１が受光を行う前の状態を示している。
　受光前には、リセットトランジスタ１３がオンされることにより、電荷保持部１２の電位がVDDにリセットされる。そして、光電変換部１１の上部電極２９Aは、GND（グラウンド）に接続されているので、光電変換部１１の上部電極２９Aと下部電極２９Bの電位差はVDDとなっている。
　受光期間において、光電変換によって信号電荷が生成、蓄積されると、図３のBに示されるように、光電変換信号を保持する電荷保持部１２の電圧が変化し、光電変換部１１に印加される電圧が減少する。その結果、光電変換膜２８には生成した信号を取り出すための十分な電圧が印加されなくなり、光電変換部１１の感度が劣化してしまう。
　この感度劣化の問題を改善するには、電荷保持部１２の容量を大きくし、信号電荷に対する電圧変動を小さくする手段が有効である。しかし、電荷保持部１２の容量を大きくすると、電荷保持部１２の信号増幅率が低下する為、固体撮像素子のＳ／Ｎ比が低下してしまう。
　そこで、背景技術に記載の特許文献４で開示されているように、固体撮像素子のＳ／Ｎ比の低下に対策する方法として、信号電荷量に応じて電荷保持部１２の容量を制御する方法がある。即ち、高Ｓ／Ｎ比が要求される低照度時は電荷保持部１２の容量を小さくし、大量の信号電荷を保持する必要のある高照度時は電荷保持部１２の容量を大きくするように、電荷保持部１２の容量を制御する方法である。このような容量制御は、例えば電荷保持部１２に容量付加用の素子を付属することで可能となる。しかし、この構成では、高Ｓ／Ｎ比が要求される低照度時に電荷保持部１２の容量を小さくするため、容量付加部を空乏化する必要がある。その結果、電荷保持部１２に空乏領域が接続されてしまい、暗時リーク特性が悪化するという問題がある。
　また例えば、背景技術に記載の特許文献５では、FD部とリセットTrの間に容量付加用のトランジスタ（Tr）を配置し、信号増幅率の制御を可能としている。
　図４は、特許文献５で開示されている画素の電荷保持部分の構成を、図３と同様の水の流れで模した図である。
　特許文献５で開示されている画素の構成では、図４のAに示されるように、光電変換部１１と信号増幅部４１の間に読み出しTr(TG)４２を配置しているため、光電変換部１１と読み出しTr４２の間の部位の容量は制御できない。このため、図４のBに示されるように、光電変換によって信号電荷が生成、蓄積されると、光電変換部１１に印加される電圧が減少する。したがって、特許文献５で開示されている画素の構成では、信号電荷量に応じて光電変換部１１の電圧が変動し、光電変換特性（光電変換効率）が変動してしまう問題の対策にはならない。
　そこで、以下では、基本画素１と比較して、光電変換特性（光電変換効率）の劣化を抑制し、画質劣化を抑制するようにした画素構成について説明する。
　なお、以下で説明する各実施の形態において、上述した基本画素１の構成と対応する部分については同一の符号を付し、その説明は適宜省略する。
＜２．第１の実施の形態＞
　図５乃至図７を参照して、本技術を適用した画素の第１の実施の形態について説明する。
　図５は、第１の実施の形態における画素５１Aの等価回路を示している。
　図５に示される画素５１Aは、光電変換部１１、電荷保持部１２、リセットトランジスタ１３、増幅トランジスタ１４、選択トランジスタ１５、容量切替トランジスタ６１、及び、付加容量素子６２を有する。
　すなわち、画素５１Aは、図１に示した基本画素１の構成に対し、容量切替トランジスタ６１及び付加容量素子６２が新たに設けられている。容量切替トランジスタ６１のソースは電荷保持部１２に接続されており、ドレインは付加容量素子６２の一端と接続されている。接続ノード６３は容量切替トランジスタ６１と付加容量素子６２の接続点を表す。付加容量素子６２の他端は電源電圧VDDに接続されている。
　容量切替トランジスタ６１は、ゲートに供給される切替制御信号CapSELに従い、付加容量素子６２を電荷保持部１２に接続したり、電荷保持部１２から切り離したりすることで、電荷保持部１２の容量を切り替える。
　図６は、画素５１Aの断面構造を示す図である。
　図６に示される画素５１Aの断面構造では、容量切替トランジスタ６１の追加に対応して、容量切替トランジスタ６１のゲート部６１GTとｎ型拡散層７１が、新たに追加されている。また、付加容量素子６２の追加に対応して、付加容量素子６２のゲート部６２GTが、新たに追加されている。付加容量素子６２は、ｎ型拡散層７１とゲート部６２GTとからなるMOSキャパシタで構成されている。
　また、図２においてリセットトランジスタ１３のソースとして機能するｎ型拡散層２２が、第１の実施の形態では、容量切替トランジスタ６１のソースも兼用する。ｎ型拡散層７１は、容量切替トランジスタ６１のドレインと、付加容量素子６２の一端とを兼用する。
＜第１の駆動＞
　次に、図７を参照して、第１の実施の形態における画素５１Aの駆動（第１の駆動）について説明する。
　画素５１Aは、初めに、信号蓄積前の状態の信号レベル（リセット信号レベル）を検出してから、信号電荷を蓄積し、その後、蓄積された信号電荷を読み出し、蓄積前のリセット信号レベルと、蓄積後の信号レベル（蓄積信号レベル）の差分を求めるCDS(Correlated Double Sampling：相関２重サンプリング)処理を行う。CDS処理によれば、画素固有の固定パターンノイズ、例えば、kTCノイズや増幅トランジスタ１４の閾値バラつきを除去することができる。
　図７は、画素５１Aが行うCDS処理に対応した、選択トランジスタ１５、リセットトランジスタ１３、および、容量切替トランジスタ６１の各ゲートに供給される信号のタイミングチャートを示している。
　図７のAは、信号電荷が多い場合に対応して電荷保持部１２の容量を増大させる場合（以下、高容量選択時という。）の駆動を示し、図７のBは、信号電荷が少ない場合に対応して電荷保持部１２の容量を少なくしてゲインを高める場合（以下、低容量選択時という。）の駆動を示している。画素５１Aは、後述する制御回路４０５や信号処理回路４０６（図２４）などからの制御により、図７のAの高容量設定か、または、図７のBの低容量設定のどちらが選択されて駆動される。
　高容量選択時においては、各画素５１Aの駆動が開始される前に、Hi（High）の切替制御信号CapSELが容量切替トランジスタ６１のゲート部６１GTに供給され、容量切替トランジスタ６１がオン状態とされる。高容量選択時は、容量切替トランジスタ６１は常時オン状態に設定される。
　そして、選択トランジスタ１５がオフ、リセットトランジスタ１３がオフの状態である時刻ｔ１において、選択信号SELがHiとなり、選択トランジスタ１５がオンされる。
　続いて、選択トランジスタ１５がオン期間中の時刻ｔ２に、リセットトランジスタ１３がオンされ、時刻ｔ３にオフされることで、電荷保持部１２の電圧が、初期状態の電源電圧VDDにリセットされる。また、容量切替トランジスタ６１がオン状態とされているので、電荷保持部１２と容量切替トランジスタ６１を介して接続されている付加容量素子６２も、同時にリセットされる。
　その後、時刻ｔ４において、選択トランジスタ１５がオフされた後、信号電荷の蓄積が開始される。
　信号電荷の蓄積完了後、時刻ｔ５において、選択トランジスタ１５がオンされることで、電荷保持部１２に蓄積された信号電荷が、列信号線１６を介して、AD変換部内のメモリ等に出力される。
　蓄積された信号電荷の読み出し終了後、時刻ｔ６において、選択トランジスタ１５がオフされる。
　一方、低容量選択時においては、各画素５１Aの駆動が開始される前に、Lo（Low）の切替制御信号CapSELが容量切替トランジスタ６１のゲート部６１GTに供給され、容量切替トランジスタ６１がオフ状態とされる。低容量選択時は、容量切替トランジスタ６１は常時オフ状態に設定される。容量切替トランジスタ６１以外の駆動は、高容量選択時と同じである。
　即ち、選択トランジスタ１５がオフ、リセットトランジスタ１３がオフの状態である時刻ｔ１１において、選択信号SELがHiとなり、選択トランジスタ１５がオンされる。
　続いて、選択トランジスタ１５がオン期間中の時刻ｔ１２に、リセットトランジスタ１３がオンされ、時刻ｔ１３にオフされることで、電荷保持部１２の電圧が、初期状態にリセットされる。容量切替トランジスタ６１はオフ状態とされているので、付加容量素子６２は、電荷保持部１２から切り離されている。
　その後、時刻ｔ１４において、選択トランジスタ１５がオフされた後、信号電荷の蓄積が開始される。
　信号電荷の蓄積完了後、時刻ｔ１５において、選択トランジスタ１５がオンされることで、電荷保持部１２に蓄積された信号電荷が、列信号線１６を介して、AD変換部内のメモリ等に出力される。
　蓄積された信号電荷の読み出し終了後、時刻ｔ１６において、選択トランジスタ１５がオフされる。
＜第１の実施の形態の効果＞
　上述した第１の実施の形態では、光電変換部１１に接続される電荷保持部１２の容量を信号電荷量に応じて制御することで、電荷保持部１２の電圧振幅を制御することができる。すなわち、信号電荷が多い場合には容量切替トランジスタ６１をオンして電荷保持部１２の容量を増やすことで、電荷保持部１２の電圧上昇量が抑制され、光電変換部１１の印加電圧減少量が抑制される。これにより光電変換部１１の光電変換効率の低下を抑制することができる。
　また、第１の実施の形態では、付加容量素子６２と電荷保持部１２の間に、スイッチとなる容量切替トランジスタ６１が挿入されている。これにより、電荷保持部１２を低容量で使用する場合に、付加容量素子６２で発生したリーク電流が電荷保持部１２に混入する現象を防ぐことができる。
　従って、光電変換特性（光電変換効率）の劣化を抑制し、固体撮像素子の画質劣化を抑制することができる。
＜３．第２の実施の形態＞
　次に、図８乃至図１２を参照して、本技術を適用した画素の第２の実施の形態について説明する。
　図８は、第２の実施の形態における画素５１Bの等価回路を示し、図９は、第２の実施の形態における画素５１Bの断面構造を示している。
　上述した第１の実施の形態では、リセットトランジスタ１３と容量切替トランジスタ６１が並列に接続された構成であった。これに対して、第２の実施の形態は、図８に示されるように、容量切替トランジスタ６１が、リセットトランジスタ１３と電荷保持部１２の間に挿入され、リセットトランジスタ１３と容量切替トランジスタ６１が直列に接続された構成とされている点が第１の実施の形態と異なる。
　より詳しくは、容量切替トランジスタ６１のソースが、電荷保持部１２に接続され、ドレインが、リセットトランジスタ１３のソースと付加容量素子６２の一端に接続されている。接続ノード６４は、リセットトランジスタ１３、容量切替トランジスタ６１、及び、付加容量素子６２の接続点である。
　図９に示される画素５１Bの断面構造では、リセットトランジスタ１３のソースと容量切替トランジスタ６１のドレインを兼用するｎ型拡散層７２が、新たに追加されている。このｎ型拡散層７２は、付加容量素子６２の一方であるｎ型拡散層７１と、基板内で接続されるか、絶縁層２７内に設けられた金属配線７３で接続されている。これにより、付加容量素子６２のｎ型拡散層７１が、容量切替トランジスタ６１を介して電荷保持部１２と接続される構成とされている。
＜第２の駆動＞
　次に、図１０のタイミングチャートを参照して、第２の実施の形態における画素５１Bの駆動（第２の駆動）について説明する。
　図１０のAに示される高容量選択時の駆動は、第１の実施の形態における高容量選択時の駆動と同じであるので、その説明は省略する。
　一方、低容量選択時においては、リセットトランジスタ１３を常時オン状態とし、その代わりに、容量切替トランジスタ６１がリセットトランジスタ１３としての動作を行う。
　具体的には、時刻ｔ３１において、選択トランジスタ１５がオンされた後、容量切替トランジスタ６１が、時刻ｔ３２にオンされ、時刻ｔ３３にオフされる。これにより、電荷保持部１２の電圧が、初期状態にリセットされる。
　その後、時刻ｔ３４において、選択トランジスタ１５がオフされた後、信号電荷の蓄積が開始される。
　信号電荷の蓄積完了後、時刻ｔ３５において、選択トランジスタ１５がオンされることで、電荷保持部１２に蓄積された信号電荷が、列信号線１６を介して、AD変換部内のメモリ等に出力される。
　蓄積された信号電荷の読み出し終了後、時刻ｔ３６において、選択トランジスタ１５がオフされる。
＜第２の実施の形態の効果＞
　図１１及び図１２を参照して、第１の実施の形態と第２の実施の形態の違いについて説明する。
　第１の実施の形態の画素５１Aでは、低容量選択時に、容量切替トランジスタ６１と付加容量素子６２との接続ノード６３（図５）がフローティングノードとなる。
　図１１は、第１の実施の形態の画素５１Aにおける低容量選択時の状態を示している。
　通常、この接続ノード６３と電荷保持部１２との間には寄生容量が存在するが、リセット信号レベル読み出し時と信号電荷蓄積後の蓄積信号レベル読み出し時で、接続ノード６３の電位が変動するとカップリングによって電荷保持部１２の電位が変動し、信号電荷のノイズとなることが懸念される。また、この接続ノード６３は、容量切替トランジスタ６１を介して電荷保持部１２と接続されているため、信号電荷蓄積期間中に発生したリーク電流が電荷保持部１２に混入することも懸念される。
　これに対して、図１２は、第２の実施の形態の画素５１Bにおける低容量選択時の状態を示している。
　画素５１Bでは、上述したように、容量切替トランジスタ６１がリセットトランジスタ１３と電荷保持部１２の間に挿入され、低容量選択時には、リセットトランジスタ１３が常時オンに制御される。これにより、低容量選択時においては、図１２に示されるように、容量切替トランジスタ６１と付加容量素子６２の接続ノード６４（図８）の電位が電源電圧VDDに固定され、カップリングによる電荷保持部１２の電位変動を抑制することができる。また、この接続ノード６４で発生したリーク電流は、リセットトランジスタ１３のドレインへすべて排出される構成となるので、電荷保持部１２へのリーク電流の混入も抑制することができる。
　従って、第２の実施の形態の画素５１Bの構造によれば、第１の実施の形態で発生するような、低容量選択時のカップリングによる電荷保持部１２の電位変動や、電荷保持部１２へのリーク電流の混入を抑制することができる。これにより、第２の実施の形態によれば、上述した第１の実施の形態における効果に加えて、固体撮像素子の画質劣化をさらに抑制することができる。
＜４．第３の実施の形態＞
　次に、図１３乃至図１６を参照して、本技術を適用した画素の第３の実施の形態について説明する。
　図１３は、第３の実施の形態における画素５１Cの等価回路を示し、図１４は、第３の実施の形態における画素５１Cの断面構造を示している。
　上述した第１及び第２の実施の形態が信号電荷として電子を用いる構成であったのに対して、第３の実施の形態は、信号電荷として正孔を用いる構成とされている点が第１及び第２の実施の形態と異なる。
　信号電荷を正孔としたため、光電変換部１１の一端である上部電極２９A側に電源電圧VDDが印加される。また、リセットトランジスタ１３が、電源電圧VDDではなく、GNDに接続されている。
　第２の実施の形態の図９では、P型半導体基板２１内のｎ型拡散層２３が、リセットトランジスタ１３と増幅トランジスタ１４で共有されていた。しかし、第３の実施の形態では、図１４に示されるように、リセットトランジスタ１３用のｎ型拡散層２３Aと、増幅トランジスタ１４用のｎ型拡散層２３Bが、別々に形成されている。そして、リセットトランジスタ１３用のｎ型拡散層２３AはGNDに接続され、増幅トランジスタ１４用のｎ型拡散層２３Bは電源電圧VDDに接続されている。
　第３の実施の形態におけるその他の構成は、上述した第２の実施の形態と同様であり、画素の駆動方法も、図１０を参照して説明した第２の駆動と同様であるため、それらの説明は省略する。
＜第３の実施の形態の効果＞
　図１５及び図１６を参照して、第２の実施の形態と第３の実施の形態の違いについて説明する。
　図１５は、第２の実施の形態の高容量選択時の状態を示している。
　高容量選択時においては、容量切替トランジスタ６１のゲート部６１GT下の電位は、信号電荷量によって変化する。電荷保持部１２が電源電圧VDDでリセットされた場合、リセット直後は、容量切替トランジスタ６１のゲート部６１GT下は電子が少なく、図１５のAに示されるように弱反転状態となっている。そして、電荷蓄積に伴って、図１５のBに示されるように反転状態へと変化していく。その結果、容量切替トランジスタ６１のゲート部６１GT下の容量が変動し、信号電荷に応じてQV変換効率が変化してしまう。この現象は固体撮像素子のリニアリティ性能を劣化させる。なお、ここでは、第２の実施の形態を用いて説明したが、第１の実施の形態でも同様の現象が発生する。
　図１６は、第３の実施の形態の高容量選択時の状態を示している。
　第３の実施の形態では、電荷保持部１２のリセット電位がGNDとされている。また、信号電荷は正孔である。そのため、第３の実施の形態では、図１６のAに示されるように、容量切替トランジスタ６１のゲート部６１GT下を強反転状態から使用し、図１６のBに示されるように、容量切替トランジスタ６１のゲート部６１GT下は徐々に反転状態へと変化していく。これにより、信号電荷蓄積時の容量切替トランジスタ６１のゲート部６１GTの空乏化を抑制することができ、容量変動によるリニアリティ崩れを抑制することができる。
　また電荷保持部１２を、P型半導体基板（P-Well）２１と同じGND電位でリセットすることで、電荷保持部１２とP型半導体基板２１の暗時電位差が抑制され、暗時ノイズを抑制することができる。
　従って、第３の実施の形態の画素５１Cの構造によれば、上述した第１及び第２の実施の形態における効果に加えて、容量変動によるリニアリティ崩れを抑制することができ、電荷保持部１２の暗時ノイズを抑制することができるので、さらに固体撮像素子の画質劣化を抑制することができる。
＜５．第４の実施の形態＞
　図１７乃至図２０を参照して、本技術を適用した画素の第４の実施の形態について説明する。
　図１７は、第４の実施の形態における画素５１Dの等価回路を示し、図１８は、第４の実施の形態における画素５１Dの断面構造を示している。
　図１７に示される画素５１Dの等価回路は、付加容量素子６２のリセットトランジスタ１３側である接続ノード６４と反対側のノードが、電源電圧VDDではなく、GNDに接続されている点が、上述した第３の実施の形態と異なる。
　図１８に示される画素５１Dの断面構造では、MOSキャパシタである付加容量素子６２のゲート部６２GTが、絶縁層２７内に設けられた金属配線８１により、容量切替トランジスタ６１のｎ型拡散層７２と接続されており、付加容量素子６２のゲート部６２GTは、容量切替トランジスタ６１を介して電荷保持部１２と接続される構成とされている。付加容量素子６２のｎ型拡散層７１はGNDに接続されている。その他の点は、上述した第３の実施の形態と同様である。
＜第４の実施の形態の効果＞
　図１９及び図２０を参照して、第３の実施の形態と第４の実施の形態の違いについて説明する。
　図１９は、第３の実施の形態の高容量選択時の状態を示している。
　電荷保持部１２の飽和電荷量は、高容量選択時の電荷保持部１２の容量と、電荷保持部１２の使用可能な電圧範囲で決定される。飽和電荷量を改善するには、電荷保持部１２に大きな容量を付加する必要がある。
　第３の実施の形態の画素５１Cでは、付加容量素子６２をMOSキャパシタで構成し、図１４に示したように、付加容量素子６２のP型半導体基板２１側ノードであるｎ型拡散層７１が、電荷保持部１２と接続されている。
　付加容量素子６２のP型半導体基板２１側ノードはｐｎ接合を有しており、リーク電流が発生する。したがって、このような構成において、飽和電荷量を増大させるため、付加容量素子６２を大面積化すると、電荷保持部１２に流入するリーク電流が増大する懸念がある。
　なお、リーク電流が増大する懸念は、第３の実施の形態だけでなく、第１及び第２の実施の形態においても同様に存在する。ただし、第３の実施の形態では、上述したリーク電流の増大が高容量選択時の明時のときに発生するのに対して、第１及び第２の実施の形態では、信号電荷が電子であるので、暗時の場合に発生することになる。
　これに対して、図２０は、第４の実施の形態の高容量選択時の状態を示している。
　第４の実施の形態の画素５１Dでは、MOSキャパシタで構成される付加容量素子６２のゲート部６２GT側が、電荷保持部１２と接続されている。従って、仮に、ｐｎ接合となっているMOSキャパシタのｎ型拡散層７１にリーク電流が発生した場合であっても、そのリーク電流はGNDに流れるので、付加容量素子６２を大面積化したときの電荷保持部１２のリーク電流を抑制することができる。
　また、第４の実施の形態の画素５１Dでは、暗時の付加容量素子６２のゲート部６２GTがGND電位となる。そのため、付加容量素子６２のP型半導体基板２１側のｎ型拡散層７１はGND電位とした。これにより、付加容量素子６２のゲート部６２GT下の空乏化が抑制され、付加容量素子６２の容量の低下が抑制される。結果として、信号電荷量に対するQV変換効率の変動を抑制することができる。
　従って、第４の実施の形態の画素５１Dの構造によれば、上述した第１乃至第３の実施の形態における効果に加えて、容量を増大させた際の電荷保持部１２のリーク電流が抑制され、固体撮像素子のダイナミックレンジ拡大とノイズ抑制を両立させることができる。その結果、さらに固体撮像素子の画質劣化を抑制することができる。
＜６．第５の実施の形態＞
　図２１乃至図２２を参照して、本技術を適用した画素の第５の実施の形態について説明する。
　図２１は、第５の実施の形態における画素５１Eの等価回路を示し、図２２は、第５の実施の形態における画素５１Eの断面構造を示している。
　画素５１Eの等価回路は、図２１に示されるように、第１の波長光であるGreen光用の画素回路１０１Gと、第２の波長光であるRed光及び第３の波長光であるBlue光用の画素回路１０１RBとで構成される。
　Green光用の画素回路１０１Gは、図１７に示した第４の実施の形態の画素５１Dと同じ構成を有している。
　すなわち、画素回路１０１Gは、光電変換部１１１G、電荷保持部１１２G、リセットトランジスタ１１３G、増幅トランジスタ１１４G、選択トランジスタ１１５G、容量切替トランジスタ１６１G、及び、付加容量素子１６２Gを有する。
　画素回路１０１Gの光電変換部１１１G、電荷保持部１１２G、リセットトランジスタ１１３G、増幅トランジスタ１１４G、選択トランジスタ１１５G、容量切替トランジスタ１６１G、及び、付加容量素子１６２Gは、それぞれ、図１７に示した画素５１Dの光電変換部１１、電荷保持部１２、リセットトランジスタ１３、増幅トランジスタ１４、選択トランジスタ１５、容量切替トランジスタ６１、及び、付加容量素子６２に対応する。
　一方、Red光及びBlue光用の画素回路１０１RBは、光電変換部と転送トランジスタについては、Red光とBlue光についてそれぞれ有し、それ以外についてはRed光とBlue光で共有する構成となっている。
　より具体的には、画素回路１０１RBは、光電変換部１１１R、光電変換部１１１B、転送トランジスタ１９１R、転送トランジスタ１９１B、電荷保持部１１２RB、リセットトランジスタ１１３RB、増幅トランジスタ１１４RB、選択トランジスタ１１５RB、及び、容量切替トランジスタ１６１RB、及び、付加容量素子１６２RBを有する。
　光電変換部１１１Rは、Red光を受光して光電変換して得られた電荷を蓄積する。光電変換部１１１Bは、Blue光を受光して光電変換して得られた電荷を蓄積する。
　転送トランジスタ１９１Rは、ゲートに供給される転送信号TG(R)によりオンされたとき、光電変換部１１１Rで生成された信号電荷を、FD部である電荷保持部１１２RBに転送する。転送トランジスタ１９１Bは、ゲートに供給される転送信号TG(B)によりオンされたとき、光電変換部１１１Bで生成された信号電荷を、FD部である電荷保持部１１２RBに転送する。
　電荷保持部１１２RBは、光電変換部１１１Rまたは１１１Bから転送された信号電荷を保持する。
　リセットトランジスタ１１３RBは、ゲートに供給されるリセット信号RST(RB)によりオンされたとき、電荷保持部１１２RB及び付加容量素子１６２RBの電位をリセットする。
　増幅トランジスタ１１４RBのゲートは電荷保持部１１２RBと接続され、ドレインは電源電圧VDDに、ソースは選択トランジスタ１１５RBのドレインに接続されている。増幅トランジスタ１１４RBは、電荷保持部１１２RBの電位に応じた画素信号を出力する。
　選択トランジスタ１１５RBのドレインは、増幅トランジスタ１１４RBのソースと接続され、選択トランジスタ１１５RBのソースは、列信号線１６と接続されている。選択トランジスタ１１５RBは、ゲートに供給される選択信号SEL(RB)により画素回路１０１RBが選択されたときオンされ、画素５１Eで受光したRed光またはBlue光に対応する画素信号を、列信号線１６を介してAD変換部に出力する。
　容量切替トランジスタ１６１RBのドレインは、リセットトランジスタ１１３RBのソースと付加容量素子１６２RBの一端に接続され、容量切替トランジスタ１６１RBのソースは、電荷保持部１１２RBと接続されている。付加容量素子１６２RBのリセットトランジスタ１１３RBと接続されていない側の他端には、電源電圧VDDが印加されている。
　図２２は、第５の実施の形態における画素５１Eの断面構造を示している。
　画素５１Eは、P型半導体基板２１の光入射面側に、保護膜（絶縁膜）２０１を介して光電変換部１１１Gが形成されている。光電変換部１１１Gは、光電変換膜２０２を上部電極２０３Aと下部電極２０３Bで挟み込む構造で形成されている。光電変換膜２０２の材料には、Green光を光電変換し、Red光とBlue光を透過する材料が使用される。Greenの波長光で光電変換する有機光電変換膜としては、例えばローダーミン系色素、メラシアニン系色素、キナクリドン等を含む有機光電変換材料を用いることができる。上部電極２０３Aと下部電極２０３Bのそれぞれは、例えば、酸化インジウム錫（ITO）膜、酸化インジウム亜鉛膜等の透明性の電極膜で形成される。
　なお、例えば、光電変換膜２０２を、Redの波長光で光電変換する有機光電変換膜とする場合には、フタロシアニン系色素を含む有機光電変換材料を用いることができる。また例えば、光電変換膜２０２を、Blueの波長光で光電変換する有機光電変換膜とする場合には、クマリン系色素、トリス－８－ヒドリキシキノリンＡｌ（Ａｌｑ３）、メラシアニン系色素等を含む有機光電変換材料を用いることができる。光電変換部１１１Gの上側には、オンチップレンズ３２が形成されている。
　P型半導体基板２１の内部には、２つのｎ型半導体領域２０４及び２０５が深さ方向に積層されて形成されており、２つのPN接合によるフォトダイオードPD１及びPD２が形成されている。光吸収係数の違いにより、フォトダイオードPD１は、Blue光を光電変換し、フォトダイオードPD２は、Red光を光電変換する。２つのｎ型半導体領域２０４及び２０５の一部は、P型半導体基板２１の下側の界面まで到達するように形成されている。
　光電変換部１１１G等が形成された側とは反対側となるP型半導体基板２１の下側の面に、画素５１Eの複数の画素トランジスタが形成されている。
　具体的には、Green光用のリセットトランジスタ１１３Gが、P型半導体基板２１上のゲート部１１３GTと、P型半導体基板２１内のｎ型拡散層２２３Aおよび２７２で構成され、増幅トランジスタ１１４Gが、P型半導体基板２１上のゲート部１１４GTと、P型半導体基板２１内のｎ型拡散層２２３Bおよび２２４で構成されている。
　また、選択トランジスタ１１５Gが、P型半導体基板２１上のゲート部１１５GTと、P型半導体基板２１内のｎ型拡散層２２４および２２５で構成されている。ｎ型拡散層２２４は、増幅トランジスタ１１４Gと選択トランジスタ１１５Gで共有されている。
　容量切替トランジスタ１６１Gが、P型半導体基板２１上のゲート部１６１GTと、P型半導体基板２１内のｎ型拡散層２７２及び２２２で構成されて、MOSキャパシタで構成される付加容量素子１６２Gが、P型半導体基板２１上のゲート部１６２GTと、P型半導体基板２１内のｎ型拡散層２７１で構成されている。
　MOSキャパシタの付加容量素子１６２Gのゲート部１６２GTが、絶縁層２３７内に設けられた金属配線２８１により、容量切替トランジスタ１６１Gのｎ型拡散層２７２と接続されており、付加容量素子６２のｎ型拡散層２７１はGNDに接続されている。
　Green光を受光して生成される信号電荷は正孔とされ、光電変換膜２０２の上部電極２０３Aには電源電圧VDDが印加される。光電変換膜２０２の下部電極２０３Bは、金属の接続導体２２７により、容量切替トランジスタ１６１Gのソース／ドレインの一方であるｎ型拡散層２２２、及び、増幅トランジスタ１１４Gのゲート部１１４GTと接続されており、これら全体が電荷保持部１１２Gとなる。なお、接続導体２２７は、P型半導体基板２１内においては、SiO2若しくはSiN等の絶縁膜２２８で覆われて絶縁されている。
　さらに、Blue光用の転送トランジスタ１９１Bが、P型半導体基板２１上のゲート部１９１BGTと、P型半導体基板２１内のｎ型半導体領域２０４およびｎ型拡散層２３１で構成され、Red光用の転送トランジスタ１９１Rが、P型半導体基板２１上のゲート部１９１RGTと、P型半導体基板２１内のｎ型半導体領域２０５およびｎ型拡散層２３１で構成されている。
　また、リセットトランジスタ１１３RBが、P型半導体基板２１上のゲート部１１３RBGTと、P型半導体基板２１内のｎ型拡散層２３４および２３５で構成され、増幅トランジスタ１１４RBが、P型半導体基板２１上のゲート部１１４RBGTと、P型半導体基板２１内のｎ型拡散層２３５および２３６で構成されている。ｎ型拡散層２３５には電源電圧VDDが印加され、リセットトランジスタ１１３RBと増幅トランジスタ１１４RBで共有されている。
　さらに、選択トランジスタ１１５RBが、P型半導体基板２１上のゲート部１１５RBGTと、P型半導体基板２１内のｎ型拡散層２３６および２２５で構成されている。ｎ型拡散層２２５は、選択トランジスタ１１５Gと選択トランジスタ１１５RBで共有されている。
　容量切替トランジスタ１６１RBが、P型半導体基板２１上のゲート部１６１RBGTと、P型半導体基板２１内のｎ型拡散層２３３及び２３４で構成され、MOSキャパシタで構成される付加容量素子１６２RBが、P型半導体基板２１上のゲート部１６２RBGTと、P型半導体基板２１内のｎ型拡散層２３２で構成されている。
　MOSキャパシタの付加容量素子１６２RBのゲート部１６２RBGTが、絶縁層２３７内に設けられた金属配線２８２により、容量切替トランジスタ１６１RBのｎ型拡散層２３４と接続されており、付加容量素子１６２RBのｎ型拡散層２３２が、電源電圧VDDに接続されている。
　Blue光用の転送トランジスタ１９１BとRed光用の転送トランジスタ１９１Rで共有されるｎ型拡散層２３１は、FD部であり、容量切替トランジスタ１６１RBの一方のｎ型拡散層２３３と増幅トランジスタ１１４RBのゲート部１１４RBGTの両方に接続されており、これら全体が電荷保持部１１２RBとなる。
　P型半導体基板２１の画素トランジスタが形成された面は、絶縁膜２３７で覆われている。
　なお、図２２では、図示の制約上、複数の画素トランジスタのソースまたはドレインとして共有される複数のｎ型拡散層を金属配線で接続して示しているが、勿論、１つのｎ型拡散層で形成してもよい。
　第５の実施の形態の画素５１Eの構造によれば、Green光用の画素回路１０１Gは、図１７に示した第４の実施の形態の画素５１Dと同じ構成であるので、Green光の信号を保持する電荷保持部１１２Gに関しては、上述した第４の実施の形態と同様の効果を有する。
　即ち、光電変換部１１１Gに接続される電荷保持部１１２Gの容量を信号電荷量に応じて制御することで、電荷保持部１１２Gの電圧振幅を制御することができる。すなわち、信号電荷が多い場合には電荷保持部１１２Gの容量を増やすことで、電荷保持部１１２Gの電圧上昇量が抑制され、光電変換部１１１Gの印加電圧減少量が抑制される。これにより光電変換部１１１Gの光電変換効率の低下を抑制することができる。
　また、付加容量素子１６２Gと電荷保持部１１２Gの間に、スイッチとなる容量切替トランジスタ１６１Gが挿入されている。これにより、電荷保持部１１２Gを低容量で使用する場合に、付加容量素子１６２Gで発生したリーク電流が電荷保持部１１２Gに混入する現象を防ぐことができる。
　従って、光電変換特性（光電変換効率）の劣化を抑制し、固体撮像素子の画質劣化を抑制することができる。
　また、図１２を参照して説明したように、低容量選択時には、リセットトランジスタ１３が常時オンに制御されるので、低容量選択時に、カップリングによる電荷保持部１１２Gの電位変動や、電荷保持部１１２Gへのリーク電流の混入を抑制することができる。
　さらに、図１６を参照して説明したように、電荷保持部１１２Gを、P型半導体基板２１と同じGND電位でリセットし、容量切替トランジスタ１６１Gのゲート部１６１GT下を強反転状態から使用することで、容量変動によるリニアリティ崩れを抑制することができ、電荷保持部１１２Gの暗時ノイズを抑制することができる。
　また、付加容量素子１６２Gのｎ型拡散層２７１にリーク電流が発生した場合であっても、そのリーク電流はGNDに流れるので、容量を増大させた際の電荷保持部１１２Gのリーク電流が抑制され、固体撮像素子のダイナミックレンジ拡大とノイズ抑制を両立させることができる。
　以上の効果により、さらに固体撮像素子の画質劣化を抑制することができる。
　また、第５の実施の形態の画素５１Eの構造によれば、Green光用の電荷保持部１１２Gとは別に、Red光及びBlue光を光電変換した信号を保持する電荷保持部１１２RBを有し、容量切替トランジスタ１６１RBと付加容量素子１６２RBとを用いて、Green信号とは独立に電荷保持部１１２RBの容量を制御することができる。
　これにより、被写体の色によって、R,G,Bのゲインを異なるように制御することができる。例えば、緑色の被写体を撮像した場合には、Green光用の電荷保持部１１２Gの容量値を大きくすることでGreen信号の増幅率を抑制し、またRedとBlueの信号を読み出す場合にはRed光及びBlue光用の電荷保持部１１２RBの容量値を小さくすることで信号増幅率を高く設定することが可能である。これにより、様々な被写体に対しても、光電変換部１１１Gの感度劣化を抑制しつつ、撮像信号のＳ／Ｎ比の改善を実現することができる。
　なお、図２２に示した画素構造は、P型半導体基板２１の外側に１色の光を光電変換する光電変換部（光電変換部１１１G）を形成し、P型半導体基板２１内に、２色の光を光電変換する光電変換部（２つのPN接合によるフォトダイオードPD１及びPD２）を形成する構成とされていた。
　しかし、P型半導体基板２１の外側に２色の光を光電変換する光電変換部を形成し、P型半導体基板２１内に、１色の光を光電変換する光電変換部（１つのPN接合によるフォトダイオードPD）を形成する構成とすることも可能である。この場合、例えば、光電変換膜２０２が、Green光を光電変換する光電変換膜と、Blue光を光電変換する光電変換膜の２層となる。あるいはまた、光電変換膜２０２を上部電極２０３Aと下部電極２０３Bで挟み込む構造が積層されて形成される構成としてもよい。
＜７．固体撮像素子の概略構成例＞
　上述した画素５１A乃至画素５１Eは、図２３に示す固体撮像素子の画素として採用することができる。すなわち、図２３は、本技術が適用された固体撮像素子の概略構成を示す図である。
　図２３の固体撮像素子３０１は、半導体として例えばシリコン（Si）を用いた半導体基板３１２に、画素３０２が行列状に２次元配列された画素アレイ部３０３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路３０４、カラム信号処理回路３０５、水平駆動回路３０６、出力回路３０７、制御回路３０８などが含まれる。
　画素３０２としては、上述した画素５１A乃至画素５１Eのいずれかの構成が採用される。
　制御回路３０８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像素子３０１の内部情報などのデータを出力する。すなわち、制御回路３０８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路３０４、カラム信号処理回路３０５及び水平駆動回路３０６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路３０８は、生成したクロック信号や制御信号を、垂直駆動回路３０４、カラム信号処理回路３０５及び水平駆動回路３０６等に出力する。
　垂直駆動回路３０４は、例えばシフトレジスタによって構成され、所定の画素駆動配線３１０を選択し、選択された画素駆動配線３１０に画素３０２を駆動するためのパルスを供給し、行単位で画素３０２を駆動する。すなわち、垂直駆動回路３０４は、画素アレイ部３０３の各画素３０２を行単位で順次垂直方向に選択走査し、各画素３０２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線３０９を通してカラム信号処理回路３０５に供給させる。
　上述したリセット信号RST、RST(G)、及びRST(RB)、選択信号SEL、SEL(B)、及びSEL(RB)、切替制御信号CapSEL、CapSEL(G)、及びCapSEL(RB)並びに、転送信号TG(R)及びTG(B)などは、画素駆動配線３１０を介して垂直駆動回路３０４によって制御される。
　カラム信号処理回路３０５は、例えば、画素３０２の列ごとに配置されており、１行分の画素３０２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路３０５は、画素固有の固定パターンノイズを除去するためのCDSおよびAD変換等の信号処理を行う。
　水平駆動回路３０６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路３０５の各々を順番に選択し、カラム信号処理回路３０５の各々から画素信号を水平信号線３１１に出力させる。
　出力回路３０７は、カラム信号処理回路３０５の各々から水平信号線３１１を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路３０７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子３１３は、外部と信号のやりとりをする。
　以上のように構成される固体撮像素子３０１は、CDS処理とAD変換処理を行うカラム信号処理回路５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
　固体撮像素子３０１の画素３０２として、上述した画素５１A乃至画素５１Eのいずれかの構成が採用されるので、固体撮像素子３０１は、光電変換特性（光電変換効率）の劣化を抑制し、固体撮像素子の画質劣化を抑制することができる。
＜８．電子機器への適用例＞
　本技術は、固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
　図２４は、本技術が適用された電子機器としての、撮像装置の構成例を示すブロック図である。
　図２４に示される撮像装置４０１は、光学系４０２、シャッタ装置４０３、固体撮像素子４０４、制御回路４０５、信号処理回路４０６、モニタ４０７、およびメモリ４０８を備えて構成され、静止画像および動画像を撮像可能である。
　光学系４０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子４０４に導き、固体撮像素子４０４の受光面に結像させる。
　シャッタ装置４０３は、光学系４０２および固体撮像素子４０４の間に配置され、制御回路４０５の制御に従って、固体撮像素子４０４への光照射期間および遮光期間を制御する。
　固体撮像素子４０４は、上述した固体撮像素子３０１、即ち、光電変換特性の劣化を抑制し、画質劣化を抑制させた固体撮像素子により構成される。固体撮像素子４０４は、光学系４０２およびシャッタ装置４０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子４０４に蓄積された信号電荷は、制御回路４０５から供給される駆動信号（タイミング信号）に従って転送される。固体撮像素子４０４は、それ単体でワンチップとして構成されてもよいし、光学系４０２ないし信号処理回路４０６などと一緒にパッケージングされたカメラモジュールの一部として構成されてもよい。
　制御回路４０５は、例えば、CPU（Central Processing Unit）等により構成され、固体撮像素子４０４の転送動作、および、シャッタ装置４０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子４０４およびシャッタ装置４０３を駆動する。
　撮像装置４０１では、ユーザ(操作者)が、図示せぬ操作部から指示することにより、高容量設定かまたは低容量設定の動作を選択することができる。制御回路４０５は、ユーザによって指定された設定情報に基づいて、高容量設定または低容量設定のいずれかを固体撮像素子４０４に指示する。
　また、制御回路４０５は、撮像された画像の被写体の明るさを信号処理回路４０６から取得し、取得された明るさに応じて、次フレームの撮像を高容量設定かまたは低容量設定のどちらで行うかを（自動で）選択して、固体撮像素子４０４に指示することもできる。固体撮像素子４０４は、制御回路４０５からの指示に基づいて、各画素３０２（画素５１）の容量切替トランジスタ６１、１６１G、または１６１RBを制御する。
　信号処理回路４０６は、例えば、DSP(Digital Signal Processor)等により構成され、固体撮像素子４０４から出力された画素信号に対して各種の信号処理を施す。信号処理回路４０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ４０７に供給されて表示されたり、メモリ４０８に供給されて記憶（記録）されたりする。
　上述したように、固体撮像素子４０４として、上述した各実施の形態に係る画素５１の構造を有する固体撮像素子を用いることで、光電変換特性の劣化を抑制し、画質劣化を抑制することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置４０１においても、撮像画像の高画質化を図ることができる。
　本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、半導体基板のP型及びN型の各半導体領域は、逆の導電型の半導体領域で構成することもできる。
　また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
　上述した複数の実施の形態の全てまたは一部を適宜組み合わせた形態を採用することができる。例えば、上述した第５の実施の形態は、Green光用の画素回路１０１Gを、図１７に示した第４の実施の形態の画素５１Dと同じ構成としたが、その代わりに、第１乃至第３の実施の形態の画素５１A乃至５１Cのいずれかの構成とすることも可能である。
　また、本技術は、固体撮像素子に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　半導体基板の外側に形成された光電変換部と、
　前記光電変換部で生成された信号電荷を保持する電荷保持部と、
　前記電荷保持部の電位をリセットするリセットトランジスタと、
　前記電荷保持部に接続され、前記電荷保持部の容量を切り替える容量切替トランジスタと、
　前記容量切替トランジスタに接続された付加容量素子と
　を有する画素を備える
　固体撮像素子。
（２）
　前記容量切替トランジスタが、前記リセットトランジスタと前記電荷保持部の間に接続されている
　前記（１）に記載の固体撮像素子。
（３）
　前記容量切替トランジスタにより、前記電荷保持部の容量が低容量に切り替えられた場合、前記リセットトランジスタは常時オンするように制御される
　前記（２）に記載の固体撮像素子。
（４）
　前記リセットトランジスタは、前記電荷保持部の電位を、前記半導体基板と同電位にリセットする
　前記（２）に記載の固体撮像素子。
（５）
　前記リセットトランジスタは、前記電荷保持部の電位を、GNDにリセットする
　前記（４）に記載の固体撮像素子。
（６）
　前記付加容量素子は、MOSキャパシタで構成される
　前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）
　前記MOSキャパシタのゲート部が、前記電荷保持部に接続される構成である
　前記（６）に記載の固体撮像素子。
（８）
　前記MOSキャパシタの前記半導体基板内の拡散層が、前記電荷保持部に接続される構成である
　前記（６）に記載の固体撮像素子。
（９）
　前記リセットトランジスタは、前記電荷保持部の電位を、電源電圧にリセットする
　前記（１）乃至（３）、（６）、または（８）のいずれかに記載の固体撮像素子。
（１０）
　前記容量切替トランジスタと前記リセットトランジスタは、直列に接続されている
　前記（１）乃至（９）のいずれかに記載の固体撮像素子。
（１１）
　前記容量切替トランジスタと前記リセットトランジスタは、並列に接続されている
　前記（１）に記載の固体撮像素子。
（１２）
　前記光電変換部は、光電変換膜の上下を電極で挟み込む構造により形成されている
　前記（１）乃至（１１）のいずれかに記載の固体撮像素子。
（１３）
　前記画素は、前記光電変換部の上方または下方に、他の光電変換部をさらに有する
　前記（１）乃至（１２）のいずれかに記載の固体撮像素子。
（１４）
　前記他の光電変換部は、前記半導体基板に形成されたフォトダイオードである
　前記（１３）に記載の固体撮像素子。
（１５）
　前記光電変換部で生成された前記信号電荷は、正孔である
　前記（１）に記載の固体撮像素子。
（１６）
　前記光電変換部で生成された前記信号電荷は、電子である
　前記（１）に記載の固体撮像素子。
（１７）
　半導体基板の外側に形成された光電変換部と、
　前記光電変換部で生成された信号電荷を保持する電荷保持部と、
　前記電荷保持部の電位をリセットするリセットトランジスタと、
　前記電荷保持部に接続され、前記電荷保持部の容量を切り替える容量切替トランジスタと、
　前記容量切替トランジスタに接続された付加容量素子と
　を有する画素を備える固体撮像素子
　を備える電子機器。
（１８）
　前記容量切替トランジスタを制御するための制御信号を出力する制御回路をさらに備える
　前記（１７）に記載の電子機器。
（１９）
　前記制御回路は、前記固体撮像素子で撮像された画像に基づいて、前記容量切替トランジスタを制御するための制御信号を出力する
　前記（１８）に記載の電子機器。
（２０）
　前記制御回路は、ユーザによって指定された設定情報に基づいて、前記容量切替トランジスタを制御するための制御信号を出力する
　前記（１８）または（１９）に記載の電子機器。
　１１　光電変換部，　１２　電荷保持部，　１３　リセットトランジスタ，　２１　P型半導体基板，　２８　光電変換膜，　２９A　上部電極，　２９B　下部電極，　５１（５１A乃至５１E）　画素，　６１　容量切替トランジスタ，　６２　付加容量素子，　１０１G,１０１RB　画素回路，　１１１B,１１１G,１１１R　光電変換部，　１１２G,１１２RB　電荷保持部，　１１３G,１１３RB　リセットトランジスタ，　１６１G,１６１RB　容量切替トランジスタ，　１６２G,１６２RB　付加容量素子，　３０１　固体撮像素子，　３０２　画素，　４０１　撮像装置，　４０４　固体撮像素子，　４０５　制御回路，　４０６　信号処理回路

Claims (20)

  1. 　半導体基板の外側に形成された光電変換部と、
    　前記光電変換部で生成された信号電荷を保持する電荷保持部と、
    　前記電荷保持部の電位をリセットするリセットトランジスタと、
    　前記電荷保持部に接続され、前記電荷保持部の容量を切り替える容量切替トランジスタと、
    　前記容量切替トランジスタに接続された付加容量素子と
    　を有する画素を備える
    　固体撮像素子。
  2. 　前記容量切替トランジスタが、前記リセットトランジスタと前記電荷保持部の間に接続されている
    　請求項１に記載の固体撮像素子。
  3. 　前記容量切替トランジスタにより、前記電荷保持部の容量が低容量に切り替えられた場合、前記リセットトランジスタは常時オンするように制御される
    　請求項２に記載の固体撮像素子。
  4. 　前記リセットトランジスタは、前記電荷保持部の電位を、前記半導体基板と同電位にリセットする
    　請求項２に記載の固体撮像素子。
  5. 　前記リセットトランジスタは、前記電荷保持部の電位を、GNDにリセットする
    　請求項４に記載の固体撮像素子。
  6. 　前記付加容量素子は、MOSキャパシタで構成される
    　請求項１に記載の固体撮像素子。
  7. 　前記MOSキャパシタのゲート部が、前記電荷保持部に接続される
    　請求項６に記載の固体撮像素子。
  8. 　前記MOSキャパシタの前記半導体基板内の拡散層が、前記電荷保持部に接続される
    　請求項６に記載の固体撮像素子。
  9. 　前記リセットトランジスタは、前記電荷保持部の電位を、電源電圧にリセットする
    　請求項１に記載の固体撮像素子。
  10. 　前記容量切替トランジスタと前記リセットトランジスタは、直列に接続されている
    　請求項１に記載の固体撮像素子。
  11. 　前記容量切替トランジスタと前記リセットトランジスタは、並列に接続されている
    　請求項１に記載の固体撮像素子。
  12. 　前記光電変換部は、光電変換膜の上下を電極で挟み込む構造により形成されている
    　請求項１に記載の固体撮像素子。
  13. 　前記画素は、前記光電変換部の上方または下方に、他の光電変換部をさらに有する
    　請求項１に記載の固体撮像素子。
  14. 　前記他の光電変換部は、前記半導体基板に形成されたフォトダイオードである
    　請求項１３に記載の固体撮像素子。
  15. 　前記光電変換部で生成された前記信号電荷は、正孔である
    　請求項１に記載の固体撮像素子。
  16. 　前記光電変換部で生成された前記信号電荷は、電子である
    　請求項１に記載の固体撮像素子。
  17. 　半導体基板の外側に形成された光電変換部と、
    　前記光電変換部で生成された信号電荷を保持する電荷保持部と、
    　前記電荷保持部の電位をリセットするリセットトランジスタと、
    　前記電荷保持部に接続され、前記電荷保持部の容量を切り替える容量切替トランジスタと、
    　前記容量切替トランジスタに接続された付加容量素子と
    　を有する画素を備える固体撮像素子
    　を備える電子機器。
  18. 　前記容量切替トランジスタを制御するための制御信号を出力する制御回路をさらに備える
    　請求項１７に記載の電子機器。
  19. 　前記制御回路は、前記固体撮像素子で撮像された画像に基づいて、前記容量切替トランジスタを制御するための制御信号を出力する
    　請求項１７に記載の電子機器。
  20. 　前記制御回路は、ユーザによって指定された設定情報に基づいて、前記容量切替トランジスタを制御するための制御信号を出力する
    　請求項１７に記載の電子機器。
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