WO2016004645A1 - 一种基于e1链路的ieee1588时钟同步方法、***及装置 - Google Patents

一种基于e1链路的ieee1588时钟同步方法、***及装置 Download PDF

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WO2016004645A1
WO2016004645A1 PCT/CN2014/082620 CN2014082620W WO2016004645A1 WO 2016004645 A1 WO2016004645 A1 WO 2016004645A1 CN 2014082620 W CN2014082620 W CN 2014082620W WO 2016004645 A1 WO2016004645 A1 WO 2016004645A1
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WO
WIPO (PCT)
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conversion device
clock
link
delay
link delay
Prior art date
Application number
PCT/CN2014/082620
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English (en)
French (fr)
Inventor
尹二飞
薛百华
张洪雁
Original Assignee
北京东土科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 北京东土科技股份有限公司 filed Critical 北京东土科技股份有限公司
Publication of WO2016004645A1 publication Critical patent/WO2016004645A1/zh

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter

Definitions

  • FIG. 1 is a structural diagram of transmitting a PTP 4 packet carrying an Ethernet bearer on a Synchronous Digital Hierarchy (SDH) network in the prior art, and the master clock device transmits a PTP packet to the slave clock device through the SDH network.
  • An Ethernet and E1 conversion device is added to the transmission link, and the primary clock device transmits the PTP message to the Ethernet and E1 conversion device, and the device converts the PTP message into an E1 message through the SDH network.
  • the E1 packet is converted into a PTP packet and sent to the slave clock device, so that the clock synchronization message sent by the corresponding clock device passes through a process similar to the above process. Transfer to the master clock device.
  • FIG. 2 is a specific structural diagram of clock synchronization based on an E1 link in the prior art, and FIG. 2 is basically similar to FIG. 1.
  • a PTP packet is transmitted in an SDH network
  • the timestamp in the PTP packet is in and out of the Ethernet.
  • the master the PHY from the clock device is tagged.
  • the master-slave clock device performs clock synchronization, it needs to ensure the link delay from the master clock device to the slave clock device, and the link delay from the slave clock device to the master clock device.
  • the clock synchronization packet is converted into an Ethernet packet, the clock synchronization report is used.
  • the text can be sent immediately, and the data transmission rate of the E1 link is slow.
  • the clock synchronization message After the clock synchronization message is converted into an E1 message, it needs to wait until the time of sending the message, and the waiting time needs to be based on the current E1 chain.
  • the waiting time Depending on the transmission condition of the path, the waiting time is not fixed, so the delay is also called the jitter delay.
  • the jitter delay causes the link delay of the master clock device to the slave clock device to be incompatible with the link delay from the clock device to the master clock device, and the jitter delay cannot be separated from the link delay.
  • An embodiment of the present invention provides an IEEE1588 clock synchronization method based on an E1 link.
  • the first conversion device maintains clock synchronization with the master clock device, and the second conversion device synchronizes with the slave clock, the first conversion device and the second conversion device.
  • the method is used to implement conversion between an Ethernet packet and an E1 packet. The method includes:
  • the second switching device determines, according to the time t2 of each timestamp t1 of the plurality of E1 messages, a link delay between the first switching device and the second converting device, where the multiple E1 packets are first
  • the conversion device sends the Sync message sent by the master clock device, and each of the ⁇ 1 ⁇ text carries at least one timestamp tl;
  • the second conversion device receives the link delay of the second conversion device sent by the first conversion device to the first conversion device, where the link delay of the second conversion device to the first conversion device is the first
  • the conversion device is determined according to each timestamp t3 carried in the plurality of E1 messages sent by the second conversion device, and the time t4 of receiving the timestamp t3 of each E1 message;
  • the second converting device causes the slave clock device to delay its own clock according to the determined link delay between the first converting device and the second converting device.
  • the link delay of the first conversion device to send the second conversion device to the first conversion device includes:
  • the second switching device When receiving the Delay_Req message sent from the clock device, the second switching device sends a plurality of E1 messages to the first switching device, and adds at least one timestamp t3 to each corresponding E1 message;
  • the first converting device determines, according to each time t4 of receiving the timestamp t3 in each E1 message, a link delay of the second converting device to the first converting device, and determining the determined second converting device to the first
  • the link delay of the conversion device is sent to the second conversion device.
  • the second conversion device causes the slave clock device to delay the link between the first conversion device and the second conversion device according to the determination.
  • the timing of its own clock includes:
  • the second conversion device adjusts its own clock according to the determined link delay between the first conversion device and the second conversion device, and sends the adjusted clock information to the slave clock device, so that the slave clock device
  • the clock information adjusts its own clock
  • the second conversion device sends the determined link delay between the first conversion device and the second conversion device to the slave clock device, so that the slave clock device delays the link between the first conversion device and the second conversion device. , adjust your own clock.
  • the adjustment of the clock according to the link delay between the first conversion device and the second conversion device includes:
  • the link delay of the backup determines the average link delay
  • the method further includes: the second conversion device and the first conversion device split the clock synchronization into a plurality of small segments, and insert the Transmitted in multiple E1 messages carrying timestamps; or,
  • the second converting device and the first converting device insert information of other messages into a plurality of E1 messages carrying timestamps for transmission.
  • An embodiment of the present invention provides an IEEE 1588 clock synchronization apparatus based on an E1 link, where the apparatus includes: a link delay determination module, configured to receive, according to a time t2 of each timestamp t1 of the plurality of E1 messages, Determining, by the first switching device, the Sync message sent by the master clock device, and sending each of the E1 messages to the first link device, and each of the E1 ⁇ Carry at least one timestamp tl;
  • a receiving module configured to receive a link delay sent by the first switching device to the first switching device, where the link delay of the self to the first switching device is the second converting device according to the second
  • Each timestamp t3 carried in the plurality of E1 packets sent by the switching device, and the time t4 at which the timestamp t3 of each E1 packet is received is determined.
  • the clock synchronization module is configured to enable the slave clock device to time its own clock according to the determined link delay between itself and the second conversion device.
  • the clock synchronization module is specifically configured to perform the clock on the clock according to the determined first conversion device and its own link delay. Adjusting, and transmitting the adjusted clock information to the slave clock device, so that the slave clock device adjusts its own clock according to the clock information; or, sending the determined first conversion device and its own link delay to the slave clock device The slave clock device adjusts its own clock according to the delay of the first switching device and its own link.
  • the clock synchronization module is specifically configured to determine the link delay from the first conversion device to itself, and to the first Converting the link delay of the device to determine an average link delay; determining a time offset between the master clock device and the slave clock device according to the determined link delay of the first conversion device to itself and the average link delay; Time offset, adjust its own clock.
  • the device further includes: a sending module, configured to split the clock synchronization packet into multiple segments and insert the plurality of E1 packets carrying the timestamp The message is sent in the text; or the information of other messages is inserted into multiple E1 messages carrying timestamps.
  • a sending module configured to split the clock synchronization packet into multiple segments and insert the plurality of E1 packets carrying the timestamp The message is sent in the text; or the information of other messages is inserted into multiple E1 messages carrying timestamps.
  • An embodiment of the present invention provides an IEEE1588 clock synchronization method, system, and apparatus based on an E1 link, where a second conversion device that maintains clock synchronization with a slave clock device is configured according to each of a plurality of received E1 messages.
  • Time At time t2 of t1 determining a link delay between the first conversion device and the second conversion device, and receiving a link from the second conversion device to the first conversion device sent by the first conversion device that is synchronized with the main clock.
  • the delay according to the determined link delay between the first conversion device and the second conversion device, causes the slave clock device to time its own clock.
  • the clock is synchronized by the second switching device that is synchronized with the clock, and the switching device adds a timestamp to the incoming and outgoing synchronization packets, and determines the chain by sending multiple time-stamped E1 packets.
  • the delay of the road avoids the influence of delay jitter of the E1 link and improves the accuracy of clock synchronization.
  • FIG. 1 is a structural diagram of a prior art transmission of an Ethernet bearer on an SDH network
  • FIG. 3 is a structural diagram of an IEEE1588 clock synchronization system based on an E1 link according to an embodiment of the present invention
  • FIG. 4 is an E1 link-based IEEE1588 based on the system architecture diagram shown in FIG. 3 according to an embodiment of the present invention
  • Clock synchronization process
  • FIG. 4 is a schematic diagram of an assembly manner of an E1 ⁇ ⁇ ⁇ text according to an embodiment of the present invention
  • 4C is a schematic diagram of another assembly manner of an E1 ⁇ ⁇ ⁇ text according to an embodiment of the present invention.
  • FIG. 5 is a detailed process of an IEEE1588 clock synchronization based on an E1 link according to an embodiment of the present invention
  • FIG. 6 is a structural diagram of an IEEE1588 clock synchronization apparatus based on an E1 link according to an embodiment of the present invention.
  • DETAILED DESCRIPTION OF THE INVENTION In order to avoid the delay caused by the jitter of the E1 link and improve the accuracy of the clock synchronization, the embodiment of the present invention provides an IEEE1588 clock synchronization method, system and device based on the E1 link.
  • FIG. 3 is a structural diagram of an IEEE1588 clock synchronization system based on an E1 link according to an embodiment of the present invention, where the system includes: a master clock device 31, a first Ethernet and E1 conversion device 32, a second Ethernet, and an E1 conversion device. 33 and slave clock device 34.
  • the master clock device 31 maintains clock synchronization with the first Ethernet and E1 conversion device 32
  • the second Ethernet and El conversion device 33 and the slave clock device 34 maintain clock synchronization.
  • a high-precision clock is provided in the first Ethernet and E1 conversion device 32 and the second Ethernet and E1 conversion device 33, by which the high-precision clock is maintained. Synchronize the clock between the conversion device and the master and slave clock devices.
  • the first Ethernet and the E1 conversion device 32 receives the Ethernet packet sent by the master clock device 31, and determines whether the Ethernet packet is a Sync packet. When determining that the Ethernet packet is a Sync packet, the first Ethernet And the E1 conversion device 32 sends a plurality of consecutive E1 messages, and when sending each E1 message, adds at least one timestamp t1 to each E1 message, and each timestamp tl is added with the timestamp. Current time.
  • the second Ethernet and E1 conversion device 33 records the time t2 at which each time stamp t1 in each E1 message is received, and determines the first Ethernet and E1 conversion device 32 according to each pair of corresponding t2 and t1.
  • the link delay of the second Ethernet and E1 conversion device 33 is not limited to
  • the first Ethernet and E1 conversion device 32 converts the received Sync message into multiple The E1 message is sent to the second Ethernet and E1 conversion device 33, and the Sync message is forwarded to the slave clock device 34 via the second Ethernet and E1 conversion device 33.
  • the second Ethernet and E1 conversion device 33 when it is determined that the Delay_Req message transmitted from the clock device 34 is received, transmits a plurality of consecutive E1 messages to the first Ethernet and E1 conversion device 32, and transmits each E1 message.
  • At the time of the text at least one time stamp t3 is added to each E1 4 ⁇ text, and each time stamp t3 is the current time when the time stamp is added.
  • the first Ethernet and E1 conversion device 32 records the time t4 at which each time stamp t3 in each E1 packet is received by the second Ethernet and E1 conversion device 33, and the second is determined according to each pair of corresponding t4 and t3.
  • the link delay between the Ethernet and El conversion device 33 to the first Ethernet and E1 conversion device 32, the first Ethernet and E1 conversion device 32 will determine the second Ethernet and E1 conversion device 33 to the first Ethernet and
  • the link delay of the E1 conversion device 32 is sent to the master clock device 31.
  • the delay_resp message sent by the master clock device 31 is received, the determined second Ethernet and E1 conversion device 33 is converted to the first Ethernet and E1.
  • the link delay of device 32 is sent to the second Ethernet and E1 conversion device 33.
  • the second Ethernet and E1 conversion device 33 causes the slave clock device to time its own clock in accordance with the determined link delay between the first Ethernet and E1 conversion device 32 and the second Ethernet and E1 conversion device 33.
  • the first Ethernet and E1 conversion device and the FPGA of the second Ethernet and E1 conversion device add a time stamp to the E1 4 at the exit of E1.
  • the slave clock device since the clock synchronization is maintained between the clock device and the second Ethernet and the E1 conversion device, the slave clock device may be the second Ethernet and E1 conversion when the clock is clocked by itself. The device adjusts its own clock first, and then adjusts the clock of the slave clock device to itself. Alternatively, the second Ethernet and E1 conversion device sends the corresponding link delay information to the slave clock device, so that the slave clock device can The link delay information adjusts to its own clock.
  • the second conversion device causes the slave clock device to perform a timing delay on the clock according to the determined link delay between the first conversion device and the second conversion device, including:
  • the second conversion device adjusts its own clock according to the determined link delay between the first conversion device and the second conversion device, and sends the adjusted clock information to the slave clock device, so that the slave clock device
  • the clock information adjusts its own clock
  • the second conversion device sends the determined link delay between the first conversion device and the second conversion device to the slave clock device, so that the slave clock device delays the link between the first conversion device and the second conversion device. , adjust your own clock.
  • the adjusted clock information is sent to the second Ethernet and E1 conversion device, and the second Ethernet and E1 conversion device according to the adjusted clock information, Adjust your own clock.
  • FIG. 4A is a schematic diagram of an IEEE1588 clock synchronization process based on an E1 link according to the system architecture diagram shown in FIG. 3 according to the embodiment of the present invention. The process includes the following steps:
  • the first Ethernet and the E1 conversion device receive the Ethernet packet sent by the master clock device, determine whether the Ethernet packet is a Sync packet, and when the determination result is yes, proceed to step S402; otherwise, directly convert the report. Send after the text.
  • the first Ethernet and the E1 conversion device send multiple E1 packets, and when sending each E1 packet, add at least one timestamp t1 to the E1 packet, and each timestamp tl is currently added. The moment of the stamp.
  • the second Ethernet and the E1 conversion device receive the multiple E1 packets sent by the first Ethernet and the E1 conversion device, and determine, according to the time instant of receiving the timestamp tl in each E1 packet, At time t2, the second Ethernet and E1 conversion device determines a link delay between the first Ethernet and the E1 conversion device to the second Ethernet and the E1 conversion device according to the determined plurality of corresponding t2 and 11.
  • step S404 When the second Ethernet and the E1 conversion device receives the Ethernet packet sent by the clock device, determine whether the Ethernet packet is a Delay_Req packet, and if the determination result is yes, proceed to step S405; otherwise, directly convert The 4 ⁇ text is sent after.
  • S405 The second Ethernet and the E1 conversion device send the E1 packet, and when sending each E1 packet, add at least one timestamp t3 to the E1 packet, where each timestamp t3 is currently added. The moment of the stamp.
  • the first Ethernet and the E1 conversion device receive the multiple E1 messages sent by the second Ethernet and the E1 conversion device, and determine, according to the time instant of receiving the timestamp t3 in each E1 message, that each timestamp is received. At time t4, the first Ethernet and E1 conversion device determines a link delay between the second Ethernet and E1 conversion device to the first Ethernet and the E1 conversion device according to the determined plurality of corresponding t4 and t3.
  • the first Ethernet and the E1 conversion device receive the Ethernet packet sent by the master clock, and determine whether the Ethernet packet is a Delay_Resp packet. If the judgment result is yes, proceed to step S407; otherwise, directly convert the packet. Rear Send.
  • the first Ethernet and E1 conversion device sends the determined link delay between the second Ethernet and E1 conversion device to the first Ethernet and the E1 conversion device to the second Ethernet and E1 conversion device.
  • the second Ethernet and E1 conversion device adjusts its own clock according to the determined link delay between the first conversion device and the second conversion device, and sends the adjusted clock information to the slave clock device.
  • the slave clock device adjusts its own clock based on the clock information.
  • the peer in order to reduce the E1 link delay jitter when performing clock synchronization, when the first Ethernet and E1 conversion device and the second Ethernet and E1 conversion device determine that the clock synchronization message is received, The peer sends multiple E1 packets, and carries at least one current timestamp information in each E1 packet sent. To effectively reduce the E1 link delay jitter, multiple E1 packets are sent. continuously.
  • the method further includes:
  • the second conversion device and the first conversion device synchronize clocks, and the plurality of segments are inserted into a plurality of E1 messages carrying a time stamp;
  • the second converting device and the first converting device insert information of other messages into a plurality of E1 messages carrying timestamps for transmission.
  • the remaining bytes of the E1 message used to send the timestamp can be used to send clock synchronization messages, and can also be used to send other Ethernet packets.
  • each E1 packet carries at most 3 timestamps.
  • the E1 packet carries three timestamps, the E1 packet has 7 bytes remaining.
  • the E1 packet carries one or two timestamps, The E1 packet has more bytes than the timestamp. In the embodiment of the present invention, other bytes except the timestamp are used in the E1 packet.
  • the E1 message can be assembled in several forms.
  • Figure 4A a schematic diagram of the assembly mode of the E1 message. After ST0 in the figure, three 8-byte timestamps (origin timestamp) are successively placed, and each timestamp is the time at which the timestamp is currently placed. The remaining 7 bytes are used to transfer other Ethernet data.
  • FIG. 4C another schematic diagram of the assembly mode of the E1 message is followed by an 8-byte timestamp (origin timestamp) followed by two bytes of Ethernet data (data), and then Is an 8-byte timestamp ( origintimestamp ), followed by two bytes of Ethernet data (data ), then an 8-byte timestamp ( origintimestamp ), followed by three-byte Ethernet data (data), thus encapsulating three timestamps into one E1.
  • 8-byte timestamp oil timestamp
  • origintimestamp origintimestamp
  • origintimestamp origintimestamp
  • three-byte Ethernet data data
  • the El message when the El message carries only one timestamp, it is an 8-byte timestamp after ST0, and the next 23 bytes are used to transmit Ethernet data; or E1 4 ⁇ last 8 bytes are time stamps, and the remaining 23 bytes are used to send Ethernet message data and so on.
  • the E1 packet may be assembled in other manners, as long as the position of each time stamp in the packet is fixed.
  • the E1 packet used for carrying the timestamp can also be used for transmitting the Ethernet packet.
  • the Ethernet packet is split into multiple segments, and each segment is inserted into the E1 packet for transmission. If the current E1 packet carries the timestamp information, after the Ethernet packet is inserted, there is still a spare location, and the free location is set to invalid data. For example, when the binary data is used, the spare position is all ones. If the current E1 packet does not carry the timestamp information, after the Ethernet packet is inserted, the location carrying the timestamp information or the location carrying the message information is free, and the vacant location is set to invalid data.
  • the second Ethernet and E1 conversion device determines each timestamp t1 carried in the E1 message, and according to the time t2 of receiving the timestamp t1 carried in each El message, Determining a link delay of the first Ethernet and the El conversion device to the second Ethernet and the E1 conversion device, the first Ethernet and E1 conversion device determining each timestamp t3 carried in the E1 message, and receiving according to At time t4 of the time stamp t3 carried in each El message, the link delay of the second Ethernet and E1 conversion device to the first Ethernet and E1 conversion device can be determined.
  • the determining a link delay of the first converting device to the second converting device includes:
  • the determining a link delay of the second conversion device to the first conversion device includes:
  • the second Ethernet and E1 conversion device will receive multiple timestamps, in order to effectively reduce the E1 link delay jitter to the clock.
  • the effect of synchronization in the embodiment of the invention, when the second Ethernet and E1 conversion device determines the link delay of the first Ethernet and E1 conversion device to the second Ethernet and E1 conversion device, and the first Ethernet and After the E1 conversion device determines the link delay of the second Ethernet and E1 conversion device to the first Ethernet and the E1 conversion device, the thousands of maximum and minimum values in the link delay are removed, and the remaining links are removed.
  • the delay can be considered as the ability to basically reflect the E1 link delay, taking the average of the remaining link delays, which is the chain between the first Ethernet and E1 conversion device and the second Ethernet and E1 conversion device. Road delay.
  • the slave clock counter When the link delay between the first Ethernet and E1 conversion device and the second Ethernet and E1 conversion device is determined, the slave clock counters its own clock including:
  • the first Ethernet and E1 conversion device sends multiple E1 messages to the second Ethernet and E1 conversion device, and carries at least one E1 packet in each E1 message.
  • the timestamp information which carries a total of 2000 timestamps
  • the E1 4 ⁇ text can carry three timestamps, which can carry two timestamps, and can also carry a timestamp.
  • the second Ethernet and E1 conversion device determines 2000 timestamps t2 according to the time when each timestamp is received, the difference between each t2 and tl can determine 2000 delayl, that is, the first Ethernet and E1.
  • the delay of converting the device to the second Ethernet and E1 conversion device removes the largest 20% (400) in 2000 delayl, the smallest 20% (400), based on the average of the remaining 60% delayl, The delay of the first Ethernet and E1 conversion device to the second Ethernet and E1 conversion device is determined.
  • FIG. 5 is a detailed process of the IEEE 1588 clock synchronization based on the E1 link according to an embodiment of the present invention.
  • the Sync message is taken as an example. The process includes the following steps:
  • the second Ethernet and the E1 conversion device receive the E1 packet, and when the E1 packet carries the timestamp, the step S502, the other byte part is performed, and the step is performed for the timestamp byte part of the E1 packet. S504.
  • S503 Determine a time difference t2-tl of each timestamp message, determine each delay, determine thousands of maximum and minimum values in the plurality of delayns, determine an average value of the remaining delay, and use the average as the first ether.
  • the switching device by performing clock synchronization with the second switching device that is synchronized with the clock from the clock, the switching device time stamps the incoming and outgoing synchronization packets, and determines the delay of the link by sending multiple E1 packets. Therefore, the influence of delay jitter of the E1 link is avoided, and the accuracy of clock synchronization is improved.
  • the first Ethernet and E1 conversion device When the first Ethernet and E1 conversion device receives the Ethernet packet sent by the master clock device, according to the type of the packet, when the packet is determined to be a Sync packet in the clock synchronization packet, the first Ethernet and The FPGA in the E1 conversion device sends multiple E1 packets, and carries at least one timestamp tl in each E1 packet, and multiple El packets carry 2000 timestamps tl. And the first Ethernet and El conversion device splits the received Sync message into a plurality of small segments, and inserts each small segment into the E1 ⁇ ⁇ text to send.
  • the second Ethernet and E1 conversion device receives each E1 message sent by the first Ethernet and E1 conversion device, according to
  • each receive timestamp t2 is determined by the FPGA of the second Ethernet and E1 conversion device. For the Ethernet in the ⁇ ⁇ ⁇ • In the ⁇ ⁇ section, the second Ethernet and El conversion device repackages the Ethernet ⁇ section and sends it to its own CPU for processing, and then converts the processed message to the slave clock device.
  • the second Ethernet and E1 conversion device determines the link delay delay of each of the first Ethernet and E1 conversion devices to the second Ethernet and E1 conversion device according to the difference between each pair of transceiver timestamps t2 and 11, second Ethernet and E1 conversion equipment in the obtained 2000 delay, remove the maximum and minimum delay of each of 20%, determine the average of the remaining 1200 delay, the average as the first Ethernet and E1 conversion equipment to the first The link delay delayl of the two Ethernet and E1 conversion devices.
  • the second Ethernet and the El conversion device receive the Ethernet packet sent from the clock device, according to the type of the packet, when the packet is determined to be a Delay_Req packet in the clock synchronization packet, the second Ethernet and the E1 are The FPGA in the conversion device sends multiple E1 packets, and carries at least one timestamp t3 in each E1 packet, and multiple El packets carry 2,000 timestamps t3. And the second Ethernet and E3 conversion device splits the received Delay_Req message into multiple segments, and inserts each '', segment into the E1 message to send.
  • the first Ethernet and the E1 conversion device receive each E1 packet sent by the second Ethernet and the E1 conversion device, and determine whether the E1 packet carries a timestamp according to whether the location of the E1 packet carrying the timestamp is valid data. When it is determined that the E1 packet carries a timestamp, for each timestamp byte portion in the packet, each receiving time is determined by the FPGA of the first Ethernet and E1 conversion device according to the time at which each timestamp is received. Poke t4.
  • the first Ethernet and E1 conversion device determines a link delay delay2n of each second Ethernet and E1 conversion device to the first Ethernet and E1 conversion device according to the difference between each pair of transceiver timestamps t4 and t3, first Ethernet and E1 conversion equipment in the obtained 2000 delay2n, remove the maximum and minimum delay of each 20%, determine the average of the remaining 1200 delay, the average as the second Ethernet and E1 conversion equipment to the first The link delay delay2 of an Ethernet and E1 conversion device.
  • the first Ethernet and the E1 conversion device When the first Ethernet and the E1 conversion device receive the Ethernet packet sent by the master clock device, according to the type of the packet, when the packet is determined to be a Delay_Resp packet in the clock synchronization packet, the first Ethernet and The E1 conversion device transmits the determined link delay delay2 of the second Ethernet and E1 conversion device to the first Ethernet and E1 conversion device to the second Ethernet and E1 conversion device.
  • the second Ethernet and E1 conversion device determines the first Ethernet and E1 conversion device and the second Ethernet and E1 conversion device according to the delayl determined by itself and the average value of delay2 sent by the received first Ethernet and E1 conversion device.
  • the link delay between delays is the first Ethernet and E1 conversion device and the second Ethernet and E1 conversion device according to the delayl determined by itself and the average value of delay2 sent by the received first Ethernet and E1 conversion device. The link delay between delays.
  • the second Ethernet and E1 conversion device determines the link delay delay between the first Ethernet and E1 conversion device and the second Ethernet and E1 conversion device, due to clock synchronization between the own clock and the slave clock device, Clock synchronization between the first Ethernet and E1 conversion device and the master clock setting, so the time between the master clock device and the slave clock device
  • the deviation is the time offset between the first Ethernet and El conversion device and the second Ethernet and El conversion device.
  • the time deviation is the difference between delay 1 and delay, that is, the difference between the link delay and the average link delay between the first conversion device and the second conversion device.
  • the clock is adjusted according to the time offset, and the self-adjusted clock information is sent to the slave clock device, so that the slave clock device adjusts its own clock according to the clock information.
  • the second Ethernet and E1 conversion device determines the link delay delay between the first Ethernet and E1 conversion device and the second Ethernet and E1 conversion device, the first Ethernet and E1 conversion device and the first The link delay delay between the two Ethernet and E1 conversion devices is sent to the slave clock device, and the slave slave device delays the link delay between the first Ethernet and E1 conversion device and the second Ethernet and E1 conversion device, Adjusting its own clock, and since the clock between the slave clock device and the second Ethernet and E1 conversion device remains synchronized, the slave clock device transmits the adjusted clock information to the second Ethernet and E1 conversion device, The second Ethernet and E1 conversion device adjusts its own clock according to the adjusted clock information.
  • FIG. 6 is a structural diagram of an IEEE1588 clock synchronization apparatus based on an E1 link according to an embodiment of the present invention, where the apparatus includes:
  • the link delay determining module 61 is configured to determine, according to the time t2 of each timestamp t1 of the plurality of E1 messages, the link delay of the first switching device to the self, wherein the multiple E1 messages are
  • the first switching device sends the Sync packet sent by the master clock device, and each E1 packet carries at least one timestamp tl;
  • the receiving module 62 is configured to receive a link delay sent by the first switching device to the first switching device, where the link delay of the self to the first switching device is the first converting device according to the first Each timestamp t3 carried in the plurality of E1 messages sent by the second switching device, and the time t4 of receiving the timestamp t3 of each E1 message are determined; the clock synchronization module 63 is configured to enable the slave clock device to determine The link delay between itself and the second switching device, the timing of its own clock.
  • the clock synchronization module 63 is specifically configured to adjust a clock of the first conversion device and its own link delay, and send the adjusted clock information to the slave clock device, so that the slave clock device is configured according to the clock device.
  • the clock information adjusts its own clock; or, the determined first conversion device and its own link delay are sent to the slave clock device, so that the slave clock device delays according to the first conversion device and its own link. The clock is adjusted.
  • the clock synchronization module 63 is specifically configured to determine an average link delay according to the determined link delay of the first conversion device to itself and a link delay of the first conversion device to the first conversion device; Converting the link delay of the device to itself and the average link delay, determining the time offset between the master clock device and the slave clock device; adjusting the clock according to the determined time offset.
  • the device also includes:
  • the sending module 64 is configured to split the clock synchronization packet into multiple small segments, and insert the information into multiple E1 packets carrying the timestamp, or insert the information of other packets into the multiple E1 packets carrying the timestamp. Sent in.
  • the link delay determining module 61 is specifically configured to remove the thousands of maximum and maximum of the determined multiple link delays.
  • the small value determines the link delay of the first conversion device to the second conversion device according to the average value of the link delays after the maximum value and the minimum value are removed.
  • An embodiment of the present invention provides an IEEE1588 clock synchronization method, system, and apparatus based on an E1 link, where a second conversion device that maintains clock synchronization with a slave clock device is configured according to each of a plurality of received E1 messages.
  • a second conversion device that maintains clock synchronization with a slave clock device is configured according to each of a plurality of received E1 messages.
  • determining a link delay between the first conversion device and the second conversion device and receiving a chain of the second conversion device sent by the first conversion device that is synchronized with the master clock to the first conversion device
  • the path delay causes the slave clock device to time its own clock according to the determined link delay between the first conversion device and the second conversion device.
  • the clock is synchronized by the second switching device that is synchronized with the clock, and the switching device adds a timestamp to the incoming and outgoing synchronization packets, and determines the chain by sending multiple time-stamped E1 packets.
  • the delay of the road avoids the influence of delay jitter of the E1 link and improves the accuracy of clock synchronization.
  • modules in the devices of the embodiments can be adaptively changed and placed in one or more devices different from the embodiment.
  • the modules or units or components of the embodiments may be combined into one module or unit or component, and further they may be divided into a plurality of sub-modules or sub-units or sub-components.
  • any combination of the features disclosed in the specification, including the accompanying claims, the abstract and the drawings, and any methods so disclosed may be employed. Or combine all the processes or units of the device.
  • Each feature disclosed in the specification (including the accompanying claims, the abstract and the drawings) may be replaced by alternative features that provide the same, equivalent, or similar purpose, unless otherwise stated.
  • the various component embodiments of the present invention may be implemented in hardware, or in a software module running on one or more processors, or in a combination thereof.
  • a microprocessor or digital signal processor can be used in practice to implement an E1 link-based IEEE 1588 clock synchronization apparatus and system, terminal device and system in accordance with an embodiment of the present invention.
  • the invention can also be implemented as a device or device program (e.g., a computer program and a computer program product) for performing some or all of the methods described herein.
  • Such a program implementing the present invention may be stored on a computer readable shield or may be in the form of one or more signals. Such signals may be downloaded from an Internet website, or provided on a carrier signal, or provided in any other form.

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Abstract

基于E1链路的IEEE1588时钟同步方法、***及装置，用以提高了时钟同步的精度。该方法中与从时钟设备保持时钟同步的第二转换设备，根据接收的多个E1报文中每个时间戳t1的时刻t2，确定第一转换设备到第二转换设备间的链路延时，并接收与主时钟保持时钟同步的第一转换设备发送的第二转换设备到第一转换设备的链路延时，确定的第一转换设备和第二转换设备间的链路延时，对自身的时钟进行对时。由于通过与从时钟保持时钟同步的第二转换设备进行时钟同步，在转换设备为出入的同步报文打上时间戳，通过发送多个携带时间戳的E1报文确定链路延时，避免了E1链路延时抖动的影响，提高了时钟同步精度。

Description

一种基于 El链路的 IEEE1588时钟同步方法、 ***及装置 本申请要求在 2014年 7月 09日提交中国专利局、 申请号为 201410326095.6、发明名称为一种 基于 E 1链路的 I E E E 1588时钟同步方法、 ***及装置的中国专利申请的优先权， 其全部内容通 过引用结合在本申请中。 技术领域 本发明涉及工业以太网技术领域，尤其涉及一种基于 E1链路的 IEEE1588时钟同步方 法、 ***及装置。 背景技术 图 1为现有技术中在同步数字体系 （Synchronous Digital Hierarchy, SDH ) 网络上传 输以太网承载的 PTP 4艮文的结构图， 主时钟设备在通过 SDH网络向从时钟设备传输 PTP 报文时， 在该传输链路上增加了以太网与 E1转换装置， 主时钟设备将该 PTP报文传输到 以太网与 E1转换装置， 该装置将该 PTP报文转换为 E1报文， 经过 SDH网络后， 再将该 E1报文转换为 PTP报文发送到从时钟设备， 从而实现主、 从时钟设备间的对时， 相应的 从时钟设备发送的时钟同步报文经过与上述过程类似的过程， 传输到主时钟设备。
图 2为现有技术中基于 E1链路进行时钟同步的具体结构图， 该图 2与图 1基本类似， 在 SDH网络中传输 PTP报文时， PTP报文中的时间戳是在进出以太网的主、 从时钟设备 上的 PHY打上的。 主从时钟设备在进行时钟同步时， 需要保证主时钟设备到从时钟设备 的链路延时， 与从时钟设备到主时钟设备的链路延时对等。 但是， 在上述图 2中， 当报文 在 E1 链路和以太网链路间转换时， 以太网的数据传输速率较快， 因此当时钟同步报文转 换为以太网报文后， 时钟同步报文可以立即发送， 而 E1 链路的数据传输率较慢， 时钟同 步报文转换为 E1报文后， 需要等待到该报文的发送时刻才能发送， 而每次等待的时间需 要根据当前 E1 链路的传输情况而定， 该等待的时间并不是固定的， 因此该延时也被称为 抖动延时。
该抖动延时造成主时钟设备到从时钟设备的链路延时， 与从时钟设备到主时钟设备的 链路延时不对等， 并且该抖动延时也不能从链路延时中分离出来， 造成整个链路延时的抖 动， 再加上 SDH链路上的延时抖动， 使得整个链路的不稳定延时达到 妙级别， 从而无 法满足对时精度纳秒级的需要。 发明内容 鉴于上述问题， 提出了本发明以便提供一种克服上述问题或者至少部分地解决上述问 题的一种基于 E1链路的 IEEE1588时钟同步方法、 ***及装置。
本发明实施例提供了一种基于 E1链路的 IEEE1588时钟同步方法，第一转换设备与主 时钟设备保持时钟同步， 第二转换设备与从时钟保持时钟同步， 第一转换设备和第二转换 设备用于实现以太网报文和 E1报文之间的转换， 该方法包括：
第二转换设备根据接收到多个 E1报文中每个时间戳 tl的时刻 t2, 确定第一转换设备 到第二转换设备间的链路延时， 其中所述多个 E1报文为第一转换设备接收到主时钟设备 发送的 Sync ·ί艮文后发送的， 且每个 Ε1 ·ί艮文中携带至少一个时间戳 tl ;
第二转换设备接收第一转换设备发送的第二转换设备到第一转换设备的链路延时， 其 中， 所述第二转换设备到第一转换设备的链路延时， 为所述第一转换设备根据第二转换设 备发送的多个 E1报文中携带的每个时间戳 t3 , 及接收到每个 E1报文的时间戳 t3的时刻 t4确定的；
所述第二转换设备使从时钟设备根据确定的第一转换设备和第二转换设备间的链路 延时， 对自身的时钟进行对时。
进一步地， 为了保证时钟同步的精度， 减少抖动延时对时钟同步造成的影响， 所述第 一转换设备发送第二转换设备到第一转换设备的链路延时包括：
第二转换设备接收到从时钟设备发送的 Delay_Req报文时， 向第一转换设备发送多个 E1报文， 并在对应的每个 E1报文中添加至少一个时间戳 t3;
第一转换设备根据接收到每个 E1报文中的时间戳 t3的每个时刻 t4, 确定第二转换设 备到第一转换设备的链路延时， 并将确定的第二转换设备到第一转换设备的链路延时发送 到第二转换设备。
进一步地， 为了保证时钟同步的精度， 减少抖动延时对时钟同步造成的影响， 所述第 二转换设备使从时钟设备根据确定的第一转换设备和第二转换设备间的链路延时， 对自身 的时钟进行对时包括：
所述第二转换设备根据确定的第一转换设备和第二转换设备间的链路延时， 对自身的 时钟进行调整， 并将调整后的时钟信息发送到从时钟设备 , 使从时钟设备根据所述时钟信 息调整自身的时钟； 或，
所述第二转换设备将确定的第一转换设备和第二转换设备间的链路延时发送到从时 钟设备， 使从时钟设备根据第一转换设备和第二转换设备间的链路延时， 对自身的时钟进 行调整。
进一步地， 为了保证时钟同步的精度， 减少抖动延时对时钟同步造成的影响， 所述根 据第一转换设备和第二转换设备间的链路延时， 对自身的时钟进行调整包括：
根据确定的第一转换设备到第二转换设备的链路延时， 及第二转换设备到第一转换设 备的链路延时， 确定平均链路延时；
根据确定的第一转换设备到第二转换设备的链路延时及平均链路延时， 确定主时钟设 备和从时钟设备的时间偏差；
根据确定的时间偏差， 对自身的时钟进行调整。
进一步地， 为了提高报文的传输速率， 提高时钟同步的效率， 所述方法还包括： 所述第二转换设备和第一转换设备将时钟同步 ·ί艮文拆分为多个小段， ***到携带时间 戳的多个 E1报文中发送； 或，
所述第二转换设备和第一转换设备将其他报文的信息***到携带时间戳的多个 E1报 文中发送。
本发明实施例提供了一种基于 E1链路的 IEEE1588时钟同步装置， 所述装置包括： 链路延时确定模块， 用于根据接收到多个 E1报文中每个时间戳 tl的时刻 t2, 确定第 一转换设备到自身的链路延时， 其中所述多个 E1报文为第一转换设备接收到主时钟设备 发送的 Sync ·ί艮文后发送的， 且每个 Ε1 ·ί艮文中携带至少一个时间戳 tl ;
接收模块， 用于接收第一转换设备发送的自身到第一转换设备的链路延时， 其中， 所 述自身到第一转换设备的链路延时，为所述第一转换设备根据第二转换设备发送的多个 E1 报文中携带的每个时间戳 t3 , 及接收到每个 E1报文的时间戳 t3的时刻 t4确定的
时钟同步模块， 用于使从时钟设备根据确定的自身和第二转换设备间的链路延时， 对 自身的时钟进行对时。
进一步地， 为了保证时钟同步的精度， 减少抖动延时对时钟同步造成的影响， 所述时 钟同步模块， 具体用于根据确定的第一转换设备和自身的链路延时， 对自身的时钟进行调 整， 并将调整后的时钟信息发送到从时钟设备 , 使从时钟设备根据所述时钟信息调整自身 的时钟； 或， 将确定的第一转换设备和自身的链路延时发送到从时钟设备， 使从时钟设备 根据第一转换设备和自身的链路延时， 对自身的时钟进行调整。
进一步地， 为了保证时钟同步的精度， 减少抖动延时对时钟同步造成的影响， 所述时 钟同步模块， 具体用于根据确定的第一转换设备到自身的链路延时， 及自身到第一转换设 备的链路延时， 确定平均链路延时； 根据确定的第一转换设备到自身的链路延时及平均链 路延时， 确定主时钟设备和从时钟设备的时间偏差； 根据确定的时间偏差， 对自身的时钟 进行调整。
进一步地， 为了提高报文的传输速率， 提高时钟同步的效率， 所述装置还包括： 发送模块， 用于将时钟同步报文拆分为多个小段， ***到携带时间戳的多个 E1报文 中发送； 或将其他报文的信息***到携带时间戳的多个 E1报文中发送。
本发明实施例提供了一种基于 E1链路的 IEEE1588时钟同步方法、 ***及装置， 该方 法中与从时钟设备保持时钟同步的第二转换设备， 根据接收到的多个 E1报文中每个时间 戳 tl的时刻 t2, 确定第一转换设备到第二转换设备间的链路延时， 并接收与主时钟保持时 钟同步的第一转换设备发送的第二转换设备到第一转换设备的链路延时， 根据确定的第一 转换设备和第二转换设备间的链路延时， 使从时钟设备对自身的时钟进行对时。 由于在本 发明实施例中通过与从时钟保持时钟同步的第二转换设备进行时钟同步， 在转换设备为出 入的同步报文打上时间戳， 并通过发送多个携带时间戳的 E1报文确定链路的延时， 从而 避免了 E1链路延时抖动的影响， 提高了时钟同步的精度。
上述说明仅是本发明技术方案的概述， 为了能够更清楚了解本发明的技术手段， 而可 依照说明书的内容予以实施， 并且为了让本发明的上述和其它目的、 特征和优点能够更明 显易懂， 以下特举本发明的具体实施方式。 附图说明 图 1为现有技术中在 SDH网络上传输以太网承载的 ΡΤΡ ·ί艮文的结构图；
图 2为现有技术中基于 E1链路进行时钟同步的具体结构图；
图 3为本发明实施例提供的一种基于 E1链路的 IEEE1588时钟同步***结构图； 图 4Α为本发明实施例提供的基于上述图 3 所示***架构图的一种基于 E1 链路的 IEEE1588时钟同步过程；
图 4Β为本发明实施例提供的一种 E1 ·ί艮文的组装方式示意图；
图 4C为本发明实施例提供的另一种 E1 ·ί艮文的组装方式示意图；
图 5为本发明实施例提供的一种基于 E1链路的 IEEE1588时钟同步详细过程； 图 6为本发明实施例提供的一种基于 E1链路的 IEEE1588时钟同步装置结构图。 具体实施方式 为了避免了 E1 链路的抖动引起的延时， 提高了时钟同步的精度， 本发明实施例提供 了一种基于 E1链路的 IEEE1588时钟同步方法、 ***及装置。
下面将参照附图更详细地描述本公开的示例性实施例。 虽然附图中显示了本公开的示 例性实施例， 然而应当理解， 可以以各种形式实现本公开而不应被这里阐述的实施例所限 制。 相反， 提供这些实施例是为了能够更透彻地理解本公开， 并且能够将本公开的范围完 整的传达给本领域的技术人员。
下面结合说明附图， 对本发明实施例进行说明。
图 3为本发明实施例提供的一种基于 E1链路的 IEEE1588时钟同步***结构图，该系 统包括： 主时钟设备 31、 第一以太网和 E1转换设备 32、 第二以太网和 E1转换设备 33和 从时钟设备 34。其中， 主时钟设备 31与第一以太网和 E1转换设备 32之间保持时钟同步， 第二以太网和 El转换设备 33和从时钟设备 34之间保持时钟同步。
为了实现主、 从时钟设备和转换设备之间的时间同步， 在第一以太网和 E1 转换设备 32和第二以太网和 E1转换设备 33中设置有高精度时钟，通过该高精度时钟，保持转换设 备与主、 从时钟设备之间的时钟同步。
第一以太网和 E1转换设备 32接收主时钟设备 31发送的以太网报文， 判断该以太网 报文是否为 Sync报文， 当确定该以太网报文为 Sync报文时， 第一以太网和 E 1转换设备 32发送多个连续的 E1报文， 并在发送每个 E1报文时， 在每个 E1报文中添加至少一个时 间戳 tl , 每个时间戳 tl为添加该时间戳的当前时刻。
第二以太网和 E1转换设备 33记录接收到每个 E1 4艮文中每个时间戳 tl的时刻 t2, 并 才艮据每对对应的 t2和 tl , 确定第一以太网和 E1转换设备 32到第二以太网和 E1转换设备 33的链路延时。
在本发明实施例中， 第一以太网和 E1转换设备 32在将多个携带时间戳的 E1报文发 送到第二以太网和 E1转换设备 33后， 将接收到的 Sync报文转换成多个 E1报文， 发送到 第二以太网和 E 1转换设备 33 ,通过第二以太网和 E1转换设备 33将该 Sync 4艮文转发到从 时钟设备 34。
第二以太网和 E1转换设备 33当确定接收到从时钟设备 34发送的 Delay_Req报文时， 向第一以太网和 E1转换设备 32发送多个连续的 E1报文， 并在发送每个 E1报文时，在每 个 E1 4艮文中添加至少一个时间戳 t3 , 每个时间戳 t3为添加该时间戳的当前时刻。
第一以太网和 E1转换设备 32记录接收第二以太网和 E1转换设备 33发送的每个 E1 •ί艮文中每个时间戳 t3的时刻 t4, 根据每对对应的 t4和 t3 , 确定第二以太网和 El转换设备 33到第一以太网和 E1转换设备 32的链路延时，第一以太网和 E1转换设备 32将确定的第 二以太网和 E1转换设备 33到第一以太网和 E1转换设备 32的链路延时发送到主时钟设备 31 , 当接收到主时钟设备 31发送的 delay_resp报文时， 将确定的第二以太网和 E1转换设 备 33到第一以太网和 E1转换设备 32的链路延时发送到第二以太网和 E1转换设备 33。
第二以太网和 E1转换设备 33使从时钟设备根据确定的第一以太网和 E1转换设备 32 和第二以太网和 E1转换设备 33间的链路延时， 对自身的时钟进行对时。
第一以太网和 E1转换设备和第二以太网和 E1转换设备的 FPGA在 E1的出口将时间 戳添加到 E1 4艮文中。
具体的， 在本发明实施例中由于从时钟设备和第二以太网和 E1 转换设备之间保持时 钟同步， 因此从时钟设备在对自身的时钟进行对时时， 可以是第二以太网和 E1 转换设备 先对自身的时钟调整， 后使从时钟设备对自身的时钟调整， 也可以是第二以太网和 E1 转 换设备将相应的链路延时信息发送到从时钟设备， 使从时钟设备根据该链路延时信息对自 身的时钟调整。 所述第二转换设备使从时钟设备根据确定的第一转换设备和第二转换设备间的链路 延时， 对自身的时钟进行对时包括：
所述第二转换设备根据确定的第一转换设备和第二转换设备间的链路延时， 对自身的 时钟进行调整， 并将调整后的时钟信息发送到从时钟设备 , 使从时钟设备根据所述时钟信 息调整自身的时钟； 或，
所述第二转换设备将确定的第一转换设备和第二转换设备间的链路延时发送到从时 钟设备， 使从时钟设备根据第一转换设备和第二转换设备间的链路延时， 对自身的时钟进 行调整。
当从时钟设备根据链路延时调整自身的时钟后， 将调整后的时钟信息发送到第二以太 网和 E 1转换设备 , 第二以太网和 E 1转换设备根据该调整后的时钟信息， 对自身的时钟进 行调整。
图 4A为本发明实施例提供的基于上述图 3 所示***架构图的一种基于 E1 链路的 IEEE1588时钟同步过程， 该过程包括以下步骤：
S401 : 第一以太网和 E1转换设备接收主时钟设备发送的以太网报文， 判断该以太网 报文是否为 Sync报文， 当判断结果为是时， 进行步骤 S402, 否则， 直接转换该报文后发 送。
S402: 第一以太网和 E1转换设备发送多个 E1报文， 并在发送每个 E1报文时， 在该 E1报文中添加至少一个时间戳 tl , 每个时间戳 tl为当前添加该时间戳的时刻。
S403 :第二以太网和 E1转换设备接收第一以太网和 E1转换设备发送的多个 E1报文， 并根据接收到每个 E1报文中时间戳 tl的时刻， 确定接收每个时间戳的时刻 t2, 第二以太 网和 E 1转换设备根据确定的多个对应的 t2和 11 , 确定第一以太网和 E 1转换设备到第二 以太网和 E1转换设备间的链路延时。
S404: 第二以太网和 E1转换设备接收到从时钟设备发送的以太网报文时， 判断该以 太网报文是否为 Delay_Req报文， 当判断结果为是时， 进行步骤 S405 , 否则， 直接转换该 4艮文后发送。
S405: 第二以太网和 E1转换设备发送多个 E1报文， 并在发送每个 E1报文时， 在该 E1报文中添加至少一个时间戳 t3 , 每个时间戳 t3为当前添加该时间戳的时刻。
S406:第一以太网和 E1转换设备接收第二以太网和 E1转换设备发送的多个 E1报文， 并根据接收到每个 E1报文中时间戳 t3的时刻， 确定接收每个时间戳的时刻 t4, 第一以太 网和 E 1转换设备根据确定的多个对应的 t4和 t3 , 确定第二以太网和 E 1转换设备到第一 以太网和 E1转换设备间的链路延时。
S407: 第一以太网和 E1转换设备接收主时钟发送的以太网报文， 判断该以太网报文 是否为 Delay_Resp报文， 当判断结果为是时， 进行步骤 S407, 否则， 直接转换该报文后 发送。
S408：第一以太网和 E 1转换设备将确定的第二以太网和 E 1转换设备到第一以太网和 E1转换设备间的链路延时， 发送到第二以太网和 E1转换设备。
S409： 第二以太网和 E 1转换设备根据确定的第一转换设备和第二转换设备间的链路 延时， 对自身的时钟进行调整， 并将调整后的时钟信息发送到从时钟设备 , 使从时钟设备 根据该时钟信息调整自身的时钟。
在本发明实施例中为了在进行时钟同步时， 减小 E1 链路延时抖动， 当第一以太网和 E1转换设备和第二以太网和 E1转换设备判断接收到时钟同步报文时，向对端发送多个 E1 报文， 并且在发送的每个 E1报文中携带至少一个当前的时间戳信息， 为了有效的减小 E1 链路延时抖动， 发送的多个 E1报文最好是连续的。
具体的， 所述方法还包括：
所述第二转换设备和第一转换设备将时钟同步 ·ί艮文拆分为多个小段， ***到携带时间 戳的多个 E1报文中发送； 或，
所述第二转换设备和第一转换设备将其他报文的信息***到携带时间戳的多个 E1报 文中发送。
该用于发送时间戳的 E1报文剩余的字节可以用来发送时钟同步报文， 也可以用来发 送其他的以太网 4艮文。
对于以太网和 E1转换设备发送的一个完整的 E1报文， 该报文的长度为 32字节， 但 起始的第一个字节 ST0是用来同步的， 不能用来携带任何数据。 因此， 每个 E1报文只有 31字节可以用来携带数据， 但每个时间戳需要 8字节。 所以在每个 E1报文中可以最多携 带 3个时间戳， 当 E1报文中携带 3个时间戳时， E1报文还剩余 7字节， 当 E1报文中携 带 1个或 2个时间戳时， E1报文剩余的字节数更多， 因此可以釆用该 E1报文发送时间戳 之外的其他数据， 在本发明实施例中 E1报文中除时间戳之外的其他字节用来发送以太网 报文数据。
为了使时间戳在报文中的位置固定， 便于转换设备识别计算链路的延时， 在本发明实 施例中可以釆用几种形式来组装 E1报文。如图 4Β所示的一种 E1报文的组装方式示意图， 在该图中 ST0后面， 连续的放三个 8字节的时间戳（ origintimestamp ), 每个时间戳为当前 放置该时间戳的时间， 剩余的 7字节用来传输其他以太网数据 ( data )。
或者，如图 4C所示的另一种 E1报文的组装方式示意图，在 ST0后面为一个 8字节的 时间戳（ origintimestamp ), 再后为两字节的以太网数据（ data ), 再之后是一个 8字节的时 间戳（ origintimestamp ), 再后为两字节的以太网数据（ data ), 然后再是一个 8字节的时间 戳（ origintimestamp ), 再后为三字节的以太网数据（data ), 从而实现将三个时间戳封装到 一个 E1 4艮文中。 再或者， 当 El报文中只携带一个时间戳时， 在 ST0后面为一个 8字节的时间戳， 之 后的 23字节用于发送以太网 ·ί艮文数据； 或者 E1 4艮文的最后 8字节为时间戳， 其余的 23 字节用于发送以太网报文数据等等。 本发明实施例中还可以釆用其他的方式组装 E1报文， 只要保证每个时间戳在报文中的位置固定即可。
具体的， 为了在保证时钟同步的同时， 提高数据传输效率， 在本发明实施例中该用于 携带时间戳的 E1报文， 还可以用于传输以太网报文。 在 E1报文中发送以太网报文时， 将 以太网报文拆分成多个小段， 将每个 、段***到 E 1报文中发送。 如果当前的 E1报文携带 时间戳信息， ***以太网报文后， 还有空余位置， 将空余位置设置为无效数据， 例如二进 制数据时， 空余位置为全 1。 如果当前的 E1报文未携带时间戳信息， ***以太网报文后， 携带时间戳信息的位置或携带报文信息的位置还有空余， 将空余位置设置为无效数据。
在本发明实施例中当第二以太网和 E1 转换设备确定了 E1报文中携带的每个时间戳 tl , 并根据接收到每个 El报文中携带的时间戳 tl的时刻 t2, 即可确定第一以太网和 El转 换设备到第二以太网和 E1转换设备的链路延时， 第一以太网和 E1转换设备确定了 E1报 文中携带的每个时间戳 t3 , 并根据接收到每个 El报文中携带的时间戳 t3的时刻 t4, 即可 确定第二以太网和 E1转换设备到第一以太网和 E1转换设备的链路延时。
具体的， 所述确定第一转换设备到第二转换设备的链路延时包括：
去掉确定的多个链路延时中的若千个最大值及最小值， 根据去掉最大值和最小值后的 链路延时的平均值， 确定第一转换设备到第二转换设备的链路延时；
所述确定第二转换设备到第一转换设备的链路延时包括：
去掉确定的多个链路延时中的若千个最大值及最小值， 根据去掉最大值和最小值后的 链路延时的平均值， 确定第二转换设备到第一转换设备的链路延时。
在本发明实施例中由于在 E1报文中携带了多个时间戳， 因此第二以太网和 E1转换设 备将会接收到多个时间戳， 为了有效的减小 E1 链路延时抖动对时钟同步的影响， 在本发 明实施例中当第二以太网和 E1转换设备确定了第一以太网和 E1转换设备到第二以太网和 E1转换设备的链路延时， 以及第一以太网和 E1转换设备确定了第二以太网和 E1转换设 备到第一以太网和 E1 转换设备的链路延时后， 将链路延时中的若千个最大值和最小值去 掉， 剩余的链路延时可以认为是能够基本反映 E1 链路延时的， 取剩余的各链路延时的平 均值， 即为第一以太网和 E1转换设备和第二以太网和 E1转换设备之间的链路延时。
当确定了第一以太网和 E1转换设备和第二以太网和 E1转换设备之间的链路延时后， 从时钟对自身的时钟进行对时包括：
根据确定的第一转换设备到第二转换设备间的链路延时， 及第二转换设备到第一转换 设备间的链路延时， 确定平均链路延时；
根据确定的第一转换设备到第二转换设备间的链路延时及平均链路延时， 确定主时钟 设备和从时钟设备的时间偏差；
根据确定的时间偏差， 对自身的时钟进行调整。
例如， 第一以太网和 E1转换设备在确定接收到主时钟设备发送的 Sync报文后， 向第 二以太网和 E1转换设备发送多个 E1报文， 在每个 E1报文中携带至少一个时间戳信息， 多个 E1 4艮文中共携带 2000个时间戳 tl , 该 E1 4艮文中可以携带三个时间戳， 可以携带两 个时间戳， 也可以携带一个时间戳。 相应的当第二以太网和 E1 转换设备根据接收到每个 时间戳的时刻， 确定了 2000个时间戳 t2, 居每个 t2与 tl的差可以确定 2000个 delayl , 即第一以太网和 E1转换设备到第二以太网和 E1转换设备的延时， 在 2000个 delayl中去 掉最大的 20% ( 400个）， 最小的 20% ( 400个）， 根据剩余的 60%的 delayl的平均值， 确 定第一以太网和 E1转换设备到第二以太网和 E1转换设备的延时。
图 5为本发明实施例提供的一种基于 E1链路的 IEEE1588时钟同步详细过程，以接收 Sync报文为例进行说明， 该过程包括以下步骤：
S501 : 第二以太网和 E1转换设备接收 E1报文， 判断该 E1报文中携带时间戳时， 针 对该 E1报文中的时间戳字节部分， 进行步骤 S502, 其他字节部分， 进行步骤 S504。
S502: 确定该时间戳有效时， 根据接收该时间戳 tl的时刻， 确定接收时间戳 t2。
S503: 确定每个时间戳报文的收发时间差 t2-tl , 确定每个 delayln, 确定多个 delayln 中若千个最大值和最小值， 确定剩余 delayln的平均值， 将该平均值作为第一以太网和 E1 转换设备到第二以太网和 E1转换设备的链路延时 delayl。
S504: 将 El ·ί艮文组装成以太网 ·ί艮文， 并上送到自身的 CPU。
S505： 第二以太网和 E1转换设备的 CPU对该 4艮文进行处理。
由于在本发明实施例中通过与从时钟保持时钟同步的第二转换设备进行时钟同步， 在 转换装置为出入的同步报文打上时间戳， 并通过发送多个 E1报文确定链路的延时， 从而 避免了 E1链路延时抖动的影响， 提高了时钟同步的精度。
下面结合一个具体的实施例进行说明。
第一以太网和 E1 转换设备接收到主时钟设备发送的以太网报文时， 根据该报文的类 型，判断该报文为时钟同步报文中的 Sync报文时，该第一以太网和 E1转换设备中的 FPGA 发送多个 E1报文， 并在每个 E1报文中携带至少一个时间戳 tl , 多个 El报文中携带 2000 个时间戳 tl。 并且第一以太网和 El转换设备将接收到的 Sync报文拆分为多个小段， 将每 个小段***到 E1 ·ί艮文中发送。
第二以太网和 E1转换设备接收第一以太网和 E1转换设备发送的每个 E1报文， 根据
E1报文中携带时间戳的位置是否为有效数据， 确定该 E1报文是否携带有时间戳， 当确定 该 E1报文携带时间戳时， 针对该报文中的时间戳字节部分， 根据接收每个时间戳的时刻， 由该第二以太网和 E1转换设备的 FPGA确定每个接收时间戳 t2。 针对该 ·ί艮文中的以太网 •ί艮文部分，第二以太网和 El转换设备将该以太网 ·ί艮文部分重新打包，并发送到自身的 CPU 进行处理， 之后将处理后的报文转换后发送到从时钟设备。
第二以太网和 E 1转换设备根据每对收发时间戳 t2和 11的差，确定每个第一以太网和 E1转换设备到第二以太网和 E1转换设备的链路延时 delayln, 第二以太网和 E1转换设备 在得到的 2000个 delayln中， 去掉最大和最小的 delayln各 20%个， 确定剩余的 1200个 delayln的平均值， 将该平均值作为第一以太网和 E1转换设备到第二以太网和 E1转换设 备的链路延时 delayl。
第二以太网和 El转换设备接收从时钟设备发送的以太网报文时， 根据该报文的类型， 判断该报文为时钟同步报文中的 Delay_Req报文时， 该第二以太网和 E1 转换设备中的 FPGA发送多个 E1报文， 并在每个 E1报文中携带至少一个时间戳 t3 , 多个 El报文中携 带 2000个时间戳 t3。 并且第二以太网和 E3转换设备将接收到的 Delay_Req报文拆分为多 个小段， 将每个 '』、段***到 E 1报文中发送。
第一以太网和 E1转换设备接收第二以太网和 E1转换设备发送的每个 E1报文， 根据 E1报文中携带时间戳的位置是否为有效数据， 确定该 E1报文是否携带有时间戳， 当确定 该 E1报文携带时间戳时， 针对该报文中的时间戳字节部分， 根据接收每个时间戳的时刻， 由该第一以太网和 E1转换设备的 FPGA确定每个接收时间戳 t4。 针对该 ·ί艮文中的以太网 •ί艮文部分，第一以太网和 E1转换设备将该以太网 ·ί艮文部分重新打包，并发送到自身的 CPU 进行处理， 之后将处理后的艮文转换后发送到主时钟设备。
第一以太网和 E 1转换设备根据每对收发时间戳 t4和 t3的差，确定每个第二以太网和 E1转换设备到第一以太网和 E1转换设备的链路延时 delay2n, 第一以太网和 E1转换设备 在得到的 2000个 delay2n中， 去掉最大和最小的 delayln各 20%个， 确定剩余的 1200个 delayln的平均值， 将该平均值作为第二以太网和 E1转换设备到第一以太网和 E1转换设 备的链路延时 delay2。
第一以太网和 E1 转换设备接收到主时钟设备发送的以太网报文时， 根据该报文的类 型， 判断该报文为时钟同步报文中的 Delay_Resp报文时， 该第一以太网和 E1转换设备将 确定的第二以太网和 E1转换设备到第一以太网和 E1转换设备的链路延时 delay2发送到第 二以太网和 E1转换设备。
第二以太网和 E1转换设备根据自身确定的 delayl , 及接收的第一以太网和 E1转换设 备发送的 delay2的平均值， 确定第一以太网和 E1转换设备和第二以太网和 E1转换设备 间的链路延时 delay。
第二以太网和 E1转换设备确定了第一以太网和 E1转换设备和第二以太网和 E1转换 设备间的链路延时 delay后， 由于自身的时钟和从时钟设备之间的时钟同步， 第一以太网 和 E1 转换设备和主时钟设置之间的时钟同步， 因此主时钟设备和从时钟设备之间的时间 偏差， 即为第一以太网和 El转换设备和第二以太网和 El转换设备之间的时间偏差。 该时 间偏差为 delay 1与 delay的差， 即第一转换设备到第二转换设备间的链路延时及平均链路 延时的差。 确定该时间偏差后， 根据该时间偏差调整自身的时钟， 并将自身调整后的时钟 信息发送到从时钟设备 , 使从时钟设备根据该时钟信息对自身的时钟进行调整。
或者， 第二以太网和 E1 转换设备确定了第一以太网和 E1 转换设备和第二以太网和 E1转换设备间的链路延时 delay后，将该第一以太网和 E1转换设备和第二以太网和 E1转 换设备间的链路延时 delay发送到从时钟设备，从时钟设备根据该第一以太网和 E1转换设 备和第二以太网和 E1转换设备间的链路延时 delay, 对自身的时钟进行调整， 并且由于从 时钟设备和第二以太网和 E1 转换设备之间的时钟保持同步， 从时钟设备将调整后的时钟 信息发送到第二以太网和 E 1转换设备，使第二以太网和 E 1转换设备根据该调整后的时钟 信息， 对自身的时钟进行调整。
图 6为本发明实施例提供的一种基于 E1链路的 IEEE1588时钟同步装置结构图，该装 置包括：
链路延时确定模块 61 , 用于根据接收到多个 E1报文中每个时间戳 tl的时刻 t2, 确定 第一转换设备到自身的链路延时， 其中所述多个 E1报文为第一转换设备接收到主时钟设 备发送的 Sync报文后发送的， 且每个 E1报文中携带至少一个时间戳 tl ;
接收模块 62 , 用于接收第一转换设备发送的自身到第一转换设备的链路延时， 其中， 所述自身到第一转换设备的链路延时， 为所述第一转换设备根据第二转换设备发送的多个 E1报文中携带的每个时间戳 t3 , 及接收到每个 E1报文的时间戳 t3的时刻 t4确定的； 时钟同步模块 63 , 用于使从时钟设备根据确定的自身和第二转换设备间的链路延时， 对自身的时钟进行对时。
所述时钟同步模块 63 , 具体用于根据确定的第一转换设备和自身的链路延时， 对自身 的时钟进行调整， 并将调整后的时钟信息发送到从时钟设备 , 使从时钟设备根据所述时钟 信息调整自身的时钟； 或， 将确定的第一转换设备和自身的链路延时发送到从时钟设备， 使从时钟设备根据第一转换设备和自身的链路延时， 对自身的时钟进行调整。
所述时钟同步模块 63 , 具体用于根据确定的第一转换设备到自身的链路延时， 及自身 到第一转换设备的链路延时， 确定平均链路延时； 根据确定的第一转换设备到自身的链路 延时及平均链路延时， 确定主时钟设备和从时钟设备的时间偏差； 根据确定的时间偏差， 对自身的时钟进行调整。
所述装置还包括：
发送模块 64, 用于将时钟同步报文拆分为多个小段， ***到携带时间戳的多个 E1报 文中发送； 或将其他报文的信息***到携带时间戳的多个 E1报文中发送。
所述链路延时确定模块 61 ,具体用于去掉确定的多个链路延时中的若千个最大值及最 小值， 根据去掉最大值和最小值后的链路延时的平均值， 确定第一转换设备到第二转换设 备的链路延时。
本发明实施例提供了一种基于 E1链路的 IEEE1588时钟同步方法、 ***及装置， 该方 法中与从时钟设备保持时钟同步的第二转换设备， 根据接收到的多个 E1报文中每个时间 戳 tl的时刻 t2, 确定第一转换设备到第二转换设备间的链路延时， 并接收与主时钟保持时 钟同步的第一转换设备发送的第二转换设备到第一转换设备的链路延时， 根据确定的第一 转换设备和第二转换设备间的链路延时， 使从时钟设备对自身的时钟进行对时。 由于在本 发明实施例中通过与从时钟保持时钟同步的第二转换设备进行时钟同步， 在转换设备为出 入的同步报文打上时间戳， 并通过发送多个携带时间戳的 E1报文确定链路的延时， 从而 避免了 E1链路延时抖动的影响， 提高了时钟同步的精度。
在此提供的算法和显示不与任何特定计算机、 虚拟***或者其它设备固有相关。 各种 通用***也可以与基于在此的示教一起使用。 根据上面的描述， 构造这类***所要求的结 构是显而易见的。 此外， 本发明也不针对任何特定编程语言。 应当明白， 可以利用各种编 程语言实现在此描述的本发明的内容， 并且上面对特定语言所做的描述是为了披露本发明 的最佳实施方式。
在此处所提供的说明书中， 说明了大量具体细节。 然而， 能够理解， 本发明的实施例 可以在没有这些具体细节的情况下实践。 在一些实例中， 并未详细示出公知的方法、 结构 和技术， 以便不模糊对本说明书的理解。
类似地， 应当理解， 为了精筒本公开并帮助理解各个发明方面中的一个或多个， 在上 面对本发明的示例性实施例的描述中， 本发明的各个特征有时被一起分组到单个实施例、 图、 或者对其的描述中。 然而， 并不应将该公开的方法解释成反映如下意图： 即所要求保 护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。 更确切地说， 如下面 的权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。 因此， 遵循具体实施方式的权利要求书由此明确地并入该具体实施方式， 其中每个权利要求本身 都作为本发明的单独实施例。
本领域那些技术人员可以理解， 可以对实施例中的设备中的模块进行自适应性地改变 并且把它们设置在与该实施例不同的一个或多个设备中。 可以把实施例中的模块或单元或 组件组合成一个模块或单元或组件， 以及此外可以把它们分成多个子模块或子单元或子组 件。 除了这样的特征和 /或过程或者单元中的至少一些是相互排斥之外， 可以釆用任何组合 对本说明书 （包括伴随的权利要求、 摘要和附图） 中公开的所有特征以及如此公开的任何 方法或者设备的所有过程或单元进行组合。 除非另外明确陈述， 本说明书 （包括伴随的权 利要求、 摘要和附图） 中公开的每个特征可以由提供相同、 等同或相似目的的替代特征来 代替。 此外， 本领域的技术人员能够理解， 尽管在此所述的一些实施例包括其它实施例中所 包括的某些特征而不是其它特征， 但是不同实施例的特征的组合意味着处于本发明的范围 之内并且形成不同的实施例。 例如， 在下面的权利要求书中， 所要求保护的实施例的任意 之一都可以以任意的组合方式来使用。
本发明的各个部件实施例可以以硬件实现， 或者以在一个或者多个处理器上运行的软 件模块实现， 或者以它们的组合实现。 本领域的技术人员应当理解， 可以在实践中使用微 处理器或者数字信号处理器 （DSP ) 来实现根据本发明实施例的通过基于 E1 链路的 IEEE1588时钟同步装置及***，终端设备及***中的一些或者全部部件的一些或者全部功 能。 本发明还可以实现为用于执行这里所描述的方法的一部分或者全部的设备或者装置程 序 （例如， 计算机程序和计算机程序产品）。 这样的实现本发明的程序可以存储在计算机 可读介盾上， 或者可以具有一个或者多个信号的形式。 这样的信号可以从因特网网站上下 载得到， 或者在载体信号上提供， 或者以任何其他形式提供。
应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制， 并且本领域技 术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。 在权利要求中， 不应 将位于括号之间的任何参考符号构造成对权利要求的限制。 单词 "包含" 不排除存在未列 在权利要求中的元件或步骤。 位于元件之前的单词 "一" 或 "一个" 不排除存在多个这样 的元件。 本发明可以借助于包括有若千不同元件的硬件以及借助于适当编程的计算机来实 现。 在列举了若千装置的单元权利要求中， 这些装置中的若千个可以是通过同一个硬件项 来具体体现。 单词第一、 第二、 以及第三等的使用不表示任何顺序。 可将这些单词解释为 名称。
显然， 本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和 范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内， 则本发明也意图包含这些改动和变型在内。

Claims

权 利 要 求
1、 一种基于 E1链路的 IEEE1588时钟同步方法， 其特征在于， 第一转换设备与主时 钟设备保持时钟同步， 第二转换设备与从时钟保持时钟同步， 第一转换设备和第二转换设 备用于实现以太网报文和 E1报文之间的转换， 该方法包括：
第二转换设备根据接收到多个 E1报文中每个时间戳 tl的时刻 t2, 确定第一转换设备 到第二转换设备的链路延时， 其中所述多个 E1报文为第一转换设备接收到主时钟设备发 送的 Sync ·ί艮文后发送的， 且每个 Ε1 ·ί艮文中携带至少一个时间戳 tl ;
第二转换设备接收第一转换设备发送的第二转换设备到第一转换设备的链路延时， 其 中， 所述第二转换设备到第一转换设备的链路延时， 为所述第一转换设备根据第二转换设 备发送的多个 E1报文中携带的每个时间戳 t3 , 及接收到每个 E1报文的时间戳 t3的时刻 t4确定的；
所述第二转换设备使从时钟设备根据确定的第一转换设备和第二转换设备间的链路 延时， 对自身的时钟进行对时。
2、 如权利要求 1 所述的方法， 其特征在于， 所述第一转换设备发送第二转换设备到 第一转换设备的链路延时包括：
第二转换设备接收到从时钟设备发送的 Delay_Req报文时， 向第一转换设备发送多个 E1报文， 并在对应的每个 E1报文中添加至少一个时间戳 t3 ;
第一转换设备根据接收到每个 E1报文中的时间戳 t3的每个时刻 t4, 确定第二转换设 备到第一转换设备的链路延时， 并将确定的第二转换设备到第一转换设备的链路延时发送 到第二转换设备。
3、 如权利要求 1或 2所述的方法， 其特征在于， 所述第二转换设备使从时钟设备根 据确定的第一转换设备和第二转换设备间的链路延时， 对自身的时钟进行对时包括： 所述第二转换设备根据确定的第一转换设备和第二转换设备间的链路延时， 对自身的 时钟进行调整， 并将调整后的时钟信息发送到从时钟设备 , 使从时钟设备根据所述时钟信 息调整自身的时钟； 或，
所述第二转换设备将确定的第一转换设备和第二转换设备间的链路延时发送到从时 钟设备， 使从时钟设备根据第一转换设备和第二转换设备间的链路延时， 对自身的时钟进 行调整。
4、 如权利要求 1或 3所述的方法， 其特征在于， 所述根据第一转换设备和第二转换 设备间的链路延时， 对自身的时钟进行调整包括：
根据确定的第一转换设备到第二转换设备的链路延时， 及第二转换设备到第一转换设 备的链路延时， 确定平均链路延时； 根据确定的第一转换设备到第二转换设备间的链路延时及平均链路延时， 确定主时钟 设备和从时钟设备的时间偏差；
根据确定的时间偏差， 对自身的时钟进行调整。
5、 如权利要求 1所述的方法， 其特征在于， 所述方法还包括：
所述第二转换设备和第一转换设备将时钟同步 ·ί艮文拆分为多个小段， ***到携带时间 戳的每个 E1报文中发送； 或，
所述第二转换设备和第一转换设备将其他报文的信息***到携带时间戳的多个 E1报 文中发送。
6、 一种基于 E1链路的 IEEE1588时钟同步装置， 其特征在于， 所述装置包括： 链路延时确定模块， 用于根据接收到多个 E1报文中每个时间戳 tl的时刻 t2, 确定第 一转换设备到自身的链路延时， 其中所述多个 E1报文为第一转换设备接收到主时钟设备 发送的 Sync ·ί艮文后发送的， 且每个 Ε1 ·ί艮文中携带至少一个时间戳 tl ;
接收模块， 用于接收第一转换设备发送的自身到第一转换设备的链路延时， 其中， 所 述自身到第一转换设备的链路延时，为所述第一转换设备根据第二转换设备发送的多个 E1 报文中携带的每个时间戳 t3 , 及接收到每个 E1报文的时间戳 t3的时刻 t4确定的；
时钟同步模块， 用于使从时钟设备根据确定的自身和第二转换设备间的链路延时， 对 自身的时钟进行对时。
7、 如权利要求 6 所述的装置， 其特征在于， 所述时钟同步模块， 具体用于根据确定 的第一转换设备和自身的链路延时， 对自身的时钟进行调整， 并将调整后的时钟信息发送 到从时钟设备， 使从时钟设备根据所述时钟信息调整自身的时钟； 或， 将确定的第一转换 设备和自身的链路延时发送到从时钟设备， 使从时钟设备根据第一转换设备和自身的链路 延时， 对自身的时钟进行调整。
8、 如权利要求 6或 7所述的装置， 其特征在于， 所述时钟同步模块， 具体用于根据 确定的第一转换设备到自身的链路延时， 及自身到第一转换设备的链路延时， 确定平均链 路延时； 根据确定的第一转换设备到自身的链路延时及平均链路延时， 确定主时钟设备和 从时钟设备的时间偏差； 根据确定的时间偏差， 对自身的时钟进行调整。
9、 如权利要求 6所述的装置， 其特征在于， 所述装置还包括：
发送模块， 用于将时钟同步报文拆分为多个小段， ***到携带时间戳的多个 E1报文 中发送； 或将其他报文的信息***到携带时间戳的多个 E1报文中发送。
10、一种基于 E1链路的 IEEE1588时钟同步***， 其特征在于， 所述***包括： 如权 利要求 6~9任一所述的装置， 与所述装置保持时钟同步的从时钟设备， 第一转换设备及与 该第一转换设备保持时钟同步的主时钟设备。
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