WO2015194590A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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insulating film
semiconductor device
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恵理 小川
吉村　尚
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富士電機株式会社
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    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Definitions

  • the present invention relates to a power semiconductor device such as a semiconductor rectifier (hereinafter referred to as a diode) and an IGBT (insulated gate bipolar transistor).
  • a power semiconductor device such as a semiconductor rectifier (hereinafter referred to as a diode) and an IGBT (insulated gate bipolar transistor).
  • a free wheeling diode (FWD) for power is connected in anti-parallel with a switching element such as an IGBT, and it is important to improve the performance of the FWD as well as improving the performance of the switching element to increase the frequency of the inverter.
  • FWD free wheeling diode
  • FIG. 11 is a cross-sectional view showing the structure of a conventional, conventional power return diode.
  • the power diode is a diode having a p-intrinsic-n type (pin type) structure, and holds a high voltage in a high resistance intrinsic layer (i layer). This i layer is also referred to as n - drift layer 62. Since a power diode having a rated voltage of 600 V or more uses a wafer cut from an ingot of silicon or the like, an n-type semiconductor substrate (wafer) constitutes an n ⁇ drift layer 62. A p-anode layer 63 is formed on the surface side of the n ⁇ drift layer 62.
  • An anode electrode 65 for passing a main current is connected to the surface 64 of the p anode layer 63.
  • the p anode layer 63 and the anode electrode 65 are referred to as an active region because the main current flows.
  • field plate electrode 72 connected to p + guard ring 71 and p + guard ring 71 is formed so as to surround p anode layer 63.
  • a p-type or n-type channel stopper layer 73 and a stopper electrode 74 connected to the channel stopper layer 73 are formed at the chip outer peripheral end of the diode.
  • the portion surrounding the outer periphery of the active region is a region for relaxing the electric field when a reverse bias voltage is applied to the diode, and is called an edge termination region.
  • An interlayer insulating film 68 is formed on part of the surface of the diode to protect the surface of the semiconductor from exposure. Furthermore, although not shown, a protective film for protecting the surface, such as a polyimide film or a silicon nitride film, is also formed.
  • the n - other surface of the drift layer 62, n - a high concentration of n field stop layer 67 is formed than the drift layer 62.
  • the n field stop layer 67 has a function of suppressing the spread of the depletion layer.
  • an n + cathode layer 61 is formed in contact with the n field stop layer 67 as well.
  • a cathode electrode 66 is formed to be connected to the n + cathode layer 61.
  • the injection efficiency of the anode can be lowered to achieve soft recovery.
  • FIG. 1 of Patent Document 3 a diode with a pin structure in which a natural oxide film is sandwiched between a p-type polysilicon layer (corresponding to a p-type anode layer) and an n -- type semiconductor layer (corresponding to a drift layer). Is described.
  • Patent Document 3 Japanese Patent Application Publication No. 2009-218496
  • a semiconductor device provided with an insulating film layer provided on the surface side of a side region and having a thickness smaller than that of a natural oxide film, and a metal layer provided on the surface side of the insulating film layer.
  • the plurality of guard ring layers of the second conductivity type selectively formed on the surface side of the drift layer so as to surround the surface side region and separated from the surface side region are further provided.
  • the insulating film layer may be provided on the surface side.
  • the front side region may be an anode layer.
  • the surface side region may be a contact region of the second conductivity type between the plurality of gate electrodes.
  • the semiconductor device may further include an insulating film layer between an outer electrode provided in at least a part in the vicinity of the outer periphery of the semiconductor device and a metal electrode electrically connected to the plurality of gate electrodes.
  • the thickness of the insulating film layer may be 1 ⁇ or more and 6 ⁇ or less.
  • the insulating film layer may contain more Si—H bonds than the natural oxide film at the interface between the semiconductor substrate and the insulating film layer.
  • the insulating film layer may not contain nitrogen.
  • An insulating film layer forming step of forming an insulating film layer thinner than a natural oxide film on a surface of a semiconductor substrate exposed at an opening of a formed interlayer insulating film is provided.
  • the insulating film layer forming step may include exposing the exposed surface of the semiconductor substrate to a mixed solution of ammonia water, hydrogen peroxide solution, and pure water.
  • the thickness of the insulating film layer may be adjusted according to the concentration of ammonia water in the mixed solution.
  • the concentration of ammonia water in the mixed solution may be 1 ppm or more and 150000 ppm or less.
  • FIG. 1 is a cross-sectional view showing a layer configuration of a semiconductor device according to a first embodiment.
  • FIG. 5 is a flow diagram showing a manufacturing flow of the semiconductor device according to the first embodiment.
  • FIG. 5 is a characteristic diagram showing the relationship between the solution concentration and the oxide film thickness in the semiconductor device according to the first embodiment. It is a figure which shows the example which is the hybrid film which the insulating film layer 4 contains an aluminum oxide and a silicon oxide.
  • FIG. 3 is a characteristic diagram showing an internal state of the semiconductor device according to the first embodiment at the time of energization.
  • FIG. 6 is a characteristic diagram showing current and voltage waveforms at the time of reverse recovery for the semiconductor device according to the first embodiment.
  • FIG. 1 is a cross-sectional view showing a layer configuration of a semiconductor device according to a first embodiment.
  • FIG. 5 is a flow diagram showing a manufacturing flow of the semiconductor device according to the first embodiment.
  • FIG. 5 is a characteristic diagram showing the relationship between the solution
  • FIG. 6 is a characteristic diagram showing the relationship between the oxide film thickness and the electrical characteristics of the semiconductor device according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing a layer configuration of a semiconductor device according to a second embodiment.
  • FIG. 16 is a schematic top view of the corner 110 of the semiconductor substrate 100 according to the fourth embodiment. It is a figure which shows the A1-A2 cross section of FIG. It is sectional drawing which shows the laminated constitution of the conventional semiconductor device.
  • n and p in the layer or region having n or p, it is meant that electrons or holes are majority carriers, respectively.
  • + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively.
  • concentration indicates the concentration of a dopant exhibiting n-type or p-type conductivity unless otherwise specified, that is, the doping concentration.
  • the first conductivity type is described as n-type
  • the second conductivity type is described as p-type. However, this may be reversed to make the first conductivity type p-type and the second conductivity type n-type.
  • FIG. 1 is a cross sectional view showing a cross sectional structure of a semiconductor device according to a first embodiment of the present invention.
  • the semiconductor device is a pin diode in the first embodiment.
  • a silicon semiconductor substrate for example, a wafer cut out of a silicon ingot formed by CZ (Czochralski method), MCZ (Czochralski method with applied magnetic field), FZ (float zone method) or the like is used.
  • the specific resistance of the wafer is, for example, higher than 10 ⁇ cm, for example 55 to 90 ⁇ cm.
  • the thickness of the n ⁇ drift layer 2 may be, for example, 100 to 130 ⁇ m.
  • the semiconductor device includes an n ⁇ drift layer 2 as a drift layer of the first conductivity type, an oxide film layer 4 as an insulating film layer, and an anode electrode 5 as a metal layer.
  • the n ⁇ drift layer 2 is provided on a silicon semiconductor substrate of the first conductivity type.
  • the n - surface side of the drift layer 2, n - p-anode layer 3 as a surface side region of the second conductivity type having a high impurity concentration is provided than the drift layer 2.
  • a very thin oxide film 4 having a thickness of several angstroms is provided on the surface side of the p anode layer 3.
  • the thickness of the oxide film layer 4 is thinner than that of the native oxide film.
  • the oxide film layer 4 covers the entire p anode layer 3.
  • An anode electrode 5 is provided on the surface side of the p anode layer 3 with the oxide film layer 4 interposed therebetween.
  • the oxide film layer 4 separates the anode electrode 5 from the p-anode layer 3.
  • the thickness t of the oxide film layer 4 which is this separation distance determines the electrical characteristics of the diode.
  • the thickness t of the oxide film layer 4 is thinner than the thickness (20 ⁇ or more) of the native oxide film.
  • this oxide film layer 4 between the p anode layer 3 and the anode electrode 5
  • injection of carriers (holes) is suppressed more than in the conventional structure.
  • the depletion layer extends in the p anode layer 3 and the n ⁇ drift layer 2, so that the voltage is not shared by the oxide film layer 4. Therefore, no strong electric field is generated in oxide film layer 4. Therefore, dielectric breakdown of oxide film layer 4 does not occur.
  • the thickness t of the oxide film layer 4 will be described later.
  • the dopant of the p anode layer 3 is, for example, boron.
  • the total impurity concentration of boron may be 1 ⁇ 10 13 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2 and the diffusion depth may be about 4 ⁇ m or less.
  • the anode electrode 5 and the p anode layer 3 become an active region for flowing a main current.
  • the semiconductor device of this example is formed selectively on the surface side of the n ⁇ drift layer 2 so as to surround the active region, and is formed of a plurality of guard ring layers of the second conductivity type formed apart from the p anode layer 3. As a plurality of p + guard ring layer 11 is provided.
  • Ap + guard ring layer 11 and a field plate electrode 12 are provided to surround the active region. Also, channel stopper layer 13 and stopper electrode 14 are provided to surround p + guard ring layer 11 and field plate electrode 12.
  • the area surrounding the active area is an edge termination area.
  • the oxide film layer 4 is also provided on the surface side of the plurality of p + guard ring layers 11.
  • the p + guard ring layer 11 and the field plate electrode 12 are separated by sandwiching the oxide film layer 4 similarly to the active region.
  • the channel stopper layer 13 and the stopper electrode 14 are separated by sandwiching the oxide film layer 4.
  • An interlayer insulating film is provided on the surface side of the semiconductor substrate, between the anode electrode 5 and the field plate electrode 12, between the field plate electrodes 12, and between the field plate electrode 12 and the stopper electrode 14. Eight is provided.
  • n + cathode layer 1 is provided on the back surface side of the silicon semiconductor substrate.
  • a cathode electrode 6 is provided on the back surface side of the n + cathode layer 1. The n + cathode layer 1 and the cathode electrode 6 are connected to each other.
  • an n field stop layer 7 is provided between the n + cathode layer 1 and the n ⁇ drift layer 2.
  • the n + cathode layer 1 may have a total impurity amount of phosphorus as a dopant of 1 ⁇ 10 15 cm ⁇ 2 to 1 ⁇ 10 16 cm ⁇ 2 .
  • the n + cathode layer 1 may have a thickness of 1 ⁇ m or less.
  • FIG. 2 is a flow chart showing the manufacturing flow of the semiconductor device of the present invention.
  • an n-type high specific resistance semiconductor substrate FZ wafer, CZ wafer, MCZ wafer, etc.
  • a thermal oxide film field oxide film or the like
  • the p anode layer 3 and the p + guard ring layer 11 as the surface side region are selectively formed.
  • an interlayer insulating film 8 is formed on the surface side of the semiconductor substrate. By selectively removing the interlayer insulating film 8, the opening of the interlayer insulating film 8 is selectively formed. Thereby, the interlayer insulating film 8 is selectively formed.
  • the underlying semiconductor substrate is exposed at the opening. This is referred to as the surface structure forming step (S1).
  • the surface of the semiconductor substrate exposed at the opening of the interlayer insulating film 8 selectively formed is ammonia water ([NH 4 + ] [OH ⁇ ] diluted aqueous solution, hereinafter described as NH 4 OH), peroxidation It is exposed to a mixed solution of hydrogen water (H 2 O 2 ) and pure water (H 2 O).
  • a resin carrier in which several tens of wafers are arranged, is dipped in the mixed solution. The immersion time may be a few seconds to a few minutes, for example 60 seconds to 120 seconds.
  • the temperature of the mixed solution is, for example, about room temperature (about 23 ° C.) to about 60 ° C.
  • the thin oxide film layer 4 can also be formed by exposing the wafer to a mixture of hydrochloric acid (HCl), hydrogen peroxide solution (H 2 O 2 ) and water (H 2 O).
  • the oxide film layer 4 thinner than the natural oxide film is formed on the exposed surface which is the surface side of the semiconductor substrate.
  • the step of exposing the exposed surface to the mixed solution needs to be performed before the natural oxide film is formed on the semiconductor substrate exposed at the opening. Thereby, the thickness of the oxide film layer 4 can be controlled to be smaller than that of the natural oxide film.
  • the step of forming the oxide film layer 4 on the surface side of the semiconductor substrate exposed in the opening as described above is referred to as an oxide film layer forming step (S2).
  • the thickness of the oxide film layer 4 is adjusted in accordance with the concentration of aqueous ammonia (NH 4 OH) in the mixed solution.
  • FIG. 3 is a characteristic diagram showing the correlation between the concentration (horizontal axis) of ammonia water in the mixed solution and the thickness t (vertical axis) of the oxide film layer 4 to be formed.
  • the natural oxide film on the surface of the semiconductor substrate was removed by hydrofluoric acid.
  • the oxide film layer 4 was formed by immersing the semiconductor substrate in a mixed solution of a predetermined concentration.
  • the thickness of the formed oxide film layer 4 was measured by X-ray photoelectron spectroscopy (Electron Spectroscopy for Chemical Analysis, ESCA).
  • the ESCA measurement device using the PHI Quantera SXM TM of Abubakku Phi Corporation.
  • the thickness of the oxide film layer 4 is 1 to 3 ⁇ at a concentration of 1 ppm of NH 4 OH, and increases to about 6 ⁇ when it is increased to 100 ppm. Further, at 1000 ppm, the thickness of the oxide film 4 to be formed is saturated and becomes about 6 ⁇ to 7 ⁇ .
  • the thickness of the natural oxide film is generally 10 ⁇ or more, for example, 20 ⁇ . Therefore, the oxide film layer 4 in the semiconductor device of the present invention is an oxide film layer whose thickness is controlled to be thinner than that of the natural oxide film. Therefore, the contact resistance between the anode electrode 5 and the p anode layer 3 can be reduced as compared to the case of using a natural oxide film.
  • the concentration of NH 4 OH is preferably 1 ppm or more and 150000 ppm (15%) or less, more preferably 10000 ppm (1%) or more and 50000 ppm (5%) or less to obtain the oxide film layer 4 having a predetermined thickness. Thereby, oxide film layer 4 of about 6 ⁇ can be stably formed. On the other hand, in order to make the oxide film layer 4 thinner, for example, it may be 1 ppm or more and 100 ppm or less.
  • FIG. 4 is a diagram showing an example in which the oxide film layer 4 is a mixed film containing aluminum oxide and silicon oxide.
  • the thin oxide film layer 4 formed by the above method may be not only SiO 2 but also a hybrid film containing AlO x and SiO x .
  • AlO x in the mixed film is shown by colored circles, and SiO x is shown by white circles.
  • the oxygen concentration of the oxide film layer 4 can be evaluated by energy dispersive X-ray spectroscopy (EDX). It may be confirmed by EDX that the oxide film layer 4 is different from the natural oxide film.
  • EDX energy dispersive X-ray spectroscopy
  • oxide film layer 4 is formed by the above method, oxidation and etching are repeated by the mixed solution on the surface of the silicon substrate as the semiconductor substrate. This causes the surface of the silicon substrate to be slightly roughened. In order to measure the surface roughness of the silicon substrate, a scanning tunneling microscope (STM) was used to evaluate the roughness of the formed oxide film layer 4.
  • STM scanning tunneling microscope
  • the roughness of the oxide film layer 4 formed was 10 to 30% of the film thickness.
  • the roughness of the native oxide is less than 10%, typically on the order of 1%. That is, the surface of the oxide film layer 4 formed by the above method becomes rougher than the surface of the natural oxide film.
  • the oxide film layer 4 is formed by repetition of oxidation and etching by the mixed solution.
  • the natural oxide film grows in the horizontal direction parallel to the surface of the silicon substrate, with the oxide film grown in the form of an island as a nucleus. Therefore, the surface of the oxide film layer 4 is considered to be rougher than the surface of the native oxide film.
  • the insulating film layer 4 contains more Si—H bonds at the interface between the oxide film layer 4 and the silicon substrate than the natural oxide film. Since the natural oxide film is formed by the reaction with air containing oxygen and nitrogen, it is considered that the natural oxide film contains more nitrogen than the insulating film layer 4.
  • the insulating film layer 4 may not contain nitrogen. In the present specification, not containing nitrogen may mean that the nitrogen content at the interface between the silicon substrate and the natural oxide film is smaller than 1 ⁇ 10 14 cm ⁇ 3 . Infrared reflection absorption spectrometry (IR-RAS) may be used to evaluate the chemical bonding state of the interface.
  • IR-RAS Infrared reflection absorption spectrometry
  • the above describes a batch process in which multiple wafers are immersed in the mixed solution.
  • single-wafer processing in which each sheet is exposed to the mixed solution.
  • single-wafer processing for example, one wafer is placed on a stage with the top surface facing the wafer, and the wafer is rotated at a predetermined rotation speed.
  • the mixed solution is dropped onto the rotating wafer, and the mixed solution is spread over the entire wafer to expose the opening of the interlayer insulating film 8 to the mixed solution (spin coating).
  • the processing conditions such as the time of exposure to the solution per sheet, the temperature and the like can be adjusted, and the variation in processing conditions among the wafers can be suppressed small.
  • the anode electrode 5 is selectively formed by sputtering or the like.
  • the metal of the anode electrode 5 is, for example, an alloy of aluminum (Al) and silicon (Si). If necessary, the metal film to be the electrode is sintered at a temperature of about 380 ° C. to 450 ° C.
  • a protective film may be formed of polyimide or the like. The above is referred to as a surface electrode forming step (S3).
  • the anode electrode 5 may use an alloy of aluminum (Al), silicon (Si) and copper (Cu) in addition to the above-mentioned metals. In that case, the mass ratio of Si in the alloy may be 1 to 2%, and the mass ratio of Cu may be 0.1% or more.
  • the back surface of the semiconductor substrate is ground and etched.
  • the thickness of the semiconductor substrate is reduced to about 50 ⁇ m to 200 ⁇ m.
  • the process of reducing the thickness of the semiconductor substrate is referred to as a grinding process (S5).
  • n field stop layer 7 and the n + cathode layer 1 are formed.
  • a cathode electrode containing aluminum (Al), titanium (Ti), nickel (Ni), gold (Au) or the like is formed by a sputtering method or the like. These steps are called back surface structure forming step (S6). Through the above steps, the semiconductor device of the present invention is formed.
  • FIG. 5 is a characteristic diagram showing the concentration distribution of holes and electrons when a forward bias is applied to the diode in the semiconductor device according to the first embodiment of the present invention.
  • the horizontal axis indicates the depth from the anode surface, and the left end is the anode and the right end is the cathode.
  • the vertical axis shows the density of holes. It can be seen that the carrier density on the anode side is smaller in the structure in which the oxide film layer 4 is deposited than in the conventional structure. Therefore, it can be said that carrier injection is suppressed by the oxide film layer 4.
  • FIG. 6 is a characteristic diagram comparing the current and voltage waveforms at the time of reverse recovery with the conventional example for the semiconductor device according to the first embodiment of the invention. It can be seen that the reverse recovery peak current (Irp) is reduced because the injection of holes is suppressed in the structure of the present invention compared to the conventional structure.
  • Irp reverse recovery peak current
  • FIG. 7 is a characteristic diagram showing the relationship between the thickness of the oxide film layer 4 and the electrical characteristics of the semiconductor device according to the first embodiment of the present invention.
  • the left axis shows the reverse recovery peak current (Irp).
  • the vertical axis of the broken line graph is the left axis.
  • the value on the left axis indicates a value obtained by normalizing the reverse recovery peak current when the diode is reversely recovered with the forward current as the rated current with the rated current.
  • the right axis shows the forward voltage drop (forward voltage, V F ) when the rated current flows.
  • the vertical axis of the solid line graph is the right axis.
  • the horizontal axis is the thickness of the oxide film layer 4.
  • the reverse recovery peak current of the broken line graph decreases as the thickness of the oxide layer 4 increases from 1 ⁇ to 4 ⁇ . On the other hand, when the thickness of the oxide film layer 4 exceeds 4 ⁇ , saturation occurs.
  • the forward voltage of the solid line graph is substantially flat in the range from 1 ⁇ to less than 6 ⁇ in thickness of the oxide film layer 4. On the other hand, when the thickness of the oxide film 4 exceeds 6 ⁇ , the forward voltage sharply increases.
  • the thickness of the oxide film layer 4 is preferably 1 ⁇ or more and 6 ⁇ or less, more preferably 2 ⁇ or more and 4 ⁇ or less.
  • the oxide film layer 4 is formed between the anode electrode 5 and the p anode layer 3 with a controlled thickness and a thickness smaller than that of the natural oxide film.
  • a semiconductor device capable of suppressing the injection of holes from the anode layer and reducing the reverse recovery peak current (Irp) with almost no change in the switching loss (Err), and a method of manufacturing the same.
  • FIG. 8 is a cross sectional view showing a layer structure of a semiconductor device according to a second embodiment of the present invention.
  • the difference between the semiconductor device of the second embodiment and the semiconductor device of the first embodiment is that the field plate electrode 12 in the edge termination region directly and annularly forms the p + guard ring layer 11 without sandwiching the oxide film layer 4. It is to connect electrically. By doing this, it becomes possible to transmit the potential further without delay in response to voltage application.
  • the thin oxide film layer 4 is not limited to only SiO 2 .
  • oxygen derived from the SiO 2 film may be taken into the Al film during heat treatment to form an AlO x film.
  • the AlO x film of 1 nm or less also has an effect of suppressing the injection of carriers. Therefore, the oxide film layer 4 may include an AlO x film having a thickness of 1 nm or less.
  • the oxide film layer 4 may include a film in which AlO x and SiO 2 are mixed and whose thickness is 1 nm or less.
  • FIG. 9 is a schematic top view of a corner 110 of a semiconductor device according to a fourth embodiment.
  • FIG. 9 is not a view showing the outermost surface of the corner 110.
  • FIG. 9 is a schematic diagram for explaining the positional relationship between the gate electrode 30 and the lower interconnection 31. As shown in FIG. In FIG. 9, the gate electrode 30 is shown by a broken line, and the lower wiring 31 is shown by a solid line.
  • Lower interconnection 31 has a portion extending parallel to an end parallel to the first direction of semiconductor substrate 100.
  • Lower interconnection 31 has a portion extending parallel to an end parallel to the second direction of semiconductor substrate 100.
  • Lower interconnection 31 is electrically connected to a contact metal provided on the surface side of lower interconnection 31 in contact portion 42.
  • the gate electrode 30 has a portion extending parallel to an end parallel to the first direction of the semiconductor substrate 100.
  • the gate electrode 30 has a U-shaped folded portion 40 when the semiconductor substrate 100 is viewed from the top.
  • the lower wiring 31 is provided on the surface side of the gate electrode 30.
  • the lower wire 31 is electrically connected to the gate electrode 30 at the U-shaped folded portion 40 of the gate electrode 30.
  • FIG. 10 is a view showing a cross section A1-A2 of FIG.
  • the semiconductor device of this example has a reverse conducting IGBT (RC-IGBT).
  • the semiconductor substrate 100 has a collector electrode 20, a p + collector layer 21, a field stop layer 22, and a drift layer 23 in order from the back surface side to the front surface side.
  • the semiconductor substrate 100 also has a p region 24 and a guard ring layer 26 on the surface side of the drift layer 23.
  • the p region 24 has ap base region 24a shallower than the trench-shaped gate electrode 30, and ap + well region 24b deeper than the p base region 24a.
  • an n ++ cathode layer 56 is formed in part.
  • the region where the n ++ cathode layer 56 is formed becomes a reverse conducting diode in which the p base region 24 a on the surface side functions as a p-type anode layer.
  • the reverse recovery operation of the reverse conducting diode becomes soft recovery.
  • the p region 24 is provided with a contact region of the second conductivity type as a surface side region.
  • the contact region of the second conductivity type is the p + contact 25.
  • the p + contact 25 is provided between the plurality of gate electrodes 30.
  • Gate electrode 30 is electrically separated from p region 24 by gate insulating film 32.
  • the gate electrode 30 in this example is a trench-shaped gate electrode.
  • the gate electrode 30 of this example has polysilicon.
  • the gate insulating film 32 in this example is an oxide film having a thickness of 1000 ⁇ .
  • An n + region 27 is provided between the gate insulating film 32 and the p + contact 25.
  • the lower wiring 31 is, for example, polysilicon. When the gate electrode 30 is viewed from above the semiconductor substrate 100, polysilicon forming the gate electrode 30 may be continuously connected to the upper wiring 34 at the U-shaped folded portion 40.
  • an interlayer insulating film 38 is provided on the surface side of the semiconductor substrate 100 relative to the gate electrode 30 and in contact with the gate electrode 30.
  • the semiconductor device of this embodiment is the surface side of the semiconductor substrate 100 than p + contact 25, and having an oxide film layer 4 in contact with the p + contact 25.
  • the oxide film layer 4 is an oxide film layer formed by the above-described mixed solution. Oxide film layer 4 has a thickness sufficiently thinner than interlayer insulating film 38.
  • An emitter electrode 39 is provided on the surface side of oxide film layer 4 and interlayer insulating film 38.
  • the emitter electrode 39 in this example is aluminum silicide (Al-Si).
  • the surface side of oxide film layer 4 is the surface of oxide film layer 4 on the opposite side to the surface on which oxide film layer 4 and p + contact 25 are in contact.
  • the semiconductor device of this example has a thermal oxide film 37 on the surface side of the semiconductor substrate 100 in the p region 24 (p + well region 24 b) in the vicinity of the guard ring layer 26.
  • the portion where thermal oxide film 37 and p region 24 are in contact is referred to as the back surface side of thermal oxide film 37.
  • the surface of the thermal oxide film 37 opposite to the back surface is referred to as the surface side of the thermal oxide film 37.
  • the semiconductor device of this example has a lower interconnection 31 as an electrode of a polysilicon film electrically connected to the plurality of gate electrodes 30 on the surface side of the thermal oxide film 37.
  • Lower interconnection 31 is formed above p + well region 24 b with thermal oxide film 37 interposed therebetween.
  • An interlayer insulating film 38 is provided on the surface side of the lower interconnection 31.
  • the semiconductor device of this example has the oxide film layer 4 in the opening of the interlayer insulating film 38. This oxide film layer 4 is also an oxide film layer formed by the above-mentioned mixed solution.
  • the portion where the oxide film layer 4 and the lower wiring 31 are in contact with each other is referred to as the back surface side of the oxide film layer 4.
  • the surface opposite to the back surface side of the oxide film layer 4 is referred to as the front surface side of the oxide film layer 4.
  • the semiconductor device of this example has an upper wire 34 as an outer metal electrode on the surface side of the oxide film layer 4.
  • the upper wiring 34 is an outer electrode provided on at least a part in the vicinity of the outer periphery of the semiconductor device.
  • the upper wiring 34 is, for example, Al-Si.
  • the oxide film layer 4 is also provided between the upper wiring 34 and the lower wiring 31.
  • the present invention is not limited to silicon, and can be applied to wide band gap semiconductors such as silicon carbide (SiC) and gallium nitride (GaN). That is, the object of the present invention can be achieved if there is an insulating film, particularly a silicon oxide film, whose thickness is controlled to be thinner than the natural oxide film as described above between the metal serving as the electrode and the semiconductor substrate.
  • SiC silicon carbide
  • GaN gallium nitride
  • contact portion 56 ... cathode layer, 61 ... n + cathode layer, 62 ... n - drift layer, 63 ... p anode layer, 64 ... surface, 65 ... anode electrode, 66 ⁇ ⁇ cathode electrode, 67 ⁇ ⁇ n field stop layer, 68 ⁇ ⁇ interlayer insulating film, 71 ⁇ ⁇ p + guard ring, 72 ⁇ ⁇ ⁇ field plate electrode 73 ⁇ ⁇ ⁇ channel stopper layer, 74 ⁇ ⁇ stopper electrode, 100 ⁇ ⁇ Semiconductor substrate, 110 ⁇ ⁇ ⁇ corner

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Abstract

　ｐｉｎダイオードにおいて、低濃度アノード層および局所ライフタイム制御等を用いたソフトリカバリー手段の他に、新たなソフトリカバリーの手段を提供する。第１導電型の半導体基板に設けられた第１導電型のドリフト層と、ドリフト層の表面側に設けられた第２導電型の表面側領域と、表面側領域の表面側に設けられ、厚さが自然酸化膜よりも薄い絶縁膜層と、絶縁膜層の表面側に設けられた金属層とを備える半導体装置を提供する。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体整流素子（以下ダイオードという）およびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などの電力用半導体装置に関する。
　近年、パワーエレクトロニクスの分野ではインバータを始めとする様々な電力変換装置が利用されている。インバータにはＩＧＢＴ等のスイッチング素子と逆並列に、電力用の還流ダイオード（ＦＷＤ）が接続されており、インバータの高周波化にはスイッチング素子の性能改善とともにＦＷＤの性能改善も重要である。
　図１１は、従来の典型的な電力用の還流ダイオードの構造を示す断面図である。電力用のダイオードは、ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ型（ｐｉｎ型）構造を有するダイオードであり、高抵抗のｉｎｔｒｉｎｓｉｃ層（ｉ層）で高い電圧を保持する。このｉ層は、ｎ－ドリフト層６２とも呼ばれる。６００Ｖ以上の定格電圧を有する電力用ダイオードは、シリコン等のインゴットから切り出したウェハーを用いるので、ｎ型の半導体基板（ウェハー）がｎ－ドリフト層６２を構成する。ｎ－ドリフト層６２の表面側には、ｐアノード層６３が形成されている。このｐアノード層６３の表面６４に、主電流を流すアノード電極６５が接続している。ｐアノード層６３とアノード電極６５は、主電流を流すので活性領域と呼ばれる。一方、このｐアノード層６３を囲むように、ｐ＋ガードリング７１とｐ＋ガードリング７１に接続するフィールドプレート電極７２が形成されている。さらに、ダイオードのチップ外周端には、ｐ型あるいはｎ型のチャンネルストッパー層７３と、チャンネルストッパー層７３に接続するストッパー電極７４が形成されている。以上のように活性領域の外周を囲む部分は、ダイオードに逆バイアス電圧が印加されたときに電界を緩和するための領域であり、エッジ終端領域と呼ばれる。なお、ダイオードの表面の一部には、層間絶縁膜６８が形成され、半導体表面が露出しないように保護されている。さらに図示しないが、ポリイミド膜あるいはシリコン窒化膜といった、表面を保護するための保護膜も形成される。ｎ－ドリフト層６２の他方の表面には、ｎ－ドリフト層６２よりも高濃度のｎフィールドストップ層６７が形成される。このｎフィールドストップ層６７は、空乏層の広がりを抑制する機能を有する。さらに半導体基板の他方の表面には、ｎ＋カソード層６１がｎフィールドストップ層６７とも接するように形成されている。ｎ＋カソード層６１に接続するように、カソード電極６６が形成される。
　ＦＷＤの性能改善として、順電圧（Ｖｆ）や逆回復電荷（Ｑｒｒ）の低減による損失低減の他に、逆回復電流（Ｉｒｒ）のピーク値である逆回復ピーク電流（Ｉｒｐ）低減によるソフトリカバリー化が挙げられる。逆回復ピーク電流（Ｉｒｐ）は、アノードの注入効率を小さくすることで低減できる。特許文献１の図３等に示されているのは、ＭＰＳ(Ｍｅｒｇｅｄ　Ｐｉｎ　Ｓｃｈｏｔｔｋｙ)と呼ばれる構造を持つダイオードで、ショットキー接合とｐｎ接合を併設することにより、漏れ電流の増加を抑えつつアノードからのホールの注入を抑制し、ソフトリカバリーとする。ｐｉｎ構造のダイオードにおいて、単純にｐ型アノード層の濃度を下げることでも同様の効果が得られる。例えば、特許文献２の図１等には、ｐｉｎ構造のダイオードにおいて、ｐ型アノード層の最表面に格子欠陥を多く有する欠陥層を形成し、注入効率を低減する技術が記載されている。
　また表面側にヘリウムやプロトンのような軽イオンを打ち込んで、ｎ型ドリフト層のアノード側のライフタイムを選択的に下げることによっても、アノードの注入効率を下げ、ソフトリカバリーとすることができる。
　さらに特許文献３の図１等には、ｐ型ポリシリコン層（ｐ型アノード層に相当）とｎ－型半導体層（ドリフト層に相当）との間に自然酸化膜を挟んだｐｉｎ構造のダイオードが記載されている。
　しかしながら、ｐｉｎダイオードにおいて、アノード層を極端に低濃度化した場合、高電圧印加時にｐ層が空乏化してアノード電極にパンチスルーし、漏れ電流が増加するリスクがある。また上記パンチスルーを生じないような設計を行った場合でも、プロセスにおける欠陥や組み立て時の微小クラックといった外乱に対する耐性は低下する。
　また軽イオン照射による局所ライフタイムを行った場合、同様に漏れ電流が増加するリスクがあるのと、照射設備が非常に高価であるため、素子のコストアップにつながる問題がある。
　さらに、特許文献３に記載のダイオードの場合、逆バイアス電圧が印加されると、ｐ型ポリシリコン層とｎ－型半導体層との間の自然酸化膜に最も強い電界が発生するので、自然酸化膜が絶縁破壊を生じる可能性が高くなる。
　［先行技術文献］
　［特許文献］
　［特許文献１］特開平７－２２６５２１号公報
　［特許文献２］特開２００３－２２４２８１号公報
　［特許文献３］特開２００９－２１８４９６号公報
　半導体装置では、自然酸化膜を用いることが望ましくない場合がある。例えば、ｐｉｎダイオードにおいては、自然酸化膜を用いると上記の絶縁破壊の問題がある。ｐｉｎダイオードにおいては、前述のリスクが極力生じないようにソフトリカバリーとすることが望ましい。
　本発明の第１の態様においては、第１導電型の半導体基板に設けられた第１導電型のドリフト層と、ドリフト層の表面側に設けられた第２導電型の表面側領域と、表面側領域の表面側に設けられ、厚さが自然酸化膜よりも薄い絶縁膜層と、絶縁膜層の表面側に設けられた金属層とを備える半導体装置を提供する。
　表面側領域を取り囲むように、ドリフト層の表面側に選択的に形成され、表面側領域と離間して形成された第２導電型の複数のガードリング層をさらに備え、複数のガードリング層の表面側に前記絶縁膜層が設けられてもよい。表面側領域はアノード層であってよい。
　表面側領域は、複数のゲート電極間における第２導電型のコンタクト領域であってよい。半導体装置の外周近傍の少なくとも一部に設けられる外側電極と複数のゲート電極に電気的に接続する金属電極との間に、絶縁膜層をさらに有してよい。絶縁膜層の厚さは、１Å以上６Å以下であってもよい。
　絶縁膜層は、半導体基板と絶縁膜層との界面において、自然酸化膜よりもＳｉ‐Ｈ結合を多く含んでよい。絶縁膜層は窒素を含有しなくてよい。
　本発明の第２の態様においては、第１導電型の半導体基板の表面側に、表面側領域、熱酸化膜、および層間絶縁膜をそれぞれ選択的に形成する表面構造形成工程と、選択的に形成された層間絶縁膜の開口部において露出する半導体基板の表面に、自然酸化膜よりも薄い絶縁膜層を形成する絶縁膜層形成工程とを備える半導体装置の製造方法を提供する。
　絶縁膜層形成工程は、露出する半導体基板の表面を、アンモニア水、過酸化水素水、および純水の混合溶液に晒すことを含んでよい。混合溶液におけるアンモニア水の濃度に応じて、絶縁膜層の厚さを調整してもよい。混合溶液におけるアンモニア水の濃度は、１ｐｐｍ以上１５００００ｐｐｍ以下であってもよい。
実施の形態１にかかる半導体装置の層構成を示す断面図である。 実施の形態１にかかる半導体装置の製造フローを示すフロー図である。 実施の形態１にかかる半導体装置について、溶液濃度と酸化膜厚さとの関係を示す特性図である。 絶縁膜層４がアルミニウム酸化物とシリコン酸化物とを含む混成膜である例を示す図である。 実施の形態１にかかる半導体装置について、通電時における内部状態を示す特性図である。 実施の形態１にかかる半導体装置について、逆回復時における電流および電圧波形を示す特性図である。 実施の形態１にかかる半導体装置について、酸化膜厚さと電気的特性との関係を示す特性図である。 実施の形態２にかかる半導体装置の層構成を示す断面図である。 実施の形態４にかかる半導体基板１００の角部１１０の上面模式図である。 図９のＡ１-Ａ２断面を示す図である。 従来の半導体装置の層構成を示す断面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。以下の説明における「濃度」とは、特に断らない場合はｎ型あるいはｐ型の導電性を示すドーパントの濃度、すなわちドーピング濃度のことを示す。本明細書においては、第１導電型をｎ型とし、第２導電型をｐ型として記載する。しかし、これを逆にして第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
　なお、以下では、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　（実施の形態１）図１は、本発明の実施の形態１にかかる半導体装置の断面構造を示す断面図である。半導体装置は、本実施の形態１では、ｐｉｎダイオードとした。シリコン半導体基板は、例えばＣＺ（チョクラルスキー法）、ＭＣＺ（磁場を印加したチョクラルスキー法）、ＦＺ（フロートゾーン法）等で形成されたシリコンインゴットからの切り出しウェハーを用いる。ウェハーの比抵抗は、例えば１０Ωｃｍよりも高く、例えば５５～９０Ωｃｍである。ｎ-ドリフト層２の厚さは、例えば１００～１３０μｍであってもよい。
　半導体装置は、第１導電型のドリフト層としてのｎ－ドリフト層２と、絶縁膜層としての酸化膜層４と、金属層としてのアノード電極５とを備える。ｎ－ドリフト層２は、第１導電型のシリコン半導体基板に設けられる。ｎ-ドリフト層２の表面側に、ｎ-ドリフト層２よりも高不純物濃度の第２導電型の表面側領域としてのｐアノード層３が設けられる。
　ｐアノード層３の表面側には、厚さが数Åの極めて薄い酸化膜層４が設けられる。酸化膜層４の厚さは、自然酸化膜よりも薄い。酸化膜層４は、ｐアノード層３全体を覆っている。
　この酸化膜層４を挟んで、ｐアノード層３の表面側にアノード電極５が設けられる。酸化膜層４により、アノード電極５はｐアノード層３から離間する。この離間距離となる酸化膜層４の厚さｔは、ダイオードの電気的特性を決める。
　酸化膜層４の厚さｔは、自然酸化膜の厚さ（２０Å以上）よりも薄いことが特徴である。この酸化膜層４を、ｐアノード層３とアノード電極５の間に形成することによって、従来構造よりもキャリア（ホール）の注入を抑制する。また、ダイオードに逆バイアス電圧を印加したときに、空乏層はｐアノード層３およびｎ－ドリフト層２内を広がるので、酸化膜層４には電圧は分担されない。それゆえ、酸化膜層４には強い電界が発生しない。よって、酸化膜層４の絶縁破壊は生じない。なお、酸化膜層４の厚さｔについては後述する。
　ｐアノード層３のドーパントは、例えばボロンである。ボロンの総不純物濃度は１×１０13ｃｍ-2～５×１０13ｃｍ-2であってよく、拡散深さは約４μｍ以下であってよい。
　アノード電極５およびｐアノード層３は、主電流を流す活性領域となる。本例の半導体装置は、活性領域を取り囲むように、ｎ－ドリフト層２の表面側に選択的に形成され、ｐアノード層３と離間して形成された第２導電型の複数のガードリング層としての複数のｐ＋ガードリング層１１を備える。
　活性領域を取り囲むように、ｐ＋ガードリング層１１およびフィールドプレート電極１２が設けられる。また、ｐ＋ガードリング層１１およびフィールドプレート電極１２を取り囲むように、チャンネルストッパー層１３およびストッパー電極１４が設けられる。この活性領域を取り囲む領域は、エッジ終端領域である。
　複数のｐ＋ガードリング層１１の表面側においても、酸化膜層４が設けられる。ｐ＋ガードリング層１１およびフィールドプレート電極１２は、活性領域と同様に、酸化膜層４を挟んで離間している。チャンネルストッパー層１３とストッパー電極１４の間も同様に、酸化膜層４を挟んで離間している。なお、半導体基板の表面側であって、アノード電極５とフィールドプレート電極１２との間、フィールドプレート電極１２同士の間、および、フィールドプレート電極１２とストッパー電極１４との間には、層間絶縁膜８が設けられる。
　シリコン半導体基板の裏面側には、ｎ＋カソード層１が設けられる。ｎ＋カソード層１の裏面側にはカソード電極６が設けられる。ｎ＋カソード層１とカソード電極６とは、互いに接続している。
　本例では、ｎ＋カソード層１とｎ－ドリフト層２との間に、ｎフィールドストップ層７が設けられる。ｎ＋カソード層１は、ドーパントとなるリンの総不純物量が１×１０１５ｃｍ－２～１×１０１６ｃｍ－２であってよい。また、ｎ＋カソード層１は、厚さが１μｍ以下であってよい。次に、本発明の半導体装置について、その製造方法を説明する。
　図２は、本発明の半導体装置の製造フローを示すフロー図である。第１導電型の半導体基板には、ｎ型で高比抵抗の半導体基板（ＦＺウェハー、ＣＺウェハー、ＭＣＺウェハー等）を用いる。半導体基板の鏡面仕上げされた表面側に、熱酸化膜（フィールド酸化膜等）を形成する。また、半導体基板の表面側に、表面側領域としてのｐアノード層３およびｐ＋ガードリング層１１をそれぞれ選択的に形成する。さらに、半導体基板の表面側に、層間絶縁膜８を形成する。層間絶縁膜８を選択的に除去することによって、層間絶縁膜８の開口部を選択的に形成する。これにより、層間絶縁膜８を選択的に形成する。当該開口部では下地の半導体基板を露出させる。ここまでを、表面構造形成工程（Ｓ１）とする。
　続いて、選択的に形成された層間絶縁膜８の開口部において露出する半導体基板の表面を、アンモニア水（［ＮＨ４ ＋］［ＯＨ―］希釈水溶液、以下ＮＨ４ＯＨと記載）、過酸化水素水（Ｈ２Ｏ２）および純水（Ｈ２Ｏ）の混合溶液に晒す。具体的には、例えばウェハーを数十枚単位で並べた樹脂製のキャリアを、前記混合溶液に浸す。浸す時間は、数秒～数分であってよく、例えば６０秒～１２０秒である。混合溶液の温度は、例えば室温（２３℃程度）～６０℃程度である。また塩酸（ＨＣｌ）、過酸化水素水（Ｈ２Ｏ２）、及び水（Ｈ２Ｏ）の混合液にウェハーを晒すことによっても、薄い酸化膜層４を形成することができる。
　この混合溶液に浸す過程で、自然酸化膜よりも薄い酸化膜層４が、半導体基板の表面側である露出面に形成される。露出面を混合溶液に晒す工程は、開口部で露出した半導体基板上に自然酸化膜が形成されないうちに、行う必要がある。これにより、酸化膜層４の厚さは、自然酸化膜と比べて薄くなるように制御された厚さとすることができる。以下、このように、開口部で露出した半導体基板の表面側に酸化膜層４を形成する工程を、酸化膜層形成工程（Ｓ２）とする。
　上記の混合溶液をＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）またはＢＰＳＧ（Ｂｏｒｏｎ　Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）等の厚い酸化膜の表面に晒したとしても、酸化のスピードがエッチングのスピードよりも遅いので、酸化膜は形成されない。また、ＰＳＧまたはＢＰＳＧ等の厚い酸化膜においては、膜厚が厚いので、［ＯＨ－］が半導体基板の表面まで到達できない。それゆえ、シリコンと［ＯＨ－］との酸化反応も起こらない。よって、ＰＳＧまたはＢＰＳＧ等の厚い酸化膜に対しては、酸化膜形成工程（Ｓ２）によって酸化膜層４は形成されない。
　酸化膜層４の厚さは、混合溶液におけるアンモニア水（ＮＨ４ＯＨ）の濃度に応じて調整する。図３は、混合溶液におけるアンモニア水の濃度（横軸）と、形成される酸化膜層４の厚さｔ（縦軸）との相関を示す特性図である。
　本例では、まず、半導体基板の表面の自然酸化膜を弗酸により除去した。その後、所定濃度の混合溶液に半導体基板を浸すことにより、酸化膜層４を形成した。形成した酸化膜層４の厚さは、Ｘ線光電子分光法（Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ　ｆｏｒ　Ｃｈｅｍｉｃａｌ　Ａｎａｌｙｓｉｓ、ＥＳＣＡ）により測定した。ＥＳＣＡ測定装置には、アブバック・ファイ株式会社のＰＨＩ　Ｑｕａｎｔｅｒａ　ＳＸＭＴＭを用いた。
　酸化膜層４の厚みは、ＮＨ４ＯＨの濃度が１ｐｐｍのオーダーでは１～３Åであり、１００ｐｐｍに増加すると、約６Åまで増加する。また、１０００ｐｐｍにおいて、形成される酸化膜層４の厚さは飽和し、６Å～７Å程度となる。これに対して、自然酸化膜の厚みは、一般的には１０Å以上、例えば２０Åである。よって、本発明の半導体装置における酸化膜層４は、厚さが自然酸化膜と比べて薄く制御された酸化膜層である。それゆえ、自然酸化膜を用いる場合と比較して、アノード電極５とｐアノード層３とのコンタクト抵抗を低減することができる。
　所定の厚さの酸化膜層４とするべく、ＮＨ４ＯＨの濃度は、１ｐｐｍ以上１５００００ｐｐｍ（１５％）以下が好ましく、より好ましくは１００００ｐｐｍ（１％）以上５００００ｐｐｍ（５％）以下が良い。これにより、およそ６Åの酸化膜層４を安定的に形成することができる。一方、さらに薄い酸化膜層４とするには、例えば１ｐｐｍ以上１００ｐｐｍ以下としてもよい。
　図４は、酸化膜層４がアルミニウム酸化物とシリコン酸化物とを含む混成膜である例を示す図である。なお、図４では、酸化膜層４近傍を拡大して示し他の部分を省略している。上記の方法により形成された薄い酸化膜層４は、ＳｉＯ２だけではなく、ＡｌＯｘおよびＳｉＯｘを含む混成膜であってよい。混成膜におけるＡｌＯｘを色を付けた丸で示し、ＳｉＯｘを白丸で示す。この酸化膜層４の酸素濃度は、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ－ｒａｙ　Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により評価することができる。ＥＤＸにより、酸化膜層４が自然酸化膜と異なることを確認してもよい。
　上記の方法により酸化膜層４を形成する場合、半導体基板としてのシリコン基板の表面では、混合溶液により酸化とエッチングとが繰り返される。これにより、シリコン基板の表面はわずかに荒れる。シリコン基板の表面荒れを測定するべく、形成された酸化膜層４のラフネスを評価するべく、走査型トンネル顕微鏡（Ｓｃａｎｎｉｎｇ　Ｔｕｎｎｅｌｉｎｇ　Ｍｉｃｒｏｓｃｏｐｅ：ＳＴＭ）を用いた。
　形成した酸化膜層４のラフネスは、膜厚の１０～３０％であった。これに対して、自然酸化膜のラフネスは、１０％未満、典型的には１％のオーダーとなる。つまり、上記の方法で形成された酸化膜層４の表面は、自然酸化膜の表面よりも粗くなる。上述の様に、酸化膜層４は、混合溶液による酸化およびエッチングの繰り返しにより形成される。これに対して、自然酸化膜は、島状に成長した酸化膜を核として、シリコン基板の表面と平行な方向である水平方向に成長すると考えられる。それゆえ、酸化膜層４の表面は、自然酸化膜の表面よりも粗くなると考えられる。
　また、混合溶液はアンモニア水（ＮＨ４ＯＨ）を含むので、絶縁膜層４は酸化膜層４とシリコン基板との界面において、自然酸化膜よりも多くのＳｉ‐Ｈ結合を含む。なお、自然酸化膜は酸素および窒素を含む空気との反応により形成されるので、自然酸化膜は絶縁膜層４よりも多くの窒素を含有すると考えられる。絶縁膜層４は窒素を含有しないとしてよい。本明細書において窒素を含有しないとは、シリコン基板と自然酸化膜との界面における窒素含有量が１×１０１４ｃｍ－３よりも小さいとしてよい。界面の化学結合状態を評価するためには、赤外反射吸収法（Ｉｎｆｒａｒｅｄ　Ｒｅｆｌｅｃｔｉｏｎ　Ａｂｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＩＲ－ＲＡＳ）を用いてよい。
　上記では複数枚のウェハーを混合溶液に浸すバッチ式処理について記載している。しかし、１枚ごとに混合溶液に晒す枚葉式処理をしてもよい。枚葉式処理では、例えば、ウェハー１枚を表面が上面になるようにステージに載せ、ウェハーを所定の回転速度で回転させる。回転しているウェハーに混合溶液を滴下させ、混合溶液をウェハー全体に広げることにより、層間絶縁膜８の開口部を混合溶液に晒す（スピン塗布）。枚葉式処理の場合は、１枚あたりの溶液に晒す時間、温度等の処理条件を調整でき、かつウェハー間の処理条件のバラつきを小さく抑えることができる。
　続いて、酸化膜層４に自然酸化膜が形成されないうちに、スパッタ等によりアノード電極５を選択的に形成する。アノード電極５の金属は、例えばアルミニウム（Ａｌ）とシリコン（Ｓｉ）の合金等である。必要に応じて、電極となる金属膜を、３８０℃～４５０℃程度の温度でシンタリングする。また、ポリイミド等により保護膜を形成してもよい。以上を、表面電極形成工程（Ｓ３）とする。また、アノード電極５は上記の金属以外にもアルミニウム（Ａｌ）、シリコン（Ｓｉ）および銅（Ｃｕ）の合金を用いてもよい。その場合、合金におけるＳｉの質量比率は１～２％、Ｃｕの質量比率は０．１％以上としてよい。
　続いて、半導体基板の表面側または裏面側から、電子線を照射する。これにより、ライフタイム制御のための格子欠陥を半導体基板中に導入する。その後、必要に応じてアニール処理を行う。この工程を、ライフタイム制御工程（Ｓ４）とする。
　続いて、半導体基板の裏面を研削・エッチングする。これにより、半導体基板を５０μｍ～２００μｍ程度の厚さまで減厚する。この半導体基板を減厚する工程を、研削工程（Ｓ５）とする。
　続いて、研削した半導体基板の裏面から、水素、リン等を注入する。これにより、ｎフィールドストップ層７およびｎ＋カソード層１を形成する。続いて、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）または金（Ａｕ）などを含むカソード電極をスパッタ法等で形成する。これらの工程を、裏面構造形成工程（Ｓ６）とする。以上の工程により、本発明の半導体装置を形成する。
　（実施例）図５は、本発明の実施の形態１にかかる半導体装置について、ダイオードに順バイアスを印加した通電時における、正孔および電子の濃度分布を示す特性図である。横軸はアノード表面からの深さを示しており、左端がアノード、右端がカソードである。縦軸は正孔の密度を示している。酸化膜層４が堆積された構造の方が、従来構造よりもアノード側のキャリア密度が減少していることが分かる。よって、酸化膜層４によってキャリアの注入が抑制されていると言える。
　図６は、発明の実施の形態１にかかる半導体装置について、逆回復時における電流および電圧波形を、従来例と比較した特性図である。従来構造に比べ、本発明構造ではホールの注入が抑制されているので、逆回復ピーク電流（Ｉｒｐ）が低減していることがわかる。
　図７は、本発明の実施の形態１にかかる半導体装置について、酸化膜層４の厚さと電気的特性との関係を示す特性図である。縦軸のうち、左軸は逆回復ピーク電流（Ｉｒｐ）を示す。破線グラフの縦軸は、左軸である。左軸の値は、順方向電流を定格電流として、ダイオードを逆回復させたときの逆回復ピーク電流を定格電流で規格化した値を示す。右軸は定格電流を流したときにおける順方向電圧降下（順電圧、ＶＦ）を示す。実線グラフの縦軸は、右軸である。横軸は、酸化膜層４の厚さである。
　破線グラフの逆回復ピーク電流は、酸化膜層４の厚さが１Åから４Åに増加するに従って減少する。これに対して、酸化膜層４の厚さが４Åを超えると飽和する。実線グラフの順電圧は、酸化膜層４の厚さが１Åから６Å未満まではほぼ平坦である。これに対して、酸化膜層４の厚さが６Åを超えると順電圧が急増する。これは、酸化膜層４の厚さが６Åを超えると、キャリア（電子または正孔）が酸化膜層４をトンネルすることができなくなり、ｎ－ドリフト層２で電導度変調がしなくなったことを意味する。よって、酸化膜層４の厚さは、１Å以上６Å以下がよく、より好ましくは２Å以上４Å以下がよい。
　以上のように、アノード電極５とｐアノード層３との間に、制御された厚さで自然酸化膜よりも薄い厚さの酸化膜層４を形成する。これにより、アノード層からのホールの注入を抑制し、スイッチング損失（Ｅｒｒ）をほとんど変えずに逆回復ピーク電流（Ｉｒｐ）低減を可能とする半導体装置とその製造方法を提供することが可能である。
　（実施の形態２）図８は、本発明の実施の形態２にかかる半導体装置の層構造を示す断面図である。実施の形態２の半導体装置と実施の形態１の半導体装置との相違点は、エッジ終端領域のフィールドプレート電極１２が、酸化膜層４を挟まずに直接、且つ環状にｐ＋ガードリング層１１と電気的に接続することである。このようにすることで、電圧印加に応答して一層、遅延なく電位を伝達できるようになる。
　（実施の形態３）薄い酸化膜層４は、ＳｉＯ２のみに限定されない。Ａｌ膜のアノード電極５を形成する際、熱処理においてＡｌ膜にＳｉＯ２膜に由来する酸素が取り込まれてＡｌＯｘ膜が生成していることもある。その場合、１ｎｍ以下のＡｌＯｘ膜も同様にキャリアの注入を抑制する効果がある。それゆえ、酸化膜層４は、厚みが１ｎｍ以下のＡｌＯｘ膜を含んでもよい。更に、ＡｌＯｘとＳｉＯ２が混在した場合も、厚さが１ｎｍ以下であれば、コンタクト抵抗の増加やＥｒｒの変化がほとんど起こらず、キャリアの注入抑制効果が得られる。それゆえ、酸化膜層４は、厚みが１ｎｍ以下である、ＡｌＯｘとＳｉＯ２が混在した膜を含んでもよい。
　（実施の形態４）図９は、実施の形態４にかかる半導体装置の角部１１０の上面模式図である。なお、図９は角部１１０の最表面を示した図ではない。図９は、ゲート電極３０と下部配線３１との位置関係を説明するための便宜的な図である。図９では、破線によりゲート電極３０を示し、下部配線３１を実線で示す。
　下部配線３１は、半導体基板１００の第１方向に平行な端部と平行に延伸する部分を有する。また、下部配線３１は、半導体基板１００の第２方向に平行な端部と平行に延伸する部分を有する。下部配線３１は、コンタクト部４２において、下部配線３１よりも表面側に設けられたコンタクト金属と電気的に接続する。
　ゲート電極３０は、半導体基板１００の第１方向に平行な端部と平行に延伸する部分を有する。ゲート電極３０は、半導体基板１００を上面視した場合に、Ｕ字状の折り返し部分４０を有する。
　本例では、下部配線３１は、ゲート電極３０よりも表面側に設けられる。下部配線３１は、ゲート電極３０のＵ字状の折り返し部分４０において、ゲート電極３０と電気的接続する。
　図１０は、図９のＡ１-Ａ２断面を示す図である。本例の半導体装置は逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）を有する。半導体基板１００は、裏面側から表面側の順に、コレクタ電極２０、ｐ＋のコレクタ層２１、フィールドストップ層２２およびドリフト層２３を有する。また、半導体基板１００は、ドリフト層２３の表面側にｐ領域２４およびガードリング層２６を有する。ｐ領域２４は、トレンチ形状のゲート電極３０よりも浅いｐベース領域２４ａと、ｐベース領域２４ａよりも深いｐ＋ウェル領域２４ｂを有する。また、半導体基板１００の裏面には、一部にｎ＋＋のカソード層５６が形成されている。このｎ＋＋のカソード層５６が形成された領域は、表面側のｐベース領域２４ａがｐ型のアノード層として機能する逆導通ダイオードとなる。この逆導通ダイオードに、酸化膜層４が形成されることで、逆導通ダイオードの逆回復動作がソフトリカバリーとなる。
　ｐ領域２４には、表面側領域としての第２導電型のコンタクト領域が設けられる。本例では、当該第２導電型のコンタクト領域は、ｐ＋コンタクト２５である。ｐ＋コンタクト２５は、複数のゲート電極３０の間に設けられる。ゲート電極３０は、ゲート絶縁膜３２により、ｐ領域２４から電気的に分離される。本例のゲート電極３０は、トレンチ形状のゲート電極である。また、本例のゲート電極３０はポリシリコンを有する。本例のゲート絶縁膜３２は、厚さ１０００Åの酸化膜である。ゲート絶縁膜３２とｐ＋コンタクト２５との間には、ｎ＋領域２７が設けられる。下部配線３１は、例えばポリシリコンである。ゲート電極３０は、半導体基板１００を上面視した場合に、Ｕ字状の折り返し部分４０で、ゲート電極３０を形成するポリシリコンが連続的に上部配線３４に接続されてもよい。
　本例の半導体装置は、ゲート電極３０よりも半導体基板１００の表面側であって、ゲート電極３０に接して層間絶縁膜３８を有する。ただし、本例の半導体装置は、ｐ＋コンタクト２５よりも半導体基板１００の表面側であり、かつ、ｐ＋コンタクト２５に接する酸化膜層４を有する。酸化膜層４は、上述した混合溶液により形成される酸化膜層である。酸化膜層４は、層間絶縁膜３８よりも十分に薄い厚みを有する。酸化膜層４および層間絶縁膜３８の表面側には、エミッタ電極３９が設けられる。本例のエミッタ電極３９は、アルミニウムシリサイド（Ａｌ‐Ｓｉ）である。なお、酸化膜層４の表面側とは、酸化膜層４とｐ＋コンタクト２５とが接する面とは反対側の酸化膜層４の面である。
　本例の半導体装置は、ガードリング層２６の近傍におけるｐ領域２４（ｐ＋ウェル領域２４ｂ）において、半導体基板１００の表面側に熱酸化膜３７を有する。熱酸化膜３７とｐ領域２４とが接する部分を、熱酸化膜３７の裏面側と称する。熱酸化膜３７の裏面側とは反対側の面を、熱酸化膜３７の表面側と称する。
　本例の半導体装置は、熱酸化膜３７の表面側において、複数のゲート電極３０に電気的に接続するポリシリコン膜の電極としての下部配線３１を有する。下部配線３１は、熱酸化膜３７を挟んでｐ＋ウェル領域２４ｂの上方に形成される。下部配線３１の表面側には、層間絶縁膜３８が設けられる。本例の半導体装置は、層間絶縁膜３８の開口部に酸化膜層４を有する。この酸化膜層４も、上述した混合溶液により形成される酸化膜層である。
　酸化膜層４と下部配線３１とが接する部分を、酸化膜層４の裏面側と称する。酸化膜層４の裏面側とは反対側の面を、酸化膜層４の表面側と称する。本例の半導体装置は、酸化膜層４の表面側に、外側金属電極としての上部配線３４を有する。上部配線３４は、半導体装置の外周近傍の少なくとも一部に設けられる外側電極である。上部配線３４は、例えばＡｌ‐Ｓｉである。このように、酸化膜層４は、上部配線３４と下部配線３１との間にも設けられる。
　なお、半導体基板としてシリコンを中心に説明したが、シリコンに限るものではなく、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）等のワイドバンドギャップ半導体にも適用可能である。すなわち、電極となる金属と半導体基板との間に、上述のように厚さが自然酸化膜よりも薄く制御された絶縁膜、特にシリコン酸化膜があれば、本願の目的は達成できる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
　１・・ｎ＋カソード層、２・・ｎ－ドリフト層、３・・ｐアノード層、４・・酸化膜層、５・・アノード電極、６・・カソード電極、７・・ｎフィールドストップ層、８・・層間絶縁膜、１１・・ｐ＋ガードリング層、１２・・フィールドプレート電極、１３・・チャンネルストッパー層、１４・・ストッパー電極、２０・・コレクタ電極、２１・・コレクタ層、２２・・フィールドストップ層、２３・・ドリフト層、２４・・ｐ領域、２４ａ・・ｐベース領域、２４ｂ・・ｐ＋ウェル領域、２５・・ｐ＋コンタクト、２６・・ガードリング層、２７・・ｎ＋領域、３０・・ゲート電極、３１・・下部配線、３２・・ゲート絶縁膜、３４・・上部配線、３７・・熱酸化膜、３８・・層間絶縁膜、３９・・エミッタ電極、４０・・Ｕ字状の折り返し部分、４２・・コンタクト部、５６・・カソード層、６１・・ｎ＋カソード層、６２・・ｎ－ドリフト層、６３・・ｐアノード層、６４・・表面、６５・・アノード電極、６６・・カソード電極、６７・・ｎフィールドストップ層、６８・・層間絶縁膜、７１・・ｐ＋ガードリング、７２・・フィールドプレート電極、７３・・チャンネルストッパー層、７４・・ストッパー電極、１００・・半導体基板、１１０・・角部

Claims (13)

  1. 　第１導電型の半導体基板に設けられた第１導電型のドリフト層と、
    　前記ドリフト層の表面側に設けられた第２導電型の表面側領域と、
    　前記表面側領域の表面側に設けられ、厚さが自然酸化膜よりも薄い絶縁膜層と、
    　前記絶縁膜層の表面側に設けられた金属層とを備える半導体装置。
  2. 　前記表面側領域を取り囲むように、前記ドリフト層の表面側に選択的に形成され、前記表面側領域と離間して形成された第２導電型の複数のガードリング層をさらに備え、
    　前記複数のガードリング層の表面側に前記絶縁膜層が設けられる請求項１に記載の半導体装置。
  3. 　前記表面側領域はアノード層である、請求項１または２に記載の半導体装置。
  4. 　前記表面側領域は、複数のゲート電極間における第２導電型のコンタクト領域である、請求項１または２に記載の半導体装置。
  5. 　前記半導体装置の外周近傍の少なくとも一部に設けられる外側電極と前記複数のゲート電極に電気的に接続する金属電極との間に、前記絶縁膜層をさらに有する
    　請求項４に記載の半導体装置。
  6. 　前記絶縁膜層の厚さは、１Å以上６Å以下である、請求項１から５のいずれかまたは２に記載の半導体装置。
  7. 　前記絶縁膜層は、前記半導体基板と前記絶縁膜層との界面において、自然酸化膜よりもＳｉ‐Ｈ結合を多く含む、請求項１から６のいずれか一項に記載の半導体装置。
  8. 　前記絶縁膜層は窒素を含有しない、請求項１から７のいずれか一項に記載の半導体装置。
  9. 　前記絶縁膜層は、アルミニウム酸化物とシリコン酸化物とを含む混成膜である、請求項１から８のいずれか一項に記載の半導体装置。
  10. 　第１導電型の半導体基板の表面側に、表面側領域、熱酸化膜、および層間絶縁膜をそれぞれ選択的に形成する表面構造形成工程と、
    　選択的に形成された前記層間絶縁膜の開口部において露出する前記半導体基板の表面に、自然酸化膜よりも薄い絶縁膜層を形成する絶縁膜層形成工程と
    を備える半導体装置の製造方法。
  11. 　前記絶縁膜層形成工程は、露出する前記半導体基板の表面を、アンモニア水、過酸化水素水、および純水の混合溶液に晒すことを含む請求項１０の半導体装置の製造方法。
  12. 　前記混合溶液におけるアンモニア水の濃度に応じて、前記絶縁膜層の厚さを調整する請求項１１に記載の半導体装置の製造方法。
  13. 　前記混合溶液におけるアンモニア水の濃度は、１ｐｐｍ以上１５００００ｐｐｍ以下である請求項１２に記載の半導体装置の製造方法。
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