WO2015193992A1 - 半導体回路装置及び半導体メモリシステム - Google Patents

半導体回路装置及び半導体メモリシステム Download PDF

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termination
signal
circuit device
circuit
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原口　大
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ゼンテルジャパン株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus

Definitions

  • the present invention uses, for example, an SSTL (Stub Series Terminated Logic) input / output interface that uses a termination voltage (VTT), for example, DDR3 SDRAM (Double-Data-Rate 3 Synchronous Random Access Memory) or DDR2 SDRAM, etc.
  • VTT termination voltage
  • DDR3 SDRAM Double-Data-Rate 3 Synchronous Random Access Memory
  • DDR2 SDRAM DDR2 SDRAM
  • Semiconductor circuit device such as an IC having a termination resistor for terminating an address and a command signal from a controller integrated circuit (hereinafter referred to as “IC”) that generates an address and a command signal for controlling a semiconductor memory And a semiconductor memory system using the same.
  • IC controller integrated circuit
  • FIG. 8 is a block diagram showing a configuration of a conventional DDR-SDRAM system (see, for example, Patent Documents 1 and 2).
  • a controller IC 1 that is a system-on-chip (SoC) or FPGA, DDR-SDRAMs 2 and 3 such as DDR2 SDRAM or DDR3 SDRAM, and a VTT that generates a termination voltage (VTT) on a dielectric substrate 20.
  • SoC system-on-chip
  • DDR-SDRAMs 2 and 3 such as DDR2 SDRAM or DDR3 SDRAM
  • VTT termination voltage
  • a power supply IC 4G and a plurality of on-board termination resistors R21 are provided.
  • the controller IC1 is connected to the DDR-SDRAMs 2 and 3 via 16-bit data buses 6 and 7 having ODT (On Die Termination) circuits, respectively, and data is transmitted and received between them.
  • ODT On Die Termination
  • the controller IC 1 is connected to the DDR-SDRAMs 2 and 3 via the address and command bus 5 and transmits address data and control signals to control the operation of the DDR-SDRAMs 2 and 3. Further, the address and command bus 5 is connected to the VTT power supply line 4LP of the VTT power supply IC 4G via a plurality of on-board termination resistors R21 mounted on the dielectric substrate 20.
  • JEDEC Joint Electron Device Engineering Council
  • DDR Double Data Rate SDRAM Specification
  • the conventional DDR-SDRAM system of FIG. 8 has the following problems.
  • a plurality of on-board termination resistors R21 are provided on the dielectric substrate, the VTT power supply line is laid on the board, and a capacitor is disposed to reduce the impedance of the power supply, thereby reducing the board area of the dielectric substrate. I can't.
  • the plurality of on-board termination resistors R21 are fixed resistors, and it is not possible to optimize signal transmission of addresses and control signals transmitted on the address and command bus 5 according to changes in the operating environment.
  • the object of the present invention is to solve the above problems, to reduce the area of the board of the dielectric substrate compared to the conventional example, to optimize the signal transmission of address and control signals, and to consume A semiconductor circuit device capable of reducing power and a semiconductor memory system using the same are provided.
  • a semiconductor circuit device is a semiconductor circuit device for a semiconductor memory system in which a semiconductor memory device and a controller are connected via a predetermined signal transmission path.
  • a termination voltage generation circuit that generates a predetermined termination voltage (VTT) and outputs the termination voltage to a termination voltage power supply line;
  • a first on-chip termination resistor provided in the semiconductor circuit device, wherein one end is connected to each of the signal input terminals connected to the signal transmission path, and the other end is connected to the termination voltage power line.
  • an on-chip termination resistor is a semiconductor circuit device for a semiconductor memory system in which a semiconductor memory device and a controller are connected via a predetermined signal transmission path.
  • a termination voltage generation circuit that generates a predetermined termination voltage (VTT) and outputs the termination voltage to a termination voltage power supply line
  • VTT termination voltage
  • a first on-chip termination resistor provided in the semiconductor circuit device, wherein one end is connected to each of the signal input terminals connected to the signal transmission path, and the other end is connected to the termination
  • a second on-chip termination resistor provided in the semiconductor circuit device, wherein the second on-chip termination resistor is inserted and connected between one end of the first on-chip termination resistor and the controller. And a terminating resistor.
  • a termination resistor circuit provided in place of the first on-chip termination resistor and capable of adjusting the termination impedance of the first on-chip termination resistor in accordance with a control signal;
  • An impedance adjusting resistor circuit having the same configuration as the termination resistor circuit; While changing the impedance of the impedance adjusting resistor circuit, the impedance of the impedance adjusting resistor circuit is compared with the impedance of the external resistor connected to the external terminal, and the impedance of the impedance adjusting resistor circuit is set to the external And control means for controlling and holding the impedance of the termination resistor circuit so that the impedance of the termination resistor circuit substantially matches the external resistance.
  • a termination resistor circuit provided in place of the first on-chip termination resistor and capable of adjusting the termination impedance of the first on-chip termination resistor in accordance with a control signal; And control means for controlling the impedance of the termination resistor circuit.
  • the first on-chip termination resistor and the second on-chip are provided in place of at least one of the first on-chip termination resistor and the second on-chip termination resistor, and according to a control signal
  • a termination resistor circuit capable of adjusting a termination impedance of at least one of the termination resistors; And control means for controlling the impedance of the termination resistor circuit.
  • control means controls a termination impedance for the signal transmission line using the termination resistor circuit based on a control signal, an address signal, and a data signal that conform to the standard of the semiconductor memory device. It is characterized by doing.
  • the semiconductor memory device is a DDR-DRAM.
  • the semiconductor circuit device further includes storage means for storing data of a mode register set (MRS) indicating the setting of the DDR-DRAM.
  • MRS mode register set
  • the semiconductor circuit device further includes storage means for storing a signal indicating an operation state of the DDR-DRAM.
  • control means outputs an operation instruction signal of the DDR-DRAM to an external circuit based on a control signal of the DDR-DRAM.
  • the operation instruction signal of the DDR-DRAM is a self-refresh signal
  • the control means controls the terminal impedance for the signal transmission line by the impedance adjustment circuit to be high impedance when the self refresh is performed.
  • control means controls the terminal impedance for the signal transmission line by the impedance adjustment circuit to be high impedance when the clock enable signal of the DDR-DRAM is inactive. It is characterized by.
  • control means controls the termination impedance for the signal transmission line by the impedance adjustment circuit to be high impedance when the chip select signal of the DDR-DRAM is inactive.
  • control means terminates the impedance of the data adjustment circuit to the signal transmission line of the data terminal by a predetermined termination impedance when any one bank of the DDR-DRAM is active. It is characterized by controlling as follows.
  • control means terminates the impedance of the data terminal signal transmission path by the impedance adjustment circuit with a predetermined termination impedance in response to the read command signal or the write command signal of the DDR-DRAM. It controls to do.
  • control means controls the impedance of the termination resistor circuit based on an impedance adjustment command using an external resistor of the DDR-DRAM.
  • control means controls the impedance of the termination resistor circuit based on a DDR-DRAM mode register set (MRS) command.
  • MRS DDR-DRAM mode register set
  • a semiconductor memory system is a semiconductor memory system in which a semiconductor memory device and a controller are connected via a predetermined signal transmission path, The semiconductor circuit device is provided.
  • the semiconductor circuit device is mounted on a T-branch portion of a T-type branch structure transmission line.
  • the semiconductor circuit device includes: A series termination resistor inserted between the controller and the T-branch and passing an address and control signal from the controller; A parallel termination resistor inserted between the termination voltage (VTT) and the T-branch portion is provided.
  • the semiconductor circuit device is mounted together with the controller and the semiconductor memory device in a multichip package or a package on package.
  • the semiconductor circuit device according to the present invention and the semiconductor memory system using the same have the following effects.
  • FIG. 1 is a block diagram showing a configuration of a DDR-SDRAM system according to Embodiment 1 of the present invention.
  • FIG. 7 is a circuit diagram showing a configuration of a VTT power supply IC 4A for a DDR-SDRAM system according to a first modification of the first embodiment of the present invention.
  • FIG. 10 is a circuit diagram showing a configuration of a VTT power supply IC 4B for a DDR-SDRAM system according to a second modification of the first embodiment of the present invention. It is a block diagram which shows the structure of the DDR-SDRAM system concerning Embodiment 2 of this invention. It is a circuit diagram which shows the structure of VTT power supply IC4D for the DDR-SDRAM system concerning Embodiment 3 of this invention.
  • an DDR3 SDRAM Double-Data-Rate 3 Synchronous Random Access Memory
  • DDR2 is used by using an input / output interface of SSTL (Stub Series Terminated Logic) using a termination voltage (VTT).
  • a semiconductor circuit device such as an IC having a termination resistor for terminating an address and a command signal from a controller IC that generates an address and a command signal for controlling a volatile semiconductor memory such as an SDRAM, and a semiconductor memory system using the semiconductor circuit device.
  • FIG. FIG. 1 is a block diagram showing a configuration of a DDR-SDRAM system according to Embodiment 1 of the present invention.
  • a controller IC 1 that is a system-on-chip (SoC) or FPGA, a DDR-SDRAM 2 or 3 such as DDR2 SDRAM or DDR3 SDRAM, and a VTT that generates a termination voltage (VTT) on a dielectric substrate 20.
  • a generation circuit 11 and a VTT power supply IC4 including a plurality of on-chip termination resistors R1 are provided.
  • the controller IC1 is connected to the DDR-SDRAMs 2 and 3 via 16-bit data buses 6 and 7 having ODT (On Die Termination) circuits, respectively, and data is transmitted and received between them.
  • the controller IC 1 is connected to the DDR-SDRAMs 2 and 3 via the address and command bus 5 serving as a signal transmission path, and controls the operation of the DDR-SDRAMs 2 and 3 by transmitting address data and control signals. Further, the address and command bus 5 is connected to the VTT generation circuit 11 via a plurality of on-chip termination resistors R1 and a VTT power supply wiring 4L built in the VTT power supply IC4. Note that the external resistor Rext may be connected to the external terminal T1 to adjust the impedance of the on-chip termination resistor R1 (details will be described later).
  • the plurality of on-chip termination resistors R1 are provided in the VTT power supply IC 4 instead of the on-board resistor R21 of FIG. 8, it is not necessary to provide on-board termination resistors, and the VTT power supply line
  • the number of parts such as capacitors to be laid and arranged can be reduced, and the board area of the dielectric substrate 20 can be reduced as compared with the conventional example.
  • FIG. 2 is a circuit diagram showing a configuration of the VTT power supply IC 4A for the DDR-SDRAM system according to the first modification of the first embodiment of the present invention.
  • the VTT power supply IC 4A of FIG. 2 includes a plurality of termination resistor units R1A that can adjust the termination impedance for each terminal of the input signal of the address and command bus 5 as compared with the VTT power supply IC 4 of FIG.
  • a termination resistor circuit 21 and an impedance controller 10 for controlling the termination impedance of each termination resistor R1A are provided.
  • each termination resistor R1A is formed by connecting a plurality of series circuits of on-chip termination resistors R1a and CMOS transmission gates TG1 in parallel to the terminals of each input signal of the address and command bus 5. Are inserted between the terminal of the input signal and the VTT power supply wiring 4L.
  • Each termination resistor R1A further includes an inverter INV1 for inverting the control signal from the impedance controller 10, and the control signal is input to the non-inverting control input terminal of the CMOS transmission gate TG1, and the inverted control signal is input to the CMOS transmission gate. It is input to the inversion control input terminal of TG1.
  • the impedance controller 10 has a predetermined threshold voltage with respect to a predetermined number of the plurality of CMOS transmission gates TG1 based on a control signal from the test apparatus, for example, at the time of testing of IC manufacturing and shipment.
  • the predetermined number of CMOS transmission gates TG1 are turned on by applying the control signal S1 of the above high level signal.
  • the setting of the termination impedance can be adjusted so as to have a predetermined termination impedance for each one signal in the address and command bus 5.
  • one signal line can be disconnected from the termination voltage VTT to be high impedance.
  • the DC current can be cut to significantly reduce power consumption.
  • FIG. 3 is a circuit diagram showing a configuration of a VTT power supply IC 4B for the DDR-SDRAM system according to the second modification of the first embodiment of the present invention.
  • a VTT power supply IC 4B includes an impedance adjustment circuit 22, an impedance controller 10 that controls the operation of the impedance adjustment circuit 22, and an external resistance in addition to the VTT generation circuit 11 and the termination resistance circuit 21 including the termination resistance unit 1A.
  • An external terminal T1 for connecting Rext is provided.
  • FIG. 3 only the circuit of one signal line in the address and command bus 5 is shown for the sake of simplicity.
  • the impedance adjustment circuit 22 includes a command decoder CD1, three P-channel MOS transistors (hereinafter referred to as PMOS transistors) P1 to P3, and an impedance adjustment having the same configuration as the termination resistor R1A of FIG. Resistance circuit R2A, comparison result holding circuit 23, and impedance adjustment controller 24.
  • the impedance controller 10 controls operations of the comparison result holding circuit 23 and the impedance adjustment controller 24.
  • the power supply voltage VDD is connected to the external terminal T1 via the PMOS transistors P1 and P2, and is grounded via the PMOS transistors P1 and P3 and the impedance adjusting resistor circuit R2A.
  • the configuration and operation of the impedance adjustment circuit 22 will be described.
  • a ZQCL (ZQ Calibration Long) command defined in Non-Patent Document 1 is decoded by the command decoder CD1 to generate an impedance adjustment trigger signal VG, which is applied to the gate of the PMOS transistor P1 and turned on. .
  • the PMOS transistor P1 is always off and no current flows.
  • the PMOS transistors P2 and P3 are formed with the same size and constitute a current mirror circuit. When the PMOS transistor P1 is turned on, the PMOS transistors P2 and P3 flow the same current.
  • the PMOS transistor P2 passes a current according to the impedance of the external resistor Rext.
  • the impedance of the impedance adjusting resistor circuit R2A is changed according to the control of the impedance adjusting controller 24, a point that becomes the impedance closest to the external resistor Rext can be found, and the comparison result holding circuit 23 holds the result. .
  • the held adjustment result is applied to an impedance-adjustable termination resistor circuit 21 having a configuration completely equivalent to the impedance adjustment resistor circuit R2A, and the termination resistor R1A of the termination resistor circuit 21 is adjusted to an optimum impedance.
  • the impedance adjusting resistor circuit R2A includes a plurality of N CMOS transmission gates TG1 and N termination resistors R1a (FIG. 2). For example, N / 2 CMOS transmission gates TG1 are turned on.
  • a clock is supplied from the impedance controller 10 to the comparison result holding circuit 23 and the impedance adjustment controller 24, and the impedance of the impedance adjustment resistor circuit R2A is changed, for example, as follows for each fixed period of the clock.
  • the number of CMOS transmission gates TG1 of the impedance adjustment resistor circuit R2A is 3N / 4 to lower the impedance.
  • the number of CMOS transmission gates TG1 of the impedance adjustment resistor circuit R2A is Improve the impedance as N / 4.
  • the comparison result holding circuit 23 holds the number of CMOS transmission gates TG1 that are turned on when the impedance is closest to the external resistor Rext as an adjustment result. After the adjustment is completed, the PMOS transistor P1 is turned off, and the adjustment result is applied to the termination resistor R1A of the termination resistor circuit 21.
  • the above embodiment is a method for adjusting the impedance of the termination resistor circuit 21 based on the ZQCL command, which is an impedance adjustment command using the external resistance of the DDR-DRAM.
  • the impedance of the termination resistor circuit 21 may be adjusted. Further, based on the mode register set (MRS) disclosed in Non-Patent Document 1, the impedance may be adjusted as shown in Table 1 below using A9, A6, and A2 of the MR1 code.
  • MRS mode register set
  • RZQ is, for example, 240 ⁇ .
  • the termination may be set by a resistance that is a fraction of the external resistance Rext.
  • FIG. FIG. 4 is a block diagram showing a configuration of a DDR-SDRAM system according to the second embodiment of the present invention.
  • the DDR-SDRAM system of FIG. 4 differs from that of FIG. 2 in the following points.
  • (1) A termination resistor having a termination resistor R3A controlled by the impedance controller 10A and having the same configuration as that of the termination resistor R1A, between the address and command bus 5 connected to the controller IC1 and the termination resistor circuit 21.
  • a circuit 25 is inserted for each signal line of the address and command bus 5.
  • the impedance controller 10 ⁇ / b> A controls the termination impedance of the termination resistor circuit 25 to be adjusted in the same manner as the impedance controller 10 described above.
  • the impedance controller 10 ⁇ / b> A performs control so as to adjust at least one termination impedance of the termination resistance circuits 25 and 21.
  • the connection port PT between each termination resistor circuit 25 and each termination resistor circuit 21 is connected to the DDR-SDRAMs 2 and 3 via another address and command bus 5A.
  • the plurality of termination resistor circuits 25 and 21 are both formed in the VTT power supply IC 4C, and the plurality of termination resistor circuits 25 are connected to the series termination resistor circuit of the DDR-SDRAM system (corresponding to the series termination resistor Rs in FIG. 7).
  • the plurality of termination resistor circuits 21 constitute a parallel termination resistor circuit (corresponding to the parallel termination resistor Rp in FIG. 7) of the DDR-SDRAM system. Therefore, according to the present embodiment, the impedance controller 10A can adjust the termination impedance to an optimum value not only in the parallel termination resistance circuit but also in the series termination resistance circuit.
  • FIG. FIG. 5 is a circuit diagram showing the configuration of the VTT power supply IC 4D for the DDR-SDRAM system according to the third embodiment of the present invention.
  • the termination resistance circuits 31 to 34 whose termination impedance can be adjusted and their peripherals It is a circuit diagram which shows the structure of a circuit.
  • each of the termination resistor circuits 31 to 34 has a circuit configuration similar to that of the termination resistor unit R1A of FIG. 2, and an on-chip termination resistor R1a and a CMOS transmission gate TG1 are connected to each input signal terminal.
  • VTT power supply IC 4D includes a VTT generation circuit 11, and the VTT generation circuit 11 generates a termination voltage (VTT) and outputs it to each termination resistance circuit 31, 32, 33, 34.
  • the termination resistor circuit 31 is a circuit that adjusts impedance for an input signal for DRAM control such as a clock enable signal CKE, for example, and a plurality of series circuits of on-chip termination resistors R1a and CMOS transmission gates TG1 are connected in parallel. Thus, it operates in the same manner as the termination resistor circuit 21.
  • the DRAM control input signal such as the clock enable signal CKE is differentially amplified with a predetermined reference voltage VREF by the differential amplifier circuit A1, and the signal after differential amplification is input to the command decoder CD1.
  • the termination resistor circuit 32 is a circuit that adjusts impedance for DRAM control input signals such as a chip select signal / CS, a row address strobe signal / RAS, a column address strobe signal / CAS, and a write enable signal / WE.
  • DRAM control input signals such as a chip select signal / CS, a row address strobe signal / RAS, a column address strobe signal / CAS, and a write enable signal / WE are differentially amplified with a predetermined reference voltage VREF by a differential amplifier circuit A2. The signal after differential amplification is input to the command decoder CD1.
  • the termination resistor circuit 33 is a circuit for adjusting the impedance of the DRAM address input signal, and is formed by connecting a plurality of series circuits of on-chip termination resistors R1a and CMOS transmission gates TG1 in parallel. Works as well.
  • the DRAM address input signal is differentially amplified with a predetermined reference voltage VREF by the differential amplifier circuit A3, and the signal after differential amplification is input to the multiplexer MUL1.
  • the termination resistor circuit 34 is a circuit for adjusting the impedance of the DRAM data signal transmitted through the DQ terminal, and connects a plurality of series circuits of the on-chip termination resistor R1a and the CMOS transmission gate TG1 in parallel. And operates in the same manner as the termination resistor circuit 21.
  • a column command signal (indicating the read or write operation state of the DDR DRAMs 2 and 3) output from the command decoder CD1 via the register REG1
  • a predetermined number of the plurality of CMOS transmission gates TG1 All the CMOS transmission gates TG1 are turned on to terminate the DQ terminal with a desired impedance.
  • Each of the terminal resistance circuits 31 to 34 automatically adjusts the impedance by, for example, the above-described ZQCL or ZQCS command.
  • the multiplexer MUX1 selects one of the two input data based on the mode register set (MRS) from the command decoder CD1, outputs it to the register REG2, holds it, and outputs it to the command decoder CD1 and the multiplexer MUX1.
  • MRS mode register set
  • the DRAM setting data held in the register REG2 specifically includes the following. (1) CAS latency (CL); (2) Additional latency (AL); and (3) Burst length (BL).
  • the command decoder CD1 generates control signals such as a column command signal, an MRS signal, and a self-refresh signal based on various input signals that are input, as in the prior art.
  • control signals such as a column command signal, an MRS signal, and a self-refresh signal based on various input signals that are input, as in the prior art.
  • the register REG2 holds DRAM setting values (CL, AL, BL, etc.).
  • the terminal of the DQ terminal is turned on by a column command signal from the register REG1.
  • the clock enable signal CKE is at a low level (inactive (non-operating state)
  • each termination terminal is set to high.
  • the impedance state is set and the DRAM is not operated.
  • the VTT power supply IC 4D has the following two functions A and B.
  • (Function E) DQ that transmits a data signal by turning on all the CMOS transmission gates TG1 of the termination resistor circuit 34 when any one of the DDR-SDRAMs 2 and 3 is active (operating state). Terminals are terminated with a predetermined impedance.
  • Table 2 shows that in the VTT power supply IC4D of FIG. 5, when the self-refresh signal is detected and the clock enable signal CKE is at low level, the chip select signal / CS is at high level according to the length of the address and command signal termination off periods. In each case, combinations of impedance control in the termination resistor circuits 31 to 34 are shown.
  • the clock enable signal CKE is always at a low level during self-refresh, it is included in that case. Further, during the period in which the clock enable signal CKE is at the low level, the chip select signal / CS is used together for indefinite (Don't Care).
  • Table 3 shows the column command signal for reading (reading) or writing (writing) and bank activation in the VTT power supply IC4D of FIG. 5 according to the length of the termination on period of the DQ / DQS signal.
  • the combination of impedance control in the termination resistor circuits 31 to 34 is shown in FIG.
  • column command signal for reading or writing is included because it is valid only for the activated bank.
  • the command decoder CD1 controls the terminal resistance circuits 31 to 34 in accordance with the operating state of the DDR-SDRAMs 2 and 3, and impedance to each input terminal.
  • the termination state such as adjustment can be controlled, so that when no signal transmission is required according to the operation state of the memory, the DC current can be cut and the power consumption can be greatly reduced.
  • the registers REG1 and REG2 are provided.
  • the present invention is not limited to this, and may be a storage device or storage means for temporarily storing, for example, a latch or a flip-flop.
  • FIG. FIG. 6 is a block diagram showing a configuration of a DDR-SDRAM system according to Embodiment 4 of the present invention.
  • a controller IC 1 that is a system-on-chip (SoC) or FPGA, DDR-SDRAMs 2 and 3 such as DDR2 SDRAM or DDR3 SDRAM, and a VTT that generates a termination voltage (VTT) on a dielectric substrate 20.
  • a generation circuit 11 and a VTT power supply IC 4E including a plurality of on-chip termination resistors R1 are provided.
  • the DDR-SDRAMs 2 and 3 are provided at positions at an angle of 90 degrees when viewed from the controller IC1
  • the VTT power supply IC4E is 45 degrees from each SDRAM 2 and 3 between the DDR-SDRAMs 2 and 3 when viewed from the controller IC1. It is provided at an angular position.
  • the address and control signal from the controller IC1 are terminated and T-branched in the VTT power supply IC4E as in the first embodiment and output to the SDRAMs 2 and 3, respectively. That is, the VTT power supply IC 4E is mounted on the branch portion of the T-type branch structure transmission line. Here, it is preferable to mount the VTT power supply IC 4E on the uppermost layer.
  • FIG. 7 is a block diagram showing a configuration of a DDR-SDRAM system according to a modification of the second embodiment of the present invention.
  • the address and the control signal from the controller IC1 are input to the branch port PB of the T-type branch structure transmission line via the series termination resistor Rs which is an on-chip termination resistor in the VTT power supply IC4F and then T-branched. Thereafter, the data is output to the SDRAMs 2 and 3, respectively.
  • the branch port PB is connected to the VTT generation circuit 11 via the VTT power supply wiring 4L via the parallel termination resistor Rp which is an on-chip termination resistor.
  • FIG. 7 only one of the address and control signals is shown, and actually, a plurality of transmission paths are mounted in the same manner.
  • the VTT power ICs 4A to 4F are mounted together with the SDRAMs 2 and 3 and the controller IC 1 on the dielectric substrate 20, for example, or preferably in a multichip package (MCP) or package on package (PoP).
  • MCP multichip package
  • PoP package on package
  • VTT power supply ICs 4E and 4F according to the fourth embodiment and the modifications thereof are termination ICs, and may include the same configuration as the VTT power supply ICs 4A to 4D according to the first to third embodiments.
  • the address and the control signal output from the controller IC1 are substantially branched from each other after being T-branched at a predetermined distance from the controller IC1 and terminated. Therefore, the impedance can be easily adjusted.
  • the DDR-SDRAM system has been described.
  • the present invention is not limited to this, and can be widely applied to a semiconductor memory system for a semiconductor memory device.
  • the semiconductor circuit device according to the present invention and the semiconductor memory system using the same have the following effects.
  • Controller IC 1 ... Controller IC, 2, 3 ... DDR-SDRAM, 4, 4A, 4B, 4C, 4D, 4E, 4F ... VTT power supply IC, 4L ... VTT power supply wiring, 5, 5A ... Address and command bus, 6, 7 ... Data bus, 10, 10A ... impedance controller, 11 ... VTT generation circuit, 20 ... dielectric substrate, 21 ... Terminal resistor circuit, 22: Impedance adjustment circuit, 23. Comparison result holding circuit, 24. Impedance adjustment controller, 25. Terminating resistor circuit, A1 to A3 ... differential amplifier circuit, CD1 ... Command decoder, TG1 ... CMOS transmission gate, INV1 ... inverter, MUL1 ...
  • R1, R1a, R2 on-chip termination resistors, R1A, R2A, R3A, 31-34... Termination resistor, REG1, REG2 ... registers, Rext ... external resistance, P1 to P3 P channel MOS transistors (PMOS transistors), PB ... Branch port of T-type branch structure transmission line, PT: Connection port, S1, S2 ... control signals, T1: External terminal.

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Abstract

　半導体記憶装置とコントローラとが所定の信号伝送路を介して接続された半導体メモリシステムのための半導体回路装置であって、所定の終端電圧（ＶＴＴ）を発生して終端電圧電源ラインに出力する終端電圧生成回路と、上記半導体回路装置に設けられたオンチップ終端抵抗であって、上記信号伝送路に接続された信号入力端子に一端がそれぞれ接続されかつ上記終端電圧電源ラインに他端がともに接続されたオンチップ終端抵抗とを備える。

Description

半導体回路装置及び半導体メモリシステム
　本発明は、例えば終端電圧（ＶＴＴ）を用いたＳＳＴＬ（Stub Series Terminated Logic）の入出力インターフェースを用いて、例えばＤＤＲ３　ＳＤＲＡＭ（Double-Data-Rate 3 Synchronous Random Access Memory）又はＤＤＲ２　ＳＤＲＡＭなどの揮発性半導体メモリを制御するためのアドレス及びコマンド信号を発生するコントローラ集積回路（以下、「集積回路」を「ＩＣ」という。）からのアドレス及びコマンド信号を終端する終端抵抗を備えるＩＣなどの半導体回路装置及びこれを用いた半導体メモリシステムに関する。
　図８は従来例に係るＤＤＲ－ＳＤＲＡＭシステムの構成を示すブロック図である（例えば、特許文献１及び２参照）。図８において、例えば誘電体基板２０上に、システムオンチップ（ＳｏＣ）又はＦＰＧＡであるコントローラＩＣ１と、例えばＤＤＲ２　ＳＤＲＡＭ又はＤＤＲ３　ＳＤＲＡＭなどのＤＤＲ－ＳＤＲＡＭ２，３と、終端電圧（ＶＴＴ）を発生するＶＴＴ電源ＩＣ４Ｇと、複数のオンボード終端抵抗Ｒ２１とが設けられている。コントローラＩＣ１はＯＤＴ（On Die Termination）回路を有する１６ビットのデータバス６，７を介してそれぞれ、ＤＤＲ－ＳＤＲＡＭ２，３に接続され、これらの間でデータの送受信が行われる。また、コントローラＩＣ１はアドレス及びコマンドバス５を介してＤＤＲ－ＳＤＲＡＭ２，３に接続されて、アドレスデータ及び制御信号を送信してＤＤＲ－ＳＤＲＡＭ２，３の動作を制御する。さらに、アドレス及びコマンドバス５は、誘電体基板２０上に装着された複数のオンボード終端抵抗Ｒ２１を介して、ＶＴＴ電源ＩＣ４ＧのＶＴＴ電源ライン４ＬＰに接続されている。
特開２００１－２５６７７２号公報 特開２００７－１０９１５６号公報
Joint Electron Device Engineering Council (JEDEC), Double Data Rate (DDR) SDRAM Specification, October 2, 2006, retrieved on August 8, 2013.
　しかしながら、図８の従来例のＤＤＲ－ＳＤＲＡＭシステムにおいては、以下の問題点があった。
（１）誘電体基板上に複数のオンボード終端抵抗Ｒ２１が設けられ、ＶＴＴ電源ラインをボード上に敷設し、電源のインピーダンスを下げるためキャパシタを配置するなど誘電体基板のボードの面積を縮小することができない。
（２）複数のオンボード終端抵抗Ｒ２１は固定抵抗であり、動作環境の変化などに応じてアドレス及びコマンドバス５上で伝送されるアドレス及び制御信号の信号伝送を最適化することができない。
（３）アドレス及びコマンドバス５に複数のオンボード抵抗Ｒ２１を介して、ＶＴＴ電源ＩＣ４ＧのＶＴＴ電源ライン４ＬＰに常時接続されているので、メモリの動作状態に応じて信号伝送が不要な場合でも消費電力が多大になる。
　本発明の目的は以上の問題点を解決し、従来例に比較して誘電体基板のボードの面積を縮小することができ、アドレス及び制御信号の信号伝送を最適化することができ、しかも消費電力を低減できる半導体回路装置及びそれを用いた半導体メモリシステムを提供することにある。
　第１の発明に係る半導体回路装置は、半導体記憶装置とコントローラとが所定の信号伝送路を介して接続された半導体メモリシステムのための半導体回路装置であって、
　所定の終端電圧（ＶＴＴ）を発生して終端電圧電源ラインに出力する終端電圧生成回路と、
　上記半導体回路装置に設けられたオンチップ終端抵抗であって、上記信号伝送路に接続された信号入力端子に一端がそれぞれ接続されかつ上記終端電圧電源ラインに他端がともに接続された第１のオンチップ終端抵抗とを備えたことを特徴とする。
　上記半導体回路装置において、上記半導体回路装置に設けられたオンチップ終端抵抗であって、上記第１のオンチップ終端抵抗の一端と上記コントローラとの間に挿入して接続された第２のオンチップ終端抵抗とを備えたことを特徴とする。
　また、上記半導体回路装置において、
　上記第１のオンチップ終端抵抗に代えて設けられ、制御信号に応じて上記第１のオンチップ終端抵抗の終端インピーダンスを調整可能な終端抵抗回路と、
　上記終端抵抗回路と同様の構成を有するインピーダンス調整用抵抗回路と、
　上記インピーダンス調整用抵抗回路のインピーダンスを変化しながら、上記インピーダンス調整用抵抗回路のインピーダンスと、外部端子に接続された外部抵抗のインピーダンスとを比較して、上記インピーダンス調整用抵抗回路のインピーダンスを上記外部抵抗に実質的に一致させて、上記終端抵抗回路のインピーダンスが上記外部抵抗に実質的に一致するように上記終端抵抗回路のインピーダンスを制御して保持する制御手段とを備えたことを特徴とする。
　さらに、上記半導体回路装置において、
　上記第１のオンチップ終端抵抗に代えて設けられ、制御信号に応じて上記第１のオンチップ終端抵抗の終端インピーダンスを調整可能な終端抵抗回路と、
　上記終端抵抗回路のインピーダンスを制御する制御手段とを備えたことを特徴とする。
　さらに、上記半導体回路装置において、
　上記第１のオンチップ終端抵抗と上記第２のオンチップ終端抵抗のうちの少なくとも１つに代えて設けられ、制御信号に応じて、上記第１のオンチップ終端抵抗と上記第２のオンチップ終端抵抗のうちの少なくとも１つの終端インピーダンスを調整可能な終端抵抗回路と、
　上記終端抵抗回路のインピーダンスを制御する制御手段とを備えたことを特徴とする。　
　またさらに、上記半導体回路装置において、上記制御手段は、上記半導体記憶装置の規格に準拠する制御信号、アドレス信号、データ信号に基づいて、上記終端抵抗回路を用いて信号伝送路に対する終端インピーダンスを制御することを特徴とする。
　また、上記半導体回路装置において、上記半導体記憶装置は、ＤＤＲ－ＤＲＡＭであることを特徴とする。
　さらに、上記半導体回路装置において、上記半導体回路装置は、上記ＤＤＲ－ＤＲＡＭの設定を示すモードレジスタセット（ＭＲＳ）のデータを記憶する記憶手段をさらに備えることを特徴とする。
　またさらに、上記半導体回路装置において、上記半導体回路装置は、上記ＤＤＲ－ＤＲＡＭの動作状態を示す信号を記憶する記憶手段をさらに備えることを特徴とする。
　また、上記半導体回路装置において、上記制御手段は、上記ＤＤＲ－ＤＲＡＭの制御信号に基づいて、上記ＤＤＲ－ＤＲＡＭの動作指示信号を外部回路に出力することを特徴とする。
　さらに、上記半導体回路装置において、上記ＤＤＲ－ＤＲＡＭの動作指示信号はセルフリフレッシュ信号であり、
　上記制御手段は、上記セルフリフレッシュであるときに、上記インピーダンス調整回路による信号伝送路に対する終端インピーダンスをハイインピーダンスにするように制御することを特徴とする。
　またさらに、上記半導体回路装置において、上記制御手段は、上記ＤＤＲ－ＤＲＡＭのクロックイネーブル信号が非アクティブであるときに上記インピーダンス調整回路による信号伝送路に対する終端インピーダンスをハイインピーダンスにするように制御することを特徴とする。
　また、上記半導体回路装置において、上記制御手段は、上記ＤＤＲ－ＤＲＡＭのチップセレクト信号が非アクティブであるときに上記インピーダンス調整回路による信号伝送路に対する終端インピーダンスをハイインピーダンスにするように制御することを特徴とする。
　さらに、上記半導体回路装置において、上記制御手段は、上記ＤＤＲ－ＤＲＡＭのいずれか１つのバンクがアクティブであるときに上記インピーダンス調整回路によるデータ端子の信号伝送路に対するインピーダンスを所定の終端インピーダンスで終端するように制御することを特徴とする。
　またさらに、上記半導体回路装置において、上記制御手段は、上記ＤＤＲ－ＤＲＡＭのリードコマンド信号又はライトコマンド信号に応答して上記インピーダンス調整回路によるデータ端子の信号伝送路に対するインピーダンスを所定の終端インピーダンスで終端するように制御することを特徴とする。
　また、上記半導体回路装置において、上記制御手段は、ＤＤＲ－ＤＲＡＭの外部抵抗を利用したインピーダンス調整用コマンドに基づいて、上記終端抵抗回路のインピーダンスを制御することを特徴とする。
　さらに、上記半導体回路装置において、上記制御手段は、ＤＤＲ－ＤＲＡＭのモードレジスタセット（ＭＲＳ）コマンドに基づいて、上記終端抵抗回路のインピーダンスを制御することを特徴とする。
　第２の発明に係る半導体メモリシステムは、半導体記憶装置とコントローラとが所定の信号伝送路を介して接続された半導体メモリシステムであって、
　上記半導体回路装置を備えたことを特徴とする。
　上記半導体メモリシステムにおいて、上記半導体回路装置をＴ型分岐構造伝送路のＴ分岐部上に実装したことを特徴とする。
　また、上記半導体メモリシステムにおいて、上記半導体回路装置は、
　上記コントローラと上記Ｔ分岐部との間に挿入され、上記コントローラからのアドレス及び制御信号を通過させる直列終端抵抗と、
　上記終端電圧（ＶＴＴ）と上記Ｔ分岐部との間に挿入される並列終端抵抗とを備えることを特徴とする。
　さらに、上記半導体メモリシステムにおいて、上記半導体回路装置は、マルチチップパッケージ又はパッケージオンパッケージにおいて、上記コントローラ及び半導体記憶装置ともに実装されたことを特徴とする。
　従って、本発明に係る半導体回路装置及びそれを用いた半導体メモリシステムによれば、以下の効果を有する。
（１）誘電体基板上に複数のオンボード終端抵抗Ｒ２１が設ける必要がなく、ＶＴＴ電源ラインの敷設や配置するキャパシタ等の部品点数を削減でき、従来例に比較してボード面積を縮小することができる。
（２）オンチップ終端抵抗を用いてインピーダンスを調整することにより、アドレス及びコマンドバス５上で伝送されるアドレス及び制御信号の信号伝送を動作環境の変化などに応じて最適化することができる。
（３）オンチップ終端抵抗の切り離しにより、メモリの動作状態に応じて信号伝送が不要な場合に消費電力を低減できる。
本発明の実施形態１に係るＤＤＲ－ＳＤＲＡＭシステムの構成を示すブロック図である。 本発明の実施形態１の変形例１に係るＤＤＲ－ＳＤＲＡＭシステムのためのＶＴＴ電源ＩＣ４Ａの構成を示す回路図である。 本発明の実施形態１の変形例２に係るＤＤＲ－ＳＤＲＡＭシステムのためのＶＴＴ電源ＩＣ４Ｂの構成を示す回路図である。 本発明の実施形態２に係るＤＤＲ－ＳＤＲＡＭシステムの構成を示すブロック図である。 本発明の実施形態３に係るＤＤＲ－ＳＤＲＡＭシステムのためのＶＴＴ電源ＩＣ４Ｄの構成を示す回路図である。 本発明の実施形態４に係るＤＤＲ－ＳＤＲＡＭシステムの構成を示すブロック図である。 本発明の実施形態４の変形例に係るＤＤＲ－ＳＤＲＡＭシステムの構成を示すブロック図である。 従来例に係るＤＤＲ－ＳＤＲＡＭシステムの構成を示すブロック図である。
　以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。ここで、各実施形態においては、例えば終端電圧（ＶＴＴ）を用いたＳＳＴＬ（Stub Series Terminated Logic）の入出力インターフェースを用いて、例えばＤＤＲ３　ＳＤＲＡＭ（Double-Data-Rate 3 Synchronous Random Access Memory）又はＤＤＲ２　ＳＤＲＡＭなどの揮発性半導体メモリを制御するためのアドレス及びコマンド信号を発生するコントローラＩＣからのアドレス及びコマンド信号を終端する終端抵抗を備えるＩＣなどの半導体回路装置及びこれを用いた半導体メモリシステムについて以下に説明する。
実施形態１．
　図１は本発明の実施形態１に係るＤＤＲ－ＳＤＲＡＭシステムの構成を示すブロック図である。
　図１において、例えば誘電体基板２０上に、システムオンチップ（ＳｏＣ）又はＦＰＧＡであるコントローラＩＣ１と、例えばＤＤＲ２　ＳＤＲＡＭ又はＤＤＲ３　ＳＤＲＡＭなどのＤＤＲ－ＳＤＲＡＭ２，３と、終端電圧（ＶＴＴ）を発生するＶＴＴ生成回路１１及び複数のオンチップ終端抵抗Ｒ１を含むＶＴＴ電源ＩＣ４とが設けられている。コントローラＩＣ１はＯＤＴ（On Die Termination）回路を有する１６ビットのデータバス６，７を介してそれぞれ、ＤＤＲ－ＳＤＲＡＭ２，３に接続され、これらの間でデータの送受信が行われる。また、コントローラＩＣ１は信号伝送路であるアドレス及びコマンドバス５を介してＤＤＲ－ＳＤＲＡＭ２，３に接続されて、アドレスデータ及び制御信号を送信してＤＤＲ－ＳＤＲＡＭ２，３の動作を制御する。さらに、アドレス及びコマンドバス５は、ＶＴＴ電源ＩＣ４に内蔵された複数のオンチップ終端抵抗Ｒ１及びＶＴＴ電源配線４Ｌを介してＶＴＴ生成回路１１に接続されている。なお、外部端子Ｔ１に外部抵抗Ｒｅｘｔを接続し、オンチップ終端抵抗Ｒ１のインピーダンス調整を行ってもよい（詳細後述）。
　従って、本実施形態によれば、図８のオンボード抵抗Ｒ２１に代えて、ＶＴＴ電源ＩＣ４内に複数のオンチップ終端抵抗Ｒ１を設けたので、オンボード終端抵抗を設ける必要がなく、ＶＴＴ電源ラインの敷設や配置するキャパシタ等の部品点数を削減でき、従来例に比較して誘電体基板２０のボード面積を縮小できる。
　図２は本発明の実施形態１の変形例１に係るＤＤＲ－ＳＤＲＡＭシステムのためのＶＴＴ電源ＩＣ４Ａの構成を示す回路図である。図２のＶＴＴ電源ＩＣ４Ａは、図１のＶＴＴ電源ＩＣ４に比較して、アドレス及びコマンドバス５の各入力信号の端子に対してそれぞれ、終端インピーダンスを調整可能な複数の終端抵抗部Ｒ１Ａを備えた終端抵抗回路２１と、各終端抵抗部Ｒ１Ａの終端インピーダンスを制御するインピーダンスコントローラ１０とを備えたことを特徴としている。
　図２において、各終端抵抗部Ｒ１Ａは、アドレス及びコマンドバス５の各の入力信号の端子に対して、オンチップ終端抵抗Ｒ１ａとＣＭＯＳ伝送ゲートＴＧ１との直列回路を複数組並列に接続してなり、入力信号の端子とＶＴＴ電源配線４Ｌとの間に挿入される。各終端抵抗部Ｒ１Ａはさらに、インピーダンスコントローラ１０からの制御信号を反転するインバータＩＮＶ１を備え、当該制御信号はＣＭＯＳ伝送ゲートＴＧ１の非反転制御入力端子に入力され、反転された制御信号はＣＭＯＳ伝送ゲートＴＧ１の反転制御入力端子に入力される。
　ここで、インピーダンスコントローラ１０は、例えばＩＣ製造出荷のテスト時においてテスト装置からの制御信号に基づいて、１組の複数のＣＭＯＳ伝送ゲートＴＧ１のうちの所定の個数に対して所定のしきい値電圧以上のハイレベル信号の制御信号Ｓ１を印加することにより当該所定の個数のＣＭＯＳ伝送ゲートＴＧ１をオンさせる。これにより、アドレス及びコマンドバス５内の各１つの信号に対して所定の終端インピーダンスとなるように終端インピーダンスの設定を調整することができる。また、１組の複数のＣＭＯＳ伝送ゲートＴＧ１のうちのすべてのＣＭＯＳ伝送ゲートＴＧ１をオフにすることにより、１つの信号線を終端電圧ＶＴＴから切り離してハイインピーダンスにすることができ、これにより、メモリの動作状態に応じて信号伝送が不要な場合にＤＣ電流をカットして消費電力を大幅に低減できる。
　図３は本発明の実施形態１の変形例２に係るＤＤＲ－ＳＤＲＡＭシステムのためのＶＴＴ電源ＩＣ４Ｂの構成を示す回路図である。図３において、ＶＴＴ電源ＩＣ４Ｂは、ＶＴＴ生成回路１１及び終端抵抗部１Ａを含む終端抵抗回路２１に加えて、インピーダンス調整回路２２と、インピーダンス調整回路２２の動作を制御するインピーダンスコントローラ１０と、外部抵抗Ｒｅｘｔを接続する外部端子Ｔ１とを備えたことを特徴とする。なお、図３において、図示の簡単化のために、アドレス及びコマンドバス５のうちの１本の信号線の回路にみしか図示していない。
　図３において、インピーダンス調整回路２２は、コマンドデコーダＣＤ１と、３個のＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという。）Ｐ１～Ｐ３と、図２の終端抵抗部Ｒ１Ａと同様の構成を有するインピーダンス調整用抵抗回路Ｒ２Ａと、比較結果保持回路２３と、インピーダンス調整コントローラ２４とを備える。インピーダンスコントローラ１０は比較結果保持回路２３及びインピーダンス調整コントローラ２４の動作を制御する。電源電圧ＶＤＤは、ＰＭＯＳトランジスタＰ１及びＰ２を介して外部端子Ｔ１に接続されるとともに、ＰＭＯＳトランジスタＰ１及びＰ３並びにインピーダンス調整用抵抗回路Ｒ２Ａを介して接地される。以下、インピーダンス調整回路２２の構成及び動作について以下に説明する。
（１）例えば非特許文献１において規定されているＺＱＣＬ（ZQ Calibration Long）コマンド等をコマンドデコーダＣＤ１によりデコードしてインピーダンス調整のトリガ信号ＶＧを発生してＰＭＯＳトランジスタＰ１のゲートに印加してオンする。すなわち、それ以外では、ＰＭＯＳトランジスタＰ１を常時オフで電流を流さない。
（２）ＰＭＯＳトランジスタＰ２及びＰ３は互いに同一のサイズで形成され、かつカレントミラー回路を構成し、ＰＭＯＳトランジスタＰ１がオンされると、ＰＭＯＳトランジスタＰ２及びＰ３はそれぞれ同一の電流を流す。
（３）ＰＭＯＳトランジスタＰ２は外部抵抗Ｒｅｘｔのインピーダンスに応じた電流を流す。
（４）ここで、インピーダンス調整用抵抗回路Ｒ２Ａのインピーダンスが外部抵抗Ｒｅｘｔよりも高い場合、比較結果保持回路２３へその比較結果を示す信号を出力する一方、インピーダンス調整用抵抗回路Ｒ２Ａのインピーダンスが外部抵抗Ｒｅｘｔ以下の場合、比較結果保持回路２３へその比較結果を示す信号を出力する。
　従って、インピーダンス調整用抵抗回路Ｒ２Ａのインピーダンスをインピーダンス調整コントローラ２４のコントロールに従い変化させた場合に外部抵抗Ｒｅｘｔと最も近いインピーダンスとなるポイントを見つけることができ、比較結果保持回路２３はその結果を保持する。保持された調整結果はインピーダンス調整用抵抗回路Ｒ２Ａと全く等価な構成であるインピーダンス調整可能な終端抵抗回路２１に適用され、終端抵抗回路２１の終端抵抗部Ｒ１Ａが最適なインピーダンスに調整される。
　次いで、図３のインピーダンス調整回路２２の動作例について以下に説明する。
　例えば、外部回路からＺＱＣＬコマンドが入力されると、コマンドデコーダＣＤ１によりデコードされたインピーダンス調整のトリガ信号ＶＧによりＰＭＯＳトランジスタＰ１がオンされる。ここで、インピーダンス調整用抵抗回路Ｒ２Ａには、複数Ｎ個のＣＭＯＳ伝送ゲートＴＧ１とＮ個の終端抵抗Ｒ１ａ（図２）があり、例えばＮ／２個のＣＭＯＳ伝送ゲートＴＧ１がオンされる。例えばクロックをインピーダンスコントローラ１０から比較結果保持回路２３及びインピーダンス調整コントローラ２４に供給し、当該クロックの一定周期ごとにインピーダンス調整用抵抗回路Ｒ２Ａのインピーダンスを例えば次のように変更する。直前の比較結果が、インピーダンス調整用抵抗回路Ｒ２Ａのインピーダンスが外部抵抗Ｒｅｘｔよりも高い場合（ハイレベルの制御信号Ｓ１）の場合は、インピーダンス調整用抵抗回路Ｒ２ＡのＣＭＯＳ伝送ゲートＴＧ１の個数を３Ｎ／４としてインピーダンスを下げる。一方、直前の比較結果が、インピーダンス調整用抵抗回路Ｒ２Ａのインピーダンスが外部抵抗Ｒｅｘｔよりも低い場合（ローレベルの制御信号Ｓ１）の場合は、インピーダンス調整用抵抗回路Ｒ２ＡのＣＭＯＳ伝送ゲートＴＧ１の個数をＮ／４としてインピーダンスを上げる。ここで、例えば二分探索法を用いて外部抵抗Ｒｅｘｔと最も近いインピーダンスのときにオンされるＣＭＯＳ伝送ゲートＴＧ１の数を調整結果として、比較結果保持回路２３は保持する。調整終了後はＰＭＯＳトランジスタＰ１をオフして、調整結果を終端抵抗回路２１の終端抵抗部Ｒ１Ａに適用する。
　以上の実施例は、ＤＤＲ－ＤＲＡＭの外部抵抗を利用したインピーダンス調整用コマンドであるＺＱＣＬコマンドに基づく終端抵抗回路２１のインピーダンスの調整方法であるが、ＺＱＣＳ（ZQ Calibration Short）コマンドに基づいて同様に終端抵抗回路２１のインピーダンスを調整してもよい。また、非特許文献１において開示されているモードレジスタセット（ＭＲＳ）に基づいて、ＭＲ１コードのＡ９，Ａ６，Ａ２を用いて以下の表１のごとくインピーダンスを調整してもよい。
Figure JPOXMLDOC01-appb-T000001
　ここで、ＲＺＱは例えば２４０Ωである。また、これと同様に外部抵抗Ｒｅｘｔの何分の一かの抵抗により終端することを設定するようにしてもよい。
実施形態２．
　図４は本発明の実施形態２に係るＤＤＲ－ＳＤＲＡＭシステムの構成を示すブロック図である。図４のＤＤＲ－ＳＤＲＡＭシステムは、図２のそれに比較して、以下の点が異なる。
（１）コントローラＩＣ１に接続されたアドレス及びコマンドバス５と、終端抵抗回路２１との間に、インピーダンスコントローラ１０Ａにより制御され、終端抵抗部Ｒ１Ａと同様の構成を有する終端抵抗部Ｒ３Ａを有する終端抵抗回路２５を、アドレス及びコマンドバス５の各信号線毎に挿入した。なお、インピーダンスコントローラ１０Ａは、上述のインピーダンスコントローラ１０と同様に終端抵抗回路２５の終端インピーダンスを調整するように制御する。ここで、インピーダンスコントローラ１０Ａは、終端抵抗回路２５，２１のうちの少なくとも１つの終端インピーダンスを調整するように制御する。
（２）各終端抵抗回路２５と、各終端抵抗回路２１との間の接続ポートＰＴは、別のアドレス及びコマンドバス５Ａを介してＤＤＲ－ＳＤＲＡＭ２，３に接続される。
　ここで、複数の終端抵抗回路２５，２１はともにＶＴＴ電源ＩＣ４Ｃ内に形成され、複数の終端抵抗回路２５はＤＤＲ－ＳＤＲＡＭシステムの直列終端抵抗回路（図７の直列終端抵抗Ｒｓに対応する）を構成し、複数の終端抵抗回路２１はＤＤＲ－ＳＤＲＡＭシステムの並列終端抵抗回路（図７の並列終端抵抗Ｒｐに対応する）を構成する。従って、本実施形態によれば、インピーダンスコントローラ１０Ａは、並列終端抵抗回路に加えて、直列終端抵抗回路においても終端インピーダンスを最適値になるように調整することができる。
実施形態３．
　図５は本発明の実施形態３に係るＤＤＲ－ＳＤＲＡＭシステムのためのＶＴＴ電源ＩＣ４Ｄの構成を示す回路図であり、ＶＴＴ電源ＩＣ４Ｄにおいて、終端インピーダンスを調整可能な終端抵抗回路３１～３４及びその周辺回路の構成を示す回路図である。図５において、終端抵抗回路３１～３４はそれぞれ、図２の終端抵抗部Ｒ１Ａと同様の回路構成を有し、各入力信号の端子に対して、オンチップ終端抵抗Ｒ１ａとＣＭＯＳ伝送ゲートＴＧ１との直列回路を複数組並列に接続してなり、ＤＤＲ－ＳＤＲＡＭの規格に準拠した制御信号、コマンド、アドレス信号、データ信号に対してインピーダンス調整を行うことができる終端抵抗回路である。ここで、ＶＴＴ電源ＩＣ４ＤはＶＴＴ生成回路１１を含み、ＶＴＴ生成回路１１は終端電圧（ＶＴＴ）を発生して各終端抵抗回路３１，３２，３３，３４に出力する。
　終端抵抗回路３１は、例えばクロックイネーブル信号ＣＫＥなどのＤＲＡＭ制御用入力信号に対してインピーダンス調整を行う回路であって、オンチップ終端抵抗Ｒ１ａとＣＭＯＳ伝送ゲートＴＧ１との直列回路を複数組並列に接続してなり、終端抵抗回路２１と同様に動作する。クロックイネーブル信号ＣＫＥなどのＤＲＡＭ制御用入力信号は差動増幅回路Ａ１により所定の基準電圧ＶＲＥＦと差動増幅され、差動増幅後の信号はコマンドデコーダＣＤ１に入力される。
　終端抵抗回路３２は、例えばチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどのＤＲＡＭ制御用入力信号に対してインピーダンス調整を行う回路であって、オンチップ終端抵Ｒ１ａとＣＭＯＳ伝送ゲートＴＧ１との直列回路を複数組並列に接続してなり、終端抵抗回路２１と同様に動作する。チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどのＤＲＡＭ制御用入力信号は差動増幅回路Ａ２により所定の基準電圧ＶＲＥＦと差動増幅され、差動増幅後の信号はコマンドデコーダＣＤ１に入力される。
　終端抵抗回路３３は、ＤＲＡＭアドレス入力信号に対してインピーダンス調整を行う回路であって、オンチップ終端抵抗Ｒ１ａとＣＭＯＳ伝送ゲートＴＧ１との直列回路を複数組並列に接続してなり、終端抵抗回路２１と同様に動作する。ＤＲＡＭアドレス入力信号は差動増幅回路Ａ３により所定の基準電圧ＶＲＥＦと差動増幅され、差動増幅後の信号はマルチプレクサＭＵＬ１に入力される。
　終端抵抗回路３４は、ＤＱ端子を介して伝送されるＤＲＡＭデータ信号に対してインピーダンス調整を行う回路であって、オンチップ終端抵抗Ｒ１ａとＣＭＯＳ伝送ゲートＴＧ１との直列回路を複数組並列に接続してなり、終端抵抗回路２１と同様に動作する。ここで、コマンドデコーダＣＤ１からレジスタＲＥＧ１を介して出力されるコラムコマンド信号（ＤＤＲ　ＤＲＡＭ２，３の読み出し又は書き込みの動作状態を示す）に基づいて、例えば、複数のＣＭＯＳ伝送ゲートＴＧ１のうちの所定数のＣＭＯＳ伝送ゲートＴＧ１をすべてオンすることにより所望のインピーダンスでＤＱ端子を終端する。
　なお、各終端抵抗回路３１～３４は、例えば上述のＺＱＣＬ又はＺＱＣＳコマンドにより自動的にインピーダンス調整を行う。
　マルチプレクサＭＵＸ１は入力される２つのデータのうち１つのデータを、コマンドデコーダＣＤ１からのモードレジスタセット（ＭＲＳ）に基づいて選択してレジスタＲＥＧ２に出力して保持してコマンドデコーダＣＤ１及びマルチプレクサＭＵＸ１に出力する。ここで、レジスタＲＥＧ２に保持されるＤＲＡＭ設定データは、具体的には、以下を含む。
（１）ＣＡＳレイテンシー（ＣＬ）；
（２）付加レイテンシー（ＡＬ）；および
（３）バースト長（ＢＬ）。
　コマンドデコーダＣＤ１は、入力される種々の入力信号に基づいて、従来技術と同様に、コラムコマンド信号、ＭＲＳ信号、セルフリフレッシュ信号などの制御信号を発生する。以下、ＶＴＴ電源ＩＣ４Ｄ内に差動増幅回路Ａ１～Ａ４を有し、ＤＱ端子を終端する動作例について以下に説明する。
（１）レジスタＲＥＧ２はＤＲＡＭの設定値（ＣＬ、ＡＬ、ＢＬ等）を保持する。
（２）レジスタＲＥＧ１からのコラムコマンド信号によりＤＱ端子の終端をオンする。
（３）クロックイネーブル信号ＣＫＥがローレベル（非アクティブ（非動作状態））であるとき、４つの終端抵抗回路３１～３４の各ＣＭＯＳ伝送ゲートＴＧ１をすべてオフとすることにより、各終端端子をハイインピーダンス状態とし、ＤＲＡＭを動作させない。
（４）セルフリフレッシュ信号を検出して出力してＤＲＡＭ用電源回路等に通知する。
　例えばＶＴＴ電源ＩＣ４Ｄは、以下の２つの機能Ａ，Ｂを有する。
（機能Ａ）クロックイネーブル信号ＣＫＥがローレベル（非アクティブ（非動作状態））であるとき、４つの終端抵抗回路３１～３４の各ＣＭＯＳ伝送ゲートＴＧ１をすべてオフとすることにより、各終端端子をハイインピーダンス状態とする。
（機能Ｂ）リード（読み出し）コマンド信号又はライト（書き込み）コマンド信号に応答して、終端抵抗回路３４の各ＣＭＯＳ伝送ゲートＴＧ１をすべてオンとすることにより、データ信号を伝送するＤＱ端子を所定のインピーダンスでの終端状態とする。
　上記機能Ａに代えて下記の機能Ｃ又はＤを備えてもよい。
（機能Ｃ）セルフリフレッシュを行うことを示すセルフリフレッシュ信号（動作指令信号）を外部回路に出力するときに、４つの終端抵抗回路３１～３４の各ＣＭＯＳ伝送ゲートＴＧ１をすべてオフとすることにより、各終端端子をハイインピーダンス状態とする。
（機能Ｄ）チップセレクト信号／ＣＳがハイレベル（非アクティブ（非動作状態））であるとき、４つの終端抵抗回路３１～３４の各ＣＭＯＳ伝送ゲートＴＧ１をすべてオフとすることにより、各終端端子をハイインピーダンス状態とする。
　また、機能Ｂの代わりに、下記の機能Ｅを有してもよい。
（機能Ｅ）ＤＤＲ－ＳＤＲＡＭ２，３のいずれか１つのバンクでもアクティブ（動作状態）であるときに、終端抵抗回路３４の各ＣＭＯＳ伝送ゲートＴＧ１をすべてオンとすることにより、データ信号を伝送するＤＱ端子を所定のインピーダンスでの終端状態とする。
　表２は、図５のＶＴＴ電源ＩＣ４Ｄにおいて、アドレス及びコマンド信号の終端オフ期間の長短に応じて、セルフリフレッシュ信号の検出、クロックイネーブル信号ＣＫＥがローレベルのとき、チップセレクト信号／ＣＳがハイレベルのときの各場合において終端抵抗回路３１～３４でのインピーダンス制御の組み合わせを示す。
Figure JPOXMLDOC01-appb-T000002
　なお、セルフリフレッシュ時は常時クロックイネーブル信号ＣＫＥがローレベルであるため、その場合に包含される。また、クロックイネーブル信号ＣＫＥがローレベルである期間中はチップセレクト信号／ＣＳは不定（Don't Care）のために併用される。
　また、表３は、図５のＶＴＴ電源ＩＣ４Ｄにおいて、ＤＱ／ＤＱＳ信号の終端オン期間の長短に応じて、リード（読み出し）又はライト（書き込み）のためのコラムコマンド信号、バンクアクティブ化の各場合において終端抵抗回路３１～３４でのインピーダンス制御の組み合わせを示す。
Figure JPOXMLDOC01-appb-T000003
　なお、読み出し又は書き込みのためのコラムコマンド信号はアクティブ化されたバンクのみに有効なために包含される。
　以上説明したように、図５の本実施形態によれば、コマンドデコーダＣＤ１はＤＤＲ－ＳＤＲＡＭ２，３の動作状態に応じて、各終端抵抗回路３１～３４を制御して各入力端子に対してインピーダンス調整などの終端状態を制御でき、これにより、メモリの動作状態に応じて信号伝送が不要な場合にＤＣ電流をカットして消費電力を大幅に低減できる。
　以上の実施形態３においては、レジスタＲＥＧ１，ＲＥＧ２を備えているが、本発明はこれに限らず、例えばラッチ又はフリップフロップなどの一時的に記憶する記憶装置又は記憶手段であってもよい。
実施形態４．
　図６は本発明の実施形態４に係るＤＤＲ－ＳＤＲＡＭシステムの構成を示すブロック図である。
　図６において、例えば誘電体基板２０上に、システムオンチップ（ＳｏＣ）又はＦＰＧＡであるコントローラＩＣ１と、例えばＤＤＲ２　ＳＤＲＡＭ又はＤＤＲ３　ＳＤＲＡＭなどのＤＤＲ－ＳＤＲＡＭ２，３と、終端電圧（ＶＴＴ）を発生するＶＴＴ生成回路１１及び複数のオンチップ終端抵抗Ｒ１を含むＶＴＴ電源ＩＣ４Ｅとが設けられている。ここで、ＤＤＲ－ＳＤＲＡＭ２，３はコントローラＩＣ１から見て互いに９０度の角度の位置に設けられ、ＶＴＴ電源ＩＣ４ＥはコントローラＩＣ１から見てＤＤＲ－ＳＤＲＡＭ２，３の間の各ＳＤＲＡＭ２，３から４５度の角度の位置に設けられる。コントローラＩＣ１からのアドレス及び制御信号は、ＶＴＴ電源ＩＣ４Ｅにおいて第１の実施形態のごとく終端されかつＴ分岐されてＳＤＲＡＭ２，３にそれぞれ出力される。すなわち、ＶＴＴ電源ＩＣ４Ｅは、Ｔ型分岐構造伝送路の分岐部上に実装される。なお、ここで、最上層にＶＴＴ電源ＩＣ４Ｅを実装することが好ましい。
　図７は本発明の実施形態２の変形例に係るＤＤＲ－ＳＤＲＡＭシステムの構成を示すブロック図である。図７において、コントローラＩＣ１からのアドレス及び制御信号は、ＶＴＴ電源ＩＣ４Ｆにおいてオンチップ終端抵抗である直列終端抵抗Ｒｓを介してＴ型分岐構造伝送路の分岐ポートＰＢに入力された後Ｔ分岐された後、ＳＤＲＡＭ２，３にそれぞれ出力される。ここで、分岐ポートＰＢはオンチップ終端抵抗である並列終端抵抗Ｒｐを介してＶＴＴ電源配線４Ｌを介してＶＴＴ生成回路１１に接続される。なお、図７においては、アドレス及び制御信号のうちの１本の信号のみを図示しており、実際には複数本の伝送路が同様に実装される。
　なお、ＶＴＴ電源ＩＣ４Ａ～４Ｆは、例えば誘電体基板２０上で、もしくは好ましくは、マルチチップパッケージ（ＭＣＰ）又はパッケージオンパッケージ（ＰｏＰ）においてＳＤＲＡＭ２，３及びコントローラＩＣ１とともに実装される。
　また、実施形態４及びその変形例に係るＶＴＴ電源ＩＣ４Ｅ，４Ｆは終端用ＩＣであって、実施形態１～３に係るＶＴＴ電源ＩＣ４Ａ～４Ｄと同様の構成を含んでもよい。
　以上のように構成された第４の実施形態及び変形例によれば、コントローラＩＣ１から出力されるアドレス及び制御信号が、コントローラＩＣ１から所定の距離でＴ分岐されて終端された後、互いに実質的に同一の距離の電気長でＳＤＲＡＭ２，３に伝送されるので、インピーダンス調整を容易に行い得る。
　以上の本実施形態においては、ＤＤＲ－ＳＤＲＡＭシステムについて説明しているが、本発明はこれに限らず、半導体記憶装置のための半導体メモリシステムに広く適用することができる。
　以上の実施形態においては、実施形態１～４並びにそれらの変形例について説明しているが、本発明はこれに限らず、これらの実施形態又は変形例を互いに組み合わせて構成してもよい。
　以上詳述したように、本発明に係る半導体回路装置及びそれを用いた半導体メモリシステムによれば、以下の効果を有する。
（１）誘電体基板上に複数のオンボード抵抗Ｒ２１が設ける必要がなく、ＶＴＴ電源ラインの敷設や配置するキャパシタ等の部品点数を削減でき、従来例に比較してボード面積を縮小することができる。
（２）オンチップ終端抵抗を用いてインピーダンスを調整することにより、アドレス及びコマンドバス５上で伝送されるアドレス及び制御信号の信号伝送を動作環境の変化などに応じて最適化することができる。
（３）オンチップ終端抵抗の切り離しにより、メモリの動作状態に応じて信号伝送が不要な場合に消費電力を低減できる。
１…コントローラＩＣ、
２，３…ＤＤＲ－ＳＤＲＡＭ、
４，４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅ，４Ｆ…ＶＴＴ電源ＩＣ、
４Ｌ…ＶＴＴ電源配線、
５，５Ａ…アドレス及びコマンドバス、
６，７…データバス、
１０，１０Ａ…インピーダンスコントローラ、
１１…ＶＴＴ生成回路、
２０…誘電体基板、
２１…終端抵抗回路、
２２…インピーダンス調整回路、
２３…比較結果保持回路、
２４…インピーダンス調整コントローラ、
２５…終端抵抗回路、
Ａ１～Ａ３…差動増幅回路、
ＣＤ１…コマンドデコーダ、
ＴＧ１…ＣＭＯＳ伝送ゲート、
ＩＮＶ１…インバータ、
ＭＵＬ１…セレクタ、
Ｒ１，Ｒ１ａ，Ｒ２…オンチップ終端抵抗、
Ｒ１Ａ，Ｒ２Ａ，Ｒ３Ａ，３１～３４…終端抵抗部、
ＲＥＧ１，ＲＥＧ２…レジスタ、
Ｒｅｘｔ…外部抵抗、
Ｐ１～Ｐ３…ＰチャンネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）、
ＰＢ…Ｔ型分岐構造伝送路の分岐ポート、
ＰＴ…接続ポート、
Ｓ１，Ｓ２…制御信号、
Ｔ１…外部端子。

Claims (21)

  1. 　半導体記憶装置とコントローラとが所定の信号伝送路を介して接続された半導体メモリシステムのための半導体回路装置であって、
    　所定の終端電圧（ＶＴＴ）を発生して終端電圧電源ラインに出力する終端電圧生成回路と、
    　上記半導体回路装置に設けられたオンチップ終端抵抗であって、上記信号伝送路に接続された信号入力端子に一端がそれぞれ接続されかつ上記終端電圧電源ラインに他端がともに接続された第１のオンチップ終端抵抗とを備えたことを特徴とする半導体回路装置。
  2. 　上記半導体回路装置に設けられたオンチップ終端抵抗であって、上記第１のオンチップ終端抵抗の一端と上記コントローラとの間に挿入して接続された第２のオンチップ終端抵抗とを備えたことを特徴とする請求項１記載の半導体回路装置。
  3. 　上記第１のオンチップ終端抵抗に代えて設けられ、制御信号に応じて上記第１のオンチップ終端抵抗の終端インピーダンスを調整可能な終端抵抗回路と、
    　上記終端抵抗回路と同様の構成を有するインピーダンス調整用抵抗回路と、
    　上記インピーダンス調整用抵抗回路のインピーダンスを変化しながら、上記インピーダンス調整用抵抗回路のインピーダンスと、外部端子に接続された外部抵抗のインピーダンスとを比較して、上記インピーダンス調整用抵抗回路のインピーダンスを上記外部抵抗に実質的に一致させて、上記終端抵抗回路のインピーダンスが上記外部抵抗に実質的に一致するように上記終端抵抗回路のインピーダンスを制御して保持する制御手段とを備えたことを特徴とする請求項１又は２記載の半導体回路装置。
  4. 　上記第１のオンチップ終端抵抗に代えて設けられ、制御信号に応じて上記第１のオンチップ終端抵抗の終端インピーダンスを調整可能な終端抵抗回路と、
    　上記終端抵抗回路のインピーダンスを制御する制御手段とを備えたことを特徴とする請求項１記載の半導体回路装置。
  5. 　上記第１のオンチップ終端抵抗と上記第２のオンチップ終端抵抗のうちの少なくとも１つに代えて設けられ、制御信号に応じて、上記第１のオンチップ終端抵抗と上記第２のオンチップ終端抵抗のうちの少なくとも１つの終端インピーダンスを調整可能な終端抵抗回路と、
    　上記終端抵抗回路のインピーダンスを制御する制御手段とを備えたことを特徴とする請求項２記載の半導体回路装置。
  6. 　上記制御手段は、上記半導体記憶装置の規格に準拠する制御信号、アドレス信号、データ信号に基づいて、上記終端抵抗回路を用いて信号伝送路に対する終端インピーダンスを制御することを特徴とする請求項３又は４記載の半導体回路装置。
  7. 　上記半導体記憶装置は、ＤＤＲ－ＤＲＡＭであることを特徴とする請求項６記載の半導体回路装置。
  8. 　上記半導体回路装置は、上記ＤＤＲ－ＤＲＡＭの設定を示すモードレジスタセット（ＭＲＳ）のデータを記憶する記憶手段をさらに備えることを特徴とする請求項７記載の半導体回路装置。
  9. 　上記半導体回路装置は、上記ＤＤＲ－ＤＲＡＭの動作状態を示す信号を記憶する記憶手段をさらに備えることを特徴とする請求項７又は８記載の半導体回路装置。
  10. 　上記制御手段は、上記ＤＤＲ－ＤＲＡＭの制御信号に基づいて、上記ＤＤＲ－ＤＲＡＭの動作指示信号を外部回路に出力することを特徴とする請求項７～９のうちのいずれか１つに記載の半導体回路装置。
  11. 　上記ＤＤＲ－ＤＲＡＭの動作指示信号はセルフリフレッシュ信号であり、
    　上記制御手段は、上記セルフリフレッシュであるときに、上記インピーダンス調整回路による信号伝送路に対する終端インピーダンスをハイインピーダンスにするように制御することを特徴とする請求項７～１０のうちのいずれか１つに記載の半導体回路装置。
  12. 　上記制御手段は、上記ＤＤＲ－ＤＲＡＭのクロックイネーブル信号が非アクティブであるときに上記インピーダンス調整回路による信号伝送路に対する終端インピーダンスをハイインピーダンスにするように制御することを特徴とする請求項７～１０のうちのいずれか１つに記載の半導体回路装置。
  13. 　上記制御手段は、上記ＤＤＲ－ＤＲＡＭのチップセレクト信号が非アクティブであるときに上記インピーダンス調整回路による信号伝送路に対する終端インピーダンスをハイインピーダンスにするように制御することを特徴とする請求項７～１０のうちのいずれか１つに記載の半導体回路装置。
  14. 　上記制御手段は、上記ＤＤＲ－ＤＲＡＭのいずれか１つのバンクがアクティブであるときに上記インピーダンス調整回路によるデータ端子の信号伝送路に対するインピーダンスを所定の終端インピーダンスで終端するように制御することを特徴とする請求項７～１３のうちのいずれか１つに記載の半導体回路装置。
  15. 　上記制御手段は、上記ＤＤＲ－ＤＲＡＭのリードコマンド信号又はライトコマンド信号に応答して上記インピーダンス調整回路によるデータ端子の信号伝送路に対するインピーダンスを所定の終端インピーダンスで終端するように制御することを特徴とする請求項７～１３のうちのいずれか１つに記載の半導体回路装置。
  16. 　上記制御手段は、ＤＤＲ－ＤＲＡＭの外部抵抗を利用したインピーダンス調整用コマンドに基づいて、上記終端抵抗回路のインピーダンスを制御することを特徴とする請求項３記載の半導体回路装置。
  17. 　上記制御手段は、ＤＤＲ－ＤＲＡＭのモードレジスタセット（ＭＲＳ）コマンドに基づいて、上記終端抵抗回路のインピーダンスを制御することを特徴とする請求項３記載の半導体回路装置。
  18. 　半導体記憶装置とコントローラとが所定の信号伝送路を介して接続された半導体メモリシステムであって、
    　請求項１～１７のうちのいずれか１つに記載の半導体回路装置を備えたことを特徴とする半導体メモリシステム。
  19. 　上記半導体回路装置をＴ型分岐構造伝送路のＴ分岐部上に実装したことを特徴とする請求項１８記載の半導体メモリシステム。
  20. 　上記半導体回路装置は、
    　上記コントローラと上記Ｔ分岐部との間に挿入され、上記コントローラからのアドレス及び制御信号を通過させる直列終端抵抗と、
    　上記終端電圧（ＶＴＴ）と上記Ｔ分岐部との間に挿入される並列終端抵抗とを備えることを特徴とする請求項１９記載の半導体メモリシステム。
  21. 　上記半導体回路装置は、マルチチップパッケージ又はパッケージオンパッケージにおいて、上記コントローラ及び半導体記憶装置ともに実装されたことを特徴とする請求項１８～２０のうちのいずれか１つに記載の半導体メモリシステム。
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