WO2015029578A1 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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semiconductor layer
semiconductor device
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亮 田中
信也 高島
上野　勝典
江戸　雅晴
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富士電機株式会社
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device having a heat treatment step and a semiconductor device.
  • nitride semiconductors for example, gallium nitride (GaN) semiconductors
  • GaN gallium nitride
  • a wide bandgap semiconductor is superior to silicon (Si) that has been used in the past, that a high-breakdown-voltage semiconductor device can be made with low on-resistance and that high-temperature operation is possible.
  • Si silicon
  • nitride-based semiconductors are expected as materials for power devices such as inverters and converters that replace Si-based materials.
  • a heat treatment at a high temperature for crystal recovery and impurity activation that is, activation annealing is required after ion implantation.
  • activation annealing is performed on a nitride-based semiconductor such as a GaN-based semiconductor
  • the heating temperature is set to 800 ° C. or higher
  • nitrogen (N) as a composition is released from the nitride-based semiconductor, so-called nitrogen release. Occurs and decomposition begins.
  • Patent Documents 1 and 2 and Non-Patent Document 1 disclose a method in which an AlN layer is used as a protective film and heat treatment is performed in nitrogen while surface protection is performed.
  • heating at a temperature about 2/3 of the melting point of the material constituting the semiconductor layer is required.
  • a heating temperature of about 1500 ° C. to 1700 ° C. is expected.
  • JP-A-8-186332 Japanese Patent No. 2540791
  • J.C.Zolper et al. “Sputtered AlN encapsulant for high-temperature of GaN”, Appl. Phys. Lett. 69 (4), 22 July 1996 pp. 538-540.
  • X.A.Cao et al. “Ultrahigh Si + implant activation efficiency in GaN using a high-temperature rapid thermal process system”, APPLIED PHYSICS LETTERS 73 (1998) pp.229-231.
  • K.A.Jones et al. "The Properties of Annealed AlN Films Deposited by Pulsed Laser Deposition", Journal of ELECTRONIC MATERIALS, Vol. 29, No. 3 2000 pp.262-267.
  • Non-Patent Document 2 reports that pits are generated in the AlN layer by heating at a temperature of 1400 ° C. or higher as an example of heating at a temperature of 1500 ° C. or lower as a high temperature region.
  • the present inventor has conceived a method for suppressing nitrogen escape by forming a protective film having a dense film quality by an epitaxial growth method.
  • the thickness of the protective film is limited to about 4 nm to 10 nm at the maximum, and only a thin protective film can be formed, and there are cases where the effect of suppressing nitrogen loss cannot be obtained sufficiently.
  • the activation annealing temperature is limited to about 1300 ° C.
  • the activation annealing is performed after impurity doping such as ion implantation, at a heating temperature of about 1300 ° C., it is difficult to sufficiently activate impurities and restore crystallinity in the semiconductor layer. Therefore, in the prior art, for example, a decrease in carrier mobility in a manufactured semiconductor device becomes a problem.
  • a p-type region is formed by ion implantation, there is a problem that a sufficient p-type carrier concentration cannot be obtained with respect to the amount of implanted impurities due to the compensation effect of n-type carriers generated by defects. there were.
  • the present invention has been made in view of the above, and an object of the present invention is to stably and effectively perform heat treatment at a high temperature while preventing nitrogen desorption from the nitride-based semiconductor layer constituting the semiconductor device.
  • An object of the present invention is to provide a semiconductor device manufacturing method and a semiconductor device that can be performed.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device having a nitride-based semiconductor layer, wherein Al x Ga 1-x N
  • a first forming step of forming a first nitride - based semiconductor layer comprising: and a second forming step of forming a second nitride-based semiconductor layer comprising Al y Ga 1-y N on the first nitride-based semiconductor layer.
  • a heat treatment step of performing heat treatment on the semiconductor layer, -Based semiconductor layer Al composition ratio y is greater than the Al composition ratio of the first nitride semiconductor layer x, and being greater than the Al composition ratio z of the third nitride semiconductor layer.
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above invention, the first nitride-based semiconductor layer is Al x Ga 1-x N (0 ⁇ x ⁇ 0.5). In this configuration, the method for manufacturing a semiconductor device according to the present invention is characterized in that the first nitride-based semiconductor layer is Al x Ga 1-x N (0 ⁇ x ⁇ 0.2).
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above invention, the second nitride semiconductor layer is Al y Ga 1-y N (0.5 ⁇ y ⁇ 1). In this configuration, the method for manufacturing a semiconductor device according to the present invention is characterized in that the second nitride-based semiconductor layer is Al y Ga 1-y N (0.8 ⁇ y ⁇ 1).
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above invention, the third nitride-based semiconductor layer is Al z Ga 1-z N (0 ⁇ z ⁇ 0.5). In this configuration, the method for manufacturing a semiconductor device according to the present invention is characterized in that the third nitride-based semiconductor layer is Al z Ga 1 -zN (0 ⁇ z ⁇ 0.2).
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above invention, the substrate has a substrate made of gallium nitride.
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above invention, the thickness of the third nitride-based semiconductor layer is larger than the thickness of the second nitride-based semiconductor layer.
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above invention, the thickness of the second nitride semiconductor layer is larger than the critical thickness.
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above invention, the thickness of the third nitride semiconductor layer is 50 nm or more.
  • the method for manufacturing a semiconductor device according to the present invention is the above invention, wherein the first nitride-based semiconductor layer, the second nitride-based semiconductor layer, and the third nitride-based semiconductor layer are formed by metal organic vapor phase epitaxy. It is characterized by doing.
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above invention, the impurity is an element including at least one of the group consisting of magnesium, zinc, and beryllium.
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above invention, the heat treatment temperature in the heat treatment is 800 ° C. or higher and 2000 ° C. or lower.
  • the method for manufacturing a semiconductor device according to the present invention further includes a removing step of removing at least a part of the second nitride-based semiconductor layer and the third nitride-based semiconductor layer after the heat treatment step.
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in this removing step, the second nitride semiconductor layer is removed by a wet etching method.
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in this removing step, the third nitride semiconductor layer is removed by a dry etching method.
  • a semiconductor device according to the present invention is manufactured by the method for manufacturing a semiconductor device according to the above invention.
  • the semiconductor device manufacturing method and the semiconductor device of the present invention it is possible to stably and effectively perform the heat treatment at a high temperature while preventing nitrogen from being released from the nitride-based semiconductor layer.
  • FIG. 1 is a sectional view showing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a schematic diagram for explaining the heat treatment method according to the first embodiment of the present invention.
  • FIG. 3 is a schematic diagram for explaining the heat treatment method according to the first embodiment of the present invention.
  • FIG. 4 is a schematic diagram for explaining the heat treatment method according to the first embodiment of the present invention.
  • FIG. 5 is a schematic diagram for explaining the heat treatment method according to the first embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a substrate to be processed for explaining a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
  • FIG. 1 is a cross-sectional view showing a configuration of a vertical MOSFET as a semiconductor device according to the first embodiment.
  • a semiconductor device 1 according to the first embodiment is formed on an n-type gallium nitride (n-GaN) substrate 11 doped with an n-type impurity and on the n-GaN substrate 11 by, for example, an epitaxial growth method.
  • n-GaN gallium nitride
  • n-GaN substrate 11 doped with an n-type impurity
  • an n-GaN substrate 11 by, for example, an epitaxial growth method.
  • an n-Al x Ga 1-x N layer 12 as a first nitride semiconductor layer doped with an n-type impurity.
  • the impurity concentration of the n-Al x Ga 1 -x N layer 12 is preferably lower than that of the n-GaN substrate 11.
  • the Al composition of the n-Al x Ga 1-x N layer 12 is typically 0 or more and less than 0.5 (0 ⁇ x ⁇ 0.5), preferably 0 or more and less than 0.2 (0 ⁇ x ⁇ 0.2), and specifically in the first embodiment, for example, an n-GaN layer.
  • the n-Al x Ga 1 -x N layer 12 is selectively doped with a p-type impurity at a higher concentration in the p-type well region 13 that is selectively doped with the p-type impurity.
  • the p + type well region 14 and the n + type source region 15 selectively doped with n type impurities are formed in the p type well region 13 and the p + type well region 14.
  • a gate electrode 16 is provided between the pair of p-type well regions 13 on the surface of the n-Al x Ga 1 -x N layer 12.
  • the gate electrode 16 is provided on the surface of the n-Al x Ga 1 -x N layer 12 via a gate insulating film 17 made of an insulator such as silicon oxide (SiO 2 ) on the bottom surface.
  • a pair of source electrodes 18 are provided on the n-Al x Ga 1 -x N layer 12 so as to be sandwiched between the gate electrode 16 and the gate insulating film 17.
  • a drain electrode 19 is provided on the back surface of the n-GaN substrate 11.
  • Al x Ga 1-x N is formed by, for example, metal organic chemical vapor deposition (MOCVD).
  • MOCVD metal organic chemical vapor deposition
  • an n-Al x Ga 1-x N layer 12 such as an n-GaN layer is formed.
  • a sapphire substrate, a SiC substrate, or the like may be used.
  • the n-Al x growth of Ga 1-x N layer 12 in place of the MOCVD method, a halide vapor phase epitaxy (HVPE) or molecular beam epitaxy method (MBE method) or the like may be used.
  • HVPE halide vapor phase epitaxy
  • MBE method molecular beam epitaxy method
  • a first cap layer 2a as a second nitride semiconductor layer and a second cap layer 2b as a third nitride semiconductor layer are sequentially formed on the n-Al x Ga 1-x N layer 12.
  • suitable materials are selected for the n-Al x Ga 1-x As material of the first cap layer 2a and the second cap layer 2b to protect the surface of the N layer 12, after the heat treatment step .
  • the material constituting the first cap layer 2a is an Al composition ratio y that is larger than the Al composition ratio x of the lower n-Al x Ga 1-x N layer 12. Al y Ga 1-y N is preferred.
  • the lattice constant of the material constituting the first cap layer 2a is smaller than the lattice constant of the material constituting the lower n-Al x Ga 1-x N layer 12.
  • the Al composition ratio y is typically 0.5 or more and 1 or less (0.5 ⁇ y ⁇ 1), preferably 0.8 or more and 1 or less (0.8 ⁇ y ⁇ 1),
  • AlN aluminum nitride
  • the etching selectivity can be increased when the lower layer is a GaN layer, which is preferable from the viewpoint of easily removing the first cap layer 2a.
  • the first cap layer 2a is a dense film so as to obtain a higher surface protection effect
  • the heating temperature in the formation of the first cap layer 2a is preferably lower than the heat treatment temperature (heating temperature) in activation annealing performed later, specifically, for example, 800 ° C. to 1200 ° C., and the atmospheric pressure is For example, it is 5 kPa to 20 kPa.
  • the thickness of the first cap layer 2a is carried out to a nitrogen exit film thickness can be suppressed from activation annealing underlying n-Al x Ga 1-x N layer 12 in the desirable after.
  • the film thickness of the first cap layer 2a is larger than the critical film thickness at room temperature in the case of a single layer in which the second cap layer 2b is not formed.
  • the film thickness of the first cap layer 2a is specifically 15 nm or more, preferably Is preferably 30 nm or more.
  • the first cap layer 2a which is likely to generate cracks, is restrained from stress by suppressing the stress and the first cap layer 2b is not formed.
  • a material that can form the layer 2a thick and has good adhesion to such an extent that peeling does not occur during high-temperature heat treatment is preferable. Therefore, in the first embodiment, the material constituting the second cap layer 2b is smaller than the Al composition ratio y of the Al y Ga 1-y N layer constituting the lower first cap layer 2a.
  • the Al composition ratio z is Al z Ga 1 -z N.
  • the lattice constant of the material constituting the second cap layer 2b is larger than the lattice constant of the material constituting the first cap layer 2a, so that the distortion of the first cap layer 2a is alleviated.
  • the Al composition ratio z is typically 0 or more and less than 0.5 (0 ⁇ y ⁇ 0.5), preferably 0 or more and less than 0.2 (0 ⁇ z ⁇ 0.2).
  • GaN having an Al composition ratio z of 0 is used as the material of the second cap layer 2b.
  • the second cap layer 2b may be formed by an epitaxial growth method such as MOCVD method, HVPE method, MBE method, etc. in consideration of making it a dense film so as to obtain a protective effect for the first cap layer 2a. desirable. Therefore, in the first embodiment, the second cap layer 2b made of an Al z Ga 1 -z N layer is formed on the first cap layer 2a by, for example, the MOCVD method.
  • the heating temperature in the formation of the second cap layer 2b is preferably lower than the heat treatment temperature (heating temperature) in the activation annealing performed later, specifically, for example, 800 ° C. to 1200 ° C., and the atmospheric pressure is For example, it is 20 kPa to 50 kPa.
  • the thickness of the second cap layer 2b can be reduced by suppressing the generation of stress in the first cap layer 2a, and more than the thickness of the second cap layer 2b remaining by the activation annealing performed later. It is desirable to do. Further, in consideration of protecting the first cap layer 2a, the thickness of the second cap layer 2b is preferably larger than the thickness of the first cap layer 2a, and specifically, for example, 50 nm or more. Is preferred.
  • silicon oxide (SiO 2 ) or the like is applied to the laminated film including the n-Al x Ga 1 -x N layer 12, the first cap layer 2a, and the second cap layer 2b.
  • p-type impurities are selectively ion-implanted sequentially into regions where the p-type well region 13 and the high impurity concentration p + -type well region 14 are to be formed.
  • the p-type impurity at least one element selected from the group consisting of magnesium (Mg), beryllium (Be), zinc (Zn), and the like is used.
  • an ion implantation method is used to selectively form, for example, n such as silicon (Si) in a region where the n + type source region 15 in the p type well region 13 and the p + type well region 14 should be formed.
  • Type impurities are implanted.
  • the energy in this ion implantation method is such that a predetermined impurity can be introduced to a desired depth of the n-Al x Ga 1 -x N layer 12 through the second cap layer 2b and the first cap layer 2a. It adjusts suitably so that it may become.
  • the substrate 2 to be processed is obtained.
  • the first cap layer 2a and the second cap layer 2b are each formed by epitaxially growing a nitride-based semiconductor crystal, so that the crystallinity is good and suitable as a protective film against activation annealing. Can be used.
  • a heat treatment step for heating the substrate 2 to be processed that is, activation annealing as a high-temperature heat treatment for activating impurities contained in the substrate 2 to be processed is performed.
  • This activation annealing is a high-temperature heat treatment in which the heating temperature is 800 ° C. or higher, preferably 1200 ° C. or higher, more preferably 1500 ° C. or higher, and the upper limit is 2000 ° C. or lower.
  • the heat treatment temperature is 800 ° C. or higher, the decomposition of the n-Al x Ga 1-x N layer 12 starts, so that the surface protection effect by the first cap layer 2a and the second cap layer 2b is ensured. It is valid.
  • the pressure in the heat treatment apparatus on which the substrate to be processed 2 is placed is preferably 0.1 MPa to 1000 MPa (1 atm to 10000 atm), for example.
  • various impurities such as Mg, Be, or Zn doped in the n-Al x Ga 1 -x N layer 12 are activated, and the p-type well region 13 and the p + -type well region 14 are activated. , And n + -type source region 15 are formed.
  • At least a part, preferably all, of the second cap layer 2b is removed by, for example, a dry etching method using a chlorine-based gas.
  • a mask (not shown) is formed on the second cap layer 2b by, for example, a photolithography process, and dry etching is performed using this mask as an etching mask. .
  • the substrate 2 is processed by a wet etching method using a solution having a high etching selectivity between Al x Ga 1-x N and Al y Ga 1-y N. At least a part, preferably all, of the cap layer 2a is removed.
  • a mask (not shown) is formed on at least one of the first cap layer 2a and the second cap layer 2b by, for example, a photolithography process. Etching may be performed using this mask as an etching mask, or etching may be performed using the second cap layer 2b as a mask.
  • etching selectivity is achieved by using a potassium hydroxide (KOH) aqueous solution. Can be secured.
  • KOH potassium hydroxide
  • a gate insulating film 17 made of, for example, a SiO 2 film is grown on the upper surface of the n-Al x Ga 1-x N layer 12 by, eg, PECVD (Plasma Enhanced CVD).
  • the thickness of the gate insulating film 17 is, for example, about 100 nm.
  • an insulating film such as a SiN x film, a SiON film, an Al 2 O 3 film, a MgO film, a GaO x film, and a GdO x film, or a laminated film including any of these films. May be.
  • n-type impurities such as phosphorus (P) and arsenic (As) are added. Doping. As a result, the polycrystalline silicon film exhibits conductivity.
  • the doping of the n-type impurity into the polycrystalline silicon film may be performed by ion-implanting the n-type impurity after forming the polycrystalline silicon film or introducing the n-type impurity into the growth atmosphere during the growth of the polycrystalline silicon film. Can be done by.
  • the doped n-type impurity is activated and diffused into the polycrystalline silicon film by heat treatment.
  • the polycrystalline silicon film and the gate insulating film 17 are patterned by a photolithography process and an etching process, so that the n-Al x Ga 1-x N layer 12 other than the region where the gate insulating film 17 and the gate electrode 16 are formed.
  • the etching process is performed by, for example, the RIE (reactive ion etching) method or the ICP (inductive coupling method) -RIE method.
  • the gate electrode 16 may be a metal film such as gold (Au), platinum (Pt), or nickel (Ni), or an alloy film or laminated film thereof. Etc. can be used.
  • a pair of source electrodes 18 that are in ohmic contact with the region 15 and the p + -type well region 14 are selectively formed.
  • the source electrode 18 for example, a laminated metal film made of Ti / Al in which titanium (Ti) and aluminum (Al) are sequentially laminated can be used.
  • the configuration of the source electrode 18 is not limited to this, and may be any conductive film that can form an ohmic junction or a low-resistance junction close to an ohmic junction with the n + -type source region 15 and the p + -type well region 14. It is possible to use any metal material.
  • the source electrode 18 can be formed by a lift-off method, a selective growth method, or the like.
  • the back surface of the n-GaN substrate 11, which is the surface opposite to the n-Al x Ga 1-x N layer 12 on which the source electrode 18 is formed, is made of, for example, a Ti / Al laminated metal film.
  • a drain electrode 19 is formed.
  • the semiconductor device 1 shown in FIG. 1 is manufactured by separating the elements into individual pieces.
  • n-Al x Ga 1- x N layer 12 n-Al as a protective film on the x Ga 1-x N layer than the lattice constant is small 12 material Al y by being a first cap layer 2a, and the Al y Ga 1-y n lattice constant becomes a large Al z Ga 1-z n from the second cap layer 2b are sequentially epitaxially grown consisting Ga 1-y n, n it is possible to relax the strain of the first cap layer 2a which is sandwiched between the -Al x Ga 1-x N layer 12 and the second cap layer 2b.
  • the film thickness of the first cap layer 2a is greater than the film thickness functioning as a protective film against activation annealing, and at least larger than the critical film thickness at room temperature in a single layer when the second cap layer 2b is not provided. It is possible, also maintain the surface protective effect against n-Al x Ga 1-x n layer 12 in the activation annealing heat treatment temperature becomes high, elimination of nitrogen from the n-Al x Ga 1-x n layer 12 Can be suppressed. Therefore, activation annealing can be stably and effectively performed in the manufacture of the semiconductor device, and the operating characteristics of the manufactured semiconductor device 1 can be improved.
  • the first cap layer 2a and the second cap layer 2b are formed on the n-Al x Ga 1-x N layer 12, and then impurities are ion-implanted. 1 as compared with the case of performing ion implantation into n-Al x Ga 1-x n layer 12 before forming the capping layer 2a and the second cap layer 2b, reduce the number of processes, such as post-treatment after ion implantation it is possible, for n-Al x Ga 1-x n layer can be prevented from being damaged due to ion implantation for 12 surface, further surfaces of n-Al x Ga 1-x n layer 12 after ion implantation Re-growth technology becomes unnecessary. Therefore, the manufacture of the semiconductor device can be performed more stably without increasing the number of steps compared to the conventional case, and the characteristics of the semiconductor device 1 can be further improved.
  • FIG. 6 is a cross-sectional view showing a substrate 3 to be processed according to the second embodiment.
  • a first surface made of Al y Ga 1-y N as a back surface protective film is formed on the back surface of the n-GaN substrate 11 opposite to the laminated surface of the n-Al x Ga 1-x N layer 12. sequentially forming a second cap layer 3b made of a cap layer 3a and the Al z Ga 1-z N.
  • the first cap layers 2a and 3a and the second cap layers 2b and 3b as protective films are formed on the front surface of the n-Al x Ga 1 -x N layer 12 and the back surface of the n-GaN substrate 11, respectively.
  • the substrate to be processed 3 is formed.
  • impurity ion implantation is performed on the substrate 3 to be processed by an ion implantation method in the same manner as in the first embodiment, so that the n-Al x Ga 1 -x N layer 12, the first cap layer 2a, Impurities are ion-implanted into the second cap layer 2b. Thereafter, activation implantation at a high temperature is performed to activate the implanted ions. Since other semiconductor device manufacturing methods and manufactured semiconductor devices are the same as those in the first embodiment, description thereof will be omitted.
  • activation annealing is performed after the first cap layer 2a and the second cap layer 2b are formed as in the first embodiment.
  • the effect similar to that of Embodiment 1 can be obtained, and activation annealing is performed in a state where the first cap layer 3a and the second cap layer 3b are also formed on the back surface of the n-GaN substrate 11. Since the doped impurities can be activated while suppressing the generation of nitrogen depletion from the n-GaN substrate 11 by the heat treatment, the characteristics of the semiconductor device manufactured using the substrate to be processed 3 can be further improved. Can do.
  • the n-Al x Ga 1-x N layer 12 is doped with impurities by ion implantation, but the impurity doping method is not necessarily limited to ion implantation.
  • other impurity doping methods such as introducing impurities into the growth atmosphere during the epitaxial growth of the n-Al x Ga 1 -x N layer 12 may be employed.
  • the high-temperature heat treatment according to the present invention is performed for activation annealing performed after impurity doping, specifically, to activate impurities doped in the n-Al x Ga 1 -x N layer 12.
  • the present invention is not necessarily limited to the activation annealing, and annealing after forming the gate oxide film (Post Deposition Anneal (PDA)), or It is also possible to apply to any heat treatment for other semiconductor layers such as metal sintering.
  • PDA Post Deposition Anneal
  • the vertical MOSFET is described as an example of the semiconductor device.
  • the semiconductor device is not necessarily limited to the vertical MOSFET, and is manufactured by a manufacturing method having a heat treatment step.
  • Various semiconductor devices such as other transistors, diodes, power supply circuits, and inverters may be used.
  • the first cap layer 2a (3a) is provided with a protective film laminated on the front surface of the n-Al x Ga 1 -x N layer 12 or the back surface of the n-GaN substrate 11.
  • the second cap layer 2b (3b) is not limited to two layers. That is, the surface of the n-Al x Ga 1-x N layer 12 or on each of the back surface of the n-GaN substrate 11, a plurality of sets first cap layer 2a (3a) and the second cap layer 2b and (3b) as a set It is also possible to form a protective film against these front and back surfaces by laminating.
  • first cap layer 2a (3a) and the second cap layer 2b (3b) may be sequentially formed under the above-described reduced pressure atmosphere and heating temperature without being exposed to the air, thereby suppressing cracks and preventing surface contamination. Desirable in terms.
  • the first cap layer 2 a and the second cap layer 2 b are sequentially formed on the surface of the n-Al x Ga 1 -x N layer 12 and then the back surface of the n-GaN substrate 11.
  • the first cap layer 3a and the second cap layer 3b are sequentially formed.
  • the present invention is not necessarily limited thereto, and after the first cap layer 3a and the second cap layer 3b are sequentially formed on the back surface of the n-GaN substrate 11, the n-Al x Ga 1-x N layer 12 is formed.
  • the first cap layer 2a and the second cap layer 2b may be sequentially formed on the surface.
  • the first cap layer 2a and the first cap layer 3a are formed. Even if the second cap layer 2b and the second cap layer 3b are formed in separate steps, the second cap layer 2b and the second cap layer are formed after the first cap layer 2a and the first cap layer 3a are formed at the same time. The second cap layer 2b and the second cap layer 3b may be formed at the same time after the first cap layer 2a and the first cap layer 3a are formed in another step. .
  • the present invention can be suitably used when a semiconductor device using a wide band gap semiconductor such as a gallium nitride (GaN) based semiconductor has a heat treatment step.
  • a semiconductor device using a wide band gap semiconductor such as a gallium nitride (GaN) based semiconductor has a heat treatment step.
  • GaN gallium nitride
  • n-type gallium nitride (n-GaN) substrate 12 n-Al x Ga 1- x N layer 13 p-type well region 14 p + type well region 15 n + type source region 16 gate electrode 17 gate insulating film 18 source electrode 19 drain electrode

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Abstract

　ｎ－ＧａＮ基板１１上に、ＭＯＣＶＤ法により、ｎ－ＡｌxＧａ1-xＮ層１２、ＡｌyＧａ1-yＮからなる第１キャップ層２ａ、およびＡｌzＧａ1-zＮからなる第２キャップ層２ｂを順次形成して、被処理基板２を形成する。その後、第２キャップ層２ｂ、第１キャップ層２ａ、およびｎ－ＡｌxＧａ1-xＮ層１２に不純物をイオン注入する。イオン注入後に、被処理基板２に対して高温で活性化アニールを行うことによって、ｎ－ＡｌxＧａ1-xＮ層１２からの窒素抜けを抑制しつつ、イオン注入した不純物を活性化させる。活性化アニール後、第２キャップ層２ｂを塩素系ドライエッチング法により除去し、第１キャップ層２ａをＫＯＨ水溶液によるウェットエッチング法により除去する。

Description

半導体装置の製造方法および半導体装置
　本発明は、熱処理工程を有する半導体装置の製造方法および半導体装置に関する。
　近年、パワー半導体装置の分野で、窒化物系半導体、例えば窒化ガリウム（ＧａＮ）系半導体といったワイドバンドギャップ半導体を用いた製品の研究開発が活発になされており、既に実用化も始まっている。ワイドバンドギャップ半導体が従来使われているシリコン（Ｓｉ）と比べて優れている点として、高耐圧な半導体装置を低オン抵抗で作ることができること、高温動作が可能なことが周知されている。このような利点から、窒化物系半導体はＳｉ系材料に代わるインバータやコンバータなどのパワーデバイスの材料として期待されている。
　この窒化物系半導体を用いて製造される窒化物系半導体装置の製造プロセスにおいては、イオン注入を行った後に、結晶回復や不純物の活性化のための高温での熱処理、すなわち活性化アニールが必要になる。ところが、ＧａＮ系半導体などの窒化物系半導体に対して活性化アニールを行う場合に、加熱温度を８００℃以上にすると、窒化物系半導体から組成物である窒素（Ｎ）が抜ける、いわゆる窒素抜けが発生して分解が始まる。
　これに対し、従来、窒化物系半導体層の上層に、スパッタリング法により耐熱性のより高い材料からなる保護膜（キャップ層）を形成した後に活性化アニールを行う方法が知られている。また、特許文献１，２および非特許文献１には、保護膜としてＡｌＮ層を用い、表面保護を行いつつ窒素中で熱処理を行う方法が開示されている。
　また、イオン注入などの不純物ドープ後の活性化アニールにおいては、半導体層を構成する材料の融点に対して、その２／３程度の温度での加熱が必要とされている。具体的に、半導体材料としてＧａＮなどの窒化物系半導体を用いる場合には、加熱温度として１５００℃～１７００℃程度が予想されている。
特開平８－１８６３３２号公報 特許第２５４０７９１号公報
J.C.Zolper　et　al.,　"Sputtered　AlN　encapsulant　for　high-temperature　of　GaN",　Appl.　Phys.　Lett.　69(4),22　July　1996　pp.538-540. X.A.Cao　et　al.,　"Ultrahigh　Si+　implant　activation　efficiency　in　GaN　using　a　high-temperature　rapid　thermal　process　system",　APPLIED　PHYSICS　LETTERS　73　(1998)　pp.229-231. K.A.Jones　et　al.,　"The　Properties　of　Annealed　AlN　Films　Deposited　by　Pulsed　Laser　Deposition",　Journal　of　ELECTRONIC　MATERIALS,　Vol.29,　No.3　2000　pp.262-267.
　ところが、このような高温度域においては、ＡｌＮ層を保護膜として用いても、ＡｌＮ層においてピットが発生したり分解したりすることから、保護膜として機能しないことが報告されている（例えば非特許文献２，３参照）。例えば、非特許文献２には、高温領域としての１５００℃以下の温度での加熱を実施した例として、１４００℃以上の温度での加熱によってＡｌＮ層にピットが発生することが報告されている。このように、熱処理時に保護膜として用いるＡｌＮ層にピットが発生すると、このピットから下層の窒化物系半導体層を構成する窒素が放出される可能性が高くなる。
　さらに、高温の活性化アニールに対して、窒化物系半導体層の上層の保護膜として、スパッタリング法により形成されたＡｌＮ層などの窒化物系半導体層を用いても、熱処理時における下層の窒化物系半導体層からの窒素抜けを抑制するのが困難であった。この原因は、本発明者の知見によれば、スパッタリング法により形成した窒化物系半導体層の膜質が粗いことに起因している。そこで、本発明者は、エピタキシャル成長法によって膜質を緻密にした保護膜を形成することにより、窒素抜けを抑制する方法を想起した。
　ところが、窒化物系半導体層の上層に保護膜としてのＡｌＮ層などの窒化物系半導体層を、エピタキシャル成長法により膜質を緻密にしつつ形成する場合、その膜厚を大きくするとクラックが生じる場合があった。そのため、保護膜の膜厚としては、高々４ｎｍ程度から１０ｎｍ程度が限界であり、薄い保護膜しか形成することができず、窒素抜けの抑制効果が十分得られない場合があった。
　これらのことから、従来技術においては、活性化アニールの温度としては１３００℃程度が限界であった。ところが、イオン注入などの不純物ドープ後に活性化アニールを行った場合、１３００℃程度の加熱温度では、半導体層において十分な不純物の活性化および結晶性の回復が困難になる。そのため、従来技術においては、例えば製造される半導体装置におけるキャリア移動度の低下が問題となる。また、特にイオン注入によってｐ型領域を形成する場合には、欠陥によって発生するｎ型キャリアの補償効果によって、注入した不純物の量に対して十分なｐ型キャリア濃度を得ることができないという問題があった。
　本発明は、上記に鑑みてなされたものであって、その目的は、高温での熱処理を、半導体装置を構成する窒化物系半導体層からの窒素抜けを防止しつつ安定してかつ効果的に行うことができる半導体装置の製造方法および半導体装置を提供することにある。
　上述した課題を解決し、上記目的を達成するために、本発明に係る半導体装置の製造方法は、窒化物系半導体層を有する半導体装置の製造方法において、基体上にＡｌxＧａ1-xＮからなる第１窒化物系半導体層を形成する第１形成工程と、第１窒化物系半導体層上にＡｌyＧａ1-yＮからなる第２窒化物系半導体層を形成する第２形成工程と、第２窒化物系半導体層上にＡｌzＧａ1-zＮからなる第３窒化物系半導体層を形成する第３形成工程と、第１窒化物系半導体層、第２窒化物系半導体層、および第３窒化物系半導体層にイオン注入法により不純物を導入するイオン注入工程と、イオン注入工程後に、第１窒化物系半導体層、第２窒化物系半導体層、および第３窒化物系半導体層に対して、熱処理を行う熱処理工程と、を含み、第２窒化物系半導体層のＡｌ組成比ｙが、第１窒化物系半導体層のＡｌ組成比ｘより大きく、かつ、第３窒化物系半導体層のＡｌ組成比ｚよりも大きいことを特徴とする。
　本発明に係る半導体装置の製造方法は、上記の発明において、第１窒化物系半導体層が、ＡｌxＧａ1-xＮ（０≦ｘ＜０．５）であることを特徴とする。本発明に係る半導体装置の製造方法は、この構成において、第１窒化物系半導体層が、ＡｌxＧａ1-xＮ（０≦ｘ＜０．２）であることを特徴とする。
　本発明に係る半導体装置の製造方法は、上記の発明において、第２窒化物系半導体層が、ＡｌyＧａ1-yＮ（０．５≦ｙ≦１）であることを特徴とする。本発明に係る半導体装置の製造方法は、この構成において、第２窒化物系半導体層が、ＡｌyＧａ1-yＮ（０．８≦ｙ≦１）であることを特徴とする。
　本発明に係る半導体装置の製造方法は、上記の発明において、第３窒化物系半導体層が、ＡｌzＧａ1-zＮ（０≦ｚ＜０．５）であることを特徴とする。本発明に係る半導体装置の製造方法は、この構成において、第３窒化物系半導体層が、ＡｌzＧａ1-zＮ（０≦ｚ＜０．２）であることを特徴とする。
　本発明に係る半導体装置の製造方法は、上記の発明において、基体が窒化ガリウムからなる基板を有することを特徴とする。
　本発明に係る半導体装置の製造方法は、上記の発明において、第３窒化物系半導体層の膜厚が第２窒化物系半導体層の膜厚より大きいことを特徴とする。
　本発明に係る半導体装置の製造方法は、上記の発明において、第２窒化物系半導体層の膜厚が臨界膜厚より大きいことを特徴とする。
　本発明に係る半導体装置の製造方法は、上記の発明において、第３窒化物系半導体層の膜厚が５０ｎｍ以上であることを特徴とする。
　本発明に係る半導体装置の製造方法は、上記の発明において、第１窒化物系半導体層、第２窒化物系半導体層、および第３窒化物系半導体層を、有機金属気相成長法により形成することを特徴とする。
　本発明に係る半導体装置の製造方法は、上記の発明において、不純物が、マグネシウム、亜鉛、およびベリリウムからなる群のうちの少なくとも１種類を含む元素であることを特徴とする。
　本発明に係る半導体装置の製造方法は、上記の発明において、熱処理における熱処理温度が、８００℃以上２０００℃以下であることを特徴とする。
　本発明に係る半導体装置の製造方法は、上記の発明において、熱処理工程後において、第２窒化物系半導体層および第３窒化物系半導体層の少なくとも一部を除去する除去工程をさらに含むことを特徴とする。本発明に係る半導体装置の製造方法は、この除去工程において、第２窒化物系半導体層をウェットエッチング法により除去することを特徴とする。本発明に係る半導体装置の製造方法は、この除去工程において、第３窒化物系半導体層をドライエッチング法により除去することを特徴とする。
　本発明に係る半導体装置は、上記の発明による半導体装置の製造方法により製造されたことを特徴とする。
　本発明に係る半導体装置の製造方法および半導体装置によれば、窒化物系半導体層からの窒素抜けを防止しつつ高温での熱処理を安定してかつ効果的に行うことが可能となる。
図１は、本発明の実施の形態１による半導体装置を示す断面図である。 図２は、本発明の実施の形態１による熱処理方法を説明するための模式図である。 図３は、本発明の実施の形態１による熱処理方法を説明するための模式図である。 図４は、本発明の実施の形態１による熱処理方法を説明するための模式図である。 図５は、本発明の実施の形態１による熱処理方法を説明するための模式図である。 図６は、本発明の実施の形態２による半導体装置の製造方法を説明するための被処理基板の断面図である。
　以下、本発明の実施の形態について図面を参照しつつ説明する。なお、この実施の形態により本発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
　（実施の形態１）
　（半導体装置）
　まず、本発明の実施の形態１による半導体装置について説明する。図１は、この実施の形態１における半導体装置としての縦型ＭＯＳＦＥＴの構成を示す断面図である。図１に示すように、この実施の形態１における半導体装置１は、ｎ型不純物がドープされたｎ型窒化ガリウム（ｎ－ＧａＮ）基板１１と、ｎ－ＧａＮ基板１１上に例えばエピタキシャル成長法により形成され、ｎ型不純物がドープされた第１窒化物系半導体層としてのｎ－ＡｌxＧａ1-xＮ層１２とを備える。なお、ｎ－ＡｌxＧａ1-xＮ層１２の不純物濃度はｎ－ＧａＮ基板１１よりも低いのが望ましい。また、このｎ－ＡｌxＧａ1-xＮ層１２のＡｌ組成は、典型的には０以上０．５未満（０≦ｘ＜０．５）、好適には０以上０．２未満（０≦ｘ＜０．２）であり、この実施の形態１において具体的には、例えばｎ－ＧａＮ層である。
　ｎ－ＡｌxＧａ1-xＮ層１２には、選択的にｐ型不純物がドープされたｐ型ウェル領域１３、ｐ型ウェル領域１３中に選択的にｐ型不純物がより高濃度にドープされたｐ+型ウェル領域１４、およびｐ型ウェル領域１３とｐ+型ウェル領域１４との部分に選択的にｎ型不純物がドープされたｎ+型ソース領域１５が形成されている。
　また、ｎ－ＡｌxＧａ1-xＮ層１２の表面の部分において、一対のｐ型ウェル領域１３の間にゲート電極１６が設けられている。ゲート電極１６は、ｎ－ＡｌxＧａ1-xＮ層１２の表面上に、底面に例えば酸化シリコン（ＳｉＯ２）などの絶縁体からなるゲート絶縁膜１７を介して設けられている。また、ｎ－ＡｌxＧａ1-xＮ層１２上には、一対のソース電極１８が、ゲート電極１６およびゲート絶縁膜１７に対して、これらと離間しつつ挟むように設けられている。一方、ｎ－ＧａＮ基板１１の裏面にドレイン電極１９が設けられている。以上の構成によって、半導体装置１においては、駆動時に上層のｐ型ウェル領域１３からｎ－ＧａＮ基板１１にかけてチャネルが形成される。
　（半導体装置の製造方法）
　次に、以上のように構成された実施の形態１による半導体装置１の製造方法について説明する。図２、図３、図４、および図５はそれぞれ、この実施の形態１による半導体装置１の製造方法を説明するための被処理基板の模式図である。
　すなわち、まず、図２に示すように、基体としてのｎ－ＧａＮ基板１１上に、ｎ型不純物をドープしつつ、例えば有機金属気相成長法（ＭＯＣＶＤ法）によってＡｌxＧａ1-xＮを成長させることにより、例えばｎ－ＧａＮ層などのｎ－ＡｌxＧａ1-xＮ層１２を形成する。なお、ｎ－ＧａＮ基板１１に代えて、サファイア基板やＳｉＣ基板などを用いても良い。また、ｎ－ＡｌxＧａ1-xＮ層１２の成長には、ＭＯＣＶＤ法に代えて、ハライド気相成長法（ＨＶＰＥ法）や分子線エピタキシー法（ＭＢＥ法）などを用いても良い。
　続けて、ｎ－ＡｌxＧａ1-xＮ層１２上に、第２窒化物系半導体層としての第１キャップ層２ａ、および第３窒化物系半導体層としての第２キャップ層２ｂを順次形成する。ここで、このｎ－ＡｌxＧａ1-xＮ層１２の表面を保護する第１キャップ層２ａおよび第２キャップ層２ｂの材料としては、後の熱処理工程に対して好適な材料が選択される。
　具体的に第１キャップ層２ａの材料としては、下層のｎ－ＡｌxＧａ1-xＮ層１２よりも耐熱性が高く、熱処理において剥がれが生じない程度にｎ－ＡｌxＧａ1-xＮ層１２との間で良好な密着性を有するとともに、ｎ－ＡｌxＧａ1-xＮ層１２と反応しにくく、不純物も拡散しにくい緻密な材料が好ましい。そこで、この実施の形態１においては、第１キャップ層２ａを構成する材料としては、下層のｎ－ＡｌxＧａ1-xＮ層１２のＡｌ組成比ｘに比して大きいＡｌ組成比ｙのＡｌyＧａ1-yＮが好ましい。この場合、第１キャップ層２ａを構成する材料の格子定数は、下層のｎ－ＡｌxＧａ1-xＮ層１２を構成する材料の格子定数より小さくなる。そして、そのＡｌ組成比ｙは、典型的には０．５以上１以下（０．５≦ｙ≦１）、好適には０．８以上１以下（０．８≦ｙ≦１）であり、この実施の形態１においては、例えば第１キャップ層２ａの材料として、Ａｌ組成比ｙを１とした窒化アルミニウム（ＡｌＮ）を用いる。第１キャップ層２ａをＡｌＮから構成すると、下層がＧａＮ層である場合にエッチング選択性を高くできるので、第１キャップ層２ａを選択的に除去し易い点からも好ましい。
　また、第１キャップ層２ａは、より高い表面保護効果が得られるように緻密な膜にすることを考慮すると、ＭＯＣＶＤ法、ＨＶＰＥ法、またはＭＢＥ法などのエピタキシャル成長法により形成することが望ましい。そこで、この実施の形態１においては、例えばＭＯＣＶＤ法により、ｎ－ＡｌxＧａ1-xＮ層１２の表面にＡｌyＧａ1-yＮ層からなる保護膜としての第１キャップ層２ａを形成する。ここで、このＭＯＣＶＤ法による第１キャップ層２ａの形成においては、例えば、Ａｌ原料（トリメチルアルミニウム；ＴＭＡ；Ａｌ（ＣＨ3）3）ガスとＧａ原料（トリメチルガリウム；ＴＭＧａ；Ｇａ（ＣＨ3）3）ガスとの少なくとも一方の原料ガス、およびアンモニア（ＮＨ3）ガスを含む混合ガスを用いる。また、第１キャップ層２ａの形成における加熱温度は、後に行われる活性化アニールにおける熱処理温度（加熱温度）よりも低い温度が好ましく、具体的には例えば８００℃～１２００℃であり、雰囲気圧力は例えば５ｋＰａ～２０ｋＰａである。また、第１キャップ層２ａの膜厚は、後に行われる活性化アニールにおいて下層のｎ－ＡｌxＧａ1-xＮ層１２からの窒素抜けを抑制できる膜厚にするのが望ましい。具体的に第１キャップ層２ａの膜厚は、第２キャップ層２ｂが形成されない単層の場合における室温での臨界膜厚よりも大きい膜厚である。そして、第２キャップ層２ｂを後述するようにＧａＮ層から構成し、第１キャップ層２ａをＡｌＮ層から構成する場合、第１キャップ層２ａの膜厚は、具体的には１５ｎｍ以上、好適には３０ｎｍ以上が望ましい。
　また、第２キャップ層２ｂの材料としては、クラックが発生しやすい第１キャップ層２ａに生じる応力を抑制して歪みを緩和し、第２キャップ層２ｂを形成しない場合に比して第１キャップ層２ａを厚く形成でき、高温熱処理において剥がれが生じない程度に良好な密着性を有する材料が好ましい。そこで、この実施の形態１においては、第２キャップ層２ｂを構成する材料としては、下層の第１キャップ層２ａを構成するＡｌyＧａ1-yＮ層のＡｌ組成比ｙに比して小さいＡｌ組成比ｚのＡｌzＧａ1-zＮとする。これにより、第２キャップ層２ｂを構成する材料の格子定数は、第１キャップ層２ａを構成する材料の格子定数より大きくなるので、第１キャップ層２ａの歪みが緩和される。そして、そのＡｌ組成比ｚは、典型的には０以上０．５未満（０≦ｙ＜０．５）、好適には０以上０．２未満（０≦ｚ＜０．２）であり、この実施の形態１においては、第２キャップ層２ｂの材料として、Ａｌ組成比ｚを０としたＧａＮを用いる。なお、第１キャップ層２ａにおける応力の発生を抑制することを考慮すると、第２キャップ層２ｂを構成するＡｌzＧａ1-zＮは、ｎ－ＡｌxＧａ1-xＮ層１２の組成と同じ（ｘ＝ｚ）、または近い（ｘ≒ｚ）ことが望ましい。
　また、第２キャップ層２ｂは、第１キャップ層２ａに対する保護効果が得られるように緻密な膜にすることを考慮すると、ＭＯＣＶＤ法、ＨＶＰＥ法、またはＭＢＥ法などのエピタキシャル成長法により形成することが望ましい。そこで、この実施の形態１においては、第１キャップ層２ａ上に、例えばＭＯＣＶＤ法によりＡｌzＧａ1-zＮ層からなる第２キャップ層２ｂを形成する。ここで、このＭＯＣＶＤ法による第２キャップ層２ｂの形成においては、例えば、Ａｌ原料（トリメチルアルミニウム；ＴＭＡ；Ａｌ（ＣＨ3）3）ガスとＧａ原料（トリメチルガリウム；ＴＭＧａ；Ｇａ（ＣＨ3）3）ガスとの少なくとも一方の原料ガス、およびアンモニア（ＮＨ3）ガスを含む混合ガスを用いる。また、第２キャップ層２ｂの形成における加熱温度は、後に行われる活性化アニールにおける熱処理温度（加熱温度）よりも低い温度が好ましく、具体的には例えば８００℃～１２００℃であり、雰囲気圧力は例えば２０ｋＰａ～５０ｋＰａである。また、第２キャップ層２ｂの膜厚は、第１キャップ層２ａにおける応力の発生を抑制して歪みを緩和できるとともに、後に行われる活性化アニールによって第２キャップ層２ｂが残存する膜厚以上にすることが望ましい。さらには第１キャップ層２ａを保護することを考慮すると、第２キャップ層２ｂの膜厚は第１キャップ層２ａの膜厚より大きくするのが好ましく、具体的には、例えば５０ｎｍ以上とするのが好ましい。
　次に、図３に示すように、ｎ－ＡｌxＧａ1-xＮ層１２、第１キャップ層２ａ、および第２キャップ層２ｂからなる積層膜に対して、例えば酸化シリコン（ＳｉＯ2）やレジストをマスクとしたイオン注入法によって、ｐ型ウェル領域１３および高不純物濃度のｐ+型ウェル領域１４を形成すべき領域に、選択的にｐ型不純物を順次イオン注入する。なお、ｐ型不純物としては、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）、および亜鉛（Ｚｎ）などからなる群から選ばれる少なくとも１種類の元素が用いられる。その後、同様にして、イオン注入法によって、ｐ型ウェル領域１３およびｐ+型ウェル領域１４の部分のｎ+型ソース領域１５を形成すべき領域に、選択的に例えばシリコン（Ｓｉ）などのｎ型不純物をイオン注入する。なお、このイオン注入法におけるエネルギーは、所定の不純物が第２キャップ層２ｂおよび第１キャップ層２ａを通過して、ｎ－ＡｌxＧａ1-xＮ層１２の所望の深さまで導入可能なエネルギーになるように適宜調整される。
　以上により、被処理基板２が得られる。なお、これらの第１キャップ層２ａおよび第２キャップ層２ｂは、それぞれ窒化物系半導体結晶をエピタキシャル成長させて形成したものであるので、結晶性が良好であり、活性化アニールに対する保護膜として好適に用いることができる。
　次に、被処理基板２を加熱する熱処理工程、すなわち被処理基板２に含まれる不純物を活性化するための高温熱処理としての活性化アニールを行う。この活性化アニールは、その加熱温度が例えば８００℃以上、好適には１２００℃以上、より好適には１５００℃以上がより好ましく、上限を２０００℃以下とした高温熱処理である。ここで、熱処理温度が８００℃以上の場合にはｎ－ＡｌxＧａ1-xＮ層１２の分解が始まるので、第１キャップ層２ａおよび第２キャップ層２ｂによる表面保護効果を確保するのが有効である。さらに、被処理基板２が載置される熱処理装置内の圧力は、例えば０．１ＭＰａ～１０００ＭＰａ（１気圧～１００００気圧）とするのが望ましい。以上の活性化アニールにより、ｎ－ＡｌxＧａ1-xＮ層１２中にドープしたＭｇ、Ｂｅ、またはＺｎなどの各種の不純物が活性化され、ｐ型ウェル領域１３、ｐ+型ウェル領域１４、およびｎ+型ソース領域１５が形成される。
　その後、図４に示すように、例えば塩素系ガスを用いたドライエッチング法により、第２キャップ層２ｂの少なくとも一部、好適には全部を除去する。なお、第２キャップ層２ｂの一部を除去する場合には、例えばフォトリソグラフィ工程によって、第２キャップ層２ｂ上にマスク（図示せず）を形成し、このマスクをエッチングマスクとしてドライエッチングを行う。
　続いて、図５に示すように、ＡｌxＧａ1-xＮとＡｌyＧａ1-yＮとの間において高いエッチング選択性を有する溶液を用いたウェットエッチング法により、被処理基板２から第１キャップ層２ａの少なくとも一部、好適には全部を除去する。なお、第１キャップ層２ａの一部を除去する場合には、例えばフォトリソグラフィ工程によって、第１キャップ層２ａおよび第２キャップ層２ｂの少なくとも一方の層の上にマスク（図示せず）を形成し、このマスクをエッチングマスクとしてエッチングを行っても良く、第２キャップ層２ｂをマスクとしてエッチングを行っても良い。また、ｎ－ＡｌxＧａ1-xＮ層１２をｎ－ＧａＮから構成し、第１キャップ層２ａをＡｌＮから構成した場合においては、水酸化カリウム（ＫＯＨ）水溶液を用いることによって高いエッチング選択性を確保することができる。
　次に、ｎ－ＡｌxＧａ1-xＮ層１２の上面に、例えばＰＥＣＶＤ（Plasma　Enhanced　CVD）法により、例えばＳｉＯ２膜からなるゲート絶縁膜１７を成長させる。このゲート絶縁膜１７の膜厚は、例えば１００ｎｍ程度である。なお、ＳｉＯ２膜以外にも、ＳｉＮｘ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＧａＯｘ膜、ＧｄＯｘ膜などの絶縁膜、またはこれらのうちのいずれかを含む積層膜であっても良い。
　次に、ゲート絶縁膜１７上に、例えばＬＰＣＶＤ法（減圧化学気相成長法）により多結晶シリコン膜を形成した後または形成する際、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をドーピングする。これにより、多結晶シリコン膜が導電性を示す。なお、多結晶シリコン膜へのｎ型不純物のドーピングは、多結晶シリコン膜を形成後にｎ型不純物をイオン注入するか、多結晶シリコン膜の成長中にｎ型不純物を成長雰囲気中に導入することによって行うことができる。ドーピングしたｎ型不純物は、熱処理によって活性化および多結晶シリコン膜内へ拡散される。
　続いて、フォトリソグラフィ工程およびエッチング工程により、多結晶シリコン膜およびゲート絶縁膜１７をパターニングすることによって、ゲート絶縁膜１７およびゲート電極１６の形成領域以外のｎ－ＡｌxＧａ1-xＮ層１２の表面を露出させる。なお、エッチング工程は、例えばＲＩＥ（反応性イオンエッチング）法やＩＣＰ（誘導結合方式）－ＲＩＥ法などにより行う。また、ゲート電極１６としては、ｎ型不純物がドーピングされた多結晶シリコン膜以外にも、金（Ａｕ）や白金（Ｐｔ）やニッケル（Ｎｉ）などの金属膜、またはこれらの合金膜や積層膜などを用いることが可能である。
　次に、露出させたｎ－ＡｌxＧａ1-xＮ層１２の表面に、ゲート電極１６と離間させつつ挟む領域に、ｎ－ＡｌxＧａ1-xＮ層１２に形成したｎ＋型ソース領域１５およびｐ＋型ウェル領域１４とオーミック接触する一対のソース電極１８を選択的に形成する。このソース電極１８としては、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）とを順次積層させたＴｉ／Ａｌからなる積層金属膜を用いることができる。なお、ソース電極１８の構成はこれに限定されるものではなく、ｎ＋型ソース領域１５およびｐ＋型ウェル領域１４とオーミック接合またはオーミック接合に近い低抵抗の接合をする導体膜であれば種々の金属材料を用いることが可能である。また、ソース電極１８の形成には、リフトオフ法や選択成長法などを用いることが可能である。
　次に、ソース電極１８が形成されたｎ－ＡｌxＧａ1-xＮ層１２に対して反対側の面である、ｎ－ＧａＮ基板１１の裏面に、例えばＴｉ／Ａｌの積層金属膜からなるドレイン電極１９を形成する。その後、素子分離を行って個片化することにより、図１に示す半導体装置１が製造される。
　以上説明した本発明の実施の形態１によれば、ｎ－ＡｌxＧａ1-xＮ層１２上に保護膜としてｎ－ＡｌxＧａ1-xＮ層１２の材料より格子定数が小さいＡｌyＧａ1-yＮからなる第１キャップ層２ａ、およびＡｌyＧａ1-yＮより格子定数が大きいＡｌzＧａ1-zＮからなる第２キャップ層２ｂを順次エピタキシャル成長させていることにより、ｎ－ＡｌxＧａ1-xＮ層１２と第２キャップ層２ｂとの間に挟まれた第１キャップ層２ａの歪みを緩和することができる。そのため、第１キャップ層２ａの膜厚を、活性化アニールに対する保護膜として機能する膜厚以上、少なくとも第２キャップ層２ｂが設けられない場合の単層での室温時における臨界膜厚より大きくすることができるので、熱処理温度が高温になる活性化アニールにおいてもｎ－ＡｌxＧａ1-xＮ層１２に対する表面保護効果を維持でき、ｎ－ＡｌxＧａ1-xＮ層１２からの窒素抜けを抑制することができる。したがって、半導体装置の製造において、活性化アニールを安定して効果的に行うことが可能になり、製造される半導体装置１の動作特性を向上させることができる。
　また、上述の実施の形態１においては、ｎ－ＡｌxＧａ1-xＮ層１２上に第１キャップ層２ａおよび第２キャップ層２ｂを形成した後に不純物をイオン注入していることにより、第１キャップ層２ａおよび第２キャップ層２ｂを形成する前にｎ－ＡｌxＧａ1-xＮ層１２にイオン注入を行う場合に比して、イオン注入後の後処理工程などの工程数を削減できるとともに、ｎ－ＡｌxＧａ1-xＮ層１２の表面に対するイオン注入法に起因する損傷を抑制することができ、さらにイオン注入後におけるｎ－ＡｌxＧａ1-xＮ層１２の表面に対する再成長技術が不要になる。したがって、半導体装置の製造を、従来に比して工程数を増加させることなく、より安定して行うことができ、半導体装置１の特性をより一層向上させることができる。
　（実施の形態２）
　次に、本発明の実施の形態２による半導体装置の製造方法について説明する。図６は、この実施の形態２による、熱処理が行われる被処理基板３を示す断面図である。
　この実施の形態２においては実施の形態１と異なり、例えばＭＯＣＶＤ法により、ｎ－ＡｌxＧａ1-xＮ層１２の表面に第１キャップ層２ａと第２キャップ層２ｂとを順次形成した後、例えばＭＯＣＶＤ法により、ｎ－ＧａＮ基板１１のｎ－ＡｌxＧａ1-xＮ層１２の積層面とは反対側の裏面に、裏面保護膜としてのＡｌyＧａ1-yＮからなる第１キャップ層３ａとＡｌzＧａ1-zＮからなる第２キャップ層３ｂとを順次形成する。すなわち、ｎ－ＡｌxＧａ1-xＮ層１２の表面とｎ－ＧａＮ基板１１の裏面とにそれぞれ、保護膜としての第１キャップ層２ａ，３ａ、および第２キャップ層２ｂ，３ｂが形成された被処理基板３を形成する。
　その後、この被処理基板３に対して、実施の形態１と同様にして、イオン注入法による不純物のイオン注入を行って、ｎ－ＡｌxＧａ1-xＮ層１２、第１キャップ層２ａ、および第２キャップ層２ｂに不純物をイオン注入する。その後、高温での活性化アニールを行うことにより、イオン注入した不純物を活性化させる。その他の半導体装置の製造方法および製造される半導体装置については、実施の形態１と同様であるので、その説明を省略する。
　この実施の形態２による半導体装置の製造方法によれば、実施の形態１と同様にして、第１キャップ層２ａおよび第２キャップ層２ｂを形成した後に活性化アニールを行っているので、実施の形態１と同様の効果を得ることができるとともに、ｎ－ＧａＮ基板１１の裏面にも第１キャップ層３ａおよび第２キャップ層３ｂを形成した状態で活性化アニールを行っていることにより、高温の熱処理によってｎ－ＧａＮ基板１１から窒素抜けが生じるのを抑制しつつドープした不純物を活性化させることができるので、この被処理基板３を用いて製造される半導体装置の特性をより一層向上させることができる。
　以上、本発明の実施の形態について具体的に説明したが、本発明は、上述の実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。例えば、上述の実施の形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いても良い。
　例えば、上述した実施の形態においては、ｎ－ＡｌxＧａ1-xＮ層１２に対する不純物のドーピングをイオン注入法により行っているが、不純物のドーピング方法は必ずしもイオン注入に限定されるものではなく、例えばｎ－ＡｌxＧａ1-xＮ層１２のエピタキシャル成長中において成長雰囲気に不純物を導入するなどの、その他の不純物ドーピング方法を採用しても良い。
　また、上述の実施の形態においては、本発明による高温熱処理を、不純物のドーピング後に行う活性化アニール、具体的にはｎ－ＡｌxＧａ1-xＮ層１２にドープした不純物を活性化させるための活性化アニールに適用した例について説明しているが、必ずしも活性化アニールに限定されるものではなく、ゲート酸化膜を形成した後のアニール（ポストデポジションアニール：Post　Deposition　Anneal；ＰＤＡ）、またはメタルシンタ処理などの、その他の半導体層に対するあらゆる熱処理に適用することも可能である。
　また、例えば上述の実施の形態においては、半導体装置として縦型ＭＯＳＦＥＴを例に説明しているが、半導体装置としては必ずしも縦型ＭＯＳＦＥＴに限定されるものではなく、熱処理工程を有する製造方法によって製造されるその他のトランジスタ、ダイオード、電源回路、およびインバータなどの種々の半導体装置であっても良い。
　また、上述の実施の形態１，２においては、ｎ－ＡｌxＧａ1-xＮ層１２の表面、またはｎ－ＧａＮ基板１１の裏面に積層させる保護膜を、第１キャップ層２ａ（３ａ）および第２キャップ層２ｂ（３ｂ）の２層としているが、必ずしも２層に限定されるものではない。すなわち、ｎ－ＡｌxＧａ1-xＮ層１２の表面、またはｎ－ＧａＮ基板１１の裏面のそれぞれに、第１キャップ層２ａ（３ａ）および第２キャップ層２ｂ（３ｂ）を組として複数組積層させて、これらの表裏面に対する保護膜とすることも可能である。また、第１キャップ層２ａ（３ａ）と第２キャップ層２ｂ（３ｂ）とは、大気に晒すことなく上述した減圧雰囲気下および加熱温度下において順次形成することが、クラック抑制、表面汚染防止の点から望ましい。
　また、上述の実施の形態２においては、ｎ－ＡｌxＧａ1-xＮ層１２の表面に第１キャップ層２ａと第２キャップ層２ｂとを順次形成した後に、ｎ－ＧａＮ基板１１の裏面に第１キャップ層３ａと第２キャップ層３ｂとを順次形成している。しかし、必ずしもこれに限定されるものではなく、ｎ－ＧａＮ基板１１の裏面に第１キャップ層３ａと第２キャップ層３ｂとを順次形成した後に、ｎ－ＡｌxＧａ1-xＮ層１２の表面に第１キャップ層２ａと第２キャップ層２ｂとを順次形成しても良い。また、第１キャップ層２ａと第１キャップ層３ａとを同時に形成した後、第２キャップ層２ｂと第２キャップ層３ｂとを同時に形成しても、第１キャップ層２ａ、第１キャップ層３ａ、第２キャップ層２ｂ、および第２キャップ層３ｂを互いに別の工程で形成しても、第１キャップ層２ａおよび第１キャップ層３ａを同時に形成した後に第２キャップ層２ｂと第２キャップ層３ｂとを別の工程で形成しても、第１キャップ層２ａおよび第１キャップ層３ａを別の工程で形成した後に、第２キャップ層２ｂおよび第２キャップ層３ｂを同時に形成しても良い。
　本発明は、例えば窒化ガリウム（ＧａＮ）系半導体といったワイドバンドギャップ半導体を用いた半導体装置の製造において、熱処理工程を有する場合に好適に利用できる。
　１　半導体装置
　２，３　被処理基板
　２ａ，３ａ　第１キャップ層
　２ｂ，３ｂ　第２キャップ層
　１１　ｎ型窒化ガリウム（ｎ－ＧａＮ）基板
　１２　ｎ－ＡｌxＧａ1-xＮ層
　１３　ｐ型ウェル領域
　１４　ｐ+型ウェル領域
　１５　ｎ+型ソース領域
　１６　ゲート電極
　１７　ゲート絶縁膜
　１８　ソース電極
　１９　ドレイン電極

Claims (18)

  1. 　窒化物系半導体層を有する半導体装置の製造方法において、
    　基体上にＡｌxＧａ1-xＮからなる第１窒化物系半導体層を形成する第１形成工程と、
    　前記第１窒化物系半導体層上にＡｌyＧａ1-yＮからなる第２窒化物系半導体層を形成する第２形成工程と、
    　前記第２窒化物系半導体層上にＡｌzＧａ1-zＮからなる第３窒化物系半導体層を形成する第３形成工程と、
    　前記第１窒化物系半導体層、前記第２窒化物系半導体層、および前記第３窒化物系半導体層にイオン注入法により不純物を導入するイオン注入工程と、
    　前記イオン注入工程後に、前記第１窒化物系半導体層、前記第２窒化物系半導体層、および前記第３窒化物系半導体層に対して、熱処理を行う熱処理工程と、を含み、
    　前記第２窒化物系半導体層のＡｌ組成比ｙが、前記第１窒化物系半導体層のＡｌ組成比ｘより大きく、かつ、前記第３窒化物系半導体層のＡｌ組成比ｚよりも大きい
    　ことを特徴とする半導体装置の製造方法。
  2. 　前記第１窒化物系半導体層が、ＡｌxＧａ1-xＮ（０≦ｘ＜０．５）であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第１窒化物系半導体層が、ＡｌxＧａ1-xＮ（０≦ｘ＜０．２）であることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記第２窒化物系半導体層が、ＡｌyＧａ1-yＮ（０．５≦ｙ≦１）であることを特徴とする請求項１～３のいずれか１項に記載の半導体装置の製造方法。
  5. 　前記第２窒化物系半導体層が、ＡｌyＧａ1-yＮ（０．８≦ｙ≦１）であることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　前記第３窒化物系半導体層が、ＡｌzＧａ1-zＮ（０≦ｚ＜０．５）であることを特徴とする請求項１～５のいずれか１項に記載の半導体装置の製造方法。
  7. 　前記第３窒化物系半導体層が、ＡｌzＧａ1-zＮ（０≦ｚ＜０．２）であることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 　前記基体が窒化ガリウムからなる基板を有することを特徴とする請求項１～７のいずれか１項に記載の半導体装置の製造方法。
  9. 　前記第３窒化物系半導体層の膜厚が前記第２窒化物系半導体層の膜厚より大きいことを特徴とする請求項１～８のいずれか１項に記載の半導体装置の製造方法。
  10. 　前記第２窒化物系半導体層の膜厚が、前記第３窒化物系半導体層が設けられない場合の単層における室温での臨界膜厚より大きいことを特徴とする請求項１～９のいずれか１項に記載の半導体装置の製造方法。
  11. 　前記第３窒化物系半導体層の膜厚が５０ｎｍ以上であることを特徴とする請求項１～１０のいずれか１項に記載の半導体装置の製造方法。
  12. 　前記第１窒化物系半導体層、前記第２窒化物系半導体層、および前記第３窒化物系半導体層を、有機金属気相成長法により形成することを特徴とする請求項１～１１のいずれか１項に記載の半導体装置の製造方法。
  13. 　前記不純物が、マグネシウム、亜鉛、およびベリリウムからなる群のうちの少なくとも１種類を含む元素であることを特徴とする請求項１～１２のいずれか１項に記載の半導体装置の製造方法。
  14. 　前記熱処理における熱処理温度が、８００℃以上２０００℃以下であることを特徴とする請求項１～１３のいずれか１項に記載の半導体装置の製造方法。
  15. 　前記熱処理工程後において、前記第２窒化物系半導体層および前記第３窒化物系半導体層の少なくとも一部を除去する除去工程をさらに含むことを特徴とする請求項１～１４のいずれか１項に記載の半導体装置の製造方法。
  16. 　前記除去工程において、前記第２窒化物系半導体層をウェットエッチング法により除去することを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 　前記除去工程において、前記第３窒化物系半導体層をドライエッチング法により除去することを特徴とする請求項１５または１６に記載の半導体装置の製造方法。
  18. 　請求項１～１７のいずれか１項に記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015046441A (ja) * 2013-08-27 2015-03-12 富士電機株式会社 半導体装置の製造方法および半導体装置
JP2017045799A (ja) * 2015-08-25 2017-03-02 富士電機株式会社 窒化物半導体装置の製造方法
JP2017054944A (ja) * 2015-09-10 2017-03-16 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
JP2017228703A (ja) * 2016-06-23 2017-12-28 富士電機株式会社 半導体装置の製造方法
JP2018010970A (ja) * 2016-07-13 2018-01-18 富士電機株式会社 半導体装置の製造方法
US10332754B2 (en) 2015-09-30 2019-06-25 Toyoda Gosei Co., Ltd. Method of manufacturing nitride semiconductor device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6657963B2 (ja) * 2016-01-05 2020-03-04 富士電機株式会社 Ｍｏｓｆｅｔ
WO2020154674A1 (en) * 2019-01-24 2020-07-30 The Regents Of The University Of California Method for processing of semiconductor films with reduced evaporation and degradation
US20200411647A1 (en) * 2019-06-28 2020-12-31 Fuji Electric Co., Ltd. Nitride semiconductor device
DE102021119713A1 (de) * 2021-07-29 2023-02-02 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung eines aufwachssubstrats und aufwachssubstrat
CN116072707A (zh) * 2023-02-08 2023-05-05 厦门大学 一种含稀土栅介质层的平面型SiC MOSFET及其制造方法
CN116314259A (zh) * 2023-02-08 2023-06-23 厦门大学 一种含稀土栅介质层的超结SiC MOSFET及其制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323751A (ja) * 1999-05-10 2000-11-24 Pioneer Electronic Corp ３族窒化物半導体素子製造方法
JP2004343132A (ja) * 2004-06-07 2004-12-02 Nichia Chem Ind Ltd 窒化ガリウム系化合物半導体の製造方法
JP2005136001A (ja) * 2003-10-28 2005-05-26 Fujitsu Ltd 化合物半導体装置及びその製造方法
WO2005106979A1 (ja) * 2004-04-28 2005-11-10 Mitsubishi Cable Industries, Ltd. 窒化物半導体発光素子
JP2006286910A (ja) * 2005-03-31 2006-10-19 Eudyna Devices Inc 半導体装置及びその製造方法
JP2008277650A (ja) * 2007-05-02 2008-11-13 Mitsubishi Chemicals Corp 窒化物系化合物半導体装置の製造方法
JP2012069662A (ja) * 2010-09-22 2012-04-05 National Institute Of Advanced Industrial & Technology 電界効果トランジスタ
JP2013008836A (ja) * 2011-06-24 2013-01-10 Sharp Corp 窒化物半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002305353A (ja) * 2001-04-06 2002-10-18 Sanyo Electric Co Ltd 窒化物系半導体レーザ素子およびその製造方法
US7919791B2 (en) * 2002-03-25 2011-04-05 Cree, Inc. Doped group III-V nitride materials, and microelectronic devices and device precursor structures comprising same
US7112830B2 (en) * 2002-11-25 2006-09-26 Apa Enterprises, Inc. Super lattice modification of overlying transistor
JP5186096B2 (ja) * 2006-10-12 2013-04-17 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
JP4592742B2 (ja) * 2007-12-27 2010-12-08 Ｄｏｗａエレクトロニクス株式会社 半導体材料、半導体材料の製造方法及び半導体素子
JP2009231395A (ja) * 2008-03-19 2009-10-08 Sumitomo Chemical Co Ltd 半導体装置および半導体装置の製造方法
JP5572976B2 (ja) * 2009-03-26 2014-08-20 サンケン電気株式会社 半導体装置
JP5487749B2 (ja) * 2009-06-17 2014-05-07 富士通株式会社 半導体装置及びその製造方法
US8168486B2 (en) * 2009-06-24 2012-05-01 Intersil Americas Inc. Methods for manufacturing enhancement-mode HEMTs with self-aligned field plate
JP2013089741A (ja) * 2011-10-18 2013-05-13 Renesas Electronics Corp 半導体装置、半導体基板、半導体装置の製造方法、及び半導体基板の製造方法
JP5953706B2 (ja) * 2011-11-02 2016-07-20 富士通株式会社 化合物半導体装置及びその製造方法
US8791002B2 (en) * 2011-11-21 2014-07-29 Panasonic Corporation Semiconductor device and fabrication method for the same
JP6253886B2 (ja) * 2013-01-09 2017-12-27 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
JP6200227B2 (ja) * 2013-02-25 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323751A (ja) * 1999-05-10 2000-11-24 Pioneer Electronic Corp ３族窒化物半導体素子製造方法
JP2005136001A (ja) * 2003-10-28 2005-05-26 Fujitsu Ltd 化合物半導体装置及びその製造方法
WO2005106979A1 (ja) * 2004-04-28 2005-11-10 Mitsubishi Cable Industries, Ltd. 窒化物半導体発光素子
JP2004343132A (ja) * 2004-06-07 2004-12-02 Nichia Chem Ind Ltd 窒化ガリウム系化合物半導体の製造方法
JP2006286910A (ja) * 2005-03-31 2006-10-19 Eudyna Devices Inc 半導体装置及びその製造方法
JP2008277650A (ja) * 2007-05-02 2008-11-13 Mitsubishi Chemicals Corp 窒化物系化合物半導体装置の製造方法
JP2012069662A (ja) * 2010-09-22 2012-04-05 National Institute Of Advanced Industrial & Technology 電界効果トランジスタ
JP2013008836A (ja) * 2011-06-24 2013-01-10 Sharp Corp 窒化物半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015046441A (ja) * 2013-08-27 2015-03-12 富士電機株式会社 半導体装置の製造方法および半導体装置
JP2017045799A (ja) * 2015-08-25 2017-03-02 富士電機株式会社 窒化物半導体装置の製造方法
JP2017054944A (ja) * 2015-09-10 2017-03-16 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
US10332966B2 (en) 2015-09-10 2019-06-25 Toyoda Gosei Co., Ltd. Semiconductor device, method of manufacturing the same and power converter
US10332754B2 (en) 2015-09-30 2019-06-25 Toyoda Gosei Co., Ltd. Method of manufacturing nitride semiconductor device
JP2017228703A (ja) * 2016-06-23 2017-12-28 富士電機株式会社 半導体装置の製造方法
JP2018010970A (ja) * 2016-07-13 2018-01-18 富士電機株式会社 半導体装置の製造方法

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