WO2014185088A1 - 半導体装置とその製造方法、及び電子機器 - Google Patents

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淳 谷口
塩賀　健司
水野　義博
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富士通株式会社
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    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Definitions

  • the present invention relates to a semiconductor device, a manufacturing method thereof, and an electronic apparatus.
  • the three-dimensional mounting technique is a technique for stacking a plurality of semiconductor elements in one semiconductor device, and can realize high functionality of the semiconductor device.
  • a heat dissipation mechanism for quickly releasing heat generated in a plurality of semiconductor elements to the outside.
  • the heat dissipation mechanism there are an air cooling method in which the semiconductor device is cooled by outside air and a liquid cooling method in which the semiconductor device is cooled by a refrigerant such as water.
  • An object of the present invention is to allow a plurality of semiconductor elements to be cooled with a refrigerant in a semiconductor device, a manufacturing method thereof, and an electronic device.
  • a first semiconductor element a first substrate provided on the first semiconductor element and having a decompressed cavity, and housed in the cavity
  • a first semiconductor element a substrate provided on the first semiconductor element and provided with a decompressed cavity, and a refrigerant accommodated in the cavity
  • a second semiconductor element provided on the substrate, and an electronic device including a semiconductor device having a heat dissipation member provided with a hole thermally connected to the substrate and connected to the cavity.
  • a method for manufacturing a semiconductor device comprising: a step of decompressing a cavity; and a step of closing the hole after decompressing the cavity.
  • the heat radiating member by providing a hole in the heat radiating member, it becomes easy to supply a refrigerant to the cavity of the first substrate or depressurize the cavity through the hole.
  • a first substrate for cooling a plurality of semiconductor elements can be easily realized.
  • FIG. 1 is a cross-sectional view of a semiconductor device used for examination by the inventors.
  • FIG. 2 is a diagram schematically showing an increase in the temperature of the semiconductor device.
  • FIG. 3 is a cross-sectional view of the semiconductor device according to the first embodiment.
  • FIG. 4 is a plan view when the first substrate according to the first embodiment is cut along the line II in FIG.
  • FIG. 5 is a plan view when the second substrate according to the first embodiment is cut along the line II-II in FIG.
  • 6A is a schematic plan view of the first substrate according to the first embodiment
  • FIG. 6B is a cross-sectional view taken along the line III-III in FIG. 6A.
  • 7A and 7B are cross-sectional views (part 1) in the middle of manufacturing the first substrate according to the first embodiment.
  • FIG. 8A and 8B are cross-sectional views (part 2) in the middle of manufacturing the first substrate according to the first embodiment.
  • 9A and 9B are cross-sectional views (part 3) in the middle of manufacturing the first substrate according to the first embodiment.
  • 10A and 10B are cross-sectional views (part 4) in the middle of manufacturing the first substrate according to the first embodiment.
  • FIG. 11 is a sectional view (No. 5) in the middle of manufacturing the first substrate according to the first embodiment.
  • FIG. 12 is a cross-sectional view (part 1) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 13 is a cross-sectional view (part 2) of the semiconductor device according to the first embodiment during manufacture.
  • FIG. 14 is a cross-sectional view (part 3) in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 15 is a cross-sectional view (part 4) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 16 is a cross-sectional view of the semiconductor device according to the second embodiment.
  • FIG. 17 is a plan view of the first substrate according to the second embodiment taken along line IV-IV in FIG.
  • FIG. 18 is a plan view when the second substrate according to the second embodiment is cut along the line VV in FIG.
  • FIG. 19 is a cross-sectional view of the semiconductor device according to the third embodiment.
  • FIG. 20 is a plan view when the first substrate according to the third embodiment is cut along the line VV in FIG.
  • FIG. 20 is a plan view when the first substrate according to the third embodiment is cut along the line VV in FIG.
  • FIG. 21 is a cross-sectional view of the semiconductor device according to the third embodiment taken along line VII-VII in FIG.
  • FIG. 22 is a plan view when the second substrate according to the third embodiment is cut along the line VIII-VIII in FIG.
  • FIG. 23 is a cross-sectional view of an electronic apparatus according to the fourth embodiment.
  • FIG. 24A is a cross-sectional view of the first substrate in a state where the refrigerant is clogged in the cavity when the refrigerant is supplied to the cavity
  • FIG. 24B is a diagram illustrating the first substrate in FIG.
  • FIG. 6 is a plan view taken along line IX-IX.
  • FIG. 25 is a cross-sectional view of the first substrate according to the fifth embodiment.
  • FIG. 26A is a cross-sectional view of the first substrate used in the investigation of the fifth embodiment, and FIG. 26B shows the first substrate along the line XX in FIG.
  • FIG. 27A is a plan view drawn based on the image inside the first substrate according to the comparative example observed from above through the glass substrate, and FIG. 27B is observed from above through the glass substrate. It is the top view drawn based on the image inside the 1st board
  • FIG. 28 is a graph obtained by calculating the thermal resistance of the first substrate for each of the comparative example and the fifth embodiment.
  • FIG. 29A is a diagram drawn based on an observation image acquired for investigating the contact angle of water in the comparative example, and FIG.
  • FIG. 29B is a diagram illustrating the contact angle of water in the fifth embodiment. It is the figure drawn based on the observation image acquired in order to investigate.
  • FIG. 30 is a graph of the water contact angles of the comparative example and the fifth embodiment.
  • 31A and 31B are cross-sectional views (part 1) in the middle of manufacturing the first substrate according to the first example of the fifth embodiment.
  • FIG. 32 is a cross-sectional view (No. 2) in the middle of manufacturing the first substrate according to the first example of the fifth embodiment.
  • FIGS. 33A and 33B are cross-sectional views (part 3) in the middle of manufacturing the first substrate according to the first example of the fifth embodiment.
  • FIGS. 34A and 34B are sectional views (part 4) in the middle of manufacturing the first substrate according to the first example of the fifth embodiment.
  • FIGS. 35A and 35B are sectional views (part 5) in the middle of manufacturing the first substrate according to the first example of the fifth embodiment.
  • FIGS. 36A and 36B are cross-sectional views (part 1) in the middle of manufacturing the first substrate according to the second example of the fifth embodiment.
  • FIGS. 37A and 37B are sectional views (part 2) in the middle of manufacturing the first substrate according to the second example of the fifth embodiment.
  • 38A and 38B are cross-sectional views (part 3) in the middle of manufacturing the first substrate according to the second example of the fifth embodiment.
  • 39A and 39B are cross-sectional views (part 4) in the middle of manufacturing the first substrate according to the second example of the fifth embodiment.
  • 40A and 40B are cross-sectional views (part 1) in the middle of manufacturing the first substrate according to the third example of the fifth embodiment.
  • 41A and 41B are cross-sectional views (part 2) in the middle of manufacturing the first substrate according to the third example of the fifth embodiment.
  • 42A and 42B are cross-sectional views (part 3) in the middle of manufacturing the first substrate according to the third example of the fifth embodiment.
  • FIG. 43 is a cross-sectional view (part 4) in the middle of manufacturing the first substrate according to the third example of the fifth embodiment.
  • 44A and 44B are cross-sectional views (part 1) in the middle of manufacturing the first substrate according to the fourth example of the fifth embodiment.
  • FIG. 45 is a cross-sectional view (No.
  • FIG. 46 is a cross-sectional view for explaining the method for forming the hydrophobic layer according to the fifth example of the fifth embodiment.
  • 47A and 47B are cross-sectional views (part 1) in the middle of manufacturing the first substrate according to the sixth example of the fifth embodiment.
  • FIG. 48 is a cross-sectional view (No. 2) in the middle of manufacturing the first substrate according to the sixth example of the fifth embodiment.
  • FIG. 49 is an enlarged cross-sectional view of the convex portion 51y included in the first substrate according to the sixth example of the fifth embodiment and the periphery thereof.
  • FIG. 1 is a cross-sectional view of the semiconductor device used for the study.
  • the semiconductor device 1 is formed by laminating first to third semiconductor elements 4 to 6 in this order on a circuit board 2 by a three-dimensional mounting technique.
  • the circuit board 2 is, for example, a multilayer wiring board, and a plurality of solder bumps are provided as external connection terminals 3 on one main surface side thereof.
  • the first to third semiconductor elements 4 to 6 are electrically connected to each other via terminals 9 such as solder bumps, and are provided by an underfill resin 10 provided between the semiconductor elements 4 to 6. The connection strength between the semiconductor elements 4 to 6 is increased.
  • the first and second semiconductor elements 4 and 5 in the lower two stages are provided with first and second conductor plugs 7 and 8, respectively. These conductor plugs 7 and 8 penetrate the semiconductor elements 4 and 5 and are joined to the terminals 9 described above. Thus, the conductor plugs 7 and 8 penetrating the semiconductor element are also called TSV (ThroughrSilicon Via).
  • the first to third semiconductor elements 4 to 6 generate heat during operation
  • a portion P that generates heat in each of the semiconductor elements 4 to 6 may be locally concentrated.
  • Such a portion P where heat generation concentrates is called a hot spot, and when the hot spots P overlap in the upper and lower semiconductor elements, the temperature of the semiconductor device 1 locally becomes extremely high.
  • FIG. 2 is a diagram schematically showing an increase in the temperature of the semiconductor device 1, and graphs A to C in FIG. 2 indicate the temperatures of the first to third semiconductor elements 4 to 6, respectively.
  • the horizontal axes of the graphs A to C indicate positions in the semiconductor elements 4 to 6 measured from an arbitrary origin in the substrate lateral direction.
  • the hot spots of the semiconductor elements 4 to 6 overlap each other, so that the temperatures of the semiconductor elements 4 to 6 are locally extremely high.
  • the semiconductor device 1 manufactured using the three-dimensional mounting technology it is preferable to provide a cooling mechanism for preventing the heat generation from being locally concentrated in each of the semiconductor elements 4 to 6 as described above.
  • a plurality of semiconductor elements are stacked by a three-dimensional mounting technique, and each semiconductor element is cooled by a two-phase flow using latent heat as follows.
  • FIG. 3 is a cross-sectional view of the semiconductor device 20 according to the present embodiment.
  • the semiconductor device 20 includes a circuit board 21, first to third semiconductor elements 22 to 24, first and second substrates 25 and 26, and a heat dissipation member 30.
  • each of the first to third semiconductor elements 22 to 24 is manufactured by forming a circuit on a silicon substrate by a semiconductor process. As shown in the dotted circle, the first and second semiconductor elements 22 and 23 are provided with a first conductor plug 31 as a TSV penetrating these elements.
  • the material of the first conductor plug 31 is not particularly limited, but in this example, copper having excellent conductivity is used as the material of the first conductor plug 31.
  • each of the first and second substrates 25 and 26 is produced by processing a silicon substrate in the same manner as the first to third semiconductor elements 22 to 24.
  • a cavity S that contains the refrigerant C and is in a reduced pressure state is defined.
  • the substrates provided between the semiconductor elements 22 to 24, such as the substrates 25 and 26, are also called interposers.
  • each substrate 25 and 26 has a cooling function by a two-phase flow using latent heat.
  • each of the first and second substrates 25 and 26 is provided with a copper plug as a second conductor plug 32 penetrating through these substrates.
  • connection form of the circuit board 21, the first to third semiconductor elements 22 to 24, and the first and second boards 25 and 26 is not particularly limited.
  • a solder bump is provided as a terminal 35 between the circuit board 21 and the first semiconductor element 22, and the circuit board 21 and the first semiconductor element 22 are electrically and mechanically connected via the terminal 35. Connect to.
  • An underfill resin 29 for increasing the connection strength is filled between the circuit board 21 and the first semiconductor element 22.
  • the underfill resin 29 is also filled between the first semiconductor element 22 and the first substrate 25 and between the second semiconductor element 23 and the first substrate 25.
  • an underfill resin 29 is filled between the second semiconductor element 23 and the second substrate 26 and between the third semiconductor element 24 and the second substrate 26.
  • a terminal 35 for connecting these is provided between the first semiconductor element 22 and the first substrate 25.
  • the terminal 35 is joined to the first conductor plug 31 of the first semiconductor element 22 and the second conductor plug 32 of the first substrate 25, thereby the first semiconductor element 22 and the first substrate 25. Are electrically and mechanically connected. The same applies to the connection between the second semiconductor element 23 and the second substrate 26.
  • terminal 35 may be omitted and the first conductor plug 31 and the second conductor plug 32 may be directly connected.
  • the terminal 35 is joined to the second conductor plug 32 of the first circuit board 25, whereby the first circuit board 25 and the second semiconductor element 23 are connected to each other.
  • the connection between the second circuit board 26 and the third semiconductor element 24 is the same applies to the connection between the second circuit board 26 and the third semiconductor element 24.
  • the plane sizes of the first to third semiconductor elements 22 to 24 and the first and second substrates 25 and 26 are not particularly limited.
  • the planar size of the second semiconductor element 23 is made smaller than that of the first substrate 25 so that the upper surface 25 a of the first substrate 25 protrudes from the second semiconductor element 22.
  • planar size of the third semiconductor element 24 is made smaller than that of the second substrate 26 so that the upper surface 26 a of the second substrate 26 protrudes from the third semiconductor element 24.
  • the heat dissipating member 30 has a function of releasing heat generated inside the first to third semiconductor elements 22 to 24 to the outside, and a metal having good heat transfer properties such as copper is used as the material thereof. .
  • the heat radiation member 30 also serves as a lid that covers the first and second substrates 25 and 26 and the first to third semiconductor elements 22 to 24.
  • first to third lower surfaces 30a to 30c having different heights are provided on the inner surface of the heat radiating member 30.
  • the first lower surface 30a is thermally connected to the upper surface 25a of the first substrate 25 protruding from the second semiconductor element 23 as described above via the bonding member 39 made of solder, indium or the like. .
  • the second lower surface 30b is located higher than the first lower surface 30a, and the upper surface 26a of the second substrate 26 protruding from the third semiconductor element 24 through the bonding member 39 and the heat Connected.
  • the third lower surface 30 c is at a higher position than the second lower surface 30 b and is thermally connected to the upper surface 24 a of the third semiconductor element 24 via the bonding member 39.
  • the heat dissipation member 30 is provided with a first hole 30x and a second hole 30y.
  • a first opening 25x is formed in the first substrate 25 below the first hole 30x, and the first hole 30x enters the cavity S of the first substrate 25 through the first opening 25x. Connected.
  • a second opening 26x is formed in the second substrate 26 below the second hole 30y, and the second hole 30y is formed in the second substrate 26 through the second opening 26x. Connected to cavity S.
  • the 3rd opening 39a is provided in the joining member 39 under these holes 30x and 30y. Since the bonding member 39 around the third opening 39a has good adhesion to the heat dissipation member 30 and the substrates 25 and 26, the reduced-pressure atmosphere in the cavity S is externally connected via the bonding member 39 around the opening 39a. Will not leak.
  • the 1st piping 41 and the 2nd piping 42 connected to each of the 1st hole 30x and the 2nd opening 30y are provided.
  • a material of the first pipe 41 and the second pipe 42 for example, a metal such as copper can be used. Further, since the terminal ends 41 a and 42 a of these pipes 41 and 42 are closed, the airtightness in the cavity S of the first substrate 25 and the second substrate 26 is maintained.
  • the heat dissipation member 30 is connected to the peripheral edge of the circuit board 21 through a metal stiffener 45.
  • the stiffener 45 has a function of preventing warping of the circuit board 21 and is bonded to each of the circuit board 21 and the heat dissipation member 30 by an adhesive 46.
  • the stiffener 45 also functions as a spacer that matches the contact surface of the heat dissipation member 30 with the heights of the semiconductor elements 22 to 24.
  • a plurality of solder bumps are provided on the back surface of the circuit board 21 as the external connection terminals 48 of the semiconductor device 20.
  • FIG. 4 is a plan view of the first substrate 25 taken along the line II in FIG.
  • a plurality of the second conductor plugs 32 described above are provided at intervals from each other in plan view.
  • the cavity S is larger than the first semiconductor element 22 in plan view.
  • a plurality of columns 25y are provided inside the cavity S, and the strength of the first substrate 25 is increased by these columns 25y. Reinforced.
  • FIG. 5 is a plan view of the second substrate 26 taken along the line II-II in FIG.
  • the second substrate 26 of FIG. 5 does not have a column, but a column may be provided in the cavity S of the second substrate 26 in order to reinforce the second substrate 26. Good.
  • FIG. 6A is a schematic plan view of the first substrate 25.
  • the column 25y and the second conductor plug 32 are omitted in order to prevent the drawing from becoming complicated.
  • FIG. 6B is a sectional view taken along line III-III in FIG.
  • the first wick W1 and the second wick W2 are provided on the upper surface and the lower surface of the cavity S, respectively.
  • the first wick W1 has a function of holding the liquid-phase refrigerant C by surface tension
  • the second wick W2 has a function of promoting the condensation of the gas-phase refrigerant C.
  • the wicks W1 and W2 may be omitted.
  • the refrigerant C in the first wick W1 evaporates in the cavity S, but the peripheral edge of the first substrate 25 is cooled by the heat radiating member 30 (see FIG. 3). It cools and liquefies in the second wick W2 at the periphery of one substrate 25.
  • the refrigerant C becomes insufficient due to the evaporation of the refrigerant C in the heated part, so that the refrigerant C flows from the periphery of the part. .
  • the refrigerant C circulates in the cavity S by repeating heating and cooling, and the heat of the first semiconductor element 25 is transported to the periphery of the first substrate 25 by the refrigerant C.
  • the first semiconductor element 25 can be cooled.
  • the refrigerant C since the inside of the cavity S is depressurized, the refrigerant C easily evaporates by heating, and the circulation of the refrigerant C in the first substrate 25 can be promoted.
  • the condensation of the refrigerant C is promoted by the second wick W2
  • the liquid-phase refrigerant C quickly moves to the peripheral portion of the first substrate 25 through the second wick W2, and the heat of the refrigerant C
  • the amount of transportation can also be improved.
  • the refrigerant C circulates also in the second substrate 26, and the second semiconductor element 23 can be cooled.
  • the semiconductor elements 22 to 24 can be cooled by the refrigerant C inside.
  • the material of the first substrate 25 and the second substrate 26 is silicon like the first to third semiconductor elements 22 to 24, the gap between each of the substrates 25 and 26 and each of the semiconductor elements 22 to 24 is reduced. It is hard to make a difference in the amount of thermal expansion. Therefore, it is possible to suppress the occurrence of poor connection between the substrates 25 and 26 and the semiconductor elements 22 to 24 due to the difference in thermal expansion amount, and the reliability of the semiconductor device 20 can be improved.
  • 7 to 11 are cross-sectional views in the middle of manufacturing the first substrate according to the present embodiment.
  • a first silicon substrate 51 having a thickness of about 300 ⁇ m to 500 ⁇ m is prepared, and a first resist film 52 is formed thereon.
  • a wafer-like substrate that is not separated by dicing can be used as the first silicon substrate 51.
  • the first silicon substrate 51 is dry-etched to form a recess 51a in the first silicon substrate 51.
  • the portions of the first silicon substrate 51 that remain without being etched are the protrusions 51d and the aforementioned pillars 25y (see FIG. 4).
  • the etching gas used in this etching is not particularly limited, but in this example, a mixed gas of SF 6 gas and C 4 F 8 gas is used as the etching gas.
  • a second resist film 53 is formed on the first silicon 51 that is upside down from FIG. 7A. Then, the first opening 25x is formed in the first silicon substrate 51 by dry etching the first silicon substrate 51 while using the second resist film 53 as a mask.
  • the diameter of the first opening 25x is not particularly limited, but in this example, the diameter is about 1 mm.
  • a mixed gas of SF 6 gas and C 4 F 8 gas can be used as an etching gas, as in FIG. 7A.
  • a second silicon substrate 55 is prepared separately from the first silicon substrate 51, and a third resist film 56 is formed on the second silicon substrate 55.
  • a wafer-like substrate that is not separated by dicing can be used as the second silicon substrate 55.
  • the second silicon substrate 55 is etched by dry etching using a mixed gas of SF 6 gas and C 4 F 8 gas as an etching gas.
  • the second wick W2 may be formed on the first silicon substrate 51 (see FIG. 7B) by the same method.
  • the upper surface 55b of the second silicon substrate 55 is exposed to nitrogen plasma or oxygen plasma to activate the upper surface 55b.
  • the upper surface 51b of the first silicon substrate 51 is exposed to nitrogen plasma or oxygen plasma to activate the upper surface 51b.
  • the upper surfaces 51b and 55b activated by the plasma treatment are bonded together.
  • the first silicon substrate 51 and the second silicon substrate 55 are joined by heating the silicon substrates 51 and 55 at a temperature of about 300 ° C. for about 2 to 3 hours.
  • Such a bonding method is also called a plasma activated bonding method.
  • the upper surfaces 51b and 55b may be irradiated with an argon ion beam to bond the upper surfaces 51b and 55b. In this case, it is not necessary to heat the first silicon substrate 51 and the second silicon substrate 55, and these substrates can be bonded to each other at room temperature.
  • a fourth resist film 57 is formed on the second silicon substrate 55. Then, using the fourth resist film 57 as a mask, the first silicon substrate 51 and the second silicon substrate 55 are etched to form a hole 55a in the protrusion 51d.
  • An etching gas that can be used in this dry etching is, for example, a mixed gas of SF 6 gas and C 4 F 8 gas.
  • a silicon oxide film is formed as an insulating film 58 on the second silicon substrate 55 and in the hole 55a by the CVD (Chemical Vapor Deposition) method, and then the insulating film 58 is formed. Is etched back and left only on the side surface of the hole 55a.
  • a copper seed layer (not shown) is formed in the hole 55a by sputtering, and an electrolytic copper plating film is formed as the second conductor plug 32 in the hole 55a using the seed layer as a power feeding layer.
  • the back surface 51c of the first silicon substrate 51 is back-ground to expose the second conductor plug 32 on the back surface 51c.
  • a metal layer 61 is formed on the first substrate 51 to improve the wettability of the above-described joining member 39 (see FIG. 3).
  • the metal layer can be formed, for example, by forming a nickel film and a titanium film sequentially from the bottom by sputtering, and leaving these laminated films only on the periphery of the first substrate 55 by a lift-off method or the like.
  • the basic structure of the first substrate 25 is completed through the steps so far.
  • the second substrate 26 (see FIG. 3) can also be manufactured in the same manner as the first substrate 25.
  • FIGS. 12 to 15 are cross-sectional views of the semiconductor device according to the present embodiment during manufacture.
  • the first semiconductor element 22, the first substrate 25, the second semiconductor element 23, the second substrate 26, and the third semiconductor element are sequentially formed on the circuit board 21 from the bottom. 24 are stacked.
  • a terminal 35 such as a solder bump is previously bonded to the lower surfaces of the first substrate 25 and the second substrate 26, and an underfill resin 29 is provided around the terminal 35.
  • an underfill resin 29 is provided in advance on the lower surface of the first semiconductor element 22 in order to increase the connection strength between the first semiconductor element 22 and the circuit board 21. The same applies to the second semiconductor element 23 and the third semiconductor element 24.
  • the heat dissipating member 30 has the first to third lower surfaces 30a to 30c having different heights as described above, and the metal layer 61 is provided in advance on the lower surfaces 30a to 30c before this step. .
  • the metal layer 61 is also provided in advance on the third semiconductor element 24.
  • the bonding member 39 is disposed on the metal layer 61 of the first substrate 25, and the bonding member 39 is heated and melted, whereby the first substrate 25 and the heat dissipation member are interposed via the bonding member 39. 30 is connected.
  • solder or indium can be used as described above.
  • the second substrate 26 and the heat radiating member 30 are also connected, and the third semiconductor element 24 and the heat radiating member 30 are also connected.
  • the circuit board 21 and the heat dissipation member 30 are connected to each other via the adhesive 46 and the stiffener 45 as described above.
  • a three-way valve 61 is prepared, and one of the three pipes is connected to the first pipe 41.
  • the remaining two pipe lines of the three-way valve 61 are connected to the vacuum pump 62 and the refrigerant injection part 63, respectively.
  • the direction of the flow path of the three-way valve 61 is set to a direction from the first pipe 41 toward the vacuum pump 62. Then, by operating the vacuum pump 62 in this state, the inside of the cavity S is depressurized through the first hole 30x.
  • the refrigerant C is also supplied into the cavity S of the second substrate 26 through the second pipe 42, and the cavity S is depressurized through the second pipe 42.
  • each of the first pipe 41 and the second pipe 42 is closed by welding the terminal ends 41 a and 42 a of the first pipe 41 and the second pipe 42.
  • the decompressed state in the cavity S of each of the substrates 25 and 26 is maintained, and the refrigerant C is sealed in the cavity S.
  • the holes 30x and 30y are provided in the heat radiating member 30 so that the coolant is provided in the cavities S of the substrates 25 and 26 through the holes 30x and 30y. It becomes easy to supply C and depressurize the cavity S. As a result, the first substrate 25 and the second substrate 26 that cool the three-dimensionally mounted first to third semiconductor elements 22 to 24 with the latent heat of the refrigerant C can be easily realized.
  • the heat generated in each semiconductor element is quickly released upward as follows.
  • FIG. 16 is a cross-sectional view of the semiconductor device 60 according to the present embodiment.
  • the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted below.
  • a filling body 25 z that fills a part of the cavity S is formed near the center of the first substrate 25.
  • the filling body 25z is a part of the first silicon substrate 51 (see FIG. 7A), and a plurality of second conductor plugs 32 are passed through the filling 25z.
  • the heat generated in the first semiconductor element 22 is quickly released upward via the filler 25z as indicated by an arrow A. .
  • the second substrate 26 is provided with a filler 26z that fills a part of the cavity S, and the heat generated in the second semiconductor element 23 is released upward through the filler 26z.
  • FIG. 17 is a plan view when the first substrate 25 according to the present embodiment is cut along the line IV-IV in FIG.
  • the above-described filling body 25z is rectangular in plan view. Then, the refrigerant C evaporates by the heat of the first semiconductor element 22 (see FIG. 16) in the vicinity of the filling body 25z, is cooled and liquefied at the periphery of the first substrate 25, and again returns to the vicinity of the filling body 15z. Return.
  • FIG. 18 is a plan view when the second substrate 26 according to the present embodiment is cut along the line VV in FIG.
  • the filling body 26z of the second substrate 26 is also rectangular in plan view, and the refrigerant C circulates between the vicinity of the filling body 26z and the peripheral edge of the second substrate 26.
  • the fillers 25z and 26z are provided on the first substrate 25 and the second substrate 26, so that the heat generated in the semiconductor elements 22 and 23 is generated. , 26z can be quickly radiated to the outside.
  • the flow rate of the refrigerant sealed inside each substrate is increased as follows.
  • FIG. 19 is a cross-sectional view of the semiconductor device 70 according to the present embodiment.
  • the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted below.
  • FIG. 20 is a plan view when the first substrate 25 according to the present embodiment is cut along the line VV in FIG. 19, and the above-mentioned FIG. 19 is taken along the line VI-VI in FIG. It corresponds to a sectional view along.
  • FIG. 21 is a sectional view of the semiconductor device 70 taken along line VII-VII in FIG.
  • the cavity S in the first substrate 25 is divided into a plurality of channels 25w extending from the center of the first substrate 25 to the periphery.
  • the flow velocity of the refrigerant C is increased as compared with the case where there is no channel 25w.
  • the heat generated in the first semiconductor element 22 can be quickly transported to the periphery of the first substrate 25 by the refrigerant C, and the cooling efficiency of the first semiconductor element 22 can be increased.
  • FIG. 22 is a plan view when the second substrate 26 according to this embodiment is cut along the line VIII-VIII in FIG.
  • the cavity S is divided into a plurality of channels 26w.
  • the flow rate of the refrigerant C can be increased similarly to the first substrate 25, so that the amount of heat transported by the refrigerant C increases, and the second semiconductor element 23 can be quickly cooled by the refrigerant C.
  • the flow rate of the refrigerant C can be increased by dividing the cavity S of the first substrate 25 and the second substrate 26 into a plurality of channels 25w and 26w.
  • the cooling efficiency of the elements 22 and 23 can be increased.
  • FIG. 23 is a cross-sectional view of the electronic apparatus according to the present embodiment.
  • the electronic device 80 is, for example, a server or a personal computer, and includes the semiconductor device 20, the heat sink 81, and the circuit board 84 described in the first embodiment.
  • the circuit board 84 is, for example, a mother board, and the semiconductor device 20 is mounted on the circuit board 84 via the external connection terminal 48.
  • a bonding member 85 is provided on the heat dissipation member 30 of the semiconductor device 20.
  • the joining member 85 is made by impregnating a resin with carbon or ceramic filler having excellent heat conductivity, and thermally connects the heat radiating member 30 and the heat sink 81.
  • the heat sink 81 is formed of a material having excellent thermal conductivity such as copper, and has a function of quickly radiating heat generated in the semiconductor device 20 to the outside by an air cooling method.
  • the first and second pipes 41 and 42 are provided on the side surface of the heat dissipation member 30 so that the first and second pipes 41 and 42 do not interfere with the heat sink 81.
  • a loop heat pipe, a water-cooled cooling plate, or the like may be used.
  • a screw 82 around which a spring 83 is wound is passed through the heat sink 81.
  • the screw 82 is fastened to a metal plate 86 disposed on the back surface of the circuit board 84. Then, the heat dissipation member 30 is pressed against the semiconductor device 20 by the biasing force of the spring 83, and the semiconductor device 20 is pressed against the circuit board 84, so that both are electrically connected reliably.
  • the cooling efficiency of the semiconductor device 20 is enhanced by the first substrate 25 and the second substrate 26 as described in the first embodiment, thermal runaway of the semiconductor device 20 is suppressed.
  • the highly reliable electronic device 80 can be provided.
  • the present embodiment is not limited to the above.
  • the semiconductor device 20 according to the first embodiment is mounted on the electronic device 80 in the above, the semiconductor device 60 according to the second embodiment and the semiconductor device 70 according to the third embodiment may be mounted instead.
  • the refrigerant C is supplied to the cavity S of the first substrate 25.
  • clogging of the refrigerant C in the cavity S is suppressed as follows.
  • FIG. 24A is a cross-sectional view of the first substrate 25 in a state where the refrigerant C is clogged in the cavity S when the refrigerant C is supplied to the cavity S.
  • FIG. 24B is a plan view when the first substrate 25 is cut along the line IX-IX in FIG.
  • FIGS. 24A and 24B the same elements as those described in the first to fourth embodiments are denoted by the same reference numerals as those in these embodiments, and the description thereof is omitted below.
  • the first substrate 25 is manufactured by bonding the first silicon substrate 51 and the second silicon substrate 55.
  • a cavity S and a protrusion 51d are provided inside the first substrate 25, and a first conductor plug 32 is provided as a TSV penetrating the protrusion 51d.
  • the first substrate 25 is heated in a vacuum chamber (not shown) to evaporate the excess refrigerant C from the cavity S, thereby a predetermined amount of refrigerant.
  • a vacuum chamber not shown
  • the clogging of the refrigerant C in the cavity S is suppressed as follows.
  • FIG. 25 is a cross-sectional view of the first substrate 25 according to the present embodiment.
  • the same elements as those in the first to fourth embodiments are denoted by the same reference numerals in these embodiments, and description thereof will be omitted below.
  • a part of the cavity S of the first substrate 25 is defined by the recess 51a of the first silicon substrate 51, and a coolant C such as water is stored.
  • the surface of the cavity S has a bottom surface 55 c near the first semiconductor element 22 and a ceiling surface 51 e near the second semiconductor element 23.
  • the bottom surface 55c is provided with the first wick W1 described in FIG. 8A of the first embodiment.
  • a hydrophilic layer 91 is formed on the bottom surface 55c by a hydrophilic treatment
  • a hydrophobic layer 92 is formed on the ceiling surface 51e by a hydrophobic treatment.
  • the hydrophilic layer 91 can be formed, for example, by exposing the bottom surface 55c to sulfuric acid / hydrogen peroxide.
  • the hydrophobic layer 93 can be formed by exposing to the ceiling surface 51e hydrofluoric acid, for example.
  • the refrigerant C when the refrigerant C is supplied to the cavity S, the refrigerant C spreads well on the bottom surface 55c whose hydrophilicity is enhanced by the hydrophilic layer 91. On the other hand, the refrigerant C is repelled on the ceiling surface 51e whose hydrophilicity is lowered by the hydrophobic layer 92. As a result, since the cavity S is not easily blocked by the refrigerant C, a space in which the vapor of the refrigerant C flows is secured in the cavity S, and the heat of the first semiconductor element 22 and the second semiconductor element 23 is generated by the vapor. It will be easy to transport.
  • the present embodiment is not limited to the above as long as the hydrophilicity of the bottom surface 55c is higher than the hydrophilicity of the ceiling surface 51e.
  • the hydrophilic layer 91 and the hydrophobic layer 92 instead of forming both the hydrophilic layer 91 and the hydrophobic layer 92 as described above, only one of these layers may be formed.
  • FIG. 26A is a cross-sectional view of the first substrate 25 used in the investigation.
  • FIG. 26B is a plan view of the first substrate 25 taken along the line XX in FIG.
  • a heater 60 for simulating the first semiconductor element 22 is fixed to the back surface 25b of the first substrate 25. Further, a heat sink 61 for cooling the refrigerant C was fixed to an end portion of the upper surface 25 a of the first substrate 25.
  • a transparent glass substrate 62 was used in place of the first silicon substrate 51 so that the behavior of the refrigerant C in the first substrate 25 can be visually observed.
  • the refrigerant C water was used in this investigation.
  • a plurality of protrusions 51d are provided in the central region P of the first substrate 25.
  • the center region P is a square region having a side length of 7 mm.
  • the protrusions 51d have a diameter of 150 ⁇ m, and a plurality of protrusions 51d are provided in the central region P with an interval of 500 ⁇ m.
  • Two such first substrates 25 were prepared, one of which made the surface of the first wick W1 hydrophilic, and the other was not made hydrophilic.
  • FIGS. 27A and 27B are plan views drawn on the basis of an image inside the first substrate 25 observed from above through the transparent glass substrate 62.
  • FIG. 27A shows an image according to a comparative example in which the first wick W1 is not hydrophilized.
  • FIG. 27B is an image according to the present embodiment in which the first wick W1 is hydrophilized with sulfuric acid / hydrogen peroxide.
  • the gas-liquid interface B is located in the vicinity of the end portion of the first substrate 25 and is in a gas-liquid two-phase state only in the vicinity of the end portion.
  • the gas-liquid two-phase region is wider than that of the comparative example in the present embodiment in which the hydrophilization is performed.
  • the hydrophilization of the first wick W1 as in the present embodiment is effective in suppressing the clogging of water in the first substrate 25.
  • FIG. 28 is a graph obtained by calculating the thermal resistance of the first substrate 25 for each of the comparative example of FIG. 27A and FIG. 27B of the present embodiment.
  • the thermal resistance R was calculated from the following equation (1).
  • T center is the temperature of the portion where the heater 60 is fixed on the back surface 25b of the first substrate 25 (see FIG. 26A).
  • T bottom is the temperature of the peripheral edge of the back surface 25 b of the first substrate 25.
  • the thermal resistance is reduced by about 15% compared to the comparative example in which the hydrophilicity is not performed.
  • FIG. 29A is a diagram drawn on the basis of an observation image acquired in order to investigate the contact angle ⁇ of water in the comparative example of FIG.
  • FIG. 29B is a diagram drawn on the basis of an observation image acquired for investigating the contact angle ⁇ of water in the present embodiment of FIG.
  • the surface of the silicon substrate 64 is not treated.
  • a wick was provided on the surface of the silicon substrate 64, and the surface was further hydrophilized with sulfuric acid / hydrogen peroxide.
  • the contact angle of the comparative example without hydrophilization is about 66 °, and the contact angle of this embodiment with hydrophilization is about 17 °, and the difference between them is about 49 °. Met.
  • the hydrophilization is performed so that the contact angle is increased by 50 ° or more than the case where the hydrophilization is not performed, it can be expected that the effect of reducing the thermal resistance described in FIG. 28 can be expected.
  • the manufacturing method includes the following first to sixth examples.
  • (First example) 31 to 35 are cross-sectional views of the first substrate 25 according to the first example in the middle of manufacture.
  • the recess 51a and the protrusion 51d are formed on the upper surface 51b of the first silicon substrate 51 by performing the process of FIG. 7A of the first embodiment.
  • the surface of the recess 51a is exposed to hydrofluoric acid to form a hydrophobic layer 92 on the surface.
  • the hydrophobic layer 92 may be formed by applying a fluorine-based coating material to the surface of the recess 51a and curing it by heating.
  • a fluorine-based coating material is CYTOP manufactured by Asahi Kasei Corporation. The same applies to each example described later.
  • the hydrophobic layer 92 since it is difficult to form the hydrophobic layer 92 if there are impurities such as an etching residue in the recess 51a, it is preferable to clean the recess 51a in advance before forming the hydrophobic layer 92.
  • a first opening 25x is formed in the first silicon substrate 51 in the same manner as in the step of FIG. 7B of the first embodiment.
  • the first wick W1 is formed on the upper surface 55b of the second silicon substrate 55 by performing the process of FIG. 8A of the first embodiment.
  • a hydrophilic layer 91 is formed on the upper surface 55b.
  • the formation method of the hydrophilic layer 91 is not specifically limited.
  • the hydrophilic layer 91 can be formed by exposing the upper surface 55b to sulfuric acid / hydrogen peroxide.
  • the hydrophobic layer 92 in order to facilitate the formation of the hydrophilic layer 91, it is preferable to remove impurities such as an etching residue from the upper surface 55b in advance by washing.
  • the upper surface 55b of the second silicon substrate 55 is exposed to nitrogen plasma or oxygen plasma through the hydrophilic layer 91 to activate the upper surface 55b.
  • the upper surface 51b of the first silicon substrate 51 is exposed to nitrogen plasma or oxygen plasma through the hydrophobic layer 92 to activate the upper surface 51b.
  • each of the first silicon substrate 51 and the second silicon substrate 55 is separated into individual pieces by dicing.
  • the upper surfaces 51b and 55b of the silicon substrates 51 and 52 are bonded to each other by a plasma activated bonding method.
  • This joining condition is not particularly limited.
  • the first silicon substrate 51 and the second silicon substrate 55 are joined by heating the silicon substrates 51 and 55 at a temperature of about 300 ° C. for about 2 to 3 hours.
  • the cavity S partially defined by the recess 51a is formed.
  • the cavity C of the first substrate 25 is supplied with a refrigerant C such as water through the first opening 25x.
  • (Second example) 36 to 39 are cross-sectional views in the course of manufacturing the first substrate 25 according to the second example.
  • the hydrophobic layer 92 is removed from the upper surface of the silicon substrate as follows.
  • a silicon oxide film is formed as a hard mask 65 on the upper surface 51b of the first silicon substrate 51 to a thickness of about 1 ⁇ m.
  • the silicon oxide film may be formed by thermally oxidizing the upper surface 51b or may be formed by a CVD method.
  • the hard mask 65 is patterned into a predetermined shape by dry etching using a resist film (not shown) as a mask.
  • the surfaces of the recess 51a and the hard mask 65 are exposed to hydrofluoric acid to form a hydrophobic layer 92 on these surfaces.
  • the hydrophobic layer 92 is slidably contacted with the polishing pad 67 while supplying slurry onto the polishing pad 67 of a chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the hard mask 65 and the hydrophobic layer 92 are removed to expose the upper surface 51b of the first silicon substrate 51, as shown in FIG. .
  • a slurry in which the etching rate of the hard mask 65 is faster than the etching rate of the first silicon substrate 51 is used in this example.
  • An example of such a slurry is HS-S100 manufactured by Hitachi Chemical Co., Ltd.
  • the upper surface 51b of the first silicon substrate 51 serves as a polishing stopper, and polishing can be stopped at the upper surface 51b.
  • the surface roughness of the upper surface 51a exceeds 1 nm, the bonding strength with the second silicon substrate 55 is likely to decrease. Therefore, the surface roughness of the upper surface 51a can be reduced by using a slurry that does not contain abrasive grains as described above. It is preferable to keep it below 1 nm.
  • the upper surface 51b of the first silicon substrate 51 is exposed to nitrogen plasma or oxygen plasma to activate the upper surface 51b.
  • the hydrophobic layer 92 is removed from the upper surface 51b in this embodiment, the activation of the upper surface 51b can be prevented from being inhibited by the hydrophobic layer 92.
  • the upper surface 55b of the second silicon substrate 55 is exposed to nitrogen plasma or oxygen plasma through the hydrophilic layer 91 to activate the upper surface 55b.
  • each of the first silicon substrate 51 and the second silicon substrate 55 is separated into individual pieces by dicing.
  • the upper surfaces 51b and 55b of the silicon substrates 51 and 52 are bonded to each other by a plasma activated bonding method.
  • the plasma activated bonding method for example, the first silicon substrate 51 and the second silicon substrate 55 are heated by heating the silicon substrates 51 and 55 at a temperature of about 300 ° C. for about 2 to 3 hours. Join.
  • the cavity C of the first substrate 25 is supplied with a refrigerant C such as water through the first opening 25x.
  • (Third example) 40 to 43 are cross-sectional views during the manufacture of the first substrate 25 according to the third example.
  • the upper surface 51b of the first silicon substrate 51 is exposed by the CMP method.
  • a hydrophobic layer 92 is formed on the surfaces of the hard mask 65 and the recess 51a in the same manner as in the second example (see FIG. 36B).
  • a resist film 68 is formed on the hydrophobic layer 92 to cover the recess 51 a and the hard mask 65 with the resist film 68.
  • the resist film 68 is brought into sliding contact with the polishing pad 67 while supplying slurry onto the polishing pad 67 of the chemical mechanical polishing (CMP) apparatus.
  • CMP chemical mechanical polishing
  • the hard mask 65 is exposed as shown in FIG. 41B by polishing the resist film 68 by a chemical mechanical polishing method.
  • the slurry used in this process is not particularly limited.
  • the polishing is stopped on the hard mask 65 by using a slurry in which the etching rate of the resist film 68 is faster than that of the hard mask 65, and damage caused by the polishing on the upper surface 51 b of the first silicon substrate 51. It is preferable not to reach.
  • An example of such a slurry is HS-J700-1 manufactured by Hitachi Chemical.
  • the upper surface 51b of the first silicon substrate 51 is exposed by removing the hard mask 65 by wet etching.
  • An etchant used in the wet etching is hydrofluoric acid.
  • the upper surface 51b is not mechanically damaged when the hard mask 65 is removed, and the upper surface 51b can be prevented from being roughened due to the damage. .
  • the silicon substrates 51 and 55 are bonded by the plasma activated bonding method.
  • the silicon substrates 51 and 55 are bonded well. Can do.
  • the upper surface 51b of the first silicon substrate 51 is selectively activated as follows.
  • 44 to 45 are cross-sectional views of the first substrate 25 according to this example in the middle of manufacture.
  • each of the recess 51a and the upper surface 51b of the first silicon substrate 51 is performed by performing the steps of FIGS. 31A to 31B described in the first example.
  • a structure in which a hydrophobic layer 92 is formed is prepared.
  • the recess 51a is covered with a mask 70 such as a silicon substrate. Then, by selectively exposing only the upper surface 51b of the portion not covered with the mask 70 to nitrogen plasma or oxygen plasma, the hydrophobic layer 92 is removed from the upper surface 51b and the upper surface 55b is activated.
  • a mask 70 such as a silicon substrate.
  • the upper surface 51b may be activated by exposing the upper surface 55b to an ion beam of argon or the like instead of the nitrogen plasma or oxygen plasma described above.
  • the hydrophobic layer 92 is formed on the surface of the recess 51a using hydrofluoric acid or a fluorine-based coating material. Instead of such chemical treatment, the hydrophobic layer 92 is physically formed in this example.
  • FIG. 46 is a cross-sectional view for explaining a method for forming a hydrophobic layer according to this example.
  • a plurality of fine grooves 51x are formed on the surface of the recess 51a, and these grooves 51x serve as the hydrophobic layer 92.
  • the width D1 of the groove 51x is about 1 nm to 20 nm, and the interval D2 between the adjacent grooves 51x is about 500 nm to 1000 nm.
  • the depth D3 of the groove 51x is about 500 nm to 1000 nm.
  • Such a pattern of fine grooves 51x is also called a nano pattern, and can be formed by dry etching the surface of the recess 51a using a resist mask (not shown) as a mask.
  • 47 to 48 are cross-sectional views of the first substrate 25 according to the present example during manufacture.
  • the hydrophobic layer 92 is formed on the surface of the recess 51a of the first silicon substrate 51 as shown in FIG. 47A. Obtain the formed structure. At this stage, it is sufficient that the hydrophobic layer 92 is formed on the surface of the recess 51a, and the hydrophobic layer 92 is formed on the surface of the recess 51a by using any of the methods of the first example and the third to fourth examples. It may be formed.
  • a resist film 71 in which the periphery of the upper surface 51b of each protrusion 51d is exposed is formed.
  • the peripheral edge of the upper surface 51b of each protrusion 51d is dry-etched to form the convex portion 51y on the upper surface 51b.
  • a gas that can be used in the dry etching for example, there is a mixed gas of SF 6 gas and C 4 F 8 gas.
  • the upper surface 51b of the convex portion 51y and the upper surface 55b of the second silicon substrate 55 are bonded by the plasma activated bonding method. And the 2nd conductor plug 32 is provided so that the convex part 51y may be penetrated.
  • FIG. 49 is an enlarged cross-sectional view of the convex portion 51y and its surroundings.
  • the width D4 of the upper surface 51b of the convex portion 51y is narrower than the width D5 of the upper surface 55b of the second silicon substrate 55, even if the silicon substrates 51 and 55 are displaced, the second silicon substrate. It is difficult for the convex portion 51 y to protrude from the upper surface 55 b of 55. As a result, the second conductor plug 32 can be easily passed through the portion where the convex portion 51y and the upper surface 55b are joined, and the alignment accuracy of the silicon substrates 51 and 55 can be relaxed.

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Abstract

【課題】半導体装置とその製造方法、及び電子機器において、複数の半導体素子を冷媒で冷却できるようにすること。 【解決手段】第１の半導体素子２２と、第１の半導体素子２２の上に設けられ、減圧された空洞Sを備えた第１の基板２５と、空洞Sの内部に収容された冷媒Cと、第１の基板２５の上に設けられた第２の半導体素子２３と、第１の基板２５と熱的に接続され、空洞Sに繋がる孔３０ｘが設けられた放熱部材３０とを有する半導体装置による。

Description

半導体装置とその製造方法、及び電子機器
　本発明は、半導体装置とその製造方法、及び電子機器に関する。
　サーバ等の電子機器の高機能化に伴い、電子機器に搭載される半導体装置の実装技術として三次元実装技術が注目されつつある。三次元実装技術は、一つの半導体装置内において複数の半導体素子を積層する技術であり、半導体装置の高機能化を実現することができる。
　三次元実装技術を用いた半導体装置においては、複数の半導体素子で発生した熱を外部に速やかに逃がすための放熱機構を設けるのが好ましい。その放熱機構には、外気によって半導体装置を冷却する空冷方式と、水等の冷媒によって半導体装置を冷却する液冷方式とがある。
　このうち、液冷方式においては、積層された半導体素子の間にシリコン基板を微細加工して形成された流路を配置して効率的に冷却する方式も提案されているが、技術的な困難性のために製品レベルでの実現には至っていない。
特表２０１２－５２０５７５号公報 特開２００８－１５３４２３号公報 特開２００５－１８０８７１号公報
　半導体装置とその製造方法、及び電子機器において、複数の半導体素子を冷媒で冷却できるようにすることを目的とする。
　以下の開示の一観点によれば、第１の半導体素子と、前記第１の半導体素子の上に設けられ、減圧された空洞を備えた第１の基板と、前記空洞の内部に収容された冷媒と、前記第１の基板の上に設けられた第２の半導体素子と、前記第１の基板と熱的に接続され、前記空洞に繋がる孔が設けられた放熱部材とを有する半導体装置が提供される。
　また、その開示の他の観点によれば、第１の半導体素子と、前記第１の半導体素子の上に設けられ、減圧された空洞を備えた基板と、前記空洞の内部に収容された冷媒と、前記基板の上に設けられた第２の半導体素子と、前記基板と熱的に接続され、前記空洞に繋がる孔が設けられた放熱部材とを有する半導体装置を備えた電子機器が提供される。
　更に、その開示の別の観点によれば、第１の半導体素子の上に、空洞を内部に備えた基板を固着する工程と、前記基板の上に第２の半導体素子を固着する工程と、前記基板に、前記空洞に繋がる孔が設けられた放熱部材を熱的に接続する工程と、前記孔から前記空洞に冷媒を供給する工程と、前記冷媒を供給した後、前記孔を介して前記空洞を減圧する工程と、前記空洞を減圧した後、前記孔を塞ぐ工程とを有する半導体装置の製造方法が提供される。
　以下の開示によれば、放熱部材に孔を設けることで、その孔を介して第１の基板の空洞に冷媒を供給したり当該空洞を減圧したりすることが容易になり、冷媒の潜熱で複数の半導体素子を冷却する第１の基板を簡単に実現することができる。
図１は、本願発明者が検討に使用した半導体装置の断面図である。 図２は、半導体装置の高温化を模式的に示す図である。 図３は、第１実施形態に係る半導体装置の断面図である。 図４は、第１実施形態に係る第１の基板を図３のI－I線に沿って切断したときの平面図である。 図５は、第１実施形態に係る第２の基板を図３のII－II線に沿って切断したときの平面図である。 図６（ａ）は、第１実施形態に係る第１の基板の模式平面図であり、図６（ｂ）は図６（ａ）のIII－III線に沿う断面図である。 図７（ａ）、（ｂ）は、第１実施形態に係る第１の基板の製造途中の断面図（その１）である。 図８（ａ）、（ｂ）は、第１実施形態に係る第１の基板の製造途中の断面図（その２）である。 図９（ａ）、（ｂ）は、第１実施形態に係る第１の基板の製造途中の断面図（その３）である。 図１０（ａ）、（ｂ）は、第１実施形態に係る第１の基板の製造途中の断面図（その４）である。 図１１は、第１実施形態に係る第１の基板の製造途中の断面図（その５）である。 図１２は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１３は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１４は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１５は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図１６は、第２実施形態に係る半導体装置の断面図である。 図１７は、第２実施形態に係る第１の基板を図１６のIV－IV線に沿って切断したときの平面図である。 図１８は、第２実施形態に係る第２の基板を図１６のV－V線に沿って切断したときの平面図である。 図１９は、第３実施形態に係る半導体装置の断面図である。 図２０は、第３実施形態に係る第１の基板を図１９のV－V線に沿って切断したときの平面図である。 図２１は、図２０のVII－VII線に沿った第３実施形態に係る半導体装置の断面図である。 図２２は、第３実施形態に係る第２の基板を図１９のVIII－VIII線に沿って切断したときの平面図である。 図２３は、第４実施形態に係る電子機器の断面図である。 図２４（ａ）は、空洞に冷媒を供給する際に、冷媒が空洞において詰まった状態の第１の基板の断面図であり、図２４（ｂ）は、第１の基板を図２４（ａ）のIX－IX線に沿って切断したときの平面図である。 図２５は、第５実施形態に係る第１の基板の断面図である。 図２６（ａ）は、第５実施形態の調査で使用した第１の基板の断面図であり、図２６（ｂ）は、第１の基板を図２６（ａ）のX－X線に沿って切断したときの平面図である。 図２７（ａ）は、ガラス基板を通して上方から観察した比較例に係る第１の基板の内部の画像を基にして描いた平面図であり、図２７（ｂ）は、ガラス基板を通して上方から観察した第５実施形態に係る第１の基板の内部の画像を基にして描いた平面図である。 図２８は、比較例と第５実施形態の各々について、第１の基板の熱抵抗を計算して得られたグラフである。 図２９（ａ）は、比較例における水の接触角を調査するために取得した観察像を基にして描いた図であり、図２９（ｂ）は、第５実施形態における水の接触角を調査するために取得した観察像を基にして描いた図である。 図３０は、比較例と第５実施形態の各々の水の接触角をグラフ化した図である。 図３１（ａ）、（ｂ）は、第５実施形態の第１例に係る第１の基板の製造途中の断面図（その１）である。 図３２は、第５実施形態の第１例に係る第１の基板の製造途中の断面図（その２）である。 図３３（ａ）、（ｂ）は、第５実施形態の第１例に係る第１の基板の製造途中の断面図（その３）である。 図３４（ａ）、（ｂ）は、第５実施形態の第１例に係る第１の基板の製造途中の断面図（その４）である。 図３５（ａ）、（ｂ）は、第５実施形態の第１例に係る第１の基板の製造途中の断面図（その５）である。 図３６（ａ）、（ｂ）は、第５実施形態の第２例に係る第１の基板の製造途中の断面図（その１）である。 図３７（ａ）、（ｂ）は、第５実施形態の第２例に係る第１の基板の製造途中の断面図（その２）である。 図３８（ａ）、（ｂ）は、第５実施形態の第２例に係る第１の基板の製造途中の断面図（その３）である。 図３９（ａ）、（ｂ）は、第５実施形態の第２例に係る第１の基板の製造途中の断面図（その４）である。 図４０（ａ）、（ｂ）は、第５実施形態の第３例に係る第１の基板の製造途中の断面図（その１）である。 図４１（ａ）、（ｂ）は、第５実施形態の第３例に係る第１の基板の製造途中の断面図（その２）である。 図４２（ａ）、（ｂ）は、第５実施形態の第３例に係る第１の基板の製造途中の断面図（その３）である。 図４３は、第５実施形態の第３例に係る第１の基板の製造途中の断面図（その４）である。 図４４（ａ）、（ｂ）は、第５実施形態の第４例に係る第１の基板の製造途中の断面図（その１）である。 図４５は、第５実施形態の第４例に係る第１の基板の製造途中の断面図（その２）である。 図４６は、第５実施形態の第５例に係る疎水層の形成方法について説明するための断面図である。 図４７（ａ）、（ｂ）は、第５実施形態の第６例に係る第１の基板の製造途中の断面図（その１）である。 図４８は、第５実施形態の第６例に係る第１の基板の製造途中の断面図（その２）である。 図４９は、第５実施形態の第６例に係る第１の基板が備える凸部５１ｙとその周囲の拡大断面図である。
　本実施形態の説明に先立ち、本願発明者の検討結果について説明する。
　図１は、その検討に使用した半導体装置の断面図である。
　この半導体装置１は、三次元実装技術により回路基板２の上に第１～第３の半導体素子４～６をこの順に積層してなる。
　回路基板２は、例えば多層配線基板であって、その一方の主面側に外部接続端子３として複数のはんだバンプが設けられる。
　一方、第１～第３の半導体素子４～６は、はんだバンプ等の端子９を介して互いに電気的に接続されており、各半導体素子４～６の間に設けられたアンダーフィル樹脂１０によって各半導体素子４～６同士の接続強度が高められる。
　なお、第１～第３の半導体素子４～６のうち、下二段の第１及び第２の半導体素子４、５には、それぞれ第１及び第２の導体プラグ７、８が設けられる。これらの導体プラグ７、８は各半導体素子４、５を貫通し、前述の端子９と接合される。このように半導体素子を貫通する導体プラグ７、８はTSV(Through Silicon Via)とも呼ばれる。
　ここで、第１～第３の半導体素子４～６は動作中に発熱するが、各々の半導体素子４～６の各々において発熱する部分Pが局所的に集中することがある。このように発熱が集中する部分Pはホットスポットと呼ばれ、上下の半導体素子においてそのホットスポットP同士が重なると半導体装置１の温度が局所的に極めて高温になる。
　図２は、このような半導体装置１の高温化を模式的に示す図であって、図２におけるグラフA～Cはそれぞれ第１～第３の半導体素子４～６の温度を示す。なお、各グラフA～Cの横軸は、任意の原点から基板横方向に測った各半導体素子４～６内の位置を示す。
　図２に示すように、各半導体素子４～６のホットスポット同士が重なることにより各半導体素子４～６の温度が局所的に極めて高温となってしまっている。
　このように各半導体素子４～６が高温になると、これらの半導体素子４～６内においてリーク電流が増大したり、各半導体素子４～６が破壊されたりするおそれがある。
　よって、三次元実装技術を用いて作製された半導体装置１においては、上記のように各半導体素子４～６において発熱が局所的に集中するのを防止するための冷却機構を設けるのが好ましい。
　以下に、そのような冷却機構を用いた各実施形態について説明する。
　（第１実施形態）
　本実施形態では、三次元実装技術により複数の半導体素子を積層すると共に、各半導体素子を以下のように潜熱を利用した二相流により冷却する。
　図３は、本実施形態に係る半導体装置２０の断面図である。
　この半導体装置２０は、回路基板２１と、第１～第３の半導体素子２２～２４と、第１及び第２の基板２５、２６と、放熱部材３０とを有する。
　このうち、第１～第３の半導体素子２２～２４の各々は、半導体プロセスによりシリコン基板に回路を形成することにより作製される。また、点線円内に示すように、第１及び第２の半導体素子２２、２３には、これらの素子を貫通するTSVとして第１の導体プラグ３１が設けられる。第１の導体プラグ３１の材料は特に限定されないが、この例では電導性に優れた銅を第１の導体プラグ３１の材料として用いる。
　一方、第１及び第２の基板２５、２６の各々は、第１～第３の半導体素子２２～２４と同様にシリコン基板を加工することにより作製され、それらの内部には水やエタノール等の冷媒Cを収容して減圧状態とされた空洞Sが画定される。
　基板２５、２６のように各半導体素子２２～２４の間に設けられた基板はインターポーザとも呼ばれる。本実施形態では、これらの基板２５、２６に上記の冷媒Cを保持させることで、各基板２５、２６に潜熱を利用した二相流による冷却機能を持たせる。
　また、第１及び第２の基板２５、２６の各々にはこれらの基板を貫通する第２の導体プラグ３２として銅プラグが設けられる。
　上記した回路基板２１、第１～第３の半導体素子２２～２４、第１及び第２の基板２５、２６の接続形態は特に限定されない。
　本実施形態では、回路基板２１と第１の半導体素子２２との間に端子３５としてはんだバンプを設け、その端子３５を介して回路基板２１と第１の半導体素子２２とを電気的かつ機械的に接続する。
　なお、回路基板２１と第１の半導体素子２２との間には、これらの接続強度を高めるためのアンダーフィル樹脂２９が充填される。そのアンダーフィル樹脂２９は、第１の半導体素子２２と第１の基板２５との間と、第２の半導体素子２３と第１の基板２５との間にも充填される。
　更に、第２の半導体素子２３と第２の基板２６との間や、第３の半導体素子２４と第２の基板２６との間にもアンダーフィル樹脂２９が充填される。
　また、第１の半導体素子２２と第１の基板２５との間にも、これらを接続するための端子３５が設けられる。
　端子３５は、第１の半導体素子２２の第１の導体プラグ３１と、第１の基板２５の第２の導体プラグ３２とに接合され、これにより第１の半導体素子２２と第１の基板２５とが電気的かつ機械的に接続される。これについては、第２の半導体素子２３と第２の基板２６との接続においても同様である。
　なお、端子３５を省略して、第１の導体プラグ３１と第２の導体プラグ３２とを直接接続するようにしてもよい。
　そして、第１の回路基板２５の第２の導体プラグ３２に端子３５が接合され、これにより第１の回路基板２５と第２の半導体素子２３とが互いに接続される。これについては、第２の回路基板２６と第３の半導体素子２４との接続においても同様である。
　これら第１～第３の半導体素子２２～２４や第１及び第２の基板２５、２６の平面サイズは特に限定されない。
　本実施形態では、第２の半導体素子２３の平面サイズを第１の基板２５のそれよりも小さくすることにより、第１の基板２５の上面２５ａが第２の半導体素子２２からはみ出るようにする。
　同様に、第３の半導体素子２４の平面サイズを第２の基板２６のそれよりも小さくすることにより、第２の基板２６の上面２６ａが第３の半導体素子２４からはみ出るようにする。
　一方、放熱部材３０は、第１～第３の半導体素子２２～２４の内部で発生した熱を外部に逃がす機能を有し、その材料としては銅等の伝熱性の良好な金属が使用される。なお、放熱部材３０は、第１及び第２の基板２５、２６や第１～第３の半導体素子２２～２４を覆うリッドとしての役割も担う。
　更に、放熱部材３０の内面には高さの異なる第１～第３の下面３０ａ～３０ｃが設けられる。
　第１の下面３０ａは、はんだやインジウム等を材料とする接合部材３９を介して、前述のように第２の半導体素子２３からはみ出た第１の基板２５の上面２５ａと熱的に接続される。
　一方、第２の下面３０ｂは、第１の下面３０ａよりも高い位置にあり、接合部材３９を介して前述のように第３の半導体素子２４からはみ出た第２の基板２６の上面２６ａと熱的に接続される。
　そして、第３の下面３０ｃは、第２の下面３０ｂよりも高い位置にあり、接合部材３９を介して第３の半導体素子２４の上面２４ａと熱的に接続される。
　更に、放熱部材３０には第１の孔３０ｘと第２の孔３０ｙとが設けられる。第１の孔３０ｘの下の第１の基板２５には第１の開口２５ｘが形成されており、その第１の開口２５ｘを介して第１の孔３０ｘは第１の基板２５の空洞Sに繋がる。
　同様に、第２の孔３０ｙの下の第２の基板２６には第２の開口２６ｘが形成されており、その第２の開口２６ｘを介して第２の孔３０ｙは第２の基板２６の空洞Sに繋がる。
　なお、これらの孔３０ｘ、３０ｙの下の接合部材３９には第３の開口３９ａが設けられる。第３の開口３９ａの周囲の接合部材３９は、放熱部材３０や各基板２５、２６との密着性が良好なため、空洞S内の減圧雰囲気が開口３９ａの周囲の接合部材３９を介して外部に漏れることはない。
　そして、上記の放熱部材３０の上には、第１の孔３０ｘと第２の開口３０ｙの各々に繋がる第１の配管４１と第２の配管４２が設けられる。第１の配管４１や第２の配管４２の材料としては、例えば銅等の金属を使用し得る。また、これらの配管４１、４２の終端４１ａ、４２ａは塞がれているため、第１の基板２５や第２の基板２６の空洞S内の気密性は維持される。
　更に、放熱部材３０は、金属製のスティフナ４５を介して回路基板２１の周縁と接続される。スティフナ４５は、回路基板２１の反りを防止する機能を有し、接着剤４６により回路基板２１と放熱部材３０の各々に接着される。なお、スティフナ４５の機能には、放熱部材３０の接触面と各半導体素子２２～２４の高さとを合わせるスペーサとしての機能もある。
　また、回路基板２１の裏面には、半導体装置２０の外部接続端子４８として複数のはんだバンプが設けられる。
　図４は、上記の第１の基板２５を図３のI－I線に沿って切断したときの平面図である。
　図４に示すように、前述の第２の導体プラグ３２は、平面視で互いに間隔をおいて複数設けられる。
　更に、空洞Sは、平面視で第１の半導体素子２２よりも大きい。このように大きな空洞Sによって第１の基板２５の強度が低下するのを防止するために空洞Sの内側には複数の柱２５ｙが設けられ、これらの柱２５ｙによって第１の基板２５の強度が補強される。
　図５は、上記の第２の基板２６を図３のII－II線に沿って切断したときの平面図である。
　第１の基板２５とは異なり、図５の第２の基板２６には柱がないが、第２の基板２６を補強するために第２の基板２６の空洞S内にも柱を設けてもよい。
　次に、上記した第１の基板２５や第２の基板２６の動作について、図６（ａ）、（ｂ）を参照しながら説明する。
　図６（ａ）は、第１の基板２５の模式平面図である。なお、図６（ａ）では、図が煩雑になるのを防ぐために柱２５ｙや第２の導体プラグ３２については省略している。
　また、図６（ｂ）は図６（ａ）のIII－III線に沿う断面図である。
　図６（ｂ）に示すように、この例では空洞Sの上面と下面の各々に第１のウィックW1と第２のウィックW2を設ける。これらのうち第１のウィックW1は表面張力によって液相の冷媒Cを保持する機能を有し、第２のウィックW2は気相の冷媒Cの凝縮を促す機能を有する。
　なお、ウィックW1、W2がなくても冷媒Cを保持したり冷媒Cが凝縮したりすることができる場合には、これらのウィックW1、W2を省略してもよい。
　ここで、第１の基板２５の下の第１の半導体素子２２（図３参照）が発熱すると、第１の基板２５の下面が加熱されることになる。
　その加熱により第１のウィックW1内の冷媒Cは空洞S内に蒸発するが、第１の基板２５の周縁は放熱部材３０（図３参照）で冷却されているため、蒸発した冷媒Cは第１の基板２５の周縁の第２のウィックW2において冷却されて液化する。
　また、上記のように第１のウィックW1が加熱されると、加熱された部分においては冷媒Cの蒸発によって冷媒Cが不足するようになるため、当該部分の周囲から冷媒Cが流れ込むようになる。
　このように、第１の基板２５においては冷媒Cが加熱と冷却とを繰り返すことにより空洞S内を循環し、第１の半導体素子２５の熱が冷媒Cによって第１の基板２５の周縁に輸送されて、第１の半導体素子２５を冷却することができる。
　特に、この例では空洞S内を減圧しているため加熱によって冷媒Cが容易に蒸発し、第１の基板２５内における冷媒Cの循環を促すことができる。
　更に、第２のウィックW2によって冷媒Cの凝縮が促されるため、液相の冷媒Cが第２のウィックW2を伝って速やかに第１の基板２５の周縁部にまで移動し、冷媒Cの熱輸送量を向上させることもできる。
　なお、第１の基板２５と同様に、第２の基板２６内においても冷媒Cが循環し、第２の半導体素子２３を冷却することができる。
　以上説明したように、本実施形態によれば、第１～第３の半導体素子２２～２４の間に第１の基板２５や第２の基板２６を挿入することにより、これらの基板２５、２６内の冷媒Cにより各半導体素子２２～２４を冷却することができる。
　よって、図２のように各半導体素子２２～２４の各々のホットスポット同士重なってもこれらの半導体素子２２～２４が局所的に極めて高温になるのを抑制でき、熱により各半導体素子２２～２４が破壊されるのを防止することが可能となる。
　しかも、第１の基板２５や第２の基板２６の材料は第１～第３の半導体素子２２～２４と同様にシリコンであるため、各基板２５、２６と各半導体素子２２～２４との間で熱膨張量に差が生じ難い。そのため、熱膨張量の差が原因で各基板２５、２６と各半導体素子２２～２４との間に接続不良が発生するのを抑制でき、半導体装置２０の信頼性を高めることができる。
　次に、本実施形態に係る半導体装置の製造方法について説明する。
　まず、第１の基板２５の作製方法について、図７～図１１を参照しながら説明する。
　図７～図１１は、本実施形態に係る第１の基板の製造途中の断面図である。
　最初に、図７（ａ）に示すように、厚さが３００μm～５００μm程度の第１のシリコン基板５１を用意し、その上に第１のレジスト膜５２を形成する。なお、第１のシリコン基板５１としては、ダイシングによって個片化されていないウエハ状の基板を使用し得る。
　そして、その第１のレジスト膜５２をマスクにしながら第１のシリコン基板５１をドライエッチングすることにより、第１のシリコン基板５１に凹部５１ａを形成する。
　なお、第１のシリコン基板５１においてエッチングされずに残存する部分は、突起５１ｄや前述の柱２５ｙ（図４参照）となる。
　また、このエッチングで使用するエッチングガスは特に限定されないが、この例ではSF6ガスとC4F8ガスとの混合ガスをエッチングガスとして使用する。
　この後に、第１のレジスト膜５２は除去される。
　次に、図７（ｂ）に示すように、図７（ａ）とは上下を逆にした第１のシリコン５１の上に第２のレジスト膜５３を形成する。そして、その第２のレジスト膜５３をマスクにしながら第１のシリコン基板５１をドライエッチングすることにより、第１のシリコン基板５１に前述の第１の開口２５ｘを形成する。
　第１の開口２５ｘの直径は特に限定されないがこの例ではその直径を約１mm程度とする。
　また、このドライエッチングにおいては、図７（ａ）におけるのと同様に、SF6ガスとC4F8ガスとの混合ガスをエッチングガスとして使用し得る。
　この後に、第２のレジスト膜５３は除去される。
　続いて、図８（ａ）に示すように、上記の第１のシリコン基板５１とは別に第２のシリコン基板５５を用意し、その第２のシリコン基板５５の上に第３のレジスト膜５６を形成する。なお、第１のシリコン基板５１と同様に、第２のシリコン基板５５としてはダイシングによって個片化されていないウエハ状の基板を使用し得る。
　そして、第３のレジスト膜５６をマスクにしながら、SF6ガスとC4F8ガスとの混合ガスをエッチングガスとするドライエッチングにより第２のシリコン基板５５をエッチングする。
　これにより、第２のシリコン基板５５に複数の細かな溝が形成され、これらの溝により前述の第１のウィックW1が形成されることになる。なお、これと同様の方法で第１のシリコン基板５１（図７（ｂ）参照）に第２のウィックW2（図６（ｂ）参照）を形成してもよい。
　この後に、第３のレジスト膜５６は除去される。
　そして、図８（ｂ）に示すように、第２のシリコン基板５５の上面５５ｂを窒素プラズマ又は酸素プラズマに曝し、当該上面５５ｂを活性化させる。
　次に、図９（ａ）に示す断面構造を得るまでの工程について説明する。
　まず、図８（ｂ）の工程と同様にして第１のシリコン基板５１の上面５１ｂを窒素プラズマ又は酸素プラズマに曝し、当該上面５１ｂを活性化させる。
　そして、ダイシングにより第１のシリコン基板５１と第２のシリコン基板５５の各々を個片化した後、上記のプラズマ処理によって活性化した各上面５１ｂ、５５ｂを張り合わせる。そして、この状態で各シリコン基板５１、５５を約３００℃程度の温度で２時間～３時間程度加熱することにより、第１のシリコン基板５１と第２のシリコン基板５５とを接合する。このような接合方法はプラズマ活性化接合法とも呼ばれる。
　なお、プラズマ活性化接合法に代えて、上記の各上面５１ｂ、５５ｂにアルゴンイオンビームを照射し、これらの上面５１ｂ、５５ｂを接合してもよい。この場合は、第１のシリコン基板５１と第２のシリコン基板５５の加熱は不要であり、常温でこれらの基板同士を接合することができる。
　このようにして第１のシリコン基板５１と第２のシリコン基板５５とを接合することにより、凹部５１ａで一部が画定された空洞Sが形成される。
　次いで、図９（ｂ）に示すように、第２のシリコン基板５５の上に第４のレジスト膜５７を形成する。そして、その第４のレジスト膜５７をマスクにしながら、第１のシリコン基板５１と第２のシリコン基板５５とをエッチングすることにより、突起５１ｄ内に孔５５ａを形成する。
　なお、このドライエッチングで使用し得るエッチングガスとしては、例えば、SF6ガスとC4F8ガスとの混合ガスがある。
　この後に、第４のレジスト膜５７は除去される。
　次に、図１０（ａ）に示すように、第２のシリコン基板５５の上と孔５５ａ内に絶縁膜５８としてCVD(Chemical Vapor Deposition)法で酸化シリコン膜を形成した後、その絶縁膜５８をエッチバックして孔５５ａの側面のみに残す。
　その後、孔５５ａ内にスパッタ法で不図示の銅のシード層を形成し、そのシード層を給電層にして孔５５ａ内に第２の導体プラグ３２として電解銅めっき膜を形成する。
　続いて、図１０（ｂ）に示すように、第１のシリコン基板５１の裏面５１ｃをバックグラインドすることにより、当該裏面５１ｃに第２の導体プラグ３２を表出させる。
　次に、図１１に示すように、第１の基板５１の上に、前述の接合部材３９（図３参照）の濡れ性を良好にするための金属層６１を形成する。
　その金属層は、例えば下から順にニッケル膜とチタン膜とをスパッタ法で形成し、これらの積層膜をリフトオフ法等により第１の基板５５の周縁のみに残すことで形成され得る。
　ここまでの工程により第１の基板２５の基本構造が完成する。
　なお、第２の基板２６（図３参照）も第１の基板２５と同様の方法で作製し得る。
　これ以降の工程について、図１２～図１５を参照しながら説明する。図１２～図１５は、本実施形態に係る半導体装置の製造途中の断面図である。
　まず、図１２に示すように、回路基板２１の上に下から順に第１の半導体素子２２、第１の基板２５、第２の半導体素子２３、第２の基板２６、及び第３の半導体素子２４を積層する。
　なお、第１の基板２５と第２の基板２６の各々の下面には予めはんだバンプ等の端子３５を接合しておき、その周囲にアンダーフィル樹脂２９を設けておく。
　そして、端子３５をリフローして溶融することにより、端子３５を介して回路基板２１と、各半導体素子２２～２４と、第１及び第２の基板２５、２６とを互いに固着する。
　なお、第１の半導体素子２２と回路基板２１との接続強度を高めるために、第１の半導体素子２２の下面には予めアンダーフィル樹脂２９が設けられる。これについては、第２の半導体素子２３や第３の半導体素子２４についても同様である。
　次に、図１３に示すように、上記のように第１～第３の半導体素子２２～２４が積層された回路基板２１の上に、前述した金属製の第１及び第２の配管４１、４２が設けられた放熱部材３０を配する。
　その放熱部材３０は、前述のように高さが異なる第１～第３の下面３０ａ～３０ｃを有するが、本工程の前にこれらの下面３０ａ～３０ｃには上記した金属層６１が予め設けられる。また、第３の半導体素子２４の上にもその金属層６１を予め設けておく。
　本工程では、第１の基板２５の金属層６１の上に接合部材３９を配し、その接合部材３９を加熱して溶融することにより、接合部材３９を介して第１の基板２５と放熱部材３０とを接続する。なお、接合部材３９の材料としては、前述のようにはんだやインジウムを採用し得る。
　また、これと同様に、第２の基板２６と放熱部材３０も接続され、第３の半導体素子２４と放熱部材３０も接続される。
　なお、回路基板２１と放熱部材３０は、前述のように接着剤４６とスティフナ４５とを介して互いに接続される。
　次に、図１４に示す工程について説明する。
　まず、三方弁６１を用意し、その三つの管路のうちの一つを第１の配管４１に接続する。三方弁６１の残りの二つの管路は、それぞれ真空ポンプ６２と冷媒注入部６３に接続される。
　そして、三方弁６１の流路の向きを冷媒注入部６３から第１の配管４１に向かう方向とすることにより、冷媒注入部６３から第１の孔３０ｘを介して第１の基板２５の空洞Sに冷媒Cを供給する。
　その後、三方弁６１の流路の向きを、第１の配管４１から真空ポンプ６２に向かう方向とする。そして、この状態で真空ポンプ６２を動作させることにより、第１の孔３０ｘを介して空洞S内を減圧する。
　これと同様にして第２の配管４２を介して第２の基板２６の空洞S内にも冷媒Cを供給し、更に第２の配管４２を介して当該空洞Sを減圧する。
　次いで、図１５に示すように、第１の配管４１と第２の配管４２の各々の終端４１ａ、４２ａを溶接することにより、第１の配管４１と第２の配管４２の各々を塞ぐ。これにより、各基板２５、２６の空洞S内の減圧状態が維持されると共に、その空洞S内に冷媒Cが封入される。
　その後、回路基板２１に外部接続端子４８として複数のはんだバンプを接合する。
　以上により、本実施形態に係る半導体装置２０が完成する。
　上記した半導体装置の製造方法によれば、図１４に示したように、放熱部材３０に孔３０ｘ、３０ｙを設けることで、各孔３０ｘ、３０ｙを介して各基板２５、２６の空洞Sに冷媒Cを供給したり当該空洞Sを減圧したりすることが容易になる。その結果、三次元実装された第１～第３の半導体素子２２～２４を冷媒Cの潜熱で冷却する第１の基板２５や第２の基板２６を簡単に実現することができる。
　（第２実施形態）
　本実施形態では、各半導体素子で発生した熱を以下のようにして上方に速やかに逃がす。
　図１６は、本実施形態に係る半導体装置６０の断面図である。なお、図１６において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
　図１６に示すように、本実施形態では、第１の基板２５の中央付近に空洞Sの一部を埋める充填体２５ｚを形成する。充填体２５ｚは、第１のシリコン基板５１（図７（ａ）参照）の一部であって、その充填２５ｚには複数の第２の導体プラグ３２が通される。
　本実施形態では、その充填体２５ｚを第１の半導体素子２２の上に設けることで、矢印Aのように第１の半導体素子２２で発生した熱を充填体２５ｚを介して上方に速やかに逃がす。
　また、第２の基板２６にもその空洞Sの一部を充填する充填体２６ｚを設け、第２の半導体素子２３で発生した熱を充填体２６ｚを介して上方に逃がす。
　図１７は、本実施形態に係る第１の基板２５を図１６のIV－IV線に沿って切断したときの平面図である。
　図１７に示すように、前述の充填体２５ｚは平面視で矩形状である。そして、冷媒Cは、充填体２５ｚの近傍において第１の半導体素子２２（図１６参照）の熱で蒸発し、第１の基板２５の周縁で冷却されて液化して再び充填体１５ｚの近傍に戻る。
　図１８は、本実施形態に係る第２の基板２６を図１６のV－V線に沿って切断したときの平面図である。
　図１８に示すように、第２の基板２６の充填体２６ｚも平面視で矩形状であって、その充填体２６ｚの近傍と第２の基板２６の周縁との間で冷媒Cが循環する。
　以上説明したように、本実施形態によれば、第１の基板２５や第２の基板２６に充填体２５ｚ、２６ｚを設けることで、各半導体素子２２、２３で発生した熱を各充填体２５ｚ、２６ｚを介して外部に速やかに放熱することができる。
　（第３実施形態）
　本実施形態では、各基板の内部に封止した冷媒の流速を以下のようにして速める。
　図１９は、本実施形態に係る半導体装置７０の断面図である。なお、図１９において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
　また、図２０は、本実施形態に係る第１の基板２５を図１９のV－V線に沿って切断したときの平面図であって、前述の図１９は図２０のVI－VI線に沿う断面図に相当する。
　そして、図２１は、図２０のVII－VII線に沿った半導体装置７０の断面図である。
　図２０及び図２１に示すように、本実施形態では、第１の基板２５内の空洞Sを、該第１の基板２５の中央から周縁に延びる複数のチャネル２５ｗに分ける。
　これにより、空洞Sに封止された冷媒Cの動きが幅の狭い各チャネル２５ｗ内に制限されるため、チャネル２５ｗがない場合と比較して冷媒Cの流速が速まる。その結果、第１の半導体素子２２で発生した熱を冷媒Cで速やかに第１の基板２５の周縁に輸送することができ、第１の半導体素子２２の冷却効率を高めることができる。
　また、図２２は、本実施形態に係る第２の基板２６を図１９のVIII－VIII線に沿って切断したときの平面図である。
　図２２に示すように、第２の基板２６においても空洞Sが複数のチャネル２６ｗに分けられる。これにより、第１の基板２５と同様に冷媒Cの流速が速められるようになるため、冷媒Cによる熱輸送量が増え、冷媒Cによって第２の半導体素子２３を速やかに冷却することができる。
　以上説明したように、本実施形態によれば、第１の基板２５や第２の基板２６の空洞Sを複数のチャネル２５ｗ、２６ｗに分けることで冷媒Cの流速を速めることができ、各半導体素子２２、２３の冷却効率を高めることができる。
　（第４実施形態）
　本実施形態では、第１実施形態で説明した半導体装置を備えた電子機器について説明する。
　図２３は、本実施形態に係る電子機器の断面図である。
　この電子機器８０は、例えばサーバやパーソナルコンピュータであって、第１実施形態で説明した半導体装置２０と、ヒートシンク８１と、回路基板８４とを有する。
　このうち、回路基板８４は例えばマザーボードであって、その回路基板８４の上に外部接続端子４８を介して半導体装置２０が搭載される。
　半導体装置２０の放熱部材３０の上には接合部材８５が設けられる。接合部材８５は、伝熱性に優れたカーボンやセラミックのフィラーを樹脂に含浸させてなり、放熱部材３０とヒートシンク８１とを熱的に接続する。
　ヒートシンク８１は、銅等のように熱伝導性に優れた材料から形成されており、半導体装置２０で発生した熱を空冷方式により外部に速やかに放熱する機能を有する。
　なお、本実施形態では第１及び第２の配管４１、４２がヒートシンク８１と干渉しないように、放熱部材３０の側面に第１及び第２の配管４１、４２を設ける。また、空冷式のヒートシンク８１に代えて、ループヒートパイプや水冷式のクーリングプレート等を用いてもよい。
　ヒートシンク８１には、周囲にバネ８３が巻かれたネジ８２が通される。ネジ８２は、回路基板８４の裏面に配された金属製のプレート８６に締め付けられる。そして、バネ８３の付勢力により半導体装置２０に放熱部材３０が押し付けられると共に、回路基板８４に半導体装置２０が押し付けられて両者が電気的に確実に接続される。
　上記した本実施形態によれば、第１実施形態で説明したように第１の基板２５や第２の基板２６によって半導体装置２０の冷却効率が高められるため、半導体装置２０の熱暴走が抑制された信頼性の高い電子機器８０を提供することができる。
　なお、本実施形態は上記に限定されない。上記では電子機器８０に第１実施形態に係る半導体装置２０を搭載したが、これに代えて第２実施形態に係る半導体装置６０や第３実施形態に係る半導体装置７０を搭載してもよい。
　（第５実施形態）
　第１実施形態の図１４の工程では、第１の基板２５の空洞Sに冷媒Cを供給した。
　本実施形態では、その冷媒Cが空洞Sにおいて詰まるのを以下のようにして抑制する。
　図２４（ａ）は、空洞Sに冷媒Cを供給する際に、冷媒Cが空洞Sにおいて詰まった状態の第１の基板２５の断面図である。また、図２４（ｂ）は、第１の基板２５を図２４（ａ）のIX－IX線に沿って切断したときの平面図である。
　なお、図２４（ａ）、（ｂ）において、第１～第４実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
　第１実施形態で説明したように、第１の基板２５は第１のシリコン基板５１と第２のシリコン基板５５とを接合することにより作製される。そして、第１の基板２５の内部には空洞Sや突起５１ｄが設けられ、その突起５１ｄを貫通するTSVとして第１の導体プラグ３２が設けられる。
　第１の開口２５ｘから空洞Sに冷媒Cを供給する際には、毛細管力によって冷媒Cの液面が湾曲してメニスカス状となり、空洞Sの一部領域Rが冷媒Cで塞がれてしまう場合がある。このような現象は、突起５１ｄが複数存在することで空洞Sが狭くなった場合に特に発生し易い。
　このように一部領域Rが冷媒Cで塞がれてしまうと、図２４（ｂ）のように冷媒Cの蒸気の流れが一部領域Rにおいて阻害され、冷媒Cによって熱を十分に輸送するのが困難となってしまう。
　冷媒Cの供給方法としては、空洞Sを冷媒Cで満たした後に不図示の真空チャンバ内で第１の基板２５を加熱することで空洞S内から過剰な冷媒Cを蒸散させ、所定量の冷媒Cのみを空洞Sに残す方法もある。しかし、この方法では加熱による蒸散で所定量の冷媒Cのみを空洞Sに残すのは困難である。
　そこで、本実施形態では冷媒Cが空洞Sにおいて詰まるのを以下のようにして抑制する。
　図２５は、本実施形態に係る第１の基板２５の断面図である。なお、図２５において、第１～第４実施形態におけるのと同じ要素にはこれらの実施形態におけるのを同じ符号を付し、以下ではその説明を省略する。
　この第１の基板２５の空洞Sは、第１のシリコン基板５１の凹部５１ａによりその一部が画定されており、水等の冷媒Cが溜められる。
　また、空洞Sの表面は、第１の半導体素子２２寄りの底面５５ｃと、第２の半導体素子２３寄りの天井面５１ｅとを有する。底面５５ｃには、第１実施形態の図８（ａ）で説明した第１のウィックW1が設けられる。
　更に、底面５５ｃには親水化処理により親水層９１が形成され、天井面５１ｅには疎水化処理により疎水層９２が形成される。親水層９１は、例えば底面５５ｃを硫酸過水に曝すことにより形成し得る。また、疎水層９３は、例えば天井面５１ｅフッ酸に曝すことにより形成し得る。
　これにより、空洞Sに冷媒Cを供給する際に、親水層９１により親水性が高められた底面５５ｃを冷媒Cが良好に濡れ広がる。一方、疎水層９２により親水性が低くなった天井面５１ｅにおいては冷媒Cが弾かれる。その結果、空洞Sが冷媒Cで塞がれ難くなるため、冷媒Cの蒸気が流通する空間が空洞S内に確保され、その蒸気によって第１の半導体素子２２や第２の半導体素子２３の熱を輸送するのが容易となる。
　なお、底面５５ｃの親水性が天井面５１ｅの親水性よりも高ければ本実施形態は上記に限定されない。例えば、上記のように親水層９１と疎水層９２の両方を形成せずに、これらの層のいずれか一方のみを形成してもよい。
　次に、本実施形態の効果を確認するために本願発明者が行った調査について説明する。
　図２６（ａ）は、その調査で使用した第１の基板２５の断面図である。また、図２６（ｂ）は、この第１の基板２５を図２６（ａ）のX－X線に沿って切断したときの平面図である。
　図２６（ａ）に示すように、この第１の基板２５の裏面２５ｂには、第１の半導体素子２２を模擬するためのヒータ６０を固着した。また、第１の基板２５の上面２５ａの端部には、冷媒Cを冷却するためのヒートシンク６１を固着した。
　なお、第１の基板２５内における冷媒Cの挙動を目視で観察できるようにするために、第１のシリコン基板５１に代えて透明なガラス基板６２を使用した。その冷媒Cとして、この調査では水を使用した。
　図２６（ｂ）に示すように、この第１の基板２５の中心領域Pには複数の突起５１ｄを設けた。中心領域Pは、一辺の長さが７mmの正方形状の領域である。そして、突起５１ｄは、直径が１５０μmであって、中心領域Pにおいて５００μmの間隔をおいて複数設けられている。
　このような第１の基板２５を二つ用意し、一方については第１のウィックW1の表面を親水化し、他方については親水化をしなかった。
　図２７（ａ）、（ｂ）は、透明なガラス基板６２を通して上方から観察した第１の基板２５の内部の画像を基にして描いた平面図である。これらのうち、図２７（ａ）は、第１のウィックW1に対して親水化を行っていない比較例に係る画像である。そして、図２７（ｂ）は、硫酸過水により第１のウィックW1に対して親水化を行った本実施形態に係る画像である。
　図２７（ａ）に示すように、親水化を行わない比較例では、中心領域Pの略全てが液相の水で塞がれている。そして、気液界面Bは第１の基板２５の端部近傍に位置しており、その端部近傍においてのみ気液二相の状態となっている。
　一方、図２７（ｂ）に示すように、親水化を行った本実施形態では、比較例よりも気液二相の領域が広がっている。
　このことから、本実施形態のように第１のウィックW1に対して親水化を行うことが、第１の基板２５内で水が詰まるのを抑制するのに有効であることが確認できた。
　図２８は、図２７（ａ）の比較例と図２７（ｂ）本実施形態の各々について、第１の基板２５の熱抵抗を計算して得られたグラフである。
　熱抵抗Rは、次の式（１）から計算した。
Figure JPOXMLDOC01-appb-M000001
　なお、式（１）において、Tcenterは、第１の基板２５の裏面２５ｂ（図２６（ａ）参照）においてヒータ６０が固着された部分の温度である。また、Tbottomは、第１の基板２５の裏面２５ｂの周縁部の温度である。
　図２８に示すように、親水化を行った本実施形態では、親水化を行わなかった比較例よりも熱抵抗が約１５％低下している。これは、本実施形態では上記のように第１の基板２５内で水が詰まるのが抑制され、これにより気相の水によって熱を輸送する効率が高められたためと考えられる。
　図２９（ａ）は、図２７（ａ）の比較例における水の接触角θを調査するために取得した観察像を基にして描いた図である。また、図２９（ｂ）は、図２７（ｂ）の本実施形態における水の接触角θを調査するために取得した観察像を基にして描いた図である。
　なお、図２９（ａ）、（ｂ）の調査では、表面構造の異なるシリコン基板６４の表面に水滴を滴下し、その水滴を基板横方向から観察した。
　比較例（図２９（ａ））においてはシリコン基板６４の表面に処理をしていない。
　一方、本実施形態（図２９（ｂ））においては、シリコン基板６４の表面にウィックを設け、更に当該表面を硫酸過水で親水化した。
　この調査結果をグラフ化したものを図３０に示す。
　図３０に示すように、親水化を行わない比較例の接触角は６６°程度であり、親水化を行った本実施形態の接触角は１７°程度であって、両者の差は４９°程度であった。
　よって、親水化を行わない場合よりも接触角が５０°以上増加するように親水化を行えば、図２８で説明した熱抵抗の低減の効果が見込めると期待できる。
　次に、本実施形態に係る第１の基板２５の製造方法について説明する。その製造方法には、下記の第１例～第６例がある。
　（第１例）
　図３１～図３５は、第１例に係る第１の基板２５の製造途中の断面図である。
　まず、図３１（ａ）に示すように、第１実施形態の図７（ａ）の工程を行うことにより、第１のシリコン基板５１の上面５１ｂに凹部５１ａと突起５１ｄを形成する。
　次いで、図３１（ｂ）に示すように、凹部５１ａの表面をフッ酸に曝すことにより、当該表面に疎水層９２を形成する。なお、凹部５１ａの表面にフッ素系のコーティング材を塗布し、それを加熱してキュアすることにより疎水層９２を形成してもよい。そのようなコーティング材としては、例えば、旭化成株式会社製のCYTOPがある。これについては後述の各例でも同様である。
　更に、凹部５１ａにエッチング残差等の不純物があると疎水層９２を形成するのが難しいので、疎水層９２の形成前に凹部５１ａを予め洗浄しておくのが好ましい。
　次に、図３２に示すように、第１実施形態の図７（ｂ）の工程と同様にして第１のシリコン基板５１に第１の開口２５ｘを形成する。
　続いて、図３３（ａ）に示すように、第１実施形態の図８（ａ）の工程を行うことにより、第２のシリコン基板５５の上面５５ｂに第１のウィックW1を形成する。
　そして、図３３（ｂ）に示すように上面５５ｂに親水層９１を形成する。親水層９１の形成方法は特に限定されない。例えば、上面５５ｂを硫酸過水に曝すことで親水層９１を形成し得る。
　更に、疎水層９２を形成する場合と同様に、親水層９１の形成を容易にするために、洗浄により上面５５ｂからエッチング残差等の不純物を予め除去しておくのが好ましい。
　次いで、図３４（ａ）に示すように、親水層９１を介して第２のシリコン基板５５の上面５５ｂを窒素プラズマ又は酸素プラズマに曝し、当該上面５５ｂを活性化させる。
　そして、これと同様に、図３４（ｂ）に示すように、疎水層９２を介して第１のシリコン基板５１の上面５１ｂを窒素プラズマ又は酸素プラズマに曝し、当該上面５１ｂを活性化させる。
　次に、図３５（ａ）に示す断面構造を得るまでの工程について説明する。
　まず、第１のシリコン基板５１と第２のシリコン基板５５の各々をダイシングにより個片化する。
　その後、プラズマ活性化接合法により、これらのシリコン基板５１、５２の各上面５１ｂ、５５ｂ同士を接合する。この接合条件は特に限定されない。本実施形態では、各シリコン基板５１、５５を約３００℃程度の温度で２時間～３時間程度加熱することにより、第１のシリコン基板５１と第２のシリコン基板５５とを接合する。
　ここまでの工程により、凹部５１ａで一部が画定された空洞Sが形成される。
　この後は、第１実施形態で説明した図９（ｂ）～図１０（ｂ）に示す工程を行うことにより、図３５（ｂ）に示す第１の基板２５の基本構造を得る。
　その第１の基板２５の空洞Sには、第１の開口２５ｘを介して水等の冷媒Cが供給される。
　（第２例）
　図３６～図３９は、第２例に係る第１の基板２５の製造途中の断面図である。
　本例では、以下のようにしてシリコン基板の上面から疎水層９２を除去する。
　まず、図３６（ａ）に示すように、第１のシリコン基板５１の上面５１ｂにハードマスク６５として酸化シリコン膜を１μm程度の厚さに形成する。その酸化シリコン膜は、上面５１ｂを熱酸化することにより形成してもよいし、CVD法により形成してもよい。
　そして、不図示のレジスト膜をマスクにするドライエッチングによりハードマスク６５を所定の形状にパターニングする。
　その後、SF6ガスとC4F8ガスとの混合ガスをエッチングガスとして使用しながら、ハードマスク６５で覆われていない部分の第１のシリコン基板５１をドライエッチングすることにより複数の凹部５１ａを形成する。なお、隣接する凹部５１ａの間の第１のシリコン基板５１は、前述の突起５１ｄとなる。
　次いで、図３６（ｂ）に示すように、凹部５１ａとハードマスク６５の各々の表面をフッ酸に曝すことにより、これらの表面に疎水層９２を形成する。
　次に、図３７（ａ）に示すように、化学機械研磨（CMP: Chemical Mechanical Polishing）装置の研磨パッド６７の上にスラリを供給しつつ、研磨パッド６７に疎水層９２を摺接させる。
　そして、化学機械研磨法によりハードマスク６５を研磨することにより、図３７（ｂ）に示すように、ハードマスク６５と疎水層９２とを除去して第１のシリコン基板５１の上面５１ｂを露出させる。
　その化学機械研磨法で使用するスラリとして、この例ではハードマスク６５のエッチングレートが第１のシリコン基板５１のエッチレートよりも速いスラリを用いる。そのようなスラリとしては、例えば、日立化成株式会社製のHS-S100がある。
　これにより第１のシリコン基板５１の上面５１ｂが研磨ストッパとなり、当該上面５１ｂで研磨を停止させることができる。
　更に、そのスラリとして砥粒を含まない薬液のみからなるスラリを用いることで、砥粒によって上面５１ｂに微細な傷が付くのを防止してもよい。これにより、後の工程でプラズマ活性化接合法で上面５１ｂに第２のシリコン基板５５を接合するとき、上面５１ｂの傷が原因で接合強度が低下するのを抑制することができる。
　特に、上面５１ａの表面粗さが１nmを超えると第２のシリコン基板５５との接合強度が低下し易いので、上記のように砥粒を含まないスラリを用いることで上面５１ａの表面粗さを１nm以下に保つのが好ましい。
　次に、図３８（ａ）に示すように、第１のシリコン基板５１の上面５１ｂを窒素プラズマ又は酸素プラズマに曝し、当該上面５１ｂを活性化させる。
　このとき、本実施形態では上面５１ｂから疎水層９２が除去されているため、上面５１ｂの活性化が疎水層９２で阻害されるのを防止できる。
　そして、これと同様に、図３８（ｂ）に示すように、親水層９１を介して第２のシリコン基板５５の上面５５ｂを窒素プラズマ又は酸素プラズマに曝し、当該上面５５ｂを活性化させる。
　次に、図３９（ａ）に示す断面構造を得るまでの工程について説明する。
　まず、第１のシリコン基板５１と第２のシリコン基板５５の各々をダイシングにより個片化する。
　その後、プラズマ活性化接合法により、これらのシリコン基板５１、５２の各上面５１ｂ、５５ｂ同士を接合する。そのプラズマ活性化接合法では、例えば、各シリコン基板５１、５５を約３００℃程度の温度で２時間～３時間程度加熱することにより、第１のシリコン基板５１と第２のシリコン基板５５とを接合する。
　このとき、本実施形態では第１のシリコン基板５１の上面５１ｂから疎水層９２を予め除去してあるので、疎水層９２が原因で各シリコン基板５１、５５の接合強度が低下するのを防止することができる。
　この後は、第１実施形態で説明した図９（ｂ）～図１０（ｂ）に示す工程を行うことにより、図３９（ｂ）に示す第１の基板２５の基本構造を得る。
　その第１の基板２５の空洞Sには、第１の開口２５ｘを介して水等の冷媒Cが供給される。
　（第３例）
　図４０～図４３は、第３例に係る第１の基板２５の製造途中の断面図である。
　本例においても、第２例と同様に、CMP法により第１のシリコン基板５１の上面５１ｂを露出させる。
　まず、図４０（ａ）に示すように、第２例（図３６（ｂ）参照）と同様にしてハードマスク６５と凹部５１ａの各々の表面に疎水層９２を形成する。
　次いで、図４０（ｂ）に示すように、疎水層９２の上にレジスト膜６８を形成することにより、凹部５１ａとハードマスク６５をレジスト膜６８で覆う。
　続いて、図４１（ａ）に示すように、化学機械研磨（CMP）装置の研磨パッド６７の上にスラリを供給しつつ、研磨パッド６７にレジスト膜６８を摺接させる。
　そして、化学機械研磨法によりレジスト膜６８を研磨することにより、図４１（ｂ）に示すようにハードマスク６５を露出させる。
　本工程で使用するスラリは特に限定されない。但し、レジスト膜６８のエッチレートがハードマスク６５のそれよりも速くなるようなスラリを用いることでハードマスク６５の上で研磨を停止させ、研磨によるダメージが第１のシリコン基板５１の上面５１ｂに及ばないようにするのが好ましい。そのようなスラリとしては、例えば、日立化成株式会社製のHS-J700-1がある。
　次に、図４２（ａ）に示すように、ハードマスク６５をウエットエッチングにより除去することにより、第１のシリコン基板５１の上面５１ｂを露出させる。なお、そのウエットエッチングで使用するエッチング液としては、例えばフッ酸がある。
　本例ではこのようにウエットエッチングでハードマスク６５を除去するので、ハードマスク６５を除去するときに上面５１ｂに機械的なダメージが入らず、そのダメージに起因して上面５１ｂが荒れるのを防止できる。
　その後、図４２（ｂ）に示すように、レジスト膜６８を除去する。
　この後は、第２例で説明した図３８（ａ）～図３９（ｂ）の工程を行うことにより、図４３に示すような第１の基板２５の基本構造を完成させる。
　各シリコン基板５１、５５はプラズマ活性化接合法により接合されるが、本例では前述のように上面５１ｂが機械的なダメージを受けていないので、各シリコン基板５１、５５を良好に接合することができる。
　（第４例）
　本例では、以下のようにして第１のシリコン基板５１の上面５１ｂを選択的に活性化する。
　図４４～図４５は、本例に係る第１の基板２５の製造途中の断面図である。
　まず、図４４（ａ）に示すように、第１例で説明した図３１（ａ）～図３１（ｂ）の工程を行うことにより、第１のシリコン基板５１の凹部５１ａと上面５１ｂの各々に疎水層９２が形成された構造を作製する。
　次いで、図４４（ｂ）に示すように、シリコン基板等のマスク７０で凹部５１ａを覆う。そして、マスク７０で覆われていない部分の上面５１ｂのみを選択的に窒素プラズマ又は酸素プラズマに曝すことにより、上面５１ｂから疎水層９２を除去すると共に、当該上面５５ｂを活性化させる。
　これにより、凹部５１ａ内の疎水層９２がプラズマで劣化するのを防止しながら、第１のシリコン基板５１の上面５１ｂのみを選択的に活性化することができる。
　なお、上記した窒素プラズマや酸素プラズマに代えてアルゴン等のイオンビームに上面５５ｂを曝すことにより当該上面５１ｂを活性化してもよい。
　この後は、第２例で説明した図３８（ｂ）～図３９（ｂ）に示す工程を行うことにより、図４５に示すような第１の基板２５の基本構造を完成させる。
　（第５例）
　第１例では、図３１（ｂ）を参照して説明したように、フッ酸やフッ素系のコーティング材を用いて凹部５１ａの表面に疎水層９２を形成した。このような化学的な処理に代えて、本例では物理的に疎水層９２を形成する。
　図４６は、本例に係る疎水層の形成方法について説明するための断面図である。
　図４６に示すように、本例では凹部５１ａの表面に微細な複数の溝５１ｘを形成し、これらの溝５１ｘを疎水層９２とする。
　溝５１ｘの幅D1は約１nm～２０nm程度であり、隣接する溝５１ｘの間隔D2は約５００nm～１０００nm程度である。また、溝５１ｘの深さD3は約５００nm～１０００nm程度である。
　このような微細な溝５１ｘのパターンはナノパターンとも呼ばれ、不図示のレジストマスクをマスクにして凹部５１ａの表面をドライエッチングすることで形成し得る。
　これによれば、凹部５１ａの表面を疎水化するために当該表面をフッ酸に曝す工程が不要となる。
　（第６例）
　本例では、空間Sが冷媒Cで詰まるのを以下のように更に効果的に防止する。
　図４７～図４８は、本例に係る第１の基板２５の製造途中の断面図である。
　まず、第２例の図３６（ａ）～図３７（ｂ）の工程を行うことにより、図４７（ａ）に示すように、第１のシリコン基板５１の凹部５１ａの表面に疎水層９２が形成された構造を得る。なお、この段階では凹部５１ａの表面に疎水層９２が形成されていればよく、前述の第１例、第３～第４例のいずれかの方法を用いて凹部５１ａの表面に疎水層９２を形成してもよい。
　次に、図４７（ｂ）に示すように、各突起５１ｄの上面５１ｂの周縁が露出するレジスト膜７１を形成する。そして、そのレジスト膜７１をマスクにして各突起５１ｄの上面５１ｂの周縁をドライエッチングすることで、上面５１ｂに凸部５１ｙを形成する。そのドライエッチングで使用し得るガスとしては、例えば、SF6ガスとC4F8ガスとの混合ガスがある。
　この後に、レジスト膜７１は除去される。
　そして、第２例で説明した図３８（ａ）～図３９（ｂ）の工程を行うことで、図４８に示すような第１の基板２５の基本構造を完成させる。
　この第１の基板２５においては、凸部５１ｙの上面５１ｂと、第２のシリコン基板５５の上面５５ｂとがプラズマ活性化接合法により接合される。そして、凸部５１ｙを貫通するように第２の導体プラグ３２が設けられる。
　図４９は、凸部５１ｙとその周囲の拡大断面図である。
　図４９に示すように、凸部５１ｙを設けたことで、凸部５１ｙの横に隙間Kが生じる。よって、冷媒Cが空洞Sの上方に這い上がろうとしても、隙間Kに冷媒Cがトラップされるようになり、空洞Sが冷媒Cで詰まるのを効果的に抑制できる。
　しかも、第２のシリコン基板５５の上面５５ｂの幅D5と比較して、凸部５１ｙの上面５１ｂの幅D4が狭いので、各シリコン基板５１、５５が位置ずれしても、第２のシリコン基板５５の上面５５ｂから凸部５１ｙがはみ出し難い。その結果、凸部５１ｙと上面５５ｂとが接合している部分に第２の導体プラグ３２を貫通させ易くなり、各シリコン基板５１、５５の位置合わせ精度を緩和することができる。

                                                                                

Claims (23)

  1. 　第１の半導体素子と、
    　前記第１の半導体素子の上に設けられ、減圧された空洞を備えた第１の基板と、
    　前記空洞の内部に収容された冷媒と、
    　前記第１の基板の上に設けられた第２の半導体素子と、
    　前記第１の基板と熱的に接続され、前記空洞に繋がる孔が設けられた放熱部材と、
    　を有する半導体装置。
  2. 　前記第１の基板は、前記第２の半導体素子からはみ出した上面を有し、
    　前記放熱部材は、前記第２の半導体素子からはみ出した部分の前記上面に接続された第１の下面を有することを特徴とする請求項１に記載の半導体装置。
  3. 　前記放熱部材は、前記第１の下面よりも高い位置に第２の下面を有し、
    　前記第２の下面に、前記第２の半導体素子の上面が接続されたことを特徴とする請求項２に記載の半導体装置。
  4. 　前記放熱部材に、前記孔に繋がる配管が設けられたことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  5. 　前記第２の半導体素子の上に設けられた第２の基板を更に有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体素子。
  6. 　前記第１の基板は、前記空洞の内面に、前記冷媒を保持したウィックを有することを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
  7. 　前記空洞は、前記第１の基板の中央から周縁に延びる複数のチャネルに分けられたことを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置。
  8. 　前記第１の基板は、前記空洞の内側に柱を有することを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体装置。
  9. 　前記第１の基板を貫通する導体プラグを更に有し、
    　前記第１の半導体素子と前記第２の半導体素子とが前記導体プラグを介して電気的に接続されたことを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体装置。
  10. 　平面視で前記導体プラグが互いに間隔をおいて複数設けられ、
    　前記第１の半導体素子の上の前記空洞内に、該空洞の一部を充填し、かつ、複数の前記導体プラグが通る充填体が設けられたことを特徴とする請求項９に記載の半導体装置。
  11. 　前記空洞は、平面視で前記第１の半導体素子よりも大きいことを特徴とする請求項１乃至請求項９のいずれか１項に記載の半導体装置。
  12. 　前記空洞の表面は、前記第１の半導体素子寄りの底面と、前記第２の半導体素子寄りの天井面とを有し、
    　前記底面の親水性が、前記天井面の親水性よりも高いことを特徴とする請求項１乃至請求項１１のいずれか１項に記載の半導体装置。
  13. 　第１の半導体素子と、
    　前記第１の半導体素子の上に設けられ、減圧された空洞を備えた基板と、
    　前記空洞の内部に収容された冷媒と、
    　前記基板の上に設けられた第２の半導体素子と、
    　前記基板と熱的に接続され、前記空洞に繋がる孔が設けられた放熱部材とを有する半導体装置を備えた電子機器。
  14. 　前記空洞の表面は、前記第１の半導体素子寄りの底面と、前記第２の半導体素子寄りの天井面とを有し、
    　前記底面の親水性が、前記天井面の親水性よりも高いことを特徴とする請求項１３に記載の電子機器。
  15. 　第１の半導体素子の上に、空洞を内部に備えた基板を固着する工程と、
    　前記基板の上に第２の半導体素子を固着する工程と、
    　前記基板に、前記空洞に繋がる孔が設けられた放熱部材を熱的に接続する工程と、
    　前記孔から前記空洞に冷媒を供給する工程と、
    　前記冷媒を供給した後、前記孔を介して前記空洞を減圧する工程と、
    　前記空洞を減圧した後、前記孔を塞ぐ工程と、
    　を有する半導体装置の製造方法。
  16. 　前記空洞の表面は、前記第１の半導体素子寄りの底面と、前記第２の半導体素子寄りの天井面とを有し、
    　前記底面の親水性を前記天井面の親水性よりも高める工程を更に有することを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 　第１のシリコン基板の第１の上面に、前記空洞の前記天井面を備えた凹部を形成する工程と、
    　前記第１のシリコン基板の前記第１の上面と、第２のシリコン基板の第２の上面とを接合することにより、前記空洞を内部に備えた前記基板を作製する工程とを更に有し、
    　前記底面の親水性を前記天井面の親水性よりも高める工程は、前記凹部の表面を疎水化することにより行われることを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 　前記凹部を形成する工程は、
    　前記第１の上面にハードマスクを形成する工程と、
    　前記ハードマスクで覆われていない部分の前記第１の上面をエッチングすることにより前記凹部を形成する工程と、
    　前記疎水化の後、前記ハードマスクを除去する工程とを有することを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 　前記ハードマスクを除去する工程は、前記ハードマスクのエッチングレートが前記第１のシリコン基板のエッチレートよりも速いスラリを用いて、化学機械研磨法により前記ハードマスクを除去することにより行われることを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 　前記スラリは砥粒を含まない薬液からなることを特徴とする請求項１９に記載の半導体装置の製造方法。
  21. 　前記ハードマスクを除去する工程は、
    　前記凹部と前記ハードマスクとをレジスト膜で覆う工程と、
    　前記レジスト膜で覆った後、化学機械研磨法により前記レジスト膜を研磨して、前記ハードマスクを露出させる工程と、
    　前記ハードマスクを露出させた後、前記レジスト膜で前記凹部を覆いながら、前記ハードマスクをエッチングして除去する工程とを更に有することを特徴とする請求項１８に記載の半導体装置の製造方法。
  22. 　前記底面の親水性を前記天井面の親水性よりも高める工程は、前記凹部の前記表面と、前記第１の上面とを疎水化することにより行われ、
    　前記疎水化の後に、前記凹部をマスクで覆いながら、前記マスクで覆われていない部分の前記第１の上面をプラズマ又はイオンビームに曝す工程を更に有することを特徴とする請求項１７に記載の半導体装置の製造方法。
  23. 　前記第１の上面に凸部を形成する工程を更に有し、
    　前記第１の上面と前記第２の上面とを接合する工程において、前記凸部の上面と前記第２の上面とを接合することを特徴とする請求項１７に記載の半導体装置の製造方法。
                                                                                    
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