JP2014170793A - 半導体装置、半導体装置の製造方法及び電子装置 - Google Patents

半導体装置、半導体装置の製造方法及び電子装置 Download PDF

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Abstract

【課題】積層する半導体チップの接合時における半田の飛散、流出を抑制する。
【解決手段】半導体チップ１は、半導体素子を含む素子領域２０が表面１０ａに設けられた半導体基板１０と、半導体基板１０の裏面１０ｂに埋設され凹部６４が設けられた端子６１と、端子６１に接続されたＴＳＶ６０とを含む。積層される半導体チップ１００の端子１４０は、半導体チップ１の凹部６４に挿入され、接合材１５０で端子６１に接合される。半導体チップ１の端子６１に凹部６４が設けられていることで、接合時に溶融する接合材１５０の飛散、流出が抑制される。
【選択図】図６

Description

本発明は、半導体装置及び半導体装置の製造方法、並びに、半導体装置を含む電子装置に関する。
複数の電子部品、例えば複数の半導体チップを積層して電気的に接続する３次元集積化技術が知られている。
半導体チップの３次元集積化技術に関し、半導体チップに用いられているシリコン基板等の半導体基板に貫通電極（ＴＳＶ（Through Silicon Via）とも呼ばれる）を設ける技術が知られている。貫通電極としては、半導体基板に設けたビアホールに導電材料を充填したものや、ビアホールの内側にコンフォーマルに導電材料を設けたものがある。
貫通電極を設けた半導体チップに関しては、貫通電極に電気的に接続された端子を設ける技術が知られている。ここで端子とは、半導体チップと、他の半導体チップとを電気的に接続するために設ける導電体を意味する。端子に関し、半導体チップに、その上に積層される半導体チップ側に突出する端子を形成する技術や、半導体チップの、その上に積層される半導体チップ側の面に溝を設け、その溝に導電材料を充填して端子を形成する技術等が知られている。
特開２０１１−２４９５６３号公報 特開２０１０−１５７６５６号公報 特開２００９−３０２４５３号公報 特開２００７−１４２０２６号公報 特開２０１０−１２９７４９号公報 特開２０１０−２６３２０８号公報
半導体チップの３次元集積では、例えば、上側の半導体チップに設けた端子を下側の半導体チップに設けた端子に半田を用いて接合する。しかし、上側の半導体チップの端子を、上記のような下側の半導体チップに形成した突出する端子や、下側の半導体チップに設けた溝を導電材料で充填して形成した端子に半田で接合する際には、半田の飛散や流出により、端子接合部間の短絡が生じる恐れがある。
本発明の一観点によれば、第１面に半導体素子が設けられた半導体基板と、前記半導体基板の前記第１面と反対の第２面に埋設され、凹部が設けられた第１端子と、前記半導体基板に設けられ、前記第１端子に電気的に接続されたビアとを含む半導体装置が提供される。
また、本発明の一観点によれば、上記のような半導体装置の製造方法、半導体装置を含む電子装置が提供される。
開示の技術によれば、半導体チップ積層時の半田の飛散、流出を抑え、端子接合部間の短絡を抑えることが可能になる。これにより、信頼性の高い半導体装置、及びそのような半導体装置を用いた電子装置を実現することが可能になる。
半導体パッケージの一例を示す図である。 半導体チップの構成例を示す図（その１）である。 半導体チップの構成例を示す図（その２）である。 半導体チップに設けられる素子領域の一例を示す図である。 ＴＳＶ及び端子の説明図である。 半導体チップの接続工程の説明図である。 半導体パッケージの構成例を示す図である。 電子装置の構成例を示す図である。 半導体チップ形成方法の一例の説明図（その１）である。 半導体チップ形成方法の一例の説明図（その２）である。 半導体チップ形成方法の一例の説明図（その３）である。 半導体チップ形成方法の一例の説明図（その４）である。 半導体チップ形成方法の一例の説明図（その５）である。 半導体チップ形成方法の一例の説明図（その６）である。 半導体チップ形成方法の一例の説明図（その７）である。 半導体チップ形成方法の一例の説明図（その８）である。 半導体チップ形成方法の一例の説明図（その９）である。 半導体チップ形成方法の一例の説明図（その１０）である。 半導体チップ形成方法の一例の説明図（その１１）である。 半導体チップ形成方法の一例の説明図（その１２）である。 半導体チップ形成方法の一例の説明図（その１３）である。 半導体チップ形成方法の一例の説明図（その１４）である。 半導体チップ形成方法の一例の説明図（その１５）である。 半導体チップ実装方法の一例の説明図（その１）である。 半導体チップ実装方法の一例の説明図（その２）である。 半導体チップ実装方法の別例の説明図（その１）である。 半導体チップ実装方法の別例の説明図（その２）である。 半導体チップ実装方法の別例の説明図（その３）である。 半導体チップ実装方法の別例の説明図（その４）である。
まず、３次元集積化技術を用いた半導体装置（半導体パッケージ）の一例について説明する。
図１は半導体パッケージの一例を示す図である。尚、図１は半導体パッケージの一例の要部断面模式図である。
図１に示す半導体パッケージ６００は、半導体チップ６１０、及びその上側に積層されて電気的に接続された半導体チップ６２０を含んでいる。半導体チップ６２０の上には、熱伝導性のシートやペースト等の熱界面材料（Thermal Interface Material；ＴＩＭ）６３０を介して、金属等の放熱体６４０が設けられている。このような放熱体６４０を設けた半導体チップ６２０と半導体チップ６１０の積層体が、回路基板（パッケージ基板）６５０に実装されている。
下側の半導体チップ６１０は、シリコン（Ｓｉ）基板等の半導体基板６１１を含んでいる。半導体基板６１１の一面（表面）６１１ａには、トランジスタ等の素子を含む素子領域６１２が設けられている。半導体基板６１１の表面６１１ａ上には、素子領域６１２の素子に電気的に接続された配線及びビア等を含む導電部並びにその導電部を覆う絶縁部を含む配線層６１３が設けられている。
半導体基板６１１には、表面６１１ａの配線層６１３から、その表面６１１ａと反対の面（裏面）６１１ｂに達するビアホール６１１ｃが設けられている。ビアホール６１１ｃには、絶縁膜６１４及びバリアメタル膜６１５を介して導電材料が設けられ、ＴＳＶ６１６が形成されている。絶縁膜６１４には、酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜等が用いられる。バリアメタル膜６１５には、タンタル（Ｔａ）膜、窒化チタン（ＴｉＮ）膜等が用いられる。ＴＳＶ６１６には、銅（Ｃｕ）等の導電材料が用いられる。
半導体基板６１１の裏面６１１ｂ上には、ビアホール６１１ｃの内面から連続する絶縁膜６１４を介して、再配線６１７が設けられている。再配線６１７には、Ｃｕ等の導電材料が用いられる。ＴＳＶ６１６は、半導体基板６１１の表面６１１ａに設けられた配線層６１３内の導電部と、裏面６１１ｂに絶縁膜６１４を介して設けられた再配線６１７とを電気的に接続する。
半導体基板６１１の裏面６１１ｂ側には、再配線６１７の一部が露出するように絶縁性の保護膜６１８が設けられている。保護膜６１８には、ポリイミド膜等の有機絶縁膜、ＳｉＯ膜、ＳｉＮ膜等の無機絶縁膜が用いられる。保護膜６１８から露出する再配線６１７の部分は、半導体チップ６１０の裏面６１１ｂ側に積層される半導体チップ６２０との接続端子６１７ａとなる。
半導体基板６１１の表面６１１ａの配線層６１３には、その導電部に電気的に接続された電極６１３ａが設けられている。電極６１３ａが半田等のバンプ６６０を用いてパッケージ基板６５０の電極６５０ａに接続され、半導体チップ６１０とパッケージ基板６５０とが電気的に接続されている。
上側の半導体チップ６２０は、半導体基板６２１、その一面（表面）６２１ａに設けられた、素子を含む素子領域６２２、並びにその素子領域６２２の素子に電気的に接続された導電部及びそれを覆う絶縁部を含む配線層６２３を有している。尚、ここでは上側の半導体チップ６２０の一例として、ＴＳＶを有しない半導体チップを例示している。
半導体基板６２１の表面６２１ａの配線層６２３には、その導電部に電気的に接続された半田等のバンプ６６１が設けられている。バンプ６６１が下側の半導体チップ６１０の接続端子６１７ａに接続され、上側の半導体チップ６２０と下側の半導体チップ６１０とが電気的に接続されている。
バンプ６６０で接合された下側の半導体チップ６１０とパッケージ基板６５０の間には、アンダーフィル材６７０が設けられている。バンプ６６１で接合された上側の半導体チップ６２０と下側の半導体チップ６１０の間にも同様に、アンダーフィル材６７１が設けられている。アンダーフィル材６７０及びアンダーフィル材６７１には、エポキシ樹脂等の絶縁性樹脂、或いはそのような絶縁性樹脂に絶縁性フィラーを含有したもの等が用いられる。
上記のような構成を有する半導体パッケージ６００の製造において、バンプ６６１に半田を用いる場合、上側の半導体チップ６２０と下側の半導体チップ６１０との接合時には、その半田の溶融が行われる。溶融した半田が周囲に飛散したり流出したりすると、他の接合部との間で短絡が発生する可能性がある。再配線６１７を保護膜６１８で覆わないような場合には、溶融したバンプ６６１の流出がいっそう起こり易くなる。半田の飛散、流出は、上記のようなバンプ６６１による接合時に限らず、上側の半導体チップ６２０に端子として銅等のピラー電極を設け、そのピラー電極を下側の半導体チップ６１０の接続端子６１７ａに半田で接合する際にも、同様に起こり得る。
また、上記のような構成を有する半導体パッケージ６００の動作時には、半導体チップ６１０及び半導体チップ６２０が発熱し得る。この場合、上側の半導体チップ６２０で発生した熱は、例えば、熱界面材料６３０、更に放熱体６４０へと伝熱され、半導体パッケージ６００の外部に放熱される。下側の半導体チップ６１０で発生した熱は、例えば、上側の半導体チップ６２０へと伝熱され、そこから熱界面材料６３０、放熱体６４０へと伝熱され、半導体パッケージ６００の外部に放熱される。
尚、半導体パッケージ６００の伝熱経路、放熱経路は、この例に限定されるものではなく、下側の半導体チップ６１０からパッケージ基板６５０への伝熱や、上側の半導体チップ６２０から下側の半導体チップ６１０への伝熱等も起こり得る。また、半導体チップ６１０、半導体チップ６２０、パッケージ基板６５０の各々から外部への放熱等も起こり得る。
ここでは、下側の半導体チップ６１０と上側の半導体チップ６２０との間の熱伝導に着目する。
まず、下側の半導体チップ６１０は、上記のように、半導体基板６１１の裏面６１１ｂ上に再配線６１７が設けられた構造を有している。このように半導体基板６１１の裏面６１１ｂ上に突出するように配置された再配線６１７が、その接続端子６１７ａを露出させて、保護膜６１８で覆われている。
下側の半導体チップ６１０では、裏面６１１ｂ上に再配線６１７が突出する分、それを覆う保護膜６１８も厚くなる。更に、このように裏面６１１ｂ上に突出する再配線６１７の一部、即ち接続端子６１７ａ上に、バンプ６６１を介して上側の半導体チップ６２０が配置されるため、バンプ６６１の厚みに応じてアンダーフィル材６７１が厚くなる。
下側の半導体チップ６１０の半導体基板６１１と上側の半導体チップ６２０の配線層６２３との間（図１のＸ部）は、その大部分が、Ｃｕのような材料に比べて熱伝導率の低い保護膜６１８及びアンダーフィル材６７１で占められている。そのため、下側の半導体チップ６１０と上側の半導体チップ６２０との間に介在する、このような保護膜６１８やアンダーフィル材６７１が厚くなると、下側の半導体チップ６１０と上側の半導体チップ６２０との間で熱伝導が効率的に行われなくなる。その結果、例えば下側の半導体チップ６１０の過熱が起こり、その誤動作や破損が発生する可能性がある。
そこで、上記のような点に鑑み、ここでは半導体装置（半導体チップ）に、以下に示すような構成を採用する。
図２及び図３は半導体チップの構成例を示す図である。尚、図２は半導体チップの要部平面模式図、図３は図２のＬ−Ｌ断面模式図である。
図２及び図３に示す半導体チップ１は、Ｓｉ基板等の半導体基板１０を含んでいる。半導体基板１０の一面（表面）１０ａには、トランジスタ等の素子を含む素子領域２０が設けられている。半導体基板１０の表面１０ａ上には、素子領域２０の素子に電気的に接続された配線及びビア等を含む導電部並びにその導電部を覆う絶縁部を含む配線層３０が設けられている。
ここで、半導体チップ１に設けられる素子領域２０の一例を図４に示す。
図４に示す素子領域２０は、ｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ｎＭＯＳ）２１、及びｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳ）２２を含んでいる。ｎＭＯＳ２１及びｐＭＯＳ２２はそれぞれ、半導体基板１０の、素子分離領域２３で画定された領域に設けられている。
ｎＭＯＳ２１は、半導体基板１０に形成されたｐ型ウェル領域２１ａに設けられている。ｎＭＯＳ２１は、半導体基板１０上にゲート絶縁膜２１ｂを介して形成されたゲート電極２１ｃと、ゲート電極２１ｃの両側の半導体基板１０内に形成されたｎ型拡散層２１ｄとを有している。ゲート電極２１ｃは、例えばｎ型ポリシリコンで形成される。ｎ型拡散層２１ｄは、ｎＭＯＳ２１のソース、ドレインとして機能する。ゲート電極２１ｃの側壁には、サイドウォールスペーサ２１ｅが設けられている。ゲート電極２１ｃ及びｎ型拡散層２１ｄの表層部にはそれぞれ、シリサイド層２１ｆが設けられている。
ｐＭＯＳ２２は、半導体基板１０に形成されたｎ型ウェル領域２２ａに設けられ、半導体基板１０上にゲート絶縁膜２２ｂを介して形成されたゲート電極２２ｃと、ゲート電極２２ｃの両側の半導体基板１０内に形成されたｐ型拡散層２２ｄとを有している。ゲート電極２２ｃは、例えばｐ型ポリシリコンで形成される。ｐ型拡散層２２ｄは、ｐＭＯＳ２２のソース、ドレインとして機能する。ゲート電極２２ｃの側壁には、サイドウォールスペーサ２２ｅが設けられている。ゲート電極２２ｃ及びｐ型拡散層２２ｄの表層部にはそれぞれ、シリサイド層２２ｆが設けられている。
このようなｎＭＯＳ２１及びｐＭＯＳ２２が、絶縁膜３１ａ及び絶縁膜３１ｂで覆われ、絶縁膜３１ｂ上に形成された配線３２と、コンタクトプラグ３３を介して電気的に接続される。ここでは一例として、ｎ型拡散層２１ｄ及びｐ型拡散層２２ｄにそれぞれ接続されたコンタクトプラグ３３を図示するが、ゲート電極２１ｃ及びゲート電極２２ｃもそれぞれコンタクトプラグを介して配線に接続される。
配線３２には、層間絶縁膜３１ｃ内に設けられたビア３４及び配線３５が電気的に接続されている。素子領域２０のｎＭＯＳ２１及びｐＭＯＳ２２は、コンタクトプラグ３３、配線３２、ビア３４及び配線３５を介して、配線層３０の表面に設けられる複数の電極３６の一部に電気的に接続されている。
図２及び図３に戻って説明する。
半導体基板１０の、配線層３０が設けられた表面１０ａと反対の面（裏面）１０ｂには、窪み１１が設けられている。ここでは一例として、窪み１１ａ、窪み１１ｂ、窪み１１ｃ、窪み１１ｄと、これらのうち窪み１１ｂ及び窪み１１ｃに連通する窪み１１ｅとを図示している。尚、ここでは平面円形状の窪み１１ａ、窪み１１ｂ、窪み１１ｃ及び窪み１１ｄを図示しているが、これらの平面形状は、円形状のほか、楕円状、四角状等であってもよい。
半導体基板１０には、窪み１１に連通し、配線層３０の導電部３０ａに達するビアホール１２が設けられている。ここでは一例として、窪み１１ａに連通するビアホール１２ａと、窪み１１ｂに連通するビアホール１２ｂとを図示している。ビアホール１２（この例ではビアホール１２ａ及びビアホール１２ｂ）は、窪み１１（この例では窪み１１ａ及び窪み１１ｂ）の平面サイズ（径）よりも小さな平面サイズ（径）とされる。尚、この点についての詳細は後述する。
窪み１１及びビアホール１２の内面、並びに半導体基板１０の裏面１０ｂには、絶縁膜４０が設けられている。絶縁膜４０には、ＳｉＯ膜、ＳｉＮ膜等が用いられる。窪み１１及びビアホール１２には、絶縁膜４０を介してバリアメタル膜５０が設けられている。バリアメタル膜５０には、Ｔａ膜、ＴｉＮ膜等が用いられる。
窪み１１及びビアホール１２には、絶縁膜４０及びバリアメタル膜５０を介して、Ｃｕ等の導電材料が設けられている。このようにビアホール１２に導電材料が設けられて、半導体チップ１のＴＳＶ６０（６０ａ，６０ｂ）が形成されている。また、窪み１１に導電材料が設けられて、半導体チップ１の端子６１（６１ａ，６１ｂ，６１ｃ）、再配線６２、及び再配線６２とＴＳＶ６０（６０ｂ）との接続部６３が形成されている。
再配線６２上及び接続部６３上には、絶縁性の保護膜８０が設けられている。保護膜８０には、ポリイミド膜等の有機絶縁膜、ＳｉＯ膜、ＳｉＮ膜等の無機絶縁膜が用いられる。
端子６１には、凹部６４が設けられている。ここで凹部とは、配線や端子を構成する導電体の一部を除去して形成した、凹形状の部分のことを言う。凹部６４は、この半導体チップ１に積層される他の半導体チップの端子が挿入されて接合される部位（受容部）となる。尚、この点についての詳細は後述する。
半導体基板１０の表面１０ａの配線層３０には、ビア３４及び配線３５等を介して素子領域２０及びＴＳＶ６０に電気的に接続された複数の電極３６が設けられている。各電極３６には、半導体チップ１の外部接続端子となる、半田等のバンプ（端子）９０が設けられている。
上記のような構成を有する半導体チップ１のＴＳＶ６０及び端子６１について更に説明する。
図５はＴＳＶ及び端子の説明図である。
半導体チップ１において、ビアホール１２は、前述のように、窪み１１よりも小さな径とされる。図５（Ａ）に示すように、ビアホール１２に設けられるＴＳＶ６０は、窪み１１に設けられる端子６１よりも小さな径となる。
ここで、ＴＳＶ６０の径は、例えば、５μｍ〜２０μｍ程度とされる。端子６１の径は、例えば、隣接するＴＳＶ６０間（ビアホール１２間）のピッチの０．５倍〜０．６倍程度とされる。即ち、ＴＳＶ６０のピッチが５０μｍであれば、端子６１の径は２５μｍ〜３０μｍとされ、ＴＳＶ６０のピッチが３０μｍであれば、端子６１の径は１５μｍ〜１８μｍとされる。但し、端子６１の径は、ＴＳＶ６０の径よりも大きな値とされる。また、端子６１に設ける凹部６４の深さは、例えば、端子６１の径の３分の１程度とされる。即ち、端子６１の径が３０μｍであれば、端子６１の凹部６４の深さは１０μｍとされ、端子６１の径が１５μｍであれば、端子６１の凹部６４の深さは５μｍとされる。
図５（Ａ）に示すように、ＴＳＶ６０の径を端子６１の径よりも小さくすると、半導体基板１０及びそれを用いた半導体チップ１の機械的強度の低下を抑えながら、配置する端子６１の狭ピッチ化、個数の増大を図ることが可能になる。
比較のため、図５（Ｂ）には、所謂コンフォーマルＴＳＶ８００を有する半導体チップ１ａを図示している。コンフォーマルＴＳＶ８００は、半導体基板８１０のビアホール８２０に、絶縁膜８３０及びバリアメタル膜８４０を介して、Ｃｕ等の導電材料８５０がコンフォーマルに設けられた構造を有している。コンフォーマルＴＳＶ８００の中央部８００ａは、例えば図５（Ｂ）に示すように中空とされる。その中空の中央部８００ａには、樹脂が充填される場合もある。
図５（Ｂ）に示すような、中央部８００ａが中空のコンフォーマルＴＳＶ８００を、複数、狭ピッチで設けると、半導体基板８１０及びそれを用いた半導体チップ１ａの機械的強度が低下する恐れがある。また、その中央部８００ａに樹脂を充填した場合には、機械的強度の一定の向上が図られ得るが、加熱を伴う工程で、樹脂と半導体基板８１０との熱膨張係数差に起因して、半導体基板８１０及び半導体チップ１ａの反り等の変形、破損が生じる恐れがある。
コンフォーマルＴＳＶ８００を端子として用い、複数のコンフォーマルＴＳＶ８００に、他の半導体チップの複数の端子をそれぞれ接続しようとする場合、複数のコンフォーマルＴＳＶ８００を狭ピッチで設けることは、上記のように、機械的強度の低下を招き得る。また、コンフォーマルＴＳＶ８００に、他の半導体チップの端子を押圧或いは圧入する方法があるが、この方法の場合、コンフォーマルＴＳＶ８００に端子が圧入等されることで、半導体基板８１０に応力が生じ、半導体チップ１ａの変形、破損を招く恐れがある。
図５（Ｂ）に示すようなコンフォーマルＴＳＶ８００では、半導体基板８１０及び半導体チップ１ａについて一定の機械的強度が得られない可能性があり、配置する端子の狭ピッチ化、個数の増大を図ることができない可能性がある。
これに対し、図５（Ａ）に示すＴＳＶ６０は、Ｃｕ等の導電材料で充填することが可能であり、このようなＴＳＶ６０を、端子６１の直下に、端子６１よりも小さな径で、設ける。このように端子６１の直下に、導電材料で充填した径の小さいＴＳＶ６０を設けるため、複数の端子６１が狭ピッチで配置される場合にも、半導体基板１０及び半導体チップ１の機械的強度の低下を抑えることができる。図５（Ａ）に示すような端子６１及びＴＳＶ６０によれば、半導体基板１０及び半導体チップ１の機械的強度の低下を抑えながら、配置する端子６１の狭ピッチ化、個数の増大を図ることが可能になる。
更に、図５（Ａ）に示すように、半導体チップ１の端子６１には、後述のように積層される他の半導体チップの端子が挿入される凹部６４を設けている。
例えば、図５（Ｃ）に示す半導体チップ１ｂのように、比較的大きな径のＴＳＶ９００を、ビアホール９２２に絶縁膜９３０及びバリアメタル膜９４０を介して、Ｃｕ等の導電材料で充填して形成し、同様に端子９６０も導電材料で充填して形成する場合を考える。この場合、半導体基板９１０に設けた窪み９２１への導電材料の充填量が多くなり、加熱を伴う工程で、その導電材料と半導体基板９１０との熱膨張係数差に起因して、半導体基板９１０に応力が生じ、半導体チップ１ｂの反り等の変形、破損が生じる恐れがある。
これに対し、図５（Ａ）に示すように、端子６１に凹部６４を設けると、半導体基板１０の窪み１１に設ける導電材料の量（体積）を減らすことが可能になり、半導体基板１０に生じる応力を低減し、半導体チップ１の変形、破損を抑えることが可能になる。
続いて、上記のような構成を有する半導体チップ１と、他の半導体チップとの接続について説明する。
図６は半導体チップの接続工程の説明図である。尚、図６は半導体チップの接続工程の要部断面模式図であって、（Ａ）は半導体チップ接合前の状態の一例を示す図、（Ｂ）は半導体チップ接合後の状態の一例を示す図、（Ｃ）はアンダーフィル材充填後の状態の一例を示す図である。
図６（Ａ）〜図６（Ｃ）には、上記の図２及び図３に示したような半導体チップ１の上に、半導体チップ１００を積層し、接続する工程（実装工程）を例示している。
積層される半導体チップ１００は、図６（Ａ）に示すように、Ｓｉ基板等の半導体基板１１０を含み、その一面（表面）１１０ａには、トランジスタ等の素子を含む素子領域１２０が設けられている。表面１１０ａ上には、素子領域１２０の素子に電気的に接続された配線及びビア等を含む導電部並びにその導電部を覆う絶縁部を含む配線層１３０が設けられている。配線層１３０には、その導電部に電気的に接続されたバンプ（端子）１４０が設けられている。
ここでは半導体チップ１００の端子１４０の一例として、ピラー電極を図示している。ピラー電極には、Ｃｕ、ニッケル（Ｎｉ）等が用いられる。端子１４０は、下側の半導体チップ１の端子６１に対応して設けられている。
半導体チップ１００は、図６（Ｂ）に示すように、その端子１４０を下側の半導体チップ１の端子６１に設けられた凹部６４に挿入するようにして、半導体チップ１上に積層される。
ここで、下側の半導体チップ１の端子６１は、予め、上側の半導体チップ１００の端子１４０が挿入可能なサイズの凹部６４を有するように、形成される。例えば、挿入される端子１４０の径よりも大きな径の凹部６４を設けた端子６１を形成する。このようなサイズの凹部６４を設けると、端子６１の内壁が、挿入時又は挿入後の端子１４０に押されることによって半導体基板１０に応力が生じ、半導体基板１０にダメージが加わるのを抑えることが可能になる。
半導体チップ１００の端子１４０は、半導体チップ１の端子６１の凹部６４に挿入され、図６（Ｂ）に示すような接合材１５０を用いて接合される。この接合材１５０には、例えば半田が用いられる。半田としては、錫（Ｓｎ）、Ｓｎ−Ａｇ、Ｉｎ等を用いることができる。尚、接合材１５０は、挿入前の端子１４０の先端部に予め設けておくことができる。また、接合材１５０は、端子１４０の挿入前に、端子６１の凹部６４に予め設けておくこともできる。
接合材１５０を用いた接合時には、端子１４０をそれに対応する端子６１の凹部６４に挿入し、接合材１５０が溶融する温度で加熱しながら半導体チップ１００を半導体チップ１側に押圧する。
この時、加熱により溶融した接合材１５０は、端子１４０に押され、端子１４０の側面や凹部６４の内面（底面、側面）に濡れ広がる。接合材１５０の量、凹部６４の深さ等を調整しておくことで、端子１４０を端子６１の凹部６４に挿入して半導体チップ１００を半導体チップ１側に押圧しても、接合材１５０の凹部６４からの飛散、流出を抑えることができる。接合材１５０の凹部６４からの飛散、流出を抑えることで、飛散、流出した接合材１５０による接合部間の短絡を抑えることができる。
更に、溶融した接合材１５０が端子１４０の側面や凹部６４の内面に濡れ広がることで、接合材１５０と端子１４０及び端子６１との接触面積を大きくすることができる。これにより、接合材１５０を介した端子１４０と端子６１の間の接続強度を高めることができるほか、熱伝導性、電気特性の向上を図ることができる。
また、この半導体チップ１００と半導体チップ１の接合時には、端子１４０をそれに対応する端子６１の凹部６４に挿入するため、半導体チップ１００を半導体チップ１側に押圧しても、接合する端子１４０と端子６１の位置ずれを抑えることができる。
上記のように、半導体チップ１は、その半導体基板１０の裏面１０ｂ（半導体チップ１００が積層される側の面）に窪み１１を設け、窪み１１に端子６１、再配線６２及び接続部６３を設けている。これにより、半導体チップ１では、積層される半導体チップ１００側に突出するような端子や配線が存在するのを回避している。
更に、半導体チップ１では、積層される半導体チップ１００の端子１４０に対応する端子６１に凹部６４を設けている。これにより、凹部６４を設けない場合に比べて、半導体基板１０へのダメージを抑えるほか、半導体チップ１に半導体チップ１００を、位置ずれを抑えて、近付けて、接合することが可能になっている。
このように端子６１、再配線６２及び接続部６３を半導体基板１０に埋設し、端子６１に凹部６４を設けた半導体チップ１によれば、積層される半導体チップ１００との間のギャップを小さく抑えることができる。
積層された半導体チップ１と半導体チップ１００の間には、図６（Ｃ）に示すように、アンダーフィル材１６０が充填される。半導体チップ１と半導体チップ１００の間のギャップを小さく抑えることができるため、充填されるアンダーフィル材１６０も薄くすることができる。
また、半導体チップ１では、端子６１、再配線６２及び接続部６３を、半導体基板１０の裏面１０ｂに埋設することで、端子や配線を突出させた場合に比べ、少なくとも突出する端子及び配線の厚さ分、裏面１０ｂ上に設ける保護膜８０を薄くすることができる。
このようにアンダーフィル材１６０を薄くすることができ、且つ、半導体チップ１に設ける保護膜８０を薄くすることができることで、半導体チップ１と半導体チップ１００の間に存在する、比較的熱伝導率の低い材料を減らすことができる。これにより、半導体チップ１と半導体チップ１００の間の熱伝導効率を向上させることが可能になる。
尚、上記のように上側の半導体チップ１００の端子１４０をピラー電極とする場合には、そのピラー電極の高さを調整することで、半導体チップ１と半導体チップ１００との間のギャップを調整することができる。端子１４０となるピラー電極の高さを低くするほど、半導体チップ１と半導体チップ１００との間のギャップを狭めることが可能になる。半導体チップ１００のピラー電極（端子１４０）は、例えば、配線層１３０上に、フォトリソグラフィ技術とめっき技術を用いて形成することができる。この方法では、配線層１３０上のピラー電極を形成する領域に開口部を有するレジストを形成し、これをマスクにして銅等のめっきを行い、配線層１３０上にピラー電極を形成する。ピラー電極の先端に半田を設ける場合には、銅等のめっき後、更に半田のめっきを行えばよい。ピラー電極をこのような方法で形成する場合には、銅等のめっき条件、例えばめっき時間を調整することで、ピラー電極の高さの調整が可能である。ピラー電極の高さを調整し、半導体チップ１と半導体チップ１００との間のギャップを調整することで、充填されるアンダーフィル材１６０を薄くし、半導体チップ１と半導体チップ１００の間の熱伝導効率を向上させることが可能になる。
また、ここでは半導体チップ１００にピラー電極の端子１４０を設けるようにしたが、半導体チップ１００には、ボール状バンプをはじめとする様々な形態の突起状端子を採用することができる。そのような突起状端子の先端部を端子６１の凹部６４に挿入することで、半導体チップ１と半導体チップ１００との間のギャップを抑え、アンダーフィル材１６０を薄くし、半導体チップ１と半導体チップ１００の間の熱伝導効率を向上させることが可能である。
続いて、積層された半導体チップ１及び半導体チップ１００を含む半導体パッケージの一例について説明する。
図７は半導体パッケージの構成例を示す図である。尚、図７（Ａ）は半導体パッケージの要部断面模式図、図７（Ｂ）は図７（Ａ）のＺ部拡大図である。
図７（Ａ）に示す半導体パッケージ２００は、上記の図６に例示したように積層、接続された半導体チップ１及び半導体チップ１００を有している。即ち、図７（Ｂ）に示すように、下側の半導体チップ１の、半導体基板１０に埋設された端子６１の凹部６４に、上側の半導体チップ１００の端子１４０が挿入され、接合材１５０を介して接合されている。半導体チップ１と半導体チップ１００の間には、アンダーフィル材１６０が充填されている。
下側の半導体チップ１は、配線層３０の電極３６に設けられたバンプ９０が、回路基板（パッケージ基板）２１０の電極２１１に接合されている。半導体チップ１とパッケージ基板２１０の間には、アンダーフィル材２３０が充填されている。尚、パッケージ基板２１０には、バンプ９０が接合される電極２１１の配設面側と反対の面に、その配設面の電極２１１に電気的に接続された電極２１２が設けられており、その電極２１２には、バンプ２６０が設けられている。
上側の半導体チップ１００上には、熱伝導性ペースト等の熱界面材料２４０を介して、Ｃｕリッド等の放熱体２５０が接合されている。放熱体２５０の側部は、熱界面材料２４０を介して、パッケージ基板２１０上にも接合されている。
上記のような構成を有する半導体パッケージ２００の動作時には、半導体チップ１及び半導体チップ１００が発熱し得る。上側の半導体チップ１００で発生した熱は、例えば、熱界面材料２４０、更に放熱体２５０へと伝熱し、半導体パッケージ２００の外部に放熱される。下側の半導体チップ１で発生した熱は、例えば、上側の半導体チップ１００へと伝熱され、そこから熱界面材料２４０、放熱体２５０へと伝熱し、半導体パッケージ２００の外部に放熱される。
半導体チップ１と半導体チップ１００の間では、上記のように、それらのギャップを縮小し、且つ、そのギャップに存在する比較的熱伝導率の低い材料を低減することで、熱伝導効率の向上が図られている。これにより、半導体チップ１で発生した熱を、効率的に半導体チップ１００に伝熱し、放熱することが可能になり、半導体チップ１の過熱、それによる誤動作や破損を抑えることができる。その結果、熱伝導性に優れた信頼性の高い半導体パッケージ２００を実現することが可能になる。
尚、ここでは半導体チップ１と半導体チップ１００の間の伝熱について述べたが、半導体パッケージ２００の伝熱経路、放熱経路は、この例に限定されるものではない。下側の半導体チップ１からパッケージ基板２１０への伝熱や、上側の半導体チップ１００から下側の半導体チップ１への伝熱等も起こり得る。また、半導体チップ１、半導体チップ１００、パッケージ基板２１０の各々から外部への放熱等も起こり得る。
尚、上記の図７に示すような半導体パッケージ２００は、更に別の回路基板（二次実装基板）に実装することができる。
図８は電子装置の構成例を示す図である。尚、図８は電子装置の要部断面模式図である。
図８に示す電子装置３００は、上記の図７に示すような半導体パッケージ２００を、二次実装基板３１０に実装した構造を有している。半導体パッケージ２００のパッケージ基板２１０には、半導体チップ１等の実装面側と反対の面に、その実装面の電極２１１に電気的に接続された電極２１２が設けられている。電極２１２には、バンプ２６０が設けられている。二次実装基板３１０は、半導体パッケージ２００のバンプ２６０に対応する電極３１１を備えている。半導体パッケージ２００のバンプ２６０が二次実装基板３１０の電極３１１に接合され、半導体パッケージ２００と二次実装基板３１０とが電気的に接続されている。
熱伝導性に優れた信頼性の高い半導体パッケージ２００を用い、信頼性の高い電子装置３００を実現することができる。
以下、半導体チップの形成方法、及び半導体チップの実装方法について説明する。
まず、半導体チップの形成方法について、図９〜図２３を参照して説明する。
図９〜図２３は半導体チップ形成方法の一例の説明図である。尚、図９〜図２３は半導体チップの形成工程の要部断面模式図である。
半導体チップ１の形成では、まず図９（Ａ）に示すような半導体基板１０（例えばＳｉ基板）に、図９（Ｂ）に示すように、トランジスタ等の素子を形成して素子領域２０を形成する。素子領域２０には、上記の図４に示したような素子のほか、抵抗等、他の素子を形成することもできる。素子領域２０の形成後、図９（Ｃ）に示すように、半導体基板１０の素子領域２０の形成面側（表面１０ａ側）に、素子領域２０の素子に電気的に接続された配線やビア等を含む導電部並びにその導電部を覆う絶縁部を含む配線層３０を形成する。配線層３０は、後述のようにして形成されるＴＳＶ６０と接続される導電部３０ａを含む。配線層３０の表面には、電極３６を形成する。
次いで、図１０（Ａ）に示すように、配線層３０の電極３６上にバンプ９０を形成する。その後、図１０（Ｂ）に示すように、そのバンプ９０の形成面側に、接着剤４００を用いて、Ｓｉ基板やガラス基板等の支持基板４１０を貼付する。そして、図１０（Ｃ）に示すように、支持基板４１０に貼付された半導体基板１０を、その支持基板４１０の貼付面と反対側の面からバックグラインドし、薄型化する。
次いで、図１１（Ａ）に示すように、半導体基板１０の、バックグラインド後の面（裏面１０ｂ）に、レジスト４２０を塗布する。そして、図１１（Ｂ）に示すように、半導体基板１０に形成する窪み１１（端子６１及び接続部６３を形成するための窪み１１）に対応した開口部４３０ａを有するマスク４３０を用いてレジスト４２０の露光を行う。その後、図１１（Ｃ）に示すように、現像を行い、レジスト４２０に開口部４２０ａを形成する。
次いで、図１２（Ａ）に示すように、開口部４２０ａを形成したレジスト４２０をマスクにして半導体基板１０のエッチングを行い、その裏面１０ｂに、端子６１及び接続部６３を形成するための窪み１１（１１ａ，１１ｂ，１１ｃ）を形成する。尚、半導体基板１０のエッチングには、四フッ化炭素（ＣＦ4）、ＣＦ4と酸素（Ｏ2）、六フッ化硫黄（ＳＦ6）等を用いることができる。そして、図１２（Ｂ）に示すように、レジスト４２０を除去した後、同様にレジストの塗布、露光、現像、エッチングを行い、図１２（Ｃ）に示すように、半導体基板１０の裏面１０ｂに、再配線６２を形成するための窪み１１（１１ｅ）を形成する。
次いで、図１３（Ａ）に示すように、窪み１１を形成した半導体基板１０上に、絶縁膜４０ａを形成し、その上にレジスト４２１を塗布する。そして、図１３（Ｂ）に示すように、半導体基板１０に形成するビアホール１２に対応した開口部４３１ａを有するマスク４３１を用いてレジスト４２１の露光を行い、その後、図１３（Ｃ）に示すように、現像を行い、レジスト４２１に開口部４２１ａを形成する。
次いで、図１４（Ａ）に示すように、開口部４２１ａを形成したレジスト４２１をマスクにして、絶縁膜４０ａ及び半導体基板１０並びに配線層３０の一部（ＴＳＶ６０を接続する導電部３０ａまで）のエッチングを行う。このエッチングにより、端子６１及び接続部６３を形成するための窪み１１（１１ａ，１１ｂ）の位置に、所定の深さまでビアホール１２（１２ａ，１２ｂ）を形成する。
このビアホール１２の形成には、Ｓｉの深堀エッチング技術、例えば、次の図１５に示すようなボッシュプロセスを用いることができる。
ボッシュプロセスでは、まず図１５（Ａ）に示すように、開口部４２１ａを形成したレジスト４２１をマスクにして、ＳＦ6ラジカルを用いた等方性エッチングを行い、半導体基板１０に開口部１２Ａを形成する。次いで、図１５（Ｂ）に示すように、八フッ化ブテン（Ｃ4Ｆ8）を用い、半導体基板１０の開口部１２Ａの内壁（底面及び側面）にポリマー膜１２Ａａを形成する。その後、図１５（Ｃ）に示すように、ＳＦ6イオンを用いた異方性エッチングを行い、開口部１２Ａの底面に形成されたポリマー膜１２Ａａを除去する。
このようにして開口部１２Ａの側面はポリマー膜１２Ａａで保護した状態で、再度、図１５（Ａ）に示したようなＳＦ6ラジカルを用いた等方性エッチングを行う。以降、図１５（Ｂ）に示したようなポリマー膜１２Ａａの形成、図１５（Ｃ）に示したようなＳＦ6イオンを用いた異方性エッチングを行う。図１５（Ａ）〜図１５（Ｃ）に示したような工程を繰り返すことで、図１５（Ｄ）に示すような所定深さのビアホール１２を形成する。
ビアホール１２の形成後は、図１４（Ｂ）に示すように、レジスト４２１を除去し、図１４（Ｃ）に示すように、ビアホール１２の内壁（底面及び側面）に、絶縁膜４０を形成する。尚、この図１４（Ｃ）の工程で形成する絶縁膜４０は、先に半導体基板１０の裏面１０ｂに形成した絶縁膜４０ａ上にも形成されるが、ここでは便宜上、ビアホール１２の内壁から半導体基板１０の裏面１０ｂに連続する単層の絶縁膜４０として図示している。
絶縁膜４０の形成後、図１６（Ａ）に示すように、その絶縁膜４０の、ビアホール１２底面（配線層３０の導電部３０ａ）に形成された部分を、異方性エッチングにより除去する。この絶縁膜４０のエッチングには、例えば絶縁膜４０としてＳｉＯ膜を形成した場合であれば、ＣＦ4、三フッ化メタン（ＣＨＦ3）、六フッ化エタン（Ｃ2Ｆ6）等のフッ素系ガスを用いることができる。ビアホール１２底面の絶縁膜４０の除去後、図１６（Ｂ）に示すように、スパッタ法等でバリアメタル膜５０を形成する。そして、図１６（Ｃ）に示すように、そのバリアメタル膜５０の、ビアホール１２底面に形成された部分を、異方性エッチングにより除去する。このバリアメタル膜５０のエッチングには、例えばバリアメタル膜５０としてＴｉＮ膜を形成した場合であれば、塩素（Ｃｌ2）、三塩化ホウ素（ＢＣｌ3）等の塩素系ガスを用いることができる。
次いで、図１７（Ａ）に示すように、半導体基板１０に形成した窪み１１及びビアホール１２を導電材料で埋め込む。例えば、まずスパッタ法等でシード層（図示せず）を形成した後、そのシード層を用いた電解めっき法により、Ｃｕ等のめっき層４４０を形成する。その後、図１７（Ｂ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）による平坦化を行い、不要なめっき層４４０、バリアメタル膜５０を除去する。これにより、ビアホール１２にＴＳＶ６０が形成され、窪み１１に端子６１、再配線６２及び接続部６３が形成される。
次いで、図１８（Ａ）に示すように、ＴＳＶ６０及び端子６１等を形成した後の表面に、レジスト４２２を塗布する。そして、図１８（Ｂ）に示すように、端子６１に形成する凹部６４に対応した開口部４３２ａを有するマスク４３２を用いてレジスト４２２の露光を行い、その後、図１８（Ｃ）に示すように、現像を行い、レジスト４２２に開口部４２２ａを形成する。
次いで、図１９（Ａ）に示すように、開口部４２２ａを形成したレジスト４２２をマスクにして端子６１のエッチングを行い、凹部６４を形成する。凹部６４の形成は、例えば、ウェットエッチングで行うことができる。ウェットエッチングには、例えば端子６１をＣｕで形成している場合であれば、塩化銅（ＣｕＣｌ2）、塩化鉄（ＦｅＣｌ3）、テトラアンミン銅二塩化物（Ｃｕ（ＮＨ3）4Ｃｌ2）等を用いることができる。尚、凹部６４の形成は、端子６１に用いている導電材料の種類に応じたガスを用い、ドライエッチングで行うこともできる。凹部６４の形成後は、図１９（Ｂ）に示すように、レジスト４２２を除去し、図１９（Ｃ）に示すように、絶縁膜８０ａを形成する。
次いで、図２０（Ａ）に示すように、レジスト４２３を塗布する。そして、図２０（Ｂ）に示すように、再配線６２以外の部分に対応した開口部４３３ａを有するマスク４３３を用いてレジスト４２３の露光を行い、その後、図２０（Ｃ）に示すように、現像を行い、レジスト４２３に開口部４２３ａを形成する。
次いで、図２１（Ａ）に示すように、開口部４２３ａを形成したレジスト４２３をマスクにして絶縁膜８０ａのエッチングを行い、再配線６２上に保護膜８０を形成する。保護膜８０の形成後、図２１（Ｂ）に示すように、レジスト４２３を除去する。
尚、図１９（Ｃ）の工程で形成する絶縁膜８０ａとして、感光性の有機絶縁膜を形成する場合には、図２０（Ａ）に示したようなレジスト４２３の形成を省略し、その感光性の絶縁膜８０ａに対して露光、現像を行い、保護膜８０を形成してもよい。
再配線６２上に保護膜８０を形成した後は、図２１（Ｃ）に示すように、ダイシングテープ４５０に貼り替え、接着剤４００及び支持基板４１０を剥離する。そして、ダイシングを行い、個々の半導体チップ１を得る。尚、このようなダイシングを行わない場合には、図２１（Ｃ）の工程を省略してもよい。
尚、上記の図１４（Ｃ）に示した絶縁膜４０の形成後は、図２２に示すような方法を用いることもできる。即ち、絶縁膜４０の形成後、図２２（Ａ）に示すように、絶縁膜４０上にバリアメタル膜５０を形成する。このようにして絶縁膜４０上にバリアメタル膜５０を形成した後、図２２（Ｂ）に示すように、絶縁膜４０及びバリアメタル膜５０の、ビアホール１２底面（配線層３０の導電部３０ａ）に形成された部分を、異方性エッチングにより除去する。その後、図１７（Ａ）以降の工程を実施し、半導体チップ１を得るようにしてもよい。
また、上記の図１６（Ｂ）に示したバリアメタル膜５０の形成後は、図２３に示すような方法を用いることもできる。即ち、バリアメタル膜５０の形成後、図２３（Ａ）に示すように、まずスパッタ法等でシード層（図示せず）を形成し、そのシード層を用いた電解めっき法により、Ｃｕ等のめっき層４４０を形成する。そして、図２３（Ｂ）に示すように、ＣＭＰによって不要なめっき層４４０、バリアメタル膜５０を除去し、ＴＳＶ６０、端子６１、再配線６２及び接続部６３を形成する。その後、図１８（Ａ）以降の工程を実施し、半導体チップ１を得るようにしてもよい。この方法の場合、ビアホール１２底面（配線層３０の導電部３０ａ）とめっき層４４０（ＴＳＶ６０）の間に、バリアメタル膜５０が残るが、導電部３０ａとＴＳＶ６０の間で一定の導通が確保できれば、この図２３のような方法を採用してもよい。
続いて、半導体チップの実装方法について、図２４〜図２９を参照して説明する。
図２４及び図２５は半導体チップ実装方法の一例の説明図である。尚、図２４及び図２５は半導体チップの実装工程の要部断面模式図である。
この例では、まず図２４（Ａ）に示すように、半導体チップ１をパッケージ基板２１０に実装する。半導体チップ１は、配線層３０の電極３６に設けられたバンプ９０をパッケージ基板２１０の電極２１１に接合することで、パッケージ基板２１０に実装する。実装後、図２４（Ｂ）に示すように、半導体チップ１とパッケージ基板２１０の間に、アンダーフィル材２３０を充填する。
このようにしてパッケージ基板２１０に実装された半導体チップ１の上に、図２５（Ａ）に示すように、半導体チップ１００を実装する。半導体チップ１００は、その端子１４０を、半導体チップ１の端子６１に設けた凹部６４に挿入し、接合材１５０を用いて端子１４０と端子６１を接合することで、半導体チップ１に実装する。半導体チップ１に半導体チップ１００を実装した後、図２５（Ｂ）に示すように、半導体チップ１と半導体チップ１００の間に、アンダーフィル材１６０を充填する。
例えばこのような方法を用いて、パッケージ基板２１０、半導体チップ１及び半導体チップ１００の積層体、即ち半導体パッケージ２００を得ることができる。このような半導体パッケージ２００を、二次実装基板に実装し、電子装置を形成することもできる。
図２６〜図２９は半導体チップ実装方法の別例の説明図である。尚、図２６〜図２９は半導体チップの実装工程の要部断面模式図である。
この例では、まず図２６（Ａ）に示すように、半導体チップ１を中継基板（インターポーザ）５００に実装する。
インターポーザ５００は、Ｓｉ基板５１０、Ｓｉ基板５１０を貫通するＴＳＶ５２０、Ｓｉ基板５１０上に設けられた配線層５３０及び絶縁膜５４０を有している。配線層５３０は、ＴＳＶ５２０に電気的に接続された導電部及びその導電部を覆う絶縁部を含み、表面に、積層される半導体チップ１の電極３６に対応して、電極５３１が設けられている。絶縁膜５４０には、後述のようにインターポーザ５００が接続されるパッケージ基板２１０の電極２１１に対応して、電極５４１が設けられている。
このようなインターポーザ５００に半導体チップ１を、その電極３６に設けられたバンプ９０をインターポーザ５００の電極５３１に接合し、実装する。実装後、図２６（Ｂ）に示すように、半導体チップ１とインターポーザ５００の間に、アンダーフィル材１６１を充填する。
次いで、図２７（Ａ）に示すように、インターポーザ５００に実装された半導体チップ１の上に、半導体チップ１００を実装する。半導体チップ１００は、その端子１４０を、半導体チップ１の端子６１に設けた凹部６４に挿入し、接合材１５０を用いて端子１４０と端子６１を接合することで、半導体チップ１に実装する。半導体チップ１に半導体チップ１００を実装した後、図２７（Ｂ）に示すように、半導体チップ１と半導体チップ１００の間に、アンダーフィル材１６０を充填する。
このようにして得られるインターポーザ５００、半導体チップ１及び半導体チップ１００の積層体２を、図２８に示すように、パッケージ基板２１０に実装する。積層体２は、インターポーザ５００の電極５４１と、パッケージ基板２１０の電極２１１とを、半田等の接合材２２０を用いて接合することで、パッケージ基板２１０に実装する。実装後、図２９に示すように、インターポーザ５００とパッケージ基板２１０の間に、アンダーフィル材２３０を充填する。
例えばこのような方法を用いて、パッケージ基板２１０、インターポーザ５００、半導体チップ１及び半導体チップ１００の積層体、即ち半導体パッケージ２００ａを得ることができる。このような半導体パッケージ２００ａを、二次実装基板に実装し、電子装置を形成することもできる。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１面に半導体素子が設けられた半導体基板と、
前記半導体基板の前記第１面と反対の第２面に埋設され、凹部が設けられた第１端子と、
前記半導体基板に設けられ、前記第１端子に電気的に接続されたビアと
を含むことを特徴とする半導体装置。
（付記２） 前記第２面に埋設された配線を含むことを特徴とする付記１に記載の半導体装置。
（付記３） 前記第１面に、導電部を含む配線層を有し、
前記ビアは、前記半導体基板を貫通し、前記導電部に接続されていることを特徴とする付記１又は２に記載の半導体装置。
（付記４） 前記ビアの径が、前記第１端子の径よりも小さいことを特徴とする付記１乃至３のいずれかに記載の半導体装置。
（付記５） 前記第２面側に設けられ、前記凹部に挿入されて前記第１端子に電気的に接続された第２端子を備える半導体チップを含むことを特徴とする付記１乃至４のいずれかに記載の半導体装置。
（付記６） 前記第２端子は、第１導電体を有する第１部分と、前記第１部分よりも前記半導体チップから離れて位置し、前記第１導電体とは異なる第２導電体を有する第２部分とを有し、
前記凹部内で、前記第２部分と前記第１端子とが接続することを特徴とする付記５に記載の半導体装置。
（付記７） 前記第２面と前記半導体チップとの間に設けられた樹脂層を含むことを特徴とする付記５又は６に記載の半導体装置。
（付記８） 前記第１面側に設けられ、前記半導体素子に電気的に接続された回路基板を含むことを特徴とする付記１乃至７のいずれかに記載の半導体装置。
（付記９） 前記配線と前記第１端子とが連続して設けられていることを特徴とする付記２乃至８のいずれかに記載の半導体装置。
（付記１０） 前記配線と前記第１端子とが離間して設けられていることを特徴とする付記２乃至８のいずれかに記載の半導体装置。
（付記１１） 前記配線上に絶縁膜が設けられていることを特徴とする付記２乃至１０のいずれかに記載の半導体装置。
（付記１２） 第１面に半導体素子が設けられた半導体基板を準備する工程と、
前記半導体基板に、前記第１面と反対の第２面に埋設された第１端子及び前記第１端子に電気的に接続されたビアを形成する工程と、
前記第１端子に凹部を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記１３） 前記第１端子及び前記ビアを形成する工程では、前記ビアを前記第１端子の径よりも小さい径で形成することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４） 前記第２面側に、第２端子を備える半導体チップを設ける工程を含み、
前記半導体チップを設ける工程は、前記第２端子を前記凹部に挿入して前記第１端子に電気的に接続する工程を含むことを特徴とする付記１２又は１３に記載の半導体装置の製造方法。
（付記１５） 前記第２端子は、第１導電体を有する第１部分と、前記第１部分よりも前記半導体チップから離れて位置し、前記第１導電体とは異なる第２導電体を有する第２部分とを有し、
前記半導体チップを設ける工程は、前記第２部分と前記第１端子とを前記凹部内で接合する工程を含むことを特徴とする付記１２乃至１４のいずれかに記載の半導体装置の製造方法。
（付記１６） 前記第１面側に回路基板を設ける工程を含み、
前記回路基板を設ける工程は、前記半導体素子を前記回路基板に電気的に接続する工程を含むことを特徴とする付記１２乃至１５のいずれかに記載の半導体装置の製造方法。
（付記１７） 半導体装置と、
前記半導体装置が搭載された第１回路基板と
を含み、
前記半導体装置は、
第１面に半導体素子が設けられた半導体基板と、
前記半導体基板の前記第１面と反対の第２面に埋設され、凹部が設けられた第１端子と、
前記半導体基板に設けられ、前記第１端子に電気的に接続されたビアと、
前記第１面側に設けられ、前記半導体素子及び前記第１回路基板に電気的に接続された第２回路基板と
を含むことを特徴とする電子装置。
（付記１８） 前記第２面側に設けられ、前記凹部に挿入されて前記第１端子に電気的に接続された第２端子を備える半導体チップを含むことを特徴とする付記１７に記載の電子装置。
（付記１９） 前記第２端子は、第１導電体を有する第１部分と、前記第１部分よりも前記半導体チップから離れて位置し、前記第１導電体とは異なる第２導電体を有する第２部分とを有し、
前記凹部内で、前記第２部分と前記第１端子とが接続することを特徴とする付記１８に記載の電子装置。
１，１ａ，１ｂ，１００，６１０，６２０，７１０，７２０ 半導体チップ
２ 積層体
１０，１１０，６１１，６２１，８１０，９１０ 半導体基板
１０ａ，１１０ａ，６１１ａ，６２１ａ 表面
１０ｂ，６１１ｂ，７１０ｂ 裏面
１１，１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，９２１ 窪み
１２，１２ａ，１２ｂ，６１１ｃ，８２０，９２２ ビアホール
１２Ａ，４２０ａ，４２１ａ，４２２ａ，４２３ａ，４３０ａ，４３１ａ，４３２ａ，４３３ａ 開口部
１２Ａａ ポリマー膜
２０，１２０，６１２，６２２ 素子領域
２１ ｎＭＯＳ
２１ａ ｐ型ウェル領域
２１ｂ，２２ｂ ゲート絶縁膜
２１ｃ，２２ｃ ゲート電極
２１ｄ ｎ型拡散層
２１ｅ，２２ｅ サイドウォールスペーサ
２１ｆ，２２ｆ シリサイド層
２２ ｐＭＯＳ
２２ａ ｎ型ウェル領域
２２ｄ ｐ型拡散層
２３ 素子分離領域
３０，１３０，５３０，６１３，６２３ 配線層
３０ａ 導電部
３１ａ，３１ｂ，４０，４０ａ，８０ａ，５４０，６１４，８３０，９３０ 絶縁膜
３１ｃ 層間絶縁膜
３２，３５ 配線
３３ コンタクトプラグ
３４ ビア
３６，２１１，２１２，３１１，５３１，５４１，６１３ａ，６５０ａ 電極
５０，６１５，８４０，９４０ バリアメタル膜
６０，５２０，６１６，９００ ＴＳＶ
６１，１４０，９６０ 端子
６２，６１７ 再配線
６３ 接続部
６４ 凹部
８０，６１８ 保護膜
９０，２６０，６６０，６６１，７６０，７６２ バンプ
１５０，２２０ 接合材
１６０，１６１，２３０，６７０，６７１，７７０，７７１ アンダーフィル材
２００，２００ａ，６００，７００ 半導体パッケージ
２１０，６５０，７５０ パッケージ基板
２４０，６３０，７３０ 熱界面材料
２５０，６４０，７４０ 放熱体
３００ 電子装置
３１０，７５１ 二次実装基板
４００ 接着剤
４１０ 支持基板
４２０，４２１，４２２，４２３ レジスト
４３０，４３１，４３２，４３３ マスク
４４０ めっき層
４５０ ダイシングテープ
５００ インターポーザ
５１０ Ｓｉ基板
６１７ａ 接続端子
７６１ Ｃｕピラー電極
８００ コンフォーマルＴＳＶ
８００ａ 中央部
８５０ 導電材料

Claims (8)

  1. 第１面に半導体素子が設けられた半導体基板と、
    前記半導体基板の前記第１面と反対の第２面に埋設され、凹部が設けられた第１端子と、
    前記半導体基板に設けられ、前記第１端子に電気的に接続されたビアと
    を含むことを特徴とする半導体装置。
  2. 前記第１面に、導電部を含む配線層を有し、
    前記ビアは、前記半導体基板を貫通し、前記導電部に接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ビアの径が、前記第１端子の径よりも小さいことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２面側に設けられ、前記凹部に挿入されて前記第１端子に電気的に接続された第２端子を備える半導体チップを含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記第２端子は、第１導電体を有する第１部分と、前記第１部分よりも前記半導体チップから離れて位置し、前記第１導電体とは異なる第２導電体を有する第２部分とを有し、
    前記凹部内で、前記第２部分と前記第１端子とが接続することを特徴とする請求項４に記載の半導体装置。
  6. 前記第１面側に設けられ、前記半導体素子に電気的に接続された回路基板を含むことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
  7. 第１面に半導体素子が設けられた半導体基板を準備する工程と、
    前記半導体基板に、前記第１面と反対の第２面に埋設された第１端子及び前記第１端子に電気的に接続されたビアを形成する工程と、
    前記第１端子に凹部を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  8. 半導体装置と、
    前記半導体装置が搭載された第１回路基板と
    を含み、
    前記半導体装置は、
    第１面に半導体素子が設けられた半導体基板と、
    前記半導体基板の前記第１面と反対の第２面に埋設され、凹部が設けられた第１端子と、
    前記半導体基板に設けられ、前記第１端子に電気的に接続されたビアと、
    前記第１面側に設けられ、前記半導体素子及び前記第１回路基板に電気的に接続された第２回路基板と
    を含むことを特徴とする電子装置。
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